(57)【要約】【課題】出力信号の立ち下がり時において、ＥＭＩを低減する。【解決手段】実施の形態に係る表示装置駆動回路１０は、低レベル電圧を用いて、入力信号に基づいてハイサイド信号を出力する低電圧制御回路１と、ハイサイド信号に基づいて出力端子５をハイレベルに駆動するハイサイドトランジスタＭＰ６と、出力端子５をローレベルに駆動するローサイドトランジスタＭＮ６を有する出力回路３と、出力端子５から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値以下になったときに、ローサイドトランジスタＭＮ６の電流能力を小さくする電圧制御回路４を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
低レベル電圧を用いて、入力信号に基づいてハイサイド信号を出力する低電圧制御回路と、
前記ハイサイド信号に基づいて出力端子をハイレベルに駆動するハイサイド駆動部と、前記出力端子をローレベルに駆動するローサイド駆動部を有する出力回路と、
前記出力端子から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値以下になったときに、前記ローサイド駆動部の電流能力を小さくする制御回路と、
を備える表示装置駆動回路。
【請求項２】
前記制御回路は、前記出力信号のレベルが半分以下になったときに、前記ローサイド駆動部の電流能力を小さくする請求項１に記載の表示装置駆動回路。
【請求項３】
前記制御回路は、前記低電圧制御回路内に設けられ、前記出力端子から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値以下になった場合に、前記ローサイド駆動部に前記低レベル電圧よりも低いローサイド信号を供給する電圧制御回路である請求項１に記載の表示装置駆動回路。
【請求項４】
前記電圧制御回路は、
ローサイドスルーレート制御信号に基づいて、前記入力信号をそのまま出力するか、又は出力をハイインピーダンスにするトライステートバッファと、
前記トライステートバッファの出力がハイインピーダンスの場合に、前記ローサイド信号を前記低レベル電圧よりも低くするクランプ回路を備える請求項３に記載の表示装置駆動回路。
【請求項５】
前記クランプ回路は、
前記ローサイドスルーレート制御信号に応じて制御されるトランジスタと、
前記トランジスタに直列に接続されるダイオードと、
を備える請求項４に記載の表示装置駆動回路。
【請求項６】
前記電圧制御回路は、前記ローサイド信号を前記低レベル電圧と基準電圧との間の電圧に制御する請求項３に記載の表示装置駆動回路。
【請求項７】
前記ローサイド駆動部は、略同一の電流能力を有する、並列に接続された第１トランジスタと第２トランジスタとを含み、
前記制御回路は、前記出力端子から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値以下になった場合に、前記第１トランジスタ及び前記第２トランジスタのいずれ一方をオフするタイミング信号を供給するタイミング制御回路である請求項１に記載の表示装置駆動回路。
【請求項８】
前記ローサイド駆動部は、第１トランジスタと、前記第１トランジスタに並列に接続された、直列接続される抵抗及びオン抵抗が前記抵抗よりも小さい第２トランジスタとを含み、
前記制御回路は、
前記出力端子から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値よりも大きい場合に、前記第１トランジスタをオン、前記第２トランジスタをオフとし、
前記該出力信号のレベルが所定の値以下になった場合に、前記第１トランジスタをオフ、前記第２トランジスタをオンする請求項１に記載の表示装置駆動回路。
【請求項９】
前記低電圧制御回路は、前記入力信号に基づいて低電圧信号及び前記低電圧信号の逆位相信号をハイサイド信号として出力し、
前記低電圧信号及び前記逆位相信号を入力として、前記ハイサイド駆動部を制御する高電圧信号を出力するレベルシフト回路をさらに備える請求項１に記載の表示装置駆動回路。
【請求項１０】
前記低電圧制御回路は、前記出力信号の立ち上がり時に、ハイサイドスルーレート制御信号に応じて、前記逆位相信号の立ち上がりを遅くする請求項９に記載の表示装置駆動回路。
【請求項１１】
低レベル電圧を用いて、入力信号に基づいてハイサイド信号を出力し、
前記ハイサイド信号に基づいて出力端子をハイレベルに駆動し、
前記出力端子をローレベルに駆動する際に、前記出力端子から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値以下になったときに、前記出力端子をローレベルに駆動するローサイド駆動部の電流能力を小さくする、
表示装置駆動方法。
【請求項１２】
前記出力信号のレベルが半分以下になったときに、前記ローサイド駆動部の電流能力を小さくする請求項１１に記載の表示装置駆動方法。
【請求項１３】
前記ローサイド駆動部に前記低レベル電圧よりも低いローサイド信号を供給して、前記ローサイド駆動部の電流能力を小さくする請求項１１に記載の表示装置駆動方法。
【請求項１４】
前記ローサイド信号を前記低レベル電圧と基準電圧との間の電圧に制御する請求項１３に記載の表示装置駆動方法。
【請求項１５】
前記ローサイド駆動部は、略同一の電流能力を有する、並列に接続された第１トランジスタと第２トランジスタとを含み、
前記出力端子から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値以下になった場合に、前記第１トランジスタ及び前記第２トランジスタのいずれ一方をオフする請求項１２に記載の表示装置駆動方法。
【請求項１６】
前記ローサイド駆動部は、第１トランジスタと、前記第１トランジスタに並列に接続された、直列接続される抵抗及びオン抵抗が前記抵抗よりも小さい第２トランジスタとを含み、
前記出力端子から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値よりも大きい場合に、前記第１トランジスタをオン、前記第２トランジスタをオフとし、
前記該出力信号のレベルが所定の値以下になった場合に、前記第１トランジスタをオフ、前記第２トランジスタをオンする請求項１２に記載の表示装置駆動方法。
【請求項１７】
前記入力信号に基づいて低電圧信号及び前記低電圧信号の逆位相信号をハイサイド信号として出力し、
前記低電圧信号及び前記逆位相信号を入力として、前記ハイサイド駆動部を制御する高電圧信号を生成する請求項１１に記載の表示装置駆動方法。
【請求項１８】
前記出力信号の立ち上がり時に、ハイサイドスルーレート制御信号に応じて、前記逆位相信号の立ち上がりを遅くする請求項１７に記載の表示装置駆動方法。
【請求項１９】
前記出力電圧が前記ローレベルになった後に、前記ローサイド駆動部の電流能力を元に戻す請求項１１に記載の表示装置駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置駆動回路及び表示装置駆動方法に関し、例えば、プラズマディスプレイパネル（ＰＤＰ）に好適に利用できるものである。
【背景技術】
【０００２】
特許文献１には、ＰＤＰ駆動用の半導体集積回路が記載されている。特許文献１に記載の半導体集積回路には、入力信号を当該入力信号の振幅よりも大きい振幅を有する高電圧信号に変換して、これに基づき出力信号を出力する複数の駆動回路が設けられている。
【０００３】
この半導体集積回路は、複数の駆動回路の各々が互いに異なるタイミングで動作して高電圧信号を順次出力する順次動作機能と、複数の駆動回路の各々が全て同じタイミングで動作して高電圧信号を一斉に出力する一斉動作機能とを有する。
【０００４】
各駆動回路は、低電圧制御回路と、レベルシフト回路と、出力回路とを備えている。低電圧制御回路は、入力信号に基づき、低電圧電源を用いて低電圧信号及び低電圧逆位相信号を出力する。レベルシフト回路は、入力信号と低電圧逆位相信号に基づき、高電圧電源を用いて高電圧信号を出力する。
【０００５】
出力回路は、ソースが高電圧電源に接続され、ゲートにレベルシフト回路からの高電圧信号が入力され、ドレインが出力端子に接続されたハイサイドトランジスタと、ソースが接地電源に接続され、ゲートに低電圧信号が供給され、ドレインが出力端子に接続されたローサイドトランジスタとを備える。
【０００６】
低電圧制御回路には、スルーレート制御回路が設けられている。低電圧制御回路の出力である低電圧信号及び低電圧逆位相信号は、スルーレート制御回路により制御信号に基づいて立ち上がりの速度がそれぞれ制御される。複数の駆動回路が一斉動作する場合は、立ち上がりの変化速度を遅くして、電源電流のピークを抑えてＥＭＩを低減させている。複数の駆動回路が順次動作する場合は、順次動作で電源電流のピークが抑えられるため、立ち上がりの変化速度を早くすることで、出力特性をよくしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１８８５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載の駆動回路では、出力信号の立ち上がり時のＥＭＩを低減させることが可能であるが、出力信号の立ち下がり時については何ら考慮されていない。すなわち、特許文献１では、出力信号の立ち下がり時においては、出力回路のローサイドトランジスタのゲートに供給される低電圧信号が一定であるため、出力電位が低くなってきた際の出力電流の変化速度を小さくすることができず、ＥＭＩが低減できないという問題がある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、表示装置駆動回路は、低レベル電圧を用いて、入力信号に基づいてハイサイド信号を出力し、前記ハイサイド信号に基づいて出力端子をハイレベルに駆動し、前記出力端子をローレベルに駆動する際に、前記出力端子から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値以下になったときに、前記出力端子をローレベルに駆動するローサイド駆動部の電流能力を小さくする。
【発明の効果】
【００１１】
実施の形態によれば、出力信号の立ち下がり時において、ＥＭＩを低減することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る表示装置駆動回路の構成を示すブロック図である。
【図２】実施の形態１に係る表示装置駆動回路に用いられる電圧制御回路の構成の一例を示す図である。
【図３】実施の形態１に係る表示装置駆動回路の構成の一例を示す等価回路図である。
【図４】実施の形態１に係る表示装置駆動回路の動作を説明するタイミングチャートである。
【図５】実施の形態１に係る表示装置駆動回路の出力回路に設けられたローサイドトランジスタの動作特性を示す図である。
【図６】実施の形態１に係る表示装置駆動回路に用いられるクランプ回路の構成の他の例を示す図である。
【図７】実施の形態１に係る表示装置駆動回路に用いられるクランプ回路の構成の他の例を示す図である。
【図８】実施の形態２に係る表示装置駆動回路の構成を示すブロック図である。
【図９】実施の形態２に係る表示装置駆動回路の動作を説明するタイミングチャートである。
【図１０】実施の形態３に係る表示装置駆動回路の構成を示すブロック図である。
【図１１】実施の形態３に係る表示装置駆動回路の動作を説明するタイミングチャートである。
【図１２】実施の形態３に係る表示装置駆動回路の出力回路に設けられたローサイドトランジスタの動作特性を示す図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は省略する。また、以下では、複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１４】
実施の形態に係る表示装置駆動回路及び表示装置駆動方法は、プラズマディスプレイパネルに好適に利用できるものである。実施の形態の表示装置駆動回路は、出力端子をローレベルに駆動する際に、出力端子から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値以下になったときに、出力端子をローレベルに駆動するローサイド駆動部の電流能力を小さくする。これにより、出力信号の立ち下がり時において、ＥＭＩを低減することが可能となる。
【００１５】
実施の形態１．
実施の形態１に係る表示装置駆動回路について、図面を参照して説明する。図１は、実施の形態１に係る表示装置駆動回路１０の構成を示す図である。図１に示すように、表示装置駆動回路１０は、低電圧制御回路１、レベルシフト回路２、出力回路３を備える。
【００１６】
低電圧制御回路１は、基準電源ＧＮＤと低電圧電源ＶＤＤＬとで動作する。低電圧制御回路１には、入力信号ＩＮ、ハイサイドスルーレート信号Ｓｕｂ１、ローサイドスルーレート信号Ｓｕｂ２が入力される。低電圧制御回路１は、低電圧電源ＶＤＤＬを用いて、入力信号ＩＮ、ハイサイドスルーレート信号Ｓｕｂ１に基づいて、レベルシフト回路２へ入力信号ＩＮ１、ＩＮ２を出力する。入力信号ＩＮ２は、入力信号ＩＮ１の逆位相信号であり、実施の形態１では、入力信号ＩＮ１、ＩＮ２がハイサイド信号に相当する。
【００１７】
低電圧制御回路１には、電圧制御回路４が設けられている。ローサイドスルーレート信号Ｓｕｂ２は、電圧制御回路４に入力される。電圧制御回路４は、入力信号ＩＮとローサイドスルーレート信号Ｓｕｂ２に応じて、出力回路３へ制御信号ＩＮ３を出力する。制御信号ＩＮ３がローサイド信号に相当する。
【００１８】
レベルシフト回路２は、基準電源ＧＮＤと高電圧電源ＶＤＤＨとで動作する。レベルシフト回路２には、入力信号ＩＮ１、ＩＮ２が入力される。レベルシフト回路２は、入力信号ＩＮ１、ＩＮ２を受けて、高電圧電源ＶＤＤＨレベルの信号に変換し、出力回路３へ制御信号ＩＮ４を出力する。
【００１９】
出力回路３は、基準電源ＧＮＤと、高電圧電源ＶＤＤＨとで動作し、出力端子５を立ち上げるＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）からなるハイサイドトランジスタＭＰ６、出力端子５の電圧を立ち下げるＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）からなるローサイドトランジスタＭＮ６を有している。
【００２０】
ハイサイドトランジスタＭＰ６のソースが高電圧電源ＶＤＤＨに接続され、ドレインが出力端子５に接続される。ハイサイドトランジスタＭＰ６のゲートには、制御信号ＩＮ４が入力される。ハイサイドトランジスタＭＰ６は、レベルシフト回路２から出力される制御信号ＩＮ４により制御される。すなわち、ハイサイドトランジスタＭＰ６は、低電圧制御回路１からのハイサイド信号である入力信号ＩＮ２に基づいて、出力端子５をハイレベルに駆動する。実施の形態１では、ハイサイドトランジスタＭＰ６がハイサイド駆動部に相当する。
【００２１】
また、ローサイドトランジスタＭＮ６のソースが基準電源ＧＮＤに接続され、ドレインが出力端子５に接続される。ローサイドトランジスタＭＮ６のゲートには、制御信号ＩＮ３が入力される。ローサイドトランジスタＭＮ６は、電圧制御回路４から出力される制御信号ＩＮ３により制御される。ローサイドトランジスタＭＮ６は、ローサイド信号である制御信号ＩＮ３に基づいて、出力端子５をローレベルに駆動する。実施の形態１では、ローサイドトランジスタＭＮ６がローサイド駆動部に相当する。
【００２２】
図２は、実施の形態１に係る表示装置駆動回路に用いられる電圧制御回路４の構成の一例を示す図である。電圧制御回路４は、トライステートバッファ６、クランプ回路７を備える。トライステートバッファ６の入力端子には入力信号ＩＮが入力され、制御入力端子にはローサイドスルーレート信号Ｓｕｂ２が入力される。トライステートバッファ６は、ローサイドスルーレート信号Ｓｕｂ２がローレベルの時は、入力信号ＩＮをそのまま制御信号ＩＮ３として出力する。ローサイドスルーレート制御信号Ｓｕｂ２がハイレベルの時は、トライステートバッファ６は、入力信号ＩＮの値に関わらずハイインピーダンス（Ｈｉ−Ｚ）になる。
【００２３】
クランプ回路７は、ＮＭＯＳトランジスタＭＮ３とダイオードＤ１、Ｄ２、Ｄ３を有する。ダイオードＤ１、Ｄ２、Ｄ３は、直列接続されている。ＮＭＯＳトランジスタＭＮ３のゲートにはローサイドスルーレート信号Ｓｕｂ２が入力され、ドレインには制御信号ＩＮ３が入力され、ソースはダイオードＤ１のアノード側に接続されている。ダイオードＤ３のカソード側は、基準電源ＧＮＤに接続されている。
【００２４】
ローサイドスルーレート信号Ｓｕｂ２がローレベルの時は、ＮＭＯＳトランジスタＭＮ３がオフするため、クランプ回路７はハイインピーダンスになる。この時、ローサイドスルーレート信号Ｓｕｂ２はローレベルであるためトライステートバッファ６は出力モードになり、クランプ回路７の影響を受けることなく、入力信号ＩＮと同じレベルの信号を制御信号ＩＮ３として電圧制御回路４に出力する。
【００２５】
ローサイドスルーレート制御信号Ｓｕｂ２がハイレベルの時は、ＮＭＯＳトランジスタＭＮ３がオンするため、直列接続したダイオード（Ｄ１、Ｄ２、Ｄ３）は順方向にバイアスされる。これにより、制御信号ＩＮ３は、直列接続されたダイオードＤ１、Ｄ２、Ｄ３の順方向電圧降下（ＶＦｓ）の電圧にクランプされる。すなわち、制御信号ＩＮ３は、低電圧電源ＶＤＤＬと基準電源ＧＮＤとの間の電圧に制御される。クランプされた時の制御信号ＩＮ３の電圧値をＶｍｉｄとする。
【００２６】
図２に示す例では、ダイオードＤ１〜Ｄ３の３段の直列接続である。ダイオードがシリコン（Ｓｉ）のＰＮ接続の場合、１つのダイオードの順方向電圧降下ＶＦは０．７Ｖ程である。このため、クランプ回路７の出力は、直列接続したダイオードの順方向電圧降下ＶＦｓ＝０．７Ｖ×３＝２．１Ｖ程度にクランプされる。この時、ローサイドスルーレート制御信号Ｓｕｂ２はハイレベルであり、トライステートバッファ６の出力はハイインピーダンスであるため、電圧制御回路４の制御信号ＩＮ３はクランプ回路によってクランプされる。
【００２７】
図３は、図１で説明した表示装置駆動回路１０の等価回路の一例である。図３に示すように、電圧制御回路４には、インバータＩＮＶ１、ＩＮＶ２、２入力オア回路ＯＲ、２入力アンド回路ＡＮＤ、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ２、ＭＮ３を備えている。
【００２８】
インバータＩＮＶ１には、入力信号ＩＮが入力される。インバータＩＮＶ１の出力は、オア回路ＯＲ、アンド回路ＡＮＤの一方の入力端子に入力される。インバータＩＮＶ２には、ローサイドスルーレート信号Ｓｕｂ２が入力される。インバータＩＮＶ２の出力は、オア回路ＯＲ、アンド回路ＡＮＤの他方の入力端子にそれぞれ入力される。
【００２９】
オア回路ＯＲの出力は、ＰＭＯＳトランジスタＭＰ３のゲートに入力され、アンド回路ＡＮＤの出力は、ＮＭＯＳトランジスタＭＮ２のゲートに入力される。ＰＭＯＳトランジスタＭＰ３のソースは低電圧電源ＶＤＤＬに接続されており、ドレインはＮＭＯＳトランジスタＭＮ２のドレインに接続されている。ＮＭＯＳトランジスタＭＮ２のソースは、基準電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ３の接続点は、ＮＭＯＳトランジスタＭＮ３のドレインに接続されている。
【００３０】
インバータＩＮＶ１、ＩＮＶ２、オア回路ＯＲ、アンド回路ＡＮＤ、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ２で構成される回路が、図２に示すトライステートバッファ６に相当する。ＮＭＯＳトランジスタＭＮ３、ダイオードＤ１〜Ｄ３で構成される回路が、図２のクランプ回路７に相当する。
【００３１】
低電圧制御回路１には、ナンド回路ＮＡＮＤ、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１が設けられている。この構成及びレベルシフト回路２は、特許文献１に記載の等価回路と同様の構成であるため、説明を省略する。
【００３２】
ここで、図４を参照して、実施の形態１に係る表示装置駆動回路１０の動作について説明する。図４は、表示装置駆動回路１０の動作を説明するタイミングチャートである。図４においては、左側に通常動作、右側にＥＭＩ低減動作を示している。まず、通常動作について説明する。
【００３３】
通常動作では、ハイサイドスルーレート信号Ｓｕｂ１信号がハイレベルに固定され、ローサイドスルーレート信号Ｓｕｂ２がローレベルに固定される。ハイサイドスルーレート信号Ｓｕｂ１をハイレベルに固定することにより、出力信号の変化速度を早くすることができる。また、ローサイドスルーレート信号Ｓｕｂ２がローレベルに固定されるため、制御信号ＩＮ３は入力信号ＩＮと等しくなる。このため、出力端子５から出力される入力信号ＩＮのみに制御されることとなる。
【００３４】
次に、ＥＭＩ低減動作について説明する。出力信号の立ち上がり時のＥＭＩ低減動作では、特許文献１に記載のようにハイサイドスルーレート信号Ｓｕｂ１をローレベルにする。これにより、低電圧制御回路１のＰＭＯＳトランジスタＭＰ１をオフする。これにより、レベルシフト回路２のＮＭＯＳトランジスタＭＮ５が受ける入力信号ＩＮ２（入力信号ＩＮ１の逆位相信号）の変化速度を遅くすることができる。これにより、ハイサイドトランジスタＭＰ６のオン時の出力電流ｉのｄｉ／ｄｔを下げることができ、ＥＭＩを低減することが可能となる。
【００３５】
実施の形態１に係る表示装置駆動回路１０では、上記のように出力信号の立ち上がり時のＥＭＩ低減に加えて、立ち下がり時のＥＭＩも低減することができる。表示装置駆動回路１０では、出力信号が立ち下がり時において、出力信号のレベルが所定の値以下になったときに、ローサイドトランジスタＭＮ６の電流能力を小さくする。例えば、出力信号のレベルがハイレベルのときの半分以下になったときに、ローサイドトランジスタＭＮ６の電流能力を小さくすることができる。より好ましくは、出力信号のレベルがハイレベルのときの４０％以下０％より大きい範囲で、ローサイドトランジスタＭＮ６の電流能力を小さくする。
【００３６】
ローサイドスルーレート信号Ｓｕｂ２をハイレベルにするタイミングは、出力電圧の立ち下がりのスピードを考慮して、任意に決定することが可能である。ローサイドスルーレート信号Ｓｕｂ２のタイミングは、シミュレーションの結果等からあらかじめ設定してもよく、出力信号をフィードバックして決定してもよい。
【００３７】
ローサイドスルーレート信号Ｓｕｂ２をあらかじめ設定した場合、電圧制御回路４内部で生成することができる。これにより、回路サイズを小さくすることができる。また、ローサイドスルーレート信号Ｓｕｂ２を外部のコントローラから供給することも可能である。この場合、ローサイドスルーレート信号Ｓｕｂ２を任意に変化させることができる。
【００３８】
図４に示すように、出力信号が立ち下がり始めた後に、ローサイドスルーレート信号Ｓｕｂ２をハイレベルに制御する。このように、ローサイドスルーレート信号Ｓｕｂ２をハイレベルにすることにより、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ２で構成されるインバータは、ハイインピーダンスとなる。すなわち、トライステートバッファ６からの出力がハイインピーダンスとなる。
【００３９】
このとき、クランプ回路７のＮＭＯＳトランジスタＭＮ３はオンとなる。このため、クランプ回路７により、ローサイドトランジスタＭＮ６のゲートが受ける制御信号ＩＮ３の電位はＶｍｉｄ（ＶＦｓ＝ＶＦ×ダイオードの数）に変化する。このように、実施の形態１では、図２に示す電圧制御回路４を低電圧制御回路１内に搭載することにより、ローサイドトランジスタＭＮ６のゲート電位を容易に制御することが可能となる。
【００４０】
これにより、ローサイドトランジスタＭＮ６のオン時の出力電流ｉの変化ｄｉ／ｄｔを減少させることができる。ＥＭＩの大きさはノイズ電流の時間微分によって決まる値であるため、実施の形態１では、出力信号の立ち下がり時のＥＭＩを低減させることが可能となる。
【００４１】
図５に、ローサイドトランジスタＭＮ６がオンした時の動作特性を示す。図５において、横軸は出力電圧であり、縦軸は出力電流を示している。また、図５の複数のＩ−Ｖカーブは、ローサイドトランジスタＭＮ６のゲート電位を変化させた時の動作特性を示している。ここでは、下から２番目のＩ−ＶカーブがＶｍｉｄのときのＩ−Ｖカーブであるものとする。また、複数のＩ−Ｖカーブのうち一番上のものが、ローサイドトランジスタＭＮ６のゲートに低電圧制御回路１から低電圧電源ＶＤＤＬが供給された場合とする。
【００４２】
特許文献１では、実線の矢印で示すように、出力電圧が立ち下がる際、ローサイドトランジスタＭＮ６がオン状態の飽和領域のＩ−Ｖカーブに沿って出力電流が流れていた。このため、出力電圧の立ち下がり時のＥＭＩの改善はできなかった。
【００４３】
本実施の形態では、ローサイドトランジスタＭＮ６のゲート電位をクランプ回路７によりＶｍｉｄまで下げることができる。このため、図５において矢印で示すように、出力電流を、ローサイドトランジスタＭＮ６のゲート電位がＶｍｉｄのときのＩ−Ｖカーブ上の値まで下げることが可能となる。このように、特許文献１では、ローサイドトランジスタＭＮ６の特性で決まっていたオン抵抗特性を変化させることができ、ＥＭＩを低減させることが可能となる。
【００４４】
また、図４に示すように、出力端子５から出力される出力電圧がローレベルになった後に、ローサイドスルーレート信号Ｓｕｂ２をローレベルに戻して、制御信号ＩＮ３をＶｍｉｄからハイレベルに戻す。これにより、ローサイドトランジスタＭＮ６のゲート−ソース間の電圧差を大きくすることができ、基準電源ＧＮＤが変化した際に発生するノイズを低減することが可能となる。
【００４５】
また、制御信号ＩＮ３をクランプ回路７によりクランプしている間、ローサイドトランジスタＭＮ６を駆動する回路が存在しないダイナミック回路となる。ローサイドスルーレート信号Ｓｕｂ２をローレベルに戻すことにより、ローサイドトランジスタＭＮ６を低電圧制御回路１の低電圧電源ＶＤＤＬにより駆動することができ、ローサイドトランジスタＭＮ６のゲート電位を安定させることができる。
【００４６】
クランプ回路７の構成は、図２に示すものに限られない。図６、７にクランプ回路７の他の構成例を示す。図６には、ＮＭＯＳトランジスタＭＮ３と同じ３つのトランジスタＭＮ３１、ＭＮ３２、ＭＮ３３をダイオード接続した例である。
【００４７】
ＮＭＯＳトランジスタＭＮ３１のソースは、ＮＭＯＳトランジスタＭＮ３２のドレインと接続されている。ＮＭＯＳトランジスタＭＮ３２のソースは、ＮＭＯＳトランジスタＭＮ３３のドレインと接続されている。ＮＭＯＳトランジスタＭＮ３３のソースは、基準電源ＧＮＤと接続されている。ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３の各ドレインは、それぞれのゲートと接続されている。
【００４８】
ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３のバックゲートは、互いに接続されている。このように、図６の例では、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３のバックバイアスが等しいため、同一の半導体基板上にこれらのＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３を形成することができ、回路サイズを小さくすることができる。
【００４９】
なお、図６に示す例では、各ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３のＶｆがバックバイアス効果により異なる。これを防止するために、図７の構成が考えられる。図７では、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３のバックゲートが、それぞれのソースに接続されている。このように、各ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３のバックゲートをソース側に接続することにより、各ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３のＶｆを等しくすることができる。
【００５０】
なお、上記の実施の形態ではダイオードを３つ接続した例について説明したが、これに限定されない。クランプ回路７のダイオードの個数は、出力信号の立ち下げの動作スピードとＥＭＩの低減効果を考慮して、最適な値に決定することができる。
【００５１】
本発明者は、出力信号が立ち下がり、ハイレベルの出力信号の１０％になったところで、ローサイドスルーレート信号Ｓｕｂ２を立ち上げるシミュレーションを行った。本発明者が行ったシミュレーションの結果によれば、周波数帯によっては、出力電流を１０％低減できるという大きなＥＭＩ低減効果が得られることが確認された。
【００５２】
このように、低電圧制御回路１内に電圧制御回路４を設けて、ローサイドトランジスタＭＮ６への制御信号ＩＮ３を制御することにより、特許文献１では改善できなかった出力電圧の立ち下がりの際のＥＭＩを低減することが可能となる。
【００５３】
実施の形態２．
実施の形態２に係る表示装置駆動回路について、図８を参照して説明する。図８は、実施の形態２に係る表示装置駆動回路１０Ａの構成を示す図である。実施の形態２において、実施の形態１と異なる点は、電圧制御回路４の代わりにタイミング回路８が設けられ、ローサイド駆動部として、ローサイドトランジスタＭＮ６に加えて、ＮＭＯＳトランジスタＭＮ７がさらに設けられている点である。図８において、図１と同一の構成要素には同一の符号を付し、説明を適宜省略する。
【００５４】
図８に示すように、出力回路３には、ハイサイドトランジスタＭＰ６、ローサイドトランジスタＭＮ６、ＮＭＯＳトランジスタＭＮ７が設けられている。ローサイドトランジスタＭＮ６、ＮＭＯＳトランジスタＭＮ７がローサイド駆動部に相当する。ＮＭＯＳトランジスタＭＮ７は、ローサイドトランジスタＭＮ６と並列に接続されている。ＮＭＯＳトランジスタＭＮ７のドレインは出力端子５に接続されており、ソースは基準電源ＧＮＤに接続されている。
【００５５】
ＮＭＯＳトランジスタＭＮ７は、ローサイドトランジスタＭＮ６と略同一の電流能力を有する。実施の形態２におけるローサイドトランジスタＭＮ６とＮＭＯＳトランジスタＭＮ７とを合わせた電流能力が、実施の形態１におけるローサイドトランジスタＭＮ６の電流能力と略等しくなる。
【００５６】
タイミング回路８は、出力端子５から出力される出力信号の立ち下がり時において、当該出力信号のレベルが所定の値以下になった場合に、ローサイドトランジスタＭＮ６及びＮＭＯＳトランジスタＭＮ７のいずれか一方をオフする。これにより、出力信号の立ち下がりの後半において、ローサイド駆動部の電流能力を小さくすることができる。
ここでは、ＮＭＯＳトランジスタＭＮ７をオフするものとする。
【００５７】
タイミング回路８は、タイミング信号ＩＮ５、タイミング信号ＩＮ６を生成する。タイミング信号ＩＮ５はローサイドトランジスタＭＮ６のゲートに供給され、タイミング信号ＩＮ６はＮＭＯＳトランジスタＭＮ７のゲートに供給される。ローサイドトランジスタＭＮ６はタイミング信号ＩＮ５に応じてオンオフが制御され、ＮＭＯＳトランジスタＭＮ７がタイミング信号ＩＮ６に応じてオンオフが制御される。
【００５８】
なお、実施の形態１において説明したように、ローサイドスルーレート信号Ｓｕｂ２は、出力信号をフィードバックして生成してもよく、予め設定したタイミングを内部で生成してもよく、外部から入力してもよい。ここでは、タイミング回路８を低電圧制御回路１に内蔵し、ローサイドスルーレート信号Ｓｕｂ２を内部で生成する例について説明する。タイミング回路８は、低電圧制御回路１外に別途搭載してもよい。
【００５９】
ここで、図９を参照して、実施の形態２に係る表示装置駆動回路１０Ａの動作について説明する。図９は、表示装置駆動回路１０Ａの動作を説明するタイミングチャートである。図９においては、ＥＭＩ低減動作のみを示している。
【００６０】
なお、通常動作時は、実施の形態１で説明したように、ハイサイドスルーレート信号Ｓｕｂ１をハイレベル、ローサイドスルーレート信号Ｓｕｂ２をローレベルに固定する。実施の形態２の通常動作は、図４に示す通常動作と同じタイミングチャートとなる。すなわち、出力信号は、入力信号ＩＮのみで制御される。
【００６１】
実施の形態２における出力信号の立ち下がり時のＥＭＩ低減動作について説明する。出力信号の立ち下がりの開始時には、タイミング信号ＩＮ５、タイミング信号ＩＮ６ともにハイレベルとなる。これにより、出力端子５は、ローサイドトランジスタＭＮ６、ＮＭＯＳトランジスタＭＮ７の両方でローレベルに駆動される。
【００６２】
その後、出力信号のレベルが所定の値以下になったときに、ローサイドスルーレート信号Ｓｕｂ２がハイレベルとなる。これにより、タイミング信号ＩＮ６がハイレベルからローレベルに遷移し、ＮＭＯＳトランジスタＭＮ７がオフする。すなわち、出力端子５は、ローサイドトランジスタＭＮ６のみでローレベルに駆動される。このため、ローサイド駆動部の電流能力が半分になる。
【００６３】
実施の形態２のローサイド駆動部の動作特性は、実施の形態１で説明したものと同一となる。すなわち、図５の破線矢印で示すように、ＮＭＯＳトランジスタＭＮ７をオフすると出力電流が減少し、その後出力電流は、ローサイドトランジスタＭＮ６の電流能力を示すＩ−Ｖカーブに沿って遷移する。このように、実施の形態２においても、出力電流ｉのｄｉ／ｄｔを減少させることができ、ＥＭＩを低減することが可能となる。
【００６４】
実施の形態３．
実施の形態３に係る表示装置駆動回路について、図１０を参照して説明する。図１０は、実施の形態３に係る表示装置駆動回路１０Ｂの構成を示す図である。実施の形態３において、実施の形態２と異なる点は、ＮＭＯＳトランジスタＭＮ７のドレインと出力端子５との間に抵抗Ｒ１が設けられている点である。図１０において、図１と同一の構成要素には同一の符号を付し、説明を適宜省略する。
【００６５】
図１０に示すように、出力回路３には、ハイサイドトランジスタＭＰ６、ローサイドトランジスタＭＮ６、ＮＭＯＳトランジスタＭＮ７、抵抗Ｒ１が設けられている。ローサイドトランジスタＭＮ６、ＮＭＯＳトランジスタＭＮ７、抵抗Ｒ１がローサイド駆動部に相当する。ＮＭＯＳトランジスタＭＮ７のドレインは抵抗Ｒ１の一端に接続されており、抵抗Ｒ１の他端は出力端子５に接続されている。
【００６６】
直列に接続されたＮＭＯＳトランジスタＭＮ７、抵抗Ｒ１に並列に、ローサイドトランジスタＭＮ６が接続されている。実施の形態１におけるローサイドトランジスタＭＮ６の電流能力と、実施の形態３におけるローサイドトランジスタＭＮ６の電流能力は等しいものとする。ＮＭＯＳトランジスタＭＮ７のオン抵抗は抵抗Ｒ１よりも小さい。なお、ローサイドスルーレート信号Ｓｕｂ２は、上述のとおり、出力信号をフィードバックして生成してもよく、予め設定したタイミングを内部で生成してもよく、外部から入力してもよい。
【００６７】
ここで、図１１を参照して、実施の形態３に係る表示装置駆動回路１０Ｂの動作について説明する。図１１は、表示装置駆動回路１０Ｂの動作を説明するタイミングチャートである。図１１においては、ＥＭＩ低減動作のみを示している。なお、通常動作は、実施の形態１で説明したものと同一となるため、説明を省略する。
【００６８】
実施の形態３における出力信号の立ち下がり時のＥＭＩ低減動作について説明する。出力信号の立ち下がりの開始時には、タイミング信号ＩＮ５がハイレベル、タイミング信号ＩＮ６ともにローレベルとなる。これにより、ローサイドトランジスタＭＮ６がオンとなり、ＮＭＯＳトランジスタＭＮ７がオフとなる。このため、出力端子５は、ローサイドトランジスタＭＮ６により駆動される。
【００６９】
その後、出力信号のレベルが所定の値以下になったときに、ローサイドスルーレート信号Ｓｕｂ２がハイレベルとなる。これにより、タイミング信号ＩＮ５がハイレベルからローレベルに遷移し、タイミング信号ＩＮ６がローレベルからハイレベルに遷移する。これにより、ローサイドトランジスタＭＮ６がオフし、ＮＭＯＳトランジスタＭＮ７がオンとなる。
【００７０】
ローサイドトランジスタＭＮ６をオフし、ＮＭＯＳトランジスタＭＮ７をオンすることで、ローサイド駆動部の電流能力は抵抗Ｒ１に依存して小さくなる。図１２に、実施の形態３のローサイド駆動部の動作特性を示す。ローサイドスルーレート信号Ｓｕｂ２がオンとなり、ローサイドトランジスタＭＮ６がオフ、ＮＭＯＳトランジスタＭＮ７がオンとなると、図１２中破線矢印で示すように、出力電流値が減少する。これにより、出力電流ｉのｄｉ／ｄｔを減少させることができ、ＥＭＩを低減することが可能となる。
【００７１】
ローサイドスルーレート信号Ｓｕｂ２がハイレベルになった後の出力電流の傾きは、抵抗Ｒ１の値に依存して変化する。抵抗Ｒ１の値は、ＥＭＩ低減効果が発揮できるように、任意に設定することができる。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００７３】
１  低電圧制御回路
２  レベルシフト回路
３  出力回路
４  電圧制御回路
５  出力端子
６  トライステートバッファ
７  クランプ回路
８  タイミング回路
１０  表示装置駆動回路
ＧＮＤ  基準電源
ＶＤＤＬ  低電圧電源
ＶＤＤＨ  高電圧電源
Ｓｕｂ１  ハイサイドスルーレート信号
Ｓｕｂ２  ローサイドスルーレート信号
ＩＮ  入力信号
ＩＮ１  入力信号
ＩＮ２  入力信号
ＩＮ３  制御信号
ＩＮ４  制御信号
ＩＮ５  タイミング信号
ＩＮ６  タイミング信号
ＭＮ１〜ＭＮ５  ＮチャンネルＭＯＳトランジスタ
ＭＰ１〜ＭＰ５  ＰチャンネルＭＯＳトランジスタ
ＭＮ３１〜ＭＮ３３  トランジスタ
Ｄ１〜Ｄ３  ダイオード
ＭＰ６  ハイサイドトランジスタ
ＭＮ６  ローサイドトランジスタ
ＩＮＶ１  インバータ
ＩＮＶ２  インバータ
ＯＲ  オア回路
ＡＮＤ  アンド回路
ＮＡＮＤ  ナンド回路
Ｒ１  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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