(57)【要約】【課題】ＴＦＥＴの閾値電圧を調整可能とする。【解決手段】本実施形態によれば、半導体装置は、半導体層に離間して設けられた、第１導電型の第１拡散層、及び前記第１導電型とは逆導電型の第２導電型の第２拡散層と、前記第１拡散層と前記第２拡散層との間の前記半導体層上に離間して設けられた第１絶縁膜及び第２絶縁膜と、前記第１絶縁膜上に設けられたゲート電極と、前記第２絶縁膜上に設けられた閾値調整電極とを備える。【選択図】図１
2014154862.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に離間して設けられた、第１導電型の第１拡散層、及び前記第１導電型とは逆導電型の第２導電型の第２拡散層と、
前記第１拡散層と前記第２拡散層との間の前記半導体層上に離間して設けられた第１絶縁膜及び第２絶縁膜と、
前記第１絶縁膜上に設けられたゲート電極と、
前記第２絶縁膜上に設けられた、前記ゲート電極と異なる電位が印加される閾値調整電極と、
前記第１絶縁膜と前記第２絶縁膜との間に設けられた第３絶縁膜と、
前記半導体層の表面部に、前記第１拡散層に隣接して設けられた前記第２導電型のポケット領域と、
前記第１拡散層に隣接して設けられ、前記ポケット領域の少なくとも一部を覆う前記第１導電型のエクステンション領域と、
を備え、
前記ゲート電極は、前記第３絶縁膜の一側の側壁部に設けられ、前記閾値調整電極は、前記第３絶縁膜の他側の側壁部に設けられていることを特徴とする半導体装置。
【請求項２】
半導体層に離間して設けられた、第１導電型の第１拡散層、及び前記第１導電型とは逆導電型の第２導電型の第２拡散層と、
前記第１拡散層と前記第２拡散層との間の前記半導体層上に離間して設けられた第１絶縁膜及び第２絶縁膜と、
前記第１絶縁膜上に設けられたゲート電極と、
前記第２絶縁膜上に設けられた閾値調整電極と、
を備える半導体装置。
【請求項３】
前記第１絶縁膜と前記第２絶縁膜との間に設けられた第３絶縁膜をさらに備え、
前記ゲート電極は、前記第３絶縁膜の一側の側壁部に設けられ、
前記閾値調整電極は、前記第３絶縁膜の他側の側壁部に設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記閾値調整電極は、前記ゲート電極と異なる電位が印加されることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１拡散層に隣接して設けられた前記第１導電型のエクステンション領域をさらに備えることを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
【請求項６】
前記半導体層の表面部に、前記第１拡散層に隣接して設けられた前記第２導電型のポケット領域をさらに備え、
前記エクステンション領域は、前記ポケット領域の少なくとも一部を覆うことを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
トンネル電界効果トランジスタ（ＴＦＥＴ）は、ソースとドレインの半導体の極性が異なる、非対称な拡散層を有した消費電力の小さいＬＳＩ応用が可能なトランジスタである。ＴＦＥＴはＭＯＳＦＥＴよりも急峻なサブスレッショルド・スウィング（Sub-threshold Swing、以下ＳＳと記載する）が得られ、高オン電流、低オフ電流を実現できる。
【０００３】
急峻なＳＳを有するＴＦＥＴでは、オフ電流のバラつきが大きくなっていた。ＭＯＳＦＥＴでは、基板バイアス効果による閾値電圧の調整によって、オフ電流のバラつきを抑えることができる。しかし、ＴＦＥＴはソースとドレインの不純物プロファイルが異なっているため、基板電極を付加することが出来ない。そのため、バルク基板で構成されたＴＦＥＴの閾値電圧は、ゲート絶縁膜の膜厚（EOT；effective oxide thickness）や、不純物拡散層の接合急峻性などの構造パラメータによって決定し、デバイスの完成後に閾値電圧を調整することが出来なかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１６９４３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、閾値電圧を調整することができるＴＦＥＴを構成する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体装置は、半導体層に離間して設けられた、第１導電型の第１拡散層、及び前記第１導電型とは逆導電型の第２導電型の第２拡散層と、前記第１拡散層と前記第２拡散層との間の前記半導体層上に離間して設けられた第１絶縁膜及び第２絶縁膜と、前記第１絶縁膜上に設けられたゲート電極と、前記第２絶縁膜上に設けられた閾値調整電極とを備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の断面図。
【図２】第１の実施形態に係る半導体装置のレイアウト図。
【図３】第１の実施形態に係る半導体装置のエネルギーバンド図。
【図４】第１の実施形態に係る半導体装置のエネルギーバンド図。
【図５Ａ】第１の実施形態に係る半導体装置の製造方法を説明する断面図。
【図５Ｂ】第１の実施形態に係る半導体装置の製造方法を説明する断面図。
【図５Ｃ】第１の実施形態に係る半導体装置の製造方法を説明する断面図。
【図６Ａ】第２の実施形態に係る半導体装置の製造方法を説明する断面図。
【図６Ｂ】第２の実施形態に係る半導体装置の製造方法を説明する断面図。
【図６Ｃ】第２の実施形態に係る半導体装置の製造方法を説明する断面図。
【図６Ｄ】第２の実施形態に係る半導体装置の製造方法を説明する断面図。
【図７Ａ】第２の実施形態に係る半導体装置の製造方法を説明する上面図。
【図７Ｂ】第２の実施形態に係る半導体装置の製造方法を説明する上面図。
【図８】変形例による半導体装置の断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００９】
（第１の実施形態）図１は第１の実施形態に係る半導体装置の断面図である。半導体装置は、半導体基板（半導体層）１００上に所定間隔を空けて形成されたゲート絶縁膜１０２ａ、絶縁膜１０２ｂと、ゲート絶縁膜１０２ａ上に形成されたゲート電極１１０ａと、絶縁膜１０２ｂ上に形成された閾値調整電極１１０ｂと、ゲート電極１１０ａ及び閾値調整電極１１０ｂを挟むように半導体基板１００内に形成されたＰ型のソース領域（ソース電極）１０４及びＮ型のドレイン領域（ドレイン電極）１０６とを備えたＮ型トンネルトランジスタである。
【００１０】
閾値調整電極１１０ｂはトンネルトランジスタの閾値電位を調整するための電極であり、詳しくは後述する。
【００１１】
半導体基板１００は、例えば、シリコンウェハであり、Ｐ型の低濃度不純物ドープ層としてもよい。
【００１２】
ゲート電極１１０ａ及び閾値調整電極１１０ｂの側壁部には、第１側壁絶縁膜１２０及び第２側壁絶縁膜１２２が形成されている。図１に示すように、ゲート電極１１０ａの一側（図中右側）に設けられた第２側壁絶縁膜１２２と、閾値調整電極１１０ｂの一側（図中左側）に設けられた第２側壁絶縁膜１２２とが接していてもよい。
【００１３】
ソース領域１０４とドレイン領域１０６との間において、ソース領域１０４に隣接してＰ型のソースエクステンション領域１０８が形成されている。ソースエクステンション領域１０８は半導体基板１００の表面部に形成されており、ソース領域１０４と同じ極性を有している。ソースエクステンション領域１０８はゲート電極１１０ａの端部下方まで延びていてもよい。
【００１４】
ソース領域１０４、ドレイン領域１０６、ゲート電極１１０ａ、閾値調整電極１１０ｂの上面部にはそれぞれシリサイド層１１２が形成されている。
【００１５】
図２は、この半導体装置のレイアウトの一例を示す。半導体装置は素子分離領域１３０に囲まれており、ゲート電極１１０ａ、閾値調整電極１１０ｂ、ソース領域１０４、及びドレイン領域１０６にはそれぞれコンタクトプラグ１３２が設けられる。ゲート電極１１０ａと閾値調整電極１１０ｂとにはそれぞれ異なる電圧を印加することができる。図２では、説明の便宜上、ゲート絶縁膜や側壁絶縁膜等の図示を省略している。
【００１６】
次に、本実施形態によるトンネルトランジスタの閾値調整方法を説明する。
【００１７】
ソース電極１０４を０Ｖとし、ドレイン電極１０６に正の電位を与えた場合、ゲート電極１１０ａ及び閾値調整電極１１０ｂに与えられる電位にもとづいて、ソース−ドレイン間に流れる電流値が変化する。ゲート電極１１０ａ及び閾値調整電極１１０ｂに０Ｖを与えたとき、電流値が非常に小さいオフ状態が実現する。
【００１８】
図３は、ゲート電極１１０ａに正の電位を与えた場合のエネルギーバンド図であり、実線は閾値調整電極１１０ｂに０Ｖ未満の電位（ソース電極１０４に対して負となる電位）を印加した場合を示す。また、図３の破線は閾値調整電極１１０ｂが省略された構成の場合を示している。ここで、Ｅｃは伝導帯のエネルギーを示し、Ｅｖは価電子帯のエネルギーを示している。
【００１９】
図３の破線で示されるように、チャネルの伝導帯の最低エネルギーがソースの価電子帯の最高エネルギーを下回った際、ソースの価電子帯を占有する電子はチャネル中の伝導帯へ移動し、バンド間トンネリング（BTBT：Band to Band Tunneling）が生じる。このトンネルした電子がチャネルの伝導帯に移動すると、その電子は、電場および濃度勾配による影響を受け、輸送されてドレイン電極に到達し、電流が流れる。一方、ソース中の価電子帯において、トンネリングした後には正孔が生じる。この正孔はソース中の電場及び濃度勾配に従ってソース電極へと到達する。これによりオン状態が実現する。
【００２０】
しかし、図３の実線で示されるように、閾値調整電極１１０ｂにソース電極１０４に対して負となる電位を印加した場合、ソース電極の価電子帯からチャネル中の伝導帯へＢＴＢＴが生じても、閾値調整電極１１０ｂにバリアが存在するため、チャネル中電子はドレイン電極に到達することが出来ない。そのため、電流が流れないオフ状態が実現する。これは、トンネルトランジスタの閾値電圧を上げたことに相当する。
【００２１】
図４のエネルギーバンド図において、実線は、ゲート電極１１０ａに正の電位を与え、閾値調整電極１１０ｂに０Ｖより大きい電位（ソース電極１０４に対して正となる電位）を印加した場合を示す。図４の破線は、図３の破線と同様に、閾値調整電極１１０ｂが省略された構成の場合を示している。
【００２２】
図４の実線で示されるように、閾値調整電極１１０ｂにソース電極１０４に対して正となる電位を印加した場合、ＢＴＢＴのトンネルバリアを薄く設定することができる。言い換えれば、電子がよりトンネルし易い方向にチャネル中のバンドが曲げられる。これは、トンネルトランジスタの閾値電圧を下げたことに相当する。
【００２３】
このように、閾値調整電極１１０ｂに印加する電位を変えることで、トンネルトランジスタの閾値電圧を調整することができる。
【００２４】
次に、本実施形態による半導体装置の製造方法を、図５Ａ（ａ）〜（ｃ）、図５Ｂ（ｄ）〜（ｆ）、図５Ｃ（ｇ）〜（ｉ）を用いて説明する。
【００２５】
まず、図５Ａ（ａ）に示すように、半導体基板１００となるシリコンウェハの所望の領域に、例えばＳＴＩ法を用いて素子分離領域（図示せず）を形成する。続いて、シリコンウェハの素子形成領域上に、熱酸化法により、ゲート絶縁膜１０２ａ、絶縁膜１０２ｂとなるシリコン酸化膜１０２を形成する。
【００２６】
シリコンウェハの代わりに、ＳＯＩ（Silicon on Insulator）基板や、ＧｅＯＩ（Germanium on Insulator）基板を用いてもよい。また、シリコン酸化膜の代わりに、シリコン酸窒化膜やｈｉｇｈ−ｋ絶縁膜を用いてもよい。
【００２７】
続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、シリコン酸化膜１０２上に、ゲート電極１１０ａ、閾値調整電極１１０ｂとなる電極材１１０を堆積する。電極材１１０は例えばポリシリコンであり、リン等のＮ型不純物がドーピングされている。電極材１１０として、リンがドーピングされたアモルファスシリコン膜を用いてもよい。また、メタルゲートとしてもよい。
【００２８】
さらに、電極材１１０上にＳｉ３Ｎ４膜等の絶縁膜（ゲートハードマスク材）１４０を形成する。
【００２９】
次に、図５Ａ（ｂ）に示すように、絶縁膜１４０上にレジストを塗布し、リソグラフィ処理によりレジストパターン１４２を形成する。レジストパターン１４２は、ゲート電極１１０ａ及び閾値調整電極１１０ｂに対応するパターン形状となる。
【００３０】
次に、図５Ａ（ｃ）に示すように、レジストパターン１４２をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、絶縁膜１４０を加工する。そして、絶縁膜１４０をマスクとして電極材１１０を加工する。これにより、ゲート電極１１０ａ及び閾値調整電極１１０ｂが形成される。ゲート電極１１０ａ及び閾値調整電極１１０ｂの形成前にレジスト１４２を剥離してもよい。
【００３１】
次に、図５Ｂ（ｄ）に示すように、ＴＥＯＳなどの絶縁膜をＣＶＤ法によりウェハ全面に堆積させ、ＲＩＥ法により異方的にエッチングして、ゲート電極１１０ａ及び閾値調整電極１１０ｂの両側壁部に、オフセットスペーサとなる第１側壁絶縁膜１２０を形成する。このとき、シリコン酸化膜１０２も加工され、ゲート絶縁膜１０２ａ、絶縁膜１０２ｂが得られる。
【００３２】
次に、図５Ｂ（ｅ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１４４を形成する。そして、イオン注入を行ってソースエクステンション領域１０８を形成する。この時、イオン種はＢ又はＢＦ２等を用いる。レジスト１４４を剥離した後、ＲＴＡ（rapid thermal annealing）等の不純物の活性化を行う。
【００３３】
この時、ソースエクステンション領域１０８に、垂直方向にｐ−ｎ接合を形成しても良い。例えば、上述したＢ又はＢＦ２等のイオン注入の直後、低加速エネルギーでＡｓ等のＮ型不純物をイオン注入することで、垂直方向のｐ−ｎ接合を形成することができる。
【００３４】
イオン注入を行う際、ゲート電極１１０ａの下方までまわりこむように、半導体基板１００に対してビームを傾けて注入してもよい。
【００３５】
次に、図５Ｂ（ｆ）に示すように、ＴＥＯＳなどの絶縁膜をＣＶＤ法によりウェハ全面に成膜し、その後、ＲＩＥ法によりＴＥＯＳ膜を異方的にエッチングして、ゲート電極１１０ａ及び閾値調整電極１１０ｂの両側壁部に、第２側壁絶縁膜１２２を形成する。
【００３６】
次に、図５Ｃ（ｇ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１４６を形成する。そして、イオン注入を行ってソース領域１０４を形成する。イオン種はＢ又はＢＦ２等を用いる。この工程におけるイオン注入は、図５Ｂ（ｅ）に示す工程におけるイオン注入よりも高い加速エネルギーで行う。
【００３７】
次に、図５Ｃ（ｈ）に示すように、レジスト１４６を剥離した後、リソグラフィ法によりソース側を覆うレジスト１４８を形成する。そして、イオン注入を行ってドレイン領域１０６を形成する。この時、イオン種はＡｓ又はＰ等を用いる。
【００３８】
そして、レジスト１４８を剥離した後、ＲＴＡ等のアニール処理を行い、不純物を活性化させる。
【００３９】
次に、図５Ｃ（ｉ）に示すように、ウェットエッチングにより、ゲート電極１１０ａ上及び閾値調整電極１１０ｂ上の絶縁膜１４０を選択的に剥離する。
【００４０】
その後、サリサイド工程により、シリサイド層１１２を自己整合的に形成する（図１参照）。シリサイド層１１２は、例えば、ＮｉＳｉ、ＮｉＳｉ２、Ｃｏ２Ｓｉ等の低抵抗なシリコンとの合金である。
【００４１】
このようにして、図１に示すような、ゲート電極１１０ａから離間して設けられた閾値調整電極１１０ｂを有するトンネルトランジスタが製造される。閾値調整電極１１０ｂに印加する電位に基づいて、トンネルトランジスタの閾値電圧を調整することができる。
【００４２】
（第２の実施形態）上記第１の実施形態では、ゲート電極１１０ａ及び閾値調整電極１１０ｂの形成後に、ゲート電極１１０ａと閾値調整電極１１０ｂとの間に絶縁膜（第１側壁絶縁膜１２０、第２側壁絶縁膜１２２）を形成したが、半導体基板上に絶縁膜を形成し、この絶縁膜の一側の側壁部にゲート電極１１０ａを形成し、他側の側壁部に閾値調整電極１１０ｂを形成するようにしてもよい。このようなトンネルトランジスタの製造方法を、図６Ａ（ａ）〜（ｃ）、図６Ｂ（ｄ）〜（ｆ）、図６Ｃ（ｇ）〜（ｉ）、図６Ｄ（ｊ）〜（ｌ）を用いて説明する。
【００４３】
まず、図６Ａ（ａ）に示すように、半導体基板１００となるシリコンウェハの所望の領域に、例えばＳＴＩ法を用いて素子分離領域（図示せず）を形成する。続いて、シリコンウェハの素子形成領域上に、例えば熱酸化法によりシリコン酸化膜１６０を形成する。そして、シリコン酸化膜１６０上にＳｉ３Ｎ４膜等の絶縁膜１６２を形成する。
【００４４】
次に、図６Ａ（ｂ）に示すように、絶縁膜１６２上にレジストを塗布し、リソグラフィ処理によりレジストパターン１６４を形成する。レジストパターン１６４は、ゲート電極１１０ａと閾値調整電極１１０ｂとを離間する絶縁膜に対応するパターン形状となる。
【００４５】
次に、図６Ａ（ｃ）に示すように、レジストパターン１６４をマスクとして、例えばＲＩＥ法により、絶縁膜１６２を加工する。そして、レジストパターン１６４を剥離する。
【００４６】
次に、図６Ｂ（ｄ）に示すように、ウェハ全面に例えばＴＥＯＳ等の絶縁膜をＣＶＤ法により成膜する。そして、ＲＩＥ法によりＴＥＯＳ膜を異方的にエッチングして、絶縁膜１６２の側壁部に側壁絶縁膜１６６を形成する。この時、シリコン酸化膜１６０も加工される。
【００４７】
次に、図６Ｂ（ｅ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１６８を形成する。そして、イオン注入を行ってソース領域１０４を形成する。イオン種はＢ又はＢＦ２等を用いる。
【００４８】
次に、図６Ｂ（ｆ）に示すように、レジスト１６８を剥離した後、リソグラフィ法によりソース側を覆うレジスト１７０を形成する。そして、イオン注入を行ってドレイン領域１０６を形成する。イオン種はＡｓ又はＰ等を用いる。
【００４９】
レジスト１７０の剥離後、ＲＴＡなどのアニール処理により不純物の活性化を行う。
【００５０】
次に、図６Ｃ（ｇ）に示すように、ウェットエッチングにより、側壁絶縁膜１６６を選択的に剥離する。
【００５１】
次に、図６Ｃ（ｈ）に示すように、熱酸化法によって、ウェハの表面部にゲート絶縁膜となるシリコン酸化膜１０２を形成する。続いて、例えばＣＶＤ法により、ウェハ全面にポリシリコン１１０を成膜させる。このとき、ポリシリコン１１０の膜厚は、図６Ｂ（ｄ）に示す工程において成膜したＴＥＯＳ膜の膜厚よりも薄くなるようにする。
【００５２】
続いて、ポリシリコン１１０にｎ型不純物をドーピングする。そして、ＲＴＡ等のアニール処理により、不純物の拡散及び活性化を行う。
【００５３】
この工程において、ポリシリコン１１０の成膜及び不純物の注入の代わりに、例えばリンがドープされたアモルファスシリコンを成膜してもよい。
【００５４】
次に、図６Ｃ（ｉ）に示すように、ＲＩＥ法によりポリシリコン１１０を異方的にエッチングし、絶縁膜１６２の一側の側壁部にゲート電極１１０ａを形成し、他側の側壁部に閾値調整電極１１０ｂを形成する。
【００５５】
次に、図６Ｄ（ｊ）に示すように、ウェハ全面に例えばＴＥＯＳ等の絶縁膜をＣＶＤ法により成膜する。そして、ＲＩＥ法によりＴＥＯＳ膜を異方的にエッチングすることで、オフセットスペーサとなる側壁絶縁膜１７２を形成する。側壁絶縁膜１７２の形成に伴い、シリコン酸化膜１０２が加工され、ゲート絶縁膜１０２ａ、絶縁膜１０２ｂが形成される。
【００５６】
次に、図６Ｄ（ｋ）に示すように、リソグラフィ法によりドレイン側を覆うようにレジスト１７４を形成する。そして、イオン注入を行ってソースエクステンション領域１０８を形成する。イオン種はＢ又はＢＦ２等を用いる。この工程におけるイオン注入は、図６Ｂ（ｅ）に示す工程におけるイオン注入よりも低い加速エネルギーで行う。
【００５７】
同様の方法を用いて、ドレイン側に、ｎ型不純物によるドレインエクステンション領域を形成しても良い。
【００５８】
次に、図６Ｄ（ｌ）に示すように、レジスト１７４を剥離した後、ＲＴＡ等のアニール処理により、不純物の活性化を行う。
【００５９】
このようなトンネルトンネルトランジスタへのコンタクトプラグの形成方法を図７Ａ（ａ）〜（ｃ）、図７Ｂ（ｄ）、（ｅ）に示す上面図を用いて説明する。
【００６０】
図６Ｃ（ｈ）に示すポリシリコン１１０の成膜後、図６Ｃ（ｉ）に示すポリシリコン１１０のエッチングの前に、図７Ａ（ａ）に示すように、リソグラフィ法によりレジスト１８０を形成する。レジスト１８０は、ゲート電極１１０ａ及び閾値調整電極１１０ｂへのコンタクトプラグが設けられる領域に形成される。絶縁膜１６２の上面形状が矩形である場合、コンタクト形成領域を確保するために、レジスト１８０は絶縁膜１６２の対頂点の２箇所に形成することが好ましい。
【００６１】
図６Ｃ（ｉ）に示すポリシリコン１１０のエッチングにより、図７Ａ（ｂ）に示すように、レジスト１８０下方のポリシリコン１１０は残存する。このとき、ポリシリコン１１０は、絶縁膜１６２を囲むように形成される。
【００６２】
次に、図７Ａ（ｃ）に示すように、レジスト１８２を形成し、リソグラフィ処理により、開口部１８４を形成する。開口部１８４は、レジスト１８０とは異なる、絶縁膜１６２の対頂点の２箇所に形成することが好ましい。
【００６３】
次に、図７Ｂ（ｄ）に示すように、ＲＩＥ法により、レジスト１８２をマスクとして、ポリシリコン１１０のうち、開口部１８４を介して露出されている部分を除去する。このことにより、絶縁膜１６２を囲むポリシリコン１１０は、ゲート電極１１０ａと、閾値調整電極１１０ｂとに分離される。図７Ａ（ｃ）及び図７Ｂ（ｄ）に示す工程は、例えば、図６Ｃ（ｉ）に示す工程の後、図６Ｄ（ｊ）に示す工程前に実施される。
【００６４】
図６Ｄ（ｌ）に示す不純物の活性化後、層間絶縁膜の成膜、コンタクトホールの形成、コンタクトホール内への金属膜の形成などを行い、図７Ｂ（ｅ）に示すように、ゲート電極１１０ａ、閾値調整電極１１０ｂ、ソース領域１０４、及びドレイン領域１０６に対するコンタクトプラグ１８６を形成する。
【００６５】
このようにして、絶縁膜１６２の側壁部に形成されたゲート電極１１０ａ及び閾値調整電極１１０ｂを有するトンネルトランジスタを作製することができる。上記第１の実施形態と同様に、閾値調整電極１１０ｂに印加する電位に基づいて、トンネルトランジスタの閾値電圧を調整することができる。
【００６６】
また、本実施形態によれば、絶縁膜１６２の膜厚や幅を変えることで、ゲート電極１１０ａ及び閾値調整電極１１０ｂの高さや電極間の距離を変えることができる。そのため、単一のパターンから、種々の目的に応じた特性を示すトンネルトランジスタを形成することができる。
【００６７】
上記第１及び第２の実施形態では、ソース側が水平方向にｐ−ｎ接合を有するｐ−ｉ−ｎ型のトンネルトランジスタについて説明したが、ソース側にソースとは逆の導電性を有するポケット領域を挿入し、垂直方向にｐ−ｎ接合を有するｐ−ｎ−ｉ−ｎ型のトンネルトランジスタとしてもよい。例えば、図８に示すように、上記第１の実施形態によるトンネルトランジスタにポケット領域２００を設けてもよい。ポケット領域２００は、半導体基板１００の表面部に形成されており、ゲート電極１１０ａの端部下方まで延びている。ソースエクステンション領域１０８の形成後に、ヒ素又はリンを用いてイオン注入を行い、半導体基板１００の表面部にポケット領域２００を形成する。図８に示すように、ポケット領域２００の少なくとも一部がソースエクステンション領域１０８に覆われる。
【００６８】
上記実施形態において、ゲート電極１１０ａの導電性と閾値調整電極１１０ｂの導電性とを異なるものとしてもよい。例えば、ゲート電極１１０ａをＮ型、閾値調整電極１１０ｂをＰ型とすることで、閾値調整電極１１０ｂの仕事関数がゲート電極１１０ａの仕事関数よりも大きくなる。これは、トンネルトランジスタの閾値電圧を高くすることが望まれる場合、例えばトンネルトランジスタがオフとなる頻度が高い回路に適用される場合に好適である。
【００６９】
また、上記実施形態において、ゲート絶縁膜１０２ａと絶縁膜１０２ｂとで膜厚を変えてもよい。例えば、閾値調整電極１１０ｂの下方の絶縁膜１０２ｂの膜厚を、ゲート電極１１０ａの下方のゲート絶縁膜１０２ａの膜厚よりも大きくする。このようにすることで、ゲートリークを効果的に防止できる。
【００７０】
上記実施形態では、Ｎ型トンネルトランジスタについて説明したが、各部の導電性を逆にして、Ｐ型トンネルトランジスタに適用することもできる。
【００７１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００７２】
１００  半導体基板
１０２ａ、ゲート絶縁膜
１０２ｂ  絶縁膜
１０４  ソース領域
１０６ドレイン領域
１０８  ソースエクステンション領域
１１０ａ  ゲート電極
１１０ｂ  閾値調整電極
１２０  第１側壁絶縁膜
１２２  第２側壁絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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