(57)【要約】【課題】貫通孔の側壁絶縁膜の絶縁性能の低下を防止でき、従来に比べて信頼性の高い半導体装置およびその製造方法を提供すること。【解決手段】シリコン基板２９を厚さ方向に貫通する貫通孔３４を形成し、貫通孔３４を覆うように下地絶縁膜３０を配置し、下地絶縁膜３０上には表面パッド３１を配置する。また、少なくとも貫通孔３４の側壁には側壁絶縁膜３５を形成し、その内側に導電材料３６を埋め込んで貫通電極１７を形成する。そして、下地絶縁膜３０には、表面パッド３１を貫通孔３４内に選択的に露出させる開口パターン３９によって形成された段差部４０を形成し、この開口パターン３９を介して導電材料３６と表面パッド３１とを電気的に接続する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板を厚さ方向に貫通する貫通孔と、
前記貫通孔を覆うように配置された下地膜と、
前記下地膜上に配置された導電層と、
少なくとも前記貫通孔の側壁に形成された絶縁膜と、
前記貫通孔の前記絶縁膜の内側に埋め込まれた導電材料とを含み、
前記下地膜は、前記導電層を前記貫通孔内に選択的に露出させる開口パターンによって形成された段差部を有しており、
前記導電材料は、前記下地膜の前記開口パターンを介して前記導電層に電気的に接続されている、半導体装置。
【請求項２】
前記開口パターンは、複数の開口によって形成されている、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、前記半導体基板と前記下地絶縁膜との間に介在され、前記開口パターンと連通する開口パターンを有する第２の膜をさらに含む、請求項１または２に記載の半導体装置。
【請求項４】
前記第２の膜は、前記下地膜よりも薄い、請求項３に記載の半導体装置。
【請求項５】
前記半導体装置は、前記半導体基板の前記下地膜が配置された側の表面に選択的に埋め込まれ、前記第２の膜と一体的に形成された埋め込み絶縁膜をさらに含む、請求項３または４に記載の半導体装置。
【請求項６】
前記下地膜において前記開口パターンがストライプ状に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記下地膜の前記開口パターンのアスペクト比は、１〜３である、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記下地膜の前記開口パターンの幅は、０．５μｍ〜１μｍである、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記下地膜は、酸化シリコンからなる、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記導電層は、アルミニウムパッドからなる、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記絶縁膜は、酸化シリコンからなる、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記導電材料は、銅からなる、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
半導体基板の表面に下地膜を形成する工程と、
前記下地膜上に導電層を形成する工程と、
前記半導体基板の裏面における前記導電層と対向する領域から前記半導体基板を厚さ方向に貫通し、底部が前記下地膜に達する貫通孔を形成する工程と、
前記貫通孔の底部において、前記導電層を選択的に露出させる開口パターンを形成することによって、前記下地膜に段差部を形成する工程と、
前記段差部の形成後、前記半導体基板の前記裏面側から前記貫通孔内に絶縁材料を堆積させることによって絶縁膜を形成する工程と、
前記絶縁膜における前記貫通孔の底部に堆積した部分を選択的にエッチングすることによって、前記下地膜の前記開口パターンから前記導電層を選択的に露出させる工程と、
前記貫通孔の前記絶縁膜の内側に導電材料を埋め込むことによって、当該導電材料を前記下地膜の前記開口パターンを介して前記導電層に電気的に接続する工程とを含む、半導体装置の製造方法。
【請求項１４】
前記半導体装置の製造方法は、
前記貫通孔の形成に先立って前記下地膜に前記開口パターンを形成して、予め段差部を形成する工程と、
前記下地膜に対してエッチング選択比を有する犠牲層によって、前記予め形成された開口パターンを埋め戻す工程と、
前記犠牲層の形成後、前記予め形成された開口パターンを覆うように前記下地膜上に前記導電層を形成する工程とを含み、
前記貫通孔を形成する工程は、前記半導体基板を貫通した後、続いて前記犠牲層を除去することによって、前記下地膜の前記開口パターンから前記導電層を選択的に露出させる工程を含む、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記犠牲層は、ポリシリコンからなる、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記半導体基板は、シリコンからなる、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記半導体装置の製造方法は、
前記下地膜の形成に先立って、前記半導体基板と前記下地膜との間に前記開口パターンとは反対パターンの第２の膜を選択的に形成する工程と、
前記第２の膜の形成後、前記下地膜を挟んで前記第２の膜と対向する位置に前記導電層を形成する工程とを含み、
前記貫通孔を形成する工程は、前記半導体基板を貫通した後、続いて前記第２の膜をマスクとして前記下地膜を選択的にエッチングすることによって、前記開口パターンを前記下地膜に形成する工程を含む、請求項１３に記載の半導体装置の製造方法。
【請求項１８】
前記第２の膜を形成する工程は、前記半導体基板の前記表面に絶縁材料を選択的に埋め込むことによって埋め込み絶縁膜を形成する工程を含む、請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、貫通電極を有する半導体装置を複数積層して、小型、大容量、高機能の電子部品を形成する技術が開発されている。貫通電極を有する半導体装置は、たとえば、特許文献１および２に開示されている。
特許文献１および２の半導体装置は、シリコン基板と、シリコン基板に設けられた貫通電極と、シリコン基板の表面に形成された電極パッドと、電極パッド上に形成された再配置配線層とを含む。この半導体装置は、たとえば、以下の方法により製造される。まず、シリコン基板の表面に絶縁膜を介して電極パッドを形成し、再配置配線層を形成する。次に、第１のエッチングガス（ＳＦ６）を用いて、シリコン基板の裏面からシリコン基板の途中までドライエッチングする。その後、第２のエッチングガス（Ｃ４Ｆ８）を用いてシリコン基板の残りの部分をドライエッチングすることにより、電極パッドに達する貫通孔を形成する。そして、貫通孔の内面全体に絶縁膜を形成した後、貫通孔底面の絶縁膜をエッチングすることによって、電極パッドと貫通孔を連通させる。そして、絶縁膜の内側に貫通電極を形成する。以上の工程を経て、貫通電極を有する半導体装置が得られる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−８６７７３号公報
【特許文献２】特開２０１１−８６８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１および２で開示された、貫通孔の内面全体に絶縁膜を形成した後、貫通孔底面の絶縁膜をエッチングすることによって電極パッドと貫通孔を連通させる方法では、当該エッチング時の絶縁膜のダメージや絶縁膜厚の減少によって、貫通孔の側壁絶縁膜の絶縁性能が低下するおそれがある。
そこで、本発明の目的は、貫通孔の側壁絶縁膜の絶縁性能の低下を防止でき、従来に比べて信頼性の高い半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上記の目的を達成するための請求項１に記載の発明は、半導体基板と、前記半導体基板を厚さ方向に貫通する貫通孔と、前記貫通孔を覆うように配置された下地膜と、前記下地膜上に配置された導電層と、少なくとも前記貫通孔の側壁に形成された絶縁膜と、前記貫通孔の前記絶縁膜の内側に埋め込まれた導電材料とを含み、前記下地膜は、前記導電層を前記貫通孔内に選択的に露出させる開口パターンによって形成された段差部を有しており、前記導電材料は、前記下地膜の前記開口パターンを介して前記導電層に電気的に接続されている、半導体装置である。
【０００６】
この半導体装置は、たとえば、請求項１３に記載の発明によって製造できる。
請求項１３に記載の発明は、半導体基板の表面に下地膜を形成する工程と、前記下地膜上に導電層を形成する工程と、前記半導体基板の裏面における前記導電層と対向する領域から前記半導体基板を厚さ方向に貫通し、底部が前記下地膜に達する貫通孔を形成する工程と、前記貫通孔の底部において、前記導電層を選択的に露出させる開口パターンを形成することによって、前記下地膜に段差部を形成する工程と、前記段差部の形成後、前記半導体基板の前記裏面側から前記貫通孔内に絶縁材料を堆積させることによって絶縁膜を形成する工程と、前記絶縁膜における前記貫通孔の底部に堆積した部分を選択的にエッチングすることによって、前記下地膜の前記開口パターンから前記導電層を選択的に露出させる工程と、前記貫通孔の前記絶縁膜の内側に導電材料を埋め込むことによって、当該導電材料を前記下地膜の前記開口パターンを介して前記導電層に電気的に接続する工程とを含む、半導体装置の製造方法である。
【０００７】
この方法によれば、貫通孔の側壁を覆う絶縁膜（側壁絶縁膜）を形成するために貫通孔内に絶縁材料を堆積させる際、貫通孔の底部に下地膜の段差部が形成されている。これにより、貫通孔の底部にある段差部においては、絶縁材料の原料物質ガスを開口パターンに入り込み難くできるので、貫通孔の底部に段差部がない場合に比べて、底部の絶縁膜厚を薄くできる。そのため、貫通孔の底部の絶縁膜を選択的にエッチングして導電層を露出させる際、そのエッチング時間を短くできる。これにより、エッチングガスによる側壁絶縁膜の削れ量が少なくなり、また、エッチングダメージによる膜質の劣化を低減できる。その結果、貫通孔の側壁絶縁膜の絶縁性能の低下を防止できるので、従来に比べて信頼性の高い半導体装置を実現できる。
【０００８】
前記開口パターンは、一つの開口によって形成されていてもよいし、請求項２に記載の発明のように、複数の開口によって形成されていてもよい。
請求項３に記載の発明は、前記半導体基板と前記下地絶縁膜との間に介在され、前記開口パターンと連通する開口パターンを有する第２の膜をさらに含む、請求項１または２に記載の半導体装置である。
【０００９】
この場合、前記第２の膜は、請求項４に記載の発明のように、前記下地膜よりも薄くてもよい。また、前記半導体装置は、請求項５に記載の発明のように、前記半導体基板の前記下地膜が配置された側の表面に選択的に埋め込まれ、前記第２の膜と一体的に形成された埋め込み絶縁膜をさらに含んでいてもよい。
また、前記開口パターンは、請求項６に記載の発明のように、前記下地膜においてストライプ状に形成されていてもよい。
【００１０】
請求項７に記載の発明は、前記下地膜の前記開口パターンのアスペクト比は、１〜３である、請求項１〜６のいずれか一項に記載の半導体装置である。
請求項８に記載の発明は、前記下地膜の前記開口パターンの幅は、０．５μｍ〜１μｍである、請求項１〜７のいずれか一項に記載の半導体装置である。
請求項７および８に記載の構成のように、比較的、高アスペクト比、幅狭な開口パターンを形成することによって、貫通孔の底部の絶縁膜厚を一層薄くできる。したがって、導電層を露出させる際のエッチング時間をさらに短くできる。
【００１１】
請求項９に記載の発明のように、前記下地膜は、酸化シリコンからなっていてもよく、請求項１０に記載の発明のように、前記導電層は、アルミニウムパッドからなっていてもよい。また、請求項１１に記載の発明のように、前記絶縁膜は、酸化シリコンからなっていてもよく、請求項１２に記載の発明のように、前記導電材料は、銅からなっていてもよい。
【００１２】
請求項１４に記載の発明は、前記貫通孔の形成に先立って前記下地膜に前記開口パターンを形成して、予め段差部を形成する工程と、前記下地膜に対してエッチング選択比を有する犠牲層によって、前記予め形成された開口パターンを埋め戻す工程と、前記犠牲層の形成後、前記予め形成された開口パターンを覆うように前記下地膜上に前記導電層を形成する工程とを含み、前記貫通孔を形成する工程は、前記半導体基板を貫通した後、続いて前記犠牲層を除去することによって、前記下地膜の前記開口パターンから前記導電層を選択的に露出させる工程を含む、請求項１３に記載の半導体装置の製造方法である。
【００１３】
この方法によれば、導電層の形成の前に下地膜に段差部が予め形成されていても、導電層の形成の際には、開口パターンへの犠牲層の埋め込みによって下地膜の表面を平坦にしておくことができる。これにより、開口パターンへの導電層の入り込みを防止でき、導電層を下地膜上に良好に形成できる。
請求項１５に記載の発明は、前記犠牲層は、ポリシリコンからなる、請求項１４に記載の半導体装置の製造方法である。
【００１４】
この方法によれば、犠牲層をエッチングして除去する際、犠牲層の一部がエッチング残渣として残っても、犠牲層が導電性のあるポリシリコンであるため、貫通孔内の導電材料と導電層との電気的接続に影響を与えなくて済む。
請求項１６に記載の発明は、前記半導体基板は、シリコンからなる、請求項１５に記載の半導体装置の製造方法である。
【００１５】
この方法によれば、半導体基板と犠牲層が同じシリコン材料からなるため、シリコン基板（半導体基板）の貫通後、エッチングガスを変えないでそのまま、ポリシリコン犠牲層を除去できる。
請求項１７に記載の発明は、前記下地膜の形成に先立って、前記半導体基板と前記下地膜との間に前記開口パターンとは反対パターンの第２の膜を選択的に形成する工程と、前記第２の膜の形成後、前記下地膜を挟んで前記第２の膜と対向する位置に前記導電層を形成する工程とを含み、前記貫通孔を形成する工程は、前記半導体基板を貫通した後、続いて前記第２の膜をマスクとして前記下地膜を選択的にエッチングすることによって、前記開口パターンを前記下地膜に形成する工程を含む、請求項１３に記載の半導体装置の製造方法である。
【００１６】
この方法によれば、貫通孔を形成してから下地膜に開口パターンを形成するので、開口パターンのない下地膜を半導体基板に形成してから貫通孔の形成までの間のプロセス（たとえば、導電層の形成等）による影響を、開口パターンに与えなくて済む。そのため、貫通孔内への絶縁材料の堆積の際には、段差部（開口パターン）を形成直後の状態に近い形で残すことができる。
【００１７】
請求項１８に記載の発明は、前記第２の膜を形成する工程は、前記半導体基板の前記表面に絶縁材料を選択的に埋め込むことによって埋め込み絶縁膜を形成する工程を含む、請求項１７に記載の半導体装置の製造方法である。
この方法によれば、半導体基板の表面を平坦にしておくことができるので、平坦な面に下地膜を形成できる。これにより、下地膜上に配置される層（たとえば、導電層等）における段差をなくすか、もしくは少なくできる。また、ＳＴＩ（Shallow Trench Isolation）等の確立された技術を用いることができるので、プロセスの複雑化を防止することもできる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の一実施形態に係る電子部品の模式的な断面図である。
【図２】図２は、図１の電子部品のシステム構成を模式的に示すブロック図である。
【図３】図３は、図１のＳｉインタポーザおよび演算チップにおける貫通電極のレイアウト図である。
【図４】図４は、図１の演算チップの構造（第１実施形態）を説明するための模式的な図であって、貫通電極が設けられた部分を拡大して示している。
【図５Ａ】図５Ａは、図４の演算チップの製造工程の一部を示す図である。
【図５Ｂ】図５Ｂは、図５Ａの次の工程を示す図である。
【図５Ｃ】図５Ｃは、図５Ｂの次の工程を示す図である。
【図５Ｄ】図５Ｄは、図５Ｃの次の工程を示す図である。
【図５Ｅ】図５Ｅは、図５Ｄの次の工程を示す図である。
【図５Ｆ】図５Ｆは、図５Ｅの次の工程を示す図である。
【図５Ｇ】図５Ｇは、図５Ｆの次の工程を示す図である。
【図５Ｈ】図５Ｈは、図５Ｇの次の工程を示す図である。
【図５Ｉ】図５Ｉは、図５Ｈの次の工程を示す図である。
【図５Ｊ】図５Ｊは、図５Ｉの次の工程を示す図である。
【図５Ｋ】図５Ｋは、図５Ｊの次の工程を示す図である。
【図５Ｌ】図５Ｌは、図５Ｋの次の工程を示す図である。
【図５Ｍ】図５Ｍは、図５Ｌの次の工程を示す図である。
【図５Ｎ】図５Ｎは、図５Ｍの次の工程を示す図である。
【図６】図６は、図１の演算チップの構造（第２実施形態）を説明するための模式的な図であって、貫通電極が設けられた部分を拡大して示している。
【図７Ａ】図７Ａは、図６の演算チップの製造工程の一部を示す図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す図である。
【図７Ｄ】図７Ｄは、図７Ｃの次の工程を示す図である。
【図７Ｅ】図７Ｅは、図７Ｄの次の工程を示す図である。
【図７Ｆ】図７Ｆは、図７Ｅの次の工程を示す図である。
【図７Ｇ】図７Ｇは、図７Ｆの次の工程を示す図である。
【図７Ｈ】図７Ｈは、図７Ｇの次の工程を示す図である。
【図７Ｉ】図７Ｉは、図７Ｈの次の工程を示す図である。
【図７Ｊ】図７Ｊは、図７Ｉの次の工程を示す図である。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る電子部品１の模式的な断面図である。図２は、図１の電子部品１のシステム構成を模式的に示すブロック図である。
電子部品１は、樹脂インタポーザ２と、樹脂インタポーザ２の表面３から順に積層された演算チップ４、Ｓｉインタポーザ５およびメモリチップ６と、樹脂パッケージ７とを含み、内部に電源系配線８および信号系配線９が組み込まれている。なお、演算チップ４、Ｓｉインタポーザ５およびメモリチップ６は、樹脂インタポーザ２の表面３に積層された複数の半導体装置の一例であり、これに限るものではない。
【００２０】
樹脂インタポーザ２は、樹脂製（たとえば、エポキシ樹脂）基板からなり、その表面３に演算チップ４等が積層され、その裏面１０に複数の外部端子１１が形成されている。樹脂インタポーザ２のサイズは、１４ｍｍ角であり、たとえば、０ｍｍ角〜１５ｍｍ角であってもよい。厚さは、０．７ｍｍであり、たとえば、０．６ｍｍ〜０．７ｍｍであってもよい。
【００２１】
外部端子１１は、実装基板（プリント配線板）上のランド（電極）との電気接続用の端子である。外部端子１１は、たとえば、半田などの金属材料を用いてボール状に形成されており、互いに間隔を空けて行列状に配置されている。各外部端子１１は、樹脂インタポーザ２の表面３と裏面１０との間を貫通する導電性のビア（図示せず）を介して、演算チップ４の裏面バンプ１９（後述）に電気的に接続されている。
【００２２】
演算チップ４、Ｓｉインタポーザ５およびメモリチップ６は、この実施形態では、互いに同じ大きさで形成されており、互いに側面が揃うように整って積層されている。これらのチップのサイズは、１０ｍｍ角であり、たとえば、６ｍｍ角〜１０ｍｍ角であってもよい。樹脂インタポーザ２よりも小さく、チップの厚さは、０．０５ｍｍであり、たとえば、０．０４ｍｍ〜０．０６ｍｍであってもよい。
【００２３】
これら複数の半導体チップ４〜６のうち、最上層のメモリチップ６と樹脂インタポーザ２との間にある、本発明の半導体装置の一例としての演算チップ４には、図２に示すように、論理（Logic）・制御回路１２が組み込まれている。論理・制御回路１２には、電子部品１の電源系配線８および信号系配線９が接続されている。また、演算チップ４には、その表面１３に当該論理・制御回路１２を構成するトランジスタ（たとえばＣＭＯＳトランジスタ）、ダイオード、抵抗、キャパシタなどの複数の半導体素子が形成されている。つまり、演算チップ４では、メモリチップ６に対向する表面１３が素子形成面であり、この素子形成面１３が上方に向く姿勢で演算チップ４が樹脂インタポーザ２に積層されている。
【００２４】
また、演算チップ４および本発明の半導体装置の一例としてのＳｉインタポーザ５には、それぞれ表面１３，１５と裏面１４，１６との間を貫通する複数の貫通電極１７，１８が形成されており、各貫通電極１７，１８の裏面１４，１６側の端部に１つずつ裏面バンプ１９，２０が設けられている。裏面バンプ１９，２０は、たとえば、半田などの金属材料を用いてボール状に形成されている。また、演算チップ４の裏面バンプ１９は、表面１３上の半導体素子に電気的に接続されている。
【００２５】
一方、最上層のメモリチップ６には、メモリセルアレイ２１（この実施形態では、ＳＲＡＭ：Static Random Access Memoryのセルアレイ）および制御回路２２が組み込まれており、これらの回路２１，２２には、電子部品１の電源系配線８および信号系配線９が接続されている。具体的には、制御回路２２は電源系配線８によりメモリセルアレイ２１に接続されており、メモリセルアレイ２１は信号系配線９により演算チップ４の論理・制御回路１２に接続されている。また、メモリチップ６には、その裏面２３に当該メモリセルアレイ２１および制御回路２２を構成するトランジスタ、ダイオード、抵抗、キャパシタなどの複数の半導体素子が形成されている。つまり、メモリチップ６では、演算チップ４に対向する裏面２３が素子形成面であり、この素子形成面２３が下方に向く姿勢でメモリチップ６が樹脂インタポーザ２に積層されている。また、メモリチップ６には、その裏面２３に複数の裏面バンプ２４が設けられている。裏面バンプ２４は、たとえば、半田などの金属材料を用いてボール状に形成されている。この裏面バンプ２４は、裏面２３上の半導体素子に電気的に接続されている。
【００２６】
そして、メモリチップ６の裏面バンプ２４は、Ｓｉインタポーザ５の貫通電極１８および裏面バンプ２０により中継されて、ピッチの異なる演算チップ４の貫通電極１７および裏面バンプ１９に電気的に接続されている。これにより、積層配置された複数の半導体チップ４〜６が互いに電気的に接続され、樹脂インタポーザ２の外部端子１１に電気的に接続されることとなる。
【００２７】
なお、この実施形態では、演算チップ４とメモリチップ６との端子ピッチが互いに異なるので、これらの間に電気的な中継を担うＳｉインタポーザ５を配置しているが、当該端子ピッチが全く同じである場合には、Ｓｉインタポーザ５は省略されていてもよい。
樹脂パッケージ７（たとえば、エポキシ樹脂）は、樹脂インタポーザ２の裏面１０を露出させるように、樹脂インタポーザ２の表面３側のみを封止しており、演算チップ４、Ｓｉインタポーザ５およびメモリチップ６が露出しないようにこれらのチップの全体を覆っている。また、樹脂パッケージ７は、その側面が樹脂インタポーザ２の側面と面一に揃うように形成されている。
【００２８】
図３は、図１のＳｉインタポーザ５および演算チップ４における貫通電極１７，１８のレイアウト図である。
図１で示したように、この実施形態では、積層配置された複数の半導体チップ４〜６のうち、演算チップ４およびＳｉインタポーザ５それぞれに貫通電極１７，１８が設けられている。
【００２９】
演算チップ４では、たとえば、複数列（この実施形態では、２列）に整列した貫通電極１７が、演算チップ４の中央部２５を取り囲む周縁部２６に沿って環状に設けられている。なお、演算チップ４の貫通電極１７は、たとえば、それぞれが不規則にランダムに配置され、全体として演算チップ４の周縁部２６に沿った環状に設けられていてもよい。
これにより、演算チップ４は、貫通電極１７を利用して、メモリチップ６に電力および電気信号を送ることができる。つまり、演算チップ４の貫通電極１７が電子部品１の電源系配線８および信号系配線９を形成し、当該配線８，９により電力および信号が送られる。
【００３０】
一方、Ｓｉインタポーザ５では、たとえば、単列の貫通電極１８が、Ｓｉインタポーザ５の中央部２７を取り囲む周縁部２８に沿って環状に設けられているとともに（以下、これらの貫通電極１８を周縁部２８の貫通電極１８ということがある。）、当該周縁部２８に取り囲まれた中央部２７に、複数の貫通電極１８を１つの群として、複数の群が行列状に配置されている（以下、これらの貫通電極１８を中央部２７の貫通電極１８ということがある。）。
【００３１】
周縁部２８の各貫通電極１８は、この実施形態では、それぞれ演算チップ４の各貫通電極１７と同一直線上に配置されるように、演算チップ４の各貫通電極１７の直上に配置されている。
中央部２７の貫通電極１８の各群では、行列状に配置された複数の貫通電極１８を１つのブロックとして、複数のブロックが設けられている。具体的には、この実施形態では、８つの群が４行２列（４×２）の行列状に配置されており、各群では、４行６４列（４×６４）の貫通電極１８を１ブロックとして２ブロック、つまり１つの群当たり合計５１２個の貫通電極１８が設けられている。この群が８群あるので、Ｓｉインタポーザ５全体では、４０９６個（５１２個×８群）の貫通電極１８が設けられている。
【００３２】
これにより、Ｓｉインタポーザ５は、たとえば、中央部２７の貫通電極１８を利用して、演算チップ４（たとえば、論理・制御回路１２）とメモリチップ６（たとえば、メモリセルアレイ２１）との間に中央部２７の貫通電極１８の数のビット数（この実施形態では、４０９６ビット）の電気信号を中継できる。つまり、Ｓｉインタポーザ５の中央部２７の貫通電極１８が電子部品１の信号系配線９を形成し、当該配線９により電気信号が双方向に送受信される。なお、貫通電極１８の配置や数は、本発明の一例に過ぎず、それぞれの電子部品１の設計に合わせて適宜変更できる。たとえば、１ブロック２５６個の貫通電極１８は、８行３２列（８×３２）の行列状に配置されていてもよい。
【００３３】
また、Ｓｉインタポーザ５は、たとえば、周縁部２８の貫通電極１８を利用して、演算チップ４からメモリチップ６（たとえば、制御回路２２）へと送られる電力および電気信号を中継できる。つまり、Ｓｉインタポーザ５の周縁部２８の貫通電極１８が電子部品１の電源系配線８および信号系配線９を形成し、当該配線８，９により電力および電気信号が送られる。
【００３４】
図４は、図１の演算チップ４の構造（第１実施形態）を説明するための模式的な断面図であって、貫通電極１７が設けられた部分を拡大して示している。図４において、紙面上側が貫通孔の底部の平面図、紙面下側が貫通電極１７の断面図である。
演算チップ４は、演算チップ４の本体をなす本発明の半導体基板の一例としてのシリコン基板２９と、貫通電極１７と、下地絶縁膜３０と、本発明の導電層の一例としての表面パッド３１と、カバー絶縁膜３２と、表面バンプ３３と、裏面バンプ１９とを含む。
【００３５】
シリコン基板２９は、たとえば、厚さ３０μｍ〜５０μｍの基板であり、その表面１３（素子形成面）に下地絶縁膜３０が形成されている。
貫通電極１７は、シリコン基板２７を裏面１４から表面１３まで貫通する貫通孔３４と、貫通孔３４の側壁に形成された側壁絶縁膜３５と、貫通孔３４の側壁絶縁膜３５の内側に埋め込まれた導電材料３６とを含む。
【００３６】
貫通孔３４は、シリコン基板２７を表面１３に対して垂直に貫通する柱状に形成されている。その形状は、円柱状、三角柱状、四角柱状およびそれ以上の多角形状であってもよいが、この実施形態では、円柱状に形成されている。
側壁絶縁膜３５は、たとえば、酸化シリコン（ＳｉＯ２）からなり、少なくとも貫通孔３４の側壁全域に形成されている。側壁絶縁膜３５によって、シリコン基板２９と導電材料３６との間が絶縁されている。この実施形態では、側壁絶縁膜３５はさらに、シリコン基板２９の裏面１４全域にも一体的に形成された部分を有しており、貫通孔３４の側壁部分は、シリコン基板２９の裏面１４部分に比べて薄く形成されている。たとえば、側面部分の厚さが０．５μｍ程度であるのに対し、裏面１４部分の厚さは１μｍ程度である。
【００３７】
下地絶縁膜３０は、たとえば、酸化シリコン（ＳｉＯ２）からなり、シリコン基板２９の表面１３に形成されている。そして、下地絶縁膜３０における表面１３と接する面の反対面に表面パッド３１が配置されている。
この実施形態では、下地絶縁膜３０は、貫通孔３４の開口領域（開口端）を塞ぐように形成されている。下地絶縁膜３０は、当該開口領域に配置された第１部分３７と、開口領域外の領域（たとえば表面１３上）に配置された第２部分３８とを一体的に含み、これらが一様な厚さで形成されている。その厚さは、たとえば、０．５μｍ程度である。
【００３８】
表面パッド３１は、下地絶縁膜３０の第１部分３７および第２部分３８に跨って形成されている。つまり、表面パッド３１は、その周縁部が貫通孔３４の開口領域外にはみ出すように、貫通孔３４の開口領域の内外に跨って形成されている。
下地絶縁膜３０の第１部分３７には、表面パッド３１を貫通孔３４内に選択的に露出させる開口パターン３９が形成されている。開口パターン３９は、この実施形態では、複数の直線状のラインが互いに平行に並んだストライプ状に形成されている。このストライプは、貫通孔３４の径方向一端側から他端側へ全体に亘って配列されている。これにより、各開口パターン３９から表面パッド３１が選択的に露出すると共に、隣り合う開口パターン３９の間には、直線状のラインからなる段差部４０が形成されている。つまり、貫通孔３４の表面１３側（以下、貫通孔３４の底部ということがある。）には、段差部４０の頂面と開口パターン３９に露出した表面パッド３１の露出面との間に、段差部４０の厚さ分の段差が、段差部４０の数に応じて設けられている。
【００３９】
また、各開口パターン３９の幅Ｗは、たとえば、０．５μｍ〜１μｍであることが好ましく、各開口パターン３９のアスペクト比（段差部４０の厚さ／開口パターン３９の幅Ｗ）は、たとえば、１〜２であることが好ましい。
なお、開口パターン３９は、図４では貫通孔３４の開口領域に形成された部分のみが示されているが、貫通孔３４の開口領域の内外に跨って形成されていてもよい。むろん、貫通孔３４の開口領域のみに形成されていてもよい。また、開口パターン３９は、複数の開口で形成されている必要はなく、ストライプ状である必要もない。たとえば、一つの曲線状のラインによって形成された渦巻き状や葛折状であってもよい。また、複数のドットによって形成された行列状であってもよい。
【００４０】
そして、貫通孔３４の側壁絶縁膜３５の内側に導電材料３６が埋め込まれることによって、貫通電極１７が形成されている。導電材料３６は、たとえば、銅（Ｃｕ）からなり、貫通孔３４の底部において開口パターン３９に入り込み、開口パターン３９内で表面パッド３１に電気的に接続されている。
表面パッド３１は、たとえば、アルミニウム（Ａｌ）からなる。この実施形態では、四角形状に形成されたアルミニウムパッドからなる。具体的には、表面パッド３１は、縦横の長さ（縦×横）が２５．７μｍ×２５．７μｍのサイズ（デザインルールが９０ｎｍの場合）の正方形状に形成されている。なお、表面パッド３１は、長方形状や円形状であってもよい。
【００４１】
カバー絶縁膜３２は、たとえば、窒化シリコン（ＳｉＮ）からなり、表面パッド３１を覆うように下地絶縁膜３０上に形成されている。カバー絶縁膜３２には、表面パッド３１を選択的に露出させる開口４１が形成されている。
表面バンプ３３は、たとえば、銅と錫−銀合金の積層構造（Ｃｕ／ＳｎＡｇ）からなり、開口４１に入り込むようにカバー絶縁膜３２上に形成されている。開口４１において表面バンプ３３は、表面パッド３１に電気的に接続されている。表面バンプ３３は、演算チップ４上にＳｉインタポーザ５を積層した状態において、たとえば、Ｓｉインタポーザ５の裏面バンプ２０（図１参照）と接続される。
【００４２】
裏面バンプ１９は、前述のように、各貫通電極１７の裏面１４側の端部に１つずつ設けられている。
以上説明した演算チップ４の構成は、この実施形態では、貫通電極１８が形成された半導体基板（シリコン基板）であるＳｉインタポーザ５にも採用されている。
図５Ａ〜図５Ｎは、図４の演算チップ４の製造工程の一部を工程順に示す図である。
【００４３】
図４の演算チップ４を製造するには、図５Ａに示すように、ＣＶＤ法によって、シリコン基板２９の表面１３に下地絶縁膜３０が形成される。下地絶縁膜３０は、シリコン基板２９を熱酸化することによって形成してもよい。
次に、図５Ｂに示すように、下地絶縁膜３０上に、開口パターン２９と同一パターンの開口パターン４３を有するレジストマスク４２（たとえば、ポリイミド等の有機レジスト）が形成される。
【００４４】
次に、図５Ｃに示すように、レジストマスク４２の開口パターン４３を介してエッチングガスが供給され、下地絶縁膜３０が選択的にドライエッチングされる。これにより、下地絶縁膜３０に、開口パターン４３と同一パターンの開口パターン３９が形成されると共に、段差部４０が形成される。その後、図５Ｄに示すように、レジストマスク４２が除去される。
【００４５】
次に、図５Ｅに示すように、ＣＶＤ法によって、下地絶縁膜３０に対してエッチング選択比を有する材料が、下地絶縁膜３０に堆積される。たとえば、酸化シリコンからなる下地絶縁膜３０に対しては、ポリシリコンを用いることができるが、これに限らない。この堆積は、ポリシリコン材料が開口パターン３９を埋め戻し、下地絶縁膜３０の表面を覆うまで続けられる。これにより、ポリシリコンからなる犠牲層４４が形成される。
【００４６】
次に、図５Ｆに示すように、ＣＭＰ法によって、犠牲層４４の開口パターン３９に埋め込まれていない部分が選択的に除去される。この犠牲層４４の埋め込みによって、段差部４０による段差をなくし、下地絶縁膜３０の表面を見かけ上、平坦にできる。
次に、図５Ｇに示すように、スパッタ法、フォトリソグラフィ、ＣＶＤ等の公知の半導体装置の製造技術によって、表面パッド３１、カバー絶縁膜３２および表面バンプ３３が順に形成される。表面パッド３１の形成の際には、開口パターン３９が犠牲層４４で埋め戻されて下地絶縁膜３０の表面が平坦になっているので、開口パターン３９への表面パッド３１の入り込みを防止でき、表面パッド３１を下地絶縁膜３０上に良好に形成できる。
【００４７】
次に、図５Ｈに示すように、シリコン基板２９の表面１３側に、接着剤４５を介してガラス基板４６（支持体）を貼り付ける。
次に、たとえば、グラインダ等を用いて、シリコン基板２９を裏面１４側から研削して（バックグラインド）、シリコン基板２９が薄化される。この実施形態では、７００μｍ以上のシリコン基板２９が３０μｍ〜５０μｍになるまで研削される。次に、図５Ｉに示すように、シリコン基板２９の裏面１４に、レジストマスク４７（たとえば、ポリイミド等の有機レジスト）が形成される。次に、レジストマスク４７において、段差部４０（表面パッド３１）と対向する領域に開口４８が形成される。
【００４８】
次に、図５Ｊに示すように、レジストマスク４７の開口４８を介してシリコン基板２９にエッチングガスが供給され、シリコン基板２９が裏面１４側からドライエッチングされる。このエッチングは、シリコン基板２９を貫通した後、続いて同一のエッチングガスを用いて犠牲層４４が除去されるまで続けられる。犠牲層４４が除去されることによって、貫通孔３４の底部では、予め形成されていた開口パターン３９（段差部４０）が再度形成され、この開口パターン３９から表面パッド３１が選択的に露出する。その後、レジストマスク４７が除去される。また、下地絶縁膜３０に、第１部分３７および第２部分３８が形成される。
【００４９】
次に、図５Ｋに示すように、ＣＶＤ法によって、シリコン基板２９の裏面１４側から貫通孔３４内に絶縁材料（たとえば、酸化シリコン）が堆積されて、側壁絶縁膜３５が形成される。この際、貫通孔３４の底部に段差部４０が形成されているため、この底部では、側壁部分よりもさらに薄い（たとえば、０．１μｍ〜０．３μｍ）薄膜部分４９が形成される。
【００５０】
次に、図５Ｌに示すように、エッチバックにより、貫通孔３４の底部にある薄膜部分４９が選択的に除去される。これにより、薄膜部分４９で覆われていた開口パターン３９内の表面パッド３１が露出する。なお、この工程では、導電材料３６と表面パッド３１との電気的接続を確保できるように表面パッド３１が露出すればよく、たとえば、段差部４０上に薄膜部分４９の一部が工程後に残っていてもよい。
【００５１】
次に、図５Ｍに示すように、側壁絶縁膜３５の表面にシード膜（たとえば、Ｔｉ／Ｃｕの積層膜）がスパッタされた後、電解めっきにより、当該シード膜からＣｕがめっき成長される。これにより、貫通孔３４における側壁絶縁膜３５の内側にＣｕが充填され、開口パターン３９を介して表面パッド３１に電気的に接続された導電材料３６が形成される。
次に、図５Ｎに示すように、ＣＭＰ法によって、導電材料３６の余分な部分（貫通孔３４外の部分）が除去されて、貫通電極１７が得られる。
【００５２】
その後、貫通電極１７に１つずつ裏面バンプ１９が形成され、シリコン基板２９がガラス基板４６から取り外されることによって、図４の演算チップ４が得られる。
以上、この実施形態の方法によれば、図５Ｋの工程において、貫通孔３４の側壁絶縁膜３５を形成するために貫通孔３４内に絶縁材料を堆積させる際、貫通孔３４の底部に下地絶縁膜３０の段差部４０が形成されている。これにより、貫通孔３４の底部にある段差部４０においては、絶縁材料の原料物質ガスを開口パターン３９に入り込み難くできるので、貫通孔３４の底部に段差部４０がない場合に比べて、底部の絶縁膜厚が薄くなった薄膜部分４９を形成できる。
【００５３】
そのため、図５Ｌの工程において、貫通孔３４の底部の薄膜部分４９を選択的にエッチングして表面パッド３１を開口パターン３９から露出させる際、そのエッチング時間を短くできる。これにより、エッチングガスによる側壁絶縁膜３５の削れ量が少なくなり、また、エッチングダメージによる膜質の劣化を低減できる。その結果、貫通孔３４の側壁絶縁膜３５の絶縁性能の低下を防止できるので、従来に比べて信頼性の高い半導体装置を実現できる。
【００５４】
さらに、各開口パターン３９の幅Ｗが０．３μｍ〜０．５μｍであり、アスペクト比が２〜３であるように、比較的、高アスペクト比、幅狭な開口パターン３９を形成しておけば、薄膜部分４９の厚さを一層薄くできる。したがって、図５Ｌの工程におけるエッチング時間をさらに短くできる。
また、犠牲層４４に導電性のあるポリシリコンが用いられているので、図５Ｊの工程において、犠牲層４４をエッチングして除去する際、犠牲層４４の一部がエッチング残渣として残っても、貫通孔３４内の導電材料３６と表面パッド３１との電気的接続に影響を与えなくて済む。また、シリコン基板２９と犠牲層４４が同じシリコン材料からなるため、シリコン基板２９の貫通後、エッチングガスを変えないでそのまま、ポリシリコン犠牲層４４を除去できる。
【００５５】
そして、図１の電子部品１によれば、上記したような側壁絶縁膜３５の絶縁性能の低下を防止できる演算チップ４およびＳｉインタポーザ５が搭載されているので、従来に比べて信頼性の高い電子部品を実現できる。
図６は、図１の演算チップ４の構造（第２実施形態）を説明するための模式的な断面図であって、貫通電極１７が設けられた部分を拡大して示している。なお、図６において、前述の図４に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００５６】
図６の演算チップ４では、シリコン基板２９と下地絶縁膜３０との間に、本発明の第２の膜の一例としての埋め込み絶縁膜５０が介在されている。埋め込み絶縁膜５０は、シリコン基板２９の表面１３に選択的に埋め込まれている。
埋め込み絶縁膜５０は、貫通孔３４の開口領域外に貫通孔３４を取り囲むように配置された外縁部５１と、貫通孔３４の開口領域に配置された中央部５２とを一体的に含む。中央部５２は、開口パターン３９と同一の開口パターン５３を有していて、段差部４０に選択的に積層されている。
【００５７】
この実施形態では、埋め込み絶縁膜５０において、中央部５２は外縁部５１よりも薄く形成されている。また、この中央部５２は、下地絶縁膜３０よりも薄く形成されている。
図７Ａ〜図７Ｊは、図６の演算チップの製造工程の一部を工程順に示す図である。
図８の演算チップ４を製造するには、図７Ａに示すように、シリコン基板２９が表面１３側から選択的にドライエッチングされる。これにより、埋め込み絶縁膜５０と同一パターンのシャロートレンチが形成される。そして、ＣＶＤ法によって、当該シャロートレンチに絶縁材料（たとえば、酸化シリコン）が充填される。次に、シャロートレンチ外の酸化シリコンをＣＭＰで除去することによって、シリコン基板２９に埋め込まれた埋め込み絶縁膜５０が形成される。この工程は、たとえば、ＳＴＩ（Shallow Trench Isolation：シャロートレンチアイソレーション）工程によってシリコン基板２９に複数の素子分離領域を形成する工程と同一工程で行うことができるので、プロセスの複雑化を防止でき、効率よく埋め込み絶縁膜５０を形成できる。次に、ＣＶＤ法によって、シリコン基板２９の表面１３に、埋め込み絶縁膜５０を覆うように下地絶縁膜３０が形成される。
【００５８】
次に、図７Ｂに示すように、スパッタ法、フォトリソグラフィ、ＣＶＤ等の公知の半導体装置の製造技術によって、下地絶縁膜３０を挟んで埋め込み絶縁膜５０と対向する位置に、表面パッド３１、カバー絶縁膜３２および表面バンプ３３が順に形成される。表面パッド３１の形成の際には、下地絶縁膜３０の下方の絶縁膜が埋め込み絶縁膜５０であって下地絶縁膜３０の表面が平坦になっているので、表面パッド３１を下地絶縁膜３０上に良好に形成できる。これにより、下地絶縁膜３０上に配置される表面パッド３１、カバー絶縁膜３２および表面バンプ３３における段差をなくすか、もしくは少なくできる。
【００５９】
次に、図７Ｃに示すように、シリコン基板２９の表面１３側に、接着剤４５を介してガラス基板４６（支持体）を貼り付ける。
次に、たとえば、グラインダ等を用いて、シリコン基板２９を裏面１４側から研削して（バックグラインド）、シリコン基板２９が薄化される。この実施形態では、７００μｍ以上のシリコン基板２９が３０μｍ〜５０μｍになるまで研削される。次に、図７Ｄに示すように、シリコン基板２９の裏面１４に、レジストマスク４７（たとえば、ポリイミド等の有機レジスト）が形成される。次に、レジストマスク４７において、埋め込み絶縁膜５０と対向する領域に開口４８が形成される。
【００６０】
次に、図７Ｅに示すように、レジストマスク４７の開口４８を介してシリコン基板２９にエッチングガスが供給され、シリコン基板２９が裏面１４側からドライエッチングされる。このエッチングは、シリコン基板２９を貫通して下地絶縁膜３０に達するまで続けられる。これにより、埋め込み絶縁膜５０の開口パターン５３が貫通孔４３に露出する。また、埋め込み絶縁膜５０に、外縁部５１および中央部５２が形成される。
【００６１】
次に、図７Ｆに示すように、埋め込み絶縁膜５０の開口パターン５３を介してエッチングガスが供給され、下地絶縁膜３０が選択的にドライエッチングされる。これにより、下地絶縁膜３０に、開口パターン５３と同一パターンの開口パターン３９が形成されると共に、段差部４０が形成され、この開口パターン３９から表面パッド３１が選択的に露出する。また、下地絶縁膜３０に、第１部分３７および第２部分３８が形成される。この際、埋め込み絶縁膜５０は、貫通孔３４内にある中央部５２のみがエッチングガスに晒されて削られるので、中央部５２が外縁部５１に対して薄くなる。なお、中央部５２は、このエッチングによって完全に除去されてもよい。
【００６２】
次に、図７Ｇに示すように、ＣＶＤ法によって、シリコン基板２９の裏面１４側から貫通孔３４内に絶縁材料（たとえば、酸化シリコン）が堆積されて、側壁絶縁膜３５が形成される。この際、貫通孔３４の底部に段差部４０が形成されているため、この底部では、側壁部分よりもさらに薄い（たとえば、０．１μｍ〜０．３μｍ）薄膜部分４９が形成される。
【００６３】
次に、図７Ｈに示すように、エッチバックにより、貫通孔３４の底部にある薄膜部分４９が選択的に除去される。これにより、薄膜部分４９で覆われていた開口パターン３９内の表面パッド３１が露出する。なお、この工程では、導電材料３６と表面パッド３１との電気的接続を確保できるように表面パッド３１が露出すればよく、たとえば、段差部４０上に薄膜部分４９の一部が工程後に残っていてもよい。
【００６４】
次に、図７Ｉに示すように、側壁絶縁膜３５の表面にシード膜（たとえば、Ｔｉ／Ｃｕの積層膜）がスパッタされた後、電解めっきにより、当該シード膜からＣｕがめっき成長される。これにより、貫通孔３４における側壁絶縁膜３５の内側にＣｕが充填され、開口パターン３９を介して表面パッド３１に電気的に接続された導電材料３６が形成される。
次に、図７Ｊに示すように、ＣＭＰ法によって、導電材料３６の余分な部分（貫通孔３４外の部分）が除去されて、貫通電極１７が得られる。
【００６５】
その後、貫通電極１７に１つずつ裏面バンプ１９が形成され、シリコン基板２９がガラス基板４６から取り外されることによって、図６の演算チップ４が得られる。
以上、この実施形態の方法によれば、図７Ｅおよび図７Ｆに示すように、貫通孔３４を形成してから下地絶縁膜３０に開口パターン３９を形成するので、開口パターン３９のない下地絶縁膜３０をシリコン基板２９に形成してから貫通孔３４の形成までの間のプロセス（たとえば、図７Ａ〜図７Ｄの工程等）による影響を、開口パターン３９に与えなくて済む。そのため、図７Ｇにおける貫通孔３４内への絶縁材料の堆積の際には、段差部４０（開口パターン３９）を形成直後の状態に近い形で残すことができる。むろん、第１の実施形態と同様の効果を実現することもできる。
【００６６】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、第２実施形態において、シリコン基板２９と下地絶縁膜３０との間に介在させる膜は、シリコン基板２９に埋め込まれている必要はなく、たとえば、シリコン基板２９の表面１３上に形成された膜であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６７】
４  演算チップ
５  Ｓｉインタポーザ
１３  （演算チップの）表面
１４  （演算チップの）裏面
１５  （Ｓｉインタポーザの）表面
１６  （Ｓｉインタポーザの）裏面
１７  （演算チップの）貫通電極
１８  （Ｓｉインタポーザの）貫通電極
２９  シリコン基板
３０  下地絶縁膜
３１  表面パッド
３４  貫通孔
３５  側壁絶縁膜
３６  導電材料
３９  開口パターン
４０  段差部
４４  犠牲層
５０  埋め込み絶縁膜
５３  開口パターン
【図１】
2014154722.tif 000003
【図２】
2014154722.tif 000004
【図３】
2014154722.tif 000005
【図４】
2014154722.tif 000006
【図５Ａ】
2014154722.tif 000007
【図５Ｂ】
2014154722.tif 000008
【図５Ｃ】
2014154722.tif 000009
【図５Ｄ】
2014154722.tif 000010
【図５Ｅ】
2014154722.tif 000011
【図５Ｆ】
2014154722.tif 000012
【図５Ｇ】
2014154722.tif 000013
【図５Ｈ】
2014154722.tif 000014
【図５Ｉ】
2014154722.tif 000015
【図５Ｊ】
2014154722.tif 000016
【図５Ｋ】
2014154722.tif 000017
【図５Ｌ】
2014154722.tif 000018
【図５Ｍ】
2014154722.tif 000019
【図５Ｎ】
2014154722.tif 000020
【図６】
2014154722.tif 000021
【図７Ａ】
2014154722.tif 000022
【図７Ｂ】
2014154722.tif 000023
【図７Ｃ】
2014154722.tif 000024
【図７Ｄ】
2014154722.tif 000025
【図７Ｅ】
2014154722.tif 000026
【図７Ｆ】
2014154722.tif 000027
【図７Ｇ】
2014154722.tif 000028
【図７Ｈ】
2014154722.tif 000029
【図７Ｉ】
2014154722.tif 000030
【図７Ｊ】
2014154722.tif 000031