(57)【要約】【課題】半導体素子のサイズが増大することを防止しながら、動作抵抗値を低減できる、半導体装置およびその製造方法を提供すること。【解決手段】ｎ−型活性層４の表面に形成されたｎ＋型ソース領域８およびｎ＋型ドレイン領域９に跨るように形成され、互いに間隔を空けて配列された複数のゲートトレンチ１１と、隣り合うゲートトレンチ１１によって挟まれたｎ−型活性層４からなり、ｎ＋型ドレイン領域９からｎ＋型ソース領域８に延びる方向に沿ったチャネル長を有するｎ−型チャネル領域１５と、ゲート絶縁膜１２を介してゲートトレンチ１１に埋め込まれたゲート電極１３とを含み、ｎ−型チャネル領域１５の厚さＴは、ｎ−型チャネル領域１５とゲート電極１３との間のビルトインポテンシャルによって発生する空乏層３１の幅の２倍以下である、半導体装置を製造する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面において横方向に間隔を空けて形成され、いずれも第１導電型のソース領域およびドレイン領域と、
前記半導体層の表面の法線方向から見た平面視において、それぞれが前記ソース領域および前記ドレイン領域に跨るように形成されていて、互いに間隔を空けて配列された複数のゲートトレンチと、
隣り合う前記ゲートトレンチによって挟まれた前記半導体層からなり、前記ドレイン領域から前記ソース領域に延びる方向に沿ったチャネル長を有する第１導電型のチャネル領域と、
ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極とを含み、
前記平面視における前記チャネル領域の厚さは、前記チャネル領域と前記ゲート電極との間のビルトインポテンシャルによって発生する空乏層幅の２倍以下である、半導体装置。
【請求項２】
隣り合う前記ゲートトレンチの間隔は、その深さ方向に沿って一定である、請求項１に記載の半導体装置。
【請求項３】
前記ソース領域および前記ドレイン領域は、前記半導体層の表面に露出する表面層および当該表面層よりも下方に間隔を空けて形成された埋め込み層を含む複数の層からなる、請求項１または２に記載の半導体装置。
【請求項４】
前記埋め込み層は、前記ゲートトレンチの底部に至るまで、互いに間隔を空けて複数形成されている、請求項３に記載の半導体装置。
【請求項５】
前記ソース領域および前記ドレイン領域は、前記半導体層の表面から前記ゲートトレンチの底部に至るまで一様に形成されている、請求項１または２に記載の半導体装置。
【請求項６】
前記ソース領域および前記ドレイン領域は、前記半導体層に埋め込まれたポリシリコンからなる、請求項５に記載の半導体装置。
【請求項７】
前記ドレイン領域は、前記ゲートトレンチの端部との間に所定の間隔が空くように形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記ソース領域および前記ドレイン領域は、それぞれ前記ゲートトレンチの端部に接するように形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体層がｎ型シリコンからなり、前記ゲート電極がｐ型ポリシリコンからなる、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記複数のゲートトレンチは、前記チャネル長に相当する長さのドット状に形成されたゲートトレンチが等間隔に配列されることによって構成されている、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体層は、支持基板と、ＢＯＸ層を介して前記支持基板上に積層された活性層とを含むＳＯＩ基板からなり、
前記ゲートトレンチは、前記活性層の表面から前記ＢＯＸ層に至るように形成されている、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体層は、第２導電型半導体層と、前記第２導電型半導体層に形成された第１導電型ウェルとを含む基板からなり、
前記ゲートトレンチは、前記第１導電型ウェルを貫通して前記第２導電型半導体層に至るように形成されている、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１３】
前記第２導電型半導体層は、基板と、前記第１導電型ウェルが形成され、前記基板よりも低濃度なエピタキシャル層とを含み、
前記エピタキシャル層は、前記ゲートトレンチと接する領域に形成され、前記エピタキシャル層において前記ゲートトレンチと接する領域以外の領域よりも不純物濃度が高い高濃度領域を含む、請求項１２に記載の半導体装置。
【請求項１４】
第１導電型領域を選択的に有する半導体層の当該第１導電型領域に、ゲートトレンチを互いに間隔を空けて複数形成する工程と、
ゲート絶縁膜を介して前記ゲートトレンチにゲート電極を埋め込む工程と、
前記半導体層の表面の法線方向から見た平面視において、隣り合う前記ゲートトレンチによって挟まれた前記第１導電型領域が、当該ゲートトレンチの一端から他端に延びる方向に沿ったチャネル長を有するチャネル領域となるように、第１導電型の不純物イオンを前記半導体層に注入することによって、複数のゲートトレンチに跨る第１導電型のドレイン領域を当該複数のゲートトレンチの一端側に形成し、当該複数のゲートトレンチに跨る第１導電型のソース領域を当該複数のゲートトレンチの他端側に形成する工程とを含み、
前記複数のゲートトレンチを形成する工程は、前記平面視における前記チャネル領域の厚さが、前記チャネル領域と前記ゲート電極との間のビルトインポテンシャルによって発生する空乏層幅の２倍以下となるように、前記ゲートトレンチを形成する工程とを含む、半導体装置の製造方法。
【請求項１５】
前記ソース領域および前記ドレイン領域を形成する工程は、
第１の加速エネルギで第１導電型の不純物イオンを前記半導体層に注入することによって、前記半導体層の表面に露出する表面層を形成する工程と、
前記第１の加速エネルギよりも高い第２の加速エネルギで第１導電型の不純物イオンを前記半導体層に注入することによって、当該表面層よりも下方に埋め込み層を形成する工程とを含む、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記埋め込み層を形成する工程は、前記第２の加速エネルギを段階的に変化させることによって、前記ゲートトレンチの底部に至るまで互いに間隔が空くように、前記埋め込み層を複数形成する工程を含む、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
第１導電型領域を選択的に有する半導体層の当該第１導電型領域に、互いに間隔を空けてソース用トレンチおよびドレイン用トレンチを形成する工程と、
前記ソース用トレンチおよび前記ドレイン用トレンチに第１導電型のポリシリコンを埋め込むことによって、当該ポリシリコンからなるソース領域およびドレイン領域を形成する工程と、
前記半導体層の表面の法線方向から見た平面視において、それぞれが前記ソース領域および前記ドレイン領域に跨るように、互いに間隔を空けて複数のゲートトレンチを形成し、同時に、隣り合う前記ゲートトレンチによって挟まれた前記第１導電型領域からなり、前記ドレイン領域から前記ソース領域に延びる方向に沿ったチャネル長を有するチャネル領域を形成する工程とを含み、
前記複数のゲートトレンチを形成する工程は、前記平面視における前記チャネル領域の厚さが、前記チャネル領域と前記ゲート電極との間のビルトインポテンシャルによって発生する空乏層幅の２倍以下となるように、前記ゲートトレンチを形成する工程とを含む、半導体装置の製造方法。
【請求項１８】
前記複数のゲートトレンチを形成する工程は、隣り合う前記ゲートトレンチの間隔を、その深さ方向に沿って一定に形成する工程を含む、請求項１４〜１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記半導体層は、支持基板と、ＢＯＸ層を介して前記支持基板上に積層され、前記第１導電型領域を提供する活性層とを含むＳＯＩ基板からなり、
前記複数のゲートトレンチを形成する工程は、前記活性層の表面から前記ＢＯＸ層に至るように前記ゲートトレンチを形成する工程を含む、請求項１４〜１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
前記半導体層は、第２導電型半導体層と、前記第２導電型半導体層に形成され、前記第１導電型領域を提供する第１導電型ウェルとを含む基板からなり、
前記複数のゲートトレンチを形成する工程は、前記第１導電型ウェルを貫通して前記第２導電型半導体層に至るように前記ゲートトレンチを形成する工程を含む、請求項１４〜１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２１】
前記第２導電型半導体層は、基板と、前記第１導電型ウェルが形成され、前記基板よりも低濃度なエピタキシャル層とを含み、
前記半導体装置の製造方法は、前記複数のゲートトレンチの形成後、前記ゲートトレンチに露出する前記エピタキシャル層に、第２導電型の不純物イオンを注入する工程をさらに含む、請求項２０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１は、半導体基板の表面に互いに間隔を空けて形成された一対のｎ＋拡散層と、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極とを含む半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−４１４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のような半導体装置では、ゲート電極に正電位を印加すると、半導体基板中の少数キャリアである電子がゲート電極に引き寄せられて、半導体基板のゲート電極と対向する位置にソース領域およびドレイン領域間を電気的に接続する反転層が形成される。これにより、ソース領域およびドレイン領域に電流を流すことができる。そして、ゲート電極に印加する電圧を解除すると、反転層は消滅して反転層に流れる電流を遮断することができる。
【０００５】
しかしながら、特許文献１のように反転層をチャネルとするＭＯＳＦＥＴは、チャネルの物理的な厚みが非常に薄いため、動作抵抗値（ＭＯＳＦＥＴのオン時における電気抵抗値）が高くなるという問題がある。また、反転層中のキャリア易動度は、通常のシリコン中のキャリア易動度よりも低いため、さらに動作抵抗値を高める要因となっている。
動作抵抗値は、ゲート電極の幅（チャネル幅）を幾何学的に増大させることにより解決できるかもしれないが、この場合には、半導体素子のサイズが増大して、製造コストが嵩むという問題が新たに生じる。
【０００６】
そこで、本発明は、半導体素子のサイズが増大することを防止しながら、動作抵抗値を低減できる、半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１に記載の発明は、半導体層と、前記半導体層の表面において横方向に間隔を空けて形成され、いずれも第１導電型のソース領域およびドレイン領域と、前記半導体層の表面の法線方向から見た平面視において、それぞれが前記ソース領域および前記ドレイン領域に跨るように形成されていて、互いに間隔を空けて配列された複数のゲートトレンチと、隣り合う前記ゲートトレンチによって挟まれた前記半導体層からなり、前記ドレイン領域から前記ソース領域に延びる方向に沿ったチャネル長を有する第１導電型のチャネル領域と、ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記平面視における前記チャネル領域の厚さは、前記チャネル領域と前記ゲート電極との間のビルトインポテンシャルによって発生する空乏層幅の２倍以下である、半導体装置である。
【０００８】
この構成によれば、半導体装置がオフ時（ゲート電極に電圧を印加しない時）には、チャネル領域とゲート電極との間のビルトインポテンシャルによって、空乏層がゲート電極から半導体層（チャネル領域）に向けて拡がるように形成される。このとき、平面視におけるチャネル領域の厚さは、空乏層幅の２倍以下であるので、隣り合うゲート電極から拡がる空乏層がチャネル領域において互いに重なり合うことにより、チャネル領域が完全に空乏化して電気的に遮断される。すなわち、この構成によれば、ノーマリオフの半導体装置を提供することができる。
【０００９】
一方、半導体装置がオン時（ゲート電極に電圧を印加する時）には、空乏層を縮小もしくは消滅させてチャネル領域を導通させることができる。しかも、従来のＭＯＳＦＥＴのようにチャネルに反転層を用いる訳ではないため、反転層特有のキャリア易動度の低下を抑制することができる上、チャネルの厚さも比較的厚くすることができる。これにより、反転層特有のキャリア易動度の低下を抑制することができる。その結果、低い動作抵抗値を有する半導体装置を提供することができる。
【００１０】
ここで、反転層を用いない方法を利用した半導体装置として、ＳＩＴ（Static Induction Transistor：静電誘導トランジスタ）とジャンクションＦＥＴ（Field Effect Transistor）とを挙げることができる。
これらの半導体装置では、半導体基板に向かい合うゲート拡散領域を形成し、このゲート拡散領域に対する電圧を制御することによって当該領域間に形成された半導体基板の一部からなるチャネル領域を空乏層によって開閉する。そのため、チャネル幅を広くすることができ、また反転層特有のキャリア易動度の低下がないため、チャネルの電気抵抗値を小さくすることができる。
【００１１】
しかしながら、不純物拡散によりゲート領域を形成しているので、ある程度の深さ方向の作り込みをする場合には、平面的なパターンを大きくせざるを得ない。したがって、ＳＩＴおよびジャンクションＦＥＴでは、微細な作り込みができず、半導体素子のサイズが非常に大きくなるという問題がある。さらに、ＳＩＴおよびジャンクションＦＥＴは、電圧を加えていない状態でも電流が流れてしまう、ノーマリオンが基本の半導体装置であるので、使い勝手が極めて悪いという根本的な問題もある。
【００１２】
これに対して、請求項１に記載の発明の構成によれば、ＳＩＴおよびジャンクションＦＥＴと異なり、ゲート電極は、ゲート絶縁膜を介してゲートトレンチに埋め込まれているので、不純物拡散はゲート絶縁膜で区切られる。
これにより、平面的なパターンが増大することを抑制することができるので、半導体素子のサイズの微細化を図ることができる。その結果、単位面積当たりのチャネル幅を大きく稼ぐことができる。また、ゲートトレンチを深く形成することによっても、チャネル幅を稼ぐこともできる。
【００１３】
このように、請求項１に記載の発明の構成によれば、ＳＩＴ、ジャンクションＦＥＴおよびＭＯＳＦＥＴが有する複数の弱点を同時に解決することができる。しかも、この構成によれば、ＬＳＩとして混載が極めて容易な横型の半導体装置であるので、他の半導体素子との親和性が極めて高い半導体装置を提供することができる。
また、請求項２に記載の発明は、隣り合う前記ゲートトレンチの間隔は、その深さ方向に沿って一定である、請求項１に記載の半導体装置である。
【００１４】
この構成によれば、隣り合う各ゲートトレンチから拡がる空乏層を互いにかつ確実にチャネル領域において重ね合わせることができる。その結果、良好なノーマリオフ動作を実現することができる。
また、請求項３に記載の発明は、前記ソース領域および前記ドレイン領域は、前記半導体層の表面に露出する表面層および当該表面層よりも下方に間隔を空けて形成された埋め込み層を含む複数の層からなる、請求項１または２に記載の半導体装置である。
【００１５】
この構成によれば、ソース領域およびドレイン領域を半導体層の深さ方向にも分布させることができる。これにより、ソース領域における電気力線およびドレイン領域における電気力線を、各々の表面層と埋め込み層との間において均等に分布させることができるので、ソース領域およびドレイン領域を流れる電流のばらつきを効果的に抑制することができる。その結果、半導体装置の動作抵抗値の増加を効果的に抑制することができる。
【００１６】
また、前記埋め込み層は、請求項４に記載の発明のように、前記ゲートトレンチの底部に至るまで、互いに間隔を空けて複数形成されていることが好ましい。
また、請求項５に記載の発明は、前記ソース領域および前記ドレイン領域は、前記半導体層の表面から前記ゲートトレンチの底部に至るまで一様に形成されている、請求項１または２に記載の半導体装置である。
【００１７】
この構成によれば、ソース領域における電気力線およびドレイン領域における電気力線を、半導体層の表面からゲートトレンチの底部に亘って均等に分布させることができる。これにより、ソース領域およびドレイン領域を流れる電流のばらつきを効果的に抑制することができる。その結果、半導体装置の動作抵抗値の増加を効果的に抑制することができる。
【００１８】
また、前記ソース領域および前記ドレイン領域は、請求項６に記載の発明のように、前記半導体層に埋め込まれたポリシリコンからなることが好ましい。
また、請求項７に記載の発明は、前記ドレイン領域は、前記ゲートトレンチの端部との間に所定の間隔が空くように形成されている、請求項１〜６のいずれか一項に記載の半導体装置である。
【００１９】
この構成によれば、各ゲートトレンチの端部とドレイン領域との間の領域にも空乏層が拡がることになるので、半導体装置のドレイン・ゲート間耐圧がゲート絶縁膜の厚さに依存することを抑制することができる。その結果、半導体装置の耐圧を向上させることができる。
また、前記ソース領域および前記ドレイン領域は、請求項８に記載の発明のように、それぞれ前記ゲートトレンチの端部に接するように形成されていてもよい。
【００２０】
また、請求項９に記載の発明は、前記半導体層がｎ型シリコンからなり、前記ゲート電極がｐ型ポリシリコンからなる、請求項１〜８のいずれか一項に記載の半導体装置である。
また、請求項１０に記載の発明は、前記複数のゲートトレンチは、前記チャネル長に相当する長さのドット状に形成されたゲートトレンチが等間隔に配列されることによって構成されている、請求項１〜９のいずれか一項に記載の半導体装置である。
【００２１】
この構成によれば、各チャネル領域の厚さおよび形状は、ほぼ等しく形成される。その結果、各チャネル領域間におけるチャネルの厚みおよびキャリア易動度のばらつきを効果的に抑制することができる。
また、請求項１１に記載の発明は、前記半導体層は、支持基板と、ＢＯＸ層を介して前記支持基板上に積層された活性層とを含むＳＯＩ基板からなり、前記ゲートトレンチは、前記活性層の表面から前記ＢＯＸ層に至るように形成されている、請求項１〜１０のいずれか一項に記載の半導体装置である。
【００２２】
この構成によれば、隣り合うゲートトレンチに挟まれた活性層がチャネル領域となる。このとき、ゲートトレンチは、支持基板と活性層とを完全に分離するＢＯＸ層に至るように形成されているので、ソース領域およびドレイン領域が活性層下部を介して導通することを効果的に抑制することができる。
また、請求項１２に記載の発明は、前記半導体層は、第２導電型半導体層と、前記第２導電型半導体層に形成された第１導電型ウェルとを含む基板からなり、前記ゲートトレンチは、前記第１導電型ウェルを貫通して前記第２導電型半導体層に至るように形成されている、請求項１〜１０のいずれか一項に記載の半導体装置である。
【００２３】
この構成によれば、隣り合うゲートトレンチに挟まれた第１導電型ウェルがチャネル領域となる。このとき、ゲートトレンチは、第１導電型ウェルを貫通して反対の極性である第２導電型半導体層に至るように形成されているので、ソース領域およびドレイン領域が第１導電型ウェルの下部を介して導通することを抑制することができる。
また、この構成によれば、前述の請求項１１に記載の発明と異なり、ＢＯＸ層を形成する必要がないので、その分において製造工程を簡略化することができる。その結果、比較的に安価に半導体装置を製造することができる。
【００２４】
また、請求項１３に記載の発明は、第２導電型半導体層は、基板と、前記第１導電型ウェルが形成され、前記基板よりも低濃度なエピタキシャル層とを含み、前記エピタキシャル層は、前記ゲートトレンチと接する領域に形成され、前記エピタキシャル層において前記ゲートトレンチと接する領域以外の領域よりも不純物濃度が高い高濃度領域を含む、請求項１２に記載の半導体装置である。
【００２５】
この構成によれば、ゲートトレンチとエピタキシャル層が接する部分において、エピタキシャル層に注入された第２導電型の不純物が、その後の工程で形成されるゲート絶縁膜に浸透することを効果的に抑制することができる。これにより、当該ゲート絶縁膜と接する部分におけるエピタキシャル層が第１導電型に反転することを抑制することができる。その結果、ソース領域およびドレイン領域がエピタキシャル層を介して導通することを効果的に抑制することができる。
【００２６】
また、請求項１４に記載の発明は、第１導電型領域を選択的に有する半導体層の当該第１導電型領域に、ゲートトレンチを互いに間隔を空けて複数形成する工程と、ゲート絶縁膜を介して前記ゲートトレンチにゲート電極を埋め込む工程と、前記半導体層の表面の法線方向から見た平面視において、隣り合う前記ゲートトレンチによって挟まれた前記第１導電型領域が、当該ゲートトレンチの一端から他端に延びる方向に沿ったチャネル長を有するチャネル領域となるように、第１導電型の不純物イオンを前記半導体層に注入することによって、複数のゲートトレンチに跨る第１導電型のドレイン領域を当該複数のゲートトレンチの一端側に形成し、当該複数のゲートトレンチに跨る第１導電型のソース領域を当該複数のゲートトレンチの他端側に形成する工程とを含み、前記複数のゲートトレンチを形成する工程は、前記平面視における前記チャネル領域の厚さが、前記チャネル領域と前記ゲート電極との間のビルトインポテンシャルによって発生する空乏層幅の２倍以下となるように、前記ゲートトレンチを形成する工程とを含む、半導体装置の製造方法である。
【００２７】
この方法によれば、前述の請求項１に関して述べた効果と同様の効果を奏する半導体装置を製造することができる。
また、請求項１５に記載の発明は、前記ソース領域および前記ドレイン領域を形成する工程は、第１の加速エネルギで第１導電型の不純物イオンを前記半導体層に注入することによって、前記半導体層の表面に露出する表面層を形成する工程と、前記第１の加速エネルギよりも高い第２の加速エネルギで第１導電型の不純物イオンを前記半導体層に注入することによって、当該表面層よりも下方に埋め込み層を形成する工程とを含む、請求項１４に記載の半導体装置の製造方法である。
【００２８】
この方法によれば、前述の請求項３に関して述べた効果と同様の効果を奏する半導体装置を製造することができる。
また、請求項１６に記載の発明は、前記埋め込み層を形成する工程は、前記第２の加速エネルギを段階的に変化させることによって、前記ゲートトレンチの底部に至るまで互いに間隔が空くように、前記埋め込み層を複数形成する工程を含む、請求項１５に記載の半導体装置の製造方法である。
【００２９】
この方法によれば、前述の請求項４に関して述べた効果と同様の効果を奏する半導体装置を製造することができる。
また、請求項１７に記載の発明は、第１導電型領域を選択的に有する半導体層の当該第１導電型領域に、互いに間隔を空けてソース用トレンチおよびドレイン用トレンチを形成する工程と、前記ソース用トレンチおよび前記ドレイン用トレンチに第１導電型のポリシリコンを埋め込むことによって、当該ポリシリコンからなるソース領域およびドレイン領域を形成する工程と、前記半導体層の表面の法線方向から見た平面視において、それぞれが前記ソース領域および前記ドレイン領域に跨るように、互いに間隔を空けて複数のゲートトレンチを形成し、同時に、隣り合う前記ゲートトレンチによって挟まれた前記第１導電型領域からなり、前記ドレイン領域から前記ソース領域に延びる方向に沿ったチャネル長を有するチャネル領域を形成する工程とを含み、前記複数のゲートトレンチを形成する工程は、前記平面視における前記チャネル領域の厚さが、前記チャネル領域と前記ゲート電極との間のビルトインポテンシャルによって発生する空乏層幅の２倍以下となるように、前記ゲートトレンチを形成する工程とを含む、半導体装置の製造方法である。
【００３０】
この方法によれば、半導体層の表面からゲートトレンチの底部に亘って埋め込まれたポリシリコン内において、ソース領域における電気力線およびドレイン領域における電気力線を均等に分布させることができる。これにより、ソース領域およびドレイン領域を流れる電流のばらつきを効果的に抑制することができるので、半導体装置の動作抵抗値の増加を効果的に抑制することができる半導体装置を提供することができる。
【００３１】
また、請求項１８に記載の発明は、前記複数のゲートトレンチを形成する工程は、隣り合う前記ゲートトレンチの間隔を、その深さ方向に沿って一定に形成する工程を含む、請求項１４〜１７のいずれか一項に記載の半導体装置の製造方法である。
この方法によれば、各ゲートトレンチの側面の全面からチャネル領域に向けて拡がる空乏層は、チャネル領域において互いにかつ確実に重なり合うことになるので、良好なノーマリオフ動作を実現できる半導体装置を提供することができる。
【００３２】
また、請求項１９に記載の発明は、前記半導体層は、支持基板と、ＢＯＸ層を介して前記支持基板上に積層され、前記第１導電型領域を提供する活性層とを含むＳＯＩ基板からなり、前記複数のゲートトレンチを形成する工程は、前記活性層の表面から前記ＢＯＸ層に至るように前記ゲートトレンチを形成する工程を含む、請求項１４〜１８のいずれか一項に記載の半導体装置の製造方法である。
【００３３】
この方法によれば、前述の請求項１１に関して述べた効果と同様の効果を奏する半導体装置を製造することができる。
また、請求項２０に記載の発明は、前記半導体層は、第２導電型半導体層と、前記第２導電型半導体層に形成され、前記第１導電型領域を提供する第１導電型ウェルとを含む基板からなり、前記複数のゲートトレンチを形成する工程は、前記第１導電型ウェルを貫通して前記第２導電型半導体層に至るように前記ゲートトレンチを形成する工程を含む、請求項１４〜１８のいずれか一項に記載の半導体装置の製造方法である。
【００３４】
この方法によれば、前述の請求項１２に関して述べた効果と同様の効果を奏する半導体装置を製造することができる。
また、請求項２１に記載の発明は、前記第２導電型半導体層は、基板と、前記第１導電型ウェルが形成され、前記基板よりも低濃度なエピタキシャル層とを含み、前記半導体装置の製造方法は、前記複数のゲートトレンチの形成後、前記ゲートトレンチに露出する前記エピタキシャル層に、第２導電型の不純物イオンを注入する工程をさらに含む、請求項２０に記載の半導体装置の製造方法である。
【００３５】
この方法によれば、前述の請求項１３に関して述べた効果と同様の効果を奏する半導体装置を製造することができる。
【図面の簡単な説明】
【００３６】
【図１】図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、前記半導体装置の模式的な拡大平面図である。
【図３】図３は、図２における各切断面線から見た断面図である。
【図４】図４は、前記半導体装置がオフ時における動作を説明するための模式的な断面図である。
【図５】図５は、前記半導体装置がオン時における動作を説明するための模式的な断面図である。
【図６Ａ】図６Ａは、前記半導体装置の製造工程の一例を説明するための断面図である。
【図６Ｂ】図６Ｂは、図６Ａの次の製造工程を示す図である。
【図６Ｃ】図６Ｃは、図６Ｂの次の製造工程を示す図である。
【図６Ｄ】図６Ｄは、図６Ｃの次の製造工程を示す図である。
【図６Ｅ】図６Ｅは、図６Ｄの次の製造工程を示す図である。
【図６Ｆ】図６Ｆは、図６Ｅの次の製造工程を示す図である。
【図６Ｇ】図６Ｇは、図６Ｆの次の製造工程を示す図である。
【図７】図７は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。
【図８】図８は、ソース領域およびドレイン領域の不純物濃度を示すグラフである。
【図９】図９は、図７の半導体装置の製造工程の一例を説明するための断面図である。
【図１０】図１０は、本発明の第３実施形態に係る半導体装置の模式的な拡大平面図である。
【図１１】図１１は、図１０における切断面線XI−XIから見た断面図である。
【図１２】図１２は、本発明の第４実施形態に係る半導体装置の模式的な拡大平面図である。
【図１３】図１３は、図１２における切断面線XIII−XIIIから見た断面図である。
【図１４Ａ】図１４Ａは、図１３の半導体装置の製造工程の一例を説明するための断面図である。
【図１４Ｂ】図１４Ｂは、図１４Ａの次の製造工程を示す図である。
【図１４Ｃ】図１４Ｃは、図１４Ｂの次の製造工程を示す図である。
【図１４Ｄ】図１４Ｄは、図１４Ｃの次の製造工程を示す図である。
【図１４Ｅ】図１４Ｅは、図１４Ｄの次の製造工程を示す図である。
【図１４Ｆ】図１４Ｆは、図１４Ｅの次の製造工程を示す図である。
【図１４Ｇ】図１４Ｇは、図１４Ｆの次の製造工程を示す図である。
【図１４Ｈ】図１４Ｈは、図１４Ｇの次の製造工程を示す図である。
【図１４Ｉ】図１４Ｉは、図１４Ｈの次の製造工程を示す図である。
【図１４Ｊ】図１４Ｊは、図１４Ｉの次の製造工程を示す図である。
【図１５】図１５は、本発明の第５実施形態に係る半導体装置の模式的な拡大平面図である。
【図１６】図１６は、図１５における切断面線XVI−XVIから見た断面図である。
【図１７Ａ】図１７Ａは、図１６の半導体装置の製造工程の一例を説明するための断面図である。
【図１７Ｂ】図１７Ｂは、図１７Ａの次の製造工程を示す図である。
【図１７Ｃ】図１７Ｃは、図１７Ｂの次の製造工程を示す図である。
【図１７Ｄ】図１７Ｄは、図１７Ｃの次の製造工程を示す図である。
【図１７Ｅ】図１７Ｅは、図１７Ｄの次の製造工程を示す図である。
【図１７Ｆ】図１７Ｆは、図１７Ｅの次の製造工程を示す図である。
【図１７Ｇ】図１７Ｇは、図１７Ｆの次の製造工程を示す図である。
【図１７Ｈ】図１７Ｈは、図１７Ｇの次の製造工程を示す図である。
【図１７Ｉ】図１７Ｉは、図１７Ｈの次の製造工程を示す図である。
【図１８】図１８は、本発明の第６実施形態に係る半導体装置の模式的な断面図である。
【図１９】図１９は、本発明の第７実施形態に係る半導体装置の模式的な断面図である。
【発明を実施するための形態】
【００３７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。また、図２は、半導体装置１の模式的な拡大平面図である。また、図３は、図２における各切断面線から見た断面図であって、図３（ａ）が切断面線IIIａ−IIIａに対応し、図３（ｂ）が切断面線IIIｂ−IIIｂ対応し、図３（ｃ）が切断面線IIIｃ−IIIｃに対応している。なお、図２は、図１の破線で囲んだ領域Ｓを拡大した図である。
【００３８】
半導体装置１は、本発明の半導体層の一例としてのＳＯＩ（Silicon On Insulator）基板５を含む。ＳＯＩ基板５は、ｐ型の半導体基板２と、半導体基板２上に形成されたＢＯＸ層３と、ＢＯＸ層３上に形成されたｎ−型活性層４とを含む。半導体基板２は、一般的に使用される範囲のｐ型シリコン基板であり、仕様に制限はない。
ＢＯＸ層３は、たとえば、半導体基板２の表面を酸化させて形成した酸化シリコンを含む埋め込み絶縁膜であり、０．５μｍ〜１．５μｍの厚さで形成されている。なお、ＢＯＸ層３の厚さは、半導体装置１の仕様（たとえば、使用電圧）により適宜変更可能であり、より薄く形成されていてもよいし、より厚く形成されていてもよい。
【００３９】
ｎ−型活性層４は、０．５μｍ〜５．０μｍの層厚でＢＯＸ層３上に形成されている。ｎ−型活性層４の不純物濃度は、たとえば、５．０×１０１４ｃｍ−３〜５．０×１０１６ｃｍ−３である。ｎ型の不純物としては、たとえば、Ｐ（リン），Ａｓ（砒素）等が挙げられる。
ｎ−型活性層４の表面には、外周領域と半導体素子が形成された第１素子形成領域６とを区画する素子分離領域７が形成されている。本願では、第１素子形成領域６に形成された半導体素子を便宜上、Ｌ−ＭＯＳＳＩＴ（Lateral-Metal Oxide Silicon Static Induction Transistor）と呼ぶこととする。
【００４０】
素子分離領域７は、第１素子形成領域６の周囲を取り囲むように形成されている。本実施形態では、素子分離領域の一例として、ｎ−型活性層４の表面の法線方向から見た平面視（以下、単に平面視とする）において、第１素子形成領域６の周囲を四方から取り囲む矩形状に形成された素子分離領域７について説明する。
図３（ａ）〜（ｃ）を参照すれば、素子分離領域７は、断面視において、互いに間隔を空けて形成された２つの素子分離用トレンチ１８を含む二重トレンチ構造に形成されている。
【００４１】
２つの素子分離用トレンチ１８は、それぞれの底部がｎ−型活性層４の表面からＢＯＸ層３の上部に接するように掘り下げて形成されている。素子分離用トレンチ１８の側面と底部とを含む素子分離領域７におけるｎ−型活性層４の表面には、素子分離用絶縁膜２０が形成されている。素子分離用絶縁膜２０は、たとえば、ｎ−型活性層４の表面を酸化させて形成したシリコン酸化膜である。なお、素子分離用絶縁膜２０の膜厚は、たとえば、数ｎｍ〜１００ｎｍであるが、半導体装置１の仕様に応じて適宜変更可能である。
【００４２】
素子分離用トレンチ１８には、素子分離用絶縁膜２０を介してｐ型の不純物が注入されたポリシリコン電極２１が埋め込まれている。ポリシリコン電極２１の不純物濃度は、たとえば、１．０×１０１９ｃｍ−３〜５．０×１０２０ｃｍ−３である。
第１素子形成領域６は、ｎ−型活性層４の表面において横方向に間隔を空けて形成された複数のｎ＋型ソース領域８およびｎ＋型ドレイン領域９と、それぞれがｎ＋型ソース領域８およびｎ＋型ドレイン領域９に跨るように形成されていて、互いに間隔を空けて配列された複数のゲートトレンチ１１により構成されているゲートトレンチ群１０とを含む。
【００４３】
図１および図２を参照すれば、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９は、平面視において、ストライプ状に形成されており、互いに間隔を空けて交互に配列されている。また、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９は、その長手方向における一端および他端がいずれも素子分離領域７から一定の距離を空けた位置となるように形成されている。
【００４４】
また、図３（ａ）および図３（ｂ）を参照すれば、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９は、ｎ−型活性層４の表面において同一深さに形成されている。ｎ＋型ソース領域８およびｎ＋型ドレイン領域９のそれぞれの底部は、たとえば、ｎ−型活性層４の表面から、０．２μｍ〜１．０μｍの位置に形成されている。ｎ＋型ソース領域８およびｎ＋型ドレイン領域９は同一濃度に形成されており、その不純物濃度は、たとえば、１．０×１０１９ｃｍ−３〜１．０×１０２１ｃｍ−３である。
【００４５】
ゲートトレンチ群１０は、図１および図２を参照すれば、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９と同様に、平面視においてストライプ状に配列されており、ｎ−型活性層４の表面において横方向に間隔を空けて形成されている。すなわち、ゲートトレンチ群１０は、互いに間隔を空けて交互に配列されたｎ＋型ソース領域８およびｎ＋型ドレイン領域９の間の領域に、それぞれ形成されている。
【００４６】
ゲートトレンチ群１０におけるゲートトレンチ１１は、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９の間の間隔と同一の幅で形成されており、一対のｎ＋型ソース領域８およびｎ＋型ドレイン領域９に挟み込まれるように形成されている。換言すれば、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９は、それぞれゲートトレンチ１１の端部に接するように形成されていて、ゲートトレンチ１１により完全に分離されている。
【００４７】
また、ゲートトレンチ１１は、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９の長手方向におけるそれぞれの端部を跨る位置に形成されている。これにより、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９は、当該端部においても、ゲートトレンチ１１により完全に分離されている。
さらに、ゲートトレンチ群１０は、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９の端部と素子分離用トレンチ１８との間に、ゲートトレンチ１１と同形状のサブトレンチ１６を含む。サブトレンチ１６は、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９を直接跨るものではないが、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９が当該端部と素子分離用トレンチ１８との間の領域において導通することを防止するために形成されている。
【００４８】
なお、図１および図２では、サブトレンチの一例として１つのサブトレンチ１６が形成された構成について示しているが、複数のサブトレンチが形成されていてもよい。したがって、２つ、３つ、またはそれ以上のサブトレンチが形成されていてもよい。
図３（ａ）および（ｃ）を参照すれば、各ゲートトレンチ１１は、ｎ−型活性層４の表面から深さ方向に向けて掘り下げるように形成されている。各ゲートトレンチ１１の底部は、ＢＯＸ層３の上部と接する深さに位置している。つまり、ゲートトレンチ１１は、ｎ−型活性層４の層厚（０．５μｍ〜５．０μｍ）に対応した深さまで掘り下げて形成されている。
【００４９】
また、各ゲートトレンチ１１の間の間隔は、その深さ方向に沿って一定に形成されている。つまり、各ゲートトレンチ１１のいずれの側面も、ｎ−型活性層４の表面に対してほぼ直角（９０°の角度）になるように形成されている。
各ゲートトレンチ１１の側面および底部、ならびに、各ゲートトレンチ１１の間におけるｎ−型活性層４の表面を覆うように、ゲート絶縁膜１２が形成されている。ゲート絶縁膜１２は、さらに、素子分離領域７に形成された素子分離用絶縁膜２０と一体的に連なるように形成されている。ゲート絶縁膜１２は、素子分離用絶縁膜２０と同一の材料および同一の膜厚で形成されている。
【００５０】
ゲートトレンチ１１には、ゲート絶縁膜１２を介してゲート電極１３が埋め込まれている。ゲート電極１３は、たとえば、ｐ型の不純物が注入されたポリシリコンを含む。ゲート電極１３の不純物濃度は、ポリシリコン電極２１の不純物濃度と同一である。
ゲートトレンチ群１０が形成された領域には、複数のゲート電極１３に跨るように、ゲート配線１９が形成されている。ゲート配線１９は、複数のゲート電極１３と一体的に連なるように形成されており、複数のゲート電極１３に対して共通の配線となっている。ゲート配線１９は、さらに素子分離領域７を覆うように形成されていて、素子分離用トレンチ１８に埋め込まれたポリシリコン電極２１と一体的に連なっている。そして、ゲート配線１９上には、シリサイド膜１４が形成されている。
【００５１】
ゲートトレンチ群１０において、隣り合うゲートトレンチ１１によって挟まれた領域には、ｎ−型活性層４からなり、ｎ＋型ドレイン領域９からｎ＋型ソース領域８に延びる方向に沿ったチャネル長を有するｎ−型チャネル領域１５が形成される。図３（ｂ）を参照すれば、ゲート配線１９は、ゲート絶縁膜１２を介してｎ−型チャネル領域１５と対向している。
【００５２】
各ゲートトレンチ１１の間の間隔、すなわち、平面視におけるｎ−型チャネル領域１５の厚さＴは、ｎ−型チャネル領域１５とゲート電極１３との間のビルトインポテンシャルによって発生する空乏層の幅の２倍以下に形成されている。ｎ−型チャネル領域１５の厚さは、この実施形態の場合、０．１μｍ〜０．３５μｍである。
素子分離領域７および第１素子形成領域６を覆うように層間絶縁膜２３が形成されている。第１素子形成領域６には、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９を電気的に接続するためのソースコンタクト２４およびドレインコンタクト２５が、それぞれ層間絶縁膜２３を貫通して形成されている。ソースコンタクト２４およびドレインコンタクト２５は、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９とそれぞれオーミック接合されている。
【００５３】
また、素子分離領域７には、ゲート配線１９と電気的に接続されるゲートコンタクト２６が層間絶縁膜２３を貫通してゲート配線１９の上部に形成されている。これにより、ゲートコンタクト２６は、ゲート配線１９を介してゲート電極１３およびポリシリコン電極２１に接続される。
次に、図４および図５を参照して、半導体装置１の動作について詳細に説明する。
【００５４】
図４は、半導体装置１がオフ時における動作を説明するための断面図である。図５は、半導体装置１がオン時における動作を説明するための断面図である。図４（ａ）および図５（ａ）は、図３（ａ）の図の一部を拡大したものであり、図４（ｂ）および図５（ｂ）は、図３（ｃ）の図の一部を拡大したものである。
まず、図４を参照すれば、ソースコンタクト２４に印加する電圧を０ｖ、ゲートコンタクト２６に印加する電圧を０ｖにする（すなわち、半導体装置１をオフにする）と、ｎ−型チャネル領域１５およびゲート電極１３におけるビルトインポテンシャルによって、隣り合うゲート電極１３のそれぞれから、空乏層３１がｎ−型チャネル領域１５に向けて（図４（ｂ）の矢印方向に向けて）拡がるように形成される。
【００５５】
各ゲートトレンチ１１の間の間隔、すなわち、平面視におけるｎ−型チャネル領域１５の厚さＴは、ｎ−型チャネル領域１５およびゲート電極１３におけるビルトインポテンシャルによって発生する空乏層３１の幅の２倍以下に形成されている。
したがって、隣り合うゲート電極１３から拡がる空乏層３１がｎ−型チャネル領域１５において互いに重なり合うことにより、ｎ−型チャネル領域１５が完全に空乏化して電気的に遮断される。これにより、ドレインコンタクト２５に所定の正電圧（＋ｖ）を印加しても、ｎ−型チャネル領域１５は完全に空乏化しているので電流が流れることはない。
【００５６】
一方、図５（ａ）のように、ゲートコンタクト２６に所定の正電圧（＋ｖ）を印加した場合（すなわち、半導体装置１をオンにした場合）、ｎ−型チャネル領域１５に形成された空乏層３１は縮小するか、消滅する。さらに、ゲートコンタクト２６に印加する電圧を高くすると、図５（ｂ）に示すように、ｎ−型活性層４に含まれる電子がｎ−型チャネル領域１５に引き寄せられて、ｎ−型チャネル領域１５における見かけ上のｎ型濃度が上昇する。
【００５７】
このときに、ドレインコンタクト２５に所定の正電圧（＋ｖ）を印加すると、電流は空乏層３１が消滅したｎ−型チャネル領域１５（ｎ−型活性層４）を容易に通過することができ、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９間に電流が流れることとなる。とりわけ、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９によって挟まれたｎ−型活性層４の上部の領域では、直線状の電気力線が形成される（図５（ｂ）の二点鎖線で示した直線参照）。電気力線の本数を多く描いているのは、電流が多く流れることを示している。
【００５８】
他方、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９によって挟まれていないｎ−型活性層４の下部の領域では、円弧状の電気力線が形成される（図５（ｂ）の二点鎖線で示した円弧状の曲線参照）。当該領域では、電気力線の総数が比較的に少ないので、電流は上部の領域よりやや流れにくい。
なお、ゲートトレンチ１１は、ｎ＋型ドレイン領域９からｎ＋型ソース領域８に延びる方向に沿ったチャネル長に相当する長さのドット状に、かつ等間隔に配列されていることが好ましい。このような構成であれば、各ｎ−型チャネル領域１５において、チャネルの厚さを正確に調整することができる。また、各ｎ−型チャネル領域１５における電流のばらつきを抑制することができるので、より低い動作抵抗値を得ることができる。
【００５９】
以上のように、半導体装置１の構成によれば、半導体装置１がオフ時（ゲート電極１３に電圧を印加しない時）には、ｎ−型チャネル領域１５が完全に空乏化されて電気的に遮断されるので、ｎ−型チャネル領域１５に電流は流れない。すなわち、半導体装置１の構成によれば、ノーマリオフの半導体装置を提供することができる。
一方、半導体装置１がオン時（ゲート電極１３に電圧を印加する時）には、空乏層３１を縮小もしくは消滅させてｎ−型チャネル領域１５を導通させることができる。しかも、従来のＭＯＳＦＥＴのようにチャネルに反転層を用いるのではなく、ｎ−型活性層４からなる領域をｎ−型チャネル領域１５として利用することができるので、チャネルの厚さを比較的に厚くすることができる。また、反転層特有のキャリア易動度の低下を抑制することができる。その結果、低い動作抵抗値を有する半導体装置を提供することができる。
【００６０】
ここで、反転層を用いない方法を利用した半導体装置として、ＳＩＴ（Static Induction Transistor：静電誘導トランジスタ）とジャンクションＦＥＴ（Field Effect Transistor）とを挙げることができる。
これらの半導体装置では、半導体基板に向かい合うゲート拡散領域を形成し、このゲート拡散領域に対する電圧を制御することによって当該領域間に形成された半導体基板の一部からなるチャネル領域を空乏層によって開閉する。そのため、チャネル幅を広くすることができ、また反転層特有のキャリア易動度の低下がないため、チャネルの電気抵抗値を小さくすることができる。
【００６１】
しかしながら、不純物拡散によりゲート領域を形成しているので、ある程度の深さ方向の作り込みをする場合には、平面的なパターンを大きくせざるを得ない。したがって、ＳＩＴおよびジャンクションＦＥＴでは、微細な作り込みができず、半導体素子のサイズが非常に大きくなるという問題がある。さらに、ＳＩＴおよびジャンクションＦＥＴは、電圧を印加していない状態でも電流が流れてしまう、ノーマリオンが基本の半導体装置であるので、使い勝手が極めて悪いという根本的な問題もある。
【００６２】
これに対して、半導体装置１の構成によれば、ＳＩＴおよびジャンクションＦＥＴと異なり、ゲート電極１３は、ゲート絶縁膜１２を介してゲートトレンチ１１に埋め込まれているので、不純物拡散はゲート絶縁膜１２で区切られる。
これにより、ゲート電極１３をｎ−型活性層４の表面から深さ方向に作り込むことができるので、平面的なパターンが増大することを抑制することができる。その結果、半導体素子の微細化を図ることができるので、単位面積当たりのチャネル幅を大きく稼ぐことができる。また、ゲートトレンチ１１を深く形成することによっても、チャネル幅を稼ぐこともできる。
【００６３】
このように、半導体装置１では、ＳＩＴ、ジャンクションＦＥＴおよびＭＯＳＦＥＴが有する複数の弱点を同時に解決することができる。しかも、半導体装置１の構成によれば、ＬＳＩとして混載が極めて容易な横型の半導体装置であるので、他の半導体素子との親和性が極めて高い半導体装置を提供することができる。これらの点を鑑みて、この実施形態では、第１素子形成領域６に形成された半導体素子を、便宜上、Ｌ−ＭＯＳＳＩＴ（Lateral-Metal Oxide Silicon Static Induction Transistor）と呼ぶこととしている。
【００６４】
また、半導体装置１の構成によれば、隣り合う各ゲートトレンチ１１の間隔は、その深さ方向に沿って一定であるので、隣り合う各ゲートトレンチ１１から拡がる空乏層３１を互いにかつ確実にｎ−型チャネル領域１５において重ね合わせることができる。その結果、良好なノーマリオフ動作を実現することができる。
また、半導体装置１の構成によれば、ゲートトレンチ１１は、ｎ−型活性層４の表面からＢＯＸ層３に至るように形成されているので、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９がｎ−型活性層４の下部を介して導通することを効果的に抑制することができる。
【００６５】
次に、図６Ａ〜図６Ｇを参照して、半導体装置１の製造工程について説明する。
図６Ａ〜図６Ｇは、半導体装置１の製造工程の一例を説明するための断面図である。なお、図６Ａ〜図６Ｇは、それぞれ図３（ａ）に対応している。
半導体装置１を製造するには、図６Ａに示すように、ＳＯＩ基板５が用意される。ＳＯＩ基板５は、たとえば、ｐ型のシリコン基板である半導体基板２の表面に、熱酸化処理を施して酸化シリコンからなるＢＯＸ層３を形成した後、ｎ−型活性層４を形成することにより得ることができる。
【００６６】
次に、図６Ｂに示すように、ｎ−型活性層４の表面にゲートトレンチ１１および素子分離用トレンチ１８を形成すべき領域に選択的に開口を有するハードマスク２７が一般的な方法で形成される。次に、ハードマスク２７を介してｎ−型活性層４にエッチング処理を施すことにより、ゲートトレンチ１１および素子分離用トレンチ１８が形成されて、第１素子形成領域６と素子分離領域７とが区画される。
【００６７】
この際、各ゲートトレンチ１１の間の間隔および２つの素子分離用トレンチ１８の間の間隔は、いずれもｎ−型活性層４の表面から深さ方向に沿って、一定の間隔になるように形成される。また、ゲートトレンチ１１および素子分離用トレンチ１８の各底部は、いずれもＢＯＸ層３の上部に至る深さまで形成される。ゲートトレンチ１１および素子分離用トレンチ１８が形成された後、ハードマスク２７は除去される。
【００６８】
次に、図６Ｃに示すように、ゲートトレンチ１１および素子分離用トレンチ１８のそれぞれの底部および側面を含むｎ−型活性層４の表面に熱酸化処理が施されて、ゲート絶縁膜１２および素子分離用絶縁膜２０が一体的に形成される。
次に、図６Ｄに示すように、ゲートトレンチ１１および素子分離用トレンチ１８を埋め戻し、ｎ−型活性層４の表面を覆うようにポリシリコン層２８が形成される。次に、ポリシリコン層２８に、ｎ−型活性層４と反対の極性になるように、ｐ型不純物が拡散される。ｐ型不純物の拡散は、たとえば、ポリシリコン層２８にｐ型不純物を１．０×１０１５ｃｍ−２程度のドーズ量で注入した後、ｐ型不純物がゲートトレンチ１１および素子分離用トレンチ１８の底部に至るまで熱拡散処理を施すことにより行うことができる。
【００６９】
次に、ポリシリコン層２８上に、たとえば、スパッタ法によってシリサイド膜１４が形成される。シリサイド膜１４を形成することにより、後に形成されるゲート電極１３、ポリシリコン電極２１およびゲート配線１９の抵抗値を下げることができると共に、後に注入されるｎ型不純物がゲート電極１３、ポリシリコン電極２１およびゲート配線１９に混入することを防ぐことができる。
【００７０】
次に、図６Ｅに示すように、ゲート電極１３、ポリシリコン電極２１およびゲート配線１９を形成すべき領域を覆うレジストマスク２９が、シリサイド膜１４上に選択的に形成される。そして、当該開口を介してシリサイド膜１４およびポリシリコン層２８、ならびに、ゲート絶縁膜１２および素子分離用絶縁膜２０の不要な部分にエッチング処理が施される。これにより、ゲート電極１３、ポリシリコン電極２１およびゲート配線１９が一体的に形成される。ゲート電極１３、ポリシリコン電極２１およびゲート配線１９が形成された後、レジストマスク２９は除去される。
【００７１】
次に、図６Ｆに示すように、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９が形成されるべき領域以外の領域を選択的に覆うようにイオン注入マスク３０が形成される。そして、イオン注入マスク３０およびシリサイド膜１４を介して、ｎ型不純物が拡散される。ｎ型不純物の拡散は、たとえば、ｎ−型活性層４が露出した部分にｎ型不純物を１．０×１０１５ｃｍ−２程度のドーズ量で注入した後、熱拡散処理を施すことによって行うことができる。これにより、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９が形成される。イオン注入マスク３０は、熱拡散処理を施す前に除去される。
【００７２】
次に、図６Ｇに示すように、第１素子形成領域６および素子分離領域７を覆うように層間絶縁膜２３が形成される。次に、第１素子形成領域６において、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９を接続するためのソースコンタクト２４およびドレインコンタクト２５が、また、素子分離領域７においてゲート電極１３およびポリシリコン電極２１を接続するためのゲートコンタクト２６が、それぞれ層間絶縁膜２３を貫通して形成される。なお、ソースコンタクト２４、ドレインコンタクト２５およびゲートコンタクト２６が形成された後、各コンタクト２４，２５，２６は、図示しない配線に接続される。以上の工程を経て、本発明の第１実施形態に係る半導体装置１が製造される。
【００７３】
次に、図７および図８を参照して、本発明の第２実施形態について説明する。
図７は、本発明の第２実施形態に係る半導体装置３２の模式的な断面図である。図８は、ｎ＋型ソース領域３３およびｎ＋型ドレイン領域３４の不純物濃度を示すグラフである。
半導体装置３２が前述の第１実施形態に係る半導体装置１と相違する点は、複数の層を含むｎ＋型ソース領域およびｎ＋型ドレイン領域が形成されている点である。その他の構成は、半導体装置１の場合と同等の構成である。図７において、前述の図３（ａ）に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００７４】
なお、本実施形態では、複数の層を含むｎ＋型ソース領域およびｎ＋型ドレイン領域一例として、３つの層を含むｎ＋型ソース領域３３およびｎ＋型ドレイン領域３４について説明する。
ｎ＋型ソース領域３３は、ｎ−型活性層４の表面に形成されたｎ＋型ソース表面層３５と、さらにｎ＋型ソース表面層３５よりも下方のｎ−型活性層４に形成された複数の層（この実施形態では２つの層）からなるｎ＋型ソース埋め込み層３７とを含む。具体的には、ｎ＋型ソース埋め込み層３７は、その底部がＢＯＸ層２の上部と接するように形成されたｎ＋型ソース最深層４０と、ｎ＋型ソース表面層３５とｎ＋型ソース最深層４０との間に形成されたｎ＋型ソース中間層３９とを含む。
【００７５】
また、ｎ＋型ドレイン領域３４も同様に、ｎ−型活性層４の表面に形成されたｎ＋型ドレイン表面層３６と、ｎ＋型ドレイン表面層３６よりも下方のｎ−型活性層４に形成された複数の層（この実施形態では２つの層）からなるｎ＋型ドレイン埋め込み層３８とを含む。具体的には、ｎ＋型ドレイン埋め込み層３８は、その底部がＢＯＸ層２の上部と接するように形成されたｎ＋型ドレイン最深層４２と、ｎ＋型ドレイン表面層３６とｎ＋型ドレイン最深層４２との間に形成されたｎ＋型ドレイン中間層４１とを含む。
【００７６】
なお、図７では、ｎ＋型ソース表面層３５およびｎ＋型ドレイン表面層３６、ならびに、ｎ＋型ソース埋め込み層３７およびｎ＋型ドレイン埋め込み層３８の配置の一例として、各層が互いに間隔を空けて形成されている構成を示している。
次に、図８を参照して、ｎ＋型ソース領域３３およびｎ＋型ドレイン領域３４の不純物濃度について説明する。図８によれば、ｎ＋型ソース領域３３およびｎ＋型ドレイン領域３４における不純物濃度は、ｎ−型活性層４の表面から深さ方向に向けて、３つの極大値Ｍと２つの極小値ｍを有するように変化している。
【００７７】
この３つの極大値Ｍを含む領域が、ｎ＋型ソース表面層３５およびｎ＋型ソース埋め込み層３７、ならびに、ｎ＋型ドレイン表面層３６およびｎ＋型ドレイン埋め込み層３８が形成されている領域に対応している。また、２つの極小値ｍを含む領域が、ｎ＋型ソース表面層３５およびｎ＋型ソース埋め込み層３７における各々の層の間の領域、ならびに、ｎ＋型ドレイン表面層３６およびｎ＋型ドレイン埋め込み層３８における各々の層の間の領域に対応している。
【００７８】
３つの極大値Ｍにおける不純物濃度は、たとえば、１．０×１０１９ｃｍ−３〜１．０×１０２１ｃｍ−３である。なお、ｎ＋型ソース表面層３５およびｎ＋型ソース埋め込み層３７、ならびに、ｎ＋型ドレイン表面層３６およびｎ＋型ドレイン埋め込み層３８は、各々の層の間の領域において、薄く連なっていてもよい。
次に、図９を参照して、半導体装置３２の製造工程について説明する。図９は、図７の半導体装置３２の製造工程の一例を説明するための断面図である。
【００７９】
半導体装置３２の製造工程が前述の第１実施形態に係る半導体装置１の製造工程と相違する点は、図６Ｅの工程後に、図９の工程が行われる点である。図６Ａ〜図６Ｅまでの工程は、半導体装置１の製造工程の場合と同様であるので、説明を省略する。
半導体装置３２の製造工程では、図９に示すように、図６Ｆの工程と同様にイオン注入マスク３０が形成される。そして、イオン注入マスク３０を介して高電圧イオン注入法によって、ｎ型不純物がｎ−型活性層４の深さ方向に向けて選択的に注入される。
【００８０】
ｎ＋型ソース表面層３５およびｎ＋型ドレイン表面層３６を形成する際のドーピングエネルギは、たとえば、３０ｋｅＶ〜７０ｋｅＶである。また、ｎ＋型ソース中間層３９およびｎ＋型ドレイン中間層４１を形成する際のドーピングエネルギは、たとえば、１５０ｋｅＶ〜６００ｋｅＶである。また、ｎ＋型ソース最深層４０およびｎ＋型ドレイン最深層４１を形成する際のドーピングエネルギは、たとえば、３００ｋｅＶ〜１３００ｋｅＶである。
【００８１】
次に、ｎ−型活性層４に熱拡散処理が施される。これにより、ｎ−型活性層４に注入されたｎ型不純物が拡散して、図８のような不純物濃度を有するｎ＋型ソース表面層３５およびｎ＋型ドレイン表面層３６、ならびに、ｎ＋型ソース埋め込み層３７およびｎ＋型ドレイン埋め込み層３８が形成される。なお、イオン注入マスク３０は、熱拡散処理を施す前に除去される。そして、図６Ｇと同様の工程を経て、半導体装置３２が形成される。
【００８２】
以上のように、半導体装置３２の構成によれば、高電圧イオン注入法により、３つの層を含むｎ＋型ソース領域３３およびｎ＋型ドレイン領域３４がｎ−型活性層４の表面から深さ方向に亘ってそれぞれ形成されている。このとき、ｎ＋型ソース領域３３の各層３５，３９，４０における電気力線およびｎ＋型ドレイン領域３４の各層３６，４１，４２における電気力線は、ｎ−型活性層４の表面から深さ方向に亘って概ね均等に分布している。
【００８３】
すなわち、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９の各層によって挟まれたｎ−型活性層４の各領域において、直線状の電気力線が形成される（図７の二点鎖線で示した直線参照）。ｎ−型活性層４の表面から深さ方向に亘って、比較的多くの電気力線を描いているが、これは比較的に良好に電流を流すことができることを示している。
しかも、各電気力線は、ｎ−型活性層４の表面から深さ方向に亘って概ね均等に分布しているので、ｎ＋型ソース領域３３およびｎ＋型ドレイン領域３４における電流のばらつきを効果的に抑制することができる。その結果、動作抵抗値の増加を効果的に抑制することができる半導体装置を提供することができる。
【００８４】
次に、図１０および図１１を参照して、本発明の第３実施形態について説明する。
図１０は、本発明の第３実施形態に係る半導体装置４３の模式的な拡大平面図である。図１１は、図１０における切断面線XI−XIから見た断面図である。
半導体装置４３が前述の第１実施形態に係る半導体装置１と相違する点は、ｎ＋型ドレイン領域９に替えて、ｎ＋型ドレイン領域４４が形成されている点である。その他の構成は、半導体装置１の場合と同等の構成である。図１０および図１１において、前述の図２および図３（ａ）に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００８５】
半導体装置４３では、ｎ＋型ドレイン領域４４が、ゲートトレンチ群１０の端部との間に所定の間隔が空くように形成されている。つまり、ｎ＋型ドレイン領域４４とゲートトレンチ群１０との間にｎ−型活性層４からなる耐圧保持領域５８がゲートトレンチ１１に跨って介在している。ｎ＋型ドレイン領域４４の側面とゲートトレンチ群１０の端部との間の距離、すなわち、耐圧保持領域５８の厚さＤはたとえば、０．５μｍ〜１００μｍである。
【００８６】
前述の第１実施形態における半導体装置１では、ｎ＋型ドレイン領域４４に電圧を加えた際、空乏層の延びる余地がなく、ドレイン・ゲート耐圧は、ゲート絶縁膜１２の耐圧で制限されていたが、第３実施形態における半導体装置４３では、耐圧保持領域５８方向に空乏層を延ばすことができるため、素子のドレイン・ゲート耐圧を大幅に向上させることができる。
【００８７】
次に、図１２および図１３を参照して、本発明の第４実施形態について説明する。
図１２は、本発明の第４実施形態に係る半導体装置４５の模式的な拡大平面図である。図１３は、図１２における切断面線XIII−XIIIから見た断面図である。
半導体装置４５が前述の第１実施形態に係る半導体装置１と相違する点は、ｎ＋型ソース領域８およびｎ＋型ドレイン領域９に替えて、ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７が形成されている点である。その他の構成は、半導体装置１の場合と同等の構成である。図１２および図１３において、前述の図２および図３（ａ）に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００８８】
半導体装置４５におけるｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７は、前述の半導体装置１におけるｎ＋型ソース領域８およびｎ＋型ドレイン領域９と同様に、ｎ−型活性層４の表面の法線方向から見た平面視において、ストライプ状に形成されており、互いに間隔を空けて交互に配列されている。
ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７は、いずれも、ｎ−型活性層４の表面から深さ方向に向けて形成された比較的に高濃度な高濃度領域と、当該高濃度領域から当該深さ方向に直交する方向に向けて連続的に濃度が薄くなるように形成された低濃度領域とを含む。
【００８９】
本実施形態では、高濃度領域および低濃度領域の一例として、高濃度領域４８と、高濃度領域４８の周縁部に形成された低濃度領域４９とを含むｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７について説明する。
ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７は、いずれも、ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７の中央部分にストライプ状に形成された比較的に高濃度な高濃度領域４８と、高濃度領域４８の周囲を取り囲むように形成された高濃度領域４８よりも低濃度な低濃度領域４９と含む。
【００９０】
ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７の高濃度領域４８は、ｎ−型活性層４の表面を掘り下げて形成されたストライプ状の高濃度領域用トレンチ５０に、ｎ型不純物が注入されたポリシリコンが埋め込まれて形成されている。高濃度領域用トレンチ５０の底部は、ＢＯＸ層３の上部に接するように形成されている。高濃度領域４８の不純物濃度は、たとえば、１．０×１０１９ｃｍ−３〜１．０×１０２１ｃｍ−３である。
【００９１】
他方、ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７の低濃度領域４９は、高濃度領域４８のポリシリコンに注入されたｎ型不純物がｎ−型活性層４に拡散することにより形成されている。なお、高濃度領域４８の底部および低濃度領域４９の底部は、いずれもＢＯＸ層３の上部に接するように形成されている。
半導体装置４５におけるゲートトレンチ群１０の側面は、ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７の低濃度領域４９と接するように形成されている。すなわち、ゲートトレンチ群１０に形成された各ゲートトレンチ１１の端部は、ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７の低濃度領域４９と接するように形成されている。
【００９２】
次に、図１４Ａ〜図１４Ｊを参照して、半導体装置４５の製造工程を説明する。図１４Ａ〜図１４Ｊは、図１３の半導体装置４５の製造工程の一例を説明するための断面図である。
半導体装置４５を製造するには、図１４Ａに示すように、前述の第１実施形態と同様に、ＳＯＩ基板５が用意される。
【００９３】
次に、図１４Ｂに示すように、ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７の高濃度領域４８を形成すべき領域に選択的に開口を有するハードマスク５１が形成される。次に、ハードマスク５１を介してｎ−型活性層４にエッチング処理が施されて、図１４Ｃに示すように、高濃度領域用トレンチ５０が形成される。高濃度領域用トレンチ５０が形成された後、ハードマスク５１は除去される。
【００９４】
次に、図１４Ｄに示すように、高濃度領域用トレンチ５０を埋め戻して、ｎ−型活性層４の表面を覆うようにｎ型不純物が添加されたポリシリコンが堆積される。ポリシリコンの堆積は、ＣＶＤ法により行うことができる。次に、高濃度領域用トレンチ５０に埋め込まれたポリシリコンがｎ−型活性層４の表面とほぼ面一になるように、不要なポリシリコンにエッチバックが施される。これにより、ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７の高濃度領域４８が形成される。
【００９５】
次に、図１４Ｅに示すように、ｎ−型活性層４の表面にゲートトレンチ１１および２つの素子分離用トレンチ１８を形成すべき領域に選択的に開口を有するハードマスク５２が形成される。
次に、図１４Ｆに示すように、ハードマスク５２を介してｎ−型活性層４にエッチング処理を施すことにより、ゲートトレンチ１１および素子分離用トレンチ１８が形成される。この際、各ゲートトレンチ１１の間の間隔、および、２つの素子分離用トレンチ１８の間の間隔は、いずれもｎ−型活性層４の表面から深さ方向に沿って、一定の間隔になるように形成される。また、ゲートトレンチ１１および素子分離用トレンチ１８の底部は、いずれもＢＯＸ層３の上部に至る深さまで形成される。ゲートトレンチ１１および素子分離用トレンチ１８が形成された後、ハードマスク５２は除去される。
【００９６】
次に、図１４Ｇに示すように、ゲートトレンチ１１および素子分離用トレンチ１８の各底面および側面を含むｎ−型活性層４の表面に熱酸化処理が施されて、ゲート絶縁膜１２および素子分離用絶縁膜２０が一体的に形成される。
この際に、高濃度領域用トレンチ５０に埋め込まれたポリシリコンに注入されたｎ型不純物がｎ−型活性層４に拡散して、ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７の低濃度領域４９が形成される。ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７の低濃度領域４９は、ゲートトレンチ１１の側面に露出するように形成される。
【００９７】
次に、図１４Ｈに示すように、ゲートトレンチ１１および素子分離用トレンチ１８を埋め戻し、ｎ−型活性層４の表面を覆うようにポリシリコン層２８が形成される。次に、ポリシリコン層２８に、ｎ−型活性層４と反対の極性になるように、ｐ型不純物が拡散される。ｐ型不純物の拡散は、たとえば、イオン注入法によりｐ型不純物を１．０×１０１５ｃｍ−２程度のドーズ量で注入した後、ｐ型不純物がゲートトレンチ１１および素子分離用トレンチ１８の底部に至るまで熱拡散処理を施すことにより行うことができる。
【００９８】
次に、ポリシリコン層２８上に、たとえば、スパッタ法によってシリサイド膜１４が形成される。シリサイド膜１４を形成することにより、後に形成されるゲート電極１３、ポリシリコン電極２１およびゲート配線１９の抵抗値を下げることができると共に、後に注入されるｎ型不純物がゲート電極１３、ポリシリコン電極２１およびゲート配線１９に混入することを防ぐことができる。
【００９９】
次に、図１４Ｉに示すように、ゲート電極１３、ポリシリコン電極２１およびゲート配線１９を形成すべき領域を選択的に覆う開口を有するレジストマスク５３が、シリサイド膜１４上に形成される。そして、当該開口を介してシリサイド膜１４およびポリシリコン層２８、ならびに、ゲート絶縁膜１２および素子分離用絶縁膜２０の不要な部分にエッチング処理が施される。これにより、ゲート電極１３、ポリシリコン電極２１およびゲート配線１９が一体的に形成される。ゲート電極１３、ポリシリコン電極２１およびゲート配線１９が形成された後、レジストマスク５３は除去される。
【０１００】
次に、図１４Ｊに示すように、第１素子形成領域６および素子分離領域７を覆うように層間絶縁膜２３が形成される。次に、第１素子形成領域６においてｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７を接続するためのソースコンタクト２４およびドレインコンタクト２５が、また、素子分離領域７においてゲート電極１３およびポリシリコン電極２１を接続するためのゲートコンタクト２６が、それぞれ層間絶縁膜２３を貫通して形成される。なお、ソースコンタクト２４、ドレインコンタクト２５およびゲートコンタクト２６が形成された後、各コンタクト２４，２５，２６は、図示しない配線に接続される。以上の工程を経て、本発明の第４実施形態に係る半導体装置４５が製造される。
【０１０１】
以上のように、半導体装置４５では、ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７が、高濃度領域用トレンチ５０に埋め込まれたｎ型不純物を含むポリシリコンによって、ｎ−型活性層４の表面からＢＯＸ層３の上部に至る深さまで均一に形成されている。したがって、ｎ−型チャネル領域１５の全域に亘って、チャネル幅を確保することができる。
【０１０２】
また、半導体装置４５では、ｎ＋型ソース領域４６における電気力線およびｎ＋型ドレイン領域４７における電気力線を、ｎ−型活性層４の表面からＢＯＸ層３の上部に亘って一定にすることができる。これにより、ｎ＋型ソース領域４６およびｎ＋型ドレイン領域４７を流れる電流のばらつきを効果的に抑制することができる。その結果、半導体装置４５の動作抵抗値の増加を効果的に抑制することができる。
【０１０３】
次に、図１５および図１６を参照して、本発明の第５実施形態に係る半導体装置６０について説明する。
図１５は、本発明の第５実施形態に係る半導体装置６０の模式的な拡大平面図である。図１６は、図１５における切断面線XVI−XVIから見た断面図である。
半導体装置６０は、本発明の半導体層の一例としてのエピタキシャル基板６１を含む。エピタキシャル基板６１は、ｐ型の半導体基板６２と、半導体基板６２上に形成され、半導体基板６２よりも低濃度なｐ型のエピタキシャル層６３とを含む。半導体基板６２は、たとえばシリコン基板であり、その不純物濃度は、１．０×１０１７ｃｍ−３〜１．０×１０１９ｃｍ−３である。エピタキシャル層６３は、たとえば、３μｍ〜１０μｍの層厚で形成されており、その不純物濃度は、５．０×１０１４ｃｍ−３〜５．０×１０１５ｃｍ−３である。エピタキシャル層６３には、素子形成領域６５と外周領域とを区画するｎ−型ウェル領域６４が形成されている。
【０１０４】
本実施形態では、ｎ−型ウェル領域の一例として、エピタキシャル層６３の表面の法線方向から見た平面視において矩形状に形成されたｎ−型ウェル領域６４について説明する。ｎ−型ウェル領域６４の底部は、エピタキシャル層６３の表面から０．５μｍ〜５μｍの深さ位置に形成されている。ｎ−型ウェル領域６４の不純物濃度は、３．０×１０１５ｃｍ−３〜５．０×１０１６ｃｍ−３である。
【０１０５】
ｎ−型ウェル領域６４には、前述の第１実施形態における半導体装置１と同様に、エピタキシャル層６３の表面において横方向に間隔を空けて形成された複数のｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７と、それぞれがｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７に跨るように形成されていて、互いに間隔を空けて配列された複数のゲートトレンチ６９により構成されているゲートトレンチ群６８とを含む。
【０１０６】
ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７は、平面視において、ストライプ状に形成されており、互いに間隔を空けて交互に配列されている。ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７は、その長手方向における一端および他端がいずれもｎ−型ウェル領域６４とエピタキシャル層６３との境界Ｂから、一定の距離を空けた位置となるように形成されている。
【０１０７】
ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７は、ｎ−型ウェル領域６４の表面において、同一の深さで形成されている。ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７のそれぞれの底部は、たとえば、ｎ−型ウェル領域６４の表面から、０．２μｍ〜１．０μｍに至る深さまで形成されている。ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７の不純物濃度は、たとえば、１．０×１０１９ｃｍ−３〜１．０×１０２１ｃｍ−３である。
【０１０８】
ゲートトレンチ群６８は、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７と同様に、平面視においてストライプ状に配列されており、エピタキシャル層６３の表面において横方向に間隔を空けて形成されている。すなわち、ゲートトレンチ群６８は、互いに間隔を空けて交互に配列されたｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７の間の領域に、それぞれ形成されている。
【０１０９】
ゲートトレンチ群６８におけるゲートトレンチ６９は、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７の間の間隔と同一の幅で形成されており、一対のｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７に挟み込まれるように形成されている。換言すれば、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７は、それぞれゲートトレンチ６９の端部に接するように形成されていて、ゲートトレンチ６９により完全に分離されている。
【０１１０】
ゲートトレンチ６９は、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７の長手方向におけるそれぞれの端部を跨る位置に形成されている。これにより、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７は、当該端部において、ゲートトレンチ６９により完全に分離されている。
さらに、ゲートトレンチ群６８は、ゲートトレンチ群６８の長手方向における両端部において、ｎ−型ウェル領域６４とエピタキシャル層６３との境界Ｂを跨ぐように形成されたサブトレンチ７７を含む。サブトレンチ７７は、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７を直接跨るものではないが、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７が当該端部とｎ−型ウェル領域６４とエピタキシャル層６３との境界Ｂとの間の領域において導通することを防止するために形成されている。
【０１１１】
ゲートトレンチ６９は、ｎ−型ウェル領域６４の表面から深さ方向に向けて掘り下げるように形成されている。また、ゲートトレンチ６９の底部は、断面視において、ｎ−型ウェル領域６４の底部を貫いて、エピタキシャル層６３に至るように形成されている。また、各ゲートトレンチ６９の間の間隔は、その深さ方向に沿って一定に形成されている。つまり、各ゲートトレンチ６９の側面は、エピタキシャル層６３の表面に対してほぼ直角（９０°の角度）になるように形成されている。
【０１１２】
ゲートトレンチ６９とエピタキシャル層６３とが接する部分には、エピタキシャル層６３よりも高濃度なｐ型不純物領域７０が形成されている。ｐ型不純物領域７０の不純物濃度は、たとえば、５．０×１０１６ｃｍ−３〜１．０×１０１８ｃｍ−３である。
ゲートトレンチ６９の側面および底部、ならびに、各ゲートトレンチ６９の間におけるｎ−型ウェル領域６４の表面を覆うように、ゲート絶縁膜７１が形成されている。ゲート絶縁膜７１は、たとえば、ｎ−型ウェル領域６４の表面を酸化させて形成したシリコン酸化膜である。なお、ゲート絶縁膜７１の膜厚は、たとえば、数ｎｍ〜１００ｎｍであるが、半導体装置６０の仕様に応じて適宜変更可能である。
【０１１３】
ゲートトレンチ６９には、ゲート絶縁膜７１を介してゲート電極７２が埋め込まれている。ゲート電極７２は、たとえば、ｐ型の不純物が注入されたポリシリコンを含む電極材料からなる。ゲート電極７２の不純物濃度は、たとえば、１．０×１０１９ｃｍ−３〜５．０×１０２０ｃｍ−３である。
ゲートトレンチ群６８において、隣り合うゲートトレンチ６９によって挟まれた領域に、ｎ−型ウェル領域６４からなり、ｎ＋型ドレイン領域６７からｎ＋型ソース領域６６に延びる方向に沿ったチャネル長を有するｎ−型チャネル領域７４が形成されている。ゲートトレンチ６９が形成されていない領域では、ゲート絶縁膜７１を介してｎ−型ウェル領域６４の表面に形成されたゲート電極７２が、ｎ−型チャネル領域７４と対向している。
【０１１４】
各ゲートトレンチ６９の間の間隔、すなわち、平面視におけるｎ−型チャネル領域７４の厚さは、前述の第１実施形態における半導体装置１と同様に、ｎ−型チャネル領域７４とゲート電極７２との間のビルトインポテンシャルによって発生する空乏層の幅の２倍以下に形成されている。
素子形成領域６５の外周領域におけるゲートトレンチ群６８の長手方向の両端部側には、矩形状のコンタクト領域７６が形成されている。コンタクト領域７６およびゲートトレンチ群６８が形成された領域を覆うように、ゲート配線７５が形成されている。ゲート配線７５は、複数のゲート電極７２に跨るように形成されていて、複数のゲート電極７２に対して共通の配線となっている。ゲート配線７５は、ゲート電極７２と同一材料で形成されている。
【０１１５】
そして、素子形成領域６５および素子形成領域６５の外周領域全体を覆うように、層間絶縁膜７８が形成されている。
素子形成領域６５には、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７を接続するためのソースコンタクト７９およびドレインコンタクト８０が、それぞれ層間絶縁膜７８を貫通して形成されている。ソースコンタクト７９およびドレインコンタクト８０は、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７とそれぞれオーミック接合されている。
【０１１６】
また、コンタクト領域７６には、ゲート配線７５を接続するためのゲートコンタクト８１が、層間絶縁膜７８を貫通してゲート配線７５上に形成されている。これにより、ゲートコンタクト８１は、ゲート配線７５を介してゲート電極７２に接続される。
次に、図１７Ａ〜図１７Ｉを参照して、半導体装置６０の製造工程を説明する。図１７Ａ〜図１７Ｉは、図１５の半導体装置６０の製造工程の一例を説明するための断面図である。
【０１１７】
半導体装置６０を製造するには、図１７Ａに示すように、エピタキシャル基板６１が用意される。次に、ｎ−型ウェル領域６４を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｎ型不純物が注入される。これにより、素子形成領域６５と外周領域とを区画するｎ−型ウェル領域６４がエピタキシャル層６３に形成される。ｎ−型ウェル領域６４が形成された後、イオン注入マスクは除去される。
【０１１８】
次に、図１７Ｂに示すように、ｎ−型ウェル領域６４の表面にゲートトレンチ６９を形成すべき領域に選択的に開口を有するハードマスク８２が形成される。
次に、図１７Ｃに示すように、ハードマスク８２を介してｎ−型ウェル領域６４にエッチング処理を施すことにより、ゲートトレンチ６９が形成される。この際に、各ゲートトレンチ６９の間の間隔は、その深さ方向に沿って一定に形成される。また、ゲートトレンチ６９の底部は、断面視において、ｎ−型ウェル領域６４の底部を貫いて、エピタキシャル層６３に至るように形成される。
【０１１９】
次に、図１７Ｄに示すように、ハードマスク８２をイオン注入マスクとして、ゲートトレンチ６９とエピタキシャル層６３とが接する部分にｐ型不純物を注入して、エピタキシャル層６３よりも高濃度なｐ型不純物領域７０が形成される。ｐ型不純物領域７０が形成された後、ハードマスク８２が除去される。
次に、図１７Ｅに示すように、ゲートトレンチ６９の底面および側面を含む、ｎ−型ウェル領域６４（エピタキシャル層６３）の表面に熱酸化処理が施されて、ゲート絶縁膜７１が形成される。
【０１２０】
次に、図１７Ｆに示すように、ゲートトレンチ６９を埋め戻し、エピタキシャル層６３およびｎ−型ウェル領域６４の表面を覆うようにポリシリコン層８３が形成される。次に、ポリシリコン層８３に、ｎ−型ウェル領域６４と反対の極性になるように、ｐ型不純物が拡散される。ｐ型不純物の拡散は、たとえば、イオン注入法によりｐ型不純物を１．０×１０１５ｃｍ−２程度のドーズ量でポリシリコン層８３に注入した後、ｐ型不純物がゲートトレンチ６９の底部に至るまで熱拡散処理を施すことにより行うことができる。
【０１２１】
次に、ゲートトレンチ６９上に、たとえば、スパッタ法によってシリサイド膜７３が形成される。シリサイド膜７３を形成することにより、後に形成されるゲート電極７２およびゲート配線７５の抵抗値を下げることができると共に、後に注入されるｎ型不純物がゲート電極７２およびゲート配線７５に混入することを防ぐことができる。
次に、図１７Ｇに示すように、ゲート電極７２およびゲート配線７５を形成すべき領域を覆うレジストマスク８４が、シリサイド膜７３上に選択的に形成される。そして、当該開口を介してシリサイド膜７３、ポリシリコン層８３、および、ゲート絶縁膜７１の不要な部分にエッチング処理が施される。これにより、ゲート電極７２およびゲート配線７５が形成される。ゲート電極７２およびゲート配線７５が形成された後、レジストマスク８４は除去される。
【０１２２】
次に、図１７Ｈに示すように、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７が形成される領域以外の領域を選択的に覆うイオン注入マスク８５が形成される。そして、イオン注入マスク８５およびシリサイド膜７３を介して、ｎ型不純物が拡散される。ｎ型不純物の拡散は、たとえば、ｎ−型ウェル領域６４が露出した部分にｎ型不純物を１．０×１０１５ｃｍ−２〜５．０×１０１５ｃｍ−２程度のドーズ量で注入した後、熱拡散処理を施すことによって行うことができる。これにより、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７が形成される。イオン注入マスク８５は、熱拡散処理を施す前に除去される。
【０１２３】
次に、図１７Ｉに示すように、素子形成領域６５および素子形成領域６５の外周領域全体を覆うように、層間絶縁膜７８が形成される。次に、素子形成領域６５においてｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７を接続するためのソースコンタクト７９およびドレインコンタクト８０が、また、コンタクト領域７６においてゲート電極７２およびゲート配線７５を接続するためのゲートコンタクト８１が、それぞれ層間絶縁膜７８を貫通して形成される。なお、ソースコンタクト７９、ドレインコンタクト８０およびゲートコンタクト８１が形成された後、各コンタクト７９，８０，８１は、図示しない配線に接続される。以上の工程を経て、本発明の第５実施形態に係る半導体装置６０が製造される。
【０１２４】
以上のように、第５実施形態に係る半導体装置６０では、前述の第１〜第４実施形態に係る半導体装置１，３２，４３，４５と異なり、高価なＳＯＩ基板５を形成しなくとも、前述の半導体装置１と同様の効果を発揮することができる。
また、半導体装置６０では、ゲートトレンチ６９とエピタキシャル層６３とが接する部分にｐ型不純物領域７０が形成されているので、エピタキシャル層６３に添加されたｐ型不純物が、ゲート絶縁膜７１に吸収されｐ型濃度が低下することを効果的に抑制することができる。これにより、ゲートトレンチ６９と接する部分におけるエピタキシャル層６３が反対の極性であるｎ型に反転することを抑制することができる。その結果、ｎ＋型ソース領域６６およびｎ＋型ドレイン領域６７間がｎ−型ウェル領域６４の下部を介して導通することを効果的に抑制することができる。
【０１２５】
次に、図１８を参照して、本発明の第６実施形態に係る半導体装置８６について説明する。
図１８は、本発明の第６実施形態に係る半導体装置８６の模式的な断面図である。半導体装置８６が前述の第５実施形態に係る半導体装置６０と相違する点は、ゲートトレンチ６９に替えて、ゲートトレンチ８７が形成されている点である。その他の構成は、半導体装置６０の場合と同等の構成である。図１８において、前述の図１６に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【０１２６】
半導体装置８６におけるゲートトレンチ８７の底部は、前述のゲートトレンチ６９と異なり、断面視において、エピタキシャル層６３の底部を貫いて、半導体基板６２に至るように形成されている。
以上のように、半導体装置８６の構成によれば、エピタキシャル層６３よりも高濃度な半導体基板６２を利用することにより、前述の半導体装置６０のようなｐ型不純物領域７０を形成しなくとも、前述の半導体装置６０と同様の効果を発揮することができる。
【０１２７】
また、ｐ型不純物領域７０を形成しなくてもよいので、前述の半導体装置６０における製造工程を簡略化（すなわち、図１７Ｄの工程を省略）することができる。
次に、図１９を参照して、本発明の第７実施形態に係る半導体装置９１について説明する。
図１９は、本発明の第７実施形態に係る半導体装置９１の模式的な断面図である。図１９（ａ）は、前述の第１実施形態に係る第１素子形成領域６と、第２素子形成領域９２とを示す模式的な断面図であり、図１９（ｂ）は、第３素子形成領域９３と、第４素子形成領域９４と、第５素子形成領域９５とを示す模式的な断面図である。なお、第１素子形成領域６の構成は、前述の第１実施形態において説明した通りであるので、同様の符号を付して、説明を省略する。
【０１２８】
半導体装置９１は、Ｌ−ＭＯＳＳＩＴが形成された第１素子形成領域６と、ＣＭＯＳが形成された第２素子形成領域９２と、バイポーラトランジスタが形成された第３素子形成領域９３と、キャパシタンスが形成された第４素子形成領域９４と、レジスタンスが形成された第５素子形成領域９５とを含む。第１〜第５素子形成領域６，９２，９３，９４，９５は、それぞれ素子分離領域７によって区画されている。
【０１２９】
まず、図１９（ａ）を参照して、第２素子形成領域９２について説明する。第２素子形成領域９２は、ｎ−ＭＯＳ領域９６とｐ−ＭＯＳ領域９７とを含む。
ｎ−ＭＯＳ領域９６におけるｎ−型活性層４の表面には、ｐ型ウェル領域９８が形成されている。ｐ型ウェル領域９８は、たとえば、第１素子形成領域６におけるｎ＋型ソース領域８およびｎ＋型ドレイン領域９よりも深く形成されており、ｎ−型活性層４の表面から、０．８μｍ〜３μｍに至る深さまで形成されている。ｐ型ウェル領域９８の不純物濃度は、たとえば、１．０×１０１６ｃｍ−３〜１．０×１０１７ｃｍ−３である。
【０１３０】
ｐ型ウェル領域９８の素子分離領域７側の側面は、素子分離用トレンチ１８の側面と接しており、ｐ型ウェル領域９８の素子分離領域７と反対側の側面は、後述するｎ型ウェル領域１０５の側面と接している。
ｐ型ウェル領域９８の内方領域には、ｎ＋型のｎ−ＭＯＳ用ソース領域９９およびｎ−ＭＯＳ用ドレイン領域１００と、ｐ＋型ウェルコンタクト領域１０１とが互いに間隔を空けて選択的に形成されている。
【０１３１】
ｎ−ＭＯＳ用ソース領域９９およびｎ−ＭＯＳ用ドレイン領域１００は、前述の第１素子形成領域６におけるｎ＋型ソース領域８およびｎ＋型ドレイン領域９と同一深さおよび同一濃度で形成されている。
ｐ＋型ウェルコンタクト領域１０１は、ｎ−ＭＯＳ用ソース領域９９およびｎ−ＭＯＳ用ドレイン領域１００とほぼ同一の深さで形成されている。ｐ＋型ウェルコンタクト領域１０１の不純物濃度は、たとえば、１．０×１０１９ｃｍ−３〜１．０×１０２０ｃｍ−３である。
【０１３２】
ｎ−ＭＯＳ領域９６におけるｎ−型活性層４の表面には、ｎ−ＭＯＳ用ゲート酸化膜１０２を介してｎ−ＭＯＳ用ゲート電極１０３が形成されており、ｎ−ＭＯＳ用ソース領域９９およびｎ−ＭＯＳ用ドレイン領域１００との間の領域に、ｎ−ＭＯＳ領域９６のｎ−ＭＯＳ用チャネル領域１０４が形成される。つまり、ｎ−ＭＯＳ用ゲート電極１０３は、ｎ−ＭＯＳ用ゲート酸化膜１０２を介してｎ−ＭＯＳ用チャネル領域１０４に対向するように形成されている。
【０１３３】
ｎ−ＭＯＳ用ゲート電極１０３は、第１素子形成領域６に形成されたゲート配線１９と一体的に連なるように形成されている。すなわち、ゲートコンタクト２６（図１および図２参照）を介してｎ−ＭＯＳ用ゲート電極１０３に電力が供給される。ｎ−ＭＯＳ用ゲート電極１０３上には、シリサイド膜１４が形成されている。
ｐ−ＭＯＳ領域９７におけるｎ−型活性層４の表面には、ｎ型ウェル領域１０５が形成されている。ｎ型ウェル領域１０５は、ｐ型ウェル領域９８とほぼ同一深さに形成されている。ｎ型ウェル領域１０５の不純物濃度は、たとえば、１．０×１０１６ｃｍ−３〜１．０×１０１７ｃｍ−３である。
【０１３４】
ｎ型ウェル領域１０５の素子分離領域７側の側面は、素子分離用トレンチ１８の側面と接しており、ｎ型ウェル領域１０５の素子分離領域７と反対側の側面は、ｐ型ウェル領域９８の側面と接している。
ｎ型ウェル領域１０５の内方領域には、ｐ＋型のｐ−ＭＯＳ用ソース領域１０６およびｐ−ＭＯＳ用ドレイン領域１０７と、ｎ＋型ウェルコンタクト領域１０８とが互いに間隔を空けて選択的に形成されている。
【０１３５】
ｐ−ＭＯＳ用ソース領域１０６およびｐ−ＭＯＳ用ドレイン領域１０７は、ｎ−ＭＯＳ領域９６におけるｐ＋型ウェルコンタクト領域１０１とほぼ同一の深さおよび同一濃度で形成されている。
ｎ＋型ウェルコンタクト領域１０８は、前述の第１素子形成領域６におけるｎ＋型ソース領域８およびｎ＋型ドレイン領域９と同一深さおよび同一濃度で形成されている。
【０１３６】
ｐ−ＭＯＳ領域９７におけるｎ−型活性層４の表面には、ｐ−ＭＯＳ用ゲート酸化膜１０９を介してｐ−ＭＯＳ用ゲート電極１１０が形成されており、ｐ−ＭＯＳ用ソース領域１０６およびｐ−ＭＯＳ用ドレイン領域１０７との間の領域に、ｐ−ＭＯＳ領域９７のｐ−ＭＯＳ用チャネル領域１１１が形成される。つまり、ｐ−ＭＯＳ用ゲート電極１１０は、ｐ−ＭＯＳ用ゲート酸化膜１０９を介してｐ−ＭＯＳ用チャネル領域１１１に対向するように形成されている。
【０１３７】
ｐ−ＭＯＳ用ゲート電極１１０は、ｎ−ＭＯＳ用ゲート電極１０３と同様に、第１素子形成領域６に形成されたゲート配線１９と一体的に連なるように形成されている。すなわち、ゲートコンタクト２６（図１および図２参照）を介してｐ−ＭＯＳ用ゲート電極１１０に電力が供給される。ｐ−ＭＯＳ用ゲート電極１１０上には、シリサイド膜１４が形成されている。このように、第２素子形成領域９２には、ＣＭＯＳが形成されている。
【０１３８】
次に、図１９（ｂ）を参照して、第３素子形成領域９３について説明する。第３素子形成領域９３は、ｎ−型活性層４の表面に形成されたｐ型ベース領域１１２と、ｐ型ベース領域１１２の内方領域に、互いに間隔を空けて選択的に形成されたｐ＋型ベース１１３およびｎ＋型エミッタ１１４と、ｐ型ベース領域１１２外の領域に選択的に形成されたｎ＋型コレクタ１１５とを含む。
【０１３９】
ｐ型ベース領域１１２は、たとえば、第２素子形成領域９２におけるｐ型ウェル領域９８と同一深さおよび同一濃度で形成されている。また、ｐ＋型ベース１１３は、第２素子形成領域９２におけるｐ−ＭＯＳ用ソース領域１０６およびｐ−ＭＯＳ用ドレイン領域１０７と同一深さおよび同一濃度で形成されている。また、ｎ＋型エミッタ１１４およびｎ＋型コレクタ１１５は、たとえば、第１素子形成領域６におけるｎ＋型ソース領域８およびｎ＋型ドレイン領域９と同一深さおよび同一濃度で形成されている。このように、第３素子形成領域９３には、バイポーラトランジスタが形成されている。
【０１４０】
次に、第４素子形成領域９４について説明する。第４素子形成領域９４は、ｎ−型活性層４の表面に形成されたキャパシタ用電極層１１６と、キャパシタ用電極層１１６の表面を選択的に掘り下げて形成された複数のキャパシタ用トレンチ１１７とを含む。
キャパシタ用電極層１１６は、素子分離領域７の素子分離用トレンチ１８の側面から一定の距離を空けて形成されている。キャパシタ用電極層１１６は、たとえばｎ型拡散からなり、その不純物濃度は、１．０×１０１６ｃｍ−３〜１．０×１０２０ｃｍ−３である。
【０１４１】
複数のキャパシタ用トレンチ１１７は、第１素子形成領域６におけるゲートトレンチ１１と同一形状および深さで形成されている。つまり、複数のキャパシタ用トレンチ１１７の底部は、キャパシタ用電極層１１６の底部を貫通して、ＢＯＸ層３の上部と接するように形成されている。そして、キャパシタ用トレンチ１１７には、キャパシタ用絶縁膜１１８を介してキャパシタ用電極１１９が埋め込まれている。キャパシタ用電極１１９は、たとえば、第１素子形成領域６におけるゲート電極１３と同一の材料および同一の膜厚で形成されている。
【０１４２】
複数のキャパシタ用トレンチ１１７の間の領域、および素子分離用トレンチ１８とキャパシタ用トレンチ１１７との間の領域におけるキャパシタ用電極層１１６の表面には、ｎ＋型不純物領域１２０が形成されている。ｎ＋型不純物領域１２０は、たとえば、第１素子形成領域６におけるｎ＋型ソース領域８およびｎ＋型ドレイン領域９と同一深さおよび同一濃度で形成されている。このように、第４素子形成領域９４には、キャパシタンスが形成されている。
【０１４３】
次に、第５素子形成領域９５について説明する。第５素子形成領域９５は、素子分離領域７に区画された領域全体に形成されたｐ型の不純物領域１２１と、不純物領域１２１の内方領域において、互いに間隔を空けて選択的に形成された第１ｐ＋型不純物領域１２２および第２ｐ＋型不純物領域１２３とを含む。
ｐ型の不純物領域１２１は、たとえば、第２素子形成領域９２におけるｐ型ウェル領域９８と同一深さおよび同一濃度で形成されている。また、第１ｐ＋型不純物領域１２２および第２ｐ＋型不純物領域１２３は、たとえば、第２素子形成領域９２におけるｐ−ＭＯＳ用ソース領域１０６およびｐ−ＭＯＳ用ドレイン領域１０７と同一深さおよび同一濃度で形成されている。このように、第５素子形成領域９５には、レジスタンスが形成されている。
【０１４４】
そして、第１〜第５素子形成領域６，９２，９３，９４，９５を覆うように層間絶縁膜２３が形成されている。
第１素子形成領域６におけるソースコンタクト２４、ドレインコンタクト２５およびゲートコンタクト２６は、層間絶縁膜２３上に配置された電極１３２にそれぞれ接続されている。
【０１４５】
第２素子形成領域９２には、ｎ−ＭＯＳ用ソース領域９９、ｎ−ＭＯＳ用ドレイン領域１００、ｐ＋型ウェルコンタクト領域１０１、ｐ−ＭＯＳ用ソース領域１０６、ｐ−ＭＯＳ用ドレイン領域１０７、および、ｎ＋型ウェルコンタクト領域１０８を接続するためのコンタクト１２４が層間絶縁膜２３を貫通して、それぞれに接続されている。コンタクト１２４は、層間絶縁膜２３上に配置された電極１２５にそれぞれ接続されている。
【０１４６】
また、第３素子形成領域９３には、ｐ＋型ベース１１３、ｎ＋型エミッタ１１４、およびｎ＋型コレクタ１１５を接続するためのコンタクト１２６が層間絶縁膜２３を貫通して、それぞれに接続されている。コンタクト１２６は、層間絶縁膜２３上に配置された電極１２７にそれぞれ接続されている。
また、第４素子形成領域９４には、ｎ＋型不純物領域１２０を接続するためのコンタクト１２８が層間絶縁膜２３を貫通して、それぞれに接続されている。コンタクト１２８は、層間絶縁膜２３上に配置された電極１２９にそれぞれ接続されている。
【０１４７】
また、第５素子形成領域９５には、第１ｐ＋型不純物領域１２２および第２ｐ＋型不純物領域１２３を接続するためのコンタクト１３０が層間絶縁膜２３を貫通して、それぞれに接続されている。コンタクト１３０は、層間絶縁膜２３上に配置された電極１３１にそれぞれ接続されている。
そして、第１素子形成領域６には、図示しない配線層がさらに形成されており、当該配線層を介して、第１〜第５素子形成領域６，９２，９３，９４，９５に電力が供給される。
【０１４８】
このような半導体装置９１は、たとえば、前述のＬ−ＭＯＳＳＩＴの製造工程（図６Ａ〜図６Ｇ）において主要な部分を同時に作り込み、異なる部分については、別途製造工程を追加することにより製造することができる。
以上のように、半導体装置９１によれば、Ｌ−ＭＯＳＳＩＴと他の半導体素子を同時に作り込むことが可能であるので、製造工程を簡略化できながらも、優れた多機能性を有する半導体装置を提供することができる。また、Ｌ−ＭＯＳＳＩＴの構成によれば、ＬＳＩとして混載が極めて容易であるので、他の半導体素子との親和性が極めて高い半導体装置を提供することができる。
【０１４９】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の第１〜第４実施形態において、矩形状に第１素子形成領域６を取り囲む二重トレンチ構造の素子分離用トレンチ１８について説明したが、第１素子形成領域６を取り囲めればどのような形状であってもよい。したがって、素子分離用トレンチ１８は、たとえば、楕円形であっても、８角形であってもよい。
【０１５０】
また、２つの素子分離用トレンチ１８の間隔は、ｎ−型チャネル領域１５とゲート電極１３との間のビルトインポテンシャルによって発生する空乏層幅の２倍以上に形成されていてもよい。
また、前述の第２実施形態では、ｎ＋型ソース表面層３５とｎ＋型ソース最深層４０との間に形成されたｎ＋型ソース中間層３９とを含むｎ＋型ソース領域３３について説明したが、ｎ＋型ソース表面層３５とｎ＋型ソース最深層４０との間に２つ以上の中間層が形成されていてもよい。すなわち、３つ以上の層を含むｎ＋型ソース領域が形成されていてもよい。
【０１５１】
また、同様に、ｎ＋型ドレイン表面層３６とｎ＋型ドレイン最深層４２との間に形成されたｎ＋型ドレイン中間層４１とを含むｎ＋型ドレイン領域３４について説明したが、ｎ＋型ドレイン表面層３６とｎ＋型ドレイン最深層４２との間に２つ以上の中間層が形成されていてもよい。すなわち、３つ以上の層を含むｎ＋型ドレイン領域が形成されていてもよい。
【０１５２】
また、前述の第１〜７実施形態では、ｐ型の半導体基板２，６２が形成された構成について説明したが、導電型を反転させたｎ型の半導体基板２，６２が形成された構成であってもよい。この場合、他の不純物領域等の導電型も反転された構成となる。
また、前述の第１〜７実施形態において説明した半導体装置１，３２，４３，４５，６０，８６，９１の各々の構成は、特許請求の範囲に記載された事項の範囲で組み合わせることができる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【０１５３】
１      半導体装置
２      半導体基板
３      ＢＯＸ層
４      ｎ−型活性層
５      ＳＯＩ基板
８      ｎ＋型ソース領域
９      ｎ＋型ドレイン領域
１０    ゲートトレンチ群
１１    ゲートトレンチ
１２    ゲート絶縁膜
１３    ゲート電極
１５    ｎ−型チャネル領域
３１    空乏層
３２    半導体装置
３３    ｎ＋型ソース領域
３４    ｎ＋型ドレイン領域
３５    ｎ＋型ソース表面層
３６    ｎ＋型ドレイン表面層
３７    ｎ＋型ソース埋め込み層
３８    ｎ＋型ドレイン埋め込み層
４３    半導体装置
４４    ｎ＋型ドレイン領域
４５    半導体装置
４６    ｎ＋型ソース領域
４７    ｎ＋型ドレイン領域
４８    高濃度領域
４９    低濃度領域
５０    高濃度領域用トレンチ
６０    半導体装置
６１    エピタキシャル基板
６２    半導体基板
６３    エピタキシャル層
６４    ｎ−型ウェル領域
６５    ｎ＋型ソース領域
６７    ｎ＋型ドレイン領域
６８    ゲートトレンチ群
６９    ゲートトレンチ
７０    ｐ型不純物領域
７１    ゲート絶縁膜
７２    ゲート電極
７４    ｎ−型チャネル領域
８６    半導体装置
８７    ゲートトレンチ
９１    半導体装置
９２    第２素子形成領域
９３    第３素子形成領域
９４    第４素子形成領域
９５    第５素子形成領域
Ｔ      ｎ−型チャネル領域の厚さ
【図１】
2014236159.tif 000003
【図２】
2014236159.tif 000004
【図３】
2014236159.tif 000005
【図４】
2014236159.tif 000006
【図５】
2014236159.tif 000007
【図６Ａ】
2014236159.tif 000008
【図６Ｂ】
2014236159.tif 000009
【図６Ｃ】
2014236159.tif 000010
【図６Ｄ】
2014236159.tif 000011
【図６Ｅ】
2014236159.tif 000012
【図６Ｆ】
2014236159.tif 000013
【図６Ｇ】
2014236159.tif 000014
【図７】
2014236159.tif 000015
【図８】
2014236159.tif 000016
【図９】
2014236159.tif 000017
【図１０】
2014236159.tif 000018
【図１１】
2014236159.tif 000019
【図１２】
2014236159.tif 000020
【図１３】
2014236159.tif 000021
【図１４Ａ】
2014236159.tif 000022
【図１４Ｂ】
2014236159.tif 000023
【図１４Ｃ】
2014236159.tif 000024
【図１４Ｄ】
2014236159.tif 000025
【図１４Ｅ】
2014236159.tif 000026
【図１４Ｆ】
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【図１４Ｇ】
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【図１４Ｈ】
2014236159.tif 000029
【図１４Ｉ】
2014236159.tif 000030
【図１４Ｊ】
2014236159.tif 000031
【図１５】
2014236159.tif 000032
【図１６】
2014236159.tif 000033
【図１７Ａ】
2014236159.tif 000034
【図１７Ｂ】
2014236159.tif 000035
【図１７Ｃ】
2014236159.tif 000036
【図１７Ｄ】
2014236159.tif 000037
【図１７Ｅ】
2014236159.tif 000038
【図１７Ｆ】
2014236159.tif 000039
【図１７Ｇ】
2014236159.tif 000040
【図１７Ｈ】
2014236159.tif 000041
【図１７Ｉ】
2014236159.tif 000042
【図１８】
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【図１９】
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