(57)【要約】      （修正有）【課題】メモリデバイスに過度のストレスを与えることなく、電源電圧を超える、及び／又はトランジスタゲート酸化物の絶縁破壊電圧を超えるより高い電圧を抵抗変化型メモリ構造に印加できる不揮発性抵抗変化型メモリデバイスを提供する。【解決手段】複数のメモリセルの各々は、セル選択トランジスタと、セル選択トランジスタのドレイン−ソース経路に直列接続された抵抗変化型メモリ構造とを備え、抵抗変化型メモリ構造およびセル選択トランジスタは共に、ビット線とソース線との間に導電経路を形成し、セル選択トランジスタのゲートは、ワード線に接続されており、そして、フォーム線と、抵抗変化型メモリ構造とセル選択トランジスタとの間の接続部にある、メモリセルの内部ノードとの間に接続されたブーストキャパシタを備え、前記ブーストキャパシタは、前記内部ノードでの電圧を増強するように構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性抵抗変化型メモリデバイスであって、
複数のメモリセルと、
メモリセルをアドレス指定し、メモリセルにバイアスを印加するためのビット線（ＢＬ）、ワード線（ＷＬ）、ソース線（ＳＬ）およびフォーム線（ＦＬ）と、
電圧を前記ビット線、ワード線、ソース線およびフォーム線に印加するためのメモリコントローラとを備え、
前記複数のメモリセルの各々は、
セル選択トランジスタ（Ｔ）と、
セル選択トランジスタのドレイン−ソース経路に直列接続された抵抗変化型メモリ構造（ＲＭＥ）とを備え、
抵抗変化型メモリ構造およびセル選択トランジスタは共に、前記ビット線（ＢＬ）の１つと前記ソース線（ＳＬ）の１つとの間に導電経路を形成し、
セル選択トランジスタのゲートは、前記ワード線（ＷＬ）の１つに接続されており、
そして、前記フォーム線（ＦＬ）の１つと、抵抗変化型メモリ構造（ＲＭＥ）とセル選択トランジスタ（Ｔ）との間の接続部にある、メモリセルの内部ノード（Ｎ）との間に接続されたブーストキャパシタ（ＣＢ）を備え、
前記ブーストキャパシタ（ＣＢ）は、前記内部ノードでの電圧を増強するように構成される、不揮発性抵抗変化型メモリデバイス。
【請求項２】
前記複数のメモリセルの各々では、抵抗変化型メモリ構造は、前記内部ノードと前記ソース線との間の導電経路に設けられる請求項１記載の不揮発性抵抗変化型メモリデバイス。
【請求項３】
前記複数のメモリセルの各々では、ブーストキャパシタは、抵抗変化型メモリ構造と同じ材料中に誘電体を備える請求項１または２記載の不揮発性抵抗変化型メモリデバイス。
【請求項４】
デバイスは、前記材料からなるパターン化した層を備え、
前記複数のメモリセルの各々では、ブーストキャパシタの誘電体および抵抗変化型メモリ構造は、パターン化した層の分離した部分によって形成される請求項３記載の不揮発性抵抗変化型メモリデバイス。
【請求項５】
フォーム線およびワード線は、互いの上方にある異なる層の中に形成される請求項４記載の不揮発性抵抗変化型メモリデバイス。
【請求項６】
前記複数のメモリセルの各々では、ブーストキャパシタは、セル選択トランジスタのゲート誘電体と同じ材料中に誘電体を備える請求項１または２記載の不揮発性抵抗変化型メモリデバイス。
【請求項７】
デバイスは、前記材料からなるパターン化した層を備え、
前記複数のメモリセルの各々では、ブーストキャパシタの誘電体およびゲート誘電体は、パターン化した層の分離した部分によって形成される請求項６記載の不揮発性抵抗変化型メモリデバイス。
【請求項８】
フォーム線およびワード線は、パターン化した同じ層の分離した部分によって形成される請求項７記載の不揮発性抵抗変化型メモリデバイス。
【請求項９】
前記メモリコントローラは、エレクトロフォーミング手順を実施するために配置され、
第１段階では、予め定めた期間、電源電圧が前記ビット線およびワード線に印加され、グランド電圧が前記フォーム線およびソース線に印加され、その結果、前記ブーストキャパシタは、前記セル選択トランジスタを通じてサブ閾値漏れ電流によって充電され、
第２段階では、前記フォーム線での電圧は前記電源電圧に駆動されるとともに、ビット線、ワード線、ソース線での電圧を維持し、その結果、前記ブーストキャパシタでの電荷は、前記内部ノードでの電圧を、前記抵抗変化型メモリ構造にエレクトロフォーミングを施すのに適したフォーミング電圧に増強する、請求項１〜８のいずれかに記載の不揮発性抵抗変化型メモリデバイス。
【請求項１０】
前記メモリコントローラは、書込み手順を実施するために配置され、
第１段階では、予め定めた期間、電源電圧が前記ビット線およびワード線に印加され、グランド電圧が前記メモリセルの１つ又はそれ以上の前記フォーム線およびソース線に印加され、その結果、該セルの前記ブーストキャパシタは、該セルの前記セル選択トランジスタを通じて該電流によって充電され、
第２段階では、前記フォーム線での電圧は前記グランド電圧より高い電圧に駆動されるとともに、ビット線、ワード線、ソース線での電圧を維持し、その結果、前記ブーストキャパシタでの電荷は、前記内部ノードでの電圧を、前記抵抗変化型メモリ構造をセットするのを支援する書込み支援電圧に増強する、請求項１〜８のいずれかに記載の不揮発性抵抗変化型メモリデバイス。
【請求項１１】
前記メモリコントローラは、リセット手順を実施するために配置され、
第１段階では、予め定めた期間、電源電圧が前記ワード線、ソース線およびフォーム線に印加され、グランド電圧が前記メモリセルの１つ又はそれ以上の前記ビット線に印加され、その結果、該セルの前記ブーストキャパシタは、該セルの前記セル選択トランジスタを通じて該電流によって充電され、
第２段階では、前記フォーム線での電圧はグランド電圧に駆動されるとともに、ワード線およびソース線での電圧を維持し、その結果、前記ブーストキャパシタでの電荷は、前記内部ノードでの電圧を、前記抵抗変化型メモリ構造をリセットするのを支援するリセット電圧に増強する、請求項１〜８のいずれかに記載の不揮発性抵抗変化型メモリデバイス。
【請求項１２】
不揮発性抵抗変化型メモリデバイスの抵抗変化型メモリ構造にバイアスを印加するための方法であって、
前記不揮発性抵抗変化型メモリデバイスは、複数のメモリセルと、メモリセルをアドレス指定し、メモリセルにバイアスを印加するためのビット線（ＢＬ）、ワード線（ＷＬ）、ソース線（ＳＬ）およびフォーム線（ＦＬ）とを備え、
前記複数のメモリセルの各々は、
セル選択トランジスタ（Ｔ）と、
セル選択トランジスタのドレイン−ソース経路に直列接続された抵抗変化型メモリ構造（ＲＭＥ）とを備え、
抵抗変化型メモリ構造およびセル選択トランジスタは共に、前記ビット線（ＢＬ）の１つと前記ソース線（ＳＬ）の１つとの間に導電経路を形成し、
セル選択トランジスタのゲートは、前記ワード線（ＷＬ）の１つに接続されており、
そして、前記フォーム線（ＦＬ）の１つと、抵抗変化型メモリ構造とセル選択トランジスタとの間の接続部にある、メモリセルの内部ノード（Ｎ）との間に接続されたブーストキャパシタ（ＣＢ）を備え、
セルの前記ブーストキャパシタを用いて、前記セルの少なくとも１つの前記内部ノードでの電圧を増強するステップを含む方法。
【請求項１３】
前記増強ステップは、エレクトロフォーミング手順を実施する際に適用され、
第１段階では、予め定めた期間、電源電圧が前記ビット線およびワード線に印加され、グランド電圧が前記フォーム線およびソース線に印加され、その結果、前記ブーストキャパシタは、該セルの前記セル選択トランジスタを通じてサブ閾値漏れ電流によって充電され、
第２段階では、前記フォーム線での電圧は前記電源電圧に駆動されるとともに、ビット線、ワード線、ソース線での電圧を維持し、その結果、前記ブーストキャパシタでの電荷は、前記内部ノードでの電圧を、前記抵抗変化型メモリ構造にエレクトロフォーミングを施すのに適したフォーミング電圧に増強する、請求項１２記載の方法。
【請求項１４】
前記増強ステップは、書込み手順を実施する際に適用され、
第１段階では、予め定めた期間、電源電圧が前記ビット線およびワード線に印加され、グランド電圧が前記フォーム線およびソース線に印加され、その結果、前記ブーストキャパシタは、前記セル選択トランジスタを通じて該電流によって充電され、
第２段階では、前記フォーム線での電圧は前記電源電圧に駆動されるとともに、ビット線、ワード線、ソース線での電圧を維持し、その結果、前記ブーストキャパシタでの電荷は、前記内部ノードでの電圧を、前記抵抗変化型メモリ構造をセットするのに適したセット電圧に増強する、請求項１２記載の方法。
【請求項１５】
前記増強ステップは、リセット手順を実施する際に適用され、
第１段階では、予め定めた期間、電源電圧が前記ワード線、ソース線およびフォーム線に印加され、グランド電圧が前記メモリセルの１つ又はそれ以上の前記ビット線に印加され、その結果、該セルの前記ブーストキャパシタは、該セルの前記セル選択トランジスタを通じて該電流によって充電され、
第２段階では、前記フォーム線での電圧はグランド電圧に駆動されるとともに、ワード線およびソース線での電圧を維持し、その結果、前記ブーストキャパシタでの電荷は、前記内部ノードでの電圧を、前記抵抗変化型メモリ構造をリセットするのを支援するリセット電圧に増強する、請求項１２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、不揮発性抵抗変化型(resistive)メモリデバイス、例えば、ＲＲＡＭ，ＰＣＭなどに関し、そして、エレクトロフォーミング(electroforming)、セッティング、書込み／書込みアシストなどのために、こうした不揮発性抵抗変化型メモリデバイスの抵抗変化型メモリ構造にバイアスを印加するための方法に関する。
【背景技術】
【０００２】
不揮発性抵抗変化型メモリ、例えば、抵抗変化型ＲＡＭ（ＲＲＡＭ）、界面スイッチングメモリ、相変化メモリ（ＰＣＭ）などは、破壊的なメモリ技術として出現し、メモリ機能を抵抗値（保存した電荷ではなく）で実装しており、その値はローレベルとハイレベルとの間のスイッチングによって変化できる。可逆抵抗値スイッチングの現象は１９６０年代から研究されていたが、この分野での最近の広範囲の研究は、抵抗値状態の可逆変化が可能になる幾つかの概念および機構の命題を導いている。多くの不揮発性抵抗変化型メモリ概念、例えば、多くのＲＲＡＭが、金属−絶縁体−金属（ＭＩＭ）構造をベースとしており、導電経路が低抵抗状態と高抵抗状態に対応して生成または解消される。この属性は、フラッシュメモリについて現在予測される限界を超えて高いスケーラビリティの可能性と関連している。ＭＩＭ抵抗変化型メモリ構造は、例えば、ｎＭＯＳトランジスタと直列接続され、これはセルセレクタとして機能する。
【０００３】
ＲＲＡＭ用の適切な絶縁材料が、例えば、薄いＨｆＯ２誘電体膜である。２つの金属電極間に挟まれると、こうした膜は抵抗変化型スイッチング特性を示し、電極として用いる材料および活性（酸化物）膜を堆積する方法に依存してユニポーラまたはバイポーラを示す。ＨｆＯ２のバイポーラ動作は、セルをオン／オフにスイッチする逆極性の電圧を必要とし、酸素空孔（ＶＯ）の存在に関連した導電経路（フィラメント）の形成に起因すると考えられており、これは、電界及び／又は局所増速拡散の下での酸素／ＶＯマイグレーションを通じて断裂／復元することができる。フィラメントの形成（フォーミングまたはエレクトロフォーミング）は、酸化物中の既存の弱いスポットに沿って、例えば、多結晶ＨｆＯ２の場合は結晶粒界に沿って生ずると考えられている。多結晶ＨｆＯ２は、材料バルクと比べてより多量の欠陥およびより高い酸素拡散性を有すると推定される。このタイプのメモリにとって他の適切な絶縁材料は、ＨｆＯ２，二酸化ジルコニウム、二酸化チタン、二酸化タンタル／五酸化二タンタルである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
こうした不揮発性抵抗変化型メモリデバイスに適用されるバイアス機構では、例えば、抵抗変化型メモリエレメントの最初の形成のためのエレクトロフォーミング、例えば、書込み／セッティングおよび消去／リセッティングのために、電源電圧を超える、及び／又はトランジスタゲート酸化物の絶縁破壊電圧を超えるより高い電圧が抵抗変化型メモリエレメントに必要になる。エレクトロフォーミング電圧は、例えば、典型的にはセルに印加される最大電圧であり、セルを動作状態にするために１回だけ必要である。これに対してセット（オン・スイッチング）電圧およびリセット（オフ・スイッチング）電圧はより低いが、電源電圧より高い電圧が必要になる。
【課題を解決するための手段】
【０００５】
本開示の目的は、メモリデバイスの他のコンポーネントに過度のストレスを与えることなく、電源電圧を超える、及び／又はトランジスタゲート酸化物の絶縁破壊電圧を超えるより高い電圧を抵抗変化型メモリ構造に印加できる不揮発性抵抗変化型メモリデバイスを提供することである。
【０００６】
本開示の他の目的は、不揮発性抵抗変化型メモリデバイスの抵抗変化型メモリ構造にバイアスを印加し、その結果、電源電圧を超える、及び／又はトランジスタゲート酸化物の絶縁破壊電圧を超えるより高い電圧を抵抗変化型メモリ構造に印加できるための方法を提供することである。
【０００７】
これらの目的は、独立請求項の主題を用いて本開示に従って達成される。
【０００８】
第１態様において、本開示は、不揮発性抵抗変化型メモリデバイスに関するものであり、複数のメモリセルと、メモリセルをアドレス指定したり、セット／リセットするためのビット線（ＢＬ）、ワード線（ＷＬ）、ソース線（ＳＬ）およびフォーム線（ＦＬ）とを備え、前記複数のメモリセルの各々は、
セル選択トランジスタと、
セル選択トランジスタのドレイン−ソース経路に直列接続された抵抗変化型メモリ構造またはエレメント（ＲＭＥ）とを備え、
抵抗変化型メモリ構造およびセル選択トランジスタは共に、前記ビット線の１つと前記ソース線の１つとの間に導電経路を形成し、
セル選択トランジスタのゲートは、前記ワード線の１つに接続されており、
そして、前記フォーム線の１つと、抵抗変化型メモリ構造とセル選択トランジスタとの間の接続部にある、メモリセルの内部ノードとの間に接続されたブーストキャパシタを備え、
前記ブーストキャパシタは、前記フォーム線に印加される電源電圧を、前記抵抗変化型メモリ構造にエレクトロフォーミングを施すのに適した、前記内部ノードでのフォーミング電圧に増強するように構成される。
【０００９】
本開示は、一般に、任意の不揮発性抵抗変化型メモリに適用可能であり、特に、メモリセルが、単一のセル選択トランジスタ  ＋  酸化物ＲＲＡＭ、導電性ブリッジ（ＣＢ）ＲＲＡＭ、ＳＴＴ−ＭＲＡＭ、ＰＣＭなどを含む２端子メモリエレメントを備えた任意のメモリに適用可能である。
【００１０】
本開示と、例えば、先行技術の抵抗変化型ＲＡＭを比較すると、追加のキャパシタンスが、即ち、ブーストキャパシタセルに追加されている。一方の端子は、トランジスタのソース／ドレインとメモリエレメントとの間のノードと接続している。他方の端子は、追加のアドレス線、フォーム線と接続している。この構造は、特定のバイアス機構とともに、フォーム線を用いて、トランジスタゲート酸化物よりもメモリエレメントに２倍までのより高い電圧を印加するのを許容できるものであり、その例がここで記載している。その結果、エレクトロフォーミングが、トランジスタゲート酸化物に過度のストレスを与えないように実施できる。
【００１１】
エレクトロフォーミングのためのバイアス機構は、例えば、下記のようなものでもよい。第１段階では、ＳＬはＶｓｓ（例えば、０Ｖ）に維持され、ＢＬはＶｄｄに維持され、ＷＬはＶｄｄに維持され、ＦＬはＶｓｓに維持される。未フォームのＲＭＥは、キャパシタとして機能するので（電流は通過しない）、トランジスタのドレイン−ソース間サブ閾値電流のために、内部ノードはＶｄｄに充電される。しかしながら、トランジスタはサブ閾値領域にバイアスされるため、高速な信号を印加した場合、内部ノードは「フローティング」と考えることができる。第２段階では、ＦＬはＶｓｓ（例えば、０Ｖ）からＶｄｄに駆動される。内部ノードは、ブーストキャパシタを介してこのＦＬと接続され、「フローティング」の内部ノードでの電圧は増加する。こうしてＲＭＥに加わる電圧は増加でき、一方、トランジスタゲート酸化物に加わる電圧は仕様内に留まることができる。
【００１２】
本開示に係る実施形態において、前記複数のメモリセルの各々では、抵抗変化型メモリ構造は、前記内部ノードと前記ソース線との間の導電経路に設けることができ、即ち、内部ノードは、トランジスタのドレインと接続される。こうしたセルのレイアウトが、制限されたキャパシタンスをＢＬ上に持つ利点を有し（ＢＬ信号がセルの読み出しで用いられるものである）、フォーミングおよびセット−リセットのために達成可能なバイアス条件の間の最善のトレードオフ(trade-off)を提供する。
【００１３】
本開示に係る実施形態において、前記複数のメモリセルの各々では、ブーストキャパシタは、抵抗変化型メモリ構造と同じ材料中に誘電体を備えてもよい。デバイスは、前記材料からなるパターン化した層を備えてもよく、前記複数のメモリセルの各々では、ブーストキャパシタの誘電体および抵抗変化型メモリ構造は、パターン化した層の分離した部分によって形成してもよい。こうした実施形態において、フォーム線およびワード線は、互いの上方にある異なる層の中に形成してもよい。
【００１４】
本開示に係る実施形態において、前記複数のメモリセルの各々では、ブーストキャパシタは、セル選択トランジスタのゲート誘電体と同じ材料中に誘電体を備えてもよい。デバイスは、前記材料からなるパターン化した層を備えてもよく、前記複数のメモリセルの各々では、ブーストキャパシタの誘電体およびゲート誘電体は、パターン化した層の分離した部分によって形成してもよい。こうした実施形態において、フォーム線およびワード線は、パターン化した同じ層の分離した部分によって形成してもよい。
【００１５】
本開示に係る実施形態において、抵抗変化型メモリ構造は、ＩＶ族またはＶ族の遷移金属酸化物からなる誘電体層を備えてもよい。遷移金属酸化物は、ＨｆＯ２，ＺｒＯ２，ＴｉＯ２，ＴａＯ２，Ｔａ２Ｏ５からなるグループから選んでもよい。
【００１６】
本開示に係る実施形態において、誘電体層は、単結晶または多結晶でもよい。
【００１７】
本開示に係る実施形態において、誘電体層の厚さは、１ｎｍ〜１０ｎｍの範囲でもよい。
【００１８】
本開示に係る実施形態において、デバイスは、電圧を前記ビット線、ワード線、ソース線およびフォーム線に印加するためのメモリコントローラを備えてもよい。前記メモリコントローラは、エレクトロフォーミング手順を実施するために配置され、第１段階では、予め定めた期間、電源電圧が前記ビット線およびワード線に印加され、グランド電圧が前記フォーム線およびソース線に印加され、その結果、前記ブーストキャパシタは、前記セル選択トランジスタを通じてサブ閾値漏れ電流によって充電される。第２段階では、前記フォーム線での電圧は前記電源電圧に駆動されるとともに、ビット線、ワード線、ソース線での電圧を維持し、その結果、前記ブーストキャパシタでの電荷は、前記内部ノードでの電圧を、前記抵抗変化型メモリ構造にエレクトロフォーミングを施すのに適した前記フォーミング電圧に増強する。
【００１９】
第２態様において、本開示は、不揮発性抵抗変化型メモリデバイスの抵抗変化型メモリ構造にバイアスを印加するための方法に関する。前記不揮発性抵抗変化型メモリデバイスは、複数のメモリセルと、メモリセルをアドレス指定したり、セット／リセットするためのビット線（ＢＬ）、ワード線（ＷＬ）、ソース線（ＳＬ）およびフォーム線（ＦＬ）とを備え、前記複数のメモリセルの各々は、
セル選択トランジスタ（Ｔ）と、
セル選択トランジスタのドレイン−ソース経路に直列接続された抵抗変化型メモリ構造（ＲＭＥ）とを備え、
抵抗変化型メモリ構造およびセル選択トランジスタは共に、前記ビット線（ＢＬ）の１つと前記ソース線（ＳＬ）の１つとの間に導電経路を形成し、
セル選択トランジスタのゲートは、前記ワード線（ＷＬ）の１つに接続されており、
そして、抵抗変化型メモリ構造とセル選択トランジスタとの間の接続部において、前記フォーム線（ＦＬ）の１つとメモリセルの内部ノード（Ｎ）との間に接続されたブーストキャパシタ（ＣＢ）を備え、
該方法は、セルの前記ブーストキャパシタを用いて、前記セルの少なくとも１つの前記内部ノードでの電圧を増強するステップを含む。
【００２０】
第２態様に係る実施形態において、電圧を増強するステップは、後述するように、エレクトロフォーミング、書込みまたはリセットの手順において実施できる。
【図面の簡単な説明】
【００２１】
本開示は、下記の説明および添付の図面によってさらに明らかになるであろう。
【００２２】
【図１】１つのトランジスタおよび１つの抵抗変化型メモリ構造を備えたメモリセルを含む、本開示に係る不揮発性抵抗変化型メモリデバイスにおいて、ブーストキャパシタの実装の簡略化した説明を示す。
【図２】本開示に係る不揮発性抵抗変化型メモリデバイスにおいて、抵抗変化型メモリ構造のエレクトロフォーミング手順の簡略化した説明を示す。
【図３】本開示に係る不揮発性抵抗変化型メモリデバイスの実用的な実装の簡略化した斜視図を示す。
【図４】本開示に係る不揮発性抵抗変化型メモリデバイスの実用的な実装の簡略化した斜視図を示す。
【図５】本開示に係る不揮発性抵抗変化型メモリデバイスの実用的な実装の第１実施形態の簡略化した斜視図を示す。
【図６】本開示に係る不揮発性抵抗変化型メモリデバイスの実用的な実装の第２実施形態の簡略化した斜視図を示す。
【図７】本開示に係る不揮発性抵抗変化型メモリデバイスの実用的な実装の第２実施形態の簡略化した斜視図を示す。
【図８】本開示に係る不揮発性抵抗変化型メモリデバイスにおいて、抵抗変化型メモリ構造のセットおよびリセットの手順の簡略化した説明を示す。
【図９】本開示に係る不揮発性抵抗変化型メモリデバイスにおいて、抵抗変化型メモリ構造のセットおよびリセットの手順の簡略化した説明を示す。
【発明を実施するための形態】
【００２３】
本発明は、特定の実施形態に関して一定の図面を参照して説明するが、本発明はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的かつ非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に必ずしも対応していない。
【００２４】
さらに、説明および請求項での用語「第１」、「第２」、「第３」などは、類似の要素を区別するために使用しており、必ずしも順番的または時間的な順番を記述するためではない。用語は、適切な状況下で交換可能であり、本開示の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【００２５】
さらに、説明および請求項での用語「上(top)」、「下(bottom)」,「上方(over)」,「下方(under)」 等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本開示の実施形態は、ここで説明または図示した以外の他の向きで動作可能である。
【００２６】
さらに、種々の実施形態は、「好ましくは」と称しているが、本開示の範囲を限定することなく本開示を実施できる例示の方法として解釈すべきである。
【００２７】
請求項で用いた用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。こうして表現「Ａ，Ｂを備えるデバイス」の範囲は、構成要素Ａ，Ｂのみから成るデバイスに限定すべきでない。本発明に関して、デバイスの関連する構成要素のみがＡ，Ｂであり、さらに請求項は、これらの構成要素の等価物を含むものとして解釈すべきである。
【００２８】
（フォーミング）
酸化物タイプの抵抗変化型ＲＡＭ（ＲＲＡＭ）スタック、例えば、ＨｆＯＸスタックは、使用可能になる前に、高い電圧（例えば、２Ｖ）でフォーミングを行う必要がある。通常のサブ１００ｎｍトランジスタは、これらの電圧に耐えることはできない。このことは、ＳＲＡＭ代替としておよび埋め込みフラッシュ代替としてＨｆＯＸＲＲＡＭの使用のためのショーストッパになる。
【００２９】
図１は、単一のトランジスタおよび単一の抵抗変化型メモリ構造を備えたメモリセルを含む、本開示に係る不揮発性抵抗変化型メモリデバイスにおいて、ブーストキャパシタの可能性ある実装の回路図を示す。
【００３０】
図１を参照して、メモリデバイスのメモリセルを、メモリセルをアドレス指定したり、セット／リセットするためのビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬおよびフォーム線ＦＬとともに示している。メモリセルは、セル選択トランジスタＴと直列接続された抵抗変化型メモリ構造ＲＭＥを備える。抵抗変化型メモリ構造およびセル選択トランジスタは、ビット線ＢＬの１つとソース線ＳＬの１つとの間に接続される。セル選択トランジスタのゲートは、ワード線ＷＬの１つと接続され、そして、メモリセルの内部ノードＮが、抵抗変化型メモリ構造ＲＭＥとセル選択トランジスタとの間の接続部にあり、ブーストキャパシタＣＢを介してフォーム線ＦＬの１つと接続される。ブーストキャパシタは、フォーム線に印加される電源電圧を、抵抗変化型メモリ構造にエレクトロフォーミングを施すのに適した、内部ノードＮでのフォーミング電圧に増強するように構成される。
【００３１】
図２を参照して、エレクトロフォーミング手順を実施するためのバイアス機構の一例を示す。不揮発性抵抗変化型メモリデバイスにおけるＲＭＥのフォーミングは、次のように実施される。第１段階では、ソース線は０Ｖに維持され、ビット線は１Ｖに維持され、フォーム線は０Ｖに維持される。未フォームの抵抗変化型メモリ構造（ここでは、ＨｆＯ２層）は、キャパシタとして機能するので（電流は通過しない）、トランジスタのドレイン−ソース間サブ閾値電流のために、内部ノードＮは１Ｖに充電される。しかしながら、トランジスタはサブ閾値領域にバイアスされるため、高速な信号を印加した場合、内部ノードは「フローティング」と考えることができる。第２段階では、フォーム線は、０Ｖから１Ｖに駆動される。内部ノードＮは、このフォーム線と接続され、よって「フローティング」の内部ノードでの電圧は増加する。これは、抵抗変化型メモリ構造に加わる電圧を増加させる。トランジスタは、カットオフモードのままであり、電荷は内部ノードにトラップされる。これにより抵抗変化型メモリ構造には約２Ｖのストレスが加わり、トランジスタには最大１Ｖが加わることになる。抵抗変化型メモリ構造に加わる２Ｖのストレスは、ＨｆＯ２層から抵抗変化型メモリ構造のフォーミングを可能にする。
【００３２】
本開示に係る不揮発性抵抗変化型メモリデバイスの第１の実用的な実装を図３〜図５に示す。図３〜図５におけるメモリデバイスは、基板上に、異なる材料からなる順次積層した層のアレイを含み、図１に示した特徴を形成している。基板と平行に、ビット線ＢＬおよびソース線ＳＬが互いに平行に延びており、ワード線ＷＬおよびフォーム線ＦＬに対して垂直に延びている。ビット線およびソース線は、異なるレベルに延びており、互いに直接電気接触していない。セル選択トランジスタＴは、基板に対して垂直に延びている。ブーストキャパシタＣＢは、フォーム線ＦＬと下地の導電層との間の重なり合いによって形成され、これを介してブーストキャパシタは内部ノードＮと接続される。ここで、ＨｆＯ２層は、抵抗変化型メモリ構造およびブーストキャパシタＣＢの両方に用いられる。こうしてキャパシタは、抵抗変化型メモリ構造の内部にうまく適合しており、面積オーバーヘッドを追加していない。さらに、ブーストキャパシタ誘電体は、抵抗変化型メモリ構造と同じ処理ステップで堆積することができ、これにより製造プロセスを簡略化できる。
【００３３】
本開示に係る不揮発性抵抗変化型メモリデバイスの第２の実用的な実装を図６〜図７に示す。図６〜図７におけるメモリデバイスは、基板上に、異なる材料からなる順次積層した層のアレイを含み、図１に示した特徴を形成している。基板と平行に、ビット線ＢＬおよびソース線ＳＬが互いに平行に延びており、ワード線ＷＬおよびフォーム線ＦＬに対して垂直に延びている。ビット線およびソース線は、異なるレベルに延びており、互いに直接電気接触していない。セル選択トランジスタＴは、基板に対して垂直に延びている。ここで、追加（疑似）トランジスタ構造、即ち、アドレス線ＦＬを備えたゲート酸化物がセルに追加され、ブーストキャパシタＣＢを実装している。特に、ブーストキャパシタは、セル選択トランジスタのゲート誘電体と同じ層の中に誘電体を有しており、フォーム線ＦＬは、ワード線ＷＬとともにペアとなって交互配置される。
【００３４】
図に示したように、ビット線およびソース線は、互いに平行に延びており、ワード線およびフォーム線に対して垂直に延びていてもよいが、これは必須ではない。ビット線、ワード線、ソース線およびフォーム線の組成は、本発明が適用される環境に従って変化してもよい。本発明のある実施形態によれば、ビット線、ワード線、ソース線およびフォーム線は、銅、アルミニウム、タングステン、チタンなどの金属、合金、およびこれらの組合せ、ｐ型およびｎ型のポリシリコン、ｐ型およびｎ型の拡散領域、金属シリサイド、半金属などを含む導体の組合せを含んでもよい。
【００３５】
セル選択トランジスタは、例えば、金属酸化物半導体を含む。抵抗変化型メモリ構造は、好ましくは、ＩＶ族またはＶ族の遷移金属酸化物からなる誘電体層を備え、適切な酸化物の典型例は、ＨｆＯ２，ＺｒＯ２，ＴｉＯ２，ＴａＯ２，Ｔａ２Ｏ５である。酸化物は、化学量論的に低いもの(under-stoichiometric)でもよい。こうした酸化物層は、ＡＬＤ，ＣＶＤ，ＰＶＤまたは、遷移金属酸化物を堆積するのに適しており、標準のＣＭＯＳ製造手法と互換性のある任意の他の堆積手法によって形成できる。抵抗変化型メモリ構造は、単結晶または多結晶の材料を備えてもよい。遷移金属酸化物層の典型的な厚さは、ＸＸ〜ＸＸ  ｎｍの範囲にある。ブーストキャパシタは、好ましくは、抵抗変化型メモリ構造とほぼ同じ材料からなる層を含む誘電体層を含む。適切な誘電体材料の他の例が、Ａｌ２Ｏ３，ＣｅＯ２，ＨｆＳｉｘＯｘ，ＨｆＡｌＯｘ，Ｌａ２Ｏ３である。
【００３６】
（書込みおよびリセット）
典型的なＲＲＡＭスタック、スピン注入トルク磁気ＲＡＭ（ＳＴＴ−ＭＲＡＭ）磁気トンネル接合（ＭＴＪ）などの新しいメモリは、セットおよびリセットに比較的大きな電流を必要とするであろう。１つのトランジスタだけを備えたセル構成において、セット電流またはリセット電流をトランジスタが配送する必要があり、トランジスタのゲート・ソース間電圧（ＶＧＳ）は、メモリエレメントのセット電圧またはリセット電圧だけ減少する。これは、トランジスタの電流駆動を大幅に減少させる。
【００３７】
本開示に係る不揮発性メモリ構造の実装を用いて、１つのトランジスタだけを備えたセル構成においてセットおよびリセットの両方を行うことは、２つの手法のうちの１つによって実現できる。ここで、第１の手法が好ましく、図８と図９に図示している。
【００３８】
第１の手法において、フォーム線は、ワード線と平行に延びている。セットの段階では、フォーム線での電圧は電源電圧に駆動されるとともに、セルをセットすべきでないセルコラムは、ソース線での電圧と等しいビット線での電圧にバイアスされることになる。リセットの段階では、フォーム線での電圧はグランド電圧に駆動されるとともに、セルをリセットすべきでないセルコラムは、ソース線での電圧と等しいビット線での電圧にバイアスされることになる。
【００３９】
図８は、セット手順の説明を示すもので、第１ステップにおいて、ソース線は０Ｖに維持され、ビット線は１Ｖに維持され、フォーム線は０Ｖに維持される。内部ノードＮは０．５Ｖに充電され、抵抗変化型メモリ構造に加わる電圧は０．５Ｖになり、この電圧は、可能な限り高いことが好ましいことに留意する。第２ステップにおいて、フォーム線は０Ｖから１Ｖに駆動される。内部ノードＮは、このフォーム線と接続され、よって内部ノードでの電圧は１．５Ｖに増加する。抵抗変化型メモリ構造に加わる電圧は、それに応じて１．５Ｖに増加する。
【００４０】
図９は、リセット手順の説明を示すもので、第１ステップにおいて、ソース線は１Ｖに維持され、ビット線は０Ｖに維持され、フォーム線は１Ｖに維持される。内部ノードＮは０．３Ｖに充電され、抵抗変化型メモリ構造に加わる電圧は−０．７Ｖになり、この電圧は、可能な限り負であることが好ましいことに留意する。第２ステップにおいて、フォーム線は１Ｖから０Ｖに駆動される。内部ノードＮは、このフォーム線と接続され、よって内部ノードでの電圧は−０．７Ｖに減少する。抵抗変化型メモリ構造に加わる電圧は、−１．７Ｖに減少する。
【００４１】
第２の手法において、フォーム線は、ビット線と平行に延びている。セルをセットする必要があるコラムでは、フォーム線は電源電圧に駆動される。セルをセットする必要があるコラムでは、フォーム線はグランド電圧に駆動される。
【図１】
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【図２】
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【図８】
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【図９】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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