(57)【要約】【課題】負荷応答性に優れ、高い変換効率を有する電源回路を提供することを目的とする。【解決手段】入力端子１と、出力端子２を有する。入力端子１には、直流入力電圧が印加される。前記直流入力電圧を受け、前記出力端子２に第１の位相の出力電流を供給する第１のＤＣＤＣコンバータを有する。前記直流入力電圧を受け、前記第１の位相の出力電流より小さい値に設定された出力電流を、前記第１の位相とは異なる第２の位相で前記出力端子に供給できる第２のＤＣＤＣコンバータを有する。前記第１及び第２のＤＣＤＣコンバータの動作を制御する制御部を具備する。負荷電流に応じて電源回路の運転モードが切替えられる。【選択図】図１
2014171351.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
出力端子と、
前記入力端子に供給される直流入力電圧を受け、前記出力端子に第１の位相の第１の出力電流を供給する第１のＤＣＤＣコンバータと、
前記入力端子に供給される直流入力電圧を受け、前記第１の出力電流より小さい値の第２の出力電流を、前記第１の位相とは異なる第２の位相で前記出力端子に供給できる第２のＤＣＤＣコンバータと、
前記第１及び第２のＤＣＤＣコンバータの動作を制御する制御回路と、
を具備することを特徴とする電源回路。
【請求項２】
前記第１のＤＣＤＣコンバータは、前記入力端子に第１の電極が接続され、第２の電極から前記第１の出力電流を出力する第１のスイッチング素子と、前記第１のスイッチング素子の第２の電極と前記出力端子間に接続される第１のインダクタンス素子を具備し、
前記第２のＤＣＤＣコンバータは、前記入力端子に第３の電極が接続され、第４の電極から前記第２の出力電流を出力する第２のスイッチング素子と、前記第２のスイッチング素子の第４の電極と前記出力端子間に接続される第２のインダクタンス素子を具備することを特徴とする請求項１に記載の電源回路。
【請求項３】
前記第１のＤＣＤＣコンバータのスイッチング周波数は、前記第２のＤＣＤＣコンバータのスイッチング周波数よりも高く、前記第１のインダクタンス素子のインダクタンスは前記第２のインダクタンス素子のインダクタンスよりも小さいことを特徴とする請求項２に記載の電源回路。
【請求項４】
前記第１のスイッチング素子のサイズが前記第２のスイッチング素子のサイズよりも大きいことを特徴とする請求項２又は３に記載の電源回路。
【請求項５】
前記第２のＤＣＤＣコンバータと同相で動作する第３のＤＣＤＣコンバータを備え、前記第３のＤＣＤＣコンバータの第３の出力電流は、前記第２のインダクタンス素子を介して、前記出力端子に供給されることを特徴とする請求項２乃至４のいずれか一項に記載の電源回路。
【請求項６】
前記制御回路は、所定のモード閾値と負荷電流とを比較し、その比較結果に応じて前記第１または第２のＤＣＤＣコンバータの一方を停止させることを特徴とする請求項１乃至４のいずれか一項に記載の電源回路。
【請求項７】
前記制御回路は、前記第１または第２のＤＣＤＣコンバータの一方を停止するモードに切替える場合、引き続き稼動する第１または第２のＤＣＤＣコンバータの出力電流の値を、モード切替前の前記第１及び第２のＤＣＤＣコンバータの出力電流の和の値に等しくなるように設定する制御を行うことを特徴とする請求項６に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、マルチフェーズの電源回路に関する。
【背景技術】
【０００２】
従来、複数のＤＣＤＣコンバータを並列に動作させると共に、各ＤＣＤＣコンバータの出力電流の位相をずらして出力電流を合算することで、低リップルで安定した出力を得る、いわゆるマルチフェーズの電源回路が開示されている。
【０００３】
しかしながら、従来技術では、各ＤＣＤＣコンバータの出力電流は、互いに等しくなるように制御されている。負荷電流に応じて、変換効率の高い電源回路を提供する点において改善の余地がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１４１８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、負荷応答性に優れ、高い変換効率を有する電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、入力端子と、出力端子を有する。前記入力端子に供給される直流入力電圧を受け、前記出力端子に第１の位相の出力電流を供給する第１のＤＣＤＣコンバータを有する。前記入力端子に供給される直流入力電圧を受け、前記第１の出力電流より小さい値に設定された出力電流を、前記第１の位相とは異なる第２の位相で前記出力端子に供給できる第２のＤＣＤＣコンバータを有する。前記第１及び第２のＤＣＤＣコンバータの動作を制御する制御回路を有する電源回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態に係る電源回路を示す図である。
【図２】図２は、第１の実施形態に係る電源回路の出力電流の第１の制御例を示す図である。
【図３】図３は、第１の実施形態に係る電源回路の第２の出力電流の例を示す図である。
【図４】図４は、第２の実施形態に係る電源回路を示す図である。
【図５】図５は、出力電流の制御のモードと変換効率の関係を示す図である。
【図６】図６は、第３の実施形態に係る電源回路を示す図である。
【図７】図７は、第３の実施形態に係る電源回路の制御を概念的に示す図である。
【図８】図８は、第３の実施形態に係る電源回路の出力電流の例を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる電源回路を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る電源回路を示す図である。本実施形態に係る電源回路は、入力端子１を有する。入力端子１には、直流電源３が接続される。本実施形態に係る電源回路は、出力端子２を有する。出力端子２には、コンデンサ１７の一端が接続され、コンデンサ１７の他端は接地される。出力端子２から出力電圧Ｖｏｕｔが出力され、所定の負荷回路（図示せず）に供給される。本実施形態に係る電源回路は、ＰＭＯＳスイッチングトランジスタ５、ＮＭＯＳスイッチングトランジスタ８、インダクタ１４、及び駆動回路１１を有する第１のＤＣＤＣコンバータを有する。ＰＭＯＳスイッチングトランジスタ５のソース電極は入力端子１に接続され、ドレイン電極はインダクタ１４の一端に接続される。インダクタ１４の他端は、出力端子２に接続される。ＮＭＯＳスイッチングトランジスタ８のドレイン電極はインダクタ１４の一端に接続され、ソース電極は接地されている。ＰＭＯＳスイッチングトランジスタ５とＮＭＯＳスイッチングトランジスタ８のオン／オフが、駆動回路１１からの出力信号により制御される。ＰＭＯＳスイッチングトランジスタ５とＮＭＯＳスイッチングトランジスタ８のオン／オフの比率（Ｄｕｔｙ）の制御により、第１のＤＣＤＣコンバータの出力電圧並びに出力電流Ｉ１が制御される。
【００１０】
本実施形態に係る電源回路は、ＰＭＯＳスイッチングトランジスタ６、ＮＭＯＳスイッチングトランジスタ９、インダクタ１５、及び駆動回路１２を有する第２のＤＣＤＣコンバータを有する。ＰＭＯＳスイッチングトランジスタ６のソース電極は入力端子１に接続され、ドレイン電極はインダクタ１５の一端に接続される。インダクタ１５の他端は、出力端子２に接続される。ＮＭＯＳスイッチングトランジスタ９のドレイン電極はインダクタ１４の一端に接続され、ソース電極は接地される。ＰＭＯＳスイッチングトランジスタ６とＮＭＯＳスイッチングトランジスタ９のオン／オフが、駆動回路１２からの出力信号により制御される。ＰＭＯＳスイッチングトランジスタ６とＮＭＯＳスイッチングトランジスタ９のオン／オフのＤｕｔｙの制御により、第２のＤＣＤＣコンバータの出力電圧並びに出力電流Ｉ２が制御される。
【００１１】
本実施形態に係る電源回路は、ＰＭＯＳスイッチングトランジスタ７、ＮＭＯＳスイッチングトランジスタ１０、インダクタ１６、及び駆動回路１３を有する第３のＤＣＤＣコンバータを有する。ＰＭＯＳスイッチングトランジスタ７のソース電極は入力端子１に接続され、ドレイン電極はインダクタ１６の一端に接続される。インダクタ１６の他端は、出力端子２に接続される。ＮＭＯＳスイッチングトランジスタ１０のドレイン電極はインダクタ１６の一端に接続され、ソース電極は接地される。ＰＭＯＳスイッチングトランジスタ７とＮＭＯＳスイッチングトランジスタ１０のオン／オフが、駆動回路１３からの出力信号により制御される。ＰＭＯＳスイッチングトランジスタ７とＮＭＯＳスイッチングトランジスタ１０のオン／オフのＤｕｔｙの制御により、第３のＤＣＤＣコンバータの出力電圧並びに出力電流Ｉ３が制御される。
【００１２】
本実施形態に係る電源回路は、各電源回路の駆動回路１１乃至１３に所定の制御信号ＰＷＭ１乃至ＰＷＭ３を供給するＤＣＤＣ制御部４を有する。制御信号ＰＷＭ１乃至ＰＷＭ３の立上りと立下りのタイミングで各電源回路のＰＭＯＳスイッチングトランジスタ５乃至７とＮＭＯＳスイッチングトランジスタ８乃至１０のオン／オフのタイミングが制御される。すなわち、制御信号ＰＷＭ１乃至ＰＷＭ３により、各電源回路の出力電流の位相を制御することが出来る。ＤＣＤＣ制御部４は、出力電圧Ｖｏｕｔを受け、出力電圧Ｖｏｕｔが所望の電圧になるよう制御信号ＰＷＭ１乃至ＰＷＭ３を各電源回路の駆動回路１１乃至１３に供給する。
【００１３】
図２は、第１の実施形態に係る電源回路の出力電流の第１の制御例を示す図である。本制御例においては、第１の電源回路の出力電流Ｉ１、第２の電源回路の出力電流Ｉ２、並びに第３の電源回路の出力電流Ｉ３の値が異なる。第３の電源回路の出力電流Ｉ３に対し、第２の電源回路の出力電流Ｉ２は、２倍の値（平均値）を有し、第１の電源回路の出力電流Ｉ１は、４倍の値（平均値）を有する。第３の電源回路のＰＭＯＳスイッチングトランジスタ７のサイズに対し、第２の電源回路のＰＭＯＳトランジスタ６のサイズを２倍、同様に、第１の電源回路のＰＭＯＳスイッチングトランジスタ５のサイズを、４倍にすることにより出力電流の調整が可能である。ゲート長が同じ場合、ゲート幅を２倍、あるいは、４倍にすることにより、かかる調整が可能である。あるいは、同じサイズのＰＭＯＳスイッチングトランジスタの数を調整し、第３の電源回路のＰＭＯＳスイッチングトランジスタ７は１個、第２の電源回路のＰＭＯＳスイッチングトランジスタ６は２個、同様に第１のＰＭＯＳスイッチングトランジスタ５は、４個のＰＭＯＳスイッチングトランジスタで構成することによっても、出力電流の値を調整することが出来る。同様に、ＮＭＯＳスイッチングトランジスタ８乃至１０のサイズ、あるいは、個数の調整を行う。尚、出力電流Ｉ１乃至Ｉ３の大きさの関係は、整数倍でなくても良い。
【００１４】
各出力電流Ｉ１乃至Ｉ３の位相が調整される。第３の電源回路の出力電流Ｉ３の立上りのタイミングｔ１に対し、第２の電源回路の出力電流Ｉ２の立上りのタイミングｔ２は、例えば、１２０度遅れたタイミングで立上る。同様に、第１の電源回路の出力電流Ｉ１は、第３の電源回路の出力電流Ｉ３の立上りのタイミングｔ１に対し、２４０度遅れたタイミングｔ３で立上る。ＤＣＤＣ制御部４からのＰＷＭ信号ＰＷＭ１乃至ＰＷＭ３の位相を調整することにより、各電源回路の出力電流の位相を調整することが出来る。各電源回路の出力電流Ｉ１乃至Ｉ３の位相をずらすことにより、出力電圧Ｖｏｕｔのリップルを低減することが出来る。
【００１５】
また、３つの電源回路の出力電流Ｉ１乃至Ｉ３を合算することにより、出力端子２から負荷（図示せず）に供給する電流を増やすことが出来る。更に、各電源回路の出力電流Ｉ１乃至Ｉ３の電流値を異ならせることにより、その合計値の組合せを変えることが出来る。負荷の状態に応じて出力電流値を調整することが可能となる。本実施形態の場合、異なる電流値を有する３つの出力電流Ｉ１乃至Ｉ３の合計となるため、その組合せは８通り（２３通り）となる。Ｎ相のマルチフェーズ構成とした場合には、２Ｎ通りの組合せが可能となる。
【００１６】
図３は、第１の実施形態に係る電源回路の出力電流の第２の制御例を示す図である。図３の制御例においては、第１の電源回路の出力電流Ｉ１は、第３の電源回路の出力電流Ｉ３に対し、４倍の値の電流値（平均電流）を有すると共に、２倍の周波数を有する。第１の電源回路の出力電流Ｉ１の周波数を２倍に高くしたことに対応し、第１の電源回路のインダクタ１４の値は、他の電源回路のインダクタ１５及び１６に比べ小さい値としている。インダクタ１４の値を小さくし、第１の電源回路の出力電流Ｉ１の早い変化に対応出来るようにする為である。第１の電源回路の出力電流Ｉ１を早く変化させることにより、負荷電流の変化への迅速な対応が可能となる。尚、第２及び第３の電源回路の出力電流Ｉ２及びＩ３の位相は、１８０度異なるように調整されている。出力電流Ｉ２の立上りのタイミングｔ１と出力電流Ｉ３の立上りのタイミングｔ３が１８０度ずれている。出力電流Ｉ２とＩ３の大小関係（山と谷）が相殺され、出力電圧Ｖｏｕｔのリップルを抑制することが出来る。また、第１の電源回路の出力電流Ｉ１の周波数を高めることにより、出力電流Ｉ１のリップルの大きさは抑えられるため、結果として、出力電圧のリップルも抑制される。尚、第２と第３の電源回路の出力電流Ｉ２及びＩ３の周波数は同じである為、夫々のインダクタ１５及び１６の値は同じに設定される。
【００１７】
（第２の実施形態）
図４は、第２の実施形態に係る電源回路を示す図である。既述の実施形態の構成要素に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態においては、第２の電源回路の出力電流Ｉ２と第３の電源回路の出力電流Ｉ３が、共通のインダクタ１５を介して、出力端子２に供給される。第２と第３の電源回路のスイッチング周波数を同じにし、出力電流Ｉ２及びＩ３の周波数と位相が一致するように制御される。ＤＣＤＣ制御部４から各駆動回路１２及び１３に供給されるＰＷＭ信号ＰＷＭ２及びＰＷＭ３を同じにすることにより、第２と第３の電源回路の出力電流Ｉ２及びＩ３の周波数と位相を同じにすることが出来る。
【００１８】
第２の実施形態によれば、第２と第３の電源回路の出力電流Ｉ２及びＩ３を、共通のインダクタ１５を介して出力端子２に供給する為、インダクタの数を削減することが出来る。第１の電源回路の出力電流Ｉ１の位相と、第２と第３の電源回路の出力電流Ｉ２及びＩ３の位相を１８０度ずらすことにより、出力電圧Ｖｏｕｔのリップルを抑制することが出来る。出力電流Ｉ１乃至Ｉ３の値（平均値）を、既述の第１の実施形態の出力電流Ｉ１乃至Ｉ３の合算値と同じに設定することにより、第１の実施形態の出力電流と同じ値の出力電流を出力端子２に供給することが出来る。
【００１９】
図５は、出力電流の制御モードと変換効率の関係を示す図である。横軸は、負荷電流を示し、縦軸は変換効率を示す。ここで、変換効率とは、直流入力電圧Ｖｉｎの出力電圧Ｖｏｕｔへの変換効率を示す。図５は、１相の電源回路（図５において実線で示す。１相と表示している）、出力電流が同じ値を有する２相のマルチフェーズ構成の電源回路（図５において一点鎖線で示す。２相対称と表示している）、及び、出力電流が異なる２相のマルチフェーズ構成の電源回路（図５において二点鎖線で示す。２相非対称と表示している）の場合の変換効率を比較したシミュレーション結果を示す。
【００２０】
図５に示す２相のマルチフェーズ構成の制御モードとしては、４つのモードが用いられる。モード１は、出力電流の小さい電源回路のみを動作させ、かつ、パルス周波数変調（ＰＦＭ：Ｐｕｌｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ）を行うモードである。図５において、１相ＰＦＭ（小）で示されている。モード２は、出力電流の小さい電源回路のみをパルス幅変調（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）で動作させるモードである。図５において、１相ＰＷＭ（小）で示されている。モード３は、出力電流の大きい電源回路のみをＰＷＭで動作させるモードである。図５において、１相ＰＷＭ（大）で示されている。モード４は、出力電流の大きい電源回路と出力電流の小さい電源回路の両方をＰＷＭで動作させる、２相のマルチフェーズの動作モードを示す。図５において、２相ＰＷＭで示されている。
【００２１】
変換効率は、電源回路のスイッチングトランジスタのオン／オフの動作により消費される電力に影響される。従って、負荷電流Ｉｏｕｔが小さい時には、出力電流の小さい電源回路のみを動作させ、かつ、ＰＦＭによりスイッチング周波数を低くしたモードで制御することが最も効率が良い。出力電流値の異なる電源回路の運転モードを、負荷電流の状況に応じて切替えることにより、変換効率を高めた電源回路が提供出来る。既述の実施形態で説明した通り、出力電流の異なる電源回路をマルチフェーズで運転させる構成にすることにより、負荷電流に応じて、変換効率の高い運転モードに切替えることが可能となる。特に、負荷電流の小さい軽負荷の場合に、出力電流の小さい電源回路のみを動作させ、電力消費の少ない運転モードで制御することにより、変換効率の高い制御が可能となる。図５に示す通り、負荷電流Ｉｏｕｔに応じて運転モードを切替えた場合、出力電流が異なる２相のマルチフェーズ構成の電源回路（図５において二点鎖線で示す。２相非対称）の場合が、最も変換効率の高い制御となっている。図５に示すモードと変換効率の関係を用いた制御の具体例については、後述する。
【００２２】
（第３の実施形態）
図６は、第３の実施形態に係る電源回路を示す図である。既述の実施形態の構成要素に対応する構成要素には、同一符号を付し、説明を省略する。本実施形態は、２相のマルチフェーズの電源回路の実施形態を示す。本実施形態は、出力電圧Ｖｏｕｔを所望の電圧に制御する為のＤＣＤＣ制御部４を有する。ＤＣＤＣ制御部４は、出力電圧Ｖｏｕｔの情報が入力される誤差算出回路２０を有する。誤差算出回路２０は、所定の参照電圧Ｖｒｅｆ（図示せず）と出力電圧Ｖｏｕｔの情報を比較し、その差分信号を補償回路２１に供給する。補償回路２１は、誤差算出回路２０の出力を受け、出力電圧Ｖｏｕｔが参照電圧Ｖｒｅｆに等しくなるようにＰＩＤ(Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｉｎｔｅｇｒａｌ  Ｄｅｒｉｖａｔｉｖｅ)制御を行い、その制御の為の制御信号Ｉｃｔｒｌをモード管理回路２２に供給する。
【００２３】
モード管理回路２２には、第１及び第２の電源回路の出力電流Ｉ１及びＩ２の情報が入力される。出力電流Ｉ１及びＩ２の合計値から負荷電流の情報を得ることが出来る。モード管理回路２２は、供給された出力電流Ｉ１及びＩ２の情報、及び補償回路２１からの制御信号Ｉｃｔｒｌの情報を有限オートマトン２３に供給する。有限オートマトン２３は、電源回路の制御モードとその制御モードに移行する閾値の情報（以下  モード閾値と言う）、モード管理回路２２から供給される出力電流Ｉ１及びＩ２の情報、あるいは、補償回路２１から供給される制御信号Ｉｃｔｒｌとモード閾値を比較する比較回路（図示せず）を有する。有限オートマトン２３は、出力電流Ｉ１及びＩ２、あるいは制御信号Ｉｃｔｒｌとモード閾値との比較結果に基き、制御モードの選択信号をモード管理回路２２に供給する。ここで言う制御モードとは、図５で説明した負荷電流の大きさに応じて設定される制御モード１乃至モード４である。
【００２４】
モード管理回路２２は、第１及び第２の電源回路の出力電流Ｉ１及びＩ２を制御する制御信号Ｉｃｔｒｌ１及びＩｃｔｒｌ２を比較回路２４及び２５に供給する。比較回路２４及び２５では、制御信号Ｉｃｔｒｌ１及びＩｃｔｒｌ２と夫々の出力電流Ｉ１及びＩ２の検知信号Ｉｓｅｎｓｅ１及びＩｓｅｎｓｅ２とを比較する。検知信号Ｉｓｅｎｓｅ１及びＩｓｅｎｓｅ２が、制御信号Ｉｃｔｒｌ１及びＩｃｔｒｌ２より大きくなると、比較回路２４及び２５は、リセット信号をＲＳラッチ回路２６及び２７に、夫々供給する。モード管理回路２２は、ＲＳラッチ回路２６及び２７のセット入力端にクロック信号φ１及びφ２を供給する。ＲＳラッチ回路２６及び２７は、立上りがクロック信号φ１及びφ２で制御され、立下りが比較回路２４及び２５の出力信号で制御されるＰＷＭ信号ＰＷＭ１及びＰＷＭ２を出力する。ＰＷＭ信号ＰＷＭ１及びＰＷＭ２は、各電源回路の駆動回路１１及び１２に供給される。
【００２５】
ＰＷＭ信号ＰＷＭ１及びＰＷＭ２の立上りは、モード管理回路２２からのクロック信号φ１及びφ２により制御される。両方のクロック信号φ１及びφ２が供給される場合は、２相のマルチフェーズの電源回路が提供される。例えば、一方のクロック信号φ１を供給しない制御を行うと、１相の電源回路となる。負荷電流が小さい場合の制御、すなわち、モード１による制御を設定する場合に、モード１がモード管理回路２２により設定される。ＰＷＭ信号ＰＷＭ１及びＰＷＭ２の立下りは、比較回路２４及び２５による、電源回路の出力電流Ｉ１及びＩ２と制御信号Ｉｃｔｒｌ１及びＩｃｔｒｌ２の比較結果により制御される。すなわち、出力電流Ｉ１及びＩ２が、制御信号Ｉｃｔｒｌ１及びＩｃｔｒｌ２を超えない制御が行われる。例えば、Ｉｃｔｒｌ１の値をＩｃｔｒｌ２の２倍の値に設定することにより、第１の電源回路の出力電流Ｉ１が第２の電源回路の出力電流Ｉ２の２倍に設定された制御を行うことが出来る。
【００２６】
本実施形態によれば、適宜設定されたモード閾値と、検出した出力電流を比較し、負荷電流に応じて制御モードの切替を行うことが出来る。負荷電流が小さい場合に、電力消費の少ない電源回路側のみを稼動させる制御を行うことで、変換効率の高い制御を行うことが可能である。
【００２７】
図７は、第３の実施形態に係る電源回路の制御を概念的に示す図である。既述の実施形態の構成要素に対応する構成要素には、同一符号を付し、説明を省略する。ＤＣＤＣ制御部４の補償回路２１は、誤差算出回路２０からの出力信号に基き、制御信号Ｉｃｔｒｌを算出する演算回路（図示せず）と、演算結果を保持する保持回路（図示せず）を有する。保持回路は、例えば、フリップフロップで構成される。電源回路の動作モード切替の為、モード管理回路２２から補償回路２１内の保持回路の状態を強制的切替える制御（ｆｏｒｃｅ）と、制御信号Ｉｃｔｒｌを強制的に書き換える（Ｉｃｔｒｌ  ｆｏｒｃｅ）制御が行われる。かかる制御により、補償回路２１から供給される制御信号Ｉｃｔｒｌを瞬時に変更することが出来る。制御信号Ｉｃｔｒｌの変更に伴い、モード管理回路２２は、比較回路２４及び２５に供給する制御信号Ｉｃｔｒｌ１及びＩｃｔｒｌ２、並びに、ＲＳラッチ回路２６及び２７に供給されるクロックφ１及びφ２を制御する。
【００２８】
図８は、図７で説明した第３の実施形態に係る電源回路の出力電流の制御例を示す図である。図８（Ａ）は、２相運転から１相運転に切替える場合の例を示す。図５で説明したモード４からモード３へ切替える場合に相当する。負荷電流が減少し、２相のマルチフェーズでの制御を１相の制御に切替える場合である。出力電流が変化することによる電源電圧の変動を抑える為、モード切替の際には、出力電流の変動が起こらない制御が行われる。すなわち、２相運転の際の出力電流の平均値の和が３Ａ（アンペア）の場合、１相運転に切替えた際に稼動する電源回路の出力電流の平均値が３Ａ（アンペア）になるように制御する。具体的には、モード管理回路２２からＲＳラッチ回路２７に供給されるクロックφ２の供給を停止し、第２の電源回路の駆動回路１２をオフさせる。これにより、１相運転への切替が行われる。同時に、モード管理回路２２は、補償回路２１の保持回路（図示せず）の状態を強制的に切替える制御（ｆｏｒｃｅ）と、制御信号Ｉｃｔｒｌを強制的に書き換える（Ｉｃｔｒｌ  ｆｏｒｃｅ）制御を行う。かかる制御により、出力電流Ｉ１の平均値が３Ａ（アンペア）に設定される。
【００２９】
図８（Ｂ）は、１相運転から２相運転へ切替える場合の例を示す。モード３からモード４へ切替える場合である。負荷電流の増加に伴い、１相運転をマルチフェーズの運転に切替える場合である。この制御の場合も、出力電流が変化することによる電源電圧の変動を抑える為、モード切替の際には、出力電流の変化が起こらない制御が行われる。すなわち、１相運転の場合の出力電流の平均値が３Ａ（アンペア）の場合、２相運転に切替えた際の出力電流の平均値の和が３Ａ（アンペア）になる様に制御する。具体的には、モード管理回路２２から、ＲＳラッチ回路２７へのクロックφ２の供給を開始し、第２の電源回路の駆動回路１２をオンさせる。これにより、２相運転への切替が行われる。同時に、モード管理回路２２は、補償回路２１の保持回路（図示せず）の状態を強制的に切替える制御（ｆｏｒｃｅ）と、制御信号Ｉｃｔｒｌを強制的に書き換える（Ｉｃｔｒｌ  ｆｏｒｃｅ）制御を行う。かかる制御により、出力電流Ｉ１の平均値が２Ａ（アンペア）で、出力電流Ｉ２の平均値が１Ａ（アンペア）になるように制御する。かかる制御により、２相のマルチフェーズ構成で、かつ、出力電流の平均値が３Ａ（アンペア）の運転に移行する。
【００３０】
負荷電流に応じて、１相運転からマルチフェーズモードへの切替、あるいは、マルチフェーズモードから１相運転への切替を行う制御が行われる。負荷電流が小さい場合に、電力消費の少ない、出力電流の小さい電源回路のみの運転とすることにより、電力変換効率の高い制御が可能となる。運転モード切替時の出力電流の変動を抑えることにより、電源電圧の変動を抑制することが出来る。また、モード管理回路２２の制御により補償回路２１の制御信号Ｉｃｔｒｌを制御する構成である為、モード切替の応答が迅速になる。
【００３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３２】
１  入力端子、２  出力端子、３  直流電源、４  ＤＣＤＣ制御部、５乃至７  ＰＭＯＳスイッチングトランジスタ、８乃至１０  ＮＭＯＳスイッチングトランジスタ、１１乃至１３  駆動回路、１４乃至１６  インダクタ、１７  コンデンサ、２０  誤差算出回路、２１  補償回路、２２  モード管理回路、２３  有限オートマトン、２４及び２５  比較回路、２６及び２７  ＲＳラッチ回路。
【図１】
2014171351.tif 000003
【図２】
2014171351.tif 000004
【図３】
2014171351.tif 000005
【図４】
2014171351.tif 000006
【図５】
2014171351.tif 000007
【図６】
2014171351.tif 000008
【図７】
2014171351.tif 000009
【図８】
2014171351.tif 000010