(57)【要約】【課題】高周波大振幅動作において、高い増幅出力を安定に得ることが可能な電界効果トランジスタを提供する。【解決手段】電界効果トランジスタは、積層体と、ソース電極と、ドレイン電極と、ゲート電極と、誘電体層と、窒化シリコン層と、を有する。積層体は、ヘテロ接合を有し窒化物半導体からなる。ソース電極はおよびドレイン電極は、積層体の表面に設けられる。ゲート電極は、ソース電極とドレイン電極との間に設けられ、フィールドプレート部を有する。誘電体層は、ゲート電極の第１側面と、積層体の表面と、を覆うように設けられ、表面の比誘電率よりも高い比誘電率を有する。窒化シリコン層は、積層体の表面を覆うように設けられる。フィールドプレート部は、窒化シリコン層の上方において、第１側面からドレイン電極の側に向けて張り出す。【選択図】図１
2014003222.tif 000002
【特許請求の範囲】
【請求項１】
ヘテロ接合を有し窒化物半導体からなる積層体と、
前記積層体の表面に設けられたソース電極と、
前記積層体の前記表面に設けられたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記積層体の前記表面に設けられ、フィールドプレート部を有するゲート電極と、
前記ドレイン電極の側の前記ゲート電極の第１側面と、前記積層体の前記表面と、の交差線を覆うように設けられ、前記表面の比誘電率よりも高い比誘電率を有する誘電体層と、
前記積層体の前記表面のうち、前記ソース電極と前記ゲート電極との間の領域と、前記誘電体層と前記ドレイン電極との間の領域と、を覆うように設けられた窒化シリコン層と、
を備え、
前記フィールドプレート部は、前記窒化シリコン層の上方において、前記第１側面から前記ドレイン電極の側に向けて張り出した電界効果トランジスタ。
【請求項２】
前記ソース電極と前記ドレイン電極とをむすぶ方向にみた前記誘電体層の長さは、前記フィールドプレート部の長さ以下である請求項１記載の電界効果トランジスタ。
【請求項３】
前記誘電体層の前記表面からの高さは、前記第１側面から前記ドレイン電極に向かうに従って減少する請求項２記載の電界効果トランジスタ。
【請求項４】
前記誘電体層と前記窒化シリコン層とを覆い、かつ前記フィールドプレート部の下面と接する保護層を、さらに備えた請求項１〜３のいずれか１つに記載の電界効果トランジスタ。
【請求項５】
前記保護層は、酸化シリコン層である請求項４記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化物ヘテロ接合を有する電界効果トランジスタは、マイクロ波帯以上で、高電圧かつ高温動作が容易であり、移動無線基地局やレーダー装置などに応用可能である。
【０００３】
チャネル層となるＧａＮ層の上にＡｌＧａＮ層を設けると、ヘテロ接合界面にプラス電荷が発生し、ＡｌＧａＮ表面にはマイナスの分極電荷が発生する。
【０００４】
高周波において、このような構造を有する電界効果トランジスタの大信号動作を行うと、最大ドレイン電流が直流動作時に比べて低下する電流コラプス現象を生じることがある。また、大信号動作において、ゲート電極のピーク電圧は直流電圧よりも高くなるので、ゲート電極の近傍の半導体表面には電界集中を生じ、高電圧動作が抑制されることがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２９１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高周波大信号動作において、高い増幅出力を安定して得ることが可能な電界効果トランジスタを提供する。  
【課題を解決するための手段】
【０００７】
実施形態にかかる電界効果トランジスタは、積層体と、ソース電極と、ドレイン電極と、ゲート電極と、誘電体層と、窒化シリコン層と、を有する。前記積層体は、ヘテロ接合を有し窒化物半導体からなる。前記ソース電極は、前記積層体の表面に設けられる。前記ドレイン電極は、前記積層体の前記表面に設けられる。前記ゲート電極は、前記ソース電極と、前記ドレイン電極と、の間の前記積層体の前記表面に設けられ、フィールドプレート部を有する。前記誘電体層は、前記ドレイン電極の側の前記ゲート電極の第１側面と、前記表面と、の交差線を覆うように設けられ、前記表面の比誘電率よりも高い比誘電率を有する。前記窒化シリコン層は、前記積層体の前記表面のうち、前記ソース電極と前記ゲート電極との間の領域と、前記誘電体層と前記ドレイン電極との間の領域と、を覆うように設けられる。前記フィールドプレート部は、前記窒化シリコン層の上方において、前記第１側面から前記ドレイン電極の側に向けて張り出す。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態にかかる電界効果トランジスタの模式断面図である。
【図２】第１の実施形態にかかる電界効果トランジスタの模式平面図である。
【図３】図３（ａ）は第１の実施形態の誘電体層の作用を説明する模式断面図、図３（ｂ）は比較例の等電位線を説明する模式断面図、である。
【図４】図４（ａ）〜（ｃ）は、第１の実施形態にかかる電界効果トランジスタの製造方法を説明する模式図である。
【図５】図５（ａ）およびは（ｂ）は、第１の実施形態にかかる電界効果トランジスタの製造方法を説明する模式図である。
【図６】第２の実施形態にかかる電界効果トランジスタである。
【図７】図７（ａ）〜（ｄ）は、第２の実施形態にかかる電界効果トランジスタの製造方法を説明する模式図である。
【図８】図８（ａ）および（ｂ）は、第２の実施形態の製造方法を説明する模式図である。
【図９】第３の実施形態にかかる電界効果トランジスタの模式断面図である。
【図１０】図１０（ａ）〜（ｃ）は、第３の実施形態にかかる電界効果トランジスタの製造方法を説明する模式図である。
【図１１】図１１（ａ）および（ｂ）は、第３の実施形態の製造方法を説明する模式図である。
【図１２】図１２（ａ）は第３の実施形態の第１変形例、図１２（ｂ）は第２変形例、図１２（ｃ）は第３変形例、図１２（ｄ）は第４変形例、の模式断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施の形態について、説明する。
図１は、第１の実施形態にかかる電界効果トランジスタの模式断面図である。
電界効果トランジスタ（ＦＥＴ）は、ｃ面ＳｉＣなどからなる基板１０と、基板１０の上に設けられ窒化物系半導体からなる積層体１１と、ソース電極１８と、ゲート電極２２と、ドレイン電極２０と、窒化シリコン膜と２６と、誘電体層２４と、を有している。
【００１０】
窒化物系半導体は、ＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）なる組成式で表され、ドナーやアクセプタとなる元素を含んでいても良いものとする。
【００１１】
積層体１１は、ＧａＮなどからなるバッファ層１２と、バッファ層１２の上に設けられＧａＮなどからなるチャネル層１４、チャネル層１４とヘテロ接合を構成しＡｌ０．２Ｇａ０．８Ｎなどからなる電子供給層１６と、を含む。バッファ層１２の厚さは、たとえば、０．１〜１μｍなどの範囲とすることができる。チャネル層１４の厚さは、たとえば、３〜２０ｎｍなどの範囲とすることができる。電子供給層１６の厚さは、たとえば、５〜１００ｎｍなどとすることができる。また、チャネル層１４と、電子供給層１６とは、ノンドープとすることができる。
【００１２】
電子供給層１６からチャネル層１４へ移動した電子は、２次元電子ガス（two-dimensional electron gas）を形成して、高移動度であり、また高密度とすることができる。このような電界効果トランジスタは、ＨＥＭＴ（High  Electron  Mobility Transisitor）と呼ぶことができる。  
【００１３】
ソース電極１８およびドレイン電極２０は、積層体１１の表面１１ａを構成する電子供給層１６の表面に設けることができる。ゲート電極２２は、ソース電極１８と、ドレイン電極２０と、の間の電子供給層１６の表面に設けることができる。ゲート電極２２がＮｉ／Ａｕからなるものとすると、Ｎｉと電子供給層１６とがショットキー障壁を構成する。ゲート電極２２に制御電圧を印加すると、ドレイン電流を制御できる。
【００１４】
たとえば、ゲート長Ｌｇは０．２〜１μｍ、ゲート電極２２のフィールドプレート部２２ａとドレイン電極２０との間隔ＬＧＤは１〜５μｍなどとすることができる。
【００１５】
ゲート電極２２は、窒化シリコン層２６の上方において、ゲート電極２２の第１側面２２ｂからドレイン電極２０の側に向けて張り出したフィールドプレート部２２ａを有する。
【００１６】
誘電体層２４は、積層体１１の表面１１ａに設けられ、かつドレイン電極２０の側のゲート電極２２の第１側面２２ｂと、積層体１１の表面１１ａと、の交差線を覆うように設けられる。また、誘電体層２４の比誘電率は、積層体１１の表面１１ａの比誘電率よりも高いものとする。積層体１１が窒化物系半導体である場合、比誘電率は、たとえば、９以上１０以下の範囲である。
【００１７】
図２は、第１の実施形態の電界効果トランジスタの模式平面図である。
なお、図１の模式断面図は、Ａ−Ａ線に沿った断面である。ゲート電極（Ｇ）２２は、Ｂ−Ｂ線に沿って略平行に設けられており、ゲート電極（Ｓ）の一方の側にソース電極（Ｓ）、ゲート電極を間に挟んで他方の側にドレイン電極（Ｄ）がゲート電極とそれぞれ略平行に延在している。
【００１８】
本図のように、ゲート電極を挟んで、ソース領域とドレイン領域とを交互に配置しかつ並列接続とすると、高い増幅出力を得ることができる。また、基板１０を半絶縁性とする場合、３つの電極は、積層体１１の表面１１ａに設けることができる。
【００１９】
また、ソース電極１８と電子供給層１６との間、およびドレイン電極２０と電子供給層１６との間に、オーミック接触層をそれぞれ設けると、接触抵抗をより低減できる。なお、ソース電極１８とドレイン電極２０とは、積層体１１に設けられたリセス部にそれぞれ配置することができる。
【００２０】
ＧａＮ系材料は、ＧａＡｓ系材料と比較して、自然分極やピエゾ分極を生じやすい。このため、チャネル層にプラスの固定電荷が発生し、電子供給層の表面にはマイナスの分極電荷を発生する。この表面電荷のため、高周波大信号動作時のドレイン電流が直流動作時と比べて低下する。この現象を、電流コラプスと言う。特に、高周波大振幅動作時のピークドレイン電圧は直流ドレイン電圧の約２倍になることがあり、電流コラプスの影響がより大きくなる。第１の実施形態では、積層体１１の表面１１ａを、パッシベーション効果の大きい窒化シリコン層２６で保護することにより、表面電荷の影響を低減することができる。他方、ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合では、分極電荷の発生が少なく電流コラプスの影響は小さい。
【００２１】
また、第１の実施形態では、ゲート電極２２がフィールドプレート部２２ａを有するので、ゲート電極２２のドレイン側の第１側面２２ｂの近傍での電界集中を緩和し、ゲート耐圧を高めることが容易である。但し、ドレイン・ゲート間の容量が大きくなりすぎると、利得が低下するので、ソース電極１８とドレイン電極２０とをむすぶ方向にみたフィールドプレート部２２ａの長さＬＦＰには上限がある。
【００２２】
図３（ａ）は第１の実施形態の誘電体層の作用を説明する模式断面図、図３（ｂ）は比較例の模式断面図、である。  
ゲート電極２２のドレイン側の第１側面２２ｂ近傍では、電界集中を生じる。電界は、アバランシェ降伏電界以下とすることが好ましい。他方、フィールドプレート部２２ａの長さＬＦＰは、ドレイン・ゲート間容量による上限値が存在する。このため、フィールドプレート部２２ａの長さＬＦＰを大きくして、電界集中を緩和するには限界がある。
【００２３】
図３（ｂ）の比較例に表すように、積層体１１０の表面１１０ａのうち、ゲート電極２２０の側面２２０ｂの下部（ドット線内部）の近傍において、電界集中が大きい。このため、ゲート電極２２０の第１側面２２０ｂの近傍の電界を窒化物系材料の破壊電界である約３ＭＶ／ｃｍ近くまで増加させることは困難である。
【００２４】
これに対して、第１の実施形態では、積層体１１の表面１１ａの比誘電率よりも高い比誘電率を有する誘電体層２４をゲート電極２２の第１側面２２ｂの下部に設ける。この結果、誘電体層２４に誘電分極を生じ、図３（ａ）のように、等電位線ＶＥの間隔は疎となり、ピーク電界値が低下しゲート耐圧がより増加する。
【００２５】
このようにして、フィールドプレート部２３ｃの長さＬＦＰは、図３（ｂ）に表す比較例のフィールドプレート部２２０ａの長さＬＦＰＰよりも短くし、ドレイン・ゲート間容量を低減することができる。
【００２６】
絶縁破壊電界が約０．４ＭＶ／ｃｍであるＧａＡｓを用いたＦＥＴでは、一般に三端子耐圧（ＢＶdsff）が約３０Ｖ以下である。これに対して、第１の実施形態のドレイン電圧は、窒化物系材料の絶縁破壊電界である約３ＭＶ／ｃｍに対応した動作電圧とすることが可能となる。すなわち、フィールドプレート部２２ａと誘電体層２４とを設けることにより、三端子耐圧を２８０Ｖ以上とすることができる。このため、大信号動作において、ゲート電圧やドレイン電圧のピーク電圧が、たとえば、直流電圧の約２倍となっても、アバランシェ降伏を抑制することが容易となる。さらに、ゲートのリーク電流などを抑制することができる。
【００２７】
図４（ａ）〜（ｃ）は、第１の実施形態にかかる電界効果トランジスタの製造方法を説明する模式図である。すなわち、図４（ａ）は積層体の上にソース電極およびドレイン電極が設けられた構造の断面図、図４（ｂ）はフォトレジスト膜の開口部に設けられた誘電体層の断面図、図４（ｃ）はゲート電極領域に開口部を有するフォトレジストを形成した断面図、である。
【００２８】
図４（ａ）に表すように、積層体１１の表面１１ａに、ソース電極１８と、ドレイン電極２０と、を形成する。また、図４（ｂ）に表すように、ソース電極１８と、ドレイン電極２０、誘電体層２４と、積層体１１の表面１１ａと、を覆うようにフォトレジスト膜４０を形成する。フォトレジスト膜４０において、誘電体層２４を設けたい領域に開口部４０ａを設ける。さらに、スパッタ法などを用いて、誘電体層２４を形成する。誘電体層２４の材料は、たとえば、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２、Ｔａ２Ｏ５、などとすることができる。誘電体層２４の比誘電率は、積層体１１の表面（図４では電子供給層１６）の比誘電率よりも高くする。
【００２９】
続いて、ウェーハ全面にフォトレジスト膜４２を塗布する。さらに、図４（ｃ）に表すように、誘電体層２４と、積層体１１の表面１１ａのうちゲート電極２２を設けたい領域と、が露出するように、フォトレジスト膜４２に開口部４２ａを形成する。
【００３０】
図５（ａ）および（ｂ）は、第１の実施形態の製造方法を説明する模式図である。すなわち、図５（ａ）はゲート電極を形成した断面図、図５（ｂ）は窒化シリコン層を形成した断面図、である。
図５（ａ）に表すように、誘電体層２４を覆うように、Ｎｉ（ショットキー電極）／Ａｕなどからなるゲート電極２２を形成する。フォトレジスト膜４２およびその上面の金属２２ｃとを除去する。ゲート電極２２は、フィールドプレート部２２ａを誘電体層２４の上面に有する。
【００３１】
図５（ｂ）に表すように、ゲート電極２２と、露出した積層体１１の表面１１ａに窒化シリコン層２６を形成する。窒化シリコン層２６は、たとえば、Ｓｉ３Ｎ４とすることができる。窒化シリコン層２６を薄くすると電界集中の緩和が容易となるが、ゲートリーク電流が増加するので、３０ｎｍ以上の厚さとすることが好ましい。他方、窒化シリコン層２６を厚くしすぎると、表面電荷が減少し、ゲート電極２２とドレイン電極２０との間で電界が高くなりゲート耐圧が低下する。また、膜のクラックや膜の経時劣化を生じやすい。このため、窒化シリコン層２６の厚さを、たとえば、５００ｎｍ以下とする。なお、ゲート電極２２のボンディングパッド部以外は、窒化シリコン層２６を残してもよい。
【００３２】
図６は、第２の実施形態にかかる電界効果トランジスタである。
第２の実施形態では、窒化シリコン層２６を覆うように酸化シリコン（ＳｉＯ２）などからなる保護層２８が設けられている。第２の実施形態では、窒化シリコン層２６の厚さを、たとえば、１００ｎｍ以下とし、その上に窒化シリコン層２６よりも厚いＳｉＯ２層などを保護層２８として設ける。なお、誘電体層２４の長さＬＲＥをフィールドプレート部２３ｃの長さＬＦＰ以下とすると、ゲート電極２３の第１側面２３ｂ近傍での電界集中を緩和しつつ、ドレイン・ゲート間容量を低減できる。この結果、電流コラプスを抑制しつつゲート耐圧を高め、かつ窒化シリコン層２６の膜質の信頼性を高めることができる。
【００３３】
図７（ａ）〜（ｄ）は、第２の実施形態にかかる電界効果トランジスタの製造方法を説明する模式図である。すなわち、図７（ａ）は積層体の上に、ソース電極、ドレイン電極、およびゲート電極が設けられた構造の断面図、図７（ｂ）は開口部が設けられたフォトレジスト膜の断面図、図７（ｃ）は誘電体層が設けられた断面図、図７（ｄ）はフォトレジスト膜が除去された断面図、である。
【００３４】
図７（ａ）に表すように、積層体１１の表面１１ａに、ソース電極１８と、ドレイン電極２０と、下部ゲート電極２３ａと、を形成する。Ｎｉ（ショットキー電極）を少なくとも含む下部ゲート電極２３ａは、リフトオフ法などで形成することができる。ソース電極１８と、ドレイン電極２０と、は同じプロセスで形成できるが、下部ゲート電極２３ａのリフトオフプロセスと、は、どちらが先でもよい。
【００３５】
図７（ｂ）に表すように、ソース電極１８と、ドレイン電極２０と、下部ゲート電極２３ａと、を覆うようにフォトレジスト膜４０を形成する。さらに、下部ゲート電極２３ａの第１側面２３ｂが露出するように、フォトレジスト膜４０に開口部４０ａを形成する。
【００３６】
図７（ｃ）に表すように、積層体１１の表面１１ａの比誘電率よりも高い比誘電率を有する誘電体層２４を形成する。誘電体層２４の材料は、たとえば、ＺｒＯ２（比誘電率：３０〜４６）、ＨｆＯ２（比誘電率：約２５）、ＴｉＯ２（比誘電率：約１００）、Ｔａ２Ｏ５（比誘電率：２０〜３０）、などとすることができる。なお、誘電体層２４の高さと、下部ゲート電極２３ａの高さと、は、同一でなくともよいが、略同一とすることが好ましい。
【００３７】
図７（ｄ）のように、フォトレジスト膜４０と、その上面の誘電体層と、を除去する。このようにして、積層体１１の表面１１ａには、側面が下部ゲート電極２３ａの第１側面２３ｂと接した誘電体層２４が形成される。
【００３８】
図８（ａ）および（ｂ）は、第２の実施形態の製造方法を説明する模式図である。すなわち、図８（ａ）は窒化シリコン層および保護膜を形成した構造の断面図、図８（ｂ）はフィールドプレート部を含む上部ゲート電極を形成した断面図、である。
露出した積層体１１の表面１１ａと、下部ゲート電極２３ａの上面と、誘電体層２４の上面と、を覆うように、窒化シリコン層２４と、ＳｉＯ２（比誘電率：約３．９）などからなる保護層と、を形成する。さらに、図８（ａ）のように、下部ゲート電極２３ａの上面と、誘電体層２４の上面と、ソース電極１８の上面と、ドレイン電極２０の上面と、を露出させる。
【００３９】
図８（ｂ）に表すように、下部ゲート電極２３ａの上面と、誘電体層２４の上面と、にＡｕなどからなる上部ゲート電極２３ｄを形成する。上部ゲート電極２３ｄのうち、誘電体層２４の上面と、保護層２８の上面の部分はフィールドプレート部２３ｃとなる。
【００４０】
図９は、第３の実施形態にかかる電界効果トランジスタの模式断面図である。
第３の実施形態では、誘電体層２４は、ドレイン電極２０の側のゲート電極２３ａの第１側面２３ｂと、表面１１ａと、の交差線を少なくとも覆うように設けられる。また、誘電体層２４の断面は、ドレイン電極２０に近づくに従い、表面１１ａからの高さが減少する。
【００４１】
第１側面２３ｂ近傍において、積層体１１の表面１１ａの電界がピークとなる。このため、誘電体層２４をその領域に設けると、誘電体層２４の長さＬＲＥが短くてもゲート耐圧を効果的に高めることができる。さらに、フィールドプレート部２３ｃの下方において、誘電体層２４が設けられない領域を設けることにより、ドレイン電極２０の側の電界を低減しゲート耐圧をさらに高めることができる。このように、誘電体層２４の体積を低減することにより、ドレイン・ゲート間容量を低減することができる。このため、入出力端子間の帰還容量を低減し、最大安定電力利得（ＭＳＧ：Maximum  Stable Power  Gain)を高めることができる。
【００４２】
図１０（ａ）〜（ｃ）は、第３の実施形態にかかる電界効果トランジスタの製造方法を説明する模式図である。すなわち、図１０（ａ）は積層体の上に、ソース電極、ドレイン電極、およびゲート電極が設けられた構造の断面図、図１０（ｂ）は下部ゲート電極を覆うように形成された誘電体層の断面図、図１０（ｃ）は下部ゲート電極の側面に誘電体層を残した構造の断面図、である。
【００４３】
図１０（ａ）に表すように、積層体１１の表面１１ａに、ソース電極１８と、ドレイン電極２０と、下部ゲート電極２３ａと、が設けられている。また、図１０（ｂ）に表すように、ソース電極１８と、ドレイン電極２０と、を覆うように、フォトレジスト膜４０を形成する。さらに、全面に、誘電体層２４を形成する。誘電体層２４の材料は、たとえば、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２、Ｔａ２Ｏ５，などとすることができる。なお、誘電体層２４の高さと、下部ゲート電極２３ａの高さと、は、同じでもよいが、誘電体層２４の高さが下部ゲート電極２３ａの高さよりも低くてもよい。
【００４４】
図１０（ｃ）に表すように、ＲＩＥ(Reactive  Ion Etching)法などを用いて、異方性エッチングを行う。すなわち、下部ゲート電極２３ａの側面のうち、少なくとも下方に誘電体層２４が残るようにエッチバックを行い、積層体１１の表面１１ａを露出させる。
【００４５】
図１１（ａ）、（ｂ）は、第３の実施形態の製造方法を説明する模式図である。すなわち、図１１（ａ）はフォトレジスト膜を除去した断面図、図１１（ｂ）は窒化シリコン層、おＳｉＯ２などからなる保護層、および上部ゲート電極、を形成した断面図、である。
図１１（ａ）に表すように、フォトレジスト膜４０を除去する。
【００４６】
さらに、ソース電極１８の側の誘電体層を除去する。図１１（ｂ）に表すように、窒化シリコン層２４と、ＳｉＯ２などからなる保護層２８と、を形成する。さらにゲート電極２２の上面と、保護層２８の上面と、に上部ゲート電極２３ｄを形成する。上部ゲート電極２３ｄを設けることにより、ゲート抵抗を低減することができる。また、ゲート幅（図２のＢ−Ｂ線と平行方向の長さの総和）を大きくし、飽和出力を高めることが容易となる。
【００４７】
図１２（ａ）は第３の実施形態の第１変形例、図１２（ｂ）は第２変形例、図１２（ｃ）は第３変形例、図１２（ｄ）は第４変形例、である。
図１２（ａ）に表すように、エッチング条件により、誘電体層２４の断面は上に凹とすることができる。また、図１２（ｂ）に表すように、三角形であってもよい。
【００４８】
また、図１２（ｃ）のように、最も電界が高くなる領域近傍のみに誘電体層２４を設けることもできる。さらに、図１２（ｄ）のように、ソース電極１８の側の側面に誘電体層２４ｔを残してもよい。ゲート電極２３と、ソース電極１８と、の間の寄生容量は、帰還容量ではないので、帰還量が増加することによる利得の低下を生じることはない。  
【００４９】
第１〜第３の実施形態にかかる電界効果トランジスタは、移動無線の基地局用途として２ＧＨｚ帯高出力増幅器に用いることができる。たとえば、ドレイン電圧Ｖｄｓが４８Ｖ（基地局の電源電圧）において、５０Ｗ以上の増幅出力を得ることができる。さらに、ゲート長Ｌｇを短縮することなどにより、高い周波数帯においても高電圧、高温動作が可能である。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１１  積層体、１８  ソース電極（Ｓ）、２０  ドレイン電極（Ｄ）、２２、２３  ゲート電極（Ｇ）  、２２ａ、２３ａ  フィールドプレート部、２２ｂ、２３ｂ  第１側面、２４  誘電体層、２６  窒化シリコン層、２８保護層、ＬＦＰ  フィールドプレート部の長さ、ＬＲＥ  誘電体層の長さ
【図１】
2014003222.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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