(57)【要約】【課題】放射線の測定が可能で、生産コストが低く携帯に容易な半導体装置とその製造方法と電子デバイスとを提供する。【解決手段】半導体装置におけるＳＲＡＭのメモリセルでは、層間絶縁膜およびパッシベーション膜として適用されるＢＰＴＥＯＳ膜のボロンとして、また、不純物領域等のドーパントとして、自然界に存在する存在比よりも高い存在比をもって質量数１０のボロンを含有する所定のボロンが導入されている。ＮＭＯＳトランジスタが配置される領域では、ボトムＮウェル領域が形成されていない。パッシベーション膜として、ポリイミド膜が形成されていない。【選択図】図３
2014003226.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面に規定されたメモリセル領域に形成されたスタティック・ランダム・アクセス・メモリセル部と、
前記スタティック・ランダム・アクセス・メモリセル部に形成され、自然界に存在する存在比よりも高い存在比をもって質量数１０のボロンを含有する所定のボロンを含む領域と、
前記スタティック・ランダム・アクセス・メモリセル部のメモリセルアレイに記憶されたデータのソフトエラーによるフェイルビット発生数をカウントすることにより放射線量を算出する放射線計測部と
を備えた、半導体装置。
【請求項２】
前記スタティック・ランダム・アクセス・メモリセル部は層間絶縁膜を含み、
前記層間絶縁膜は、前記所定のボロンを含む領域として、前記所定のボロンを含む膜を備えた、請求項１記載の半導体装置。
【請求項３】
前記スタティック・ランダム・アクセス・メモリセル部における、ｎチャネル型の電界効果型トランジスタが形成される第１領域では、ｐ型ウェル領域が形成され、
前記所定のボロンを含む領域として、前記ｐ型ウェル領域に前記所定のボロンが導入された、請求項１記載の半導体装置。
【請求項４】
前記スタティック・ランダム・アクセス・メモリセル部における、ｐチャネル型の電界効果型トランジスタが形成される第２領域では、ｐ型ソースドレイン領域が形成され、
前記所定のボロンを含む領域として、前記ｐ型ソースドレイン領域に前記所定のボロンが導入された、請求項１記載の半導体装置。
【請求項５】
前記スタティック・ランダム・アクセス・メモリセル部における、ｐチャネル型の電界効果型トランジスタが形成される第２領域では、ゲート電極の下にチャネルが形成され、
前記所定のボロンを含む領域として、前記チャネルに前記所定のボロンが導入された、請求項１記載の半導体装置。
【請求項６】
前記スタティック・ランダム・アクセス・メモリセル部における、ｎチャネル型の電界効果型トランジスタが形成される第１領域では、ｎ型ボトムウェル領域が形成されず、
ｐチャネル型の電界効果型トランジスタが形成される第２領域では、ｎ型ボトムウェル領域が形成された、請求項１記載の半導体装置。
【請求項７】
前記スタティック・ランダム・アクセス・メモリセル部は、前記メモリセル領域を覆うパッシベーション膜を含み、
前記パッシベーション膜は、前記所定のボロンを含む領域として、前記所定のボロンが導入された膜を含む、請求項１記載の半導体装置。
【請求項８】
前記メモリセル領域を除く態様でポリイミド膜が形成された、請求項１記載の半導体装置。
【請求項９】
前記半導体基板の主表面に規定された周辺回路領域に形成された周辺回路部を備え、
前記所定のボロンを含む領域は、前記スタティック・ランダム・アクセス・メモリセル部と前記周辺回路部の双方に形成された、請求項１記載の半導体装置。
【請求項１０】
前記半導体基板の主表面に規定された周辺回路領域に形成された周辺回路部を備え、
前記所定のボロンを含む領域は、前記周辺回路部を除く態様で、前記スタティック・ランダム・アクセス・メモリセル部に形成された、請求項１記載の半導体装置。
【請求項１１】
前記放射線計測部は、前記スタティック・ランダム・アクセス・メモリセル部におけるセルチャージ量を、本来のスタティック・ランダム・アクセス・メモリセル部としてのセルチャージ量よりも低く設定して、フェイルビット発生数をカウントする機能を備えた、請求項１記載の半導体装置。
【請求項１２】
前記放射線計測部は、ソフトエラーを累積させることによりフェイルビット発生数をカウントする機能を備えた、請求項１記載の半導体装置。
【請求項１３】
前記放射線計測部は、前記メモリセルアレイに記憶されたデータを保持し、フェイルビット発生数をカウントする機能を備えた、請求項１記載の半導体装置。
【請求項１４】
請求項１〜１３のいずれかに記載の半導体装置を備えた、電子デバイス。
【請求項１５】
前記半導体装置がベアチップとして所定の基板に実装され、
前記基板を収容するケース部材を含み、
前記ケース部材には、前記半導体装置を露出する窓部が形成された、請求項１４記載の電子デバイス。
【請求項１６】
前記半導体装置がセラミックパッケージに搭載され、
前記セラミックパッケージでは、前記半導体装置を露出する開口が形成された、請求項１４記載の電子デバイス。
【請求項１７】
半導体基板の主表面にメモリセル領域と周辺回路領域とを規定する工程と、
前記メモリセル領域にスタティック・ランダム・アクセス・メモリセル部を形成する工程と、
前記周辺回路領域に周辺回路部を形成する工程と
を有し、
前記スタティック・ランダム・アクセス・メモリセル部を形成する工程は、自然界に存在する存在比よりも高い存在比をもって質量数１０のボロンを含有する所定のボロンを含む領域を形成する工程を備えた、半導体装置の製造方法。
【請求項１８】
前記周辺回路部を形成する工程は、前記スタティック・ランダム・アクセス・メモリセル部を形成する工程とともに、前記所定のボロンを含む領域を形成する工程を備えた、請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記スタティック・ランダム・アクセス・メモリセル部を形成する工程は、前記所定のボロンを含む領域を形成する工程として、前記所定のボロンを導入する工程を含み、
前記所定のボロンを導入する工程は、前記周辺回路領域が遮蔽材によって覆われた状態で行われる、請求項１７記載の半導体装置の製造方法。
【請求項２０】
前記スタティック・ランダム・アクセス・メモリセル部を形成する工程は、所定のボロンを含む領域を形成する工程として、前記所定のボロンを導入した層間絶縁膜を形成する工程を含み、
前記層間絶縁膜を形成する工程は、
前記メモリセル領域および前記周辺回路領域を前記層間絶縁膜を形成する工程と、
前記メモリセル領域に位置する前記層間絶縁膜の部分を残して、前記周辺回路領域に位置する前記層間絶縁膜の部分を除去する工程と
を含む、請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法ならびに電子デバイスに関し、特に、放射線の測定に好適に利用できるものである。
【背景技術】
【０００２】
従来、ＳＲＡＭ（Static Random Access Memory）などのメモリでは、原子核が崩壊したときに放出されるα線や中性子線などの放射線によりデータが破壊されるソフトエラーが問題とされていた。このようなソフトエラーに対して、種々の対策が提案されている（非特許文献１、２、３、４参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Y. Arita, M. Takai, I. Ogawa, T. Kishimoto, K. Sonoda and K. Tsutsumi :“Soft Error Improvement in SRAMs by Ion Implanted Shallow Well Structure”, Ion Implantation Technology, 2000. Conference on p.81-82 (2000).
【非特許文献２】Yutaka Arita, Mikio Takai, Izumi Ogawa and Tadafumi Kishimoto :“Experimental Investigation of Thermal Neutron-Induced Single Event Upset in Static Random Access Memories”, Jpn.J.Appl.Phys., Vol 40, pp.L151-L153 (2001).
【非特許文献３】Yutaka Arita, Mikio Takai, Izumi Ogawa and Tadafumi Kishimoto :“Single Event Upset in Static Random Access Memories in Atmospheric Neutron Environments”, Jpn.J.Appl.Phys., Vol 42, pp.L738-L740 (2003).
【非特許文献４】有田豊：“自然界中性子線によるＳＲＡＭのシングル・イベント・アプセットに関する研究”, 博士論文、大阪大学、甲第９９５６号、２００４．
【発明の概要】
【発明が解決しようとする課題】
【０００４】
日本国では、２０１１年３月１１日に発生した地震による原子力発電所の事故の影響から、放射線量を測定する機会が増加している。放射線量は、たとえば、ガイガーカウンタなどの放射線測定器を用いて測定される。
【０００５】
しかしながら、放射線測定器は、比較的大きいために携帯しにくく、また、コストが高いという問題があった。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態に係る半導体装置では、スタティック・ランダム・アクセス・メモリセル部に、自然界に存在する存在比よりも高い存在比をもって質量数１０のボロンを含有する所定のボロンを含む領域が形成されている。スタティック・ランダム・アクセス・メモリセル部のメモリセルアレイに記憶されたデータのソフトエラーによるフェイルビット発生数をカウントすることにより放射線量を算出する放射線計測部を備えている。
【０００８】
他の実施の形態に係る電子デバイスは、上記半導体装置を備えた電子デバイスである。
さらに他の実施の形態に係る半導体装置の製造方法では、スタティック・ランダム・アクセス・メモリセル部を形成する工程は、自然界に存在する存在比よりも高い存在比をもって質量数１０のボロンを含有する所定のボロンを含む領域を形成する工程を備えている。
【発明の効果】
【０００９】
一実施の形態に係る半導体装置によれば、放射線量の測定を容易に行うことができる。
他の実施の形態に係る電子デバイスによれば、放射線量の測定が可能で、しかも、容易に携帯することができる。
【００１０】
さらに他の実施の形態に係る半導体装置の製造方法によれば、放射線量の測定が可能な半導体装置を比較的低コストをもって製造することができる。
【図面の簡単な説明】
【００１１】
【図１】各実施の形態に係る半導体装置におけるＳＲＡＭのメモリセルの等価回路を示す図である。
【図２】各実施の形態に係る半導体装置におけるＳＲＡＭのメモリセルのレイアウトの一例を示す平面図である。
【図３】各実施の形態に係る半導体装置におけるＳＲＡＭのメモリセルの特徴を示す部分断面図である。
【図４】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３６】図３５に示す工程の後に行われる工程を示す断面図である。
【図３７】図３６に示す工程の後に行われる工程を示す断面図である。
【図３８】図３７に示す工程の後に行われる工程を示す断面図である。
【図３９】図３８に示す工程の後に行われる工程を示す断面図である。
【図４０】図３９に示す工程の後に行われる工程を示す断面図である。
【図４１】図４０に示す工程の後に行われる工程を示す断面図である。
【図４２】図４１に示す工程の後に行われる工程を示す断面図である。
【図４３】図４２に示す工程の後に行われる工程を示す断面図である。
【図４４】図４３に示す工程の後に行われる工程を示す断面図である。
【図４５】図４４に示す工程の後に行われる工程を示す断面図である。
【図４６】図４５に示す工程の後に行われる工程を示す断面図である。
【図４７】同実施の形態において、高度の異なる場所における放射線量とフェイルビット発生数との関係等を示す図である。
【図４８】同実施の形態において、放射線量とフェイルビット発生数との関係を示すグラフである。
【図４９】同実施の形態において、フェイルビット発生数のプロセスパラメータ等による加速性を示す図である。
【図５０】同実施の形態において、セルチャージ量とフェイルビット発生数との関係を示す図である。
【図５１】同実施の形態において、放射線量に対するフェイルビット数との関係を示す図である。
【図５２】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行われる工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行われる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行われる工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。
【図５８】同実施の形態において、図５７に示す工程の後に行われる工程を示す断面図である。
【図５９】同実施の形態において、図５８に示す工程の後に行われる工程を示す断面図である。
【図６０】同実施の形態において、図５９に示す工程の後に行われる工程を示す断面図である。
【図６１】同実施の形態において、図６０に示す工程の後に行われる工程を示す断面図である。
【図６２】同実施の形態において、図６１に示す工程の後に行われる工程を示す断面図である。
【図６３】同実施の形態において、図６２に示す工程の後に行われる工程を示す断面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行われる工程を示す断面図である。
【図６５】同実施の形態において、図６４に示す工程の後に行われる工程を示す断面図である。
【図６６】実施の形態３に係る半導体装置におけるＳＲＡＭの基本的な構成を示すブロック図である。
【図６７】同実施の形態において、ＳＲＡＭのメモリセルの書き込み動作を説明するための図である。
【図６８】同実施の形態において、ＳＲＡＭのメモリセルの保持動作を説明するための図である。
【図６９】同実施の形態において、ＳＲＡＭのメモリセルの読み出し動作を説明するための図である。
【図７０】同実施の形態において、メモリセルアレイにおける書き込み動作を説明するための図である。
【図７１】同実施の形態において、メモリセルアレイにおける保持動作を説明するための図である。
【図７２】同実施の形態において、メモリセルアレイにおける読み出し動作を説明するための図である。
【図７３】同実施の形態において、メモリセルアレイにおける再書き込み動作を説明するための図である。
【図７４】実施の形態４に係る携帯端末機の表面を示す図である。
【図７５】同実施の形態において、携帯端末機の裏面を示す図である。
【図７６】同実施の形態において、携帯端末機に搭載された放射線測定チップの部分断面図である。
【図７７】同実施の形態において、携帯端末機に搭載された放射線測定チップの作用を説明するための部分断面図である。
【図７８】同実施の形態において、変形例に係る放射線測定チップが実装されたセラミックパッケージを示す断面図である。
【発明を実施するための形態】
【００１２】
実施の形態１
ＳＲＡＭの開発に携わってきた発明者は、これまで得られたソフトエラーに関する知見から、ＳＲＡＭのメモリセルアレイを放射線の検出に適用できることを見出した。すなわち、ＳＲＡＭのメモリセルアレイとして、ソフトエラーが発生しやすいプロセスパラメータや材料を適用し、そのメモリセルアレイに放射線が入射した際に、記憶されたデータが反転したビット数（フェイルビット数）を検出することによって、放射線量を測定できることを見出した。
【００１３】
また、発明者は、種々の実験データから、放射線量に対してＳＲＡＭのメモリセルアレイのフェイルビット発生数を見積もることができ、実使用において十分使用可能な感度であることを検証することができた。
【００１４】
ここでは、はじめに、ＳＲＡＭのメモリセル（アレイ）の等価回路とレイアウトの一例について説明する。図１および図２に示すように、ＳＲＡＭのメモリセルは、２つのインバータをクロスカップリングさせたフリップフロップと、２つのアクセストランジスタＡＴＮ１，ＡＴＮ２とにより構成される。
【００１５】
アクセストランジスタＡＴＮ１のゲート電極は、一のＮＭＯＳ形成領域ＮＭＲを横切るように形成され、アクセストランジスタＡＴＮ２のゲート電極は、他のＮＭＯＳ形成領域ＮＭＲを横切るように形成されている。アクセストランジスタＡＴＮ１，ＡＴＮ２のゲート電極は、ワード線ＷＬに接続されている。
【００１６】
フリップフロップには、クロスカップリングさせた２つの記憶ノードＮ，Ｎ／が設けられている。アクセストランジスタＡＴＮ１，ＡＴＮ２は、記憶ノードＮ，Ｎ／とビット線ＢＩＴ，ＢＩＴ／との間に接続されている。フリップフロップでは、記憶ノードＮ，Ｎ／と接地配線（ＧＮＤＩ）との間に、ドライブトランジスタＤＴＮ１，ＤＴＮ２が接続されている。ドライブトランジスタＤＴＮ１のゲート電極は、一のＮＭＯＳ形成領域ＮＭＲを横切るように形成され、ドライブトランジスタＤＴＮ２のゲート電極は、他のＮＭＯＳ形成領域ＮＭＲを横切るように形成されている。
【００１７】
記憶ノードＮ，Ｎ／と電源配線（ＶＣＣＩ）との間には、ロードトランジスタＬＴＰ１，ＬＴＰ２が接続されている。ロードトランジスタＬＴＰ１のゲート電極は、一のＰＭＯＳ形成領域ＰＭＲを横切るように形成され、ロードトランジスタＬＴＰ２のゲート電極は、他のＰＭＯＳ形成領域ＰＭＲを横切るように形成されている。
【００１８】
ドライブトランジスタＤＴＮ１のゲート電極、ロードトランジスタＬＴＰ１のゲート電極および記憶ノードＮ／が互いに電気的に接続されている。また、ドライブトランジスタＤＴＮ２のゲート電極、ロードトランジスタＬＴＰ２のゲート電極および記憶ノードＮが互いに電気的に接続されている。
【００１９】
なお、アクセストランジスタＡＴＮ１，ＡＴＮ２とドライブトランジスタＤＴＮ１，ＤＴＮ２は、ＮＭＯＳトランジスタ（電界効果型トランジスタ）であり、ロードトランジスタＬＴＰ１，ＬＴＰ２は、ＰＭＯＳトランジスタ（電界効果型トランジスタ）である。
【００２０】
次に、放射線の検出に好適なＳＲＡＭのメモリセルの概要について説明する。本実施の形態に係る半導体装置におけるＳＲＡＭのメモリセルでは、放射線の影響を受けやすい材料と構造とが採用される。材料的には、ｐ型の不純物（ドーパント）として、自然界に存在する存在比よりも高い存在比をもって質量数１０のボロンを含有するボロンが導入される。
【００２１】
ボロンには、安定な同位体として、質量数１０のボロンと、質量数１１のボロンが存在する。自然界では、質量数１０のボロンの存在比は約２０％であり、質量数１１のボロンの存在比は約８０％であることが知られている。このＳＲＡＭのメモリセルには、質量数１０のボロンが、自然界に存在する存在比よりも高い存在比（たとえば、９０％程度）をもって含有するボロンが導入される。
【００２２】
この明細書においては、自然界に存在する存在比よりも高い存在比をもって質量数１０のボロンを含有するボロンを「所定のボロン」と称し、自然界に存在する存在比をもって質量数１０のボロンを含有するボロンを「通常のボロン」と称し、「所定のボロン」は「通常のボロン」とは区別されるものとする。
【００２３】
図３に示すように、ソースドレイン領域やチャネルドープ等のドーパントとして、所定のボロンが導入されている。また、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを覆う層間絶縁膜およびパッシベーション膜として、それぞれＢＰＴＥＯＳ膜が適用され、そのボロンとして所定のボロンが導入されている。さらに、その層間絶縁膜の膜厚が、一般的なＳＲＡＭのメモリセルにおける膜厚よりも厚く設定されている。また、必要に応じて、ヴィアの層間絶縁膜としてＢＰＴＥＯＳ膜が適用され、そのボロンとして所定のボロンが導入されている。
【００２４】
放射線の影響を受けやすい構造として、ＳＲＡＭのメモリセルでは、一般のＳＲＡＭのメモリセルにおいて通常形成されているボトムＮウェル領域が、ＮＭＯＳトランジスタが配置される領域では、形成されていない。また、パッシベーション膜として、一般のＳＲＡＭのメモリセルにおいて通常形成されているポリイミド膜が、形成されていない。さらに、メモリセルの容量が、たとえば、４Ｍｂｉｔから４Ｇｂｉｔに増加されている。また、メモリセルのセルチャージ量が、たとえば、本来、ＳＲＡＭとして使用されているセルチャージ量１０ｆＣから３ｆＣまで低減されている。
【００２５】
上述した半導体装置におけるＳＲＡＭのメモリセルによれば、放射線の影響を受けやすくなり、ソフトエラーを起こしたフェイルビット発生数をカウントすることで放射線量を測定することが可能になる。次に、このことについて詳細に説明する。まず、半導体装置の製造方法の一例について説明する。
【００２６】
図４に示すように、主表面を有するシリコン等の半導体基板ＳＵＢが用意される。この半導体基板ＳＵＢの表面において、ＳＲＡＭメモリセルのＭＯＳトランジスタが形成されるメモリセル領域ＭＣＲ、周辺ＭＯＳトランジスタが形成される周辺ＭＯＳ領域ＰＥＭＲ、入出力ＭＯＳトランジスタが形成されるＩ／ＯＭＯＳ領域ＩＯＭＯＳ等の領域が規定されることになる。
【００２７】
次に、図５に示すように、半導体基板ＳＵＢの表面に接するように、膜厚約１５〜２０ｎｍ程度の下敷き酸化膜ＪＳＳが形成される。その下敷き酸化膜ＪＳＳを覆うように、膜厚約１０〜５０ｎｍ程度のアモルファスシリコン膜ＪＡＳが形成される。次に、アモルファスシリコン膜ＪＡＳを覆うように、膜厚約１００〜１５０ｎｍ程度の窒化膜ＪＳＮが形成される。次に、その窒化膜ＪＳＮを覆うように、反射防止膜としての膜厚約５０ｎｍ程度のプラズマ酸窒化膜ＪＡＲが形成される。次に、所定の写真製版処理を施すことにより、トレンチ分離領域を形成するためのレジストパターンＲＩが形成される。
【００２８】
次に、レジストパターンＲＩをマスクとして、プラズマ酸窒化膜ＪＡＲおよび窒化膜ＪＳＮにエッチング処理が施される。その後、レジストパターンＲＩが除去される。次に、図６に示すように、プラズマ酸窒化膜ＪＡＲをマスクとして、アモルファスシリコン膜ＪＡＳおよび下敷き酸化膜ＪＳＳにエッチング処理が施され、さらに、半導体基板ＳＵＢにエッチング処理を施すことにより、深さ約３００ｎｍ程度の開口部ＴＣＰが形成される。
【００２９】
次に、開口部ＴＣＰの内壁に膜厚約２５ｎｍ程度の酸化膜（図示せず）が形成される。次に、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法により膜厚約５００ｎｍ程度のＨＤＰ酸化膜（図示せず）が形成される。次に、ＨＤＰ酸化膜に対して、温度１１００℃、時間９０分の酸化膜アニール処理が施される。次に、所定の写真製版処理を施すことにより、分離領域として比較的大面積の分離領域を覆うＨＤＰ酸化膜の部分を露出するレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、露出しているＨＤＰ酸化膜の部分にエッチング処理が施される。その後、レジストパターンが除去される。
【００３０】
次に、シリカやセリアスラリーを用いたＣＭＰ（Chemical Mechanical Polishing）処理を施すことにより、不要なＨＤＰ酸化膜が除去される。さらに、素子形成領域に位置する窒化膜ＪＳＮ、アモルファスシリコン膜ＪＡＳおよび下敷き酸化膜ＪＳＳが除去される。こうして、図７に示すように、開口部に残されたＨＤＰ酸化膜等による分離酸化膜ＩＯＦによって、分離領域ＩＲが形成される。分離領域ＩＲによって、メモリセル領域ＭＣＲ、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲのそれぞれでは、ＮＭＯＳトランジスタが形成されるＮＭＯＳ領域ＮＭＲと、ＰＭＯＳトランジスタが形成されるＰＭＯＳ領域ＰＭＲとが規定される。なお、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲは、周辺回路領域に含まれる。
【００３１】
なお、比較的大面積の分離領域を覆うＨＤＰ酸化膜にエッチング処理を施す工程は、大面積の分離領域を覆うＨＤＰ酸化膜と小面積の分離領域を覆うＨＤＰ酸化膜とに対して、同時に所望の分離形状が得られるのであれば、省略してもよい。
【００３２】
次に、図８に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＳＲのＰＭＯＳ領域ＰＭＲ、周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲのＰＭＯＳ領域ＰＭＲをそれぞれ露出し、他の領域を覆うレジストパターンＲＢＮが形成される。次に、レジストパターンＲＢＮをマスクとして、所定の注入条件（注入エネルギー：１ＭｅＶ〜１．５ＭｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとでリン（Ｐ）が注入される。
【００３３】
これにより、メモリセル領域ＭＳＲのＰＭＯＳ領域ＰＭＲでは、ボトムＮウェル領域ＢＮＷＭが形成され、周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲでは、ボトムＮウェル領域ＢＮＷＰが形成され、Ｉ／ＯＭＯＳ領域ＩＯＭＲのＰＭＯＳ領域ＰＭＲでは、ボトムＮウェル領域ＢＮＷＩが形成される。その後、レジストパターンＲＢＮが除去される。次に、注入されたリン（Ｐ）を拡散するため、所定の条件（たとえば、温度９００℃、時間６０分）のもとで、アニール処理が施される。
【００３４】
このボトムＮウェル領域を形成する工程では、後述する比較例においては、ソフトエラー対策として、メモリセル領域ＭＣＲのＮＭＯＳ領域ＮＭＲにも、リンを注入することによってボトムＮウェル領域を形成している。これに対して、本半導体装置では、放射線に対する感度を向上させるため、このＮＭＯＳ領域ＮＭＲをレジストパターンによって覆うことで、ボトムＮウェル領域が形成されない構造とされる。
【００３５】
次に、図９に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＮＭＯＳ領域ＮＭＲ、周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳ領域ＮＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳ領域ＮＭＲをそれぞれ露出し、他の領域を覆うレジストパターンＲＰが形成される。
【００３６】
次に、所定の注入条件（注入エネルギー：２５０ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとでボロン（Ｂ）が注入される。これにより、メモリセル領域ＭＳＲのＮＭＯＳ領域ＮＭＲでは、Ｐウェル領域ＰＷＭが形成され、周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳ領域ＮＭＲでは、Ｐウェル領域ＰＷＰが形成され、Ｉ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳ領域ＮＭＲでは、Ｐウェル領域ＰＷＩが形成される。
【００３７】
次に、連続して、所定の注入条件（注入エネルギー：５０ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2、注入エネルギー：１５ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）のもとでボロン（Ｂ）を連続的に注入することによって、Ｉ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈを決定するチャネルドープが行われる。これらのボロンを注入する工程では、ボロンとして、放射線に対する感度を向上させるために、自然界に存在する存在比よりも高い存在比をもって質量数１０のボロンを含有する所定のボロンが注入される。その後、レジストパターンＲＰが除去される。なお、図面では、所定のボロンが導入された領域に、図面が複雑にならない程度に符号「10Ｂ」を必要に応じて付している。
【００３８】
次に、図１０に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＮＭＯＳ領域ＮＭＲおよび周辺ＰＭＲのＮＭＯＳ領域ＮＭＲを露出し、他の領域を覆うレジストパターンＲＰＮＣが形成される。次に、所定の注入条件（注入エネルギー：１５ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）のもとでボロン（Ｂ）を注入することにより、周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈを決定するチャネルドープが行われる。周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは、Ｉ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈと異なる。このボロンを注入する工程においても、放射線に対する感度を向上させるために、所定のボロンが注入される。その後、レジストパターンＲＰＮＣが除去される。
【００３９】
次に、図１１に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＮＭＯＳ領域ＮＭＲを露出し、他の領域を覆うレジストパターンＲＭＮＣが形成される。次に、所定の注入条件（注入エネルギー：１５ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）のもとでボロン（Ｂ）を注入することによって、メモリセル領域ＭＣＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈを決定するチャネルドープが行われる。メモリセル領域ＭＣＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは、周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳトランジスタのしきい値電圧ＶｔｈおよびＩ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈとは異なる。このボロンを注入する工程においても、放射線に対する感度を向上させるために、所定のボロンが注入される。その後、レジストパターンＲＭＮＣが除去される。
【００４０】
次に、図１２に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＰＭＯＳ領域ＰＭＲ、周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲのＰＭＯＳ領域ＰＭＲをそれぞれ露出し、他の領域を覆うレジストパターンＲＩＰＣが形成される。次に、所定の注入条件Ａ（注入エネルギー：６００ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度）および注入条件Ｂ（注入エネルギー：２６０ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとで連続的にリン（Ｐ）が注入される。
【００４１】
これにより、メモリセル領域ＭＣＲのＰＭＯＳ領域ＰＭＲでは、Ｎウェル領域ＮＷＭが形成され、周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲでは、Ｎウェル領域ＮＷＰが形成され、Ｉ／ＯＭＯＳ領域ＩＯＭＲのＰＭＯＳ領域ＰＭＲでは、Ｎウェル領域ＮＷＩが形成される。
【００４２】
さらに連続して、所定の注入条件Ｃ（注入エネルギー：１６０ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）のもとでヒ素（Ａｓ）を注入することにより、パンチスルーストッパーが形成される。さらに連続して、所定の注入条件Ｄ（注入エネルギー：８５ＫｅＶ、ドーズ量：１〜５×１０11／ｃｍ2程度）のもとでヒ素（Ａｓ）を注入することにより、Ｉ／ＯＭＯＳ領域のＰＭＯＳトランジスタのしきい値電圧Ｖｔｈを決定するチャネルドープが行われる。その後、レジストパターンＲＩＰＣが除去される。
【００４３】
次に、図１３に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＰＭＯＳ領域ＰＭＲおよび周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲをそれぞれ露出し、他の領域を覆うレジストパターンＲＰＰＣが形成される。次に、所定の注入条件（注入エネルギー：８５ＫｅＶ、ドーズ量１〜５×１０12／ｃｍ2程度）のもとでヒ素（Ａｓ）を注入することにより、周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳトランジスタのしきい値電圧を決定するチャネルドープが行われる。周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳトランジスタのしきい値電圧は、Ｉ／ＯＭＯＳ領域ＩＯＭＲのＰＭＯＳトランジスタのしきい値電圧とは異なる。
【００４４】
次に、図１４に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＰＭＯＳ領域ＰＭＲを露出し、他の領域を覆うレジストパターンＲＭＰＣが形成される。次に、所定の注入条件（注入エネルギー：８５ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）のもとでヒ素（Ａｓ）を注入することにより、メモリセル領域ＭＣＲのＰＭＯＳトランジスタのしきい値電圧Ｖｔｈを決定するチャネルドープが行われる。メモリセル領域ＭＣＲのＰＭＯＳトランジスタのしきい値電圧Ｖｔｈは、周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳトランジスタのしきい値電圧ＶｔｈおよびＩ／ＯＭＯＳ領域ＩＯＭＲのＰＭＯＳトランジスタのしきい値電圧Ｖｔｈとは異なる。
【００４５】
次に、注入された不純物を拡散させるため、所定の条件（温度８５０℃、窒素（Ｎ2）雰囲気、時間３０ｓｅｃ程度）のもとでランプアニール処理が施される。次に、薬液による前処理およびＨＦによるエッチング処理を施すことにより、半導体基板ＳＵＢの表面がクリーニングされる。
【００４６】
次に、メモリセル領域ＭＣＲおよび周辺ＭＯＳ領域に形成されることになるゲート酸化膜の膜厚よりも厚い厚膜ゲート酸化膜をＩ／ＯＭＯＳ領域ＩＯＭＲに形成するために、まず、その増分の酸化膜が形成される。図１５に示すように、熱酸化処理を施すことにより、増分の厚みとして膜厚５〜１０ｎｍ程度の酸化膜ＡＯＦが形成される。次に、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲおよび周辺ＭＯＳ領域を露出し、Ｉ／ＯＭＯＳ領域ＩＯＭＲを覆うレジストパターンＲＡＯＦが形成される。次に、レジストパターンＲＡＯＦをマスクとして、たとえば、フッ酸（ＨＦ）、硫酸（Ｈ2ＳＯ4）等により、露出した酸化膜にエッチング処理を施すことにより、メモリセル領域ＭＣＲおよび周辺ＭＯＳ領域に位置する酸化膜の部分が除去される。その後、レジストパターンＲＡＯＦが除去される。
【００４７】
次に、薬液による前処理を施すことにより、半導体基板ＳＵＢの表面と酸化膜ＡＯＦの表面がクリーニングされる。次に、図１６に示すように、ランプアニールによる酸化処理を施すことにより、メモリセル領域ＭＣＲおよび周辺ＭＯＳ領域ＯＭＲでは、膜厚２．５〜３ｎｍ程度の酸化膜ＬＯＦが形成される。また、Ｉ／ＯＭＯＳ領域ＩＯＭＲでは、酸化膜ＡＯＦに加えて、ランプアニールよる酸化処理によって膜厚のより厚い酸化膜ＡＬＯＦが形成される。
【００４８】
次に、化学気相成長法等によって、膜厚約２００ｎｍ程度のポリシリコン膜ＰＳが形成される。次に、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲ、周辺ＭＯＳ領域およびＩ／ＯＭＯＳ領域ＩＯＭＲのそれぞれのＮＭＯＳ領域ＮＭＲを露出し、それぞれのＰＭＯＳ領域ＰＭＲを覆うレジストパターンＲＨＧが形成される。次に、ホットキャリア対策とゲート配線抵抗低減のため、注入条件Ａ（注入エネルギー：２０ＫｅＶ、ドーズ量：１×１０15／ｃｍ2程度）のもとで窒素（Ｎ2）が注入され、注入条件Ｂ（注入エネルギー：３０ＫｅＶ、ドーズ量：８×１０15／ｃｍ2程度）のもとでリン（Ｐ）が注入される。その後、レジストパターンＲＨＧが除去される。
【００４９】
次に、ポリシリコン膜ＰＳを覆うように、エッチング・ハードマスクとなる膜厚５０〜１００ｎｍ程度のＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）酸化膜（図示せず）と、反射防止膜としての膜厚５０〜１００ｎｍ程度のプラズマ酸化膜（図示せず）が形成される。次に、ゲート電極をパターニングするための所定のレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとしてプラズマ酸化膜にエッチング処理を施すことにより、ゲート電極（配線）のパターンに対応したプラズマ酸化膜のパターンが形成される。その後、レジストパターンが除去される。
【００５０】
次に、プラズマ酸化膜のパターンをマスクとしてＬＰＣＶＤ膜にエッチング処理を施すことにより、ハードマスクが形成され、さらに、そのハードマスクをマスクとして、ポリシリコン膜にエッチング処理を施すことにより、ゲート電極が形成される。図１７に示すように、メモリセル領域ＭＣＲではゲート電極ＧＥＭが形成され、周辺ＭＯＳ領域ＰＥＭＲではゲート電極ＧＥＰが形成され、Ｉ／ＯＭＯＳ領域ＩＯＭＲではゲート電極ＧＥＩが形成される。
【００５１】
次に、図１８に示すように、所定の写真製版処理を施すことにより、Ｉ／ＯＭＯＳ領域のＮＭＯＳ領域ＮＭＲを露出し、他の領域を覆うレジストパターンＲＩＮＨが形成される。次に、ホットキャリア・ショートチャネル対策として、注入条件Ａ（注入エネルギー：２０ＫｅＶ、ドーズ量：１×１０15／ｃｍ2程度）のもとで窒素（Ｎ2）が注入され、注入条件Ｂ（注入エネルギー：１００ＫｅＶ、ドーズ量：１〜２×１０13／ｃｍ2程度）のもとでヒ素（Ａｓ）が注入され、注入条件Ｃ（注入エネルギー：５０ＫｅＶ、ドーズ量：５〜９×１０12／ｃｍ2程度）のもとでリン（Ｐ）が注入される。その後、レジストパターンＲＩＮＨが除去される。
【００５２】
次に、図１９に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＮＭＯＳ領域ＮＭＲおよび周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳ領域ＮＭＲをそれぞれ露出し、他の領域を覆うレジストパターンＲＭＮＨが形成される。次に、ホットキャリア・ショートチャネル対策として、注入条件Ａ（注入エネルギー：５〜１０ＫｅＶ、ドーズ量：１〜５×１０14／ｃｍ2程度）のもとでヒ素（Ａｓ）が注入され、注入条件Ｂ（注入エネルギー：１０〜２０ＫｅＶ、ドーズ量：１〜５×１０13／ｃｍ2程度）のもとでボロン（Ｂ）が注入される。このボロンを注入する工程においても、放射線に対する感度を向上させるために、所定のボロンが注入される。その後、レジストパターンＲＭＮＨが除去される。
【００５３】
次に、図２０に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＰＭＯＳ領域ＰＭＲおよび周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲをそれぞれ露出し、他の領域を覆うレジストパターンＲＭＰＨが形成される。次に、ホットキャリア・ショートチャネル対策として、注入条件Ａ（注入エネルギー：５〜１０Ｋｅ、ドーズ量：１〜５×１０14／ｃｍ2程度）のもとでフッ化ボロン（ＢＦ2）が注入され、注入条件Ｂ（注入エネルギー：５０〜１００ＫｅＶ、ドーズ量：１〜５×１０13／ｃｍ2程度）のもとでヒ素（Ａｓ）が注入される。このフッ化ボロンを注入する工程においても、放射線に対する感度を向上させるために、フッ化ボロンのボロンとして所定のボロンのフッ化ボロンが注入される。その後、レジストパターンＲＭＰＨが除去される。
【００５４】
次に、ゲート電極ＧＥＭ、ＧＥＰ、ＧＥＩを覆うように、膜厚約１０ｎｍ程度のＣＶＤ酸化膜（図示せず）が形成され、さらに、そのＣＶＤ酸化膜を覆うように、膜厚約５０ｎｍ程度の窒化膜（図示せず）が形成される。次に、窒化膜およびＣＶＤ酸化膜に異方性エッチングを施すことで、図２１に示すように、ゲート電極ＧＥＭ、ＧＥＰ、ＧＥＩのそれぞれの側壁に、ＬＤＤサイドウォール膜ＳＷＮが形成される。
【００５５】
次に、図２２に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＰＭＯＳ領域ＰＭＲ、周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲのＰＭＯＳ領域ＰＭＲを露出し、他の領域を覆うレジストパターンＲＰＳＤが形成される。次に、レジストパターンＲＰＳＤをマスクとして、注入条件Ａ（注入エネルギー：１５ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとでボロン（Ｂ）が注入され、注入条件Ｂ（注入エネルギー：２０ＫｅＶ、ドーズ量：２〜３×１０15／ｃｍ2程度）のもとでフッ化ボロン（ＢＦ2）が注入される。
【００５６】
これにより、メモリセル領域ＭＣＲのＰＭＯＳ領域ＰＭＲでは、Ｐ＋ソースドレイン領域ＰＳＤＢＭが形成される。周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲでは、Ｐ＋ソースドレイン領域ＰＳＤＢＰが形成される。Ｉ／ＯＭＯＳ領域ＩＯＭＲのＰＭＯＳ領域ＰＭＲでは、Ｐ＋ソースドレイン領域ＰＳＤＢＩが形成される。放射線に対する感度を向上させるために、このボロンを注入する工程においても、所定のボロンが注入され、フッ化ボロンを注入する工程においても、フッ化ボロンのボロンとして所定のボロンのフッ化ボロンが注入される。その後、レジストパターンＲＰＳＤが除去される。
【００５７】
次に、図２３に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＮＭＯＳ領域ＮＭＲ、周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳ領域ＮＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳ領域ＮＭＲを露出し、他の領域を覆うレジストパターンＲＮＳＤが形成される。次に、レジストパターンＲＮＳＤをマスクとして、注入条件Ａ（注入エネルギー：４０ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとでリン（Ｐ）が注入され、注入条件Ｂ（注入エネルギー：５０ＫｅＶ、ドーズ量：３×１０15／ｃｍ2程度）のもとでヒ素（Ａｓ）が注入される。
【００５８】
これにより、メモリセル領域ＭＣＲのＮＭＯＳ領域ＮＭＲでは、Ｎ＋ソースドレイン領域ＮＳＤＭが形成される。周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳ領域ＮＭＲでは、Ｎ＋ソースドレイン領域ＮＳＤＰが形成される。Ｉ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳ領域ＮＭＲでは、Ｎ＋ソースドレイン領域ＮＳＤＩが形成される。その後、レジストパターンＲＮＳＤが除去される。次に、注入された不純物を拡散させるため、所定の条件（温度１０００〜１０５０℃、時間１０秒程度）のもとでランプアニール処理が施される。
【００５９】
次に、サリサイド防止膜として膜厚約１００ｎｍのＣＶＤ酸化膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、サリサイド化させたい領域を露出し、サリサイド化させない領域を覆うレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、フッ酸（ＨＦ）、硫酸（Ｈ2ＳＯ4）等によって、ＣＶＤ酸化膜にエッチング処理を施すことによって、ゲート電極ＧＥＭ、ＧＥＰ、ＧＥＩ、Ｐ＋ソースドレイン領域ＰＳＤＢＭ、ＰＳＤＢＰ、ＰＳＤＢＩおよびＮ＋ソースドレイン領域ＮＳＤＭ、ＮＳＤＰ、ＮＳＤＩ等を露出させる。その後、レジストパターンが除去される。
【００６０】
次に、薬液による前処理を施すことにより、露出した表面がクリーニングされる。次に、スパッタ法により、膜厚約５〜１０ｎｍのコバルト膜（図示せず）が形成される。次に、所定の条件（温度４００〜４５０℃、時間９０秒程度）のもとでランプアニール処理が施される。次に、余分なコバルト膜が除去される。次に、所定の条件（温度７５０℃、時間３０秒程度）のもとでランプアニール処理を施すことにより、図２４に示すように、コバルトシリサイド膜ＳＣＬが形成される。
【００６１】
次に、図２５に示すように、ゲート電極ＧＥＭ、ＧＥＰ、ＧＥＩ等を覆うように、膜厚約１０ｎｍ程度の下敷きＣＶＤ酸化膜ＣＯＦが形成され、さらに、その下敷きＣＶＤ酸化膜ＣＯＦを覆うように、膜厚約３０ｎｍ程度のＬＰＣＶＤ窒化膜ＳＮＦが形成される。次に、ＬＰＣＶＤ膜ＳＮＦを覆うように、膜厚約９００ｎｍ程度のＢＰＴＥＯＳ（Boro Phospho Tetra Ethyle Ortho Silicate glass）膜ＢＴＢ１が形成される。次に、所定の条件（温度８５０℃、窒素（Ｎ2）雰囲気、時間３０秒程度）のもとでランプアニール処理を施し、さらに、化学的機械研磨処理を施すことにより、ＢＰＴＥＯＳ膜ＢＴＢ１が平坦化される。ここで、放射線に対する感度を向上させるために、ＢＰＴＥＯＳ膜ＢＴＢ１に導入するボロン（Ｂ）として、所定のボロンが導入される。また、ＢＰＴＥＯＳ膜ＢＴＢ１の膜厚をより厚くすることで、放射線に対する感度をさらに向上させることができる。
【００６２】
次に、ＢＰＴＥＯＳ膜ＢＴＢ１を覆うように、下敷き酸化膜（図示せず）が形成され、所定の条件（温度８５０℃、窒素（Ｎ2）雰囲気、時間３０秒程度）のもとでランプアニール処理が施される。次に、所定の写真製版処理を施すことにより、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲにコンタクトホールを形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ＢＰＴＥＯＳ膜ＢＴＢ１等にエッチング処理を施すことにより、コンタクトホールＣＨが形成される。その後、そのレジストパターンが除去される。
【００６３】
次に、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲにコンタクトホールを形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ＢＰＴＥＯＳ膜ＢＴＢ１等にエッチング処理を施すことにより、図２６に示すように、コンタクトホールＣＨＭが形成される。その後、そのレジストパターンが除去される。
【００６４】
次に、薬液による前処理を施すことにより、コンタクトホールＣＨ、ＣＨＭ内がクリーニングされる。次に、化学気相成長法によって、膜厚２０〜３０ｎｍ程度のチタンナイトライド（ＴｉＮ）とチタン（Ｔｉ）との積層膜が形成され、さらに、膜厚２００〜２５０ｎｍ程度のタングステン（Ｗ）膜が形成される。次に、タングステン膜等に化学的機械研磨処理を施すことにより、コンタクトホールＣＨ、ＣＨＭの内部以外の部分に位置するタングステン膜等が除去される。これにより、図２７に示すように、コンタクトホールＣＨ、ＣＨＭ内に、タングステンプラグＷＰＧが形成される。
【００６５】
次に、図２８に示すように、膜厚５０〜１００ｎｍ程度のプラズマ窒化膜ＰＳＮが形成される。次に、プラズマ窒化膜ＰＳＮを覆うように、膜厚約７５０ｎｍ程度のプラズマ酸化膜ＢＴ２が形成される。次に、化学的機械研磨処理を施すことにより、プラズマ酸化膜ＢＴ２が平坦化される。次に、所定の写真製版処理を施すことにより、スタックトヴィアを形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、プラズマ酸化膜ＢＴ２にエッチング処理を施すことによりプラズマ窒化膜ＰＳＮが露出する。その後、レジストパターンが除去される。次に、露出したプラズマ窒化膜ＰＳＮを除去することにより、スタックトヴィアＳＴＶが形成される。
【００６６】
なお、この工程では、層間絶縁膜として、ノンドープのプラズマ酸化膜ＢＴ２を適用したが、所定のボロンを含む酸化膜を形成することによって、放射線に対する感度をより向上させることができる。また、この工程以降のヴィアを形成する工程において適用する層間酸化膜として、所定のボロンを含む酸化膜を形成することで、放射線に対する感度をさらに向上させることができる。
【００６７】
次に、スパッタ法により、膜厚５０〜１００ｎｍ程度のチタンナイトライド（ＴｉＮ）膜（図示せず）が形成され、さらに、膜厚２００〜２５０ｎｍ程度のタングステン（Ｗ）膜（図示せず）が形成される。次に、タングステン膜等に化学的機械研磨処理を施すことにより、スタックトヴィアＳＴＶの内部以外の部分に位置するタングステン膜等が除去される。これにより、図２９に示すように、スタックトヴィアＳＴＶ内に、タングステンプラグＷＰＧが形成される。
【００６８】
次に、スパッタ法により、膜厚約５０ｎｍ程度のチタンナイトライド（ＴｉＮ）膜（図示せず）と、膜厚約３００ｎｍ程度のアルミニウム銅（Ａｌ−Ｃｕ）膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、第１金属配線をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、アルミニウム銅膜およびチタンナイトライド膜にエッチング処理を施すことにより、第１金属配線Ｍ１が形成される。その後、レジストパターンが除去される。
【００６９】
次に、膜厚約５００ｎｍ程度のＨＤＰ−ＣＶＤ酸化膜（図示せず）を介在させて、膜厚約１０００ｎｍ程度のプラズマ酸化膜ＢＴ３（図３０参照）が形成される。次に、化学的機械研磨処理を施すことにより、プラズマ酸化膜ＢＴ３が平坦化される。次に、所定の写真製版処理を施すことにより、第１ヴィアを形成するためのレジストパターン（図示せず）が形成される。次に、レジストパターンをマスクとして、プラズマ酸化膜ＢＴ３にエッチング処理を施すことにより、図３０に示すように、第１ヴィアＶ１が形成される。その後、レジストパターンが除去される。
【００７０】
次に、膜厚５０〜１００ｎｍ程度のチタンナイトライド（ＴｉＮ）膜（図示せず）が形成され、さらに、膜厚２００〜２５０ｎｍ程度のタングステン（Ｗ）膜（図示せず）が形成される。次に、タングステン膜等に化学的機械研磨処理を施すことにより、第１ヴィアＶ１の内部以外の部分に位置するタングステン膜等が除去される。これにより、図３１に示すように、第１ヴィアＶ１内に、タングステンプラグＷＰＧが形成される。
【００７１】
次に、スパッタ法により、膜厚約５０ｎｍ程度のチタンナイトライド（ＴｉＮ）膜（図示せず）と、膜厚約３００ｎｍ程度のアルミニウム銅（Ａｌ−Ｃｕ）膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、第２金属配線をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、アルミニウム銅膜およびチタンナイトライド膜にエッチング処理を施すことにより、第２金属配線Ｍ２が形成される。その後、レジストパターンが除去される。
【００７２】
次に、膜厚約５００ｎｍ程度のＨＤＰ−ＣＶＤ酸化膜（図示せず）を介在させて、膜厚約１０００ｎｍ程度のプラズマ酸化膜ＢＴ４（図３２参照）が形成される。次に、化学的機械研磨処理を施すことにより、プラズマ酸化膜ＢＴ４が平坦化される。次に、所定の写真製版処理を施すことにより、第２ヴィアを形成するためのレジストパターン（図示せず）が形成される。次に、レジストパターンをマスクとして、プラズマ酸化膜ＢＴ４にエッチング処理を施すことにより、図３２に示すように、第２ヴィアＶ２が形成される。その後、レジストパターンが除去される。
【００７３】
次に、膜厚５０〜１００ｎｍ程度のチタンナイトライド（ＴｉＮ）膜（図示せず）が形成され、さらに、膜厚２００〜２５０ｎｍ程度のタングステン（Ｗ）膜（図示せず）が形成される。次に、タングステン膜等に化学的機械研磨処理を施すことにより、第２ヴィアＶ２の内部以外の部分に位置するタングステン膜等が除去される。これにより、図３３に示すように、第２ヴィアＶ２内に、タングステンプラグＷＰＧが形成される。
【００７４】
次に、スパッタ法により、膜厚約５０ｎｍ程度のチタンナイトライド（ＴｉＮ）膜（図示せず）と、膜厚約６００ｎｍ程度のアルミニウム銅（Ａｌ−Ｃｕ）膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、第３金属配線をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、アルミニウム銅膜およびチタンナイトライド膜にエッチング処理を施すことにより、第３金属配線Ｍ３が形成される。
【００７５】
次に、所定の条件（温度４００℃、水素（Ｈ2）雰囲気、時間６０分程度）のもとで、第３金属配線Ｍ３のアルミニウムに熱処理（シンター）が施される。次に、図３４に示すように、第３金属配線Ｍ３を覆うように、パッシベーション膜として、膜厚約９００ｎｍ程度のＢＰＴＥＯＳ膜ＢＴＢＰと膜厚約６００ｎｍ程度のプラズマ窒化膜ＰＳＮＰが形成される。ここで、放射線に対する感度を向上させるために、ＢＰＴＥＯＳ膜ＢＴＢＰとして、所定のボロンが導入されたＢＰＴＥＯＳ膜が形成される。
【００７６】
パッシベーション膜として、プラズマ窒化膜ＰＳＮＰとのＢＰＴＥＯＳ膜ＢＴＢＰとの２層構造とすることで、平坦性が向上するとともに、耐湿性を向上させることができる。また、後述する比較例では、ポリイミド膜が形成されるのに対して、この半導体装置では、ポリイミド膜を形成させないことによって、放射線に対する感度をより向上させることができる。
【００７７】
次に、所定の写真製版処理を施すことにより、ボンディングパッド領域およびダイシングライン領域を露出するレジストパターン（図示せず）が形成される。次に、レジストパターンをマスクとして、エッチング処理を施すことにより、ボンディングパッド領域およびダイシングライン領域に位置するプラズマ窒化膜ＰＳＮＰおよびＢＰＴＥＯＳ膜ＢＴＢＰの部分が除去される。こうして、半導体装置の主要部分が形成される。
【００７８】
上述した半導体装置におけるＳＲＡＭのメモリセルでは、自然界に存在する存在比よりも高い存在比をもって質量数１０のボロンを含有する「所定のボロン」を導入した材料等を用いることによって、放射線の影響を受けやすくなる。このことについて、比較例と実験データを示しながら説明する。
【００７９】
まず、比較例に係る半導体装置の製造方法について説明する。なお、比較例に係る半導体装置の製造方法においては、領域の参照符号として、一部の領域について、実施の形態に係る半導体装置における対応する領域の参照符号の頭に参照符号「Ｃ」を付した参照符号を使用している。また、実施の形態に係る工程と実質的に同じ工程については、その説明を繰り返さないこととする。
【００８０】
前述した図４〜図７に示す工程と同様の工程を経た後、図３５に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＣＭＣＲ、周辺ＭＯＳ領域ＣＰＥＭＲのＰＭＯＳ領域ＣＰＭＲおよびＩ／ＯＭＯＳ領域ＣＩＯＭＲのＰＭＯＳ領域ＣＰＭＲを露出し、他の領域を覆うレジストパターンＣＲＢＮが形成される。次に、注入条件（注入エネルギー：１〜１．５ＭｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとで、リン（Ｐ）が注入される。
【００８１】
これにより、メモリセル領域ＣＭＣＲでは、ボトムＮウェル領域ＣＢＮＷＭが形成される。この場合、ソフトエラー対策のために、ボトムＮウェル領域ＣＢＮＷＭはＮＭＯＳ領域ＣＮＭＲにも形成される。周辺ＭＯＳ領域ＣＰＥＭＲのＰＭＯＳ領域ＣＰＭＲでは、ボトムＮウェル領域ＣＢＮＷＰが形成される。Ｉ／ＯＭＯＳ領域ＣＩＯＭＲのＰＭＯＳ領域ＣＰＭＲでは、ボトムＮウェル領域ＣＢＮＷＩが形成される。その後、レジストパターンＣＲＢＮが除去される。次に、注入されたリン（Ｐ）を拡散させるため、アニール条件（温度９００℃、時間６０分程度）のもとでアニール処理が施される。
【００８２】
次に、図３６に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＣＭＣＲのＮＭＯＳ領域ＣＮＭＲ、周辺ＭＯＳ領域ＣＰＥＭＲのＮＭＯＳ領域ＣＮＭＲおよびＩ／ＯＭＯＳ領域ＣＩＯＭＲのＮＭＯＳ領域ＣＮＭＲを露出し、他の領域を覆うレジストパターンＣＲＰが形成される。次に、注入条件Ａ（注入エネルギー：２５０ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとでボロン（Ｂ）が注入される。これにより、メモリセル領域ＣＭＣＲのＮＭＯＳ領域ＣＮＭＲでは、Ｐウェル領域ＣＰＷＭが形成される。周辺ＭＯＳ領域ＣＰＥＭＲのＮＭＯＳ領域ＣＮＭＲでは、Ｐウェル領域ＣＰＷＰが形成される。Ｉ／ＯＭＯＳ領域ＣＩＯＭＲのＮＭＯＳ領域ＣＮＭＲでは、Ｐウェル領域ＣＰＷＩが形成される。
【００８３】
次に、注入条件Ｂ（注入エネルギー：５０ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）および注入条件Ｃ（注入エネルギー：１５ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）のもとで連続的にボロン（Ｂ）を注入することにより、Ｉ／ＯＭＯＳ領域ＣＩＯＭＲのＮＭＯＳトランジスタのしきい値電圧を決定するチャネルドープが行われる。ここで、注入条件Ａ、Ｂ、Ｃのもとでそれぞれ注入されるボロンは、自然界に存在する存在比をもって質量数１０のボロンを含有する通常のボロンが注入される。
【００８４】
次に、図３７に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＣＭＣＲのＮＭＯＳ領域ＣＭＮＲおよび周辺ＭＯＳ領域ＣＰＥＭＲのＮＭＯＳ領域ＣＮＭＲを露出し、他の領域を覆うレジストパターンＣＲＰＮＣが形成される。次に、注入条件（注入エネルギー：１５ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）のもとでボロン（Ｂ）を注入することにより、周辺ＭＯＳ領域ＣＰＥＭＲのＮＭＯＳトランジスタのしきい値電圧を決定するチャネルドープが行われる。周辺ＭＯＳ領域ＣＰＥＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは、Ｉ／ＯＭＯＳ領域ＣＩＯＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈとは異なる。このボロンを注入する工程においても、通常のボロンが注入される。
【００８５】
次に、図３８に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＣＭＣＲのＮＭＯＳ領域ＣＮＭＲを露出し、他の領域を覆うレジストパターンＣＲＭＮＣが形成される。次に、注入条件（注入エネルギー：１５ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）のもとでボロン（Ｂ）を注入することにより、メモリセル領域ＣＭＣＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈを決定するチャネルドープが行われる。メモリセル領域ＣＭＣＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは、周辺ＭＯＳ領域ＣＰＥＭＲのＮＭＯＳトランジスタのしきい値電圧ＶｔｈおよびＩ／ＯＭＯＳ領域ＣＩＯＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈとは異なる。このボロンを注入する工程においても、通常のボロンが注入される。
【００８６】
次に、図１２〜図１８に示す工程と同様の工程を経た後、図３９に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＣＭＣＲのＮＭＯＳ領域ＣＮＭＲおよび周辺ＭＯＳ領域ＣＰＥＭＲのＮＭＯＳ領域ＣＮＭＲを露出し、他の領域を覆うレジストパターンＣＲＭＮＨが形成される。次に、ホットキャリア・ショートチャネル対策として、注入条件Ａ（注入エネルギー：５〜１０ＫｅＶ、ドーズ量：１〜５×１０14／ｃｍ2程度）のもとでヒ素（Ａｓ）が注入され、注入条件Ｂ（注入エネルギー：１０〜２０ＫｅＶ、ドーズ量：１〜５×１０13／ｃｍ2程度）のもとでボロン（Ｂ）が注入される。このボロンを注入する工程においても、通常のボロンが注入される。その後、レジストパターンＣＲＭＮＨが除去される。
【００８７】
次に、図４０に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＣＭＣＲのＰＭＯＳ領域ＣＰＭＲおよび周辺ＭＯＳ領域ＣＰＥＭＲを露出し、他の領域を覆うレジストパターンＣＲＭＰＨが形成される。次に、ホットキャリア・ショートチャネル対策として、注入条件Ａ（注入エネルギー：５〜１０ＫｅＶ、ドーズ量：１〜５×１０14／ｃｍ2程度）のもとでフッ化ボロン（ＢＦ2）が注入され、注入条件Ｂ（注入エネルギー：５０〜１００ＫｅＶ、ドーズ量：１〜５×１０13／ｃｍ2程度）のもとでヒ素（Ａｓ）が注入される。このフッ化ボロンを注入する工程においても、フッ化ボロンのボロンとして通常のボロンのフッ化ボロンが注入される。その後、レジストパターンＣＲＭＰＨが除去される。
【００８８】
次に、図２１に示す工程と同様の工程を経た後、図４１に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＣＭＣＲのＰＭＯＳ領域ＣＰＭＲ、周辺ＭＯＳ領域ＣＰＥＭＲのＰＭＯＳ領域ＣＰＭＲおよびＩ／ＯＭＯＳ領域ＣＩＯＭＲのＰＭＯＳ領域ＣＰＭＲをそれぞれ露出し、他の領域を覆うレジストパターンＣＲＰＳＤが形成される。次に、注入条件Ａ（注入エネルギー：１５ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとでボロン（Ｂ）が注入され、注入条件Ｂ（注入エネルギー：２０ＫｅＶ、ドーズ量：２〜３×１０15／ｃｍ2程度）のもとでフッ化ボロン（ＢＦ2）が注入される。このボロンを注入する工程では、通常のボロンが注入され、フッ化ボロンを注入する工程では、フッ化ボロンのボロンとして所定のボロンのフッ化ボロンが注入される。
【００８９】
これにより、メモリセル領域ＣＭＣＲのＰＭＯＳ領域ＣＰＭＲでは、Ｐ＋ソースドレイン領域ＰＳＤＭが形成される。周辺ＭＯＳ領域ＣＰＥＭＲのＰＭＯＳ領域ＣＰＭＲでは、Ｐ＋ソースドレイン領域ＰＳＤＰが形成される。Ｉ／ＯＭＯＳ領域ＣＩＯＭＲのＰＭＯＳ領域ＣＰＭＲでは、Ｐ＋ソースドレイン領域ＰＳＤＩが形成される。
【００９０】
次に、図２３および図２４に示す工程と同様の工程を経た後、図４２に示すように、ゲート電極ＣＧＥＭ、ＣＧＥＰ、ＣＧＥＩ等を覆うように、膜厚約１０ｎｍ程度の下敷きＣＶＤ酸化膜ＣＣＯＦが形成され、さらに、その下敷きＣＶＤ酸化膜ＣＣＯＦを覆うように、膜厚約３０ｎｍ程度のＬＰＣＶＤ窒化膜ＣＳＮＦが形成される。次に、ＬＰＣＶＤ膜ＣＳＮＦを覆うように、膜厚約９００ｎｍ程度のＢＰＴＥＯＳ膜ＢＴ１が形成される。
【００９１】
このＢＰＴＥＯＳ膜ＢＴ１を形成する工程では、ボロンとして通常のボロンを導入したＢＰＴＥＯＳ膜が形成される。次に、所定の条件（温度８５０℃、窒素（Ｎ2）雰囲気、時間３０秒程度）のもとでランプアニール処理を施し、さらに、化学的機械研磨処理を施すことにより、ＢＰＴＥＯＳ膜ＢＴ１が平坦化され、膜厚約３５０〜４００ｎｍ程度のＢＰＴＥＯＳ膜ＢＴ１が残される。次に、膜厚２５０〜３００ｎｍ程度の上敷きＣＶＤ酸化膜（図示せず）が形成される。
【００９２】
次に、所定の条件（温度８５０℃、窒素（Ｎ2）雰囲気、時間３０秒程度）のもとでランプアニール処理が施される。次に、所定の写真製版処理を施すことにより、周辺ＭＯＳ領域ＣＰＥＭＲおよびＩ／ＯＭＯＳ領域ＣＩＯＭＲにコンタクトホールを形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ＢＰＴＥＯＳ膜ＢＴ１等にエッチング処理を施すことにより、コンタクトホールＣＣＨが形成される。その後、そのレジストパターンが除去される。
【００９３】
次に、図２６および図２７に示す工程と同様の工程を経た後、図４３に示すように、膜厚５０〜１００ｎｍ程度のプラズマ窒化膜ＣＰＳＮが形成される。次に、プラズマ窒化膜ＣＰＳＮを覆うように、膜厚約７５０ｎｍ程度のプラズマ酸化膜ＢＴ２が形成される。この工程では、層間絶縁膜として、ノンドープのプラズマ酸化膜ＢＴ２が適用される。次に、化学的機械研磨処理を施すことにより、プラズマ酸化膜ＢＴ２が平坦化される。
【００９４】
次に、所定の写真製版処理を施すことにより、スタックトヴィアを形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、プラズマ酸化膜ＢＴ２にエッチング処理を施すことによりプラズマ窒化膜ＣＰＳＮが露出する。その後、レジストパターンが除去される。次に、露出したプラズマ窒化膜ＣＰＳＮを除去することにより、スタックトヴィアＣＳＴＶが形成される。
【００９５】
次に、図２９に示す工程と同様の工程を経た後、膜厚約５００ｎｍ程度のＨＤＰ−ＣＶＤ酸化膜（図示せず）を介在させて、膜厚約１０００ｎｍ程度のプラズマ酸化膜ＢＴ３（図４４参照）が形成される。この工程では、層間絶縁膜として、ノンドープのプラズマ酸化膜ＢＴ３が適用される。次に、化学的機械研磨処理を施すことにより、プラズマ酸化膜ＢＴ３が平坦化される。次に、所定の写真製版処理を施すことにより、第１ヴィアを形成するためのレジストパターン（図示せず）が形成される。次に、レジストパターンをマスクとして、プラズマ酸化膜ＢＴ３にエッチング処理を施すことにより、図４４に示すように、第１ヴィアＶ１が形成される。その後、レジストパターンが除去される。
【００９６】
次に、図３１に示す工程と同様の工程を経た後、膜厚約５００ｎｍ程度のＨＤＰ−ＣＶＤ酸化膜（図示せず）を介在させて、膜厚約１０００ｎｍ程度のプラズマ酸化膜ＢＴ４（図４５参照）が形成される。この工程では、層間絶縁膜として、ノンドープのプラズマ酸化膜ＢＴ４が適用される。次に、化学的機械研磨処理を施すことにより、プラズマ酸化膜ＢＴ４が平坦化される。次に、所定の写真製版処理を施すことにより、第２ヴィアを形成するためのレジストパターン（図示せず）が形成される。次に、レジストパターンをマスクとして、プラズマ酸化膜ＢＴ４にエッチング処理を施すことにより、図４５に示すように、第２ヴィアＣＶ２が形成される。その後、レジストパターンが除去される。
【００９７】
次に、図３３に示す工程と同様の工程を経た後、図４６に示すように、所定の条件（温度４００℃、水素（Ｈ2）雰囲気、時間６０分程度）のもとで、第３金属配線ＣＭ３のアルミニウムに熱処理（シンター）が施される。次に、第３金属配線ＣＭ３を覆うように、パッシベーション膜として、膜厚７００〜１０００ｎｍ程度のプラズマ窒化膜ＣＰＳＮＰが形成される。次に、所定の写真製版処理を施すことにより、ボンディングパッド領域およびダイシングライン領域を露出するレジストパターン（図示せず）が形成される。次に、レジストパターンをマスクとして、エッチング処理を施すことにより、ボンディングパッド領域およびダイシングライン領域に位置するプラズマ窒化膜ＣＰＳＮＰの部分が除去される。
【００９８】
次に、プラズマ窒化膜ＣＰＳＮＰを覆うように、膜厚３〜１０μｍ程度のポリイミド膜ＣＰＩＸが塗布され、所定の条件のもとでベーク処理が施される。次に、所定の写真製版処理を施すことにより、ボンディングパッド領域およびダイシングライン領域に位置するポリイミド膜ＣＰＩＸの部分を露出するレジストパターン（図示せず）が形成される。次に、レジストパターンをマスクとして、エッチング処理を施すことにより、ボンディングパッド領域およびダイシングライン領域に位置するポリイミド膜ＣＰＩＸの部分が除去される。こうして、比較例に係る半導体装置の主要部分が形成される。
【００９９】
以上のように、比較例に係る、ＳＲＡＭのメモリセルを含む半導体装置では、ＳＲＡＭのメモリセルのソフトエラー対策のために、以下のような対策が採られている。メモリセル領域ＣＭＣＲのＮＭＯＳ領域ＣＮＭＯＳにもボトムＮウェル領域が形成されている。パッシベーション膜の一つとしてポリイミド膜ＣＰＩＸが形成されている。また、ｐ型の不純物として、自然界に存在する存在比をもって質量数１０のボロンを含有する通常のボロンが導入されている。
【０１００】
比較例に対して本実施の形態に係る、ＳＲＡＭのメモリセルを備えた半導体装置では、放射線が入射した際に、ソフトエラーが発生しやすい構造と材料等を適用することで、ＳＲＡＭのメモリセルに記憶されたデータがフェイル（反転）しやすくなって、放射線量に対して、感度の高い半導体装置を得ることができる。
【０１０１】
発明者は、これまでの実験データから、放射線量に対しＳＲＡＭのメモリセルのフェイルビット発生数を類推し、どの程度の検出感度があるかを検証した。
【０１０２】
図４７（表）に、高度の異なる場所における中性子線フラックス量増加倍率と放射線量（μＳｖ／ｈ）とを示し、さらに、４ＭｂｉｔＳＲＡＭメモリセルを用いて評価した場合における、単位時間（１秒間）、単位面積（１ｃｍ2）当たりのフェイルビット発生数（ＳＥＵ（ｂｉｔ／ｃｍ2／秒））を示す。このソフトエラーは、シングル・イベント・アップセットとも称されている。中性子線フラックス量増加率は、海抜０ｍを１とした場合の自然界の一般的な増加率を示す。放射線量は、自然界に存在する放射線量を示す。なお、これらのデータは、非特許文献４に基づくものである。
【０１０３】
図４７に示すように、フェイルビット発生数は、高度が上がるにしがたって増加する傾向を示すことがわかる。図４７に示す数値に基づいて、フェイルビット発生数（ＳＥＵ）と放射線量（μＳｖ／ｈ）との関係を、図４８にグラフとして示す。また、フェイルビット発生数ｙ（ＳＥＵ）と放射線量ｘ（μＳｖ／ｈ）との関係式として、以下の関係式が得られる。
【０１０４】
ｙ（ＳＥＵ）＝３×１０-7ｘ（μＳｖ／ｈ）−４×１０-8  （式Ａ）
次に、発明者は、非特許文献４に基づいて、ＳＲＡＭのメモリセルのプロセス等を変更することで、放射線の測定にどの程度の加速性があるかを見積もった。その加速性をＳＥＵ加速性とする。その結果を図４９（表）に示す。まず、４ＭｂｉｔＳＲＡＭメモリセルの海抜０ｍにおけるフェイルビット発生数（１×１０-8ＳＥＵ（ｂｉｔ／ｃｍ2／秒））をＳＥＵ加速性１とする。
【０１０５】
（ａ）チャネルドープやＰ＋ソースドレイン領域等の不純物（ドーパント）として導入するボロン（Ｂ）またはフッ化ボロン（ＢＦ2）のボロンを、質量数１０のボロンの存在比が９５％程度のボロン（所定のボロン）とすることで、ＳＥＵ加速性を４．７５倍に向上することができる。
【０１０６】
（ｂ）ＳＲＡＭメモリセルのセルサイズを縮小するなどして、メモリセルのＭＯＳトランジスタのゲート電極と下地の半導体基板等との容量（セルチャージ量）を減少させることで、ＳＥＵ加速性を向上させることができる。セルチャージ量とフェイルビット発生数との関係をプロットしたグラフを図５０に示す。図５０に示すように、セルチャージ量を１５ｆＣから８ｆＣへ減少させることで、ＳＥＵ加速性を約１０倍に向上することができる。
【０１０７】
（ｃ）ＳＲＡＭメモリセルの容量を４Ｍｂｉｔから４Ｇｂｉｔに増加させることで、ＳＥＵ加速性を１０００倍に向上することができる。
【０１０８】
（ｄ）パッシベーション膜として、ポリイミド膜を形成しない構造にすることで、ＳＥＵ加速性を２倍に向上することができる。
【０１０９】
（ｅ）放射線の測定時間を１秒から５秒に延ばすことで、ＳＥＵ加速性を５倍に向上することができる。
【０１１０】
（ｆ）層間絶縁膜として、ＢＰＴＥＯＳ膜の膜厚を４００ｎｍ程度から１３００ｎｍ程度に増加することで、ＳＥＵ加速性を３倍に向上することができる。
【０１１１】
（ｇ）ＳＲＡＭのメモリセル領域のＮＭＯＳ領域ではボトムＮウェル領域を形成しない構造にすることで、ＳＥＵ加速性を４倍に向上することができる。
【０１１２】
以上のようなプロセス変更をすべて適用した場合には、累積的にＳＥＵ加速性を５．７０×１０6倍に向上できることがわかる。
【０１１３】
次に、ソフトエラー対策が施された現行のＳＲＡＭに対して、プロセス等を変更してフェイルビット発生数（ＳＥＵ）を加速させた場合のフェイルビット発生数を見積もった。その結果を、図５１に示す。図５１に示すように、まず、フェイルビット発生数と放射線量との関係式（式Ａ）に基づき、ソフトエラー対策が施された現行のＳＲＡＭのメモリセルにおける、各放射線量に対するフェイルビット発生数をＳＥＵ率として示す。
【０１１４】
そのフェイルビット発生数（ＳＥＵ率）に対して、フェイルビット発生数（ＳＥＵ）を加速させた場合のフェイルビット発生数を示す。すなわち、フェイルビット発生数（ＳＥＵ率）に５．７０×１０6（ＳＥＵ加速性）を乗じたフェイルビット発生数を５秒間のＳＥＵとして示す。
【０１１５】
図５１に示すように、たとえば、放射線量が１μＳｖ／ｈの場合に、５秒間のフェイルビット発生数は、１．４８ｂｉｔと見積もられる。このことは、１μＳｖ／ｈの放射線量に対して、フェイルビットが１ビット存在することになり、放射線の測定が可能な測定感度を有していることを示している。また、このことは、放射線量が約０．１μＳｖ／ｈの場合でも、約５０秒程度の測定によって放射線を検出することが可能であるともいえる。放射線量が上がるにしたがい、フェイルビット発生数が増え、放射線量が１Ｓｖ／ｈの場合には、５秒間のフェイルビット発生数は、１．７１×１０6ｂｉｔと見積もられる。
【０１１６】
以上の結果から、本実施の形態に係るＳＲＡＭのメモリセルを備えた半導体装置は、１μＳｖ／ｈ以下から１Ｓｖ／ｈ以上までの放射線量を検出することが可能である。また、この半導体装置を、プロセスのパラメータを変更することで、新たな製造装置や特殊な材料を必要とすることなく半導体チップとして、比較的低コストをもって製造することができる。さらに、後述するように、本半導体装置は、放射線量の測定が可能な電子デバイスの一つとして、携帯にも便利な携帯端末機にも適用することができる。
【０１１７】
実施の形態２
実施の形態１では、ＳＲＡＭのメモリセル領域、周辺ＭＯＳ領域およびＩ／ＯＭＯＳ領域に対して、ソフトエラーが発生しやすい構造と材料等を適用した場合について説明した。ここでは、ＳＲＡＭのメモリセル領域に対して、ソフトエラーが発生しやすい構造と材料等を適用し、周辺ＭＯＳ領域およびＩ／ＯＭＯＳ領域については、ソフトエラーが発生しにくい構造と材料を適用した半導体装置について説明する。
【０１１８】
その製造方法について説明する。なお、実施の形態１の場合と同一部材については同一符号を付し、その一部については説明を繰り返さないこととする。
【０１１９】
前述した図４〜図８に示す工程と同様の工程を経た後、図５２に示すように、所定の写真製版処理を施すことにより、周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳ領域ＮＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳ領域ＮＭＲを露出し、他の領域を覆うレジストパターンＲＰが形成される。次に、注入条件Ａ（注入エネルギー：２５０ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度の）のもとでボロン（Ｂ）を注入することにより、周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳ領域ＮＭＲではＰウェル領域ＰＷＰが形成され、Ｉ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳ領域ＮＭＲではＰウェル領域ＰＷＩが形成される。
【０１２０】
次に、注入条件Ｂ（注入エネルギー：５０ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）および注入条件Ｃ（注入エネルギー：１５ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）のもとで連続的にボロン（Ｂ）を注入することにより、Ｉ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈを決定するチャネルドープが行われる。このボロンを注入する工程では、ボロンとして通常のボロンが注入される。
【０１２１】
また、この工程以降の工程において、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域に注入するボロンは、通常のボロンが適用される。なお、メモリセル領域ＭＣＲ以外の領域として、周辺ＭＯＳ領域ＰＥＭＲとＩ／ＯＭＯＳ領域ＩＯＭＲを挙げているが、半導体装置としては、マイコンやフラッシュメモリを搭載した半導体装置にも適用することが可能である。
【０１２２】
次に、図５３に示すように、所定の写真製版処理を施すことにより、周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳ領域を露出し、他の領域を覆うレジストパターンＲＰＮＣが形成される。次に、注入条件（注入エネルギー：１５ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）のもとでボロン（Ｂ）を注入することにより、周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈを決定するチャネルドープが行われる。周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは、Ｉ／ＯＭＯＳ領域ＩＯＭＲのＮＭＯＳトランジスタのしきい値電圧とは異なる。このボロンを注入する工程でも、ボロンとして通常のボロンが注入される。
【０１２３】
次に、図５４に示すように、所定の写真製版処理を施すことにより、メモリセル領域のＮＭＯＳ領域ＮＭＲを露出し、他の領域を覆うレジストパターンＲＭＮＣが形成される。次に、注入条件Ａ（注入エネルギー：２５０ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとでボロン（Ｂ）を注入することにより、Ｐウェル領域ＰＷＭが形成される。
【０１２４】
次に、注入条件Ｂ（注入エネルギー：５０ＫｅＶ、ドーズ量：１〜５×１０12／ｃｍ2程度）および注入条件Ｃ（注入エネルギー：１５ＫｅＶ、ドーズ量：１〜９×１０12／ｃｍ2程度）のもとで連続的にボロン（Ｂ）を注入することにより、メモリセル領域のＮＭＯＳトランジスタのしきい値電圧Ｖｔｈを決定するチャネルドープが行われる。メモリセル領域のＮＭＯＳトランジスタのしきい値電圧Ｖｔｈは、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲのそれぞれのＮＭＯＳトランジスタのしきい値電圧とは異なる。
【０１２５】
このボロンを注入する工程では、メモリセル領域ＭＣＲにおける放射線に対する感度を向上させるために、所定のボロンが注入される。また、これらの工程では、レジストパターンＲＭＮＣを注入マスクとすることで、マスクの枚数が増えることがなく、製造コストを抑えることができる。
【０１２６】
次に、図１２〜図１８に示す工程と同様の工程を経た後、図５５に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＮＭＯＳ領域ＮＭＲを露出し、他の領域を覆うレジストパターンＲＭＮＨ１が形成される。次に、ホットキャリア・ショートチャネル対策として、注入条件Ａ（注入エネルギー：５〜１０ＫｅＶ、ドーズ量：１〜５×１０14／ｃｍ2程度）のもとでヒ素（Ａｓ）が注入され、注入条件Ｂ（注入エネルギー：１０〜２０ＫｅＶ、ドーズ量：１〜５×１０13／ｃｍ2程度）のもとでボロン（Ｂ）が注入される。このボロンを注入する工程では、放射線に対する感度を向上させるために所定のボロンが注入される。その後、レジストパターンＲＭＮＮ１が除去される。
【０１２７】
次に、図５６に示すように、所定の写真製版処理を施すことにより、周辺ＭＯＳ領域ＰＥＭＲのＮＭＯＳ領域ＮＭＲを露出し、他の領域を覆うレジストパターンＲＭＮＨ２が形成される。次に、ホットキャリア・ショートチャネル対策として、注入条件Ａ（注入エネルギー：５〜１０ＫｅＶ、ドーズ量：１〜５×１０14／ｃｍ2程度）のもとでヒ素（Ａｓ）が注入され、注入条件Ｂ（注入エネルギー：１０〜２０ＫｅＶ、ドーズ量：１〜５×１０13／ｃｍ2程度）のもとでボロン（Ｂ）が注入される。このボロンを注入する工程では、通常のボロンが注入される。その後、レジストパターンＲＭＮＨ２が除去される。
【０１２８】
次に、図５７に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＰＭＯＳ領域を露出し、他の領域を覆うレジストパターンＲＭＰＨ１が形成される。次に、ホットキャリア・ショートチャネル対策として、注入条件Ａ（注入エネルギー：５〜１０ＫｅＶ、ドーズ量：１〜５×１０14／ｃｍ2程度）のもとでフッ化ボロン（ＢＦ2）が注入され、注入条件Ｂ（注入エネルギー：５０〜１００ＫｅＶ、ドーズ量：１〜５×１０13／ｃｍ2程度）のもとでヒ素（Ａｓ）が注入される。このフッ化ボロンを注入する工程では、放射線に対する感度を向上させるために、フッ化ボロンのボロンとして所定のボロンのフッ化ボロンが注入される。その後、レジストパターンＲＭＰＨ１が除去される。
【０１２９】
次に、図５８に示すように、所定の写真製版処理を施すことにより、周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲを露出し、他の領域を覆うレジストパターンＲＭＰＨ２が形成される。次に、ホットキャリア・ショートチャネル対策として、注入条件Ａ（注入エネルギー：５〜１０ＫｅＶ、ドーズ量：１〜５×１０14／ｃｍ2程度）のもとでフッ化ボロン（ＢＦ2）が注入され、注入条件Ｂ（注入エネルギー：５０〜１００ＫｅＶ、ドーズ量：１〜５×１０13／ｃｍ2程度）のもとでヒ素（Ａｓ）が注入される。このフッ化ボロンを注入する工程では、フッ化ボロンのボロンとして通常のボロンのフッ化ボロンが注入される。その後、レジストパターンＲＭＰＨ２が除去される。
【０１３０】
次に、図２１に示す工程と同様の工程を経た後、図５９に示すように、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲのＰＭＯＳ領域ＰＭＲを露出し、他の領域を覆うレジストパターンＲＰＳＤ１が形成される。次に、注入条件Ａ（注入エネルギー：１５ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとでボロン（Ｂ）が注入され、注入条件Ｂ（注入エネルギー：２０ＫｅＶ、ドーズ量：２〜３×１０15／ｃｍ2程度）のもとでフッ化ボロン（ＢＦ2）が注入される。
【０１３１】
これにより、メモリセル領域ＭＣＲのＰＭＯＳ領域ＰＭＲに、Ｐ＋ソースドレイン領域ＰＳＤＢＭが形成される。放射線に対する感度を向上させるために、このボロンを注入する工程においては、所定のボロンが注入され、フッ化ボロンを注入する工程においては、フッ化ボロンのボロンとして所定のボロンのフッ化ボロンが注入される。その後、レジストパターンＲＰＳＤ１が除去される。
【０１３２】
次に、図６０に示すように、所定の写真製版処理を施すことにより、周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲのＰＭＯＳ領域ＰＭＲを露出し、他の領域を覆うレジストパターンＲＰＳＤ２が形成される。次に、注入条件Ａ（注入エネルギー：１５ＫｅＶ、ドーズ量：１×１０13／ｃｍ2程度）のもとでボロン（Ｂ）が注入され、注入条件Ｂ（注入エネルギー：２０ＫｅＶ、ドーズ量：２〜３×１０15／ｃｍ2程度）のもとでフッ化ボロン（ＢＦ2）が注入される。
【０１３３】
これにより、周辺ＭＯＳ領域ＰＥＭＲのＰＭＯＳ領域ＰＭＲでは、Ｐ＋ソースドレイン領域ＰＳＤＰが形成される。Ｉ／ＯＭＯＳ領域ＩＯＭＲのＰＭＯＳ領域ＰＭＲでは、Ｐ＋ソースドレイン領域ＰＳＤＩが形成される。このボロンを注入する工程では、通常のボロンが注入され、フッ化ボロンを注入する工程では、フッ化ボロンのボロンとして通常のボロンのフッ化ボロンが注入される。その後、レジストパターンＲＰＳＤ２が除去される。
【０１３４】
次に、図２３および図２４に示す工程と同様の工程を経た後、図６１に示すように、ゲート電極ＧＥＭ、ＧＥＰ、ＧＥＩ等を覆うように、膜厚約１０ｎｍ程度の下敷きＣＶＤ酸化膜ＣＯＦが形成され、さらに、その下敷きＣＶＤ酸化膜ＣＯＦを覆うように、膜厚約３０ｎｍ程度のＬＰＣＶＤ窒化膜ＳＮＦが形成される。
【０１３５】
次に、ＬＰＣＶＤ膜ＳＮＦを覆うように、膜厚約９００ｎｍ程度のＢＰＴＥＯＳ膜ＢＴ１が形成される。次に、所定の条件（温度８５０℃、窒素（Ｎ2）雰囲気、時間３０秒程度）のもとでランプアニール処理を施し、さらに、化学的機械研磨処理を施すことにより、ＢＰＴＥＯＳ膜ＢＴ１が平坦化される。ここで、ＢＰＴＥＯＳ膜ＢＴ１に導入するボロンとして、通常のボロンが導入される。
【０１３６】
次に、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲを露出し、他の領域を覆うレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ＢＰＴＥＯＳ膜ＢＴ１にエッチング処理を施すことにより、メモリセル領域ＭＣＲに位置するＢＰＴＥＯＳ膜ＢＴ１の部分が除去される。その後、レジストパターンが除去される。
【０１３７】
次に、メモリセル領域ＭＣＲに露出したＬＰＣＶＤ膜ＳＮＦと、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域に位置するＢＰＴＥＯＳ膜ＢＴ１とを覆うように、膜厚約９００ｎｍ程度のＢＰＴＥＯＳ膜ＢＴＢ１（図６２参照）が形成される。次に、アニール条件（温度８５０℃、窒素（Ｎ2）雰囲気、時間３０秒程度）のもとでランプアニール処理が施される。次に、化学的機械研磨処理を施すことにより、図６２に示すように、メモリセル領域ＭＣＲに位置するＢＰＴＥＯＳ膜ＢＴＢ１の部分を残して、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域のＢＰＴＥＯＳ膜ＢＴ１の上面上に位置するＢＰＴＥＯＳ膜ＢＴＢ１の部分が除去される。
【０１３８】
ここで、放射線に対する感度を向上させるために、ＢＰＴＥＯＳ膜ＢＴＢ１に導入するボロン（Ｂ）として、所定のボロンが導入される。これにより、メモリセル領域ＭＣＲが所定のボロンを導入したＢＰＴＥＯＳ膜ＢＴＢ１によって覆われることになる。
【０１３９】
次に、図２５〜図３３に示す工程と同様の工程を経た後、図６３に示すように、所定の条件（温度４００℃、水素（Ｈ2）雰囲気、時間６０分程度）のもとで、第３金属配線Ｍ３のアルミニウムに熱処理（シンター）が施される。次に、第３金属配線Ｍ３を覆うように、パッシベーション膜として、膜厚約９００ｎｍ程度のＢＰＴＥＯＳ膜ＢＴ５が形成される。ここで、ＢＰＴＥＯＳ膜ＢＴ５として、通常のボロンが導入されたＢＰＴＥＯＳ膜が形成される。
【０１４０】
次に、所定の写真製版処理を施すことにより、メモリセル領域ＭＣＲを露出し、他の領域を覆うレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとしてエッチング処理を施すことにより、メモリセル領域ＭＣＲに位置するＢＰＴＥＯＳ膜ＢＴ５の部分が除去されて、第３金属配線Ｍ３が露出する。その後、レジストパターンが除去される。
【０１４１】
次に、メモリセル領域ＭＣＲに露出した第３金属配線Ｍ３と、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域に位置するＢＰＴＥＯＳ膜ＢＴ５とを覆うように、膜厚約９００ｎｍ程度のＢＰＴＥＯＳ膜ＢＴＢＰ（図６４参照）が形成される。次に、化学的機械研磨処理を施すことにより、図６４に示すように、メモリセル領域ＭＣＲに位置するＢＰＴＥＯＳ膜ＢＴＢＰの部分を残して、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲのＢＰＴＥＯＳ膜ＢＴ１の上面上に位置するＢＰＴＥＯＳ膜ＢＴＢＰの部分が除去される。
【０１４２】
ここで、放射線に対する感度を向上させるために、ＢＰＴＥＯＳ膜ＢＴＢＰに導入するボロン（Ｂ）として、所定のボロンが導入される。これにより、メモリセル領域ＭＣＲが、パッシベーション膜として、所定のボロンを導入したＢＰＴＥＯＳ膜ＢＴＢＰによって覆われることになる。
【０１４３】
なお、この工程では、通常のボロンを導入したＢＰＴＥＯＳ膜ＢＴ５を、周辺ＭＯＳ領域ＰＥＭＲとＩ／ＯＭＯＳ領域ＩＯＭＲに形成し、所定のボロンを導入したＢＰＴＥＯＳ膜ＢＴＢＰを、メモリセル領域ＭＣＲに形成する場合について説明した。この他に、ノンドープのプラズマ酸化膜を形成し、その後、メモリセル領域ＭＣＲを露出し他の領域を覆うレジストパターンをマスクとして、所定のボロンを注入することにより、メモリセル領域ＭＣＲに位置するプラズマ酸化膜の部分にだけ、所定のボロンを導入するようにしてもよい。
【０１４４】
次に、図６５に示すように、ＢＰＴＥＯＳ膜ＢＴＢＰおよびＢＰＴＥＯＳ膜ＢＴ５を覆うように、パッシベーション膜として膜厚約６００ｎｍ程度のプラズマ窒化膜ＰＳＮＰが形成される。次に、所定の写真製版処理を施すことにより、ボンディングパッド領域およびダイシングライン領域（いずれも図示せず）を露出し、他の領域を覆うレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、プラズマ窒化膜ＰＳＮＰ等にエッチング処理が施される。
【０１４５】
次に、プラズマ窒化膜ＰＳＮＰを覆うようにポリイミドが塗布され所定の条件のもとでベーク処理を施すことにより、膜厚約３〜１０μｍ程度のポリイミド膜ＰＩＸが形成される。次に、ボンディングパッド領域、ダイシングライン領域およびメモリセル領域ＭＣＲに位置するポリイミド膜の部分に所定の写真製版処理（露光処理、現像処理）を施すことにより、メモリセル領域ＭＣＲ等に位置するポリイミド膜の部分が除去される。これにより、メモリセル領域ＭＣＲでは、プラズマ窒化膜ＰＳＮＰが露出し、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲでは、ポリイミド膜ＰＩＸによって覆われた状態にある。こうして、半導体装置の主要部分が形成される。
【０１４６】
上述した半導体装置では、すでに実施の形態１において説明したように、ＳＲＡＭのメモリセル領域ＭＣＲでは、「所定のボロン」を導入した材料等を用いることによって、放射線の影響を受けやすくなって、放射線量の測定が可能になる。一方、本半導体装置では、メモリセル領域ＭＣＲの以外の周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲでは、「通常のボロン」を導入した材料等を用いることによって、周辺ＭＯＳ領域ＰＥＭＲおよびＩ／ＯＭＯＳ領域ＩＯＭＲにそれぞれ位置するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ等の半導体素子に対して放射線の影響を抑制することができる。その結果、ＳＲＡＭのメモリセル以外の半導体素子等においてソフトエラーの発生を抑制して、半導体装置としての動作を安定させることができる。
【０１４７】
実施の形態３
ここでは、ＳＲＡＭのメモリセルに記憶されたデータがフェイルしたフェイルビットを検出する構成と検出方法について説明する。まず、メモリセルアレイを含むＳＲＡＭの基本的なブロック図を図６６に示す。
【０１４８】
図６６に示すように、ＳＲＡＭには、メモリセルアレイＭＣＡにおいて発生したフェイルビットをカウントするフェイルビットカウンタＦＢＣが設けられている。フェイルビットカウンタＦＢＣでは、メモリセルアレイＭＣＡにおける所定のビットのアドレスを指定するアドレス信号が生成される。また、フェイルビットカウンタＦＢＣでは、所定のアドレスのビットに対してデータを書き込むためのデータ信号が出力され、そして、所定のアドレスのビットに記憶されているデータ信号が入力されて処理される。
【０１４９】
また、ＳＲＡＭには、アドレス信号を処理するための、アドレスバッファＡＤＢ、行デコーダＲＤＣ、列デコーダＣＤＣが設けられている。列デコーダＣＤＣとメモリセルアレイＭＣＡとはトランスファゲートＴＦＧを介して列アドレスの信号が処理される。また、データ信号を入出力するための、データ入出力バッファＤＡＢ、書き込みドライバＷＤおよびセンスアンプＳＡが設けられている。書き込みドライバＷＤおよびセンスアンプＳＡと、メモリセルアレイＭＣＡとは、トランスファゲートＴＦＧを介してデータ信号が処理される。
【０１５０】
次に、ＳＲＡＭの動作について、メモリセルアレイにおける一つのメモリセルを示しながら説明する。まず、書き込み動作として、図６７の上段に示すように、メモリセルの記憶ノードＮの電位を「Ｈ」とし、記憶ノードＮ／の電位を「Ｌ」とする書き込み動作について説明する。初期状態において、全ワード線は「Ｌ」であり、全ビット線は「Ｈ」である。電位としては、たとえば、「Ｈ」は１．８Ｖであり、「Ｌ」は０Ｖである。
【０１５１】
次に、入力された行アドレス信号に基づき行デコーダによってワード線が選択される。図６７の上段に示すように、選択されたワード線ＷＬは「Ｈ」となる。次に、入力された列アドレスによって１対のトランスファゲートが選択されて、メモリセルと書き込みドライバとのパスが導通される。次に、図６７の下段に示すように、データバスにより入力されたデータに応じて、ビット線ＢＩＴおよびビット線ＢＩＴ／のいずれかが強制的に「Ｌ」にされる。この場合、記憶ノードＮ／の電位が「Ｌ」に固定される。こうして書き込み動作が行われる。
【０１５２】
次に、データを保持する動作について説明する。まず、図６８の上段に示すように、メモリセルの記憶ノードＮの電位を「Ｈ」とし、記憶ノードＮ／の電位を「Ｌ」とする。アクセストランジスタの存在を無視して、全ワード線は「Ｌ」にされ、全ビット線も「Ｌ」にされる。消費電力を低減するために、電源電圧（Ｖｄｄ）を１．０Ｖ〜１．５Ｖ程度に下げて、データが保持される。
【０１５３】
次に、データの読み出し動作について説明する。まず、図６９の上段に示すように、メモリセルの記憶ノードＮの電位を「Ｈ」とし、記憶ノードＮ／の電位を「Ｌ」とする。初期状態において、全ワード線は「Ｌ」であり、全ビット線は「Ｈ」である。次に、入力された行アドレスにより、行デコーダによってワード線が選択される。選択されたワード線は「Ｈ」となって、アクセストランジスタＡＴＮ１、ＡＴＮ２がオンする。
【０１５４】
これにより、図６９の下段に示すように、「Ｌ」側の記憶ノードＮ／に接続されているビット線ＢＩＴ／の電位が低下する。入力された列アドレスにより、１対のトランスファゲートが選択されて、メモリセルとセンスアンプとのパスが導通される。センスアンプによって、ビット線ＢＩＴとビット線ＢＩＴ／との電位差が増幅されて、データバスへ送られる。こうして読み出し動作が行われる。
【０１５５】
次に、メモリセルアレイにおいて記憶されたデータがフェイルしたビットを検出する方法について説明する。
【０１５６】
まず、上述した書き込み動作に基づいて、図７０に示すように、ＳＲＡＭのメモリセルアレイにおけるすべてのビットに対して、「１」のデータが書き込まれる。なお、書き込みデータとしては、「１」の代わりに「０」を書き込むようにしてもよい。
【０１５７】
次に、図７１に示すように、保持電圧として、書き込み動作の電圧よりも低い電圧に設定されて、その保持電圧のもとでデータが保持される。たとえば、書き込み動作電圧１．８Ｖから、１．０〜１．５Ｖ程度、または、１．０Ｖ前後の電圧に設定されて、その保持電圧のもとで、５秒間データが保持される。
【０１５８】
一般に、ＳＲＡＭの保持状態では、スタンバイ電流を下げることによって電池によるバックアップを容易にしている。本半導体装置においても、保持動作の際に電圧を１Ｖ前後に下げることで、バックアップのメリットに加えて、メモリセルの保持状態がより不安定となって放射線の影響を受けやすくなり、放射線の測定感度を向上させることができる。
【０１５９】
次に、図７２に示すように、メモリセルアレイのメモリセルのそれぞれに書き込まれたデータが順次読み込まれて、初期データと比較される。初期データと異なるデータが読み込まれた場合には、フェイルビットとしてその数がカウントされる。ここで使用するテストプログラムとしては、従来から使用されてきたフェイルビットカウントのテストプログラムを流用してもよい。
【０１６０】
メモリセルのデータを順次読み込む際には、図７３に示すように、読み込んだメモリセルごと（ビットごと）に「１」のデータが再書き込みされる。これを繰り返すことで、すべてのメモリセル（ビット）に「１」のデータが再度書き込まれることになる。次に、カウントされたフェイルビット数から、前述した（式Ａ）に基づいて、放射線量が算出される。
【０１６１】
こうして、ＳＲＡＭのメモリセルを備えた本半導体装置では、ＳＲＡＭのメモリセルアレイに記憶されたデータがフェイルしたフェイルビットをカウントし、そのカウント数から放射線量を算出することができる。
【０１６２】
なお、メモリセルを保持する保持電圧をトリミングすることにより、放射線に対する所望の感度になるように電圧調整を行ってもよい。たとえば、１μＳｖ／ｈの放射線量によって、１ビットないし２ビットのソフトエラーがカウントされるように保持電圧を調整してもよい。また、測定時間を５秒としたが、さらに長時間保持（測定）することによって、放射線に対する感度を向上させることも可能である。
【０１６３】
実施の形態４
ここでは、実施の形態１または実施の形態２において説明した、ＳＲＡＭのメモリセルを備えた半導体装置を放射線測定チップとし、その放射線測定チップを搭載した電子デバイスの一例としての携帯端末機について説明する。
【０１６４】
図７４および図７５に示すように、携帯端末機ＭＰの表面側には、情報を表示するディスプレイＤＰが配置されている。一方、携帯端末機ＭＰの裏面側には、放射線を入射させるための窓ＷＩＤが形成されて、その窓ＷＩＤから基板に実装された放射線測定チップＨＭＣが露出している。
【０１６５】
次に、放射線測定チップとその周辺の構造について説明する。放射線測定チップは、より放射線が透過しやすいように、たとえば、ウェハプロセスパッケージのようなべアチップ実装によって基板に実装されていることが望ましい。
【０１６６】
図７６に示すように、実施の形態１または実施の形態２において説明した、放射線測定チップとしての、ＳＲＡＭを備えた半導体装置には、アルミボンディングパッドＡＢＰが形成されている。アルミボンディングパッドＡＢＰは、第３金属配線Ｍ３を形成する際に同時に形成されている。そのアルミボンディングパッドＡＢＰおよび第３金属配線Ｍ３を覆うように、パッシベーション膜として、所定のボロンが導入されたＢＰＴＥＯＳ膜ＢＴＢＰおよびプラズマ窒化膜ＰＳＮＰが形成されている。そのプラズマ窒化膜ＰＳＮＰの上に絶縁層ＺＬ１が形成されている。
【０１６７】
絶縁層ＺＬ１、プラズマ窒化膜ＰＳＮＰ等を貫通するように、アルミボンディングパッドに接続される配線層ＨＬが形成されている。その配線層ＨＬを覆うように、絶縁層ＺＬ２が形成されている。配線層ＨＬに接続されるはんだバンプＨＢが形成され、そのはんだバンプＨＢが基板ＣＢに接続されている。なお、これ以外の構成については、実施の形態１、２において説明した半導体装置と同様なので、同一部材には同一符号を付し、その説明を繰り返さないこととする。
【０１６８】
次に、上述した半導体チップの製造方法について説明する。図３３（実施の形態１）に示す工程において、第３金属配線Ｍ３とともにアルミボンディングパッドＡＢＰが形成される。次に、所定の条件（温度４００℃、水素（Ｈ2）雰囲気、時間６０分程度）のもとで、アルミボンディングパッドＡＢＰおよび第３金属配線Ｍ３のアルミニウムに熱処理（シンター）が施される。次に、アルミボンディングパッドＡＢＰ等を覆うように、パッシベーション膜として、膜厚約９００ｎｍ程度のＢＰＴＥＯＳ膜ＢＴＢＰと膜厚約６００ｎｍ程度のプラズマ窒化膜ＰＳＮＰが形成される。ここで、放射線に対する感度を向上させるために、ＢＰＴＥＯＳ膜ＢＴＢＰとして、所定のボロンが導入されたＢＰＴＥＯＳ膜が形成される。
【０１６９】
次に、所定の写真製版処理を施すことにより、アルミボンディングパッドＡＢＰが位置する領域を露出し、他の領域を覆うレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、プラズマ窒化膜ＰＳＮＰ等にエッチング処理を施すことにより、アルミボンディングパッドＡＢＰを露出する開口部が形成される。
【０１７０】
次に、開口部およびプラズマ窒化膜ＰＳＮＰを覆うように、たとえば、ポリイミドなどの絶縁層ＺＬ１が形成される。次に、所定の写真製版処理を施すことにより、アルミボンディングパッドＡＢＰが位置する領域を露出し、他の領域を覆うレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、絶縁層ＺＬ１にエッチング処理を施すことにより、アルミボンディングパッドＡＢＰが露出する。
【０１７１】
次に、シード膜として、チタンナイトライド（ＴｉＮ）膜とチタン（Ｔｉ）膜との積層膜が形成される。次に、めっき等により、銅（Ｃｕ）とニッケル（Ｎｉ）との積層膜が形成される。次に、所定の写真製版処理を施すことにより、配線層をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、銅（Ｃｕ）とニッケル（Ｎｉ）との積層膜等にエッチング処理を施すことにより、配線層ＨＬが形成される。
【０１７２】
次に、配線層ＨＬ等を覆うように、ポリイミドなどの絶縁層ＺＬ２が形成される。次に、所定の写真製版処理を施すことにより、はんだバンプが配置される領域を露出するレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして絶縁層ＺＬ２にエッチング処理を施すことにより、はんだバンプが配置される領域の配線層ＨＬが露出する。次に、めっきにより、露出した配線層ＨＬの表面に金（Ａｕ）層が形成され、次に、はんだバンプＨＢが形成される。次に、はんだバンプＨＢは、所定の基板ＣＢに接続されて固定される。その後、放射線測定チップを搭載した基板ＣＢを携帯端末機のケース内に取り付けることで、放射線の測定が可能な携帯端末機が完成する。
【０１７３】
上述した携帯端末機では、図７７に示すように、放射線測定チップＨＭＣの裏面および側面はモールド樹脂によって覆われていない。また、放射線測定チップＨＭＣの上面側はポリイミドの絶縁層ＺＬ１によって覆われている。これにより、中性子線などの放射線ＨＲが透過しやすい構造になって、携帯端末機の一つの機能として、容易に放射線を測定することができる。また、放射線測定チップが実装されているケースの部分に窓ＷＩＤを設けることで、放射線に対する感度を向上させることができる。
【０１７４】
なお、上述した携帯端末機では、放射線測定チップが、ベアチップ実装によって基板に実装されている場合を例に挙げて説明した。この他に、図７８に示すように、放射線測定チップＨＭＣをセラミックパッケージＣＰＣに実装した態様でもよい。この態様では、ダイパッドＤＩＰに固定された放射線測定チップＨＭＣの放射線測定部（ＳＲＡＭのメモリセルアレイ）ＨＭＰが大気に露出するように、窓ＣＷＩＮが形成される。窓ＣＷＩＤが形成されていることで、放射線測定チップＨＭＣに向かって入射する放射線ＨＲが遮られることがなくなる。また、放射線測定チップＨＭＣは、ワイヤＷＩＲによって電気的に接続されているリードフレームＬＦを介して、外部の回路（図示せず）と電気的に接続されることになる。
【０１７５】
また、各実施の形態において説明したプロセス条件（注入条件、熱処理条件、膜厚等）は一例であって、これらに限られるものではない。
【０１７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１７７】
ＡＴＮ１、ＡＴＮ２  アクセストランジスタ、ＤＴＮ１、ＤＴＮ２  ドライブトランジスタ、ＬＴＰ１、ＬＴＰ２  ロードトランジスタ、Ｎ、Ｎ／  記憶ノード、ＢＩＴ、ＢＩＴ／  ビット線、ＷＬ  ワード線、ＧＮＤＩ  接地配線、ＶＣＣＩ  電源配線、ＭＣＲ  メモリセル領域、ＰＥＭＲ  周辺ＭＯＳ領域、ＩＯＭＲ  Ｉ／ＯＭＯＳ領域、ＮＭＲ  ＮＭＯＳ形成領域、ＰＭＲ  ＰＭＯＳ形成領域、ＳＵＢ  半導体基板、ＪＳＳ  下敷き酸化膜、ＪＡＳ  アモルファスシリコン膜、ＪＳＮ  窒化膜、ＪＡＲ  ＡＲＣ膜、ＪＰＲ  フォトレジストパターン、ＴＣＰ  開口部、ＩＯＦ  分離酸化膜、ＩＲ  分離領域、ＢＮＷＭ、ＢＮＷＰ、ＢＮＷＩ  ボトムＮウェル領域、ＰＷＭ、ＰＷＰ、ＰＷＩ  Ｐウェル領域、ＰＷＢＭ、ＰＷＢＰ、ＰＷＢＩ  Ｐウェル領域、ＮＷＭ、ＮＷＰ、ＮＷＩ  Ｎウェル領域、ＡＯＦ、ＬＯＦ、ＡＬＯＦ  酸化膜、ＰＳ  ポリシリコン膜、ＧＥＭ、ＧＥＰ、ＧＥＩ  ゲート電極、ＳＷＮ  ＬＤＤサイドウォール膜、ＰＳＤＢＭ、ＰＳＤＢＰ、ＰＳＤＢＩ  Ｐ＋ソースドレイン領域、ＰＳＤＭ、ＰＳＤＰ、ＰＳＤＩ  Ｐ＋ソースドレイン領域、ＮＳＤＭ、ＮＳＤＰ、ＮＳＤＩ  Ｎ＋ソースドレイン領域、ＳＣＬ  コバルトシリサイド膜、ＣＯＦ  下敷きＣＶＤ酸化膜、ＳＮＦ  ＬＰＣＶＤ窒化膜、ＢＴＢ１、ＢＴ１  ＢＰＴＥＯＳ膜、ＣＨ、ＣＨＭ  コンタクトホール、ＷＰＧ  タングステンプラグ、ＰＳＮ  プラズマ窒化膜、ＢＴ２、ＢＴ３、ＢＴ４、ＢＴ５  プラズマ酸化膜、ＳＴＶ  スタックトヴィア、Ｍ１  第１金属配線、Ｖ１  第１ヴィア、Ｍ２  第２金属配線、Ｖ２  第２ヴィア、Ｍ３  第３金属配線、ＢＴＢＰ  ＢＰＴＥＯＳ膜、ＰＳＮＰ  プラズマ窒化膜、ＰＩＸ  ポリイミド膜、ＭＣＡ  メモリセルアレイ、ＲＤＣ  行デコーダ、ＣＤＣ  列デコーダ、ＴＦＧ  トランスファーゲート、ＷＤ  書込みドライバ、ＳＡ  センスアンプ、ＡＤＢ  アドレスバッファ、ＤＡＢ  データ入出力バッファ、ＦＢＣ  フェイルビットカウンタ、ＭＰ  携帯端末機、ＤＰ  ディスプレイ、ＨＭＣ  放射線測定チップ、ＷＩＤ  窓、ＡＢＰ  アルミボンディングパッド、ＨＬ  配線層、ＺＬ１  絶縁層、ＺＬ２  絶縁層、ＨＢ  はんだバンプ、ＣＢ  基板、ＨＲ  放射線、ＣＰＣ  セラミックパッケージ、ＣＷＩＮ  窓、ＨＭＣ  放射線測定チップ、ＨＭＰ  放射線測定部、ＤＩＰ  ダイパッド、ＷＩＲ  ワイヤ、ＬＦ  リードフレーム、ＲＩ、ＲＢＮ、ＲＰ、ＲＰＮＣ、ＲＭＮＣ、ＲＩＰＣ、ＲＰＰＣ、ＲＭＰＣ、ＲＡＯＦ、ＲＨＧ、ＲＩＮＨ、ＲＭＮＨ、ＲＭＰＨ、ＲＰＳＤ、ＲＮＳＤ  レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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