(57)【要約】      （修正有）【課題】入力電圧の急峻な変化に対し過電流閾値で決まる最大オンデューティを拡張可能として出力電圧の安定化させる。【解決手段】１次巻線１４ａに直列接続した電流検出抵抗２２により出力電流に応じた電流値を検出して制御部３０の電流検出端子ＣＬＭに入力し、所定の過電流閾値に達した場合に最大オンデューティに固定して電流制限する。入力電圧の低下を検出していない場合は、ＦＥＴ４２をオフし、定電流源３６により定電流をバイアス抵抗３８、フィルタ用抵抗２４及び電流検出抵抗２２に流してバイアス電圧Ｖｂ１でバイアスした電流検出電圧を電流検出端子ＣＬＭに印加する。入力や負荷の急激な変動による入力電圧の低下を入力電圧検出部３２で検出した場合、バイアス制御部３４のＦＥＴ４２をオンしてバイアス電圧Ｖｂ２に引き下げ、電流検出端子CLMに印加している電流検出電圧を低下させ、最大オンデューティを拡張可能とする。【選択図】図１
2014236639.tif 000002
【特許請求の範囲】
【請求項１】
直流電圧を入力する入力コンデンサの間にトランスの１次巻線と直列に主スイッチ素子を接続すると共に、前記トランスの２次巻線に対し整流平滑部を接続し、制御部により前記出力電圧を所定電圧に保つように前記主スイッチ素子のオンデューティを制御すると共に、出力電流に応じた電流値を前記１次巻線に直列接続した電流検出抵抗により検出して前記制御部の電流検出端子に入力し、前記検出した電流値が所定の過電流閾値に達した場合に所定の最大オンデューティに固定して電流制限するスイッチング電源装置に於いて、
入力電圧の低下を検出して入力電圧低下検出信号を出力する入力電圧検出部と、
前記電流検出端子に所定のバイアス電圧により引き上げた電流検出電圧を印加し、前記入力電圧低下検出信号が得られた場合に前記バイアス電圧を変化させて、前記最大オンデューティを拡張させるバイアス制御部と、
を設けたことを特徴とするスイッチング電源装置
【請求項２】
請求項１記載のスイッチング電源装置に於いて、前記バイアス制御部は、
フィルタ用抵抗とフィルタ用コンデンサを備え、前記電流検出抵抗と前記電流検出端子と間に接続したローパスフィルタと、
前記電流検出抵抗と前記電流検出端子と間に接続したバイアス抵抗と、
前記バイアス抵抗に並列接続したコンデンサと、
前記バイアス抵抗及び前記フィルタ用抵抗を介して前記電流検出抵抗に所定の定電流を供給して前記所定のバイアス電圧を発生し、当該バイアス電圧により引き上げた電流検出電圧を前記電流検出電圧端子に印加する定電流源と、
前記バイアス抵抗と前記コンデンサの並列回路に並列接続され、前記入力電圧低下検出信号によるオンでインピーダンスを変化して前記バイアス電圧を引き下げ、前記電流検出電圧端子に印加する電流検出電圧を低下させるスイッチング素子と、
を備えたことを特徴とするスイッチング電源装置。
【請求項３】
請求項２記載のスイッチング電源装置に於いて、前記バイアス抵抗に並列接続した前記コンデンサの容量を、前記フィルタ用コンデンサの容量より大きい所定の容量としたことを特徴とするスイッチング電源装置。
【請求項４】
請求項２記載のスイッチング電源装置に於いて、前記定電流源を、前記制御部を構成する制御ＩＣの内部に設けたことを特徴とするスイッチング電源装置
【請求項５】
請求項１記載のスイッチング電源装置に於いて、前記入力電圧検出部は、
入力コンデンサの両端電圧を分圧する抵抗分圧回路と、
前記抵抗分圧部による分圧電圧を制御端子に入力し、前記分圧電圧が所定の閾値電圧以下に低下した場合にオンして前記電圧低下検出信号を前記バイアス制御部に出力するスイッチング素子と、
を備えたことを特徴とするスイッチング電源装置。
【請求項６】
請求項５記載のスイッチング電源装置に於いて、前記入力電圧検出部は、更に、
前記抵抗分圧回路から前記スイッチング素子に加わる分圧電圧を所定値に制限するツェナーダイオードと、
前記抵抗分圧回路から前記スイッチング素子に加わるリップル電圧成分を安定化するコンデンサと、
を備えたことを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電流に応じた電流値を検出して電流制限する過電流保護補正機能を有するスイッチング電源装置に関する。
【背景技術】
【０００２】
従来、この種の過電流保護補正機能を有するスイッチング電源装置としては、例えば図８に示すものがある。
【０００３】
図８はフライバック方式の絶縁型ＤＣ−ＤＣコンバータを用いたスイッチング電源装置であり、直流電源１０、入力コンデンサ１２、１次巻線１４ａと２次巻線１４ｂを備えたトランス１４、整流ダイオード１５、平滑コンデンサ１６、負荷１８、主スイッチ素子として機能するＦＥＴ２０、電流検出抵抗２２、フィルタ用、抵抗２４とフィルタ用コンデンサ２６を備えたローパスフィルタ、アイソレーション機能を備えた帰還回路部２８、制御ＩＣを用いた制御部３０で構成する。
【０００４】
図９は図８のスイッチング電源装置の動作を示したタイムチャートであり、図９（Ａ）はＦＥＴ２０のスイッチング動作を示し、図９（Ｂ）は電流検出電圧を示す。
【０００５】
負荷１８が安定した状態では、２次側からの帰還信号を、帰還回路２８を介して制御部３０の帰還入力端子ＩＮで受け取ることにより、出力電圧を所定電圧に安定化させる帰還信号に比例した制御閾値Ｖｔｈ１を設定しており、ＦＥＴ２０のオンで１次電流をトランス１４の１次巻線１４ａに流してエネルギーを蓄積し、このとき直線的に増加する１次電流を電流検出抵抗２２で検出して制御部３０の電流検出端子ＣＬＭに電流検出電圧を入力し、電流検出電圧が制御閾値Ｖｔｈ１に達すると、ＦＥＴ２０をオフし、２次巻線１４ｂから蓄積したエネルギーの放出により整流ダイオード１５から平滑コンデンサ１６及び負荷１８に出力電流を流す。
【０００６】
ここでフライバック方式のＤＣ−ＤＣコンバータが臨界モードで動作する場合を例にとると、図９（Ｂ）に点線で示すように、２次巻線１４ｂから流れる出力電流が零となった時点でＦＥＴ２０をオンして次のスイッチングサイクルを開始する。
【０００７】
このため２次側からの帰還信号に比例した制御閾値Ｖｔｈ１に従ったオンデューティを維持するスイッチング制御を行って負荷１８に安定化した直流電圧を供給する。
【０００８】
一方、負荷１８が軽負荷から重負荷へ急激に変動して出力電流が増加した場合、基準電圧と出力電圧の誤差を示す帰還信号に比例した制御閾値Ｖｔｈ１が増加し、ＦＥＴ２０のオンにより１次巻線１４ａに流れる電流に比例した電流検出電圧が制御閾値Ｖｔｈ１に達してＦＥＴ２０をオフするまでの時間を長くし、これによりＦＥＴ２０のオンデューティを広げることで、１次側から２次側へ供給エネルギーを増加させて出力電圧のアンダーシュートを抑制している。
【０００９】
この場合、ＦＥＴ２０によるオンデューティの拡張には、所定の過電流閾値Ｖｔｈ２の設定による限界がある。
【００１０】
図１０は、２次側からの帰還信号に比例して設定する制御閾値Ｖｔｈ１が、過電流保護のために設定した所定の過電流閾値Ｖｔｈ２を超えて増加した場合のタイムチャートを示す。
【００１１】
このように帰還信号に比例した制御閾値Ｖｔｈ１が過電流閾値Ｖｔｈ２を超えて設定された場合、ＦＥＴ２０のオンにより増加する電流検出電圧が過電流閾値Ｖｔｈ２に達した場合にＦＥＴ２０がオフし、制御閾値Ｖｔｈ１に達するまでＦＥＴ２０をオンすることできず、過電流閾値Ｖｔｈ２で決まる所定の最大オンデューティに制限され、制御閾値Ｖｔｈ１に電流検出電圧が達して決まる出力電圧のアンダーシュート抑制に必要なオンデューティに達することができない。
【００１２】
この問題を防止するため、従来は入力コンデンサ１２の容量を大きくして負荷１８の変動前の静電エネルギーを増加させる方法や、電流検出抵抗２２の値を小さくすることでオンデューティを制限する限界値となる過電流閾値Ｖｔｈ２に達しにくくするという方法を取っていた。
【００１３】
また、フライバック方式とは異なるフォワード方式のスイッチング電源装置ではあるが、ＦＥＴを用いて電流検出抵抗の分圧比を変えることで実質的に過電流の設定値を変え、入力電圧の変動範囲の全域に亘り、過電流保護設定値を平坦化する方法もある（特許文献１）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平２００２−１４２４５６号公報
【特許文献２】特開平２０１０−２７３４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、このような従来のスイッチング電源装置の過電流保護補正機能にあっては、入力コンデンサ１２の容量を大きくすることにより部品価格が上昇し、サイズアップに繋がるというという問題点がある。
【００１６】
また、電流検出抵抗２２の値を小さくした場合、過電流閾値に達するまでのオンデューティの限界値が上がることにより、過負荷時に連続的に過大な電流が流れ、部品の熱破壊に至る可能性が高くなるため、マージンを大きく取った部品を使用しなくてはならないという問題点がある。
【００１７】
また、電流検出抵抗の分圧比を変える方法では、制御部の電流検出端子に加わる電圧が、電流検出抵抗にて発生する電圧より分圧した分低下するため、電流検出抵抗の値を大きくする必要があり、このため電流検出抵抗の損失が増大し、大電力のスイッチング電源装置に適用できない。
【００１８】
また、電流検出抵抗の分圧比を変えることで、電流検出抵抗と電流検出端子の間に設けているローパスフィルタのポール周波数が変わり（ローパスフィルタの場合、ポールはカットオフ周波数ｆｃにある）、フィルタの性能が悪くなるという問題もある。
【００１９】
本発明は、入力電圧の急峻な変化に対し過電流閾値で決まる最大オンデューティを拡張可能として出力電圧を安定化させるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
（スイッチング電源装置）
本発明は、直流電圧を入力する入力コンデンサの間にトランスの１次巻線と直列に主スイッチ素子を接続すると共に、トランスの２次巻線に対し整流平滑部を接続し、制御部により出力電圧を所定電圧に保つように主スイッチ素子のオンデューティを制御すると共に、出力電流に応じた電流値を１次巻線に直列接続した電流検出抵抗により検出して制御部の電流検出端子に入力し、検出した電流値が所定の過電流閾値に達した場合に所定の最大オンデューティに固定して電流制限するスイッチング電源装置に於いて、
入力電圧の低下を検出して入力電圧低下検出信号を出力する入力電圧検出部と、
電流検出端子に所定のバイアス電圧により引き上げた電流検出電圧を印加し、入力電圧低下検出信号が得られた場合にバイアス電圧を変化させて、最大オンデューティを拡張させるバイアス制御部と、
を設けたことを特徴とする。
【００２１】
（バイアス制御部）
ここで、バイアス制御部は、
フィルタ用抵抗とフィルタ用コンデンサを備え、電流検出抵抗と電流検出端子と間に接続したローパスフィルタと、
電流検出抵抗と電流検出端子と間に接続したバイアス抵抗と、
バイアス抵抗に並列接続したコンデンサと、
バイアス抵抗及びフィルタ用抵抗を介して電流検出抵抗に所定の定電流を供給して所定のバイアス電圧を発生し、当該バイアス電圧により引き上げた電流検出電圧を電流検出電圧端子に印加する定電流源と、
バイアス抵抗とコンデンサの並列回路に並列接続され、入力電圧低下検出信号によるオンでインピーダンスを変化してバイアス電圧を引き下げ、電流検出電圧端子に印加する電流検出電圧を低下させるスイッチング素子と、
を備える。
【００２２】
（コンデンサの容量）
バイアス抵抗に並列接続したコンデンサの容量を、フィルタ用コンデンサの容量より大きい所定の容量とする。
【００２３】
（定電流源）
バイアス制御部の定電流源を、制御部を構成する制御ＩＣの内部に設ける。
【００２４】
（入力検出部）
入力電圧検出部は、
入力コンデンサの両端電圧を分圧する抵抗分圧回路と、
抵抗分圧回路による分圧電圧を制御端子に入力し、分圧電圧が所定の閾値電圧以下に低下した場合にオンして電圧低下検出信号をバイアス制御部に出力するスイッチング素子と、
を備える。
【００２５】
入力電圧検出部は、更に、
抵抗分圧回路からスイッチング素子に加わる分圧電圧を所定値に制限するツェナーダイオードと、
抵抗分圧回路からスイッチング素子に加わるリップル電圧成分を安定化するコンデンサと、
を備える。
【発明の効果】
【００２６】
本発明によれば、入力や負荷の急激な変動による入力電圧の低下を入力電圧検出部で検出した場合、バイアス制御部により、電流検出電圧を引き上げて電流検出端子に印加している所定のバイアス電圧を変化させて、最大オンデューティを拡張させるようにしたため、入力コンデンサの容量を大きくすることなく、過電流閾値で決まる最大オンデューティを超えるオンデューティのスイッチングにより、出力電圧のアンダーシュートを抑制して安定化させることができる。
【００２７】
また、入力電圧の低下を検出した場合に、バイアス量を変化して電流検出電圧を引き上げているバイアス電圧を低下させることで、電流検出端子に印加する電流検出電圧を低下させているため、従来のように電流検出抵抗の値を小さくして過電流閾値に達しにくくする必要がなく、過負荷時にも連続的に過大な電流が流れることがなく、電流検知抵抗の損失を抑制し、大電力のスイッチング電源装置にも使用可能とする。
【００２８】
また、バイアス制御部は、バイアス抵抗と並列にコンデンサを接続したことで、ノイズ成分を通過させてローパスフィルタで確実に低減するため、電流検出端子に印加するバイアスされた電流検出電圧の安定度が向上することができる。
【００２９】
また、バイアス抵抗と並列接続するコンデンサの容量を、ローパスフィルタのフィルタ用コンデンサに比べて十分に大きくすることで、電流検出電圧の高入力時においても低入力時においても、フィルタ用抵抗とフィルタ用コンデンサで構成されるローパスフィルタのポール周波数に影響を与えず、安定したフィルタ性能を維持可能とする。
【図面の簡単な説明】
【００３０】
【図１】本発明によるスイッチング電源装置の実施形態を示した回路ブロック図
【図２】図１の実施形態の動作波形を示したタイムチャート
【図３】主スイッチとしてトランジスタを用いた他の実施形態を示した回路ブロック図
【図４】入力電圧検出部の実施形態を示した回路ブロック図
【図５】入力電圧検出部の他の実施形態を示した回路ブロック図
【図６】制御部に定電流源を設けた他の実施形態を示した回路ブロック図
【図７】マイナス極性の電流検出電圧を検出する他の実施形態を示した回路ブロック図
【図８】従来のスイッチング電源装置を示した回路ブロック図
【図９】入力電圧が正常範囲にある場合の従来装置の動作を示したタイムチャート
【図１０】入力電圧が急激に低下した場合の従来装置の動作を示したタイムチャート
【発明を実施するための形態】
【００３１】
［スイッチング電源装置の構成］
図１は、本発明によるスイッチング電源装置の実施形態を示した回路ブロック図である。
【００３２】
（フライバック方式の絶縁型ＤＣ−ＤＣコンバータの概略）
図１に示すように、スイッチング電源装置は、フライバック方式の絶縁型ＤＣ−ＤＣコンバータを使用している。直流電源１０は例えば商用交流入力を整流し、入力コンデンサ１２で平滑して直流電圧を入力している。また商用交流入力の整流平滑回路に続いて昇圧チョッパを追加した場合、直流電源１０は昇圧チョッパの出力を示すことになる。
【００３３】
入力コンデンサ１２の端子間には、トランス１４の１次巻線１４ａ、主スイッチとして機能するＦＥＴ２０、電流検出抵抗２２を直列接続して１次側回路を構成している。
【００３４】
トランス１４の２次巻線１４ｂに対しては整流ダイオード１５と平滑コンデンサ１６を接続して２次側回路となる整流平滑回路を設け、続いて負荷１８を接続している。
【００３５】
制御ＩＣで実現される制御部３０は、帰還入力端子ＩＮ、電流検出端子ＣＬＭ、出力端子ＯＵＴ及びグランド端子ＧＮＤを備える。帰還入力端子ＩＮにはアイソレーション機能を備えた帰還回路２８を介して２次側から基準電圧に対する出力電圧の誤差に対応した帰還信号が入力される。
【００３６】
制御部３０は、出力端子ＯＵＴからスイッチング信号を出力してＦＥＴ２０をオンした場合、電流検出端子ＣＬＭに入力する電流検出電圧Ｖｃが、帰還入力端子ＩＮの帰還信号に比例して定電圧制御のためにそのとき設定している制御閾値Ｖｔｈ１に達した場合、出力端子ＯＵＴからスイッチング信号の出力を停止してＦＥＴ２０をオフする制御を行い、ＦＥＴ２０のオフ期間中に、トランス１４の２次巻線１４ｂから流れる出力電流が零となった場合、出力端子ＯＵＴからスイッチング信号を出力してＦＥＴ２０をオンし、次のスイッチングサイクルを開始する制御を行い、これを繰り返す。このように２次巻線１４ｂから流れる出力電流が零となった場合にＦＥＴ２０をオンして次のスイッチングサイクルを開始する動作モードを臨界モードという。
【００３７】
電流検出抵抗２２の電流検出電圧は、フィルタ用抵抗２４とフィルタ用コンデンサ２６で構成するローパスフィルタを介して制御部３０の電流検出端子ＣＬＭに入力している。
【００３８】
（入力電圧検出部とバイアス制御部の構成）
このような構成に加え、本実施形態にあっては、新たに入力電圧検出部３２とローパスフィルタを含むバイアス制御部３４を新たに設けている。
【００３９】
入力電圧検出部３２は、直流電源１０や負荷１８の急激な変動に伴う入力電圧の低下を検出して入力電圧低下検出信号Ｖｉを出力する。
【００４０】
バイアス制御部３４は、制御部３０の電流検出端子ＣＬＭに、所定のバイアス電圧Ｖｂ１により引き上げた電流検出電圧Ｖｃを印加し、入力電圧検出部３２から入力電圧低下検出信号Ｖｉが出力された場合にバイアス電圧Ｖｂ１を変化させて、制御部３０に予め設定している過電流閾値Ｖｔｈ２により決まる最大オンデューティαｍａｘを拡張させる。
【００４１】
更に詳細に説明すると、バイアス制御部３４は、フィルタ用抵抗２４とフィルタ用コンデンサ２６で構成するローパスフィルタを含み、電流検出抵抗２２と電流検出端子ＣＬＭと間にバイアス抵抗３８を接続し、バイアス抵抗３８にはコンデンサ４０を並列接続している。制御部３０の電流検出端子ＣＬＭ側には定電流源３６を接続し、バイアス抵抗３８及びフィルタ用抵抗２４を介して電流検出抵抗２２に所定の定電流Ｉｃを供給して所定のバイアス電圧Ｖｂ１を発生し、当該バイアス電圧Ｖｂ１により引き上げた電流検出電圧Ｖｃを電流検出端子ＣＬＭに入力している。
【００４２】
バイアス抵抗３８とコンデンサ４０の並列回路には、スイッチング素子として機能するＦＥＴ４２のドレインＤとソースＳを接続し、ソースＳとの間に抵抗４４を接続したゲートＧに入力電圧検出部３２から入力電圧低下検出信号Ｖｉが入力した場合にＦＥＴ４２をオンし、電流検出抵抗２２と制御部３０の電流検出端子ＣＬＭの間のインピーダンスを変化し、これによりバイアス電圧Ｖｂ１をそれより低い所定のバイアス電圧Ｖｂ２に引き下げてバイアス量を低減させる。
【００４３】
このため電流検出端子ＣＬＭに印加する電流検出電圧Ｖｃが低下し、過電流閾値Ｖｔｈ２に電流検出電圧Ｖｃが達しにくくなり、過電流閾値Ｖｔｈ２で決まる所定の最大オンデューティαｍａｘを超えるオンデューティとするＦＥＴ２０のスイッチング制御（オンデューティ拡張制御）を可能とする。
【００４４】
ここで、バイアス抵抗３８に並列接続したコンデンサ４０は、ローパスフィルタのフィルタ用コンデンサ２６に比べて容量を十分に大きくすることで、電流検出電圧の高入力時においても、低入力時においても、フィルタ用抵抗２４とフィルタ用コンデンサ２６で構成されるローパスフィルタのポール周波数（カットオフ周波数ｆｃ）に影響を与えないようにする。
【００４５】
定電流源３６は、入力電圧検出部３２から電圧低下検出信号Ｖｉが出力されずにＦＥＴ４２がオフの場合、バイアス抵抗３８、フィルタ用抵抗２４及び電流検出抵抗２２からなる直列抵抗回路に所定の定電流Ｉｃを流すことで、バイアス抵抗３８、フィルタ抵抗２４及び電流検出抵抗２２の抵抗値をＲ３８、Ｒ２４、Ｒ２２とした場合、次の式（１）で示す所定のバイアス電圧Ｖｂ１を制御部３０の電流検出端子ＣＬＭに発生させる。
Ｖｂ１=Ｉｃ×（Ｒ３８+Ｒ２４+Ｒ２２）          式（１）
【００４６】
一方、入力電圧検出部３２から電圧低下検出信号Ｖｉが出力されてＦＥＴ４２をオンした場合、バイアス抵抗３８の短絡により、その抵抗値Ｒ３８が零となることから、ＦＥＴ４２のドレイン・ソース間電圧をＶDSとすると、次の式（２）で示す所定のバイアス電圧Ｖｂ２を制御部３０の電流検出端子ＣＬＭに発生させる。
Ｖｂ２=ＶDS＋Ｉｃ×（Ｒ３８+Ｒ２２）          式（２）
【００４７】
ここで、ＦＥＴ４２がオフしている場合にバイアス抵抗Ｒ３８で発生するバイアス電圧（Ｉｃ×Ｒ３８）と、ＦＥＴ４２のオンによるバイアス抵抗Ｒ３８の短絡で発生するバイアス電圧ＶDSの間には、
（Ｉｃ×Ｒ３８）＞ＶDS
の関係にあることから、ＦＥＴ４２をオンすることで、バイアス量を減少し、過電流閾値Ｖｔｈ２によるオンデューティ制限値に達するまでに必要なＦＥＴ２０のオンによる電流増加の時間を長くし、オンデューティ制限値を大きくすることで、出力電力をより多く２次側へ供給可能とする。
【００４８】
（最大オンデューティ拡張制御）
図２は図１の実施形態による制御動作を示したタイムチャートであり、図２（Ａ）は電流検出端子ＣＬＭに入力する電流検出電圧Ｖｃを示し、図２（Ｂ）は主スイッチとして機能するＦＥＴ２０の動作を示し、図２（Ｃ）は入力電圧検出部３２に入力する入力電圧を示し、図２（Ｄ）は入力電圧検出部３２が出力する入力電圧低下検出信号Ｖｉを示し、図２（Ｅ）はバイアス制御部３４のＦＥＴ４２の動作を示す。
【００４９】
図２に示すように、時刻ｔ１までは入力電圧検出部３２からの入力電圧低下検出信号Ｖｉは得られておらず、バイアス制御部３４のＦＥＴ４２はオフであり、このため前記式（１）によるバイアス電圧Ｖｂ１が生成され、ＦＥＴ２０のオンにより流れて直線的に増加する１次電流が電流検出抵抗２２で検出され、これをバイアス電圧Ｖｂ１で引き上げた電流検出電圧Ｖｃとして電流検出端子ＣＬＭに入力する。
【００５０】
この場合、２次側からの帰還信号に比例して設定した制御閾値Ｖｔｈ１が過電流閾値Ｖｔｈ２に一致した場合を例にとっており、このためバイアス電圧Ｖｂ１により引き上げられた電流検出電圧Ｖｃが過電流閾値Ｖｔｈ２（＝Ｖｔｈ１）に達したときにＦＥＴ２０をオフし、ＦＥＴ２０のオフ期間中に、点線で示す２次側の出力電流が零に達すると、ＦＥＴ２０をオンして次のスイッチングサイクルを開始する。
【００５１】
この場合、ＦＥＴ２０のオフ期間中に入力電圧が低下を始め、時刻ｔ１で低下検出用の所定の電圧閾値Ｖｔｈ３に低下し、これにより入力電圧検出部３２が電圧低下検出信号Ｖｉを出力し、バイアス制御部３４のＦＥＴ４２をオンし、それまでのバイアス電圧Ｖｂ１を、前記（２）式によるバイアス電圧Ｖｂ２に切り替え、バイアス量が低下する。
【００５２】
このため入力電圧の低下に伴う出力電圧の低下に対し２次側からの帰還信号に比例して過電流閾値Ｖｔｈ２を下回る制御閾値Ｖｔｈ１が設定されるが、このときバイアス量を下げたバイアス電圧Ｖｂ２によりバイアスされた電流検出抵抗２２からの電流検出電圧Ｖｃが電流検出端子ＣＬＭに入力して直線的に増加し、制御閾値Ｖｔｈ１に達した場合にＦＥＴ２０をオフし、ＦＥＴ２０のオフ期間中に２次側の出力電流が零に達すると、ＦＥＴ２０をオンして次のスイッチングサイクルを開始する動作を繰り返す。
【００５３】
このバイアス電圧Ｖｂ２へバイアス量を下げることで、ＦＥＴ２０のスイッチング制御によるオンデューティは、過電流閾値Ｖｔｈ２により決まる最大オンデューティαｍａｘを超えて拡張し、１次側から２次側へ電力をより多く供給し、入力電圧が急激に低下による出力電圧のアンダーシュートを抑制し、出力電圧を安定化させることができる。
【００５４】
［主スイッチにトランジスタを用いた実施形態］
図３はスイッチング電源装置の他の実施形態を示した回路ブロック図であり、この実施形態は、バイアス制御部のスイッチング素子にトランジスタを用いたことを特徴とする。
【００５５】
図３に示すように、本実施形態のスイッチング電源装置は、直流電源１０、入力コンデンサ１２、１次巻線１４ａと２次巻線１４ｂを備えたトランス１４、整流ダイオード１５、平滑コンデンサ１６、負荷１８、主スイッチ素子として機能するＦＥＴ２０、電流検出抵抗２２、帰還回路部２８、制御部３０、入力電圧検出部３２、フィルタ用抵抗２４とフィルタ用コンデンサ２６を備えたローパスフィルタを含むバイアス制御部３４で構成し、これらは図１の実施形態と同じになることから同じ番号を付してその説明は省略する。
【００５６】
本実施形態では、バイアス制御部３４のスイッチング素子としてＮＰＮトランジスタ４６を使用し、バイアス抵抗３８とコンデンサ４０の並列回路と並列に、トランジスタ４６のコレクタ・エミッタを接続し、そのベースに入力電圧検出部３２からの電圧低下検出信号Ｖｉを入力し、入力電圧が所定の電圧閾値Ｖｔｈ３以下に低下した場合に、電圧低下検出信号Ｖｉによりトランジスタ４６をオンし、それまでのバイアス電圧Ｖｂ１をバイアス電圧Ｖｂ２に引き下げるようにしている。
【００５７】
この場合、バイアス電圧Ｖｉ１は、オンしたトランジスタ４６のコレクタ・エミッタ間電圧をＶCE
とすると、次の（３）式で与えられる。
【００５８】
Ｖｂ２=ＶCE＋Ｉｃ×（Ｒ３８+Ｒ２２）          式（３）
【００５９】
ここで、
（Ｉｃ×Ｒ３８）＞ＶCE
の関係にあることから、ＮＰＮトランジスタ４６をオンすることで、バイアス量を減少し、過電流閾値Ｖｔｈ２によるオンデューティ制限値に達するまでに必要なＦＥＴ２０のオンによる電流増加の時間を長くし、オンデューティ制限値を大きくすることで、出力電力をより多く２次側へ供給可能とする。
【００６０】
［入力電圧検出部その１］
図４は入力電圧検出部の詳細を示したスイッチング電源装置の実施形態を示した回路ブロック図である。
【００６１】
図４に示すように、本実施形態のスイッチング電源装置は、直流電源１０、入力コンデンサ１２、１次巻線１４ａと２次巻線１４ｂを備えたトランス１４、整流ダイオード１５、平滑コンデンサ１６、負荷１８、主スイッチ素子として機能するＦＥＴ２０、電流検出抵抗２２、帰還回路部２８、制御部３０、入力電圧検出部３２、フィルタ用抵抗２４とフィルタ用コンデンサ２６を備えたローパスフィルタを含むバイアス制御部３４で構成し、これらは図１の実施形態と同じになることから同じ番号を付してその説明は省略する。
【００６２】
入力電圧検出部３２は、入力コンデンサ１２の両端電圧を抵抗５４，５６を直列接続した抵抗分圧回路により分圧し、スイッチング素子として機能するＦＥＴ５２のゲート・ソース間に入力している。ＦＥＴ５２のドレインは定電圧源４８を抵抗５０を介して接続することで、所定電圧にプルアップしており、ＦＥＴ５２のドレインからバイアス制御部３４へ電圧低下検出信号Ｖｉを出力している。
【００６３】
抵抗５４，５６で分圧した分圧電圧がＦＥＴ５２のスレッショルド電圧Ｖｔｈ３を超えている場合、ＦＥＴ５２はオンし、定電圧源４８を抵抗５０を介して零ボルトに引き込み、電圧低下検出信号Ｖｉを略零ボルトとし、バイアス制御部３４のＦＥＴ４２をオフしている。
【００６４】
入力電圧の低下に伴い抵抗５４，５６で分圧した分圧電圧がＦＥＴ５２のスレッショルド電圧Ｖｔｈ３以下に低下すると、ＦＥＴ５２はオフし、定電圧源４８の定電圧を抵抗５０を介して電圧低下検出信号Ｖｉとして出力し、バイアス制御部３４のＦＥＴ４２をオンしてバイアス量を低下させる。
【００６５】
［入力電圧検出部その２］
図５は入力電圧検出部の詳細を示したスイッチング電源装置の実施形態を示した回路ブロック図であり、図４の入力電圧検出部を更に安定化したことを特徴とする。
【００６６】
図５に示すように、入力電圧検出部３２に設けた抵抗５４，５６を直列接続した抵抗分圧回路、スイッチング素子として機能するＦＥＴ５２、ＦＥＴ５２のドレインに抵抗５０を介して接続した定電圧源４８は、図４の実施形態と同じであるが、更に、抵抗分圧回路とＦＥＴ５２の間に、抵抗分圧回路からＦＥＴ５２のゲートに加わる分圧電圧を所定値に制限するツェナーダイオード５８と、抵抗分圧回路からＦＥＴ５２のゲートに加わるリップル電圧成分を安定化するコンデンサ６２と抵抗６０を設けている。
【００６７】
ここで、ＦＥＴ５２の入力回路として抵抗分圧回路のみの場合、入力コンデンサ１２の容量が小さいときには入力電圧は一定とならず、商用周波数のリップル成分が重畳されることになる。このリップル成分が重畳された入力電圧が抵抗５４，５６により分圧されＦＥＴ５２のゲートに印加されるため、ＦＥＴ５２の動作が安定しないという問題がある。また、入力電圧が大きく上昇した際にＦＥＴ５２のゲートに印加される電圧が上昇するため、ＦＥＴ５２のゲート・ソース耐圧を超え、電気的破壊に至る可能性が残る。そこで、本実施形態では、コンデンサ６２によりリップル成分を抑圧して安定化し、高電圧が入力した場合にツェナーダイオード５８によりＦＥＴ５２のゲート・ソース間電圧ＶGSの上昇を抑え、入力電圧の低下を検出する精度と安定性を向上可能とする
［定電流源］
図６はスイッチング電源装置の他の実施形態を示した回路ブロック図であり、バイアス制御部に用いる定電流源を、制御部を構成する制御ＩＣに内蔵したことを特徴とする。
【００６８】
図６に示すように、本実施形態のスイッチング電源装置は、直流電源１０、入力コンデンサ１２、１次巻線１４ａと２次巻線１４ｂを備えたトランス１４、整流ダイオード１５、平滑コンデンサ１６、負荷１８、主スイッチ素子として機能するＦＥＴ２０、電流検出抵抗２２、帰還回路部２８、制御部３０、入力電圧検出部３２、フィルタ用抵抗２４とフィルタ用コンデンサ２６を備えたローパスフィルタを含むバイアス制御部３４で構成し、これらは図１の実施形態と同じになることから同じ番号を付してその説明は省略する。
【００６９】
本実施形態にあっては、バイアス制御部３４で使用する定電流源３６を、制御部３０を構成する制御ＩＣに内蔵させている。これにより回路基板上に定電流源１３を実現する回路を実装する必要がなくなり、回路構成を簡略化できる。
【００７０】
［電流検出電圧をマイナス極性とした実施形態］
図７はスイッチング電源装置の他の実施形態を示した回路ブロック図であり、本実施形態は、電流検出電圧をマイナス極性で検出することを特徴とする。
【００７１】
図７に示すように、本実施形態のスイッチング電源装置は、直流電源１０、入力コンデンサ１２、１次巻線１４ａと２次巻線１４ｂを備えたトランス１４、整流ダイオード１５、平滑コンデンサ１６、負荷１８、主スイッチ素子として機能するＦＥＴ２０、電流検出抵抗２２、帰還回路部２８、制御部３０、入力電圧検出部３２、フィルタ用抵抗２４とフィルタ用コンデンサ２６を備えたローパスフィルタを含むバイアス制御部３４で構成し、これらは図１の実施形態と同じになることから同じ番号を付してその説明は省略する。
【００７２】
ここで、電流検出抵抗２２のＦＥＴ２０側を、制御部３０のグランド端子ＧＮＤに接続し、電流検出抵抗２２のグランド側を、フィルタ用抵抗２４及びバイアス抵抗３８を介して制御部３０の電流検出端子ＣＬＭに接続しており、これにより電流検出抵抗２２はマイナス極性の電流検出電圧を検出する。
【００７３】
このマイナス極性の電流検出電圧に合せて、定電流源３６の向きも逆極性とし、ＦＥＴ４２がオフの場合にマイナス極性のバイアス電圧Ｖｂ１を発生してバイアスし、またＦＥＴ４２がオンした場合は、バイアス量を低下したマイナス極性のバイアス電圧Ｖｂ２に切替えてバイアスし、最大オンデューティを拡張するスイッチング制御を可能としている。
【００７４】
［本発明の変形例］
本発明は、上記の実施形態に限定されず、フライバック方式の絶縁型ＤＣ−ＤＣコンバータを用いたスイッチング電源装置であれば、例えば２次側回路を複数設けたマルチ出力型、２次側で同期整流を行う同期整流型などにも適用できる。
【００７５】
また、上記の実施形態は、フライバック方式の絶縁型ＤＣ−ＤＣコンバータを使用した場合を例にとっているが、フォワード方式の絶縁型ＤＣ−ＤＣコンバータを使用したスイッチング電源装置にも同様に適用できる（確認願います）。
【００７６】
また、本発明はその目的と利点を損なうことのない適宜の変形を含み、更に上記の実施形態に示した数値による限定は受けない。
【符号の説明】
【００７７】
１０：直流電源
１２：入力コンデンサ
１４：トランス
１４ａ：１次巻線
１４ｂ：２次巻線
１５：整流ダイオード
１６：平滑コンデンサ
１８：負荷
２０，４２，５２：ＦＥＴ
２２：電流検出抵抗
２４：フィルタ用抵抗
２６：フィルタ用コンデンサ
２８：帰還回路部
３０：制御部
３２：入力電圧検出部
３４：バイアス制御部
３６：定電流源
３８：バイアス抵抗
４０：コンデンサ
４２：ＦＥＴ
４６：ＮＰＮトランジスタ
４８：定電圧源
５８：ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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