(57)【要約】【課題】半導体チップが複数枚積層される半導体装置において、半導体チップの反りを抑制することができる半導体装置及び半導体装置の製造方法を提供すること。【解決手段】本実施形態に係る半導体装置１００は、第１の半導体チップ２１と、第１の半導体チップよりも板厚が厚い第２の半導体チップ２２とが交互に複数枚積層されてなる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の半導体チップと、前記第１の半導体チップと同種のチップであって、前記第１
の半導体チップと縦横の大きさが略等しく、前記第１の半導体チップよりも板厚が厚い第２の半導体チップとが、前記第２の半導体チップよりも板厚の厚い基板上に、前記第２の半導体チップを下側にして交互に複数枚積層されてなる半導体装置。
【請求項２】
第１の半導体チップと、前記第１の半導体チップよりも板厚が厚い第２の半導体チップとが交互に複数枚積層されてなる半導体装置。
【請求項３】
前記第１，第２の半導体チップは、前記第２の半導体チップよりも板厚が厚い基板上に、前記第２の半導体チップを下側にして交互に積層されている請求項２に記載の半導体装置。
【請求項４】
前記第１,第２の半導体チップは、同種のチップである請求項２又は請求項３に記載の半導体装置。
【請求項５】
第１の半導体チップと、前記第１の半導体チップよりも板厚が厚い第２の半導体チップとを積層したユニットを複数形成した後、前記第１の半導体チップと前記第２の半導体チップとが交互に積層されるように複数の前記ユニットを積層する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び製造方法に関する。
【背景技術】
【０００２】
半導体装置の小型化、多機能化、高密度化を実現するために、配線基板上に複数枚の半導体チップを積層しパッケージ化したものが提案されている。このような半導体装置では、通常、パッケージの板厚が厚くなるのを抑制するため半導体チップを裏面研削等により薄くした後、積層している。
【０００３】
しかしながら、半導体チップを薄化すると剛性が低くなる。このため、半導体チップの反りが生じやすくなる。半導体チップに反りが生じると、半導体チップに割れや欠けなどの不良が発生する虞がある。このため、半導体装置の信頼性が低下してしまう。この半導体チップの反りは、半導体チップを積層する場合により生じやすく、半導体チップの内部を垂直に貫通する貫通電極（through-silicon via：TSV）により半導体チップ間を接続する構造において顕著に生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１３５５４５号公報
【特許文献２】特開２０１０−２４５３８３号公報
【特許文献３】特開２００７−３６１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体チップが複数枚積層される半導体装置において、半導体チップの反りを抑制することができる半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１の半導体チップと、第１の半導体チップよりも板厚が厚い第２の半導体チップとが交互に複数枚積層されてなる。
【図面の簡単な説明】
【０００７】
【図１】半導体チップの反りの説明図である。
【図２】第１の実施形態に係る半導体装置の断面図である。
【図３】第１の実施形態に係る半導体装置の製造工程図（第１の製造方法）である。
【図４】第１の実施形態に係る半導体装置の製造工程図（第２の製造方法）である。
【図５】第１の実施形態に係る半導体装置の製造工程図（他の例）である。
【図６】第１の実施形態に係る半導体装置の製造工程図（他の例）である。
【図７】第２の実施形態に係る半導体装置の断面図である。
【図８】第２の実施形態に係る半導体装置の製造工程図（第１の製造方法）である。
【図９】第２の実施形態に係る半導体装置の製造工程図（第２の製造方法）である。
【図１０】第２の実施形態に係る半導体装置の製造工程図（他の例）である。
【図１１】実施形態の変形例に係る半導体装置の断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施形態について詳細に説明する。
【０００９】
（第１の実施形態）
初めに、図１を参照して反りの発生について説明する。すでに述べたように、近年では、半導体装置の小型化及び薄化のために、半導体チップの裏面を研削して薄化している。しかしながら、半導体チップを薄化すると剛性が低く（小さく）なる。そして、半導体チップには、半導体素子等を形成する際に生じた残留応力等が存在する。
【００１０】
このため、半導体チップＣを薄化すると、図１（ａ）に示すように、応力ｆ１により半導体チップＣに反りが生じる。この半導体チップＣに生じる応力は、半導体チップＣを積層すると加算される。例えば、図１（ｂ）に示すように、２枚の半導体チップＣ１，Ｃ２を積層した場合、各半導体チップＣ１，Ｃ２のそれぞれの応力をｆ１，ｆ２とすると、下側の半導体チップＣ１には上側の半導体チップＣ２の応力ｆ２が加算され、半導体チップＣ１にはｆ１＋ｆ２の力がかかる。
【００１１】
つまり、半導体チップを積層するほど、下側の半導体チップに積層した半導体チップの応力が加算されるため、半導体チップを積層することが困難となったり、積層できたとしても、応力によりクラック等の不具合が発生する虞が高くなる。この結果、半導体装置の信頼性が低下する。そこで、この第１の実施形態では、互いに厚みの異なる半導体チップを交互に積層することで、半導体チップに生じる反りを抑制して、応力によるクラック等の不具合の発生を抑制している。
【００１２】
図２は、第１の実施形態に係る半導体装置１００の断面図である。以下、図２を参照して半導体装置１００について説明する。図２に示すように、半導体装置１００は、外部端子１１が設けられた配線基板１０と、配線基板１０上に交互に積層された第１の半導体チップ２１及び第２の半導体チップ２２と、積層された第１の半導体チップ２１及び第２の半導体チップ２２を封止するモールド樹脂３０とを備える。
【００１３】
配線基板１０は、例えば、ガラス繊維にエポキシ樹脂を含浸させたガラスエポキシ基板である。配線基板１０には、第１の半導体チップ２１と外部端子１１とを電気的に接続するために、銅（Ｃｕ）を主成分とするビア導体１０ａ及び配線１０ｂが形成されている。配線基板１０の厚みＤ１は、例えば、１２０μｍ〜１９０μｍであり第１の半導体チップ２１及び第２の半導体チップ２２より板厚が厚く、非常に剛性が高く（大きく）反り等がほとんどない。
【００１４】
第１の半導体チップ２１及び第２の半導体チップ２２（以下、第１，第２の半導体チップ２１，２２）は、例えば、フラッシュメモリ（flash memory）であり、表面には、各々同一の素子や回路が形成された同種のチップである。つまり、第１の半導体チップ２１と第２の半導体チップ２２とは、互いに厚みだけが異なり、縦横の大きさや機能、メモリチップの場合は記憶容量等、その他の構成は同じである。また、半導体装置１００内の複数枚の第１の半導体チップ２１は、例えば、互いに厚さが略等しく、半導体装置１００内の複数枚の第２の半導体チップ２２は、例えば、互いに厚さが略等しい。
【００１５】
第１の半導体チップ２１及び第２の半導体チップ２２には、それぞれ内部を垂直に貫通する貫通電極２１ａ，２２ａが複数形成されており、各貫通電極２１ａ，２２ａは、バンプ２１ｂ，２２ｂを介して電気的に接続されている。なお、第１の半導体チップ２１及び第２の半導体チップ２２は、上面視で矩形状であり、その大きさ（縦横の長さ）も略等しいが、半導体装置１００の動作の際のチップ選択の手段として、貫通電極２１ａ，２２ａやバンプ２１ｂ，２２ｂの配置、あるいはこれらに接続される図示しない配線の引き回し等について、チップ間で互いに異ならせたものであってもよい。
【００１６】
さらに、第２の半導体チップ２２の板厚Ｄ３は、第１の半導体チップ２１の板厚Ｄ２よりも厚くなっている。このため、第２の半導体チップ２２は、第１の半導体チップ２１よりも剛性が高く、反りが生じにくくなっている。この実施形態では、反りの少ない第２の半導体チップ２２と、厚みの薄い第１の半導体チップ２１とを組み合わせて積層している。
【００１７】
（半導体装置１００の製造方法）
図３及び図４は、半導体装置１００の製造工程図である。以下、図２〜図４を参照して、半導体装置１００の製造方法について説明する。
【００１８】
（第１の製造方法）
初めに、図２及び図３を参照して、第１の製造方法について説明する。
図３（ａ）に示すように、配線基板１０上に、第１の半導体チップ２１を重ねた後、リフローを行いバンプ２１ｂを介して配線基板１０に接続する。次に、図３（ｂ）に示すように、第１の半導体チップ２１上に半導体チップ２２を重ねた後、リフローを行いバンプ２２ｂを介して第１の半導体チップ２１と第２の半導体チップ２２とを接続する。
【００１９】
同様にして、図３（ｃ）に示すように、残りの第１の半導体チップ２１及び第２の半導体チップについても、順次積み重ねた後、リフローを行いバンプ２１ｂ，２２ｂを介して接続する。その後、配線基板１０上に積層した第１の半導体チップ２１及び第２の半導体チップ２２をモールド樹脂３０で封止し、図２に示す半導体装置１００を得る。
【００２０】
（第２の製造方法）
次に、図２及び図４を参照して、第２の製造方法について説明する。
図４（ａ）に示すように、第１の半導体チップ２１と第２の半導体チップ２２とを重ねてリフローを行い、第１の半導体チップ２１と第２の半導体チップ２２とが接続されたユニットＵ１を作成する。
【００２１】
同様にして、残りの第１の半導体チップ２１及び第２の半導体チップ２２についても、第１の半導体チップ２１上に第２の半導体チップ２２を重ねた後、リフローを行い、図４（ｂ）に示すように、合計４つのユニットＵ１〜Ｕ４を作成する。
【００２２】
次に、ユニットＵ１〜Ｕ４を配線基板１０上に重ねた後、リフローを行い、ユニットＵ１〜Ｕ４間及びユニットＵ１と配線基板１０間をバンプ２１ｂ，２２ｂを介して接続する。あるいは、ユニットＵ１〜Ｕ４を一括で配線基板１０上に積層するのではなく、ユニットＵ１とユニットＵ２とをバンプ２１ｂを介して接続したユニットＵ１０及びユニットＵ３とユニットＵ４とをバンプ２１ｂを介して接続したユニットＵ２０を作成した後、ユニットＵ１０とユニットＵ２０とをバンプ２１ｂを介して接続して、４枚の第１の半導体チップ２１と４枚の第２の半導体チップ２２とが接続された積層体を形成し、次いで、この積層体を配線基板１０と接続する。その後、配線基板１０上に積層した第１の半導体チップ２１及び第２の半導体チップ２２をモールド樹脂３０で封止し、図２に示す半導体装置１００を得る。
【００２３】
なお、第２の製造方法のように、第１の半導体チップ２１と第２の半導体チップ２２とが積層されたユニットＵ１〜Ｕ４を作成した後、該ユニットＵ１〜Ｕ４を配線基板１０上に積層する場合、図５に示すように、第２の半導体チップ２２上に第１の半導体チップ２１を積層して各ユニットＵ１〜Ｕ４を作成するようにしてもよい。
【００２４】
板厚が薄く反りの大きな第１の半導体チップ２１上に第２の半導体チップ２２を積層するよりも、板厚が厚く反りの小さい高い第２の半導体チップ２２上に第１の半導体チップ２１を積層する方が第１，第２の半導体チップ２１，２２を積層しやすいためである。
【００２５】
また、第１の製造方法では、第１の半導体チップ２１及び第２の半導体チップ２２を一枚ずつ積層している。このため、配線基板１０直上の半導体チップ２１は、８回リフローされることになり、リフローによる熱ダメージも大きくなる虞がある。
【００２６】
一方、この第２の製造方法では、第１，第２の半導体チップ２１，２２を熱圧着してユニットＵ１〜Ｕ４を作成する。この後、ユニットＵ１〜Ｕ４を配線基板１０上に一括で積層する場合は、各半導体チップ２１，２２のリフロー回数は、最大でも２回となる。また、ユニットＵ１０，Ｕ２０の作成から８枚の第１，第２の半導体チップ２１，２２の積層体の形成を経て、図２に示す半導体装置１００を得た場合であっても、第１，第２の各半導体チップ２１，２２のリフロー回数は、最大で４回となる。この結果、リフローによる熱ダメージを低減することができる。
【００２７】
なお、上記説明では、半導体チップ単位で積層しているが、図６に示すように、複数の第１の半導体チップ２１が形成された半導体基板Ｗ１と、複数の第２の半導体チップ２２が形成された半導体基板Ｗ２と積層した後、ダイシングして個片化するようにしてもよい。複数の半導体チップを一度に積層できるため製造工程を簡略化することができる。また、製造コストを抑制することができる。
【００２８】
以上のように、第１の実施形態に係る半導体装置１００では、第１の半導体チップ２１と、板厚が厚く剛性が高い第２の半導体チップ２２とを交互に積層している。このため、第１，第２の半導体チップ２１，２２に反りが生じにくく、割れや欠けなどの不良の発生を抑制することができる。この結果、半導体装置１００の信頼性が向上する。また、第１の半導体チップ２１が薄いので、積層しても半導体装置１００が厚くなることを抑制できる。
【００２９】
さらに、図２及び図４を参照して説明した第２の製造方法によれば、第１の半導体チップ２１と第２の半導体チップ２２とを積層したユニットＵ１〜Ｕ４を先に作成した後、ユニットＵ１〜Ｕ４を配線基板１０上に積層しているので、リフロー時の熱ダメージを低減することができる。このため、バンプ２１ｂ，２２ｂの接続不良等の不具合が低減される。この結果、半導体装置１００の信頼性が向上する。
【００３０】
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置２００の断面図である。以下、図７を参照して半導体装置２００の構成について説明する。なお、図２〜図５を参照して説明した第１の実施形態に係る半導体装置１００と同じ構成には、同じ符号を付して重複する説明を省略する。
【００３１】
図７に示すように、半導体装置２００が備える配線基板１０、第１の半導体チップ２１及び第２の半導体チップ２２には、それぞれ電極１０ｃ，２１ｃ，２２ｃが形成されており、貫通電極ではなく、ボンディングワイヤＢで接続されている点が図２〜図５を参照して説明した第１の実施形態に係る半導体装置１００と異なる。その他の構成は、図２〜図５を参照して説明した第１の実施形態に係る半導体装置１００と同じである。
【００３２】
（半導体装置２００の製造方法）
図８及び図９は、半導体装置２００の製造工程図である。以下、図７〜図９を参照して、半導体装置２００の製造方法について説明する。
【００３３】
（第１の製造方法）
初めに、図７及び図８を参照して、第１の製造方法について説明する。
図８（ａ）に示すように、配線基板１０上に第１の半導体チップ２１を重ねた後、配線基板１０の電極１０ｃと第１の半導体チップ２１の電極２１ｃとをボンディングワイヤＢで接続する。なお、配線基板１０と半導体チップ２１との接着には、例えば、ＦＯＷ（Film on Wire）やダイアタッチフィルム（以下、ＦＯＷ等と記載）を用いる。
【００３４】
次に、図８（ｂ）に示すように、第１の半導体チップ２１上に第２の半導体チップ２２を重ねた後、第１の半導体チップ２１の電極２１ｃと第２の半導体チップ２２の電極２２ｃとをボンディングワイヤＢで接続する。なお、半導体チップ２１と半導体チップ２２との接着には、例えば、ＦＯＷ等を用いる。
【００３５】
同様にして、図８（ｃ）に示すように、残りの第１の半導体チップ２１及び第２の半導体チップについても、順次積み重ねとボンディングワイヤＢによる接続を行う。その後、配線基板１０上に積層した第１の半導体チップ２１及び第２の半導体チップ２２をモールド樹脂３０で封止し、図７に示す半導体装置２００を得る。
【００３６】
（第２の製造方法）
次に、図７及び図９を参照して、第２の製造方法について説明する。
図９（ａ）に示すように、第１の半導体チップ２１と第２の半導体チップ２２とを重ねた後、第１の半導体チップ２１の電極２１ｃと第２の半導体チップ２２の電極２２ｃとをボンディングワイヤＢで接続し、ユニットＵ１を作成する。なお、半導体チップ２１と半導体チップ２２との接着には、例えば、ＦＯＷ等を用いる。
【００３７】
同様にして、残りの第１の半導体チップ２１及び第２の半導体チップ２２についても、第１の半導体チップ２１上に第２の半導体チップ２２を重ねた後、第１の半導体チップ２１の電極２１ｃと第２の半導体チップ２２の電極２２ｃとをボンディングワイヤＢで接続し、図９（ｂ）に示すように、合計４つのユニットＵ１〜Ｕ４を作成する。
【００３８】
次に、ユニットＵ１〜Ｕ４を配線基板１０上に重ねた後、各ユニットＵ１〜Ｕ４間をボンディングワイヤＢで接続する。あるいは、ＦＯＷ等及びボンディングワイヤＢを用いる以外は、第１の実施形態に係る半導体装置１００の場合と全く同様に、ユニット１０及びユニット２０を作成し、次いで、８枚の第１，第２の半導体チップ２１，２２の積層体を形成した後、この積層体を配線基板１０上に重ねてボンディングワイヤＢで接続する。その後、配線基板１０上に積層した第１の半導体チップ２１及び第２の半導体チップ２２をモールド樹脂３０で封止し、図７に示す半導体装置２００を得る。なお、ユニットＵ１〜Ｕ４間の接着及びユニットＵ１と配線基板１０間の接着には、例えば、ＦＯＷ等を用いる。
【００３９】
第２の製造方法のように、第１の半導体チップ２１と第２の半導体チップ２２とが積層されたユニットＵ１〜Ｕ４を作成した後、該ユニットＵ１〜Ｕ４を配線基板１０上に積層する場合、図１０に示すように、第２の半導体チップ２２上に第１の半導体チップ２１を積層して各ユニットＵ１〜Ｕ４を作成するようにしてもよい。
【００４０】
なお、第２の実施形態に係る半導体装置２００の効果は、第１の実施形態に係る半導体装置１００と同じであるため重複する説明を省略する。
【００４１】
（実施形態の変形例）
第１の実施形態では、第１の半導体チップ２１及び第２の半導体チップ２２を、配線基板１０上に積層し、モールド樹脂３０で封止したものを半導体装置１００としているが、図１１（ａ）に示すように、第１の半導体チップ２１及び第２の半導体チップ２２を積層した積層体を半導体装置１００としてもよい。
【００４２】
この場合、配線基板１０上に半導体チップ２１，２２を積層することができないので、板厚が厚く剛性の高い半導体チップ２２上に板厚の薄い半導体チップ２１を積層することが好ましい。また、第２の実施形態についても同様に、図１１（ｂ）に示すように、第１の半導体チップ２１及び第２の半導体チップ２２を積層した積層体を半導体装置２００としてもよい。
【００４３】
また、第１，第２の実施形態では、４枚の第１の半導体チップ２１と、４枚の第２の半導体チップ２２が交互に積層されている例について説明したが、第１の半導体チップ２１と第２の半導体チップ２２の枚数は、それぞれ４枚ずつに限られない。例えば、２枚の第１の半導体チップ２１と、２枚の第２の半導体チップ２２とが交互に積層された半導体装置としてもよいし、８枚の第１の半導体チップ２１と、８枚の第２の半導体チップ２２とが交互に積層された半導体装置としてもよい。
【００４４】
（その他の実施形態）
以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１０…配線基板、１０ａ…ビア導体、１０ｂ…配線、１０ｃ…電極、１１…外部端子、２１，２２…半導体チップ、２１ａ，２２ａ…貫通電極、２１ｂ，２２ｂ…バンプ、２１ｃ，２２ｃ…電極、３０…モールド樹脂、１００，２００…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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