(57)【要約】【課題】半導体材料として酸化物半導体を用いて、製造工程を簡略化して、電気抵抗の少ないソース・ドレイン電極およびその製造方法、並びにこのソース・ドレイン電極を有する薄膜トランジスタおよびその製造方法を提供すること。【解決手段】本発明の薄膜トランジスタは、基板上に設けられた酸化物半導体層であって、第１酸化物半導体層領域および第１酸化物半導体層領域の両側に接する第２酸化物半導体層領域から成る酸化物半導体層、第１酸化物半導体層領域上に設けられたゲート絶縁膜およびゲート絶縁膜上に設けられたゲート電極から構成されたゲート構造体、並びソース電極およびドレイン電極を有して成り、ソース電極およびドレイン電極が、第２酸化物半導体層領域の上面および側面を覆うように設けられていることを特徴とする。【選択図】図１
2014123670.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタであって、
基板上に設けられた酸化物半導体層であって、第１酸化物半導体層領域および該第１酸化物半導体層領域の両側に接する第２酸化物半導体層領域から成る前記酸化物半導体層、
前記第１酸化物半導体層領域上に設けられたゲート絶縁膜および該ゲート絶縁膜上に設けられたゲート電極から構成されたゲート構造体、並びに
ソース電極およびドレイン電極
を有して成り、
前記ソース電極および前記ドレイン電極が、前記第２酸化物半導体層領域の上面および側面を覆うように設けられていることを特徴とする、薄膜トランジスタ。
【請求項２】
前記ソース電極および前記ドレイン電極の一方の側部が前記ゲート絶縁膜と接していることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ソース電極および前記ドレイン電極の他方の側部が前記基板と接していることを特徴とする、請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記第２酸化物半導体層領域の電気抵抗が、前記第１酸化物半導体層領域の電気抵抗よりも小さいことを特徴とする、請求項１〜３のいずれかに記載の薄膜トランジスタ。
【請求項５】
前記第２酸化物半導体層領域の厚さが、前記第１酸化物半導体層領域の厚さよりも薄いことを特徴とする、請求項１〜４のいずれかに記載の薄膜トランジスタ。
【請求項６】
前記第２酸化物半導体層領域の上面の粗さが前記第１酸化物半導体層領域の上面の粗さよりも粗いことを特徴とする、請求項１〜５のいずれかに記載の薄膜トランジスタ。
【請求項７】
前記第２酸化物半導体層領域が導体化された層であり、前記第１酸化物半導体層領域がチャネル層であることを特徴とする、請求項１〜６のいずれかに記載の薄膜トランジスタ。
【請求項８】
前記ゲート構造体の断面形状がテーパー状であることを特徴とする、請求項１〜７のいずれかに記載の薄膜トランジスタ。
【請求項９】
前記ゲート絶縁膜と前記第１酸化物半導体層領域との接触面積が、前記ゲート電極と前記ゲート絶縁膜との接触面積よりも大きいことを特徴とする、請求項８に記載の薄膜トランジスタ。
【請求項１０】
前記ソース電極および前記ドレイン電極が、Ｎｉ、Ｃｕ、Ａｇ、ＡｕおよびＰｄから選択される少なくとも１つの金属または合金から構成されていることを特徴とする、請求項１〜９のいずれかに記載の薄膜トランジスタ。
【請求項１１】
前記酸化物半導体層が、Ｉｎ 、ＺｎおよびＳｎから選択される少なくとも１つの金属を含む非晶質酸化物から構成されていることを特徴とする、請求項１〜１０のいずれかに記載の薄膜トランジスタ。
【請求項１２】
薄膜トランジスタの製造方法であって、
(ｉ)  基板上に酸化物半導体層を形成する工程、
(ｉｉ)  該酸化物半導体層上にゲート絶縁膜を形成する工程、
(ｉｉｉ)  前記ゲート絶縁膜上にゲート電極を形成する工程、
(ｉｖ)  前記ゲート絶縁膜の一部を除去して、前記ゲート絶縁膜の両側に位置する前記酸化物半導体層を露出させる工程、および
(ｖ)  前記露出させた前記酸化物半導体層の上面および側面を覆うように、前記一部除去した前記ゲート絶縁膜を少なくともマスクとして用いてソース電極およびドレイン電極を選択的に形成する工程
を含んで成ることを特徴とする、薄膜トランジスタの製造方法。
【請求項１３】
前記ソース電極および前記ドレイン電極の一方の側部が前記一部除去した前記ゲート絶縁膜と接するように、前記ソース電極および前記ドレイン電極を形成することを特徴とする、請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記ソース電極および前記ドレイン電極の他方の側部が前記基板と接するように、前記ソース電極および前記ドレイン電極を形成することを特徴とする、請求項１２又は１３に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記一部除去した前記ゲート絶縁膜を少なくともマスクとして用いてめっき処理を行うことで、前記ソース電極および前記ドレイン電極を選択的に形成することを特徴とする、請求項１２〜１４のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１６】
前記露出させた前記酸化物半導体層にＰｄ、Ｐｔ、Ａｕ、Ａｇ又はＣｕ触媒を付与し、無電解めっき処理を行うことで、前記ソース電極および前記ドレイン電極を選択的に形成することを特徴とする、請求項１５に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記露出させた前記酸化物半導体層を導体化することを特徴とする、請求項１２〜１６のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１８】
前記ソース電極および前記ドレイン電極を選択的に形成する前に、前記露出させた前記酸化物半導体層の上面および側面を粗面状にすることを特徴とする、請求項１２〜１７のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１９】
前記露出させた前記酸化物半導体層の厚さを、前記ゲート構造体と接する前記酸化物半導体層の厚さよりも薄くすることを特徴とする、請求項１２〜１８のいずれかに記載の薄膜トランジスタの製造方法。
【請求項２０】
前記ゲート構造体の形状をテーパー状にすることを特徴とする、請求項１２〜１９のいずれかに記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
ラップトップパソコン、ワードプロセッサ等の液晶表示のＯＡ機器、液晶テレビの普及に伴い、液晶表示素子等の駆動に用いられる薄膜トランジスタアレイの低コスト化、大面積化、高密度化へ向けた開発が活発に行なわれている。薄膜トランジスタアレイの構造は、トップゲート構造と逆スタガート構造に大別される。トップゲート構造の薄膜トランジスタアレイは、逆スタガート構造の薄膜トランジスタと比べて製造工程を簡略化できるため、特性の優れたトップゲート構造の薄膜トランジスタアレイおよびその製造方法の開発が望まれている。
【０００３】
特許文献１には、シリコン表面に有機分子膜を形成し、触媒金属を付与した後、無電解めっき処理により多結晶シリコン薄膜トランジスタのソース・ドレイン電極を形成する方法が開示されている。この有機分子膜は、シリコンの露出箇所のみでシリコンとＳｉ−Ｃ結合して形成される。触媒金属は有機分子膜の存在する領域にのみ付与され、所定のパターンで無電解めっきによりソース・ドレイン電極が形成される。
【０００４】
特許文献２には、ＭＯＳトランジスタのソース・ドレイン電極を製造する方法が開示されている。すなわち、まず、ゲート絶縁層およびゲート電極を半導体上に形成した後、ドーパントを含む誘電体層を露出した半導体上に形成しアニール処理を施して、ソース・ドレイン端子を形成させる。更に、誘電体層をエッチング及び随意の洗浄工程を経た後、露出されたソース・ドレイン端子上に印刷された金属／導電シード層を介して電気めっき又は無電解めっきによりソース・ドレイン電極を形成する方法が開示されている。
【０００５】
又、これまで薄膜トランジスタの半導体材料として、主に非晶質シリコンが用いられてきた。しかし、高品質の表示装置に求められる更なる大面積化、高精細化、高フレームレート化等を実現するためには、非晶質シリコンよりも電界効果移動度の優れた薄膜トランジスタ材料が必要となる。特許文献３には、非晶質シリコンに代わる薄膜トランジスタ材料として、酸化物半導体が開示されている。酸化物半導体は、Ｉｎ 、ＺｎおよびＳｎから選択される少なくとも一つを含有する非晶質酸化物であり、非晶質シリコンより優れた電界効果移動度を持ち、高品質な表示装置を実現する薄膜トランジスタ材料として期待されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２９３０８２号公報
【特許文献２】特開２００８−１０３６８６号公報
【特許文献３】特開２００６−１６５５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の方法は、シリコン表面に有機分子膜を形成し、触媒金属を付与した後、無電解めっき処理により、ソース・ドレイン電極を形成させるものである。しかしながら、シリコン表面とソース・ドレイン電極との間に有機分子膜が存在する。それ故、接触抵抗が増大してしまう。又、有機分子膜は半導体シリコンに由来するＳｉ−Ｃ結合を利用して形成するものである。それ故、半導体材料として酸化物半導体を用いる場合には、有機分子膜を酸化物半導体表面に形成することができない。
【０００８】
特許文献２の方法は、ドーパントの拡散により形成されたソース・ドレイン端子上に印刷された金属／導電シード層を介して電気めっき又は無電解めっきにより、ソース・ドレイン電極を形成するものである。しかしながら、ドーパントを拡散させる為にドーパントを含む誘電体層を形成する工程、およびソース・ドレイン端子を露出させるためのエッチング工程が必要となり、製造工程の簡略化ができない。
【課題を解決するための手段】
【０００９】
そこで、本発明は、半導体材料として酸化物半導体を用いて、製造工程を簡略化して、電気抵抗の少ないソース・ドレイン電極およびその製造方法、並びにこのソース・ドレイン電極を有する薄膜トランジスタおよびその製造方法を提供することを目的とする。
【００１０】
本発明では、上記目的を達成するために、薄膜トランジスタであって、
基板上に設けられた酸化物半導体層であって、第１酸化物半導体層領域および第１酸化物半導体層領域の両側に接する第２酸化物半導体層領域から成る酸化物半導体層、
第１酸化物半導体層領域上に設けられたゲート絶縁膜およびゲート絶縁膜上に設けられたゲート電極から構成されたゲート構造体、並びに
ソース電極およびドレイン電極
を有して成り、
ソース電極およびドレイン電極が、第２酸化物半導体層領域の上面および側面を覆うように設けられていることを特徴とする、薄膜トランジスタが提供される。
【００１１】
又、本発明では、上記目的を達成するために、薄膜トランジスタの製造方法であって、
(ｉ)  基板上に酸化物半導体層を形成する工程、
(ｉｉ)  酸化物半導体層上にゲート絶縁膜を形成する工程、
(ｉｉｉ)  ゲート絶縁膜上にゲート電極を形成する工程、
(ｉｖ)  ゲート絶縁膜の一部を除去して、ゲート絶縁膜の両側に位置する酸化物半導体層を露出させる工程、および
(ｖ)  露出させた酸化物半導体層の上面および側面を覆うように、一部除去したゲート絶縁膜を少なくともマスクとして用いてソース電極およびドレイン電極を選択的に形成する工程
を含んで成ることを特徴とする、薄膜トランジスタの製造方法が提供される。
【発明の効果】
【００１２】
本発明の薄膜トランジスタの製造方法は、薄膜トランジスタの構成要素であるソース電極およびドレイン電極を第２酸化物半導体層領域の上面および側面を覆うように選択的に形成することが可能であるため、次の利点を有する。すなわち、まず、ソース電極およびドレイン電極を低抵抗化させることが可能であり、又、ゲート電極およびドレイン電極を第２酸化物半導体層領域上面に厳密に位置合わせする必要がなく、製造工程の簡略化が可能である。
【図面の簡単な説明】
【００１３】
【図１】本発明の薄膜トランジスタの概略断面図。
【図２】第２酸化物半導体層領域が導体化されている場合の本発明の薄膜トランジスタの概略断面図。
【図３】第２酸化物半導体層領域の厚さが第１酸化物半導体層領域の厚さよりも薄い場合の本発明の薄膜トランジスタの概略断面図。
【図４】ゲート構造体の断面形状がテーパー状である場合の本発明の薄膜トランジスタの概略断面図。
【図５】第２酸化物半導体層領域が導体化され、かつゲート構造体の断面形状がテーパー状である場合の本発明の薄膜トランジスタの概略断面図。
【図６】第２酸化物半導体層領域が導体化され、ゲート構造体の断面形状がテーパー状であり、および第２酸化物半導体層領域の厚さが第１酸化物半導体層領域の厚さよりも薄い場合の本発明の薄膜トランジスタの概略断面図。
【図７】本発明の薄膜トランジスタの製造方法の基板上に酸化物半導体層を形成する工程を示す概略断面図。
【図８】本発明の薄膜トランジスタの製造方法の酸化物半導体層上にゲート絶縁膜を塗布する工程を示す概略断面図。
【図９】本発明の薄膜トランジスタの製造方法のゲート絶縁膜を所望の形状にパターニングする工程を示す概略断面図。
【図１０】本発明の薄膜トランジスタの製造方法の酸化物半導体層をエッチングする工程を示す概略断面図。
【図１１】本発明の薄膜トランジスタの製造方法のゲート絶縁膜上にゲート電極を形成し所望の形状にパターニングする工程を示す概略断面図。
【図１２】本発明の薄膜トランジスタの製造方法のゲート電極をレジストとしてゲート絶縁膜を一部除去する工程を示す概略断面図。
【図１３】本発明の薄膜トランジスタの製造方法の第１酸化物半導体層領域の両側に接する導体化された第２酸化物半導体層領域を形成する工程を示す概略断面図。
【図１４】本発明の薄膜トランジスタの製造方法の第２酸化物半導体層領域の厚さを薄くする工程を示す概略断面図。
【図１５】本発明の薄膜トランジスタの製造方法の基板上に設けられた本発明の薄膜トランジスタの構成要素を覆うように絶縁層を形成する工程を示す概略断面図。
【発明を実施するための形態】
【００１４】
まず、本発明の実施形態の薄膜トランジスタ１００について説明する。なお、本明細書で「上方向」又は「上面」とは、図１に示すように基板に対して本発明の薄膜トランジスタの構成要素を積層する方向を言う。
【００１５】
図１は、本発明の薄膜トランジスタ１００の概略断面図である。図１に示すように、本発明の薄膜トランジスタは、基板１、該基板１上に設けられた酸化物半導体層２、該酸化物半導体層２上に設けられたゲート絶縁膜３、該ゲート絶縁膜３上に設けられたゲート電極４、ソース電極５およびドレイン電極６、並びに基板１上に設けられた薄膜トランジスタ１００の構成要素を覆う絶縁層７を有して成る。酸化物半導体層２は、第１酸化物半導体層領域８および該第１酸化物半導体層領域８の両側に接する第２酸化物半導体層領域９から成る。第１酸化物半導体層領域８とは、酸化物半導体層２のうち中央部の領域に位置し、ゲート絶縁膜３と接する酸化物半導体層を言う。なお、第１酸化物半導体層領域８はチャネル層に相当する。又、第２酸化物半導体層領域９とは、第１酸化物半導体層領域８の両側に接する酸化物半導体層２、又はゲート絶縁膜３の両側に位置する酸化物半導体層２を言う。又、本明細書では、ゲート絶縁膜３および該ゲート絶縁膜３上に設けられたゲート電極４を総称してゲート構造体１０と呼ぶ。ソース電極５およびドレイン電極６の一方の側部はゲート絶縁膜３と接しており、ソース電極５およびドレイン電極６の他方の側部は基板１と接している。すなわち、ソース電極５およびドレイン電極６は、第２酸化物半導体層領域９の上面および側面を覆うように設けられている。この時、第１酸化物半導体層領域８と第２酸化物半導体層領域９の領域は、ゲート絶縁膜３の側面と酸化物半導体層２の接点を起点とした境界面で分けられる。
【００１６】
基板１は透明ガラス基板である。しかし、基板１は絶縁性を示す平板又はシート状のものであれば特に限定されない。酸化物半導体層２はＩｎ 、ＺｎおよびＳｎから選択される少なくとも１つの金属を含む非晶質酸化物から構成されており、その厚さは好ましくは５〜１００ｎｍである。ゲート絶縁膜３は、フッ素樹脂から成る有機系絶縁膜であるが、露光、現像を通じてパターニング可能な感光性絶縁膜であればこれに限定されない。ゲート電極４は、例えば、厚さ２００ｎｍのＡｇ、Ａｌ、Ａｕ、Ｃｒ、Ｃｕ、Ｍｏ、Ｔｉ、ＴａおよびＷから選択される少なくとも１つの金属又は合金から構成されていることが好ましい。また、ゲート電極４は、例えば、厚さ２００ｎｍのＩｎ 、ＺｎおよびＳｎから選択される少なくとも１つの金属を含む導電性金属酸化物であってもよい。又、ソース電極５およびドレイン電極６は、Ｎｉ、Ｃｕ、Ａｇ、ＡｕおよびＰｄから選択される少なくとも１つの金属又は合金から構成されていることが好ましい。
【００１７】
なお、本発明の薄膜トランジスタ１００は、以下の実施形態を採ることが好ましい。
【００１８】
まず、図２に示すように、第２酸化物半導体層領域９は酸素欠損した層であり、第１酸化物半導体層領域８よりも電気伝導性の高い層である、すなわち導体化された酸化物半導体層２であることが好ましい。これにより第２酸化物半導体層領域９の電気抵抗を第１酸化物半導体層領域８の電気抵抗よりも小さくすることができる。それ故、第１酸化物半導体層８とソース電極５およびドレイン電極６との間に発生する寄生抵抗を低減することが出来る。
【００１９】
又、図３に示すように、第２酸化物半導体層領域９の厚さが、第１酸化物半導体層領域８の厚さよりも薄いことが好ましい。これにより、ゲート電極４とソース電極５およびドレイン電極６との電界集中を抑制することができる。
【００２０】
又、図４に示すように、ゲート構造体１０の断面形状はテーパー状であることが好ましい。すなわち、ゲート絶縁膜３と第１酸化物半導体層領域８との接触面積が、ゲート電極４とゲート絶縁膜３との接触面積よりも大きいことが好ましい。これにより、ゲート電極４とソース電極５およびドレイン電極６との電界集中を抑制することができる。又、ゲート構造体１０の断面形状がテーパー状であるため、後述の基板１上に設けられた薄膜トランジスタ１００の構成要素を覆う絶縁層７絶縁層を形成し易い。
【００２１】
更に好ましくは、図５に示すように、第２酸化物半導体層領域９が酸素欠損した、すなわち導体化された酸化物半導体層２であり、かつ、ゲート構造体１０の断面形状がテーパー状である。これにより、第２酸化物半導体層領域９の電気抵抗を第１酸化物半導体層領域８の電気抵抗よりも小さくすることができると共に、ゲート電極４とソース電極５およびドレイン電極６との電界集中を抑制することができる。
【００２２】
更により好ましくは、図６に示すように、（ｉ）第２酸化物半導体層領域９が酸素欠損した、すなわち導体化された酸化物半導体層２であり、（ｉｉ）ゲート構造体１０の断面形状がテーパー状であり、かつ（ｉｉｉ）第２酸化物半導体層領域９の厚さが、第１酸化物半導体層領域８の厚さよりも薄い。これにより、第２酸化物半導体層領域９の電気抵抗を第１酸化物半導体層領域８の電気抵抗よりも小さくすることができると共に、ゲート電極４とソース電極５およびドレイン電極６との電界集中をより抑制することができる。
【００２３】
又、第２酸化物半導体層領域９の上面の粗さが第１酸化物半導体層領域８の上面の粗さよりも粗いことが好ましい。これにより、後述の無電解めっきにより形成されたソース電極５およびドレイン電極６と第２酸化物半導体層領域９との密着性を向上させることができる。
【００２４】
以上、本発明の薄膜トランジスタについて説明してきたが、これに限定されることなく、特許請求の範囲に規定される発明の範囲から逸脱することなく種々の変更が当業者によってなされると理解されよう。
【００２５】
次に、本発明の薄膜トランジスタの製造方法について説明する。
【００２６】
まず、図７に示すように、基板１上にスパッタ法又は塗布法により酸化物半導体層２を形成する。酸化物半導体層２は、Ｉｎ、ＺｎおよびＳｎから選択される少なくとも一つを含有する非晶質酸化物から成る。酸化物半導体層２の厚さは、好ましくは５〜１００ｎｍ、より好ましくは５〜５０ｎｍ、更に好ましくは１０〜２０ｎｍである。
【００２７】
次に、図８に示すように、ゲート絶縁膜３を酸化物半導体層２上に塗布する。ゲート絶縁膜３は感光性を有する有機絶縁膜である。次に、図９に示すように、ゲート絶縁膜３の塗布後、露光、現像および加熱処理を経て所望の形状にパターニングする。又は、ゲート絶縁膜３の塗布後、露光、現像および紫外線硬化処理を経て所望の形状にパターニングしてもよい。更には、ゲート絶縁膜３は感光性のない有機絶縁膜であってもよく、レジストを用いたタサブトラクト法またはリフトオフ法でパターニング形成してもよい。パターニング後のゲート絶縁膜３の厚さは、好ましくは２００〜２０００ｎｍ、より好ましくは３００〜１０００ｎｍ、更に好ましくは３００〜８００ｎｍである。この時、図１０に示すようにゲート絶縁膜３をエッチングレジストとして、酸化物半導体層２をエッチングする。
【００２８】
次に、図１１に示すように、ゲート絶縁膜３上に、スパッタ法、蒸着法、めっき法又は塗布法によりゲート電極４を形成する。ゲート電極４のパターニング手法は特に限定されないが、レジストを用いたサブトラクト法、リフトオフ法、セミアディティブ法が挙げられる。また、シャドウマスクを用いたパターニング、印刷による直接パターニングが挙げられる。ゲート電極４は、導電性を有するものであれば特に限定されるものではないが、例えば、Ａｇ、Ａｌ、Ａｕ、Ｃｒ、Ｃｕ、Ｍｏ、Ｔｉ、ＴａおよびＷから選択される少なくとも１つの金属又は合金が挙げられる。また、Ｉｎ 、ＺｎおよびＳｎから選択される少なくとも１つの金属を含む導電性金属酸化物が挙げられる。ゲート電極４の厚さは、特に限定されるものではないが、好ましくは５０〜５００ｎｍ、より好ましくは５０〜３００ｎｍ、更に好ましくは１００〜２００ｎｍである。
【００２９】
次に、図１２に示すように、ゲート電極４をレジストとしてゲート絶縁膜３を一部除去する。ゲート絶縁膜３は有機絶縁膜から形成されているため、酸素プラズマ処理を行うことによりゲート絶縁膜３を容易に除去することが可能である。この時、ゲート絶縁膜３の除去の反応速度を調整することで、ゲート絶縁膜３およびゲート電極４から成るゲート構造体１０の断面形状をテーパー状にしてもよい。すなわち、ゲート絶縁膜３と酸化物半導体層２との接触面積をゲート電極４とゲート絶縁膜３との接触面積よりも大きくしてもよい。これにより、ゲート電極４と後述のソース電極５およびドレイン電極６との電界集中を抑制することができる。又、ゲート構造体１０の断面形状をテーパー状にすると、後述の基板１上に設けられた薄膜トランジスタ１００の構成要素を覆う絶縁層７を形成し易い。
【００３０】
次に、図１３に示すように、ゲート絶縁膜３をマスクとして用いて、還元性ガスでプラズマ処理することで、ゲート絶縁膜３の両側に位置する酸化物半導体層２を導体化する。なお、ゲート絶縁膜３とゲート電極４の断面が面一状にある場合、ゲート絶縁膜３およびゲート電極４から構成されたゲート構造体１０をマスクとして用いて、ゲート絶縁膜３の両側に位置する酸化物半導体層２のプラズマ処理を行い導体化してもよい。このゲート絶縁膜３の両側に位置する酸化物半導体層２は、酸素欠損層であり、又ゲート絶縁膜３と接する部分の酸化物半導体層８よりも電気伝導性の高い層である。このゲート絶縁膜３の両側に位置する酸化物半導体層２を必ずしも導体化する必要はないが、酸化物半導体層８とソース電極５およびドレイン電極６との間に発生する寄生抵抗を低減するために、プラズマ処理してこのゲート絶縁膜３の両側に位置する酸化物半導体層２を導体化することが好ましい。
【００３１】
次に、ゲート絶縁膜３の両側に位置する酸化物半導体層２の脱脂、表面処理工程を含む前処理を行う。表面処理工程では、後述の無電解めっきの密着性向上の観点から、ゲート絶縁膜３の両側に位置する酸化物半導体層２の表面を粗面化することが好ましい。
【００３２】
このゲート絶縁膜３の両側に位置する酸化物半導体層２の表面を粗面化する際に、図１４に示すようにこのゲート絶縁膜３の両側に位置する酸化物半導体層２を溶解させて、当該酸化物半導体層２の厚さを薄くすることが好ましい。なお、これに限定されず、上記ゲート絶縁膜３の両側に位置する酸化物半導体層２を導体化する前に、当該酸化物半導体層２の厚さを薄くしてもよい。これにより、ゲート電極４と後述の工程により形成されるソース電極５およびドレイン電極６との近接を防ぐことができる。それ故、ゲート電極４と後述の工程により形成されるソース電極５およびドレイン電極６との短絡を避けると共に電界集中を低減させることができる。溶解させた後のゲート絶縁膜３の両側に位置する酸化物半導体層２の厚さは、チャネル層であるゲート絶縁膜３と接する酸化物半導体層２の厚さの好ましくは８０％以下、より好ましくは５０％以下、更に好ましくは３０％以下である。
【００３３】
次に、ゲート絶縁膜３の両側に位置する酸化物半導体層２の上面および側面に、Ｐｄ、Ｐｔ、Ａｕ、ＡｇおよびＣｕの塩から選択される少なくとも１種および無機酸から成る触媒液又はＰｄ、Ｐｔ、Ａｕ、ＡｇおよびＣｕから選択される少なくとも１種から成るコロイド溶液を用いて金属触媒核を付与する。そして、ゲート絶縁膜３の両側に位置する酸化物半導体層２の表面、具体的にはゲート絶縁膜３の両側に位置する酸化物半導体層２の上面および側面に、無電解めっきにより選択的にソース電極５およびドレイン電極６を形成することができる。本明細書では、この選択的にソース電極５およびドレイン電極６を形成する方法を「選択的導体析出手段」と言う。これにより、ソース電極５およびドレイン電極６を低抵抗化させることができる。又、電界めっき法によってソース電極５およびドレイン電極６を形成するよりも、薄膜のソース電極５およびドレイン電極６を形成することができる。それ故、ソース電極５およびドレイン電極６とゲート電極４との短絡を避けることとが可能となる。又、ソース電極５およびドレイン電極６とゲート電極４との電界集中を低減することが可能となる。更に、ソース電極５およびドレイン電極６を、ゲート絶縁膜３の両側に位置する酸化物半導体層２の上面に厳密に位置合わせする必要がなく自己整合的に位置合わせすることができるため、製造工程の簡略化が可能となる。このソース電極５およびドレイン電極６は、Ｎｉ、Ｃｕ、Ａｇ、ＡｕおよびＰｄから選択される少なくとも１つの金属を含む金属酸化物から構成されている。
【００３４】
なお、金属触媒核を付与後、ゲート絶縁膜３の両側に位置する酸化物半導体層２の表面以外に付着した金属触媒核を洗浄除去することが好ましい。これにより、ゲート絶縁膜３の両側に位置する酸化物半導体層２以外への無電解めっきを防ぐことができる。それ故、無電解めっきの選択性を向上させることができる。
【００３５】
また、選択導電体析出手段は、電気を伝導する表面を機能化させるエレクトログラフト法またはケミカルグラフト法を利用してもよい。電気を伝導する表面上に単分子層を形成するエレクトログラフト化学物質またはケミカルグラフト化学物質は、酸化物半導体層２の表面を機能化することによって、単分子層の上にＣｕなどの金属の層を堆積させ、単分子層と堆積層とを強く結合させる。したがって、単分子層は、機能化層とも呼ぶことができる。なお、堆積層は導電性を示すものであれば特に限定されるものではない。
【００３６】
最後に、図１５に示すように、スパッタ法又は塗布法により基板１上に設けられた本発明の薄膜トランジスタ１００の構成要素を覆うように絶縁層７を形成する。あるいは、基板１上に設けられた本発明の薄膜トランジスタ１００の構成要素を絶縁性の樹脂に埋め込むことにより絶縁層７を形成してもよい。絶縁層７材料は絶縁性を示すものであれば特に限定されるものではない。以上により、本発明の薄膜トランジスタ１００を形成することができる。
【実施例】
【００３７】
まず、厚さ０．５ｍｍのガラスからなる基板１上に酸化物半導体層２として塗布法によりＩｎおよびＺｎの酸化物（モル比  Ｉｎ：１４、Ｚｎ：３）ＩＺＯを形成した。このとき、ＩＺＯからなる酸化物半導体層２の厚みは１５ｎｍであった。
【００３８】
次に、感光性を有するゲート絶縁膜３を酸化物半導体層２上に厚さ８００ｎｍで塗布した。ゲート絶縁膜３の塗布後、露光、現像および加熱処理を経て所望の形状にパターニングされたゲート絶縁膜３を得た。
【００３９】
次に、ゲート絶縁膜３をエッチングレジストとして酸化物半導体層２をエッチングした。
【００４０】
次に、ゲート絶縁膜３上に、シャドウマスクを用いたスパッタ法によりＡｌからなるゲート電極４を形成し、所望の形状にパターニングした。
【００４１】
次に、ゲート電極４をレジストとしてフッ素系樹脂（ＡＬ−Ｘ２００３、旭硝子(株)製）から成るゲート絶縁膜３を、プラズマドライ洗浄装置（ＰＤＣ２１０、ヤマト科学製）を用い、酸素量：２０ｃｃ／分、出力：ＲＦ１００Ｗの条件で酸素プラズマ処理を行うことにより、１００ｎｍ／分の速度で一部除去した。この時、ゲート絶縁膜３の除去の反応速度を調整することで、ゲート絶縁膜３およびゲート電極４から成るゲート構造体１０の断面形状をテーパー状にした。
【００４２】
次に、ゲート絶縁膜３をマスクとして用いて還元性ガスでプラズマ処理することで、ゲート絶縁膜３の両側に位置する酸化物半導体層２を形成した。この時、ゲート絶縁膜３と接する酸化物半導体層２の電気抵抗が１×１０６Ω・ｃｍ以上のＩＺＯ膜において、プラズマドライ洗浄装置（ＰＤＣ２１０：ヤマト科学製）を用いてプラズマ処理を行うことで、ゲート絶縁膜３の両側に位置する酸化物半導体層２の電気抵抗を処理時間１０分で１×１０４Ω・ｃｍ、１５分で５×１０１Ω・ｃｍ、２０分で５Ω・ｃｍと低くすることができた。なお、プラズマ処理を行う際、還元性ガスを窒素ガス中に３％の水素ガスを混合させたフォーミングガス：５０ｃｃ／分、出力：ＲＦ３００Ｗの条件に設定した。
【００４３】
次に、ゲート絶縁膜３の両側に位置する酸化物半導体層２の脱脂、表面処理工程を含む前処理を行った。このとき、ゲート絶縁膜３の両側に位置する酸化物半導体層２を溶解させて、ゲート絶縁膜３の両側に位置する酸化物半導体層２の厚さを薄くした。次に、ゲート絶縁膜３の両側に位置する酸化物半導体層２の上面および側面に、Ｐｄから成るコロイド溶液を用いて金属触媒核を付与した。次に、金属触媒核を付与後、ゲート絶縁膜３の両側に位置する酸化物半導体層２の表面以外に付着した金属触媒核を洗浄除去した。そして、ゲート絶縁膜３の両側に位置する酸化物半導体層２の上面および側面に、選択的にＮｉ−Ｐ無電解めっきにより厚さ１００ｎｍのソース電極５およびドレイン電極６を形成させた。
【００４４】
最後に、塗布法により基板１上に設けられた本発明の薄膜トランジスタ１００の構成要素を覆うように絶縁層７を形成した。
【００４５】
以上、本発明の薄膜トランジスタの製造方法について説明してきたが、これに限定されることなく、特許請求の範囲に規定される発明の範囲から逸脱することなく種々の変更が当業者によってなされると理解されよう。
【産業上の利用可能性】
【００４６】
本発明の薄膜トランジスタ１００は、例えば液晶表示装置のスイッチング素子、有機ＥＬ表示装置のスイッチング素子、電子ペーパー表示装置のスイッチング素子、フォトセンサー素子等に用いられる。本発明の薄膜トランジスタ１００は、特に大面積の液晶表示装置のスイッチング素子に用いられる。
【符号の説明】
【００４７】
１  基板
２  酸化物半導体層
３  ゲート絶縁膜
４  ゲート電極
５  ソース電極
６  ドレイン電極
７  絶縁層
８  第１酸化物半導体層領域（ゲート絶縁膜３と接する酸化物半導体層２）
９  第２酸化物半導体層領域（ゲート絶縁膜３の両側に位置する酸化物半導体層２）
１０  ゲート構造体
１００  薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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