(57)【要約】【課題】トランジスタ性能を高めた半導体装置及びその製造方法を提供すること。【解決手段】半導体装置は、柱状部を有する半導体基板と、半導体基板に埋め込まれ、第１方向に延在するビット線と、半導体基板とビット線とを電気的に接続するビット線コンタクトと、ビット線より上方において第２方向に延在し、半導体基板の柱状部の側面に面して形成され、下面が平坦ではないゲート電極と、ゲート電極と半導体基板との間に形成されたゲート絶縁膜と、半導体基板の柱状部の上部に形成された不純物拡散領域と、を備える。【選択図】図１
2014003223.tif 000002
【特許請求の範囲】
【請求項１】
柱状部を有する半導体基板と、
前記半導体基板に埋め込まれ、第１方向に延在するビット線と、
前記半導体基板と前記ビット線とを電気的に接続するビット線コンタクトと、
前記ビット線より上方において第２方向に延在し、前記半導体基板の前記柱状部の側面に面して形成され、下面が平坦ではないゲート電極と、
前記ゲート電極と前記半導体基板との間に形成されたゲート絶縁膜と、
前記半導体基板の前記柱状部の上部に形成された不純物拡散領域と、を備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の断面において、前記ゲート電極の下面はミアンダ状となっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、その下面に、連続的に形成された複数の突起部を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極の前記突起部は、前記第１方向に隣接する前記柱状部の間に配されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極の前記突起部は、前記ビット線の上方には配されていないことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記ゲート電極の前記突起部の先端の位置は、前記ビット線の上面の高さに合わせられていることを特徴とする請求項３〜５のいずれか一項に記載の半導体装置。
【請求項７】
１つの前記ゲート電極において隣接する前記突起部間に配された絶縁層をさらに備えることを特徴とする請求項３〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記絶縁層は前記ビット線の上方に配されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記絶縁層の一部は前記第２方向に隣接する前記柱状部間に配されていることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１方向に隣接する前記柱状部の間に２つの前記ゲート電極が存在することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ゲート電極は、１つの柱状部の対向する側面に面して形成されていることを特徴とする請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１２】
半導体基板に、第１方向に沿った第１溝部を形成する工程と、
前記第１溝部にビット線を形成すると共に、前記ビット線と前記半導体基板とを電気的に接続するビット線コンタクトを形成する工程と、
前記半導体基板に、第２方向に沿うと共に底面が平坦ではない第２溝部を形成すると共に、前記第１溝部と前記第２溝部によって形成された柱状部を前記半導体基板に形成する工程と、
前記第２溝部における前記半導体基板の露出面に、ゲート絶縁膜を形成する工程と、
前記半導体基板の前記柱状部の側面に面するように、前記第２溝部にゲート電極を形成する工程と、
前記半導体基板の前記柱状部の上部に、不純物拡散領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記第２溝部の断面においてその下面がミアンダ状となるように、前記第２溝部を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２溝部の底面において、前記ビット線の上方の領域が他の領域よりも浅くなるように、前記第２溝部を形成することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２溝部の底面において、前記半導体基板の露出面が他の領域よりも深くなるように、前記第２溝部を形成することを特徴とする請求項１２〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記第２溝部における前記半導体基板の露出面の高さは、前記ビット線の上面の高さに合わせるように前記第２溝部を形成することを特徴とする請求項１２〜１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記半導体基板の隣接する前記柱状部間にゲート電極前駆膜形成し、前記ゲート電極膜を２つに分割することによって前記ゲート電極を形成することを特徴とする請求項１２〜１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記ビット線を形成した後、前記第１溝部に絶縁層を形成する工程をさらに含むことを特徴とする請求項１２〜１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第２溝部は前記半導体基板及び前記絶縁層に形成することを特徴とする請求項１２〜１８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば縦型トランジスタ構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置を微細化する方法として、３次元形状を有するトランジスタ（いわゆる縦型トランジスタ）が開発されている（例えば特許文献１参照）。特許文献１に記載の半導体装置においては、半導体基板は３次元加工され、柱状形状（ピラー部）を有している。ゲート電極（第２配線）は、柱状形状の両側面に形成されている。そして、ビット線（第１配線）は、隣接する柱状形状の間の下方においてゲート電極と直交するように延在している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−７７１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本発明の観点から与えられる。
【０００５】
図１５及び図１６に、背景技術に係る縦型トランジスタを有する半導体装置の製造方法を説明するための概略工程図を示す。図１５及び図１６において、Ａ図は、半導体装置の中間製品の概略上面図である。Ｂ図は、Ａ図におけるＢ−Ｂ’線に沿った概略断面図である。Ｃ図は、Ａ図におけるＣ−Ｃ’線に沿った概略断面図である。図１５に示す中間製品においては、半導体基板９０１に柱状部９０１ａが形成されている。ビット線９０２が、半導体基板９０１に形成された溝に沿ってＡ図横方向に延在している。ビット線９０２と半導体基板９０１とはビット線コンタクト９０３を介して電気的に接続されている。Ａ図横方向に隣接する柱状部９０１ａの間には、ゲート絶縁膜の基となるゲート絶縁膜前駆膜９０４’及びゲート電極の基となるゲート電極前駆膜９０５’が形成されている。図１５のＣ図に示すように、ゲート電極前駆膜９０５’の下面９０５’ａは平坦になっている（特許文献１に記載の半導体装置も同様である）。すなわち、図１５のＢ図において、左右のゲート電極前駆膜９０５’の下面９０５’ａは同じ高さとなっている。
【０００６】
次に、図１６に示すように、ドライエッチング等により、１つのゲート絶縁膜前駆膜９０４’及びゲート電極前駆膜９０５’を２つに分割することによって、ゲート絶縁膜９０４及びゲート電極９０５を形成する。このとき、半導体基板９０１や絶縁層９０６は、ビット線９０２の上面の高さまでエッチングされることになる。
【０００７】
図１７に、図１５及び図１６に示す工程を経て作成した半導体装置における縦型トランジスタ部分の概略断面図を示す。図１７は、ビット線コンタクトに沿った断面図である。半導体基板９０１の柱状部９０１ａ上には、不純物拡散層９０７が形成され、柱状部９０１ａの上部が拡散領域９０１ｂとなる。これにより、ゲート電極９０５が面する領域がチャネル領域９０１ｃとなる。すなわち、ゲート電極９０５、拡散領域９０１ｂ及びビット線コンタクト９０３がトランジスタを構成することになる。このトランジスタにおいて、ビット線コンタクト９０３とゲート電極９０５との距離（白矢印）が離れすぎると、トランジスタが動作不良を起こすことになる。したがって、トランジスタの正常な動作を確保するためには、ビット線コンタクト９０３とゲート電極９０５とを接近させることが望ましい。
【０００８】
図１８及び図１９に、ビット線コンタクト９０３とゲート電極９０５とを接近させた半導体装置の中間製品の概略断面図を示す。図１８はゲート電極前駆膜９０５’を形成した状態を示し、図１９はゲート電極前駆膜９０５’を分割してゲート電極９０５を形成した状態を示す。すなわち、図１８は図１５のＢ図に対応し、図１９は図１６のＢ図に対応する。なお、図１８及び図１９は、ビット線コンタクト９０３が存在する断面を示している。図１８においては、ビット線コンタクト９０３とゲート電極９０５とができる限り接近するように、ゲート電極前駆膜９０５’の下面をビット線９０２の上面まで下げている。この状態においてゲート電極前駆膜９０５’を分割したときにオーバーエッチングとなると、図１９に示すようにビット線９０２を断線してしまうおそれがある。一方、アンダーエッチングとなった場合には、ゲート電極前駆膜９０５’の分割が不完全となってしまう。
【０００９】
したがって、ゲート電極９０５とビット線コンタクト９０３間の遠距離に起因するトランジスタの動作不良を防止しつつも、エッチング制御の困難性に起因するビット線の断線やゲート電極の不完全分割の発生を防止することが望まれている。
【課題を解決するための手段】
【００１０】
本発明の第１視点によれば、半導体装置は、柱状部を有する半導体基板と、半導体基板に埋め込まれ、第１方向に延在するビット線と、半導体基板とビット線とを電気的に接続するビット線コンタクトと、ビット線より上方において第２方向に延在し、半導体基板の柱状部の側面に面して形成され、下面が平坦ではないゲート電極と、ゲート電極と半導体基板との間に形成されたゲート絶縁膜と、半導体基板の柱状部の上部に形成された不純物拡散領域と、を備える。
【００１１】
本発明の第２視点によれば、半導体装置の製造方法は、半導体基板に、第１方向に沿った第１溝部を形成する工程と、第１溝部にビット線を形成すると共に、ビット線と半導体基板とを電気的に接続するビット線コンタクトを形成する工程と、半導体基板に、第２方向に沿うと共に底面が平坦ではない第２溝部を形成すると共に、第１溝部と第２溝部によって形成された柱状部を半導体基板に形成する工程と、第２溝部における半導体基板の露出面に、ゲート絶縁膜を形成する工程と、半導体基板の柱状部の側面に面するように、第２溝部にゲート電極を形成する工程と、半導体基板の柱状部の上部に、不純物拡散領域を形成する工程と、を含む。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図。
【図２】本発明の第１実施形態に係る半導体装置の概略断面図。
【図３】本発明の第１実施形態に係る半導体装置の概略断面図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図９】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１０】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１１】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１２】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１３】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１４】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１５】背景技術に係る縦型トランジスタを有する半導体装置の製造方法を説明するための概略工程図。
【図１６】背景技術に係る縦型トランジスタを有する半導体装置の製造方法を説明するための概略工程図。
【図１７】背景技術に係る半導体装置における縦型トランジスタ部分の概略断面図。
【図１８】背景技術に係る半導体装置の中間製品の概略断面図。
【図１９】背景技術に係る半導体装置の中間製品の概略断面図。
【発明を実施するための形態】
【００１３】
上記各視点の好ましい形態を以下に記載する。
【００１４】
上記第１視点の好ましい形態によれば、ゲート電極の断面において、ゲート電極の下面はミアンダ状となっている。
【００１５】
上記第１視点の好ましい形態によれば、ゲート電極は、その下面に、連続的に形成された複数の突起部を有する。
【００１６】
上記第１視点の好ましい形態によれば、ゲート電極の突起部は、第１方向に隣接する柱状部の間に配されている。
【００１７】
上記第１視点の好ましい形態によれば、ゲート電極の突起部は、ビット線の上方には配されていない。
【００１８】
上記第１視点の好ましい形態によれば、ゲート電極の突起部の先端の位置は、ビット線の上面の高さに合わせられている。
【００１９】
上記第１視点の好ましい形態によれば、半導体装置は、１つのゲート電極において隣接する突起部間に配された絶縁層をさらに備える。
【００２０】
上記第１視点の好ましい形態によれば、絶縁層はビット線の上方に配されている。
【００２１】
上記第１視点の好ましい形態によれば、絶縁層の一部は第２方向に隣接する柱状部間に配されている。
【００２２】
上記第１視点の好ましい形態によれば、第１方向に隣接する柱状部の間に２つのゲート電極が存在する。
【００２３】
上記第１視点の好ましい形態によれば、ゲート電極は、１つの柱状部の対向する側面に面して形成されている。
【００２４】
上記第２視点の好ましい形態によれば、第２溝部の断面においてその下面がミアンダ状となるように、第２溝部を形成する。
【００２５】
上記第２視点の好ましい形態によれば、第２溝部の底面において、ビット線の上方の領域が他の領域よりも浅くなるように、第２溝部を形成する。
【００２６】
上記第２視点の好ましい形態によれば、第２溝部の底面において、半導体基板の露出面が他の領域よりも深くなるように、第２溝部を形成する。
【００２７】
上記第２視点の好ましい形態によれば、第２溝部における半導体基板の露出面の高さは、ビット線の上面の高さに合わせるように第２溝部を形成する。
【００２８】
上記第２視点の好ましい形態によれば、半導体基板の隣接する柱状部間にゲート電極前駆膜形成し、ゲート電極膜を２つに分割することによってゲート電極を形成する。
【００２９】
上記第２視点の好ましい形態によれば、半導体装置の製造方法は、ビット線を形成した後、第１溝部に絶縁層を形成する工程をさらに含む。
【００３０】
上記第２視点の好ましい形態によれば、第２溝部は半導体基板及び絶縁層に形成する。
【００３１】
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。
【００３２】
本発明の第１実施形態に係る半導体装置について説明する。図１〜図３に、本発明の第１実施形態に係る半導体装置の概略断面図を示す。図１は、ゲート電極の延在方向に沿った断面図である。図１は、ゲート電極を通る断面であり、ゲート電極上の層間絶縁膜の図示は省略してある。図２は、図１とは直交するビット線の延在方向に沿った断面図である。図２の左図は、ビット線を通る断面を示す。図２の右図は、半導体基板の柱状部及びビット線コンタクトを通る断面を示す。図３は、トランジスタの構成を示す断面図である。
【００３３】
第１実施形態に係る半導体装置１００は、柱状部１０１ｂを有する半導体基板１０１と、半導体基板１０１に埋め込まれたビット線１０５と、半導体基板１０１とビット線１０５との間に形成された第１絶縁膜１０３と、ビット線１０５に沿って形成され、半導体基板１０１とビット線１０５とを電気的に接続するビット線コンタクト１０４と、ビット線１０５より上方において、ビット線１０５の延在方向と直交する方向に延在するゲート電極１１１と、柱状部１０１ｂ上に形成された不純物拡散層１１５と、第１層間絶縁膜１０７及び第２層間絶縁膜１１４と、を備える。
【００３４】
ゲート電極１１１は、１つの柱状部１０１ｂの両側に、柱状部１０１ｂの側面及び柱状部１０１ｂを形成する溝部の底面に面するように形成されている。ビット線１０５の延在方向に隣接する２つの柱状部１０１ｂの間には、２つのゲート電極１１１が形成されている。
【００３５】
柱状部１０１ｂの上部には、不純物拡散層１１５からの不純物により不純物拡散領域１０１ｃが形成される。これにより、ゲート電極１１１、ゲート絶縁膜１１０、不純物拡散領域１０１ｃ及びビット線コンタクト１０４により、ゲート電極１１１に面する領域をチャネル領域１０１ｄとする縦型トランジスタが形成される。
【００３６】
ゲート電極１１１の下面は平坦になっていない。ゲート電極１１１は、下面に、第１深さＤ１を有する複数の突起部１１１ａを有する。突起部１１１ａは、連続的に形成されている。突起部１１１ａは、ビット線１０５の延在方向に隣接する柱状部１０１ｂ間に形成されている。突起部１１１ａは、隣接するビット線１０５間の上方において、ビット線１０５間に挿入するような位置に配されている。すなわち、突起部１１１ａは、ビット線１０５の上方には形成されておらず、ビット線１０５間の半導体基板１０１面の上方に形成されている。これにより、ゲート電極１１１の下面は、図１に示す断面においてミアンダ（メアンダ；meander）状（ジグザグ状）となっている。突起部１１１ａを設けることにより、ゲート電極１１１の断面積も増大するので、ワード線抵抗を低減させることができる。
【００３７】
１つのゲート電極１１１において、隣接する突起部１１１ａの間には、第１絶縁膜１０３、第２絶縁膜１０６及び第１層間絶縁膜１０７が存在する。これらの絶縁膜は、ゲート電極１１１の下面の上位面１１１ｂとビット線１０５の上面との間に存在する。また、第１層間絶縁膜１０７は、ゲート電極１１１の延在方向に隣接する柱状部１０１ｂ間に形成されている。第１層間絶縁膜１０７は、ビット線１０５の延在方向に突出している突出部１０７ａを両側に有する。突出部１０７は、隣接する突起部１１１ａ、ゲート電極１１１の下面の上位面１１１ｂ、及びビット線１０５の上面で形成された領域に挿入されている。
【００３８】
ゲート電極１１１の下面の下位面１１１ｃ（すなわち、突起部１１１ａの先端面）の高さは、ビット線１０５の上面の高さと同等の位置に設定すると好ましい。これにより、ゲート電極１１１の下位面１１１ｃとビット線コンタクト１０４との間隔（図３の両矢印）が短くなり、トランジスタの性能を向上させることができる。
【００３９】
ゲート電極１１１の下面の上位面１１１ｂは、ビット線１０５上方に位置する。ゲート電極１１１の下位面１１１ｃをビット線１０５の上面の高さに合わせた場合、ゲート電極１１１の上位面１１１ｂは、ビット線１０５の上面より第１深さＤ１分上方に位置することになる。第１深さＤ１は、後述のゲート電極１１１の形成工程においてビット線１０５を切断することを防止できるような間隔が、ビット線１０５の上面とゲート電極１１１の上位面１１１ｂとの間に存在するように設定すると好ましい。
【００４０】
半導体装置１００の構成は、以下に説明する製造方法からも明らかにされる。
【００４１】
次に、本発明の第１実施形態に係る半導体装置の製造方法について説明する。図４〜図１４に、本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。以下の図面において、Ａ図は、半導体装置の概略上面図である。Ｂ図は、Ａ図におけるＢ−Ｂ’線に沿った概略断面図である。Ｃ図は、Ａ図におけるＣ−Ｃ’線に沿った概略断面図である。
【００４２】
まず、半導体基板１０１上に、Ａ図において横方向に延在する第１マスク１０２を形成する。第１マスク１０２は、例えば窒化シリコン（ＳｉＮ）で形成することができる。次に、第１マスク１０２をマスクとして、ビットラインを形成するための第１溝部１０１ａを半導体基板１０１に形成する。次に、第１溝部１０１ａの内壁表面に第１絶縁膜１０３を形成する（図４）。第１絶縁膜１０３は、例えばＩＳＳＧ（In-Situ Steam Generation）法により半導体基板１０１の表面を酸化して形成することができる（ＳｉＯ２膜）。
【００４３】
次に、第１溝部１０１ａ底部近くの半導体基板１０１に不純物を導入しビット線コンタクト１０４を形成する。次に、第１溝部１０１ａの底部にビット線１０５を形成する（図５）。ビット線１０５は、例えばタングステン（Ｗ）で形成することができる。
【００４４】
次に、ビット線１０５上の第１溝部１０１ａの内壁を被覆する第２絶縁膜１０６を形成する。第２絶縁膜１０６は、例えば窒化シリコン、酸窒化シリコン（ＳｉＯＮ）等で形成することができる。次に、第２絶縁膜１０６上の第１溝部１０１ａを埋めるように第１層間絶縁膜１０７を形成する（図６）。第１層間絶縁膜１０７は、例えばＳＯＤ（Spin on Dielectric）で形成することができる。
【００４５】
次に、Ａ図において縦方向に延在するワード線（ゲート電極）用の第２溝部１０９を形成するための第２マスク１０８を形成する。次に、第２マスク１０８をマスクとして、第１絶縁膜１０３、第２絶縁膜１０６、第１層間絶縁膜１０７及び半導体基板１０１をエッチングして第２溝部１０９を形成する（図７）。第１溝部１０１ａと第２溝部１０９とによって、半導体基板１０１に柱状部１０１ｂが形成される。第２溝部１０９の下面は平坦になっていない。第２溝部１０９の下面は第１深さＤ１の段差を連続的に有しており、Ｃ図に示す断面においてミアンダ状となっている。すなわち、第１層間絶縁膜１０７、第１絶縁膜１０３及び第２絶縁膜１０６をエッチングして形成された高位面１０９ａと、半導体基板１０１をエッチングして形成された低位面１０９ｂとが、交互に連続して形成されている。高位面１０９ａは、ビット線１０５の上方に形成されている。高位面１０９ａには、第１絶縁膜１０３、第２絶縁膜１０６及び第１層間絶縁膜１０７が露出している。低位面１０９ｂは、第２溝部１０９の底面における半導体基板１０１の露出面に形成されている。高位面１０９ａの深さは、ビット線１０５までの間隔を十分に確保するように設定する。このましくは、高位面１０９ａからビット線１０５の上面までの第２深さＤ２は、ゲート電極分割時にビット線１０５を断線することにならないように設定する。低位面１０９ｂの深さは、ビット線コンタクト１０４と接近するように設定する。好ましくは、低位面１０９ｂの深さは、低位面１０９ｂがビット線１０５の上面と同じ高さとなるように設定する。
【００４６】
次に、半導体基板１０１の露出面に第３絶縁膜１１０を形成する。第３絶縁膜１１０は、例えば酸化シリコンとすることができる。第３絶縁膜１１０は、ゲート絶縁膜として機能する。第２溝部１０９にゲート電極前駆膜１１１’を形成する（図８）。ゲート電極前駆膜１１１’は、例えば、バリア膜としての窒化チタン（ＴｉＮ）の上にタングステンを堆積して形成することができる。ゲート電極前駆膜１１１’の下面は平坦になっておらず、下面には下方に突出する突起部１１１ａが形成されている。突起部１１１ａは、第２溝部１０９の低位面１０９ｂ上に形成される。
【００４７】
次に、ゲート電極を形成するためのマスクの基となる第３マスク前駆膜１１２’を全面的に形成する（図９）。第３マスク前駆膜１１２’は、例えば、ＡＬＤ（Atomic Layer Deposition）法を用いて形成した酸化シリコンとすることができる。
【００４８】
次に、第３マスク前駆膜１１２’をエッチバックして、第３マスク１１２となるサイドウォールを形成する。このとき、第２マスク１０８も除去される。Ａ図の縦方向に延在する１つのゲート電極前駆膜１１１’の上面上には、両側に２つの第３マスク１１２が延在しており、ゲート電極前駆膜１１１’の上面の中央部が露出している。次に、第３マスク１１２をマスクとして、ゲート電極前駆膜１１１’をエッチングして１つのゲート電極前駆膜１１１’を２つに分割して、ゲート電極１１１を形成する（図１０）。ビット線１０５の上面とゲート電極前駆膜１１１’の下面との間には第２深さＤ２分の間隔が設けられているので、ビット線１０５を切断してしまうリスクは低減されている。
【００４９】
次に、第３マスク１１２を除去する（図１１）。
【００５０】
次に、エッチングやマスクの除去により形成されている溝部の内壁に、第４絶縁膜１１３を形成する。第４絶縁膜１１３は、例えば、窒化シリコン、酸窒化シリコンで形成することができる。次に、第４絶縁膜１１３上に、当該溝部を埋め込むように第２層間絶縁膜１１４を形成する（図１２）。第２層間絶縁膜１１４は、例えばＳＯＤで形成することができる。
【００５１】
次に、第１マスク１０２を除去する（図１３）。
【００５２】
次に、第１マスク１０２が存在していた部分に、不純物拡散層１１５を形成する（図１４）。不純物拡散層１１５は、例えば、ドープトポリシリコンで形成することができる。以上の工程より、第１実施形態に係る半導体装置を形成することができる。
【００５３】
本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【００５４】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００５５】
１００            半導体装置
１０１            半導体基板
１０１ａ          第１溝部
１０１ｂ          柱状部
１０１ｃ          不純物拡散領域
１０１ｄ          チャネル領域
１０２            第１マスク
１０３            第１絶縁膜
１０４            ビット線コンタクト
１０５            ビット線
１０６            第２絶縁膜
１０７            第１層間絶縁膜
１０７ａ          突出部
１０８            第２マスク
１０９            第２溝部
１０９ａ          高位面
１０９ｂ          低位面
１１０            第３絶縁膜
１１１’          ゲート電極前駆膜
１１１            ゲート電極
１１１ａ          突起部
１１１ｂ          上位面
１１１ｃ          下位面
１１２’          第３マスク前駆膜
１１２            第３マスク
１１３            第４絶縁膜
１１４            第２層間絶縁膜
１１５            不純物拡散層
９０１            半導体基板
９０１ａ          柱状部
９０１ｂ          拡散領域
９０１ｃ          チャネル領域
９０２            ビット線
９０３            ビット線コンタクト
９０４            ゲート絶縁膜
９０４’          ゲート絶縁膜前駆膜
９０５            ゲート電極
９０５’          ゲート電極前駆膜
９０５’ａ        下面
９０６            絶縁層
９０７            不純物拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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