(57)【要約】【課題】三次元一体型光電集積回路を提供する。【解決手段】本発明は、三次元一体型光電集積回路及びその製造方法に関する発明であり、該光電集積回路は、基板内の密閉された空間に形成された光学素子と、基板上に形成された電子素子とを含み、該基板は、ボンディングされた第１基板及び第２基板を含み、第１基板には、密閉された空間に対応するトレンチが形成され、第２基板の第１面上に、光学素子が形成され、第２基板の第１面とトレンチとが、密閉された空間を構成する。【選択図】図１Ｆ
2014154884.tif 000002
【特許請求の範囲】
【請求項１】
基板内の密閉された空間に形成された光学素子と、
前記基板上に形成された電子素子と、を含む光電集積回路。
【請求項２】
前記基板は、ボンディングされた第１基板及び第２基板を含み、
前記第１基板には、前記密閉された空間に対応するトレンチを含み、
前記第２基板の第１面には、前記光学素子が形成され、前記第２基板の前記第１面と前記トレンチとが前記密閉された空間を構成することを特徴とする請求項１に記載の光電集積回路。
【請求項３】
前記光学素子は、前記トレンチの底面から離隔されていることを特徴とする請求項２に記載の光電集積回路。
【請求項４】
前記電子素子は、前記光学素子と電気的に連結されるスイッチング素子を含み、前記スイッチング素子は、前記第２基板において、前記光学素子が形成された前記第１面と対向する第２面で、前記光学素子と同一の領域に形成されたことを特徴とする請求項２または３に記載の光電集積回路。
【請求項５】
前記第２基板に形成され、前記スイッチング素子と前記光学素子とを電気的に連結するビアメタルをさらに含むことを特徴とする請求項４に記載の光電集積回路。
【請求項６】
前記空間に該当するトレンチは、第１トレンチであり、
前記電子素子は、前記光学素子が形成された領域に隣接した領域の前記第２基板の前記第２面上に形成されたＣＭＯＳ素子をさらに含み、
前記ＣＭＯＳ素子の下部に、前記第１基板に形成された第２トレンチをさらに含むことを特徴とする請求項４または５に記載の光電集積回路。
【請求項７】
前記第１トレンチは、前記第２トレンチより深い深さを有することを特徴とする請求項６に記載の光電集積回路。
【請求項８】
前記第２トレンチは、１〜２００ｎｍの深さを有することを特徴とする請求項６または７に記載の光電集積回路。
【請求項９】
前記空間に該当するトレンチは、第１トレンチであり、
前記電子素子は、前記第２基板の前記光学素子が形成された領域に隣接した領域において、前記第１面と対向する第２面上に形成されたスイッチング素子とＣＭＯＳ素子とをさらに含み、
前記第１基板に、前記電子素子の下部に形成された第２トレンチをさらに具備することを特徴とする請求項２または３に記載の光電集積回路。
【請求項１０】
前記基板上に、前記電子素子を覆う絶縁層をさらに含むことを特徴とする請求項１から９の何れか１項に記載の光電集積回路。
【請求項１１】
前記絶縁層で、前記電子素子及び前記光学素子と電気的に連結された複数のビアメタルをさらに含むことを特徴とする請求項１０に記載の光電集積回路。
【請求項１２】
前記基板は、シリコンまたはＩＩＩ−Ｖ族半導体からなることを特徴とする請求項１から１１の何れか１項に記載の光電集積回路。
【請求項１３】
第１面、及び前記第１面と対向する面である第２面を含む第１基板と、
前記第１面に位置した光学素子と、
前記第２面に位置した電子素子と、を含む光電集積回路。
【請求項１４】
前記第１基板の前記第１面上にボンディングされ、前記光学素子を取り囲むトレンチを含む第２基板をさらに含むことを特徴とする請求項１３に記載の光電集積回路。
【請求項１５】
前記トレンチは、第１トレンチであり、
前記電子素子は、前記第２基板の同一領域で、前記光学素子と対向するように前記光学素子に電気的に連結されたスイッチング素子と、前記光学素子が形成された領域に隣接した領域の前記第１基板の前記第２面上に形成されたＣＭＯＳ素子と、を含み、
前記ＣＭＯＳ素子の下部で、前記第２基板に形成された第２トレンチをさらに含むことを特徴とする請求項１４に記載の光電集積回路。
【請求項１６】
前記第１トレンチは、前記第２トレンチより深い深さを有することを特徴とする請求項１５に記載の光電集積回路。
【請求項１７】
前記第２トレンチは、１〜２００ｎｍの深さを有することを特徴とする請求項１５または１６に記載の光電集積回路。
【請求項１８】
前記トレンチは、第１トレンチであり、
前記電子素子は、前記光学素子が形成された領域に隣接した領域の前記第１基板の前記第２面上に形成されたスイッチング素子と、ＣＭＯＳ素子と、をさらに含み、
前記第２基板に、前記電子素子の下部に形成された第２トレンチをさらに具備することを特徴とする請求項１４に記載の光電集積回路。
【請求項１９】
前記第１基板上に、前記電子素子を覆う絶縁層をさらに含むことを特徴とする請求項１３から１８の何れか１項に記載の光電集積回路。
【請求項２０】
前記絶縁層で、前記電子素子及び前記光学素子と電気的に連結された複数のビアメタルをさらに含むことを特徴とする請求項１９に記載の光電集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光学素子及び電子素子を三次元的に一体型に形成した光電集積回路に関する。
【背景技術】
【０００２】
半導体集積回路においては、データを電気的に送受信する電気的通信を利用してきた。半導体集積回路は、印刷回路基板に集積され、配線を介して互いに電気的通信を行う。半導体集積回路間の電気的抵抗を低減させるのには限界があり、通信速度を上昇させ難い。
【０００３】
近年、半導体集積回路間の通信速度を速めるために、光配線（optical interconnect）または光通信（optical communication）が採用されている。光通信は、情報を保存した光信号を送信及び／または受信する。光通信は、電気的通信と比べ、外部電磁波による干渉が少なく、高速通信を可能にする。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、支持基板上にボンディングされた基板の下部に光学素子が形成され、その基板の上部に電子素子が形成された、三次元一体型光電集積回路を提供することである。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明の三次元一体型光電集積回路は、基板内の密閉された空間に形成された光学素子と、前記基板上に形成された電子素子と、を含む。
【０００６】
前記基板は、ボンディングされた第１基板及び第２基板を含み、前記第１基板には、前記密閉された空間に対応するトレンチを含み、前記第２基板の第１面には、前記光学素子が形成され、前記第２基板の前記第１面と前記トレンチとが前記密閉された空間を構成する。
【０００７】
前記光学素子は、前記トレンチの底面から離隔されていてもよい。
【０００８】
本発明の一局面によれば、前記電子素子は、前記光学素子と電気的に連結されるスイッチング素子を含み、前記スイッチング素子は、前記第２基板において、前記光学素子が形成された前記第１面と対向する第２面で、前記光学素子と同一の領域に形成される。
【０００９】
前記第２基板に形成され、前記スイッチング素子と前記光学素子とを電気的に連結するビアメタルをさらに含んでもよい。
【００１０】
前記空間に該当するトレンチは、第１トレンチであり、前記電子素子は、前記光学素子が形成された領域に隣接した領域の前記第２基板の前記第２面上に形成されたＣＭＯＳ（complementary metal−oxide semiconductor）素子をさらに含み、前記ＣＭＯＳ素子の下部に、前記第１基板に形成された第２トレンチをさらに含む。
【００１１】
前記第１トレンチは、前記第２トレンチより深い深さを有することができる。
【００１２】
前記第２トレンチは、１〜２００ｎｍの深さを有することができる。
【００１３】
本発明の他の局面によれば、前記空間に該当するトレンチは、第１トレンチであり、前記電子素子は、前記第２基板の前記光学素子が形成された領域に隣接した領域において、前記第１面と対向する第２面上に形成されたスイッチング素子とＣＭＯＳ素子とをさらに含み、前記第１基板に、前記電子素子の下部に形成された第２トレンチをさらに含んでもよい。
【００１４】
前記基板上に、前記電子素子を覆う絶縁層をさらに含み、前記絶縁層で、前記電子素子及び前記光学素子とそれぞれ電気的に連結された複数のビアメタルをさらに含んでもよい。
【００１５】
前記基板は、シリコンまたはＩＩＩ−Ｖ族半導体からなる。
【００１６】
本発明の他の実施形態による三次元一体型光電集積回路は、第１面、及び前記第１面と対向する面である第２面を含む第１基板と、前記第１面に位置した光学素子と、前記第２面に位置した電子素子と、を含む。
【００１７】
前記第１基板の前記第１面上にボンディングされ、前記光学素子を取り囲むトレンチを含む第２基板をさらに含んでもよい。
【００１８】
本発明の他の局面によれば、前記トレンチは、第１トレンチであり、前記電子素子は、前記第２基板の同一領域で、前記光学素子と対向するように前記光学素子に電気的に連結されたスイッチング素子と、前記光学素子が形成された領域に隣接した領域の前記第１基板の前記第２面上に形成されたＣＭＯＳ素子と、を含み、前記ＣＭＯＳ素子の下部で、前記第２基板に形成された第２トレンチをさらに含む。
【００１９】
前記第１トレンチは、前記第２トレンチより深い深さを有する。
【００２０】
前記第２トレンチは、１〜２００ｎｍの深さを有する。
【００２１】
本発明の他の局面によれば、前記トレンチは、第１トレンチであり、前記電子素子は、前記光学素子が形成された領域に隣接した領域の前記第１基板の前記第２面上に形成されたスイッチング素子と、ＣＭＯＳ素子と、をさらに含み、前記第２基板に、前記電子素子の下部に形成された第２トレンチをさらに具備する。
【００２２】
前記第１基板上に、前記電子素子を覆う絶縁層をさらに含むことができる。
【００２３】
前記絶縁層で、前記電子素子及び前記光学素子と電気的に連結された複数のビアメタルをさらに含むことができる。
【発明の効果】
【００２４】
本発明の一実施形態による三次元一体型光電集積回路は、三次元的に一体型で光学素子及び電子素子が形成されるので、集積度が向上しながらも、製造工程が単純化される。
【００２５】
また、光学素子の下部に形成された空間と、上部に形成された絶縁層は、光を閉じ込める（confine）ので、伝送損失（propagation loss）が減る。
【００２６】
本発明の他の実施形態によれば、電子素子の下部に形成されたトレンチの形成により、電子素子の高速動作が可能になる。
【００２７】
また、光学素子のすぐ上にスイッチング素子を形成すれば、それらを連結する配線が短くなるので、超高速駆動が可能になり、パワー消耗も低減する。
【図面の簡単な説明】
【００２８】
【図１Ａ】本発明の一実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図１Ｂ】本発明の一実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図１Ｃ】本発明の一実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図１Ｄ】本発明の一実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図１Ｅ】本発明の一実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図１Ｆ】本発明の一実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図２Ａ】本発明の他の実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図２Ｂ】本発明の他の実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図２Ｃ】本発明の他の実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図２Ｄ】本発明の他の実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図２Ｅ】本発明の他の実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図２Ｆ】本発明の他の実施形態による三次元一体型光電集積回路の製造方法について、段階別に説明する図面である。
【図３Ａ】本発明のさらに他の実施形態による三次元一体型光電集積回路の製造方法について説明する図面である。
【図３Ｂ】本発明のさらに他の実施形態による三次元一体型光電集積回路の製造方法について説明する図面である。
【発明を実施するための形態】
【００２９】
以下、添付された図面を参照し、本発明の実施形態について詳細に説明する。当該過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されていることもある。明細書を通じて、実質的に同一の構成要素には同一の参照番号を使用して、詳細な説明は省略する。
【００３０】
図１Ａないし図１Ｆは、一実施形態による三次元一体型光電集積回路（three-dimensional monolithic electronic-photonic integrated circuit）１００の製造方法について、段階別に説明する図面である。以下の説明から、三次元一体型光電集積回路１００の構造を知ることが可能である。
【００３１】
図１Ａを参照すれば、ウェーハを準備する。ウェーハは、複数のチップ領域を含む。図１Ａないし図１Ｆでは、１つのチップ領域に含まれる領域を概括的に図示し、以下では、第１基板１１０と称する。
【００３２】
第１基板１１０は、ＳｉまたはＩＩＩ−Ｖ族物質から形成される。第１基板１１０は、支持基板とも称する。
【００３３】
まず、第１基板１１０で、光学素子が形成される領域である光学素子領域Ｒ１を限定する。第１基板１１０の第１面１１０ａ上で、光学素子領域Ｒ１に、トレンチ１１２を形成する。トレンチ１１２の形成は、一般的なフォトリソグラフィ工程を使用するので、詳細な説明は省略する。トレンチ１１２は、後述する光学素子を収容する空間を提供する深さに形成される。トレンチ１１２は、１００ｎｍ以上の深さを有するように形成する。
【００３４】
図１Ｂを参照すれば、第２基板１５０を準備する。第２基板１５０は、ＳｉまたはＩＩＩ−Ｖ族物質から形成される。第２基板１５０の第１面１５０ａで、光学素子領域Ｒ１に対応する領域に、光学素子１６０を形成する。第１面１５０ａ上には、複数の光学素子が形成されるが、本実施形態では、便宜上１つの光学素子を図示した。光学素子１６０の形成過程で、ｐ−ドーピング及びｎ−ドーピングが行われ、それによって、光学素子１６０と連結された第２基板１５０の表面領域Ａが不純物でドーピングされる。すなわち、表面領域Ａは、導電性領域になる。光学素子１６０は、レーザダイオード、発光ダイオード、光変調器（optical modulator）、光波長分割器（multiplexer）、光波長重畳器（demultiplexer）、フォトダイオード、光導波路（waveguide）などを含んでもよい。
【００３５】
図１Ｃを参照すれば、第２基板１５０を、第１基板１１０上にボンディングする。光学素子１６０が、トレンチ１１２の底１１２ａを向くようにボンディングする。ボンディングは、プラズマボンディングを使用することができる。トレンチ１１２は、第１基板１１０及び第２基板１５０のボンディングによって、一定の密閉された空間１１４を形成し、光学素子１６０は、空間１１４内に配置される。
【００３６】
図１Ｄを参照すれば、第２基板１５０をシンニング（thinning）し、１０〜２００ｎｍ厚（Ｔ１）を有した第２基板１５２を形成する。シンニングは、一次的に機械的グラインディング（grinding）または湿式化学エッチング（wet chemical etching）を施した後、ＣＭＰ（chemical mechanical polishing）を行う。
【００３７】
第２基板１５２の第２面１５２ｂ上に、電子素子１７０を形成する。第２面１５２ｂは、第２基板１５２において、第１面１５２ａと対向する面である。電子素子１７０は、光学素子領域Ｒ１横の第１領域に形成される。電子素子１７０は、光学素子１６０のためのスイッチング素子１７２と、スイッチング素子１７２と連結されたＣＭＯＳ（complementary metal−oxide semiconductor）素子１７４と、を含んでもよい。ＣＭＯＳ素子１７４は、ＤＲＡＭ（dynamic random access memory）、ＣＰＵ（central processing unit）、ＬＳＩ（large scale integration）、ＳｏＣ（system on chip）などでもある。
【００３８】
光学素子１６０の電気的連結のために、第２基板１５２にビア１５３を形成し、ビア１５３をメタルで充填し、第１ビアメタル１５４を形成する。第２基板１５２上に、第１ビアメタル１５４と連結される電極パッド１５６を形成する。
【００３９】
図１Ｄでは、第２基板１５２を貫通するビア１５３を形成したが、ビア深度を浅くし、その内部をメタルで充填し、ビアメタルと導電性領域Ａとを連結することができる。また、導電性領域Ａが電極パッド１５６と接触するように形成される場合、ビア１５３及びビアメタル１５４の形成なしに、導電性領域Ａによって、光学素子１６０及び電極パッド１５６は電気的に連結されもする。
【００４０】
図１Ｅを参照すれば、第２基板１５２上に、絶縁層１８０を形成する。絶縁層１８０は、酸化シリコン層でもある。絶縁層１８０は、層間誘電体（interlayer dielectric）でもある。
【００４１】
次に、絶縁層１８０に、電極パッド１５６、スイッチング素子１７２、ＣＭＯＳ素子１７４を露出させるビア１８２を形成した後、ビア１８２をメタルで充填し、第２ビアメタル１８４、第３ビアメタル１８５及び第４ビアメタル１８６を形成する。第２ビアメタル１８４、第３ビアメタル１８５及び第４ビアメタル１８６は、光学素子１６０及び電子素子１７２，１７４を外部電源に連結する。
【００４２】
絶縁層１８０は、光を閉じ込め、伝送損失（propagation loss）を低減させる役割を行う。
【００４３】
図１Ｆを参照すれば、光学素子１６０及びスイッチング素子１７２に連結される第２ビアメタル１８４及び第３ビアメタル１８５を連結するメタル配線１８８を形成する。それにより、光電集積回路１００が完成される。
【００４４】
図１Ｅ及び図１Ｆの工程は、図１Ｄの電子素子１７０の製造と共に、多段階で反復され、ビアメタルが含まれた複数の絶縁層１８０が形成される。隣接した絶縁層間に、電極パッドが形成され、その上部及びその下部の絶縁層におけるビアメタルと電気的に連結される。前述の光電集積回路１００は、基板１５２の両面に、光学素子１６０及び電子素子１７０が配置され、また一体型で光学素子１６０及び電子素子１７０が形成される。このような構造の三次元一体型光電集積回路１７０では、集積度が向上し、製造工程が単純化される。
【００４５】
また、光学素子１６０の下部に形成された空間１１４と、上部に形成された絶縁層１８０は、光を閉じ込める（confine）ので、伝送損失が低減する。
【００４６】
図２Ａないし図２Ｆは、他の実施形態による三次元一体型光電集積回路２００の製造方法について、段階別に説明する図面である。
【００４７】
図２Ａを参照すれば、ウェーハを準備する。ウェーハは、複数のチップ領域を含む。図２Ａないし図２Ｆでは、１つのチップ領域に含まれる領域を概括的に図示し、以下では、第１基板２１０と称する。
【００４８】
第１基板２１０は、ＳｉまたはＩＩＩ−Ｖ族物質から形成される。
【００４９】
まず、第１基板２１０で、光学素子が形成される領域である光学素子領域Ｒ１と、電子素子が形成される電子素子領域Ｒ２とを限定する。残りの領域にも、他の電子素子が形成されてもよい。
【００５０】
第１基板２１０上で、光学素子領域Ｒ１に、第１トレンチ２１２を形成する。第１トレンチ２１２の深さＤ１は、０．１〜３μｍほどの深さに形成する。第１トレンチ２１２の形成は、一般的なフォトリソグラフィ工程を使用するので、詳細な説明は省略する。第１トレンチ２１２は、後述する光学素子を収容する空間を提供する深さに形成される。
【００５１】
次に、第１基板２１０上で、電子素子領域Ｒ２に、第２トレンチ２１４を形成する。第２トレンチ２１４の深さＤ２は、おおよそ１〜２００ｎｍの何れかの深さに形成する。深さＤ２が１ｎｍより浅ければ、電荷リークが生じ、従って、電子回路の高速動作が困難にもなる。深さＤ２が２００ｎｍより深ければ、電子回路からの熱放出効率が低下し、寄生キャパシタが増大し、それによって、電子素子の高速動作が困難にもなる。
【００５２】
第２トレンチ２１４の形成は、一般的なフォトリソグラフィ工程を使用するので、詳細な説明は省略する。
【００５３】
図２Ｂを参照すれば、第２基板２５０を準備する。第２基板２５０で、光学素子領域Ｒ１に対応する領域に、光学素子２６０を形成する。光学素子２６０の形成過程で、ｐ−ドーピング及びｎ−ドーピングが行われ、それによって、光学素子２６０と連結された第２基板２５０の表面領域Ａが、不純物でドーピングされる。すなわち、表面領域Ａは、導電性領域にもなる。光学素子２６０は、レーザダイオード、発光ダイオード、光変調器（optical modulator）、光波長分割器（multiplexer）、光波長重畳器（demultiplexer）、フォトダイオード、光導波路（waveguide）などを含んでもよい。
【００５４】
図２Ｃを参照すれば、第２基板２５０を、第１基板２１０上にボンディングする。光学素子２６０が、トレンチ２１２の底２１２ａを向くようにボンディングする。ボンディングは、プラズマボンディングを使用することができる。トレンチ２１２は、第１基板２１０及び第２基板２５０のボンディングにより、一定の密閉された空間２１６を形成し、光学素子２６０は、空間２１６内に配置される。
【００５５】
図２Ｄを参照すれば、第２基板２５０をシンニング（thinning）し、１０〜２００ｎｍ厚（Ｔ１）を有した第２基板２５２を形成する。シンニングは、一次的に機械的グラインディング、または湿式化学エッチングを施した後、ＣＭＰ（chemical mechanical polishing）を行うことができる。
【００５６】
第２基板２５２上で、第２トレンチ２１４の上方に、電子素子２７０を形成する。従って、光学素子２６０と電子素子２７０は、第２基板２５２の両面に形成された状態になる。電子素子２７０は、光学素子領域Ｒ１の横に設けられた電子素子領域Ｒ２に形成される。電子素子２７０は、光学素子２６０のためのスイッチング素子２７２と、スイッチング素子２７２と連結されたＣＭＯＳ素子２７４と、でもある。ＣＭＯＳ素子２７４は、ＤＲＡＭ、ＣＰＵ、ＬＳＩ、ＳｏＣ（system on chip）などでもある。
【００５７】
光学素子２６０の電気的連結のために、第２基板２５２にビア２５３を形成し、ビア２５３をメタルで充填し、第１ビアメタル２５４を形成する。第２基板２５２上に、第１ビアメタル２５４と電気的に連結された電極パッド２５６を形成する。
【００５８】
図２Ｄでは、第２基板２５２を貫通するビア２５３を形成したが、ビア深度を浅くし、その内部をメタルで充填し、ビアメタルと導電性領域Ａを電気的に連結することができる。また、導電性領域Ａが電極パッド２５６と接触するように形成される場合、ビア２５３及びビアメタル２５４の形成なしに、導電性領域Ａによって、光学素子２６０及び電極パッド２５６は電気的に連結される。
【００５９】
図２Ｅを参照すれば、第２基板２５２上に、絶縁層２８０を形成する。絶縁層２８０は、酸化シリコン層でもある。絶縁層２８０は、層間誘電体でもある。
【００６０】
次に、絶縁層２８０に、電極パッド２５６、スイッチング素子２７２、電子素子２７４を露出させるビア２８２を形成した後、ビア２８２をメタルで充填し、第２ビアメタル２８４、第３ビアメタル２８５及び第４ビアメタル２８６を形成する。
【００６１】
絶縁層２８０は、光を閉じ込め、伝送損失を減らす役割を行う。
【００６２】
図２Ｆを参照すれば、光学素子２６０及びスイッチング素子２７２に連結される第２ビアメタル２８４及び第３ビアメタル２８５を連結するメタル配線２８８を形成する。それにより、光電集積回路２００が完成される。
【００６３】
図２Ｅ及び図２Ｆの工程は、図２Ｄの電子素子２７０の製造と共に、多段階で反復され、ビアメタルが含まれた複数の絶縁層２８０が形成される。隣接した絶縁層間に電極パッドが形成され、その上部及びその下部の絶縁層におけるビアメタルと電気的に連結される。
【００６４】
前述の光電集積回路２００は、第１トレンチ２１２と絶縁層２８０との厚さを、光学素子２６０の最適化のために形成することができ、電子素子２７０のために、第２トレンチ２１４を形成することにより、その上に形成される電子素子２７０の高速動作が可能になる。
【００６５】
図３Ａ及び図３Ｂは、さらに他の実施形態による三次元一体型光電集積回路３００の製造方法について、段階別に説明する図面である。
【００６６】
当該工程は、図１Ａ〜図１Ｃの工程と実質的に同一であるので、詳細な説明は省略する。
【００６７】
図３Ａを参照すれば、図１Ｃの結果物で、第２基板をシンニング（thinning）し、１０〜２００ｎｍ厚（Ｔ１）を有した第２基板３５２を形成する。シンニングは、一次的に機械的グラインディング、または湿式化学エッチングを施した後、ＣＭＰ（chemical mechanical polishing）を行う。
【００６８】
第２基板３５２で、光学素子１６０上において、第２基板３５２にビア３５３を形成して、ビア３５３をメタルで充填し、第１ビアメタル３５４を形成する。前述のように、ビア３５３及び第１ビアメタル３５４は、省略されもする。
【００６９】
第２基板３５２上に、電子素子３７０を形成する。電子素子３７０は、光学素子領域Ｒ１上のスイッチング素子３７２と、光学素子領域Ｒ１横の領域で、スイッチング素子３７２と連結されたＣＭＯＳ素子３７４と、でもある。ＣＭＯＳ素子３７４は、ＤＲＡＭ、ＣＰＵ、ＬＳＩ、ＳｏＣ（system on chip）などでもある。
【００７０】
図３Ｂを参照すれば、第２基板３５２上に、絶縁層３８０を形成する。絶縁層３８０は、酸化シリコン層でもある。絶縁層３８０は、層間誘電体でもある。
【００７１】
次に、絶縁層３８０に、スイッチング素子３７２と電子素子３７４とを露出させるビア３８２を形成した後、ビア３８２をメタルで充填し、第２ビアメタル３８５及び第３ビアメタル３８６を形成する。
【００７２】
絶縁層３８０は、光を閉じ込め、伝送損失を減らす役割を行う。
【００７３】
図３Ｂの工程は、図３Ａの電子素子３７０の製造と共に、多段階で反復されもするが、詳細な説明は省略する。
【００７４】
本実施形態では、第１基板１１０の上面でＣＭＯＳ素子３７４の下部に、図２Ｃに示すような第２トレンチ２１４をさらに形成することができるが、それについては詳細な説明を省略する。
【００７５】
前述の光電集積回路３００は、光学素子１６０とスイッチング素子３７２とを連結する配線が短いので、超高速駆動が可能になり、パワー消耗も低減する。
【００７６】
以上、添付された図面を参照して説明した実施形態は例示的なものに過ぎず、当該分野で通常の知識を有した者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるということを理解することができるであろう。従って、本発明の真の保護範囲は、特許請求の範囲によってのみ決定されるのである。
【産業上の利用可能性】
【００７７】
本発明の三次元一体型光電集積回路は、例えば、電子機器関連の技術分野に効果的に適用可能である。
【符号の説明】
【００７８】
１００    三次元一体型光電集積回路
１１０    第１基板
１１０ａ    第１基板の第１面
１１２    トレンチ
１１２ａ    トレンチの底
１１４    密閉空間
１５０，１５２    第２基板
１５２ａ    第２基板の第１面
１５２ｂ    第２基板の第２面
１５３，１８２    ビア
１５４    第１ビアメタル
１５６    電極パッド
１６０    光学素子
１７２    スイッチ素子
１７４    ＣＭＯＳ素子
１８０    絶縁層
１８４    第２ビアメタル
１８５    第３ビアメタル
１８６    第４ビアメタル
１８８    メタル配線
Ａ    第２基板の表面領域
ＲＩ    光学素子領域
Ｒ２    電子素子領域
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３Ａ】
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【図３Ｂ】
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