(57)【要約】【課題】ヘテロ接合バイポーラトランジスタの性能低下を招くバレー間散乱を、実用的に製造できる状態で抑制できるようにする。【解決手段】第１コレクタ層１２１と第２コレクタ層１２２との間に形成されたＩＩＩ−Ｖ族化合物半導体からなる第３コレクタ層１２３を備える。ここで、第３コレクタ層１２３の伝導帯端エネルギーは、第１コレクタ層１２１と第３コレクタ層１２３との接合界面において第１コレクタ層１２１の伝導帯端エネルギーよりも小さく、かつ、第３コレクタ層１２３の伝導帯端エネルギーは、第２コレクタ層１２２と第３コレクタ層１２３との接合界面において第２コレクタ層１２２の伝導帯端エネルギーよりも小さくされている。【選択図】  図１
2014123642.tif 000002
【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ族化合物半導体からなる基板と、
前記基板の上に形成されたｎ型のＩＩＩ−Ｖ族化合物半導体からなる第１コレクタ層と、
前記第１コレクタ層の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる第２コレクタ層と、
前記第２コレクタ層の上に形成されたｐ型のＩＩＩ−Ｖ族化合物半導体からなるベース層と、
前記ベース層の上に形成されたｎ型のＩＩＩ−Ｖ族化合物半導体からなるエミッタ層と、
前記第１コレクタ層と第２コレクタ層との間に形成されたＩＩＩ−Ｖ族化合物半導体からなる第３コレクタ層と
を少なくとも備え、
前記第３コレクタ層の伝導帯端エネルギは、前記第１コレクタ層と前記第３コレクタ層との接合界面において前記第１コレクタ層の伝導帯端エネルギよりも小さく、かつ、前記第３コレクタ層の伝導帯端エネルギは、前記第２コレクタ層と前記第３コレクタ層との接合界面において前記第２コレクタ層の伝導帯端エネルギよりも小さくされている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
前記第３コレクタ層は、アンドープのＩＩＩ−Ｖ族化合物半導体から構成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項３】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
前記第３コレクタ層は、ｎ型のＩＩＩ−Ｖ族化合物半導体から構成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項４】
請求項３記載のヘテロ接合バイポーラトランジスタにおいて、
前記第３コレクタ層を構成する半導体層のうちすくなくとも前記第２コレクタ層に接する半導体層は、縮退しない範囲でｎ型の不純物が導入されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項５】
請求項１〜４のいずれか１項に記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１コレクタ層および前記第２コレクタ層は、ＩｎＰから構成され、
前記第３コレクタ層は、ＩｎＧａＡｓから構成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体からなるｎｐｎ形のヘテロ接合バイポーラトランジスタに関するものである。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）の動作速度の向上には、素子内を走行する電子の速度を増加させることが重要となる。とくに、コレクタ内の電子速度の増加は、コレクタ内の空間電荷を低減させ、素子に注入できる電流密度の増加が図れる。注入電流密度の増加は、素子内の充放電時間を短縮させることにつながり、素子のスイッチング速度を向上させることができる。
【０００３】
コレクタ内の電子速度は、コレクタに印加される電界強度、電子の有効質量、さらに、外部から電子に働く様々な散乱機構によって決定される。ＩｎＰ，ＩｎＧａＡｓ，あるいはＩｎＧａＡｓＰなどのＩＩＩ−Ｖ族化合物半導体から構成されるコレクタにおいては、電子散乱機構としてバレー間散乱が特に重要となる。バレー間散乱は、コレクタ電界によってエネルギーを得た電子が、平衡状態あるいは平衡状態に近い状態において存在しているΓバレーから、Ｌバレーなどのアッパー・バレーに遷移してしまう現象である。
【０００４】
アッパー・バレーに遷移した電子は、有効質量が大きくなり、コレクタ電界からエネルギーを得ても加速しづらくなり、失速してしまう。電子を高速な状態で走行させるには、コレクタ電界から適度な大きさのエネルギーを受けられる状態にし、高速走行が可能な電子有効質量の小さいΓバレーに留めるような工夫をする必要がある。
【０００５】
以下、現在実施されているバレー間散乱の低減技術について説明する。
【０００６】
図５は、バレー間散乱を低減するための工夫が施されていない通常のダブルヘテロ接合バイポーラトランジスタ（ＤＨＢＴ：Double-Heterojunction Bipolar Transistor）である。ここで、ＤＨＢＴは、コレクタの半導体材料とベースの半導体材料とが異なる構造とされており、通常、素子の耐圧性能を向上させるために、バンドギャップの大きい半導体材料がコレクタに用いられている。
【０００７】
ＤＨＢＴは、図５に示すように、半絶縁性ＩｎＰからなる基板３０１上に高濃度に不純物が添加されたｎ型のＩｎＰからなる第１サブコレクタ層３１１が形成され、第１サブコレクタ層３１１上に高濃度に不純物が添加されたｎ型のＩｎＧａＡｓからなる第２サブコレクタ層３１２が形成され、第２サブコレクタ層３１２上に高濃度に不純物が添加されたｎ型のＩｎＰからなる第１コレクタ層３２１が形成され、第１コレクタ層３２１上に、ＩｎＰ，ＩｎＧａＡｓＰ，ＩｎＧａＡｓの積層構造からなる第２コレクタ層３２２が形成されている。
【０００８】
また、第２コレクタ層３２２上に高濃度に不純物が添加されたｐ型のＩｎＧａＡｓからなるベース層３３１が形成され、ベース層３３１上にｎ型のＩｎＰからなるエミッタ層３４１が形成され、エミッタ層３４１上に高濃度に不純物が添加されたｎ型のＩｎＧａＡｓからなるエミッタキャップ（エミッタコンタクト）層３５１が形成されている。また、第２サブコレクタ層３１２上にコレクタ電極３９１が形成され、ベース層３３１上にベース電極３９２が形成され、エミッタキャップ層３５１上にエミッタ電極３９３が形成されている。
【０００９】
第１サブコレクタ層３１１は、放熱特性の良い材料から構成されており、第２サブコレクタ層３１２は、コレクタ電極３９１との接触抵抗が低い材料から構成されている。また、第１コレクタ層３２１は、コレクタ層とサブコレクタ層の接触抵抗を削減するために用いられており、コレクタ空乏層（あるいは、コレクタ電子走行層）の大部分は、第２コレクタ層３２２に形成されることになる。従って、ベース層３３１から第２コレクタ層３２２，第１コレクタ層３２１に注入された電子のコレクタ走行時間は、第２コレクタ層３２２における電子輸送特性（あるいは、電子速度）で決定されることになる。
【００１０】
なお、第２コレクタ層３２２は、ＩｎＧａＡｓおよびＩｎＧａＡｓＰからなる組成傾斜層を含んだ構造となっている。これは、ベース層材料であるＩｎＧａＡｓとコレクタ層主材料であるＩｎＰのバンド端エネルギーが異なるために、これらを直接接続しただけでは、電子が円滑にベースからコレクタへと注入されないためである。両者のバンド端エネルギー不連続を緩和させるために、このような組成傾斜層をＩｎＧａＡｓベース層とＩｎＰコレクタ層の間に設けている。
【００１１】
図６は、図５を用いて説明したＤＨＢＴの積層方向のバンド状態を示すエネルギー・バンド図である。伝導帯端は、電子の運動量あるいはエネルギーが比較的小さいときに電子輸送を担うΓバレー端について、詳しく示したものである。図６では、コレクタ電子輸送について詳細に説明するために、より高いエネルギーに位置するアッパー・バレー（例えば、Ｌバレー）端についても示している。ベース層３３１から第２コレクタ３２２へ注入された電子は、第２コレクタ３２２に印加されている電界によって加速し、高いエネルギーを得る。この結果、電子は、有効質量が小さいΓバレーから有効質量の大きいアッパー・バレーに遷移することが可能となる。
【００１２】
これがバレー間散乱である。有効質量が大きいアッパー・バレーでは、電子は加速されにくくなり、高いエネルギーを得ているにも関わらず、電子運動量（あるいは電子速度）は低下することになる。図６に示した「バリスティック電子輸送領域」とは、電子がΓバレーに滞在した状態で無衝突に走行できる領域を示したものである。コレクタにおける電子走行時間を短縮するには、電子を長い距離に渡って高速走行が可能なΓバレーに留めておく必要がある。言い替えれば、図６に示したバリスティック電子輸送領域を拡張させることが重要となる。
【００１３】
このバリスティック電子輸送領域を拡張させるために、コレクタ空乏層の後端に、ｐ型の不純物が添加された薄い半導体層を設けるという提案がある（非特許文献１参照）。図７は、図６のＤＨＢＴに対して、上述した提案を取り入れたものである。図７に示すように、第１コレクタ層４２１と第２コレクタ層４２２との間に、ｐ型のＩｎＰからなる薄い第３コレクタ層４２３が挿入されている。ここで、第３コレクタ層４２３以外の層構造は、図６に示したバンド構造のＤＨＢＴと同様である。
【００１４】
また、図８は、図７を用いて説明したＤＨＢＴの積層方向のバンド状態を示すエネルギー・バンド図である。第２コレクタ層４２２の後端に設けられた第３コレクタ層４２３によってエネルギー・バンドが持ちあげられる結果、いわゆる「ポテンシャル・クリフ」構造が形成される。これにより、コレクタ印加電界は、第３コレクタ層４２３付近（すなわち、コレクタ空乏層後端）に集中し、コレクタ電子走行領域の大部分の電界が緩和されることになる。
【００１５】
この結果、図８に示すように、バリスティック電子輸送領域が大幅に拡張され、コレクタ電子速度が増加することになる。なお、コレクタ電子がポテンシャル・クリフ構造を走行すると、著しいバレー間散乱を受ける可能性がある。しかしながら、ポテンシャル・クリフ（あるいは、ｐ型の第３コレクタ層４２３）は薄いので、この領域における電子速度劣化の影響は少ないことを注意しておく。
【先行技術文献】
【非特許文献】
【００１６】
【非特許文献１】T. Ishibashi, "Nonequilibrium Electron Transport in HBTs",IEEE TRANSACTIONS ON ELECTRON DEVICES, vol.48, no.11,pp.2595-2605 ,2001.
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上述した、コレクタ空乏層後端にｐ型層を設けてコレクタ電子走行層の電界を緩和し、バリスティック電子輸送領域を拡大させるという提案は、大変有望である。しかしながら、例えば、コレクタ半導体材料にＩｎＰなどを用いた場合は、ｐ型不純物としてＢｅ（ベリリウム）やＺｎ（亜鉛）を使用する必要がある。
【００１８】
これらの不純物は、拡散係数が大きいことが知られており、薄いｐ型層（第３コレクタ層）を意図したとおりに作製することが困難である。ＧａＡｓではｐ型不純物として拡散係数の極めて小さいＣ（炭素）を用いることができるが、ＩｎＰなどではＣはｐ型ではなくｎ型の不純物として働くため、これを使用することができない。このため、コレクタ半導体材料にＩｎＰなどを用いたＨＢＴに関しては、薄いｐ型層を追加してコレクタ電子速度を向上させることが実用的に困難である。このように、現状では、ヘテロ接合バイポーラトランジスタの性能低下を招くバレー間散乱を、実用的に製造できる状態で抑制することが困難であるという問題があった。
【００１９】
本発明は、以上のような問題点を解消するためになされたものであり、ヘテロ接合バイポーラトランジスタの性能低下を招くバレー間散乱を、実用的に製造できる状態で抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００２０】
本発明に係るヘテロ接合バイポーラトランジスタは、ＩＩＩ−Ｖ族化合物半導体からなる基板と、基板の上に形成されたｎ型のＩＩＩ−Ｖ族化合物半導体からなる第１コレクタ層と、第１コレクタ層の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる第２コレクタ層と、第２コレクタ層の上に形成されたｐ型のＩＩＩ−Ｖ族化合物半導体からなるベース層と、ベース層の上に形成されたｎ型のＩＩＩ−Ｖ族化合物半導体からなるエミッタ層と、第１コレクタ層と第２コレクタ層との間に形成されたＩＩＩ−Ｖ族化合物半導体からなる第３コレクタ層とを少なくとも備え、第３コレクタ層の伝導帯端エネルギは、第１コレクタ層と第３コレクタ層との接合界面において第１コレクタ層の伝導帯端エネルギよりも小さく、かつ、第３コレクタ層の伝導帯端エネルギは、第２コレクタ層と第３コレクタ層との接合界面において第２コレクタ層の伝導帯端エネルギよりも小さくされている。
【００２１】
上記ヘテロ接合バイポーラトランジスタにおいて、第３コレクタ層は、アンドープのＩＩＩ−Ｖ族化合物半導体から構成されていればよい。また、第３コレクタ層は、ｎ型のＩＩＩ−Ｖ族化合物半導体から構成されていればよい。この場合、第３コレクタ層を構成する半導体層のうち少なくとも第２コレクタ層に接する半導体層は、縮退しない範囲でｎ型の不純物が導入されていればよい。なお、第１コレクタ層および第２コレクタ層は、ＩｎＰから構成され、第３コレクタ層は、ＩｎＧａＡｓから構成されていればよい。
【発明の効果】
【００２２】
以上説明したことにより、本発明によれば、ヘテロ接合バイポーラトランジスタの性能低下を招くバレー間散乱が、実用的に製造できる状態で抑制できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図２】図２は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの積層方向のバンド状態を示すエネルギー・バンド図である。
【図３】図３は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図４】図４は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの積層方向のバンド状態を示すエネルギー・バンド図である。
【図５】図５は、従来よりあるダブルヘテロ接合バイポーラトランジスタの構成を示す構成図である。
【図６】図６は、従来よりあるダブルヘテロ接合バイポーラトランジスタの積層方向のバンド状態を示すエネルギー・バンド図である。
【図７】図７は、非特許文献１に提案された構成のダブルヘテロ接合バイポーラトランジスタの構成を示す構成図である。
【図８】図８は、非特許文献１に提案された構成のダブルヘテロ接合バイポーラトランジスタの積層方向のバンド状態を示すエネルギー・バンド図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について図を参照して説明する。
【００２５】
［実施の形態１］
はじめに、本発明の実施の形態１について図１，図２を用いて説明する。図１は、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。また、図２は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの積層方向のバンド状態を示すエネルギー・バンド図である。
【００２６】
このヘテロ接合バイポーラトランジスタは、ＩＩＩ−Ｖ族化合物半導体からなる基板１０１と、基板１０１の上に形成されたｎ型のＩＩＩ−Ｖ族化合物半導体からなる第１コレクタ層１２１と、第１コレクタ層１２１の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる第２コレクタ層１２２と、第２コレクタ層１２２の上に形成されたｐ型のＩＩＩ−Ｖ族化合物半導体からなるベース層１３１と、ベース層１３１の上に形成されたｎ型のＩＩＩ−Ｖ族化合物半導体からなるエミッタ層１４１とを備える。
【００２７】
加えて、実施の形態１におけるヘテロ接合バイポーラトランジスタは、第１コレクタ層１２１と第２コレクタ層１２２との間に形成されたＩＩＩ−Ｖ族化合物半導体からなる第３コレクタ層１２３を備える。ここで、第３コレクタ層１２３の伝導帯端エネルギーは、第１コレクタ層１２１と第３コレクタ層１２３との接合界面において第１コレクタ層１２１の伝導帯端エネルギーよりも小さく、かつ、第３コレクタ層１２３の伝導帯端エネルギーは、第２コレクタ層１２２と第３コレクタ層１２３との接合界面において第２コレクタ層１２２の伝導帯端エネルギーよりも小さくされていることが重要となる。
【００２８】
なお、例えば、基板１０１は、Ｆｅをドープすることで高抵抗とされたＩｎＰから構成され、ＩｎＰの（００１）面を主表面としていればよい。また、基板１０１の上には、ｎ型の不純物が高濃度に導入されたＩｎＰからなるサブコレクタ層１１１、ｎ型の不純物が高濃度に導入されたＩｎＧａＡｓからなる第２サブコレクタ層１１２が積層されている。これらを積層した上に第１コレクタ層１２１が形成されている。
【００２９】
第１コレクタ層１２１は、例えば、ｎ型の不純物として、シリコンが５×１０18ｃｍ-3程度の濃度で導入されたＩｎＰから構成され、層厚５０ｎｍ程度とされている。また、第２コレクタ層１２２は、例えば、基板１０１の側から、層厚７０ｎｍのＩｎＰ層，層厚１０ｎｍのＩｎＧａＡｓＰ層，および層厚１０ｎｍのＩｎＧａＡｓ層が積層された積層構造体とされている。また、第３コレクタ層１２３は、アンドープのＩｎＧａＡｓから構成され、層厚１０ｎｍ程度とされている。
【００３０】
また、ベース層１３１は、例えば、ｐ型の不純物が高濃度に導入されたＩｎＧａＡｓから構成され、エミッタ層１４１は、ｎ型のＩｎＰから構成されている。
【００３１】
なお、第１コレクタ層１２１，第３コレクタ層１２３，第２コレクタ層１２２，およびベース層１３１は、例えば、平面視で矩形のメサ形状に形成され（コレクタメサ）、エミッタ層１４１は、上述したメサよりも小さい面積のメサ形状とされている（エミッタメサ）。また、コレクタメサの周囲の第２サブコレクタ層１１２の上にコレクタ電極１９１が形成され、エミッタメサの周囲のベース層１３１の上にベース電極１９２が形成されている。また、エミッタ層１４１の上には、不純物（ｎ型）が高濃度に導入されたＩｎＧａＡｓからなるエミッタキャップ層１５１を介し、エミッタ電極１９３が形成されている。
【００３２】
上述した化合物半導体による各層は、よく知られた有機金属化学気相成長法（ＭＯＶＰＥ）または分子線エピタキシャル成長法（ＭＢＥ）などの堆積法で、エピタキシャル成長させることで形成できる。また、コレクタメサおよびエミッタメサは、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。また、各電極は、例えば、公知の蒸着法およびリフトオフ法などにより形成することができる。なお、上述した実施の形態１におけるヘテロ接合バイポーラトランジスタの詳細については、説明に支障のない範囲で省略している。
【００３３】
次に、実施の形態１におけるヘテロ接合バイポーラトランジスタについて、図２のエネルギー・バンド図を用いて説明する。図２に示すように、第１コレクタ層１２１と第２コレクタ層１２２の間に、（接合界面において）伝導帯端エネルギーの小さい第３コレクタ層１２３を設けることによって、第２コレクタ層１２２後端のエネルギーが、伝導帯端不連続の分だけ持ち上がっている様子が分かる。
【００３４】
このようなヘテロ構造を組み込むことによって、拡散係数の大きいｐ型不純物を使用することなく、ポテンシャル・クリフ構造を実現することができる。この結果、実施の形態１によれば、コレクタ電子走行層内のバリスティック電子輸送領域は拡張し、電子速度が向上することになる。このように、実施の形態１によれば、ヘテロ接合バイポーラトランジスタの性能低下を招くバレー間散乱が抑制され、電子速度の向上が図れるようになる。また、実施の形態１によれば、拡散しやすいｐ形の不純物を用いることがなく第３コレクタ層１２３を用いており、上述したことが実用的に製造できる状態で実現可能である。
【００３５】
ところで、実施の形態１におけるヘテロ接合バイポーラトランジスタでは、第３コレクタ層１２３として不純物が添加されていない（アンドープの）ＩｎＧａＡｓを用いている。この構成では、第３コレクタ層１２３の層厚は、次に説明するように、適宜に薄くしておくことが重要となる。
【００３６】
第３コレクタ層１２３も、空乏化して電子走行領域が存在することになり、電子走行時間が発生する。このため、ＩｎＧａＡｓからなる第３コレクタ層１２３が厚すぎると、ある程度長い電子走行時間が発生することになる。このような状態では、形成された電子走行領域において強いバレー間散乱が発生することになり、電子速度が急激に劣化し、全体のコレクタ走行時間を大きく増加させる危険性がある。
【００３７】
このため、第３コレクタ層１２３の層厚は、例えば、バレー間散乱が発生しない範囲での薄い層とした方がよい。ただし、薄くしすぎると、前述した、第３コレクタ層１２３を設けたことによる、第２コレクタ層１２２後端のエネルギーが伝導帯端不連続の分だけ持ち上がる状態が得られなくなる。従って、この状態が得られ、かつ、バレー間散乱が発生しない範囲に、第３コレクタ層１２３の層厚を適宜に設定すればよい。
【００３８】
［実施の形態２］
次に、本発明の実施の形態２について図３，図４を用いて説明する。図３は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。また、図４は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの積層方向のバンド状態を示すエネルギー・バンド図である。
【００３９】
このヘテロ接合バイポーラトランジスタは、ＩＩＩ−Ｖ族化合物半導体からなる基板２０１と、基板２０１の上に形成されたｎ型のＩＩＩ−Ｖ族化合物半導体からなる第１コレクタ層２２１と、第１コレクタ層２２１の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる第２コレクタ層２２２と、第２コレクタ層２２２の上に形成されたｐ型のＩＩＩ−Ｖ族化合物半導体からなるベース層２３１と、ベース層２３１の上に形成されたｎ型のＩＩＩ−Ｖ族化合物半導体からなるエミッタ層２４１とを備える。
【００４０】
加えて、実施の形態２におけるヘテロ接合バイポーラトランジスタは、第１コレクタ層２２１と第２コレクタ層２２２との間に形成されたＩＩＩ−Ｖ族化合物半導体からなる第３コレクタ層２２３を備える。ここで、第３コレクタ層２２３の伝導帯端エネルギーは、第１コレクタ層２２１と第３コレクタ層２２３との接合界面において第１コレクタ層２２１の伝導帯端エネルギーよりも小さく、かつ、第３コレクタ層２２３の伝導帯端エネルギーは、第２コレクタ層２２２と第３コレクタ層２２３との接合界面において第２コレクタ層２２２の伝導帯端エネルギーよりも小さくされていることが重要となる。また、実施の形態２では、第３コレクタ層２２３をｎ型のＩＩＩ−Ｖ族化合物半導体から構成している。
【００４１】
なお、例えば、基板２０１は、Ｆｅをドープすることで高抵抗とされたＩｎＰから構成され、ＩｎＰの（００１）面を主表面としていればよい。また、基板２０１の上には、ｎ型の不純物が高濃度に導入されたＩｎＰからなるサブコレクタ層２１１、ｎ型の不純物が高濃度に導入されたＩｎＧａＡｓからなる第２サブコレクタ層２１２が積層されている。これらを積層した上に第１コレクタ層２２１が形成されている。
【００４２】
第１コレクタ層２２１は、例えば、ｎ型の不純物として、シリコンが５×１０18ｃｍ-3程度の濃度で導入されたＩｎＰから構成され、層厚５０ｎｍ程度とされている。また、第２コレクタ層２２２は、例えば、基板２０１の側から、層厚７０ｎｍのＩｎＰ層，層厚１０ｎｍのＩｎＧａＡｓＰ層，および層厚１０ｎｍのＩｎＧａＡｓ層が積層された積層構造体とされている。また、実施の形態２では、第３コレクタ層２２３は、ｎ型の不純物として、シリコンが２×１０17ｃｍ-3程度の濃度で導入されたＩｎＧａＡｓから構成され、層厚１００ｎｍ程度とされている。
【００４３】
また、ベース層２３１は、例えば、ｐ型の不純物が高濃度に導入されたＩｎＧａＡｓから構成され、エミッタ層２４１は、ｎ型のＩｎＰから構成されている。
【００４４】
なお、第１コレクタ層２２１，第３コレクタ層２２３，第２コレクタ層２２２，およびベース層２３１は、例えば、平面視で矩形のメサ形状に形成され（コレクタメサ）、エミッタ層２４１は、上述したメサよりも小さい面積のメサ形状とされている（エミッタメサ）。また、コレクタメサの周囲の第２サブコレクタ層２１２の上にコレクタ電極２９１が形成され、エミッタメサの周囲のベース層２３１の上にベース電極２９２が形成されている。また、エミッタ層２４１の上には、ｎ型の不純物が導入されたＩｎＧａＡｓからなるエミッタキャップ層２５１を介し、エミッタ電極２９３が形成されている。
【００４５】
上述した化合物半導体による各層は、よく知られた有機金属化学気相成長法または分子線エピタキシャル成長法などの堆積法で、エピタキシャル成長させることで形成できる。また、コレクタメサおよびエミッタメサは、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで形成すればよい。また、各電極は、例えば、公知の蒸着法およびリフトオフ法などにより形成することができる。なお、上述した実施の形態２におけるヘテロ接合バイポーラトランジスタの詳細については、説明に支障のない範囲で省略している。
【００４６】
次に、実施の形態２におけるヘテロ接合バイポーラトランジスタについて、図４のエネルギー・バンド図を用いて説明する。図４に示すように、第１コレクタ層２２１と第２コレクタ層２２２の間に、（接合界面において）伝導帯端エネルギーの小さい第３コレクタ層２２３を設けることによって、第２コレクタ層２２２後端のエネルギーが、伝導帯端不連続の分だけ持ち上がっている。
【００４７】
このようなヘテロ構造を組み込むことによって、拡散係数の大きいｐ型不純物を使用することなく、ポテンシャル・クリフ構造を実現することができる。この結果、実施の形態２においても、コレクタ電子走行層内のバリスティック電子輸送領域は拡張し、電子速度が向上することになる。このように、実施の形態２においても、ヘテロ接合バイポーラトランジスタの性能低下を招くバレー間散乱が抑制され、電子速度の向上が図れるようになる。また、実施の形態２においても、拡散しやすいｐ形の不純物を用いることがなく第３コレクタ層２２３を用いており、上述したことが実用的に製造できる状態で実現可能である。
【００４８】
また、実施の形態２では、第３コレクタ層２２３をｎ型のＩｎＧａＡｓから構成しているため、実施の形態１の場合のように、第３コレクタ層２２３内に問題となるような空乏化領域が発生することはない。このため、実施の形態２では、第３コレクタ層２２３の層厚に特に制限を設ける必要がない。
【００４９】
ただし、実施の形態２では、第３コレクタ層２２３における不純物濃度に注意が必要である。ＩｎＧａＡｓから構成している第３コレクタ層２２３のフェルミ準位が伝導帯端を超えるほど不純物が添加されていると、第２コレクタ層２２２後端のエネルギーの持ち上がりが目減りし、この結果、バリスティック電子輸送領域の拡張が抑制されるようになる。従って、第３コレクタ層２２３におけるｎ型不純物の濃度は、少なくとも第２コレクタ層２２２に接する領域については、縮退しない程度に抑えておくことが望ましい。言い換えると、第３コレクタ層２２３を構成する半導体層のうち第２コレクタ層２２２に接する半導体層は、縮退しない範囲でｎ型の不純物が導入されていることが望ましい。
【００５０】
以上に説明したように、本発明では、伝導帯端エネルギーが、第１コレクタ層と第３コレクタ層との接合界面において第１コレクタ層の伝導帯端エネルギーよりも小さく、かつ、第３コレクタ層の伝導帯端エネルギーは、第２コレクタ層と第３コレクタ層との接合界面において第２コレクタ層の伝導帯端エネルギーよりも小さい状態とした第３コレクタ層を、第１コレクタ層と第２コレクタ層との間に設けるようにした。ここで、第３コレクタ層は、アンドープもしくはｎ型のＩＩＩ−Ｖ族化合物半導体から構成すること、言い換えると、ｐ型ではない状態とすることが重要となる。
【００５１】
この結果、本発明によれば、第３コレクタ層に拡散係数が大きいｐ型不純物を用いる必要がなく、実用的に製造することができる状態で、ヘテロ接合バイポーラトランジスタの性能低下を招くバレー間散乱が抑制できるようになる。
【００５２】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した実施の形態では、コレクタをタイプＩ型のヘテロ接合からなる積層構造を用いた場合の構成を例に説明したが、これに限るものではなく、タイプＩＩ型のヘテロ接合からなる積層構造を用いてもよい。また、上述した実施の形態では、ベース層をＩｎＧａＡｓから構成した場合を例に説明したが、これに限るものではなく、ベース層は、例えばＧａＡｓＳｂから構成してもよい。ドーパント（不純物）、各層の構成材料、各層の組成については上記記述に限定されることなく、本発明における素子動作を実現できるものであれば、他の材料を用いてもかまわない。
【符号の説明】
【００５３】
１０１…基板、１１１…第１のサブコレクタ層、１１２…第２のサブコレクタ層（コレクタ・コンタクト層）、１２１…第１のコレクタ層、１２２  …第２のコレクタ層、１２３…第３のコレクタ層、１３１…ベース層、１４１…エミッタ層、１５１…エミッタ・コンタクト層、１９１…コレクタ電極、１９２…ベース電極、１９３…エミッタ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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