(57)【要約】【課題】オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとする。【解決手段】ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂによって構成する。高濃度ベース領域３ａを備えていることから、ベース領域３内における空乏層の拡がりを抑制することが可能となる。このため、ベース領域３内が完全空乏化してパンチスルーしてしまうことを防止でき、素子耐圧確保が可能になると共にゲート絶縁膜７の劣化防止も可能になる。また、閾値電圧が高濃度ベース領域３ａのｐ型不純物濃度に依存することになるため、高閾値電圧を得ることも可能となる。さらに、ベース領域３に低濃度ベース領域３ｂを備えた構成としていることから、低濃度ベース領域３ｂではチャネル移動度を高められる。このため、高濃度ベース領域３ａを備えていたとしても、オン抵抗低減を図ることが可能となる。【選択図】図１
2014236189.tif 000002
【特許請求の範囲】
【請求項１】
裏面側が高濃度不純物層（１）とされていると共に表面側が前記高濃度不純物層よりも低不純物濃度とされたドリフト層（２）とされ、第１導電型の炭化珪素にて構成された半導体基板（１、２）と、
前記ドリフト層（２）の上に形成された炭化珪素からなるベース領域（３）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（６）内に形成され、該トレンチの内壁面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有して構成されたトレンチゲート構造と、
前記ソース領域に電気的に接続されるソース電極（９）と、
前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続されるドレイン電極（１０）とを有する縦型ＭＯＳＦＥＴを備え、
前記ベース領域は、第２導電型不純物濃度が異なった領域（３ａ、３ｂ）を有した構成とされ、高不純物濃度とされた高濃度ベース領域（３ａ）と、該高濃度ベース領域よりも低不純物濃度とされた低濃度ベース領域（３ｂ）とが積層されており、前記トレンチの側面に前記高濃度ベース領域および前記低濃度ベース領域が接していることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ベース領域は、前記ドリフト層の表面に前記高濃度ベース領域と前記低濃度ベース領域が順に積層され、前記ドリフト層に前記高濃度ベース領域が接していることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ベース領域は、前記ドリフト層の表面に前記低濃度ベース領域が形成され、該低濃度ベース領域における深さ方向の中間位置に前記高濃度ベース領域が形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記高濃度ベース領域は、第２導電型不純物濃度が５．０×１０17ｃｍ3以上、かつ、厚みが５０〜２００ｎｍとされていることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記低濃度ベース領域は、第２導電型不純物がノンドープとされた層であることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記ソース領域の表面から前記ベース領域を貫通して前記ドリフト層に達すると共に前記トレンチゲート構造よりも深くされたトレンチ内をエピタキシャル成長にて埋め込むことで形成され、前記低濃度ベース領域よりも高不純物濃度とされた第２導電型の炭化珪素層（５）を備えていることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記ドリフト層の表面から前記トレンチゲート構造よりも深い位置まで形成された第２導電型のディープ層（５ａ）と、前記ソース領域の表面から前記ベース領域に達する第２導電型のコンタクト層（５ｂ）とが形成されていることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
裏面側が高濃度不純物層（１）とされていると共に表面側が前記高濃度不純物層よりも低不純物濃度とされたドリフト層（２）とされ、第１導電型の炭化珪素にて構成された半導体基板（１、２）を用意する工程と、
前記ドリフト層（２）の上に、炭化珪素からなるベース領域（３）を形成する工程と、
前記ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）を形成する工程と、
前記ソース領域の表面から前記ベース領域よりも深くまでトレンチ（６）を形成する工程と、
前記トレンチの内壁面にゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を構成する工程と、
前記ソース領域に電気的に接続されるソース電極（９）を形成する工程と、
前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続されるドレイン電極（１０）を形成する工程と、を含み、
前記ベース領域を形成する工程は、第２導電型不純物濃度が異なった領域（３ａ、３ｂ）として、高不純物濃度とされた高濃度ベース領域（３ａ）と、該高濃度ベース領域よりも低不純物濃度とされた低濃度ベース領域（３ｂ）とを積層し、
前記トレンチを形成する工程では、前記ベース領域よりも深くまで前記トレンチを形成することで、前記トレンチの側面に前記高濃度ベース領域および前記低濃度ベース領域が接した状態にすることを特徴とする炭化珪素半導体装置の製造方法。
【請求項９】
前記ベース領域を形成する工程では、前記ドリフト層の表面に前記高濃度ベース領域と前記低濃度ベース領域を順に積層し、前記ドリフト層に前記高濃度ベース領域が接した状態にすることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記ベース領域を形成する工程では、エピタキシャル成長装置内に、炭化珪素原料ガスおよび第２導電型不純物ドーパントとしてトリメチルアルミニウムを導入すると共に、前記高濃度ベース領域を形成する際に前記低濃度ベース領域を形成する際よりも前記トリメチルアルミニウムの導入量およびＳｉに対するＣの比が大きくなるようにすることを特徴とする請求項８または９に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の縦型ＭＯＳＦＥＴを有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴでは、トレンチ内のゲート電極に対してゲート電圧を印加することで、トレンチ側面に位置するｐ型ベース領域にチャネルを形成し、このチャネルを通じてドレイン・ソース間に電流を流すという動作を行う。このような縦型ＭＯＳＦＥＴでは、オン抵抗や素子耐圧について、ｐ型ベース領域の不純物濃度依存性が大きい。すなわち、ｐ型ベース領域の不純物濃度を低くするとチャネル移動度を高くできチャネル抵抗が低減され、オン抵抗の低減が図れるが、その反面、パンチスルー現象によりドレイン・ソース間耐圧が低下して素子耐圧が低下してしまう。このため、高チャネル移動度の実現と素子耐圧確保の両立を図ることが本質的に難しい。
【０００３】
これを解決するものとして、特許文献１において、トレンチゲート構造の縦型ＭＯＳＦＥＴにおけるトレンチの側面の全面に低濃度のｎ型薄膜層を形成したＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置は、半導体基板としてｎ+型基板上にｎ-型ドリフト層とｐ型ベース領域を順に形成したものを用いて形成されている。ｐ型ベース領域の表層部にはｎ+型ソース領域が形成され、ｎ+型ソース領域とｐ型ベース領域を貫通するようにトレンチが形成されている。また、トレンチの側面にｎ型薄膜層が備えられると共に、ｎ型薄膜層の表面にゲート絶縁膜を介してゲート電極が備えられている。そして、半導体基板の表面側にｎ+型ソース領域などに電気的に接続されたソース電極が備えられ、半導体基板の裏面側にｎ+型基板に電気的に接続されたドレイン電極が備えられることで、トレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
【０００４】
このように構成されるＳｉＣ半導体装置では、ｎ型薄膜層にチャネルが形成され、ｎ型薄膜層を通じてドレイン・ソース間に電流を流すことになる。したがって、ｎ型薄膜層の不純物濃度に基づいてチャネル移動度を設定できるため、チャネル移動度を高くしてオン抵抗低減が図れると共に、チャネル移動度を考慮に入れずにｐ型ベース領域の不純物濃度を設定できるため、素子耐圧も確保することが可能になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−１９９７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した特許文献１に記載のトレンチゲート構造の縦型ＭＯＳＦＥＴでは、ｎ型薄膜層の不純物濃度によって決まる閾値電圧の低下に伴って、ゲート電極にノイズなどが入ったときにセルフターンオンしてしまうという問題が発生する。
【０００７】
本発明は上記点に鑑みて、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１ないし７に記載の発明では、トレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置において、ベース領域（３）は、第２導電型不純物濃度が異なった領域（３ａ、３ｂ）を有した構成とされ、高不純物濃度とされた高濃度ベース領域（３ａ）と、該高濃度ベース領域よりも低不純物濃度とされた低濃度ベース領域（３ｂ）とが積層されており、トレンチ（６）の側面に高濃度ベース領域および低濃度ベース領域が接していることを特徴としている。
【０００９】
このように、ベース領域を高濃度ベース領域と低濃度ベース領域によって構成している。このため、高濃度ベース領域により、ベース領域内における空乏層の拡がりを抑制することが可能となり、ベース領域内が完全空乏化してパンチスルーしてしまうことを防止でき、素子耐圧確保が可能になる。また、閾値電圧が高濃度ベース領域の不純物濃度に依存することになるため、高閾値電圧を得ることも可能となる。さらに、ベース領域をすべて高濃度ベース領域で構成するのではなく低濃度ベース領域を備えた構成としていることから、低濃度ベース領域ではチャネル移動度を高められる。このため、高濃度ベース領域を備えていたとしても、オン抵抗低減を図ることが可能となる。よって、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとすることができる。
【００１０】
請求項８ないし１０に記載の発明では、請求項１ないし７に記載のＳｉＣ半導体装置の製造方法であって、ベース領域を形成する工程は、第２導電型不純物濃度が異なった領域（３ａ、３ｂ）として、高不純物濃度とされた高濃度ベース領域（３ａ）と、該高濃度ベース領域よりも低不純物濃度とされた低濃度ベース領域（３ｂ）とを積層し、トレンチ（６）を形成する工程では、ベース領域よりも深くまでトレンチを形成することで、トレンチの側面に高濃度ベース領域および低濃度ベース領域が接した状態にすることを特徴としている。
【００１１】
このように、ベース領域を形成する工程の際に、第２導電型不純物濃度が異なった領域（３ａ、３ｂ）として、高不純物濃度とされた高濃度ベース領域（３ａ）と、該高濃度ベース領域よりも低不純物濃度とされた低濃度ベース領域（３ｂ）とを積層する。これにより、請求項１ないし８に記載のＳｉＣ半導体装置を製造することができる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図２】ベース領域３内でのｐ型不純物濃度プロファイルを示したグラフである。
【図３】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】ベース領域３を形成する工程での温度およびガス導入のプロファイルを示したタイムチャートである。
【図５】本発明の第２実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図６】本発明の第３実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【図７】本発明の第４実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
本発明の第１実施形態にかかるトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置について、図１を参照して説明する。
【００１６】
図１に示すＳｉＣ半導体装置は、セル領域にトレンチゲート構造の縦型ＭＯＳＦＥＴが形成され、図示していないが、セル領域を囲む外周領域に外周耐圧構造が備えられた構成とされている。
【００１７】
ＳｉＣ半導体装置は、ＳｉＣからなる高濃度不純物層を構成するｎ+型基板１の表面側に、ｎ+型基板１よりも低不純物濃度のＳｉＣからなるｎ-型ドリフト層２が形成された半導体基板を用いて形成されている。ｎ+型基板１は、例えばｎ型不純物濃度が１．０×１０19／ｃｍ3とされ、ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０16／ｃｍ3とされている。
【００１８】
ｎ-型ドリフト層２の上層部にはベース領域３が形成されている。本実施形態の場合、ベース領域３は、ｎ-型ドリフト層２よりも高不純物濃度のｐ型ＳｉＣで構成されており、ｐ型不純物濃度が比較的高くされた高濃度ベース領域３ａと、それよりもｐ型不純物濃度が低くされた低濃度ベース領域３ｂとが順に積層された構造とされている。
【００１９】
高濃度ベース領域３ａは、例えばｐ型不純物濃度が５×１０17／ｃｍ3以上、例えば１×１０18／ｃｍ3とされ、厚みが５０〜２００ｎｍとされている。低濃度ベース領域３ｂは、例えばｐ型不純物濃度が１．０×１０16／ｃｍ3以下とされ、厚みが０．５〜１．５μｍとされている。例えば、ベース領域３は、図２に示すｐ型不純物（Ａｌ：アルミニウム）の濃度プロファイルのように構成される。すなわち、図２に示すように、例えばベース領域３の表面から深さ１．３μｍ程度まではｐ型不純物濃度が２．５×１０17／ｃｍ3程度となるようにして低濃度ベース領域３ｂを形成している。そして、ベース領域３の表面から深さ１．３〜１．４μｍ程度の位置にｐ型不純物のドープ量をパルス的に高め、ｐ型不純物濃度が５×１０17／ｃｍ3程度となるようにして高濃度ベース領域３ａを形成している。
【００２０】
さらに、ベース領域３の上層部分にはｎ+型ソース領域４が形成されている。また、ｎ+型ソース領域４の表面からｎ+型ソース領域４およびベース領域３を貫通し、ｎ-型ドリフト層２に達するようにｐ+型ＳｉＣ層５が形成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型ＳｉＣ層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側においてトレンチゲート構造よりも深い位置まで形成されている。ｎ+型ソース領域４は、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５μｍ程度で構成されている。また、ｐ+型ＳｉＣ層５は、ベース領域３よりも高不純物濃度とされ、ｐ型不純物濃度が例えば１．０×１０17〜１．０×１０19／ｃｍ3とされている。本実施形態では、ｐ+型ＳｉＣ層５は、ｐ+型ディープ層の役割とｐ+型コンタクト領域の役割の両方を兼ねるものとして形成されている。
【００２１】
また、ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、紙面垂直方向を長手方向とするトレンチ６が形成されている。このトレンチ６の側面と接するように上述したベース領域３における高濃度ベース領域３ａや低濃度ベース領域３ｂおよびｎ+型ソース領域４が配置されている。
【００２２】
さらに、ベース領域３のうちｎ+型ソース領域４とｎ-型ドリフト層２との間に位置する部分の表層部をチャネル領域として、このチャネル領域を含むトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってトレンチ６内が埋め尽くされている。
【００２３】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されており、複数のトレンチゲート構造が図１中の左右方向に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型ＳｉＣ層５もトレンチゲート構造の長手方向に沿って延設されたレイアウト構造とされている。
【００２４】
また、ｎ+型ソース領域４およびｐ+型ＳｉＣ層５の表面やゲート電極８の表面には、ソース電極９やゲート配線（図示せず）が形成されている。ソース電極９およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ（具体的にはｐ+型ＳｉＣ層５）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲート配線は、図示しない層間絶縁膜上に形成されることで電気的に絶縁されている。そして、層間絶縁膜に形成されたコンタクトホールを通じて、ソース電極９はｎ+型ソース領域４およびｐ+型ＳｉＣ層５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
【００２５】
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１０が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。そして、この縦型ＭＯＳＦＥＴが形成されたセル領域の外周領域に、図示しない外周耐圧構造が備えられることで、本実施形態にかかるＳｉＣ半導体装置が構成されている。
【００２６】
このようなＳｉＣ半導体装置に備えられる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴは、ゲート電極８にゲート電圧を印加すると、ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。これにより、ソース電極９から注入された電子がｎ+型ソース領域４からベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達し、ソース電極９とドレイン電極１０との間に電流を流すという動作が行われる。
【００２７】
このとき、本実施形態では、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂによって構成しており、これら高濃度ベース領域３ａと低濃度ベース領域３ｂによってチャネルが形成されるようにしていることから、以下の効果を得ることができる。
【００２８】
まず、高濃度ベース領域３ａを備えていることから、ベース領域３内における空乏層の拡がりを抑制することが可能となる。このため、ベース領域３内が完全空乏化してパンチスルーしてしまうことを防止でき、素子耐圧確保が可能になると共にトレンチ６の底部のゲート絶縁膜７の劣化防止も可能になる。また、閾値電圧が高濃度ベース領域３ａのｐ型不純物濃度に依存することになるため、高閾値電圧を得ることも可能となる。
【００２９】
さらに、ベース領域３をすべて高濃度ベース領域３ａで構成するのではなく低濃度ベース領域３ｂを備えた構成としていることから、低濃度ベース領域３ｂではチャネル移動度を高められる。このため、高濃度ベース領域３ａを備えていたとしても、オン抵抗低減を図ることが可能となる。したがって、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとすることができる。
【００３０】
また、高濃度ベース領域３ａが存在することでオフ時においては、ｎ-型ドリフト層２とベース領域３との接合から発生するキャリアの引き抜き効果が高められるため、ドレインリーク電流を低減できる。つまり、ベース領域３のうちｎ-型ドリフト層２と接する部分のｐ型不純物濃度が高いほど、これらの接合部でのキャリアの引き抜き効果が高くなるが、本実施形態の場合には、それが高濃度ベース領域３ａとなる。このため、ベース領域３をすべて低濃度ベース領域３ｂにて構成する場合と比較して、ｎ-型ドリフト層２とベース領域３との接合から発生するキャリアの引き抜き効果を高められる。そして、高濃度ベース領域３ａがベース領域３の下層部全域に形成されていることから、より広範囲においてｎ-型ドリフト層２と接した状態にでき、これがｐ+型ＳｉＣ層５に繋がっているため、ｐ+型ＳｉＣ層５を通じて引き抜かれるようにできる。したがって、よりキャリアの引き抜き効果を高めることが可能となる。
【００３１】
また、ベース領域３のうちｎ-型ドリフト層２と接触する部分がすべてｐ型不純物濃度が高い高濃度ベース領域３ａとされていることから、ｎ-型ドリフト層２とベース領域３とのＰＮ接合にて構成される内蔵ダイオードに電流が流れる際の立上り電圧が低減できる。このため、内蔵ダイオードのオン電圧が低減され、内蔵ダイオードを積極的に用いた同期整流駆動時の損失低減を図ることも可能となる。
【００３２】
さらに、オフ時において、高濃度ベース領域３ａ側からｎ-型ドリフト層２側に延びる空乏層によって、トレンチゲート構造の下方に等電位線が入り込み難くなるようにできる。このため、トレンチ６の底面においてゲート絶縁膜７に印加される電界集中を緩和でき、ゲート絶縁膜７の寿命向上、逆バイアス寿命向上を図ることが可能となる。
【００３３】
続いて、図１のように構成された本実施形態にかかるＳｉＣ半導体装置の製造方法について、図３および図４を参照して説明する。
【００３４】
〔図３（ａ）に示す工程〕
まず、半導体基板として、ＳｉＣからなるｎ+型基板１の表面上にＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられた、いわゆるエピ基板を用意する。
【００３５】
〔図３（ｂ）に示す工程〕
図示しないエピタキシャル成長装置を用いて、ｎ-型ドリフト層２の表面にベース領域３を形成する工程と、さらにベース領域３の表面にｎ+型ソース領域４を形成する工程を順に行う。具体的には、図４に示すように、まずエピタキシャル成長装置内の温度を上昇させる昇温期間を経て、ＳｉＣ原料ガスと共にｐ型不純物を含むドーパントガスを導入する。
【００３６】
ＳｉＣ原料ガスとしては、例えばＳｉ原料となるシラン（ＳｉＨ4）やＣ原料となるプロパン（Ｃ3Ｈ8）等を用いることができる。また、ベース領域３を形成する際のドーパントガスとしては、ｐ型不純物を含むＴＭＡ（トリメチルアルミニウム）を用いている。
【００３７】
高濃度ベース領域３ａを形成する際には、低濃度ベース領域３ｂを形成する際と比較して、パルス的にＴＭＡの導入量を増やすパルスドープ期間とし、エピタキシャル成長層内におけるｐ型不純物のドーピング量が多くなるようにする。また、このときにプロパンの導入量を多くする等によってＳｉ／Ｃ比を調整し、低濃度ベース領域３ｂを形成する際よりもＣ比が高くなるようにすると、よりエピタキシャル成長層内におけるｐ型不純物のドーピング量が多くなるようにすることができる。そして、パルスドープ期間の後、ＴＭＡの導入量およびＳｉ／Ｃ比を定常成長状態に戻し、その定常成長期間中に低濃度ベース領域３ｂが形成されるようにする。このようにして、高濃度ベース領域３ａおよび低濃度ベース領域３ｂを有するベース領域３が形成される。
【００３８】
この後、エピタキシャル成長装置内に導入するドーパントガスを変更し、続けてｎ+型ソース領域４を形成する。このときのドーパントガスとしては、ｎ型不純物を含む窒素（Ｎ2）を用いている。このようにして、ベース領域３の表面にｎ+型ソース領域４を形成する工程が行われる。
【００３９】
〔図３（ｃ）に示す工程〕
ｎ+型ソース領域４の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのｐ+型ＳｉＣ層５の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ｐ+型ＳｉＣ層５の形成予定位置にトレンチを形成する。その後、マスク材を除去し、再びエピタキシャル成長装置を用いて、トレンチ内を含めてｎ+型ソース領域４の表面全面にｐ+型層を成膜する。このときに用いるＳｉＣ原料ガスおよびドーパントガスはベース領域３の形成工程の際と同様であり、ｐ+型ＳｉＣ層５の不純物濃度に応じてガス導入量を調整するようにしている。
【００４０】
そして、研削やＣＭＰ（Chemical Mechanical Polishing）などによる平坦化によって、ｎ+型ソース領域４の表面を露出させる。これにより、トレンチ内にのみ残ったｐ+型層によってｐ+型ＳｉＣ層５が形成される。
【００４１】
〔図３（ｄ）に示す工程〕
ｎ+型ソース領域４やｐ+型ＳｉＣ層５の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのトレンチ６の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことにより、セル領域においてトレンチ６を形成する。その後、マスク材を除去する。
【００４２】
そして、必要に応じて、１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを実施する。この水素エッチングによってトレンチ６の内壁面の丸め処理が行われ、トレンチ６の開口入口やコーナー部を丸められると共に、トレンチエッチングのダメージ除去が行われる。
【００４３】
〔図３（ｆ）に示す工程〕
ウェット雰囲気による熱酸化によってゲート絶縁膜７を形成したのち、ゲート絶縁膜７の表面にドープドＰｏｌｙ−Ｓｉ層を成膜し、このドープドＰｏｌｙ−Ｓｉ層をパターニングすることでトレンチ６内に残し、ゲート電極８を形成する。この後の工程については、従来と同様である。すなわち、層間絶縁膜の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極９やゲート配線層を形成する工程、ｎ+型基板１の裏面にドレイン電極１０を形成する工程等を行う。これにより、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴがセル領域に備えられたＳｉＣ半導体装置が完成する。
【００４４】
以上説明したように、本実施形態で説明した反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置では、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂによって構成している。このため、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとすることができる。
【００４５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ+型ＳｉＣ層５の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４６】
図５に示すように、本実施形態では、第１実施形態と比較してｐ+型ＳｉＣ層５の深さを浅くし、ｐ+型ＳｉＣ層５がベース領域３に接する位置までの深さとなるようにしている。このように構成されるｐ+型ＳｉＣ層５を備えるようにしても、第１実施形態で説明した各効果を得ることができる。また、ｐ+型ＳｉＣ層５を深くまで形成しなくて良いため、ｎ+型ソース領域４の表面からのｐ型不純物のイオン注入によってｐ+型ＳｉＣ層５を形成できる。したがって、第１実施形態のように、ｐ+型ＳｉＣ層５をトレンチへのｐ+型層の埋め込みによって形成する場合と比較して、本実施形態の構造とすることで製造工程の簡略化を図ることが可能となる。
【００４７】
ただし、本実施形態のｐ+型ＳｉＣ層５は、ｐ+型コンタクト領域として機能するが、第１実施形態とは異なり、高濃度ベース領域３ａに接する程度の深さとされていない。このため、第１実施形態で説明した各効果のうち、オフ時におけるキャリア引き抜き効果が十分に得られなくなる。したがって、第１実施形態の構造の方がオフ時のドレインリーク電流の低減効果が高い。
【００４８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対してｐ+型ＳｉＣ層５の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４９】
図６に示すように、本実施形態では、ｐ+型ＳｉＣ層５を深さ方向において２つに分けて形成している。具体的には、ｎ-型ドリフト層２の表面からトレンチゲート構造よりも深い位置まで形成された下層部５ａと、ｎ+型ソース領域４の表面からベース領域３に達するように形成された上層部５ｂとを有した構成としている。下層部５ａによってｐ+型ディープ層としての役割を果たし、上層部５ｂによってｐ+型コンタクト層としての役割を果たすようにしている。
【００５０】
このように構成されるｐ+型ＳｉＣ層５を備えるようにしても、第１実施形態で説明した各効果を得ることができる。また、下層部５ａについては、ｎ-型ドリフト層２を形成した後、ベース領域３の形成前にｎ-型ドリフト層２の表面からのイオン注入によって形成できる。同様に、上層部５ｂについては、ｎ+型ソース領域４の表面からの不純物のイオン注入によって形成できる。したがって、第１実施形態のように、ｐ+型ＳｉＣ層５をトレンチへのｐ+型層の埋め込みによって形成する場合と比較して、本実施形態の構造とすることで製造工程の簡略化を図ることが可能となる。
【００５１】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態も、第１実施形態に対してベース領域３の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
図７に示すように、本実施形態では、ベース領域３のうちの高濃度ベース領域３ａが低濃度ベース領域３ｂの深さ方向中間位置に配置されるようにしている。つまり、低濃度ベース領域３ｂの間に高濃度ベース領域３ａが挟まれた構造となるようにしている。
【００５３】
このように、高濃度ベース領域３ａが低濃度ベース領域３ｂの深さ方向中間位置に配置されるようにしても、第１実施形態で説明した各効果を得ることができる。ただし、ベース領域３のうちｎ-型ドリフト層２と接触する部分が高濃度ベース領域３ａではなく低濃度ベース領域３ｂとなる。このため、第１実施形態で説明した各効果のうち、内蔵ダイオードの低オン電圧化や、ゲート絶縁膜７の寿命向上および逆バイアス寿命向上については十分ではなくなる。
【００５４】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５５】
例えば、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂに分けたが、これらの境界部において不純物濃度が徐々に変化し、その境界部を挟んでｐ型不純物濃度が異なった高濃度ベース領域３ａと低濃度ベース領域３ｂとが積層された形態でも良い。また、低濃度ベース領域３ｂについては、ノンドープ（ほとんどｐ型不純物がドープされていない）であるｉ型半導体によって構成されていても構わない。例えば、低濃度ベース領域３ｂのドープ量について、エピタキシャル成長時に雰囲気中に残留しているｐ型不純物がドープされる程度とすることができる。その場合、低濃度ベース領域３ｂでの高チャネル移動度化を更に実現することが可能となり、更なる低オン抵抗化が可能になる。
【００５６】
さらに、上記各実施形態では、裏面側が高濃度不純物層、表面側がそれよりも低不純物濃度なドリフト層とされた半導体基板として、ｎ+型基板１の表面にｎ-型ドリフト層２を形成した構造を例に挙げて説明した。しかしながら、これは半導体基板の一例を示したに過ぎず、例えばｎ-型ドリフト層２にて構成される基板の裏面側にｎ型不純物をイオン注入すること、もしくはエピタキシャル成長によって高濃度不純物層を構成した半導体基板であっても良い。
【００５７】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴに対しても本発明を適用することができる。
【符号の説明】
【００５８】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ベース領域
３ａ  高濃度ベース領域
３ｂ  低濃度ベース領域
４    ｎ+型ソース領域
５    ｐ+型ＳｉＣ層
６    トレンチ
８    ゲート電極
９    ソース電極
１０  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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