(57)【要約】【課題】交換作業を容易に行うことができるとともに、素子搭載ユニットとの間で流れる信号の伝送損失を小さくすることにより、信号の品質劣化を防止すること可能な光電気混載ユニットを提供すること。【解決手段】光電気混載ユニット５１は、ソケット上に対して、半導体集積回路素子２１が搭載される素子搭載ユニット４１とともに接続される。光電気混載ユニット５１には、発光部２５及び受光部のうちの少なくとも一方を有する光素子２４が搭載されるとともに、光素子２４駆動用の半導体集積回路素子２７が搭載される。また、光電気混載ユニット５１は、第１基板裏面５３及び第１基板裏面５３とは別の面５２，５４，１１２を有する第１配線基板５０を備える。第１基板裏面５３には、導電金属部品９１が接触する第１電極６２が配置される。第１基板裏面５３とは別の面１１２には、素子搭載ユニット４１に電気的に接続する第２電極１１３が配置される。【選択図】図３
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【特許請求の範囲】
【請求項１】
母基板上に設置可能なソケット上に、半導体集積回路素子が搭載される素子搭載ユニットとともに接続され、発光部及び受光部のうちの少なくとも一方を有する光素子が搭載されるとともに、前記光素子駆動用の半導体集積回路素子が搭載される光電気混載ユニットであって、
第１基板裏面及び前記第１基板裏面とは別の面を有する第１配線基板を備え、前記母基板に電気的に接続される複数の導電金属部品が接触する複数の第１電極が前記第１基板裏面に配置され、前記素子搭載ユニットに電気的に接続する複数の第２電極が前記第１基板裏面とは別の面に配置される
ことを特徴とする光電気混載ユニット。
【請求項２】
前記第１配線基板は、前記第１配線基板の第１基板側面から張り出した張出部を備え、前記張出部の裏面または前記第１基板側面に前記複数の第２電極が配置されていることを特徴とする請求項１に記載の光電気混載ユニット。
【請求項３】
前記第１配線基板の第１基板主面に、前記光素子を搭載するための光素子接続用端子と、前記光素子駆動用の半導体集積回路素子を搭載するための半導体集積回路素子接続用端子とが形成され、
前記張出部の裏面に、前記複数の第２電極が配置される複数の配線パターンが形成され、
前記半導体集積回路素子接続用端子及び前記配線パターンが、前記第１配線基板の厚さ方向に延びる接続導体を介して電気的に接続されている
ことを特徴とする請求項２に記載の光電気混載ユニット。
【請求項４】
前記半導体集積回路素子接続用端子は前記張出部に形成されていることを特徴とする請求項３に記載の光電気混載ユニット。
【請求項５】
前記素子搭載ユニットは、第２基板主面、第２基板裏面及び第２基板側面を有する第２配線基板を備え、
前記第１配線基板は、前記第２配線基板よりも厚くなっており、
前記ソケット上に前記素子搭載ユニットとともに接続された際に、前記張出部の裏面が前記第２基板主面と対向配置されるとともに、前記第１基板側面が前記第２基板側面と対向配置される
ことを特徴とする請求項２乃至４のいずれか１項に記載の光電気混載ユニット。
【請求項６】
前記複数の第１電極は、電源用の配線及びグランド用の配線を構成しており、前記複数の第２電極は、シグナル用の配線を構成していることを特徴とする請求項１乃至５のいずれか１項に記載の光電気混載ユニット。
【請求項７】
前記第１配線基板はセラミック配線基板であることを特徴とする請求項１乃至６のいずれか１項に記載の光電気混載ユニット。
【請求項８】
隣接する前記第２電極同士のピッチは、隣接する前記第１電極同士のピッチよりも小さいことを特徴とする請求項１乃至７のいずれか１項に記載の光電気混載ユニット。
【請求項９】
隣接する前記第２電極同士のピッチは０．５ｍｍ以下に設定され、隣接する前記第１電極同士のピッチは、０．５ｍｍよりも大きく、かつ１．５ｍｍ以下に設定されていることを特徴とする請求項８に記載の光電気混載ユニット。
【請求項１０】
前記素子搭載ユニットに設けられた第２嵌合部に嵌合する第１嵌合部が設けられ、
前記第１嵌合部を前記第２嵌合部に嵌合させることにより、前記素子搭載ユニットに対する前記光電気混載ユニットの位置合わせが行われる
ことを特徴とする請求項１乃至９のいずれか１項に記載の光電気混載ユニット。
【請求項１１】
前記素子搭載ユニットは、４つの辺を有する平面視略矩形状をなし、
前記光電気混載ユニットが、前記４つの辺にそれぞれ隣接して配置されている
ことを特徴とする請求項１乃至１０のいずれか１項に記載の光電気混載ユニット。
【請求項１２】
前記素子搭載ユニットとともに前記ソケットに接続された状態で、上面が前記素子搭載ユニットの上面と同じ高さに位置していることを特徴とする請求項１乃至１１のいずれか１項に記載の光電気混載ユニット。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の光電気混載ユニットを、母基板上に設置可能なソケット上に接続してなる素子搭載モジュールであって、
前記ソケットは、前記母基板と、前記素子搭載ユニット及び前記光電気混載ユニットの少なくとも一方とを電気的に接続する複数の導電金属部品を備え、
前記光電気混載ユニットは、第１基板裏面及び前記第１基板裏面とは別の面を有する第１配線基板を備え、前記複数の導電金属部品が接触する複数の第１電極が前記第１基板裏面に配置され、前記素子搭載ユニットに電気的に接続する複数の第２電極が前記第１基板裏面とは別の面に配置される
ことを特徴とする素子搭載モジュール。
【請求項１４】
前記第１配線基板は、前記第１配線基板の第１基板側面から張り出した張出部を備え、前記素子搭載モジュールは、前記張出部と前記第２配線基板とを貫通するガイドピンを備えることを特徴とする請求項１３に記載の素子搭載モジュール。
【請求項１５】
前記導電金属部品は、金属板を折曲形成してなり、前記ソケットに組み込まれる固定部と、前記第１電極または前記素子搭載ユニット側の電極が接触する接触部と、前記固定部及び前記接触部の間に設けられ、前記第１電極または前記素子搭載ユニット側の電極が前記接触部に接触した際に撓むことによって接触圧力を保持するアーム部とを備えるコンタクトピンであり、
前記母基板及び前記素子搭載ユニットを互いに電気的に接続する前記導電金属部品の前記接触部及び前記アーム部は、前記母基板及び前記光電気混載ユニットを互いに電気的に接続する前記導電金属部品の前記接触部及び前記アーム部とは反対方向に延びている
ことを特徴とする請求項１３または１４に記載の素子搭載モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、母基板上に設置可能なソケット上に、半導体集積回路素子が搭載される素子搭載ユニットとともに接続される光電気混載ユニット、及び、光電気混載ユニットを、母基板上に設置可能なソケット上に接続してなる素子搭載モジュールに関するものである。
【背景技術】
【０００２】
近年、パーソナルコンピュータ、デジタル家電などの電気製品分野や、自動車分野などにおいては、製品の小型化、高機能化、高付加価値化が益々進んでいる。それに伴い、この種の製品における重要な電気的部品であるマザーボードの小型化や高密度化が望まれており、マザーボード上に実装される各種部品の小型化も同様に望まれている。なお、このような部品としては、例えば、ＩＣチップ等の半導体集積回路素子が搭載された素子搭載ユニットや、光素子と光素子駆動用の半導体集積回路素子とが搭載された光電気混載ユニットなどを挙げることができる。また、これらのユニットを、マザーボード上に実装する技術が種々提案されている。例えば、特許文献１，２には、光モジュール（光電気混載ユニット）が接続されたＬＳＩパッケージ（素子搭載ユニット）をマザーボード上に実装する技術が提案され、特許文献３には、光素子が搭載されたＬＳＩパッケージをマザーボード上に実装する技術（例えば特許文献３参照）が提案されている。また、特許文献４，５には、光インターフェース付きモジュール（光電気混載ユニット）が搭載されたＬＳＩパッケージをマザーボード上に実装する技術が提案され、特許文献６には、ＬＳＩパッケージをマザーボード上に実装するとともに、光インターフェース付きモジュールをマザーボード上に設置されたソケットによって保持する技術が提案されている。さらに、特許文献７には、ＬＳＩパッケージ及び光モジュールをそれぞれマザーボード上に直接実装する技術が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１３３７６３号公報（図２等）
【特許文献２】特開２００７−２４９１９４号公報（図１等）
【特許文献３】特開２００３−２１５３７２号公報（図１等）
【特許文献４】特開２００４−２５３４５６号公報（図７等）
【特許文献５】特開２００９−４４０５９号公報（図１，図２等）
【特許文献６】特開２００６−５９８８３号公報（図１，図３等）
【特許文献７】特開２０１０−１９１３６５号公報（図９〜図１１等）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、各特許文献１〜７に記載の従来技術には以下の問題がある。即ち、特許文献１，２では、光素子を備えた光モジュールがはんだバンプを介してＬＳＩパッケージに実装され、特許文献３では、光素子が直接はんだバンプを介してＬＳＩパッケージに実装されている。よって、光素子が故障した際には、光素子（光モジュール）だけではなく、ＬＳＩパッケージも併せて交換しなければならないため、交換作業が困難になるという問題がある。また、特許文献４，５では、光インターフェース付きモジュールがピンからなるコネクタ機構を介してＬＳＩパッケージに接続され、特許文献６では、光インターフェース付きモジュールが同じくピンからなるコネクタ機構を介してソケットに接続されている。ところが、コネクタ機構にはガタツキが生じやすいため、光インターフェース付きモジュールとＬＳＩパッケージとの接続信頼性や、光インターフェース付きモジュールとソケットとの接続信頼性が低下する可能性が高い。この場合、超高速信号において伝送損失による信号の品質劣化が問題となる。さらに、特許文献７に記載のＬＳＩパッケージ及び光モジュールは、マザーボード上の配線との確実な接続を図るために、端子パッドの表面上にはんだバンプを形成したボールグリッドアレイ（ＢＧＡ）タイプのユニットとなっている。ところが、ＬＳＩパッケージとマザーボードとの間や、光モジュールとマザーボードとの間に、それぞれはんだバンプが介在するようになるため、ＬＳＩパッケージと光モジュールとをつなぐ電気経路が長くなってしまう。よって、この場合も、超高速信号において伝送損失による信号の品質劣化が問題となる。
【０００５】
本発明は上記の課題に鑑みてなされたものであり、第１の目的は、交換作業を容易に行うことができるとともに、素子搭載ユニットとの間で流れる信号の伝送損失を小さくすることにより、信号の品質劣化を防止すること可能な光電気混載ユニットを提供することにある。また、第２の目的は、上記の光電気混載ユニットをソケット上に接続してなる好適な素子搭載モジュールを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するための手段（手段１）としては、母基板上に設置可能なソケット上に、半導体集積回路素子が搭載される素子搭載ユニットとともに接続され、発光部及び受光部のうちの少なくとも一方を有する光素子が搭載されるとともに、前記光素子駆動用の半導体集積回路素子が搭載される光電気混載ユニットであって、第１基板裏面及び前記第１基板裏面とは別の面を有する第１配線基板を備え、前記母基板に電気的に接続される複数の導電金属部品が接触する複数の第１電極が前記第１基板裏面に配置され、前記素子搭載ユニットに電気的に接続する複数の第２電極が前記第１基板裏面とは別の面に配置されることを特徴とする光電気混載ユニットがある。
【０００７】
従って、手段１の光電気混載ユニットによると、光電気混載ユニットに搭載された光素子や光素子駆動用の半導体集積回路素子を交換する際に、光電気混載ユニットのみをソケットから取り外すことができ、素子搭載ユニットを取り外さなくても済むため、交換作業が容易になる。同様に、素子搭載ユニットに搭載された半導体集積回路素子を交換する際に、素子搭載ユニットのみを取り外すことができ、光電気混載ユニットを取り外さなくても済むため、交換作業が容易になる。
【０００８】
また、母基板上に設置可能なソケット上に、光電気混載ユニットが素子搭載ユニットとともに接続され、光電気混載ユニットにおいて第１基板裏面とは別の面に配置された第２電極を介して、光電気混載ユニットが素子搭載ユニットに電気的に接続されている。この場合、光電気混載ユニットと素子搭載ユニットとの間をつなぐ電気経路を母基板まで経由させなくても済むため、電気経路が短くなる。その結果、光電気混載ユニットと素子搭載ユニットとの間を流れる信号の伝送損失が小さくなるため、信号の品質劣化を防止することができる。
【０００９】
また、上記したように、第２電極は光電気混載ユニットと素子搭載ユニットとの間をつなぐ電気経路を短くするものであるため、電気経路のインダクタンス成分の増加が防止される。従って、半導体集積回路素子と光素子駆動用の半導体集積回路素子との間で侵入するノイズを極めて小さく抑えることができるため、誤作動等の不具合を生じることもなく高い信頼性を得ることができる。なお、「半導体集積回路素子」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。
【００１０】
ここで、光素子は、光電気混載ユニットが備える第１配線基板に対して１つまたは２つ以上搭載される。その搭載方法としては、例えば、ワイヤボンディングやフリップチップボンディング等の手法、異方導電性材料を用いた手法などを採用することができる。なお、発光部を有する光素子（即ち発光素子）としては、例えば、発光ダイオード（Light Emitting Diode；ＬＥＤ）、半導体レーザーダイオード（Laser Diode ；ＬＤ）、面発光レーザー（Vertical Cavity Surface Emitting Laser；ＶＣＳＥＬ）等を挙げることができる。これらの発光素子は、入力した電気信号を光信号に変換した後、その光信号を所定部位に向けて発光部から出射する機能を有している。一方、受光部を有する光素子（即ち受光素子）としては、例えば、ｐｉｎフォトダイオード（pin Photo Diode ；pin ＰＤ）、アバランシェフォトダイオード（Avalanche Photo Diode ；ＡＰＤ）等を挙げることができる。これらの受光素子は、光信号を受光部にて入射し、その入射した光信号を電気信号に変換して出力する機能を有している。なお、光素子は発光部及び受光部の両方を有する受発光素子であってもよい。また、受発光素子は、複数の受発光部を有するものであってもよい。さらに、この場合、各受発光部は、一列に配置されていてもよいし、複数列に亘って配置されていてもよい。また、このような光素子は、動作回路によって動作される。具体的に言うと、発光素子用の動作回路は、例えばドライバＩＣと呼ばれ、受光素子用の動作回路は、例えばアンプまたはトランスインピーダンスアンプ（transimpedance amplifier；ＴＩＡ）と呼ばれている。光素子及び動作回路は、例えば、第１配線基板に形成された配線層を介して電気的に接続されている。なお、光素子に使用する好適な材料としては、例えば、Ｓｉ、Ｇｅ、ＩｎＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＰなどを挙げることができる。
【００１１】
ここで、光電気混載ユニットが備える第１配線基板としては、例えば、樹脂配線基板、セラミック配線基板、ガラス配線基板、金属配線基板が使用可能であるが、コスト面を考慮すると樹脂配線基板であることが好ましい。また、剛性を考慮すると、第１配線基板はセラミック配線基板であることが好ましい。この場合、ソケットへの光電気混載ユニットの接続時などにおいて第１配線基板を押圧したとしても、第１配線基板の破損が防止されるため、第１配線基板に配置された第２電極を確実に素子搭載ユニットに接続させることができる。また、セラミック配線基板は樹脂配線基板に比較して熱伝導性が高いため、発生した熱が効率良く放散される。この場合、第１配線基板に光素子を搭載すれば、放熱性の悪化に起因する発光波長のズレが回避されるため、動作安定性や信頼性に優れた第１配線基板を実現することができる。
【００１２】
かかるセラミック配線基板の好適例を挙げると、アルミナ、窒化アルミニウム、窒化珪素、窒化ホウ素、べリリア、ムライト、低温焼成ガラスセラミック、ガラスセラミック等からなる配線基板がある。また、樹脂配線基板の好適例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイド−トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）等からなる配線基板を挙げることができる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料からなる配線基板を使用してもよい。金属配線基板の好適例としては、例えば、銅からなる配線基板、銅合金からなる配線基板、銅以外の金属単体からなる配線基板、銅以外の合金からなる配線基板などを挙げることができる。
【００１３】
また、第１配線基板の第１基板裏面側には複数の第１電極が配置され、第１配線基板において第１基板裏面とは別の面には複数の第２電極が配置される。なお、第１配線基板は、複数の配線層と絶縁層とを積層してなる多層配線基板であってもよい。さらに、これらの配線層の層間接続を図るために、基板内部にビア導体が形成されていてもよい。なお、第１電極、第２電極、配線層及びビア導体は、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などからなる導電性金属ペーストを印刷または充填することにより形成される。そして、これらの第１電極、第２電極、配線層及びビア導体には電気信号が流れるようになっている。なお、このような多層配線基板に加えて、例えば、配線層と絶縁層とを交互に積層してなるビルドアップ層をコア基板の片面または両面に有するビルドアップ多層配線基板を用いることも許容される。このようにすれば、第１配線基板の高密度化を図りやすくなる。なお、複数の第１電極は、電源用の配線及びグランド用の配線を構成しており、複数の第２電極は、シグナル用の配線を構成していることが好ましい。このように構成すれば、第１電極及び導電金属部品によって、母基板から光電気混載ユニットへの電源供給が可能となる。また、第２電極によって、光電気混載ユニットと素子搭載ユニットとの間での信号の通信が可能となる。
【００１４】
また、導電金属部品は、例えば導電性金属により形成される。導電性金属としては特に限定されないが、例えば銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される１種または２種以上の金属を挙げることができる。
【００１５】
さらに、複数の第１電極としては、第１基板裏面上に形成した複数の端子パッドのみによって構成されるランドグリッドアレイ（ＬＧＡ）タイプのものや、複数の端子パッドと該端子パッドの表面上に形成した複数のはんだバンプとによって構成されるボールグリッドアレイ（ＢＧＡ）タイプのものや、複数の端子パッドと該端子パッドの表面上に接合した複数のピンとによって構成されるピングリッドアレイ（ＰＧＡ）タイプのものなどが挙げられる。
【００１６】
なお、第１配線基板は、第１配線基板の第１基板側面から張り出した張出部を備え、張出部の裏面または第１基板側面に複数の第２電極が配置されていることが好ましい。このようにすれば、第１配線基板を備える光電気混載ユニットと素子搭載ユニットとが互いに接近した状態に配置されるため、光電気混載ユニット及び素子搭載ユニットを搭載するソケットの小型化を図ることができる。また、光電気混載ユニットと素子搭載ユニットとが互いに隣接して配置されるため、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路をよりいっそう短くすることができる。その結果、光電気混載ユニットと素子搭載ユニットとの間を流れる信号の伝送損失がよりいっそう小さくなるため、信号の品質劣化をより確実に防止することができる。
【００１７】
ここで、隣接する第２電極同士のピッチは、隣接する第１電極同士のピッチよりも小さいことが好ましい。このようにすれば、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路の数を多くすることができる。また、第２電極同士のピッチを小さくすることにより、光電気混載ユニットを小型化することができる。
【００１８】
さらに、隣接する第２電極同士のピッチは０．５ｍｍ以下に設定され、隣接する第１電極同士のピッチは、０．５ｍｍよりも大きく、かつ１．５ｍｍ以下に設定されていることが好ましい。仮に、隣接する第２電極同士のピッチが０．５ｍｍよりも大きくなると、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路の数を多くすることが困難になる。また、第２電極の数を多くした場合に、光電気混載ユニットが大型化しやすくなる。さらに、隣接する第１電極同士のピッチが０．５ｍｍ以下になると、隣接する第２電極同士のピッチを隣接する第１電極同士のピッチよりも小さくすることが困難になる。一方、隣接する第１電極同士のピッチが１．５ｍｍよりも大きくなると、隣接する第２電極同士のピッチを隣接する第１電極同士のピッチよりも小さくしたとしても、隣接する第２電極同士のピッチがさほど小さくならないため、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路の数を多くすることが困難になる。また、第２電極の数を多くした場合に、光電気混載ユニットが大型化しやすくなる。
【００１９】
また、第１配線基板の第１基板主面に、光素子を搭載するための光素子接続用端子と、光素子駆動用の半導体集積回路素子を搭載するための半導体集積回路素子接続用端子とが形成され、張出部の裏面に、複数の第２電極が配置される複数の配線パターンが形成され、半導体集積回路素子接続用端子及び配線パターンが、第１配線基板の厚さ方向に延びる接続導体を介して電気的に接続されていることが好ましい。このような構成であれば、光素子接続用端子に光素子を接続し、半導体集積回路素子接続用端子に光素子駆動用の半導体集積回路素子を接続した際に、光電気混載ユニット側の素子（光素子、光素子駆動用の半導体集積回路素子）と素子搭載ユニット側の素子（半導体集積回路素子）とをつなぐ回路を容易に形成できる。
【００２０】
さらに、半導体集積回路素子接続用端子は張出部に形成されていることが好ましい。このようにすれば、配線パターンを短くすることができるため、配線パターンのインダクタンス成分の増加が防止される。従って、半導体集積回路素子と光素子駆動用の半導体集積回路素子との間で侵入するノイズを極めて小さく抑えることができるため、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。
【００２１】
光素子接続用端子、半導体集積回路素子接続用端子及び配線パターンは、例えば導電性金属により形成される。導電性金属としては特に限定されないが、例えば銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される１種または２種以上の金属を挙げることができる。２種以上の金属からなる導電性金属としては、例えば、スズ及び鉛の合金であるはんだ等を挙げることができる。２種以上の金属からなる導電性金属として、鉛フリーのはんだ（例えば、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ａｇ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｂｉ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ系はんだ、Ｓｎ−Ｚｎ−Ｂｉ系はんだ等）を用いても勿論よい。
【００２２】
さらに、素子搭載ユニットは、第２基板主面、第２基板裏面及び第２基板側面を有する第２配線基板を備え、第１配線基板は、第２配線基板よりも厚くなっており、ソケット上に素子搭載ユニットとともに接続された際に、張出部の裏面が第２基板主面と対向配置されるとともに、第１基板側面が第２基板側面と対向配置されることが好ましい。このようにすれば、光電気混載ユニットと素子搭載ユニットとがよりいっそう接近した状態に配置されるため、光電気混載ユニット及び素子搭載ユニットを搭載するソケットをよりいっそう小型化することができる。また、張出部の裏面が第２基板主面と対向配置されるとともに、第１基板側面が第２基板側面と対向配置されるため、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路をよりいっそう短くすることができる。その結果、光電気混載ユニットと素子搭載ユニットとの間を流れる信号の伝送損失がよりいっそう小さくなるため、信号の品質劣化をより確実に防止することができる。
【００２３】
ここで、素子搭載ユニットが備える第２配線基板としては、例えば、樹脂配線基板、セラミック配線基板、ガラス配線基板、金属配線基板が使用可能であるが、コスト面を考慮すると樹脂配線基板であることが好ましい。また、剛性を考慮すると、第２配線基板はセラミック配線基板であることが好ましい。この場合、ソケットへの素子搭載ユニットの接続時などにおいて第２配線基板を押圧したとしても、第２配線基板の破損が防止されるため、第１配線基板に配置された第２電極に対して第２配線基板を確実に接続させることができる。また、セラミック配線基板は樹脂配線基板に比較して熱伝導性が高いため、発生した熱が効率良く放散される。
【００２４】
なお、素子搭載ユニットに設けられた第２嵌合部に嵌合する第１嵌合部が設けられ、第１嵌合部を第２嵌合部に嵌合させることにより、素子搭載ユニットに対する光電気混載ユニットの位置合わせが行われるようにしてもよい。このようにすれば、素子搭載ユニットに対する光電気混載ユニットの位置合わせが高精度に行われるため、第１配線基板の第１基板主面に光素子接続用端子を形成し、光素子接続用端子に光素子を接続すれば、光素子の光軸を高精度に位置決めすることができる。ゆえに、光の伝送ロスが小さい光電気混載ユニットを実現することができる。
【００２５】
また、素子搭載ユニットが、４つの辺を有する平面視略矩形状をなす場合、光電気混載ユニットは、４つの辺にそれぞれ隣接して配置されていてもよい。このようにすれば、光電気混載ユニットと素子搭載ユニットとをつなぐ電気経路の数を多くすることができる。
【００２６】
さらに、光電気混載ユニットは、素子搭載ユニットとともにソケットに接続された状態で、上面が素子搭載ユニットの上面と同じ高さに位置していることが好ましい。このようにすれば、半導体集積回路素子や光素子駆動用の半導体集積回路素子の熱を外部に放出する冷却部品であるヒートシンクやファンを、素子搭載ユニットの上面と光電気混載ユニットの上面との両方に接触するように取り付けることができる。その結果、半導体集積回路素子や光素子駆動用の半導体集積回路素子から発生した熱が効率良く放散されるため、光素子接続用端子に光素子を接続した場合には、放熱性の悪化に起因する発光波長のズレが回避され、動作安定性・信頼性に優れた第１配線基板を実現することができる。
【００２７】
上記課題を解決するための別の手段（手段２）としては、上記手段１に記載の光電気混載ユニットを、母基板上に設置可能なソケット上に接続してなる素子搭載モジュールであって、前記ソケットは、前記母基板と、前記素子搭載ユニット及び前記光電気混載ユニットの少なくとも一方とを電気的に接続する複数の導電金属部品を備え、前記光電気混載ユニットは、第１基板裏面及び前記第１基板裏面とは別の面を有する第１配線基板を備え、前記複数の導電金属部品が接触する複数の第１電極が前記第１基板裏面に配置され、前記素子搭載ユニットに電気的に接続する複数の第２電極が前記第１基板裏面とは別の面に配置されることを特徴とする素子搭載モジュールがある。
【００２８】
従って、手段２の素子搭載モジュールによると、光電気混載ユニットに搭載された光素子や光素子駆動用の半導体集積回路素子を交換する際に、光電気混載ユニットのみをソケットから取り外すことができ、素子搭載ユニットを取り外さなくても済むため、交換作業が容易になる。同様に、素子搭載ユニットに搭載された半導体集積回路素子を交換する際に、素子搭載ユニットのみを取り外すことができ、光電気混載ユニットを取り外さなくても済むため、交換作業が容易になる。
【００２９】
また、母基板上に設置可能なソケット上に、素子搭載ユニット及び光電気混載ユニットが接続され、光電気混載ユニットにおいて第１基板裏面とは別の面に配置された第２電極を介して、光電気混載ユニットと素子搭載ユニットとが互いに電気的に接続されている。この場合、光電気混載ユニットと素子搭載ユニットとの間をつなぐ電気経路を母基板まで経由させなくても済むため、電気経路が短くなる。その結果、光電気混載ユニットと素子搭載ユニットとの間を流れる信号の伝送損失が小さくなるため、信号の品質劣化を防止することができる。
【００３０】
また、上記したように、第２電極は光電気混載ユニットと素子搭載ユニットとの間をつなぐ電気経路を短くするものであるため、電気経路のインダクタンス成分の増加が防止される。従って、半導体集積回路素子と光素子駆動用の半導体集積回路素子との間で侵入するノイズを極めて小さく抑えることができるため、誤作動等の不具合を生じることもなく高い信頼性を得ることができる。
【００３１】
ここで、複数の第１電極が、複数の端子パッドのみ、または、複数の端子パッドと複数のはんだバンプとの両方によって構成される場合、導電金属部品は、例えば以下の構成であることが好ましい。例えば、導電金属部品は、金属板を折曲形成してなり、ソケットに組み込まれる固定部と、第１電極または素子搭載ユニット側の電極が接触する接触部と、固定部及び接触部の間に設けられ、第１電極または素子搭載ユニット側の電極が接触部に接触した際に撓むことによって接触圧力を保持するアーム部とを備えるコンタクトピンであることが好ましい。即ち、導電金属部品が上記の構成であれば、光電気混載ユニット及び素子搭載ユニットをソケット上に接続する際に、接触部が第１電極及び素子搭載ユニット側の電極に圧接する。このため、光電気混載ユニット及び素子搭載ユニットをソケット上に確実に接続することができる。
【００３２】
ところで、素子搭載ユニット及び光電気混載ユニットをソケット上に接続するとき、接触部が第１電極上または素子搭載ユニット側の電極上を摺動するため、素子搭載ユニット及び光電気混載ユニットには水平方向への力が作用する。しかし、この場合、素子搭載ユニット及び光電気混載ユニットの沈み込みが妨げられるなどの問題が生じてしまう。
【００３３】
そこで、母基板及び素子搭載ユニットを互いに電気的に接続する導電金属部品の接触部及びアーム部は、母基板及び光電気混載ユニットを互いに電気的に接続する導電金属部品の接触部及びアーム部とは反対方向に延びていることが好ましい。この場合、素子搭載ユニット側に位置するコンタクトピンの接触部から受ける力と、光電気混載ユニット側に位置するコンタクトピンの接触部から受ける力とが相殺されるため、上記した問題を解消することができる。
【００３４】
また、第１配線基板は、第１配線基板の第１基板側面から張り出した張出部を備え、素子搭載モジュールは、張出部と第２配線基板とを貫通するガイドピンを備えることが好ましい。このようにすれば、ガイドピンによって光電気混載ユニットと素子搭載ユニットとが高精度に位置合わせされるため、第１配線基板の第１基板主面に光素子接続用端子を形成し、光素子接続用端子に光素子を接続すれば、光素子の光軸を高精度に位置決めすることができる。ゆえに、光の伝送ロスが小さい光電気混載ユニットを実現することができる。
【００３５】
光電気混載ユニットを構成するガイドピンの材料としては、ステンレス等のようにある程度硬質な金属がよい。また、ガイドピンの数については特に限定されないが、位置合わせ精度の向上という観点からすると、単数よりは複数であることがよい。
【図面の簡単な説明】
【００３６】
【図１】本実施形態において、ソケット、素子搭載ユニット及び光電気混載ユニットの位置関係を示す概略平面図。
【図２】素子搭載モジュールを示す概略断面図。
【図３】素子搭載モジュールを示す要部断面図。
【図４】ソケットとコンタクトピンとの関係を示す概略斜視図。
【図５】素子搭載ユニット、光電気混載ユニット及びコンタクトピンの位置関係を示す概略平面図。
【図６】他の実施形態における第１嵌合部と第２嵌合部との関係を示す要部断面図。
【図７】他の実施形態における第１嵌合部と第２嵌合部との関係を示す要部断面図。
【発明を実施するための形態】
【００３７】
以下、本発明を具体化した一実施形態の素子搭載モジュール１を、図面に基づき詳細に説明する。なお、寸法、材料、チャネル数などは本実施形態に限定される訳ではなく、適宜変更可能である。
【００３８】
図１〜図３に示されるように、本実施形態の素子搭載モジュール１は、マザーボード２（母基板）、マザーボード２上に設置されたソケット７０、及び、ソケット７０上に対してともに着脱可能に接続された素子搭載ユニット４１及び光電気混載ユニット５１等を備える。
【００３９】
本実施形態のマザーボード２は、上面３及び下面４を有する平面視略矩形状の板状部材である。マザーボード２は、樹脂絶縁層（図示略）と金属導体層（図示略）とによって構成されている。樹脂絶縁層は、例えば、厚さが約３０μｍであって、連続多孔質ＰＴＦＥにエポキシ樹脂を含浸させた樹脂−樹脂複合材料や、シリカ粒子などの充填材を含んだエポキシ樹脂などの各種絶縁シートからなる。樹脂絶縁層における複数箇所には、樹脂絶縁層の厚さ方向に貫通する内部導通用のスルーホール部（図示略）が形成されている。そして、これらのスルーホール部は、層の異なる金属導体層を電気的に接続する役割を果たしている。また、マザーボード２の上面３において各々のスルーホール部の上端面がある位置には、パッド５が配置されている。
【００４０】
図１〜図３に示されるように、素子搭載ユニット４１は第２配線基板１０を備えている。第２配線基板１０は、１つの第２基板主面１２（図３では上面）、１つの第２基板裏面１３（図３では下面）、及び、４つの第２基板側面１１を有し、縦５０．０ｍｍ×横５０．０ｍｍ×厚さ１．０ｍｍの正方形板状をなしている。即ち、素子搭載ユニット４１は、４つの辺（第２基板側面１１）を有する平面視略矩形状をなしている。また、第２配線基板１０は、ガラスエポキシ基板からなる略矩形板状のコア基板１４を有するとともに、主面（図３では上面）上に第１ビルドアップ層３１を有し、裏面（図３では下面）上に第２ビルドアップ層３２を有するビルドアップ多層配線基板である。
【００４１】
図３に示されるように、コア基板１４における複数箇所には、コア基板１４を厚さ方向に貫通するスルーホール導体１７が形成されている。スルーホール導体１７の内部は、例えばエポキシ樹脂などの閉塞体１８で埋められている。そして、スルーホール導体１７における開口部には銅めっき層からなる蓋状導体１９が形成され、その結果スルーホール導体１７が塞がれている。
【００４２】
第２ビルドアップ層３２は、銅からなる２層の金属配線層４２と、熱硬化性樹脂（例えばエポキシ樹脂）からなる２層の樹脂絶縁層３４とを交互に積層した構造を有している。各樹脂絶縁層３４における複数箇所には、金属配線層４２に接続される内層接続ビア導体４４が形成されている。また、第２層の樹脂絶縁層３４の下面上における複数箇所には、金属配線層４２に電気的に接続される電極である端子パッド４７がアレイ状に配置されている。さらに、第２層の樹脂絶縁層３４の下面は、ソルダーレジスト３６によってほぼ全体的に覆われている。ソルダーレジスト３６の所定箇所には、端子パッド４７を露出させる開口部４８が形成されている。なお、本実施形態の素子搭載ユニット４１（第２配線基板１０）は、端子パッド４７にピンが取り付けられないランドグリッドアレイ（ＬＧＡ）タイプの電子部品搭載ユニットである。
【００４３】
図３に示されるように、第１ビルドアップ層３１は、銅からなる２層の金属配線層４２と、熱硬化性樹脂（例えばエポキシ樹脂）からなる２層の樹脂絶縁層３３とを交互に積層した構造を有している。各樹脂絶縁層３３における複数箇所には、金属配線層４２に接続される内層接続ビア導体４３が形成されている。また、第２層の樹脂絶縁層３３の表面上における複数箇所には、内層接続ビア導体４３を介して金属配線層４２に電気的に接続されるＣＰＵ接続用端子４５がアレイ状に形成されている。また、樹脂絶縁層３３の表面は、ソルダーレジスト３５によってほぼ全体的に覆われている。ソルダーレジスト３５の所定箇所には、ＣＰＵ接続用端子４５を露出させる開口部４６が形成されている。そして、ＣＰＵ接続用端子４５の表面上には、複数のはんだバンプ４９が配設されている。
【００４４】
図３に示されるように、各はんだバンプ４９は、半導体集積回路素子であるＩＣチップ２１（ＣＰＵ）の面接続端子２２に電気的に接続されている。ＭＰＵとしての機能を有するＩＣチップ２１は、矩形板状をなしており、下面側表層に図示しない回路素子が形成されている。さらに、第２配線基板１０の第２基板主面１２側は金属製リッド１１０で覆われている。
【００４５】
図１〜図３に示されるように、上記した光電気混載ユニット５１は、厚さ１．５ｍｍの板状をなす第１配線基板５０を備えている。即ち、第１配線基板５０は、第２配線基板１０よりも厚くなっている。第１配線基板５０は、９層のセラミック層５５（絶縁層）及び４層の配線層５６を積層配置してなるアルミナ配線基板（セラミック配線基板）を主体として構成されている。各セラミック層５５は、上記した第２配線基板１０の樹脂絶縁層３３，３４に使用される樹脂材料よりも高放熱性のセラミック材料（本実施形態ではアルミナ）からなり、各配線層５６はタングステンからなっている。また、第１配線基板５０は、積層方向の一端側（図３では下端側）に位置する面である第１基板裏面５３を有している。さらに、第１配線基板５０は、第１基板裏面５３とは別の面であって、積層方向の他端側（図３では上端側）に位置する面である第１基板主面５２を有している。第１基板主面５２は縦２０．０ｍｍ×横２０．０ｍｍの平面視略矩形状をなし、第１基板裏面５３は縦２０．０ｍｍ×横１０．０ｍｍの平面視略矩形状をなしている。さらに、第１配線基板５０は、第１基板主面５２及び第１基板裏面５３とは別の面であって、第１基板主面５２及び第１基板裏面５３と垂直な位置関係にある４つの第１基板側面５４を有している。各第１基板側面５４のうちの１つは、光電気混載ユニット５１がソケット７０上に素子搭載ユニット４１とともに接続された際に、第２配線基板１０の第２基板側面１１と対向配置されるようになっている。また、第１配線基板５０は、同第１配線基板５０の厚さ方向に延びるビア導体５７（接続導体）を内部に有している。ビア導体５７は配線層５６同士を異層間で導通させるための機能を有している。
【００４６】
図３に示されるように、第１配線基板５０の第１基板裏面５３上における複数箇所には、ビア導体５７に電気的に接続される端子パッド６２（第１電極）がアレイ状に形成されている。隣接する端子パッド６２同士のピッチは、０．５ｍｍよりも大きく、かつ１．５ｍｍ以下（本実施形態では１．０ｍｍ）に設定されている。なお、本実施形態の光電気混載ユニット５１（第１配線基板５０）は、端子パッド６２にピンが取り付けられないランドグリッドアレイ（ＬＧＡ）タイプの電子部品搭載ユニットである。また、本実施形態の端子パッド６２は、電源用の配線１２１（図２参照）またはグランド用の配線１２２（図２参照）を構成するようになっている。
【００４７】
また、第１配線基板５０の第１基板主面５２上には、ビア導体５７に電気的に接続される複数のドライバＩＣ接続用端子６３（半導体集積回路素子接続用端子）及び複数の光素子接続用端子６４が形成されている。さらに、第１基板主面５２上には、各ドライバＩＣ接続用端子６３と各光素子接続用端子６４とをつなぐ配線パターン５８が形成されている。なお、配線パターン５８は直線状パターンである。そして、ドライバＩＣ接続用端子６３及び光素子接続用端子６４の表面上には、それぞれはんだバンプ６１が配設されている。
【００４８】
図３に示されるように、光素子接続用端子６４の表面上に配設された各はんだバンプ６１には、光素子（発光素子）の一種であるＶＣＳＥＬ２４が、発光面を上方に向けた状態で接合されている。本実施形態のＶＣＳＥＬ２４は、略矩形平板状をなしており、ＶＣＳＥＬ２４の長手方向に沿って一列に並べられた複数の発光部２５を発光面内に有している。これらの発光部２５は、第１配線基板５０の第１基板主面５２に対して直交する方向（即ち、図３において上方向）に、所定波長のレーザー光（光信号）を出射するようになっている。また、ＶＣＳＥＬ２４の有する複数の端子２６は、各はんだバンプ６１にそれぞれ接合されている。
【００４９】
図３に示されるように、ドライバＩＣ接続用端子６３の表面上に配設された各はんだバンプ６１には、ＶＣＳＥＬ２４駆動用の半導体集積回路素子であるドライバＩＣ２７が接合されている。本実施形態のドライバＩＣ２７は、略矩形平板状をなしており、下面側表層に図示しない回路素子が形成されている。また、ドライバＩＣ２７の有する複数の端子２８は、各はんだバンプ６１にそれぞれ接合されている。従って、ドライバＩＣ２７とＶＣＳＥＬ２４とが、配線パターン５８などを介して電気的に接続される。
【００５０】
図２，図３に示されるように、第１配線基板５０の第１基板主面５２側には、略矩形平板状をなす光コネクタ８１が接合されている。光コネクタ８１には、ＶＣＳＥＬ２４及びドライバＩＣ２７を収容するための収容穴部８４が形成され、収容穴部８４の内底面（上面）には光ファイバ嵌合溝８５が形成されている。光ファイバ嵌合溝８５内には、光信号が伝搬する光路となる１２本の光ファイバ８６の先端部が嵌合されている。また、光コネクタ８１は、光路内を伝搬する光の進路を変換する光路変換部８７を有している。光路変換部８７は、光ファイバ嵌合溝８５の内底面（上面）に対して約４５°の角度を持つ傾斜面となっていて、その傾斜面には光を全反射可能な金属からなる薄膜が蒸着されている。その結果、光を９０°の角度で反射する光路変換部８７が構成される。なお、光ファイバ８６を光ファイバ嵌合溝８５に嵌合する代わりに、４５°の傾斜面を有するマルチチャネルの光導波路を使用してもよい。この場合、傾斜面の他方が空気であれば、金属薄膜を蒸着しなくても光を９０°の角度で反射できるため、薄膜の有無を適宜選択することができる。
【００５１】
なお、図３に示す光電気混載ユニット５１に対して光ファイバ８６を介して連結される光電気混載ユニット（図示略）においても、第１配線基板の第１基板主面に複数のはんだバンプが形成されている。各はんだバンプには、光素子（受光素子）の一種であるフォトダイオードが、受光面を上方に向けた状態で接合されている。本実施形態のフォトダイオードは、略矩形平板状をなしており、フォトダイオードの長手方向に沿って一列に並べられた複数の受光部（図示略）を受光面内に有している。従って、これらの受光部は、上側から下側に向かうレーザー光（光信号）を受けやすい構成となっている。
【００５２】
また、第１配線基板の第１基板主面においてフォトダイオードの近傍には、フォトダイオードから出力された光電流を増幅する半導体集積回路素子であるレシーバＩＣが配置されている。本実施形態のレシーバＩＣは、略矩形平板状をなしており、下面側表層に図示しない回路素子が形成されている。また、レシーバＩＣの有する複数の端子（図示略）は、各はんだバンプにそれぞれ接合されている。従って、フォトダイオードとレシーバＩＣとが、配線パターン（図示略）などを介して電気的に接続される。
【００５３】
図２，図３に示されるように、第１配線基板５０は、第１基板主面５２側から１層め及び２層めのセラミック層５５の一部を第１基板側面５４から素子搭載ユニット４１（第２配線基板１０）に向けて張り出してなる張出部１１１を備えている。張出部１１１は、長さ（張り出し量）１０ｍｍ×幅２０ｍｍの略矩形板状をなしている。張出部１１１の幅は、第１配線基板５０の幅（縦の長さ）及び第２配線基板１０の幅（縦の長さ）と等しくなっている。また、張出部１１１は、同張出部１１１の積層方向の下端側に位置する面である裏面１１２を有している。裏面１１２は、光電気混載ユニット５１がソケット７０上に素子搭載ユニット４１とともに接続された際に、第２配線基板１０の第２基板主面１２と対向配置されるようになっている。
【００５４】
そして、張出部１１１の裏面１１２には、複数（本実施形態では１２本）の配線パターン１１４が配置されている。各配線パターン１１４は、直線的にかつ互いに平行に延びるように形成されている。また、各配線パターン１１４は、ビア導体５７を介してドライバＩＣ接続用端子６３に対して電気的に接続されている。なお、このドライバＩＣ接続用端子６３は張出部１１１に形成されている。また、各配線パターン１１４には、バンプ１１３（第２電極）がそれぞれ１個ずつ突設されている。本実施形態のバンプ１１３は、銅めっきによって形成された略円筒状の銅ポスト（銅スタッド）である。なお、バンプ１１３は、例えば配線パターン１１４の表面に銅ペーストを印刷することによって形成された導体であってもよいし、配線パターン１１４の表面にはんだボールを載置してリフローさせることによって形成された導体であってもよい。また、各バンプ１１３の先端面（図３では下端面）は、配線パターン１１４の表面及び張出部１１１の裏面１１２と略平行になっている。さらに、隣接するバンプ１１３同士のピッチは、隣接する端子パッド６２同士のピッチよりも小さく、具体的には０．５ｍｍ以下（本実施形態では０．５ｍｍ）に設定されている。そして、各バンプ１１３は、素子搭載ユニット４１、具体的には、第２配線基板１０を構成する樹脂絶縁層３３の表面に形成されたＣＰＵ接続用端子４５に電気的に接続される。なお、本実施形態のバンプ１１３は、シグナル用の配線を構成するようになっている。
【００５５】
図１，図２に示されるように、上記したソケット７０は、１つのソケット主面７２（図２では上面）、１つのソケット裏面７３（図２では下面）、及び、４つのソケット側面７４を有する略矩形板状をなしている。ソケット裏面７３は、ソケット７０の厚さ方向においてソケット主面７２の反対側に位置している。ソケット側面７４は、ソケット主面７２及びソケット裏面７３に対して直交している。
【００５６】
また、ソケット７０には、ソケット主面７２にて開口する平面視略矩形状の収容凹部７５が設けられている。収容凹部７５の底面７６には、素子搭載ユニット４１が搭載される第１ユニット搭載領域７９（図１参照）が１箇所に設定されるとともに、光電気混載ユニット５１が搭載される第２ユニット搭載領域８０（図１参照）が１箇所に設定されている。
【００５７】
なお、図１に示されるように、素子搭載ユニット４１の周囲には、１つの光電気混載ユニット５１が隣接して配置されている。詳述すると、素子搭載ユニット４１（第２配線基板１０）が備える１つの第２基板側面１１（図１では、素子搭載ユニット４１の右側に位置する第２基板側面１１）が、光電気混載ユニット５１（第１配線基板５０）が備える第１基板側面５４と対向配置されている。なお、互いに対向配置された第２基板側面１１及び第１基板側面５４は、互いに平行に配置されている。
【００５８】
また、素子搭載ユニット４１及び光電気混載ユニット５１は、ブロック状をなす複数のガイド部材６，７を介して互いに隣接して配置されている。本実施形態のガイド部材６，７は、上面の一部（角部）が低くなるように設定された平面視矩形状の段部（図示略）を有している。ガイド部材６は、段部が第２配線基板１０の下端部に係合することにより、第２配線基板１０を係止固定するようになっている。詳述すると、第２配線基板１０は、４つのガイド部材６によって第２基板裏面１３側から支持されている。そして、２つのガイド部材６（図１では、第２配線基板１０の左上部及び左下部を支持する部材）においては、隣接する２つの側面が収容凹部７５の内壁面に接触し、残り２つのガイド部材６（図１では、第２配線基板１０の右上部及び右下部を支持する部材）においては、それぞれ１つの側面が収容凹部７５の内壁面に接触している。また、ガイド部材７は、段部が第１配線基板５０の下端部に係合することにより、第１配線基板５０を係止固定するようになっている。詳述すると、第１配線基板５０は、２つのガイド部材７によって第１基板裏面５３側から支持されている。両ガイド部材７は、それぞれ１つの側面が収容凹部７５の内壁面に接触している。
【００５９】
図４に示されるように、ソケット７０には、収容凹部７５の底面７６及びソケット裏面７３を貫通する複数の穴部７７が設けられている。そして、各穴部７７には、複数のコンタクトピン９１（導電金属部品）が圧入されている。コンタクトピン９１は、打抜加工された金属板を折曲形成してなり、固定部９２、接触部９３、アーム部９４及び接続部９５を備えている。固定部９２はソケット７０に組み込まれて固定されるようになっている。詳述すると、固定部９２は、ソケット７０の厚さ方向に沿って延びる帯板状をなし、両方の側部にそれぞれ上側切欠部９８及び下側切欠部９９を有している。固定部９２は、両側縁において上側切欠部９８及び下側切欠部９９が設けられていない領域が穴部７７の内壁面に圧接することにより、ソケット７０に固定されるようになっている。接触部９３は、中央部が上方に突出するように湾曲した断面Ｃ字状をなし、第１配線基板５０（光電気混載ユニット５１）側の端子パッド６２、または、第２配線基板１０（素子搭載ユニット４１）側の端子パッド４７（電極）に接離可能に接触するようになっている。アーム部９４は、固定部９２及び接触部９３の間に設けられている。アーム部９４の下側部分は、ソケット７０の厚さ方向に沿って延びており、固定部９２において上側切欠部９８が設けられている領域に対して連結部（図示略）を介して連結されている。アーム部９４の上側部分は、穴部７７の開口部付近から斜め上方に延びており、接触部９３に接続されている。アーム部９４は、端子パッド４７または端子パッド６２が接触部９３に接触した際に、下方（固定部９２側）に撓むことによって接触圧力を保持するようになっている。接続部９５は、略矩形板状をなし、固定部９２の下方において固定部９２と直交するように配置されている。接続部９５の下面上には、略半球状をなすはんだバンプ９６が配設されている。はんだバンプ９６は、マザーボード２側のパッド５に接続されている。また、固定部９２と接続部９５との間にはバネ部９７が設けられている。バネ部９７は、固定部９２よりも幅狭な帯板状をなしており、固定部９２の下端中央から下方に延びるとともに、先端が接続部９５に接続されている。
【００６０】
よって、図２〜図４に示されるように、コンタクトピン９１は、接触部９３が端子パッド４７に接触するとともに、接続部９５がはんだバンプ９６を介してパッド５に接続されることにより、素子搭載ユニット４１及びマザーボード２を互いに電気的に接続するようになっている。また、コンタクトピン９１は、接触部９３が端子パッド６２に接触するとともに、接続部９５がはんだバンプ９６を介してパッド５に接続されることにより、光電気混載ユニット５１及びマザーボード２を互いに電気的に接続するようになっている。本実施形態では、端子パッド４７に接触するコンタクトピン９１がシグナル用の配線を構成し、端子パッド６２に接触するコンタクトピン９１が、電源用の配線１２１（図２参照）及びグランド用の配線１２２（図２参照）を構成している。
【００６１】
また、図５に示されるように、コンタクトピン９１は、接触部９３及びアーム部９４が延びる向きが、コンタクトピン９１の配列方向に対して角度θ１（本実施形態では２０°以上６０°以下）だけ斜めになっている。この場合、アーム部９４を、隣接するコンタクトピン９１との接触を防止しながら長く形成できるため、十分な弾性変位量を有するようになる。
【００６２】
なお、図３，図５に示されるように、素子搭載ユニット４１側に位置するコンタクトピン９１の接触部９３及びアーム部９４は、互いに同じ方向に延びている。一方、光電気混載ユニット５１側に位置するコンタクトピン９１の接触部９３及びアーム部９４は、素子搭載ユニット４１側に位置するコンタクトピン９１の接触部９３及びアーム部９４とは反対方向に延びている。
【００６３】
図２に示されるように、第１配線基板５０の張出部１１１には、断面円形状の充填穴（図示略）が２つ形成されている。そして、各充填穴内には、第１配線基板５０を構成するセラミックよりも硬度が低く加工性が良い樹脂材料からなる充填樹脂（図示略）が充填されている。この充填樹脂には断面円形状の精密加工穴（図示略）が形成されている。充填穴及び精密加工穴は、第１基板主面５２及び張出部１１１の裏面１１２の両方において開口する貫通穴である。精密加工穴は、内径が０．６９７ｍｍに設定されており、ガイドピン１０１をかしめて固定する機能を有している。
【００６４】
そして、各精密加工穴には、金属製のガイドピン１０１の一端が挿入固定されている。なお、ガイドピン１０１の一端は、張出部１１１を貫通するとともに第２配線基板１０を貫通するようになっている。また、ガイドピン１０１は、ＶＣＳＥＬ２４（またはフォトダイオード）を挟んでその両側に配置されるとともに、他端が光コネクタ８１を貫通している。ガイドピン１０１は、ＶＣＳＥＬ２４（またはフォトダイオード）と光ファイバ８６との光軸合わせの際の位置基準として用いられる光結合部材である。なお、本実施形態において具体的には、ＪＩＳ  Ｃ  ５９８１に規定するガイドピン「ＣＮＦ１２ＳＡＭ−２１」（直径０．６９９ｍｍ）が使用されている。
【００６５】
このように構成された素子搭載モジュール１の一般的な動作について簡単に述べる。
【００６６】
ＶＣＳＥＬ２４及びフォトダイオードは、マザーボード２の金属導体層、ソケット７０のコンタクトピン９１、及び、第１配線基板５０の端子パッド６２などを介した電力供給により、動作可能な状態となる。第１配線基板５０上のドライバＩＣ２７からＶＣＳＥＬ２４に電気信号が出力されると、ＶＣＳＥＬ２４は入力した電気信号を光信号（レーザー光）に変換した後、その光信号を光コネクタ８１内にある光路変換部８７に向けて、発光部２５から出射する。発光部２５から出射したレーザー光は光路変換部８７に入射し、光路変換部８７に入射したレーザー光は進行方向を９０°変更する。このため、レーザー光は、光ファイバ８６を通過して別の第１配線基板の光路変換部８７に入射し、さらにフォトダイオードの受光部に入射する。フォトダイオードは、受光したレーザー光を電気信号に変換し、変換した電気信号をレシーバＩＣに出力する。
【００６７】
次に、上記構成の素子搭載モジュール１の製造方法を説明する。
【００６８】
まず、第２配線基板１０を従来周知の方法により作製し、あらかじめ準備しておく。
【００６９】
第２配線基板１０は以下のように作製される。まず、縦５０ｍｍ×横５０ｍｍ×厚さ０．８ｍｍの基材の両面に銅箔が貼付された銅張積層板（図示略）を準備する。そして、ＹＡＧレーザーまたは炭酸ガスレーザーを用いてレーザー孔あけ加工を行い、銅張積層板を貫通する貫通孔を所定位置にあらかじめ形成しておく。次に、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体１７を形成した後、そのスルーホール導体１７内に閉塞体１８を充填する。さらに、銅めっきを行った後、銅張積層板の両面の銅箔のエッチングを行うことにより、蓋状導体１９をパターニングする。具体的には、無電解銅めっきの後、露光及び現像を行って所定パターンのめっきレジストを形成する。この状態で無電解銅めっき層を共通電極として電解銅めっきを施した後、まずレジストを溶解除去して、さらに不要な無電解銅めっき層をエッチングで除去する。その結果、コア基板１４を得る。
【００７０】
次に、コア基板１４の主面及び裏面に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、内層接続ビア導体４３，４４が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。さらに、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、盲孔の内部に内層接続ビア導体４３，４４を形成するとともに、樹脂絶縁層３３，３４上に金属配線層４２を形成する。
【００７１】
次に、第１層の樹脂絶縁層３３，３４上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、内層接続ビア導体４３，４４が形成されるべき位置に盲孔を有する第２層の樹脂絶縁層３３，３４を形成する。なお、第１層の樹脂絶縁層３３，３４上にエポキシ樹脂を被着した後でレーザー照射を行うことにより、盲孔を有する第２層の樹脂絶縁層３３，３４を形成するようにしてもよい。次に、従来公知の手法に従って電解銅めっきを行い、盲孔の内部に内層接続ビア導体４３，４４を形成する。さらに、第２層の樹脂絶縁層３４上に端子パッド４７を形成するとともに、第２層の樹脂絶縁層３３上にＣＰＵ接続用端子４５を形成する。
【００７２】
この後、第２層の樹脂絶縁層３３，３４上にソルダーレジスト３５，３６を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３５，３６に開口部４６，４８をパターニングする。以上の結果、両面にビルドアップ層３１，３２を備える所望の第２配線基板１０が完成する。
【００７３】
また、第１配線基板５０を従来公知の手法により作製し、あらかじめ準備しておく。
【００７４】
第１配線基板５０は以下のように作製される。まず、充填穴を有するセラミック未焼結体を準備する。詳述すると、アルミナ粉末、有機バインダ、溶剤、可塑剤などを均一に混合・混練してなる原料スラリーを作製し、この原料スラリーを用いてドクターブレード装置によるシート成形を行って、所定厚さのグリーンシートを複数枚形成する。次に、グリーンシートにおける所定部分に、例えば打抜加工を施すことにより、ビア用孔を形成する。次に、ビア用孔内にビア導体５７用の金属ペースト（例えばタングステンペースト）を充填する。そして、金属ペーストをグリーンシートの表面に印刷することにより、後に配線層５６、ドライバＩＣ接続用端子６３、光素子接続用端子６４及び配線パターン５８となる印刷層を形成する。さらに、これら複数枚のグリーンシートを積層し、所定圧力でプレスして各グリーンシートを一体化し、未焼結のグリーンシート積層体（セラミック未焼結体）とする。次に、このグリーンシート積層体に対して金属ペーストを印刷し、後に端子パッド６２及び配線パターン１１４となる印刷層を形成する。また、このグリーンシート積層体をドリル加工し、充填穴を形成する。この段階ではまだグリーンシート積層体は未焼結であるため、ドリル加工によって比較的容易に充填穴を形成することができる。
【００７５】
次に、従来周知の手法に従って乾燥工程や脱脂工程を行った後、さらにアルミナが焼結しうる加熱温度（例えば１６５０℃〜１９５０℃）にて焼成を行う。そして、アルミナ及びタングステンを焼結させ、グリーンシート積層体をセラミック焼結体である第１配線基板５０とする。
【００７６】
次に、第１配線基板５０における充填穴内に充填樹脂を充填する。詳述すると、エポキシ樹脂、硬化剤、シリカフィラー等の混合物を３本ロールにて混練し、充填穴を埋めるための充填樹脂とする。そして、この充填樹脂を従来公知の手法（例えば印刷法）により充填穴内に充填する。さらに、１２０℃、１時間の条件で加熱することにより、充填樹脂を半硬化させる。ここで、充填樹脂を完全に硬化させないのは、次工程での穴加工をよりいっそう容易に行うためである。
【００７７】
さらに、充填樹脂に対して精密ドリルを用いた精密穴加工を行い、半硬化状態の充填樹脂に精密加工穴を形成する。このような穴加工法によれば、光軸合わせの際の正確な基準となる精密加工穴を容易にかつ確実に得ることができる。また、精密穴加工は、樹脂材料に対する加工であるため、加工に要する労力やコストを低減することができ、ひいては第１配線基板５０の低コスト化を図ることができる。
【００７８】
次に、上記第１配線基板５０を１５０℃、５時間の条件で加熱する本硬化処理を行って、充填樹脂を完全に硬化させる。さらに、従来周知の手法により仕上げ加工を行って、精密加工穴の穴径を０．６９７ｍｍとなるように微調整する。このときの加工に要求される精度は、具体的には±０．００３ｍｍである。
【００７９】
また、第１配線基板５０における配線パターン１１４上の複数箇所にバンプ１１３を形成する。バンプ１１３は以下のように形成される。まず、張出部１１１の裏面１１２に対して、配線パターン１１４を覆うフォトレジスト材（厚さ５０μｍ）をラミネートする。次に、フォトレジスト材に対して露光及び現像を行い、配線パターン１１４上の胴体部分を露出させる貫通孔（内径８０μｍ）を複数箇所に形成する。そして、フォトレジスト材を介して配線パターン１１４上の導体部分に対する電解銅めっきを行った後、フォトレジスト材を除去する。その結果、配線パターン１１４上に高さ５０μｍのバンプ１１３が形成される。この時点で、所望の第１配線基板５０が完成する。
【００８０】
その後、第２配線基板１０側のＣＰＵ接続用端子４５上にはんだバンプ４９を形成する。また、第１配線基板５０側のドライバＩＣ接続用端子６３及び光素子接続用端子６４上に、それぞれはんだバンプ６１を形成する。
【００８１】
さらに、第２配線基板１０の第２基板主面１２側にＩＣチップ２１を搭載する。このとき、ＣＰＵ接続用端子４５と、ＩＣチップ２１の面接続端子２２とを位置合わせしてリフローを行う。その結果、ＣＰＵ接続用端子４５及び面接続端子２２がはんだバンプ４９を介して接合され、第２配線基板１０とＩＣチップ２１とが電気的に接続される。また、第１配線基板５０の第１基板主面５２側に、ドライバＩＣ２７及びＶＣＳＥＬ２４を搭載するとともに、第１配線基板５０とは別の第１配線基板の第１基板主面側に、レシーバＩＣ及びフォトダイオードを搭載する。このとき、ドライバＩＣ接続用端子６３とドライバＩＣ２７の端子２８とを位置合わせするとともに、光素子接続用端子６４とＶＣＳＥＬ２４の端子２６とを位置合わせする。そして、この状態ではんだリフローを行い、ドライバＩＣ２７の端子２８、及び、ＶＣＳＥＬ２４の端子２６をはんだバンプ６１にはんだ付けする。なお、レシーバＩＣ及びフォトダイオードは、ドライバＩＣ２７及びＶＣＳＥＬ２４と同様の工程を経て、第１配線基板の第１基板主面側に実装される。
【００８２】
また、ソケット７０を作製し、あらかじめ準備しておく。ソケット７０は、例えば以下のように作製される。まず、第１型（図示略）と第２型（図示略）とを合わせることにより、内部にソケット７０と同一形状かつ同一体積のキャビティを構成する。この状態で、キャビティ内に熱可塑性を有する液晶ポリマーを加熱充填後、冷却することにより、ソケット７０が成型される。その後、第１型及び第２型を互いに離間させれば、成型されたソケット７０が取り出される。
【００８３】
次に、ソケット７０に対してコンタクトピン９１を取り付ける方法について説明する。
【００８４】
まず、コンタクトピン９１を、打抜加工された金属板を折り曲げることによって形成し、あらかじめ準備しておく。次に、従来周知の自動組立装置（図示略）を用いて、ソケット７０へのコンタクトピン９１の取り付けを行う。詳述すると、自動組立装置が備えるソケット支持台にソケット７０を固定するとともに、同じく自動組立装置が備える挿入機にコンタクトピン９１を装填する。そして、挿入機を穴部７７の上方に移動させ、コンタクトピン９１の固定部９２を穴部７７に圧入する。なお、本実施形態では、挿入機の移動やコンタクトピン９１の挿入が繰り返し行われる。その後、挿入した各コンタクトピン９１の接続部９５にはんだバンプ９６を形成すれば、図４に示すソケット７０が完成する。
【００８５】
また、ソケット７０のはんだバンプ９６をマザーボード２の上面３に密着させた状態で、各はんだバンプ９６のリフローを行う。その結果、はんだバンプ９６とマザーボード２のパッド５とが接合され、ソケット７０がマザーボード２にはんだ付けされる。
【００８６】
そして、素子搭載ユニット４１をソケット７０上に設置する。その結果、コンタクトピン９１の接触部９３が端子パッド４７に接触するとともに、コンタクトピン９１の接続部９５がはんだバンプ９６を介してパッド５に接続されることにより、素子搭載ユニット４１とマザーボード２とが互いに電気的に接続される。次に、光電気混載ユニット５１をソケット７０上に設置する。その結果、接触部９３が端子パッド６２に接触するとともに、接続部９５がはんだバンプ９６を介してパッド５に接続されることにより、光電気混載ユニット５１とマザーボード２とが互いに電気的に接続される。それと同時に、第１配線基板５０側の第２電極１１３の先端面が第２配線基板１０側のＣＰＵ接続用端子４５の表面に接触することにより、素子搭載ユニット４１と光電気混載ユニット５１とが互いに電気的に接続される。
【００８７】
次に、第１配線基板５０の精密加工穴にガイドピン１０１の一端側を嵌合支持させる。その結果、ガイドピン１０１の一部が、第１配線基板５０の第１基板主面５２側及び第１基板裏面５３側に突出した状態となる。さらに、第１配線基板５０の第１基板主面５２から突出するガイドピン１０１を、光コネクタ８１が有するガイド孔に対して嵌入させるようにする。その結果、ＶＣＳＥＬ２４（またはフォトダイオード）と光ファイバ８６との光軸合わせを行いつつ、併せて光コネクタ８１を第１配線基板５０に支持固定させることができる。以上のようにして、図２に示す本実施形態の素子搭載モジュール１が完成する。
【００８８】
従って、本実施形態によれば以下の効果を得ることができる。
【００８９】
（１）本実施形態の素子搭載モジュール１では、光電気混載ユニット５１に搭載された光素子（ＶＣＳＥＬ２４またはフォトダイオード）や光素子駆動用の半導体集積回路素子（ドライバＩＣ２７またはレシーバＩＣ）を交換する際に、光電気混載ユニット５１のみをソケット７０から取り外せばよく、素子搭載ユニット４１を取り外さなくても済むため、交換作業が容易になる。
【００９０】
また、マザーボード２上に設置可能なソケット７０上に、光電気混載ユニット５１が素子搭載ユニット４１とともに接続され、光電気混載ユニット５１において張出部１１１の裏面１１２に配置されたバンプ１１３を介して、光電気混載ユニット５１が素子搭載ユニット４１に電気的に接続されている。その結果、光電気混載ユニット５１と素子搭載ユニット４１との間をつなぐ電気経路をマザーボード２まで経由させなくても済むため、電気経路が短くなる。ゆえに、光電気混載ユニット５１と素子搭載ユニット４１との間を流れる信号の伝送損失が小さくなるため、信号の品質劣化を防止することができる。
【００９１】
（２）本実施形態のバンプ１１３は、銅めっきによって形成された銅ポスト（銅スタッド）であるため、バンプ１１３を例えば導電性ペーストなどによって形成する場合に比べて、バンプ１１３の導電性が向上する。
【００９２】
なお、本実施形態を以下のように変更してもよい。
【００９３】
・上記実施形態の第２電極（バンプ１１３）は、張出部１１１の裏面１１２に配置されていた。しかし、第２電極は、第１配線基板５０において第１基板裏面５３とは別の面、即ち、第１基板主面５２や第１基板側面５４等に配置されていてもよい。なお、第１基板側面５４に第２電極を配置した場合、第２配線基板１０の第２基板側面１１に、第２電極に接触する電極が配置されるようになる。このようにすれば、素子搭載ユニット４１及び光電気混載ユニット５１をソケット７０上に接続した際に、互いに反対方向に延びるコンタクトピン９１が撓むことによって作用する力により、第１基板側面５４と第２基板側面１１とが互いに接近するため、第１基板側面５４側の第２電極と第２基板側面１１側の電極とを確実に接触させることができる。
【００９４】
・上記実施形態の素子搭載ユニット４１は、第２配線基板１０の第２基板裏面１３側に配置された電極が端子パッド４７のみによって構成されていた。同様に、上記実施形態の光電気混載ユニット５１も、第１配線基板５０の第１基板裏面５３側に配置された電極（第２電極）が端子パッド６２のみによって構成されていた。即ち、素子搭載ユニット４１及び光電気混載ユニット５１は、ランドグリッドアレイ（ＬＧＡ）タイプの電子部品搭載ユニットであった。
【００９５】
しかし、素子搭載ユニット４１を、電極が、端子パッド４７と該端子パッド４７の表面上に形成されたはんだバンプとの両方によって構成されるものに変更してもよい。同様に、光電気混載ユニット５１を、電極（第２電極）が、端子パッド６２と該端子パッド６２の表面上に形成されたはんだバンプとの両方によって構成されるものに変更してもよい。即ち、素子搭載ユニット４１及び光電気混載ユニット５１は、ボールグリッドアレイ（ＢＧＡ）タイプの電子部品搭載ユニットであってもよい。
【００９６】
・上記実施形態では、第１配線基板５０の精密加工穴を挿通したガイドピン１０１を光コネクタ８１のガイド孔に嵌入させることにより、素子搭載ユニット４１に対する光電気混載ユニット５１の位置合わせが行われていた。しかし、ガイドピン１０１以外の位置合わせ機構を用いて、素子搭載ユニットに対する光電気混載ユニットの位置合わせを行ってもよい。
【００９７】
例えば、図６に示されるように、光電気混載ユニット１５１にキャスタレーション１５２（第１嵌合部、第２電極）を設けるとともに、素子搭載ユニット１４１にキャスタレーション１５２と嵌合するバンプ１４２（第２嵌合部）を設け、キャスタレーション１５２をバンプ１４２に嵌合させることにより、素子搭載ユニット１４１に対する光電気混載ユニット１５１の位置合わせを行ってもよい。バンプ１４２は、金めっきまたは金ワイヤボンディングによって形成された断面略台形状の金スタッドである。なお、キャスタレーション１５２の代わりにスルーホール導体などの他の構造を第１嵌合部として採用してもよい。
【００９８】
また、図７に示されるように、光電気混載ユニット２５１にバンプ２５２（第１嵌合部、第２電極）を設けるとともに、素子搭載ユニット２４１にバンプ２５２が嵌合する開口部２４２（第２嵌合部）を設け、バンプ２５２を開口部２４２に嵌合させることにより、素子搭載ユニット２４１に対する光電気混載ユニット２５１の位置合わせを行ってもよい。なお、バンプ２５２は、図６に示すバンプ１４２と同じ金スタッドであり、ビア導体２５３を介して配線層２５４に接続されている。また、開口部２４２は、ソルダーレジスト２４３に設けられており、内壁面がバンプ２５２の外面に密着するようになっている。
【００９９】
・上記実施形態の光電気混載ユニット５１は、素子搭載ユニット４１が有する１つの辺（第２基板側面１１）に隣接して配置されていた。しかし、光電気混載ユニット５１は、素子搭載ユニット４１が有する２つ以上（例えば４つ）の辺にそれぞれ隣接して１個ずつ配置されていてもよい。また、光電気混載ユニット５１は、１つの辺に対して複数個ずつ配置されていてもよい。
【０１００】
・上記実施形態の光電気混載ユニット５１は、素子搭載ユニット４１とともにソケット７０に接続された状態で、上面５９（図２，図３参照）が素子搭載ユニット４１の上面４０よりも高くなっていた。しかし、光電気混載ユニット５１の上面５９は、素子搭載ユニット４１の上面４０と同じ高さに位置していてもよい。
【０１０１】
・上記実施形態の第２配線基板１０は、コア基板１４の表面及び裏面にビルドアップ層３１，３２を形成した多層配線基板であった。ところが、近年では、ＩＣチップ２１の高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板１４を貫通する配線（スルーホール導体１７）が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなる可能性がある。そこで、上記実施形態の第２配線基板１０を、コア基板１４を有さず、同一の厚さを有する複数の樹脂絶縁層からなる多層配線基板に変更してもよい。この多層配線基板は、比較的に厚いコア基板１４を省略することにより全体の配線長を短くしたものであるため、高周波信号の伝送ロスが低減され、ＩＣチップ２１を高速で動作させることが可能となる。
【０１０２】
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
【０１０３】
（１）半導体集積回路素子が搭載される素子搭載ユニットと、発光部及び受光部のうちの少なくとも一方を有する光素子が搭載されるとともに前記光素子駆動用の半導体集積回路素子が搭載される光電気混載ユニットとを、ソケット上に接続してなる素子搭載モジュールが搭載可能な基板であって、前記ソケットは、前記基板と、前記素子搭載ユニット及び前記光電気混載ユニットの少なくとも一方とを電気的に接続する複数の導電金属部品を備え、前記光電気混載ユニットは、第１基板裏面及び前記第１基板裏面とは別の面を有する第１配線基板を備え、前記複数の導電金属部品が接触する複数の第１電極が前記第１基板裏面に配置され、前記素子搭載ユニットに電気的に接続する複数の第２電極が前記第１基板裏面とは別の面に配置されることを特徴とする基板。
【符号の説明】
【０１０４】
１…素子搭載モジュール
２…母基板としてのマザーボード
１０…第２配線基板
１１…第２基板側面
１２…第２基板主面
１３…第２基板裏面
２１…半導体集積回路素子としてのＩＣチップ
２４…光素子としてのＶＣＳＥＬ
２５…発光部
２７…光素子駆動用の半導体集積回路素子としてのドライバＩＣ
４０…素子搭載ユニットの上面
４１，１４１，２４１…素子搭載ユニット
４７…素子搭載ユニット側の電極としての端子パッド
５０…第１配線基板
５１，１５１，２５１…光電気混載ユニット
５２…第１基板裏面とは別の面である第１基板主面
５３…第１基板裏面
５４…第１基板裏面とは別の面である第１基板側面
５７…接続導体としてのビア導体
５９…光電気混載ユニットの上面
６２…第１電極としての端子パッド
６３…半導体集積回路素子接続用端子としてのドライバＩＣ接続用端子
６４…光素子接続用端子
７０…ソケット
９１…導電金属部品としてのコンタクトピン
９２…固定部
９３…接触部
９４…アーム部
１０１…ガイドピン
１１１…張出部
１１２…第１基板主面とは別の面である張出部の裏面
１１３…第２電極としてのバンプ
１１４…配線パターン
１２１…電源用の配線
１２２…グランド用の配線
１４２…第２嵌合部としてのバンプ
１５２…第１嵌合部及び第２電極としてのキャスタレーション
２４２…第２嵌合部としての開口部
２５２…第１嵌合部及び第２電極としてのバンプ
【図１】
2014003202.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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