(57)【要約】【課題】抵抗変化型メモリの低電圧下ならびに温度変化による誤動作を防止し、論理判定に必要なリファレンス電圧が不要で、読み出しマージンの低下を回避する読み出し回路を提供する。【解決手段】抵抗変化型メモリセルの読み出しノードを介して並列に接続される負性抵抗回路と、負性抵抗回路と並列に接続され電源電圧を共通とする昇圧負荷回路と、抵抗変化型メモリセルを構成する可変抵抗素子と、負荷抵抗回路に流れる電流により変化する読み出しノードの電圧に基づいてメモリセルに保持されているデータ論理を判定する判定回路とから構成される。判定回路はリング・オシレータで構成され、読み出しノードの電圧をリング・オシレータの周波数に変換して、発振数をカウントすることにより、抵抗変化型メモリセルに保持されているデータ論理を判定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
抵抗変化型メモリセルの読み出しノードを介して並列に接続される負性抵抗回路と、
前記負性抵抗回路と並列に接続され、電源電圧を共通とする昇圧負荷回路と、
前記抵抗変化型メモリセルを構成する可変抵抗素子と、前記負荷抵抗回路に流れる電流により変化する前記読み出しノードの電圧に基づいて、前記抵抗変化型メモリセルに保持されているデータ論理を判定する判定回路、から構成される抵抗変化型メモリ読み出し回路において、
前記判定回路はリング・オシレータで構成され、前記読み出しノードの電圧をリング・オシレータの周波数に変換して、発振回数をカウントすることにより、前記抵抗変化型メモリセルに保持されているデータ論理を判定する、ことを特徴とする抵抗変化型メモリカウンタベース読み出し回路。
【請求項２】
前記昇圧負荷回路は、回路に流れる電流量を段階的に小さい電流量から大きい電流量に切り替え可能な構成とされる、ことを特徴とする請求項１に記載の抵抗変化型メモリカウンタベース読み出し回路。
【請求項３】
前記昇圧負荷回路は、同サイズのｎＭＯＳトランジスタが複数個並列に接続され、各々のｎＭＯＳトランジスタのゲートスイッチを順次オンすることにより、回路に流れる電流量を段階的に変化させる、ことを特徴とする請求項２に記載の抵抗変化型メモリカウンタベース読み出し回路。
【請求項４】
前記昇圧負荷回路は、異なるサイズのｎＭＯＳトランジスタが複数個並列に接続され、各々のｎＭＯＳトランジスタのゲートスイッチをオン・オフ制御することにより、回路に流れる電流量を段階的に変化させる、ことを特徴とする請求項２に記載の抵抗変化型メモリカウンタベース読み出し回路。
【請求項５】
前記負性抵抗回路と並列に接続される非動作時バイアス電流抑制スイッチを、更に備えたことを特徴とする請求項１〜４のいずれかに記載の抵抗変化型メモリカウンタベース読み出し回路。
【請求項６】
前記抵抗変化型メモリセルと前記負性抵抗回路を接続するライン上にクランプ用スイッチ回路を、更に備えたことを特徴とする請求項１〜５のいずれかに記載の抵抗変化型メモリカウンタベース読み出し回路。
【請求項７】
前記判定回路において、データ論理の判定に用いる閾値は、リファレンスとなるメモリセル（Reference cell）に対して、低抵抗状態のリング・オシレータの発振数と、高抵抗状態のリング・オシレータの発振数とを予め取得し、取得した両発振数をパラメータとする算術平均を含む算術演算結果の値であることを特徴とする請求項１〜６のいずれかに記載の抵抗変化型メモリカウンタベース読み出し回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗値に応じてデータを保持するメモリセルを有する抵抗変化型メモリの読み出し回路に関するものである。
【背景技術】
【０００２】
抵抗変化型メモリとは、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）素子を用いたメモリセルにより構成されたＭＲＡＭ（Magneto resistive RAM）やＣＥＲ（Colossal Electro
Resistance）素子を用いたＲｅＲＡＭ（Resistance RAM)等である。
例えば、ＭＲＡＭの場合、データの書き込みおよびデータの読み出しをＭＴＪ素子に電流を流すことで行う。ＭＲＡＭメモリセルへのデータの書き込みは、磁化反転が起こる閾値電流値より大きい書き込み電流をＭＴＪ素子に流すことで行われるのに対し、ＭＲＡＭメモリセルからのデータの読み出しは、閾値電流値より小さい読み出し電流をＭＴＪ素子に流すことにより磁化反転を起こすことなく行われる。
ＭＲＡＭメモリセルからのデータの読み出し回路は、例えば、図２５に示す読み出し回路の構成が知られている。
【０００３】
一般的に、抵抗変化型メモリの電気的特性は、製造条件の変動等によりばらつきやすい。例えば、抵抗変化型メモリがＭＴＪ素子で構成される場合、電気的特性のばらつきにより磁化反転が起こる閾値電流値が小さくなり、読み出し電流の値程度になったとする。その場合、メモリセルに保持されているデータは読み出し動作中に書き換わり、抵抗変化型メモリが誤動作するといった問題がある。磁化反転閾値電流値のばらつきを考慮し、抵抗変化型メモリの誤書き込み動作を防止するために、読み出し電流の値は十分に小さい値に設定される必要がある。しかし読み出し電流の値が小さく設定されると、抵抗変化型メモリセルからデータを読み出すときに得られる電荷量が少なくなることから、速度の低下や読み出しマージンの減少といった問題が生じる。
【０００４】
図２５に示すようなｐＭＯＳ負荷回路を用いた従来の読み出し回路では、抵抗変化型メモリセルの抵抗値の変化に伴う電位の変化（電位差）が数１０ｍＶと小さいことから、低電圧動作（例えば、０．４Ｖ動作）のセンスアンプでの読み出しは困難であった。また、電位差を大きくしようとすると速度が遅くなる一方、速度を速くしようとすると電位差が小さくなるといった問題があった。
【０００５】
上記問題に鑑みて、本発明者らは、低電圧下での誤動作を防止し、読み出しマージンを向上する抵抗変化型メモリ読み出し回路を既に提案している（特願２０１１−２７３９３４号）。
本発明者らが提案した抵抗変化型メモリ読み出し回路は、図２６に示すように、抵抗変化型メモリセルの読み出しノードを介して並列に接続される負性抵抗回路と、負性抵抗回路を構成する一対のｐＭＯＳトランジスタの基板バイアス電圧を制御するための基板端子と、負性抵抗回路と並列に接続され、電源電圧を共通とする昇圧負荷回路と、抵抗変化型メモリセルを構成する可変抵抗素子と、負荷抵抗回路に流れる電流により変化する読み出しノードの電圧に基づいて、抵抗変化型メモリセルに保持されているデータ論理を判定する判定回路と、から構成される。
【０００６】
上記の提案した抵抗変化型メモリ読み出し回路では、負性抵抗回路による負荷線と昇圧負荷回路による負荷線を足し合わせることにより、抵抗変化型メモリの可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくすることができ、抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上する。すなわち、負性抵抗回路と昇圧負荷回路を組み合わせることで、従来の読み出し回路に比べて、判定回路に用いられるセンスアンプの読み出しに十分な電位差を得るものである。
また、可変抵抗素子が低抵抗状態にある場合の読み出し電流が小さく、誤書き込みを排除できる一方で、可変抵抗素子が高抵抗状態にある場合の読み出し電流が大きく、読み出し速度を向上する。
【０００７】
上記提案中の抵抗変化型メモリ読み出し回路の負荷線について、図２７を参照して説明する。
図２７は、負荷線（ＴＴコーナー）の一例を示しており、負性抵抗回路の電流−電圧特性を示している。横軸はノード（Ｓ）の電圧、縦軸はノード（Ｓ）に流れ込む電流及びノード（Ｓ）から流れ出す電流を表している。ＴＴコーナーは、トランジスタの閾値電圧が典型的(Typical)な値でのシミュレーションである。
図２７において、実線が提案中の読み出し回路、その内、点線で描かれた右下がりの点線の直線が昇圧ｎＭＯＳ回路、２点鎖線の曲線が負性抵抗回路の負荷線であり、それぞれノード（Ｓ）に流れ込む電流を表している。また、低抵抗状態および高抵抗状態のプロットは、抵抗変化型メモリセルが引き抜く電流を表している。提案中の読み出し回路のプロット（実線）は、昇圧ｎＭＯＳ回路のプロット（点線の直線）と負性抵抗回路によるプロット（２点鎖線の曲線）を足し合わせたものになっている。
【０００８】
抵抗変化型メモリの読み出し動作を開始すると、ノード（Ｓ）の電圧が０から上昇する。提案中の抵抗変化型メモリの読み出し回路の場合、メモリセルが低抵抗状態である場合、低抵抗状態のプロットと実線のプロットの交点のところ、すなわち、図中で“Ｌ”と記載されている箇所（０．０８Ｖ付近）で電圧の上昇は止まることになる。
一方、メモリセルが高抵抗状態の場合、同様に読み出し動作を開始すると、ノード（Ｓ）の電圧が０から上昇するが、０．０８Ｖ付近では高抵抗状態のプロットと実線のプロットの交点は無く、そのまま電圧は上昇していき、高抵抗状態のプロットと実線のプロットの交点のところ、図中で“Ｈ”と記載されている箇所（０．３８Ｖ付近）で電圧の上昇は止まることになる。
【０００９】
図２７の負性抵抗回路のプロット（２点鎖線）からわかるように、負性抵抗回路のみで読み出し動作を行うと、ノード（Ｓ）の電圧は０（Ｖ）で交点になっているため、電圧は０のまま上昇しない。図２７における提案中の読み出し回路のプロット（実線）から、ノード（Ｓ）の電位が０．２８Ｖを超えると負性抵抗として動作することがわかる。また、低抵抗状態では、複数の交点を持っていてもよく、最も低電圧側の交点が安定点となる。
【００１０】
また、図２８に示すように、提案中の抵抗変化型メモリの読み出し回路の負荷線の場合、上述の通り、メモリセルが低抵抗状態なら“Ｌ”と記載されている箇所（０．０８Ｖ付近）で電圧の上昇は止まり、高抵抗状態なら“Ｈ”と記載されている箇所（０．３８Ｖ付近）で電圧の上昇は止まるため、抵抗変化型メモリの可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を約０．３Ｖ（＝０．３８−０．０８）と大きくすることができる（図中のΔＶｐｒｏｐを参照）。これは、従来回路（ｐＭＯＳ負荷回路）の負荷線の場合の電位差ΔＶｃｏｎｖ（＝０．２８−０．１）と比べて大きくでき、論理判定の電圧マージンが向上することがわかる。
【００１１】
また、提案中の抵抗変化型メモリの読み出し回路では、基板端子により、負性抵抗回路のｐＭＯＳ基板バイアスを制御し、負荷線を任意に変更・調整でき、これによってプロセスばらつきに対応できるようにしている。
図２９に示すように、負性抵抗回路のｐＭＯＳ基板バイアスを変化させて、低抵抗状態と高抵抗状態の間のウィンドウを負荷線が通るように、負荷特性を調整する。
【００１２】
しかしながら、従来知られている抵抗変化型メモリ読み出し回路の場合、読み出し動作の際にセンスアンプを用いているが（センスアンプでは、“０”状態または“１”状態の電圧と、“０”状態と“１”状態の中間値Ｖｒｅｆ＝リファレンス電圧を比較することにより読み出しを行う）、マージンが狭いためこのＶｒｅｆを生成することがより難しく、センスアンプの読み出しマージンを低下する要因になっている。
【００１３】
対して、上記提案中の抵抗変化型メモリ読み出し回路の場合においては、可変抵抗素子が低抵抗状態にある場合の読み出し安定電位がより低く、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位がより高いことから、判定回路がセンスアンプで構成された場合のリファレンス電圧を、例えば、電源電圧の約１／２（Ｈａｌｆ ＶＤＤ）にしても、読み出しマージンをより大きく取ることができる。しかしながら実際には“０”状態と“１”状態の中間値が、従来読み出し回路同様に理想的である。
【００１４】
上記の提案した抵抗変化型メモリ読み出し回路の場合、負性抵抗回路を構成する一対のｐＭＯＳトランジスタの基板バイアスにより、負荷線を任意に変更・調整でき、これによってプロセスばらつきに対応できるようにしている。つまりプロセスばらつきには対応できるものの、図３０に示すように、常温から高温（１２５℃）に温度変化した場合に、基板バイアス条件を変えないままでは、読み出しが困難になる問題を本発明者らは認識した。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１１−１５９３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記状況に鑑みて、本発明は、抵抗値に応じてデータを保持するメモリセルを有する抵抗変化型メモリの低電圧下ならびに温度変化による誤動作を防止し、読み出しマージンを向上し、かつ、論理判定に必要なリファレンス電圧を生成する必要が無く、不適切なリファレンス電圧生成に伴う読み出しマージンの低下を回避する抵抗変化型メモリの読み出し回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成すべく、本発明の抵抗変化型メモリカウンタベース読み出し回路は、抵抗変化型メモリセルの読み出しノードを介して並列に接続される負性抵抗回路と、負性抵抗回路と並列に接続され、電源電圧を共通とする昇圧負荷回路と、抵抗変化型メモリセルを構成する可変抵抗素子と、負荷抵抗回路に流れる電流により変化する読み出しノードの電圧に基づいて、抵抗変化型メモリセルに保持されているデータ論理を判定する判定回路と、から構成される。
そして、上記の判定回路はリング・オシレータで構成され、読み出しノードの電圧をリング・オシレータの周波数に変換して、発振回数をカウントすることにより、抵抗変化型メモリセルに保持されているデータ論理を判定する。
読み出しノードの電圧をリング・オシレータの周波数に変換することから、電位での比較で論理判定をするのでは無く、発振数というデジタル値の比較で論理判定を行うことから、従来のようなセンスアンプが不要となる。また、発振数というデジタル値で読み出し後の演算が可能であるため、リファレンスの値を算術で生成することが可能である。
【００１８】
ここで、昇圧負荷回路は、回路に流れる電流量を段階的に小さい電流量から大きい電流量に切り替え可能な構成とされることが好ましい。昇圧負荷回路は、負性抵抗回路と並列に接続され、電源電位ＶＤＤを共通とする。昇圧負荷回路は、具体的にはｎＭＯＳトランジスタで構成され、ｎＭＯＳトランジスタのゲート端子はデータの読み出し開始時にＯＮになる。昇圧負荷回路を設けることにより、負性抵抗回路による負荷線に昇圧負荷回路による負荷線を足し合わせることができるため、読み出し回路の読み出し動作を行う際に、電圧を０から上昇できる。ｎＭＯＳトランジスタのゲート端子には、電源電位よりも昇圧された電圧を印加することで、ｎＭＯＳトランジスタのゲート電位とソース電位の差が大きくなり、ｎＭＯＳトランジスタの閾値電圧変動の影響が小さくでき、プロセスばらつきの変動に強い。
上記の昇圧負荷回路を、回路に流れる電流量を段階的に小さい電流量から大きい電流量に切り替え可能な構成とすることによりダイナミックな負荷線を実現する。
【００１９】
昇圧負荷回路の一態様としては、同サイズのｎＭＯＳトランジスタが複数個並列に接続され、各々のｎＭＯＳトランジスタのゲートスイッチを順次オンすることにより、回路に流れる電流量を段階的に変化させる回路構成とされる。
また、昇圧負荷回路の他の態様としては、異なるサイズのｎＭＯＳトランジスタが複数個並列に接続され、各々のｎＭＯＳトランジスタのゲートスイッチをオン・オフ制御することにより、回路に流れる電流量を段階的に変化させる回路構成とされる。
【００２０】
ここで、本発明の抵抗変化型メモリカウンタベース読み出し回路において、上記の負性抵抗回路と並列に接続される非動作時バイアス電流抑制スイッチを更に備えることがより好ましい。
非動作時バイアス電流抑制スイッチを設けることにより、読み出し動作をしない場合の電力の消費を無くすことができる。非動作時バイアス電流抑制スイッチは、例えば、インバータ（ＮＯＴ回路）とｎＭＯＳトランジスタで構成でき、ｎＭＯＳトランジスタのゲート回路にインバータが接続されることにより実現できる。
【００２１】
また、本発明の抵抗変化型メモリカウンタベース読み出し回路において、抵抗変化型メモリセルと負性抵抗回路を接続する配線上にクランプ用スイッチ回路を更に備えることがより好ましい。
クランプ用スイッチ回路を設けることにより、抵抗変化型メモリセルに大きな電流が流れないようにすることができ、誤書き込み発生を防止できる。クランプ用スイッチ回路は、例えば、ｎＭＯＳトランジスタを抵抗変化型メモリセルと負性抵抗回路を接続するライン上に設けることにより実現できる。
【００２２】
ここで、ＷＬ昇圧電位とは、ワードライン（ＷＬ）に印加される昇圧された電位である。例えば、チャージポンプ回路等を用いて、電源電位からＷＬ昇圧電位を生成する。なお、メモリセル内のｎＭＯＳトランジスタ（アクセストランジスタ）の低電源電圧動作において、ゲート電位とソース電位の差が大きいほどトランジスタの閾値電圧変動の影響が小さくなりプロセスばらつきに対する耐性が向上できる。また、アクセストランジスタのゲート電位を昇圧することでトランジスタサイズを小さくでき、ひいてはメモリセル面積を小さくできるので、ワードライン（ＷＬ）の昇圧は好適である。
【００２３】
また、本発明の抵抗変化型メモリカウンタベース読み出し回路の判定回路において、データ論理の判定に用いる閾値は、リファレンスとなるメモリセル（Reference cell）に対して、低抵抗状態のリング・オシレータの発振数と、高抵抗状態のリング・オシレータの発振数とを予め取得し、取得した両発振数をパラメータとする算術平均を含む算術演算結果の値であることが好適である。
リング・オシレータの発振数はデジタル値であり、デジタル値で読み出し後の算術演算が可能である。そのため、データの論理判定の閾値を算術演算で生成することができる。
リファレンスとなるメモリセルに対して本発明の読み出し回路を用いて、低抵抗状態のリング・オシレータの発振数、高抵抗状態のリング・オシレータの発振数を求める。そして、両発振数をパラメータとして、例えば算術平均を行って、結果のカウント値を閾値に設定する。抵抗変化型メモリセルの個々のメモリセルが、設定した閾値よりも大きなカウント値であれば“０”、閾値よりも小さなカウント値であれば“１”と論理判定する。
なお、算術平均以外の算術演算を用いても構わない。また、リファレンスとなるメモリセルのカウント値の分布統計情報を加味して閾値を設定することも可能である。
【発明の効果】
【００２４】
本発明の抵抗変化型メモリカウンタベース読み出し回路によれば、抵抗値に応じてデータを保持するメモリセルを有する抵抗変化型メモリの低電圧下での誤動作を防止し、読み出しマージンを向上できると共に、従来のような電位での比較で論理判定をするのでは無く、発振数というデジタル値の比較で論理判定を行うことで、センスアンプが不要となり、デジタル値で読み出し後の演算が可能で、リファレンスの値を算術で生成することができるといった効果がある。
【図面の簡単な説明】
【００２５】
【図１】本発明の抵抗変化型メモリカウンタベース読み出し回路の基本構成
【図２】実施例１の抵抗変化型メモリカウンタベース読み出し回路の回路説明１
【図３】実施例１の抵抗変化型メモリカウンタベース読み出し回路の回路説明２
【図４】昇圧負荷回路の構成例（１）
【図５】昇圧負荷回路の構成例（２）
【図６】昇圧負荷回路の構成例（３）
【図７】昇圧負荷を１６段階に切り替えた時のダイナミック負荷線；（ａ）はＴＴコーナー（２５℃）；（ｂ）はＳＳコーナー（−２０℃）
【図８】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＴＴコーナー：−２０℃）
【図９】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＴＴコーナー：２５℃）
【図１０】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＴＴコーナー：１００℃）
【図１１】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＦＦコーナー：−２０℃）
【図１２】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＦＦコーナー：２５℃）
【図１３】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＦＦコーナー：１００℃）
【図１４】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＦＳコーナー：−２０℃）
【図１５】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＦＳコーナー：２５℃）
【図１６】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＦＳコーナー：１００℃）
【図１７】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＳＦコーナー：−２０℃）
【図１８】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＳＦコーナー：２５℃）
【図１９】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＳＦコーナー：１００℃）
【図２０】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＳＳコーナー：−２０℃）
【図２１】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＳＳコーナー：２５℃）
【図２２】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの発振状態を示すグラフ（ＳＳコーナー：１００℃）
【図２３】実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの各プロセスコーナーの発振カウント数の比較表
【図２４】実施例１の抵抗変化型メモリの読み出し回路における論理判定の説明図
【図２５】従来の読み出し回路（先行技術）
【図２６】提案中の読み出し回路（先行技術）
【図２７】提案中の読み出し回路と従来の読み出し回路の負荷線１（ＴＴコーナー）
【図２８】提案中の読み出し回路と従来の読み出し回路の負荷線２（ＴＴコーナー）
【図２９】提案中の読み出し回路と従来の読み出し回路の負荷線（２５℃）
【図３０】提案中の読み出し回路と従来の読み出し回路の負荷線（１２５℃）
【図３１】リング・オシレータの回路構成の変形例１
【図３２】リング・オシレータの回路構成の変形例２
【図３３】リング・オシレータの回路構成の変形例３
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【実施例１】
【００２７】
図１を参照して、本発明の抵抗変化型メモリカウンタベース読み出し回路の基本構成について説明する。抵抗変化型メモリの読み出しノード（Ｓ）の電圧を、リング・オシレータ３の周波数に変換して、発振数をカウンタ回路１２でカウントすることにより抵抗変化型メモリセルに保持されているデータ論理を判定する。
リング・オシレータ３は、一個のＮＡＮＤ回路と偶数個のインバータを直列に接続し、最終段のインバータの出力をＮＡＮＤ回路にフィードバック入力した構成をとる。また、それぞれのＮＡＮＤ及びインバータは電源側ソース端子にｐＭＯＳトランジスタのドレイン端子が接続されており、これらトランジスタのソース端子は電源電位となる。
【００２８】
つまりｐＭＯＳトランジスタを２段積みにしたリング・オシレータ３の上部のｐＭＯＳのゲート端子を読み出しノードＳに接続することにより、リング・オシレータが発振する。このリング・オシレータ３を“０”状態及び“１”状態のリファレンスセル、読み出し対象のメモリセルにそれぞれ接続して、発振数をカウントする。“０”状態及び“１”状態のリファレンスセルの発振数から算術生成されたリファレンス値と読み出し対象セルの発振数を比較することで読み出しを行う。
【００２９】
すなわち、読み出しノードの電圧をリング・オシレータの周波数に変換して、発振回数をカウントし、算術生成されたリファレンス値と読み出し対象セルの発振数を比較することにより、抵抗変化型メモリセルに保持されているデータ論理を判定する。
従来のように、電位での比較で論理判定をするのでは無く、発振数というデジタル値の比較で論理判定を行うことから、従来のようなセンスアンプが不要となり、リファレンスの値を算術で生成することができる。
【００３０】
次に、図２を参照して、本実施例の抵抗変化型メモリカウンタベース読み出し回路の構成について説明する。
本実施例の抵抗変化型メモリカウンタベース読み出し回路は、負性抵抗回路１と、昇圧負荷回路２と、リング・オシレータ３と、カウンタ回路１２と、クランプトランジスタ５から構成される。なお、クランプトランジスタ５の有無は、抵抗素子の読み出し性能に依存する。そのため、クランプトランジスタ５が必ずしも必要というものではない。
負性抵抗回路１は、抵抗変化型メモリセル１０の読み出しノード（Ｓ）を介して昇圧負荷回路２と並列に接続される。
【００３１】
また、昇圧負荷回路２は、負性抵抗回路１と並列に接続され、電源電位ＶＤＤを共通とする。昇圧負荷回路２は、具体的にはｎＭＯＳトランジスタで構成される。ｎＭＯＳトランジスタのゲート端子は、“Ｒｅａｄ
Ｅｎａｂｌｅ”信号ラインと接続される。読み出し開始時に“Ｒｅａｄ Ｅｎａｂｌｅ”信号ラインがＯＮになる。昇圧負荷回路２を設けることにより、上述した通り、負性抵抗回路１による負荷線に昇圧負荷回路２による負荷線を足し合わせることができるため、抵抗変化型メモリセル１０の読み出し回路の読み出し動作を行う際に、電圧が０から上昇する。
なお、この“Ｒｅａｄ
Ｅｎａｂｌｅ”信号ラインには、電源電位ＶＤＤよりも昇圧された電圧を印加することが好適である。
【００３２】
また、図３のように、非動作時バイアス電流抑制スイッチ４を設けてもよい。非動作時バイアス電流抑制スイッチ４は、負性抵抗回路１と並列に接続され、読み出し動作をしない場合の電力の消費を無くす機能を果たす。具体的には、インバータ（ＮＯＴ回路）とｎＭＯＳトランジスタで構成され、ｎＭＯＳトランジスタのゲート回路にインバータが接続されている。“Ｒｅａｄ
Ｅｎａｂｌｅ”信号ラインがＯＦＦになった場合、ノード（Ｓ）は接地電位になる。
【００３３】
また、クランプトランジスタ５は、抵抗変化型メモリセル１０に大きな電流が流れないようにするために設けられ、具体的には、ノード（Ｓ）に接続されるビットライン（ＢＬ）にｎＭＯＳトランジスタを設ける場合が多い（必ずしも必要というものではない）。
【００３４】
図２や図３の回路構成によれば、負性抵抗回路１による負荷線と昇圧負荷回路２による負荷線を足し合わせることになり、抵抗変化型メモリの可変抵抗素子が低抵抗状態にある場合の読み出し安定電位と、可変抵抗素子が高抵抗状態にある場合の読み出し安定電位との電位差を大きくすることができる。
【００３５】
また、読み出しノード（Ｓ）の電圧をリング・オシレータの周波数に変換して、カウンタ回路１２で発振回数をカウントすることにより、抵抗変化型メモリセルに保持されているデータ論理を判定することから、従来のようなセンスアンプが不要となる。また、発振数というデジタル値で読み出し後の演算が可能であるため、リファレンスの値を算術で生成することが可能になる。
【００３６】
図２を参照して、負性抵抗回路の構成を説明する。負性抵抗回路は、一対のｐＭＯＳトランジスタ（Ｐ１，Ｐ２）と、ｎＭＯＳトランジスタＮ１から成る。ｐＭＯＳトランジスタＰ１は、ソースが電源電位ＶＤＤに接続され、ゲートおよびドレインが互いに接続されている。また、ｐＭＯＳトランジスタＰ２は、ソースが電源電位ＶＤＤに接続され、ゲートがｐＭＯＳトランジスタＰ１のゲートに接続され、ドレインがノード（Ｓ）に接続されている。
また、ｎＭＯＳトランジスタＮ１は、ソースが接地され、ゲートがノード（Ｓ）に接続され、ドレインがｐＭＯＳトランジスタＰ１のドレインに接続されている。
【００３７】
次に、図４〜６を参照して、昇圧負荷回路の構成例について説明する。
図４〜６に示す昇圧負荷回路は、回路に流れる電流量を段階的に小さい電流量から大きい電流量に切り替えることができる。
図４に示す昇圧負荷回路では、電流駆動能力比（Drive capability ratio）が等しいｎＭＯＳトランジスタが１６個並列に接続されている。１６個のｎＭＯＳトランジスタのゲートスイッチを順次オンすることにより、回路に流れる電流量を１６段階に変化させることが可能である。
また、図５に示す昇圧負荷回路では、４種類の異なる電流駆動能力比（Drive capability ratio）のｎＭＯＳトランジスタが４個並列に接続されている。４種類の電流駆動能力比は、１，２，４，８としている。これらの４個のｎＭＯＳトランジスタのゲートスイッチをオン・オフ制御することにより、回路に流れる電流量が１６通りになり１６段階に変化させることが可能である。
また、図６に示す昇圧負荷回路では、異なる電流駆動能力比のｎＭＯＳトランジスタが２個並列に接続されている。２個のｎＭＯＳトランジスタの電流駆動能力比は、１と１５といったように大きな差を設けている。電流駆動能力比の大きな差の２個のｎＭＯＳトランジスタのゲートスイッチを緩やかに順次オンすることにより、回路に流れる電流量を緩やかな変化で２段階に変化させることが可能である。
【００３８】
図７は、昇圧負荷を１６段階に切り替えた時のダイナミック負荷線を示している。図７（ａ）はＴＴコーナー（２５℃）の負荷線であり、図７（ｂ）はＳＳコーナー（−２０℃）の負荷線である。
昇圧負荷を多段階に切り替えることで、図７（ａ），（ｂ）に示すように、低抵抗状態と高抵抗状態の間のウィンドウを動的（ダイナミック）に負荷線が通るように負荷特性を時間的に変化させることが可能である。
背景技術で述べたように、高温（１２５℃）に温度変化した場合に、同じ負荷線を用いたのでは、負荷特性制御が困難であるとしていたが、昇圧負荷を時間的に切り替えることで、いずれかのタイミングで低抵抗状態と高抵抗状態の間のウィンドウを負荷線が通るように調整が図れることになる。
【００３９】
図８〜２２は、実施例１の抵抗変化型メモリの読み出し回路のＴＴコーナー，ＦＦコーナー，ＦＳコーナー，ＳＦコーナー，ＳＳコーナーについて、それぞれ−２０℃、２５℃、１００℃の温度条件における低抵抗状態及び高抵抗状態のリング・オシレータの発振の様子を示している。
ＴＴコーナー，ＦＦコーナー，ＦＳコーナー，ＳＦコーナー，ＳＳコーナーは、以下のようなプロセスコーナーである。
・ＴＴコーナーは、ｎＭＯＳトランジスタの閾値電圧が典型的(Typical)な値で、ｐＭＯＳトランジスタの閾値電圧が典型的(Typical)な値をいう。
・ＦＦコーナーは、ｎＭＯＳトランジスタの閾値電圧が典型的な値よりも低く，ｐＭＯＳトランジスタの閾値電圧の絶対値も典型的な値よりも低い値をいう。
・ＦＳコーナーは、ｎＭＯＳトランジスタの閾値電圧が典型的な値よりも低く、ｐＭＯＳトランジスタの閾値電圧の絶対値は典型的な値よりも高い値をいう。
・ＳＦコーナーは、ｎＭＯＳトランジスタの閾値電圧が典型的な値よりも高く、ｐＭＯＳトランジスタの閾値電圧の絶対値は典型的な値よりも低い値をいう。
・ＳＳコーナーは、ｎＭＯＳトランジスタの閾値電圧が典型的な値よりも高く、ｐＭＯＳトランジスタの閾値電圧の絶対値も典型的な値よりも高い値をいう。
【００４０】
図８〜２２から、プロセスコーナーが変化しても、低抵抗状態のリング・オシレータの発振数と高抵抗状態のリング・オシレータの発振数とで、カウント値の差が明らかに確認できる。
全てのプロセスコーナー及び温度において、ダイナミックに負荷線を変えることにより、時間的に低抵抗状態の読み出しノード（Ｓ）の電圧と高抵抗状態の読み出しノード（Ｓ）の電圧の間に差分を出すことができており、これによりリング・オシレータの出力波形の発振回数に差分を与えている。
【００４１】
図２３は、実施例１の抵抗変化型メモリの読み出し回路におけるリング・オシレータの各プロセスコーナーの発振カウント数の比較表である。全てのプロセスコーナーの−２０℃、２５℃、１００℃の温度条件下で、高抵抗状態（７ｋΩ）と低抵抗状態（３．５ｋΩ）の区別が可能になっていることがわかる。
【００４２】
図２４を参照して、本実施例の抵抗変化型メモリの読み出し回路における論理判定について説明する。
まずリファレンスとなるメモリセル（Reference cell）に対して読み出し回路を用いて、発振数を求める。“低抵抗状態＝０”状態（３ＫΩ）の際のリング・オシレータの発振数が２３９、“高抵抗状態＝１”状態（７．５ＫΩ）の際のリング・オシレータの発振数が１８０であったとする。この場合、例えば算術平均、（２３９＋１８０）／２＝２０９．５のカウント値を閾値に設定し、抵抗変化型メモリセル（MRAM cell array）の個々のメモリセルが、閾値よりも大きなカウント値であれば“０”、閾値よりも小さなカウント値であれば“１”と論理判定する。
なお、上記の説明では、リファレンスとなるメモリセルの低抵抗状態のリング・オシレータの発振数と高抵抗状態のリング・オシレータの発振数との中間値を閾値としているが、リファレンスとなるメモリセルのカウント値の分布統計情報を加味して閾値を設定することも可能である。
【００４３】
（その他の実施例）
・リング・オシレータのバリエーション（変形例）について説明する。図３１〜３３は、上記実施例におけるリング・オシレータの回路構成の変形例を示している。いずれの場合も低抵抗状態と高抵抗状態で発振数が異なる。
上記実施例のリング・オシレータ、並びに、図３１〜３３に示す構成のリング・オシレータにおけるＮＡＮＤ回路を、ＮＯＲ回路にしても構わない。
【産業上の利用可能性】
【００４４】
本発明は、ＭＲＡＭやＲｅＲＡＭ等の抵抗変化型メモリの読み出し回路に有用である。
【符号の説明】
【００４５】
１  負性抵抗回路
２  昇圧負荷回路
３  リング・オシレータ
４  非動作時バイアス電流抑制回路
５  クランプトランジスタ
８  アクセストランジスタ
９  可変抵抗素子
１０  抵抗変化型メモリセル
１２  カウンタ回路
ＷＬ        ワードライン
ＶＤＤ      電源電位
ＭＴＪ      ＭＴＪ（Magnetic Tunneling Junction）素子
ＯＳＯＵＴ  リング・オシレータ出力
Ｓ          読み出しノード
ＳＡ        センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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