(57)【要約】【課題】表皮効果に起因する配線の電気抵抗及びインダクタンスの増加を低減する半導体モジュールを提供する。【解決手段】本発明の一実施形態に係る半導体モジュール１は、絶縁性を有する基板１０と、基板上に形成された第１及び第２の配線４０，５０と、第１及び第２の配線４０，５０にそれぞれ接続された第１及び第２の電極２１，２２（及び、３１，３２）を有するパワーデバイス用の複数の半導体装置２０（及び、３０）とを備え、第１及び第２の配線２１，２２（及び、３１，３２）のうちの少なくとも一方が、電流方向に沿った溝を有するか、もしくは、電流方向と交差する幅方向に分割されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁性を有する基板と、
前記基板上に形成された第１及び第２の配線と、
前記第１及び第２の配線にそれぞれ接続された第１及び第２の電極を有するパワーデバイス用の複数の半導体装置と、
を備え、
前記第１及び第２の配線のうちの少なくとも一方が、電流方向に沿った溝を有するか、もしくは、前記電流方向と交差する幅方向に分割されている、
半導体モジュール。
【請求項２】
前記溝の幅、もしくは、前記幅方向に分割された分割配線の間隔が、０．０１ｍｍ〜０．５ｍｍである、請求項１に記載の半導体モジュール。
【請求項３】
前記複数の半導体装置それぞれの材料が、ワイドバンドギャップ半導体を含む、請求項１又は２に記載の半導体モジュール。
【請求項４】
前記第１及び第２の配線のうちの少なくとも一方が、前記溝によって分割された複数の分割配線、もしくは、前記幅方向に分割された複数の分割配線を有し、
前記複数の半導体装置それぞれにおける前記第１及び第２の電極のうちの少なくとも一方が、前記第１及び第２の配線のうちの対応の配線における前記複数の分割配線の全てに接続されている、
請求項１〜３の何れか１項に記載の半導体モジュール。
【請求項５】
前記第１及び第２の配線のうちの少なくとも一方が、前記溝によって分割された複数の分割配線、もしくは、前記幅方向に分割された複数の分割配線を有し、
前記複数の半導体装置それぞれにおける前記第１及び第２の電極のうちの少なくとも一方が、前記第１及び第２の配線のうちの対応の配線における前記複数の分割配線のうちの何れかに選択的に接続されている、
請求項１〜３の何れか１項に記載の半導体モジュール。
【請求項６】
前記複数の半導体装置それぞれにおける前記第１及び第２の電極のうちの少なくとも一方と、前記第１及び第２の配線のうちの対応の配線における前記複数の分割配線のうちの選択されない分割配線との間に配置された絶縁膜を更に備える、請求項５に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュールに関する。
【背景技術】
【０００２】
基板上に半導体装置（半導体チップ）を搭載した半導体モジュールが知られている。この種の半導体モジュールは、インバータ等のパワーデバイスにおけるスイッチング素子として用いられることがあり、大容量（大電流）、低損失であることが望まれる。
【０００３】
低損失の観点から、半導体装置の材料として、Ｓｉに比べて低損失であるＳｉＣが注目されている。しかしながら、現時点では、ＳｉＣは、大容量化（大電流化）が困難である。
【０００４】
この点に関し、特許文献１には、複数の小容量のＳｉＣ半導体装置を並列に接続することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−９５６７０号公報
【特許文献２】特開２０１１−２５４０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、パワーデバイスのスイッチングに起因する高周波電流が、半導体装置を接続するための基板上の配線に流れると、表皮効果に起因して配線の電気抵抗及びインダクタンスが増加してしまう。
【０００７】
そこで、本発明は、表皮効果に起因する配線の電気抵抗及びインダクタンスの増加を低減する半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体モジュールは、絶縁性を有する基板と、基板上に形成された第１及び第２の配線と、第１及び第２の配線にそれぞれ接続された第１及び第２の電極を有するパワーデバイス用の複数の半導体装置とを備え、第１及び第２の配線のうちの少なくとも一方が、電流方向に沿った溝を有するか、もしくは、電流方向と交差する幅方向に分割されている。
【０００９】
この半導体モジュールによれば、配線の表面積が増加するので、表皮効果に起因する配線の電気抵抗及びインダクタンスの増加を低減することができる。
【００１０】
上記した溝の幅、もしくは、上記した幅方向に分割された分割配線の間隔が、０．０１ｍｍ〜０．５ｍｍであってもよい。
【００１１】
また、上記した複数の半導体装置それぞれの材料が、ワイドバンドギャップ半導体を含んでいてもよい。
【００１２】
また、上記した第１及び第２の配線のうちの少なくとも一方が、溝によって分割された複数の分割配線、もしくは、幅方向に分割された複数の分割配線を有し、複数の半導体装置それぞれにおける第１及び第２の電極のうちの少なくとも一方が、第１及び第２の配線のうちの対応の配線における複数の分割配線の全てに接続されていてもよい。
【００１３】
また、上記した第１及び第２の配線のうちの少なくとも一方が、溝によって分割された複数の分割配線、もしくは、前記幅方向に分割された複数の分割配線を有し、複数の半導体装置それぞれにおける第１及び第２の電極のうちの少なくとも一方が、第１及び第２の配線のうちの対応の配線における複数の分割配線のうちの何れかに選択的に接続されていてもよい。
【００１４】
配線を分割する場合、分割配線ごとに電流の大きさがばらつく可能性があるが、この構成によれば、各分割配線に流れる電流を均一化することができる。その結果、配線の電気抵抗及びインダクタンスの増加をより低減することができる。
【００１５】
また、複数の半導体装置を並列接続する場合、これらの半導体装置の配置順序や電気特性ばらつき等に起因して、それぞれの半導体装置に流れる電流の大きさがばらつく可能性があるが、この構成によれば、各半導体装置への電流の大きさを均等に分割することができる。
【００１６】
また、上記した半導体モジュールは、複数の半導体装置それぞれにおける第１及び第２の電極のうちの少なくとも一方と、第１及び第２の配線のうちの対応の配線における複数の分割配線のうちの選択されない分割配線との間に配置された絶縁膜を更に備える形態であってもよい。
【発明の効果】
【００１７】
本発明によれば、表皮効果に起因する配線の電気抵抗及びインダクタンスの増加を低減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態に係る半導体モジュールの平面図である。
【図２】図１に示す半導体モジュールのII−II線に沿った断面図である。
【図３】第１の実施形態の半導体モジュールにおける配線電流において、表皮効果の影響を模式的に示す図である。
【図４】本発明の第２の実施形態に係る半導体モジュールの平面図である。
【図５】図４に示す半導体モジュールのV−V線に沿った断面図である。
【図６】本発明の変形例に係る半導体モジュールの断面図である。
【図７】従来の半導体モジュールの平面図である。
【図８】図７に示す半導体モジュールのVIII−VIII線に沿った断面図である。
【図９】従来の半導体モジュールにおける配線電流において、表皮効果の影響を模式的に示す図である。
【図１０】パワーデバイスの一例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］
【００２０】
図１は、本発明の第１の実施形態に係る半導体モジュールの平面図であり、図２は、図１に示す半導体モジュールのII−II線に沿った断面図である。図１及び図２に示す半導体モジュール１は、基板１０と、８つのトランジスタチップ（半導体装置）２０と、２つのダイオードチップ（半導体装置）３０とを備えている。
【００２１】
基板１０は、絶縁性を有し、一方の主面上に第１〜第３の配線４０，５０，６０が形成されている。基板１０の材料の例は、アルミナ等のセラミックを含む。また、第１〜第３の配線４０，５０，６０の材料の例は、銅又は銅合金等の金属を含み、その表面にはニッケルメッキコーディングが施されていてもよい。また、基板１０の一方の主面上には、より具体的には第１の配線４０上には、８つのトランジスタチップ２０と２つのダイオードチップ３０とが、第１の配線４０の長手方向に並んで搭載されている。
【００２２】
トランジスタチップ２０の例は、バイポーラトランジスタ、ＭＯＳＦＥＴ（Metal OxideSemiconductor Field Effect Transistor）、ＩＧＢＴ（InsulatedGate Bipolar Transistor）等のトランジスタを含む。
【００２３】
トランジスタチップ２０及びダイオードチップ３０の材料の例は、ワイドバンドギャップ半導体、Ｓｉ（Silicon）その他の半導体を含む。ワイドバンドギャップ半導体は、Ｓｉのバンドギャップよりも大きいバンドギャップを有する。ワイドバンドギャップ半導体の例は、ＳｉＣ（Silicon Carbide）、ＧａＮ（Gallium Nitride）、ダイヤモンドを含む。
以下では、トランジスタチップ２０として、ＳｉＣからなるＭＯＳＦＥＴを用いた場合を例示する。
【００２４】
トランジスタチップ２０は、表面側にソース電極（第２の電極）２２及びゲート電極２３を有しており、裏面側にドレイン電極（第１の電極）２１を有している。トランジスタチップ２０は、裏面が基板１０と対向するように、基板１０上に表面実装されている。
【００２５】
具体的には、トランジスタチップ２０のドレイン電極２１は、ペースト半田を用いて、第１の配線４０に接続されている。一方、トランジスタチップ２０のソース電極２２及びゲート電極２３は、ボンディングワイヤを用いて、第２の配線５０及び第３の配線６０にそれぞれ接続されている。
【００２６】
ダイオードチップ３０は、一方の主面側にアノード電極（第２の電極）３２を有しており、他方の主面側にカソード電極（第１の電極）３１を有している。ダイオードチップ３０は、他方の主面が基板１０と対向するように、基板１０上に表面実装されている。
【００２７】
具体的には、ダイオードチップ３０のカソード電極３１は、ペースト半田を用いて、第１の配線４０に接続されている。一方、ダイオードチップ３０のアノード電極３２は、ボンディングワイヤを用いて、第２の配線５０に接続されている。
【００２８】
次に、第１及び第２の配線４０，５０、及び、これらの配線４０，５０と半導体チップ２０，３０との接続方法について詳細に説明する。
【００２９】
第１の配線４０は、電流が流れる長手方向（以下、電流方向という。）と交差する幅方向に分割された４つの分割配線４１〜４４を有する。これらの分割配線４１〜４４における隣り合う分割配線の離間間隔ｄは、約０．０１ｍｍ〜０．５ｍｍであることが好ましく、より好ましくは約０．１ｍｍ〜０．２ｍｍである。なお、分割配線の離間間隔が０．５ｍｍを超えると、配線の断面積の低下に起因する電気抵抗の増加が無視できなくなる。
【００３０】
同様に、第２の配線５０は、電流方向と交差する幅方向に分割された４つの分割配線５１〜５４を有する。これらの分割配線５１〜５４における隣り合う分割配線の離間間隔ｄは、約０．０１ｍｍ〜０．５ｍｍであることが好ましく、より好ましくは約０．１ｍｍ〜０．２ｍｍである。
【００３１】
このような分割配線は、例えば、配線パターンをエッチングにより分割することで作製可能である。換言すれば、このような分割配線は、例えば、エッチングマスク形状により作成可能である。
【００３２】
そして、各トランジスタチップ２０におけるドレイン電極２１は、対応の第１の配線４０における４つの分割配線４１〜４４の全てに接続されており、各トランジスタチップ２０におけるソース電極２２は、対応の第２の配線５０における４つの分割配線５１〜５４の全てに接続されている。また、各ダイオードチップ３０におけるカソード電極３１は、対応の第１の配線４０における４つの分割配線４１〜４４の全てに接続されており、各ダイオードチップ３０におけるアノード電極３２は、対応の第２の配線５０における４つの分割配線５１〜５４の全てに接続されている。
【００３３】
次に、従来の半導体モジュールと比較しつつ、本実施形態の半導体モジュールの利点を説明する。図７は、従来の半導体モジュールの平面図であり、図８は、図７に示す半導体モジュールのVIII−VIII線に沿った断面図である。図７及び図８に示す従来の半導体モジュール１Ｘは、第１及び第２の配線が分割されていない点で、具体的には、第１及び第２の配線４０，５０に代えて非分割の第１及び第２の配線４０Ｘ，５０Ｘを備える点で、第１の実施形態の半導体モジュール１と相違している。
【００３４】
この種の半導体モジュール１Ｘは、図１０に示すインバータ等のパワーデバイスにおけるスイッチング素子１００として用いられることがあり、大容量（大電流）、低損失であることが望まれる。
【００３５】
低損失の観点から、半導体チップ２０，３０の材料として、Ｓｉに比べて低損失であるＳｉＣが注目されている。しかしながら、現時点では、ＳｉＣは、大容量化（大電流化）が困難である。この点に関し、半導体モジュール１Ｘは、複数の小容量のＳｉＣ半導体チップ２０，３０を並列に接続することにより、大容量化（大電流化）を実現している。
【００３６】
しかしながら、この半導体モジュール１Ｘでは、パワーデバイスのスイッチングに起因する高周波電流が、半導体チップ２０，３０を接続するための配線４０Ｘ，５０Ｘに流れると、表皮効果に起因して配線の電気抵抗及びインダクタンスが増加してしまう。
【００３７】
例えば、スイッチング動作時、数ｎｓｅｃから数μｓｅｃの時間で電流が０Ａから半導体素子の定格電流（数Ａ〜数百Ａ）まで急峻に変動することとなり、その周波数はＭＨｚ〜ＧＨｚオーダーになる。このような周波数領域では、図９に示すように、表皮効果によって、電流が配線導体の中心部を流れず、配線導体表面に集中する。この表皮効果により、配線の電気抵抗及びインダクタンスが増加してしまうこととなる。
【００３８】
しかしながら、この第１の実施形態の半導体モジュール１によれば、第１及び第２の配線４０，５０それぞれが、電流方向と交差する幅方向に分割されているので、図３に示すように配線の表面積が増加し、表皮効果に起因する配線の電気抵抗及びインダクタンスの増加を低減することができる。
［第２の実施形態］
【００３９】
図４は、本発明の第２の実施形態に係る半導体モジュールの平面図であり、図５は、図４に示す半導体モジュールのV−V線に沿った断面図である。図４及び図５に示す半導体モジュール１Ａでは、半導体モジュール１に対して、主に、半導体チップ２０，３０と配線４０，５０における分割配線４１〜４４，５１〜５４との接続方法が異なっている。
【００４０】
具体的には、８つのトランジスタチップ２０のうちの２つのトランジスタチップ２０におけるドレイン電極（第１の電極）２１は、対応の第１の配線４０における４つの分割配線４１〜４４のうちの分割配線４１に選択的に接続されており、これらのトランジスタチップ２０におけるソース電極（第２の電極）２２は、対応の第２の配線５０における４つの分割配線５１〜５４のうちの分割配線５１に選択的に接続されている。
【００４１】
また、他の２つのトランジスタチップ２０におけるドレイン電極２１は、対応の第１の配線４０における４つの分割配線４１〜４４のうちの分割配線４２に選択的に接続されており、これらのトランジスタチップ２０におけるソース電極２２は、対応の第２の配線５０における４つの分割配線５１〜５４のうちの分割配線５２に選択的に接続されている。
【００４２】
また、更に他の２つのトランジスタチップ２０におけるドレイン電極２１は、対応の第１の配線４０における４つの分割配線４１〜４４のうちの分割配線４３に選択的に接続されており、これらのトランジスタチップ２０におけるソース電極２２は、対応の第２の配線５０における４つの分割配線５１〜５４のうちの分割配線５３に選択的に接続されている。
【００４３】
また、残りの２つのトランジスタチップ２０におけるドレイン電極２１は、対応の第１の配線４０における４つの分割配線４１〜４４のうちの分割配線４４に選択的に接続されており、これらのトランジスタチップ２０におけるソース電極２２は、対応の第２の配線５０における４つの分割配線５１〜５４のうちの分割配線５４に選択的に接続されている。
【００４４】
一方、２つのダイオードチップ３０のうちの一方におけるカソード電極（第１の電極）３１は、対応の第１の配線４０における４つの分割配線４１〜４４のうちの分割配線４１，４２に選択的に接続されており、このダイオードチップ３０におけるアノード電極（第２の電極）３２は、対応の第２の配線５０における４つの分割配線５１〜５４のうちの分割配線５１，５２に選択的に接続されている。
【００４５】
また、２つのダイオードチップ３０のうちの他方におけるカソード電極３１は、対応の第１の配線４０における４つの分割配線４１〜４４のうちの分割配線４３，４４に選択的に接続されており、このダイオードチップ３０におけるアノード電極３２は、対応の第２の配線５０における４つの分割配線５１〜５４のうちの分割配線５３，５４に選択的に接続されている。
【００４６】
なお、各トランジスタチップ２０におけるドレイン電極２１と、対応の第１の配線４０における４つの分割配線４１〜４４のうちの選択されない分割配線との間には、絶縁膜７０が配置されており、同様に、各ダイオードチップ３０におけるカソード電極３１と、対応の第１の配線４０における４つの分割配線４１〜４４のうちの選択されない分割配線との間には、絶縁膜７０が配置されている。
【００４７】
具体的には、分割配線４１に選択的に接続された２つのトランジスタチップ２０におけるドレイン電極２１と、選択されなかった分割配線４２，４３，４４との間には、絶縁膜７０が配置されており、分割配線４２に選択的に接続された２つのトランジスタチップ２０におけるドレイン電極２１と、選択されなかった分割配線４１，４３，４４との間には、絶縁膜７０が配置されている。また、分割配線４３に選択的に接続された２つのトランジスタチップ２０におけるドレイン電極２１と、選択されなかった分割配線４１，４２，４４との間には、絶縁膜７０が配置されており、分割配線４４に選択的に接続された２つのトランジスタチップ２０におけるドレイン電極２１と、選択されなかった分割配線４１，４２，４３との間には、絶縁膜７０が配置されている。
【００４８】
また、分割配線４１，４２に選択的に接続されたダイオードチップ３０におけるカソード電極３１と、選択されなかった分割配線４３，４４との間には、絶縁膜７０が配置されており、分割配線４３，４４に選択的に接続されたダイオードチップ３０におけるカソード電極３１と、選択されなかった分割配線４１，４２との間には、絶縁膜７０が配置されている。
【００４９】
この第２の実施形態の半導体モジュール１Ａでも、第１の実施形態の半導体モジュール１と同様の利点を得ることができる。
【００５０】
ところで、配線を分割する場合、分割配線ごとに電流の大きさがばらつく可能性があるが、この第２の実施形態の半導体モジュール１Ａによれば、各分割配線４１〜４４，５１〜５４に流れる電流を均一化することができる。その結果、配線の電気抵抗及びインダクタンスの増加をより低減することができる。
【００５１】
また、複数の半導体チップを並列接続する場合、これらの半導体チップの配置順序や電気特性ばらつき等に起因して、それぞれの半導体チップに流れる電流の大きさがばらつく可能性があるが、この第２の実施形態の半導体モジュール１Ａによれば、各半導体チップ２０，３０への電流の大きさを均等に分割することができる。
【００５２】
なお、この第２の実施形態の半導体モジュール１Ａにおける、半導体チップ２０，３０と配線４０，５０における分割配線４１〜４４，５１〜５４との接続方法は、複数の半導体チップ２０，３０を並列に接続する必要があるワイドバンドギャップ半導体チップに好適である。
【００５３】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、本実施形態では、配線を電流方向と交差する幅方向に分割する形態を例示したが、表面積を増やす程度に、図６に示すように、配線に溝を形成する形態であってもよい。
【００５４】
図６に示す変形例の半導体モジュール１Ｂは、半導体モジュール１において第１及び第２の配線４０，５０に代えて第１及び第２の配線４０Ｂ，５０Ｂを備える構成で第１の実施形態と異なっている。
【００５５】
第１の配線４０Ｂには、電流方向に沿って延びる溝Ａが形成されており、第１の配線４０Ｂは、溝Ａによって分割された４つの分割配線４１Ｂ〜４４Ｂを有する。これらの分割配線４１Ｂ〜４４Ｂにおける隣り合う分割配線の離間間隔ｄは、約０．０１ｍｍ〜０．５ｍｍであることが好ましく、より好ましくは約０．１ｍｍ〜０．２ｍｍである。
【００５６】
同様に、第２の配線５０Ｂには、電流方向に沿って延びる溝Ａが形成されており、第２の配線５０Ｂは、溝Ａによって分割された４つの分割配線５１Ｂ〜５４Ｂを有する。これらの分割配線５１Ｂ〜５４Ｂにおける隣り合う分割配線の離間間隔ｄは、約０．０１ｍｍ〜０．５ｍｍであることが好ましく、より好ましくは約０．１ｍｍ〜０．２ｍｍである。
【００５７】
この変形例の半導体モジュール１Ｂでも、第１の実施形態の半導体モジュール１と同様の利点を得ることができる。
【００５８】
また、本実施形態及び変形例では、第１の配線４０，４０Ｂにおける分割配線４１〜４４，４１Ｂ〜４４Ｂ、及び、第２の配線５０，５０Ｂにおける分割配線５１〜５４，５１Ｂ〜５４Ｂにおける隣り合う分割配線が離間している形態を例示したが、隣り合う分割配線が接していてもよい。例えば、接触表面に薄い酸化膜が自然形成されることにより、本実施形態及び変形例と同様の利点を得ることができる。
【００５９】
また、本実施形態及び変形例では、分割配線４１〜４４，４１Ｂ〜４４Ｂ、及び、分割配線５１〜５４，５１Ｂ〜５４Ｂにおける隣り合う分割配線の間の空間に、絶縁部材が配置されてもよい。
【００６０】
また、本実施形態及び変形例では、配線４０，４０Ｂ，５０，５０Ｂを４つに分割するか、もしくは、配線４０，４０Ｂ，５０，５０Ｂに３つの溝を形成する形態を例示したが、配線４０，４０Ｂ，５０，５０Ｂは２つ以上に分割されるか、もしくは、１つ以上の溝を有する形態であってもよい。
【００６１】
また、本実施形態及び変形例では、第１の配線４０，４０Ｂ及び第２の配線５０，５０Ｂの両方を分割するか、もしくは、これらの両方に溝を形成する形態を例示したが、第１の配線４０，４０Ｂ及び第２の配線５０，５０Ｂのうちの一方のみが分割されるか、もしくは、溝を有する形態であってもよい。
【００６２】
また、本実施形態では、半導体チップ（半導体装置）としてトランジスタチップ及びダイオードチップを備える形態を例示したが、本発明の特徴は、トランジスタチップのみを複数備える形態や、ダイオードチップのみを複数備える形態にも適用可能である。また、本発明の特徴は、半導体チップ（半導体装置）を２つ以上備える形態に適用可能である。
【符号の説明】
【００６３】
１，１Ａ，１Ｂ，１Ｘ…半導体モジュール、１０…基板、２０…トランジスタチップ（半導体チップ、半導体装置）、２１…ドレイン電極（第１の電極）、２２…ソース電極（第２の電極）、２３…ゲート電極、３０…ダイオードチップ（半導体チップ、半導体装置）、３１…カソード電極（第１の電極）、３２…アノード電極（第２の電極）、４０，４０Ｂ…第１の配線、４１〜４４，４１Ｂ〜４４Ｂ…分割配線、５０，５０Ｂ…第２の配線、５１〜５４，５１Ｂ〜５４Ｂ…分割配線、６０…第３の配線、７０…絶縁膜。
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図３】
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【図９】
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