(57)【要約】【課題】半導体装置の製造方法において、その製造安定性を向上させる。【解決手段】酸化シリコンよりも誘電率が低い低誘電率層ＬＦ１を含む絶縁膜上に、前記絶縁膜に対して圧縮応力または引張応力のうちの一方を発生させる金属膜ＨＭ１を形成する工程と、金属膜ＨＭ１上に、前記絶縁膜に対して圧縮応力または引張応力のうちの他方を発生させる金属膜ＨＭ２を形成する工程と、金属膜ＨＭ２に開口ＯＰ２を形成するとともに、金属膜ＨＭ１に開口ＯＰ２と重なる開口ＯＰ１を形成する工程と、金属膜ＨＭ１と金属膜ＨＭ２をマスクとして前記絶縁膜をエッチングする工程と、を備える。【選択図】図１
2014078579.tif 000002
【特許請求の範囲】
【請求項１】
酸化シリコンよりも誘電率が低い低誘電率層を含む絶縁膜上に、前記絶縁膜に対して圧縮応力または引張応力のうちの一方を発生させる第１金属膜を形成する工程と、
前記第１金属膜上に、前記絶縁膜に対して圧縮応力または引張応力のうちの他方を発生させる第２金属膜を形成する工程と、
前記第２金属膜に第２開口を形成するとともに、前記第１金属膜に前記第２開口と重なる第１開口を形成する工程と、
前記第１金属膜と前記第２金属膜をマスクとして前記絶縁膜をエッチングする工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２金属膜を構成する第２金属材料は、前記第１金属膜を構成する第１金属材料よりも質量数が大きい半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記絶縁膜をエッチングする前記工程は、前記絶縁膜をフルオロカーボン系のガスを用いてエッチングすることにより行われ、
前記第２金属膜を構成する第２金属材料のフッ化物は、前記第１金属膜を構成する第１金属材料のフッ化物よりも蒸気圧が高い半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記第２金属膜は前記第１金属膜よりもグレインサイズが小さい半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記第１開口を形成するとともに前記第２開口を形成する前記工程の後であって、前記第１金属膜および前記第２金属膜をマスクとして前記絶縁膜をエッチングする前記工程の前において、フォトレジストをマスクとして前記絶縁膜をエッチングし、前記絶縁膜に平面視で前記第１開口内に位置する凹部を形成する工程を備え、
前記第１金属膜および前記第２金属膜をマスクとして前記絶縁膜をエッチングする前記工程は、前記凹部と重なるビアホールを形成するとともに、前記ビアホール上に位置する配線溝を形成する半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記絶縁膜が前記第１金属膜および前記第２金属膜からなる積層膜から受ける応力の絶対値は、２００ＭＰａ以下である半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記第１金属膜は前記絶縁膜に対して圧縮応力を発生させ、前記第２金属膜は前記絶縁膜に対して引張応力を発生させる半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第１金属膜は、ＴｉＮまたはＴａＮにより構成される半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
前記第２金属膜は、Ｗ、ＷＳｉ、ＷＮまたはＴｉＷにより構成される半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法において、
前記第１金属膜は前記絶縁膜に対して引張応力を発生させ、前記第２金属膜は前記絶縁膜に対して圧縮応力を発生させる半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第１金属膜は、Ｗ、ＷＳｉ、ＷＮまたはＴｉＷにより構成される半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記第２金属膜は、ＴｉＮまたはＴａＮにより構成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、たとえばメタルハードマスクを用いた半導体装置の製造方法に適用可能な技術である。
【背景技術】
【０００２】
半導体装置の製造方法においては、様々な用途でマスク膜が用いられる。たとえば非特許文献１には、ＴｉＮ膜を、低誘電率膜をエッチングする際のエッチングマスクとして使用することが開示されている。具体的には、ＴｉＮマスク膜がポーラスＳｉＯＣＨ膜へ与える応力の影響について記載されている。
【０００３】
また、特許文献１に記載の技術は、ＧａＮ系結晶を選択成長法により結晶基板上に成長させる際のマスク層に関するものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２７４０９７号公報
【非特許文献】
【０００５】
【非特許文献１】M.Darnon et al., "Undulation of suｂ-100 nm porous dielectric structures  :A chemical analysis APPLIED PHISICS LETTERS 91,194103(2007)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非特許文献１に開示されるように、低誘電率材料を含む絶縁膜をエッチングする際に、金属膜をマスクとして使用する場合がある。しかしながら、この場合、金属膜から絶縁膜に対し発生する応力により、エッチング後の絶縁膜が変形してしまうおそれがあった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、低誘電率層を含む絶縁膜上に、当該絶縁膜に対して圧縮応力または引張応力のうちの一方を発生させる第１金属膜と、当該絶縁膜に対して圧縮応力または引張応力のうちの他方を発生させる第２金属膜と、を順に形成する。
【発明の効果】
【０００８】
前記一実施の形態によれば、半導体装置の製造方法において、その製造安定性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】第１の実施形態に係る半導体装置を示す断面図である。
【図４】第１の実施形態の効果を説明する平面図である。
【図５】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１および図２は、第１の実施形態に係る半導体装置ＳＭ１の製造方法を示す断面図である。本実施形態に係る半導体装置ＳＭ１の製造方法は、以下のように行われる。
まず、酸化シリコンよりも誘電率が低い低誘電率層ＩＦ１を含む絶縁膜上に、当該絶縁膜に対して圧縮応力または引張応力のうちの一方を発生させる金属膜ＨＭ１を形成する。次に、金属膜ＨＭ１上に、上記絶縁膜に対して圧縮応力または引張応力のうちの他方を発生させる金属膜ＨＭ２を形成する。次に、金属膜ＨＭ２に開口ＯＰ２を形成するとともに、金属膜ＨＭ１に開口ＯＰ２と重なる開口ＯＰ１を形成する。金属膜ＨＭ１と金属膜ＨＭ２をマスクとして上記絶縁膜をエッチングする。
【００１２】
本実施形態によれば、金属膜ＨＭ１は低誘電率層ＬＦ１を含む絶縁膜に対して圧縮応力または引張応力のうちの一方を発生させ、金属膜ＨＭ２は当該絶縁膜に対して圧縮応力または引張応力のうちの他方を発生させる。このため、金属膜ＨＭ１から発生する応力と、金属膜ＨＭ２から発生する応力は、互いに相殺される。これにより、金属膜ＨＭ１および金属膜ＨＭ２からなるマスクから、低誘電率層ＬＦ１を含む絶縁膜に対し発生する応力を低減することができる。したがって、エッチング後の絶縁膜が変形することを抑制できる。
このように、本実施形態によれば、半導体装置の製造方法において、その製造安定性を向上させることができる。
【００１３】
以下、本実施形態に係る半導体装置ＳＭ１の構成、およびその製造方法につき、詳細に説明する。
【００１４】
まず、本実施形態に係る半導体装置ＳＭ１の構成について説明する。
図３は、本実施形態に係る半導体装置ＳＭ１を示す断面図である。図３に示すように、半導体装置ＳＭ１は、たとえば半導体基板ＳＢ１と、半導体基板ＳＢ１に設けられたトランジスタＴＲ１と、複数の配線層ＷＬ１からなる多層配線構造を有している。
【００１５】
半導体基板ＳＢ１は、たとえばシリコン基板である。半導体装置ＳＭ１には、トランジスタＴＲ１を他の素子から電気的に分離するための素子分離膜ＥＩ１が設けられている。
トランジスタＴＲ１は、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、サイドウォールＳＷ１と、ソース・ドレイン領域ＳＤ１と、を有する。ゲート絶縁膜ＧＩ１は、半導体基板ＳＢ１上に設けられている。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に設けられている。サイドウォールＳＷ１は、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１の側面上に形成されている。ソース・ドレイン領域ＳＤ１は、半導体基板ＳＢ１に形成されている。ソース・ドレイン領域ＳＤ１は、たとえばゲート電極ＧＥ１およびサイドウォールＳＷ１をマスクとしたイオン注入により形成される。ソース・ドレイン領域ＳＤ１上には、たとえばシリサイド層ＳＣ１が形成されている。
【００１６】
半導体基板ＳＢ１上には、トランジスタＴＲ１を覆うようにエッチングストッパ膜ＥＳ１が形成されている。エッチングストッパ膜ＥＳ１上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１中には、層間絶縁膜ＩＬ１およびエッチングストッパ膜ＥＳ１を貫通してソース・ドレイン領域ＳＤ１に接続するコンタクトプラグＣＰ１が形成されている。本実施形態においては、たとえばソース・ドレイン領域ＳＤ１上に設けられたシリサイド層ＳＣ１に接続するよう、コンタクトプラグＣＰ１が形成される。
【００１７】
層間絶縁膜ＩＬ１上には、複数の配線層ＷＬ１が積層されてなる多層配線層が形成されている。多層配線層は、エッチングストッパ膜ＥＳ２、エッチングストッパ膜ＥＳ２上に設けられる層間絶縁膜ＩＬ２、ならびに層間絶縁膜ＩＬ２中に形成される配線ＩＣ１およびビアプラグＶＰ１により構成されている。層間絶縁膜ＩＬ２は、図１に示す低誘電率層ＬＦ１を含んでいる。
配線ＩＣ１およびビアプラグＶＰ１は、たとえばこれらが一体として形成されたデュアルダマシン構造を有している。なお、配線ＩＣ１およびビアプラグＶＰ１は、それぞれシングルダマシン構造を有していてもよい。
【００１８】
次に、本実施形態に係る半導体装置ＳＭ１の製造方法につき詳細に説明する。
本実施形態に係る半導体装置ＳＭ１は、半導体基板ＳＢ１上にトランジスタＴＲ１を形成した後、トランジスタＴＲ１上に複数の配線層ＷＬ１からなる多層配線構造を形成することにより得られる。
【００１９】
各配線層ＷＬ１の形成は、以下のように行われる。
まず、図１（ａ）に示すように、絶縁膜ＩＦ１上に、低誘電率層ＬＦ１および絶縁膜ＩＦ２を順に形成する。絶縁膜ＩＦ１は、形成される配線層ＷＬ１の下層に位置する絶縁膜をさす。本実施形態において、絶縁膜ＩＦ１は、たとえば層間絶縁膜ＩＬ１、層間絶縁膜ＩＬ２、エッチングストッパ膜ＥＳ１、またはエッチングストッパ膜ＥＳ２である。
【００２０】
低誘電率層ＬＦ１は、形成される配線層ＷＬ１の層間絶縁膜ＩＬ２を構成する。
低誘電率層ＬＦ１は、酸化シリコンよりも低い誘電率を有する。低誘電率層ＬＦ１の比誘電率は、たとえば３以下であることが好ましく、２．５以下であることがさらに好ましい。これにより、配線間容量の増大を抑え、半導体装置の高速化、低消費電力化を十分に図ることができる。本実施形態によれば、このような低誘電率層ＬＦ１を用いた場合であっても、低誘電率層ＬＦ１を含む層間絶縁膜ＩＬ２が金属マスク膜から受ける応力の影響によって変形してしまうことを抑制することが可能となる。
【００２１】
低誘電率層ＬＦ１としては、たとえばポーラスＳｉＣＯＨ膜が用いられる。低誘電率層ＬＦ１の膜厚は、たとえば３０ｎｍ以上３００ｎｍ以下である。
低誘電率層ＬＦ１の弾性率は、たとえば２ＧＰａ以上２０ＧＰａ以下である。
【００２２】
絶縁膜ＩＦ２は、たとえばアッシング処理等から低誘電率層ＬＦ１を保護するための保護膜である。後述するように、低誘電率層ＬＦ１上に絶縁膜ＩＦ２を形成することにより、金属膜ＨＭ１および金属膜ＨＭ２上に形成されたレジストをアッシング処理により除去する際に、低誘電率層ＬＦ１を絶縁膜ＩＦ２によって保護することができる。このため、アッシング処理により低誘電率層ＬＦ１がダメージを受けてしまうことを抑制できる。このため、アッシングによるダメージを受けて低誘電率層ＬＦ１の比誘電率が上昇してしまうことを抑制することが可能となる。
【００２３】
絶縁膜ＩＦ２は、たとえばＳｉＯ２により構成される。このため、酸素プラズマを用いたアッシング処理時に、低誘電率層ＬＦ１を保護する保護膜として機能することができる。また、絶縁膜ＩＦ２は、たとえばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成される。絶縁膜ＩＦ２の膜厚は、例えば５ｎｍ以上１００ｎｍ以下である。
【００２４】
次いで、低誘電率層ＬＦ１を含む絶縁膜上に、当該絶縁膜に対して圧縮応力を発生させる金属膜ＨＭ１を形成する。金属膜ＨＭ１は、たとえばハードマスク膜である。すなわち、金属膜ＨＭ１は、低誘電率層ＬＦ１をエッチングする際のハードマスク膜として機能する。
なお、本実施形態において、低誘電率層ＬＦ１を含む絶縁膜とは、たとえば低誘電率層ＬＦ１および絶縁膜ＩＦ２からなる積層膜をさす。この場合、金属膜ＨＭ１は、低誘電率層ＬＦ１および絶縁膜ＩＦ２に対し、圧縮応力を発生させることとなる。
【００２５】
金属膜ＨＭ１は、たとえばＴｉＮまたはＴａＮにより構成される。このような材料を用いることにより、低誘電率層ＬＦ１を含む絶縁膜に対し圧縮応力を発生させることができる。また、金属膜ＨＭ１は、たとえばスパッタ法により形成される。金属膜ＨＭ１の膜厚は、たとえば１ｎｍ以上５０ｎｍ以下である。
金属膜ＨＭ１が低誘電率層ＬＦ１を含む絶縁膜へ与える圧縮応力は、たとえば１０００ＭＰａ以上３５００ＭＰａ以下である。なお、ここでは、圧縮応力の絶対値を示している。金属膜ＨＭ１から発生する圧縮応力の値は、たとえば金属膜ＨＭ１と同じ成膜条件で絶縁膜上に成膜されたベタ膜が、当該絶縁膜へ与える応力値を算出することにより得る。
金属膜ＨＭ１の応力は、材料、形成条件、および膜厚等を制御することにより、適宜調整することができる。たとえば、低誘電率層ＬＦ１の弾性率や金属膜ＨＭ２の応力値に応じて適切に選択することができる。
【００２６】
次いで、金属膜ＨＭ１上に、低誘電率層ＬＦ１を含む絶縁膜に対して引張応力を発生させる金属膜ＨＭ２を形成する。本実施形態においては、金属膜ＨＭ２は、低誘電率層ＬＦ１および絶縁膜ＩＦ２に対し引張応力を発生させることとなる。
本実施形態においては、このように、互いに反対方向の応力を絶縁膜に対して印加する金属膜ＨＭ１および金属膜ＨＭ２を積層する。このため、エッチング後の低誘電率層ＬＦ１を含む絶縁膜が、金属膜ＨＭ１および金属膜ＨＭ２からの応力を受けて変形してしまうことを抑制することができる。
金属膜ＨＭ２は、たとえばハードマスク膜である。すなわち、金属膜ＨＭ２は、金属膜ＨＭ１とともに、低誘電率層ＬＦ１をエッチングする際のハードマスク膜として機能する。
【００２７】
金属膜ＨＭ２は、たとえばＷ、ＷＳｉ、ＷＮ、またはＴｉＷにより構成される。このような材料を用いることにより、低誘電率層ＬＦ１を含む絶縁膜に対し引張応力を発生させることができる。金属膜ＨＭ２は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。金属膜ＨＭ２の膜厚は、たとえば１ｎｍ以上７０ｎｍ以下である。
【００２８】
本実施形態において、金属膜ＨＭ２を構成する第２金属材料は、たとえば金属膜ＨＭ１を構成する第１金属材料よりも質量数が大きい。すなわち、金属膜ＨＭ１および金属膜ＨＭ２からなるマスク膜において、質量数が高い金属材料からなる金属膜ＨＭ２が上層に配置される。このような構成は、たとえば金属膜ＨＭ１をＴｉＮまたはＴａＮにより構成し、金属膜ＨＭ２をＷ、ＷＳｉ、ＷＮ、またはＴｉＷにより構成することにより実現できる。
これにより、低誘電率層ＬＦ１や絶縁膜ＩＦ２をエッチングする際に、金属膜ＨＭ１および金属膜ＨＭ２がエッチング時やバリアメタルの前処理によるスパッタリングによって除去されることを抑制できる。このため、金属膜ＨＭ１および金属膜ＨＭ２からなるマスク膜と、低誘電率層ＬＦ１や絶縁膜ＩＦ２等の絶縁膜と、の間におけるエッチング選択比を高く確保することができる。すなわち、低誘電率層ＬＦ１や絶縁膜ＩＦ２等の絶縁膜に比べて、金属膜ＨＭ１および金属膜ＨＭ２からなるマスク膜がエッチングされにくくなる。したがって、低誘電率層ＬＦ１や絶縁膜ＩＦ２におけるパターニング不良等の問題が生じることを抑制することが可能となる。
【００２９】
本実施形態において、金属膜ＨＭ２を構成する第２金属材料のフッ化物は、たとえば金属膜ＨＭ１を構成する第１金属材料のフッ化物よりも蒸気圧が高い。すなわち、金属膜ＨＭ１および金属膜ＨＭ２からなるマスク膜において、フッ化物の蒸気圧が高い金属材料からなる金属膜ＨＭ２が上層に配置される。このような構成は、たとえば金属膜ＨＭ１をＴｉＮまたはＴａＮにより構成し、金属膜ＨＭ２をＷ、ＷＳｉ、ＷＮ、またはＴｉＷにより構成することにより実現できる。
これにより、低誘電率層ＬＦ１および絶縁膜ＩＦ２をフルオロカーボン系のエッチングガスを用いてエッチングする際に、蒸気圧の低い金属フッ化物が発生することを抑制できる。このため、金属フッ化物からなる残留物が、低誘電率層ＬＦ１の開口ＯＰ３内に残留してしまうことを抑制することが可能となる。
【００３０】
金属膜ＨＭ２が低誘電率層ＬＦ１を含む絶縁膜へ与える引張応力は、たとえば、１０００ＭＰａ以上４０００ＭＰａ以下である。なお、ここでは、引張応力の絶対値を示している。金属膜ＨＭ２から発生する圧縮応力の値は、たとえば金属膜ＨＭ２と同じ成膜条件で絶縁膜上に成膜されたベタ膜が、当該絶縁膜へ与える応力値を算出することにより得る。
金属膜ＨＭ２の応力は、材料、形成条件、および膜厚等を制御することにより、適宜調整することができる。たとえば、低誘電率層ＬＦ１の弾性率や金属膜ＨＭ１の応力値に応じて適切に選択することができる。
【００３１】
低誘電率層ＬＦ１を含む絶縁膜が金属膜ＨＭ１および金属膜ＨＭ２からなる積層膜から受ける応力の絶対値は、たとえば２００ＭＰａ以下である。この場合、金属膜ＨＭ１の圧縮応力の絶対値と、金属膜ＨＭ２の引張応力の絶対値と、の差が、２００ＭＰａ以下となるように金属膜ＨＭ１および金属膜ＨＭ２が設けられる。
これにより、エッチング後の低誘電率層ＬＦ１を含む絶縁膜が、金属膜ＨＭ１および金属膜ＨＭ２からの応力を受けて変形してしまうことを十分に抑制することができる。したがって、半導体装置の製造安定性を十分に向上することが可能となる。
【００３２】
次に、図１（ｂ）に示すように、金属膜ＨＭ２上にレジスト膜を形成する。当該レジスト膜は、たとえば下層レジスト膜ＬＲ１、ＳｉＡＲＣ膜ＡＲ１、および上層レジスト膜ＵＲ１を順に積層されてなる。ＳｉＡＲＣ膜ＡＲ１は、Ｓｉを含有する反射防止膜である。
次いで、露光・現像を行うことにより、上層レジスト膜ＵＲ１をパターニングする。次いで、パターニングされた上層レジスト膜ＵＲ１をマスクとして、ＳｉＡＲＣ膜ＡＲ１および下層レジスト膜ＬＲ１を順にパターニングする。これにより、金属膜ＨＭ２上にレジストパターンが得られる。
【００３３】
次に、上記レジストパターンをマスクとして、金属膜ＨＭ１および金属膜ＨＭ２をエッチングする。これにより、図２（ａ）に示すように、金属膜ＨＭ２に開口ＯＰ２を形成するとともに、金属膜ＨＭ１に開口ＯＰ１を形成する。
本実施形態において、金属膜ＨＭ１および金属膜ＨＭ２のエッチングは、たとえばＣｌ２系のエッチングガスを用いて行われる。これにより、金属膜ＨＭ１および金属膜ＨＭ２と、絶縁膜ＩＦ２と、の選択比を高く確保することができる。
【００３４】
次いで、上記レジストパターンを除去する。レジストパターンの除去は、たとえば酸素を含むガスのプラズマを用いたアッシング処理により行われる。
本実施形態においては、レジストパターンを除去するこの工程において、低誘電率層ＬＦ１が絶縁膜ＩＦ２により覆われている。このため、低誘電率層ＬＦ１がアッシングによりダメージを受けて低誘電率層ＬＦ１の比誘電率が上昇してしまうことを、抑制することができる。
【００３５】
次に、図２（ｂ）に示すように、金属膜ＨＭ１および金属膜ＨＭ２をマスクとして、低誘電率層ＬＦ１を含む絶縁膜をエッチングする。本実施形態においては、金属膜ＨＭ１および金属膜ＨＭ２をハードマスクとして、低誘電率層ＬＦ１および絶縁膜ＩＦ２をエッチングすることとなる。これにより、低誘電率層ＬＦ１および絶縁膜ＩＦ２を貫通して、絶縁膜ＩＦ１に到達する開口ＯＰ３が形成される。
本実施形態では、金属膜ＨＭ１および金属膜ＨＭ２は、互いに反対方向の応力を、低誘電率層ＬＦ１を含む絶縁膜に対して印加する。このため、エッチングにより開口ＯＰ３が形成された低誘電率層ＬＦ１および絶縁膜ＩＦ２において、金属膜ＨＭ１および金属膜ＨＭ２からの応力による変形が生じることが抑制される。
なお、開口ＯＰ３は、配線ＩＣ１を埋め込む配線溝や、ビアプラグＶＰ１を埋め込むビアホールを構成する。デュアルダマシン構造を有する場合には、配線溝およびビアホールを構成することとなる。
【００３６】
低誘電率層ＬＦ１を含む絶縁膜のエッチングは、たとえばＣＦ４等を含むフルオロカーボン系のエッチングガスを用いて行われる。これにより、金属膜ＨＭ１および金属膜ＨＭ２と、低誘電率層ＬＦ１および絶縁膜ＩＦ２と、の選択比を高く確保することができる。
本実施形態において、金属膜ＨＭ２を構成する第２金属材料のフッ化物は、たとえば金属膜ＨＭ１を構成する第１金属材料のフッ化物よりも蒸気圧が高い。このため、フルオロカーボン系のエッチングガスを用いて行われる当該エッチング工程において、開口ＯＰ３内に金属フッ化物からなる残留物が残留してしまうことを抑制することが可能となる。
【００３７】
次いで、開口部ＯＰ１、開口部ＯＰ２および開口部ＯＰ３に導電膜を埋設する。次いで、低誘電率層ＬＦ１上に設けられている絶縁膜ＩＦ２、金属膜ＨＭ１、および金属膜ＨＭ２を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）にて除去する。このとき、低誘電率層ＬＦ１に設けられた開口ＯＰ３の外部に位置する上記導電膜も除去される。これにより、配線ＩＣ１やビアプラグＶＰ１等が形成される。
なお、低誘電率層ＬＦ１上に設けられている絶縁膜ＩＦ２、金属膜ＨＭ１、および金属膜ＨＭ２を除去した後、低誘電率層ＬＦ１に設けられた開口ＯＰ３内に導電膜を埋め込み、ＣＭＰを行ってもよい。この場合、導電膜を開口へ埋設する際における、当該開口のアスペクト比を低くすることができる。このため、導電膜の埋め込みが容易となる。
このようにして、各配線層ＷＬ１が得られることとなる。
【００３８】
次に、本実施形態の効果を説明する。
図４は、本実施形態の効果を説明する平面図であり、特に低誘電率層ＬＦ１を含む絶縁膜をエッチングした後の当該絶縁膜の平面形状を示している。図４（ａ）は本実施形態に係る例を、図４（ｂ）は比較例を、それぞれ示している。
比較例に係る半導体装置においては、低誘電率層ＬＦ１を含む絶縁膜上に設けられた金属マスク膜が、単層の金属膜により構成される。この場合、図４（ｂ）に示すように、金属マスク膜からの応力を受け、低誘電率層ＬＦ１を含む絶縁膜は変形してしまう。
これに対し、本実施形態によれば、低誘電率層ＬＦ１を含む絶縁膜上に、当該絶縁膜に対して圧縮応力金属膜ＨＭ１と、当該絶縁膜に対して引張応力を発生させる金属膜ＨＭ２と、を順に形成する。このため、金属膜ＨＭ１から発生する応力と、金属膜ＨＭ２から発生する応力は、互いに相殺される。これにより、金属膜ＨＭ１および金属膜ＨＭ２からなるマスクから、低誘電率層ＬＦ１を含む絶縁膜に対し発生する応力を低減することができる。したがって、図４（ａ）に示すように、エッチング後の絶縁膜が変形することを抑制できる。
このように、本実施形態によれば、半導体装置の製造方法において、その製造安定性を向上させることができる。
【００３９】
（第２の実施形態）
図５および図６は、第２の実施形態に係る半導体装置ＳＭ１の製造方法を示す断面図であり、それぞれ図１および図２に対応している。
本実施形態に係る半導体装置ＳＭ１の製造方法においては、低誘電率層ＬＦ１を含む絶縁膜上に、当該絶縁膜に対して引張応力を発生させる金属膜ＨＭ１と、当該絶縁膜に対して圧縮応力を発生させる金属膜ＨＭ２と、を順に積層する。この点を除いて、本実施形態に係る半導体装置ＳＭ１の製造方法は、第１の実施形態に係る半導体装置ＳＭ１の製造方法と同様である。
【００４０】
本実施形態では、以下のように各配線層ＷＬ１を形成する。
まず図５（ａ）に示すように、絶縁膜ＩＦ１上に、低誘電率層ＬＦ１および絶縁膜ＩＦ２を順に形成する。低誘電率層ＬＦ１および絶縁膜ＩＦ２の形成方法、およびこれらの構成は、第１の実施形態に係る半導体装置ＳＭ１の製造方法と同様である。
【００４１】
次いで、低誘電率層ＬＦ１を含む絶縁膜上に、当該絶縁膜に対して引張応力を発生させる金属膜ＨＭ１を形成する。本実施形態において、金属膜ＨＭ１は、低誘電率層ＬＦ１および絶縁膜ＩＦ２に対し、引張応力を発生させることとなる。
金属膜ＨＭ１は、たとえばＷ、ＷＳｉ、ＷＮ、またはＴｉＷにより構成される。このような材料を用いることにより、低誘電率層ＬＦ１を含む絶縁膜に対し引張応力を発生させることができる。なお、本実施形態における金属膜ＨＭ１は、たとえば第１の実施形態における金属膜ＨＭ２と同様の構成を有する。
【００４２】
次いで、金属膜ＨＭ１上に、低誘電率層ＬＦ１を含む絶縁膜に対して圧縮応力を発生させる金属膜ＨＭ２を形成する。本実施形態においては、金属膜ＨＭ２は、低誘電率層ＬＦ１および絶縁膜ＩＦ２に対し圧縮応力を発生させることとなる。
本実施形態においても、第１の実施形態と同様に、互いに反対方向の応力を絶縁膜に対して印加する金属膜ＨＭ１および金属膜ＨＭ２を積層する。このため、エッチング後の低誘電率層ＬＦ１を含む絶縁膜が、金属膜ＨＭ１および金属膜ＨＭ２からの応力を受けて変形してしまうことを抑制することができる。
【００４３】
金属膜ＨＭ２は、たとえばＴｉＮまたはＴａＮにより構成される。このような材料を用いることにより、低誘電率層ＬＦ１を含む絶縁膜に対し圧縮応力を発生させることができる。なお、本実施形態における金属膜ＨＭ２は、たとえば第１の実施形態における金属膜ＨＭ１と同様の構成を有する。
【００４４】
本実施形態において、金属膜ＨＭ２は、たとえば金属膜ＨＭ１よりもグレインサイズが小さい。すなわち、金属膜ＨＭ１および金属膜ＨＭ２からなるマスク膜において、グレインサイズが小さい金属膜ＨＭ２が上層に配置される。このような構成は、たとえば金属膜ＨＭ１をＷ、ＷＳｉ、ＷＮ、またはＴｉＷにより構成し、金属膜ＨＭ２をＴｉＮまたはＴａＮにより構成することにより実現できる。
これにより、金属膜ＨＭ１および金属膜ＨＭ２からなる金属マスク膜の表面を、より平滑化することができる。このため、当該金属マスク膜をエッチングする際のマスクとなるレジスト膜をリソグラフィによりパターニングする際に、表面あれに起因した乱反射等によるパターニング不良を抑制できる。
【００４５】
次に、図５（ｂ）に示すように、金属膜ＨＭ２上にレジスト膜を形成する。当該レジスト膜は、たとえば下層レジスト膜ＬＲ１、ＳｉＡＲＣ膜ＡＲ１、および上層レジスト膜ＵＲ１を順に積層されてなる。次いで、露光・現像を行うことにより、上層レジスト膜ＵＲ１をパターニングする。次いで、パターニングされた上層レジスト膜ＵＲ１をマスクとして、ＳｉＡＲＣ膜ＡＲ１および下層レジスト膜ＬＲ１を順にパターニングする。これにより、金属膜ＨＭ２上にレジストパターンが得られる。
【００４６】
次に、上記レジストパターンをマスクとして、金属膜ＨＭ１および金属膜ＨＭ２をエッチングする。これにより、図６（ａ）に示すように、金属膜ＨＭ２に開口ＯＰ２を形成するとともに、金属膜ＨＭ１に開口ＯＰ１を形成する。次いで、上記レジストパターンを除去する。レジストパターンの除去は、たとえば酸素を含むガスのプラズマを用いたアッシング処理により行われる。金属膜ＨＭ１および金属膜ＨＭ２のエッチング、およびレジストパターンの除去は、たとえば第１の実施形態と同様に行われる。
【００４７】
次に、図６（ｂ）に示すように、金属膜ＨＭ１および金属膜ＨＭ２をマスクとして、低誘電率層ＬＦ１を含む絶縁膜をエッチングする。これにより、低誘電率層ＬＦ１および絶縁膜ＩＦ２を貫通して、絶縁膜ＩＦ１に到達する開口ＯＰ３が形成される。低誘電率層ＬＦ１を含む絶縁膜のエッチングは、たとえば第１の実施形態と同様に行われる。
次いで、開口部ＯＰ１、開口部ＯＰ２および開口部ＯＰ３に導電膜を埋設する。次いで、低誘電率層ＬＦ１上に設けられている絶縁膜ＩＦ２、金属膜ＨＭ１、および金属膜ＨＭ２を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）にて除去する。このとき、低誘電率層ＬＦ１に設けられた開口ＯＰ３の外部に位置する上記導電膜も除去される。これにより、配線ＩＣ１やビアプラグＶＰ１等が形成される。
なお、低誘電率層ＬＦ１上に設けられている絶縁膜ＩＦ２、金属膜ＨＭ１、および金属膜ＨＭ２を除去した後、低誘電率層ＬＦ１に設けられた開口ＯＰ３内に導電膜を埋め込み、ＣＭＰを行ってもよい。この場合、導電膜を開口へ埋設する際における、当該開口のアスペクト比を低くすることができる。このため、導電膜の埋め込みが容易となる。
このようにして、各配線層ＷＬ１が得られることとなる。
【００４８】
本実施形態によれば、低誘電率層ＬＦ１を含む絶縁膜上に、当該絶縁膜に対して引張応力を発生させる金属膜ＨＭ１と、当該絶縁膜に対して圧縮応力を発生させる金属膜ＨＭ２と、を順に形成する。このため、金属膜ＨＭ１から発生する応力と、金属膜ＨＭ２から発生する応力は、互いに相殺される。これにより、第１の実施形態と同様に、金属膜ＨＭ１および金属膜ＨＭ２からなるマスクから、低誘電率層ＬＦ１を含む絶縁膜に対し発生する応力を低減し、エッチング後の絶縁膜が変形することを抑制できる。
このように、本実施形態によれば、半導体装置の製造方法において、その製造安定性を向上させることができる。
【００４９】
（第３の実施形態）
図７および図８は、第３の実施形態に係る半導体装置ＳＭ１の製造方法を示す断面図である。本実施形態では、配線層ＷＬ１がデュアルダマシン構造を有する場合における、半導体装置ＳＭ１の製造方法を示す。
【００５０】
まず、図７（ａ）に示すように、絶縁膜ＩＦ１上に、低誘電率層ＬＦ１および絶縁膜ＩＦ２を順に形成する。本実施形態において、絶縁膜ＩＦ１は、たとえば形成される配線層ＷＬ１の下層に位置する層間絶縁膜ＩＬ２およびエッチングストッパ膜ＥＳ２をさす。
層間絶縁膜ＩＬ２には、配線ＩＣ１が設けられている。配線ＩＣ１は、たとえば層間絶縁膜ＩＬ２に設けられた凹部の内壁を覆うバリアメタル膜ＢＭ１と、バリアメタル膜ＢＭ１上に設けられた導電膜ＣＭ１により構成される。
次いで、絶縁膜ＩＦ２上に、金属膜ＨＭ１および金属膜ＨＭ２を順に形成する。次いで、金属膜ＨＭ１および金属膜ＨＭ２をエッチングして、金属膜ＨＭ２に開口ＯＰ２を形成するとともに、金属膜ＨＭ１に開口ＯＰ１を形成する。金属膜ＨＭ１および金属膜ＨＭ２を形成する工程、およびこれらをエッチングして開口ＯＰ１および開口ＯＰ２を形成する工程は、たとえば第１の実施形態と同様に行われる。
【００５１】
次に、図７（ｂ）に示すように、金属膜ＨＭ２上および絶縁膜ＩＦ２上に、フォトレジストＰＲ２を形成する。次いで、フォトレジストＰＲ２を露光・現像することによりパターニングする。これにより、フォトレジストＰＲ２に、開口ＯＰ４を形成する。
開口ＯＰ４は、平面視で絶縁膜ＩＦ２のうちの開口ＯＰ１および開口ＯＰ２から露出する部分（以下、露出部ともいう）の一部と重なるように設けられる。これにより、当該露出部のうち、平面視でビアホールＶＨ１を形成する領域と重なる部分が露出し、他の部分がフォトレジストＰＲ２により覆われる。
なお、開口ＯＰ４は、たとえば開口ＯＰ４の一部が平面視で金属膜ＨＭ２と重なるように形成されていてもよい。この場合、金属膜ＨＭ２のうち開口ＯＰ４と重なる一部（以下、目ズレ部ともいう）が露出することとなる。
【００５２】
次いで、フォトレジストＰＲ２をマスクとして、低誘電率層ＬＦ１を含む絶縁膜をエッチングする。これにより、当該絶縁膜に、平面視で開口ＯＰ１内に位置する凹部ＲＣ１が形成される。本実施形態においては、フォトレジストＰＲ２をマスクとして、低誘電率層ＬＦ１および絶縁膜ＩＦ２がエッチングされる。これにより、絶縁膜ＩＦ２を貫通して低誘電率層ＬＦ１に至る凹部ＲＣ１が形成される。
【００５３】
金属膜ＨＭ２に目ズレ部が発生した場合において、凹部ＲＣ１を形成するこのエッチング工程により目ズレ部が除去されてしまうと、後述するビアホールＶＨ１と配線溝ＷＧ１を形成するエッチング工程におけるエッチング精度の低下を招く。この場合、半導体装置の製造安定性が低下してしまう。
本実施形態において、金属膜ＨＭ２は、たとえば金属膜ＨＭ１を構成する第１金属材料よりも質量数が大きい第２金属材料により構成される。このため、低誘電率層ＬＦ１や絶縁膜ＩＦ２をエッチングする際に、金属膜ＨＭ１および金属膜ＨＭ２がスパッタリングにより除去されることを抑制できる。したがって、たとえば金属膜ＨＭ２に目ズレ部が発生した場合においても、凹部ＲＣ１を形成する当該エッチング工程により目ズレ部が除去されてしまうことを抑制できる。したがって、エッチング精度の低下に起因して半導体装置の製造安定性が低下してしまうことを抑制することができる。
【００５４】
次に、図８（ａ）に示すように、フォトレジストＰＲ２を除去する。フォトレジストＰＲ２は、たとえばアッシング処理により除去される。
【００５５】
次に、図８（ｂ）に示すように、金属膜ＨＭ１および金属膜ＨＭ２をマスクとして、低誘電率層ＬＦ１を含む絶縁膜をエッチングする。本実施形態においては、金属膜ＨＭ１および金属膜ＨＭ２をマスクとして、低誘電率層ＬＦ１および絶縁膜ＩＦ２がエッチングされる。低誘電率層ＬＦ１を含む絶縁膜のエッチングは、たとえばＣＦ４等を含むフルオロカーボン系のエッチングガスを用いて行われる。
これにより、凹部ＲＣ１と重なるビアホールＶＨ１を形成するとともに、ビアホールＶＨ１上に位置する配線溝ＷＧ１が形成される。ビアホールＶＨ１は、下層に位置する配線ＩＣ１に接続されるように形成される。
【００５６】
本実施形態において、金属膜ＨＭ２を構成する第２金属材料のフッ化物は、たとえば金属膜ＨＭ１を構成する第１金属材料のフッ化物よりも蒸気圧が高い。このため、低誘電率層ＬＦ１および絶縁膜ＩＦ２をフルオロカーボン系のエッチングガスを用いてエッチングする際に、蒸気圧の低い金属フッ化物が発生することを抑制できる。
すなわち、金属膜ＨＭ２に目ズレ部が発生した場合においても、目ズレ部から生じる金属フッ化物は蒸気圧が高い。このため、目ズレ部から生じる金属フッ化物からなる残留物が、低誘電率層ＬＦ１のビアホールＶＨ１および配線溝ＷＧ１内に残留してしまうことを抑制することが可能となる。
【００５７】
次いで、開口部ＯＰ１、開口部ＯＰ２、ビアホールＶＨ１および配線溝ＷＧ１に導電膜を埋設する。次いで、低誘電率層ＬＦ１上に設けられている絶縁膜ＩＦ２、金属膜ＨＭ１、および金属膜ＨＭ２を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）にて除去する。このとき、低誘電率層ＬＦ１に設けられたビアホールＶＨ１および配線溝ＷＧ１の外部に位置する上記導電膜も除去される。これにより、配線ＩＣ１およびビアプラグＶＰ１が形成される。
なお、低誘電率層ＬＦ１上に設けられている絶縁膜ＩＦ２、金属膜ＨＭ１、および金属膜ＨＭ２を除去した後、低誘電率層ＬＦ１に設けられたビアホールＶＨ１および配線溝ＷＧ１内に導電膜を埋め込み、ＣＭＰを行ってもよい。この場合、導電膜をビアホールおよび配線溝を構成する開口へ埋設する際における、当該開口のアスペクト比を低くすることができる。このため、導電膜の埋め込みが容易となる。
このようにして、各配線層ＷＬ１が得られることとなる。
【００５８】
本実施形態においても、第１の実施形態と同様の効果を有する。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６０】
ＳＭ１  半導体装置
ＴＲ１  トランジスタ
ＳＢ１  半導体基板
ＨＭ１、ＨＭ２  金属膜
ＬＦ１  低誘電率層
ＩＦ１、ＩＦ２  絶縁膜
ＵＲ１  上層レジスト膜
ＬＲ１  下層レジスト膜
ＡＲ１  ＳｉＡＲＣ膜
ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４  開口
ＥＳ１、ＥＳ２  エッチングストッパ膜
ＩＬ１、ＩＬ２  層間絶縁膜
ＢＭ１  バリアメタル膜
ＣＭ１  導体膜
ＩＣ１  配線
ＶＰ１  ビアプラグ
ＰＲ２  フォトレジスト
ＲＣ１  凹部
ＷＧ１  配線溝
ＶＨ１  ビアホール
ＷＬ１  配線層
ＣＰ１  コンタクトプラグ
ＳＷ１  サイドウォール
ＧＥ１  ゲート電極
ＧＩ１  ゲート絶縁膜
ＳＤ１  ソース・ドレイン領域
ＳＣ１  シリサイド層
ＥＩ１  素子分離膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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