(57)【要約】      （修正有）【課題】信頼性のある小さなメモリ素子を含む３次元集積回路メモリ構造の製造コストを低くする。【解決手段】メモリデバイスがメモリセルのＮＡＮＤストリングアレイを含む。デバイスは、導電性ストリップの底部プレーンと、導電性ストリップの複数の中間プレーンと、導電性ストリップの上部プレーンを含む、絶縁材料によって分離された導電性ストリップの複数のスタックと、導電性ストリップの底部プレーンと集積回路基板との間のレベルに配置された基準導体（ＣＳ）を備える。スタックの複数の中間プレーン内の導電性ストリップの側面と、複数のビット線構造のスタック間半導体本体素子との間の界面領域における交差点にある電荷蓄積構造を備える。基準線構造がスタックに渡り直交し、スタック間にあり、導電性ストリップの底部プレーンと集積回路基板との間の基準導体と電気通信する垂直導電性素子と、スタック上の垂直導電性素子を接続する連結素子を含む。【選択図】図１
2014195034.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのＮＡＮＤストリングアレイを含むメモリデバイスであって、
集積回路基板と、
導電性ストリップの底部プレーン（ＧＳＬ）と、導電性ストリップの複数の中間プレーン（ＷＬ）と、導電性ストリップの上部プレーン（ＳＳＬ）とを少なくとも含む、絶縁材料によって分離された導電性ストリップの複数のスタックと、
前記導電性ストリップの底部プレーンと前記集積回路基板との間のレベルに配置された基準導体（ＣＳ）と、
前記複数のスタックにわたって直交して配置されるとともに前記複数のスタックとコンフォーマルな表面を有する複数のビット線構造であって、前記基準導体に接続された、前記スタック間にあるスタック間半導体本体素子と、前記スタックの上にあり前記スタック間半導体本体素子を接続する連結素子とを含む、複数のビット線構造と、
前記スタックの前記複数の中間プレーン内の前記導電性ストリップの側面と、前記複数のビット線構造の前記スタック間半導体本体素子との間の界面領域における交差点にある電荷蓄積構造と、
前記複数のスタックにわたって直交して配置された少なくとも１つの基準線構造であって、前記スタック間にあり前記基準導体に接続されたスタック間垂直導電性素子と、前記スタックの上にあり前記スタック間垂直導電性素子を接続する連結素子とを含み、前記スタック間垂直導電性素子は、前記スタック間半導体本体素子よりも高い導電性を有する、少なくとも１つの基準線構造と、
前記導電性ストリップの上部プレーンとの界面領域にあるストリング選択スイッチ及び前記導電性ストリップの底部プレーンとの界面領域にある基準選択スイッチと、
を備える、メモリセルのＮＡＮＤストリングアレイを含むメモリデバイス。
【請求項２】
前記基準導体はＮ＋ドープ半導体材料を含み、前記少なくとも１つの基準線構造の前記連結素子はＮ＋ドープ半導体材料を含み、前記少なくとも１つの基準線構造の前記スタック間垂直導電性素子はＮ＋ドープ半導体材料を含む、請求項１に記載のメモリデバイス。
【請求項３】
前記少なくとも１つの基準線構造の前記スタック間垂直導電性素子は、前記ビット線構造の前記スタック間半導体本体素子よりも大きな断面積を有する、請求項１又は２に記載のメモリデバイス。
【請求項４】
前記中間プレーン（ＷＬ）内のワード線のセットを接続する連結素子と、
前記連結素子内のランディングエリアに結合された層間コネクタであって、前記連結素子は、下側の中間プレーン内のランディングエリアに結合された層間コネクタが貫通して延在する開口を含む、層間コネクタと、
前記底部プレーン（ＧＳＬ）内の接地選択線のセットを接続する連結素子と、
前記底部プレーンにおける前記連結素子内のランディングエリアに結合された層間コネクタであって、該層間コネクタは、前記中間プレーン（ＷＬ）における前記連結素子内の前記開口を貫通して延在する、層間コネクタと、
を更に備える、請求項１〜３のいずれか１項に記載のメモリデバイス。
【請求項５】
前記ビット線構造の連結素子のグループと、前記少なくとも１つの基準線構造の少なくとも連結素子とが、前記中間プレーン（ＷＬ）内のワード線の第１のセットと、前記中間プレーン（ＷＬ）内のワード線の第２の隣接したセットとの上に直交して配置され、前記第１のセット用の前記層間コネクタは、前記グループの側部に、該グループの前記ビット線に対して平行に配置され、前記第２のセット用の前記層間コネクタは、前記グループの同じ側部又は反対側の側部に配置されている、請求項１〜４のいずれか１項に記載のメモリデバイス。
【請求項６】
前記複数のビット線構造に接続された第１の上に重なる導電性層を含み、検知回路に結合された複数のグローバルビット線を含み、基準電圧源に結合された、前記少なくとも１つの基準線構造に接続された第２の上に重なる導電性層を含む、請求項１〜５のいずれか１項に記載のメモリデバイス。
【請求項７】
前記スタックにおける前記導電性ストリップのうちの少なくとも１つの導電性ストリップの側部の側面であって、前記導電性ストリップのうちの前記少なくとも１つの導電性ストリップの第２の側部とは反対側の側面に配置されたサイドウォールシリサイド形成部を更に備え、前記第２の側部の側面には、前記電荷蓄積構造が形成されている、請求項１〜６のいずれか１項に記載のメモリデバイス。
【請求項８】
前記中間プレーン（ＷＬ）内のワード線のセットを接続する連結素子と、該連結素子内のランディングエリアに結合された層間コネクタとを含むブロックであって、隣接したブロックの前記ワード線の端部が、前記連結素子を介して接続され、前記連結素子は、下側の中間プレーン内のランディングエリアに結合された層間コネクタが貫通して延在する開口を含む、ブロックと、
隣接したブロックの少なくとも１つの側部に、前記隣接したブロックのワード線に対して平行に配置されたサイドウォールシリサイド形成部と、
を更に備える、請求項１〜７のいずれか１項に記載のメモリデバイス。
【請求項９】
前記導電性ストリップの複数のスタックにおける隣接したスタックの対であって、電荷蓄積構造が、前記中間プレーン（ＷＬ）内のワード線の第１の側部の側面と、前記複数のビット線構造の前記スタック間半導体本体素子との間の界面領域における交差点に配置されている、スタックの対と、
前記隣接したスタックの対における前記導電性ストリップの中間プレーン（ＷＬ）において前記第１の側部の反対側にある前記ワード線の第２の側部の側面に配置されたサイドウォールシリサイド形成部と、
を更に備える、請求項１〜７のいずれか１項に記載のメモリデバイス。
【請求項１０】
メモリデバイスを製造するための方法であって、
絶縁材料によって分離された第１の導電材料の複数の層を集積回路基板上に形成することと、
前記複数の層をエッチングすることであって、導電性ストリップの複数のスタックを画定し、該スタックは、導電性ストリップの底部プレーン（ＧＳＬ）と、導電性ストリップの複数の中間プレーン（ＷＬ）と、導電性ストリップの上部プレーン（ＳＳＬ）とを少なくとも含む、エッチングすることと、
前記複数のスタック上の導電性ストリップの側面にメモリ層を形成することであって、該メモリ層は、前記複数の導電性ストリップの前記側面に接触する、形成することと、
前記複数のスタック上の前記メモリ層の上に、該メモリ層とコンフォーマルな表面を有する第２の導電材料の層を形成することと、
前記第２の導電材料の層をエッチングすることであって、複数のビット線構造と、少なくとも１つの基準線構造と、基準導体（ＣＳ）とを画定する、エッチングすることと、
を含み、
前記ビット線構造は、前記複数のスタックにわたって直交して配置されるとともに、前記複数のスタックとコンフォーマルな表面を有し、前記スタック間にあり前記基準導体と電気通信するスタック間半導体本体素子と、前記スタックの上にあり前記スタック間半導体本体素子を接続する連結素子とを含み、
前記少なくとも１つの基準線構造は、前記複数のスタックにわたって直交して配置され、前記スタック間にあり前記基準導体と電気通信するスタック間垂直導電性素子と、前記スタックの上にあり該スタック間垂直導電性素子を接続する連結素子とを含み、
前記基準導体（ＣＳ）は、前記導電性ストリップの底部プレーンと前記集積回路基板との間のレベルに配置される、メモリデバイスを製造するための方法。
【請求項１１】
前記複数のビット線構造の前記連結素子と、前記基準導体と、前記少なくとも１つの基準線構造の前記連結素子とに第１のエネルギーレベルでＮ＋ドーピング材料を注入することと、
前記少なくとも１つの基準線構造の前記スタック間垂直導電性素子に第２のエネルギーレベルでＮ＋ドーピング材料を注入することと、
を含み、
前記第２のエネルギーレベルは前記第１のエネルギーレベルよりも高い、請求項１０に記載の方法。
【請求項１２】
前記少なくとも１つの基準線構造の前記スタック間垂直導電性素子は、前記ビット線構造の前記スタック間半導体本体素子よりも大きな断面積を有する、請求項１０又は１１に記載の方法。
【請求項１３】
前記複数の層をエッチングするステップは、前記中間プレーン（ＷＬ）内のワード線のセットを接続する連結素子を形成することを含み、
前記連結素子内に開口を形成することと、
前記連結素子内のランディングエリアに結合された層間コネクタを形成することであって、下側の中間プレーン内のランディングエリアに結合された前記層間コネクタは、前記連結素子内の前記開口を貫通して延在するように、形成することと、
を更に含み、
前記複数の層をエッチングするステップは、前記底部プレーン（ＧＳＬ）内の接地選択線のセットを接続する連結素子を形成することを含み、
前記底部プレーンにおける前記連結素子内のランディングエリアに結合された層間コネクタを形成することであって、該層間コネクタは、前記中間プレーン（ＷＬ）における前記連結素子内の前記開口を貫通して延在するように、形成すること、
を更に含む、請求項１０〜１２のいずれか１項に記載の方法。
【請求項１４】
前記ビット線構造の連結素子のグループと、前記少なくとも１つの基準線構造の少なくとも連結素子とが、前記中間プレーン（ＷＬ）内のワード線の第１のセットと、前記中間プレーン（ＷＬ）内のワード線の第２の隣接したセットとの上に直交して配置され、前記第１のセット用の前記層間コネクタは、前記グループの側部に、該グループの前記ビット線に対して平行に配置され、前記第２のセット用の前記層間コネクタは、前記グループの同じ側部又は反対側の側部に配置される、請求項１１〜１３のいずれか１項に記載の方法。
【請求項１５】
検知回路に結合された複数のグローバルビット線を含む、前記複数のビット線構造に接続された第１の上に重なる導電性層を形成することと、
基準電圧源に結合される、前記少なくとも１つの基準線構造に接続された第２の上に重なる導電性層を形成することと、
を含む、請求項１１〜１４のいずれか１項に記載の方法。
【請求項１６】
前記スタックにおける前記導電性ストリップのうちの少なくとも１つの導電性ストリップの側部の側面であって、前記導電性ストリップのうちの前記少なくとも１つの導電性ストリップの第２の側部とは反対側の側面にサイドウォールシリサイド形成部を形成することを更に含み、前記第２の側部の側面には、前記メモリ層が形成される、請求項１１〜１５のいずれか１項に記載の方法。
【請求項１７】
前記中間プレーン（ＷＬ）内のワード線のセットを接続する連結素子と、該連結素子内のランディングエリアに結合された層間コネクタとを含むブロックを形成することであって、隣接したブロックの前記ワード線の端部が、前記連結素子を介して接続され、前記連結素子は、下側の中間プレーン内のランディングエリアに結合された層間コネクタが貫通して延在する開口を含むように、形成することと、
隣接したブロックの少なくとも１つの側部に、前記隣接したブロックのワード線に対して平行にサイドウォールシリサイド形成部を形成することと、
を更に含む、請求項１１〜１６のいずれか１項に記載の方法。
【請求項１８】
前記導電性ストリップの複数のスタックにおいて、隣接したスタックの対を形成することであって、電荷蓄積構造が、前記中間プレーン（ＷＬ）内のワード線の第１の側部の側面と、前記複数のビット線構造の前記スタック間半導体本体素子との間の界面領域における交差点に配置されるように、形成することと、
前記隣接したスタックの対における前記導電性ストリップの中間プレーン（ＷＬ）において前記第１の側部の反対側にある前記ワード線の第２の側部の側面にサイドウォールシリサイド形成部を形成することと、
を更に含む、請求項１１〜１６のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度メモリデバイスに関し、特に、メモリセルの複数のプレーンが３次元の３Ｄアレイを提供するように配置されているメモリデバイスに関する。
【背景技術】
【０００２】
集積回路内のデバイスの限界寸法は、一般的なメモリセル技術の限界にまで小さくなっているので、設計者は、メモリセルの複数のプレーンを積重してより大きな記憶容量を達成するとともに、ビット当たりのコストをより低く達成するための技法を目指してきた。例えば、非特許文献１及び非特許文献２では、薄膜トランジスタ技法が電荷トラッピングメモリ技術に適用されている。
【０００３】
また、非特許文献３では、交差点（cross-point：クロスポイント）アレイ技法がアンチヒューズメモリ用に適用されてきた。非特許文献３に記載されている設計では、ワード線及びビット線の複数の層が設けられ、それらの交差点にメモリ素子がある。これらのメモリ素子は、ワード線に接続されたｐ＋ポリシリコンアノードと、ビット線に接続されたｎ−ポリシリコンカソードとを備え、これらのアノード及びカソードは、アンチヒューズ材料によって分離されている。
【０００４】
非特許文献１、非特許文献２及び非特許文献３に記載されているプロセスでは、メモリ層ごとに幾つかのクリティカルリソグラフィーステップがある。したがって、デバイスを製造するのに必要とされるクリティカルリソグラフィーステップ数は、実装される層の数だけ倍増する。そのため、密度がより高くなるという利点は、３次元（３Ｄ）アレイを用いて達成されるが、製造コストがより高くなることによって、この技術の使用が制限される。
【０００５】
電荷トラッピングメモリ技術において垂直ＮＡＮＤセルを提供する別の構造が、非特許文献４に記載されている。非特許文献４に記載されている構造は、ＮＡＮＤゲートのように動作する垂直チャネルを有するマルチゲート電界効果トランジスタ構造を含み、シリコン酸化物窒化物酸化物シリコンＳＯＮＯＳの電荷トラッピング技術を用いて、各ゲート／垂直チャネル界面に記憶場所が作製される。このメモリ構造は、マルチゲートセルのための垂直チャネルとして配置された半導体材料の柱に基づいており、基板に隣接した下側選択ゲートと最上部の上側選択ゲートとを有する。複数の水平制御ゲートが、それらの柱と交差する平面電極層を用いて形成されている。制御ゲートに用いられる平面電極層は、クリティカルリソグラフィーを必要とせず、それによって、コストを節減する。しかしながら、多くのクリティカルリソグラフィーステップが、垂直セルのそれぞれについて必要とされる。また、このようにして層状化することができる制御ゲートの数には限界があり、その数は、垂直チャネルの導電性、用いられるプログラムプロセス及び消去プロセスのような要因によって決まる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Lai他「A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory」（IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006）
【非特許文献２】Jung他「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」（IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006）
【非特許文献３】Johnson他「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」（IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003）
【非特許文献４】Tanaka他「Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory」（2007 Symposium on VLSI Technology Digest of Technical Papers, 12-14 June 2007, pages14-15）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
信頼性のある非常に小さなメモリ素子を含む３次元集積回路メモリのための構造を低い製造コストで提供することが望ましい。
【課題を解決するための手段】
【０００８】
メモリデバイスが、メモリセルのＮＡＮＤストリングアレイを含む。デバイスは、
集積回路基板と、
導電性ストリップの底部プレーンと、導電性ストリップの複数の中間プレーンと、導電性ストリップの上部プレーンとを少なくとも含む、絶縁材料によって分離された導電性ストリップの複数のスタックと、を備える。
【０００９】
複数のビット線構造が前記複数のスタックにわたって直交して配置されるとともに前記複数のスタックとコンフォーマルな表面を有し、前記スタック間にあるスタック間半導体本体素子と、前記スタックの上にあり前記スタック間半導体本体素子を接続する連結素子とを含む。メモリデバイスは、前記導電性ストリップの上部プレーンとの界面領域にあるストリング選択スイッチ及び前記導電性ストリップの底部プレーンとの界面領域にある基準選択スイッチを備える。
【００１０】
メモリデバイスは、前記スタックの前記複数の中間プレーン内の前記導電性ストリップの側面と、前記複数のビット線構造の前記スタック間半導体本体素子との間の界面領域における交差点にある電荷蓄積構造を含む。
【００１１】
本明細書で説明する技術の一態様では、前記複数のスタックにわたって直交して配置された少なくとも１つの基準線構造であって、前記スタック間にあり前記基準導体に接続されたスタック間垂直導電性素子と、前記スタックの上にあり前記スタック間垂直導電性素子を接続する連結素子とを含み、前記スタック間垂直導電性素子は、前記スタック間半導体本体素子よりも高い導電性を有する、少なくとも１つの基準線構造と、
を備える、メモリセルのＮＡＮＤストリングアレイを含むメモリデバイス。
【００１２】
本明細書で説明する技術の別の態様では、前記複数のスタックにおける前記導電性ストリップのうちの少なくとも幾つかは、前記電荷蓄積構造が配置される前記側面の反対側のシリコン本体の側部にシリサイド層を有するシリコン本体を含む。
【００１３】
本明細書で説明するようなメモリデバイスを製造するための方法も提供される。
【００１４】
本技術の他の態様及び利点は、以下の図面、詳細な説明及び特許請求の範囲を検討することで分かる。
【図面の簡単な説明】
【００１５】
【図１】３Ｄメモリデバイスの概略図である。
【図２】図１の３Ｄ概略図の上面図に対応するレイアウト概略図である。
【図３】復号構造を含む３Ｄメモリデバイスの概略図である。
【図４】図３の３Ｄ概略図の上面図に対応するレイアウト概略図である。
【図５】図４に示すレイアウト概略図の代替的なレイアウト概略図である。
【図６】サイドウォールワード線シリサイド形成部を示すレイアウト概略図である。
【図７】二重ゲート垂直チャネル構造のサイドウォールワード線シリサイド形成部を示す３Ｄ概略図である。
【図８】垂直チャネル構造を示す３Ｄ概略図である。
【図９】本発明の一実施形態による集積回路の簡略ブロック図である。
【図１０】二重ゲート垂直チャネル構造を製造するための方法を示すフローチャートである。
【図１１】二重ゲート垂直チャネル構造のための一例のプロセスフローを示す図である。
【図１２】二重ゲート垂直チャネル構造のための一例のプロセスフローを示す図である。
【図１３】二重ゲート垂直チャネル構造のための一例のプロセスフローを示す図である。
【図１４】二重ゲート垂直チャネル構造のための一例のプロセスフローを示す図である。
【図１５】二重ゲート垂直チャネル構造のための一例のプロセスフローを示す図である。
【図１６】二重ゲート垂直チャネル構造のための一例のプロセスフローを示す図である。
【図１７】二重ゲート垂直チャネル構造のための一例のプロセスフローを示す図である。
【図１８】二重ゲート垂直チャネル構造のための一例のプロセスフローを示す図である。
【図１９】垂直チャネル構造のサイドウォールシリサイド形成部における一実施形態のための一例のプロセスフローを示す図である。
【図２０】垂直チャネル構造のサイドウォールシリサイド形成部における一実施形態のための一例のプロセスフローを示す図である。
【図２１】垂直チャネル構造のサイドウォールシリサイド形成部における一実施形態のための一例のプロセスフローを示す図である。
【図２２】垂直チャネル構造のサイドウォールシリサイド形成部における一実施形態のための一例のプロセスフローを示す図である。
【図２３】垂直チャネル構造のサイドウォールシリサイド形成部における一実施形態のための一例のプロセスフローを示す図である。
【図２４】垂直チャネル構造のサイドウォールシリサイド形成部における一実施形態のための一例のプロセスフローを示す図である。
【図２５】垂直チャネル構造のサイドウォールシリサイド形成部における代替的な実施形態のための一例のプロセスフローを示す図である。
【図２６】垂直チャネル構造のサイドウォールシリサイド形成部における代替的な実施形態のための一例のプロセスフローを示す図である。
【図２７】垂直チャネル構造のサイドウォールシリサイド形成部における代替的な実施形態のための一例のプロセスフローを示す図である。
【図２８】垂直チャネル構造のサイドウォールシリサイド形成部における代替的な実施形態のための一例のプロセスフローを示す図である。
【図２９】垂直チャネル構造のサイドウォールシリサイド形成部における代替的な実施形態のための一例のプロセスフローを示す図である。
【図３０】垂直チャネル構造のサイドウォールシリサイド形成部における代替的な実施形態のための一例のプロセスフローを示す図である。
【図３１】垂直チャネル構造のサイドウォールシリサイド形成部における代替的な実施形態のための一例のプロセスフローを示す図である。
【図３２】垂直チャネル構造のサイドウォールシリサイド形成部における代替的な実施形態のための一例のプロセスフローを示す図である。
【図３３】垂直チャネル構造のサイドウォールシリサイド形成部における代替的な実施形態のための一例のプロセスフローを示す図である。
【発明を実施するための形態】
【００１６】
本発明の実施形態の詳細な説明を、図１〜図３３を参照して提供する。
【００１７】
図１は、３次元（３Ｄ）メモリデバイス１００の概略図である。メモリデバイス１００は、メモリセルのＮＡＮＤストリングアレイを含み、二重ゲート垂直チャネルメモリアレイ（ＤＧＶＣ）とすることができる。メモリデバイス１００は、集積回路基板と、絶縁材料によって分離された導電性ストリップの複数のスタックとを備える。この複数のスタックは、導電性ストリップの底部プレーン（ＧＳＬ）と、導電性ストリップの複数の中間プレーン（ＷＬ）と、導電性ストリップの上部プレーン（ＳＳＬ）とを少なくとも含む。図１に示す例では、スタック１１０は、導電性ストリップの底部プレーン（ＧＳＬ）と、ＷＬ０〜ＷＬＮ−１の導電性ストリップの複数の中間プレーン（ＷＬ）と、導電性ストリップの上部プレーン（ＳＳＬ）とを含み、ここで、Ｎは８、１６、３２、６４等とすることができる。
【００１８】
複数のビット線構造は、複数のスタックにわたって直交して配置され、複数のスタックとコンフォーマルな（conformal：等角の）表面を有する。これらの複数のビット線構造は、スタック間にあるスタック間半導体本体素子１２０と、スタックの上にありスタック間半導体本体素子１２０を接続する連結素子１３０とを含む。この例における連結素子１３０は、比較的高いドーピング濃度を有するポリシリコン等の半導体を含み、そのため、これらの連結素子は、スタック間半導体本体素子１２０よりも高い導電性を有する。スタック間半導体本体素子１２０は、スタック内のセル用のチャネル領域を提供するように構成されている。
【００１９】
メモリデバイスは、スタック内の複数の中間プレーン（ＷＬ）における導電性ストリップの側面と複数のビット線構造のスタック間半導体本体素子１２０との間の界面領域における交差点１８０に電荷蓄積構造を備える。図示した例では、交差点１８０のメモリセルは、垂直二重ゲートＮＡＮＤストリングに構成され、ここで、単一のスタック間半導体本体素子の両側部にある導電性ストリップは、二重ゲートとして振る舞い、読み出し動作、消去動作及びプログラム動作のために協調して動作させることができる。
【００２０】
基準導体１６０は、導電性ストリップの底部プレーン（ＧＳＬ）と集積回路基板（図示せず）との間に配置されている。少なくとも１つの基準線構造が、複数のスタックにわたって直交して配置されている。この少なくとも１つの基準線構造は、スタック間にあり基準導体１６０と電気通信するスタック間垂直導電性素子１４０と、スタック１１０の上にありスタック間垂直導電性素子１４０を接続する連結素子１５０とを含む。スタック間垂直導電性素子１４０は、スタック間半導体本体素子１２０よりも高い導電性を有することができる。
【００２１】
メモリデバイスは、導電性ストリップの上部プレーンとの界面領域にストリング選択スイッチ１９０を備え、導電性ストリップの底部プレーン（ＧＳＬ）との界面領域に基準選択スイッチ１７０を備える。電荷蓄積構造の誘電体層は、幾つかの例では、スイッチ１７０、１９０用のゲート誘電体層として機能することができる。
【００２２】
メモリデバイスは、複数のビット線構造に接続された第１の上に重なるパターニングされた導電性層（図示せず）を含み、この導電性層は、検知回路に結合された複数のグローバルビット線を含む。メモリデバイスは、第２の上に重なる導電性層（図示せず）も含み、この導電性層は、パターニングすることができ、第１のパターニングされた導体体層よりも上又は下にすることができる。第２の上に重なる導電性層は、連結素子１５０に接触すること等によって少なくとも１つの基準線構造に接続される。第２のパターニングされた導体体層は、少なくとも１つの基準線構造を基準電圧源に接続することもできるし、基準電圧を提供するために回路部に接続することもできる。
【００２３】
図１に示す例では、ビット線構造の連結素子１３０はＮ＋ドープ半導体材料を含む。ビット線構造のスタック間半導体本体素子１２０は低濃度ドープ半導体材料を含む。図１に示す例では、基準導体１６０はＮ＋ドープ半導体材料を含み、少なくとも１つの基準線構造の連結素子１５０はＮ＋ドープ半導体材料を含む。少なくとも１つの基準線構造のスタック間垂直導電性素子１４０もＮ＋ドープ半導体材料を含む。代替的な実施態様では、ドープ半導体の代わりに金属又は金属化合物を用いることができる。
【００２４】
１つの実施形態では、基準導体１６０の抵抗を低減するために、メモリデバイスは、基準導体１６０の近くに底部ゲート１０１を含むことができる。読出し動作中、底部ゲート１０１を、基板内の単数若しくは複数の下に横たわるドープウェル、又は他の下に横たわるパターニングされた導体構造に印加される好適なパス電圧によってオンにして、基準導体１６０の導電性を増加させることができる。
【００２５】
図２は、図１の３Ｄ概略図の上面図に対応するレイアウト概略図である。ビット線２３１〜２３４及びビット線２３５〜２３８が、複数のビット線構造の連結素子１３０（図１）に対応する。ソース線２４０が、少なくとも１つの基準線構造の連結素子１５０（図１）に対応し、他のソース線は、アレイに沿って間隔をおいて配置することができる。これらのビット線（ＢＬ）及びソース線（ＳＬ）は、ワード線（ＷＬ）２１１〜２１６の上に直交して配置されている。これらのワード線は、導電性ストリップの複数の中間プレーンにある。ソース線２４０の両側にはそれぞれ４本のビット線しか示されていないが、ソース線２４０の両側にはそれぞれ任意の本数のビット線が存在することができる。例えば、ソース線２４０の両側にはそれぞれ８本又は１６本のビット線が存在することができる。
【００２６】
図２に示す例では、メモリデバイスは、第１の上に重なる層を含み、この第１の上に重なる層は、第１の上に重なる線２８１〜２８８を含む。この第１の上に重なる導電性層は、金属、ドープ半導体、又は材料の組合せを含むことができる。第１の上に重なる線２８１〜２８８は、ビット線コンタクト２５１を介してビット線２３１〜２３８に直接接続されて、ビット線負荷抵抗を最小にしている。本明細書で説明したように、ビット線２３１〜２３８は、複数のビット線構造の連結素子１３０（図１）に対応し、上述のように、第１の上に重なる導電性層は、複数のビット線構造に接続されている。第１の上に重なる導電性層は、検知回路（図示せず）に結合された複数のグローバルビット線を含むことができる。ビット線コンタクト２５１の位置は一例を表している。ビット線コンタクトの物理的なレイアウトは、周期的又は非周期的とすることができ、より規則的なレイアウトは、より良好なリソグラフィー露光を提供することができる。
【００２７】
図２に示す例では、メモリデバイスは、第２の上に重なる層２９０を含む。この第２の上に重なる導電性層は、金属、ドープ半導体、又は材料の組合せを含むことができる。第２の上に重なる層２９０は、ソース線コンタクト２５５を介してビット線２４０に直接接続されて、ソース線負荷抵抗を最小にしている。本明細書で説明したように、ソース線２４０は、少なくとも１つの基準線構造の連結素子１５０（図１）に対応し、上述のように、第２の上に重なる導電性層は、少なくとも１つの基準線構造に接続されている。第２の上に重なる導電性層は、基準電圧源（図示せず）に結合することができる。ソース線コンタクト２５５の位置は一例を表している。ソース線コンタクトの物理的なレイアウトは、周期的又は非周期的とすることができ、より規則的なレイアウトは、より良好なリソグラフィー露光を提供することができる。
【００２８】
少なくとも１つの基準線構造のスタック間垂直導電性素子１４０（図１）は、ビット線構造のスタック間半導体本体素子１２０（図１）よりも大きな断面積を有することができる。それに対応して、ソース線コンタクト２５５は、ビット線コンタクト２５１よりも大きな断面積を有することができる。
【００２９】
図３は、上に重なる復号回路への階段状（staircase）コンタクト用に構成された、水平ワード線構造及びＧＳＬ線構造のための導電性ストリップにおけるパッドエリアの説明図を含む３Ｄメモリデバイスの概略図である。導電性ストリップの上部プレーン内のストリング選択線は、ストリング選択線復号回路に独立に結合されるとともに、ストリング選択線復号回路によって制御される。
【００３０】
中間プレーン（ＷＬ）内の導電性ストリップ及び底部プレーン（ＧＳＬ）内の導電性ストリップは、互いに接続されて、デコーダーの面積が低減され、その結果、メモリデバイスの全体サイズが低減される。上部プレーン（ＳＳＬ）内の導電性ストリップは、ビット線復号の訂正を可能にするために個別に復号される。
【００３１】
メモリデバイスは、中間プレーン（ＷＬ）内のワード線のセットを接続するパッドエリアを提供する連結素子３６１及び３６２等の連結素子と、連結素子３６１及び３６２内のランディングエリア（landing areas）に結合された層間コネクタ３７１及び３７２等の層間コネクタとを備えることができ、ここで、これらの連結素子は、下側の中間プレーン内のランディングエリアに結合された層間コネクタが貫通して延在する開口を含む。ランディングエリアは、層間コネクタの底面と連結素子の上面との間の界面領域にある。
【００３２】
図３に示すように、複数の中間プレーン内の複数の層におけるワード線のセット用の層間コネクタは、階段状構造に配置されている。したがって、層間コネクタ３７１及び３７２は、複数の中間プレーン内の２つの異なる層におけるランディングエリアに接続されている。階段状構造は、ワード線デコーダー領域内において、メモリセルのＮＡＮＤストリングアレイ用の領域と周辺回路用の領域との境界の近くに形成することができる。
【００３３】
図３に示す例では、メモリデバイスは、導電性ストリップの底部プレーン（ＧＳＬ）内の接地選択線のセットを接続する連結素子３６３等の連結素子と、底部プレーンにおいて連結素子のランディングエリアに結合された層間コネクタ３７３等の層間コネクタとを備え、ここで、これらの層間コネクタは、中間プレーン（ＷＬ）内の連結素子の開口を貫通して延在している。ランディングエリアは、層間コネクタ３７３等の層間コネクタの底面と連結素子３６３等の連結素子の上面との間の界面領域にある。
【００３４】
図４は、図３の３Ｄ概略図の上面図に対応するレイアウト概略図である。図４に示す例では、ビット線構造の連結素子４３１〜４３８のグループ４３０と、少なくとも１つの基準線構造の少なくとも連結素子４４０とが、中間プレーン（ＷＬ）内のワード線の第１のセット４１０と、中間プレーン（ＷＬ）内のワード線の第２の隣接したセット４２０との上に直交して配置されている。ビット線構造の連結素子４３１〜４３８は、ビット線として機能する。少なくとも１つの基準線構造の連結素子４４０は、ソース線として機能する。図４に示す例では、ビット線コンタクト４５１が、ビット線構造の連結素子４３１〜４３８を第１の上に重なる線（例えば図２の２８１〜２８８）に直接接続する。ソース線コンタクト４５５が、少なくとも１つの基準線構造の連結素子４４０を第２の上に重なる層（例えば図２の２９０）に直接接続する。ビット線コンタクト及びソース線コンタクトの位置は、一例を説明するためのものである。ワード線に対するビット線コンタクト及びソース線コンタクトの実際の物理的なレイアウトは、周期的又は非周期的とすることができる。なお、より規則的なレイアウトは、より良好なリソグラフィー露光を提供することができる。
【００３５】
グループ４３０は、中間プレーン（ＷＬ）内のワード線４１１〜４１６の第１のセット４１０と、中間プレーン（ＷＬ）内のワード線４２１〜４２６の第２の隣接したセット４２０とを含む。第１のセット４１０の構成要素は、層間コネクタ４７１〜４７４のそれぞれがランディングエリアに接触するパッドを提供する連結素子によって互いに結合されている。同様に、第２のセット４２０の構成要素は、層間コネクタ４９１〜４９４のそれぞれがランディングエリアに接触するパッドを提供する連結素子によって互いに結合されている。
【００３６】
第１のセット４１０用の層間コネクタ４７１〜４７４は、グループ４３０の側部に、グループ４３０のビット線に対して平行に配置されている。第２のセット４２０用の層間コネクタ４９１〜４９４は、グループ４３０の同じ側に配置されている。第１のセット４１０及び第２のセット４２０に対応する導電性ストリップの上部プレーン内のストリング選択線は、層間コネクタがある側部とは反対側にあるグループ４３０の側部からストリング選択線復号回路（図示せず）に結合されている。
【００３７】
連結素子４６０は、メモリセルのブロックの或るレベル用の単一のパターニングされたワード線構造の第１のセット４１０内のワード線を接続する。層間コネクタ４７１〜４７４は、連結素子４６０内のランディングエリアと、ワード線復号回路（図示せず）とに結合されている。同様に、連結素子４８０は、第２のセット４２０内のワード線を接続する。層間コネクタ４９１〜４９４は、連結素子４８０内のランディングエリアと、ワード線復号回路とに結合されている。これらのランディングエリアは、層間コネクタの底面と連結素子の上面との間の界面領域にある。
【００３８】
図３について本明細書で説明したように、複数の中間プレーン内の複数の層におけるワード線のセット用の層間コネクタは、階段状構造でパッド（例えば連結素子４６０、４８０）に接触するように配置されている。したがって、層間コネクタ４７１〜４７４は、複数の中間プレーン内の４つの異なる層におけるランディングエリアに接続することができ、層間コネクタ４９１〜４９４は、複数の中間プレーン内の同じ４つの異なる層又はそれらの４つの異なる層のうちの異なるものにおけるランディングエリアに接続することができる。
【００３９】
図４に示すように、第１のセット４１０及び第２のセット４２０は、それぞれ６本のワード線を含むが、より多くのワード線が各セットに存在することができる。例えば、第１のセット４１０及び第２のセット４２０のそれぞれは、８本、１６本又は３２本のワード線を含むことができる。同様に、少なくとも１つの基準線構造の連結素子４４０の両側にはそれぞれ４本のビット線しか示されていないが、連結素子４４０の両側にはそれぞれより多くのビット線が存在することができる。例えば、連結素子４４０の両側にはそれぞれ８本又は１６本のビット線が存在することができる。
【００４０】
図４に示す回路レイアウトは、水平方向及び垂直方向に繰り返すことができる。
【００４１】
図５は、代替的なレイアウト概略図である。図４の説明は図５に概ね当てはまる。図５に示す例では、ビット線構造の連結素子５３１〜５３８のグループ５３０と、少なくとも１つの基準線構造の少なくとも連結素子５４０とが、中間プレーン（ＷＬ）内のワード線５１１〜５１６の第１のセット５１０と、中間プレーン（ＷＬ）内のワード線５２１〜５２６の第２の隣接したセット５２０との上に直交して配置されている。ビット線構造の連結素子５３１〜５３８は、ビット線として機能する。少なくとも１つの基準線構造の連結素子５４０は、ソース線として機能する。
【００４２】
第１のセット５１０用の層間コネクタ５７１〜５７４は、グループ５３０の１つの側部において連結素子５６０に配置されている。第２のセット５２０用の層間コネクタ５９１〜５９４は、グループ５３０のもう１つの反対側の側部において連結素子５８０に配置されている。
【００４３】
第１のセット５１０に対応する導電性ストリップの上部プレーン内のストリング選択線は、ワード線の第２のセット５２０用の層間コネクタがある側部と同じグループ５３０の側部からストリング選択線復号回路に結合されている。ワード線の第２のセット５２０に対応する導電性ストリップの上部プレーン内のストリング選択線は、ワード線の第１のセット５１０用の層間コネクタがある側部と同じグループ５３０の側部からストリング選択線復号回路に結合されている。
【００４４】
図５に示す代替的なレイアウトは、ワード線復号回路及びストリング選択線復号回路のためのより大きなプロセスウィンドウを提供し、ワード線方向に鏡像で繰り返すことができ、それによって、連結素子は、グループ間で共有することができ、連結素子へのコンタクトは１つおきのセット内に作製され、隣接したワード線構造について示すようなオフセット形式（offset fashion）で配置される。
【００４５】
図６は、サイドウォールワード線シリサイド形成部を示すレイアウト概略図である。サイドウォールワード線シリサイド形成部は、ワード線構造の抵抗を低減することができ、その結果、大規模アレイにわたるワード線ＲＣ遅延を低減することができる。メモリデバイスは、中間プレーン（ＷＬ）内のワード線のセットを接続する連結素子と、連結素子内のランディングエリアに結合された層間コネクタとを含むブロックを備えることができ、ここで、隣接したブロックのワード線の端部は、連結素子を介して接続され、連結素子は、下側の中間プレーン内のランディングエリアに結合された層間コネクタが貫通して延在する開口を含む。メモリデバイスは、隣接したブロックの少なくとも１つの側部に、それらの隣接したブロックのワード線に対して平行に配置されたサイドウォールシリサイド形成部を更に備えることができる。
【００４６】
図６に示す例では、メモリデバイスは、中間プレーン（ＷＬ）内のワード線のセット６１０を接続する連結素子６６０と、連結素子６６０内のランディングエリアに結合された層間コネクタ６７１〜６７４とを含む隣接したブロック６１５及び６１７を備える。隣接したブロック６１５及び６１７のワード線の端部は、連結素子６６０を介して接続されている。
【００４７】
メモリデバイスは、中間プレーン（ＷＬ）内のワード線のセット６２０を接続する連結素子６８０と、連結素子６８０内のランディングエリアに結合された層間コネクタ６９１〜６９４とを含む隣接したブロック６２５及び６２７も備える。隣接したブロック６２５及び６２７のワード線の端部は、連結素子６８０を介して接続されている。
【００４８】
連結素子は、下側の中間プレーン内のランディングエリアに結合された層間コネクタが貫通して延在する開口を含む。図３に示す例では、連結素子３６１及び３６２が、それぞれ、下側の中間プレーン内のランディングエリアに結合された層間コネクタ３７２及び３７３が貫通して延在する開口を含む。
【００４９】
この実施形態における連結素子６６０を含むワード線構造は、最も外側の導電性ストリップ６１１及び６１３の側部に配置されたサイドウォールシリサイド形成部６０２及び６０４を含む。また、この実施形態における連結素子６８０を含むワード線構造も、最も外側の導電性ストリップ６２１及び６２３の側部に配置されたサイドウォールシリサイド形成部６０６及び６０８を含む。これらのシリサイド形成部は、大規模アレイにおけるワード線電圧の分配用のワード線構造の導電性を改善することができる。
【００５０】
図６のエリア６０９は、図７の３Ｄ概略図を参照すると、より詳細に理解することができる。
【００５１】
図７は、図６のエリア６０９に対応する、二重ゲート垂直チャネル構造のサイドウォールワード線シリサイド形成部を示す３Ｄ概略図である。ワード線の２つの層が示されている。これらの２つの層のうちの第１の層は、ワード線７２２及びワード線７５２を含む。これらの２つの層のうちの第２の層は、ワード線７２４及びワード線７５４を含む。これらの４本のワード線は、ワード線のセット（例えば図６の６１０）に存在する。ワード線７２２及び７２４は、ワード線のセット６１０内にある。ワード線７５２及び７５４はそれぞれ、図６の最も外側の導電性ストリップ６１１、６１３に対応し、ワード線のセット６１０の側部にあるそれらのサイドウォールにサイドウォールシリサイド形成部７６２及び７６４を有する。
【００５２】
図７に示す例では、ＯＮＯ（酸化物窒化物酸化物）材料等の誘電体電荷蓄積層７１０及び７３０が、電荷蓄積構造を形成するために、ワード線７２２及びワード線７２４の両側部のサイドウォールに形成されている。誘電体電荷蓄積層７４０を、サイドウォールシリサイド形成部を有するワード線のサイドウォールとは反対側にあるワード線７５２及びワード線７５４のサイドウォールに形成することができる。ワード線は、絶縁酸化物材料７７０によって上又は下の他のワード線から分離されている。
【００５３】
代替的な実施形態では、図３３に示すように、メモリデバイスは、導電性ストリップの複数のスタックに隣接したスタックの対を備えることができ、多層誘電体電荷蓄積構造を含むことができるメモリ層２９９０が、中間プレーン（ＷＬ）内の３１３１及び３１３３等の導電性ストリップの第１の側部の側面と、複数のビット線構造の２７９１等のスタック間半導体本体素子との間の界面領域における交差点に配置されている。メモリデバイスは、隣接したスタックの対における導電性ストリップの中間プレーン（ＷＬ）内に、第１の側部の反対側にある、３１３１及び３１３３等の導電性ストリップの第２の側部の側面に配置された３１３２及び３１３４等のサイドウォールシリサイド形成部を更に備えることができる。
【００５４】
サイドウォールシリサイド形成部は、導電性ストリップの中間プレーン（ＷＬ）内のワード線に対して平行であるとともに、複数のビット線構造のスタック間半導体本体素子に対して直交している。この代替的な実施形態の更なる説明は、図２５〜図３３に関連して提供される。
【００５５】
図８は、垂直チャネル構造を示す３Ｄ概略図である。図８に示す例では、二重ゲート垂直チャネル構造は、水平ゲート８１２の側面と垂直チャネル８２０との間の電荷蓄積構造８３２及び水平ゲート８１４の側面と垂直チャネル８２０との間の電荷蓄積構造８３４として配置された誘電体層を含む。電流の流れは、垂直チャネル８２０を通る矢印８４０によって表されるように垂直である。ゲート８１２及び８１４は、スタックにおける中間プレーン（ＷＬ）内の導電性ストリップの部分である。これらの導電性ストリップは、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＴｉＮ、ＴａＮ、Ｗ及びＰｔのようなドープ半導体、金属及び導電性化合物を含む様々な材料を含むことができる。垂直チャネル８２０は、メモリデバイス内のビット線構造の一部であり、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＳｉＣ及びグラフェンのような材料等、メモリセル用のチャネルとして機能するように構成された半導体材料を含むことができる。電荷蓄積構造８３２及び８３４を含むメモリデバイス内の電荷蓄積構造は、当該技術分野においてＳＯＮＯＳ、ＢＥ−ＳＯＮＯＳ、ＴＡＮＯＳ及びＭＡ  ＢＥ−ＳＯＮＯＳとして知られている、フラッシュメモリ技術から知られた多層誘電体電荷トラッピング構造を含むことができる。
【００５６】
図９は、本発明の一実施形態による集積回路の簡略ブロック図である。図９に示す例では、集積回路９７５は、本明細書で説明するように、集積回路基板上において、ソース線構造とワード線構造上のシリサイド形成部との一方又は双方を用いて実装される二重ゲート垂直チャネルメモリアレイ９６０（ＤＧＶＣ）を含む。行デコーダー９６１が、メモリアレイ９６０内の行に沿って配置された複数のワード線９６２に結合されている。列デコーダー９６３が、メモリアレイ９６０内のメモリセルからデータを読み出し及びプログラムするためにメモリアレイ９６０内に列に沿って配置された複数のビット線９６４（又は上述したようなＳＳＬ線）に結合されている。プレーンデコーダー９５８が、ＳＳＬ線９５９（又は上述したようなビット線）でメモリアレイ９６０内の複数のプレーンに結合されている。アドレスが、バス９６５で列デコーダー９６３、行デコーダー９６１及びプレーンデコーダー９５８に供給される。ブロック９６６内のセンス増幅器及びデータイン構造が、この例ではデータバス９６７を介して列デコーダー９６３に結合されている。データが、データイン線９７１を介して、集積回路９７５の入出力ポートから又は集積回路９７５の内部若しくは外部の他のデータ源から、ブロック９６６内のデータイン構造に供給される。図示した実施形態では、他の回路部９７４が、汎用プロセッサ若しくは専用用途回路部等の集積回路、又はプログラマブル抵抗セルアレイによってサポートされるシステムオンチップ機能を提供するモジュールの組合せに含まれる。データが、データアウト線９７２を介してブロック９６６内のセンス増幅器から集積回路９７５の入出力ポートに、又は集積回路９７５の内部若しくは外部の他のデータの宛先に供給される。
【００５７】
この例ではバイアス配置状態機械９６９を用いて実装されるコントローラーが、読出し電圧及びプログラム電圧等、ブロック９６８内の単数又は複数の電圧供給源を通じて生成又は提供されるバイアス配置供給電圧の印加を制御する。このコントローラーは、当該技術分野において知られているような専用論理回路部を用い実装することができる。代替的な実施形態では、このコントローラーは、汎用プロセッサを含み、同じ集積回路上に実装することができ、コンピュータープログラムを実行してデバイスの動作を制御する。更に他の実施形態では、専用論理回路部及び汎用プロセッサの組合せをコントローラーの実装に利用することができる。
【００５８】
図１０は、メモリデバイスを製造するための方法を示すフローチャートである。本方法は、図１の構造と同様の構造を有する３Ｄメモリブロックを形成するための基板上のエリアを特定することを含む。エリアごとに、本方法は、アシストゲートウェルを基板内に注入することによって又は導電材料を基板上にパターンニングすることによってアシストゲート導体を形成することを含む。これらのアシストゲート導体の上に、二酸化シリコン等のアシストゲート誘電体の層が形成される（ブロック１００９）。この絶縁層上に、本プロセスは、絶縁材料によって分離された第１の導電材料の複数の層を形成すること（ブロック１０１０）と、それらの複数の層をエッチングして導電性ストリップの複数のスタックを画定すること（ブロック１０２０）とを含む。これらのスタックは、導電性ストリップの底部プレーン（ＧＳＬｓ）と、導電性ストリップの複数の中間プレーン（ＷＬｓ）と、導電性ストリップの上部プレーン（ＳＳＬｓ）とを少なくとも含む。
【００５９】
本方法は、複数のスタック内の導電性ストリップの側面にメモリ層を形成すること（ブロック１０３０）を含む。このメモリ層は、複数の導電性ストリップの側面に接触している。本方法は、複数のスタックにおけるメモリ層の上に、このメモリ層とコンフォーマルな表面を有する第２の導電材料の層を形成すること（ブロック１０４０）を含む。
【００６０】
本方法は、第２の導電材料の層をエッチングして、複数のスタックにわたって直交して配置されるとともに複数のスタックとコンフォーマルな表面を有する複数のビット線構造を画定すること（ブロック１０５０）を含む。これらのビット線構造は、スタック間にあるスタック間半導体本体素子と、スタックの上でスタック間半導体本体素子を接続する連結素子とを含む。
【００６１】
第２の導電材料の層をエッチングするステップ（ブロック１０５０）は、この例では、複数のスタックにわたって直交して配置される少なくとも１つの基準線構造を画定する（ブロック１０５０）のにも用いられる。この基準線構造は、スタック間にあり共通のソース導体材料の層と電気通信するスタック間垂直導電性素子を含む。また、基準線構造は、スタックの上に、スタック間垂直導電性素子を接続する連結素子を含むことができる。第２の導電材料の層をエッチングするステップは、アシストゲート誘電体の層よりも上のレベルで停止し、そのレベルよりも下の第２の導電材料の層の部分が後に残って基準導体を形成するようにしている。基準導体は、基準線構造及びビット線構造に接続されて、基準線構造からビット線構造への電気通信を可能にする（ブロック１０５０）。
【００６２】
ビット線構造を形成した結果、メモリセルは、スタックにおける複数の中間プレーン（ＷＬ）内の導電性ストリップの側面と複数のビット線構造のスタック間半導体本体素子との間の界面領域における交差点に形成される。また、ストリング選択スイッチが、導電性ストリップ（ＳＳＬｓ）の上部プレーンとの界面領域に配置され、基準選択スイッチが、導電性ストリップ（ＧＳＬｓ）の底部プレーンとの界面領域に配置される。メモリ層は、これらのストリング選択スイッチ及び基準選択スイッチ用のゲート誘電体層として機能することができる誘電体層を含むことができる。
【００６３】
１つの実施形態では、本方法は、複数のビット線構造の連結素子、基準導体及び少なくとも１つの基準線構造の連結素子上に第１のエネルギーレベルでＮ＋ドーピング材料を注入すること（ブロック１０６０）を含むことができる。本方法は、少なくとも１つの基準線構造のスタック間垂直導電性素子上に第２のエネルギーレベルでＮ＋ドーピング材料を注入すること（ブロック１０６０）を更に含むことができる。なお、第２のエネルギーレベルは第１のエネルギーレベルよりも高い。
【００６４】
図２に示すように、少なくとも１つの基準線構造のスタック間垂直導電性素子は、ビット線構造のスタック間半導体本体素子よりも大きな断面積を有することができる。
【００６５】
１つの実施形態では、本方法における複数の層をエッチングして導電性ストリップの複数のスタックを画定するステップ（ブロック１０２０）は、復号構造の一部として中間プレーン（ＷＬ）内のワード線のセットを接続する連結素子を形成することを含むことができる。本方法は、これらの連結素子に開口を形成すること（ブロック１０７０）と、復号構造の別の一部としてこれらの連結素子内のランディングエリアに結合された層間コネクタを形成すること（ブロック１０７０）を更に含み、ここで、下側の中間プレーンにおいてランディングエリアに結合された層間コネクタは、連結素子内の開口を貫通して延在する。
【００６６】
本方法における複数の層をエッチングして導電性ストリップの複数のスタックを画定するステップ（ブロック１０２０）は、底部プレーンにおいて接地選択線のセットを接続する連結素子を形成することを更に含むことができる。本方法は、底部プレーンにおいて連結素子内のランディングエリアに結合された層間コネクタを形成すること（ブロック１０７０）を更に含み、ここで、これらの層間コネクタは、中間プレーン（ＷＬ）における連結素子内の開口を貫通して延在する。
【００６７】
１つの実施形態では、ビット線構造のビット線のグループと少なくとも１つの基準線構造の少なくともソース線とが、中間プレーン（ＷＬ）内のワード線の第１のセットと、中間プレーン（ＷＬ）内のワード線の第２の隣接したセットとの上に直交して配置され、第１のセット用の層間コネクタは、上記グループの側部に、このグループのビット線に対して平行に配置され、第２のセット用の層間コネクタは、このグループの同じ側部に配置される。
【００６８】
代替的な実施形態では、ビット線構造のビット線のグループと少なくとも１つの基準線構造の少なくともソース線とが、中間プレーン（ＷＬ）内のワード線の第１のセットと中間プレーン（ＷＬ）内のワード線の第２の隣接したセットとの上に直交して配置され、第１のセット用の層間コネクタは、上記グループの側部に、このグループのビット線に対して平行に配置され、第２のセット用の層間コネクタは、このグループの反対側の側部に配置される。
【００６９】
１つの実施形態では、本方法は、中間プレーン（ＷＬ）内のワード線のセットを接続する連結素子と、これらの連結素子内のランディングエリアに結合された層間コネクタとを含むブロックを形成することを含むことができ、ここで、隣接したブロックのワード線の端部は、連結素子を介して接続され、連結素子は、下側の中間プレーン内のランディングエリアに結合され層間コネクタが貫通して延在する開口を含む。本方法は、隣接したブロックの少なくとも１つの側部に、隣接したブロックのワード線に対して平行してサイドウォールシリサイド形成部を形成することを更に含むことができる。
【００７０】
代替的な実施形態では、本方法は、導電性ストリップの複数のスタックにおいて、隣接したスタックの対を形成することを含むことができ、ここで、電荷蓄積構造が、中間プレーン（ＷＬ）内のワード線の第１の側部の側面と、複数のビット線構造のスタック間半導体本体素子との間の界面領域における交差点に配置される。本方法は、隣接したスタックの対における導電性ストリップの中間プレーン（ＷＬ）内において、第１の側部の反対側にあるワード線の第２の側部の側面に、サイドウォールシリサイド形成部を形成することを更に含むことができる。
【００７１】
本方法は、検知回路に結合された複数のグローバルビット線を含む、複数のビット線構造に接続された第１の上に重なる導電性層を形成すること（ブロック１０８０）と、基準電圧源に結合される、少なくとも１つの基準線構造に接続された第２の上に重なる導電性層を形成すること（ブロック１０８０）を更に含むことができる。
【００７２】
図１１〜図１８は、二重ゲート垂直チャネル構造のための一例のプロセスフローを示している。図１１は、絶縁材料の層１１０５によって分離されたアシストゲート導体１１０１、並びに層１１１０、１１２０、１１３０及び１１４０等の第１の導電材料の複数の層を集積回路基板（図示せず）上に形成した後の本プロセスフローの段階を示している。
【００７３】
図１２は、複数の層をエッチングしてアシストゲート導体１１０１において停止し、スタック１２１０、１２１１及び１２１２を含む導電性ストリップの複数のスタックを画定した後の本プロセスフローの段階を示している。スタック１２１０、１２１１及び１２１２は、導電性ストリップの底部プレーン（ＧＳＬｓ）と、導電性ストリップの複数の中間プレーン（ＷＬｓ）と、導電性ストリップの上部プレーン（ＳＳＬｓ）とを少なくとも含む。図１２に示すように、スタック１２１０について、複数の中間プレーンは０〜Ｎ−１のＮ個のプレーンを含むことができる。図示していないが、導電性ストリップは、スタックをエッチングするのに用いられたパターン内に画定されたパッドによって連結されている。これらのパッドは、後続のステップにおいて、上記の図４及び図５の連結素子と同様の連結素子を形成するのに用いることができる。
【００７４】
図１３は、スタック１２１０を含む複数のスタックの導電性ストリップの上及びそれらの導電性ストリップの側部にメモリ層１３１０を形成した後の本プロセスフローの段階を示している。メモリ層１３１０は、複数の導電性ストリップの側面に接触している。メモリ層１３１０は、上記で論述したような多層の誘電体電荷蓄積構造を含むことができる。
【００７５】
図１４は、スタック１２１０を含む複数のスタック上のメモリ層１３１０の上に、メモリ層１３１０とコンフォーマルな表面を有する第２の導電材料の層１４１０を形成した後の本プロセスフローの段階を示している。この第２の導電材料は、少なくともスタック間の領域においてメモリセルの垂直ストリング用のチャネル領域として機能するように構成された半導体を含む。
【００７６】
図１５は、第２の導電材料の層１４１０のパターニングされた時限エッチングの後の本プロセスフローの段階を示している。このエッチングは、スタック間にあるメモリ層１３１０に到達する前に停止するように時間が決められ、そのため、基準導体（例えば１５６０）が各スタック間に形成される。第２の導体材料において所望の深さのトレンチに配置されたエッチング停止層の使用を含めて、基準導体を形成するためにエッチングを停止する他のプロセスも同様に用いることができる。エッチングのパターンは、スタック１２１０を含む複数のスタックにわたって直交して配置されるとともに複数のスタックとコンフォーマルな表面を有する複数のビット線構造１５２０／１５３０を画定する。ビット線構造１５２０／１５３０は、スタック間で基準導体（例えば１５６０）まで延在するスタック間半導体本体素子１５２０と、スタックの上にあり半導体本体素子１５２０を接続する連結素子１５３０とを含む。下に横たわる構造を明らかに見えるようにするために、この説明図は、ビット線構造間の領域に、スタックの導電性ストリップ間の開口を示している。しかしながら、これらの開口は、スタックのストリップ間の絶縁材料で満たされることになる。
【００７７】
第２の導電材料の層をエッチングするステップは、複数のスタックにわたって直交して配置される少なくとも１つの基準線構造１５４０／１５５０も画定する。この基準線構造は、スタック間において基準導体（例えば１５６０）まで延在するスタック間垂直導電性素子１５４０と、スタックの上にありスタック間垂直導電性素子１５４０を接続する連結素子１５５０とを含む。
【００７８】
図１５は、パターニングされた時限エッチングの結果、残された基準導体１５６０が導電性ストリップの底部プレーン（ＧＳＬｓ）と基板上のアシストゲート構造１１０１との間に配置されていることを示している。
【００７９】
メモリ層１３１０は、基準導体１５６０とアシストゲート導体１１０１との間でアシストゲート誘電体として機能することができる。
【００８０】
図１６は、ビット線構造が形成された後の本プロセスフローの段階を示している。この段階において、本プロセスは、矢印１６１０によって示す方向に第１のエネルギーレベルでＮ＋ドーピング材料を、複数のビット線構造の連結素子１５３０と、ビット線構造間の露出したエリアにおける基準導体１５６０と、ビット線構造と基準線構造との間の露出したエリアにおける基準導体１５６０と、少なくとも１つの基準線構造の連結素子１５５０とに注入することを含む。第１のエネルギーレベルは、１ｃｍ２当たり約１Ｅ１４の通常の線量を有する３０ｋｅＶ未満とすることができる。
【００８１】
ビット線構造のスタック間半導体本体素子１５２０のプロファイルが、基準導体１５６０に対して十分に垂直（ほぼ９０度）である場合、ビット線構造のスタック間半導体本体素子１５２０のサイドウォールは、第１のエネルギーレベルで最小量のＮ＋ドーピング材料を受け取る一方、Ｎ＋ドーピング材料のほとんどは、基準導体１５６０内に注入され、それに応じて、基準導体１５６０の抵抗は低減する。
【００８２】
図１７は、図１６の注入に続く本プロセスフローの段階を示している。この段階において、本プロセスフローは、矢印１７１０によって示す方向に第２のエネルギーレベルでＮ＋ドーピング材料を、少なくとも１つの基準線構造のスタック間垂直導電性素子１５４０に注入する追加のステップを含む。なお、第２のエネルギーレベルは第１のエネルギーレベルよりも高い。例えば、第２のエネルギーレベルは、１ｃｍ２当たり約１Ｅ１４〜１Ｅ１５の通常の線量を有する約３０ｋｅＶ〜５０ｋｅＶとすることができる。注入マスク（図示せず）を用いて、ビット線構造とメモリアレイの他の部分とをこの追加の注入ステップから保護することができる。これによって、基準線構造用のスタック間垂直導電性素子１５４０の導電性を改善することができる。
【００８３】
図２に示すように、少なくとも１つの基準線構造のスタック間垂直導電性素子１５４０は、ビット線構造のスタック間半導体本体素子１５２０よりも大きな断面積を有することができる。
【００８４】
図１８は、個々のＳＳＬ線を絶縁するとともに、層間コネクタ１８７１、１８７２、１８７３用のランディングエリアを含む、複数のスタックの導電性ストリップに結合された連結素子１８６１、１８６２、１８６３を形成するのに用いられる階段状エッチングプロセスに続く本プロセスフローの段階を示している。連結素子１８６１、１８６２、１８６３に用いられるパッドは、スタックがパターニングされるのと同時にパターニングすることができる（図１２参照）。
【００８５】
１つの実施形態では、図４に示すように、ビット線構造のビット線のグループ４３０と、少なくとも１つの基準線構造の少なくとも連結素子４４０とが、中間プレーン（ＷＬ）内のワード線の第１のセット４１０と、中間プレーン（ＷＬ）内のワード線の第２の隣接したセット４２０との上に直交して配置され、第１のセット４１０用の層間コネクタ４７１〜４７４が、グループ４３０の側部に、グループ４３０のビット線に対して平行に配置され、第２のセット４２０用の層間コネクタ４９１〜４９４が、グループ４３０の同じ側部に配置される。
【００８６】
代替的な実施形態では、図５によって示すように、ビット線構造の連結素子５３１〜５３８のグループ５３０と、少なくとも１つの基準線構造の少なくとも連結素子５４０とが、中間プレーン（ＷＬ）内のワード線の第１のセット５１０と、中間プレーン（ＷＬ）内のワード線の第２の隣接したセット５２０との上に直交して配置され、第１のセット５１０用の層間コネクタ５７１〜５７４が、グループ５３０の側部に、グループ５３０のビット線に対して平行に配置され、第２のセット５２０用の層間コネクタ５９１〜５９４が、グループ５３０の反対側の側部に配置される。
【００８７】
１つの実施形態では、本プロセスフローは、中間プレーン（ＷＬ）内のワード線のセットを接続する連結素子と、それらの連結素子内のランディングエリアに結合された層間コネクタとを含むブロックを形成することを含むことができ、ここで、隣接したブロックのワード線の端部は、連結素子を介して接続され、連結素子は、下側の中間プレーン内のランディングエリアに結合された層間コネクタが貫通して延在する開口を含む。本プロセスフローは、隣接したブロックの少なくとも１つの側部に、これらの隣接したブロックのワード線に対して平行にサイドウォールシリサイド形成部を形成することを更に含むことができる。これらのサイドウォールシリサイド形成部は、例えばサリサイド（SAlicide）（自己整合シリサイド）プロセスを用いてワード線のセットのサイドウォールに作製される、ＣｏＳｉｘ（コバルトシリサイド）、ＴｉＳｉｘ（チタンシリサイド）又は他のシリサイド化合物とすることができる。
【００８８】
図１９〜図２４は、垂直チャネル構造のサイドウォールシリサイド形成部における一実施形態のための一例のプロセスフローを示している。図１９は、ワード線を細長く切断するプロセス後に、絶縁材料１９０５によって分離された導電性ストリップ１９３０、１９４０、１９５０、１９６０の中間プレーン（ＷＬ０及びＷＬＮ−１）を含む、図１１の構造と同様の構造の導電性ストリップに対して直交した断面図である。細長く切断するプロセスは、導電性ストリップをワード線の複数のセットに切断して、中間プレーンＷＬ０及びＷＬＮ−１のサイドウォールを露出させるのに用いられるパターニングされたエッチングとすることができる。図１９は、ワード線の第１のセット１９１０と、ワード線の第２のセット１９２０と、これらの２つのセット間の空間１９１５とを示している。この空間１９１５には、別個のワード線が形成されることになる。
【００８９】
図１９〜２４には、導電性ストリップの上部プレーン（ＳＳＬｓ）及び導電性ストリップの底部プレーン（ＧＳＬｓ）は図示されていないが、本プロセスフローは、上部プレーン内のストリング選択線のセットの側部と、底部プレーン内の接地選択線のセットの側部とにサイドウォールシリサイド形成部を形成することを含むことができる。
【００９０】
図２０は、導電性ストリップ１９３０、１９４０、１９５０、１９６０の間の露出した側部の反対側の側部におけるシリサイドの形成を防止しながら、その露出した側部にシリサイドを形成する手順後の、本プロセスの段階を示している。シリサイドは、ワード線の２つのセットのサイドウォールの上に遷移金属層２０９０等の薄いシリサイド前駆体を堆積させることによって形成することができる。次に、この構造は、アニール処理されて、シリサイド前駆体が中間プレーンＷＬ０及びＷＬＮ−１内の導電材料と反応し、ワード線の第１のセット１９１０用のサイドウォールシリサイド形成部１９３９及び１９５９並びにワード線の第２のセット１９２０用のサイドウォールシリサイド形成部１９４１及び１９６１等の低抵抗のサイドウォールシリサイド形成部が形成される。図２１に示すように、サイドウォールシリサイド形成部１９３９、１９５９、１９４１及び１９６１を形成する反応後、残っている遷移金属又は余分な遷移金属がエッチングされて取り除かれる。
【００９１】
図２２は、複数の層をエッチングして、導電性ストリップ１９３０、１９４０、１９５０、１９６０を分割し、分割されたストリップ１９３１、１９３３、１９４３、１９４５、１９５１、１９５３、１９６３及び１９６５を形成した後の本プロセスの段階を示している。これらの分割されたストリップは、ワード線の第１のセット１９１０用のスタック２２１０及び２２２０並びにワード線の第２のセット１９２０用のスタック２２３０及び２２４０等の導電性ストリップの複数のスタックを画定している。スタックは、導電性ストリップ（図示せず）の底部プレーン（ＧＳＬ）と、導電性ストリップの複数の中間プレーン（ＷＬ）と、導電性ストリップの上部プレーン（ＳＳＬ）（図示せず）とを少なくとも含む。複数の中間プレーンは０〜Ｎ−１のＮ個のプレーンを含むことができる。
【００９２】
図２３は、サイドウォールシリサイド形成部１９３９、１９５９、１９４１及び１９６１によって覆われていない領域における、複数のスタックにおける導電性ストリップの側面にメモリ層２３９０を形成した後の本プロセスの段階を示している。メモリ層２３９０は、複数の導電性ストリップの側面に接触している。
【００９３】
図２４は、第２の導電材料の層を形成して、複数のスタック上のメモリ層２３９０の上に、メモリ層２３９０とコンフォーマルな表面を有する垂直スタック間半導体本体素子２４９０を形成した後の本プロセスの段階を示している。ワード線の２つのセット間の空間１９１５は、本プロセスフローにおける或る時点において絶縁材料２４８０で満たされる。その結果、二重ゲートフラッシュメモリセル（領域２３９５）が、導電性ストリップ１９５１及び１９５３とビット線構造の垂直スタック間半導体本体素子２４９０との交差点及び他の同様の交差点において得られ、３Ｄメモリアレイが形成される。その後、本プロセスフローは、図１５を参照して説明したように、第２の導電材料の層のエッチング等を続けることができる。
【００９４】
図２５〜図３３は、垂直チャネル構造のサイドウォールシリサイド形成部における代替的な実施形態のための一例のプロセスフローを示している。この代替的な実施形態では、電荷蓄積構造が、中間プレーン（ＷＬ）内のワード線の第１の側部の側面と、複数のビット線構造のスタック間半導体本体素子との間の界面領域における交差点に配置され、サイドウォールシリサイド形成部が、隣接したスタックの対における導電性ストリップの中間プレーン（ＷＬ）において第１の側部の反対側にあるワード線の第２の側部の側面に配置される。図２５は、部分的に製造されたメモリデバイスの断面を示している。図２５に示す例では、メモリデバイスは、絶縁材料２５０５によって分離された基準導電性層２５０１と犠牲層２５１０、２５２０、２５３０及び２５４０を含む複数の犠牲層とを含む。
【００９５】
図２６は、複数の犠牲層をエッチングして、複数の犠牲層を貫通してエッチングされた開口２６９１及び２６９２を形成することによって隣接したスタックの複数の対を画定した後の本プロセスの段階を示している。開口２６９１及び２６９２は、隣接したスタックの対によって共有されるスタック間半導体本体素子を形成するのに用いられる。
【００９６】
図２７は、第２の導電材料を用いて開口２６９１及び２６９２内にそれぞれスタック間半導体本体素子２７９１及び２７９２を形成し、基準導電性層２５０１まで延在する開口２７９０等の開口をエッチングして、犠牲層２５１０、２５２０、２５３０及び２５４０を露出させるとともに隣接したスタックの対を分離した後の本プロセスの段階を示している。
【００９７】
図２８は、開口２７９０等の開口によって露出した犠牲層２５１０、２５２０、２５３０及び２５４０を除去した後の本プロセスの段階を示している。このエッチングプロセスは、スタック間半導体本体素子として機能する第２の導電材料に付着した絶縁材料の層２５０５をそれぞれのスタックに残す。絶縁材料の層２５０５は、それらの間に開口（例えば２８０１）を有する。
【００９８】
図２９は、スタック間半導体本体素子２７９１及び２７９２の側面にメモリ層２９９０を形成した後の本プロセスの段階を示している。メモリ層２９９０は、フラッシュメモリ技術から知られている多層誘電体電荷蓄積構造を含むことができる。フラッシュメモリ技術には、例えば、ＳＯＮＯＳ、ＢＥ−ＳＯＮＯＳ、ＴＡＮＯＳ及びＭＡ  ＢＥ−ＳＯＮＯＳとして知られているフラッシュメモリ技術が含まれる。
【００９９】
図３０は、隣接したスタックの対の間及びそれらのスタックの対の上に第１の導電材料の複数の層３０９０を形成し、絶縁材料の層２５０５間にある犠牲層の除去によって残された開口であって、メモリ層２９９０の上にある開口を満たした後の本プロセスの段階を示している。
【０１００】
図３１は、導電性ストリップのスタック間にトレンチ（例えば３１０１）をエッチングし、第１の導電材料の層３０９０内の余分な材料を除去してスタックを画定した後の本プロセスの段階を示している。これらのスタックは、導電性ストリップ３１１１、３１１３、３１１５及び３１１７の底部プレーン（ＧＳＬ）と、導電性ストリップ３１２１、３１２３、３１２５及び３１２７、並びに導電性ストリップ３１３１、３１３３、３１３５及び３１３７の複数の中間プレーン（ＷＬ）と、導電性ストリップ３１４１、３１４３、３１４５及び３１４７の上部プレーン（ＳＳＬ）とを少なくとも含む。
【０１０１】
図３２は、導電性ストリップ３１１１、３１１３、３１１５及び３１１７、３１２１、３１２３、３１２５及び３１２７、３１３１、３１３３、３１３５及び３１３７、並びに３１４１、３１４３、３１４５及び３１４７のサイドウォールにシリサイドを形成するプロセス後の本プロセスの段階を示している。ここで、これらの導電性ストリップはシリコン含有材料を含む。このシリサイドプロセスは、隣接したスタックの対のサイドウォールの上に遷移金属層３２９０等の薄いシリサイド前駆体を堆積させることを含む。次に、このシリサイド前駆体はアニール処理されて、導電性ストリップ３１１１、３１１３、３１１５及び３１１７、３１２１、３１２３、３１２５及び３１２７、３１３１、３１３３、３１３５及び３１３７、並びに３１４１、３１４３、３１４５及び３１４７内のシリコンと反応して、サイドウォールシリサイド形成部３１２２、３１２４、３１２６及び３１２８、サイドウォールシリサイド形成部３１３２、３１３４、３１３６及び３１３８、並びにサイドウォールシリサイド形成部３１４２、３１４４、３１４６及び３１４８、並びにサイドウォールシリサイド形成部３１１２、３１１４、３１１６及び３１１８等の低抵抗のサイドウォールシリサイド形成部が形成される。
【０１０２】
図３３は、あらゆる余分なシリサイド前駆体をエッチングして取り除いた後の本プロセスの段階を示している。本製造プロセスは、上述したように続き、例えば、二重ゲート垂直ＮＡＮＤストリングを有する３Ｄメモリアレイが完成される。
【０１０３】
本発明を、上述した好ましい実施態様及び例を参照することによって開示しているが、これらの例は、限定する意味ではなく例示するものとして意図されていることが理解されるべきである。当業者には、変更及び組合せが容易に思いつくはずであり、それら変更及び組合せは、本発明の趣旨及び以下の特許請求の範囲内にあることが考えられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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