(57)【要約】      （修正有）【課題】厚さを削減でき、接続される対象との相互接続経路を短くできるパッケージ提供する。【解決手段】厚さ寸法と、長さ寸法及び幅寸法によって規定されたダイ領域とを持つダイ１３０、並びにダイ領域よりも広いキャリア領域を持つビルドアップキャリア１２０、を有し、ビルドアップキャリアは、導電性材料及びダイの厚さ寸法の一部分を埋め込んでいる絶縁性材料からなり、ダイの一方の側に配置された、複数の交互の層と、ビルドアップキャリアを基板に実装させるための複数のキャリア接点と、を有し、複数のキャリア接点は、ダイの一方の側とダイの厚さ寸法を埋め込んだ絶縁性材料との間に位置する段落ち部に配置され、少なくも１つの複数のキャリア接点は、導電性材料からなる交互の層のうち少なくとも１つの層に接続される。【選択図】図１
2014195076.tif 000002
【特許請求の範囲】
【請求項１】
厚さ寸法と、長さ寸法及び幅寸法によって規定されたダイ領域とを持つダイ、並びに
前記ダイ領域よりも広いキャリア領域を持つビルドアップキャリア、を有し、
前記ビルドアップキャリアは、
導電性材料及び前記ダイの厚さ寸法の一部分を埋め込んでいる絶縁性材料からなり、前記ダイの一方の側に配置された、複数の交互の層と、
前記ビルドアップキャリアを基板に実装させるための複数のキャリア接点と、を有し、
前記複数のキャリア接点は、前記ダイの前記一方の側と前記ダイの厚さ寸法を埋め込んだ絶縁性材料との間に位置する段落ち部に配置され、少なくも１つの前記複数のキャリア接点は、導電性材料からなる前記交互の層のうち少なくとも１つの層に接続される、
パッケージ。
【請求項２】
前記複数のキャリア接点は複数の第１キャリア接点を有し、
前記段落ち部は第１段落ち部を有し、
前記導電性材料からなる複数の層は前記ダイから最も遠い最後の層を有し、
前記キャリアはさらに、前記導電性材料の前記最後の層と前記ダイとの間に位置する第２段落ち部に配置された、複数の第２キャリア接点を有する、請求項１記載のパッケージ。
【請求項３】
前記第２段落ち部は、前記導電性材料からなる複数の層の最後から２番目の層によって規定される平面内にある、請求項２記載のパッケージ。
【請求項４】
前記ダイは、前記一方の側に接点を有し、
前記導電性材料からなる複数の層のうち少なくとも１つの層は、少なくとも前記ダイの前記接点に接続される、請求項１記載のパッケージ。
【請求項５】
前記複数のキャリア接点は、前記ビルドアップキャリアをプリント回路基板からなる前記基板へ実装させるために構成される、請求項１記載のパッケージ。
【請求項６】
前記複数の第２キャリア接点は、前記ビルドアップキャリアを二次デバイス又は他のパッケージに接続させるために構成される、請求項２記載のパッケージ。
【請求項７】
前記ダイは前記一方の側と反対側に絶縁層を有する、請求項１記載のパッケージ。
【請求項８】
犠牲基板の上に、前記犠牲基板と反対側が一方の側となるようにダイを配置する工程と、
前記ダイの前記一方の側に近接するビルドアップキャリアを形成する工程と、
前記ビルドアップキャリアは、導電層と絶縁層との複数の交互の層を有し、前記絶縁層は前記ダイの厚さ寸法の一部分を埋め込み前記ダイの前記一方の側と裏面との間の段落ち部を規定し、前記段落ち部は前記ビルドアップキャリアを基板に実装させるための複数のキャリア接点を含み、
前記犠牲基板から前記ダイと前記ビルドアップキャリアとを分離する工程と、
を有する、方法。
【請求項９】
前記ビルドアップキャリアを形成する前に、前記犠牲基板上の前記ダイを収容する隙間を有し、前記段落ち部の厚さと同等の厚さを持つ第１スペーサー層を、前記犠牲基板の上に配置する工程を、さらに有し、
前記ビルドアップキャリアを形成した後の前記犠牲基板から前記ダイと前記ビルドアップキャリアを分離する工程は、前記第１スペーサー層を除去することを含む、
請求項８記載の方法。
【請求項１０】
前記ビルドアップキャリアを形成する工程は、前記第１スペーサー層の上に前記複数のキャリア接点を形成することを含む、請求項９記載の方法。
【請求項１１】
前記複数のキャリア接点は前記ビルドアップキャリアをプリント回路基板からなる前記基板に接続させるように構成されている、請求項１０記載の方法。
【請求項１２】
前記段落ち部は第１段落ち部を含み、
前記ビルドアップキャリアを形成する工程は、
複数の導電層の最後から２番目の層をパターニングすること、
複数の導電層の最後の層を収容するための隙間を含み、前記第２段落ち部の厚さと同等の厚さを持つ第２スペーサー層を、前記パターニングした最後から２番目の層の上に、形成すること、及び
前記複数の導電層の最後の層をパターニングすること、を含み、
前記ビルドアップキャリアを形成した後、前記第２スペーサー層を取り除く工程を有する、請求項８記載の方法。
【請求項１３】
前記ビルドアップキャリアを形成する工程は、
前記パターニングした複数の導電層の最後の層の上に絶縁層を配置することを含む、請求項１２記載の方法。
【請求項１４】
前記複数の導電層の最後から２番目の層をパターニングする工程は、
前記最後から２番目の層を、前記ビルドアップキャリアを二次装置又はパッケージに接続させるための複数の第２キャリア接点へパターニングすることを含む、
請求項１２記載の方法。
【請求項１５】
キャリア内に配置されたマイクロプロセッサを有するパッケージと、
前記マイクロプロセッサは、第１の側及び接点を有し該第１の側と反対側にある第２の側を持ち、長さ寸法及び幅寸法によって規定されたマイクロプロセッサ領域を含み、
前記キャリアは、
前記マイクロプロセッサ領域よりも広いキャリア領域；
前記マイクロプロセッサの前記第２の側に配置された、導電層及び絶縁層からなる複数の交互の層であって、
前記導電層からなる複数の層のうち最後の層が前記マイクロプロセッサから最も遠い位置にあり、前記絶縁層は前記マイクロプロセッサの厚さ寸法の一部分を埋め込んでいる、複数の交互の層；
前記マイクロプロセッサの前記第２の側と前記マイクロプロセッサの厚さ寸法を埋め込んだ絶縁層との間に位置する第１段落ち部に配置された複数の第１キャリア接点；及び
前記最後の層と前記マイクロプロセッサとの間に位置する第２段落ち部に配置された、複数の第２キャリア接点；を有し、
前記第１キャリア接点に接続されたプリント回路基板と、
を有する装置。
【請求項１６】
さらに、前記第２キャリア接点と接続される二次デバイス又は他のパッケージを有する、請求項１５記載の装置である、請求項１５記載の装置。
【請求項１７】
前記第２段落ち部は厚み寸法が、前記導電層の最後の層と最後から２番目の層との間隔と同等又はそれ以上である、請求項１５記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパッケージ、方法、及び装置に関し、詳しくは、マイクロ電子パッケージであって埋め込みダイ・ダウン・パッケージオンパッケージ、該パッケージの製造方法、及び該パッケージを含む装置に関する。
【背景技術】
【０００２】
機械的に及び電気的にシリコンダイ（例えばマイクロプロセッサ）を基板や他のキャリアに取り付ける方法を含むマイクロ（超小型）電子パッケージ技術は、磨かれ、進歩し続けている。バンプレス・ビルドアップ・レイヤー（ＢＢＵＬ）パッケージ技術は、パッケージ構造への１つの提案である。
この利点の中で、ＢＢＵＬパッケージ技術は、入力／出力と電源の受け渡し性能の向上のためのコアとフリップフリップ相互接続の除去を用いることにより、アッンセブリが不要になり、従来の半田ボール相互接続（例えばフリップフロップ相互接続）を除去し、ダイ―基板間接続の熱膨張（ＣＴＥ）のミスマッチによるダイ絶縁の低―Ｋ中間層への圧力を低減し、パッケージインダクタンスを削減できる。
【０００３】
電子デバイスのサイズを縮小し機能性を向上するため、集積回路パッケージがより少ないスペースを占めることが望まれている。スペースを節約するある方法は、装置又はパッケージをパッケージの上面と組み合せる方法がある。また、二次装置（例えば二次ダイス）と、例えばシステムオンチップ（ＳＯＣ）パッケージとを垂直に集積する一つの方法は、はパッケージオンパッケージ（ＰＯＰ）である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、厚さが減ったデバイス（例えば、携帯式装置）のための駆動によって、ＰＯＰ装置の厚さ又はＺ−高さの制約という懸念が残る。さらに、例えば、あるパッケージのＣＰＵと他の装置のメモリ装置又は外部の入力／出力装置と間の経路の距離は、例えば、装置管の通信待機時間と相関がある。
【０００５】
そこで、本発明は上記事情に鑑み、上記課題を解決した、パッケージの厚さを削減でき、接続される対象との相互接続経路を短くできるパッケージの提供を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明は以下のような手段を有する。
【０００７】
本発明の一つの実施形態では、パッケージは、
厚さ寸法と、長さ寸法及び幅寸法によって規定されたダイ領域とを持つダイ、並びに
前記ダイ領域よりも広いキャリア領域を持つビルドアップキャリア、を有し、
前記ビルドアップキャリアは、
導電性材料及び前記ダイの厚さ寸法の一部分を埋め込んでいる絶縁性材料からなり、前記ダイの一方の側に配置された、複数の交互の層と、
前記ビルドアップキャリアを基板に実装させるための複数のキャリア接点と、を有し、
前記複数のキャリア接点は、前記ダイの前記一方の側と前記ダイの厚さ寸法を埋め込んだ絶縁性材料との間に位置する段落ち部に配置され、少なくも１つの前記複数のキャリア接点は、導電性材料からなる前記交互の層のうち少なくとも１つの層に接続される。
【発明の効果】
【０００８】
本発明の一つの実施形態によれば、パッケージの厚さを削減でき、接続される対象との相互接続経路を短くできる。
【図面の簡単な説明】
【０００９】
【図１】ある実施形態に係るＰＯＰ（Ｐａｃｋａｇｅ  Ｏｎ  Ｐａｃｋａｇｅ）デバイス集積アッセンブリの断面図を示す。
【図２】図１のアッセンブリの２−２’線断面図を示す。
【図３】図１のアッセンブリの３−３’線断面図を示す。
【図４】図１のアッセンブリの別の実施形態の３−３’線断面図を示す。
【図５】犠牲基板と複数の銅箔層の一部の側面断面拡大図を示す
【図６】犠牲基板上に銅箔層がある、図５の構造を示す。
【図７】絶縁材料層を導入し、第１スペーサー層をパターニングし、接触パッドを第１スペーサー層上に形成した後の、図６の構造を示す。
【図８】ダイを、パターニングされた第１スペーサー層の間に導入した後の、図７の構造を示す。
【図９】第１絶縁層の導入した後の、図８の構造を示す。
【図１０】第１スペーサー層上の接触パッドとダイとが露出するように、第１絶縁層に開口部を形成した後の、図９の構造を示す。
【図１１】導電ビアを、第１スペーサー層上の接触パッド及びダイ上にパターニングし、第１絶縁層の上に第１導電層又は線をパターニング形成した後の、図１０の構造を示す。
【図１２】第１導電層上に第２絶縁層を導入し、第１導電層への導電ビアを導入し、第２絶縁層上に第２導電層又は線をパターニングした後の、図１１の構造を示す。
【図１３】第２導電層上に第３絶縁層を導入し、第２導電層への導電ビアを導入し、第３絶縁層上に導電島部（第３導電層）をパターニング形成し、第４絶縁層を導入した後の、図１２の構造を示す。
【図１４】第２スペーサー層を、第３導電層と第４絶縁層の上に導入した後の、図１３の構造を示す。
【図１５】光感応材料を導入し、紫外線により光感応材料を一部除去することによりパターニングした後の図１４の構造である。
【図１６】パターニングされた光感応材料と光感応材料の除去に合わせて、第２スペーサー層のある領域が取り除かれ、第３導電層を含む領域を露出した後の、図１５構造を示す。
【図１７】露出した第３導電層を含む領域で、第５絶縁層が導入されパターニングされた後の、図１６の構造を示す。
【図１８】第３導電層への導電ビアを第５絶縁層の間に導入し、第４導電層を第５絶縁層及び導電ビアの上に導入した後の、図１７の構造を示す。
【図１９】第２スペーサー層を取り除いて第３導電層を露出させた後の、図１８の構造を示す。
【図２０】図１９の構造を示し、上述の２つのパッケージを、他のパッケージから分離する、又は同様に２つのパッケージのＸＹ寸法を規定する、単一化の領域を示す。
【図２１】図２０の構造の一部を示し、犠牲基板と第１スペーサー層及び銅箔層を除去することにより、二つの独立したパッケージ部へ構造を分離した後の図を示す。
【図２２】図２１のパッケージが、第１導電層に対応する接続点で基板に接続し、第３導電層に対応する接続点で二次パッケージに接続した図２１のパッケージを示す。
【図２３】コンピュータ装置の概要図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明を実施するための形態について説明する。
【００１１】
図１は、ある実施形態の係るＰＯＰ（Ｐａｃｋａｇｅ  Ｏｎ  Ｐａｃｋａｇｅ）デバイス集積装置又はアッセンブリ１００の断面図を示す。図１に示すように、アッセンブリ１００は、ＢＢＵＬ（Ｂｕｍｐｌｅｓｓ  Ｂｕｉｌｄ−ｕｐ  Ｌａｙｅｒ）パッケージ技術を用いたマイクロ電子パッケージ１１０を含む。
マイクロ電子パッケージ１１０はキャリア１２０を有している。キャリア１２０は、例えば、マイクロプロセッサダイや、システムオンチップダイなどのダイ１３０を含み、ダイ１３０は、図のようキャリア装置面を上にして埋め込まれている。
ある実施形態では、ダイ１３０は、シリコンダイ等であって、約１５０μｍの厚みを持つ。別の実施形態では、ダイ１３０はシリコンダイ等であって、１５０μｍ未満、例えば５０μｍ〜１５０μｍの厚さを有する。この図では、ダイ１３０は、キャリア１２０の底面に位置している。（ダイ・ダウン構造）
【００１２】
図１では、キャリア１２０は、複数の導電（電気伝導）層１４０と複数の絶縁層１５０からなる複数のビルドアップ層（交互の層）を有している。ビルドアップ層において、例えば、例えば、アジノモトビルドアップフィルム（ＡＢＦ）（例えば、絶縁層１４０Ａ、１４０Ｂ、１４０Ｃ）又はガラス膜（例えば、絶縁層１４０Ｄ、１４０Ｅ）である、絶縁層（絶縁性材料）１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄ、及び１４０Ｅを有する。また、ビルドアップ層において、例えば、銅又は銅の合金（導電体に接続される）であり、ダイ１３０（電源、接地、入力／出力）と、接点１５５で、例えば、表面実装パッケージの実施（例えば、ボール・グリッド・アレイ）を用いて接続されている、導電層又は導電線（導電性材料）１５０Ａ、１５０Ｂ、１５０Ｃ、及び１５０Ｄを有する。
絶縁層１４０Ａ〜１４０Ｄは、それぞれ導電像１５０Ａ〜１５０Ｄの間に、導電層１５０Ａ〜１５０Ｄをそれぞれ絶縁するように（例えば、図のように導電材料層又は線が下から上に交互に配置されるように）、配置されている。
ダイ１３０とキャリア１２０は物理的にそれぞれ直接接触しており、ダイ１３０とキャリア１２０を接続するための半田バンプは存在しない。ダイ１３０は、導電柱（接点）１６０を介して、キャリア１２０の導電ビア１６５に直接電気的に接続されている。図１のダイ１３０の裏面の下（一方の側と反対側）には、例えば、ダイ裏面フィルム（ＤＢＦ）ポリマーや、フィラー付き又はフィラーなしのエポキシベースの絶縁接着剤などからなる、接着層１３５がある。
【００１３】
キャリア１２０の絶縁層に関して、図１を参照して、絶縁層１４０Ａはダイ１３０の横の側面を取り囲む。このように、絶縁層１４０は、少なくともダイ１３０の厚さ寸法の一部分を埋め込まれる。即ち、絶縁層１４０Ａは、少なくともダイ１３０の横の側面の一部分を埋め込んでいる。図１の実施形態では、絶縁層１４０Ａは、さらに接着層１３５の厚さ寸法の全てを埋め込んでいる構成を示す。
【００１４】
図１に示した実施形態では、マイクロ電子パッケージ１１０は、パッケージのベース又はダイ側のプリント回路基板（例えば基板３２５、図２３参照）に接続されるように構成されている。従って、キャリア１２０は、プリント回路基板に接続するためのベースに、接点又は接触パッド１５５を有している。
接点又は接触パッド１５５は、第１絶縁層１４０Ａを通る導電ビア１５７を介して第１導電層又は線１５０Ａ（第１レベル）に接続されている。
代表的に、図１は、例えば、マイクロ電子パッケージをプリント回路基板や他の基板等に実装する、ボール・グリッド・アレイ（ＢＧＡ）等の表面実装パッケージを示す。図１に、マイクロ電子パッケージ１１０に接点又は接触パッド１５５で接続された、半田材料接続部１４８（例えば半田ボール等、第１キャリア接点）を示す。
【００１５】
マイクロ電子パッケージ１１０を基板（プリント回路基板等）に接続させるキャリア１２０の接点又は接触パッド１５５に関して、接点又は接触パッド１５５は、ダイ１３０を有する部分とは異なる絶縁層１４０Ａの平面内にあって、凹んでいる、又はセットオフしている。ある実施形態では、接点又は接触パッド１５５は、ダイ１３０のデバイス側（二次装置１８０の側）である一方の側（ダイ１３０の上面）と、埋められている厚さ寸法の側、との間の平面又は段落ち部（第１段落ち部）に設けられている。
図１は、マイクロ電子パッケージ１１０の底部において、絶縁層１４０Ａは段上げ部１４００Ａを規定していることを示す。マイクロ電子パッケージ１１０の底部は、ダイ１３０の厚さ寸法を埋め込んだ絶縁材料又は絶縁層によって規定されている。
接着層１２５とダイ１３０の側面を埋め込んでいる絶縁層１４０Ａのある部分（１４００Ａ）の幅は、キャリア１２０の幅寸法Ｗ１までは伸びていない。
代わりに、絶縁層１４０Ａが前記部分の幅は、少なくともダイ１３０の横の側面を覆うのに十分であって、接点又は接触パッド１５５を覆うのには十分ではない幅寸法Ｗ２までは伸びている。
絶縁層１４０Ａはさらに、前記マイクロプロセッサの厚さ寸法を埋め込んだ絶縁性材料の部分の底部（第１段上げ部）１４００Ａから所定の距離がある、第１段落ち部１４００Ｂを定義する。接点又は接触パッド１５５は段落ち部１４００Ｂにて露出している。
前記部分である段上げ部１４００Ａの平面と段落ち部１４００Ｂの平面との間の差（第１段差）は、アッセンブリ１００のベースの、パッケージのキャリア部分１２０と基板部（プリント回路基板等）との間に、空洞１４５を作り出す。
別の実施形態として、空洞１４５がダイ１３０を取り囲んでもよい。
図１の実施形態において、基板（プリント回路基板等）と接続する半田材料接続部１４８（例えば半田ボール）は空洞１４５の中で構成されている。空洞１４５が存在することで、マイクロ電子パッケージ１１０及び対応するアッセンブリ１００のＺ寸法の長さ（例えばＺ高さ、即ち高さ）を削減する。図１において、第１段上げ部１４００Ａから第１段落ち部１４００Ｂへの移行は、垂直の線にて描かれている。しかし、移行は、垂直方向でなくてもよく（１４００Ａから１４００Ｂへ４５°〜９０°の傾いていてもよい）であり、段取り作業次第である。
【００１６】
図２は、図１のマイクロ電子パッケージ１１０の２−２’線断面図を示す。図２は、絶縁層１４０Ａの段上げ部１４００Ａと段落ち部１４００Ｂを示す。
上方から見て、図２のように、ダイ１３０の水平方向の領域（ダイ領域１３０）は、長さ寸法（Ｌ）と幅寸法（Ｗ）によって規定されている。パッケージの水平方向断面積であり、長さ寸法Ｌ１、幅寸法Ｗで規定される領域がキャリア領域（マイクロプロセッサ領域）であって、キャリア領域はダイ領域よりも広い。この実施形態では、絶縁層１２０Ａの第１段上げ部１４００Ａと第１段落ち部１４００Ｂとの段差によって作成され、半田材料接続部１４８（半田ボール等）を含む空洞１４５は、ダイ（ダイ領域）１３０のそれぞれの側方に伸びている。
他の実施形態では、空洞１４５が２つの別個の空洞であり、絶縁層１４０Ａの第１段上げ部段落ち部１４００Ａが、マイクロ電子パッケージ１１０の幅寸法（Ｘ方向）又は長さ寸法（Ｙ方向）の全域に延びるように、それぞれの空洞は、それぞれのダイ１３０の横方向の側面と対向してもよい。
図２は、マイクロ電子パッケージ１１０内に１つのダイであるダイ１３０を表している。
また、他の実施形態として、マイクロ電子パッケージ１１０に、単数又は複数のダイがさらに含まれ、他の１又は複数のダイは、マイクロ電子パッケージ１１０の幅寸法又は長さ寸法に沿って配置されている。
【００１７】
図１に戻って、図１は、導電性材料と絶縁材料が交互の層を示している。
この実施形態では、アッセンブリ１００は、導電材料の４つの層又は線（例えば、絶縁層１５０Ａ、１５０Ｂ、１５０Ｃ、及び１５０Ｄ）が含まれている。第４導電層又は線１５０Ｄは、層がダイ１３０から一番遠くに配置されているという意味で最後の層である。導電層又は線１５０Ｃは最後から２番目の層である。
図１に示すように、導電層又は線１５０Ｃは、二次デバイス（例えば、パッケージやダイなど）と接続するための接点１５８を含むようにパターニングされている。最後から２番目の装置１５０Ｃと最後の層１５０Ｄとの間は、絶縁層１４０Ｅである。
最後の導電層１５０Ｄの上には、絶縁層１４０Ｆがある。絶縁層１４０Ｆの底部の平面、（即ち、最後の導電層１５０Ｄの底面）は、第２段落ち部１４１０Ａを規定する平面から所定の距離がある、第２段上げ部１４１０Ｂの平面を規定する。
このように、接点１５８は、最後の導電層１５０Ｄとダイ１３０との間に位置する第２段上げ部１４１０Ｂに配置される。より詳しくは、接点１５８は、最後の導電層１５０Ｄとダイ１３０との間に位置する最後から２番目の導電層１５０Ｃによって規定される平面内にある、第２段上げ部１４１０Ｂに配置される。
第１段上げ部１４００Ａから第１段落ち部１４００Ｂへの移行と同様に、第２段落ち部１４１０Ａから第２段上げ部１４１０Ｂへの移行は、垂直の線で表されているが、他の実施形態では、垂直でなくてもよく、例えば、４５°〜９０°の間の傾斜を有していてもよい。
【００１８】
図１を参照して、集合的に、絶縁層１４０Ａ〜１４０Ｄ及び導電層１５０Ａ〜１５０Ｃの幅寸法（Ｘ方向）は、幅Ｗ１、Ｗ２で表され、絶縁層１４０Ｅ、１４０Ｆ及びパターニングされた導電層１５０ＤのＷ３で表された幅寸法よりも大きい。
幅寸法Ｗ１とＷ３との差により、マイクロ電子パッケージ１１０と二次装置（例えば、図１のマイクロ電子パッケージ１１０に接続されたパッケージ１８０）に間に、空洞１４５が形成される。
この実施形態では、パッケージ１８０は、接点１５８で、半田材料接続部１７８（例えば、半田ボール、第２キャリア接点）を介して、マイクロ電子パッケージ１１０に接続されている。接点１５８に接続され、さらに他のパッケージ１８０と接続される半田材料接続部１７８は空洞１７０の中に形成されている。半田材料接続１７８は空洞１７０内に配置されているので、アッセンブリ１００の高さ又はＺ寸法（厚さ）は、空洞１７０のないアセンブリのＺ寸法よりも短くできる。
【００１９】
図３は、図１のマイクロ電子パッケージ１１０の３−３’線断面図を示す。断面図は、第２段落ち部１４１０Ａと第２段上げ部１４１０Ｂを示す。
この実施形態では、マイクロ電子パッケージ１１０は、マイクロ電子パッケージ１１０を通っている長さ寸法Ｌ１と、マイクロ電子パッケージ１１０全体の幅寸法Ｗ１よりも小さい幅寸法Ｗ３とに伸びている第２段上げ部１４１０Ｂを有する。
第２段落ち部１４１０Ａと関連づけられた空洞１７０は、第２段上げ部１４１０Ｂと関連付けられた断面領域の側面と対向して配置されている。（例えば絶縁層１４０Ｅ及び１４０Ｆの横側面）
図３は、さらに、第２段落ち部１４１０Ａの領域にある、マイクロ電子パッケージ１１０の接点又は接触パッド（ＰＯＰパッド）１５８に配置された半田材料接続部１７８を示す。
また、複数の接点又は接触パッド１５８の数は、マイクロ電子パッケージ１１０に接続された１つの又は複数の装置の要求に応じて変化してもよい。
【００２０】
図４は、図１のマイクロ電子パッケージ１１０の他の実施形態に係る３−３’線断面図を示す。この実施形態では、第２段上げ部１４１０Ｂは、マイクロ電子パッケージ１１０の全体長Ｌ１よりも短い長さ寸法Ｌ２に伸びている。
このように、第２段落ち部１４１０Ａによって覆われた領域は、第２段上げ部１４１０Ｂの４つの側面の近くに配置できるため、第２段落ち部１４１０Ａによって覆われた領域が、大きくなる。第２段落ち部１４１０Ａによって覆われた領域が広くなることにより、例えば、マイクロ電子パッケージ１１０に接続される１又は複数の二次装置１８０の要求に基づいて必要になる、接点又は接触パッドや関連する増加した半田材料接続部１７８を追加して配置することが可能になる。
【００２１】
図５〜図２２では、図１で示したマイクロ電子パッケージ１１０等のパッケージを形成するための実施形態を説明する。図５を参照して、図５は、短い銅箔層２２０Ａと２２０Ｂによって犠牲基板２１０からそれぞれ分離された銅箔２１５Ａと２１５Ｂの対向する層を含むプレプレグ材料からなる犠牲基板２１０の一部の側面断面拡大図を示す。
銅箔２１５Ａと２１５Ｂは真空により短い箔に接着する傾向にある。
図６は、図５を組み立てた構造を示す。ビルドアップパッケージを形成するある技術は、２つのパッケージ又は犠牲基板を生成し、１つの犠牲基板２１０の上面と底面の上に（図のように）配置される。形成工程のある地点において、２つのパッケージは犠牲基板２１０から分離される。下記の形成工程はこの技術を用いる。
【００２２】
図７は、図６に続く、箔層２１５Ａ上の絶縁材料層２２５Ａ及び箔層２１５Ｂ上の絶縁材料層２２５Ｂのそれぞれの導入を示す。
ある実施形態では、絶縁材料層２２５Ａと２２５Ｂは、基板のそれぞれの表面上のフィルムとして導入されたＡＢＦ材料である。ある実施形態では、絶縁材料層２２５Ａと２２５Ｂの適切な厚さが２０ミクロン程度である。
【００２３】
絶縁材料層２２５Ａと絶縁材料層２２５Ｂを覆っているものは、それぞれ第１スペーサー層２３０Ａ及び２３０Ｂである。ある実施形態では、第１スペーサー層２３０Ａ及び２３０Ｂは、基板が接続する側の空洞（例えば、図１の空洞１４５）の厚さ又は深さのために選択された厚さ（同等の厚さ）を持つ銅材料（例えば、銅や銅合金など）である。代表的な厚さ寸法は、大体５０ミクロンから６５ミクロン程度である。
ある実施形態では、第１スペーサー層２３０Ａ及び２３０Ｂは構造（例えば、積層フィルム等のフィルム）の表面を通って導入されて、その後、所望の１又は複数の空洞長さ寸法及び幅寸法のパターンである、犠牲基板２１０上のダイを収容する隙間を有するように、パターニングする。
ある代表的なパターニング技術では、例えば、ドライフィルムレジスト（ＤＦＲ）等の光感応材料を導入する工程と、その光感応材料をマスクを介して光源に露光させて光感応材料のある部分を現像剤に溶解にする工程と、現像剤により光感応材料の溶解部を取り除いてパターニングされた光感応材料を残す工程と、パターニングされた光感応材料を介して、スペーサー層２３０Ａ、２３０Ｂをエッチングする工程と、光感応材料層を取り除く工程と、を有する。図７はパターニングされた第１スペーサー層２３０Ａ、２３０Ｂを示す。
【００２４】
第１スペーサー層２３０Ａと２３０Ｂを覆っているもの、又はその上にあるものは、接触パッド２３５Ａ及び接触パッド２３５Ｂである。
ある実施形態では、接触パッド２３５Ａ及び接触パッド２３５Ｂは、例えば、ドライフィルムレジスト（ＤＦＲ）パターニング、プレーティング後の無電解シード層を用いて蒸着した金材料（例えば、金や金合金）である。
接触パッド２３５Ａ及び２３５Ｂは、作成されたパッケージ３１０をプリント基板等の基板に接続させるように構成されている。（例えば、図１の接触パッド１５５）
接触パッドの数及び位置は、少なくとも一部は、パッケージ３１０と基板３２５（図２２参照）との接続の要求により規定される。
【００２５】
それぞれの接続点２３５Ａと２３５Ｂは、例えば、プレーティング技術を用いて蒸着された銅（銅や銅合金）二次パッド材料２３６Ａ及び２３６Ｂである。
ある他の実施形態では、例えばニッケル、又は／及びパラジウム等からなる交互表面終了層を、接触パッド２３５Ａ及び２３５Ｂと、二次パッド材料２３６Ａ及び２３６Ｂとの間に追加し、半田接合の信頼性を向上させてもよい。
【００２６】
図８は、ダイ２４０Ａとダイ２４０Ｂを、パターニングされた複数の第１スペーサー層２３０Ａの間と複数の第１スペーサー層２３０Ｂとの間に、導入した後の、図７の構造を示す。
図８に示すように、ダイ２４０Ａは、接着剤２５０Ａに取り付けられ、ダイ２４０Ｂは接着剤２５０Ｂに取り付けられている。
接着剤２５０Ａ及び２５０Ｂのための適切な接着剤材料はＤＢＦである。ダイ２４０Ａと２４０Ｂは一方の側を上にして配置されている（一方の側がそれぞれの銅箔から遠くに面している）。図８に示すように、導電柱２４５Ａ及び２４５Ｂはダイ２４０Ａ及び２４０Ｂの接続点にそれぞれ接続されている。柱２４５Ａと２４５Ｂは、ダイ組立ステージで組み立てられる。
【００２７】
図９は、第１絶縁層の導入した後の、図８の構造を示す。図９は、第１絶縁層２６０Ａ及び２６０Ｂを示す。
ある実施形態では、第１絶縁層２６０Ａ及び第１絶縁層２６０Ｂは、それぞれ、ＢＢＵＬパッケージを形成するのに利用する上述のフィラーを含むＡＢＦ材料である。
ＡＢＦ材料の導入方法として、フィルムとして、それぞれのダイ、接点、銅箔上に載置する方法もある。
【００２８】
図１０は、第１スペーサー層２３０Ａ、２３０Ｂ上の接触パッド（接点２３６Ａ、２３６Ｂ、柱２４５Ａ、２４５Ｂ）とダイ２４０Ａ、２４０Ｂとが露出するように開口部を形成した後の図９の構造を示す。この実施形態では、このような開口部又はビアがレーザー加工によって実行される。
【００２９】
図１１は、導電ビア２６５Ａ、２６５Ｂを、第１スペーサー層２３０Ａ、２３０Ｂ上の接続パッド（接点２３６Ａ、２３６Ｂ）及びダイ２４０Ａ、２４０Ｂ上にパターニングし、第１絶縁層２６０Ａ、２６０Ｂの上に第１導電層又は線２７５Ａ、２７５Ｂをパターニング形成した後の図１０の構造を示す。
接点２３６Ａ、２３６Ｂへの導電ビア２６５Ａ及び２６５Ｂは、第１絶縁層２６０Ａ、２６０Ｂを通って形成される。別の導電ビアとして、さらに、ダイ２４０Ａと２４０Ｂの一方の側の接点の導電柱２４５Ａと２４５Ｂへの導電ビア２４６Ａ、２４６Ｂも形成される。パターニングされる導電層又は線２７５Ａ及び２７５Ｂ及び導電ビア２６５Ａ及び２６５Ｂ、２４６Ａ、２４６Ｂのための最適な材料は銅蒸着であり、例えば、電気めっき技術によって実行される。
【００３０】
図１２は、第１導電層２７５Ａ、２７５Ｂ上に第２絶縁層２７８Ａ、２７８Ｂを導入し、第１導電層２７５Ａ、２７５Ｂへの導電ビア２７６Ａ、２８６Ｂを導入し、第２絶縁層２８７Ａ、２８７Ｂ上に第２導電層又は線２８０Ａ、２８０Ｂをパターニングした後の、図１１の構造を示す。
図１２は、第１導電層又は線２７５Ａ及び２７５Ｂから、第３絶縁層（ＡＢＦフィルム等）２７８Ａ及び２７８Ｂによって、それぞれ分離した第２導電層又は線２８０Ａ及び２８０Ｂを示す。
典型的なＢＢＵＬパッケージでは、近接する線から絶縁材料（ＡＢＦフィルム等）によって分離する第１導電層又は線２７５Ａ、２７５Ｂ、第２導電層又は線２８０Ａ、及び２８０Ｂ同様に、導電ライン又はトレースは４〜６つのレベルを有している。
ある実施形態では、レーザードリルによってビアを作成し、電気めっき工程の方法によって、ビアに導電材料を蒸着することによって形成される、導電ビア（銅フィルドビア）２７６Ａ、２８６Ｂによって、層間の接続がなされる。
【００３１】
図１３は、第２導電層又は線２８０Ａ、２８０Ｂ上に第３絶縁層２８１Ａ、２８１Ｂを導入し、第２導電層又は線２８０Ａ、２８０Ｂへの導電ビアを導入し、第３絶縁層２８１Ａ、２８１Ｂに島状導電部（第３導電層）２８５Ａ、２８５Ｂをパターニング形成し、第４絶縁層２８２Ａ、２８２Ｂを導入した後の、図１２の構造を示す。
ある実施形態では、第３導電層又は線２８５Ａ及び２８５Ｂの少なくとも一部は、パッケージングを実行する（パッケージやダイ等の外部構成要素と接続する）ための島部又はパッド部にパターニングされる一方、第３導電層又は線２８５Ａ、２８５Ｂの他の部分は、経路信号（例えば導電ビア２８４Ａ、２８４Ｂ）にパターニングされる。
図１３は、さらに、図１２の構造のそれぞれの側に第４絶縁層２８２Ａ及び２８２Ｂの導入した後の構造を示す。
ある実施形態では、第４絶縁層２８２Ａ及び２８２Ｂは、構造の表面を通るフィルム又はシートとして導入された又は積層されたガラス繊維布（ＡＢＦガラス繊維布）である。ガラス繊維布は、従来のＡＢＦ層よりも、絶縁層をより固くする性質を有する。ある実施形態では、第４絶縁層２８２Ａ及び２８２Ｂは従来のＡＢＦフィルムである。
ある実施形態では、第４絶縁層２８２Ａと２８２Ｂは、第３導電層又は線２８５Ａと２８５Ｂの上にそれぞれ積層されてもよい。
【００３２】
図１４は、第２スペーサー層２９０Ａ及び２９０Ｂがそれぞれ第３導電層２８５Ａ及び２８５Ｂと第４絶縁層２８２Ａ及び２８１Ｂとの上に導入した後の図１３の構造を示す。
ある実施形態では、第２スペーサー層２９０Ａ及び２９０Ｂは、積層又は／及び加圧・加温加工により導入された銅材料（銅や銅合金）である。
形成されるマイクロ電子パッケージ３１０と二次装置３５０（図２２参照）との間に形成される空洞（例えば、図１に示すようなパッケージ１１０と二次装置１８０との間に空洞１７０又は図２２の空洞３７０）のために選択される厚さで、銅材料は導入される。
代表的な厚みは、７０ミクロン程度である。
【００３３】
図１５は、ドライフィルムレジスト（ＤＦＲ）等の光感応材料２９２Ａ、２９２Ｂを導入し、紫外線により光感応材料２９２Ａ、２９２Ｂを一部除去することによりパターニングした後の図１４の構造が基板の上に導入された後の図１４の構造を示す。図１５において、図１４の構造の後に、ドライフィルムレジスト（ＤＦＲ）等の光感応材料が基板の上に導入された図である。図１５は、第２スペーサー層２９０Ａ上のＤＦＲ層２９２Ａと、第２スペーサー層２９０Ｂ上のＤＦＲ層２９２Ｂを示す。
ある実施形態では、それぞれのＤＦＲ層２９２Ａと２９２Ｂは、現像剤に溶解できる部分となるように、マスク（例えば、マスク２９４Ａ及び２９４Ｂ）を介して紫外線で露光される。この実施形態では、ある部分２９３Ａと２９３Ｂは、紫外線により露光される。
ある実施形態では、ＤＦＲ層９２２Ａのある部分２９３Ａ及びＤＦＲ層９２２Ｂのある部分２９３Ｂの寸法は、空洞が形成されていたマイクロ電子パッケージ３１０の領域（図１の幅Ｗ３で表される領域）に基づいて選択される。
後の紫外線の露光では、ある部分２９３Ａと２９３Ｂは、現像剤により除去されて、第２スペーサー領域２９０Ａ及び２９０Ｂへ転写できるパターンを生成する。
【００３４】
図１６は、第２スペーサー層２９０Ａの領域２９１Ａと第２スペーサー層２９０Ｂの領域２９１Ｂが、パターニングされたそれぞれのＤＦＲ層２９２Ａ、２９２Ｂを用いて取り除かれた後の図１５の構造を示す。
ある実施形態では、エッチング加工により、この除去が行われる。
図１６はさらにＤＦＲ層２９２Ａ、２９２Ｂの除去の後の構造を示す。ＤＦＲ層２９２Ａ、２９２Ｂにより、第２スペーサー層２９０Ａ、２９２Ｂの領域２９１Ａ、２９１Ｂが取り除かれると、領域２９１Ａ、２９１Ｂは隙間となり、第３導電層２８５Ａ及び２８５Ｂを含む領域が露出する。
【００３５】
図１７は、領域２９１Ａ及び２９１Ｂで、絶縁材料２９６Ａ、２９６Ｂをそれぞれ導入してパターニングした後の、図１６の構造を示す。
ある実施形態では、絶縁材料は、フィルムとして導入されたガラス繊維布である。
図１７は、例えばレーザー加工を用いて、パターニングされた導電層又は層２８５Ａ及び２８５Ｂへ開口するビアと共にパターニングされたガラス繊維布である絶縁層２９６Ａ及び２９６Ｂを示す。別の実施形態として、絶縁層２９６Ａ及び２９６Ｂが、例えば積層加工により導入され、第２スペーサー層２９０Ａ及び２９０Ｂを覆ってもよい。
【００３６】
図１８は、追加の導電層又は線（第４レベル）として、第４導電層又は線２９８Ａ及び２９８Ｂと第５絶縁層２９６Ａ、２９６Ｂの間にあって第３導電層又は線２８５Ａ及び２８５Ｂとつながる導電ビア２９７Ａ及び２９７Ｂとをパターニングした後の、図１７の構造を示す。パターニングされた第４導電層又は線２９８Ａ及び２９８Ｂと、導電ビア２９７Ａ及び２９７Ｂへの適切な材料は、例えば電気めっきによる銅蒸着である。
図１８は、さらに、前記パターニングされた第４導電層２９８Ａ及び２９８Ｂの上に絶縁材料の導入された構造を示している。図１８は、第４導電層２９８Ａ及び２９８Ｂの上にある絶縁層２９９Ａ及び２９９Ｂがそれぞれ示されている。
絶縁層２９６Ａ及び２９６Ｂが、導電層２９８Ａ及び２９８Ａの上に積まれた別の実施形態では、絶縁層２９９Ａ及び２９９Ｂは絶縁層２９６Ａ及び２９６Ｂと第２スペーサー層２９０Ａ及び２９０Ｂの上に積まれてもよい。
このような状況において、第２スペーサー層２９０Ａ及び２９０Ｂを露出するように構造を磨く平坦化工程が実施される。
【００３７】
図１９は、図１８の構造の後の第２スペーサー層２９０Ａ及び２９０Ｂを取り除いた後の図１８の構造を示す。この実施形態では、第２スペーサー層２９０Ａ、２９０Ｂ及び導電層が湿式ブラスト法によって取り除かれる。図１９において、第２スペーサー層２９０Ａ、２９０Ｂの除去により、第２スペーサー層によって覆われていた、パターニングされた第３導電層又は線２８５Ａ及び２８５Ｂの一部はそれぞれ露出される。
パターニングされた第３導電層又は線２８５Ａ及び２８５Ｂの露出された部分は、二次装置３５０（例えばパッケージ又はダイ等、図２２参照）との接続に利用される。
その状態なので、ある実施形態では、例えば金などの導電材料は、二次装置との電気的な接続を向上するため、パターニングされた第３導電層又は線２８５Ａ及び２８５Ｂの上に蒸着させてもよい。
【００３８】
図１に示すようなパッケージ１１０等のマイクロ電子パッケージを形成するプロセスの説明において、より便利にするため、犠牲層の上の２つのパッケージに関連するここまでの上述のプロセスは、１つを代表して説明した。
また、ある実施形態では、追記パッケージは同じ犠牲層の上に、代表的なものとして、両側に同時に形成される。従って、図２０は、図１９の構造から、上述の２つのパッケージを、他のパッケージから分離するとともに、２つのパッケージ３１０のＸＹ寸法を規定する、単一化の領域を示す。ある単一化プロセスは機械的なのこぎり切断によって行われる。他の方法として、レーザー切断がある。
図２０では、左側及び右側の単一化のための領域を指示する領域３００と領域３０５をそれぞれ示している。
【００３９】
図２１は図２０の構造の後の、犠牲基板２１０と銅箔２１５Ａ及び２１６Ｂを除去して二つの独立したパッケージ部に構造を分離した図を示す。
犠牲基板２１０から独立したパッケージ部を取り除くことで、図２１では、導電材料（４レベルの導電トレース）及び絶縁体又は絶縁性材料の交互に組み合わせたたくさんの交互の層を含むビルドアップキャリアと接続されたダイ（ダイ２４０Ｂ）を有する、自立式マイクロ電子パッケージ３１０を示す。図２１はさらに、第１スペーサー層２３０Ｂ及び絶縁層２２５Ｂを取り除いた後の（例えば、図７の関連する文章参照）構造の部分、を示す。
銅の第１スペーサー層２３０ＢとＡＢＦの絶縁層２２５Ｂを取り除く１つの方法として、湿式ブレスト工程がある。第１スペーサー層と絶縁材料層の除去により、接触パッド２３５Ｂ及び２３６Ｂの露出が進む。接触パッド２３５Ｂ及び２３６Ｂは、パッケージ３１０を、プリント基板などの基板に接続するために利用される。
【００４０】
図２２は、図２１のパッケージが、第１導電層２７５Ｂに対応する接続点で基板３２５に接続し、第３導電層２８５Ｂに対応する接続で二次装置（他のパッケージ）３５０に接続した図２１のパッケージ３１０を示す。図２２では、図２１のパッケージを反転している。パッケージ３１０は例えばプリント基板からなる基板３２５に接続している。図に示すように、パッケージ３１０のダイ２４０Ｂはパッケージ３１０の底部に配置されている。
空洞３４５はダイ２４０Ｂの側方にであって、パッケージ３１０と基板３２５の間に形成され、接触パッド２３５が空洞３４５内に設けられる。本実施形態では、接触パッド２３５は、空洞３４５にある半田材料接続（例えば半田ボール）３１５を介して、パッケージ３１０は基板３２５に接続される。
【００４１】
図２２のように、パッケージ３１０の上面は、パターニングされた第４導電層又は線２９８Ａを含む突起部と、該突起部の水平の隣は、パターニングされた第４導電層の接続点が露出している。
本実施形態において、パッケージ３１０は二次装置３５０に接続される。二次装置３５０とは例えば、メモリーダイス等のダイや、他のダイ等（例えばプロセッサや、システムオンチップ）を含む、パッケージである。
二次装置３５０がパッケージ３１０の上に配置されることと、空洞３７０の傍のパターニングされた第３導電層又は線２８５Ｂの接触パッド（２８５Ｂの上面、ＰＯＰパッド）で、空洞３７０が形成される。空洞３７０にある半田材料接続（例えば半田ボール）３２０を介して、パッケージ３１０は、第３導電層又は線２８５Ｂの接触パッドで、二次装置３５０に接続される。
【００４２】
図２２は、埋め込まれたダイ（例えばマイクロプロセッサ）２４０Ｂが、底面又は導電層又は線２７５Ｂ（Ｌ１）を通ってベースパッケージ（ＢＢＵＬパッケージ）３１０に接続されたＰＯＰデバイス集積アッセンブリ又は装置を示す。
埋められたダイ２４０Ｂは、ベースパッケージ３１０の導電層（２７５Ｂ（Ｌ１）、２８０Ｂ（Ｌ２）、及びＰＯＰの導電層２８５Ｂ）を通って電気に二次装置のパッケージ３５０（１又は複数のメモリを含むパッケージ）に接続される。
ダイ２４０Ｂはさらに、基板３２５の入力／出力装置にビア２６５Ｂを通って接続される。
上述の構成により、従来のＰＯＰアッセンブリよりも、ダイ２４０Ｂと、二次装置のパッケージ３５０と、基板３２５の入力／出力装置との間の相互配線経路を短縮できる。
このような構成により、通信の待ち時間の削減と、低電力消費を実現できる。さらに、そのレベルに経路と接点又は接触パッドに組み入れることにより、本構造では、導電層２９８Ｂ（Ｌ４）を効果的に利用できる。
【００４３】
両面空洞（空洞３４５、３７０）設計のベースパッケージ３１０では、ＰＯＰアッセンブリ１０００の全体の厚さ（Ｚ高さ）を、例えば、ベースパッケージ３１０と二次装置のパッケージ３５０との間に１つのみ空洞を有するＰＯＰアッセンブリ（例えば、ＰＯＰアセンブリが空洞３７０のみ有する場合）の厚さと比べて、２５％以上削減できる。
代表的な値として、図２２での寸法は下記のようになる。
Ａ：  ＢＧＡ底部の高さ  １００μｍ
Ｂ：  ＢＢＵＬダイの厚さ＋ＣＯ−Ｌ１の深さ  １５９μｍ
Ｃ：  ダイ裏面フィルムへのＢＧＡスタンドオフ  ３０μｍ
Ｄ：  Ｌ１からの接触パッドまでの距離  ８９μｍ
Ｅ：  Ｌ１〜Ｌ３の基板の厚み  ８５μｍ
Ｚ：  ベースパッケージの厚み、Ａ＋Ｄ＋Ｅ、１００＋８９＋８５＝２７４μｍ
【００４４】
図２３はある実施としてのコンピュータ装置４００の概要図を示す。コンピュータ装置４００は基板４０２を有している。基板（マザーボード、主回路基板）４０２は、プロセッサ４０４と少なくとも１つの通信チップ４０６に限られず、多くの構成要素を有している。ある実施形態において、上記少なくとも１つの通信チップ４０６は、さらに物理的にかつ電気的に基板４０２と接続している。さらに別の実施形態として、通信チップ４０６はプロセッサ４０４の一部である。
【００４５】
このようなアプリケーションに基づいて、コンピュータ装置４００は、物理的及び電気的に基板４０２と接続する、又は接続しない他の構成要素を有する。これらの他の構成要素は、揮発性メモリ（例えばＲＲＡＭ（登録商標））、不揮発性メモリ（例えばＲＯＭ）フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、隠れプロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーン制御装置、バッテリー、オーディオコデック（ＣＯＤＥＣ）、ビデオコデック、電力増幅器、グローバル測位衛星（ＧＰＳ）装置、コンパス、加速度計、ジャイロスコープ、スピーカー、カメラ、そして大容量記憶装置（例えばハードディスクドライブ、コンパクトデスク（ＣＤ）及びデジタル多目的デスク（ＤＶＤ）、等）を含み、これらに限られない。
【００４６】
通信チップ４０６はコンピュータ装置４００からのデータ転送のためのワイヤレス通信を可能にする。ワイヤレスという用語は、様々な目的に利用できる、回路、装置、システム、方法、技術、通信チャンネル、等、データを、非固形媒体を介して変調された電磁放射を利用することで、通信するものに利用することができる。この用語は、ワイヤを含まない関連装置を意味しないのではなく、ワイヤを含まない装置を意味してもよい。
通信チップ４０６は、下記例のたくさんのワイヤレス水準又はプロコトルの中からいずれか１つを実施する。ワイヤレス水準として、ＷｉＦｉ（ＩＥＥＥ  ８０２．１ファミリ）、ＷｉＦｉ（８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ＬＴＥ、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートュースやその派生物を含むものに限られるわけではない。同様にワイアレスプロコトルとして３Ｇ、４Ｇ、５Ｇやそれ以上として設計される。
コンピュータ装置４００は、複数の通信チップ４０６を有することができる。例えば、第１の通信チップ４０６は例えばＷｉＦｉやブルートュース等の短い領域ワイヤレス通信専用である。第２の通信チップ４０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−Ｄｏ等の長い範囲のワイヤレス通信専用である。
【００４７】
コンピュータ装置４００のプロセッサ４０４はプロセッサ４０４内にパックされた集積回路ダイを含む。プロセッサ４０４のダイは、上述のダイと同様に、マイクロプロセッサ領域（ダイ領域）を含む。ある実施として、上述のようなパッケージは、上述のダイが中に埋め込まれたキャリアであって、キャリアのベースとキャリアと基板４０２との間に形成された空洞により基板への（例えば、半田材料接点により）電気的な接続を行う、ＢＢＵＬ技術、を使用する。
「プロセッサ」という用語は、レジスタ又は／及びメモリからの電子データを、電子データを他のレジスタ又は／及びメモリに記憶できる電子データへ変換するように、処理するいずれかの装置や部分を含み、これに限られない。
【００４８】
通信チップ４０６はさらに、通信チップ４０６内にパックされた集積回路ダイを含む。
他に実施によると、パッケージは上述の、様々な装置のＺ高さを削減して積層することを可能にするＢＢＵＬ技術を基にしている。上記様々な装置は、メモリダイ、グラフィックダイ、チップセット、ＧＰＳと共に含まれるマイクロプロセッサチップを含み、これに限られない。このようなパッケージは、上述の両面空洞構造（認証）を含む。
【００４９】
さらなる実施として、他の構成要素を中に収容するコンピュータ装置４００は、一時的な上述のようなＢＢＵＬキャリア実施を組み入れたマイクロ電子パッケージを含んでもよい。
【００５０】
様々な実施において、コンピュータ装置４００は、ラップトップコンピュータ、ネットブック、ノート型パソコン、ウルトラブック、スマートフォン、タブレット、ＰＤＡ、ウルトラ小型パソコン、携帯電話、デスクトップコンピュータ、サーバー、プリンタ、スキャナ、モニタ、セットトップボックス、ゲーム制御装置、デジタルカメラ、携帯音楽プレイヤー、又はデジタルビデオデコーダ等である。
他の実施において、コンピュータ装置４００はデータを処理する他の電子機器であってもよい。
【００５１】
（実施例）
下記、上述の実施形態へ属している具体的な実施例について説明する。
【００５２】
ある実施例１において、パッケージ（１１０、３１０）は、厚さ寸法と、長さ寸法及び幅寸法によって規定されたダイ領域とを持つダイ１３０、並びに前記ダイ領域よりも広いキャリア領域を持つビルドアップキャリア１２０、を有する。前記ビルドアップキャリア１２０は、導電性材料（１５０Ａ〜１５０Ｄ）及び前記ダイ１３０の厚さ寸法の一部分を埋め込んでいる絶縁性材料（１４０Ａ〜１４０Ｆ）からなり、前記ダイの一方の側（図１の上側）に配置された、複数の交互の層と、前記ビルドアップキャリア１２０を基板（例えば、３２５）に実装させるための複数のキャリア接点（１５５、１４８）と、を有する。前記複数のキャリア接点（１５５、１４８）は、前記ダイ１３０の前記一方の側と前記ダイの厚さ寸法を埋め込んだ絶縁性材料１４０Ａ（１４００Ｂ）との間に位置する段落ち部１４００Ｂに配置され、少なくも１つの前記複数のキャリア接点１５５は、導電性材料からなる前記交互の層のうち少なくとも１つの層１５０Ａに接続される。
【００５３】
ある実施例２において、実施例１のパッケージ（１１０、３１０）では、前記複数のキャリア接点（１５５、１４８）は複数の第１キャリア接点（１５５、１４８）を有し、前記段落ち部１４００Ｂは第１段落ち部１４００Ｂを有し、前記導電性材料からなる複数の層（１５０Ａ〜１５０Ｄ）は前記ダイ１３０から最も遠い最後の層１５０Ｄを有しており、前記キャリアはさらに、前記導電性材料の前記最後の層１５０Ｄ（１４１０Ｂ）と前記ダイ１３０との間に位置する第２段落ち部１４１０Ａに配置された、複数の第２キャリア接点（１５８、１７８）を有する。
【００５４】
ある実施例３において、実施例２のパッケージ（１１０、３１０）では、前記第２段落ち部１４１０Ａは、前記導電性材料からなる複数の層（１５０Ａ〜１５０Ｄ）の最後から２番目の層１５０Ｃによって規定される平面１４１０Ａ内にある。
【００５５】
ある実施例４において、実施例１のパッケージ（１１０、３１０）では、前記ダイ１３０は、前記一方の側に接点１６０を有し、前記導電性材料からなる複数の層のうち少なくとも１つの層１５０Ａは、少なくとも前記ダイ１３０の前記接点１６０に接続される。
【００５６】
ある実施例５において、実施例１のパッケージ（１１０、３１０）では、前記複数のキャリア接点（１５５、１４８）は、前記ビルドアップキャリア１２０をプリント回路基板からなる前記基板３２５へ実装させるために構成される。
【００５７】
ある実施例６において、実施例２のパッケージ（１１０、３１０）では、前記複数の第２キャリア接点（１５８、１４８）は、前記ビルドアップキャリア１２０を二次デバイス又は他のパッケージ１８０に接続させるために構成される。
【００５８】
ある実施例７において、実施例１のパッケージ（１１０、３１０）では、前記ダイ１３０は前記一方の側（例えば、図１の上側）と反対側（図１の下側）に絶縁層を有する。
【００５９】
ある実施例８において、方法は、犠牲基板２１０の上に、前記犠牲基板と反対側が一方の側となるようにダイ（２４０Ａ、２４０Ｂ）を配置する工程と、前記ダイ（２４０Ａ、２４０Ｂ）の前記一方の側に近接するビルドアップキャリア（Ｚ）を形成する工程と、前記犠牲基板２１０から前記ダイ（２４０Ａ、２４０Ｂ）と前記ビルドアップキャリアとを分離する工程と、を有する。前記ビルドアップキャリアは、導電層（１７５、２８０、２８５、２９８）と絶縁層（２６０、１７８、１８１、１８２、２９６、２９９）との交互の複数の層を有し、前記絶縁層は前記ダイの厚さ寸法のうち一部分を埋め込み前記ダイの前記一方の側と裏面との間の段落ち部を規定し、前記段落ち部は前記ビルドアップキャリアを基板３２５に実装させるための複数のキャリア接点を含んでいる。
【００６０】
ある実施例９において、実施例８の方法は、前記ビルドアップキャリアを形成する前に、さらに、前記犠牲基板上の前記ダイ（２４０Ａ、２４０Ｂ）を収容する隙間を有し、前記段落ち部の厚さ（＝Ｄ−Ｂ）と同等の厚さを持つ第１スペーサー層（２３０Ａ、２３０Ｂ）を、前記犠牲基板の上に配置する工程をさらに有し、前記ビルドアップキャリアを形成した後の、前記犠牲基板２１０から前記ダイと前記ビルドアップキャリアを分離する工程は、前記第１スペーサー層（２３０Ａ、２３０Ｂ）を除去することを含む。
【００６１】
ある実施例１０において、実施例９の方法では、前記ビルドアップキャリアを形成する工程は、前記第１スペーサー層（２３０Ａ、２３０Ｂ）の上に前記複数のキャリア接点（２５５Ａ、２５５Ｂ、２５６Ａ、２５６Ｂ）を形成することを含む。
【００６２】
ある実施例１１において、実施例１０の方法では、前記複数のキャリア接点（２５５Ａ、２５５Ｂ、２５６Ａ、２５６Ｂ）は前記ビルドアップキャリアをプリント回路基板３２５からなる前記基板に接続させるように構成されている。
【００６３】
ある実施例１２において、実施例８の方法では、前記段落ち部は第１段落ち部を含み、
前記ビルドアップキャリアを形成する工程は、複数の導電層の最後から２番目の層（２８５Ａ、２８５Ｂ）をパターニングすること、複数の導電層の最後の層（２９８Ａ、２９８Ｂ）を収容するための隙間（２９２Ａ、２９２Ｂ）を含み、前記第２段落ち部の厚さＬ４と同等の厚さを持つ第２スペーサー層（２９０Ａ、２９０Ｂ）を、前記パターニングした最後から２番目の層（２８５Ａ、２８５Ｂ）の上に形成すること、及び前記複数の導電層の前記最後の層（２９８Ａ、２９８Ｂ）を（前記隙間２９１Ａ、２９１Ｂの中で）パターニングすること、を含み、前記ビルドアップキャリアを形成した後、前記第２スペーサー層（２９０Ａ、２９０Ｂ）を取り除く工程を有する。
【００６４】
ある実施例１３において、実施例１２の方法では、前記ビルドアップキャリアを形成する工程は、前記パターニングした複数の導電層の最後の層（２９８Ａ、２９８Ｂ）の上に絶縁層（２９９Ａ、２９９Ｂ）を配置することを含む。
【００６５】
ある実施例１４において、実施例１２の方法では、前記複数の導電層の最後から２番目の層（２８５Ａ、２８５Ｂ）をパターニングする工程は、前記最後から２番目の層を、前記ビルドアップキャリアを二次装置又はパッケージ（３５０）に接続させるための複数の第２キャリア接点（２８５Ａ、２８５Ｂ）へパターニングすることを含む。
【００６６】
ある実施例１５において、上述の実施例８〜１４のいずれかの方法（作成方法）は、少なくとも１つのダイ１４０Ｂを有するパッケージ（集積回路基板等、３１０）に利用できる。
【００６７】
ある実施例１６において、装置（アッセンブリ１０００）は、キャリア（Ｚ）内に配置されたマイクロプロセッサ（ダイ２４０Ｂ）を有するパッケージ３１０と、前記マイクロプロセッサは、第１の側（下側）及び接点２４５Ｂを有し該第１の側と反対側にある第２の側（上側）を持ち、長さ寸法及び幅寸法によって規定されたマイクロプロセッサ領域を含み、前記キャリアは、前記マイクロプロセッサ領域よりも広いキャリア領域；前記マイクロプロセッサの前記第２の側に配置された、導電層及び絶縁層からなる複数の交互の層であって、前記導電層からなる複数の層のうち最後の層２９８Ｂが前記マイクロプロセッサから最も遠い位置にあり、前記絶縁層２６０Ｂは前記マイクロプロセッサの厚さ寸法の一部分を埋め込んでいる、複数の交互の層；前記マイクロプロセッサの前記第２の側と前記マイクロプロセッサの厚さ寸法を埋め込んだ絶縁層との間に位置する第１段落ち部に配置された複数の第１キャリア接点（２３５Ａ、２３６Ｂ、３１５）；及び前記最後の層と前記マイクロプロセッサとの間に位置する第２段落ち部に配置された、複数の第２キャリア接点；を有し、前記第１キャリア接点に接続されたプリント回路基板３２５と、を有する。
【００６８】
ある実施例１７において、実施例１６記載の装置１０００は、さらに、前記第２キャリア接点（２８５Ｂ、３７０）に接続される二次デバイス又は他のパッケージ３５０を有する。
【００６９】
ある実施例１８において、実施例１６記載の装置１０００では、前記第２段落ち部は厚み寸法Ｌ４が、前記導電層の最後の層２９８Ｂと最後から２番目２８５Ａの層との間隔と同等又はそれ以上ある。
【００７０】
以下の説明では、説明のため、本発明の全体的な理解を提供するために、様々な特定の詳細が説明される。しかし、本発明の実施の形態は、これら特定の詳細なしに実施されることが当業者にとって明らかであろう。他の例では、本発明を曖昧にするのを回避するため、構造及び装置がブロック図で示される。
適切に考慮するため、符号や符号末尾の文字は複数の図において、対応する又は類似する要素は繰り返し利用し、これらは類似する特性を任意に含む。
【００７１】
「１実施の形態」又は「実施の形態」に対する本明細書を通した参照は、実施の形態と共に記載される特定の特徴、構造又は特性が本発明の少なくとも１つの実施の形態に含まれることを意味する。したがって、本明細書を通して様々な位置におけるフレーズ「１実施の形態では」又は「実施の形態では」の出現は、必ずしも、同じ実施の形態を全て参照するものではない。さらに、特定の特徴、構造又は特性は、１実施の形態で適切なやり方で組み合わせられる場合がある。
方法の多くが最も基本的な形式で説明されたが、本発明の基本的な範囲から逸脱することなしに、本方法に動作を追加するか、又は本方法の幾つかから動作を削除することができ、記載された内容に情報を追加するか、又は記載された内容から情報を削除することができる。本発明の概念の多数の変形例は、本発明の範囲及び精神において予想される。この点に関して、特定の説明された例示的な実施の形態は、本発明を制限するために提供されるものではなく、本発明を例示するものである。従って、本発明の範囲は、先に提供された特定の例により決定されるべきではなく、特許請求の範囲の言葉によってのみ決定される。
【符号の説明】
【００７２】
１００  ＰＯＰデバイス集積アッセンブリ
１１０  マイクロ電子パッケージ
１２０  キャリア
１３０  ダイ
１３５  接着層
１４０Ａ  第１絶縁層
１４０Ｂ  第２の絶縁層
１４０Ｃ  第３絶縁層
１４０Ｄ  第４絶縁層
１４０Ｅ  第５絶縁層
１４９Ｆ  第６絶縁層
１４００Ａ  第１段上げ部
１４００Ｂ  第２段落ち部
１４１０Ａ  第２段落ち部
１４１０Ｂ  第２段上げ部
１４８  半田材料接続部（第１キャリア接点）
１４５、１７０  空洞
１５０Ａ  第１導電層又は線
１５０Ｂ  第２導電層又は線
１５０Ｃ  第３導電層又は線（最後から２番目の層）
１５０Ｄ  第４導電層又は線（最後の層）
１５５  接点又は接触パッド（第１キャリア接点）
１５８  接点又は接触パッド（第２キャリア接点）
１６０  ダイの接点
１６５  導電ビア
１７８  半田材料接続部（半田ボール、第２キャリア接点）
１８０  二次装置（パッケージ、デバイス）
２１０  犠牲基板
２１５Ａ、２１５Ｂ  箔層
２２０Ａ、２２０Ｂ  銅箔層
２２５Ａ、２２５Ｂ  絶縁材料層
２３０Ａ、２３０Ｂ  第１スペーサー層
２３５Ａ、２３５Ｂ  接点又は接触パッド（第１キャリア接点）
２３６Ａ、２３６Ｂ  二次接点（第１キャリア接点）
２４０Ａ、２４０Ｂ  ダイ
２４５Ａ、２４５Ｂ  導電柱（ダイの接点）
２４６Ａ、２４６Ｂ  導電ビア
２５０Ａ、２５０Ｂ  接着剤
２６０Ａ、２６０Ｂ  第１絶縁層
２６５Ａ、２６５Ｂ  導電ビア
２７５Ａ、２７５Ｂ  第１導電層又は線
２７６Ａ、２７６Ｂ  導電ビア
２７８Ａ、２７８Ｂ  第２絶縁層
２８０Ａ、２８０Ｂ  第２導電層又は線
２８１Ａ、２８１Ｂ  第３絶縁層
２８２Ａ、２８２Ｂ  第４絶縁層
２８４Ａ、２８４Ｂ  導電ビア
２８５Ａ、２８５Ｂ  第３導電層又は線（最後から２番目の層、第２キャリア接点）
２９０Ａ、２９０Ｂ  第２スペーサー層
２９１Ａ、２９１Ｂ  領域（隙間）
２９２Ａ、２９２Ｂ  ＤＦＲ層
２９３Ａ、２９３Ｂ  除去部分
２９４Ａ、２９４Ｂ  マスク
２９６Ａ、２９６Ｂ  第５絶縁層
２９７Ａ、２９７Ｂ  導電ビア
２９８Ａ、２９８Ｂ  第４導電層又は線（最後の層）
２９９Ａ、２９９Ｂ  絶縁層
３００、３０５  切断される部分
３１０  ベースパッケージ（パッケージ、マイクロ電子パッケージ、プロセッサ）
３１５  半田ボール（第１キャリア接点）
３２０  半田ボール（第２キャリア接点）
３２５  基板（プリント回路基板）
３４５、Ｂ−Ｄ  空洞
３５０  二次装置のパッケージ
３７０、Ｌ４  空洞
４００  コンピュータ装置
４０２  基板
４０４  プロセッサ
４０６  通信チップ
１０００  ＰＯＰアッセンブリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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