(57)【要約】【課題】一つのライト区間におけるライト／ベリファイ動作のループ回数を最小化する、抵抗体を利用する不揮発性メモリ装置及びその駆動方法を提供する。【解決手段】前記不揮発性メモリ装置の駆動方法は、以前ライト区間のライト動作に基づき調節された現在ライト区間の開始パルスを、抵抗性メモリセルに提供してデータをライトし、前記開始パルスによって正確にライトしたかどうかをベリファイし、前記ベリファイの結果に応じ、現在ライト区間において前記抵抗性メモリセルを増加型単方向ライト方式によりライトするか、又は、減少型単方向ライト方式によりライトすることを含む。【選択図】図１０
2014116064.tif 000002
【特許請求の範囲】
【請求項１】
以前ライト区間のライト動作に基づき調節された現在ライト区間の開始パルスを、抵抗性メモリセルに提供してデータをライトし、
前記開始パルスによって正確にライトしたかどうかをベリファイし、
前記ベリファイの結果に応じ、現在ライト区間において前記抵抗性メモリセルを増加型単方向ライト方式によりライトするか又は減少型単方向ライト方式によりライトすることを含むことを特徴とする不揮発性メモリ装置の駆動方法。
【請求項２】
前記開始パルスは、以前ライト区間のライト動作が増加型単方向ライト方式により行われた第１ループ回数と、以前ライト区間のライト動作が減少型単方向ライト方式により行われた第２ループ回数を利用して調節されることを特徴とする請求項１に記載の不揮発性メモリ装置の駆動方法。
【請求項３】
前記第１ループ回数が前記第２ループ回数より大きいと、前記開始パルスのサイズを増加することを特徴とする請求項２に記載の不揮発性メモリ装置の駆動方法。
【請求項４】
前記第１ループ回数が前記第２ループ回数より小さいと、前記開始パルスのサイズを減少することを特徴とする請求項２に記載の不揮発性メモリ装置の駆動方法。
【請求項５】
次のライト区間のライト動作において前記第１ループ回数と前記第２ループ回数が同一になるように、前記開始パルスのサイズが調節されることを特徴とする請求項２に記載の不揮発性メモリ装置の駆動方法。
【請求項６】
前記ベリファイにおいては、第１ベリファイ基準値と前記第１ベリファイ基準値より大きい第２ベリファイ基準値を利用することを特徴とする請求項１に記載の不揮発性メモリ装置の駆動方法。
【請求項７】
前記ベリファイの結果、前記抵抗性メモリセルの抵抗値が前記第１ベリファイ基準値より小さいと、前記抵抗性メモリセルは増加型単方向ライト方式によりライトされることを特徴とする請求項６に記載の不揮発性メモリ装置の駆動方法。
【請求項８】
前記ベリファイの結果、前記抵抗性メモリセルの抵抗値が前記第２ベリファイ基準値より大きいと、前記抵抗性メモリセルは減少型単方向ライト方式によりライトされることを特徴とする請求項６に記載の不揮発性メモリ装置の駆動方法。
【請求項９】
前記増加型単方向ライト方式は、ライト区間のループ回数が増加するほど前記抵抗性メモリセルに提供するライト電流が増加することを特徴とする請求項１に記載の不揮発性メモリ装置の駆動方法。
【請求項１０】
前記減少型単方向ライト方式は、ライト区間のループ回数が増加するほど前記抵抗性メモリセルに提供するライト電流が減少することを特徴とする請求項１に記載の不揮発性メモリ装置の駆動方法。
【請求項１１】
複数の第１抵抗性メモリセルを第１ループ回数の増加型単方向ライト方式によりライトし、複数の第２抵抗性メモリセルを第２ループ回数の減少型単方向ライト方式によりライトし、
前記第１ループ回数と前記第２ループ回数を利用して、次のライト区間の開始パルスのサイズを調節することを特徴とする不揮発性メモリ装置の駆動方法。
【請求項１２】
前記第１ループ回数が前記第２ループ回数より大きいと、次のライト区間の前記開始パルスのサイズを増加することを特徴とする請求項１１に記載の不揮発性メモリ装置の駆動方法。
【請求項１３】
前記第１ループ回数が前記第２ループ回数より小さいと、次のライト区間の前記開始パルスのサイズを減少することを特徴とする請求項１１に記載の不揮発性メモリ装置の駆動方法。
【請求項１４】
次のライト区間のライト動作において前記第１ループ回数と前記第２ループ回数が同一になるように、前記開始パルスのサイズが調節されることを特徴とする請求項１１に記載の不揮発性メモリ装置の駆動方法。
【請求項１５】
ライト区間の１番目のループのライト動作において、抵抗性メモリセルに開始パルスを提供してデータをライトし、互いに異なる第１ベリファイ基準値と第２ベリファイ基準値を利用してベリファイ動作を行い、
前記ライト区間の２番目のループから最後のループまでの各ライト動作において、前記抵抗性メモリセルに前記ループごとに変更されるライトパルスを提供してデータをライトし、第２ベリファイ基準値は利用せず、第１ベリファイ基準値を利用してベリファイ動作を行うことを特徴とする不揮発性メモリ装置の駆動方法。
【請求項１６】
前記開始パルスは以前ライト区間のライト動作に基づき調節されることを特徴とする請求項１５に記載の不揮発性メモリ装置の駆動方法。
【請求項１７】
前記開始パルスは、以前ライト区間のライト動作が増加型単方向ライト方式により行われた第１ループ回数と、以前ライト区間のライト動作が減少型単方向ライト方式により行われた第２ループ回数を利用して調節されることを特徴とする請求項１６に記載の不揮発性メモリ装置の駆動方法。
【請求項１８】
前記１番目のループの前記ベリファイの結果に応じ、前記２番目のループから最後のループまで、増加型単方向ライト動作と減少型単方向ライト動作のうち何れか一つを行うことを特徴とする請求項１５に記載の不揮発性メモリ装置の駆動方法。
【請求項１９】
抵抗性メモリセルと、
前記抵抗性メモリセルに対応するセンスアンプと、
前記抵抗性メモリセルに対応するライトドライバと、を含み、
前記ライトドライバは以前ライト区間のライト動作に基づいて決定された開始パルスを前記抵抗性メモリセルに提供し、
前記センスアンプは前記開始パルスによって正確にライトしたか否かをベリファイし、
前記ライトドライバは前記ベリファイの結果に応じ、前記抵抗性メモリセルを増加型単方向ライト方式によりライトするか又は減少型単方向ライト方式によりライトすることを特徴とする不揮発性メモリ装置。
【請求項２０】
以前ライト区間において増加型単方向ライト方式により行われた第１ループ回数をカウンティングする第１カウンタと、
以前ライト区間において減少型単方向ライト方式により行われた第２ループ回数をカウンティングする第２カウンタと、
前記第１ループ回数と前記第２ループ回数を提供されて開始パルス制御信号を生成する制御部と、を含むことを特徴とする不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗体を利用する不揮発性メモリ装置及びその駆動方法に関する。
【背景技術】
【０００２】
抵抗体（ｒｅｓｉｓｔａｎｃｅ  ｍａｔｅｒｉａｌ）を利用する不揮発性メモリ装置には、相変化メモリ装置（ＰＲＡＭ、    Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、抵抗メモリ装置（ＲＲＡＭ（登録商標）、    Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、磁気メモリ装置（ＭＲＡＭ、    Ｍａｇｎｅｔｉｃ  ＲＡＭ）などがある。動的メモリ装置（ＤＲＡＭ    Ｄｙｎａｍｉｃ  ＲＡＭ）及びフラッシュメモリ装置が、電荷（ｅｌｅｃｔｒｉｃ  ｃｈａｒｇｅ）を利用してデータを格納するのに対し、抵抗体を利用する不揮発性メモリ装置は、カルコゲナイド合金（ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙ）のような相変化物質の抵抗値変化（ＰＲＡＭ）、可変抵抗体の抵抗値変化（ＲＲＡＭ（登録商標））、強磁性体の磁化状態変化によるＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）薄膜の抵抗値変化（ＭＲＡＭ）などを利用してデータを格納する。
【０００３】
ここで、相変化メモリセルを例に挙げて説明すると、相変化物質は加熱後、冷却され、結晶状態又は非晶質状態に変化するが、結晶状態の相変化物質は抵抗が低く非晶質状態の相変化物質は抵抗が高い。従って、結晶状態はセット（ｓｅｔ）データ又は０データで定義し、非晶質状態はリセット（ｒｅｓｅｔ）データ又は１データで定義する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、一つのライト区間におけるライト／ベリファイ（ｖｅｒｉｆｙ）動作のループ回数を最小化する不揮発性メモリ装置を提供するものである。
【０００５】
本発明が解決しようとする他の課題は、一つのライト区間におけるライト／ベリファイ動作のループ回数を最小化する不揮発性メモリ装置の駆動方法を提供するものである。
【０００６】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００７】
前記課題を解決するための本発明の不揮発性メモリ装置の駆動方法の一実施形態（ａｓｐｅｃｔ）は、以前ライト区間のライト動作に基づき調節された現在ライト区間の開始パルスを、抵抗性メモリセルに提供してデータをライトし、前記開始パルスによって正確にライトしたかどうかをベリファイし、前記ベリファイの結果に応じて現在ライト区間において前記抵抗性メモリセルを増加型単方向ライト方式によりライトするか、又は、減少型単方向ライト方式によりライトすることを含む。
【０００８】
前記開始パルスは、以前ライト区間のライト動作が増加型単方向ライト方式により行われた第１ループ回数と、以前ライト区間のライト動作が減少型単方向ライト方式により行われた第２ループ回数を利用して調節され得る。
前記第１ループ回数が前記第２ループ回数より大きいと、前記開始パルスのサイズを増加し得る。
前記第１ループ回数が前記第２ループ回数より小さいと、前記開始パルスのサイズを減少し得る。
次のライト区間のライト動作において前記第１ループ回数と前記第２ループ回数が同一になるように、前記開始パルスのサイズが調節され得る。
【０００９】
前記ベリファイにおいては、第１ベリファイ基準値と前記第１ベリファイ基準値より大きい第２ベリファイ基準値を利用し得る。
前記ベリファイの結果、前記抵抗性メモリセルの抵抗値が前記第１ベリファイ基準値より小さいと、前記抵抗性メモリセルは増加型単方向ライト方式によりライトされ得る。
前記ベリファイの結果、前記抵抗性メモリセルの抵抗値が前記第２ベリファイ基準値より大きいと、前記抵抗性メモリセルは減少型単方向ライト方式によりライトされ得る。
【００１０】
前記増加型単方向ライト方式は、ライト区間のループ回数が増加するほど前記抵抗性メモリセルに提供するライト電流が増加され得る。
前記減少型単方向ライト方式は、ライト区間のループ回数が増加するほど前記抵抗性メモリセルに提供するライト電流が減少され得る。
【００１１】
前記課題を解決するための本発明の不揮発性メモリ装置の駆動方法の他の実施形態は、複数の第１抵抗性メモリセルを第１ループ回数の増加型単方向ライト方式によりライトし、複数の第２抵抗性メモリセルを第２ループ回数の減少型単方向ライト方式によりライトし、前記第１ループ回数と前記第２ループ回数を利用して次のライト動作の開始パルスを調節することを含む。
【００１２】
前記第１ループ回数が前記第２ループ回数より大きいと、次のライト区間の前記開始パルスのサイズを増加し得る。
前記第１ループ回数が前記第２ループ回数より小さいと、次のライト区間の前記開始パルスのサイズを減少し得る。
次のライト区間のライト動作において、前記第１ループ回数と前記第２ループ回数が同一になるように、前記開始パルスのサイズが調節され得る。
【００１３】
前記課題を解決するための本発明の不揮発性メモリ装置の駆動方法のまた他の実施形態は、ライト区間の一番目のループのライト動作において、抵抗性メモリセルに開始パルスを提供してデータをライトし、互いに異なる第１ベリファイ基準値と第２ベリファイ基準値を利用してベリファイ動作を行い、前記ライト区間の２番目のループから最後のループまでの各ライト動作において、前記抵抗性メモリセルに前記ループごとに変更されるライトパルスを提供してデータをライトし、第２ベリファイ基準値は利用せず、第１ベリファイ基準値を利用してベリファイ動作を行うことを含む。
【００１４】
前記開始パルスは以前ライト区間のライト動作に基づき調節され得る。
【００１５】
前記開始パルスは、以前ライト区間のライト動作が増加型単方向ライト方式により行われた第１ループ回数と、以前ライト区間のライト動作が減少型単方向ライト方式により行われた第２ループ回数を利用して調節され得る。
【００１６】
前記１番目のループの前記ベリファイの結果に応じ、前記２番目のループから最後のループまで、増加型単方向ライト動作と減少型単方向ライト動作のうち何れか一つを行うことができる。
【００１７】
前記他の課題を解決するための本発明の不揮発性メモリ装置の一実施形態は、抵抗性メモリセルと、前記抵抗性メモリセルに対応するセンスアンプと、前記抵抗性メモリセルに対応するライトドライバと、を含み、前記ライトドライバは、以前ライト区間のライト動作に基づいて決定された開始パルスを前記抵抗性メモリセルに提供し、前記センスアンプは前記開始パルスによって正確にライトしたか否かをベリファイし、前記ライトドライバは、前記ベリファイの結果に応じ、前記抵抗性メモリセルを増加型単方向ライト方式によりライトするか又は減少型単方向ライト方式によりライトする。
【００１８】
以前ライト区間において増加型単方向ライト方式により行われた第１ループ回数をカウンティングする第１カウンタと、以前ライト区間において減少型単方向ライト方式により行われた第２ループ回数をカウンティングする第２カウンタと、前記第１ループ回数と前記第２ループ回数を提供されて開始パルス制御信号を生成する制御部と、をさらに含み得る。
【００１９】
前記第１ループ回数が前記第２ループ回数より大きいと、前記開始パルス制御信号は次のライト区間の前記開始パルスを増加させ得る。
【００２０】
前記第１ループ回数が前記第２ループ回数より小さいと、前記開始パルス制御信号は次のライト区間の前記開始パルスを減少させ得る。
【００２１】
前記センスアンプは第１ベリファイ基準値と前記第１ベリファイ基準値より大きい第２ベリファイ基準値を利用してベリファイし、前記第１ベリファイ基準値によるベリファイの結果を示す第１ベリファイ信号と前記第２ベリファイ基準値によるベリファイの結果を示す第２ベリファイ信号を提供し得る。
【００２２】
前記第１ベリファイ信号を格納し、前記第１ベリファイ信号に対応する第１ライトイネーブル信号を提供する第１イネーブルラッチ（ｅｎａｂｌｅ  ｌａｔｃｈ）と、前記第２ベリファイ信号を格納し、前記第２ベリファイ信号に対応する第２ライトイネーブル信号を提供する第２イネーブルラッチと、をさらに含み得る。
【００２３】
前記第１イネーブルラッチ及び第２イネーブルラッチは、パス（ｐａｓｓ）を示す前記ベリファイ信号を提供された後、現在のライト区間が終了するときまで格納値を変更しないワンウェイラッチ（ｏｎｅ−ｗａｙ  ｌａｔｃｈ）であり得る。
【００２４】
前記抵抗性メモリセルにライトする前記データが格納され、前記データに対応する選択信号を提供するデータラッチ（ｄａｔａ  ｌａｔｃｈ）をさらに含む。
【００２５】
前記センスアンプと電気的に接続され、前記選択信号に応答して前記センスアンプに伝達するベリファイ基準値を選択する第１スイッチをさらに含み得み得る。
【００２６】
前記他の課題を解決するための本発明の不揮発性メモリ装置の他の実施形態は、増加型単方向ライト方式により行われた第１ループ回数をカウンティングする第１カウンタと、減少型単方向ライト方式により行われた第２ループ回数をカウンティングする第２カウンタと、前記第１ループ回数と前記第２ループ回数を提供され、次のライト区間の開始パルス制御信号を生成する制御部を含む。
【００２７】
前記第１ループ回数が前記第２ループ回数より大きいと、前記開始パルス制御信号は次のライト区間の前記開始パルスを増加し得る。
【００２８】
前記第１ループ回数が前記第２ループ回数より小さいと、前記開始パルス制御信号は次のライト区間の前記開始パルスを減少し得る。
【発明の効果】
【００２９】
本発明の不揮発性メモリ装置の駆動方法によれば、以前ライト区間のライト動作に基づき調節された現在ライト区間の開始パルスを、抵抗性メモリセルに提供してデータをライトし、前記開始パルスによって正確にライトしたかどうかをベリファイし、前記ベリファイの結果に応じ、現在ライト区間において前記抵抗性メモリセルを増加型単方向ライト方式によりライトするか又は減少型単方向ライト方式によりライトするので、ライト／ベリファイ動作のループ回数を最小化できる。
本発明のその他具体的な内容は詳細な説明及び図面に含まれている。
【図面の簡単な説明】
【００３０】
【図１】は、本発明のいくつかの実施形態による不揮発性メモリ装置を説明するためのレイアウト図である。
【図２】は、図１のメモリセルアレイを説明するための図である。
【図３】は、図１のメモリセルアレイを説明するための図である。
【図４】は、本発明のいくつかの実施形態による不揮発性メモリ装置の構造を説明するためのブロック図である。
【図５】は、本発明のいくつかの実施形態による不揮発性メモリ装置の動作方法を説明するための図である。
【図６】は、本発明のいくつかの実施形態による不揮発性メモリ装置の動作方法を説明するための図である。
【図７】は、本発明のいくつかの実施形態による不揮発性メモリ装置の動作方法を説明するための図である。
【図８】は、本発明のいくつかの実施形態による不揮発性メモリ装置の動作方法の効果を説明するための図である。
【図９】は、本発明のいくつかの実施形態による不揮発性メモリ装置の駆動方法を説明するための代表順序図である。
【図１０】は、本発明の一実施形態による不揮発性メモリ装置を説明するためのブロック図である。
【図１１】は、図１０のライトベリファイユニットの例示的な構造を説明するための図である。
【図１２】は、図１０のライトベリファイユニットの例示的な構造を説明するための図である。
【図１３】は、本発明の他の実施形態による不揮発性メモリ装置を説明するためのブロック図である。
【図１４】は、本発明の他の実施形態による不揮発性メモリ装置の動作方法を説明する順序図である。
【図１５】は、本発明のまた他の実施形態による不揮発性メモリ装置の動作方法を説明する順序図である。
【図１６】は、本発明のいくつかの実施形態によるメモリシステムを説明するための図である。
【図１７】は、本発明のいくつかの実施形態によるメモリシステムを説明するための図である。
【図１８】は、本発明のいくつかの実施形態によるメモリシステムを説明するための図である。
【図１９】は、本発明のいくつかの実施形態によるメモリシステムを説明するための図である。
【図２０】は、本発明のいくつかの実施形態によるメモリシステムを説明するための図である。
【図２１】は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムの例示的なブロック図である。
【図２２】は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムの他の例示的なブロック図である。
【図２３】は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのまた他の例示的なブロック図である。
【図２４】は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのまた他の例示的なブロック図である。
【図２５】は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのまた他の例示的なブロック図である。
【図２６】は、ＳＣＭが使用されたメモリシステムを示す例示的なブロック図である。
【図２７】は、ＳＣＭが使用されたメモリシステムを示す他の例示的なブロック図である。
【図２８】はＳＣＭが使用されたメモリシステムを示す他の例示的なブロック図である。
【発明を実施するための形態】
【００３１】
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されず、互いに異なる多様な形態で実現できる。従って本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供される。換言すると本発明は特許請求の範囲によってのみ定義される。明細書全体に亘って同一参照符号は同一構成要素を指称する。
【００３２】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」又は「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と指称される場合、他の素子と直接連結又はカップリングされた場合、若しくは中間に他の素子を介在する場合を全て含む。反面、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」又は「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と指称される場合、中間に他の素子が介在しないことを示す。明細書全体に亘って同一参照符号は同一構成要素を指称し、「及び／又は」は、言及されたアイテムの各々、及び二つ以上の全ての組合せを含む。
【００３３】
第１、第２などが多様な素子、構成要素を叙述するために使用されるが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用される。従って、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要であり得ることは勿論である。
【００３４】
本明細書で使用された用語は実施形態を説明するためであり、本発明を限定するものではない。本明細書で、単数型は明文で特に言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及された構成要素、段階、動作及び／又は素子以外の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。
【００３５】
他に定義されなければ、本明細書で使用される全ての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的に又は過度に解釈しない。
【００３６】
以下、本発明の実施形態は抵抗体を利用する不揮発性メモリ装置の例として、相変化メモリ装置（ＰＲＡＭ、  Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を利用して説明する。しかし、本発明が、抵抗メモリ装置（ＲＲＡＭ（登録商標）、  Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、磁気メモリ装置（ＭＲＡＭ、  Ｍａｇｎｅｔｉｃ  ＲＡＭ）のように抵抗体を利用する全ての不揮発性メモリ装置に適用可能であることは、本発明が属する技術の当業者にとり自明であろう。
【００３７】
図１は、本発明のいくつかの実施形態による不揮発性メモリ装置を説明するためのレイアウト図である。図１では説明の便宜上、１６個のメモリバンクで構成された不揮発性メモリ装置を例にあげるが、これに限定されない。
【００３８】
図１を参照すると、本発明のいくつかの実施形態による不揮発性メモリ装置は、メモリセルアレイ、複数のセンスアンプ及びライトドライバ（２＿１〜２＿８）、周辺回路領域３を含む。
【００３９】
メモリセルアレイは、複数のメモリバンク（１＿１〜１＿１６）で構成され、各メモリバンク（１＿１〜１＿１６）は各々複数のメモリブロック（ＢＬＫ０〜ＢＬＫ７）で構成され、各メモリブロック（１＿１〜１＿１６）はマトリックス形態で配列された複数の不揮発性メモリセルを含む。本発明の実施形態では、各メモリバンクにメモリブロックが８個ずつ配置されているが、これに限定されない。
【００４０】
また、図面には詳しく示していないが、メモリバンク（１＿１〜１＿１６）に対応して、アクセス（以下、「ライト／リード」ともいう）しようとする抵抗性メモリセルの行及び列を各々指定する列選択回路及び行選択回路が配置される。
【００４１】
センスアンプ及びライトドライバ（２＿１〜２＿８）は２個のメモリバンク（１＿１〜１＿１６の中の例えば、１＿１と１＿２）に対応して配置され、対応するメモリバンクでのリード及びライト動作を行う。本発明の実施形態では、センスアンプ及びライトドライバ（２＿１〜２＿８）が、２個のメモリバンク（１＿１〜１＿１６）に対応する場合を例示しているが、これに限定されない。即ち、センスアンプ及びライトドライバ（２＿１〜２＿８）は、例えば１個又は４個のメモリバンクごとに対応して配置されてもよい。
【００４２】
周辺回路領域（ＰＥＲＩＰＨＥＲＹ）３には前記コラム選択回路、列選択回路、センスアンプ及びライトドライバ（２＿１〜２＿８）などを動作させるための複数のロジック回路ブロックと電圧生成部が配置される。
【００４３】
図２と図３は、図１のメモリセルアレイを説明するための図である。
【００４４】
最初に、図２を参照すると、メモリセルアレイはクロスポイント構造（ｃｒｏｓｓ  ｐｏｉｎｔ  ｓｔｒｕｃｔｕｒｅ）を有する。クロスポイント構造は一つのラインと他のラインが互いに交差する領域に、一つのメモリセルが形成されている構造を意味する。例えば、ビットライン（ＢＬ１＿１〜ＢＬ４＿１、…）が第１方向に延長して形成され、ワードライン（ＷＬ１＿１〜ＷＬ３＿１、…）が前記ビットライン（ＢＬ１＿１〜ＢＬ４＿１、…）と互いに交差するように第２方向に延長して形成され、各ビットライン（ＢＬ１＿１〜ＢＬ４＿１）と各ワードライン（ＷＬ１＿１〜ＷＬ３＿１）が交差する領域に抵抗性メモリセルＭＣが形成される。
【００４５】
破線で囲んだ抵抗性メモリセルＭＣは、メモリセルアレイ内の複数の抵抗性メモリセルＭＣの中でリードするために選択された抵抗性メモリセルＭＣを示す。ここで、抵抗性メモリセルＭＣがＰＲＡＭである場合には、抵抗性メモリセルＭＣは相変化物質を備える可変抵抗素子Ｂと、可変抵抗素子Ｂに流れる電流を制御するアクセス素子Ａを含む。ここで、アクセス素子Ａは可変抵抗素子Ｂと直列連結されたダイオード又はトランジスタである。
また、相変化物質は、２個の元素の化合物であるＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ、３個の元素の化合物であるＧｅＳｂＴｅ、ＧａＳｅＴｅ、ＩｎＳｂＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、４個の元素の化合物であるＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２などの多様な種類の物質を選択して使用する。この中でゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）からなるＧｅＳｂＴｅが主に使用される。
【００４６】
一方、抵抗性メモリセルＭＣがＲＲＡＭ（登録商標）である場合は、可変抵抗素子Ｂは例えば、ＮｉＯ又はペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）を含む。ペロブスカイトはマンガナイト（Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｐｒ０．５Ｃａ０．５ＭｎＯ３、その他ＰＣＭＯ、ＬＣＭＯなど）、チタン酸塩（ＳＴＯ：Ｃｒ）、ジルコネート（ＳＺＯ：Ｃｒ、Ｃａ２Ｎｂ２Ｏ７：Ｃｒ、Ｔａ２Ｏ５：Ｃｒ）などの混合物（ｃｏｍｐｏｓｉｔｉｏｎ）である。
【００４７】
また、メモリセルアレイは図３に示すように、３次元積層構造を有し得る。３次元積層構造は複数のメモリセルレイヤ（１１１＿１〜１１１＿８）が垂直で積層された形態を意味する。図面では８個のメモリセルレイヤ（１１１＿１〜１１１＿８）が積層されている場合を例示してあが、これに限定されない。ここで、各メモリセルレイヤ（１１１＿１〜１１１＿８）は複数のメモリセルグループ及び／又は複数のリダンダンシーメモリセルグループを含む。メモリセルアレイが３次元積層構造である場合、各メモリセルレイヤ（１１１＿１〜１１１＿８）は図２に示すクロスポイント構造であるが、これに限定されない。
【００４８】
図４は、本発明のいくつかの実施形態による不揮発性メモリ装置の構造を説明するためのブロック図である。図５乃至図７は、本発明のいくつかの実施形態による不揮発性メモリ装置の動作方法を説明するための図である。図８は、本発明のいくつかの実施形態による不揮発性メモリ装置の動作方法の効果を説明するための図である。
【００４９】
先ず、図４を参照すると、本発明のいくつかの実施形態による不揮発性メモリ装置はメモリセルアレイ１１０、複数のライトベリファイユニット（ＷＮＶ１〜ＷＮＶｎ）（ただし、ｎは自然数）などを含む。
【００５０】
メモリセルアレイ１１０は複数の抵抗性メモリセル（ＭＣ１〜ＭＣｎ）を含む。図面では、説明の便宜上、メモリセルアレイ１１０の内に位置し、ワードラインＷＬ１とビットラインＢＬ１と連結された抵抗性メモリセルＭＣ１と、ワードラインＷＬ１とビットラインＢＬｎと連結された抵抗性メモリセルＭＣｎのみを図示する。
【００５１】
複数のライトベリファイユニット（ＷＮＶ１〜ＷＮＶｎ）の各々は、ライトドライバ（ＷＤ１〜ＷＤｎ）、センスアンプ（ＳＡ１〜ＳＡｎ）などを含む。
【００５２】
ここで、図５乃至図７を参照してライトベリファイユニット（ＷＮＶ１〜ＷＮＶｎ）の動作について説明する。
【００５３】
図５に示すように、例えば、ライトドライバ（例えば、ＷＤ１）が抵抗性メモリセル（例えば、ＭＣ１）に第２データＲ２をライトする。図示するように、第１データＲ１乃至第３データＲ３は第１抵抗レベルＷ１乃至第３抵抗レベルＷ３に対応する。例えば、第１データＲ１が格納されていた抵抗性メモリセルＭＣ１に第２データＲ２をライトするか、又は、第３データＲ３が格納されていた抵抗性メモリセルＭＣ１に第２データＲ２をライトする。
【００５４】
ライト区間の１番目のループＬ１１で、ライトドライバＷＤ１は開始パルスＵＰ１１（ＤＮ１１）を抵抗性メモリセルＭＣ１に提供する。センスアンプ（例えば、ＳＡ１）は、開始パルスＵＰ１１（ＤＮ１１）によって抵抗性メモリセルＭＣ１が正確にライトされたか否かをベリファイする。センスアンプ（例えば、ＳＡ１）は２個のベリファイ基準値（ＶＲ２＿ＬＳ、ＶＲ２＿ＵＳ）を利用してベリファイ動作を行う。
【００５５】
ここで、抵抗性メモリセルＭＣ１の抵抗がベリファイ基準値（ＶＲ２＿ＬＳ）より小さいと、ライト区間の２番目のループから最後のループまで、増加型ライト方式（図７の図面符号（１）参照）によりライト動作を行う。即ち、ライト区間の最初のループでセンスアンプＳＡ１は２個のベリファイ基準値（ＶＲ２＿ＬＳ、ＶＲ２＿ＵＳ）を利用し、ライト区間の２番目のループから最後のループまでセンスアンプＳＡ１は１個のベリファイ基準値（ＶＲ２＿ＬＳ）を利用し、他のベリファイ基準値（ＶＲ２＿ＵＳ）を利用しない。
【００５６】
ここで、抵抗性メモリセルＭＣ１の抵抗がベリファイ基準値（ＶＲ２＿ＵＳ）より大きいと、ライト区間の２番目のループから最後のループまで、減少型ライト方式（図７の図面符号（２）参照）によりライト動作を行う。即ち、ライト区間の１番目のループでセンスアンプＳＡ１は２個のベリファイ基準値（ＶＲ２＿ＬＳ、ＶＲ２＿ＵＳ）を利用し、ライト区間の２番目のループから最後のループまでセンスアンプＳＡ１は１個のベリファイ基準値（ＶＲ２＿ＵＳ）を利用し、他のベリファイ基準値（ＶＲ２＿ＬＳ）を利用しない。
【００５７】
結果的には、複数の抵抗性メモリセル（ＭＣ１〜ＭＣｎ）の中で、いくつかの抵抗性メモリセル（例えば、ＭＣ１）は増加型ライト方式によりライトし、他のいくつかの抵抗性メモリセル（例えば、ＭＣｎ）は減少型ライト方式によりライトする。
【００５８】
一方、図６を参照すると、以前ライト区間（例えば、ＷＰ１）と現在ライト区間ＷＰ２の開始パルスＵＰ１１（ＤＮ１１）のサイズが変わる。
【００５９】
ＣＡＳＥ１の場合、現在ライト区間ＷＰ２の開始パルスＵＰ１１（ＤＮ１１）は、以前ライト区間ＷＰ１の開始パルスＵＰ１１（ＤＮ１１）よりサイズが大きくなる。ＣＡＳＥ２の場合、現在ライト区間ＷＰ２の開始パルスＵＰ１１（ＤＮ１１）は、以前ライト区間ＷＰ１の開始パルスＵＰ１１（ＤＮ１１）よりサイズが小さくなる。
【００６０】
開始パルスＵＰ１１（ＤＮ１１）のサイズは以前ライト区間ＷＰ１に基づいて調節される。
【００６１】
例えば、以前ライト区間ＷＰ１が増加型単方向ライト方式により行われた際の第１ループ回数と、以前ライト区間ＷＰ１が減少型単方向ライト方式により行われた際の第２ループ回数を利用して開始パルスＵＰ１１（ＤＮ１１）のサイズが調節される。
【００６２】
以前ライト区間ＷＰ１で第１ループ回数が前記第２ループ回数より大きいと、ＣＡＳＥ１のように、現在ライト区間ＷＰ２の開始パルスＵＰ１１（ＤＮ１１）のサイズを増加する。
【００６３】
以前ライト区間ＷＰ１で第１ループ回数が前記第２ループ回数より小さいと、ＣＡＳＥ２のように、現在ライト区間ＷＰ２の開始パルスＵＰ１１（ＤＮ１１）のサイズを減少する。
【００６４】
現在ライト区間ＷＰ２の第１ループ回数と第２ループ回数が同一になるように、開始パルスＵＰ１１（ＤＮ１１）が調節される。例えば、第１ループ回数が４回であり、第２ループ回数が６回であれば、第１ループ回数と第２ループ回数が全て５回になるように開始パルスＵＰ１１（ＤＮ１１）のサイズを調節する。増加型単方向ライト方式と減少型単方向ライト方式が同時に実行されるとき、第１ループ回数と第２ループ回数が同じであれば、最小のループ回数でライト区間を終了できるからである。
【００６５】
従って、開始パルスＵＰ１１（ＤＮ１１）のサイズは以前ライト区間ＷＰ１で使用された複数のパルスの中における中間値になる。
【００６６】
一方、図７を説明すると、センスアンプ（例えば、ＳＡ１）は２個のベリファイ基準値（ＶＲ２＿ＬＳ、ＶＲ２＿ＵＳ）を利用してベリファイ動作を行う。即ち、センスアンプＳＡ１のベリファイの結果に応じてライト方法を決定する。
【００６７】
抵抗性メモリセルＭＣ１の抵抗がベリファイ基準値（ＶＲ２＿ＬＳ）より小さいと、図面符号（１）のように、各ループ（Ｌ１１〜Ｌ１ｋ）に提供するライト電流ＩＷ１を順次、増加する。図示するように、ライト電流ＩＷ１のサイズは第１ループＬ１１においてはパルスＵＰ１１のサイズに対応し、第２ループＬ１２においてはパルスＵＰ１２のサイズに対応し、第ｋループＬ１ｋにおいてはパルスＵＰ１ｋのサイズに対応する。ライト電流ＩＷ１の増加分は図示するように一定であるが、一定でない場合もある。
【００６８】
また、抵抗性メモリセルＭＣ１の抵抗がベリファイ基準値（ＶＲ２＿ＵＳ）より大きいと、図面符号（２）のように、各ループ（Ｌ１１〜Ｌ１ｋ）に提供するライト電流ＩＷ１を順次、減少する。図示するように、ライト電流ＩＷ１のサイズは第１ループＬ１１においてはパルスＤＮ１１のサイズに対応し、第２ループＬ１２においてはパルスＤＮ１２のサイズに対応し、第ｋループＬ１ｋにおいてはパルスＤＮ１ｋのサイズに対応する。ライト電流ＩＷ１の減少分は図示するように一定であるが、一定でない場合もある。
【００６９】
図示するように、図面符号（１）での開始電流ＵＰ１１と図面符号（２）での開始電流ＤＮ１１は同じサイズである。即ち、ライト区間の１番目のループでは、上記のように共通の開始電流ＵＰ１１（ＤＮ１１）を提供し、ベリファイの結果に応じて残りのループでいかなる単方向ライト方式を利用するかが決定されるからである。
【００７０】
ここで、図８を説明すると、比較発明１においては、開始パルス（ＵＰ１）が小さいので、或る第１のメモリセルＭＣに対するライト電流はライト区間において、サイズが、例えば１０段階に増加するパルス（ＵＰ１〜ＵＰ１０）を含む（即ち、ループ回数＝１０）。比較発明２においては、開始パルス（ＤＮ１）が大きいので、別の或る第２のメモリセルＭＣに対するライト電流はライト区間において、サイズが例えば１０段階に減少するパルス（ＤＮ１〜ＤＮ１０）を含む（即ち、ループ回数＝１０）。
【００７１】
これに対し、本発明のいくつかの実施形態においては、開始パルスＵＰ１１（ＤＮ１１）のサイズは、以前ライト区間ＷＰ１で使用された複数のパルスのサイズの中間値である。その結果、増加型ライト方式によりライトする場合、前記第１のメモリセルＭＣに対するライト電流はサイズが５段階に増加するパルス（ＵＰ１１〜ＵＰ１５）を含む（即ち、ループ回数＝５）。また、減少型ライト方式によりライトする場合、前記第２のメモリセルＭＣに対するライト電流はサイズが５段階に減少するパルス（ＤＮ１１〜ＤＮ１５）を含む（即ち、ループ回数＝５）。従って、本発明のいくつかの実施形態による不揮発性メモリ装置は、比較発明１、２よりループ回数が１／２に減る。
【００７２】
図９は、本発明のいくつかの実施形態による不揮発性メモリ装置の駆動方法を説明するためのフローチャートである。
【００７３】
図９を参照すると、先ず、初期化（ｉｎｉｔｉａｌｉｚｅ）及びデータセットアップ（ｄａｔａ  ｓｅｔｕｐ）を行う（Ｓ２１０）。例えば、ライト動作に必要な論理ブロック（例えば、図１０の複数のカウンタ（１３０＿１、１３０＿２）、図１１のイネーブルラッチ（ＥＬ１、ＥＬ２）など）を初期化する。
【００７４】
第１乃至第ｋループ（Ｌ１〜Ｌｋ）のライト動作を行う（Ｓ２２０）。ライト動作後、ベリファイ動作を行い、その結果、抑制動作を行う（Ｓ２３０）。
【００７５】
具体的には、第１乃至第ｋループ（Ｌ１〜Ｌｋ）を含むライト区間を利用してメモリセルＭＣ１〜ＭＣｎに対するライト動作を行う。第１ループＬ１で使用される開始パルスのサイズは以前ライト動作に基づいて決定される。第１乃至第ｋループ（Ｌ１〜Ｌｋ）の各々においてベリファイ動作を行う。前述したように、第１ループＬ１で、ベリファイ動作は２個のベリファイ基準値（例えば、ＶＲ２＿ＬＳ、ＶＲ２＿ＵＳ）を利用して行う。ベリファイの結果に応じ、残りループ（Ｌ２〜Ｌｋ）では１個のベリファイ基準値（例えば、ＶＲ２＿ＬＳ）を利用して行う。残りループ（Ｌ２〜Ｌｋ）で使用されない他のベリファイ基準値（例えば、ＶＲ２＿ＵＳ）と関連するセンスアンプは抑制（ｉｎｈｉｂｉｔ）される。ここで、「抑制される」という意味は、センスアンプがディセーブルされるか、又はセンスアンプがイネーブルされてもセンシング結果が使用されないことを意味する。
【００７６】
全てのライトドライバがライト動作をパスしたか、フェイル（ｆａｉｌ）したか否かを判断する（Ｓ２４０）。
【００７７】
全てのライトドライバのうち一つでもライト動作をフェイル（ｆａｉｌ）した場合は、ループ回数が１ずつ増加する（Ｓ２５０）。ループ回数が１増加した状態で、ライト動作（Ｓ２２０）、ベリファイ及び抑制（Ｓ２３０）などを再び行う。
【００７８】
これに対し、全てのライトドライバがライト動作をパスした場合は、次のライト区間で使用されるべき開始パルスのサイズをセットアップする（Ｓ２６０）。例えば、現在のライト区間において終了したライト動作の中で、増加型単方向ライト方式により行われた際の第１ループ回数と、減少型単方向ライト方式により行われた際の第２ループ回数と、を利用して調節する。
【００７９】
図１０は、本発明の一実施形態による不揮発性メモリ装置を説明するためのブロック図である。図４乃至図９を参照して説明した不揮発性メモリ装置を具体的に具現した具現例である。
【００８０】
図１０を参照すると、本発明の一実施形態による不揮発性メモリ装置は、メモリセルアレイ１１０、複数のライトベリファイユニット（ＷＮＶ１〜ＷＮＶｎ）、第１ロジックユニット１５０ａ、第２ロジックユニット１５０ｂ、第１カウンタ１３０＿１、第２カウンタ１３０＿２、第１デジタルアナログコンバータ（ｄｉｇｉｔａｌ−ａｎａｌｏｇｕｅ−ｃｏｎｖｅｒｔｅｒ）１４０＿１、第２デジタルアナログコンバータ１４０＿２、制御部１９０などを含む。
【００８１】
複数のライトベリファイユニット（ＷＮＶ１〜ＷＮＶｎ）の各々はライトドライバ、センスアンプなどを含む。
【００８２】
ライトベリファイユニット（ＷＮＶ１〜ＷＮＶｎ）のライトドライバは、現在のライト区間のライト動作においては、以前のライト区間のライト動作に基づいて決定された開始パルスＵＰ１１（ＤＮ１１）を抵抗性メモリセル（例えば、ＭＣ１）に提供する。
【００８３】
これによって、センスアンプは開始パルスＵＰ１１（ＤＮ１１）によってメモリセルＭＣが正確にライトされたか否かをベリファイする。ここで、センスアンプの各々は互いに異なる２個のベリファイ基準値（ＶＲ２＿ＬＳ、ＶＲ２＿ＵＳ）を利用してベリファイ動作を行う。このベリファイの結果に応じ、ライトドライバは第２ループ以降の抵抗性メモリセルＭＣ１を増加型単方向ライト方式（図７の図面符号（１）参照）によりライトするか、又は、減少型単方向ライト方式によりライトする。増加型単方向ライト方式はライト区間のループ回数が増加するほど前記抵抗性メモリセルに提供するライト電流が増加することを意味する。逆に、減少型単方向ライト方式（図７の図面符号（２）参照）は、ライト区間のループ回数が増加するほど前記抵抗性メモリセルに提供するライト電流が減少することを意味する。
【００８４】
このような動作をするためのライトベリファイユニットＷＮＶ１の例示的な構成については図１１乃至図１３を参照して後述する。
【００８５】
第１ロジックユニット１５０ａは複数のライトイネーブル信号（ＷＥ１１〜ＷＥｎ１）を提供され、第１パス／フェイル信号ＰＦ１を出力する。ここで、ライトイネーブル信号（例えば、ＷＥ１１）は、第１ベリファイ基準値（ＶＲ２＿ＬＳ）を利用してベリファイ動作を行い、ベリファイの結果を示す第１ベリファイ信号（図１１のＳＡｏｕｔ１参照）に対応する信号である。複数のライトイネーブル信号（ＷＥ１１〜ＷＥｎ１）の一つでも活性化状態である場合、第１パス／フェイル信号ＰＦ１は活性化する。複数のライトイネーブル信号（ＷＥ１１〜ＷＥｎ１）の全てが非活性化状態である場合、第１パス／フェイル信号ＰＦ１は非活性化する。又は、ライト区間の最大ループ（ｍａｘｉｍｕｍ  ｌｏｏｐ）になると、第１パス／フェイル信号ＰＦ１は非活性化する。
【００８６】
同様にして、第２ロジックユニット１５０ｂは複数のライトイネーブル信号（ＷＥ１２〜ＷＥｎ２）を提供され、第２パス／フェイル信号ＰＦ２を出力する。ここで、ライトイネーブル信号（例えば、ＷＥ１２）は、第２ベリファイ基準値（ＶＲ２＿ＵＳ）を利用してベリファイ動作を行い、ベリファイの結果を示す第２ベリファイ信号（図１１のＳＡｏｕｔ２参照）に対応する信号である。複数のライトイネーブル信号（ＷＥ１２〜ＷＥｎ２）の一つでも活性化状態である場合、第２パス／フェイル信号ＰＦ２は活性化する。複数のライトイネーブル信号（ＷＥ１２〜ＷＥｎ２）の全てが非活性化状態である場合、第２パス／フェイル信号ＰＦ２は非活性化する。又は、ライト区間の最大ループになると、第２パス／フェイル信号ＰＦ２は非活性化する。
【００８７】
第１カウンタ１３０＿１は第１ロジックユニット１５０ａから第１パス／フェイル信号ＰＦ１に応答して第１ループ回数をカウンティングする。ここで、第１ループ回数は増加型単方向ライト方式により行われたループ回数を意味する。なぜなら、第１パス／フェイル信号ＰＦ１は第１ベリファイ基準値を利用して得られた第１ベリファイ信号ＳＡｏｕｔ１に対応する値であるからである。
【００８８】
第２カウンタ１３０＿２は、第２ロジックユニット１５０ｂから第２パス／フェイル信号ＰＦ２に応答して第２ループ回数をカウンティングする。ここで、第２ループ回数は減少型単方向ライト方式により行われたループ回数を意味する。なぜなら、第２パス／フェイル信号ＰＦ２は第２ベリファイ基準値を利用して得られた第２ベリファイ信号ＳＡｏｕｔ２に対応する値であるからである。
【００８９】
制御部１９０は、前記第１ループ回数と前記第２ループ回数に基づいて開始パルス制御信号ＳＰＣＴＲＬを生成する。具体的には、次のライト区間で使用されるべき最も適切な開始パルスＵＰ１１（ＤＮ１１）を生成するため、制御部１９０は現在ライト区間におけるライト動作でカウントした第１ループ回数と第２ループ回数に基づいて開始パルス制御信号ＳＰＣＴＲＬを生成する。
【００９０】
前述したように、例えば、前記第１ループ回数が前記第２ループ回数より大きいと、制御部１９０は開始パルス制御信号ＳＰＣＴＲＬを制御し、次のライト区間の開始パルスＵＰ１１（ＤＮ１１）のサイズを増加する。
【００９１】
これに対し、第１ループ回数が第２ループ回数より小さいと、制御部１９０は開始パルス制御信号ＳＰＣＴＲＬを制御し、次のライト動作の開始パルスＵＰ１１（ＤＮ１１）のサイズを減少する。
【００９２】
制御部１９０は、開始パルス制御信号ＳＰＣＴＲＬを制御して次のライト区間の開始パルスＵＰ１１（ＤＮ１１）のサイズを制御し、結果的に、もしも次のライト区間のメモリセルＭＣのライト特性が、現在ライト区間のメモリセルＭＣのライト特性と同一であると仮定するならば、第１ループ回数と第２ループ回数が同じになるように調節する。この仮定は、一般に、現在と次にアクセスされたワードラインＷＬが同一チップ上、特に同一チップ上の物理的近傍にある場合に成立する。
【００９３】
第１カウンタ１３０＿１と第２カウンタ１３０−２は、開始パルス制御信号ＳＰＣＴＲＬを提供され、次のライト区間におけるライト動作の開始点、即ち、開始パルスＵＰ１１（ＤＮ１１）のサイズに対応するカウントを出力し、以後、各ループにおけるライトベリファイの結果として出力される第１、第２パス／フェイル信号（高々一方だけが活性化される）をカウントして出力する。
【００９４】
複数のデジタルアナログコンバータ（１４０＿１、１４０＿２）の各々は、複数のカウンタ（１３０＿１、１３０＿２）の出力をデコーディングし、複数のライトベリファイユニット（ＷＮＶ１〜ＷＮＶｎ）にライト電流（ＵＰ１１〜ＵＰ１５、ＤＮ１１〜ＤＮ１５）を順次、出力する。
【００９５】
図１１及び図１２は、図１０のライトベリファイユニットの例示的な構造を説明する。
【００９６】
図１１及び図１２を参照すると、図１０のライトベリファイユニット（例えば、ＷＮＶ１）は図１１及び図１２の全ての構成を含む。他のライトベリファイユニット（ＷＮＶ２〜ＷＮＶｎ）もライトベリファイユニットＷＮＶ１と実質的に同じ構成を有する。
【００９７】
ライトベリファイユニットＷＮＶ１はライトドライバＷＤ１、第１センスアンプ、第２センスアンプ、第１イネーブルラッチＥＬ１、第２イネーブルラッチＥＬ２、データラッチＤＬ１、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、第４スイッチＳＷ４などを含む。
【００９８】
データラッチＤＬ１には抵抗性メモリセルＭＣにライトするべきデータＤＩＮが格納される。データラッチＤＬ１はライトするべきデータＤＩＮに対応する選択信号（Ｓ１、Ｓ２）を各々第３スイッチＳＷ３、第４スイッチＳＷ４に提供する。本実施形態ではデータラッチＤＬ１にはデータＤＩＮに対応する、例えば第１、第２、第３データＲ１、Ｒ２、Ｒ３の何れかが格納されている。
【００９９】
また、第３スイッチＳＷ３は第１センスアンプＳＡ１と電気的に接続し、選択信号（Ｓ１）に応答して複数のベリファイ基準値（ＶＲ１〜ＶＲａ）（ただし、ａは２以上自然数）の中で第１センスアンプＳＡ１に提供するベリファイ基準値（ＶＲ１〜ＶＲａのうち一つ）を選択する。例えば、ライトするデータＤＩＮが第２データＲ２であれば、ベリファイ基準値ＶＲ１（図５のベリファイ基準値ＶＲ２＿ＬＳ）が選択される。第１センスアンプＳＡ１は選択されたベリファイ基準値ＶＲ１を利用してライトが正確になされたか否かをベリファイし、ベリファイの結果を示す第１ベリファイ信号ＳＡｏｕｔ１を出力する。
【０１００】
また、第４スイッチＳＷ４は第２センスアンプＳＡ２と電気的に接続し、選択信号Ｓ２に応答し、複数のベリファイ基準値（ＶＲ１〜ＶＲａ）（ただし、ａは２以上自然数）の中で第２センスアンプＳＡ２に提供するベリファイ基準値（ＶＲ１〜ＶＲａのうち一つ）を選択する。例えば、ライトするデータＤＩＮが第２データＲ２であれば、ベリファイ基準値ＶＲ２（図５のベリファイ基準値ＶＲ２＿ＵＳ）が選択される。第２センスアンプＳＡ２は選択されたベリファイ基準値ＶＲ２を利用してライトが正確になされたか否かをベリファイし、ベリファイの結果を示す第２ベリファイ信号ＳＡｏｕｔ２を出力する。
【０１０１】
第１イネーブルラッチＥＬ１は第１ベリファイ信号ＳＡｏｕｔ１を入力されて格納し、第１ベリファイ信号ＳＡｏｕｔ１に対応する第１ライトイネーブル信号ＷＥ１１を第１スイッチＳＷ１に出力する。
【０１０２】
第２イネーブルラッチＥＬ１は第２ベリファイ信号ＳＡｏｕｔ２を入力されて格納し、第２ベリファイ信号ＳＡｏｕｔ２に対応する第２ライトイネーブル信号ＷＥ１２を第２スイッチＳＷ１に出力する。
【０１０３】
例えば、第１ベリファイ信号ＳＡｏｕｔ１はフェイル（ｆａｉｌ）を示し、第２ベリファイ信号ＳＡｏｕｔ２はパス（ｐａｓｓ）を示すものとする。
【０１０４】
このような場合、第１イネーブルラッチＥＬ１は第１ベリファイ信号ＳＡｏｕｔ１を提供され、第１ライトイネーブル信号ＷＥ１１を活性化する。従って、第１スイッチＳＷ１はイネーブルされ、提供されるパルス（ＵＰ１２〜ＵＰ１５）をライトドライバＷＤ１に伝達する。
【０１０５】
第２イネーブルラッチＥＬ２は第２ベリファイ信号ＳＡｏｕｔ２を提供され、ライトイネーブル信号ＷＥ１２を非活性化する。従って、第２スイッチＳＷ２は無効（ｄｉｓａｂｌｅ）になる。従って、パルス（ＤＮ１２〜ＤＮ１５）がライトドライバＷＤ２に伝達されない。
【０１０６】
ここで、第１及び第２イネーブルラッチ（ＥＬ１、ＥＬ２）はワンウェイラッチ（ｏｎｅ−ｗａｙ  ｌａｔｃｈ）であるので、パス（ｐａｓｓ）を示すベリファイ信号ＳＡｏｕｔ１が提供された後、現在ライト区間が終了するときまで格納値が変更されない。
【０１０７】
図１３は、本発明の他の実施形態による不揮発性メモリ装置を説明するためのブロック図である。説明の便宜上、図１１と異なる点を中心に説明する。
【０１０８】
図１３を参照すると、本発明の他の実施形態による不揮発性メモリ装置で、一つの第３センスアンプのみを使用する。
【０１０９】
必要に応じてベリファイ基準値ＶＲ１又はベリファイ基準値ＶＲ２が選択的に第３センスアンプに供給される。後述するが、図１５のように順次にベリファイ動作を行うとき使用する。
【０１１０】
図１４は、本発明の他の実施形態による不揮発性メモリ装置の動作方法を説明する順序図である。図１４は、並列的にベリファイ動作を行う場合を説明する。
【０１１１】
図１４を参照すると、現在ライト区間の開始に当たり、複数のカウンタ（１３０＿１、１３０＿２）のループ回数を１に初期化し、全てのイネーブルラッチＥＬ（例えば、ＥＬ１、ＥＬ２）を０にセットする（Ｓ２１３）。
【０１１２】
次いで、ライト電流を提供してライト動作を行う（Ｓ２２３）。前述したように、開始パルスは以前ライト区間のライト動作に基づいて決定される。
【０１１３】
次いで、２個のベリファイ基準値（ＶＲ２＿ＬＳ、ＶＲ２＿ＵＳ）を利用して抵抗性メモリセルにデータが正確にライトされたか否かをベリファイする。具体的には、抵抗性メモリセルの抵抗値（Ｒｃｅｌｌ）がベリファイ基準値（ＶＲ２＿ＬＳ）より大きく（Ｓ２３３ａ）、且つ、抵抗性メモリセルの抵抗値（Ｒｃｅｌｌ）がベリファイ基準値（ＶＲ２＿ＵＳ）より小さいと（Ｓ２３３ｂ）、イネーブルラッチＥＬ１は０から１に遷移し（Ｓ２３３ｃ）、Ｓ２４３段階に移動する。
【０１１４】
これに対し、抵抗性メモリセルの抵抗値（Ｒｃｅｌｌ）がベリファイ基準値（ＶＲ２＿ＬＳ）より小さいか、又はベリファイ基準値（ＶＲ２＿ＵＳ）より大きいと、Ｓ２４３段階に直接移動する。
【０１１５】
次いで、全てのイネーブルラッチ（ＥＬ１、ＥＬ２）が１に遷移したか否かを判断し、且つ、最大ループ回数までライト動作を行ったか否かを判断する（Ｓ２４３）。
【０１１６】
全てのイネーブルラッチ（ＥＬ１、ＥＬ２）が１に遷移するか、又は最大ループ回数までライト動作を行うと、現在ライト区間を終了し、Ｓ２６１段階に移動する。
【０１１７】
全てのイネーブルラッチ（ＥＬ１、ＥＬ２）が１に遷移せず、且つ最大ループまでライト動作が行われていない場合は、ループ回数を１ずつ増加する。ここで、抵抗性メモリセルの抵抗値（Ｒｃｅｌｌ）がベリファイ基準値（ＶＲ２＿ＬＳ）より小さい場合は、ライト電流を増加する（Ｓ２５３ａ）。これに対し、抵抗性メモリセルの抵抗値（Ｒｃｅｌｌ）がベリファイ基準値（ＶＲ２＿ＵＳ）より大きい場合は、ライト電流を減少する（Ｓ２５３ｂ）。
【０１１８】
一方、現在ライト区間が終了すると、終了した現在ライト区間のライト動作において、増加型単方向ライト方式により行われた抵抗性メモリセルに対しては第１ループ回数のみを、減少型単方向ライト方式により行われた抵抗性メモリセルに対しては第２ループ回数のみを、各々カウントする（Ｓ２６１）。
【０１１９】
次のライトコマンドが入力されたか否かを判断する（Ｓ２６２）。
【０１２０】
次のライトコマンドが入力されると、開始パルス制御信号ＳＰＣＴＲＬをセットアップする（Ｓ２６３）。入力されないと終了する。
【０１２１】
図１５は、本発明のまた他の実施形態による不揮発性メモリ装置の動作方法を説明する順序図である。図１５は、順次にベリファイ動作を行う場合を説明する。説明の便宜上図１４で説明した内容と異なる点を中心に説明する。
【０１２２】
図１５を参照すると、複数のカウンタ（１３０＿１、１３０＿２）のループ回数を１に初期化し、全てのイネーブルラッチＥＬ（例えば、ＥＬ１、ＥＬ２）を０にセットする（Ｓ２１３）。
【０１２３】
次いで、ライト電流を提供してライト動作を行う（Ｓ２２３）。前述したように、開始パルスは以前ライト区間のライト動作に基づいて決定される。
【０１２４】
次いで、ベリファイ基準値（ＶＲ２＿ＬＳ）を利用して抵抗性メモリセルにデータが正確にライトしたかどうかをベリファイする（２３３ａ）。抵抗性メモリセルの抵抗値（Ｒｃｅｌｌ）がベリファイ基準値（ＶＲ２＿ＬＳ）より小さいとＳ２４３段階に移動し、大きいとＳ２３３ｃ段階に移動する。
【０１２５】
次いで、対応する全てのイネーブルラッチ（例えば、ＥＬ１）が１に遷移したか否かを判断し、最大ループまでライト動作を行ったか否かを判断する（Ｓ２４３）。
【０１２６】
Ｙｅｓである場合、対応するイネーブルラッチＥＬ１を１に遷移する（Ｓ２３３ｃ）。
【０１２７】
再び、ライト電流を提供してライト動作を行う（Ｓ２３９）。前述したように、開始パルスは以前ライト動作に基づいて決定される。
【０１２８】
次いで、ベリファイ基準値（ＶＲ２＿ＵＳ）を利用して抵抗性メモリセルにデータが正確にライトしたかどうかをベリファイする（２３３ｂ）。抵抗性メモリセルの抵抗値（Ｒｃｅｌｌ）がベリファイ基準値（ＶＲ２＿ＵＳ）より小さいとＳ２４４段階に移動し、大きいとＳ２３３ｄ段階に移動する。
【０１２９】
次いで、対応する全てのイネーブルラッチ（例えば、ＥＬ２）が１に遷移したか否かを判断し、最大ループまでライト動作を行ったか否かを判断する（Ｓ２４４）。
【０１３０】
Ｙｅｓである場合、対応するイネーブルラッチＥＬ２を１に遷移して現在ライト区間を終了する（Ｓ２３３ｄ）。
【０１３１】
現在ライト区間が終了すると、終了した現在ライト区間のライト動作において、増加型単方向ライト方式により行われた抵抗性メモリセルに対する第１ループ回数と、減少ライト動作で増加型単方向ライト方式により行われた抵抗性メモリセルに対する第２ループ回数をカウントする（Ｓ２６１）。
【０１３２】
次のライトコマンドが入力されたか否かを判断する（Ｓ２６２）。
【０１３３】
次のライトコマンドが入力されると、開始パルス制御信号ＳＰＣＴＲＬをセットアップする（Ｓ２６３）。入力されないと、終了する。
【０１３４】
図１６乃至図２０は、本発明のいくつかの実施形態によるメモリシステムを説明するための図である。ここで、図１６乃至図２０は、本発明の実施形態による不揮発性メモリ装置を使用するメモリシステムに関する。
【０１３５】
図１６は、本発明の実施形態による不揮発性メモリ装置が使用される携帯電話システム（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ  ｓｙｓｔｅｍ）の例示的な図である。
【０１３６】
図１６を参照すると、携帯電話システムは、音声を圧縮又は圧縮された音声を復元する（ｃｏｍｐｒｅｓｓｉｏｎ  ｏｒ  ｄｅｃｏｍｐｒｅｓｓｉｏｎ）ＡＤＰＣＭコーデック回路１２０２、スピーカ（ｓｐｅａｋｅｒ）１２０３、マイクロフォン（ｍｉｃｒｏｐｈｏｎｅ）１２０４、デジタルデータを時分割マルチプレクシングするＴＤＭＡ回路１２０６、無線信号のキャリア周波数（ｃａｒｒｉｅｒ  ｆｒｅｑｕｅｎｃｙ）をセットするＰＬＬ回路１２１０、無線信号を送受信するＲＦ回路１２１１などを含む。
【０１３７】
また、携帯電話システムは多様な種類のメモリ装置、例えば、不揮発性メモリ装置１２０７、ＲＯＭ（１２０８）、ＳＲＡＭ（１２０９）を含む。不揮発性メモリ装置１２０７は本発明の実施形態による不揮発性メモリ装置が使用され、例えば、ＩＤ番号を格納する。ＲＯＭ（１２０８）は、プログラムを格納し、ＳＲＡＭ（１２０９）はシステムコントロールマイクロコンピュータ１２１２のための作業領域として役割をするか又はデータを一時的に格納する。ここで、システムコントロールマイクロコンピュータ１２１２はプロセッサとして、特に本発明の実施形態による不揮発性メモリ装置１２０７のライト動作及びリード動作を制御する。
【０１３８】
図１７は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）の例示的な図である。メモリカードには例えば、ＭＭＣカード、ＳＤカード、マルチユース（ｍｕｌｔｉｕｓｅ）カード、マイクロＳＤカード、メモリスティック、コンパックＳＤカード、ＩＤカード、ＰＣＭＣＩＡカード、ＳＳＤカード、チップカード（ｃｈｉｐｃａｒｄ）、スマートカード（ｓｍａｒｔｃａｒｄ）、ＵＳＢカードなどがある。
【０１３９】
図１７を参照すると、メモリカードは外部とのインターフェースを行うインタフェース部１２２１、バッファメモリを有してメモリカードの動作を制御するコントローラ１２２２、本発明の実施形態による不揮発性メモリ装置１２０７を少なくとも一つを含む。コントローラ１２２２はプロセッサとして、不揮発性メモリ装置１２０７のライト動作及びリード動作を制御する。具体的には、コントローラ１２２２はデータバス（ＤＡＴＡ）とアドレスバス（ＡＤＤＲＥＳＳ）を介して不揮発性メモリ装置１２０７、インタフェース部１２２１とカップリングしている。
【０１４０】
図１８は、本発明の実施形態による不揮発性メモリ装置が使用されるデジタルスチルカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）の例示的な図である。
【０１４１】
図１８を参照すると、デジタルスチルカメラは、ボディ１３０１、スロット１３０２、レンズ１３０３、ディスプレイ部１３０８、シャッタボタン１３１２、ストロボ（ｓｔｒｏｂｅ）１３１８などを含む。特に、スロット１３０８にはメモリカード１３３１が挿入され、メモリカード１３３１は本発明の実施形態による不揮発性メモリ装置１２０７を少なくとも一つを含む。
【０１４２】
メモリカード１３３１が接触型（ｃｏｎｔａｃｔ  ｔｙｐｅ）である場合、メモリカード１３３１がスロット１３０８に挿入される際、メモリカード１３３１と回路基板上の特定電気回路が電気的に接触する。メモリカード１３３１が非接触型（ｎｏｎ−ｃｏｎｔａｃｔ  ｔｙｐｅ）である場合、メモリカード１３３１は無線信号によりメモリカード１３３１と通信する。
【０１４３】
図１９は、図１７のメモリカードが使用される多様なシステムを説明する例示的な図である。
【０１４４】
図１９を参照すると、メモリカード１３３１は、（ａ）ビデオカメラ、（ｂ）テレビ、（ｃ）オーディオ装置、（ｄ）ゲーム装置、（ｅ）電子音楽装置、（ｆ）携帯電話、（ｇ）コンピュータ、（ｈ）  ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、（ｉ）ボイスレコーダー（ｖｏｉｃｅ  ｒｅｃｏｒｄｅｒ）、（ｊ）ＰＣカードなどに使用される。
【０１４５】
図２０は、本発明の実施形態による不揮発性メモリ装置が使用されるイメージセンサ（ｉｍａｇｅ  ｓｅｎｓｏｒ）システムの例示的な図である。
【０１４６】
図２０を参照すると、イメージセンサシステムは、イメージセンサ１３３２、入出力装置１３３６、ＲＡＭ１３４８、ＣＰＵ１３４４、本発明の実施形態による不揮発性メモリ装置１３５４などを含む。各構成要素、即ち、イメージセンサ１３３２、入出力装置１３３６、ＲＡＭ１３４８、ＣＰＵ１３４４、不揮発性メモリ装置１３５４はバス１３５２を介して互いに通信する。イメージセンサ１３３２はフォトゲート、フォトダイオードなどのようにフォトセンシング（ｐｈｏｔｏ  ｓｅｎｓｉｎｇ）素子を含む。各々の構成要素はプロセッサと共に一つのチップで構成されてもよく、プロセッサと各々別個のチップで構成されてもよい。
【０１４７】
図２１は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムの例示的なブロック図である。
【０１４８】
図示するように、メモリ３０１０はメモリコントローラ３０２０とカップリングする。メモリ３０１０は前述した実施形態のうち何れであってもよい。メモリコントローラ３０２０はメモリ３０１０の動作制御のために入力信号を提供する。例えば、メモリコントローラ３０２０はコマンド（ＣＭＤ）とアドレス信号を送る。メモリコントローラ３０２０はメモリインタフェース、ホストインタフェース、ＥＣＣ回路、ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、バッファメモリなどを含む。メモリインタフェースはデータをバッファメモリからメモリ３０１０に伝送し、メモリ３０１０からデータを読み込んでバッファメモリに伝送する。また、メモリインタフェースはコマンド又はアドレスを外部ホストからメモリ３０１０に伝送する。
【０１４９】
ホストインタフェースは外部ホストとＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ  ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ  ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣＳＩ）などにより通信する。
【０１５０】
本発明の実施形態によるメモリシステムは、ＥＣＣ回路を有する。ＥＣＣ回路はメモリ３０１０に伝送されるデータを利用してパリティビットを生成する。生成されたパリティビットはメモリ３０１０の特定領域にデータと共に格納される。ＥＣＣ回路はメモリ３０１０からリードされるデータのエラーを検知する。検知したエラーの修正が可能な場合は、ＥＣＣ回路はデータの修正を行う。
【０１５１】
ＣＰＵは、ホストインターフェース又はメモリインターフェースを介して外部ホスト又はメモリ３０１０を制御する。ＣＰＵはメモリを駆動するファームウェアによってライト、リード、消去の諸動作を制御する。
【０１５２】
バッファメモリは、外部ソースから提供されたライトデータ又はメモリ３０１０からリードされたデータを一時的に格納する。また、バッファメモリはメモリ３０１０に格納されるメタデータ又はキャッシュデータを格納する。突然のパワーオフ動作中に、バッファメモリに格納されているメタデータ又はキャッシュデータはメモリ３０１０に格納される。バッファデータはＤＲＡＭ又はＳＲＡＭである。
【０１５３】
図２２は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムの他の例示的なブロック図である。図２１のメモリシステムと実質的に同一である。異なる点は、メモリ３０１０、メモリコントローラ３０２０はカード３１３０に組み込まれる点である。例えば、カード３１３０はフラッシュメモリカードである。即ち、カード３１３０はデジタルカメラ、パーソナルコンピュータなどのように家電製品に使用されるスタンダード製品である。メモリコントローラ３０２０は他の装置（外部装置）から提供された制御信号に応じてメモリ３０１０を制御する。
【０１５４】
図２３は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのまた他の例示的なブロック図である。図示するように、メモリ３０１０はホストシステム３２１０にカップリングする。ホストシステム３２１０はパーソナルコンピュータ、デジタルカメラなどのようにプロセシングシステムである。ホストシステム３２１０は消去可能な格納装置としてメモリ３０１０を使用する。前述したように、ホストシステム３２１０はメモリ３０１０を制御するために入力信号を提供する。例えば、ホストシステム３２１０はコマンド（ＣＭＤ）とアドレス信号を提供する。
【０１５５】
図２４は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのまた他の例示的なブロック図である。ホストシステム３２１０とカード３１３０がカップリングされる。ホストシステム３２１０が制御信号をカード３１３０に提供し、メモリコントローラ３０２０がメモリ３０１０を制御するようにする。
【０１５６】
図２５は、本発明の実施形態による不揮発性メモリ装置が使用されるメモリシステムのまた他の例示的なブロック図である。メモリ３０１０はコンピュータシステム３４１０内のＣＰＵ３１２０に格納される。例えば、コンピュータシステム３４１０はパーソナルコンピュータ、ＰＤＡなどである。メモリ３０１０はバスなどを介してＣＰＵ３１２０と直接接続できる。
【０１５７】
本発明の実施形態による不揮発性メモリ装置はＳＣＭ（ｓｔｏｒａｇｅ  ｃｌａｓｓ  ｍｅｍｏｒｙ）として使用される。ＳＣＭは非揮発性特性とアクセス特性を共に有する一般的なメモリコンセプトを意味する。ＳＣＭはデータ格納領域及びプログラム動作領域として使用される。
【０１５８】
前述したＰＲＡＭ、ＲＲＡＭ（登録商標）、ＭＲＡＭなどの抵抗体を利用する不揮発性メモリ装置はＳＣＭとして使用され得る。このようなＳＣＭはフラッシュメモリの代わりにデータ格納メモリとして使用され、ＳＲＡＭの代わりにメインメモリとして使用され得る。一つのＳＣＭはフラッシュメモリとＳＲＡＭの代わりにすることができる。
【０１５９】
図２６は、ＳＣＭが使用されたメモリシステムを示す例示的なブロック図である。メモリシステム４１００は、ＣＰＵ（４１１０）、ＳＤＲＡＭ（４１２０）、フラッシュメモリの代わりに使用されたＳＣＭ（４１３０）を含む。
【０１６０】
メモリシステム４１００で、ＳＣＭ４１３０のデータアクセススピードはフラッシュメモリのスピードより速い。例えば、ＰＣ環境で、ＣＰＵ（４１１０）は４ＧＨｚで動作する際、ＳＣＭの一種であるＰＲＡＭのアクセス速度はフラッシュのアクセス速度より約３２倍速い。従って、メモリシステム４１００はフラッシュメモリを装着したメモリシステムよりさらに速いスピードアクセス利得（ｈｉｇｈｅｒ−ｓｐｅｅｄ  ａｃｃｅｓｓ  ｇａｉｎ）が得られる。
【０１６１】
図２７は、ＳＣＭが使用されたメモリシステムを示す他の例示的なブロック図である。メモリシステム４２００は、ＣＰＵ４２１０、ＳＤＲＡＭの代わりに使用されたＳＣＭ４２２０、フラッシュメモリ４２３０を含む。
【０１６２】
メモリシステム４２００で、ＳＣＭ４２２０のパワー使用はＳＤＲＡＭのパワー使用より小さい。コンピュータシステムのメインメモリによって使用されたエネルギーは、全体システムで使用されるエネルギーの約４０％程度である。従って、多くの人々がメインメモリで使用されるエネルギーを減らすために努力する。ＳＣＭは動的エネルギー使用を平均約５３％節減し、待機時の電力漏洩によるエネルギー使用を平均約７３％節減する。その結果、メモリシステム４２００はＳＤＲＡＭを装着したメモリシステムよりエネルギーを節減できる。
【０１６３】
図２８は、ＳＣＭが使用されたメモリシステムを示す他の例示的なブロック図である。メモリシステム４３００はＣＰＵ４３１０、ＳＤＲＡＭ及びフラッシュメモリの代わりに使用されたＳＣＭ４３２０を含む。ＳＣＭ４３２０はＳＤＲＡＭの代わりにメインメモリとして使用され、フラッシュメモリの代わりにデータ格納メモリとして使用される。このようなメモリシステム４３００はデータアクセススピード、ローパワー、スペース活用、費用など面において長所がある。
【０１６４】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せずに他の具体的な形態で実施され得るということを理解できるであろう。従って、上記実施形態は全ての面で例示的であって、限定的ではないと理解されなければならない。
【符号の説明】
【０１６５】
１＿１〜１＿１６          メモリバンク
２＿１〜２＿８            センスアンプ及びライトドライバ
１１０                    メモリセルアレイ
１１１＿１〜１１１＿８      メモリセルレイヤ
１３０＿１、１３０＿２    第１、第２カウンタ
１４０＿１、１４０＿２    第１、第２デジタルアナログコンバータ
１５０ａ、１５０ｂ        第１、第２ロジックユニット
１９０                    制御部
１２０２                  ＡＤＰＣＭコーデック回路
１２０３、１２０４        スピーカ、マイクロフォン
１２０６                  ＴＤＭＡ回路
１２０７、１２０８、１２０９  不揮発性メモリ装置、ＲＯＭ、ＳＲＡＭ
１２１０                  ＰＬＬ回路
１２１１                  ＲＦ回路
１２１２                  システムコントロールマイクロコンピュータ、プロセッサ
１２２１、１２２１        インタフェース部、コントローラ
１３０１、１３０２、１３０３、１３０８、１３１２、１３１８    ボディ、スロット、レンズ、ディスプレイ部、シャッタボタン、ストロボ
１３３１                  メモリカード
１３３２、１３３６、１３４４、１３４８、１３５２、１３５４    イメージセンサ、入出力装置、ＣＰＵ、ＲＡＭ、バス、不揮発性メモリ装置
３０１０、３０２０、３０３０    メモリ、メモリコントローラ、メモリカード
３１２０                  ＣＰＵ
３４１０                  コンピュータシステム
３２１０                  ホストシステム
４１００、４１１０、４１２０、４１３０    メモリシステム、ＣＰＵ、ＳＤＲＡＭ、ＳＣＭ
４２００、４２１０、４２２０、４２３０    メモリシステム、ＣＰＵ、ＳＣＭ、フラッシュメモリ
４３００、４３１０、４３２０    メモリシステム、ＣＰＵ、ＳＣＭ
Ａ                        アクセス素子
Ｂ                        可変抵抗素子
ＢＬ１＿１〜ＢＬ４＿１    ビットライン
ＢＬＫ０〜ＢＬＫ７        メモリブロック
ＥＬ１、ＥＬ２            第１、第２イネーブルラッチ
ＤＩＮ                    データ
ＤＬ１                    データラッチ
ＤＮ１２〜ＤＮ１ｋ        第２〜第ｋの減少型パルス
ＩＷ１                    ライト電流
Ｌ１１〜Ｌ１ｋ            １番目〜ｋ番目のループ
ＭＣ、ＭＣ１〜ＭＣｎ      メモリセル、抵抗性メモリセル
ＰＦ１、ＰＦ２            第１、第２パス／フェイル信号
Ｒ                        抵抗値
Ｒ１、Ｒ２、Ｒ３          第１、第２、第３データ
Ｓ１、Ｓ２                選択信号
ＳＡ１〜ＳＡｎ            センスアンプ
ＳＡｏｕｔ１、ＳＡｏｕｔ２  第１、第２ベリファイ信号
ＳＰＣＴＲＬ              開始パルス制御信号
ＳＷ１〜ＳＷ４            第１〜第４スイッチ
ＵＰ１１（ＤＰ１１）      開始パルス
ＵＰ１２〜ＵＰ１ｋ        第２〜第ｋの増加型パルス
ＶＲ２＿ＬＳ、ＶＲ２＿ＵＳ、  ＶＲ１〜ＶＲａ  ベリファイ基準値
Ｗ１、Ｗ２、Ｗ３          第１、第２、第３抵抗レベル
ＷＤ１〜ＷＤｎ            ライトドライバ
ＷＥ１１〜ＷＥｎ１        ライトイネーブル信号
ＷＬ、ＷＬ１＿１〜ＷＬ３＿１    ワードライン
ＷＮＶ、ＷＮＶ１〜ＷＮＶｎ  ライトベリファイユニット
ＷＰ１                    以前ライト区間
ＷＰ２                    現在ライト区間
【図１】
2014116064.tif 000003
【図２】
2014116064.tif 000004
【図３】
2014116064.tif 000005
【図４】
2014116064.tif 000006
【図５】
2014116064.tif 000007
【図６】
2014116064.tif 000008
【図７】
2014116064.tif 000009
【図８】
2014116064.tif 000010
【図９】
2014116064.tif 000011
【図１０】
2014116064.tif 000012
【図１１】
2014116064.tif 000013
【図１２】
2014116064.tif 000014
【図１３】
2014116064.tif 000015
【図１４】
2014116064.tif 000016
【図１５】
2014116064.tif 000017
【図１６】
2014116064.tif 000018
【図１７】
2014116064.tif 000019
【図１８】
2014116064.tif 000020
【図１９】
2014116064.tif 000021
【図２０】
2014116064.tif 000022
【図２１】
2014116064.tif 000023
【図２２】
2014116064.tif 000024
【図２３】
2014116064.tif 000025
【図２４】
2014116064.tif 000026
【図２５】
2014116064.tif 000027
【図２６】
2014116064.tif 000028
【図２７】
2014116064.tif 000029
【図２８】
2014116064.tif 000030