(57)【要約】【課題】低消費電力でありながら広いＳＦＤＲ特性を実現する、Ｄ／Ａ変換回路を提供する。【解決手段】グリッジノイズの発生原因である、寄生容量に溜まった電荷を放電するために、切替スイッチを構成するＭＯＳＦＥＴのゲートに放電用スイッチを設けた。放電用スイッチは、切替スイッチを構成するＭＯＳＦＥＴがオンすると同時にオンして、すぐにオフする。すると、寄生容量に溜まった電荷は放電用スイッチを通じて放電線に放電される。【選択図】図７
2014078909.tif 000002
【特許請求の範囲】
【請求項１】
所定のパラメータに相当する電流を生成する定電流源と、
前記定電流源に接続されて前記電流の供給先を制御する第一のＭＯＳＦＥＴと、
前記第一のＭＯＳＦＥＴを制御すべく、前記第一のＭＯＳＦＥＴをオフ制御する第一の電圧と前記第一のＭＯＳＦＥＴをオン制御する第二の電圧を前記第一のＭＯＳＦＥＴのゲートへ排他的に供給する第一のゲート制御部と、
前記第一のゲート制御部と前記第一のＭＯＳＦＥＴのゲートに接続され、前記第一のゲート制御部が前記第二の電圧を供給すると同時にオン制御されて、前記第一のゲート制御部と前記第一のＭＯＳＦＥＴのゲートに存在する寄生容量に溜まった電荷を所定の対象へ放電し、前記第一のゲート制御部が前記第一の電圧を供給するより先にオフ制御される第一の放電用スイッチと
を備える複数の電流生成回路と、
前記第一のＭＯＳＦＥＴが複数並列に接続される第一電流加算線と、
前記電荷を放電する放電線と、
前記第一電流加算線と所定の電位に接続される第一の抵抗と、
複数の前記第一のゲート制御部に前記第二の電圧を供給する電圧源と
を具備する、Ｄ／Ａ変換回路。
【請求項２】
前記複数の電流生成回路は更に、
前記定電流源に接続されて、前記第一のＭＯＳＦＥＴに対して前記電流の供給先を排他的に制御する第二のＭＯＳＦＥＴと、
前記第二のＭＯＳＦＥＴを制御すべく、前記第二のＭＯＳＦＥＴをオフ制御する前記第一の電圧と前記第二のＭＯＳＦＥＴをオン制御する前記第二の電圧を排他的に供給する第二のゲート制御部と、
前記第二のゲート制御部と前記第二のＭＯＳＦＥＴのゲートに接続され、前記第二のゲート制御部が前記第二の電圧を供給すると同時にオン制御されて、前記第二のゲート制御部と前記第二のＭＯＳＦＥＴのゲートに存在する寄生容量に溜まった電荷を前記放電線に放電し、前記第二のゲート制御部が前記第一の電圧を供給するより先にオフ制御される第二の放電用スイッチと
を備え、
更に、
前記第二のＭＯＳＦＥＴが複数並列に接続される第二電流加算線と、
前記第二電流加算線と所定の電位に接続される第二の抵抗と
を備え、
前記電圧源は複数の前記第二のゲート制御部に前記第二の電圧を供給する、
請求項１記載のＤ／Ａ変換回路。
【請求項３】
前記第一電流加算線と前記第二電流加算線のいずれか一方又は両方をＤ／Ａ変換出力として用い、
前記電圧源は前記第一の放電用スイッチより高いインピーダンスを有する、
請求項２記載のＤ／Ａ変換回路。
【請求項４】
前記第一のＭＯＳＦＥＴ及び前記第二のＭＯＳＦＥＴはＰチャネル型ＭＯＳＦＥＴであり、
前記第一の電圧は正の電源電圧であり、
前記第二の電圧は接地電位より高い電圧であり、
前記放電線は接地である、
請求項３記載のＤ／Ａ変換回路。
【請求項５】
前記第一のＭＯＳＦＥＴ及び前記第二のＭＯＳＦＥＴはＮチャネル型ＭＯＳＦＥＴであり、
前記第一の電圧は接地電位であり、
前記第二の電圧は正の電源電圧より低い電圧であり、
前記放電線は正の電源端子である、
請求項３記載のＤ／Ａ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電流加算型のＤ／Ａ変換回路に関する。
【背景技術】
【０００２】
近年、安価なＣＭＯＳを用いてアナログ回路とデジタル回路を混載したＳＯＣ（System On Chip）が多数製造されている。その中でも、映像や通信の用途に、高速に動作できる電流加算型Ｄ／Ａ変換回路が多用されている。
一方、顧客はＳＯＣに対し、高性能化、多機能化、小型化、低消費電力化等の要求が強い。特に低消費電力化はＤ／Ａ変換回路の性能を悪化させる要因でもある。
【０００３】
なお、本開示に類似すると思われる技術が開示されている先行技術文献を、特許文献１に示す。特許文献１には、電流加算型Ｄ／Ａ変換回路に用いられる電流スイッチ回路において、低電源電圧時にしきい値電圧の低いトランジスタを用いた際に課題となるダイナミックレンジの低下を改善し、出力電圧範囲を大きく取るための技術内容が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２６３６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されている技術を用いることで、広いダイナミックレンジを得られるＤ／Ａ変換回路を実現できる。しかしながら、特許文献１に開示されている技術では、後述するように出力電圧が急激に落ち込むグリッジノイズが発生することが判明した。このグリッジノイズはＳＦＤＲ（Spurious-Free Dynamic Range：スプリアスノイズが基本波形に干渉せず且つ基本波形が歪まない、直線性を確保できる実利用可能なダイナミックレンジ）を悪化させる。
【０００６】
本開示は係る状況に鑑みてなされたものであり、低消費電力でありながら広いＳＦＤＲ特性を実現する、Ｄ／Ａ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本開示のＤ／Ａ変換回路は、複数の電流生成回路が存在する。
電流生成回路は、所定のパラメータに相当する電流を生成する定電流源と、定電流源に接続されて電流の供給先を制御する第一のＭＯＳＦＥＴと、第一のＭＯＳＦＥＴを制御すべく、第一のＭＯＳＦＥＴをオフ制御する第一の電圧と第一のＭＯＳＦＥＴをオン制御する第二の電圧を排他的に供給する第一のゲート制御部と、第一のゲート制御部と第一のＭＯＳＦＥＴのゲートに接続され、第一のゲート制御部が第二の電圧を供給すると同時にオン制御されて、第一のゲート制御部と第一のＭＯＳＦＥＴのゲートに存在する寄生容量に溜まった電荷を所定の対象へ放電し、第一のゲート制御部が第一の電圧を供給するより先にオフ制御される第一の放電用スイッチとを備える。
そして更に、第一のＭＯＳＦＥＴが複数並列に接続される第一電流加算線と、電荷を放電する放電線と、第一電流加算線と所定の電位に接続される第一の抵抗と、複数の第一のゲート制御部に第二の電圧を供給する電圧源とを具備する。
【発明の効果】
【０００８】
本開示により、低消費電力でありながら広いＳＦＤＲ特性を実現する、Ｄ／Ａ変換回路を提供できる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【０００９】
【図１】電流加算型Ｄ／Ａ変換回路の基本概念図と、１パラメータ分の回路図である。
【図２】ＭＯＳＦＥＴのドレイン・ソース間電圧とドレイン電流の関係を説明する図である。
【図３】Ｄ／Ａ変換回路の問題点を説明する図である。
【図４】改善されたＤ／Ａ変換回路の回路図である。
【図５】本開示の前提となる技術の問題点を説明するための回路図と、等価回路図である。
【図６】本開示の前提となる技術のＤ／Ａ変換回路の信号波形を示す図である。
【図７】本実施形態の基本概念を示す図である。
【図８】本開示の第一の実施形態に係る、Ｄ／Ａ変換回路の回路図である。
【図９】第一の実施形態に係る第三スイッチの回路図と、各部における信号のタイムチャートである。
【図１０】コード入力信号と第三スイッチとスイッチング電圧線のタイムチャートである。
【図１１】本開示の第二の実施形態に係る、Ｄ／Ａ変換回路の回路図である。
【図１２】定電圧源のバリエーションを示す回路例である。
【図１３】本開示の第三の実施形態に係るＤ／Ａ変換回路の回路図である。
【図１４】本開示の第四の実施形態に係るＤ／Ａ変換回路の回路図である。
【図１５】本開示の第五の実施形態に係るＤ／Ａ変換回路の回路図である。
【発明を実施するための形態】
【００１０】
これより、以下の構成にて本開示の実施形態を説明する。
［本開示の前提となる技術］
［本実施形態の基本概念］
［第一実施形態］
［本実施形態の基本概念の変形例］
［第二実施形態］
［定電圧源のバリエーション］
［第三実施形態］
［第四実施形態］
［第五実施形態］
【００１１】
［本開示の前提となる技術］
図１Ａ及びＢは、本開示の前提とされる、電流加算型Ｄ／Ａ変換回路の基本概念図と、１パラメータ分の回路図である。
図１Ａは、電流加算型Ｄ／Ａ変換回路の基本概念図である。
Ｄ／Ａ変換回路１０１は、所定のパラメータ毎に定電流源１０２ａ、１０２ｂ…１０２ｎ（以下、特に指定しない場合は「定電流源１０２」とする）が設けられている。この定電流源１０２ａ、１０２ｂ…１０２ｎにはそれぞれ、図示しない入力デジタル信号に応じて制御される切替スイッチ１０３ａ、１０３ｂ…１０３ｎ（以下、特に指定しない場合は「切替スイッチ１０３」とする）が接続されている。切替スイッチ１０３ａ、１０３ｂ…１０３ｎは、各々が入力デジタル信号の一部を構成する二値のコード信号によって制御される。
切替スイッチ１０３ａ、１０３ｂ…１０３ｎの一端は、第一電流加算線Ｌ１０６を通じて抵抗Ｒ１０４の一端に接続されている。
切替スイッチ１０３ａ、１０３ｂ…１０３ｎの他端は、第二電流加算線Ｌ１０７を通じて抵抗Ｒ１０５の一端に接続されている。
抵抗Ｒ１０４及びＲ１０５の他端は接地されている。また、抵抗Ｒ１０４及びＲ１０５は同じ抵抗値である。
【００１２】
第二電流加算線Ｌ１０７はＤ／Ａ変換回路１０１の出力端子として引き出される。したがって、切替スイッチ１０３ａ、１０３ｂ…１０３ｎの、全ての切替スイッチ１０３が第二電流加算線Ｌ１０７に接続されると、Ｄ／Ａ変換回路１０１の出力信号として、最大振幅の電圧が第二電流加算線Ｌ１０７と接地電位（以下「ＧＮＤ」と略す。）との間に出力される。また、Ｄ／Ａ変換回路１０１は第一電流加算線Ｌ１０６と第二電流加算線Ｌ１０７とを組み合わせて、差動出力のＤ／Ａ変換回路としても適用可能である。特にテレビジョン信号等の高周波信号を扱う場合は、完全差動アンプを使用する関係上、差動出力構成であることが望ましい。
定電流源１０２と切替スイッチ１０３の組は、回路規模を考慮しながら必要なパラメータの数だけ設けられる。例えば８ビットの分解能のＤ／Ａ変換回路１０１の場合、「１，２，４，８」の下位４ビット分はそれぞれのビットの値に相当する定電流源１０２を設ける。すなわち、下位４ビット分はバイナリコードにて構成する。そして上位４ビット分は「１６」の値に相当する定電流源１０２を１５個設ける。すなわち、上位４ビット分はサーモコードにて構成する。
【００１３】
この切替スイッチ１０３を具体的な回路として書き直したものが、図１Ｂの回路図である。
二つのＰチャネル型ＭＯＳＦＥＴ（以下「ＰＭＯＳＦＥＴ」と略す。またＮチャネル型ＭＯＳＦＥＴは「ＮＭＯＳＦＥＴ」と略す。）１０８及び１０９は、ゲートの電位がソースの電位より下がった時、つまり低電位になった時にオン状態になる。
ＰＭＯＳＦＥＴ１０８のゲートには、二つのＮＯＴゲート１１０及び１１１が直列接続されている。一方、ＰＭＯＳＦＥＴ１０９のゲートには、ＮＯＴゲート１１２が一つ接続されている。したがって、ＮＯＴゲート１１０及び１１２に接続されるコード入力端子１１３に入力されるコード信号に対して、ＰＭＯＳＦＥＴ１０８とＰＭＯＳＦＥＴ１０９は常に逆論理で動作する。
【００１４】
図２Ａ及びＢは、ＭＯＳＦＥＴのドレイン・ソース間電圧とドレイン電流の関係を説明する図である。
図２Ａは、定電流源１０２とＰＭＯＳＦＥＴ１０８を直列接続し、ドレインを接地した回路図である。今、図２Ａに示すように、電源電圧＋ＶＤＤに定電流源１０２とＰＭＯＳＦＥＴ１０８が直列接続されている状態において、ドレイン・ソース間電圧Ｖｄｓとドレイン電流Ｉｄの関係は、図２Ｂに示すグラフのようになる。
周知のように、ＭＯＳＦＥＴの動作は、Ｖｄｓの高低に応じて、非飽和領域（又は線形領域）と飽和領域が存在する。
非飽和領域とは、Ｖｄｓ＜Ｖｇｓ−Ｖｔｈ（Ｖｇｓ：ゲート・ソース間電圧、Ｖｔｈ：しきい値電圧又はオン電圧）の状態であり、ＶｄｓとＩｄが略比例関係になる。
飽和領域とは、Ｖｄｓ＞Ｖｇｓ−Ｖｔｈの状態であり、Ｖｄｓが増加してもＩｄが殆ど増えない、定電流動作になる。
飽和領域において、図２Ａの回路は以下の式が成り立つ。
【００１５】
【数１】
2014078909.tif 000003
【００１６】
すなわち、飽和領域において、ＭＯＳＦＥＴのドレイン−ソース間電圧（Ｖｄｓ）はゲート−ソース間電圧Ｖｇｓによって一意に決まる。
【００１７】
図３Ａ、Ｂ及びＣは、Ｄ／Ａ変換回路１０１の問題点を説明する図である。
図３Ａは、図１Ｂと同様の、Ｄ／Ａ変換回路１０１における１パラメータ分の回路図と各点の電位を説明する図である。
ＰＭＯＳＦＥＴ１０９ａのソースの電位は、定電流源１０２ａによって固定されている。
図３Ｂは、Ｄ／Ａ変換回路１０１における複数のパラメータ分の回路図と各点の電位を説明する図である。
今、図３Ａに示した１パラメータ分の回路が多数オン状態になると、第二電流加算線Ｌ１０７を通じて抵抗Ｒ１０５にはその分電流が多く流れる。すると、抵抗Ｒ１０５の両端電圧が上昇する。一方、各パラメータ分の回路におけるＰＭＯＳＦＥＴ１０９ａ、１０９ｂ…１０９ｎのソースの電位は、定電流源１０２ａ、１０２ｂ…１０２ｎによって固定されている。すると、各パラメータ分の回路におけるＰＭＯＳＦＥＴ１０９ａ、１０９ｂ…１０９ｎのＶｄｓが低下する。Ｖｄｓが低下すると、ＰＭＯＳＦＥＴ１０９ａ、１０９ｂ…１０９ｎの動作が飽和領域から非飽和領域の動作に転じる状態が生じる。つまり、ＰＭＯＳＦＥＴ１０９ａ、１０９ｂ…１０９ｎがＤ／Ａ変換回路の入力コードによって、飽和領域の動作と非飽和領域の動作と交互に転じる現象が生じる。このため、図３Ｃに示すように上位コードと下位コード間で周波数帯域差が生じ、波形に歪みが生じる。この歪みはＤ／Ａ変換回路出力のダイナミックレンジが広がるとより顕著になる。波形に歪みが生じる、ということは、ＳＦＤＲが悪化することを意味する。このような現象は、切替スイッチ１０３を構成するＰＭＯＳＦＥＴ１０９ａ、１０９ｂ…１０９ｎの駆動電圧＋ＶＤＤを低下させるに連れて顕著になる。
【００１８】
図４Ａ及びＢは、改善されたＤ／Ａ変換回路４０１の回路図である。
ＳＦＤＲ悪化の原因は、Ｖｄｓが低いことに起因する。そこで、Ｖｄｓのマージンを確保するためには、ＭＯＳＦＥＴがオン状態におけるＶｄｓを高くする。このためには、ＰＭＯＳＦＥＴ１０８及び１０９をオン状態にする際、ゲート電圧を接地電位（ＧＮＤ）にするのではなく、ＰＭＯＳＦＥＴ１０８及び１０９をオン状態にできる程度の、ＧＮＤより高く電源電圧＋ＶＤＤより低い所定の電位に持ち上げる。つまり、ＰＭＯＳＦＥＴ１０８及び１０９のゲート電位を、電源電圧＋ＶＤＤと、ＧＮＤより高く、且つ＋ＶＤＤより低い所定の電圧とでオン・オフ動作させる。このために、ＰＭＯＳＦＥＴ１０８及び１０９のゲートに接続されるＮＯＴゲート１１１及び１１２を、電源電圧とＧＮＤより高い所定の電圧とを出力するように構成する。
なお、これ以降、この「所定の電圧」をスイッチング電圧と呼ぶ。スイッチング電圧とは、切替スイッチを構成するＰＭＯＳＦＥＴ１０８及び１０９のゲートに印加して、ＰＭＯＳＦＥＴ１０８及び１０９をオン動作させるための電圧である。
【００１９】
図４Ａは改善されたＤ／Ａ変換回路４０１の回路図である。
ソースフォロアを構成するＮＭＯＳＦＥＴ４０２のドレインは電源電圧＋ＶＤＤに接続されており、ソースは定電流源４０３に接続されている。定電流源４０３の他端は接地されている。ＮＭＯＳＦＥＴ４０２のゲートには定電圧源４１６が接続されている。ＮＭＯＳＦＥＴ４０２はゲート電圧を定電圧源４１６によって一定電圧に制御され、このＮＭＯＳＦＥＴ４０２と定電流源４０３によって、スイッチング電圧＋ＶＬが作られる。スイッチング電圧＋ＶＬは、スイッチング電圧線Ｌ４０４を通じて、ＮＯＴゲート４０５及び４０６に供給される。スイッチング電圧線Ｌ４０４と電源電圧＋ＶＤＤとの間には、スイッチング電圧＋ＶＬを安定させるためにコンデンサＣ４０９が接続されている。
【００２０】
コード入力端子１１３に入力されるコード信号は、ＮＯＴゲート４０６及び４０７に入力される。
ＮＯＴゲート４０６によって論理が反転されたコード信号はＰＭＯＳＦＥＴ１０９ａを制御する。
更にＮＯＴゲート４０５はＮＯＴゲート４０７によって論理が反転されたコード信号の論理を再び反転する。ＮＯＴゲート４０５によって論理が戻されたコード信号はＰＭＯＳＦＥＴ１０８ａを制御する。
切替スイッチ１０３を構成するＰＭＯＳＦＥＴ１０８ａ及び１０９ａのゲートに接続されるＮＯＴゲート４０５及び４０６には、ＧＮＤの代わりにスイッチング電圧＋ＶLが印加され、結果としてＰＭＯＳＦＥＴ１０８ａ及び１０９ａは＋ＶＤＤと＋ＶLでスイッチングが行われる。
なお、ＰＭＯＳＦＥＴ４０８ａ…４０８ｎは、定電流源１０２である。これらＰＭＯＳＦＥＴ４０８ａ…４０８ｎは、ゲート電圧が共有されることで各々のＦＥＴが等しいドレイン電流を出力する。
【００２１】
図４Ｂは図４Ａに示した回路図の、破線枠内に示す１パラメータ分の回路図である。
反転入力コード端子４１４が接続されるＮＯＴゲート４０５は、ＰＭＯＳＦＥＴ４１０とＮＭＯＳＦＥＴ４１１よりなる。
非反転入力コード端子４１５が接続されるＮＯＴゲート４０６は、ＰＭＯＳＦＥＴ４１２とＮＭＯＳＦＥＴ４１３よりなる。
ＮＭＯＳＦＥＴ４１１及び４１３のソースに、スイッチング電圧線Ｌ４０４を通じてスイッチング電圧＋ＶLが印加される。したがって、ＮＯＴゲート４０５及び４０６は＋ＶＤＤと＋ＶLの何れかを出力する。
【００２２】
図５Ａは、図４Ａ及びＢの回路図を基に、寄生容量を明記した回路図である。
反転入力コード端子４１４に入力される論理が反転したコード信号が低電位である時、ＮＯＴゲート４０５のＰＭＯＳＦＥＴ４１０がオン状態になる。ＮＯＴゲート４０５のＰＭＯＳＦＥＴ４１０がオン状態になると、電源電圧＋ＶＤＤは切替スイッチ１０３を構成するＰＭＯＳＦＥＴ１０８のゲートに印加される。周知のように、ＭＯＳＦＥＴはそれ自体が寄生容量を内包する。また、ＬＳＩの配線も寄生容量を内包する。
【００２３】
ＰＭＯＳＦＥＴ４１０のドレインには寄生容量Ｃ５０１が存在する。
ＮＭＯＳＦＥＴ４１１のドレインには寄生容量Ｃ５０２が存在する。
ＰＭＯＳＦＥＴ４１０及びＮＭＯＳＦＥＴ４１１のドレインとＰＭＯＳＦＥＴ１０８のゲートの間の配線には、寄生容量Ｃ５０３が存在する。
ＰＭＯＳＦＥＴ１０８のゲートには、寄生容量Ｃ５０４が存在する。
このため、ＰＭＯＳＦＥＴ４１０がオン状態になると、電源電圧＋ＶＤＤからＰＭＯＳＦＥＴ４１０のドレインに存在する寄生容量Ｃ５０１、ＮＭＯＳＦＥＴ４１１のドレインに存在する寄生容量Ｃ５０２、ドレイン−ゲート間配線の寄生容量Ｃ５０３と、ＰＭＯＳＦＥＴ１０８のゲートに存在する寄生容量Ｃ５０４に、それぞれ電荷が蓄積される。
【００２４】
同様に、非反転入力コード端子４１５に入力されるコード信号が低電位である時、ＮＯＴゲート４０６のＰＭＯＳＦＥＴ４１２がオン状態になる。ＮＯＴゲート４０６のＰＭＯＳＦＥＴ４１２がオン状態になると、電源電圧＋ＶＤＤは切替スイッチ１０３を構成するＰＭＯＳＦＥＴ１０９のゲートに印加される。
ＰＭＯＳＦＥＴ４１２のドレインには寄生容量Ｃ５０５が存在する。
ＮＭＯＳＦＥＴ４１３のドレインには寄生容量Ｃ５０６が存在する。
ＰＭＯＳＦＥＴ４１２及びＮＭＯＳＦＥＴ４１３のドレインとＰＭＯＳＦＥＴ１０９のゲートの間の配線には、寄生容量Ｃ５０７が存在する。
ＰＭＯＳＦＥＴ１０９のゲートには、寄生容量Ｃ５０８が存在する。
このため、ＰＭＯＳＦＥＴ４１２がオン状態になると、電源電圧＋ＶＤＤからＰＭＯＳＦＥＴ４１２のドレインに存在する寄生容量Ｃ５０５、ＮＭＯＳＦＥＴ４１３のドレインに存在する寄生容量Ｃ５０６、ドレイン−ゲート間配線の寄生容量Ｃ５０７と、ＰＭＯＳＦＥＴ１０９のゲートに存在する寄生容量Ｃ５０８に、それぞれ電荷が蓄積される。
【００２５】
図５Ｂは、図５Ａに示した回路図の、寄生容量にのみ着目した等価回路図である。
ＭＯＳＦＥＴは、等価的にスイッチと抵抗とコンデンサで表現できる。したがって、ＮＯＴゲート４０５を構成するＰＭＯＳＦＥＴ４１０とＮＭＯＳＦＥＴ４１１は、スイッチ５１１及び５１２と抵抗Ｒ５１３及びＲ５１４とコンデンサＣ５１５で表現できる。同様に、ＮＯＴゲート４０６を構成するＰＭＯＳＦＥＴ４１２とＮＭＯＳＦＥＴ４１３は、スイッチ５１６及び５１７と抵抗Ｒ５１８及びＲ５１９とコンデンサＣ５２０で表現できる。
このうち、コンデンサＣ５１５はＮＯＴゲート４０５と切替スイッチ１０３のＰＭＯＳＦＥＴ１０８に存在する寄生容量Ｃ５０１、Ｃ５０２、Ｃ５０３及びＣ５０４を合わせた合成寄生容量である。同様に、コンデンサＣ５２０はＮＯＴゲート４０６と切替スイッチ１０３のＰＭＯＳＦＥＴ１０９に存在する寄生容量Ｃ５０５、Ｃ５０６、Ｃ５０７及びＣ５０８を合わせた合成寄生容量である。
【００２６】
図６Ａ及びＢは、本開示の前提となる技術のＤ／Ａ変換回路４０１の信号波形を示す図である。
図５Ｂに示すように、ＮＯＴゲート４０５及び４０６にコード信号が入力される際、合成寄生容量であるコンデンサＣ５１５及びＣ５２０に蓄積されていた電荷がスイッチング電圧線Ｌ４０４を通じて、定電流源１０２へ流れ込もうとする。しかし、定電流源１０２は言わば定電流を実現する可変抵抗ともいえる、インピーダンスを有する。このため、合成寄生容量であるコンデンサＣ５１５及びＣ５２０に蓄積されていた電荷が全て放電される迄には若干の時間を要する。そして、この動作はＤ／Ａ変換回路４０１を構成する全てのパラメータ分の回路において発生する。すると、スイッチング電圧線Ｌ４０４は一瞬、電源電圧＋ＶＤＤと同等か、或はこれに近い電位にまで上昇してしまう。
スイッチング電圧線Ｌ４０４が電源電圧＋ＶＤＤ迄上昇する、ということは、オン動作すべき切替スイッチ１０３のＰＭＯＳＦＥＴ１０８及び１０９が全てオンしない。したがって、第二電流加算線Ｌ１０７には図６Ｂに示すように、コード信号の切り替わりの瞬間、出力電圧が一瞬急激に落ち込む、グリッジノイズが発生する。
なお、グリッジノイズは回路の構成によって発生する極性が変わる。切替スイッチをＮＭＯＳＦＥＴで構成する場合は、ＰＭＯＳＦＥＴの場合とは逆に、出力電圧が一瞬急激に上昇する。
【００２７】
このグリッジノイズを低減するには、スイッチング電圧を供給する回路のインピーダンスを低減させることで実現できる。インピーダンスの低減には幾つかの方法が考えられる。
一つは、定電流源４０３の電流を増やす方法である。この場合、Ｄ／Ａ変換回路４０１を構成するＬＳＩの消費電力が増大する。
もう一つは、ＮＭＯＳＦＥＴ４０２に並列接続されるコンデンサＣ４０９の容量を大きくする方法である。この場合、Ｄ／Ａ変換回路４０１を構成するＬＳＩの実装面積が増大する。
すなわち、スイッチング電圧を供給する回路のインピーダンスを低減させるアプローチは、ＬＳＩに対する近年の小型化、低消費電力化に逆行し、好ましくない。
【００２８】
［本実施形態の基本概念］
発明者らは、上述したグリッジノイズが、ＭＯＳＦＥＴとその配線に存在する寄生容量に溜まる電荷によって生じることに着目した。グリッジノイズを低減するには、このスイッチング電圧線Ｌ４０４に流れ込む電荷がなくなればよい。つまり、電荷をスイッチング電圧線Ｌ４０４とは別の経路で放電すればよい。
図７Ａ及びＢは、本実施形態の基本概念を示す図である。
先ず、図７Ａを参照して、本実施形態の基本概念を説明する。
本実施形態のＤ／Ａ変換回路７０１は、所定のパラメータに相当する電流を生成する複数の電流生成回路７０２が、第一電流加算線Ｌ１０６及び第二電流加算線Ｌ１０７に接続されてなる。電流生成回路７０２は、外部から入力されるコード信号に応じて、第一電流加算線Ｌ１０６及び第二電流加算線Ｌ１０７のいずれか一方に、所定のパラメータに相当する電流を流す。
【００２９】
定電流源１０２は、所定のパラメータに相当する電流を生成する。
ＰＭＯＳＦＥＴ１０８とＰＭＯＳＦＥＴ１０９は排他的にスイッチング制御されることで、定電流源１０２の電流を第一電流加算線Ｌ１０６及び第二電流加算線Ｌ１０７のいずれか一方に排他的に流す。
ＰＭＯＳＦＥＴ１０９のゲートには、ゲート制御部７０３によって第一の電圧と第二の電圧が排他的に印加される。
第一の電圧はＰＭＯＳＦＥＴ１０８及び１０９をオフ制御するための電圧である。例えば電源電圧＋ＶＤＤであるが、必ずしもこれに限られない。
第二の電圧はＰＭＯＳＦＥＴ１０８及び１０９をオン制御するための電圧である。例えばＧＮＤより高く電源電圧＋ＶＤＤより低い＋ＶLである。
ゲート制御部７０３の内部の一例としては、第一の電圧を出力する第一スイッチ７０４と第二の電圧を出力する第二スイッチ７０５がＮＯＴゲート７０６によって排他的にオン・オフ制御されることで、第一の電圧と第二の電圧を排他的にＰＭＯＳＦＥＴ１０９のゲートへ印加する。
【００３０】
第一スイッチ７０４と第二スイッチ７０５が排他的にオン・オフ動作することで、切替スイッチを構成するＰＭＯＳＦＥＴ１０９のゲートには、第一の電圧と第二の電圧の何れかが印加される。ＰＭＯＳＦＥＴ１０９のゲートに第一の電圧が印加されるとＰＭＯＳＦＥＴ１０９はオフ制御され、ＰＭＯＳＦＥＴ１０９のゲートに第二の電圧が印加されるとＰＭＯＳＦＥＴ１０９はオン制御される。
この他に、ＰＭＯＳＦＥＴ１０９のゲートには放電用スイッチともいえる第三スイッチ７０７が第二インピーダンスＲ７１１を通じて第三の電圧を供給する放電線Ｌ７０８へ接続される。
第三の電圧は、第一の電圧より低い、ＰＭＯＳＦＥＴ１０９のゲートに接続されている線上に存在する合成寄生容量であるコンデンサＣ５２０を放電するための電圧である。例えばＧＮＤであるが、必ずしもこれに限られない。
【００３１】
第二の電圧は定電圧源７０９から発生し、第一インピーダンスＲ７１０を有し、スイッチング電圧線Ｌ４０４を通じて複数の電流生成回路７０２に供給される。
一方、放電線Ｌ７０８と第三スイッチ７０７との間には、第二インピーダンスＲ７１１が存在する。第二インピーダンスＲ７１１は第三スイッチ７０７や配線抵抗、更にバッファの出力インピーダンス等を内包するインピーダンスであり、第一インピーダンスＲ７１０より小さい。
【００３２】
なお、図７Ａでは紙面の都合上記載を省略しているが、ＰＭＯＳＦＥＴ１０８のゲートには、ＰＭＯＳＦＥＴ１０９と同様に、ゲート制御部７０３と同じゲート制御部と、第三スイッチ７０７と同じ第三スイッチが接続されている。
【００３３】
第三スイッチ７０７は、第二スイッチ７０５がオンすると同時にオンして、すぐにオフする。すると、寄生容量であるコンデンサＣ５２０に溜まった電荷は第三スイッチ７０７を通じて放電線Ｌ７０８に放電される。つまり、第三スイッチ７０７は寄生容量であるコンデンサＣ５２０に溜まった電荷を放電するためだけにオン・オフ動作する。
第三スイッチ７０７を新たに設けることにより、寄生容量であるコンデンサＣ５２０に溜まった電荷は瞬時に第三スイッチ７０７を通じて放電線Ｌ７０８に放電される。したがって、スイッチング電圧線Ｌ４０４が第一の電圧の近傍迄上昇する現象を防ぎ、グリッジノイズを防ぐことができる。
【００３４】
なお、放電線Ｌ７０８の実体は電源端子である。すなわち、電源電圧を供給する端子又はＧＮＤである。第三スイッチ７０７は直接的又は間接的に接続される放電線Ｌ７０８に向けて、コンデンサＣ５２０に溜まった電荷を放電する。その際、第三スイッチ７０７と電源端子との間には、電圧を変動させる要因が存在する可能性がある。このため、第三スイッチ７０７に接続される対象が、必ずしも電源電圧又は接地電位と等しいとは限らない。第三スイッチ７０７と放電線Ｌ７０８との間に存在する第二インピーダンスＲ７１１は、第一インピーダンスＲ７１０より小さいので、コンデンサＣ５２０に溜まった電荷を速やかに放電することができる。
このことは、図７Ｂにて後述する放電線Ｌ７３５についても同じことが言える。
【００３５】
［第一の実施形態］
これより、図７Ａに示した本開示の基本概念に基づく、実際の回路例を説明する。
図８Ａ及びＢは、本開示の第一の実施形態に係る、Ｄ／Ａ変換回路８０１の回路図である。
図８Ａは、Ｄ／Ａ変換回路８０１の全体構成を示す回路図である。図８Ａに記載されている回路図は、基本的に図４Ａと変わらない。図４Ａと異なる箇所は、ＰＭＯＳＦＥＴ１０８ａのゲートに第三スイッチ７０７が、ＰＭＯＳＦＥＴ１０９ａのゲートにスイッチ８１２が接続されている点である。
図８Ｂは、図８Ａの破線枠で囲まれた回路を詳述する回路図である。図８Ｂは、図４Ｂと比べると、第一ＮＯＴゲート８０２、第二ＮＯＴゲート８０３及び第三ＮＯＴゲート８０４と二つのＮＭＯＳＦＥＴ８０５及び８０６が追加されている。
【００３６】
反転入力コード端子４１４が接続されるＮＯＴゲート４０５は、ＰＭＯＳＦＥＴ４１０とＮＭＯＳＦＥＴ４１１の組み合わせよりなる、一般的なＣＭＯＳのインバータである。但し、ＮＭＯＳＦＥＴ４１１のソースはＧＮＤではなく、スイッチング電圧線Ｌ４０４に接続されている。したがってこのＮＯＴゲート４０５は、反転入力コード端子４１４からゲートに高電位が印加された時には出力電圧に＋ＶLを、ゲートに低電位が印加された時には出力電圧に＋ＶＤＤを、出力する。
【００３７】
ＮＯＴゲート４０５の出力端子（ＰＭＯＳＦＥＴ４１０及びＮＭＯＳＦＥＴ４１１のドレイン）は、切替スイッチ１０３を構成するＰＭＯＳＦＥＴ１０８のゲートに接続される。
ＮＯＴゲート４０５の出力端子には、ＮＭＯＳＦＥＴ８０５のドレインが接続されている。このＮＭＯＳＦＥＴ８０５のソースには、ＮＭＯＳＦＥＴ８０６のドレインが接続されている。このＮＭＯＳＦＥＴ８０６のソースは接地されている。
ＮＭＯＳＦＥＴ８０５のゲートはＮＯＴゲート４０５の入力端子に接続されている。
【００３８】
一方、ＮＭＯＳＦＥＴ８０６のゲートと反転入力コード端子４１４との間には、第一ＮＯＴゲート８０２、第二ＮＯＴゲート８０３及び第三ＮＯＴゲート８０４が直列接続されている。周知のように、ＮＯＴゲートは僅かな時間の遅延回路としても機能する。これら二つのＮＭＯＳＦＥＴ８０５及び８０６と第一ＮＯＴゲート８０２、第二ＮＯＴゲート８０３及び第三ＮＯＴゲート８０４は、図７Ａの第三スイッチ７０７を構成する。
【００３９】
同様に、非反転入力コード端子４１５が接続されるＮＯＴゲート４０６に続く回路は、反転入力コード端子４１４が接続されるＮＯＴゲート４０５に続く回路と同等の回路構成である。
ＮＯＴゲート４０６はＰＭＯＳＦＥＴ４１２とＮＭＯＳＦＥＴ４１３の組み合わせよりなる。
ＮＯＴゲート４０６の出力端子は、切替スイッチ１０３を構成するＰＭＯＳＦＥＴ１０９のゲートに接続される。
ＮＯＴゲート４０６の出力端子には、ＮＭＯＳＦＥＴ８１０のドレインが接続されている。このＮＭＯＳＦＥＴ８１０のソースには、ＮＭＯＳＦＥＴ８１１のドレインが接続されている。このＮＭＯＳＦＥＴ８１１のソースは接地されている。
ＮＭＯＳＦＥＴ８１０のゲートはＮＯＴゲート４０５の入力端子に接続されている。
一方、ＮＭＯＳＦＥＴ８１１のゲートと非反転入力コード端子４１５との間には、三つのＮＯＴゲート８０７、８０８及び８０９が直列接続されている。
これら二つのＮＭＯＳＦＥＴ８１０及び８１１とＮＯＴゲート８０７、８０８及び８０９は、図８Ａのスイッチ８１２を構成する。
【００４０】
図９Ａ及びＢは、第一の実施形態に係る第三スイッチ７０７の回路図と、各部における信号のタイムチャートである。
今、入力端子９０１に低電位（図９Ｂ中の「Ｌ」）と高電位（同「Ｈ」）の矩形波状の論理信号が入力されるとする。すると、ＮＭＯＳＦＥＴ８０５は入力端子９０１の電圧がＬの時にオフ、入力端子９０１の電圧がＨの時にオンとなる。
一方、第一ＮＯＴゲート８０２は論理信号から僅かに遅れて逆の論理信号を出力する。同様に、第二ＮＯＴゲート８０３は第一ＮＯＴゲート８０２の出力信号から僅かに遅れて逆の論理信号を出力する。同様に、第三ＮＯＴゲート８０４は第二ＮＯＴゲート８０３の出力信号から僅かに遅れて逆の論理信号を出力する。すると、ＮＭＯＳＦＥＴ８０６は入力端子の電圧がＬの時にオフ、入力端子の電圧がＨの時にオンとなる。
ＮＭＯＳＦＥＴ８０５のソースとＮＭＯＳＦＥＴ８０６のドレインは直列接続されているので、両者が共にオンの時に、制御線Ｌ９０２とＧＮＤが接続する。すると、制御線Ｌ９０２に接続されている寄生容量であるコンデンサＣ５１５に溜まっていた電荷はＧＮＤへ放電される。
【００４１】
図１０は、コード入力信号と第三スイッチ７０７とスイッチング電圧線Ｌ４０４における電圧のタイムチャートである。
第三スイッチ７０７は入力信号の立ち上がりに呼応して僅かな期間だけ制御線Ｌ９０２をＧＮＤに接続し、寄生容量であるコンデンサＣ５１５の電荷を放電する。このため、スイッチング電圧線Ｌ４０４の変動は最小限に抑えられる。
【００４２】
寄生容量であるコンデンサＣ５２０に溜まっていた電荷を放電するに必要な時間は、寄生容量であるコンデンサＣ５２０の容量と第三スイッチ７０７のインピーダンスに依存する設計的事項であるが、あまり厳密でなくてよい。少なくとも、切替スイッチ１０３を制御するコード信号の周期（サンプリング周波数）の半分以下であれば良い。仮に第三スイッチ７０７の接続時間を長くし過ぎて、ゲート線の電位がＧＮＤ迄下がってしまったとしても、第三スイッチ７０７が解放されればゲート線の電位は定電圧源によって所定の電位まで瞬時に回復する。また、切替スイッチ１０３を構成するＰＭＯＳＦＥＴ１０８及び１０９も、ゲートの電位がＧＮＤ迄下がるより以前に少なくとも＋ＶL迄下がればオン動作するので、本質的にグリッジノイズが生じ難くなる。
以上が、図７Ａに示す基本概念に基づく第一の実施形態である。
【００４３】
本実施形態のＤ／Ａ変換回路８０１は、第三スイッチ７０７を新たに設けることによって、グリッジノイズを抑止することができる。このことは、これまで用いられていた、定電流源１０２の電流を増やしたり、デカップリングコンデンサであるコンデンサＣ４０９の容量を大きくしたり、ＮＭＯＳＦＥＴ４０２の増幅率を増大させる等の、消費電力の増大やＬＳＩの実装面積の増大を招く必要がなくなる。
【００４４】
［本実施形態の基本概念の変形例］
図７Ａは、Ｄ／Ａ変換回路８０１の出力端子が、入力されるデジタル値に応じて電流を加算する形態の、基本概念であった。つまり、出力端子から外部の回路へ電流が「流れ出す」形態の回路である。
逆に、外部の回路から出力端子へ電流が「流れ込む」形態の回路を構成することもできる。
【００４５】
図７Ｂを参照して、本実施形態の基本概念の変形例を説明する。
本実施形態のＤ／Ａ変換回路７２１は、所定のパラメータに相当する電流を生成する複数の電流生成回路７２２が、第一電流加算線Ｌ７２３及び第二電流加算線Ｌ７２４に接続されてなる。電流生成回路７２２は、外部から入力されるコード信号に応じて、第一電流加算線Ｌ７２３及び第二電流加算線Ｌ７２４のいずれか一方に、所定のパラメータに相当する電流を流す。
【００４６】
定電流源７２５は、所定のパラメータに相当する電流を生成する。
ＮＭＯＳＦＥＴ７２６とＮＭＯＳＦＥＴ７２７は排他的にスイッチング制御されることで、定電流源７２５の電流を第一電流加算線Ｌ７２３及び第二電流加算線Ｌ７２４のいずれか一方に排他的に流す。
ＮＭＯＳＦＥＴ７２７のゲートには、ゲート制御部７２８によって第一の電圧と第二の電圧が排他的に印加される。
第一の電圧はＮＭＯＳＦＥＴ７２６及び７２７をオフ制御するための電圧である。例えばＧＮＤであるが、必ずしもこれに限られない。
第二の電圧はＮＭＯＳＦＥＴ７２６及び７２７をオン制御するための電圧である。例えばＧＮＤより高く電源電圧＋ＶＤＤより低い＋ＶＨである。
ゲート制御部７２８の内部の一例としては、第一の電圧を出力する第一スイッチ７２９と第二の電圧を出力する第二スイッチ７３０がＮＯＴゲート７３１によって排他的にオン・オフ制御されることで、第一の電圧と第二の電圧を排他的にＮＭＯＳＦＥＴ７２７のゲートへ印加する。
第一スイッチ７２９と第二スイッチ７３０が排他的にオン・オフ動作することで、切替スイッチを構成するＮＭＯＳＦＥＴ７２７のゲートには、第一の電圧と第二の電圧の何れかが印加される。ＮＭＯＳＦＥＴ７２７のゲートに第一の電圧が印加されるとＮＭＯＳＦＥＴ７２７はオフ制御され、ＮＭＯＳＦＥＴ７２７のゲートに第二の電圧が印加されるとＮＭＯＳＦＥＴ７２７はオン制御される。
この他に、ＮＭＯＳＦＥＴ７２７のゲートには第三スイッチ７３２が第二インピーダンスＲ７３４を通じて第三の電圧を供給する放電線Ｌ７３５へ接続される。
第三の電圧は、第一の電圧より高い、ＮＭＯＳＦＥＴ７２７のゲートに接続されている線上に存在する合成寄生容量である寄生容量Ｃ７３６（Ｃ５２０に対応）を放電するための電圧である。例えば電源電圧＋ＶＤＤであるが、必ずしもこれに限られない。
【００４７】
第二の電圧は定電圧源７３７から発生し、第一インピーダンスＲ７３３を有し、スイッチング電圧線Ｌ７３８を通じて複数の電流生成回路７２２に供給される。
一方、放電線Ｌ７３５と第三スイッチ７３２との間には、第二インピーダンスＲ７３４が存在する。第二インピーダンスＲ７３４は第三スイッチ７３２に内包されるインピーダンスであり、第一インピーダンスＲ７３３より小さい。
【００４８】
第三スイッチ７３２は、第二スイッチ７３０がオンすると同時にオンして、すぐにオフする。すると、寄生容量Ｃ７３６に溜まった電荷は第三スイッチ７３２を通じて放電線Ｌ７０８に放電される。つまり、第三スイッチ７３２は寄生容量Ｃ７３６に溜まった電荷を放電するためだけにオン・オフ動作する。
第三スイッチ７３２を新たに設けることにより、寄生容量Ｃ７３６に溜まった電荷は瞬時に放電線Ｌ７３５に放電される。したがって、スイッチング電圧線Ｌ７３８が第一の電圧の近傍迄下降する現象を防ぎ、グリッジノイズを防ぐことができる。
【００４９】
図７Ａの場合、寄生容量には正の電荷が溜まるので、第三スイッチ７０７はこの正の電荷を負方向に放電する。
図７Ｂの場合、寄生容量には負の電荷が溜まるので、第三スイッチ７３４はこの負の電荷を正方向に放電する。
【００５０】
［第二の実施形態］
図７Ｂに示した基本概念を踏まえて、第二の実施形態を説明する。
図１１Ａ及びＢは、本開示の第二の実施形態に係る、Ｄ／Ａ変換回路１１０１の回路図である。
図１１Ａは、Ｄ／Ａ変換回路１１０１の全体構成を示す回路図である。図１１Ａに記載されている回路図は、基本的に図８Ａと全く逆の極性で構成されている。
【００５１】
ソースフォロアを構成するＰＭＯＳＦＥＴ１１０３のドレインは接地されており、ソースは定電流源１１０２に接続されている。定電流源１１０２の他端は電源電圧＋ＶＤＤに接続されている。ＰＭＯＳＦＥＴ１１０３のゲートには定電圧源１１２４が接続されている。ＰＭＯＳＦＥＴ１１０３はゲート電圧を定電圧源１１２４によって一定電圧に制御され、このＰＭＯＳＦＥＴ１１０３と定電流源１１０２によって、ＰＭＯＳＦＥＴ１１０３のゲート電圧に等しいスイッチング電圧＋ＶＨが作られる。スイッチング電圧＋ＶＨは、スイッチング電圧線Ｌ７３８を通じて、ＮＯＴゲート１１０６及び１１０７に供給される。
定電圧源１１２４、定電流源１１０２とＰＭＯＳＦＥＴ１１０３は定電圧回路を構成する。この定電圧回路はスイッチング電圧＋ＶＨを出力する。なお、ＰＭＯＳＦＥＴ１１０３のソース−ドレイン間にはコンデンサＣ１１０４が接続されるが、これはなくても構わない。
【００５２】
切替スイッチ１０３はＮＭＯＳＦＥＴ７２６ａ及び７２７ａによって構成され、定電流源を構成するＮＭＯＳＦＥＴ１１０５ａはＮＭＯＳＦＥＴ７２６ａ及び７２７ａのソースとＧＮＤとの間に接続される。
図８Ａの第三スイッチ７０７に対応する第三スイッチ７３２は、ＮＭＯＳＦＥＴ７２６ａのゲートと電源電圧＋ＶＤＤに接続されている。同様に、図８Ａのスイッチ８１２に相当するスイッチ１１２４は、ＮＭＯＳＦＥＴ７２７ａのゲートと電源電圧＋ＶＤＤに接続されている。
【００５３】
図１１Ｂは、図１１Ａの破線枠で囲まれた回路を詳述する回路図である。
ＮＯＴゲート１１０６は図８Ｂと同様、ＰＭＯＳＦＥＴ１１１０とＮＭＯＳＦＥＴ１１１１の組み合わせよりなる、一般的なＣＭＯＳのインバータである。但し、ＰＭＯＳＦＥＴ１１１０のソースは電源ではなく、＋ＶＨを供給するスイッチング電圧線Ｌ７３８に接続されている。したがってこのＮＯＴゲート１１０６は、ゲートに高電位が印加された時には出力電圧にＧＮＤを、ゲートに低電位が印加された時には出力電圧に＋ＶＨを出力する。
【００５４】
ＮＯＴゲート１１０６の出力端子（ＰＭＯＳＦＥＴ１１１０及びＮＭＯＳＦＥＴ１１１１のドレイン）は、切替スイッチ１０３を構成するＮＭＯＳＦＥＴ７２６及び７２７のゲートに接続される。
ＮＯＴゲート１１０６の出力端子には、ＰＭＯＳＦＥＴ１１１２のドレインが接続されている。このＰＭＯＳＦＥＴ１１１２のソースには、もう一つのＰＭＯＳＦＥＴ１１１３のドレインが接続されている。このＰＭＯＳＦＥＴ１１１３のソースは電源＋ＶＤＤに接続されている。
【００５５】
ＰＭＯＳＦＥＴ１１１２のゲートはＮＯＴゲート１１０６の入力端子に接続されている。
一方、ＰＭＯＳＦＥＴ１１１３のゲートとＮＯＴゲート１１０６の入力端子との間には、三つのＮＯＴゲート１１１４、１１１５及び１１１６が直列接続されている。ＮＯＴゲートは僅かな時間のディレイを構成する。この、二つのＰＭＯＳＦＥＴ１１１２及び１１１３と三つのＮＯＴゲート１１１４、１１１５及び１１１６は、図７Ｂの第三スイッチ７３２を構成する。
【００５６】
同様に、非反転入力コード端子４１５が接続されるＮＯＴゲート１１０７に続く回路は、反転入力コード端子４１４が接続されるＮＯＴゲート４０５に続く回路と同等の回路構成である。
ＮＯＴゲート１１０７はＰＭＯＳＦＥＴ１１１７とＮＭＯＳＦＥＴ１１１８の組み合わせよりなる。
ＮＯＴゲート１１０７の出力端子は、切替スイッチ１０３を構成するＰＭＯＳＦＥＴ７２７のゲートに接続される。
ＮＯＴゲート１１０７の出力端子には、ＰＭＯＳＦＥＴ１１１９のドレインが接続されている。このＰＭＯＳＦＥＴ１１１９のソースには、ＰＭＯＳＦＥＴ１１２０のドレインが接続されている。このＰＭＯＳＦＥＴ１１２０のソースは電源電圧＋ＶＤＤに接続されている。
ＰＭＯＳＦＥＴ１１１９のゲートは非反転入力コード端子４１５に接続されている。
一方、ＰＭＯＳＦＥＴ１１２０のゲートと非反転入力コード端子４１５との間には、三つのＮＯＴゲート１１２１、１１２２及び１１２３が直列接続されている。
これら二つのＰＭＯＳＦＥＴ１１１９及び１１２０とＮＯＴゲート１１２１、１１２２及び１１２３は、図１１Ａのスイッチ１１２４を構成する。
【００５７】
以上の説明で判るように、図１１Ａ及びＢは、図８Ａ及びＢと論理が反転するものの、寄生容量に溜まった電荷を電源に放電することでグリッジノイズを防ぐ、全く同じ効果を奏する。
【００５８】
［定電圧源のバリエーション］
図１２Ａ、Ｂ及びＣは、定電圧源のバリエーションを示す回路例である。
図１２Ａはオペアンプ１２０１で構成する、一般的なボルテージフォロアである。
図１２Ｂは定電流ダイオードを構成するＰＭＯＳＦＥＴ１２０２と定電流源１２０３で構成する定電圧回路である。
図１２Ｃは二本の抵抗Ｒ１２０４及びＲ１２０５の直列接続で構成する分圧回路である。
何れの回路も、スイッチング電圧＋ＶL又は＋ＶＨを供給する能力を備える。そして、これら回路は全て本質的にインピーダンスを内包する。このインピーダンスは、省電力化を考慮すると必然的に電源のインピーダンスより大きくなる。
【００５９】
［第三の実施形態］
これ以降に説明する実施形態は、全て図７Ａの基本概念に従う回路例である。但し、これまでの説明で明らかなように、これ以降に説明する実施形態は全て図７Ｂの基本概念でも構成できる。
図１３は、本開示の第三の実施形態に係るＤ／Ａ変換回路１３０１の回路図である。図１３に示す回路は、図８Ｂの回路を置換可能である。図１３の、図８Ｂと同じ構成要素は同じ符号を付して説明を省略する。
第三スイッチ７０７を構成するＮＭＯＳＦＥＴ８０６のゲートには、カウンタ１３０２が接続されている。カウンタ１３０２は、入力コード信号の基準となるサンプリングクロックより高い周波数の参照クロック発生器１３０３とコード入力端子に接続されている。カウンタ１３０２は、コード入力端子から入力される入力信号のアップエッジで、参照クロック発生器１３０３が出力するパルスの計数を始めると共に論理の「真」、すなわち高電位を出力する。そして、予め定められた数のパルスを計数すると、論理の「偽」、すなわち低電位を出力する。カウンタが計数するパルスの数は、前述の第一の実施形態と同様、設計事項で決められる。
すなわち、カウンタ１３０２と参照クロック発生器１３０３は、図８Ｂ及び図９Ａに示す第一ＮＯＴゲート８０２、第二ＮＯＴゲート８０３及び第三ＮＯＴゲート８０４で構成する遅延回路と同等の動作を行う。
同様に、カウンタ１３０４と参照クロック発生器１３０３は、図８Ｂに示すＮＯＴゲート８０７、８０８及び８０９で構成する遅延回路と同等の動作を行う。
【００６０】
［第四の実施形態］
図１４は、本開示の第四の実施形態に係るＤ／Ａ変換回路１４０１の回路図である。図１４に示す回路は、図８Ｂの回路を置換可能である。図１４の、図８Ｂと同じ構成要素は同じ符号を付して説明を省略する。
ＮＯＴゲート４０５の入力に接続されている反転入力コード端子４１４には、ＰＭＯＳＦＥＴ１４０２のソースが接続されている。
ＰＭＯＳＦＥＴ１４０２のソースとゲート間には四個の直列接続されたＮＯＴゲート１４０３、１４０４、１４０５及び１４０６が接続されており、図８Ｂ及び図９Ａに示す第一ＮＯＴゲート８０２、第二ＮＯＴゲート８０３及び第三ＮＯＴゲート８０４と同様に遅延回路の役割を果たす。
ＰＭＯＳＦＥＴ１４０２のドレインにはＮＭＯＳＦＥＴ１４０７のゲートとＮＭＯＳＦＥＴ１４０８のドレインが接続されている。
ＮＭＯＳＦＥＴ１４０７のドレインはＰＭＯＳＦＥＴ１０８のゲートに、ソースはＧＮＤに接続されている。
ＮＭＯＳＦＥＴ１４０８のゲートはＰＭＯＳＦＥＴ１４０２のゲートに、ソースはＧＮＤに接続されている。
【００６１】
反転入力コード端子４１４が低電位の状態の時は、ＰＭＯＳＦＥＴ１４０２もＮＭＯＳＦＥＴ１４０７及び１４０８も全てオフの状態である。
今、反転入力コード端子４１４が低電位から高電位に転化すると、四個の直列接続されたＮＯＴゲート１４０３、１４０４、１４０５及び１４０６によって設けられた時間だけ、ＰＭＯＳＦＥＴ１４０２がオン状態になる。すると、ＮＯＴゲート１４０６に接続されているＮＭＯＳＦＥＴ１４０８がオンになるまでの間、制御線Ｌ９０２に接続されているＮＭＯＳＦＥＴ１４０７がオンになる。そして、ＮＯＴゲート１４０６に接続されているＮＭＯＳＦＥＴ１４０８のゲートが高電位になると、ＮＭＯＳＦＥＴ１４０８がオン状態になり、制御線Ｌ９０２に接続されているＮＭＯＳＦＥＴ１４０７のゲートの電位もＧＮＤに落ちるので、ＮＭＯＳＦＥＴ１４０７がオフになる。
【００６２】
すなわち、ＮＯＴゲート１４０３、１４０４、１４０５及び１４０６と、ＰＭＯＳＦＥＴ１４０２、ＮＭＯＳＦＥＴ１４０７及び１４０８は、第三スイッチ７０７を構成する。
同様に、ＮＯＴゲート１４１０、１４１１、１４１２及び１４１３と、ＰＭＯＳＦＥＴ１４０９、ＮＭＯＳＦＥＴ１４１４及び１４１５は、スイッチ８１２を構成する。
このように、第三スイッチ７０７及びスイッチ８１２を構成する回路は、様々なバリエーションが考えられる。
【００６３】
［第五の実施形態］
図１５Ａ及びＢは、本開示の第五の実施形態に係るＤ／Ａ変換回路１５０１の回路図である。図１５Ａ及びＢの、図８Ａ及びＢと同じ構成要素は同じ符号を付して説明を省略する。
図１５ＡはＤ／Ａ変換回路１５０１の全体構成を示す回路図である。
切替スイッチ１０３を構成するＰＭＯＳＦＥＴ１０８ａ及び１０９ａのゲートには、完全差動アンプを用いたコンパレータ１５０２が接続されている。このコンパレータ１５０２は、コード入力端子１１３からコード信号を、参照電圧入力端子１５０３から参照電圧Ｖｒｅｆを入力されると共に、図示しない定電圧源からスイッチング電圧＋ＶLの供給を受けて、＋ＶＤＤと＋ＶLの電位よりなる矩形波論理信号を出力する。つまり、コンパレータ１５０２は図８Ａ及びＢに示す、ＮＯＴゲート４０５を構成するＰＭＯＳＦＥＴ４１０及びＮＭＯＳＦＥＴ４１１、ＮＯＴゲート４０６を構成するＰＭＯＳＦＥＴ４１２及びＮＭＯＳＦＥＴ４１３と同等の動作を行う。
完全差動アンプをＭＯＳＦＥＴで構成する場合、図５及び図６で説明したグリッジノイズを発生する要因となり得る。その際には、本実施形態のように図８Ｂと同等のディレイを伴う第三スイッチ７０７を設けると、グリッジノイズを低減できる。
【００６４】
本開示は以下のような構成も取ることができる。
＜１＞
所定のパラメータに相当する電流を生成する電流源と、
前記電流源に接続されて前記電流の供給先を制御する第一のＭＯＳＦＥＴと、
前記第一のＭＯＳＦＥＴを制御すべく、前記第一のＭＯＳＦＥＴをオフ制御する第一の電圧と前記第一のＭＯＳＦＥＴをオン制御する第二の電圧を排他的に供給する第一のゲート制御部と、
前記第一のゲート制御部と前記第一のＭＯＳＦＥＴのゲートに存在する寄生容量に溜まった電荷を放電する放電線と、
前記第一のゲート制御部と前記第一のＭＯＳＦＥＴのゲートに接続され、前記第一のゲート制御部が前記第二の電圧を供給すると同時にオン制御されて前記電荷を前記放電線に放電し、前記第一のゲート制御部が前記第一の電圧を供給するより先にオフ制御される第一の放電用スイッチと
を備える複数の電流生成回路と、
前記第一のＭＯＳＦＥＴが複数並列に接続される第一電流加算線と、
前記第一電流加算線と所定の電位に接続される第一の抵抗と、
複数の前記第一のゲート制御部に前記第二の電圧を供給する電圧源と
を具備する、Ｄ／Ａ変換回路。
＜２＞
前記複数の電流生成回路は更に、
前記電流源に接続されて、前記第一のＭＯＳＦＥＴに対して前記電流の供給先を排他的に制御する第二のＭＯＳＦＥＴと、
前記第二のＭＯＳＦＥＴを制御すべく、前記第二のＭＯＳＦＥＴをオフ制御する前記第一の電圧と前記第二のＭＯＳＦＥＴをオン制御する前記第二の電圧を排他的に供給する第二のゲート制御部と、
前記第二のゲート制御部と前記第二のＭＯＳＦＥＴのゲートに接続され、前記第二のゲート制御部が前記第二の電圧を供給すると同時にオン制御されて前記電荷を前記放電線に放電し、前記第二のゲート制御部が前記第一の電圧を供給するより先にオフ制御される第二の放電用スイッチと
を備え、
更に、
前記第二のＭＯＳＦＥＴが複数並列に接続される第二電流加算線と、
前記第二電流加算線と所定の電位に接続される第二の抵抗と
を備え、
前記電圧源は複数の前記第二のゲート制御部に前記第二の電圧を供給する、
＜１＞記載のＤ／Ａ変換回路。
＜３＞
前記第一電流加算線と前記第二電流加算線のいずれか一方又は両方をＤ／Ａ変換出力として用い、
前記電圧源は前記第一の放電用スイッチより高いインピーダンスを有する、
＜２＞記載のＤ／Ａ変換回路。
＜４＞
前記第一のＭＯＳＦＥＴ及び前記第二のＭＯＳＦＥＴはＰチャネル型ＭＯＳＦＥＴであり、
前記第一の電圧は正の電源電圧であり、
前記第二の電圧はＧＮＤより高い電圧である、
＜３＞記載のＤ／Ａ変換回路。
＜５＞
前記第一のＭＯＳＦＥＴ及び前記第二のＭＯＳＦＥＴはＮチャネル型ＭＯＳＦＥＴであり、
前記第一の電圧はＧＮＤであり、
前記第二の電圧は正の電源電圧より低い電圧である、
＜３＞記載のＤ／Ａ変換回路。
【００６５】
本実施形態では、Ｄ／Ａ変換回路を開示した。
グリッジノイズの発生原因である、寄生容量であるコンデンサＣ５２０に溜まった電荷を放電するために、切替スイッチ１０３を構成するＰＭＯＳＦＥＴ１０８ａ及び１０９ａのゲートに、第三スイッチ７０７を設けた。第三スイッチ７０７は、第二スイッチ７０５がオンすると同時にオンして、すぐにオフする。すると、寄生容量であるコンデンサＣ５２０に溜まった電荷は第三スイッチ７０７を通じて放電線Ｌ７０８に放電される。つまり、第三スイッチ７０７は寄生容量であるコンデンサＣ５２０に溜まった電荷を放電するためだけにオン・オフ動作する。
第三スイッチ７０７を新たに設けることにより、寄生容量であるコンデンサＣ５２０に溜まった電荷は瞬時に放電線Ｌ７０８に放電される。したがって、スイッチング電圧線Ｌ４０４が第一の電圧の近傍迄上昇する現象を防ぎ、グリッジノイズを防ぐことができる。
【００６６】
以上、本開示の実施形態例について説明したが、本開示は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、上記の各構成、機能、処理部等は、それらの一部又は全部を、例えば集積回路で設計するなどによりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の揮発性或は不揮発性のストレージ、または、ＩＣカード、光ディスク等の記録媒体に保持することができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
【符号の説明】
【００６７】
１０１…Ｄ／Ａ変換回路、１０２…定電流源、１０３…切替スイッチ、１０８…ＰＭＯＳＦＥＴ、１０９…ＰＭＯＳＦＥＴ、１１０…ＮＯＴゲート、１１１…ＮＯＴゲート、１１２…ＮＯＴゲート、１１３…コード入力端子、４０１…Ｄ／Ａ変換回路、４０２…ＮＭＯＳＦＥＴ、４０３…定電流源、４０５…ＮＯＴゲート、４０６…ＮＯＴゲート、４０７…ＮＯＴゲート、４１０…ＰＭＯＳＦＥＴ、４１１…ＮＭＯＳＦＥＴ、４１２…ＰＭＯＳＦＥＴ、４１３…ＮＭＯＳＦＥＴ、４１４…反転入力コード端子、４１５…非反転入力コード端子、４１６…定電圧源、５１１…スイッチ、５１６…スイッチ、７０１…Ｄ／Ａ変換回路、７０２…電流生成回路、７０３…ゲート制御部、７０４…第一スイッチ、７０５…第二スイッチ、７０６…ＮＯＴゲート、７０７…第三スイッチ、７０９…定電圧源、７２１…Ｄ／Ａ変換回路、７２２…電流生成回路、７２５…定電流源、７２６…ＮＭＯＳＦＥＴ、７２７…ＮＭＯＳＦＥＴ、７２８…ゲート制御部、７２９…第一スイッチ、７３０…第二スイッチ、７３１…ＮＯＴゲート、７３２…第三スイッチ、７３４…第三スイッチ、７３７…定電圧源、８０１…Ｄ／Ａ変換回路、８０２…第一ＮＯＴゲート、８０３…第二ＮＯＴゲート、８０４…第三ＮＯＴゲート、８０５…ＮＭＯＳＦＥＴ、８０６…ＮＭＯＳＦＥＴ、８０７…ＮＯＴゲート、８１０…ＮＭＯＳＦＥＴ、８１１…ＮＭＯＳＦＥＴ、８１２…スイッチ、９０１…入力端子、１１０１…Ｄ／Ａ変換回路、１１０２…定電流源、１１０３…ＰＭＯＳＦＥＴ、１１０５…ＮＭＯＳＦＥＴ、１１０６…ＮＯＴゲート、１１１０…ＰＭＯＳＦＥＴ、１１１１…ＮＭＯＳＦＥＴ、１１１２…ＰＭＯＳＦＥＴ、１１１３…ＰＭＯＳＦＥＴ、１１１４…ＮＯＴゲート、１１２４…スイッチ、１２０２…ＰＭＯＳＦＥＴ、１２０３…定電流源、１３０１…Ｄ／Ａ変換回路、１３０２…カウンタ、１３０３…参照クロック発生器、１４０１…Ｄ／Ａ変換回路、１４０２…ＰＭＯＳＦＥＴ、１４０３…ＮＯＴゲート、１４０６…ＮＯＴゲート、１４０７…ＮＭＯＳＦＥＴ、１４０８…ＮＭＯＳＦＥＴ、１５０１…Ｄ／Ａ変換回路、１５０２…コンパレータ、Ｌ１０６…第一電流加算線、Ｌ１０７…第二電流加算線、Ｌ４０４…スイッチング電圧線、Ｌ７０８…放電線、Ｌ７２３…第一電流加算線、Ｌ７２４…第二電流加算線、Ｌ７３５…放電線、Ｌ７３８…スイッチング電圧線、Ｌ９０２…制御線
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図３】
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