(57)【要約】【課題】高耐圧・低オン電圧であり、且つ製造工程の増大が抑制された半導体装置を提供する。【解決手段】第１導電型の第１半導体領域と、第１半導体領域上に配置された第２導電型の第２半導体領域と、第２半導体領域上に配置された第１導電型の第３半導体領域と、第３半導体領域上に互いに離間して配置された複数の第２導電型の第４半導体領域と、第４半導体領域の上面から延伸して第４半導体領域及び第３半導体領域を貫通して第２半導体領域まで達する複数の溝の内壁上に配置され、第３半導体領域の側面に対向する絶縁膜と、溝の内部において絶縁膜上に配置された制御電極と、第１半導体領域と電気的に接続する第１の主電極と、第３半導体領域及び第４半導体領域と電気的に接続する第２の主電極とを備え、第３半導体領域の第２の主電極に接する幅に対する溝の幅の比が１以上である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域上に配置された第１導電型の第３半導体領域と、
前記第３半導体領域上に互いに離間して配置された複数の第２導電型の第４半導体領域と、
前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する複数の溝の内壁上に配置され、前記第３半導体領域の側面に対向する絶縁膜と、
前記溝の内部において前記絶縁膜上に配置された制御電極と、
前記第１半導体領域と電気的に接続する第１の主電極と、
前記第３半導体領域及び前記第４半導体領域と電気的に接続する第２の主電極と
を備え、前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であることを特徴とする半導体装置。
【請求項２】
前記比が１以上且つ６以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記比が１．５以上且つ３以下であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記比が１．７以上且つ２以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の主電極が前記制御電極の上方に配置され、
前記制御電極と前記第２の主電極間に配置された層間絶縁膜を更に備え、
前記層間絶縁膜の少なくとも一部が、前記溝の内部に埋め込まれていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記層間絶縁膜の全体が前記溝の内部に埋め込まれていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記絶縁膜の前記溝の底面に配置された領域の厚みが、前記溝の側面に配置されて前記第３半導体領域に対向する領域の厚みよりも厚いことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記溝の幅が３μｍ以上且つ２０μｍ以下であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
第１導電型の第１半導体領域と、
前記第１半導体領域上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域上に配置された第１導電型の第３半導体領域と、
前記第３半導体領域上に互いに離間して配置された複数の第２導電型の第４半導体領域と、
前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する複数の溝の内壁上に配置され、前記第３半導体領域の側面に対向する絶縁膜と、
前記溝の内部において前記絶縁膜上に配置された制御電極と、
前記第１半導体領域と電気的に接続する第１の主電極と、
前記第３半導体領域及び前記第４半導体領域と電気的に接続する第２の主電極と
を備え、前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面と同一平面レベルにおける前記溝の総面積の比が１以上であることを特徴とする半導体装置。
【請求項１０】
前記比が１以上且つ６以下であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記比が１．５以上且つ３以下であることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記比が１．７以上且つ２以下であることを特徴とする請求項９に記載の半導体装置。
【請求項１３】
前記第２の主電極が前記制御電極の上方に配置され、
前記制御電極と前記第２の主電極間に配置された層間絶縁膜を更に備え、
前記層間絶縁膜の少なくとも一部が、前記溝の内部に埋め込まれていることを特徴とする請求項９乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記層間絶縁膜の全体が前記溝の内部に埋め込まれていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記絶縁膜の前記溝の底面に配置された領域の厚みが、前記溝の側面に配置されて前記第３半導体領域に対向する領域の厚みよりも厚いことを特徴とする請求項９乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記溝の幅が３μｍ以上且つ２０μｍ以下であることを特徴とする請求項９乃至１５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ構造を有する半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、高入力インピーダンス、低オン電圧を有することから、モータ駆動回路などで使用されている。しかし、ＩＧＢＴにおいては、耐圧とオン電圧がトレードオフの関係にある。
【０００３】
このため、耐圧を高く保持しつつ、オン電圧を下げるために種々の方法が提案されている。例えば、ドリフト領域よりも不純物濃度が高く正孔（ホール）が蓄積されるｎ型層（以下において「キャリア蓄積層」という。）をベース領域とドリフト領域との間に形成する構造が提案されている。この構造によればコレクタ領域からの正孔がエミッタ電極に到達することが妨げられ、オン電圧を下げられる（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５３４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、キャリア蓄積層を有する半導体装置を実現するには、キャリア蓄積層を形成するプロセスが必要になり、半導体装置の製造工程が増大する。また、半導体装置にドリフト領域よりも不純物濃度が高いキャリア蓄積層を配置する方法では、空乏層が良好に広がり難く、耐圧とオン電圧のトレードオフを十分に解消することができないという問題があった。
【０００６】
上記問題点に鑑み、本発明は、高耐圧・低オン電圧であり、且つ製造工程の増大が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、（イ）第１導電型の第１半導体領域と、（ロ）第１半導体領域上に配置された第２導電型の第２半導体領域と、（ハ）第２半導体領域上に配置された第１導電型の第３半導体領域と、（ニ）第３半導体領域上に互いに離間して配置された複数の第２導電型の第４半導体領域と、（ホ）第４半導体領域の上面から延伸して第４半導体領域及び第３半導体領域を貫通して第２半導体領域まで達する複数の溝の内壁上に配置され、第３半導体領域の側面に対向する絶縁膜と、（ヘ）溝の内部において絶縁膜上に配置された制御電極と、（ト）第１半導体領域と電気的に接続する第１の主電極と、（チ）第３半導体領域及び第４半導体領域と電気的に接続する第２の主電極とを備え、第３半導体領域の第２の主電極に接する幅に対する溝の幅の比が１以上である半導体装置が提供される。
【０００８】
本発明の他の態様によれば、（イ）第１導電型の第１半導体領域と、（ロ）第１半導体領域上に配置された第２導電型の第２半導体領域と、（ハ）第２半導体領域上に配置された第１導電型の第３半導体領域と、（ニ）第３半導体領域上に互いに離間して配置された複数の第２導電型の第４半導体領域と、（ホ）第４半導体領域の上面から延伸して第４半導体領域及び第３半導体領域を貫通して第２半導体領域まで達する複数の溝の内壁上に配置され、第３半導体領域の側面に対向する絶縁膜と、（ヘ）溝の内部において絶縁膜上に配置された制御電極と、（ト）第１半導体領域と電気的に接続する第１の主電極と、（チ）第３半導体領域及び第４半導体領域と電気的に接続する第２の主電極とを備え、第３半導体領域の第２の主電極に接する領域の総面積に対する、第２半導体領域と第３半導体領域との界面と同一平面レベルにおける溝の総面積の比が１以上である半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、高耐圧・低オン電圧であり、且つ製造工程の増大が抑制された半導体装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】本発明の実施形態に係る半導体装置の溝の幅と、コレクタ−エミッタ間電圧及びコレクタ−エミッタ間飽和電圧との関係を示すグラフである。
【図３】半導体装置において正孔が蓄積される様子を示すシミュレーション結果であり、図３（ａ）は溝の幅が２μｍの場合、図３（ｂ）は溝の幅が１μｍの場合である。
【図４】溝周辺の電位分布のシミュレーション結果であり、図４（ａ）は溝の幅が２μｍの場合、図４（ｂ）は溝の幅が１μｍの場合である。
【図５】本発明の実施形態に係る半導体装置の溝の幅と、コレクタ−エミッタ間電圧及びコレクタ−エミッタ間飽和電圧との関係を示す他のグラフである。
【図６】比較例の半導体装置の構造を示す模式的な断面図である。
【図７】本発明の実施形態に係る半導体装置のベース領域のエミッタ電極に接する幅に対する溝の幅の比と、コレクタ−エミッタ間耐圧ＶＣＥＳ及びコレクタ−エミッタ間飽和電圧Ｖcesatとの関係を示すグラフである。
【図８】本発明の実施形態に係る半導体装置のエミッタ電極の配置例を示す模式的な斜視図である。
【図９】本発明の実施形態に係る半導体装置のエミッタ電極の他の配置例を示す模式的な斜視図である。
【図１０】他の比較例の半導体装置の構造を示す模式的な断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。
【図１２】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。
【図１３】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。
【図１４】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。
【図１５】本発明の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。
【図１６】本発明の実施形態の変形例に係る半導体装置の構造を示す模式的な断面図である。
【図１７】本発明の実施形態の他の変形例に係る半導体装置の構造を示す模式的な断面図である。
【図１８】本発明の他の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図１９】本発明の更に他の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
図１に示す本発明の実施形態に係る半導体装置１は、第１導電型の第１半導体領域１０と、第１半導体領域１０上に配置された第２導電型の第２半導体領域２０と、第２半導体領域２０上に配置された第１導電型の第３半導体領域３０と、第３半導体領域３０上に互いに離間して配置された第２導電型の第４半導体領域４０と、第４半導体領域４０の上面から延伸して第４半導体領域４０及び第３半導体領域３０を貫通して第２半導体領域２０まで達する溝の内壁上に配置され、溝の底部及び第３半導体領域３０の側面に対向する絶縁膜５０と、溝の内部において絶縁膜５０上に配置された制御電極６０と、第１半導体領域１０と電気的に接続する第１の主電極８０と、第３半導体領域３０及び第４半導体領域４０と電気的に接続する第２の主電極９０とを備える。半導体装置１では、制御電極６０が形成される溝同士の間隔Ｗ２は溝の幅Ｗ１以下である。
【００１４】
なお、溝の幅Ｗ１は、第３半導体領域３０の下面と接する部分、即ち第３半導体領域３０と第２半導体領域２０との界面、の位置における溝の幅を示し、溝同士の間隔Ｗ２は、第３半導体領域３０の第２の主電極９０に接する部分の幅（沿面距離）をいうものとする。第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明する。
【００１５】
図１に示した実施形態に係る半導体装置１は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。以下では、説明を分かりやすくするため、第１半導体領域１０をｐ型のコレクタ領域１０、第２半導体領域２０をｎ型のドリフト領域２０、第３半導体領域３０をｐ型のベース領域３０、第４半導体領域４０をｎ型のエミッタ領域４０として説明する。複数のエミッタ領域４０が、ベース領域の上面の一部に選択的に埋め込まれている。更に、制御電極６０をゲート電極６０、第１の主電極８０をコレクタ電極８０、第２の主電極９０をエミッタ電極９０として説明する。ゲート電極６０と対向するベース領域３０の表面がチャネル領域１００である。溝の側面に形成された絶縁膜５０の領域がゲート絶縁膜として機能する。
【００１６】
なお、ゲート電極６０の上面には層間絶縁膜７０が配置されている。層間絶縁膜７０を介してゲート電極６０の上方に、ベース領域３０とエミッタ領域４０とに接続するエミッタ電極９０が配置されている。層間絶縁膜７０によって、ゲート電極６０とエミッタ電極９０とは電気的に絶縁されている。
【００１７】
また、図１に示した例では、ドリフト領域２０とコレクタ領域１０間に、ｎ型のバッファ層１５が配置されている。
【００１８】
先ず、半導体装置１の動作について説明する。エミッタ電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、エミッタ電極９０とゲート電極６０間に所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲート電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置１をオン状態にすると、チャネル領域１００がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極９０から電子がドリフト領域２０に注入される。この注入された電子により、コレクタ領域１０とドリフト領域２０との間が順バイアスされ、コレクタ電極８０からコレクタ領域１０を経由して正孔（ホール）がドリフト領域２０、ベース領域３０の順に移動する。更に電流を増やしていくと、コレクタ領域１０からの正孔が増加し、ベース領域３０の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。
【００１９】
半導体装置１をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧よりも低くし、例えば、ゲート電圧をエミッタ電圧と同じ電位又は負電位となるように制御してチャネル領域１００を消滅させる。これにより、エミッタ電極９０からドリフト領域２０への電子の注入が停止する。コレクタ電極８０の電位がエミッタ電極９０よりも高いので、ベース領域３０とドリフト領域２０との界面から空乏層が広がっていくと共に、ドリフト領域２０に蓄積された正孔はエミッタ電極９０に抜けていく。
【００２０】
このとき、正孔は、ゲート電極６０が形成された溝と溝との間を通過して移動する。つまり、溝と溝との間が正孔の吸出し口である。
【００２１】
図２に、半導体装置１のゲート電極６０が形成される溝の幅Ｗ１と、ゲート−エミッタ短絡時のコレクタ−エミッタ間耐圧ＶＣＥＳ及びコレクタ−エミッタ間飽和電圧Ｖcesatとの関係を示す。コレクタ−エミッタ間飽和電圧Ｖcesatはオン電圧に相当する。なお、ここでベース領域３０のエミッタ電極９０に接する部分の幅（間隔Ｗ２）は一定とした。コレクタ−エミッタ間飽和電圧Ｖcesatは低いほど好ましく、コレクタ−エミッタ間耐圧ＶＣＥＳは大きいほど好ましい。図２から、溝の幅Ｗ１を広げることにより、オン電圧が低下することがわかる。これは、以下の理由による。
【００２２】
エミッタ電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、エミッタ電極９０とゲート電極６０間に所定のゲート電圧を印加して半導体装置１がオンすると、チャネル領域１００がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを通過して、エミッタ電極９０から溝の側面に沿って主に移動してきた電子がドリフト領域２０に注入される。この注入された電子により、コレクタ領域１０とドリフト領域２０との間が順バイアスされ、正孔がコレクタ領域１０からドリフト領域２０に移動する。なお、溝底部の下方でのドリフト領域２０の厚みは３０μｍ〜１８０μｍであって、溝の幅Ｗ１に比べて十分広い。このため、溝の幅Ｗ１が広くなったとしても、溝に沿って移動した電子は、溝よりも深い領域においてドリフト領域２０で拡散する。これにより、溝間領域直下のコレクタ領域１０とドリフト領域２０の界面だけでなく、それよりも広い範囲でコレクタ領域１０とドリフト領域２０の界面が順バイアスとなり、正孔がコレクタ領域１０からドリフト領域２０に移動する。
【００２３】
コレクタ領域１０から移動してきた正孔は溝の底部によってその移動が妨げられ、溝の底部近傍のドリフト領域２０内に正孔が蓄積され、伝導度変調が生じる。溝の幅Ｗ１が広いほど溝の底部近傍のドリフト領域２０内で正孔が蓄積されやすい。このため、溝の幅Ｗ１が広く形成された半導体装置１によれば、キャリア蓄積層を配置しなくてもオン電圧を低減することができる。図２から、溝の幅Ｗ１が７μｍ程度の場合に、最も効果的にオン電圧が低減される。一方、従来の半導体装置では、溝の幅Ｗ１は、広い場合でも１μｍ〜２μｍ程度である。
【００２４】
また、ベース領域３０のエミッタ電極９０と接する幅（間隔Ｗ２）は、正孔がベース領域３０、そしてエミッタ電極９０へと移動するための窓口となる部分の長さである。間隔Ｗ２が幅Ｗ１に比べて十分に狭いので、エミッタ電極９０へと移動する正孔の量が減少し、溝の底部付近のドリフト領域２０内に正孔が蓄積される。
【００２５】
図３（ａ）に、溝の底面の長さＬが２μｍの場合に正孔が蓄積される様子のシミュレーション結果を示す。参考に、図３（ａ）よりも溝の底面が狭い場合のシミュレーション結果を図３（ｂ）に示す。図３（ｂ）は、溝の底面の長さＬが１μｍの場合のシミュレーション結果である。図３（ａ）及び図３（ｂ）の横軸は溝の底面が延伸する方向の長さ、縦軸は溝の表面（開口）からの深さである。なお、領域Ｒ２０はドリフト領域２０、領域Ｒ３０はベース領域３０、領域Ｒ４０はエミッタ領域４０の位置を示す。蓄積される正孔の密度が高い領域ほど濃く表示している。つまり、溝の底部近傍のドリフト領域内に正孔が蓄積され、特に溝の底部の下側の領域で正孔が蓄積されている。正孔が蓄積されることによる伝導度変調によってオン抵抗が低下するが、図３（ａ）及び図３（ｂ）に示したように、溝の底面の長さが１μｍよりも２μｍの場合に溝の底部外側の下方に蓄積される正孔の密度が高い。したがって、溝の幅Ｗ１が広い場合にオン電圧が低い。
【００２６】
なお、間隔Ｗ２が広いとベース領域３０の下方に蓄積されずにベース領域３０へと移動する正孔の量が増加するか、またはチップ面積が増大してしまう。したがって、オン電圧を低下させるためには、溝の幅Ｗ１が間隔Ｗ２よりも大きいことが好ましい。
【００２７】
また、図２に示すように溝の幅Ｗ１を広くすることにより、半導体装置１の耐圧を向上させることができる。これは、以下の理由による。
【００２８】
半導体装置１をオン状態からオフ状態にすると、ベース領域３０とのＰＮ接合界面側からだけでなく、ゲート電極６０が形成された溝の底部周辺からもドリフト領域２０内に空乏層が広がっていく。このとき、空乏層の広がり方が一様で、より広範囲に広がっていることが好ましい。空乏層の広がりが不均一であったり狭い場合には、耐圧が低下する。溝の幅Ｗ１が狭い場合には、電界集中点である溝の底面の両端部が近いために、溝の底面の直下において空乏層が良好に一様且つ広範囲に広がらない。しかし、溝の幅Ｗ１が広い場合には、溝の底面の端部が離間しているために、端部間の溝の底部の直下における空乏層はより一様に又はより広範囲に広がる。このため、溝の幅Ｗ１が広い半導体装置１では、耐圧が向上する。
【００２９】
電位分布をシミュレーションした結果を図４（ａ）、図４（ｂ）に示す。図４（ａ）は溝の底面の長さＬが２μｍの場合、図４（ｂ）は溝の底面の長さＬが１μｍの場合である。図４（ａ）及び図４（ｂ）の横軸は溝の底面が延伸する方向の長さ、縦軸は溝の表面からの深さである。なお、領域Ｒ２０はドリフト領域２０、領域Ｒ３０はベース領域３０、領域Ｒ４０はエミッタ領域４０の位置を示す。電位が高い領域ほど濃く表示している。図４（ａ）、図４（ｂ）から、溝の直下において空乏層が下方に広がっていることが分かる。特に、溝の長さが長い場合に溝下方の電位分布は幅広で平坦であり、電界が集中し難いことがシミュレーションにより確認された。
【００３０】
間隔Ｗ２が比較的狭いために、半導体装置１の耐圧は向上する。溝間における空乏層の深さは、溝直下の空乏層の深さよりも浅い。間隔Ｗ２が広いと、溝と溝との間隔も広がり、溝間の領域におけるベース領域３０とのＰＮ接合から広がる空乏層がより平坦化する。このため、溝の底面の空乏層が溝の側方から広がる空乏層へと連続する部分がより歪んだ形状となる。このために空乏層の歪んだ部分である溝の底面の端部付近に電界が集中して、耐圧が低下する。このため、間隔Ｗ２はある程度狭いことが好ましく、間隔Ｗ２が溝の幅Ｗ１以下とする。
【００３１】
なお、チップ面積には限界があるため、チップサイズを一定とした場合に溝の幅Ｗ１を広げると、チャネル本数が減少してしまう。例えば幅Ｗ１が間隔Ｗ２の６倍を超えると、正孔が蓄積されて伝導度変調によってオン電圧が低下する効果よりも、チャネル本数の減少によるオン電圧の上昇の効果が大きくなり、半導体装置のオン電圧は上昇する。即ち、図５に示すように、溝の幅Ｗ１を広げると、半導体装置のチップサイズに占めるチャネル領域１００の割合が減少することにより、コレクタ−エミッタ間飽和電圧Ｖcesatが増大するという問題が生じる。したがって、半導体装置１に形成される溝の幅Ｗ１は、３μｍ〜２０μｍ程度であることが好ましい。
【００３２】
半導体装置１に対し、例えば図６のようにベース領域３０の下にキャリア蓄積層２５を配置した比較例の構造では、耐圧とオン電圧のトレードオフを十分に解消することができない。オン電圧が低下する点では好ましいが、キャリア蓄積層２５の不純物濃度をドリフト領域２０の不純物濃度よりも上げることにより、キャリア蓄積層２５の空乏層が広がりにくくなるために耐圧が低下する。このように、キャリア蓄積層２５を配置することによっては、耐圧とオン電圧の両方を向上することは困難である。
【００３３】
しかし、図１に示した半導体装置１ではキャリア蓄積層を形成しないため、耐圧とオン電圧のトレードオフの関係を考慮する必要がない。また、キャリア蓄積層を形成するプロセスが必要ないため、半導体装置１の製造工程の増大を抑制できる。更に、半導体装置１では、間隔Ｗ２を狭くすることにより、十分な耐圧を確保することができる。
【００３４】
図７に、間隔Ｗ２に対する溝の幅Ｗ１の比Ｗ１／Ｗ２と、ゲート−エミッタ短絡時のコレクタ−エミッタ間耐圧ＶＣＥＳ及びコレクタ−エミッタ間飽和電圧Ｖcesatとの関係を示す。既に述べたように、コレクタ−エミッタ間飽和電圧Ｖcesatはオン電圧に相当する。図７に電圧値Ｖａで示した従来のコレクタ−エミッタ間飽和電圧Ｖcesatが、比Ｗ１／Ｗ２＝６程度の値である。半導体装置１のオン電圧を低くするためには、間隔Ｗ２と溝の幅Ｗ１とは、以下の式（１）の関係を満足することが好ましい：
１≦Ｗ１／Ｗ２≦６  ・・・（１）
式（１）のように間隔Ｗ２に対する溝の幅Ｗ１の比Ｗ１／Ｗ２を１以上且つ６以下とすることにより、オン電圧を低減できる。
【００３５】
上記で示したように、オン電圧及び耐圧の観点から、間隔Ｗ２にはある程度の広さが必要であり、比Ｗ１／Ｗ２が式（１）に示した関係の上限を超えた場合には、チャネルの総量が減少することによってオン電圧が高くなる。しかし、従来よりも溝の幅Ｗ１が広いことにより、オン電圧を下げることができ、間隔Ｗ２と溝の幅Ｗ１が式（１）に示した関係を満足する範囲において溝の本数を少なくできる。これによりチャネル総量が減少し、ゲート電極６０と溝側面の半導体層との寄生容量（Ｃge）を低減できる。
【００３６】
また、溝の幅Ｗ１を広くしセルピッチを広げることでチャネル総量が減り、チャネル抵抗が増大する。このため、負荷短絡時に半導体装置１を流れる電流が制限される。つまり、半導体装置１によれば、短絡耐量の確保が可能である。
【００３７】
ゲート電極６０は、例えばポリシリコンからなる。従来よりも溝の幅Ｗ１が広いことによって、ゲート抵抗が低減される。これにより、半導体装置１の高速動作化が可能であり、同一チップ内に多くの素子が配置された場合においても、半導体装置１内における素子動作の均一化を実現できる。
【００３８】
なお、半導体装置１のオン電圧を低減するために、間隔Ｗ２と溝の幅Ｗ１とが以下の式（２）の関係を満足することがより好ましい：
１．５≦Ｗ１／Ｗ２≦３  ・・・（２）
間隔Ｗ２と溝の幅Ｗ１とは、以下の式（３）の関係を満足することが更に好ましい：
１．７≦Ｗ１／Ｗ２≦２    ・・・（３）
図７に示すように、間隔Ｗ２と溝の幅Ｗ１が式（３）の関係を満足する場合にオン電圧は最小である。
【００３９】
なお、図３（ａ）や図４（ａ）に示したシミュレーション結果や上記の比Ｗ１／Ｗ２の関係式は、図８に示すようにエミッタ領域４０が溝に沿って連続的に形成された構造について得られる。しかし、図９に示すように、エミッタ領域４０が溝に沿って飛び飛びに配置されてもよい。図９に示す構造の場合、エミッタ電極９０と接するベース領域３０の総面積が間隔Ｗ２の代わりになり、ドリフト領域２０とベース領域３０との界面の位置における溝のエミッタ電極９０と対向する総面積が溝の幅Ｗ１となって、上記の関係式が得られる。即ち、間隔Ｗ２に対する溝の幅Ｗ１の比Ｗ１／Ｗ２の関係は、ベース領域３０のエミッタ電極９０に接する領域の総面積に対する、ドリフト領域２０とベース領域３０との界面と同一平面レベルにおける溝の総面積の比（以下において、「面積比Ｓ」という。）に置き換えられる。したがって、面積比Ｓは１以上であり、１以上且つ６以下であることが好ましい。また、面積比Ｓは、１．５以上且つ３以下であることがより好ましく、１．７以上且つ２以下であることが更に好ましい。
【００４０】
なお、溝の底面に配置された領域の厚みｔ１が、溝の側面に配置されてベース領域３０に対向する領域の厚みｔ２よりも厚くなるように、絶縁膜５０は形成される。半導体装置１ではゲート電極６０が形成される溝の幅Ｗ１が広いため、溝の底面側のゲート電極６０と半導体領域との間に生じる寄生容量（Ｃgd）は増加する傾向にある。しかし、溝の底面側の絶縁膜５０の膜厚を厚くすることにより、寄生容量（Ｃgd）を低減することができる。
【００４１】
絶縁膜５０の側面側はゲート絶縁膜として機能するため、絶縁膜５０の側面側の膜厚を厚くするのには限界がある。このため、絶縁膜５０の側面側の膜厚に比べて絶縁膜５０の底面側の膜厚を厚くすることが好ましい。絶縁膜５０の溝の底面での厚みｔ１は例えば３００ｎｍ程度であり、溝の側面での厚みｔ２は例えば１００ｎｍ程度である。
【００４２】
以上に説明したように、本発明の実施形態に係る半導体装置１では、ゲート電極６０が形成される溝の幅Ｗ１を広く、且つ、溝間にてベース領域３０がエミッタ電極９０に接する幅である間隔Ｗ２を溝の幅Ｗ１以下に設定する。このため、半導体装置１によれば、溝底部近傍において正孔が蓄積されやすい。その結果、高耐圧・低オン電圧であり、且つ製造工程の増大が抑制された半導体装置を提供できる。
【００４３】
図１に示した半導体装置１とは異なる構造、例えば１つのセルに複数の溝を形成した構造によって、ゲート電極の断面積を実質的に増大させ、ゲート電極の抵抗（ゲート抵抗）を低減する方法が考えられる。図１０に示した比較例は、１つのセルに溝を２つ形成した例である。しかし、溝の本数を増加させることにより、寄生容量が増大する問題がある。
【００４４】
これに対し、半導体装置１では、溝を１つにすることによって、寄生容量が増大する問題が解決される。また、複数の溝を形成せずに溝の幅Ｗ１を広げることにより、ゲート抵抗を低減すると共に、耐圧低下の問題が解決される。
【００４５】
図１１〜図１５を用いて、本発明の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４６】
図１１に示すように、ｐ-型のコレクタ領域１０とｎ+型のバッファ層１５の積層体上に形成されたｎ-型のドリフト領域２０上に、不純物拡散法又はエピタキシャル成長法によってｐ-型のベース領域３０を形成する。例えば不純物拡散法によれば、ドリフト領域２０の上面からイオン注入法によってｐ型不純物をドリフト領域２０に注入した後、アニール処理による拡散を行って、ベース領域３０が実質的に一様の厚みで形成される。ベース領域３０中のｐ型不純物は例えばボロン（Ｂ）である。次いで、図１２に示すように、ベース領域３０の上面の一部に、例えばイオン注入法と拡散を用いてｎ+型のエミッタ領域４０を形成する。
【００４７】
その後、図１３に示すように、フォトリソグラフィ技術とエッチング技術により、エミッタ領域４０の上面から延伸してエミッタ領域４０とベース領域３０を貫通し、ドリフト領域２０に先端が到達する溝５５を形成する。溝５５の底面は、実質的に平坦である。
【００４８】
このとき、間隔Ｗ２が溝５５の幅Ｗ１以下であるように、溝５５が形成される。既に説明したように、間隔Ｗ２に対する溝５５の幅Ｗ１の比Ｗ１／Ｗ２は、１以上且つ６以下であることが好ましい。なお、比Ｗ１／Ｗ２は、１．５以上且つ３以下であることがより好ましく、１．７以上且つ２以下であることが更に好ましい。
【００４９】
その後、図１４に示すように、溝５５の内壁に絶縁膜５０を形成する。例えば、酸化シリコン（ＳｉＯ2）膜を熱酸化法で形成する。このとき、溝５５の底面に配置された領域の厚みｔ１が、溝５５の側面に配置された領域の厚みｔ２よりも厚くなるように、絶縁膜５０を形成する。
【００５０】
次いで、ゲート電極６０を形成する。例えば、不純物を添加したポリシリコン膜を溝の内部に埋め込み、化学機械研磨（ＣＭＰ）などの研磨工程によって、図１５に示すようにベース領域３０の表面を平坦化してゲート電極６０を形成する。
【００５１】
更に、ゲート電極６０上に層間絶縁膜７０を形成した後、エミッタ領域４０とベース領域３０に接続するエミッタ電極９０を層間絶縁膜７０上に形成する。更に、コレクタ領域１０の裏面上にコレクタ電極８０を形成することにより、図１に示した半導体装置１が完成する。
【００５２】
以上に説明したように、本発明の実施形態に係る半導体装置１の製造方法によれば、間隔Ｗ２が溝の幅Ｗ１以下である半導体装置が製造される。このため、溝底部近傍において正孔が蓄積されやすく、高耐圧・低オン電圧であり、且つ製造工程の増大が抑制された半導体装置１を得ることができる。
【００５３】
＜変形例＞
なお、半導体装置１では溝の幅Ｗ１が広いために、層間絶縁膜７０の下部の一部又は全体をエミッタ領域４０の上面に形成された溝に埋め込むことが容易である。そこで、層間絶縁膜７０の少なくとも一部が、ゲート電極６０が形成された溝の内部に埋め込まれていることが好ましい。これにより、エミッタ電極９０の上面がゲート電極６０上の領域で突出することが抑えられ、従来に比べて平坦化される。その結果、エミッタ電極９０上にワイヤーボンディングする工程などにおける不具合を解消できる。
【００５４】
図１６は、層間絶縁膜７０の全体が溝内部に配置された例を示している。図１６に示した半導体装置１では、層間絶縁膜７０の上面の位置とエミッタ領域４０の上面の位置とは同一の平面レベルにある。なお、層間絶縁膜７０の上面の位置をエミッタ領域４０の上面の位置よりも低くしてもよい。或いは図１７に示すように、層間絶縁膜７０の下部の厚みの半分以上の厚みが溝内部に配置されてもよい。
【００５５】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５６】
例えば、図１８に示すように、端部よりも中央部が浅いように溝の底部を形成してもよい。このように溝の底部を形成することにより、溝の底部の中央部に正孔をより効率的に蓄積できる。その結果、オン電圧を下げることができる。
【００５７】
或いは、図１９に示すように、溝の底部の少なくとも一部が下に凸の曲面であるように丸まっていてもよい。溝の底部の端部の丸まりが広いと、正孔が溝の下に蓄積されずにベース領域３０に移動しやすくなる。このため、溝の底部が平坦又は上に凸である部分が広いと、オン電圧を低くできる。
【００５８】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５９】
１…半導体装置
１０…コレクタ領域、第１半導体領域
１５…バッファ層
２０…ドリフト領域、第２半導体領域
２５…キャリア蓄積層
３０…ベース領域、第３半導体領域
４０…エミッタ領域、第４半導体領域
５０…絶縁膜
５５…溝
６０…ゲート電極、制御電極
７０…層間絶縁膜
８０…コレクタ電極、第１の主電極
９０…エミッタ電極、第２の主電極
１００…チャネル領域
【図１】
2014154739.tif 000003
【図２】
2014154739.tif 000004
【図３】
2014154739.tif 000005
【図４】
2014154739.tif 000006
【図５】
2014154739.tif 000007
【図６】
2014154739.tif 000008
【図７】
2014154739.tif 000009
【図８】
2014154739.tif 000010
【図９】
2014154739.tif 000011
【図１０】
2014154739.tif 000012
【図１１】
2014154739.tif 000013
【図１２】
2014154739.tif 000014
【図１３】
2014154739.tif 000015
【図１４】
2014154739.tif 000016
【図１５】
2014154739.tif 000017
【図１６】
2014154739.tif 000018
【図１７】
2014154739.tif 000019
【図１８】
2014154739.tif 000020
【図１９】
2014154739.tif 000021
【手続補正書】
【提出日】平成26年2月4日(2014.2.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域上に配置された第１導電型の第３半導体領域と、
前記第３半導体領域上に互いに離間して配置された複数の第２導電型の第４半導体領域と、
前記第４半導体領域の上面から延伸して３μｍ以上且つ２０μｍ以下の溝幅で前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する複数の溝の内壁上に配置され、前記第３半導体領域の側面に対向する絶縁膜と、
前記溝の内部において前記絶縁膜上に配置された制御電極と、
前記第１半導体領域と電気的に接続する第１の主電極と、
前記第３半導体領域及び前記第４半導体領域と電気的に接続する第２の主電極と
を備え、前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であるＩＧＢＴを有することを特徴とする半導体装置。
【請求項２】
前記比が１以上且つ６以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記比が１．５以上且つ３以下であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記比が１．７以上且つ２以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の主電極が前記制御電極の上方に配置され、
前記制御電極と前記第２の主電極間に配置された層間絶縁膜を更に備え、
前記層間絶縁膜の少なくとも一部が、前記溝の内部に埋め込まれていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記層間絶縁膜の全体が前記溝の内部に埋め込まれていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記絶縁膜の前記溝の底面に配置された領域の厚みが、前記溝の側面に配置されて前記第３半導体領域に対向する領域の厚みよりも厚いことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
第１導電型の第１半導体領域と、
前記第１半導体領域上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域上に配置された第１導電型の第３半導体領域と、
前記第３半導体領域の上面の一部に互いに離間して配置された複数の第２導電型の第４半導体領域と、
前記第４半導体領域及び前記第３半導体領域の上面から延伸して３μｍ以上且つ２０μｍ以下の溝幅で前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する複数の溝の内壁上に配置され、前記第３半導体領域の側面に対向する絶縁膜と、
前記溝の内部において前記絶縁膜上に配置された制御電極と、
前記第１半導体領域と電気的に接続する第１の主電極と、
前記制御電極上に配置された層間絶縁膜と、
前記層間絶縁膜を介して前記制御電極の上方に、前記第３半導体領域上及び前記第４半導体領域上に配置され、前記第３半導体領域及び前記第４半導体領域と電気的に接続する第２の主電極と
を備え、前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面と同一平面レベルにおける前記溝の前記第２電極と対向する総面積の比が１以上であるＩＧＢＴを有することを特徴とする半導体装置。
【請求項９】
前記比が１以上且つ６以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記比が１．５以上且つ３以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記比が１．７以上且つ２以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記層間絶縁膜の少なくとも一部が、前記溝の内部に埋め込まれていることを特徴とする請求項８乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記層間絶縁膜の全体が前記溝の内部に埋め込まれていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記絶縁膜の前記溝の底面に配置された領域の厚みが、前記溝の側面に配置されて前記第３半導体領域に対向する領域の厚みよりも厚いことを特徴とする請求項８乃至１３のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の一態様によれば、（イ）第１導電型の第１半導体領域と、（ロ）第１半導体領域上に配置された第２導電型の第２半導体領域と、（ハ）第２半導体領域上に配置された第１導電型の第３半導体領域と、（ニ）第３半導体領域上に互いに離間して配置された複数の第２導電型の第４半導体領域と、（ホ）第４半導体領域の上面から延伸して３μｍ以上且つ２０μｍ以下の溝幅で第４半導体領域及び第３半導体領域を貫通して第２半導体領域まで達する複数の溝の内壁上に配置され、第３半導体領域の側面に対向する絶縁膜と、（ヘ）溝の内部において絶縁膜上に配置された制御電極と、（ト）第１半導体領域と電気的に接続する第１の主電極と、（チ）第３半導体領域及び第４半導体領域と電気的に接続する第２の主電極とを備え、第３半導体領域の第２の主電極に接する幅に対する溝の幅の比が１以上であるＩＧＢＴを有する半導体装置が提供される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の他の態様によれば、（イ）第１導電型の第１半導体領域と、（ロ）第１半導体領域上に配置された第２導電型の第２半導体領域と、（ハ）第２半導体領域上に配置された第１導電型の第３半導体領域と、（ニ）第３半導体領域の上面の一部に互いに離間して配置された複数の第２導電型の第４半導体領域と、（ホ）第４半導体領域及び第３半導体領域の上面から延伸して３μｍ以上且つ２０μｍ以下の溝幅で第４半導体領域及び第３半導体領域を貫通して第２半導体領域まで達する複数の溝の内壁上に配置され、第３半導体領域の側面に対向する絶縁膜と、（ヘ）溝の内部において絶縁膜上に配置された制御電極と、（ト）第１半導体領域と電気的に接続する第１の主電極と、（チ）制御電極上に配置された層間絶縁膜と、（リ）層間絶縁膜を介して制御電極の上方に、第３半導体領域上及び第４半導体領域上に配置され、第３半導体領域及び第４半導体領域と電気的に接続する第２の主電極とを備え、第３半導体領域の第２の主電極に接する領域の総面積に対する、第２半導体領域と第３半導体領域との界面と同一平面レベルにおける溝の第２電極と対向する総面積の比が１以上であるＩＧＢＴを有する半導体装置が提供される。
【手続補正書】
【提出日】平成26年5月26日(2014.5.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域上に配置された第１導電型の第３半導体領域と、
前記第３半導体領域上に互いに離間して配置された複数の第２導電型の第４半導体領域と、
前記第４半導体領域の上面から延伸して３μｍより大きく且つ２０μｍ以下の溝幅で前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する複数の溝の内壁上に配置され、前記第３半導体領域の側面に対向する絶縁膜と、
前記溝の内部において前記絶縁膜上に配置された制御電極と、
前記第１半導体領域と電気的に接続する第１の主電極と、
前記第３半導体領域及び前記第４半導体領域と電気的に接続する第２の主電極と
を備え、オン状態において前記第１半導体領域から前記第３半導体領域に向かって移動する正孔が前記溝の底部によって移動を妨げられて前記溝の底部近傍で前記第２半導体領域内に蓄積されるように前記溝が形成され、且つ、前記第３半導体領域の前記第２の主電極に接する幅に対する前記溝の幅の比が１以上であるＩＧＢＴを有することを特徴とする半導体装置。
【請求項２】
前記比が１以上且つ６以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記比が１．５以上且つ３以下であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記比が１．７以上且つ２以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の主電極が前記制御電極の上方に配置され、
前記制御電極と前記第２の主電極間に配置された層間絶縁膜を更に備え、
前記層間絶縁膜の少なくとも一部が、前記溝の内部に埋め込まれていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記層間絶縁膜の全体が前記溝の内部に埋め込まれていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記絶縁膜の前記溝の底面に配置された領域の厚みが、前記溝の側面に配置されて前記第３半導体領域に対向する領域の厚みよりも厚いことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
第１導電型の第１半導体領域と、
前記第１半導体領域上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域上に配置された第１導電型の第３半導体領域と、
前記第３半導体領域の上面の一部に互いに離間して配置された複数の第２導電型の第４半導体領域と、
前記第４半導体領域及び前記第３半導体領域の上面から延伸して３μｍより大きく且つ２０μｍ以下の溝幅で前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する複数の溝の内壁上に配置され、前記第３半導体領域の側面に対向する絶縁膜と、
前記溝の内部において前記絶縁膜上に配置された制御電極と、
前記第１半導体領域と電気的に接続する第１の主電極と、
前記制御電極上に配置された層間絶縁膜と、
前記層間絶縁膜を介して前記制御電極の上方に、前記第３半導体領域上及び前記第４半導体領域上に配置され、前記第３半導体領域及び前記第４半導体領域と電気的に接続する第２の主電極と
を備え、オン状態において前記第１半導体領域から前記第３半導体領域に向かって移動する正孔が前記溝の底部によって移動を妨げられて前記溝の底部近傍で前記第２半導体領域内に蓄積されるように前記溝が形成され、且つ、前記第３半導体領域の前記第２の主電極に接する領域の総面積に対する、前記第２半導体領域と前記第３半導体領域との界面と同一平面レベルにおける前記溝の前記第２電極と対向する総面積の比が１以上であるＩＧＢＴを有することを特徴とする半導体装置。
【請求項９】
前記比が１以上且つ６以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記比が１．５以上且つ３以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記比が１．７以上且つ２以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記層間絶縁膜の少なくとも一部が、前記溝の内部に埋め込まれていることを特徴とする請求項８乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記層間絶縁膜の全体が前記溝の内部に埋め込まれていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記絶縁膜の前記溝の底面に配置された領域の厚みが、前記溝の側面に配置されて前記第３半導体領域に対向する領域の厚みよりも厚いことを特徴とする請求項８乃至１３のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の一態様によれば、（イ）第１導電型の第１半導体領域と、（ロ）第１半導体領域上に配置された第２導電型の第２半導体領域と、（ハ）第２半導体領域上に配置された第１導電型の第３半導体領域と、（ニ）第３半導体領域上に互いに離間して配置された複数の第２導電型の第４半導体領域と、（ホ）第４半導体領域の上面から延伸して３μｍより大きく且つ２０μｍ以下の溝幅で第４半導体領域及び第３半導体領域を貫通して第２半導体領域まで達する複数の溝の内壁上に配置され、第３半導体領域の側面に対向する絶縁膜と、（ヘ）溝の内部において絶縁膜上に配置された制御電極と、（ト）第１半導体領域と電気的に接続する第１の主電極と、（チ）第３半導体領域及び第４半導体領域と電気的に接続する第２の主電極とを備え、オン状態において第１半導体領域から第３半導体領域に向かって移動する正孔が溝の底部によって移動を妨げられて溝の底部近傍で第２半導体領域内に蓄積されるように溝が形成され、且つ、第３半導体領域の第２の主電極に接する幅に対する溝の幅の比が１以上であるＩＧＢＴを有する半導体装置が提供される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の他の態様によれば、（イ）第１導電型の第１半導体領域と、（ロ）第１半導体領域上に配置された第２導電型の第２半導体領域と、（ハ）第２半導体領域上に配置された第１導電型の第３半導体領域と、（ニ）第３半導体領域の上面の一部に互いに離間して配置された複数の第２導電型の第４半導体領域と、（ホ）第４半導体領域及び第３半導体領域の上面から延伸して３μｍより大きく且つ２０μｍ以下の溝幅で第４半導体領域及び第３半導体領域を貫通して第２半導体領域まで達する複数の溝の内壁上に配置され、第３半導体領域の側面に対向する絶縁膜と、（ヘ）溝の内部において絶縁膜上に配置された制御電極と、（ト）第１半導体領域と電気的に接続する第１の主電極と、（チ）制御電極上に配置された層間絶縁膜と、（リ）層間絶縁膜を介して制御電極の上方に、第３半導体領域上及び第４半導体領域上に配置され、第３半導体領域及び第４半導体領域と電気的に接続する第２の主電極とを備え、オン状態において第１半導体領域から第３半導体領域に向かって移動する正孔が溝の底部によって移動を妨げられて溝の底部近傍で第２半導体領域内に蓄積されるように溝が形成され、且つ、第３半導体領域の第２の主電極に接する領域の総面積に対する、第２半導体領域と第３半導体領域との界面と同一平面レベルにおける溝の第２電極と対向する総面積の比が１以上であるＩＧＢＴを有する半導体装置が提供される。