(57)【要約】【課題】半導体装置の製造コストを下げる。【解決手段】半導体装置（４０、１＿１〜１＿ｎ、２＿１〜２＿ｎ）は、半導体基板に、第１外部端子（ＬＤＤ）と第２外部端子（ＧＮＤ）との間に設けられたパワートランジスタ（ＭＮ０）と、第１外部端子とパワートランジスタのゲート電極との間に設けられたクランプ回路（１４）と、パワートランジスタのゲート電極と第２外部端子との間に設けられた抵抗回路（１５）とを有する。半導体装置は更に、ソース電極及びバックゲート電極が第１外部端子に接続され、ドレイン電極がパワートランジスタのドレイン電極に接続されたＮチャネル型の第１ＭＩＳトランジスタ（ＭＮ１）と、そのゲート電極とソース電極との間に設けられた第１抵抗素子（Ｒ１）と、第１ＭＩＳトランジスタのゲート電極とドレイン電極との間に設けられた第２抵抗素子（Ｒ２）とを有する。【選択図】図３
2014003514.tif 000002
【特許請求の範囲】
【請求項１】
第１外部端子と、
第２外部端子と、
前記第１外部端子と前記第２外部端子との間に設けられたパワートランジスタと、
前記第１外部端子と前記パワートランジスタのゲート電極との間に設けられたクランプ回路と、
前記パワートランジスタのゲート電極と前記第２外部端子との間に設けられた抵抗回路と、
ソース電極及びバックゲート電極が前記第１外部端子に接続され、ドレイン電極が前記パワートランジスタのドレイン電極に接続されたＮチャネル型の第１ＭＩＳトランジスタと、
前記第１ＭＩＳトランジスタのゲート電極とソース電極との間に設けられた第１抵抗素子と、
前記第１ＭＩＳトランジスタのゲート電極とドレイン電極との間に設けられた第２抵抗素子と、が半導体基板に形成された半導体装置。
【請求項２】
前記半導体基板はバルク構造の半導体基板であって、
前記クランプ回路は、
ドレイン電極が前記第１端子に接続され、ソース電極、バックゲート電極、及びゲート電極が共通接続されるＰチャネル型の第２ＭＩＳトランジスタと、
前記第２ＭＩＳトランジスタのソース電極と前記パワートランジスタのゲート電極との間に直列接続される複数の第１ダイオードと、を有する請求項１に記載の半導体装置。
【請求項３】
前記パワートランジスタがオンするタイミングに同期して、前記第１ＭＩＳトランジスタのゲート電極と前記第１抵抗素子とが接続される第１ノードに電流を供給する電流源回路を更に有する請求項２記載の半導体装置。
【請求項４】
前記第１ＭＩＳトランジスタのゲート電極とドレイン電極との間に設けられ、前記第２抵抗素子に直列に接続される第２ダイオードを有し、
前記第２ダイオードは、アノードが前記第１ＭＩＳトランジスタのドレイン電極側に接続される請求項３に記載の半導体装置。
【請求項５】
電源電圧の供給を受ける第３外部端子と、
前記第３外部端子に供給された電源電圧を前記電流源回路に供給する信号経路と、を更に有し、
前記信号経路は、アノードが前記第３外部端子側に接続された第３ダイオードを含む請求項３に記載の半導体装置。
【請求項６】
前記電流源回路は、
定電流を生成する定電流回路と、
前記信号経路からの給電により動作可能とされ、入力した電流に基づいて生成したミラー電流を前記第１ノードに出力するカレントミラー回路と、
前記定電流回路によって生成された電流の前記カレントミラー回路に対する供給と停止を制御するスイッチ素子と、を有する請求項５に記載の半導体装置。
【請求項７】
前記カレントミラー回路は、カスコード接続されたトランジスタを含んで構成される請求項６に記載の半導体装置。
【請求項８】
前記複数の第１ダイオードは、ツェナーダイオードを含む請求項２記載の半導体装置。
【請求項９】
前記パワートランジスタのオン・オフを指示するゲート制御信号に応じて、前記パワートランジスタのゲート電極に前記パワートランジスタを駆動するための駆動電圧を出力する駆動電圧生成部を更に有する、請求項１に記載の半導体装置。
【請求項１０】
前記第１外部端子の入力された信号を受信する受信部と、
前記受信部によって受信された信号を入力するとともに、前記ゲート制御信号を生成する制御部とを更に有する請求項９に記載の半導体装置。
【請求項１１】
通信を行うための信号線と、
電源電圧と前記信号線との間に設けられたプルアップ抵抗と、
複数の請求項１０に記載の半導体装置と、を有し、
前記半導体装置の夫々は、前記第１外部端子が前記信号線に共通に接続される通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び通信システムに関し、例えば出力段に高耐圧のトランジスタを備える半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
リレーやモータ等の負荷を大電流で駆動するための負荷駆動回路として、ローサイドドライバ回路がある。例えば、ローサイドドライバ回路は、出力端子とグラウンド端子との間に設けられたパワートランジスタから成り、パワートランジスタのオン・オフを制御することで負荷を駆動する。近年、車載用のＥＣＵ（Ｅｌｅｃｔｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）間の通信を行うためのＬＩＮ（Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｎｅｔｗｏｒｋ）やＫ−Ｌｉｎｅなどの通信システムにおいて、ＥＣＵの出力端子に接続される信号線（バス）を駆動するドライバ回路として、ローサイドドライバ回路が用いられている。例えば、ＬＩＮの通信システムでは、夫々のＥＣＵにおけるローサイドドライバの出力端子が１本のバスに共通接続され、バスはプルアップ抵抗を介してバッテリと接続される。各ＥＣＵは、バスの電圧を受信回路で受けることで信号の受信を行うとともに、ローサイドドライバ回路の出力段のパワートランジスタをオン・オフさせることで信号の送信を行う。
【０００３】
ＬＩＮ等の通信システムに適用されるローサイドドライバ回路は、バッテリ電圧（１８Ｖ〜２４Ｖ程度）を超える正の電圧を発生させるようなＥＳＤが出力端子に発生した場合、ローサイドドライバ回路が破壊されないように保護しなければならない。そこで、ローサイドドライバ回路は、特許文献１及び２に開示されているように、端子電圧が設定したクランプ電圧以上になると出力端子に接続されたパワートランジスタを活性化させて電流を吸収させる動作（以下、アクティブクランプ動作と称する。）を行うための機構を備えることで、出力端子の正方向の電圧の上昇を抑えていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３５０６７号公報
【特許文献２】特開２００１−４４２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ローサイドドライバ回路は、正の高電圧の印加のみならず、負の高電圧の印加に対しても保護する必要がある。例えば、ＬＩＮ等の通信システムに適用されるローサイドドライバ回路は、負の電圧を発生させるようなＥＳＤが発生した場合やバッテリが逆接続された場合にも保護が必要となる。特許文献１や特許文献２に記載された回路構成のローサイドドライバ回路であれば、出力端子に負の電圧が印加されたとしても、出力段のパワートランジスタのボディダイオードを介してグラウンド端子から出力端子に電流が流れるため、出力端子における負電圧の増大を抑えることができる。しかしながら、ローサイドドライバ回路を適用するシステムによっては、所定の大きさを超える負電圧が印加されたら電流を流し始めるような特性が要求される場合がある。例えば、ＬＩＮの通信システムに適用されるローサイドドライバ回路は、バッテリの逆接続による破壊を防止するため、−１８Ｖ程度から電流が流れ始める特性が要求される。そのため、このようなシステムに適用されるローサイドドライバ回路では、負電圧の印加時にパワートランジスタのボディダイオードを介して出力端子に電流が流れないようにパワートランジスタのドレイン電極と出力端子の間に逆流防止のダイオードを設け、且つ所定の大きさを超える負電圧が印加されたら電流を流し始めるＥＳＤ保護回路を出力端子とグラウンド端子の間に別途設けていた。その結果、回路規模の増大を招いていた。
【０００６】
また、ローサイドドライバ回路をバルクプロセスで製造した場合、負電圧の印加時に回路素子と基板（サブストレート）との間に形成された寄生ダイオードの不所望な動作により、所望の特性が得られなかったり、十分なＥＳＤ耐量が得られなかったりする問題があった。そのため、ローサイドドライバ回路の多くはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）プロセスにより製造され、チップコストの増大を招いていた。
【０００７】
そこで、本願発明者は、高耐圧が要求される半導体装置において、低コスト化のための新たな技術が必要であると考えた。
【０００８】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、本半導体装置は、半導体基板に、第１外部端子と第２外部端子との間に設けられたパワートランジスタと、前記第１外部端子と前記パワートランジスタのゲート電極との間に設けられたクランプ回路と、前記パワートランジスタのゲート電極と前記第２外部端子との間に設けられた抵抗回路とを有する。本半導体装置は更に、ソース電極及びバックゲート電極が第１外部端子に接続され、ドレイン電極がパワートランジスタのドレイン電極に接続されたＮチャネル型の第１ＭＩＳトランジスタと、第１ＭＩＳトランジスタのゲート電極とソース電極との間に設けられた第１抵抗素子と、第１ＭＩＳトランジスタのゲート電極とドレイン電極との間に設けられた第２抵抗素子と、を有する。
【発明の効果】
【００１１】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、本半導体装置によれば、製造コストを下げることができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本願の代表的な実施の形態に係る半導体装置を例示するブロック図である。
【図２】図２は、本願の一実施の形態に係る通信システムを例示するブロック図である。
【図３】図３は、実施の形態１に係るＥＣＵ１＿１の内部構成を例示するブロック図である。
【図４】図４は、ローサイドドライバ回路１０における入出力端子ＬＤＤのＩ−Ｖ特性を例示する説明図である。
【図５】図５は、比較例としてのローサイドドライバ回路３０を例示するブロック図である。
【図６】図６は、実施の形態２に係るローサイドドライバ回路２０の内部構成を例示するブロック図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕（逆流防止ダイオードと負電圧に対するアクティブクランプ回路を構成するトランジスタとを兼用するローサイドドライバ回路）
図１に示されるように、本願の代表的な実施の形態に係る半導体装置（４０、１＿１〜１＿ｎ、２＿１〜２＿ｎ）は、半導体基板に形成された、第１外部端子（ＬＤＤ）と、第２外部端子（ＧＮＤ）と、第１外部端子と第２外部端子との間に設けられたパワートランジスタ（ＭＮ０）と、第１外部端子とパワートランジスタのゲート電極との間に設けられたクランプ回路（１４）とを有する。本半導体装置は更に、半導体基板に形成された、前記パワートランジスタのゲート電極と前記第２外部端子との間に設けられた抵抗回路（１５）と、ソース電極及びバックゲート電極が前記第１外部端子に接続されドレイン電極が前記パワートランジスタのドレイン電極に接続されたＮチャネル型の第１ＭＩＳトランジスタ（ＭＮ１）と、を有する。本半導体装置は更に、半導体基板に形成された、前記第１ＭＩＳトランジスタのゲート電極とソース電極との間に設けられた第１抵抗素子（Ｒ１）と、前記第１ＭＩＳトランジスタのゲート電極とドレイン電極との間に設けられた第２抵抗素子（Ｒ２）とを有する。
【００１６】
項１の半導体装置は、第１外部端子に正電圧が印加された場合、パワートランジスタをオンさせることで、第１外部端子から第２外部端子に向かって第１ＭＩＳトランジスタのドレイン・ソース間のボディダイオードを介して電流を流すことができる。また、パワートランジスタがオフ状態であるときに第１外部端子に負電圧が印加された場合、印加された負電圧が所定の大きさを超えると第１ＭＩＳトランジスタがオンする。これにより、第２外部端子から第１外部端子に向かって第１ＭＩＳトランジスタのドレイン・ソース間を介して電流を流すことができる。第１ＭＩＳトランジスタをオンさせる負電圧の大きさは、第１抵抗素子と第２抵抗素子の抵抗比によって容易に変更することができる。したがって、項１の半導体装置によれば、所望の大きさの負電圧が印加されたら電圧の増大を抑える機能を、より小さな回路規模で実現することができ、チップコストの低減に資する。
【００１７】
〔２〕（バルクプロセス＋ＰＭＯＳボディダイオードによる逆流防止）
項１の半導体装置（１＿１〜１＿ｎ、２＿１〜２＿ｎ）において、前記半導体基板はバルク構造の半導体基板である。また、前記クランプ回路は、ドレイン電極が前記第１端子に接続され、ソース電極、バックゲート電極、及びゲート電極が共通接続されるＰチャネル型の第２ＭＩＳトランジスタ（ＭＰ５）と、前記第２ＭＩＳトランジスタのソース電極と前記パワートランジスタのゲート電極との間に直列接続される複数の第１ダイオード（ＺＤ１１〜ＺＤ１ｍ、Ｄ２）と、を有する。
【００１８】
これによれば、ＳＯＩプロセスによって製造する場合に比べて、製造コストの低減を図ることができる。また、半導体装置をバルクプロセスで製造した場合であっても、対基板（サブストレート）間の寄生ダイオードがオンすることによる第１外部端子への不所望な電流の逆流を防止することができ、所望の特性や十分なＥＳＤ耐量を実現することができる。例えば、第１外部端子と第１ダイオードとの間に逆流防止用のダイオードとして第２ＭＩＳダイオードのボディダイオードを用いるから、第１クランプ回路から基板との間に形成された寄生ダイオードを介して第１外部端子に電流が流れることを防止することができる。同様に、第１外部端子とパワートランジスタのドレイン電極との間に逆流防止用のダイオードとして第１ＭＩＳダイオードのボディダイオードを用いるから、基板（サブストレート）との間に形成された寄生ダイオードを介して第１外部端子に電流が流れることを防止することができる。
【００１９】
〔３〕（電流源回路（実施の形態２））
項１又は２の半導体装置（２＿１〜２＿ｎ）において、前記パワートランジスタがオンするタイミングに同期して、前記第１ＭＩＳトランジスタのゲート電極と前記第１抵抗素子とが接続される第１ノード（ＮＤ１）に電流を供給する電流源回路（２１）を更に有する。
【００２０】
パワートランジスタをオンさせたときに前記電流源回路から第１ノードに電流を入力することで、前記第１抵抗素子に電流が流れ込む。これにより、第１ＭＩＳトランジスタのゲート・ソース間に電圧が発生し、第１ＭＩＳトランジスタをオンさせることができる。すなわち、パワートランジスタをオンさせたときに、第１ＭＩＳトランジスタのドレイン・ソース間のボディダイオードのみならず第１ＭＩＳトランジスタのドレイン・ソース間にも電流を流すことができるので、第１外部端子とパワートランジスタのドレイン電極との間の抵抗成分を小さくすることができる。これによれば、例えば、本半導体装置を車載用のＬＩＮ等の通信システムに適用した場合、バスの信号レベルをロー（Ｌｏｗ）レベルにしたときのノーズマージンを向上させることができる。
【００２１】
〔４〕（抵抗Ｒ２に直列にダイオードを接続）
項１乃至３の何れかの半導体装置（１＿１〜１＿ｎ、２＿１〜２＿ｎ）は、前記第１ＭＩＳトランジスタのゲート電極とドレイン電極との間に設けられ前記第２抵抗素子に直列に接続される第２ダイオード（Ｄ０）を有する。前記第２ダイオードは、アノードが前記第１ＭＩＳトランジスタのドレイン電極側に接続される。
【００２２】
これによれば、パワートランジスタをオンさせたときに第１外部端子から第１抵抗素子及び第２抵抗素子を介して電流が流れることを防止することができる。これにより、第１抵抗素子及び第２抵抗素子に必要な許容電流量を抑えることができる。また、前記電流源回路から出力された電流が、第２抵抗素子を介してパワートランジスタに流れることを防止することができるから、第１ＭＩＳトランジスタがオンするのに十分な電圧降下を第１抵抗素子に発生させることが容易となる。
【００２３】
〔５〕（電源端子への逆流防止用ダイオード）
項３又は４の半導体装置（２＿１〜２＿ｎ）において、電源電圧の供給を受ける第３外部端子（ＶＩＮ）と、前記第３外部端子に供給された電源電圧を前記電流源回路に供給する信号経路と、を更に有する。前記信号経路は、アノードが前記第３外部端子側に接続された第３ダイオード（Ｄ１）を含む。
【００２４】
これによれば、例えば第１外部端子又は第２外部端子に正のＥＳＤが印加された場合に、第３外部端子に向かって前記電流源回路を介して電流が逆流することを防止することができる。
【００２５】
〔６〕（電流源回路の具体例）
項３乃至５の何れかの半導体装置において、前記電流源回路は、定電流を生成する定電流回路（Ｉ１）と、前記信号経路からの給電により動作可能とされ入力した電流に基づいて生成したミラー電流を前記第１ノードに出力するカレントミラー回路（２１０）と、を有する。また、半導体装置は、前記定電流回路によって生成された電流の前記カレントミラー回路に対する供給と停止を制御するスイッチ素子（２１１）と、を有する。
【００２６】
これによれば、前記パワートランジスタがオンするタイミングに同期して前記第１ノードに電流を供給する機能を容易に実現することができる。
【００２７】
〔７〕（カスコードカレントミラー）
項６の半導体装置において、前記カレントミラー回路は、カスコード接続されたトランジスタ（ＭＰ３、ＭＰ４）を含んで構成される。
【００２８】
これによれば、前記第１ノードに供給する電流の精度を向上させることができる。
【００２９】
〔８〕（ツェナーダイオード）
項２乃至７の何れかの半導体装置において、前記複数の第１ダイオードは、ツェナーダイオード（ＺＤ１１〜ＺＤ１ｍ）を含む。
【００３０】
これによれば、容易にクランプ電圧を発生させることができる。
【００３１】
〔９〕（プリドライバ）
項１乃至８の何れかの半導体装置（１＿１〜１＿ｎ、２＿１〜２＿ｎ）は、前記パワートランジスタのオン・オフを指示するゲート制御信号（ＴＸＤ）に応じて、前記パワートランジスタのゲート電極に前記パワートランジスタを駆動するための駆動電圧を出力する駆動電圧生成部（１２）を更に有する。
【００３２】
〔１０〕（受信部＋コントローラ）
項９の半導体装置は、前記第１外部端子の入力された信号を受信する受信部（１３）と、前記受信部によって受信された信号を入力するとともに、前記ゲート制御信号を生成する制御部（１１）とを更に有する。
【００３３】
〔１１〕（通信システム）
本願の代表的な実施の形態に係る通信システム（Ｕ１、Ｕ２）は、通信を行うための信号線（２）と、電源電圧（ＶＢＡＴ）と前記信号線との間に設けられたプルアップ抵抗（ＲＬ）と、複数の項１乃至１０の何れかに記載の半導体装置（１＿１〜１＿ｎ、２＿１〜２＿ｎ）と、を有する。前記半導体装置の夫々は、前記第１外部端子が前記信号線に共通に接続される。
【００３４】
これによれば、通信システム全体としてのコストの低下を図ることが可能となる。
【００３５】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３６】
≪実施の形態１≫
図２は、本願の一実施の形態に係る通信システムを例示するブロック図である。
【００３７】
同図に示される通信システムＵ１は、例えば自動車の制御システムの一部であって、複数のＥＣＵ（Ｅｌｅｃｔｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）間の通信を行うためのＬＩＮ（Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｎｅｔｗｏｒｋ）を構成する。通信システムＵ１は、例えば、マスタであるＥＣＵ１＿１と、スレーブである複数のＥＣＵ１＿２〜１＿ｎ（ｎは２以上の整数）と、信号線（バス）２と、及びプルアップ抵抗ＲＬと、から構成される。スレーブとなるＥＣＵは、例えば、エアバック制御用のＥＣＵ１＿３やボディ制御用のＥＣＵ１＿４、１＿５等を含む。通信システムＵ１では、例えば、ＥＣＵ１＿１〜１＿ｎの夫々が１本の信号線（バス）２と共通に接続され、バス２はプルアップ抵抗ＲＬを介してバッテリＶＢＡＴ（以下、参照符号ＶＢＡＴはバッテリから出力されるバッテリ電圧をも表すものする。）と接続される。各ＥＣＵ１＿１〜１＿ｎは、バス２に接続される夫々の入出力端子（例えば入出力端子ＬＤＤ）を介して信号（データ）の送信と受信を相互に行う。
【００３８】
図３に、ＥＣＵ１＿１の内部構成を例示する。ＥＣＵ１＿１〜１＿ｎの夫々は、バス２を介してＥＣＵ１＿１〜１＿ｎ相互間で信号（データ）を送受信するための機能部を備える。特に制限されないが、ＥＣＵ１＿１〜１＿ｎにおける当該機能部は同一の回路構成であるため、代表的にＥＣＵ１＿１について詳細に説明する。なお、ＥＣＵ１＿１〜１＿ｎは、その他の機能部として、各ＥＣＵ特有の機能を実現するための回路部を備えるが、同図では図示されず、信号を送受信するための機能部のみが図示されている。
【００３９】
ＥＣＵ１＿１は、例えば、制御部（ＣＮＴ）１１とローサイドドライバ回路（ＬＯＷ＿ＤＲＶ）１０とを含んで構成された半導体装置である。制御部１１とローサイドドライバ回路１０とは、特に制限されないが、別個の半導体チップで構成される。例えば、制御部１１は、例えば公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路である。制御部１１は、例えばマイクロコントローラであって、ローサイドドライバ回路１０によるデータの送受信を制御する。
【００４０】
ローサイドドライバ回路１０は、例えば、ＢｉＣ−ＤＭＯＳプロセス等の高耐圧技術であって公知のＰＮ接合分離を用いたバルクプロセスの製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体集積回路である。ローサイドドライバ回路１０を構成する各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。本実施の形態において、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、各トランジスタはＭＯＳトランジスタであるものとして説明するが、厳密にそれに限定されるものではない。
【００４１】
具体的に、ローサイドドライバ回路１０は、データを受信する受信部１３と、データを送信する送信部と、入出力端子ＬＤＤと、グランウンド端子ＧＮＤと、を含んで構成される。
【００４２】
入出力端子ＬＤＤは、バス２と接続され、プルアップ抵抗ＲＬを介してバッテリ電圧ＶＢＡＴが供給される外部接続端子である。特に制限されないが、バッテリ電圧ＶＢＡＴは、例えば最大で１８〜２４Ｖ程度の電圧である。グラウンド端子ＧＮＤは、グラウンド電圧の供給を受ける外部接続端子である。
【００４３】
受信部（ＲＣＶＲ）１３は、入出力端子ＬＤＤに供給された信号（データ）を入力し、制御部１１に与える。具体的には、受信部１３は、入出力端子ＬＤＤの信号レベルに応じて２値データを生成し、制御部１１に与える。
【００４４】
データを送信する送信部は、例えば、出力段のパワートランジスタＭＮ０と、クランプ回路１４と、プルダウン回路１５と、負電圧制御回路１６と、プリドライバ回路（ＰＲＥ＿ＤＲＶ）１２と、から構成される。
【００４５】
出力段のパワートランジスタＭＮ０は、高耐圧のトランジスタであって、例えばＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）トランジスタである。パワートランジスタＭＮ０のソース電極はグラウンド端子ＧＮＤに接続され、ドレイン電極は負電圧制御回路１６に接続され、ゲート電極はプリドライバ回路１２の出力端子に接続される。プリドライバ回路１２は、制御部１１から出力された制御信号ＴＸＤに基づいて生成した駆動電圧をパワートランジスタＭＮ０のゲート電極に供給することで、パワートランジスタＭＮ０のオン・オフを制御する。例えば、プリドライバ回路１２は、ロー（Ｌｏｗ）レベルの制御信号ＴＸＤを入力したらパワートランジスタＭＮ０をオンさせる駆動電圧を出力し、ハイ（Ｈｉｇｈ）レベルの制御信号ＴＸＤが供給されたらパワートランジスタＭＮ０をオフさせる駆動電圧を出力する。これにより、入出力端子ＬＤＤを介したバス２へのデータの送信を実現する。
【００４６】
プルダウン回路１５は、パワートランジスタＭＮ０のゲート・ソース間に接続され、ゲート電極の電荷を放電する機能を備える。プルダウン回路１５は、例えば、抵抗素子ＲＧから構成され、ローサイドドライバ回路１０に電源や制御信号ＴＸＤが供給されていない状態でも、パワートランジスタＭＮ０を静的にオフさせる。
【００４７】
クランプ回路１４は、パワートランジスタＭＮ０のドレイン・ゲート間の電圧をクランプする。クランプ回路１４は、例えば、直列接続された複数のツェナーダイオードＺＤ１１〜ＺＤ１ｍ（ｍは２以上の整数）と、ダイオードＤ２と、トランジスタＭＰ５とから構成される。トランジスタＭＰ５は、例えば、高耐圧のＰチャネル型のＭＯＳトランジスタであり、ドレイン電極が入出力端子ＬＤＤに接続され、ゲート電極、ソース電極、及びバックゲート電極が共通にツェナーダイオードＺＤ１１のカソードに接続される。これにより、トランジスタＭＰ５のボディダイオードＤＰ２のアノード側が入出力端子ＬＤＤに接続される。ツェナーダイオードＺＤ１１〜ＺＤ１ｍの夫々は、同一の向きに直列接続される。ツェナーダイオードＺＤ１１のカソードは、トランジスタＭＰ５のソース電極（ゲート電極、バックゲート電極）に接続され、ツェナーダイオードＺＤ１ｍのアノードはダイオードＤ２のアノードに接続される。ツェナーダイオードＺＤ１１〜ＺＤ１ｍの１個分のツェナー電圧は、例えば６Ｖである。ダイオードＤ２は、例えばＰＮダイオードであり、その順電圧はツェナーダイオードＺＤ１１〜ＺＤ１ｍの１個分のツェナー電圧よりも小さい。ダイオードＤ２のカソードは、パワートランジスタＭＮ０のゲート電極及び抵抗素子ＲＧに接続される。
【００４８】
クランプ回路１４により、入出力端子ＬＤＤに印加された正電圧に応じてパワートランジスタＭＮ０を活性化させて電流を吸収させるアクティブクランプ動作を開始する電圧（クランプ電圧）が決定される。具体的には、クランプ電圧は、ツェナーダイオードＺＤ１１〜ＺＤ１ｍのｍ個分のツェナー電圧と、ダイオードＤ２の順電圧と、ボディダイオードＤＰ２の順電圧との合計電圧によって決定される。例えば直列接続されるツェナーダイオードＺＤ１１〜ＺＤ１ｍの個数やダイオードＤ２の個数等を変えることで、クランプ電圧の大きさを調整することが可能である。特に制限されないが、本実施の形態では、クランプ電圧を５０Ｖに設定した場合が例示される。例えば、入出力端子ＬＤＤの電圧が５０Ｖを超えると、入出力端子ＬＤＤからボディダイオードＤＰ２、ツェナーダイオードＺＤ１１〜ＺＤ１ｍ、及びダイオードＤ２を介して抵抗素子ＲＧに電流が流れ込むことにより、パワートランジスタＭＮ０のゲート電圧が上昇してパワートランジスタＭＮ０がオンするアクティブクランプ動作が開始される。
【００４９】
負電圧制御回路１６は、所定の大きさを超える負電圧が入出力端子ＬＤＤに印加されたら、ＭＯＳトランジスタをオンさせるアクティブクランプ動作を行うことにより、負電圧の上昇を抑える。負電圧制御回路１６は、例えば、トランジスタＭＮ１と、抵抗素子Ｒ１、Ｒ２と、ダイオードＤ０とから構成される。トランジスタＭＮ１は、例えば高耐圧のＮチャネル型のＭＯＳトランジスタであり、ソース電極及びバックゲート電極が入出力端子ＬＤＤに接続され、ドレイン電極がパワートランジスタＭＮ０のドレイン電極に接続される。これにより、トランジスタＭＮ１のボディダイオードＤＰ１のアノードが入出力端子ＬＤＤ側に接続され、カソードがパワートランジスタＭＮ０のドレイン側に接続される。抵抗素子Ｒ１は、一端がトランジスタＭＮ１のソース電極に接続され、他端がトランジスタＭＮ１のゲート電極に接続される。抵抗素子Ｒ２は、トランジスタＭＮ１のゲート電極とドレイン電極との間に接続される。具体的には、抵抗素子Ｒ２の一端がトランジスタＭＮ１のゲート電極に接続され、他端がダイオードＤ０のカソードに接続される。ダイオードＤ０は、アノードがパワートランジスタＭＮ０のドレイン電極及びトランジスタＭＮ１のドレイン電極に接続される。ダイオードＤ２は、例えばＰＮダイオードである。
【００５０】
次にローサイドドライバ回路１０の動作について詳細に説明する。
【００５１】
データの受信を行う場合、ローサイドドライバ回路１０は以下のように動作する。この場合、制御部１１はハイレベルの制御信号ＴＸＤを出力する。これにより、ローサイドドライバ回路１０におけるプリドライバ回路１２は、パワートランジスタＭＮ０をオフさせる。受信部１３は、入出力端子ＬＤＤの電圧レベルに基づいて２値データを生成し、制御部１１に与える。
【００５２】
データの送信を行う場合、ローサイドドライバ回路１０は以下のように動作する。この場合、制御部１１は送信するデータに応じて制御信号ＴＸＤの信号レベルを切り替えて出力する。ローサイドドライバ回路１０におけるプリドライバ回路１２は、制御信号ＴＸＤの信号レベル（ハイレベル又はローレベル）に応じてパワートランジスタＭＮ０をオン・オフさせることにより、入出力端子ＬＤＤの電圧レベルを２値化し、バス２上にデータを送信する。例えば、パワートランジスタＭＮ０がオフしている場合、ボディダイオードＤＰ０も逆バイアスであるため電流は流れない。これにより、入出力端子ＬＤＤの電圧レベルはハイレベルとなる。また、パワートランジスタＭＮ０がオンしている場合、バッテリＶＢＡＴから、プルアップ抵抗ＲＬ、バス２、入出力端子ＬＤＤ、トランジスタＭＮ１のボディダイオードＤＰ１を介して、パワートランジスタＭＮ０に電流が流れる。これにより、入出力端子ＬＤＤの電圧レベルはローレベルとなる。このとき、ダイオードＤ０が逆バイアスとなるため、抵抗素子Ｒ１、Ｒ２には電流が流れない。これにより、抵抗素子Ｒ１、Ｒ２に必要な許容電流量を抑えることができる。また、トランジスタＭＮ１もオフ状態とされる。
【００５３】
入出力端子ＬＤＤに正のＥＳＤが印加された場合、ローサイドドライバ回路１０は以下のように動作する。入出力端子ＬＤＤの電圧がクランプ電圧（５０Ｖ）を超えると、入出力端子ＬＤＤからボディダイオードＤＰ２、ツェナーダイオードＺＤ１１〜ＺＤ１ｍ、及びダイオードＤ２を介して抵抗素子ＲＧに電流が流れ、パワートランジスタＭＮ０のゲート電圧が上昇する。そして、ゲート電圧がパワートランジスタＭＮ０のスレッショルド電圧を超えると、パワートランジスタＭＮ０がオンし、入出力端子ＬＤＤから、寄生ダイオードＤＰ１、パワートランジスタＭＮ０、及びグラウンド端子ＧＮＤを介してグラウンドノードに電流が流れる。これにより、入出力端子ＬＤＤの電圧上昇が抑えられる。その後は、電流の増加に応じてパワートランジスタＭＮ０のドレイン・ソース間電圧が上昇し、破壊耐圧に達するまで電流の吸収が行われる。
【００５４】
バッテリの逆接続や負のＥＳＤ等により入出力端子ＬＤＤに負電圧が印加された場合、以下のように動作する。この場合、トランジスタＭＮ１のボディダイオードＤＰ１が逆バイアスとなるため、グラウンド端子ＧＮＤからボディダイオードＤＰ１を介して入出力端子ＬＤＤに電流は流れない。パワートランジスタＭＮ０のボディダイオードＤＰ０の順電圧とダイオードＤ０の順電圧の合計電圧を超える負電圧が入出力端子ＬＤＤに印加されると、グラウンド端子ＧＮＤからボディダイオードＤＰ０、ダイオードＤ０、及び抵抗素子Ｒ１、Ｒ２を介して入出力端子ＬＤＤに電流が流れる。そして、入出力端子ＬＤＤの負電圧が更に増加すると、抵抗素子Ｒ１、Ｒ２に流れる電流が増加し、トランジスタＭＮ１のゲート・ソース間の電圧（抵抗素子Ｒ１の両端の電圧）が増加する。そして、トランジスタＭＮ１のゲート・ソース間の電圧がトランジスタＭＮ１のスレッショルド電圧を超えると、トランジスタＭＮ１がオンする。これにより、グラウンド端子ＧＮＤから、パワートランジスタＭＮ０のボディダイオードＤＰ０とトランジスタＭＮ１のドレイン・ソース間を介して入出力端子ＬＤＤに電流を流すことができ、負電圧の上昇を抑えることができる。トランジスタＭＮ１がオンする入出力端子ＬＤＤの負電圧の大きさは、パワートランジスタＭＮ０のボディダイオードＤＰ０の順電圧と、ダイオードＤ０の順電圧と、抵抗素子Ｒ１、Ｒ２の抵抗値とによって決定される。特に、抵抗素子Ｒ１、Ｒ２の抵抗比を調整することで、パワートランジスタＭＮ０がオンする負電圧の大きさを容易に調整することができる。特に制限されないが、本実施の形態では、−１８Ｖの負電圧が印加されたらトランジスタＭＮ１がオンするように、抵抗素子Ｒ１、Ｒ２の抵抗比が調整される。
【００５５】
図４に、ローサイドドライバ回路１０における入出力端子ＬＤＤのＩ−Ｖ特性を例示する。同図において、縦軸は入出力端子ＬＤＤに入力される電流Ｉｏｕｔを表し、横軸はグラウンド端子ＧＮＤに対する入出力端子ＬＤＤの電圧Ｖｏｕｔを表している。同図には、制御信号ＴＸＤがハイレベル（パワートランジスタＭＮ０がオフ状態）のときのＩｏｕｔ−Ｖｏｕｔ特性５００が例示されている。
【００５６】
参照符号５００に示されるように、電圧Ｖｏｕｔが０Ｖからクランプ電圧（５０Ｖ）までの範囲では、パワートランジスタＭＮ０がオフしているため電流Ｉｏｕｔは流れない。電圧Ｖｏｕｔがクランプ電圧（５０Ｖ）を超えると、アクティブクランプ動作が開始されることで電流Ｉｏｕｔが流れ始め、電圧Ｖｏｕｔの上昇が抑えられる。また、参照符号５００に示されるように、入出力端子ＬＤＤに０Ｖから−１８Ｖまでの範囲の負電圧が印加された場合、トランジスタＭＮ１のボディダイオードＤＰ１が逆バイアスとなるため電流Ｉｏｕｔは流れない。電圧Ｖｏｕｔが−１８Ｖになると、トランジスタＭＮ１によるアクティブクランプ動作が開始されることで、グラウンド端子ＧＮＤから、パワートランジスタＭＮ０のボディダイオードＤＰ０及びトランジスタＭＮ１を介して入出力端子ＬＤＤに電流Ｉｏｕｔ（負の電流）が流れ始め、負電圧の増大が抑えられる。
【００５７】
以上のように、ローサイドドライバ回路１０は、入出力端子ＬＤＤに対する正の高電圧の印加に対しては、パワートランジスタＭＮ０によるアクティブクランプ動作によって電圧上昇を抑えることができる。また、入出力端子ＬＤＤに対する負の電圧の印加に対しては、負電圧制御回路１６によるアクティブクランプ動作によって所望の大きさの負電圧が印加されたら電流を流し始める特性を実現することで、負電圧の増大を抑えることができる。
【００５８】
ここで、比較例として、負電圧印加時のボディダイオードＤ０を介した電流の逆流防止と、負電圧に対するＥＳＤ保護を別個の回路で実現した場合のローサイドドライバ回路３０を図５に例示する。
【００５９】
同図に示されるように、ローサイドドライバ回路３０は、入出力端子ＬＤＤとパワートランジスタＭＮ０のドレイン電極との間にＰＮダイオードＤ１を備えることで、負電圧印加時のパワートランジスタＭＮ０のボディダイオードＤＰ０を介した電流の逆流を防止する。また、ＥＳＤ保護回路３１を入出力端子ＬＤＤとグラウンド端子ＧＮＤとの間に接続することで、負電圧に対するＥＳＤ保護を実現する。図５に示されるように、逆流防止用のダイオードＤ１とＥＳＤ保護回路３１とを別個に構成することでローサイドドライバ回路３０の回路規模が大きくなる。他方、本実施の形態に係るローサイドドライバ回路１０によれば、抵抗素子Ｒ１、Ｒ２を用いてトランジスタＭＮ１によるアクティブクランプ動作を実現するとともに、トランジスタＭＮ１のボディダイオードＤＰ１を逆流防止用のダイオードとして用いるから、回路規模をより小さくすることができる。
【００６０】
また、図５に示されるローサイドドライバ回路３０を、ＰＮ接合分離を用いたバルクプロセス技術によるバルク基板に形成した場合、各回路素子は、寄生ダイオードを介して基板（サブストレート）ＳＵＢと接続される。例えば、図５に示されるように、ダイオードＤ３のアノード側と基板間に寄生ダイオードＤＰＸ３が存在し、ダイオードＤ１のアノード側と基板間に寄生ダイオードＤＰＸ１が存在し、ダイオードＤ４のアノード側と基板間に寄生ダイオードＤＰＸ４が存在する。これらの寄生ダイオードが存在することで、ローサイドドライバ回路３０のＩｏｕｔ−Ｖｏｕｔ特性が例えば図４における参照符号５０１のようになる。具体的には、参照符号５０１に示されるように、本来は負電圧が−１８Ｖになるまでは電流を流さない特性であるべきところ、−１８Ｖになる前に（例えば−２Ｖ程度で）寄生ダイオードＤＰ１Ｘ、ＤＰＸ３等がオンすることにより、基板ＳＵＢから寄生ダイオードＤＰ１Ｘ、ＤＰＸ３等を介して入出力端子ＬＤＤに電流が流れてしまう虞がある。これを防ぐためには、前述したように、ローサイドドライバ回路３０をＳＯＩプロセス技術によるＳＯＩ基板に形成することが有効な方法であるが、バルクプロセスに比べて製造コストの増大を招く。これに対し、本実施の形態に係るローサイドドライバ回路１０によれば、ダイオードＤ３の代わりにトランジスタＭＰ５のボディダイオードＤＰ２を用いることで、基板ＳＵＢからトランジスタＭＰ５を介して入出力端子ＬＤＤに流れる電流経路は形成されない。また、逆流防止用のダイオードＤ１の代わりにトランジスタＭＰ１のボディダイオードＤＰ１を用いることで、基板ＳＵＢからトランジスタＭＮ１を介して入出力端子ＬＤＤに流れる電流経路は形成されない。したがって、ローサイドドライバ回路１０をバルクプロセスで製造した場合であっても、対基板間の寄生ダイオードによる不所望な電流経路の形成を防止することができるから、所望の特性や十分なＥＳＤ耐量を実現しつつ、更なる製造コストの削減を図ることができる。これにより、通信システムＵ１全体の低コスト化を図ることができる。
【００６１】
≪実施の形態２≫
図６は、実施の形態２に係る通信システムＵ２の内部構成を例示するブロック図である。同図に示されるＥＣＵ２＿１〜２＿ｎにおけるローサイドドライバ回路２０は、実施の形態１に係るローサイドドライバ回路１０の機能に加え、パワートランジスタＭＮ０をオンさせたときの入出力端子ＬＤＤとグラウンド端子ＧＮＤとの間の抵抗成分をより小さくする機能を備える。具体的には、ローサイドドライバ回路２０は、ローサイドドライバ回路１０の機能部に加え、電流源回路２１とロジック回路２２を更に備える。なお、同図において、ローサイドドライバ回路１０と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００６２】
電流源回路２１は、パワートランジスタＭＮ０がオンするタイミングに同期して、トランジスタＭＮ１のゲート電極と抵抗素子Ｒ１、Ｒ２とが接続されるノードＮＤ１に電流を供給する。具体的には、電流源回路２１は、例えば、カレントミラー回路（ＣＵＭ）２１０と、スイッチ回路２１１と、定電流源回路Ｉ１と、から構成される。
【００６３】
カレントミラー回路２１０は、入力された電流に応じて生成したミラー電流をノードＮＤ１に出力する。カレントミラー回路２１０は、例えばトランジスタＭＰ１〜ＭＰ４から構成される。カレントミラー回路２１０のミラー比（トランジスタＭＰ１〜ＭＰ４のトランジスタサイズ比）は、入力電流と生成したミラー電流の大きさに応じて適宜変更可能とされる。特に制限されないが、本実施の形態では、ミラー比が“１対１”である場合を例示する。トランジスタＭＰ１、ＭＰ２は、例えば低耐圧のＰチャネル型のＭＯＳトランジスタである。トランジスタＭＰ１、ＭＰ２は、ソース電極が共通に接続され、ダイオードＤ５を介して電源端子ＶＩＮに接続される。トランジスタＭＰ１のゲート電極及びドレイン電極は共通に接続され、トランジスタＭＰ３のソース電極に接続される。また、トランジスタＭＰ２は、ゲート電極がトランジスタＭＰ１のゲート電極に接続され、ドレイン電極がトランジスタＭＰ４のソース電極に接続される。トランジスタＭＰ３、ＭＰ４は、例えば高耐圧のＰチャネル型のＭＯＳトランジスタである。トランジスタＭＰ３は、ゲート電極とドレイン電極が共通接続されてスイッチ回路２１１に接続され、ソース電極がトランジスタＭＰ１のゲート電極及びドレイン電極に接続される。トランジスタＭＰ４は、ゲート電極がトランジスタＭＰ３のゲート電極に接続され、ドレイン電極がノードＮＤ１に接続される。電源端子ＶＩＮは、電源供給を受ける外部接続端子であり、特に制限されないが、バッテリ電圧ＶＢＡＴよりも高い電源電圧が入力される。ダイオードＤ５は、例えばＰＮダイオードであり、アノードが電源端子ＶＩＮ側に接続され、カソードがカレントミラー回路側に接続される。これにより、電源端子ＶＩＮからカレントミラー回路２１０に対する電源電圧の供給を可能にするとともに、入出力端子ＬＤＤやグラウンド端子ＧＮＤに対する正のＥＳＤの印加によるカレントミラー回路２１を介した電源端子ＶＩＮへの電流の逆流を防止する。
【００６４】
定電流源回路Ｉ１は、定電流を生成して出力する。なお、参照符号Ｉ１は、定電流源回路のみならず、定電流源回路から出力される電流をも表すものする。
【００６５】
スイッチ回路２１１は、カレントミラー回路２１０に対する定電流Ｉ１の供給と停止を制御する。スイッチ回路２１１は、例えば、Ｎチャネル型のＭＯＳトランジスタＭＮ２から構成される。トランジスタＭＮ２は、ゲート端子がロジック回路２２の出力端子に接続され、ソース電極が定電流源回路Ｉ１に接続され、ドレイン電極がトランジスタＭＰ３のゲート電極及びドレイン電極に接続される。ロジック回路２２は、制御部１１から出力された制御信号ＴＸＤを受けてトランジスタＭＮ２のゲートを駆動する。ロジック回路２２は、例えばインバータ回路である。
【００６６】
制御部１１からハイレベルの制御信号ＴＸＤがローサイドドライバ回路２０に入力された場合、プリドライバ回路１２はパワートランジスタＭＮ０をオフさせる。また、ロジック回路２２は、ハイレベルの制御信号ＴＸＤに応じてローレベルの電圧を出力し、トランジスタＭＮ２をオフさせる。これにより、カレントミラー回路２１に対する定電流Ｉ１の供給が停止され、ミラー電流はノードＮＤ１に供給されない。
【００６７】
制御部１１からローレベルの制御信号ＴＸＤがローサイドドライバ回路２０に入力された場合、プリドライバ回路１２はパワートランジスタＭＮ０をオンさせる。また、ロジック回路２２は、ローレベルの制御信号ＴＸＤに応じてハイレベルの電圧を出力し、トランジスタＭＮ２をオンさせる。これにより、カレントミラー回路２１０に定電流Ｉ１が供給され、そのミラー電流がノードＮＤ１に供給される。ミラー電流は、先ず、抵抗素子Ｒ１及びトランジスタＭＮ１のボディダイオードＤＰ１を介してパワートランジスタＭＮ０に流れ込む。これにより、トランジスタＭＮ１のゲート・ソース間に電圧ＶＧＳが発生する。このとき、逆バイアスされたダイオードＤ０によりミラー電流は抵抗素子Ｒ２に流れ込まず、抵抗素子Ｒ１に流れるため、電圧ＶＧＳの大きさは“Ｒ１×Ｉ１”で決定される。したがって、この電圧ＶＧＳがトランジスタＭＮ１のスレッショルド電圧以上の大きさになるように、抵抗素子Ｒ１の抵抗値と定電流Ｉ１（又はミラー比）の大きさを設定しておくことで、パワートランジスタＭＮ０がオンしている期間にトランジスタＭＮ１をオンさせることができる。これにより、パワートランジスタＭＮ０がオンしているときの入出力端子ＬＤＤとグラウンド端子ＧＮＤとの間のオン抵抗を小さくすることができ、入出力端子ＬＤＤをローレベルにしたときの電圧をより低くすることができる。これにより、ローサイドドライバ回路２０における受信部１３に対するノイズマージンを大きくすることができる。
【００６８】
例えば、図３に示されるローサイドドライバ回路１０や図５に示されるローサイドドライバ回路３０の場合、パワートランジスタＭＮ０がオンしたときの入出力端子ＬＤＤの電圧（以下、ロー電圧と称する。）ＶＬＯは、ダイオードＤＰ１又はダイオードＤ１の順電圧が加算されるため１Ｖ程度の値となる。この場合のノイズマージンは、例えば減電圧時のバッテリ電圧ＶＢＡＴを５Ｖ、受信部１３による受信閾値を０．４５〜０．５５ＶＢＡＴ（＝２．２５〜２．７５Ｖ）、ロー電圧ＶＬＯを１Ｖとすれば、１．２５Ｖとなる。他方、本実施の形態に係るローサイドドライバ回路２０によれば、前述のように、パワートランジスタＭＮ０がオンしている期間にトランジスタＭＮ０をオンさせるから、ロー電圧ＶＬＯをより低く（例えば０．５Ｖ程度低く）することができ、ノイズマージンを向上させることができる。一般に自動車の内部のノイズは比較的大きいため、車載用のローサイドドライバ回路における受信部のノイズマージンは大きい程良い。したがって、ローサイドドライバ回路２０を自動車のようにノイズの比較的大きなシステムに適用すれば特に有効である。
【００６９】
以上実施の形態２に係るローサイドドライバ回路２０によれば、実施の形態１に係るローサイドドライバ回路１０と同様に、チップの製造コストの削減を図ることができ、通信システムＵ２全体の低コスト化を図ることができる。また、ローサイドドライバ回路２０によればロー電圧ＶＬＯをより低くすることができるから、信号の受信側のノイズマージンを向上させることができる。
【００７０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７１】
例えば、実施の形態１、２において、ローサイドドライバ回路１０、２０をＬＩＮに適用する場合を例示したが、Ｋ−ＬｉｎｅやＣＡＮ等のその他の車載用の通信システムや、リレー及びモータ等の駆動システムに適用することも可能である。
【００７２】
実施の形態１、２においてローサイドドライバ回路１０、２０をバルクプロセスによって製造される場合を例示したが、ＳＯＩプロセスによって製造することも可能である。これによれば、前述のように、トランジスタＭＮ１を逆流防止用のダイオードと負電圧用のアクティブクランプ回路とで兼用できるため、回路規模を小さくすることが可能である。この場合、クランプ回路１４におけるトランジスタＭＰ５を取り除いてもよい。
【００７３】
実施の形態１、２においてクランプ回路１４におけるクランプ電圧を生成する回路構成として、複数のツェナーダイオードＺＤ１１〜ＺＤ１ｍとダイオードＤ２を直列接続する回路構成を例示したが、所望のクランプ電圧を生成することができれば別の回路構成でもよい。例えば、ダイオードＤ２を用いずにツェナーダイオードだけで構成してもよい。
【００７４】
実施の形態１、２においてパワートランジスタＭＮ０がＤＭＯＳである場合を例示したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やスーパージャンクション構造のＭＯＳトランジスタ等であってもよく、高耐圧のパワートランジスタであれば特に限定されない。
【００７５】
実施の形態２においてカスコード型のカレントミラー回路２１０を例示したが、これに限られず、定電流Ｉ１に基づいて生成した電流をノードＮＤ１に供給する回路であれば、特に制限はない。例えば、トランジスタＭＰ３、ＭＰ４を取り除いたカスコード型でないカレントミラー回路であってもよい。この場合、トランジスタＭＰ１、ＭＰ２を高耐圧のＭＯＳトランジスタで構成するとよい。
【００７６】
また、実施の形態２において、電源端子ＶＩＮに供給される電圧がバッテリ電圧ＶＢＡＴよりも大きい場合を例示したが、これに限られない。例えば、電源端子ＶＩＮにバッテリ電圧ＶＢＡＴと同じ大きさの電圧を供給してもよい。
【符号の説明】
【００７７】
Ｕ１  通信システム
１＿１〜１＿ｎ  ＥＣＵ
２  信号線（バス）
ＲＬ  プルアップ抵抗
ＶＢＡＴ  バッテリ電圧
ＬＤＤ  入出力端子
ＧＮＤ  グラウンド端子
１０  ローサイドドライバ回路
１１  制御部
１２  プリドライバ回路
１３  受信部
１４  クランプ回路
１５  プルダウン回路
１６  負電圧制御回路
ＭＮ０  パワートランジスタ
ＲＧ、Ｒ１、Ｒ２  抵抗素子
Ｄ０、Ｄ１  ダイオード
ＤＰ０、ＤＰ１、ＤＰ２  ボディダイオード
ＺＤ１１〜ＺＤ１ｍ  ツェナーダイオード
ＭＰ５、ＭＮ１  トランジスタ
ＴＸＤ  制御信号
５００  ローサイドドライバ回路１０のＩｏｕｔ−Ｖｏｕｔ特性
５０１  ローサイドドライバ回路３０のＩｏｕｔ−Ｖｏｕｔ特性
３０  ローサイドドライバ回路
３１  ＥＳＤ保護回路
３２  クランプ回路
Ｄ３、Ｄ４  ダイオード
Ｒ３  抵抗素子
ＤＰＸ１、ＤＰＸ３、ＤＰＸ４  寄生ダイオード
ＳＵＢ  基板（サブストレート）
Ｕ２  通信システム
２＿１〜２＿ｎ  ＥＣＵ
ＶＩＮ  電源端子
２０  ローサイドドライバ回路
２１  電流源回路
２２  ロジック回路
２１０  カレントミラー回路
２１１  スイッチ回路
Ｄ５  ダイオード
ＭＰ１〜ＭＰ４、ＭＮ２  トランジスタ
【図１】
2014003514.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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