(57)【要約】【課題】レール・ツー・レールオペアンプのための適応バイアス生成回路において、安定性を向上させ適応バイアス電流量を制御できる適応バイアス生成回路を提供する。【解決手段】適応バイアス生成回路は、バイアス電流と所定の適応電流とを加算して加算結果の電流を出力する加算器と、加算器からの電流に基づいて動作し、差動入力電圧を差動増幅して対応する２個の電流を生成する入力差動対回路と、２個の電流を比較して２個の電流のうち小さい電流を選択して当該小さい電流の２倍の電流を出力する電流比較回路と、バイアス電流と適応電流と小さい電流の２倍の電流とを加算してなる電流から、２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）してなる電流を減算し、当該減算結果の電流をバイアス電流と比較し、当該比較結果の電流を電圧に変換する電流電圧変換回路と、電流電圧変換回路からの電圧に基づいて適応電流を発生する電流生成回路とを備える。【選択図】図９Ａ
2014171084.tif 000002
【特許請求の範囲】
【請求項１】
レール・ツー・レール差動増幅回路のための適応バイアス生成回路において、
一定のバイアス電流を発生するバイアス電流源と、
上記バイアス電流と所定の適応電流とを加算して加算結果の電流を出力する加算器と、
上記加算器からの電流に基づいて動作し、差動入力電圧を差動増幅して対応する２個の電流を生成する入力差動対回路と、
上記２個の電流を比較して上記２個の電流のうち小さい電流を選択して当該小さい電流の２倍の電流を出力する電流比較回路と、
上記バイアス電流と上記適応電流と上記小さい電流の２倍の電流とを加算してなる電流から、上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）してなる電流を減算し、当該減算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換する電流電圧変換回路と、
上記電流電圧変換回路からの電圧に基づいて上記適応電流を発生する電流生成回路とを備えたことを特徴とする適応バイアス生成回路。
【請求項２】
上記電流電圧変換回路は、上記加算器からの電流から上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）した電流を減算し、当該減算結果の電流と上記小さい電流の２倍の電流とを加算し、当該加算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換することを特徴とする請求項１記載の適応バイアス生成回路。
【請求項３】
上記電流電圧変換回路は、上記バイアス電流と上記適応電流と上記小さい電流の２倍の電流とを加算してなる電流を、上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）してなる電流と上記バイアス電流とを加算してなる電流と比較し、当該比較結果の電流を電圧に変換することを特徴とする請求項１記載の適応バイアス生成回路。
【請求項４】
上記電流電圧変換回路において上記比較結果の電流を電圧に変換する回路をＭＯＳトランジスタで構成し、
上記比較する回路を、上記ＭＯＳトランジスタのゲートに接続されるノードに上記適応電流と上記小さい電流の２倍の電流とが流れ込む一方、当該ノードから上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）した電流が流れ出るように構成し、もしくは、
上記比較する回路を、上記ＭＯＳトランジスタのゲートに接続されるノードに上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）した電流が流れ込む一方、当該ノードから上記適応電流と上記小さい電流の２倍の電流とが流れ出るように構成したことを特徴とする請求項３記載の適応バイアス生成回路。
【請求項５】
上記小さい電流の２倍の電流と加算する上記適応電流を、上記適応電流のｎ倍（０＜ｎ＜Ｋ）の電流と置き換えたことを特徴とする請求項１〜４のうちのいずれか１つに記載の適応バイアス生成回路。
【請求項６】
上記電流電圧変換回路において、上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）した電流を得る回路は、１対のＭＯＳトランジスタを含み、当該１対のＭＯＳトランジスタのアスペクト比を１：Ｋにして形成されたカレントミラー回路であることを特徴とする請求項１〜５のうちのいずれか１つに記載の適応バイアス生成回路。
【請求項７】
請求項１〜６のうちのいずれか１つに記載の適応バイアス生成回路を備えたことを特徴とするレール・ツー・レール差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路のための適応バイアス生成回路、及び当該適応バイアス生成回路を備えた差動増幅回路に関する。
【背景技術】
【０００２】
近年、環境センサや生体センサなどを用いて生活の利便性を向上させるユビキタスネットワーク社会の実現が期待されている。これらのセンサデバイスは環境や生体に多数設置されることが想定されるため、バッテリー交換することなく長期間の連続動作が求められる。従って、このような次世代情報社会の実現のためには、低電力で動作するスマートセンサＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）が必要になる。
【０００３】
スマートセンサＬＳＩは、環境や生体から取得したアナログ信号をアンプやフィルタで信号を整形した後、ＡＤ変換器でデジタル信号に変換する。これらのシステムでは、数多くのオペアンプが利用される。従って、オペアンプを低電力で動作させることは、スマートセンサＬＳＩの低電力化に有効な手段となる。
【０００４】
オペアンプの基本構成要素として差動対回路がある。差動対回路は、ｎチャンネルＭＯＳＦＥＴ又はｐチャンネルＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴをＭＯＳトランジスタといい、ｎチャンネルＭＯＳトランジスタをｎＭＯＳトランジスタといい、ｐチャンネルＭＯＳトランジスタをｐＭＯＳトランジスタという。）から構成され、それぞれの特性に応じて入力電圧レンジが制限される。差動対回路の入力電圧レンジが狭いと、ダイナミックレンジが狭くなる。広い入力電圧レンジを確保できる差動増幅器（以下、オペアンプという。）として、入力差動対回路をｎＭＯＳトランジスタとｐＭＯＳトランジスタの相補構成としたレール・ツー・レール（Ｒａｉｌ−ｔｏ−Ｒａｉｌ）オペアンプがある。当該レール・ツー・レールオペアンプは実質的に接地電位から電源電圧までの範囲で入力電圧レンジを確保できる。
【０００５】
また、特許文献１及び２においては、ＭＯＳトランジスタ構成で、通常動作時は低電力で動作し、出力の変化時には出力電流を帰還することにより、回路動作の高速化を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２５５７６１号公報
【特許文献２】特開２０１１−１８２１８８号公報
【非特許文献】
【０００７】
【非特許文献１】Y. Tsuruya et al., “A nano-watt power CMOS amplifier with adaptive biasing for power-aware analog LSIs”, 38th IEEE European Solid-State Circuits Conference, pp. 69-72, September 2012.
【非特許文献２】Chi-Hung Lin et al., “A Low-Voltage CMOS Rail-to-Rail Class-AB Input/Output OpAmp with Slew-Rate and Settling Enhancement”, IEEE International Symposium on Circuits and Systems, pp. 448-450, May 1998.
【非特許文献３】Yuan Taur et al., “Fundamentals of Modern VLSI Devices”, Cambridge University Press, pp.125-129, 1998．
【非特許文献４】S. Hatanaka et al., “CMOS Rail-to-Rail Opamp”, Technical Report of IEICE, pp. 169-175, July 1999.
【非特許文献５】R. Jacob Baker et al., “CMOS Circuit Design, Layout, and Simulation”, Institute of Electrical and Electronics Engineers, pp.564-568, 1998.
【非特許文献６】G. Ferri et al., “Integrated Rail-to-Rail Low-Voltage Low-Power Enhanced DC-Gain Fully Differential Operational Transconductance Amplifier”, ETRI Journal, Vol.29, No.6, pp. 785-793, December 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、レール・ツー・レールオペアンプは回路が大規模であるため消費電力が大きくなる問題点がある。オペアンプの消費電力はバイアス電流に比例するため、バイアス電流を削減することで低電力動作を実現することができる。しかし、バイアス電流を削減することにより動作速度が低下する問題があった。
【０００９】
低電力オペアンプの高速化技術として、適応バイアス技術を用いたオペアンプが報告されている（例えば、非特許文献１参照）。適応バイアス技術とは、待機時に微小電流で動作させ、動作時に大電流を生成して動作させる回路技術である。これにより、消費電力の低減と動作速度の向上を同時に実現する。しかし、既存の適応バイアス技術はレール・ツー・レールを考慮しない単純なオペアンプに向けた構成であり、レール・ツー・レールオペアンプに用いると動作が不安定となり、意図しない大電流を発生して正しく動作しない問題があった。また、適応バイアス電流の生成量を設計で制御できない問題があった。
【００１０】
本発明の目的は以上の問題点を解決し、レール・ツー・レールオペアンプのための適応バイアス生成回路において、安定性を向上させ適応バイアス電流量を制御できる適応バイアス生成回路及びそれを用いた差動増幅回路を提供することにある。
【課題を解決するための手段】
【００１１】
第１の発明に係る適応バイアス生成回路は、レール・ツー・レール差動増幅回路のための適応バイアス生成回路において、
一定のバイアス電流を発生するバイアス電流源と、
上記バイアス電流と所定の適応電流とを加算して加算結果の電流を出力する加算器と、
上記加算器からの電流に基づいて動作し、差動入力電圧を差動増幅して対応する２個の電流を生成する入力差動対回路と、
上記２個の電流を比較して上記２個の電流のうち小さい電流を選択して当該小さい電流の２倍の電流を出力する電流比較回路と、
上記バイアス電流と上記適応電流と上記小さい電流の２倍の電流とを加算してなる電流から、上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）してなる電流を減算し、当該減算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換する電流電圧変換回路と、
上記電流電圧変換回路からの電圧に基づいて上記適応電流を発生する電流生成回路とを備えたことを特徴とする。
【００１２】
上記適応バイアス生成回路において、上記電流電圧変換回路は、上記加算器からの電流から上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）した電流を減算し、当該減算結果の電流と上記小さい電流の２倍の電流とを加算し、当該加算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換することを特徴とする。
【００１３】
また、上記適応バイアス生成回路において、上記電流電圧変換回路は、上記バイアス電流と上記適応電流と上記小さい電流の２倍の電流とを加算してなる電流を、上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）してなる電流と上記バイアス電流とを加算してなる電流と比較し、当該比較結果の電流を電圧に変換することを特徴とする。
【００１４】
さらに、上記適応バイアス生成回路において、上記電流電圧変換回路において上記比較結果の電流を電圧に変換する回路をＭＯＳトランジスタで構成し、
上記比較する回路を、上記ＭＯＳトランジスタのゲートに接続されるノードに上記適応電流と上記小さい電流の２倍の電流とが流れ込む一方、当該ノードから上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）した電流が流れ出るように構成し、もしくは、
上記比較する回路を、上記ＭＯＳトランジスタのゲートに接続されるノードに上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）した電流が流れ込む一方、当該ノードから上記適応電流と上記小さい電流の２倍の電流とが流れ出るように構成したことを特徴とする。
【００１５】
また、上記適応バイアス生成回路において、上記小さい電流の２倍の電流と加算する上記適応電流を、上記適応電流のｎ倍（０＜ｎ＜Ｋ）の電流と置き換えたことを特徴とする。
【００１６】
またさらに、上記電流電圧変換回路において、上記帰還回路において、上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）した電流を得る回路は、１対のＭＯＳトランジスタを含み、当該１対のＭＯＳトランジスタのアスペクト比を１：Ｋにして形成されたカレントミラー回路であることを特徴とする。
【００１７】
第２の発明に係るレール・ツー・レール差動増幅回路は、上記適応バイアス生成回路を備えたことを特徴とする。
【発明の効果】
【００１８】
本発明に係る適応バイアス生成回路によれば、上記バイアス電流と上記適応電流と上記小さい電流の２倍の電流とを加算してなる電流から、上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）してなる電流を減算し、当該減算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換するので、レール・ツー・レールオペアンプのための適応バイアス生成回路において、安定性を向上させ適応バイアス電流量を制御できる。
【図面の簡単な説明】
【００１９】
【図１】（ａ）は基本的な差動増幅回路の構成を示す回路図であり、（ｂ）は（ａ）の差動増幅回路の入力電圧レンジを示す図である。
【図２】（ａ）は基本的なレール・ツー・レールオペアンプの構成を示す回路図であり、（ｂ）は（ａ）のレール・ツー・レールオペアンプの入力電圧レンジを示す図である。
【図３】（ａ）はオペアンプを用いたユニティ・ゲイン・バッファの構成を示す回路図であり、（ｂ）は（ａ）のユニティ・ゲイン・バッファのステップ応答を示す電圧波形図である。
【図４】比較例に係る適応バイアス生成回路の構成を示すブロック図である。
【図５】図４の具体例の構成を示す回路図である。
【図６】電流抽出用ＭＯＳトランジスタを備えた差動対回路の構成を示す回路図である。
【図７】図６の差動対回路における入力電圧差ΔＶＩＮと電流Ｉ１，Ｉ２及びＩｍｉｎとの関係を示すグラフである。
【図８】（ａ）は図４の適応バイアス生成回路において入力差動対回路１がオンであるときの回路であり、（ｂ）は図４の適応バイアス生成回路において入力差動対回路１がオフであるときの回路である。
【図９Ａ】本発明の第１の実施形態に係る適応バイアス生成回路の構成を示すブロック図である。
【図９Ｂ】図９Ａの適応バイアス生成回路の変形例の構成を示すブロック図である。
【図１０】図９Ａの適応バイアス生成回路の具体例の構成を示す回路図である。
【図１１】（ａ）は図１０の適応バイアス生成回路において入力差動対回路１がオンであるときの回路であり、（ｂ）は図１０の適応バイアス生成回路において入力差動対回路１がオフであるときの回路である。
【図１２】本発明の第２の実施形態に係るレール・ツー・レール差動増幅回路の構成を示すブロック図である。
【図１３】図１２のレール・ツー・レール差動増幅回路のうちのオペアンプ本体２１の構成を示す回路図である。
【図１４】図１２のレール・ツー・レール差動増幅回路のうちの適応バイアス生成回路２２Ｂの構成を示す回路図である。
【図１５】（ａ）実施例１に係る差動増幅回路のＳＰＩＥシミュレーション結果であって、その利得の周波数特性を示すグラフであり、（ｂ）その位相の周波数特性を示すグラフである。
【図１６】実施例１に係る差動増幅回路を用いたユニティ・ゲイン・バッファのＳＰＩＥシミュレーション結果であって、その入出力特性を示すグラフである。
【図１７】実施例１に係る差動増幅回路を用いたユニティ・ゲイン・バッファのＳＰＩＥシミュレーション結果であって、その入力電圧に対する消費電流を示すグラフである。
【図１８】実施例１に係る差動増幅回路を用いたユニティ・ゲイン・バッファのＳＰＩＥシミュレーション結果であって、その入力電圧に対する誤差電圧を示すグラフである。
【図１９】（ａ）は実施例１に係る差動増幅回路を用いたユニティ・ゲイン・バッファの入力電圧のＳＰＩＥシミュレーション結果であって、その立ち上がり時のステップ応答特性を示す電圧波形図であり、（ｂ）はその消費電流の時間経過を示す図である。
【図２０】（ａ）は実施例１に係る差動増幅回路を用いたユニティ・ゲイン・バッファのＳＰＩＥシミュレーション結果であって、その入力電圧の立ち下がり時のステップ応答特性を示す電圧波形図であり、（ｂ）はその消費電流の時間経過を示す図である。
【図２１】実施例１及び２、並びに比較例１及び２のＳＰＩＥシミュレーション結果のまとめを示す表である。
【図２２】本発明の第１の変形例に係る適応バイアス生成回路の構成を示す回路図である。
【図２３】本発明の第２の変形例に係る適応バイアス生成回路の構成を示す回路図である。
【図２４】図２３のｎ倍のカレントミラー回路の構成を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２１】
本発明では、スマートセンサＬＳＩ応用に向けたオペアンプの高性能化を目的とし、従来の適応バイアス技術の課題を克服する適応バイアス技術を開発した。またこれを用いた超低電力・高速レール・ツー・レール差動増幅回路を提案する。提案する適応バイアス生成回路は既存回路に電流経路を追加し、適応バイアス電流生成回路の安定性の向上と適応バイアス電流量の制御を可能としたことを特徴としている。
【００２２】
１．基本的な差動増幅回路
図１（ａ）は基本的な差動増幅回路の構成を示す回路図であり、図１（ｂ）は図１（ａ）の差動増幅回路の入力電圧レンジを示す図である。図１（ａ）において、差動増幅回路は、入力差動対回路（ＭＯＳトランジスタＭ１，Ｍ２）と、カレントミラー回路（ＭＯＳトランジスタＭ３，Ｍ４）と、テイル電流源（ＭＯＳトランジスタＭ５）とを備えて構成される。ここで、電源電圧をＶＤＤ、ＭＯＳトランジスタＭ１のゲート・ソース間電圧をＶＧＳ１、そのドレイン・ソース間電圧をＶＤＳ１、ＭＯＳトランジスタＭ３のゲート・ソース間電圧をＶＧＳ３、ＭＯＳトランジスタＭ５のドレイン・ソース間電圧をＶＤＳ５、ＭＯＳトランジスタを飽和領域で動作させるために必要な最小飽和ドレイン・ソース間電圧をＶＤｓａｔとする。
【００２３】
ここで、ＶＤＳ５＝ＶＩＮ＋−ＶＧＳ１であるので、ＭＯＳトランジスタＭ５が飽和領域で動作するための条件より、入力電圧ＶＩＮ＋の下限は次式で決定される。
【００２４】
ＶＩＮ＋−ＶＧＳ１＝ＶＤＳ５＞ＶＤｓａｔ
【００２５】
従って、入力電圧ＶＩＮ＋の下限は次式で表される。
【００２６】
ＶＩＮ＋＞ＶＧＳ１＋ＶＤｓａｔ
【００２７】
また、ＭＯＳトランジスタＭ１，Ｍ３，Ｍ５のドレイン・ソース間電圧ＶＤＳ１，ＶＤＳ３，ＶＤＳ５の合計が電源電圧よりも低くなければいけないので、ＶＤＳ１＝ＶＤｓａｔのとき、入力電圧ＶＩＮ＋の上限は次式で決定される。
【００２８】
ＶＤＳ１＋｜ＶＧＳ３｜＋ＶＤＳ５＝ＶＤｓａｔ＋｜ＶＧＳ３｜＋ＶＩＮ＋−ＶＧＳ１＜ＶＤＤ
【００２９】
従って、入力電圧ＶＩＮ＋の上限は次式で表される。
【００３０】
ＶＩＮ＋＜ＶＤＤ−（｜ＶＧＳ３｜−ＶＧＳ１＋ＶＤｓａｔ）
【００３１】
以上より、ｎＭＯＳトランジスタで構成された入力差動対回路の入力電圧レンジは次式で表される。
【００３２】
ＶＧＳ１＋ＶＤｓａｔ＜ＶＩＮ＋＜ＶＤＤ−（｜ＶＧＳ３｜−ＶＧＳ１＋ＶＤｓａｔ）
【００３３】
すなわち、基本的な差動増幅回路の入力電圧レンジは電源電圧ＶＤＤよりも小さくなる。
【００３４】
２．レール・ツー・レールオペアンプ
入力差動対回路の入力電圧レンジの制約を解決する手法として、入力差動対回路をｎＭＯＳトランジスタの入力差動対回路とｐＭＯＳトランジスタの入力差動対回路の両方を用いてレール・ツー・レール動作を可能とする手法がある。
【００３５】
図２（ａ）は基本的なレール・ツー・レールオペアンプの構成を示す回路図であり、図２（ｂ）は図２（ａ）のレール・ツー・レールオペアンプの入力電圧レンジを示す図である。図２（ａ）において、レール・ツー・レールオペアンプは、ｎＭＯＳトランジスタの入力差動対回路（ＭＯＳトランジスタＭ１，Ｍ２）と、ｐＭＯＳトランジスタの入力差動対回路（ＭＯＳトランジスタＭ３，Ｍ４）と、テイル電流源（ＭＯＳトランジスタＭ５，Ｍ６）と、カスコード増幅段（ＭＯＳトランジスタＭ７〜Ｍ１４）とを備えて構成される。図２（ｂ）に示すように、入力電圧ＶＩＮ＋が所定の電圧（ＶＧＳ１＋ＶＤＳＡＴ）よりも高いときにはｎＭＯＳトランジスタの入力差動対回路が、入力電圧ＶＩＮ＋が所定の電圧（ＶＤＤ−（ＶＧＳ３＋ＶＤｓａｔ）よりも低いときにはｐＭＯＳトランジスタの入力差動対回路が動作し、幅広い入力電圧範囲に対応する。
【００３６】
次いで、ｎＭＯＳトランジスタの入力差動対回路の入力電圧レンジについて説明する。ここで、電源電圧をＶＤＤ、ＭＯＳトランジスタＭ１のゲート・ソース間電圧をＶＧＳ１、そのドレイン・ソース間電圧をＶＤＳ１、ＭＯＳトランジスタＭ６のドレイン・ソース間電圧をＶＤＳ６、ＭＯＳトランジスタＭ７のドレイン・ソース間電圧をＶＤＳ７、ＭＯＳトランジスタを飽和領域で動作させるために必要な最小飽和ドレイン・ソース間電圧をＶＤｓａｔとする。入力電圧ＶＩＮ＋の下限は、上述と同様にして次式で決定される。
【００３７】
ＶＩＮ＋−ＶＧＳ１＝ＶＤＳ６＞ＶＤｓａｔ
【００３８】
従って、入力電圧ＶＩＮ＋の下限は次式で表される。
【００３９】
ＶＩＮ＋＞ＶＧＳ１＋ＶＤｓａｔ
【００４０】
入力電圧ＶＩＮ＋の上限も、同様に次式で決定される。
【００４１】
ＶＤＳ１＋ＶＤＳ６＋ＶＤＳ７＝ＶＤｓａｔ＋ＶＩＮ＋−ＶＧＳ１＋ＶＤｓａｔ＜ＶＤＤ
【００４２】
従って、入力電圧ＶＩＮ＋の上限は次式で表される。
【００４３】
ＶＩＮ＋＜ＶＤＤ−（２ＶＤｓａｔ−ＶＧＳ１）
【００４４】
ここで、２ＶＤｓａｔ−ＶＧＳ１＜０なので、入力電圧ＶＩＮ＋の上限はＶＤＤとなる。
【００４５】
そして、ｐＭＯＳトランジスタの入力差動対回路の入力電圧レンジは、ｎＭＯＳトランジスタ入力段の上限と下限の関係が逆転する。以上より、入力電圧ＶＩＮ＋が所定の電圧（ＶＧＳ１＋ＶＤＳＡＴ）よりも低いときにはｐＭＯＳトランジスタ入力段が動作し、入力電圧ＶＩＮ＋が所定の電圧（ＶＤＤ−（ＶＧＳ３＋ＶＤｓａｔ）よりも高いときにはｎＭＯＳトランジスタ入力段が動作する。入力電圧ＶＩＮ＋がこれら２つの電圧の間の中間範囲では、両方の入力段が同時に動作する。２つの入力段がお互いに動作できない領域を補い合うことで、接地電位（ＧＮＤ）から電源電圧ＶＤＤまでの範囲で入力が可能である。
【００４６】
図２のレール・ツー・レールオペアンプは、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのそれぞれの入力段に対しテイル電流が必要である。また、カスコード増幅段のバイアス電圧ＶＢ３、ＶＢ４、ＶＢ５を生成するためのバイアス回路が必要である。このため、図１の基本的な差動増幅回路と比較して回路が大規模となり、消費電力が大きくなる傾向がある（例えば、非特許文献２参照）。
【００４７】
３．オペアンプのスルーレートと消費電力
図３（ａ）はオペアンプを用いたユニティ・ゲイン・バッファの構成を示す回路図であり、図３（ｂ）は図３（ａ）のユニティ・ゲイン・バッファのステップ応答を示す電圧波形図である。ここで、ユニティ・ゲイン・バッファは、入力電圧端子に接続された非反転入力端子を有し、出力端子から反転入力端子への帰還回路を有するオペアンプ１０を備え、入力電圧ＶＩＮ＝出力電圧ＶＯＵＴとなるように動作する。ユニティ・ゲイン・バッファに急峻なパルス電圧を入力すると、ある傾きをもって変化する。この最大傾斜をスルーレート（ｓｌｅｗ  ｒａｔｅ）ＳＲと呼び、次式で表す（例えば、非特許文献３参照）。
【００４８】
ＳＲ＝ΔＶ／Δｔ      （１）
【００４９】
ここで、ΔＶは単位時間Δｔ当たりの出力電圧の変化量である。スルーレートＳＲが大きいことは、出力電圧ＶＯＵＴが高速に応答できることを意味する。このため、スルーレートＳＲはオペアンプ１０の速度指標とみなすことができる。また、出力負荷容量ＣＬを電圧ΔＶだけ充電するのに必要な時間Δｔは、オペアンプ１０を駆動するバイアス電流ＩＢＩＡＳを用いて次式で表すことができる。
【００５０】
Δｔ＝ＣＬ×ΔＶ／ＩＢＩＡＳ      （２）
【００５１】
式（２）を式（１）のＳＲに代入して、次式を得る。
【００５２】
ＳＲ＝ΔＶ／Δｔ＝ＩＢＩＡＳ／ＣＬ      （３）
【００５３】
式（３）より、スルーレートＳＲはバイアス電流ＩＢＩＡＳに比例し、出力負荷容量ＣＬに反比例することがわかる。
【００５４】
オペアンプ１０の消費電力Ｐｏｗｅｒは、次式のごとくバイアス電流ＩＢＩＡＳと電源電圧ＶＤＤの積で表すことができる。
【００５５】
Ｐｏｗｅｒ＝ＩＢＩＡＳ×ＶＤＤ      （４）
【００５６】
従って、式（４）より、オペアンプ１０はバイアス電流ＩＢＩＡＳを小さくすることで低電力動作が可能となる。しかし、前述の通り、バイアス電流ＩＢＩＡＳを小さくすることでスルーレートＳＲが低下する。このため、オペアンプ１０の動作速度と消費電力Ｐｏｗｅｒにはトレードオフの関係がある。
【００５７】
４．適応バイアス技術と適応バイアス生成回路
消費電力と動作速度のトレードオフ問題を解決する手法として、適応バイアス技術がある。式（３）及び式（４）より、オペアンプ１０のスルーレートＳＲと消費電力Ｐｏｗｅｒはそれぞれ次式で表すことができる。
【００５８】
ＳＲ＝ΔＶ／Δｔ＝ＩＢＩＡＳ／ＣＬ
Ｐｏｗｅｒ＝ＩＢＩＡＳ×ＶＤＤ
【００５９】
ここで、オペアンプ１０の低消費電力動作を実現するためには、バイアス電流ＩＢＩＡＳを低くすることが求められるが、これは動作速度が劣化することを意味する。そこで、適応バイアス技術を用いることを考える。すなわち、高いスルーレートＳＲが必要となる信号の遷移時に大電流ＩＡＤＰｍａｘをバイアスし、信号が入力されていない待機時に微小電流ＩＡＤＰｍｉｎをバイアスする。このとき、スルーレートＳＲと消費電力Ｐｏｗｅｒは次式で表される。
【００６０】
ＳＲ＝ΔＶ／Δｔ＝ＩＡＤＰｍａｘ／ＣＬ
Ｐｏｗｅｒ＝ＩＡＤＰｍｉｎ×ＶＤＤ
【００６１】
これより、回路は平均の消費電力の上昇を抑えながら、高速に動作することができる。
【００６２】
図４は比較例に係る適応バイアス生成回路の構成を示すブロック図であり、図５は図４の具体例の構成を示す回路図である。図４及び図５の適応バイアス生成回路は、入力差動対回路１（ＭＯＳトランジスタＭｄ１，Ｍｂ１，Ｍｄ２，Ｍｂ２）と、電流比較回路２（ＭＯＳトランジスタＭｂ３〜Ｍｂ６）と、電流電圧変換回路３（ＭＯＳトランジスタＭｃ３，Ｍｃ４及び１個の固定バイアス電流源５を含む回路）と、適応電流ＩＡＤＰ生成回路４（ＭＯＳトランジスタＭａ２を含む回路）と、別の１個の固定バイアス電流源５とを備えて構成される。
【００６３】
図４及び図５において、適応バイアス生成回路は、入力差動対回路１の端子間の入力電圧差ΔＶＩＮ＝ＶＩＮ＋−ＶＩＮ−に応じて適応電流ＩＡＤＰを制御する。ここで、入力差動対回路１に入力される非反転入力端子及び反転入力端子の各電圧ＶＩＮ＋，ＶＩＮ−が一致する（ΔＶＩＮ＝０）とき適応電流ＩＡＤＰは最小の値となり、非反転入力端子及び反転入力端子の各電圧ＶＩＮ＋，ＶＩＮ−が異なる（ΔＶＩＮ≠０）とき入力電圧差ΔＶＩＮの値に応じて適応電流ＩＡＤＰが変化する。入力電圧差ΔＶＩＮは入力差動対回路１で電流Ｉ１、Ｉ２に変換される。２つの電流のうち小さい電流Ｉｍｉｎは、入力電圧差の絶対値｜ΔＶＩＮ｜に応じて変化する。このため、最小電流Ｉｍｉｎを用いることで、入力電圧差ΔＶＩＮの値に応じた適応電流ＩＡＤＰの制御が可能となる。
【００６４】
図６は電流抽出用ＭＯＳトランジスタを備えた入力差動対回路の構成を示す回路図である。ここで、ＭＯＳトランジスタのサブスレッショルド領域におけるドレイン電流ＩＤは、ゲート・ソース間電圧ＶＧＳ、しきい値電圧ＶＴＨ、ドレイン・ソース間電圧ＶＤＳを用いて次式で与えられる（例えば、非特許文献３参照）。
【００６５】
ＩＤ＝μＣＯＸ（Ｗ／Ｌ）（ζ−１）Ｖ２Ｔ×ｅｘｐ（（ＶＧＳ−ＶＴＨ）／ζＶＴ）
×｛１−ｅｘｐ（−ＶＤＳ／ＶＴ）｝
【００６６】
ただし、μは移動度、ＣＯＸは酸化膜容量、Ｗはゲート幅、Ｌはゲート長、ＶＴは熱電圧である。また、ＶＴ＝ｋＢＴ／ｑで、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電気素量、ζ＝１＋Ｃｄ／ＣＯＸであり、Ｃｄはゲート領域直下の空乏層容量である。ここで、ドレイン・ソース間電圧ＶＤＳが約１００ ｍＶよりも大きくなると、ドレイン電流ＩＤはドレイン・ソース間電圧ＶＤＳに依存せず、次式で表される。
【００６７】
ＩＤ＝μＣＯＸ（Ｗ／Ｌ）（ζ−１）Ｖ２Ｔ×ｅｘｐ（（ＶＧＳ−ＶＴＨ）／ζＶＴ）
【００６８】
ここで、Ｗ／Ｌ＝Ｋ、μＣＯＸ（ζ―１）ＶＴ２＝Ｉ０とすると、次式を得る。
【００６９】
ＩＤ＝ＫＩ０×ｅｘｐ（（ＶＧＳ−ＶＴＨ）／ζＶＴ）
【００７０】
この式を、ゲート・ソース間電圧ＶＧＳについて解くと、次式を得る。
【００７１】
ＶＧＳ＝ＶＴＨ＋ζＶＴ×ｌｎ（ＩＤ／ＫＩ０）
【００７２】
図６において、ＭＯＳトランジスタＭ１及びＭ２のゲート・ソース間電圧をそれぞれＶＧＳ１，ＶＧＳ２とし、ＭＯＳトランジスタＭ１及びＭ２に流れる電流をそれぞれＩ１，Ｉ２とすると、ゲート・ソース間電圧ＶＧＳ１及びＶＧＳ２はそれぞれ電流Ｉ１，Ｉ２を用いて次式で表すことができる。
【００７３】
ＶＧＳ１＝ＶＴＨ＋ζＶＴ×ｌｎ（Ｉ１／ＫＩ０）
ＶＧＳ２＝ＶＴＨ＋ζＶＴ×ｌｎ（Ｉ２／ＫＩ０）
【００７４】
ＭＯＳトランジスタＭ１及びＭ２のゲート電圧をそれぞれＶＩＮ＋，ＶＩＮ−とすると、ＶＩＮ＋−ＶＩＮ−＝ＶＧＳ１−ＶＧＳ２より、次式を得る。
【００７５】
ＶＩＮ＋−ＶＩＮ−＝ＶＧＳ１−ＶＧＳ２
＝｛ＶＴＨ＋ζＶＴｌｎ（Ｉ１／ＫＩ０）｝−｛ＶＴＨ＋ζＶＴｌｎ（Ｉ２／ＫＩ０）｝
＝ζＶＴ×ｌｎ（Ｉ１／Ｉ２）
【００７６】
従って、次式を得る。
【００７７】
Ｉ１＝Ｉ２ｅｘｐ（（ＶＩＮ＋−ＶＩＮ−）／ζＶＴ）
【００７８】
電流Ｉ１と電流Ｉ２の合計はテイル電流ＩＢＩＡＳに等しいため、Ｉ１＋Ｉ２＝ＩＢＩＡＳとして、ＶＩＮ＋−ＶＩＮ−＝ΔＶＩＮとすると、電流Ｉ１及び電流Ｉ２は入力電圧差ΔＶＩＮの関数として次式で表すことができる。
【００７９】
Ｉ１＝ＩＢＩＡＳ（ｅｘｐ（ΔＶＩＮ／ζＶＴ）／（１＋ｅｘｐ（ΔＶＩＮ／ζＶＴ）））
Ｉ２＝ＩＢＩＡＳ（１／（１＋ｅｘｐ（ΔＶＩＮ／ζＶＴ）））
【００８０】
ここで、電流Ｉ１及び電流Ｉ２は入力電圧差ΔＶＩＮに関して対称となるので最小電流Ｉｍｉｎ＝ｍｉｎ（Ｉ１、Ｉ２）は次式で表すことができる。
【００８１】
Ｉｍｉｎ＝α×ＩＢＩＡＳ
【００８２】
ただし、パラメータαは次式で表される。
【００８３】
α＝１／（１＋ｅｘｐ（｜ΔＶＩＮ｜／ζＶＴ））      （５）
【００８４】
図７は図６の入力差動対回路における入力電圧差ΔＶＩＮと電流Ｉ１，Ｉ２及びＩｍｉｎとの関係を示すグラフである。図７から明らかなように、入力電圧差ΔＶＩＮ＝０のとき、電流Ｉ１＝Ｉ２＝Ｉｍｉｎ＝ＩＢＩＡＳ／２となる。また、入力電圧差の絶対値｜ΔＶＩＮ｜が大きくなると最小電流Ｉｍｉｎは減少し、｜ΔＶＩＮ｜>０．２Ｖで最小電流Ｉｍｉｎ≒０となる。
【００８５】
図４の具体例を示す図５の回路は、入力差動対回路１に入力する同相電圧ＶＣＭに応じて、「入力差動対回路１が動作する状態もしくは動作しない状態」となり、ここで、それぞれの状態を以下、「入力差動対回路１がオンもしくはオフである」という。
【００８６】
図８（ａ）は図４の適応バイアス生成回路において入力差動対回路１がオンであるときの回路であり、図８（ｂ）は図４の適応バイアス生成回路において入力差動対回路１がオフであるときの回路である。図８（ａ）及び図８（ｂ）において、ＶＡＣは入力差動対回路１に入力されるノーマルモードの交流電圧であり、ＶＣＭは入力差動対回路１に入力されるコモンモードの同相電圧である。なお、図８（ｂ）において、入力差動対回路１がオフのときに動作しない回路部を点線で図示している。
【００８７】
まず、図８（ａ）を用いて入力差動対回路１がオンの場合について説明する。
【００８８】
同相電圧ＶＣＭが所定の電圧よりも低いとき、ＭＯＳトランジスタＭｄ１，Ｍｂ１，Ｍｄ２，Ｍｂ２により構成される入力差動対回路１は動作し、入力差動対回路１を流れる電流が、ＭＯＳトランジスタＭｂ３〜Ｍｂ６により構成される電流比較回路２により検出される。電流比較回路２のＭＯＳトランジスタＭｂ３とＭｂ５のうち、ゲート・ソース間電圧ＶＧＳが大きい方のＭＯＳトランジスタが線形領域で動作する。これにより、ＭＯＳトランジスタＭｂ３，Ｍｂ５には電流Ｉ１及び電流Ｉ２のうち小さい方の電流Ｉｍｉｎが流れる。ＭＯＳトランジスタＭｂ４，Ｍｂ６についても同様に動作するため、ＭＯＳトランジスタＭｃ３には２Ｉｍｉｎが流れる。
【００８９】
ＭＯＳトランジスタＭｂ５又はＭｂ６が線形領域で動作する場合、ＭＯＳトランジスタＭｂ３，Ｍｂ４のゲート・ソース間電圧ＶＧＳがＭＯＳトランジスタＭｂ１，Ｍｂ２のゲート・ソース間電圧ＶＧＳと比較して、ＭＯＳトランジスタＭｂ５，Ｍｂ６のドレイン・ソース間電圧ＶＤＳだけ小さくなる。さらに、ＭＯＳトランジスタＭｂ３，Ｍｂ４のソース電位Ｖｓが基板電位よりも高くなるため、基板バイアス効果によりしきい値電圧が上昇する。これらの要因により、ＭＯＳトランジスタＭｂ３，Ｍｂ４に流れる電流量はモニタされるべき電流量よりも減少する。ここで、この電流の減少量をΔＩとする。ＭＯＳトランジスタＭｃ３とＭｃ４はカレントミラー構成で、ＭＯＳトランジスタＭｃ３はＭＯＳトランジスタＭｃ４に自身と同じ電流を流そうとする。ＭＯＳトランジスタＭｃ４に流れる電流をＩ４とする。電流Ｉ４がバイアス電流ＩＢＩＡＳよりも大きいと、制御電圧ＶＡＤＰが上昇し適応電流ＩＡＤＰが減少する。このため、最小電流Ｉｍｉｎが減少し、電流Ｉ４も減少する。また、電流Ｉ４がバイアス電流ＩＢＩＡＳよりも小さいと、制御電圧ＶＡＤＰが低下し適応電流ＩＡＤＰが増加する。このため、最小電流Ｉｍｉｎが増加し、電流Ｉ４も増加する。
【００９０】
以上の動作により、最終的にＩ４＝ＩＢＩＡＳに収束するため、次式が成立する。
【００９１】
２（Ｉｍｉｎ−ΔＩ）＝ＩＢＩＡＳ
【００９２】
ここで、Ｉｍｉｎ＝α×ＩＢＩＡＳより、次式を得る。
【００９３】
２（α×ＩＢＩＡＳ−ΔＩ）＝ＩＢＩＡＳ
【００９４】
入力差動対回路１を構成するＭＯＳトランジスタＭｄ１，Ｍｄ２のテイル電流はＩＢＩＡＳ+ＩＡＤＰであるから、次式を得る。
【００９５】
２α×（ＩＢＩＡＳ＋ＩＡＤＰ）−２ΔＩ＝ＩＢＩＡＳ
【００９６】
従って、適応電流ＩＡＤＰについて次式を得る。
【００９７】
ＩＡＤＰ＝（（１−２α）／２α）ＩＢＩＡＳ＋（１／α）ΔＩ
【００９８】
ここで、αは入力電圧差ΔＶＩＮの関数であるため、入力電圧差ΔＶＩＮが変化すると、上式が成立するような適応電流ＩＡＤＰとなるように制御電圧ＶＡＤＰが変化する。入力電圧差ΔＶＩＮ＝０のとき、α＝１／２となるので、次式が成り立つ。
【００９９】
ＩＡＤＰ＝２ΔＩ
【０１００】
また、ＭＯＳトランジスタＭｂ３，Ｍｂ４のアスペクト比をそれぞれＭＯＳトランジスタＭｂ２，Ｍｂ１よりも大きくすることで、ゲート・ソース間電圧ＶＧＳの減少と基板バイアス効果による電流量の減少を緩和でき、入力電圧差ΔＶＩＮ＝０における適応電流ＩＡＤＰの値を小さくし、待機時における消費電力を抑制することができる。入力電圧差ΔＶＩＮ≠０のとき、式（５）によれば十分大きな入力電圧差ΔＶＩＮについてα≒０となるので、適応電流ＩＡＤＰが増大し、オペアンプを高速に駆動することができる。
【０１０１】
さらに、比較例に係る適応バイアス生成回路の問題点について以下に説明する。
【０１０２】
図５の適応バイアス生成回路は、入力差動対回路１がオフになると適応バイアス電流生成回路が動作を停止し、安定に動作できない問題がある。このことを、図８（ｂ）を用いて以下説明する。
【０１０３】
同相電圧ＶＣＭが所定の電圧よりも高いとき、入力差動対回路１は動作を停止する。入力差動対回路１がオフなので、電流Ｉ１＝Ｉ２＝０となる。ここで、ＭＯＳトランジスタＭｂ３，Ｍｂ４，Ｍｂ５，Ｍｂ６，Ｍｃ３に流れる電流が０となるため、ＭＯＳトランジスタＭｃ４がオフとなる。これにより、制御電圧ＶＡＤＰが接地電位に漸近する。すなわち、入力差動対回路１が動作を停止すると適応バイアスループのフィードバックループが切断されることになる。このため、制御電圧ＶＡＤＰの制御できず安定動作が困難になる。特に、同相電圧ＶＣＭが変化し、入力差動対回路１がオフから再びオンとなると、制御不能な大電流が発生して出力に大きな歪みが生じる。これは、接地電位から電源電圧ＶＤＤまでを入力範囲とする場合に問題となる。従って、既存の適応バイアス生成回路はレール・ツー・レールオペアンプに適用することができない。
【０１０４】
以上説明したように、比較例においては、レール・ツー・レールを考慮しないオペアンプの入力レンジは接地電位から電源電圧までの範囲より狭くなり、電源電圧を下げると電源電圧幅に占める入力レンジの割合が低下する問題がある。レール・ツー・レールオペアンプは接地電位から電源電圧までの全ての範囲で入力が可能であるがレール・ツー・レールを考慮しないオペアンプと比較して回路規模が大きく、消費電力が増大する問題がある。また、既存の適応バイアス技術はレール・ツー・レールオペアンプに適用できない問題があることを明らかにした。
【０１０５】
５．第１の実施形態に係る適応バイアス生成回路
図９Ａは本発明の第１の実施形態に係る適応バイアス生成回路の構成を示すブロック図であり、図１０は図９Ａの適応バイアス生成回路２２Ａの具体例の構成を示す回路図である。第１の実施形態に係る適応バイアス生成回路は、図９Ａに示すように、減算及び加算回路１１により構成されるフィードバック回路により、入力差動対回路１がオフとなっても適応電流ＩＡＤＰの帰還ループを保持し、制御電圧ＶＡＤＰが接地電位になる動作を防止することを特徴としている。また、図９Ａの加算及びＫ倍回路１２により、電流の帰還量を調整し適応電流ＩＡＤＰの生成量を制御することを特徴としている。
【０１０６】
図９Ａ及び図１０において、第１の実施形態に係る適応バイアス生成回路２２Ａは、
（１）ＭＯＳトランジスタＭｄ１，Ｍｄ２，Ｍｂ１，Ｍｂ２を含む回路により構成され、入力電圧ＶＩＮ＋，ＶＩＮ−に対して差動増幅を行って入力電圧ＶＩＮ＋，ＶＩＮ−に対応した電流Ｉ１，Ｉ２を生成する入力差動対回路１と、
（２）ＭＯＳトランジスタＭｂ３〜Ｍｂ６を含む回路により構成され、電流Ｉ１，Ｉ２を比較して電流Ｉ１，Ｉ２のうちの小さい電流である最小電流Ｉｍｉｎの２倍の電流２Ｉｍｉｎを生成して出力する電流比較回路２と、
（３）ＭＯＳトランジスタＭｃ３，Ｍｃ４及び一定のバイアス電流ＩＢＩＡＳを発生して出力する固定バイアス電流源５を含む回路により構成され、バイアス電流ＩＢＩＡＳをＭＯＳトランジスタＭｃ４に流れる電流と比較し、比較結果に対応する電流を電圧に変換して出力する電流電圧変換回路３と、
（４）ＭＯＳトランジスタＭａ２を含む回路により構成され、電流電圧変換回路３からの電圧に対応する適応電流ＩＡＤＰを生成して出力する適応電流ＩＡＤＰ生成回路４と、
（５）２個の定電流源から構成され、一定のバイアス電流ＩＢＩＡＳを発生して出力する固定バイアス電流源５と、
（６）ＭＯＳトランジスタＭａ２のゲートに接続される接続点により構成され、適応電流ＩＡＤＰとバイアス電流ＩＢＩＡＳを加算して加算結果の電流を入力差動対回路１に供給する加算器６と、
（７）ＭＯＳトランジスタＭｂ７，Ｍｂ８を含む回路により構成され、加算器１２ａとＫ倍器１２ｂとを備え、電流Ｉ１，Ｉ２を加算して加算結果の電流をＫ倍してその結果の電流を減算及び加算回路１１の減算器１１ａに出力する加算及びＫ倍回路１２と、
（８）ＭＯＳトランジスタＭｃ１，Ｍｃ２を含む回路により構成され、減算器１１ａと加算器１１ｂとを備え、加算器６からの電流から加算及びＫ倍回路１２ｂからの電流を減算し、電流比較回路２からの電流２Ｉｍｉｎを加算し、加算結果の電流を電流電圧変換回路３に出力する減算及び加算回路１１とを備えて構成される。
【０１０７】
図１１（ａ）は図１０の適応バイアス生成回路２２Ａにおいて入力差動対がオンであるときの回路であり、図１１（ｂ）は図１０の適応バイアス生成回路２２Ａにおいて入力差動対がオフであるときの回路である。以下、図１１（ａ）及び図１１（ｂ）を参照して図１０の適応バイアス生成回路２２Ａの回路動作を説明する。
【０１０８】
入力差動対回路１がオンのときを示す図１１（ａ）において、ＭＯＳトランジスタＭｂ１〜Ｍｂ６については図５と同様に動作する。ＭＯＳトランジスタＭｂ７及びＭｂ８はそれぞれＭＯＳトランジスタＭｂ１及びＭｂ２のＫ倍（０＜Ｋ＜１）の電流を抽出するようにＭＯＳトランジスタＭｂ７，Ｍｂ８，Ｍｂ１，Ｍｂ２のアスペクト比（ゲート長Ｌに対するゲート幅Ｗの比をいう）を調整している。具体的には、ＭＯＳトランジスタＭｂ１とＭｂ７とはカレントミラー回路を構成し、ＭＯＳトランジスタＭｂ２とＭｂ８とはカレントミラー回路を構成し、ＭＯＳトランジスタＭｂ７のアスペクト比をＭＯＳトランジスタＭｂ１のアスペクト比のＫ倍とし、ＭＯＳトランジスタＭｂ８のアスペクト比をＭＯＳトランジスタＭｂ２のアスペクト比のＫ倍とするように各ＭＯＳトランジスタＭｂ７，Ｍｂ８，Ｍｂ１，Ｍｂ２を形成する。このとき、ＭＯＳトランジスタＭｂ１に流れる電流Ｉ１のＫ倍の電流Ｋ×Ｉ１がＭＯＳトランジスタＭｂ７に流れ、ＭＯＳトランジスタＭｂ２に流れる電流Ｉ２のＫ倍の電流Ｋ×Ｉ２がＭＯＳトランジスタＭｂ８に流れる。
【０１０９】
ＭＯＳトランジスタＭａ１には適応電流ＩＡＤＰが流れるため、ＭＯＳトランジスタＭｃ１には、電流（ＩＢＩＡＳ+ＩＡＤＰ−Ｋ（Ｉ１＋Ｉ２））が流れる。ＭＯＳトランジスタＭｃ１の電流は、ＭＯＳトランジスタＭｃ１，Ｍｃ２からなるカレントミラー回路により、ＭＯＳトランジスタＭｃ２によりコピーされるため、ＭＯＳトランジスタＭｃ３には次の値の電流が流れる。
【０１１０】
ＩＢＩＡＳ＋ＩＡＤＰ−Ｋ（Ｉ１＋Ｉ２）＋２Ｉｍｉｎ      （６）
【０１１１】
また、ＭＯＳトランジスタＭｃ３及びＭｃ４はカレントミラー回路を構成しており、各ＭＯＳトランジスタＭｃ３，Ｍｃ４には上記式（６）の電流が流れ、ＭＯＳトランジスタＭｃ４に流れる上記式（６）の電流が接続点６Ｃに流れ込む一方、バイアス電流ＩＢＩＡＳが接続点６Ｃから流れ出る。当該回路においては、これら２つの電流が等しくなるように動作し、当該動作は次式で表される。
【０１１２】
ＩＢＩＡＳ＋ＩＡＤＰ−Ｋ（Ｉ１＋Ｉ２）＋２Ｉｍｉｎ＝ＩＢＩＡＳ
【０１１３】
ここで、Ｉ１+Ｉ２=ＩＢＩＡＳ+ＩＡＤＰであり、Ｉｍｉｎ＝α（ＩＢＩＡＳ+ＩＡＤＰ）−ΔＩなので、次式を得る。
【０１１４】
ＩＢＩＡＳ+ＩＡＤＰ−Ｋ（ＩＢＩＡＳ+ＩＡＤＰ）＋２（α（ＩＢＩＡＳ+ＩＡＤＰ）−ΔＩ）＝ＩＢＩＡＳ
【０１１５】
これより、適応電流ＩＡＤＰは次式で表される。
【０１１６】
ＩＡＤＰ＝（（Ｋ−２α）ＩＢＩＡＳ＋２ΔＩ）／（１−Ｋ＋２α）
【０１１７】
入力電圧差ΔＶＩＮ＝０のとき、α＝１／２となるので、次式を得る。
【０１１８】
ＩＡＤＰ＝（（Ｋ−１）ＩＢＩＡＳ＋２ΔＩ）／（２−Ｋ）
【０１１９】
また、入力電圧差ΔＶＩＮ≠０のとき、式（５）によれば十分大きなΔＶＩＮについてα≒０となるので、次式を得る。
【０１２０】
ＩＡＤＰ＝（ＫＩＢＩＡＳ＋２ΔＩ）／（１−Ｋ）
【０１２１】
以上より、ＭＯＳトランジスタＭｂ７，Ｍｂ８，Ｍｂ１，Ｍｂ２のアスペクト比について、ＭＯＳトランジスタＭｂ７のアスペクト比をＭＯＳトランジスタＭｂ１のアスペクト比のＫ倍とし、ＭＯＳトランジスタＭｂ８のアスペクト比をＭＯＳトランジスタＭｂ２のアスペクト比のＫ倍とするように、各ＭＯＳトランジスタＭｂ７，Ｍｂ８，Ｍｂ１，Ｍｂ２を形成し、当該パラメータＫを調整することで、待機時及び動作時の適応電流ＩＡＤＰの生成量を制御することができる。なお、適応電流ＩＡＤＰに対応した適応バイアス電圧ＶＡＤＰｍはＭＯＳトランジスタＭａ２のゲート電圧から出力される。
【０１２２】
入力差動対回路１がオフのときを示す図１１（ｂ）において、Ｉ１＝Ｉ２＝０となる。このとき、Ｉｍｉｎ＝０、Ｋ（Ｉ１＋Ｉ２）＝０となるので、ＭＯＳトランジスタＭｃ３に流れる電流はＩＢＩＡＳ+ＩＡＤＰとなる。入力差動対回路１がオンの場合と同様に、ＭＯＳトランジスタＭｃ３，Ｍｃ４はカレントミラー回路を構成し、それぞれ同じ電流が流れ、当該回路においては、ＭＯＳトランジスタＭｃ４を流れる電流とバイアス電流ＩＢＩＡＳとが等しくなるように動作し、当該動作は次式で表される。  
【０１２３】
ＩＢＩＡＳ+ＩＡＤＰ=ＩＢＩＡＳ
【０１２４】
これより、適応電流ＩＡＤＰ≒０に収束する。図４及び図５に図示した比較例に係る適応バイアス電流生成回路では、入力差動対回路１がオフのとき制御電圧ＶＡＤＰが０Ｖとなってフィードバック制御が切断されていた。しかし、図９Ａ及び図１０の第１の実施形態に係る適応バイアス生成回路２２Ａを用いることで制御電圧ＶＡＤＰを制御でき、安定動作を実現することができる。
【０１２５】
以上説明したように、本実施形態に係る適応バイアス生成回路によれば、比較例に係る適応バイアス生成回路において減算及び加算回路１１及び加算及びＫ倍回路１２をさらに備えたことにより、接地電位から電源電圧ＶＤＤまでの全ての入力電圧に対して適応電流ＩＡＤＰを制御することができる。これにより、比較例に係る適応バイアス生成回路において入力差動対回路１がオフからオンへ切り替わる瞬間に大電流が発生する問題を解決した。また、ＭＯＳトランジスタＭｂ７，Ｍｂ８，Ｍｂ１，Ｍｂ２のアスペクト比を調整することで適応電流ＩＡＤＰの生成量を制御することができる。
【０１２６】
以上の第１の実施形態において、入力電圧差ΔＶＩＮ＝０のとき適応電流ＩＡＤＰが負になる可能性があり、次式の関係式について以下に説明する。
【０１２７】
ｎＩＢＩＡＳ＋ＩＡＤＰ−Ｋ（Ｉ１＋Ｉ２）＋２Ｉｍｉｎ＝ＩＢＩＡＳ
【０１２８】
ここで、Ｉ１+Ｉ２=ＩＢＩＡＳ+ＩＡＤＰであり、Ｉｍｉｎ＝α（ＩＢＩＡＳ+ＩＡＤＰ）−ΔＩなので、次式を得る。
【０１２９】
ｎＩＢＩＡＳ+ＩＡＤＰ−Ｋ（ＩＢＩＡＳ+ＩＡＤＰ）＋２（α（ＩＢＩＡＳ+ＩＡＤＰ）−ΔＩ）
＝ＩＢＩＡＳ
【０１３０】
これより、適応電流ＩＡＤＰは次式で表される。
【０１３１】
ＩＡＤＰ＝（（１−ｎ＋Ｋ−２α）ＩＢＩＡＳ＋２ΔＩ）／（１−Ｋ+２α）
【０１３２】
ここで、入力電圧差ΔＶＩＮ＝０のとき、α＝１／２となるので、次式を得る。
【０１３３】
ＩＡＤＰ＝（（Ｋ−ｎ）ＩＢＩＡＳ＋２ΔＩ）／（２−Ｋ）
【０１３４】
入力電圧差ΔＶＩＮ≠０のとき、式（５）によれば十分大きなΔＶＩＮについてα≒０となるので、次式を得る。
【０１３５】
ＩＡＤＰ＝（（１−ｎ＋Ｋ）ＩＢＩＡＳ＋２ΔＩ）／（１−Ｋ）
【０１３６】
従って、Ｋは上述のように０＜Ｋ＜１の範囲で設定したが、適応電流ＩＡＤＰを正にするためには、１−ｎ＋Ｋ＞０であり、次式の条件が成立する必要がある。
【０１３７】
０＜ｎ＜Ｋ＜１
【０１３８】
図９Ｂは図９Ａの適応バイアス生成回路の変形例の構成を示すブロック図である。図９Ａにおいて減算及び加算回路１１と電流電圧変換回路３とを別々に構成しているが、本発明はこれに限らず、図９Ｂに示すように、加算回路１１と電流電圧変換回路３の動作を含む回路を一体化して電流電圧変換回路３Ａで構成してもよい。すなわち、電流電圧変換回路３Ａは、ＩＢＩＡＳ＋ＩＡＤＰ＋２Ｉｍｉｎの電流とＩＢＩＡＳ＋Ｋ（Ｉ１＋Ｉ２）の電流が等しくなるように回路を変更できる。この構成は、後述する図２２の回路構成に対応する。
【０１３９】
６．第２の実施形態に係るレール・ツー・レール差動増幅回路
図１２は本発明の第２の実施形態に係るレール・ツー・レール差動増幅回路の構成を示すブロック図である。また、図１３は図１２のレール・ツー・レール差動増幅回路のうちのオペアンプ本体２１の構成を示す回路図であり、図１４は図１２のレール・ツー・レール差動増幅回路のうちの適応バイアス生成回路２２Ｂの構成を示す回路図である。なお、図１４において、図１０の各回路１〜１２の対応回路について同一の符号を付している。
【０１４０】
図１２において、第２の実施形態に係るレール・ツー・レール差動増幅回路は、
（１）非特許文献４において開示され、図１３に図示するレール・ツー・レールオペアンプ２１と、
（２）図１０の適応バイアス生成回路２２Ａと、図１４の適応バイアス生成回路２２Ｂとを含む適応バイアス生成回路２２とを備えて構成される。
【０１４１】
ここで、各適応バイアス生成回路２２Ａは、ｐＭＯＳトランジスタの入力差動対回路１を有し、図１３のレール・ツー・レールオペアンプ２１のｐＭＯＳトランジスタの入力差動対回路のための適応バイアス電圧ＶＡＤＰｍを供給する。また、各適応バイアス生成回路２２Ｂは、ｎＭＯＳトランジスタの入力差動対回路１を有し、図１３のレール・ツー・レールオペアンプ２１のｎＭＯＳトランジスタの入力差動対回路のための適応バイアス電圧ＶＡＤＰｎを供給する。なお、適応電流ＩＡＤＰに対応した適応バイアス電圧ＶＡＤＰｍはＭＯＳトランジスタＭａ２のゲート電圧から出力される。
【０１４２】
図１３のレール・ツー・レールオペアンプ２１は、オペアンプ部２１ａと、バイアス生成回路２１ｂとを備えて構成される。バイアス電流ＩＢＡＩＳと適応バイアス生成回路２２Ａで生成したＩＡＤＰと適応バイアス生成回路２２Ｂで生成したＩＡＤＰをＩＩＮとして供給することで、バイアス電圧ＶＢ１，ＶＢ２，ＶＢ３，ＶＢ４が生成される。（ＩＩＮ＝ＩＢＩＡＳ＋ＩＡＤＰ（ｐＭＯＳ差動対回路用）＋ＩＡＤＰ（ｎＭＯＳ差動対回路用））
【０１４３】
なお、図１３のＭＯＳトランジスタＭｅ１〜Ｍｅ６で構成されるカレントミラー回路は、ＭＯＳトランジスタＭｃ１〜Ｍｃ８で構成されるカスコード出力回路に電流の同相成分が流入することを防止する（例えば、非特許文献４参照）。
【０１４４】
以上のように構成された第２の実施形態に係るレール・ツー・レールオペアンプによれば、図１３に示すオペアンプ本体２１に対し、図１０の適応バイアス生成回路２２Ａ及び図１４の適応バイアス生成回路２２Ｂを搭載し、接地電位から電源電圧ＶＤＤまでの入力電圧に対して適応バイアス電流及びそれに対応する適応バイアス電圧を生成することができる。
【０１４５】
７．シミュレーションによる評価
本発明者らは、
（１）図１０及び図１４の適応バイアス生成回路２２Ａ，２２Ｂを備えたレール・ツー・レールオペアンプ２１であってＫ＝１５／１６とした場合（実施例１）と、
（２）図１０及び図１４の適応バイアス生成回路２２Ａ，２２Ｂを備えたレール・ツー・レールオペアンプ２１であってＫ＝１４／１６とした場合（実施例２）と、
（３）図４で示した適応バイアス生成回路を備えたレール・ツー・レールオペアンプ２１（比較例１）と、
（４）図１３で示したレール・ツー・レールオペアンプ２１に適応バイアス生成回路２２Ａ，２２Ｂを用いない場合（比較例２）とについて、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーション評価を行った。
【０１４６】
当該シミュレーションにおいて、使用したプロセスは０．１８−μｍＣＭＯＳプロセスであり、電源電圧ＶＤＤは１．８ Ｖ、出力負荷容量ＣＬは１０ｐＦとした。また、固定バイアス電流のみを与えた比較例２で１０６．５ｎＡ、比較例１で６８ｎＡ、実施例１で６５．５ｎＡ、実施例２で７５．５ｎＡとし、ユニティ・ゲイン・バッファ構成において、入力電圧ＶＩＮが０．９Ｖとなるときの回路全体の消費電流が１μＡとなるように定めた。
【０１４７】
図１５（ａ）実施例１に係る差動増幅回路のＳＰＩＣＥシミュレーション結果であって、その利得の周波数特性を示すグラフであり、図１５（ｂ）その位相の周波数特性を示すグラフであり、図１５に実施例１のボード線図を示す。ここで、直流利得は８３．４ｄＢ、ユニティ・ゲイン周波数は５．９１ｋＨｚ、位相余裕は８８．４°である。図１５から明らかなように、位相余裕を６０°以上確保することで、実施例１は負帰還をかけても安定に動作する。
【０１４８】
図１６は実施例１に係る差動増幅回路を用いたユニティ・ゲイン・バッファのＳＰＩＣＥシミュレーション結果であって、その入出力特性を示すグラフであり、図１７は実施例１に係る差動増幅回路を用いたユニティ・ゲイン・バッファのＳＰＩＣＥシミュレーション結果であって、その入力電圧に対する消費電流を示すグラフである。また、図１８は実施例１に係る差動増幅回路を用いたユニティ・ゲイン・バッファのＳＰＩＣＥシミュレーション結果であって、その入力電圧に対する誤差電圧を示すグラフである。
【０１４９】
図１８から明らかなように、実施例１は入力電圧が１００ｍＶから１．７Ｖまでの範囲で高い線形性を持つことが分かる。入力電圧が接地電位や電源電圧に近づくと線形性が失われるのは、出力電圧が接地電位や電源電圧に近づき出力段のＭＯＳトランジスタが十分なドレイン・ソース間電圧を確保できなくなり、線形領域で動作するためである。消費電流が入力電圧に依存するのは、入力電圧によって差動対のオン/オフが切り替わるためである。入力電圧が低い場合にはｎＭＯＳトランジスタの入力差動対回路がオフ、ｐＭＯＳトランジスタの入力差動対回路がオンとなり、入力電圧が高くなるとｎＭＯＳトランジスタの入力差動対回路がオン、ｐＭＯＳトランジスタの入力差動対回路がオフとなる。入力電圧が中間の部分で両方の入力差動対回路がオンとなるため、消費電流は最大となる。
【０１５０】
図１９（ａ）は実施例１に係る差動増幅回路を用いたユニティ・ゲイン・バッファの入力電圧のＳＰＩＣＥシミュレーション結果であって、その立ち上がり時のステップ応答特性を示す電圧波形図であり、図１９（ｂ）はその消費電流の時間経過を示す図である。また、図２０（ａ）は実施例１に係る差動増幅回路を用いたユニティ・ゲイン・バッファのＳＰＩＣＥシミュレーション結果であって、その入力電圧の立ち下がり時のステップ応答特性を示す電圧波形図であり、図２０（ｂ）はその消費電流の時間経過を示す図である。
【０１５１】
図１９及び図２０から明らかなように、比較例１及び２ではステップ波が入力された瞬間に大電流が発生し、大きな歪みの原因となっている。実施例１及び実施例２は歪みが無く、適応バイアスを用いない場合よりも高速に応答していることが確認できる。また、実施例１は実施例２よりも信号遷移時の消費電流が大きいことから、Ｋの値に応じて適応バイアス電流の生成量を制御可能であることが確認できる。
【０１５２】
図２１は実施例１及び２、並びに比較例１及び２のＳＰＩＣＥシミュレーション結果のまとめを示す表である。図２１から明らかなように、入力電圧ＶＩＮが０．９Ｖのときの消費電力を待機時電力（Ｓｔａｔｉｃ  Ｐｏｗｅｒ）、１ｋＨｚの矩形波を１０周期入力したときの平均消費電力を動作時電力（Ｄｙｎａｍｉｃ  Ｐｏｗｅｒ）ＰＤとして評価した。また、性能指数（ｆｉｇｕｒｅ  ｏｆ  ｍｅｒｉｔ）ＦＯＭを、スルーレートＳＲ＋とＳＲ−の平均値ＳＲ±、出力負荷容量ＣＬ、及び動作時電力ＰＤを用いて次式で定義して評価した。
【０１５３】
ＦＯＭ＝ＳＲ±・ＣＬ／ＰＤ
【０１５４】
ここで、スルーレートＳＲ＋とＳＲ−の平均値ＳＲ±は適応バイアス生成回路を用いない場合と比較して、実施例１で９．２倍、実施例２で６．５倍となり、高速化を実現した。また、性能指数ＦＯＭは適応バイアス生成回路を用いない場合に対して実施例１で６．９倍、実施例２で４．７倍となった。
【０１５５】
８．実施形態の作用効果
本発明に係る実施形態によれば、レール・ツー・レール動作可能な適応バイアス生成回路２２Ａ，２２Ｂと、それを用いた超低電力・高速レール・ツー・レールオペアンプ（図１２）を提案した。比較例１に係る適応バイアス生成回路は、入力差動対回路の端子電圧を電流に変換してモニタし、電流の変化に応じて適応バイアス電流を生成する。しかし、比較例１に係る適応バイアス生成回路は、入力差動対回路がオフからオンに切り替わる瞬間に大電流が発生する問題がある。これは、入力差動対回路が停止するとき、入力差動対回路を流れる電流が停止するため、適応バイアス生成回路内のフィードバックループが切断し、制御電圧が接地電位又は電源電圧に漸近することが原因である。また、適応バイアス電流の生成量を設計で制御できない問題があった。
【０１５６】
そこで、本実施形態に係る適応バイアス生成回路では、入力差動対回路１がオフの場合における適応バイアス電流の制御と適応バイアス電流の生成量の調整を目的として新たな電流フィードバック回路１１，１２を追加した。これにより、入力差動対回路１が停止する入力コモンモード電圧で適応バイアス電流を収束させることができ、大電流が発生する問題を解決する。また、加算及びＫ倍回路１２のＭＯＳトランジスタのアスペクト比を調整することにより適応バイアス電流の生成量を制御することが可能となる。さらに、本実施形態に係る適応バイアス生成回路２２Ａ，２２Ｂを用いてレール・ツー・レールオペアンプ２１を駆動することでレール・ツー・レールオペアンプの超低電力・高速動作を可能とすることができる。また、ＳＰＩＣＥシミュレーションにおいて、本実施形態に係る適応バイアス生成回路は、比較例１に係る適応バイアス生成回路で問題となっていた大電流が発生しないことを確認し、適応バイアスを用いない場合と比較して同一消費電力下で９．２倍の高速化を実現した。
【０１５７】
９．適応バイアス生成回路の第１の変形例
図２２は本発明の第１の変形例に係る適応バイアス生成回路の構成を示す回路図である。図１０の本実施形態に係る適応バイアス生成回路における適応バイアス電流ＩＡＤＰは、図１０のノード６Ｃの電位（制御電圧ＶＭ）で決定される。ノード６Ｃに流入し、流出する電流を考えると次式が成立する。
【０１５８】
ＩＢＩＡＳ＋ＩＡＤＰ−Ｋ（Ｉ１＋Ｉ２）＋２Ｉｍｉｎ＝ＩＢＩＡＳ
【０１５９】
この式を変形すると次式を得る。
【０１６０】
ＩＢＩＡＳ＋ＩＡＤＰ＋２Ｉｍｉｎ＝ＩＢＩＡＳ＋Ｋ（Ｉ１＋Ｉ２）      （７）
【０１６１】
この式（７）から、適応バイアス電流生成回路の簡単化を行うことを考える。図２２に式（７）を満たす第１の変形例に係る適応バイアス生成回路を示す。図１０の第１の実施形態に係る適応バイアス生成回路２２Ａと異なり、ノード６Ｃにおいて必要な電流加減算を行う回路構成とした。当該回路構成は、図９Ｂの適応バイアス生成回路に対応し、図９Ａの減算及び加算回路１１を削減できる。当該第１の変形例に係る適応バイアス生成回路によれば、回路構成の簡略化により低電力化、高精度化が可能である。以下、回路動作について説明する。
【０１６２】
上述したように、入力差動対回路１の各ＭＯＳトランジスタＭｂ１，Ｍｂ２を流れる電流をそれぞれＩ１とＩ２とすると、上記式（７）の関係を満たすように制御電圧ＶＭが決定される。
【０１６３】
ＩＢＩＡＳ＋ＩＡＤＰ＋２Ｉｍｉｎ＝ＩＢＩＡＳ＋Ｋ（Ｉ１＋Ｉ２）      （８）
【０１６４】
上記式（８）の左辺はノード６Ｃに流れ込む電流を示す一方、上記式（８）の右辺はノード６Ｃから流れ出る電流を示し、当該ノード６Ｃで流れ込む電流と流れ出る電流が等しくなるように制御を行っていることを示している。この場合は、ｐＭＯＳトランジスタの入力差動対回路１の場合であるが、ｎＭＯＳトランジスタの入力差動対回路１の場合は、流れ込む電流と流れ出る電流とは逆の関係になる。
【０１６５】
ここで、Ｉ１＋Ｉ２＝ＩＢＩＡＳ＋ＩＡＤＰであり、また最小電流Ｉｍｉｎは次式で表される。
【０１６６】
Ｉｍｉｎ＝α（ＩＢＩＡＳ＋ＩＡＤＰ）―ΔＩ
【０１６７】
ただし、α（ＩＢＩＡＳ＋ＩＡＤＰ）＞ΔＩである。これらを代入して、整理すると次式を得る。
【０１６８】
ＩＡＤＰ＝（（Ｋ−２α）／（１＋２α−Ｋ））ＩＢＩＡＳ＋（２／（１＋２α−Ｋ））ΔＩ
（９）
【０１６９】
この式（９）に従って、適応電流ＩＡＤＰが流れて制御電圧ＶＭが制御される。ここで、数値例として、入力電圧差の絶対値｜ΔＶＩＮ｜＝０のとき、αは１／２となる。このとき、次式を得る。
【０１７０】
ＩＡＤＰ＝（（Ｋ−１）／（２−Ｋ））ＩＢＩＡＳ＋（２／（２−Ｋ））ΔＩ
【０１７１】
また、入力電圧差の絶対値｜ΔＶＩＮ｜≫０のとき、αは０となる。このとき、次式を得る。
【０１７２】
ＩＡＤＰ＝（Ｋ／（１−Ｋ））ＩＢＩＡＳ＋（２／（１−Ｋ））ΔＩ
【０１７３】
また、入力差動対回路１がオフのとき、Ｉｍｉｎ＝０、Ｉ１＝０、Ｉ２＝０なので次式を得る。
【０１７４】
ＩＢＩＡＳ＋ＩＡＤＰ＝ＩＢＩＡＳ      （１０）
【０１７５】
従って、式（１０）を満たすように適応電流ＩＡＤＰが流れる。適応電流ＩＡＤＰ＝０なので、電力消費は０である。
【０１７６】
１０．適応バイアス生成回路の第２の変形例
図２３は本発明の第２の変形例に係る適応バイアス生成回路の構成を示す回路図である。図２２の第１の変形例では、入力電圧差の絶対値｜ΔＶＩＮ｜＝０のとき、適応電流ＩＡＤＰがＩＡＤＰ＝（（Ｋ−１）／（２−Ｋ））ＩＢＩＡＳ＋（２／（２−Ｋ））ΔＩとなり、ΔＩやＫの値によっては適応電流ＩＡＤＰが負の電流となる場合がある。また、入力差動対回路１がオフのとき、適応電流ＩＡＤＰが０となり、制御性が困難となる場合がある。これらの問題を解決するために、図２２の第１の変形例とは異なる回路構成を考えた。これが図２３の第２の変形例に係る適応バイアス生成回路である。
【０１７７】
図２３において、ノード６Ｃに流し込むバイアス電流ＩＢＩＡＳに替えて、バイアス電流ｎＩＢＩＡＳとしたことを特徴としている。これにより、ノード６Ｃに流入出する電流は次式で表される。
【０１７８】
ｎＩＢＩＡＳ＋ＩＡＤＰ＋２Ｉｍｉｎ＝ＩＢＩＡＳ＋Ｋ（Ｉ１＋Ｉ２）
【０１７９】
以下、この回路の動作を説明する。
【０１８０】
図２３において、ノード６Ｃに関する電流を整理してＩＡＤＰを求めると、次式を得る。
【０１８１】
ＩＡＤＰ＝
（（１−ｎ−２α＋Ｋ）／（１＋２α−Ｋ））ＩＢＩＡＳ＋（２／（１＋２α−Ｋ））ΔＩ
（１１）
【０１８２】
この式（１１）に従って、適応電流ＩＡＤＰが流れて制御電圧ＶＭが制御される。数値例として、入力電圧差の絶対値｜ΔＶＩＮ｜＝０のとき、αは１／２となる。従って、次式を得る。
【０１８３】
ＩＡＤＰ＝（（Ｋ−ｎ）／（２−Ｋ））ＩＢＩＡＳ＋（２／（２−Ｋ））ΔＩ
【０１８４】
Ｋ＜１であるので、ｎ＜Ｋとすることで、適応電流ＩＡＤＰが負の電流となることを回避できる。また、入力電圧差の絶対値｜ΔＶＩＮ｜≫０のとき、αは０となる。従って、次式を得る。
【０１８５】
ＩＡＤＰ＝（（１−ｎ＋Ｋ）／（１−Ｋ））ＩＢＩＡＳ＋（２／（１−Ｋ））ΔＩ
【０１８６】
また、入力差動対回路１がオフのとき、Ｉｍｉｎ＝０、Ｉ１＝０、Ｉ２＝０なので次式を得る。
【０１８７】
ＩＡＤＰ＝（１−ｎ）ＩＢＩＡＳ      （１２）
【０１８８】
従って、式（１２）を満たすように適応電流ＩＡＤＰが流れる。この場合においても、次式を満たす必要がある。
【０１８９】
０＜ｎ＜Ｋ＜１
【０１９０】
図２４は図２３のｎ倍のカレントミラー回路の具体的な構成を示す回路図である。図２４において、各ＭＯＳトランジスタのサイズ比をＭＮ１：ＭＮ２：ＭＮ３：ＭＮ４を１：１：１：ｎとすると、ＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４を流れる電流はそれぞれＩＢＩＡＳ、ＩＢＩＡＳ、ｎＩＢＩＡＳとなる。ｐＭＯＳトランジスタのトランジスタサイズ比をＭＰ１：ＭＰ２：ＭＰ３＝１：１：ｎとすると、ｎＭＯＳトランジスタＭＮ２からのバイアス電流ＩＢＩＡＳを受けて、ｐＭＯＳトランジスタＭＰ２、ＭＰ３を流れるバイアス電流はＩＢＩＡＳ、ｎＩＢＩＡＳとなる。以上により、ｎＩＢＩＡＳのバイアス電流源を構成できる。
【０１９１】
１１．減算及び加算回路１１及び加算及びＫ倍回路１２
図９Ａの第１の実施形態に係る適応バイアス生成回路においては、減算及び加算回路１１と加算及びＫ倍回路１２とを備えているが、減算及び加算回路１１のみを備えた場合において当該適応バイアス生成回路が所望の動作を行うかについて以下考察した。
【０１９２】
減算及び加算回路１１と加算及びＫ倍回路１２を備えた適応バイアス生成回路の基本式は次式の通りである。
【０１９３】
ＩＢＩＡＳ＋ＩＡＤＰ−Ｋ（Ｉ１＋Ｉ２）＋２Ｉｍｉｎ＝ＩＢＩＡＳ
【０１９４】
ここで、減算及び加算回路１１のみの場合を想定すると、上式は次式で表される。
【０１９５】
ＩＢＩＡＳ＋ＩＡＤＰ＋２Ｉｍｉｎ＝ＩＢＩＡＳ
【０１９６】
ここで、Ｉｍｉｎ＝α（ＩＢＩＡＳ＋ＩＡＤＰ）―ΔＩを代入すると次式を得る。
【０１９７】
ＩＢＩＡＳ＋ＩＡＤＰ＋２（α（ＩＢＩＡＳ＋ＩＡＤＰ）−ΔＩ）＝ＩＢＩＡＳ
【０１９８】
まとめると、次式を得る。
【０１９９】
ＩＡＤＰ＝（２／（１＋２α））ΔＩ−（２α／（１＋２α））ＩＢＩＡＳ
【０２００】
ここで、数値例として、入力電圧差の絶対値｜ΔＶＩＮ｜＝０（α＝１／２）のとき、適応バイアス電流ＩＡＤＰは次式で表される。
【０２０１】
ＩＡＤＰ＝ΔＩ−（１／２）ＩＢＩＡＳ
【０２０２】
この場合において、適応電流ＩＡＤＰは負の電流となるため当該回路構成を使用することができない。
【０２０３】
また、入力電圧差の絶対値｜ΔＶＩＮ｜≫０（α＝０）のとき、適応電流ＩＡＤＰは次式で表される。
【０２０４】
ＩＡＤＰ＝２ΔＩ
【０２０５】
ここで、入力電圧差の絶対値｜ΔＶＩＮ｜≫０のとき大電流を生成したい要求に対して微小電流しか電流が生成されないので、当該回路構成をしようすることができない。
【０２０６】
そして、入力差動対回路１がオフのとき、Ｉｍｉｎ＝０なので、次式を満たすように適応電流ＩＡＤＰが流れる。
【０２０７】
ＩＢＩＡＳ＋ＩＡＤＰ＝ＩＢＩＡＳ
【０２０８】
以上説明したように、図９Ａの適応バイアス生成回路において減算及び加算回路１１のみを備えた場合において当該適応バイアス生成回路が所望の動作を行うことはできないので、減算及び加算回路１１及び加算及びＫ倍回路１２を備えることは必須要件であることが理解できる。
【産業上の利用可能性】
【０２０９】
以上詳述したように、本発明に係る適応バイアス生成回路によれば、上記電流電圧変換回路は、上記バイアス電流と上記適応電流と上記小さい電流の２倍の電流とを加算してなる電流から、上記２個の電流の加算結果の電流をＫ倍（０＜Ｋ＜１）してなる電流を減算し、当該減算結果の電流を上記バイアス電流と比較し、当該比較結果の電流を電圧に変換
するので、レール・ツー・レールオペアンプのための適応バイアス生成回路において、安定性を向上させ適応バイアス電流量を制御できる。
【符号の説明】
【０２１０】
１…差動対、
２…電流比較回路、
３，３Ａ…電流電圧変換回路、
４…適応電流ＩＡＤＰ発生回路、
５…固定バイアス電流源、
６…加算器、
６Ｃ…ノード、
１０…オペアンプ、
１１…減算及び加算回路、
１１ａ…減算器、
１１ｂ…加算器、
１２…加算及びＫ倍回路、
１２ａ…加算器、
１２ｂ…Ｋ倍器、
２１…レール・ツー・レールオペアンプ本体、
２２Ａ，２２Ｂ…適応バイアス生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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