(57)【要約】【課題】簡易にＦＰＧＡの変更できる回路の数、種類を変更できるリコンフィグレーション装置を提供する。【解決手段】複数の回路設定エリアを有し、回路設定情報に基づいて前記回路設定エリア毎に論理回路を構築される集積回路と、複数の回路設定情報、及び、所定の演算式に基づくアドレスに前記回路設定情報の格納位置アドレスを有する格納位置情報を格納する記憶部と、前記所定の演算式に基づいて特定の回路設定情報の格納位置アドレスを格納するアドレスを算出し、前記記憶部の算出した前記アドレスにアクセスして、前記特定の回路設定情報の格納位置アドレスを取得し、前記記憶部の前記格納位置アドレスにアクセスして前記特定の回路設定情報を取得し、前記特定の回路設定情報に対応する前記集積回路の前記回路設定エリアに前記特定の回路設定情報に基づいて論理回路を構築する制御部とを備える、リコンフィグレーション装置とする。【選択図】図６
2014071649.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路設定エリアを有し、回路設定情報に基づいて前記回路設定エリア毎に論理回路を構築される集積回路と、
複数の回路設定情報、及び、所定の演算式に基づくアドレスに前記回路設定情報の格納位置アドレスを有する格納位置情報を格納する記憶部と、
前記所定の演算式に基づいて特定の回路設定情報の格納位置アドレスを格納するアドレスを算出し、前記記憶部の算出した前記アドレスにアクセスして、前記特定の回路設定情報の格納位置アドレスを取得し、前記記憶部の前記格納位置アドレスにアクセスして前記特定の回路設定情報を取得し、前記特定の回路設定情報に対応する前記集積回路の前記回路設定エリアに前記特定の回路設定情報に基づいて論理回路を構築する制御部とを備える、
リコンフィグレーション装置。
【請求項２】
前記集積回路の前記回路設定エリアは、それぞれ、複数の分割エリアに分割され、
前記記憶部は、所定の演算式に基づく前記分割エリア毎のアドレスに前記回路設定情報の格納位置アドレスを有する格納位置情報を格納し、
前記制御部は、前記所定の演算式に基づいて特定の回路設定情報の格納位置アドレスを格納するアドレスを前記複数の分割エリアそれぞれについて算出する
請求項１に記載のリコンフィグレーション装置。
【請求項３】
複数の回路設定エリアを有し、回路設定情報に基づいて前記回路設定エリア毎に論理回路を構築される集積回路と、
複数の回路設定情報、及び、所定の演算式に基づくアドレスに前記回路設定情報の格納位置アドレスを有する格納位置情報を格納する記憶部とを備える装置において、
前記所定の演算式に基づいて特定の回路設定情報の格納位置アドレスを格納するアドレスを算出し、
前記記憶部の前記アドレスにアクセスして、前記特定の回路設定情報の格納位置を取得し、
前記記憶部の前記格納位置アドレスにアクセスして前記特定の回路設定情報を取得し、
前記特定の回路設定情報に対応する前記集積回路の前記回路設定エリアに前記特定の回路設定情報に基づいて論理回路を構築する、
リコンフィグレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リコンフィグレーション装置に関する。
【背景技術】
【０００２】
近年、スマートデバイス、映像配信サービス等が、普及している。これに伴い、光伝送ネットワークでは、クライアント数が増え、プロトコルはＳＯＮＥＴ（Synchronous Optical NETwork）方式から、Ethernet（登録商標）方式、ＯＴＮ（Optical Transport Network）方式などへ移行している。そのため、複数のクライアントポートを収容でき、それぞれに対して、複数のプロトコル（SONET/Ethernet/OTNなど）への変更機能をサポートするMuxponder装置（光伝送装置）の需要が高まっている。
【０００３】
光伝送装置は、ＦＰＧＡ（Field Programmable Gate Array）によって複数のクライア
ントポート（CL Port: Client Port）に対して、複数のプロトコル間での変更機能をサポートすることがある。この場合、光伝送装置がサポートするすべてのクライアントポート数×プロトコル種類数の回路をＦＰＧＡに同時実装することが求められる。よって、光伝送装置がサポートするクライアントポートの数、及び、プロトコルの種別が増えるにつれて、光伝送装置の回路規模が増大する。このため、光伝送装置に、大規模ＦＰＧＡ、または、複数のＦＰＧＡが採用されることがある。
【０００４】
図１は、ＦＰＧＡ１個でクライアント２ポートに対して、２種類のプロトコル変更機能をサポートする場合のＦＰＧＡの回路構成の例を示す図である。図１の光伝送装置は、各種プロトコルと各種プロトコルを選択するセレクターを収容する主信号ＦＰＧＡ部、クライアントからの光信号を電気信号に変換するクライアントポート部を含む。
【０００５】
図２は、ＦＰＧＡ２個でクライアント２ポートに対して、２種類のプロトコル変更機能をサポートする場合のＦＰＧＡの回路構成の例を示す図である。図２の光伝送装置は、各種プロトコルと各種プロトコルを選択するセレクターを収容する主信号ＦＰＧＡ部、クライアントからの光信号を電気信号に変換するクライアントポート部を含む。
【０００６】
図１、図２ともに各プロトコルの回路規模は同一である。図１は、ＦＰＧＡ１個でクライアント２ポートに対して、２種類のプロトコル間での変更機能をサポートする。このため、図１の例では、４個分のプロトコルの回路を収容できる規模の１個のＦＰＧＡが使用される。図２は、ＦＰＧＡ２個でクライアント２ポートに対して、２種類のプロトコル間での変更機能をサポートする。このため、図２の例では、ＦＰＧＡ１個で、２個分のプロトコルの回路を収容できる規模の２個のＦＰＧＡが使用される。よって、図２の例では、図１の主信号ＦＰＧＡの半分の回路規模のＦＰＧＡを使用できる。
【０００７】
ＦＰＧＡは、ユーザによりプログラミングが可能な集積回路である。ＦＰＧＡは、実現する機能などに応じてコンフィグレーション（リコンフィグレーション）を行われる。ＦＰＧＡのコンフィグレーションには、回路設定情報のすべてを書き換える方法や、機能毎に一部の回路設定情報を書き換える方法がある。
【０００８】
近年では、ＦＰＧＡの部分リコンフィグ機能であるパーシャルリコンフィグ（以下ＰＲ（Partial Reconfiguration）ともいう）機能を適用することにより、ＦＰＧＡに実装す
る回路規模の削減が可能となっている。即ち、小規模ＦＰＧＡ、または、１つのＦＰＧＡが、「複数のクライアントポートに対して、複数のプロトコル間での変更機能のサポート」を実現可能となっている。ＰＲ機能とは、動作中にＦＰＧＡ内部回路を部分的に変更で
きる技術である。
【０００９】
図３は、ＰＲ機能を適用し、ＦＰＧＡ１個でクライアント２ポートに対して、２種のプロトコル変更機能をサポートする場合のＦＰＧＡの回路構成の例を示す図である。
【００１０】
図３の回路構成は、ＦＰＧＡ内にＰＲデータをリコンフィグする領域を区切っている主信号ＦＰＧＡ部、クライアントからの光信号を電気信号に変換するクライアントポート部、各ＰＲエリアにリコンフィグするＰＲデータ部を含む。図３の例では、主信号ＦＰＧＡ部に含まれる領域は、ＰＲエリア１、ＰＲエリア２である。ＰＲエリア１は、CL Port#1
の信号を処理し、ＰＲエリア２は、CL Port#2の信号を処理する。図３の例では、ＰＲデ
ータは、ＰＲエリア１のプロトコル１、ＰＲエリア１のプロトコル２、ＰＲエリア２のプロトコル１、ＰＲエリア２のプロトコル２を含む。ＰＲデータは、全ＰＲエリア×全プロトコル種類数分存在する。図３の例では、主信号ＦＰＧＡの回路規模は、１つのプロトコルの回路規模の２個分である。即ち、図３のＦＰＧＡの回路規模は、図２の１つのＦＰＧＡの回路規模と同程度である。
【００１１】
また、サポートする各プロトコルの共通回路を抽出し、抽出した共通回路部分を新たなＰＲエリアに分割することにより、ＰＲの時間短縮、ＰＲデータ総量の削減が可能となる。共通回路部分を有するプロトコル間の変更の場合、共通回路部分をリコンフィグレーションしなくてもよいためプロトコル変更時間が短縮される。また、共通回路部分のデータは、重複して不揮発性メモリに格納しなくてもよいため、不揮発性メモリに格納するデータ容量が削減される。よって、ＦＰＧＡのＰＲ機能をプロトコル変更に適用した場合、ＰＲエリアの分割化が実施される場合がある。
【００１２】
図４は、各プロトコルの共通部分を抽出する例を示す図である。図４の例では、プロトコル１、２、３において、共通する回路がプロトコル１及び２に存在する場合、プロトコル１及び２から共通部分が抽出される。また、プロトコル３に対しては、プロトコル１、２の共通回路と同等な回路部分を抽出する。
【００１３】
図５は、１個のＦＰＧＡが２個のクライアントポートに対して３種類のプロトコル変更機能をサポートする場合において、図４で抽出した共通部分を新たなＰＲエリアとして分割する場合の回路構成の変化を示す図である。図５の例では、光伝送装置は、ＦＰＧＡ内にＰＲデータをリコンフィグレーションする領域（ＰＲエリア１、２）を区切る主信号ＦＰＧＡ部、クライアントからの光信号を電気信号に変換するクライアントポート部、各ＰＲエリアにリコンフィグするＰＲデータ部を含む。ＰＲデータは、ＰＲエリアの分割化前では、全ＰＲエリア×全プロトコル種類数分存在する。ＰＲデータは、ＰＲエリアの分割化後では、全ＰＲエリア×全プロトコル種類数分から、共通回路部分のデータで同じデータを除いた数分存在する。共通回路部分のＰＲデータは、１つ格納され、重複して格納されない。プロトコル１、２の共通部分をリコンフィグレーションできるように、主信号ＦＰＧＡ部の内部が、プロトコル１、２の共通回路部分用のＰＲエリアと、プロトコル１、２の特有回路部分用のＰＲエリアに区切られている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１１−１３８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従来のリコンフィグ制御方法では、各ＰＲデータが不揮発性メモリ内のどのアドレスに格納されているかを示すテーブル（ＰＲデータ選択テーブル）をリコンフィグ制御ロジッ
クが有している。リコンフィグデータ（ＰＲデータ）が、ＰＲデータ選択テーブルに従って、ＦＰＧＡにロードされる。このとき、パーシャルリコンフィグ（パーシャルリコンフィグレーション、ＰＲ）エリアの分割数が変動する場合、または、変更可能なプロトコルの数が増える場合、ＰＲデータ選択テーブルを変更することが求められる。リコンフィグ制御ロジックは、ＰＲデータ選択テーブルを有している。即ち、ＰＲエリアの分割数が変動する場合、または、変更可能なプロトコルの数が増える場合、リコンフィグ制御ロジックを変更することが求められる。
【００１６】
リコンフィグ制御ロジックはＦＰＧＡやファームウェア（Firmware）などで実現されるため、リコンフィグ制御ロジックを変更する場合にはリコンフィグ制御ロジックを再設計することが求められる。リコンフィグ制御ロジックの再設計には、シミュレーション、実機でのデグレード確認等、妥当性の検証に多大な工数がかかる。よって、ＦＰＧＡにおけるＰＲエリアの分割数、変更可能なプロトコルの数が変動しても、リコンフィグ制御ロジックが変更されないことが望まれる。
【００１７】
本件開示の技術は、簡易にＦＰＧＡの変更できる回路の数、種類を変更できるリコンフィグレーション装置を提供することを課題とする。
【課題を解決するための手段】
【００１８】
開示の技術は、上記課題を解決するために、以下の手段を採用する。
【００１９】
即ち、第１の態様は、
複数の回路設定エリアを有し、回路設定情報に基づいて前記回路設定エリア毎に論理回路を構築される集積回路と、
複数の回路設定情報、及び、所定の演算式に基づくアドレスに前記回路設定情報の格納位置アドレスを有する格納位置情報を格納する記憶部と、
前記所定の演算式に基づいて特定の回路設定情報の格納位置アドレスを格納するアドレスを算出し、前記記憶部の前記アドレスにアクセスして、前記特定の回路設定情報の格納位置アドレスを取得し、前記記憶部の前記格納位置アドレスにアクセスして前記特定の回路設定情報を取得し、前記特定の回路設定情報に対応する前記集積回路の前記回路設定エリアに前記特定の回路設定情報に基づいて論理回路を構築する制御部とを備える、
リコンフィグレーション装置である。
【００２０】
開示の態様は、プログラムが情報処理装置によって実行されることによって実現されてもよい。即ち、開示の構成は、上記した態様における各手段が実行する処理を、情報処理装置に対して実行させるためのプログラム、或いは当該プログラムを記録したコンピュータ読み取り可能な記録媒体として特定することができる。また、開示の構成は、上記した各手段が実行する処理を情報処理装置が実行する方法をもって特定されてもよい。
【発明の効果】
【００２１】
開示の技術によれば、簡易にＦＰＧＡの変更できる回路の数、種類を変更できるリコンフィグレーション装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】図１は、ＦＰＧＡ１個でクライアント２ポートに対して、２種類のプロトコル変更機能をサポートする場合のＦＰＧＡの回路構成の例を示す図である。
【図２】図２は、ＦＰＧＡ２個でクライアント２ポートに対して、２種類のプロトコル変更機能をサポートする場合のＦＰＧＡの回路構成の例を示す図である。
【図３】図３は、ＰＲ機能を適用し、ＦＰＧＡ１個でクライアント２ポートに対して、２種のプロトコル変更機能をサポートする場合のＦＰＧＡの回路構成の例を示す図である。
【図４】図４は、各プロトコルの共通部分を抽出する例を示す図である。
【図５】図５は、１個のＦＰＧＡが２個のクライアントポートに対して３種類のプロトコル変更機能をサポートする場合において、図４で抽出した共通部分を新たなＰＲエリアとして分割する場合の回路構成の変化を示す図である。
【図６】図６は、リコンフィグレーション装置の例を示す図である。
【図７】図７は、ＰＲエリア情報に格納されるデータの具体例を示す図である。
【図８】図８は、記憶部に含まれるＰＲエリア情報の例を示す図である。
【図９】図９は、クライアントポートに対応するＰＲデータのStart/Endアドレス群の例を示す図である。
【図１０】図１０は、１クライアントポートの１プロトコルに対応するＰＲデータのStart/Endアドレス群の例を示す図である。
【図１１】図１１は、リコンフィグレーション装置を含む光伝送装置の構成例を示す図である。
【図１２】図１２は、リコンフィグレーション装置の動作シーケンスの例（１）を示す図である。
【図１３】図１３は、リコンフィグレーション装置の動作シーケンスの例（２）を示す図である。
【図１４】図１４は、リコンフィグレーション装置の動作シーケンスの例（３）を示す図である。
【図１５】図１５は、リコンフィグレーション装置の動作シーケンスの例（４）を示す図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して実施形態について説明する。実施形態の構成は例示であり、開示の構成は、開示の実施形態の具体的構成に限定されない。開示の構成の実施にあたって、実施形態に応じた具体的構成が適宜採用されてもよい。
【００２４】
ここでは、集積回路の一例としてのＦＰＧＡについてのリコンフィグレーション装置について説明する。また、ここでは、主として、光伝送装置に適用されるリコンフィグレーション装置について説明するが、ここで説明されるリコンフィグレーション装置は、光伝送装置に限定して適用されるものではなく、他の複数の機能を切り替えて使用される装置において適用されうる。
【００２５】
実施形態のリコンフィグレーション装置は、回路設定情報（ＰＲデータ）を集積回路（主信号ＦＰＧＡ）の所定の回路設定エリア（ＰＲエリア）にロードすることで、回路設定情報に基づく論理回路を、集積回路に構築する。リコンフィグレーション装置は、記憶部（不揮発性メモリ）、リコンフィグ制御ロジック、集積回路（主信号ＦＰＧＡ）を有する。記憶部は、回路設定情報（ＰＲデータ）、格納位置情報（ＰＲエリア情報）を格納する。リコンフィグ制御ロジックは、１つの回路設定情報を特定する識別情報が入力された時、当該識別情報に基づいて当該回路設定情報の格納位置が格納されるアドレス番地を算出し、格納位置情報の当該アドレス番地に格納される当該回路設定情報の格納位置にアクセスして、当該回路設定情報を読み出す。リコンフィグ制御ロジックは、読み出した回路設定情報を、集積回路に対してロードすることで、論理回路を構築する。記憶部に格納される回路設定情報は、主信号ＦＰＧＡで提供される機能に応じて、複数種類の回路設定情報が格納される。主信号ＦＰＧＡは、並行して複数の機能を提供できる。また、主信号ＦＰＧＡは、１つの機能の論理回路を変更することができる。例えば、主信号ＦＰＧＡには、複数のクライアントポートが接続され、それぞれのクライアントポートに対して、同一又は異なるプロトコルの機能を提供できる。さらに、主信号ＦＰＧＡは、１つのクライアントポートに対してあるプロトコルの機能を提供中に、他のクライアントポートに提供する
プロトコルを変更することができる。また、主信号ＦＰＧＡで提供される機能が増減した場合、リコンフィグ制御ロジックを変更することなく、記憶部に格納される回路設定情報及び格納位置情報が書き換えられる。
【００２６】
〔実施形態〕
図６は、本実施形態のリコンフィグレーション装置１００の例を示す図である。リコンフィグレーション装置１００は、主信号ＦＰＧＡ部１１０、リコンフィグ制御ロジック１２０、記憶部１３０を含む。
【００２７】
主信号ＦＰＧＡ部１１０は、複数のＰＲ（Partial Reconfiguration）エリアを有する
。ＰＲエリアは、１つのＰＲデータをリコンフィグ（Reconfiguration）する領域である
。主信号ＦＰＧＡ部１１０は、ＦＰＧＡの一部である。主信号ＦＰＧＡ部１１０は、リコンフィグ制御ロジック部１２０によって、リコンフィグレーションされる。ＰＲエリアは、ＦＰＧＡで並行して実現される機能毎に存在する。主信号ＦＰＧＡ部１１０のＰＲエリアに新たな機能に対応するＰＲデータがロードされることで、当該ＰＲエリアで新たな機能が実現される。また、１つの機能を実現するＰＲエリアは、複数のＰＲ分割エリアに分割されてもよい。このとき、当該複数のＰＲ分割エリアによって、１つの機能が実現され得る。並行して実現される機能には、同じ種類の機能が２つ並行して実現されることが含まれてもよい。ＰＲデータは、ＰＲ分割エリア毎、かつ、機能毎に、用意される。ここでは、ＰＲエリアが複数のＰＲ分割エリアに分割されていない場合、便宜的に、ＰＲエリアは、１つのＰＲ分割エリアを含むとする。ＰＲエリアは、例えば、主信号ＦＰＧＡ部１１０に接続されるクライアントポート毎に存在する。また、クライアントポート毎に存在するＰＲエリアは、複数のＰＲ分割エリアに分割されてもよい。当該複数のＰＲ分割エリアによって、１つのクライアントポートの１つのプロトコルの機能が実現される。クライアントポートの数は、ＦＰＧＡにおいて並行して実現される機能の数に対応する。即ち、クライアントポートの数は、ＰＲエリアの数に対応する。ＰＲエリアがリコンフィグされているとき、他の領域で実行される機能は影響を受けない。
【００２８】
リコンフィグ制御ロジック部１２０は、ユーザ等の指示に基づいて、主信号ＦＰＧＡ部１１０のリコンフィグレーションを行う。リコンフィグ制御ロジック部１２０は、ＰＲデータが格納される記憶部１３０内のアドレス番地を算出する。リコンフィグ制御ロジック部１２０は、記憶部１３０から、ＰＲデータ（回路設定情報）を読み出す。リコンフィグ制御ロジック部１２０は、読み出したＰＲデータを主信号ＦＰＧＡ部１１０に、所定のＰＲ分割エリアに、ロードする。主信号ＦＰＧＡ部１１０は、読み出したＰＲデータに基づいて、リコンフィグレーションされる。リコンフィグ制御ロジック部１２０は、ユーザ等から、リコンフィグレーション対象のＰＲエリア及びリコンフィグレーション後の機能（の種類）を指示される。リコンフィグ制御ロジック部１２０は、例えば、ユーザ等から、クライアントポート＃Ｘをプロトコル＃Ｙに変更することを指示される。プロトコルは、ＦＰＧＡで実現される機能の一例である。
【００２９】
リコンフィグ制御ロジック部１２０は、例えば、ＦＰＧＡ、ＡＳＩＣ（Application Specific Integrated Circuit）、ファームウェア（Firmware）などで実現される。
【００３０】
記憶部１３０は、ＰＲデータ、ＰＲエリア情報を格納する。記憶部１３０は、例えば、揮発性メモリである。ＰＲデータは、回路設定情報の一例である。ＰＲエリア情報は、格納位置情報の一例である。ＰＲデータは、ＰＲ分割エリア毎、かつ、機能毎に、用意される。
【００３１】
記憶部１３０は、例えば、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）である。また、記憶部１３０は、例えば、ＥＰＲＯＭ（Erasable Programmable ROM
）、ハードディスクドライブ（ＨＤＤ、Hard Disk Drive）、リムーバブルメディア（可
搬記録媒体）である。リムーバブルメディアは、例えば、ＵＳＢ（Universal Serial Bus）メモリ、あるいは、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）のようなディスク記録媒体である。
【００３２】
ＰＲデータは、ＦＰＧＡにおいてプロトコル等の各種機能を実現するための回路設定情報である。ＰＲデータは、機能毎、ＰＲ分割エリア毎に、記憶部１３０の所定の領域に格納されている。
【００３３】
ＰＲエリア情報は、１つのＰＲエリア当たりのＰＲ分割エリア数、１つのＰＲエリア当たりの機能の種類数、ＰＲエリア数（ＦＰＧＡで並行して実現される機能の数）、各ＰＲ分割エリアの機能毎のＰＲデータのStart/Endアドレスを含む。ＰＲデータのStart/Endアドレスは、ＰＲデータが格納されるStartアドレス及びEndアドレスである。具体的には、ＰＲエリア情報は、例えば、１クライアント当たりのＰＲ分割エリア数、１クライアントポート当たりのプロトコル数、主信号ＦＰＧＡ部１１０がサポートするクライアントポート数、各ＰＲ分割エリアのプロトコル毎のＰＲデータのStart/Endアドレスを含む。
【００３４】
図７は、ＰＲエリア情報に格納されるデータの具体例を示す図である。図７の例では、ＰＲエリア情報は、１クライアントポート当たりのＰＲ分割エリア数[n]、１クライアン
トポート当たりのプロトコル数[m]、主信号ＦＰＧＡ部１１０がサポートするクライアン
トポート数[i]を含む。ＰＲエリア情報は、さらに、各クライアントポートに対応するＰ
ＲデータのStart/Endアドレス群を含む。プロトコル数[m]は、主信号ＦＰＧＡ部１１０で実現され得るプロトコルの種類の数である。
【００３５】
図８は、記憶部に含まれるＰＲエリア情報の例を示す図である。記憶部１３０は、ＰＲエリア情報及びＰＲデータを含む。ＰＲエリア情報は、１クライアントポート当たりのＰＲ分割エリア数[n]、１クライアントポート当たりのプロトコル数[m]、主信号ＦＰＧＡ部１１０がサポートするクライアントポート数[i]を含む。ＰＲエリア情報は、さらに、各
クライアントポートに対応するＰＲデータのStart/Endアドレス群を含む。ＰＲエリア情
報は、記憶部１３０のアドレス番地「Ｄ」から書き込まれている。
【００３６】
図９は、クライアントポートに対応するＰＲデータのStart/Endアドレス群の例を示す
図である。各クライアントポートに対応するＰＲデータのStart/Endアドレス群は、各ク
ライアントポートの各プロトコルに対応するＰＲデータのStart/Endアドレス群を含む。
【００３７】
図１０は、１クライアントポートの１プロトコルに対応するＰＲデータのStart/Endア
ドレス群の例を示す図である。各クライアントポートの各プロトコルに対応するＰＲデータのStart/Endアドレス群は、各クライアントポートの各ＰＲ分割エリアの各プロトコル
に対応するＰＲデータのStart/Endアドレスを含む。
【００３８】
図７のように、記憶部１３０において、ＰＲエリア情報の１クライアントポート当たりのＰＲ分割エリア数[n]が格納されるアドレス（先頭アドレス）をＤとする。１クライア
ントポート当たりのＰＲ分割エリア数[n]のデータ長は２である。ここで、アドレスの単
位及びデータ長の単位は、アドレスである。１アドレスは、例えば、８ビットである。１アドレスは、１６ビットであってもよい。このとき、１クライアントポート当たりのプロトコル数[m]が格納されるアドレスは、Ｄ＋２である。１クライアントポート当たりのプ
ロトコル数[m]のデータ長は、２である。主信号ＦＰＧＡ部１１０がサポートするクライ
アントポート数[i]が格納されるアドレスは、Ｄ＋４である。主信号ＦＰＧＡ部１１０が
サポートするクライアントポート数[i]のデータ長は２である。これらのアドレス（先頭
アドレス）は、リコンフィグ制御ロジック部１２０に格納される。１クライアントポート
当たりのＰＲ分割エリア数[n]が格納されるアドレス（先頭アドレス）と各データ長とが
、リコンフィグ制御ロジック部１２０に格納されてもよい。
【００３９】
クライアントポート＃Ｘ（X=1,...,i）に対応するＰＲデータのStart/Endアドレス群が格納されるアドレスは、Ｄ＋６＋４ｎｍ（Ｘ−１）である。クライアントポート＃Ｘに対応するＰＲデータのStart/Endアドレス群のデータ長は、４ｎｍである。クライアントポ
ート＃Ｘのプロトコル＃Ｙ（Y=1,...,m）に対応するＰＲデータのStart/Endアドレス群が格納されるアドレスは、Ｄ＋６＋４ｎｍ（Ｘ−１）＋４ｎ（Ｙ−１）である。クライアントポート＃Ｘのプロトコル＃Ｙに対応するＰＲデータのStart/Endアドレス群のデータ長
は、４ｎである。クライアントポート＃ＸのＰＲ分割エリアｊ（j=1,...,n）のプロトコ
ル＃Ｙに対応するＰＲデータのStart/Endアドレスが格納されるアドレスは、Ｄ＋６＋４
ｎｍ（Ｘ−１）＋４ｎ（Ｙ−１）＋４（ｊ−１）である。クライアントポート＃ＸのＰＲ分割エリアｊのプロトコル＃Ｙに対応するＰＲデータのStart/Endアドレスのデータ長は
、４である。異なるプロトコル間で一部のＰＲデータが共通する場合、同一のStart/End
アドレスが指定され得る。同一のStart/Endアドレスが指定されることで、ＰＲデータの
総量が削減される。ＰＲエリア情報のデータ長は、６＋４ｎｍｉである。各データ長は、例示であり、ここに記載した各データ長に限定されるものではない。各アドレス（先頭アドレス）は、例示であり、ここに記載した各アドレス（先頭アドレス）に限定されるものではない。
【００４０】
ＰＲエリア情報は、例えば、クライアントポートが変更されないシステムでは、サポートするクライアントポート数[i]を含まなくてもよい。リコンフィグ制御ロジック部１２
０がサポートするクライアントポート数[i]を有する。サポートするクライアントポート
数[i]に限らず、変更されない値、データについては、リコンフィグ制御ロジック部１２
０が有していてもよい。
【００４１】
（具体例）
図１１は、リコンフィグレーション装置１００を含む光伝送装置の構成例を示す図である。図１１の光伝送装置２００は、クライアント側の複数のオプティカルモジュール２１０、外部Ｉ／Ｆ２２０、Ｍｕｘ／Ｄｅｍｕ２３０、ネットワーク側のオプティカルモジュール２４０、制御部２５０、記憶部２６０を含む。光伝送装置２００は、各クライアントから光信号を受信し、１つの光信号に変換し、ネットワーク側に送信する。また、光伝送装置２００は、ネットワーク側から受信した光信号を、クライアント毎の光信号に分解し、各クライアントに送信する。
【００４２】
クライアント側のオプティカルモジュール２１０は、クライアントからの光信号を受信し、電気信号に変換して外部Ｉ／Ｆ２２０に出力する。オプティカルモジュール２１０は、外部Ｉ／Ｆ２２０からの電気信号を受信し、光信号に変換してクライアント側に出力する。オプティカルモジュール２１０は、光信号と電気信号とを相互に変換する光部品である。
【００４３】
外部Ｉ／Ｆ２２０は、各オプティカルモジュール２１０を介してクライアントとの間で、信号を送受信し、クライアント毎に対応するプロトコルによる処理が行われる。外部Ｉ／Ｆ２２０は、Ｍｕｘ／Ｄｅｍｕ２３０との間で、クライアント毎の信号を送受信する。外部Ｉ／Ｆ２２０は、リコンフィグレーション装置１００の主信号ＦＰＧＡ部１１０として動作し得る。
【００４４】
Ｍｕｘ／Ｄｅｍｕ２３０は、複数の電気信号を、１つの電気信号に変換する。また、Ｍｕｘ／Ｄｅｍｕ２３０は、１つの電気信号を複数の電気信号に分解する。
【００４５】
外部Ｉ／Ｆ２２０及びＭｕｘ／Ｄｅｍｕ２３０は、１つのＦＰＧＡで実現されうる。
【００４６】
ネットワーク側のオプティカルモジュール２４０は、Ｍｕｘ／Ｄｅｍｕ２３０とネットワークとの間で、電気信号と光信号とを相互に変換する。
【００４７】
制御部２５０は、光伝送装置２００の各デバイスに対する制御を行う。制御部２５０は、リコンフィグレーション装置１００のリコンフィグ制御ロジック部１２０として動作し得る。制御部２５０は、ＦＰＧＡまたはＡＳＩＣによって実現されうる。
【００４８】
記憶部２６０は、光伝送装置２００内の各デバイスのコンフィグレーションデータなどを格納する。リコンフィグレーション装置１００の記憶部１３０として動作し得る。記憶部２６０は、不揮発メモリによって実現されうる。
【００４９】
（動作例）
リコンフィグレーション装置１００の動作例について説明する。ここでは、リコンフィグレーション装置１００の主信号ＦＰＧＡ部１１０は、ｉ個のクライアントポートに接続され、それぞれのクライアントポートに対して、ｍ種類のプロトコルを提供できるとする。主信号ＦＰＧＡ部１１０には、各クライアントポートと１対１に対応するＰＲエリアが存在する。ＰＲエリアには、いずれかのプロトコルの回路設定情報（ＰＲデータ）が書き込まれることで、書き込まれたプロトコルの機能が実現される。また、各クライアントポートに対応する主信号ＦＰＧＡ部１１０のＰＲエリアは、それぞれｎ個のＰＲ分割エリアに分割されているとする。それぞれのプロトコルのＰＲデータは、ＰＲ分割エリア毎に分割されて、記憶部１３０に格納される。
【００５０】
図１２、図１３、図１４、図１５は、リコンフィグレーション装置１００の動作シーケンスの例を示す図である。図１２の「Ａ１」、「Ａ２」、「Ａ３」、「Ａ４」は、それぞれ、図１３の「Ａ１」、「Ａ２」、「Ａ３」、「Ａ４」に接続する。図１３の「Ｂ１」、「Ｂ２」、「Ｂ３」、「Ｂ４」は、それぞれ、図１４の「Ｂ１」、「Ｂ２」、「Ｂ３」、「Ｂ４」に接続する。図１４の「Ｃ１」、「Ｃ２」、「Ｃ３」、「Ｃ４」、「Ｃ５」は、それぞれ、図１５の「Ｃ１」、「Ｃ２」、「Ｃ３」、「Ｃ４」、「Ｃ５」に接続する。
【００５１】
リコンフィグレーション装置１００のリコンフィグ制御ロジック部１２０は、ユーザや上位装置等から、クライアントポート＃Ｘに対応するＰＲエリアをプロトコル＃Ｙに変更することの指示を受ける（ＳＱ１００１）。リコンフィグ制御ロジック部１２０は、記憶部１３０のＰＲエリア情報内の１クライアント当たりのＰＲ分割エリア数[n]を取得する
。リコンフィグ制御ロジック部１２０は、１クライアント当たりのＰＲ分割エリア数[n]
が格納される記憶部１３０のアドレス番地「Ｄ」にアクセスして（ＳＱ１００２）、１クライアント当たりのＰＲ分割エリア数[n]を取得する（ＳＱ１００３）。さらに、リコン
フィグ制御ロジック部１２０は、記憶部１３０のＰＲエリア情報内の１クライアント当たりのプロトコル数[m]を取得する。リコンフィグ制御ロジック部１２０は、１クライアン
ト当たりのプロトコル数[m]が格納される記憶部１３０のアドレス番地「Ｄ＋２」にアク
セスして（ＳＱ１００４）、１クライアント当たりのプロトコル数[m]を取得する（ＳＱ
１００５）。
【００５２】
リコンフィグ制御ロジック部１２０は、取得したｍ、ｎを用いて、クライアントポート＃Ｘに対応するＰＲデータのStart/Endアドレス群の先頭アドレスE#Xを算出する（ＳＱ１００６）。E#Xは、次の式に基づいて算出される。
【００５３】
【数１】
2014071649.tif 000003
【００５４】
また、リコンフィグ制御ロジック部１２０は、取得したｍ、ｎを用いて、クライアントポート＃Ｘのプロトコル＃Ｙに対応するＰＲデータのStart/Endアドレス群の先頭アドレ
スF#X#Yを算出する（ＳＱ１００７）。F#X#Yは、次の式に基づいて算出される。
【００５５】
【数２】
2014071649.tif 000004
【００５６】
E#X、F#X#Yは、所定の演算式の一例である。
【００５７】
次に、リコンフィグ制御ロジック部１２０は、変数jに１を代入する（ＳＱ１００８）
。
【００５８】
リコンフィグ制御ロジック部１２０は、記憶部１３０のアドレスF#X#Yからクライアン
トポート＃ＸのＰＲ分割エリアjにロードするプロトコル＃ＹのＰＲデータが格納されて
いるStart/Endアドレスを取得する。リコンフィグ制御ロジック部１２０は、アドレスF#X#Yにアクセスして（ＳＱ１００９）、クライアントポート＃ＸのＰＲ分割エリアjにロー
ドするプロトコル＃ＹのＰＲデータが格納されているStart/Endアドレスを取得する（Ｓ
Ｑ１０１０）。さらに、リコンフィグ制御ロジック部１２０は、取得したStart/Endアド
レスにアクセスして（ＳＱ１０１１）、クライアントポート＃ＸのＰＲ分割エリアjにロ
ードするプロトコル＃ＹのＰＲデータを取得する（ＳＱ１０１２）。ＰＲ分割エリアjは
、ＰＲエリアのj番目のＰＲ分割エリアである。
【００５９】
リコンフィグ制御ロジック部１２０は、主信号ＦＰＧＡ部１１０の、クライアントポート＃Ｘに対応するＰＲエリアのＰＲ分割エリアjに、取得したＰＲデータをロードする（
ＳＱ１０１３）。クライアントポート＃Ｘに対応するＰＲエリアのＰＲ分割エリアjに既
に書き込まれているＰＲデータと、ここでロードするＰＲデータとが同一である場合、リコンフィグ制御ロジック部１２０は、取得したＰＲデータをロードせずに、処理を次のステップに進めてもよい。このとき、ＰＲデータをロードする処理を行わないことで、リコンフィグレーションの時間短縮になる。
【００６０】
リコンフィグ制御ロジック部１２０は、F#X#YにF#X#Y＋４を代入する（ＳＱ１０１４）。ここで、「４」はStart/Endアドレスのデータ長である。リコンフィグ制御ロジック部
１２０は、変数jにj＋１を代入する（ＳＱ１０１５）。
【００６１】
リコンフィグ制御ロジック部１２０は、変数jがn以下であるか否かを判定する（ＳＱ１０１６）。変数jがn以下である場合（ＳＱ１０１６；ＹＥＳ）、処理がＳＱ１００９に戻る。変数jがn以下でない場合（ＳＱ１０１６；ＮＯ）、処理がＳＱ１０１７に進む。
【００６２】
変数jがn以下でない場合（ＳＱ１０１６；ＮＯ）、主信号ＦＰＧＡ部１１０のクライア
ントポート＃Ｘに対応するＰＲエリアに、プロトコル＃Ｙを実現する回路がすべて書き込まれている。リコンフィグ制御ロジック部１２０は、ユーザや上位装置等に対し、クライアントポート＃Ｘに対応するＰＲエリアに、プロトコル＃Ｙを実現する回路が書き込まれたことを通知する（ＳＱ１０１７）。これにより、クライアントポート＃Ｘに入出力される信号は、プロトコル＃Ｙにより処理されうるようになる。
【００６３】
（実施形態の作用、効果）
リコンフィグレーション装置１００は、変更するクライアントポート（ＰＲエリア）及び変更後の機能（プロトコル）が指定されることで、主信号ＦＰＧＡ部１１０を書き換える。リコンフィグレーション装置１００は、記憶部１３０に、ＰＲエリア情報、及び、ＰＲデータを格納する。リコンフィグレーション装置１００のリコンフィグ制御ロジック部１２０は、ＰＲエリア情報に基づいて、ＰＲデータのStart/Endアドレスが格納されるア
ドレスを算出し、ＰＲデータのStart/Endアドレスを取り出す。リコンフィグ制御ロジッ
ク部１２０は、取り出したＰＲデータのStart/Endアドレスに基づいて、記憶部１３０か
ら所望のＰＲデータを抽出する。リコンフィグ制御ロジック部１２０は、記憶部１３０から抽出したＰＲデータを、主信号ＦＰＧＡ部１１０に書き込むことで、主信号ＦＰＧＡ部１１０における所望の機能を実現する。
【００６４】
リコンフィグレーション装置１００によれば、ＰＲエリア情報を変更することによって、リコンフィグ制御ロジック部１２０を変更することなく、ＰＲエリアの分割数の変更、ＰＲエリアで実現される機能の種類の増加に対応できる。リコンフィグ制御ロジック部１２０は記憶部１３０に格納されるＰＲエリア情報を参照してＰＲデータのStart/Endアド
レスを取得するため、ＰＲ分割エリアの数、変更可能なプロトコルの数が変動しても、リコンフィグ制御ロジック部１２０は変更されない。リコンフィグ制御ロジック部１２０は、ＰＲデータと記憶部１３０における当該ＰＲデータの格納位置との対応テーブルを有しなくてもよい。
【符号の説明】
【００６５】
１００      リコンフィグレーション装置
１１０        主信号ＦＰＧＡ部
１２０        リコンフィグ制御ロジック部
１３０        記憶部
２００      光伝送装置
２１０        クライアント側オプティカルモジュール
２２０        外部Ｉ／Ｆ
２３０        Ｍｕｘ／Ｄｅｍｕ
２４０        ネットワーク側オプティカルモジュール
２５０        制御部
２６０        記憶部
【図１】
2014071649.tif 000005
【図２】
2014071649.tif 000006
【図３】
2014071649.tif 000007
【図４】
2014071649.tif 000008
【図５】
2014071649.tif 000009
【図６】
2014071649.tif 000010
【図７】
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【図８】
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【図９】
2014071649.tif 000013
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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