(57)【要約】【課題】波形劣化を招くことがなく無限の光遅延量を付与する光信号バッファメモリ回路において、光合分岐部（光分岐部、光合波部）の分岐比率が製造誤差によって設計と異なってしまっても、出力光の分波比の調整ができる。【解決手段】光信号バッファメモリ回路に用いる光分岐部及び光合波部を、第１のマルチモード干渉型導波路部ｂ１と、第２のマルチモード干渉型導波路部ｂ２と、第１のマルチモード干渉型導波路部ｂ１の出力ポートａ５，ａ６と第２のマルチモード干渉型導波路部ｂ２の光入力ポートａ７，ａ８を接続する光導波路ｗｇ１，ｗｇ２と、光導波路ｗｇ１，ｗｇ２のうち少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部ｄ１，ｄ２とで構成する。【選択図】図５
2014174305.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号光源から出力されたクロック信号光ＣＬＫ−１を入力するための外部光入力ポートＰ−ＯＣＬＫ−Ｉｎと、前記外部光入力ポートＰ−ＯＣＬＫ−Ｉｎに対してｂａｒ側に位置する光出力ポートＰ−ＭＺ−１−ｂａｒならびにｃｒｏｓｓ側に位置する光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓとを有する２つの光干渉アームと、一方の前記光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｌ１−１と、他方の前記光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｒ１−１とを有し、マッハ・ツェンダ型の干渉器として機能するマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１と、
格納する情報を有する光信号列Ｄａｔａ−１を入力するための外部光入力ポートＰ−Ｄａｔａ−Ｉｎと直接又は間接に接続され、前記光信号列Ｄａｔａ−１を導く光導波路１８と、
前記光導波路１８と接続されて前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎからの光信号列Ｄａｔａ−１が入力される光入力ポートＰ−Ｃ１−１、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からの光信号列が入力されるＰ−Ｃ１−２ならびに光出力ポートＰ−Ｃ１−３、Ｐ−Ｃ１−４とを有し、前記光入力ポートＰ−Ｃ１−２、Ｐ−Ｃ１−１から入力した光信号列を前記光出力ポートＰ−Ｃ１−３、Ｐ−Ｃ１−４へと分岐出力させるための光分岐部Ｃ−１と、
前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からの光信号列を前記光入力ポートＰ−Ｃ１−２へと導く光導波路１４と、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｒ１−１に入力するための光入力ポートＰ−Ｒ１−１に接続されて前記光出力ポートＰ−Ｃ１−４からの光信号列を導く光導波路１５Ｒと、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｌ１−１に入力するための光入力ポートＰ−Ｌ１−１に接続されて前記光出力ポートＰ−Ｃ１−３からの光信号列を導く光導波路１５Ｌと、
前記光導波路１５Ｌ又は前記光導波路１５Ｒ上に設けられ、前記光出力ポートＰ−Ｃ１−３ならびにＰ−Ｃ１−４から同時に出力される光信号列が前記光入力ポートＰ−Ｌ１−１ならびにＰ−Ｒ１−１へと到達するタイミングを、前記クロック信号光ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満となるように調整するための光遅延を生み出す光導波路部Ｄ−Ｄ−１と、
を備え、
前記クロック信号光ＣＬＫ−１として、ＲＺ（Return to Zero）型の信号光を前記外部光入力ポートＰ−ＯＣＬＫ−Ｉｎから入力しておき、
前記クロック信号光ＣＬＫ−１のクロックに同期した前記光信号列Ｄａｔａ−１が前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎから入力されると、最初は、入力された前記光信号列Ｄａｔａ−１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンと同一のデータパターンとして、前記光分岐部Ｃ−１へ周回させ、
以降の周回は、前記光出力ポートＰ−ＭＺ−１−ｂａｒから出力された前の周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される当該周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンと同一のデータパターンとして、前記光分岐部Ｃ−１へ周回させて、当該データパターンを当該回路内に維持する構成であって、
前記光分岐部Ｃ−１は、
２つの光入力ポートと２つの光出力ポートを有する第１のマルチモード干渉型導波路部と、
２つの光入力ポートと２つの光出力ポートを有する第２のマルチモード干渉型導波路部と、
第１のマルチモード干渉型導波路部の２つの出力ポートと、第２のマルチモード干渉型導波路部の２つの光入力ポートとをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のうち、少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部と、
で構成されていることを特徴とする光信号バッファメモリ回路。
【請求項２】
請求項１に記載の光信号バッファメモリ回路において、
更に、
前記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の一方の前記光干渉アームの光導波路上であって、前記光位相変調手段Ｌ１−１の後段側に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｌ１−２と、
前記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の他方の前記光干渉アームの光導波路上であって、前記光位相変調手段Ｒ１−１の後段側に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｒ１−２と、
当該回路内に維持している前記データパターンのフリップフロップ制御用となる光信号列ＦＦ−１を入力するための外部光入力ポートＰ−ＦＦ−Ｉｎと、
光入力ポートＰ−Ｃ３−２ならびに光出力ポートＰ−Ｃ３−３、Ｐ−Ｃ３−４とを有し、前記外部光入力ポートＰ−ＦＦ−Ｉｎから入力される前記光信号列ＦＦ−１を前記光入力ポートＰ−Ｃ３−２から入力し、前記光出力ポートＰ−Ｃ３−３、Ｐ−Ｃ３−４へと分岐出力させるための光分岐部Ｃ−３と、
前記外部光入力ポートＰ−ＦＦ−Ｉｎからの前記光信号列ＦＦ−１を前記光入力ポートＰ−Ｃ３−２へと導く光導波路２１と、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｒ１−２に入力するための光入力ポートＰ−Ｒ１−２に接続されて前記光出力ポートＰ−Ｃ３−４からの光信号列を導く光導波路２２Ｒと、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｌ１−２に入力するための光入力ポートＰ−Ｌ１−２に接続されて前記光出力ポートＰ−Ｃ３−３からの光信号列を導く光導波路２２Ｌと、
前記光導波路２２Ｌ又は前記光導波路２２Ｒ上に設けられ、前記光出力ポートＰ−Ｃ３−３ならびにＰ−Ｃ３−４から同時に出力される光信号列が前記光入力ポートＰ−Ｌ１−２ならびにＰ−Ｒ１−２へと到達するタイミングを、前記クロック信号光ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満となるように調整するための光遅延を生み出す光導波路部Ｄ−Ｄ−２と、
を備え、
前記光信号列ＦＦ−１を、前記クロック信号光ＣＬＫ−１のクロックと同期し、前記データパターンの周期にも同期すると共に、前記データパターンのデータ長と同一の長さを有するＲＺ型の光信号列とし、
前記データパターンを当該回路内に維持した後、前記外部光入力ポートＰ−ＦＦ−Ｉｎから前記光信号列ＦＦ−１が入力されると、入力した前記光信号列ＦＦ−１を用いて、前記位相変調手段Ｒ１−２、Ｌ１−２を駆動させて、前記位相変調手段Ｒ１−１、Ｌ１−１から出力された光信号列に位相差を生じさせて、当該光信号列の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンが反転したデータパターンとするフリップフロップを行って、前記光分岐部Ｃ−１へ周回させて、
以降の周回は、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力された前の周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される当該周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンが反転したデータパターンとして、前記光分岐部Ｃ−１へ周回させて、当該データパターンを当該回路内に維持する構成であって、
前記光分岐部Ｃ−１及び光分岐部Ｃ−３は、それぞれ、
２つの光入力ポートと２つの光出力ポートを有する第１のマルチモード干渉型導波路部と、
２つの光入力ポートと２つの光出力ポートを有する第２のマルチモード干渉型導波路部と、
第１のマルチモード干渉型導波路部の２つの出力ポートと、第２のマルチモード干渉型導波路部の２つの光入力ポートとをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のうち、少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部と、
で構成されていることを特徴とする光信号バッファメモリ回路。
【請求項３】
請求項２に記載の光信号バッファメモリ回路において、
更に、
当該回路内に維持している前記データパターンを消去する消去制御用となる光信号列ＥＲＳ−１を入力するための外部光入力ポートＰ−ＥＲＳ−Ｉｎと、
光入力ポートＰ−Ｃ２−１、Ｐ−Ｃ２−２ならびに前記光導波路１８に接続された光出力ポートＰ−Ｃ２−４を有し、前記光入力ポートＰ−Ｃ２−１ならびにＰ−Ｃ２−２から入力される光信号列を同一の前記光出力ポートＰ−Ｃ２−４へ結合させるための光合波部Ｃ−２と、
前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎからの光信号列を前記光入力ポートＰ−Ｃ２−１へと導く光導波路１６と、
前記外部光入力ポートＰ−ＥＲＳ−Ｉｎからの光信号列を前記光入力ポートＰ−Ｃ２−２へと導く光導波路１７と、
を備え、
前記光信号列ＥＲＳ−１を、前記クロック信号光ＣＬＫ−１のクロックと同期し、前記データパターンの周期にも同期すると共に、前記データパターンのデータ長と同一の長さを有するＲＺ型の光信号列とし、
前記光信号列Ｄａｔａ−１のデータパターンと同じデータパターン又は反転したデータパターンを当該回路内に維持した後、前記外部光入力ポートＰ−ＥＲＳ−Ｉｎから前記光信号列ＥＲＳ−１が入力されると、入力された前記光信号列ＥＲＳ−１と前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１とを用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１の位相を全てπ変調させ、
且つ、前記光信号列ＥＲＳ−１の入力と同時に、前記外部光入力ポートＰ−ＦＦ−Ｉｎから前記光信号列ＦＦ−１が入力されると、入力した前記光信号列ＦＦ−１を用いて、前記位相変調手段Ｒ１−２、Ｌ１−２を駆動させて、前記位相変調手段Ｒ１−１、Ｌ１−１から出力された光信号列の位相を更にπ変調させて、当該光信号列を前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか他方から出力することにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からは光出力がない初期状態へ戻す構成であって、
前記光合波部Ｃ−２は、
２つの光入力ポートと２つの光出力ポートを有する第１のマルチモード干渉型導波路部と、
２つの光入力ポートと２つの光出力ポートを有する第２のマルチモード干渉型導波路部と、
第１のマルチモード干渉型導波路部の２つの出力ポートと、第２のマルチモード干渉型導波路部の２つの光入力ポートとをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のうち、少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部と、
で構成されていることを特徴とする光信号バッファメモリ回路。
【請求項４】
クロック信号光源から出力されたクロック信号光ＣＬＫ−１を入力するための外部光入力ポートＰ−ＯＣＬＫ−Ｉｎと、前記外部光入力ポートＰ−ＯＣＬＫ−Ｉｎに対してｂａｒ側に位置する光出力ポートＰ−ＭＺ−１−ｂａｒならびにｃｒｏｓｓ側に位置する光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓとを有する２つの第１の光干渉アームと、一方の前記第１の光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｌ１−１と、他方の前記第１の光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｒ１−１とを有し、マッハ・ツェンダ型の干渉器として機能するマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１と、
格納する情報を有する光信号列Ｄａｔａ−１を入力するための外部光入力ポートＰ−Ｄａｔａ−Ｉｎと直接又は間接に接続され、前記光信号列Ｄａｔａ−１を導く光導波路１８と、
前記光導波路１８と接続されて前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎからの光信号列Ｄａｔａ−１が入力される光入力ポートＰ−Ｃ１−１、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からの光信号列が入力されるＰ−Ｃ１−２ならびに光出力ポートＰ−Ｃ１−３、Ｐ−Ｃ１−４とを有し、前記光入力ポートＰ−Ｃ１−２、Ｐ−Ｃ１−１から入力した光信号列を前記光出力ポートＰ−Ｃ１−３、Ｐ−Ｃ１−４へと分岐出力させるための光分岐部Ｃ−１と、
前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からの光信号列を前記光入力ポートＰ−Ｃ１−２へと導く光導波路１４と、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｒ１−１に入力するための光入力ポートＰ−Ｒ１−１に接続されて前記光出力ポートＰ−Ｃ１−４からの光信号列を導く光導波路１５Ｒと、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｌ１−１に入力するための光入力ポートＰ−Ｌ１−１に接続されて前記光出力ポートＰ−Ｃ１−３からの光信号列を導く光導波路１５Ｌと、
前記光導波路１５Ｌ又は前記光導波路１５Ｒ上に設けられ、前記光出力ポートＰ−Ｃ１−３ならびにＰ−Ｃ１−４から同時に出力される光信号列が前記光入力ポートＰ−Ｌ１−１ならびにＰ−Ｒ１−１へと到達するタイミングを、前記クロック信号光ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満となるように調整するための光遅延を生み出す光導波路部Ｄ−Ｄ−１と、
を備え、
前記クロック信号光ＣＬＫ−１として、ＲＺ（Return to Zero）型の信号光を前記外部光入力ポートＰ−ＯＣＬＫ−Ｉｎから入力しておき、
前記クロック信号光ＣＬＫ−１のクロックに同期した前記光信号列Ｄａｔａ−１が前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎから入力されると、最初は、入力された前記光信号列Ｄａｔａ−１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記第１の光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンと同一のデータパターンとして、前記光分岐部Ｃ−１へ周回させ、
以降の周回は、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力された前の周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記第１の光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される当該周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンと同一のデータパターンとして、前記光分岐部Ｃ−１へ周回させて、当該データパターンを当該回路内に維持する
光信号バッファメモリ回路において、
更に、
前記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の一方の前記第１の光干渉アームの光導波路上であって、前記光位相変調手段Ｌ１−１の後段側に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｌ１−２と、
前記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の他方の前記第１の光干渉アームの光導波路上であって、前記光位相変調手段Ｒ１−１の後段側に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｒ１−２と、
当該回路内に維持している前記データパターンのフリップフロップ制御用となる光信号列ＦＦ−１を入力するための外部光入力ポートＰ−ＦＦ−Ｉｎと、
光入力ポートＰ−Ｃ３−２ならびに光出力ポートＰ−Ｃ３−３、Ｐ−Ｃ３−４とを有し、前記外部光入力ポートＰ−ＦＦ−Ｉｎから入力される前記光信号列ＦＦ−１を前記光入力ポートＰ−Ｃ３−２から入力し、前記光出力ポートＰ−Ｃ３−３、Ｐ−Ｃ３−４へと分岐出力させるための光分岐部Ｃ−３と、
前記外部光入力ポートＰ−ＦＦ−Ｉｎからの前記光信号列ＦＦ−１を前記光入力ポートＰ−Ｃ３−２へと導く光導波路２１と、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｒ１−２に入力するための光入力ポートＰ−Ｒ１−２に接続されて前記光出力ポートＰ−Ｃ３−４からの光信号列を導く光導波路２２Ｒと、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｌ１−２に入力するための光入力ポートＰ−Ｌ１−２に接続されて前記光出力ポートＰ−Ｃ３−３からの光信号列を導く光導波路２２Ｌと、
前記光導波路２２Ｌ又は前記光導波路２２Ｒ上に設けられ、前記光出力ポートＰ−Ｃ３−３ならびにＰ−Ｃ３−４から同時に出力される光信号列が前記光入力ポートＰ−Ｌ１−２ならびにＰ−Ｒ１−２へと到達するタイミングを、前記クロック信号光ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満となるように調整するための光遅延を生み出す光導波路部Ｄ−Ｄ−２と、
前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか他方から出力される光信号列を入力するための光入力ポートＰ−ＭＺ−２−Ｉｎと、前記光入力ポートＰ−ＭＺ−２−Ｉｎに対してｂａｒ側に位置する光出力ポートＰ−Ｄａｔａ−Ｏｕｔならびにｃｒｏｓｓ側に位置する光出力ポートＰ−ＭＯＮ−Ｏｕｔとを有する２つの第２の光干渉アームと、一方の前記第２の光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｌ−２と、他方の前記第２の光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｒ−２とを有し、マッハ・ツェンダ型の干渉器として機能するマッハ・ツェンダ干渉型光強度変調手段ＭＺ−２と、
前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか他方からの光信号列を前記光入力ポートＰ−ＭＺ−２−Ｉｎへと導く光導波路３０と、
当該回路内に維持している前記データパターンの光信号列の出力を行うための光信号出力開閉制御用となる光信号列Ｇａｔｅ−１を入力するための外部光入力ポートＰ−Ｇａｔｅ−Ｉｎと、
光入力ポートＰ−Ｃ４−２ならびに光出力ポートＰ−Ｃ４−３、Ｐ−Ｃ４−４とを有し、前記外部光入力ポートＰ−Ｇａｔｅ−Ｉｎから入力される前記光信号列Ｇａｔｅ−１を前記光入力ポートＰ−Ｃ４−２から入力し、前記光出力ポートＰ−Ｃ４−３、Ｐ−Ｃ４−４へと分岐出力させるための光分岐部Ｃ−４と、
前記外部光入出力ポートＰ−Ｇａｔｅ−Ｉｎからの前記光信号列Ｇａｔｅ−１を前記光入力ポートＰ−Ｃ４−２へと導く光導波路４１と、
光位相変調作用を誘起させるための信号光列を前記光位相変調手段Ｌ−２に入力するための光入力ポートＰ−Ｌ２に接続されて前記光出力ポートＰ−Ｃ４−３からの光信号列を導く光導波路４２Ｌと、
光位相変調作用を誘起させるための信号光列を前記光位相変調手段Ｒ−２に入力するための光入力ポートＰ−Ｒ２に接続されて前記光出力ポートＰ−Ｃ４−４からの光信号列を導く光導波路４２Ｒと、
前記光導波路４２Ｌ又は前記光導波路４２Ｒ上に設けられ、前記光出力ポートＰ−Ｃ４−３ならびにＰ−Ｃ４−４から同時に出力される光信号列が前記光入力ポートＰ−Ｌ２ならびにＰ−Ｒ２へと到達するタイミングを、前記前記クロック信号光ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満となるように調整するための光遅延を生み出す光導波路部Ｄ−Ｄ−３と、
を備え、
前記光信号列ＦＦ−１を、前記クロック信号光ＣＬＫ−１のクロックと同期し、前記データパターンの周期にも同期すると共に、前記データパターンのデータ長と同一の長さを有するＲＺ型の光信号列とし、
前記データパターンを当該回路内に維持した後、前記外部光入力ポートＰ−ＦＦ−Ｉｎから前記光信号列ＦＦ−１が入力されると、入力した前記光信号列ＦＦ−１を用いて、前記位相変調手段Ｒ１−２、Ｌ１−２を駆動させて、前記位相変調手段Ｒ１−１、Ｌ１−１から出力された光信号列に位相差を生じさせて、当該光信号列の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンが反転したデータパターンとするフリップフロップを行って、前記光分岐部Ｃ−１へ周回させて、
以降の周回は、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力された前の周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記第１の光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンが反転したデータパターンとして、前記光分岐部Ｃ−１へ周回させて、当該データパターンを当該回路内に維持すると共に、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか他方から出力される光信号列を、前記光信号列Ｄａｔａ−１と同一のデータパターンとして、繰り返し出力される状態に遷移させた後、
前記光信号列Ｇａｔｅ−１を、前記クロック信号光ＣＬＫ−１のクロックと同期し、前記データパターンの周期にも同期すると共に、当該データパターンのデータ長と同一の長さを有するＲＺ型の光信号列とし、
前記外部光入力ポートＰ−Ｇａｔｅ−Ｉｎから前記光信号列Ｇａｔｅ−１が入力されると、入力した前記光信号列Ｇａｔｅ−１を用いて、前記光位相変調手段Ｒ−２、Ｌ−２を駆動させて、前記光入力ポートＰ−ＭＺ−２−Ｉｎから入力されて前記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−２の２つの前記第２の光干渉アーム中を伝搬している光信号列に位相差を生じさせることにより、前記光信号列Ｇａｔｅ−１のデータ長の間だけ、前記光入力ポートＰ−ＭＺ−２−Ｉｎから入力された光信号列を前記光出力ポートＰ−Ｄａｔａ−Ｏｕｔから出力する構成であって、
前記光分岐部Ｃ−１，前記光分岐部Ｃ−３及び前記光分岐部Ｃ−４は、それぞれ、
２つの光入力ポートと２つの光出力ポートを有する第１のマルチモード干渉型導波路部と、
２つの光入力ポートと２つの光出力ポートを有する第２のマルチモード干渉型導波路部と、
第１のマルチモード干渉型導波路部の２つの出力ポートと、第２のマルチモード干渉型導波路部の２つの光入力ポートとをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のうち、少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部と、
で構成されていることを特徴とする光信号バッファメモリ回路。
【請求項５】
請求項４に記載の光信号バッファメモリ回路において、
更に、
当該回路内に維持している前記データパターンを消去する消去制御用となる光信号列ＥＲＳ−１を入力するための外部光入力ポートＰ−ＥＲＳ−Ｉｎと、
光入力ポートＰ−Ｃ２−１、Ｐ−Ｃ２−２ならびに前記光導波路１８に接続された光出力ポートＰ−Ｃ２−４を有し、前記光入力ポートＰ−Ｃ２−１ならびにＰ−Ｃ２−２から入力される光信号列を同一の前記光出力ポートＰ−Ｃ２−４へ結合させるための光合波部Ｃ−２と、
前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎからの光信号列を前記光入力ポートＰ−Ｃ２−１へと導く光導波路１６と、
前記外部光入力ポートＰ−ＥＲＳ−Ｉｎからの光信号列を前記光入力ポートＰ−Ｃ２−２へと導く光導波路１７と、
を備え、
前記光信号列ＥＲＳ−１を、前記クロック信号光ＣＬＫ−１のクロックと同期し、前記データパターンの周期にも同期すると共に、前記データパターンのデータ長と同一の長さを有するＲＺ型の光信号列とし、
前記光信号列Ｄａｔａ−１のデータパターンと同じデータパターン又は反転したデータパターンを当該回路内に維持した後、前記外部光入力ポートＰ−ＥＲＳ−Ｉｎから前記光信号列ＥＲＳ−１が入力されると、入力された前記光信号列ＥＲＳ−１と前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１とを用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記第１の光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１の位相を全てπ変調させ、
且つ、前記光信号列ＥＲＳ−１の入力と同時に、前記外部光入力ポートＰ−ＦＦ−Ｉｎから前記光信号列ＦＦ−１が入力されると、入力した前記光信号列ＦＦ−１を用いて、前記位相変調手段Ｒ１−２、Ｌ１−２を駆動させて、前記位相変調手段Ｒ１−１、Ｌ１−１から出力された光信号列の位相を更にπ変調させて、当該光信号列を前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか他方から出力することにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からは光出力がない初期状態へ戻す構成であって、
前記前記光合波部Ｃ−２は、
２つの光入力ポートと２つの光出力ポートを有する第１のマルチモード干渉型導波路部と、
２つの光入力ポートと２つの光出力ポートを有する第２のマルチモード干渉型導波路部と、
第１のマルチモード干渉型導波路部の２つの出力ポートと、第２のマルチモード干渉型導波路部の２つの光入力ポートとをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のうち、少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部と、
で構成されていることを特徴とする光信号バッファメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信、光プロセシング、ならびに光コンピューターにおける光信号バッファメモリ回路に関する。
【背景技術】
【０００２】
光信号バッファを実現させる方法としては代表的ものとして以下のような方法が提案されている。
【０００３】
［第１の従来技術］
１つ目の方法は、図６に示した様に、長さの異なる光遅延用光導波路ＯＤＬ−１〜ＯＤＬ−Ｎを複数用意し、これら光遅延用光導波路ＯＤＬ−１〜ＯＤＬ−Ｎの入力端に光スイッチＯＳ−１を出力端に光合波器ＯＣ−１を配し、入力ポートＰ−ＯＰ−Ｉｎから入力した光信号を、光スイッチＯＳ−１を用いて伝搬経路としての光遅延用光導波路ＯＤＬ−１〜ＯＤＬ−Ｎを切り替えることにより、所望の光遅延を与え、出力ポートＰ−ＯＰ−Ｏｕｔから出力するといった方法でバッファメモリとしての機能を実現させるものである。
【０００４】
この１つ目の方法に於いては、あらかじめ用意された光遅延用光導波路ＯＤＬ−１〜ＯＤＬ−Ｎ以外の遅延を付与することが出来ず、光スイッチＯＳ−１で切り替え可能な現実的な光伝搬経路の数に限界がある（現在の市販商用品としては数十程度で、切り替え可能数を大きくするにつれ挿入光損失が増大していくという別の課題もある）ことから、光データ信号列の格納時間に関して極めて限定的な光バッファメモリしか実現できず、切り替え可能な光遅延量のパターンを多くするにつれ、光回路としてより大がかりなものとなっていってしまう。
【０００５】
［第２の従来技術］
２つ目の方法は、図７に示した様な光回路を用いて、ファイバーループ或いは光導波路ループＯ−Ｌｏｏｐの中を、入力ポートＰ−ＯＰ−Ｉｎから入力した被格納光データ信号列を光増幅器ＯＡで伝搬損失補償等を行いながら周回させて、光スイッチＯＳ−２により所望のタイミングで光データ信号列として取り出し、出力ポートＰ−ＯＰ−Ｏｕｔから出力するといった方法で、所望の光遅延を与えることにより光バッファメモリとしての機能を実現させるものである。
【０００６】
この方法は、上記１つ目の方法の「切り替え可能な光遅延量のパターンを多くするにつれ、光回路としてより大がかりなものとなっていってしまう。」という課題を克服できることを期待して考案されたと考えられるものであるが、この２つ目の方法に於いては、光データ信号列の周回回数が大きくなるにつれ、周回させるための光導波路ループＯ−Ｌｏｏｐの伝搬損失を補償するための光増幅器ＯＡからのＡＳＥ（Amplified Spontaneous Emission）等の混入ノイズの影響や、同光導波路ループＯ−Ｌｏｏｐの分散の影響等により光データ信号列の光波形が徐々に崩れ、長くとも１００回程度の周回回数よりも長くデータ信号として維持させることが難しいことが知られている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】R. Langenhorst et al, "Fiber Loop Optical Buffer," JOURNAL OF LIGHT WAVE TECHNOLOGY, IEEE, 1996, VOL. 14, NO.3, pp. 324-335
【非特許文献２】小川育夫、外５名、「ＰＬＣハイブリッド集積型半導体光増幅器モジュール」、 TECHNICAL REPORT OF IEICE., THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, 2002, EMD2002-25, CPM2002-67, OPE2002-47, LQE2002-102, pp. 7-11
【非特許文献３】板橋聖一、「シリコンフォトニクスの研究開発動向」、ＮＴＴ技術ジャーナル、２００９年１２月、  ｐｐ．  １２−１５
【非特許文献４】T. Ito, et al., "Bit-rate and format conversion from 10-Gbit/s WDM channels to a 40^Gbit/s channel using a monolithic Sagnac interferometer integrated with parallel-amplifier structure," IEE Proc.-Optoelectron. , February 2004, Vol. 151, No. 1, pp. 41-45
【非特許文献５】H. Nakamura, et al., "Ultra-fast photonic crystal/quantum dot all-optical switch for future photonic networks," Optics Express, 2004, Vol. 12, No. 26, pp. 6606-6614
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、光通信、光プロセシング、ならびに光コンピューターにおける光信号バッファメモリ回路において、格納する光信号長に対して任意の整数倍の光遅延を付与して出力させることが可能で、且つ、［第１の従来技術］に記載の光バッファメモリの様に、「調整可能な光遅延量のパターンを多くするにつれ、光回路としてより大がかりなものになる」ことがなく、且つ、［第２の従来技術］に記載の光バッファメモリの様に、「光バッファメモリ回路に使用される損失補償用光増幅器からのＡＳＥ等の混入ノイズの影響や同光バッファメモリ回路内の光導波に伴う分散効果の影響等による光信号波形劣化に起因した付与可能な光遅延限界が生じてしまう」ことを克服し、原理的に無限の光遅延量を付与することを可能とする光信号バッファメモリ回路を提供することである。
【０００９】
つまり、簡単な構成で、波形劣化を招くことがなく、無限の光遅延量を付与することができる光信号バッファメモリ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決する本発明の光信号バッファメモリ回路は、
クロック信号光源から出力されたクロック信号光ＣＬＫ−１を入力するための外部光入力ポートＰ−ＯＣＬＫ−Ｉｎと、前記外部光入力ポートＰ−ＯＣＬＫ−Ｉｎに対してｂａｒ側に位置する光出力ポートＰ−ＭＺ−１−ｂａｒならびにｃｒｏｓｓ側に位置する光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓとを有する２つの光干渉アームと、一方の前記光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｌ１−１と、他方の前記光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｒ１−１とを有し、マッハ・ツェンダ型の干渉器として機能するマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１と、
格納する情報を有する光信号列Ｄａｔａ−１を入力するための外部光入力ポートＰ−Ｄａｔａ−Ｉｎと直接又は間接に接続され、前記光信号列Ｄａｔａ−１を導く光導波路１８と、
前記光導波路１８と接続されて前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎからの光信号列Ｄａｔａ−１が入力される光入力ポートＰ−Ｃ１−１、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からの光信号列が入力されるＰ−Ｃ１−２ならびに光出力ポートＰ−Ｃ１−３、Ｐ−Ｃ１−４とを有し、前記光入力ポートＰ−Ｃ１−２、Ｐ−Ｃ１−１から入力した光信号列を前記光出力ポートＰ−Ｃ１−３、Ｐ−Ｃ１−４へと分岐出力させるための光分岐部Ｃ−１と、
前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からの光信号列を前記光入力ポートＰ−Ｃ１−２へと導く光導波路１４と、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｒ１−１に入力するための光入力ポートＰ−Ｒ１−１に接続されて前記光出力ポートＰ−Ｃ１−４からの光信号列を導く光導波路１５Ｒと、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｌ１−１に入力するための光入力ポートＰ−Ｌ１−１に接続されて前記光出力ポートＰ−Ｃ１−３からの光信号列を導く光導波路１５Ｌと、
前記光導波路１５Ｌ又は前記光導波路１５Ｒ上に設けられ、前記光出力ポートＰ−Ｃ１−３ならびにＰ−Ｃ１−４から同時に出力される光信号列が前記光入力ポートＰ−Ｌ１−１ならびにＰ−Ｒ１−１へと到達するタイミングを、前記クロック信号光ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満となるように調整するための光遅延を生み出す光導波路部Ｄ−Ｄ−１と、
を備え、
前記クロック信号光ＣＬＫ−１として、ＲＺ（Return to Zero）型の信号光を前記外部光入力ポートＰ−ＯＣＬＫ−Ｉｎから入力しておき、
前記クロック信号光ＣＬＫ−１のクロックに同期した前記光信号列Ｄａｔａ−１が前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎから入力されると、最初は、入力された前記光信号列Ｄａｔａ−１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンと同一のデータパターンとして、前記光分岐部Ｃ−１へ周回させ、
以降の周回は、前記光出力ポートＰ−ＭＺ−１−ｂａｒから出力された前の周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される当該周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンと同一のデータパターンとして、前記光分岐部Ｃ−１へ周回させて、当該データパターンを当該回路内に維持する構成であって、
前記光分岐部Ｃ−１は、
２つの光入力ポートと２つの光出力ポートを有する第１のマルチモード干渉型導波路部と、
２つの光入力ポートと２つの光出力ポートを有する第２のマルチモード干渉型導波路部と、
第１のマルチモード干渉型導波路部の２つの出力ポートと、第２のマルチモード干渉型導波路部の２つの光入力ポートとをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のうち、少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部と、で構成されていることを特徴とする。
【００１１】
また本発明の光信号バッファメモリ回路は、
更に、前記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の一方の前記光干渉アームの光導波路上であって、前記光位相変調手段Ｌ１−１の後段側に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｌ１−２と、
前記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の他方の前記光干渉アームの光導波路上であって、前記光位相変調手段Ｒ１−１の後段側に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｒ１−２と、
当該回路内に維持している前記データパターンのフリップフロップ制御用となる光信号列ＦＦ−１を入力するための外部光入力ポートＰ−ＦＦ−Ｉｎと、
光入力ポートＰ−Ｃ３−２ならびに光出力ポートＰ−Ｃ３−３、Ｐ−Ｃ３−４とを有し、前記外部光入力ポートＰ−ＦＦ−Ｉｎから入力される前記光信号列ＦＦ−１を前記光入力ポートＰ−Ｃ３−２から入力し、前記光出力ポートＰ−Ｃ３−３、Ｐ−Ｃ３−４へと分岐出力させるための光分岐部Ｃ−３と、
前記外部光入力ポートＰ−ＦＦ−Ｉｎからの前記光信号列ＦＦ−１を前記光入力ポートＰ−Ｃ３−２へと導く光導波路２１と、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｒ１−２に入力するための光入力ポートＰ−Ｒ１−２に接続されて前記光出力ポートＰ−Ｃ３−４からの光信号列を導く光導波路２２Ｒと、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｌ１−２に入力するための光入力ポートＰ−Ｌ１−２に接続されて前記光出力ポートＰ−Ｃ３−３からの光信号列を導く光導波路２２Ｌと、
前記光導波路２２Ｌ又は前記光導波路２２Ｒ上に設けられ、前記光出力ポートＰ−Ｃ３−３ならびにＰ−Ｃ３−４から同時に出力される光信号列が前記光入力ポートＰ−Ｌ１−２ならびにＰ−Ｒ１−２へと到達するタイミングを、前記クロック信号光ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満となるように調整するための光遅延を生み出す光導波路部Ｄ−Ｄ−２と、
を備え、
前記光信号列ＦＦ−１を、前記クロック信号光ＣＬＫ−１のクロックと同期し、前記データパターンの周期にも同期すると共に、前記データパターンのデータ長と同一の長さを有するＲＺ型の光信号列とし、
前記データパターンを当該回路内に維持した後、前記外部光入力ポートＰ−ＦＦ−Ｉｎから前記光信号列ＦＦ−１が入力されると、入力した前記光信号列ＦＦ−１を用いて、前記位相変調手段Ｒ１−２、Ｌ１−２を駆動させて、前記位相変調手段Ｒ１−１、Ｌ１−１から出力された光信号列に位相差を生じさせて、当該光信号列の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンが反転したデータパターンとするフリップフロップを行って、前記光分岐部Ｃ−１へ周回させて、
以降の周回は、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力された前の周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される当該周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンが反転したデータパターンとして、前記光分岐部Ｃ−１へ周回させて、当該データパターンを当該回路内に維持する構成であって、
前記光分岐部Ｃ−１及び光分岐部Ｃ−３は、それぞれ、
２つの光入力ポートと２つの光出力ポートを有する第１のマルチモード干渉型導波路部と、
２つの光入力ポートと２つの光出力ポートを有する第２のマルチモード干渉型導波路部と、
第１のマルチモード干渉型導波路部の２つの出力ポートと、第２のマルチモード干渉型導波路部の２つの光入力ポートとをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のうち、少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部と、で構成されていることを特徴とするメモリ回路。
【００１２】
また本発明の光信号バッファメモリ回路は、
更に、当該回路内に維持している前記データパターンを消去する消去制御用となる光信号列ＥＲＳ−１を入力するための外部光入力ポートＰ−ＥＲＳ−Ｉｎと、
光入力ポートＰ−Ｃ２−１、Ｐ−Ｃ２−２ならびに前記光導波路１８に接続された光出力ポートＰ−Ｃ２−４を有し、前記光入力ポートＰ−Ｃ２−１ならびにＰ−Ｃ２−２から入力される光信号列を同一の前記光出力ポートＰ−Ｃ２−４へ結合させるための光合波部Ｃ−２と、
前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎからの光信号列を前記光入力ポートＰ−Ｃ２−１へと導く光導波路１６と、
前記外部光入力ポートＰ−ＥＲＳ−Ｉｎからの光信号列を前記光入力ポートＰ−Ｃ２−２へと導く光導波路１７と、
を備え、
前記光信号列ＥＲＳ−１を、前記クロック信号光ＣＬＫ−１のクロックと同期し、前記データパターンの周期にも同期すると共に、前記データパターンのデータ長と同一の長さを有するＲＺ型の光信号列とし、
前記光信号列Ｄａｔａ−１のデータパターンと同じデータパターン又は反転したデータパターンを当該回路内に維持した後、前記外部光入力ポートＰ−ＥＲＳ−Ｉｎから前記光信号列ＥＲＳ−１が入力されると、入力された前記光信号列ＥＲＳ−１と前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１とを用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１の位相を全てπ変調させ、
且つ、前記光信号列ＥＲＳ−１の入力と同時に、前記外部光入力ポートＰ−ＦＦ−Ｉｎから前記光信号列ＦＦ−１が入力されると、入力した前記光信号列ＦＦ−１を用いて、前記位相変調手段Ｒ１−２、Ｌ１−２を駆動させて、前記位相変調手段Ｒ１−１、Ｌ１−１から出力された光信号列の位相を更にπ変調させて、当該光信号列を前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか他方から出力することにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からは光出力がない初期状態へ戻す構成であって、
前記光合波部Ｃ−２は、
２つの光入力ポートと２つの光出力ポートを有する第１のマルチモード干渉型導波路部と、
２つの光入力ポートと２つの光出力ポートを有する第２のマルチモード干渉型導波路部と、
第１のマルチモード干渉型導波路部の２つの出力ポートと、第２のマルチモード干渉型導波路部の２つの光入力ポートとをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のうち、少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部と、で構成されていることを特徴とする。
【００１３】
また本発明の光信号バッファメモリ回路は、
クロック信号光源から出力されたクロック信号光ＣＬＫ−１を入力するための外部光入力ポートＰ−ＯＣＬＫ−Ｉｎと、前記外部光入力ポートＰ−ＯＣＬＫ−Ｉｎに対してｂａｒ側に位置する光出力ポートＰ−ＭＺ−１−ｂａｒならびにｃｒｏｓｓ側に位置する光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓとを有する２つの第１の光干渉アームと、一方の前記第１の光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｌ１−１と、他方の前記第１の光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｒ１−１とを有し、マッハ・ツェンダ型の干渉器として機能するマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１と、
格納する情報を有する光信号列Ｄａｔａ−１を入力するための外部光入力ポートＰ−Ｄａｔａ−Ｉｎと直接又は間接に接続され、前記光信号列Ｄａｔａ−１を導く光導波路１８と、
前記光導波路１８と接続されて前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎからの光信号列Ｄａｔａ−１が入力される光入力ポートＰ−Ｃ１−１、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からの光信号列が入力されるＰ−Ｃ１−２ならびに光出力ポートＰ−Ｃ１−３、Ｐ−Ｃ１−４とを有し、前記光入力ポートＰ−Ｃ１−２、Ｐ−Ｃ１−１から入力した光信号列を前記光出力ポートＰ−Ｃ１−３、Ｐ−Ｃ１−４へと分岐出力させるための光分岐部Ｃ−１と、
前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からの光信号列を前記光入力ポートＰ−Ｃ１−２へと導く光導波路１４と、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｒ１−１に入力するための光入力ポートＰ−Ｒ１−１に接続されて前記光出力ポートＰ−Ｃ１−４からの光信号列を導く光導波路１５Ｒと、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｌ１−１に入力するための光入力ポートＰ−Ｌ１−１に接続されて前記光出力ポートＰ−Ｃ１−３からの光信号列を導く光導波路１５Ｌと、
前記光導波路１５Ｌ又は前記光導波路１５Ｒ上に設けられ、前記光出力ポートＰ−Ｃ１−３ならびにＰ−Ｃ１−４から同時に出力される光信号列が前記光入力ポートＰ−Ｌ１−１ならびにＰ−Ｒ１−１へと到達するタイミングを、前記クロック信号光ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満となるように調整するための光遅延を生み出す光導波路部Ｄ−Ｄ−１と、
を備え、
前記クロック信号光ＣＬＫ−１として、ＲＺ（Return to Zero）型の信号光を前記外部光入力ポートＰ−ＯＣＬＫ−Ｉｎから入力しておき、
前記クロック信号光ＣＬＫ−１のクロックに同期した前記光信号列Ｄａｔａ−１が前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎから入力されると、最初は、入力された前記光信号列Ｄａｔａ−１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記第１の光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンと同一のデータパターンとして、前記光分岐部Ｃ−１へ周回させ、
以降の周回は、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力された前の周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記第１の光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される当該周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンと同一のデータパターンとして、前記光分岐部Ｃ−１へ周回させて、当該データパターンを当該回路内に維持する
光信号バッファメモリ回路において、
更に、
前記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の一方の前記第１の光干渉アームの光導波路上であって、前記光位相変調手段Ｌ１−１の後段側に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｌ１−２と、
前記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の他方の前記第１の光干渉アームの光導波路上であって、前記光位相変調手段Ｒ１−１の後段側に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｒ１−２と、
当該回路内に維持している前記データパターンのフリップフロップ制御用となる光信号列ＦＦ−１を入力するための外部光入力ポートＰ−ＦＦ−Ｉｎと、
光入力ポートＰ−Ｃ３−２ならびに光出力ポートＰ−Ｃ３−３、Ｐ−Ｃ３−４とを有し、前記外部光入力ポートＰ−ＦＦ−Ｉｎから入力される前記光信号列ＦＦ−１を前記光入力ポートＰ−Ｃ３−２から入力し、前記光出力ポートＰ−Ｃ３−３、Ｐ−Ｃ３−４へと分岐出力させるための光分岐部Ｃ−３と、
前記外部光入力ポートＰ−ＦＦ−Ｉｎからの前記光信号列ＦＦ−１を前記光入力ポートＰ−Ｃ３−２へと導く光導波路２１と、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｒ１−２に入力するための光入力ポートＰ−Ｒ１−２に接続されて前記光出力ポートＰ−Ｃ３−４からの光信号列を導く光導波路２２Ｒと、
光位相変調作用を誘起させるための光信号列を前記光位相変調手段Ｌ１−２に入力するための光入力ポートＰ−Ｌ１−２に接続されて前記光出力ポートＰ−Ｃ３−３からの光信号列を導く光導波路２２Ｌと、
前記光導波路２２Ｌ又は前記光導波路２２Ｒ上に設けられ、前記光出力ポートＰ−Ｃ３−３ならびにＰ−Ｃ３−４から同時に出力される光信号列が前記光入力ポートＰ−Ｌ１−２ならびにＰ−Ｒ１−２へと到達するタイミングを、前記クロック信号光ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満となるように調整するための光遅延を生み出す光導波路部Ｄ−Ｄ−２と、
前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか他方から出力される光信号列を入力するための光入力ポートＰ−ＭＺ−２−Ｉｎと、前記光入力ポートＰ−ＭＺ−２−Ｉｎに対してｂａｒ側に位置する光出力ポートＰ−Ｄａｔａ−Ｏｕｔならびにｃｒｏｓｓ側に位置する光出力ポートＰ−ＭＯＮ−Ｏｕｔとを有する２つの第２の光干渉アームと、一方の前記第２の光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｌ−２と、他方の前記第２の光干渉アームの光導波路上に位置し同光干渉アーム中を伝搬する光信号列の位相に変調を与えるための光位相変調手段Ｒ−２とを有し、マッハ・ツェンダ型の干渉器として機能するマッハ・ツェンダ干渉型光強度変調手段ＭＺ−２と、
前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか他方からの光信号列を前記光入力ポートＰ−ＭＺ−２−Ｉｎへと導く光導波路３０と、
当該回路内に維持している前記データパターンの光信号列の出力を行うための光信号出力開閉制御用となる光信号列Ｇａｔｅ−１を入力するための外部光入力ポートＰ−Ｇａｔｅ−Ｉｎと、
光入力ポートＰ−Ｃ４−２ならびに光出力ポートＰ−Ｃ４−３、Ｐ−Ｃ４−４とを有し、前記外部光入力ポートＰ−Ｇａｔｅ−Ｉｎから入力される前記光信号列Ｇａｔｅ−１を前記光入力ポートＰ−Ｃ４−２から入力し、前記光出力ポートＰ−Ｃ４−３、Ｐ−Ｃ４−４へと分岐出力させるための光分岐部Ｃ−４と、
前記外部光入出力ポートＰ−Ｇａｔｅ−Ｉｎからの前記光信号列Ｇａｔｅ−１を前記光入力ポートＰ−Ｃ４−２へと導く光導波路４１と、
光位相変調作用を誘起させるための信号光列を前記光位相変調手段Ｌ−２に入力するための光入力ポートＰ−Ｌ２に接続されて前記光出力ポートＰ−Ｃ４−３からの光信号列を導く光導波路４２Ｌと、
光位相変調作用を誘起させるための信号光列を前記光位相変調手段Ｒ−２に入力するための光入力ポートＰ−Ｒ２に接続されて前記光出力ポートＰ−Ｃ４−４からの光信号列を導く光導波路４２Ｒと、
前記光導波路４２Ｌ又は前記光導波路４２Ｒ上に設けられ、前記光出力ポートＰ−Ｃ４−３ならびにＰ−Ｃ４−４から同時に出力される光信号列が前記光入力ポートＰ−Ｌ２ならびにＰ−Ｒ２へと到達するタイミングを、前記前記クロック信号光ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満となるように調整するための光遅延を生み出す光導波路部Ｄ−Ｄ−３と、
を備え、
前記光信号列ＦＦ−１を、前記クロック信号光ＣＬＫ−１のクロックと同期し、前記データパターンの周期にも同期すると共に、前記データパターンのデータ長と同一の長さを有するＲＺ型の光信号列とし、
前記データパターンを当該回路内に維持した後、前記外部光入力ポートＰ−ＦＦ−Ｉｎから前記光信号列ＦＦ−１が入力されると、入力した前記光信号列ＦＦ−１を用いて、前記位相変調手段Ｒ１−２、Ｌ１−２を駆動させて、前記位相変調手段Ｒ１−１、Ｌ１−１から出力された光信号列に位相差を生じさせて、当該光信号列の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンが反転したデータパターンとするフリップフロップを行って、前記光分岐部Ｃ−１へ周回させて、
以降の周回は、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力された前の周回の前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記第１の光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１に位相差を生じさせて、前記クロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を、前記光信号列Ｄａｔａ−１のデータパターンが反転したデータパターンとして、前記光分岐部Ｃ−１へ周回させて、当該データパターンを当該回路内に維持すると共に、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか他方から出力される光信号列を、前記光信号列Ｄａｔａ−１と同一のデータパターンとして、繰り返し出力される状態に遷移させた後、
前記光信号列Ｇａｔｅ−１を、前記クロック信号光ＣＬＫ−１のクロックと同期し、前記データパターンの周期にも同期すると共に、当該データパターンのデータ長と同一の長さを有するＲＺ型の光信号列とし、
前記外部光入力ポートＰ−Ｇａｔｅ−Ｉｎから前記光信号列Ｇａｔｅ−１が入力されると、入力した前記光信号列Ｇａｔｅ−１を用いて、前記光位相変調手段Ｒ−２、Ｌ−２を駆動させて、前記光入力ポートＰ−ＭＺ−２−Ｉｎから入力されて前記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−２の２つの前記第２の光干渉アーム中を伝搬している光信号列に位相差を生じさせることにより、前記光信号列Ｇａｔｅ−１のデータ長の間だけ、前記光入力ポートＰ−ＭＺ−２−Ｉｎから入力された光信号列を前記光出力ポートＰ−Ｄａｔａ−Ｏｕｔから出力する構成であって、
前記光分岐部Ｃ−１，前記光分岐部Ｃ−３及び前記光分岐部Ｃ−４は、それぞれ、
２つの光入力ポートと２つの光出力ポートを有する第１のマルチモード干渉型導波路部と、
２つの光入力ポートと２つの光出力ポートを有する第２のマルチモード干渉型導波路部と、
第１のマルチモード干渉型導波路部の２つの出力ポートと、第２のマルチモード干渉型導波路部の２つの光入力ポートとをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のうち、少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部と、で構成されていることを特徴とする。
【００１４】
また本発明の光信号バッファメモリ回路は、
更に、当該回路内に維持している前記データパターンを消去する消去制御用となる光信号列ＥＲＳ−１を入力するための外部光入力ポートＰ−ＥＲＳ−Ｉｎと、
光入力ポートＰ−Ｃ２−１、Ｐ−Ｃ２−２ならびに前記光導波路１８に接続された光出力ポートＰ−Ｃ２−４を有し、前記光入力ポートＰ−Ｃ２−１ならびにＰ−Ｃ２−２から入力される光信号列を同一の前記光出力ポートＰ−Ｃ２−４へ結合させるための光合波部Ｃ−２と、
前記外部光入力ポートＰ−Ｄａｔａ−Ｉｎからの光信号列を前記光入力ポートＰ−Ｃ２−１へと導く光導波路１６と、
前記外部光入力ポートＰ−ＥＲＳ−Ｉｎからの光信号列を前記光入力ポートＰ−Ｃ２−２へと導く光導波路１７と、
を備え、
前記光信号列ＥＲＳ−１を、前記クロック信号光ＣＬＫ−１のクロックと同期し、前記データパターンの周期にも同期すると共に、前記データパターンのデータ長と同一の長さを有するＲＺ型の光信号列とし、
前記光信号列Ｄａｔａ−１のデータパターンと同じデータパターン又は反転したデータパターンを当該回路内に維持した後、前記外部光入力ポートＰ−ＥＲＳ−Ｉｎから前記光信号列ＥＲＳ−１が入力されると、入力された前記光信号列ＥＲＳ−１と前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方から出力される前記光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１とを用いて、前記位相変調手段Ｒ１−１、Ｌ１−１を駆動させて、２つの前記第１の光干渉アーム中を伝搬している前記クロック信号光ＣＬＫ−１の位相を全てπ変調させ、
且つ、前記光信号列ＥＲＳ−１の入力と同時に、前記外部光入力ポートＰ−ＦＦ−Ｉｎから前記光信号列ＦＦ−１が入力されると、入力した前記光信号列ＦＦ−１を用いて、前記位相変調手段Ｒ１−２、Ｌ１−２を駆動させて、前記位相変調手段Ｒ１−１、Ｌ１−１から出力された光信号列の位相を更にπ変調させて、当該光信号列を前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか他方から出力することにより、前記光出力ポートＰ−ＭＺ−１−ｂａｒ又は前記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓのいずれか一方からは光出力がない初期状態へ戻す構成であって、
前記前記光合波部Ｃ−２は、
２つの光入力ポートと２つの光出力ポートを有する第１のマルチモード干渉型導波路部と、
２つの光入力ポートと２つの光出力ポートを有する第２のマルチモード干渉型導波路部と、
第１のマルチモード干渉型導波路部の２つの出力ポートと、第２のマルチモード干渉型導波路部の２つの光入力ポートとをそれぞれ接続する２つの光導波路と、
前記２つの光導波路のうち、少なくとも一方の光導波路に配置されて当該導波路を伝搬する光の位相を調整する光位相調整部と、で構成されていることを特徴とする光信号バッファメモリ回路。
【発明の効果】
【００１５】
本発明によれば、格納する光信号長に対して任意の整数倍の光遅延を付与して出力させることが可能で、且つ、［第１の従来技術］に記載の光バッファメモリにおいて課題であった「調整可能な光遅延量のパターンを多くするにつれ、光回路としてより大がかりなものになってしまう」ことを克服でき、且つ、［第２の従来技術］に記載の光バッファメモリにおいて課題であった「光バッファメモリ回路に使用される損失補償用光増幅器からのＡＳＥ等の混入ノイズの影響や同光バッファメモリ回路内の光導波に伴う分散効果の影響等による光信号波形劣化に起因した付与可能な光遅延限界が生じてしまう」ことを克服し、原理的に無限の光遅延量を付与することを可能とすることが出来る。
【００１６】
更に本発明によれば、光信号バッファメモリ回路の光合分岐部（光分岐部部及び光合波部）の導波路上に、注入電流量に応じて光位相量を調整することのできる位相調整部を設けているため、マルチモード干渉型導波路部の分波比率に誤差があった場合でも、位相調整部に必要な量の適度な電流を注入することにより、光出力の分波比を所望の値にすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明による光信号バッファメモリ回路の第１の例を示す概略図である。
【図２】本発明による光信号バッファメモリ回路の第２の例を示す概略図である。
【図３】各種光信号列のタイミングチャートである。
【図４】（ａ）〜（ｄ）は、光−光位相変調回路の構成例を示す概略図である。
【図５】（ａ）〜（ｃ）は、光分岐部、光合波部の具体例を示す構成図である。
【図６】従来検討が行われた光遅延導波路アレイと光スイッチならびに光カプラから構成される光バッファ回路の一例を示す概略図である。
【図７】光導波路ループと伝搬補償用光アンプ並びに光スイッチから構成される光周回型バッファ回路の一例を示す概略図である。
【発明を実施するための形態】
【００１８】
以下、本発明に係る光信号バッファメモリ回路を、実施例に基づき詳細に説明する。
図１に示す光信号バッファメモリ回路の第１の例と、図２に示す光信号バッファメモリ回路の第２の例は、基本構成は同じである。したがって、光信号バッファメモリ回路の第１の例と第２の例を併せて説明する。
【００１９】
先ず、図１及び図２に示す光信号バッファメモリ回路について説明し、その後、光合分波部の具体例について説明する。
【００２０】
図１及び図２は、本実施例の光信号バッファメモリ回路を示す概略図であり、図３は、図１及び図２に示した光信号バッファメモリ回路における各種光信号列のタイミングチャートであり、図４（ａ）〜（ｄ）は、図１及び図２に示した光信号バッファメモリ回路で用いる光−光位相変調回路の構成例を示す概略図である。
【００２１】
（構成）
本実施例の光信号バッファメモリ回路において、Ｐ−ＯＣＬＫ−Ｉｎは、図３の「ＯＣ  ｓｏｕｒｃｅ」に示される様な、「クロック信号光源から出力されるクロック光パルスであって、ピーク光パワーが一定のＲＺ（Return to Zero）型のクロック信号光」となるクロック信号光ＣＬＫ−１の外部光入力ポートである。
【００２２】
又、Ｐ−Ｄａｔａ−Ｉｎは、図３の「ＯＤ  ｓｏｕｒｃｅ」に示される様な、「当該光信号バッファメモリ回路へ格納する目的で入力されるデータ用光信号列」となる光信号列Ｄａｔａ−１の外部光入力ポートである。
【００２３】
又、Ｐ−ＦＦ−Ｉｎは、図３の「Ｆ．Ｆ．  ｃｎｔｌ．」に示される様な、「当該光信号バッファメモリ回路へ格納されたデータ用光信号列の情報のマーク（１）とスペース（０）をすべて反転させる、いわゆる、フリップフロップ操作を行う際に入力されるフリップフロップ制御用光信号列」となる光信号列ＦＦ−１の外部光入力ポートである。
【００２４】
又、Ｐ−ＥＲＳ−Ｉｎは、図３の「ＥＲＳ  ｃｎｔｌ．」に示される様な、「当該光信号バッファメモリ回路へ格納された情報をリセットさせる際に入力される消去制御用光信号列」となる光信号列ＥＲＳ−１の外部光入力ポートである。
【００２５】
又、Ｃ−２は、光入力ポートＰ−Ｃ２−１、Ｐ−Ｃ２−２、光出力ポートＰ−Ｃ２−３、Ｐ−Ｃ２−４を有し、上記外部光入力ポートＰ−Ｄａｔａ−Ｉｎから光導波路１６を介して光入力ポートＰ−Ｃ２−１へ入力された入力光信号列Ｄａｔａ−１と上記外部光入力ポートＰ−ＥＲＳ−Ｉｎから光導波路１７を介して光入力ポートＰ−Ｃ２−２へ入力された入力光信号列ＥＲＳ−１を同一の光出力ポートＰ−Ｃ２−４から出力し、後段の２×２光分岐部Ｃ−１の一方の光入力ポートＰ−Ｃ１−１へと導く光導波路１８へ結合させるための２×１光合波部である。
【００２６】
なお、光信号列Ｄａｔａ−１、ＥＲＳ−１を外部の機器で切り替えて入力できるのであれば、光合波部Ｃ−２を用いずに、例えば、上記外部光入力ポートＰ−Ｄａｔａ−Ｉｎを光導波路１８へ直接接続し、上記外部光入力ポートＰ−Ｄａｔａ−Ｉｎから光信号列Ｄａｔａ−１又は光信号列ＥＲＳ−１を光導波路１８へ直接入力するようにしてもよい。
【００２７】
又、ＭＺ−１は、マッハ・ツェンダ干渉型光強度変調手段として用いる光回路部であり、左右２つの第１の光干渉アーム（光導波路１１Ｒ、１２Ｒ、１３Ｒ及び光導波路１１Ｌ、１２Ｌ、１３Ｌ）を有し、光導波路１１Ｒ及び光導波路１１Ｌでは、一部を互いに近接して配置して、方向性結合器を構成し、光導波路１３Ｒ及び光導波路１３Ｌでも、一部を互いに近接して配置して、方向性結合器を構成している。
【００２８】
又、Ｒ１−１、Ｒ１−２、Ｌ１−１、Ｌ１−２は、外部光入力ポートＰ−ＯＣＬＫ−Ｉｎからマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１に入力され、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の左右２つの第１の光干渉アームを伝搬するクロック光信号列（後述する第１のクロック光信号列、第２のクロック光信号列）の位相を変調する光位相変調手段である。光位相変調手段Ｒ１−１、Ｒ１−２、Ｌ１−１、Ｌ１−２は２つの方向性結合器の間に配置されており、具体的には、光位相変調手段Ｒ１−１は光導波路１１Ｒと光導波路１２Ｒとの間に、光位相変調手段Ｒ１−２は光導波路１２Ｒと光導波路１３Ｒとの間に、光位相変調手段Ｌ１−１は光導波路１１Ｌと光導波路１２Ｌとの間に、光位相変調手段Ｌ１−２は光導波路１２Ｌと光導波路１３Ｌとの間に配置されている。つまり、光位相変調手段Ｒ１−２は光位相変調手段Ｒ１−１の後段側に、光位相変調手段Ｌ１−２は光位相変調手段Ｌ１−１の後段側に位置している。
【００２９】
ここで、第１のクロック光信号列は、クロック信号光ＣＬＫ−１を方向性結合器で分岐した光信号列であり、第２のクロック光信号列は、第１のクロック光信号列が位相変調手段Ｒ１−１、Ｌ１−１で光位相変調を受けた後の光信号列である。
【００３０】
又、Ｐ−ＭＺ−１−ｃｒｏｓｓは、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の外部光入力ポートＰ−ＯＣＬＫ−Ｉｎに対するｃｒｏｓｓ側からの光信号列を出力する光出力ポートである。
【００３１】
又、Ｐ−ＭＺ−１−ｂａｒは、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の外部光入力ポートＰ−ＯＣＬＫ−Ｉｎに対するｂａｒ側から当該マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の被光強度変調光となる光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を出力する光出力ポートである。
【００３２】
又、Ｃ−１は、光入力ポートＰ−Ｃ１−１、Ｐ−Ｃ１−２、光出力ポートＰ−Ｃ１−３、Ｐ−Ｃ１−４を有し、上記光合波部Ｃ−２の光出力ポートＰ−Ｃ２−４からの光信号列を、光導波路１８を介して、光入力ポートＰ−Ｃ１−１から入力させるとともに分岐させて、光出力ポートＰ−Ｃ１−３とＰ−Ｃ１−４とから出力させ、又、上記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の光出力ポートＰ−ＭＺ−１−ｂａｒからの光信号列を、光導波路１４を介して、光入力ポートＰ−Ｃ１−２から入力させるとともに分岐させて、光出力ポートＰ−Ｃ１−３とＰ−Ｃ１−４とから出力させるための光分岐部である。
【００３３】
又、Ｐ−Ｒ１−１、Ｐ−Ｌ１−１は、上記光分岐部Ｃ−１の光出力ポートＰ−Ｃ１−３、Ｐ−Ｃ１−４から出力される光信号列を、光導波路１５Ｒ、１５Ｌを介して、上記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の２つの第１の光干渉アーム内の光位相変調手段Ｒ１−１、Ｌ１−１へ入力するための光入力ポートである。
【００３４】
又、Ｃ−３は、光入力ポートＰ−Ｃ３−１、Ｐ−Ｃ３−２、光出力ポートＰ−Ｃ３−３、Ｐ−Ｃ３−４を有し、上記外部光入力ポートＰ−ＦＦ−Ｉｎから、光導波路２１を介して、入力された光信号列を分岐させ、光出力ポートＰ−Ｃ３−３ならびにＰ−Ｃ３−４から出力させるための光分岐部である。
【００３５】
又、Ｐ−Ｒ１−２、Ｐ−Ｌ１−２は、上記光分岐部Ｃ−３の光出力ポートＰ−Ｃ３−３、Ｐ−Ｃ３−４から出力される光信号列を、光導波路２２Ｒ、２２Ｌを介して、上記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の２つの第１の光干渉アーム内の光位相変調手段Ｒ１−２、Ｌ１−２へ入力するための光入力ポートである。
【００３６】
又、Ｄ−Ｄ−１は、上記光分岐部Ｃ−１で分岐され、光出力ポートＰ−Ｃ１−３ならびにＰ−Ｃ１−４から出力される２つの光信号列にそれぞれ光位相変調手段Ｒ１−１、Ｌ１−１に到達するまでの光伝搬遅延差を『上記クロック光信号ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満』となるように付与するための光伝搬遅延差付与部であり、ここでは、上記光伝搬遅延差を生じる光路長の光導波路部を光導波路１５Ｌに配置している。
【００３７】
又、Ｄ−Ｄ−２は、上記光分岐部Ｃ−３で分岐され光出力ポートＰ−Ｃ３−３ならびにＰ−Ｃ３−４から出力される２つの光信号列にそれぞれ光位相変調手段Ｒ１−２、Ｌ１−２に到達するまでの光伝搬遅延差を『上記クロック光信号ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満』となるように付与するための光伝搬遅延差付与部であり、ここでは、上記光伝搬遅延差を生じる光路長の光導波路部を光導波路２２Ｌに配置している。
【００３８】
又、ＭＺ−２は、マッハ・ツェンダ干渉型光強度変調手段として用いる光回路部であり、左右２つの第２の光干渉アーム（光導波路３１Ｒ、３２Ｒ及び光導波路３１Ｌ、３２Ｌ）を有し、光導波路３１Ｒ及び光導波路３１Ｌでは、一部を互いに近接して配置して、方向性結合器を構成し、光導波路３２Ｒ及び光導波路３２Ｌでも、一部を互いに近接して配置して、方向性結合器を構成している。
【００３９】
又、Ｐ−ＭＺ−２−Ｉｎは、上記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓから出力される光信号列を、光導波路３０を介して、上記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−２へと入力するための光入力ポートである。
【００４０】
又、Ｐ−Ｄａｔａ−Ｏｕｔは、上記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−２の光入力ポートＰ−ＭＺ−２−Ｉｎに対するｂａｒ側からの光信号列を出力する光出力ポートである。なお、Ｐ−ＭＯＮ−Ｏｕｔは、そのｃｒｏｓｓ側からの光信号列を出力する光出力ポートである。
【００４１】
又、Ｒ−２、Ｌ−２は、光入力ポートＰ−ＭＺ−２−Ｉｎからマッハ・ツェンダ干渉型光強度変調手段ＭＺ−２に入力され、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−２の左右２つの第２の光干渉アームを伝搬する光信号列の位相を変調する光位相変調手段である。光位相変調手段Ｒ−２、Ｌ−２は２つの方向性結合器の間に配置されており、光位相変調手段Ｒ−２は光導波路３１Ｒと光導波路３２Ｒとの間に、光位相変調手段Ｌ−２は光導波路３１Ｌと光導波路３２Ｌとの間に配置されている。
【００４２】
又、Ｐ−Ｇａｔｅ−Ｉｎは、図３の「Ｓｈｕｔｔｅｒ  ｃｎｔｌ．」に示される様な、「当該光信号バッファメモリ回路へ格納された後、フリップフロップ操作を施されることにより、上記光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓから出力される光信号列、即ち、当該光信号バッファメモリ回路へ格納する目的で入力された光信号列Ｄｔａｔａ−１と同一のデータパターンを有する光信号列を上記光出力ポートＰ−Ｄａｔａ−Ｏｕｔへと導き出力させる際に入力される光シャッター開閉制御用光信号列」となる光信号列Ｇａｔｅ−１の外部光入力ポートである。
【００４３】
又、Ｃ−４は、光入力ポートＰ−Ｃ４−１、Ｐ−Ｃ４−２、光出力ポートＰ−Ｃ４−３、Ｐ−Ｃ４−４を有し、上記外部光入力ポートＰ−Ｇａｔｅ−Ｉｎから、光導波路４１を介して、入力された光信号列を分岐させ、光出力ポートＰ−Ｃ４−３ならびにＰ−Ｃ４−４から出力させるための光分岐部である。
【００４４】
又、Ｐ−Ｒ２、Ｐ−Ｌ２は、上記光分岐部Ｃ−４の光出力ポートＰ−Ｃ４−３、Ｐ−Ｃ４−４から出力される光信号列を、光導波路４２Ｒ、４２Ｌを介して、上記マッハ・ツェンダ干渉型光強度変調手段ＭＺ−２の２つの第２の光干渉アーム内の光位相変調手段Ｒ−２、Ｌ−２へ入力するための光入力ポートである。
【００４５】
又、Ｄ−Ｄ−３は、上記光分岐部Ｃ−４で分岐され、光出力ポートＰ−Ｃ４−３ならびにＰ−Ｃ４−４から出力される２つの光信号列にそれぞれ光位相変調手段Ｒ−２、Ｌ−２に到達するまでの光伝搬遅延差を『上記クロック光信号ＣＬＫ−１のパルス幅以上かつパルス繰り返し周期未満』となるように付与するための光伝搬遅延差付与部であり、ここでは、上記光伝搬遅延差を生じる光路長の光導波路部を光導波路４２Ｒに配置している。
【００４６】
なお、制御用光信号列となる光信号列ＦＦ−１、ＥＲＳ−１、Ｇａｔｅ−１は、例えば、これらの光信号列となる光パルス列を発生させる１つ又は各々個別の発生器を用い、クロック信号光ＣＬＫ−１及び光信号列Ｄａｔａ−１（又は光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１）と同期する様にして、外部光入力ポートＰ−ＦＦ−Ｉｎ、Ｐ−ＥＲＳ−Ｉｎ、Ｐ−Ｇａｔｅ−Ｉｎから各々入力すればよい。
【００４７】
ここで、本実施例の光回路は、導波路部分を低損失な半導体導波路で構成すると共に、光位相変調手段Ｒ１−１、Ｒ１−２、Ｌ１−１、Ｌ１−２、Ｒ−２、Ｌ−２として、半導体光増幅器（ＳＯＡ）を用いるか、或いは、後述する図４（ａ）〜（ｄ）に示す光位相変調手段からなる光半導体回路を用いるか、或いは、量子ドット型ＳＯＡ（ＱＤ−ＳＯＡ）を用いるか、或いは、半導体ＥＡ（Electro-Absorption）変調器を定電圧駆動で用いる構成として全体を光半導体で集積化して製作する。
【００４８】
又は、光導波路部分をＰＬＣ（石英系プレーナ光波回路）で構成すると共に、光位相変調手段Ｒ１−１、Ｒ１−２、Ｌ１−１、Ｌ１−２、Ｒ−２、Ｌ−２として、ＳＯＡを用いるか、或いは、後述する図４（ａ）〜（ｄ）に示す光位相変調手段からなるＰＬＣ−光半導体のハイブリット回路を用いるか、或いは、ＱＤ−ＳＯＡを用いるか、或いは、半導体ＥＡ変調器を定電圧駆動で用いる構成として全体をＰＬＣと光半導体のハイブリッドで製作する（非特許文献４参照）。
【００４９】
又は、光導波路部分にフォトニック結晶導波路を用いると共に、光位相変調手段Ｒ１−１、Ｒ１−２、Ｌ１−１、Ｌ１−２、Ｒ−２、Ｌ−２に量子ドット群をコア層に埋め込んだ構成とし、全体を一体集積化して製作する（非特許文献５参照）。
【００５０】
本実施例の光回路で用いる光位相変調手段Ｒ１−１、Ｒ１−２、Ｌ１−１、Ｌ１−２、Ｒ−２、Ｌ−２の構成の一例を、図４（ａ）〜（ｄ）を参照して説明する。図４（ａ）〜（ｄ）は、光位相変調手段Ｒ１−１、Ｒ１−２、Ｌ１−１、Ｌ１−２、Ｒ−２、Ｌ−２となる光−光位相変調手段の光回路構成例を示した図である。なお、ここでは、入力する２つの光信号列を、便宜的に「被光位相変調信号光」、「光位相変調制御信号光」と呼ぶ。
【００５１】
図４（ａ）〜（ｄ）において、ａ１、ａ２、ａ３、ａ４は当該光−光位相変調手段の光回路全体の光入出力ポートであり、ｂ１、ｂ２はマルチモード干渉カプラ（第１、第２の光干渉型合分岐手段）であり、ａ５、ａ６はマルチモード干渉カプラｂ１の光入出力ポートであり、ａ７、ａ８はマルチモード干渉カプラｂ２の光入出力ポートであり、ｅ１、ｅ２、ｅ３、ｅ４は当該光−光位相変調手段の光回路全体の光入出力導波路であり、ｅ５及びｅ７とｅ６及びｅ８は左右２つの光干渉アームを構成する光導波路である。なお、図４（ａ）〜（ｄ）においては、図中左側から信号光を入力し、右側から出力する場合を説明するが、左右逆でもよく、又、一方の光干渉アームと他方の光干渉アームへの信号光の入出力が互いに左右逆であってもよい。そのため、ａ１〜ａ８を「光入出力ポート」と呼んでいる。
【００５２】
マルチモード干渉カプラｂ１では、「被光位相変調信号光」と「光位相変調制御信号光」を２つの光入出力ポートａ１、ａ２からそれぞれ入力すると、光入出力ポートａ１、ａ２から入力した「被光位相変調信号光」ならびに「光位相変調制御信号光」をそれぞれ分岐し、分岐した「被光位相変調信号光」の一方と「光位相変調制御信号光」の一方とを合波して、光入出力ポートａ５から出力し（これを、便宜的に、第１の信号光と呼ぶ。）、分岐した「被光位相変調信号光」の他方と「光位相変調制御信号光」の他方とを合波して、光入出力ポートａ６から出力する（これを、便宜的に、第２の信号光と呼ぶ。）。
【００５３】
同様に、マルチモード干渉カプラｂ２でも、「第１の信号光」と「第２の信号光」を２つの光入出力ポートａ７、ａ８からそれぞれ入力すると、光入出力ポートａ７、ａ８から入力した「第１の信号光」ならびに「第２の信号光」をそれぞれ分岐し、分岐した「第１の信号光」の一方と「第２の信号光」の一方とを合波して、光入出力ポートａ３から出力し、分岐した「第１の信号光」の他方と「第２の信号光」の他方とを合波して、光入出力ポートａ４から出力する。
【００５４】
又、ｃ１、ｃ２は、「光位相変調制御信号光」の光強度に応じて屈折率が変化する性質を持つ光導波路構造の光位相変調部であり、この光位相変調部は、光導波路構造の光半導体増幅器（ＳＯＡ）であるか、或いは、量子ドット層を含む光導波路構造であるか、或いは、定電圧駆動状態の半導体ＥＡ変調器であるかの何れかである。光位相変調部ｃ１は光導波路ｅ５と光導波路ｅ７との間に、光位相変調部ｃ２は光導波路ｅ６と光導波路ｅ８との間に配置されている。
【００５５】
上記の様に、光−光位相変調手段として、２つのマルチモード干渉カプラ（ＭＭＩ）ｂ１、ｂ２が、光位相変調を付加する機能を果たす光位相変調部ｃ１、ｃ２（例えば、光半導体増幅器（ＳＯＡ））を含む光干渉アームで結ばれたマッハ・ツェンダ干渉回路を用いている。
【００５６】
そして、図４（ａ）に示すように、２つの光干渉アームの長さを製作時点で厳密に調整するか、或いは、図４（ｂ）〜（ｄ）に示すように、注入電流量に応じて光信号の位相を調整出来る付加的な位相調整部ｄ１、ｄ２を光干渉アームの一方または両方に設け、この位相調整部ｄ１、ｄ２を用いて、光路長を使用時に調整するか、何れかの手段を用いる。
【００５７】
このような構成により、例えば、光入出力ポートａ１から「被光位相変調信号光」を入力し、光入出力ポートａ２から「光位相変調制御信号光」を入力する場合には、光入出力ポートａ１からの「被光位相変調信号光」を光入出力ポートａ３或いはａ４の何れかに選択的に出力させ、且つ、光入出力ポートａ２からの「光位相変調制御信号光」を、先の「被光位相変調信号光」を選択的に出力させる光入出力ポートとは異なる光入出力ポートとなる光入出力ポートａ４或いはａ３へ出力させる。これにより、「光位相変調制御信号光」を光−光位相変調手段に入力させて、「被光位相変調信号光」に光位相変調を加えると同時に、光入出力ポートａ３或いはａ４の何れか一方から「被光位相変調信号光」のみを選択的に出力させることが可能となる（非特許文献２、３参照）。
【００５８】
例えば、図１及び図２中の光位相変調手段Ｒ１−１では、「光位相変調制御信号光」は、光信号列Ｄａｔａ−１又は光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１であり、光入出力ポートａ１に該当する光入力ポートＰ−Ｒ１−１から入力し、「被光位相変調信号光」は、第１のクロック光信号列（クロック信号光ＣＬＫ−１）であり、光導波路１１Ｒが接続された光位相変調手段Ｒ１−１の入力ポートから入力されることになり、光導波路１２Ｒが接続された光位相変調手段Ｒ１−１の出力ポートから光位相変調を加えた第１のクロック光信号列、即ち、第２のクロック光信号のみを選択的に出力することになる。図１及び図２中の光位相変調手段Ｌ１−１も同様に機能する。
【００５９】
又、図１及び図２中の光位相変調手段Ｒ１−２では、「光位相変調制御信号光」は、光信号列ＦＦ−１であり、光入出力ポートａ１に該当する光入力ポートＰ−Ｒ１−２から入力し、「被光位相変調信号光」は、光位相変調手段Ｒ１−１で位相変調された第１のクロック光信号列、即ち、第２のクロック光信号列であり、光導波路１２Ｒが接続された光位相変調手段Ｒ１−２の入力ポートから入力されることになり、光導波路１３Ｒが接続された光位相変調手段Ｒ１−２の出力ポートから光位相変調を加えた第２のクロック光信号列のみを選択的に出力することになる。図１及び図２中の光位相変調手段Ｌ１−２も同様に機能する。
【００６０】
次に、本実施例の光信号バッファメモリ回路における動作、具体的には、データ保持（バファリング）、フリップフロップ、出力、格納データ消去について、図１及び図２、図３を参照して説明する。
【００６１】
（動作−データ保持）
スタンダードなマッハ・ツェンダ干渉型光強度変調手段に於いては、干渉器を構成する２つの光干渉アームを光が伝搬する際に位相差が生じない状態が、変調駆動が行われていない状態であり、このとき、入力側に対してｃｒｏｓｓ側から光信号が１００％出力される。一方、位相差がπとなる状態のときｂａｒ側から光信号が１００％出力される。
【００６２】
従って、図１及び図２に示された光信号バッファメモリ回路にクロック信号光ＣＬＫ−１が外部光入力ポートＰ−ＯＣＬＫ−Ｉｎから入力される場合、クロック光信号ＣＬＫ−１は１００％光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓから出力され、光出力ポートＰ−ＭＺ−１−ｂａｒからは何らかの光出力は得られない状態（光信号バッファメモリが何ら情報を保持していない空の状態：初期状態）となっている。
【００６３】
このとき、図３の「ＯＤ  ｓｏｕｒｃｅ」に示される様に、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の外部光入力ポートＰ−ＯＣＬＫ−Ｉｎから入力され続けているクロック信号光ＣＬＫ−１と同期がとれている光信号列Ｄａｔａ−１が外部光入力ポートＰ−Ｄａｔａ−Ｉｎから入力され、光位相変調手段Ｒ１−１ならびにＬ１−１を駆動して、ＭＺ−１の左右の第１の光干渉アーム中を伝搬している第１のクロック光信号列（クロック信号光ＣＬＫ−１）の位相をπ変調させて、第１のクロック光信号列の各パルスのオン又はオフを行う。
【００６４】
すると、光信号列Ｄａｔａ−１のＭａｒｋ（１）となっている位置のパルスに対応した第１のクロック光信号列のクロックパルスのみにπ位相変調が付与され、光信号列Ｄａｔａ−１のＳｐａｃｅ（０）となっている位置のパルスに対応した第１のクロック光信号列のクロックパルスは位相変調が付与されないため、光信号列Ｄａｔａ−１と同じデータパターンで、ＭＺ−１の光出力ポートＰ−ＭＺ−１−ｂａｒから出力される様になる。なお、図３では、光信号列Ｄａｔａ−１の一例として、「１０１０１０１０」の８ビットの光信号列を入力している。
【００６５】
そして、この光信号列Ｄａｔａ−１と同じデータパターンである、Ｐ−ＭＺ−１−ｂａｒから出力された光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１が、光分岐部Ｃ−１を介して、光位相変調手段Ｒ１−１、Ｌ１−１へと入力され光位相変調を誘起させるため、次の周回に於いても、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の左右の第１の光干渉アーム中を伝搬している第１のクロック光信号列は、大本の光信号列Ｄａｔａ−１と同じデータパターンの光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１により、上記と同様の光位相変調を受け、大本の光信号列Ｄａｔａ−１と同じデータパターンでＭＺ−１の光出力ポートＰ−ＭＺ−１−ｂａｒから出力されることが繰り返されることとなり、結果として、図３の「Ｂｕｆｆｅｒｉｎｇ  Ｓｔａｔｅ」に示される様に（図３中のＮ＝１〜３の３周期分の光信号パルス列を参照）、光信号列Ｄａｔａ−１と同じデータパターンが当該光信号バッファメモリ回路に、一連の駆動状態として保持されることとなる。
【００６６】
このとき、［第２の従来技術］に記載の光バッファメモリの様に、「大本の光パルス列を、光増幅を繰り返しながら光導波路ループ中を光伝搬させ続けることによって信号データパターンを保持する場合」と異なり、本実施例では、「光位相変調制御信号光」となる光信号列Ｄａｔａ−１又は光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を用いて、「被光位相変調信号光」となるクロック信号光ＣＬＫ−１の各パルスのオン又はオフを行うことにより、光信号列Ｄａｔａ−１と同じデータパターンの新たな光信号列を複製（コピー）しており、そのため、光信号バッファメモリ回路に使用される損失補償用光増幅器からのＡＳＥ等の混入ノイズの影響や同光信号バッファメモリ回路内の光導波に伴う分散効果の影響等を排除できることから、光信号波形劣化に起因した付与可能な光遅延限界が生じてしまうことが無くなるという特筆すべき特性が実現されることとなる。
【００６７】
（動作−フリップフロップ）
更に、上記の様にして、光信号列Ｄａｔａ−１と同じデータパターンが当該光信号バッファメモリ回路に一連の駆動状態として保持された状態において、図３の「Ｆ．Ｆ．  ｃｎｔｌ．」に示される様に、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の外部光入力ポートＰ−ＯＣＬＫ−Ｉｎから入力され続けているクロック信号光ＣＬＫ−１と同期がとれ、且つ、既に一連の駆動状態として保持している光信号列Ｄａｔａ−１と同じデータパターンとの周期も同期がとれ、このデータパターンのデータ長と同一の長さを有する光信号列ＦＦ−１が外部光入力ポートＰ−ＦＦ−Ｉｎから入力され、光位相変調手段Ｒ１−２ならびにＬ１−２を駆動して、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の左右の第１の光干渉アーム中を伝搬している第２のクロック光信号列（位相変調された第１のクロック光信号列）の位相をπ変調させて、第２のクロック光信号列の各パルスのオン又はオフを行う。
【００６８】
すると、既に保持されていた一連の駆動状態の効果により、光位相変調手段Ｒ１−１ならびにＬ１−１においてπ付与される光位相変調と合わせたトータルでは、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の左右の第１の光干渉アーム中を伝搬している第１のクロック光信号列の被る位相変調は、光信号列Ｄａｔａ−１（又は光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１）のＭａｒｋ（１）となっている位置のパルスに対応した第１のクロック光信号列のクロックパルスでは２πの位相変調が付与され、一つ前の周回においては位相変調が付与されなかった光信号列Ｄａｔａ−１（又は光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１）のＳｐａｃｅ（０）となっている位置のパルスに対応した第１のクロック光信号列のクロックパルスにはπの位相変調が付与されることとなる。
【００６９】
この結果、これらの光位相変調を受けたクロックパルス列は光信号列Ｄａｔａ−１と反転したデータパターンとなって、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の光出力ポートＰ−ＭＺ−１−ｂａｒから出力され、且つ同時に、これらの光位相変調を受けたクロックパルス列は光信号列Ｄａｔａ−１と同じデータパターンとなって、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓから出力され、いわゆるフリップフロップ操作が実現されることとなる。結果として、図３の「Ｂｕｆｆｅｒｉｎｇ  Ｓｔａｔｅ」に示される様に（図３中のＮ＝４〜５の２周期分の光信号パルス列を参照）、光信号列Ｄａｔａ−１と反転したデータパターン（「０１０１０１０１」の８ビットの光信号列）が当該光信号バッファメモリ回路に、一連の駆動状態として保持されることとなる。
【００７０】
（動作−出力）
更に、上記の様にして、光信号列Ｄａｔａ−１と同じデータパターンが当該光信号バッファメモリ回路の光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓから繰り返し出力され、光入力ポートＰ−ＭＺ−２−Ｉｎからマッハ・ツェンダ干渉型光強度変調手段ＭＺ−２に入力されている状態において、図３の「Ｓｈｕｔｔｅｒ  ｃｎｔｌ．」に示される様に、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の外部光入力ポートＰ−ＯＣＬＫ−Ｉｎから入力され続けているクロック信号光ＣＬＫ−１と同期がとれ、且つ、既に一連の駆動状態として保持している光信号列Ｄａｔａ−１の反転データパターン（又は、光入力ポートＰ−ＭＺ−２−Ｉｎへ繰り返し入力され続けている光信号列Ｄａｔａ−１と同じデータパターン）の光信号列との周期も同期がとれ、このデータパターンのデータ長と同一の長さを有する光信号列Ｇａｔｅ−１が外部光入力ポートＰ−Ｇａｔｅ−Ｉｎから入力され、光位相変調手段Ｒ−２ならびにＬ−２を駆動して、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−２の左右の第２の光干渉アーム中を伝搬している光信号列（光信号列Ｄａｔａ−１と同じデータパターンの光信号列）の位相をπ変調させる。
【００７１】
すると、当該光位相変調を行った周期において、光信号列Ｇａｔｅ−１が入力された時間窓、即ち、光信号列Ｇａｔｅ−１のデータ長の間だけ、図３のＯｕｔｐｕｔに示される様に、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−２の光入力ポートＰ−ＭＺ−２−Ｉｎから入力された光信号列Ｄａｔａ−１と同じデータパターンの光信号列を、光出力ポートＰ−Ｄａｔａ−Ｏｕｔから出力させることができる。
【００７２】
（動作−リセット）
更に、上記の様にして、光信号列Ｄａｔａ−１と同じデータパターン又は反転データパターンが当該光信号バッファメモリ回路に一連の駆動状態として保持された状態において、図３の「ＥＲＳ  ｃｎｔｌ．」に示される様に、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の外部光入力ポートＰ−ＯＣＬＫ−Ｉｎから入力され続けているクロック信号光ＣＬＫ−１と同期がとれ、且つ、既に一連の駆動状態として保持している光信号列Ｄａｔａ−１と同じデータパターン又は反転データパターンとの周期も同期がとれ、このデータパターンのデータ長と同一の長さを有する光信号列ＥＲＳ−１が外部光入力ポートＰ−ＥＲＳ−Ｉｎから入力され、既に光出力ポートＰ−ＭＺ−１−ｂａｒから出力され、光分岐部Ｃ−１を介して、光位相変調手段Ｒ１−１、Ｌ１−１へと入力されている光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１と共に、光位相変調手段Ｒ１−１ならびにＬ１−１を駆動して、光位相変調手段Ｒ１−１、Ｌ１−１を構成するＳＯＡにおいて、利得飽和効果に起因する同ＳＯＡの位相変調効果の制御光パルスパワーに対する飽和効果を援用することにより、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の左右の第１の光干渉アーム中を伝搬している第１のクロック光信号列の位相を全てπ変調させる。
【００７３】
これと同時に、図３の「Ｆ．Ｆ．  ｃｎｔｌ．」に示される様に、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の外部光入力ポートＰ−ＯＣＬＫ−Ｉｎから入力され続けているクロック信号光ＣＬＫ−１と同期がとれ、且つ、既に一連の駆動状態として保持している光信号列Ｄａｔａ−１と同じデータパターン又は反転データパターン（光入力ポートＰ−ＭＺ−２−Ｉｎへ繰り返し入力され続けている光信号列Ｄａｔａ−１と同じデータパターン）との周期も同期がとれ、このデータパターンのデータ長と同一の長さを有する光信号列ＦＦ−１が外部光入力ポートＰ−ＦＦ−Ｉｎから入力され、光位相変調手段Ｒ１−２ならびにＬ１−２を駆動して、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の左右の第１の光干渉アーム中を伝搬している第２のクロック光信号列の位相をπ変調させる。
【００７４】
総じて、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の左右の第１の光干渉アーム中を伝搬している第１のクロック光信号列の位相を２π変調させ、全てのクロックパルスを光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓから出力させることにより、はじめに述べた光出力ポートＰ−ＭＺ−１−ｂａｒからは何らかの光出力は得られない状態（光信号バッファメモリが何ら情報を保持していない空の状態：初期状態）へと戻すことができる。
【００７５】
なお、ここでは、光出力ポートＰ−ＭＺ−１−ｂａｒに光導波路１４を接続して、光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を光分岐部Ｃ−１へ周回させているが、光出力ポートＰ−ＭＺ−１−ｃｒｏｓｓに光導波路１４を接続して、光信号列ＣＬＫ−１−ｏｕｔ−ＤＭＺ１を光分岐部Ｃ−１へ周回させるようにしてもよい。その場合には、光伝搬遅延差付与部Ｄ−Ｄ−１を光導波路１５Ｒ上に設け、光伝搬遅延差付与部Ｄ−Ｄ−２を光導波路２２Ｒ上に設けると共に、光出力ポートＰ−ＭＺ−１−ｂａｒに光導波路３０を接続する。
【００７６】
同様に、ここでは、光出力ポートＰ−Ｄａｔａ−Ｏｕｔから光信号列Ｄａｔａ−１と同じデータパターンの光信号列を出力するようにしているが、光出力ポートＰ−ＭＯＮ−Ｏｕｔから光信号列Ｄａｔａ−１と同じデータパターンの光信号列を出力するようにしてもよい。その場合には、光伝搬遅延差付与部Ｄ−Ｄ−３を光導波路４２Ｌ上に設ける。
【００７７】
（光合分岐部の具体例）
図１に示す光信号バッファメモリ回路の第１の例においては、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１の光位相変調手段Ｌ１−１と光位相変調手段Ｒ１−１の組、光位相変調手段Ｌ１−２と光位相変調手段Ｒ１−２の組に入力される光位相変調制御信号光（制御光パルス）の強度の比率は、制御光パルスが遅れて入力される光位相変調手段Ｌ１−１,Ｌ１−２の側の方が、制御光パルスが先に入力される光位相変調手段Ｒ１−１，Ｒ１−２の側の方に比べて、光遅延量に応じて弱くなるように調整される必要がある。このバランスが崩れるとマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１において所望の光強度変調動作を実現させることができない。
【００７８】
同様に、図２に示す光信号バッファメモリ回路の第２の例においては、マッハ・ツェンダ干渉型光強度変調手段ＭＺ−１，ＭＺ−２の光位相変調手段Ｌ１−１と光位相変調手段Ｒ１−１の組、光位相変調手段Ｌ１−２と光位相変調手段Ｒ１−２の組、並びに、光位相変調手段Ｌ−２と光位相変調手段Ｒ−２の組に入力される光位相変調制御信号光（（制御光パルス）の強度の比率は、制御光パルスが遅れて入力される光位相変調手段Ｌ１−１,Ｌ１−２,Ｒ−２の側の方が、制御光パルスが先に入力される光位相変調手段Ｒ１−１，Ｒ１−２，Ｌ−２の側の方に比べて、光遅延量に応じて弱くなるように調整される必要がある。このバランスが崩れるとマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１，ＭＺ−２において所望の光強度変調動作を実現させることができない。
【００７９】
平面基板型の集積型光回路として光信号バッファメモリ回路を実現する場合、光回路内の光合分岐部として最も簡素な構成としては、１つの光入力ポートと２つの光出力ポートならびに１つのマルチモード干渉型導波路部から構成されるいわゆるＭＭＩ型光分波回路を適用する構成がある。
この様なＭＭＩ型光分波回路の場合には、製造上の誤差等により生じる設計分岐比からの誤差を、光回路の作成後に補正することが困難である。この様な光分岐比の設計分岐比からの誤差が、光信号バッファメモリ回路におけるマッハ・ツェンダ干渉型光強度変調手段における光強度変調特性を設計特性から乖離させてしまうという課題がある。
【００８０】
そこで、光信号バッファメモリ回路の第１の例で用いている光分岐部Ｃ−１，Ｃ−３及び光合波部Ｃ−２、または、光信号バッファメモリ回路の第２の例で用いている光分岐部Ｃ−１，Ｃ−３，Ｃ−４及び光合波部Ｃ−２の各種の具体例を以下の構成にして、上記の課題を解決している。
なお以下の説明では、光分岐部Ｃ−１，Ｃ−３，Ｃ−４及び光合波部Ｃ−２の具体例を、光合分岐部１００，１１０，１２０と表記して説明する。つまり、光合分岐部１００，１１０，１２０のそれぞれは、光分岐部Ｃ−１，Ｃ−３，Ｃ−４及び光合波部Ｃ−２のいずれにも適用することができる。
【００８１】
＜光合分岐部の第１の具体例＞
光合分岐部の第１の具体例である光合分岐部１００を、図５（ａ）を参照して説明する。この光合分岐部１００は全体としてマッハ・ツェンダ干渉計を構成する光合分岐部である。
この光合分岐部１００の一方のマルチモード干渉型導波路部ｂ１は、光入力ポートａ１，ａ２及び光出力ポートａ５，ａ６を有しており、光入力ポートａ１，ａ２から入力された光を５０％ずつの光パワーの割合で分波し、２つの光出力ポートａ５，ａ６から出力させる機能を有している。
この光合分岐部１００の他方のマルチモード干渉型導波路部ｂ２は、光入力ポートａ７，ａ８及び光出力ポートａ３，ａ４を有しており、光入力ポートａ７，ａ８から入力された光を５０％ずつの光パワーの割合で分波し、２つの光出力ポートａ３，ａ４から出力させる機能を有している。
【００８２】
光出力ポートａ５と光入力ポートａ７は光導波路ｗｇ１により接続されており、光出力ポートａ６と光入力ポートａ８は光導波路ｗｇ２により接続されている。
光導波路ｗｇ１上には、この光導波路ｗｇ１を伝搬する光の位相を調整することができる光位相調整部ｄ１が配置されている。光位相調整部ｄ１としては、例えば、注入電流量に応じて光位相量を調整することができるタイプのものを採用することができる。
光導波路ｗｇ２上には、この光導波路ｗｇ２を伝搬する光の位相を調整することができる光位相調整部ｄ２が配置されている。光位相調整部ｄ２としては、例えば、注入電流量に応じて光位相量を調整することができるタイプのものを採用することができる。
【００８３】
光信号バッファメモリ回路の第１の例で用いている光分岐部Ｃ−１，Ｃ−３及び光合波部Ｃ−２、または、光信号バッファメモリ回路の第２の例で用いている光分岐部Ｃ−１，Ｃ−３，Ｃ−４及び光合波部Ｃ−２として、光合分岐部１００を採用すれば、次のような効果を得ることができる。
【００８４】
即ち、光位相調整部ｄ１，ｄ２の両方またはその何れか一方に注入する電流量を調整することにより、当該光合分岐部１００の光出力ポートａ３，ａ４へ伝搬する光の光出力パワーの分岐比を調整できる。
このため、仮に、光合分岐部１００上のマルチモード干渉型導波路部ｂ１，ｂ２の分波比率が製造誤差等により設計と異なる特性となってしまった場合においても、光信号バッファメモリ回路の第１の例におけるマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１や、光信号バッファメモリ回路の第２の例におけるマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１，ＭＺ−２において所望の光強度変調特性を実現させることが可能となる。
【００８５】
＜光合分岐部の第２の具体例＞
光合分岐部の第２の具体例である光合分岐部１１０を、図５（ｂ）を参照して説明する。図５（ｂ）に示す光合分岐部１１０は全体としてマッハ・ツェンダ干渉計を構成する光合分岐部であり、図５（ａ）に示す光合分岐部１００と基本構成は同じである。したがって、光合分岐部１００と同じ部分については同一符号を付して重複する説明は省略し、異なる部分についてのみ説明をする。
【００８６】
この光合分岐部１１０では、２つの光導波路ｗｇ１，ｗｇ２のうち、光導波路ｗｇ１上のみに光位相調整部ｄ１を配置しており、光導波路ｗｇ２上に光位相調整部は配置していない。光位相調整部ｄ１としては、例えば、注入電流量に応じて光位相量を調整することができるタイプのものを採用することができる。
【００８７】
光合分岐部の第２の具体例である光合分岐部１１０においても、光位相調整部ｄ１に注入する電流量を調整することにより、当該光合分岐部１１０の光出力ポートａ３，ａ４へ伝搬する光の光出力パワーの分岐比を調整できる。
このため、仮に、光合分岐部１１０上のマルチモード干渉型導波路部ｂ１，ｂ２の分波比率が製造誤差等により設計と異なる特性となってしまった場合においても、光信号バッファメモリ回路の第１の例におけるマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１や、光信号バッファメモリ回路の第２の例におけるマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１，ＭＺ−２において所望の光強度変調特性を実現させることが可能となる。
【００８８】
＜光合分岐部の第３の具体例＞
光合分岐部の第３の具体例である光合分岐部１２０を、図５（ｃ）を参照して説明する。図５（ｃ）に示す光合分岐部１２０は全体としてマッハ・ツェンダ干渉計を構成する光合分岐部であり、図５（ａ）に示す光合分岐部１００と基本構成は同じである。したがって、光合分岐部１００と同じ部分については同一符号を付して重複する説明は省略し、異なる部分についてのみ説明をする。
【００８９】
この光合分岐部１２０では、２つの光導波路ｗｇ１，ｗｇ２のうち、光導波路ｗｇ２上のみに光位相調整部ｄ２を配置しており、光導波路ｗｇ１上に光位相調整部は配置していない。光位相調整部ｄ２としては、例えば、注入電流量に応じて光位相量を調整することができるタイプのものを採用することができる。
【００９０】
光合分岐部の第３の具体例である光合分岐部１２０においても、光位相調整部ｄ２に注入する電流量を調整することにより、当該光合分岐部１２０の光出力ポートａ３，ａ４へ伝搬する光の光出力パワーの分岐比を調整できる。
このため、仮に、光合分岐部１２０上のマルチモード干渉型導波路部ｂ１，ｂ２の分波比率が製造誤差等により設計と異なる特性となってしまった場合においても、光信号バッファメモリ回路の第１の例におけるマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１や、光信号バッファメモリ回路の第２の例におけるマッハ・ツェンダ干渉型光強度変調手段ＭＺ−１，ＭＺ−２において所望の光強度変調特性を実現させることが可能となる。
【産業上の利用可能性】
【００９１】
本発明は、光通信、光プロセシングならびに光コンピューターにおける光信号バッファメモリ回路に適用可能なものである。
【符号の説明】
【００９２】
ＭＺ−１：マッハ・ツェンダ干渉型光強度変調手段
Ｐ−ＯＣＬＫ−Ｉｎ：クロック信号光入力用外部光入力ポート
Ｐ−ＭＺ−１−ｂａｒ：Ｐ−ＯＣＬＫ−Ｉｎに対してｂａｒ側に位置する光出力ポート
Ｐ−ＭＺ−１−ｃｒｏｓｓ：Ｐ−ＯＣＬＫ−Ｉｎに対してｃｒｏｓｓ側に位置する光出力ポート
Ｒ１−１：光位相変調手段
Ｐ−Ｒ１−１：光位相変調手段Ｒ１−１への制御光の光入力ポート
Ｌ１−１：光位相変調手段
Ｐ−Ｌ１−１：光位相変調手段Ｌ１−１への制御光の光入力ポート
Ｒ１−２：光位相変調手段
Ｐ−Ｒ１−２：光位相変調手段Ｒ１−２への制御光の光入力ポート
Ｌ１−２：光位相変調手段
Ｐ−Ｌ１−２：光位相変調手段Ｌ１−２への制御光の光入力ポート
Ｃ−１：光分岐部（光分岐手段）
Ｐ−Ｃ１−１：光入力ポート
Ｐ−Ｃ１−２：光入力ポート
Ｐ−Ｃ１−３：光出力ポート
Ｐ−Ｃ１−４：光出力ポート
Ｃ−２：光合波部（光合波手段）
Ｐ−Ｃ２−１：光入力ポート
Ｐ−Ｃ２−２：光入力ポート
Ｐ−Ｃ２−３：光出力ポート
Ｐ−Ｃ２−４：光出力ポート
Ｃ−３：光分岐部（光分岐手段）
Ｐ−Ｃ３−１：光入力ポート
Ｐ−Ｃ３−２：光入力ポート
Ｐ−Ｃ３−３：光出力ポート
Ｐ−Ｃ３−４：光出力ポート
Ｐ−Ｄａｔａ−Ｉｎ：データ用光信号列入力用外部光入力ポート
Ｐ−ＥＲＳ−Ｉｎ：格納情報消去制御用光信号列入力用外部光入力ポート
Ｐ−ＦＦ−Ｉｎ：フリップフロップ制御用光信号列入力用外部光入力ポート
Ｄ−Ｄ−１：光伝搬遅延差付与部（光伝搬遅延差付与手段）
Ｄ−Ｄ−２：光伝搬遅延差付与部（光伝搬遅延差付与手段）
ＭＺ−２：マッハ・ツェンダ干渉型光強度変調手段
Ｐ−ＭＺ−２−Ｉｎ：光入力ポート
Ｐ−Ｄａｔａ−ｏｕｔ：光信号列出力用光出力ポート
Ｒ−２：光位相変調手段
Ｐ−Ｒ２：光位相変調手段Ｒ−２への制御光の光入力ポート
Ｌ−２：光位相変調手段
Ｐ−Ｌ２：光位相変調手段Ｌ−２への制御光の光入力ポート
Ｃ−４：光分岐部（光分岐手段）
Ｐ−Ｃ４−１：光入力ポート
Ｐ−Ｃ４−２：光入力ポート
Ｐ−Ｃ４−３：光出力ポート
Ｐ−Ｃ４−４：光出力ポート
Ｐ−Ｇａｔｅ−Ｉｎ：光信号出力ゲート開閉制御用光信号列入力用外部光入力ポート
Ｄ−Ｄ−３：光伝搬遅延差付与部（光伝搬遅延差付与手段）
Ｐ−ＯＰ−Ｉｎ：光入力ポート
Ｐ−ＯＰ−Ｏｕｔ：光出力ポート
ＯＳ−１：１×Ｎ光スイッチ
ＯＤＬ−１〜ＯＤＬ−Ｎ：光遅延線
Ｏ−Ｌｏｏｐ：光導波路ループ
ＯＡ：光増幅器
ＯＳ−２：２×２光スイッチ
Ｃ−１，Ｃ−３，Ｃ−４  光分岐部
Ｃ−２  光合波部
１００，１１０，１２０  光合分岐部
ａ１，ａ２，ａ７，ａ８  光入力ポート
ａ３，ａ４，ａ５，ａ６  光出力ポートを
ｂ１，ｂ２  マルチモード干渉型導波路部
ｄ１，ｄ２  光位相調整部
ｗｇ１，ｗｇ２  光導波路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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