(57)【要約】【課題】本発明は上記点に鑑みて、デバイス特性の悪化を抑制できるＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法を提供する。【解決手段】ｐ型カラムを形成するためのトレンチ１５を形成する前に予めｎ-型層１２の上にｐ-型層１３を形成しておき、そのｐ-型層１３の表面からトレンチ１５を形成する。そして、トレンチ１５内およびｐ-型層１３の上にｐ型カラムを形成するためのｐ-型層１６を形成する。このようにすれば、ＳＪ構造を構成してからｐ-型層１３を形成する場合のように、ＰＮカラムの表面の平坦化研磨が行われないし、平坦化研磨やウェハ洗浄などのＰＮカラムの表面とｐ-型層１３との構造間の処理を行う必要がない。したがって、ｐ-型層１６を平坦化研磨しても、ＰＮカラムの深さに影響を与えることはない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。【選択図】図１
2014116410.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料で構成された基板（１１）の表面（１１ａ）側に、第１導電型の第１半導体層（１２）が形成されると共に該第１半導体層（１２）の上に第２導電型の第２半導体層（１３）が形成された半導体基板（１０）を用意する工程と、
前記第２半導体層の上にマスク（１４）を配置し、該マスクを用いて前記第２半導体層および前記第１半導体層をエッチングすることで、前記第２半導体層を貫通して前記第１半導体層に達するトレンチ（１５）を形成する工程と、
前記マスクのうちの少なくとも前記トレンチの周辺に位置している部分を除去したのち、前記トレンチ内を埋め込みつつ前記第２半導体層の上に、第２導電型の第３半導体層（１６）をエピタキシャル成長させる工程と、
前記第３半導体層を平坦化研磨し、前記第３半導体層を前記トレンチに残しつつ前記第２半導体層を露出させ、前記トレンチ内に残された前記第３半導体層による第２導電型カラムと前記第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するスーパージャンクション構造を形成する工程と、
前記スーパージャンクション構造の上に、第１導電型のチャネル層（１７）と該チャネル層に接する第２導電型のソース領域（１８）を形成すると共に、前記チャネル層の表面にゲート絶縁膜（２２）を介してゲート電極（２３）を形成し、さらに前記半導体基板の表面側に前記ソース領域に電気的に接続されるソース電極（２５）を形成すると共に、前記半導体基板の裏面側に前記基板の裏面に接続されるドレイン電極（２６）を形成することで縦型ＭＯＳＦＥＴを形成する工程と、を含んでいることを特徴とするスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
【請求項２】
前記半導体基板を用意する工程では、
前記第１半導体層のうち前記縦型ＭＯＳＦＥＴが形成されるセル領域の周辺領域となる外周領域において凹部（１２ａ）を形成したのち、該凹部内を埋め込むように前記第１半導体層の上に前記第２半導体層を形成したものを前記半導体基板として用意することを特徴とする請求項１に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
【請求項３】
前記縦型ＭＯＳＦＥＴを形成する工程は、
前記第１半導体層にて構成される第１導電型カラムの上において、第２導電型不純物をイオン注入して前記チャネル層を形成する工程と、
前記チャネル層の表層部に第１導電型不純物をイオン注入して前記ソース領域を形成する工程と、
前記チャネル層を貫通して前記第１導電型カラムに達するゲートトレンチ（２１）を形成する工程と、
前記ゲートトレンチの内壁面に前記ゲート絶縁膜を形成すると共に、前記ゲート絶縁膜の表面に前記ゲート電極を形成する工程と、を含む、トレンチゲート型の縦型ＭＯＳＦＥＴを形成する工程であることを特徴とする請求項１または２に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
【請求項４】
前記縦型ＭＯＳＦＥＴを形成する工程は、
前記第１半導体層にて構成される第１導電型カラムの上において、第２導電型不純物をイオン注入して前記チャネル層を形成する工程と、
前記チャネル層の表層部に第１導電型不純物をイオン注入して前記ソース領域を形成する工程と、
前記ソース領域から所定間隔離間した位置に第１導電型不純物をイオン注入して、前記チャネル層から前記第１半導体層に達する第１導電型接続層（３０）を形成する工程と、
前記チャネル層の表面に前記ゲート絶縁膜を形成すると共に、前記ゲート絶縁膜の表面に前記ゲート電極を形成する工程と、を含む、プレーナ型の縦型ＭＯＳＦＥＴを形成する工程であることを特徴とする請求項１または２に記載のスーパージャンクション構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１半導体層に形成したトレンチ内に第２半導体層をエピタキシャル成長させてスーパージャンクション（以下、ＳＪという）構造を形成するＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、ｎ型カラムとｐ型カラムとが交互に繰り返し形成されたＳＪ構造を有する半導体装置が知られている（例えば、特許文献１参照）。ＳＪ構造の半導体装置を製造する際には、例えば図９（ａ）に示すように、ｎ+型シリコン基板Ｊ１の表面にｎ-型層Ｊ２をエピタキシャル成長させた半導体基板Ｊ３を用いて行われている。図９（ｂ）に示すように、ｎ-型層Ｊ２にトレンチＪ４を形成したのち、図９（ｃ）に示すように、そのトレンチＪ４内にｐ-型層Ｊ５をエピタキシャル成長させる。そして、図１０（ａ）に示すように、表面の平坦化研磨によってトレンチＪ４の外に形成されたｐ-型層Ｊ５を除去してトレンチＪ４内にのみ残す。これにより、ｎ-型層Ｊ２からなるｎ型カラムとｐ-型層Ｊ５からなるｐ型カラムが交互に繰り返されたＰＮカラムを有するＳＪ構造を形成している。
【０００３】
その後、図１０（ｂ）に示すように、ＳＪ構造を形成した後で、ｐ-型層Ｊ６をエピタキシャル成長させたのち、その後のデバイス形成工程を行う。例えば、図１０（ｃ）に示すように、ｎ+型ソース領域Ｊ７、トレンチゲート構造Ｊ８や表面電極Ｊ９および裏面電極Ｊ１０の形成工程などを従来と同様の手法によって行う。このような手法により、ＳＪ構造の縦型ＭＯＳトランジスタを製造している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−０６４６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ｐ-型層Ｊ５をトレンチＪ４内に埋め込むようにエピタキシャル成長させた後で行うｐ-型層Ｊ５およびｎ-型層Ｊ２の表面の平坦化研磨のバラツキが大きく、ＰＮカラムの深さがばらついて精度良く所望の深さにすることができなかった。これは、エピタキシャル成長自体の精度の問題もあるが、それ以上にｐ-型層Ｊ５およびｎ-型層Ｊ２の平坦化研磨が同じ半導体材料（例えばシリコン）の研磨加工となり、狙いの膜厚で研磨ストップを行うのが原理的に難しいためである。そして、このようにＰＮカラムの深さのバラツキが発生すると、半導体装置の耐圧がばらつき、デバイス特性が悪化するという問題を発生させる。
【０００６】
また、ＳＪ構造を形成した後でＳＪ構造の上にｐ-型層Ｊ６をエピタキシャル成長させているが、ＳＪ構造の表面とｐ-型層Ｊ６との構造間の処理によって上側のｐ-型層Ｊ６が異常成長し、デバイス特性を悪化させるという問題もある。ここでいう構造間の処理とは、ＳＪ構造を形成した後で行われるＳＪ構造の表面の平坦化研磨やｐ型層の成長前のウェハ洗浄のことであり、この処理次第でｐ型層が異常成長することがある。
【０００７】
本発明は上記点に鑑みて、デバイス特性の悪化を抑制できるＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、半導体材料で構成された基板（１１）の表面（１１ａ）側に、第１導電型の第１半導体層（１２）と第２導電型の第２半導体層（１３）が形成された半導体基板（１０）を用意したのち、第２半導体層の上にマスク（１４）を配置し、該マスクを用いて第２半導体層および第１半導体層をエッチングすることで、第２半導体層を貫通して第１半導体層に達するトレンチ（１５）を形成する。そして、マスクのうちの少なくともトレンチの周辺に位置している部分を除去してから、トレンチ内を埋め込みつつ第２半導体層の上に、第２導電型の第３半導体層（１６）をエピタキシャル成長させたのち、第３半導体層をトレンチに残しつつ第３半導体層を平坦化研磨し、トレンチ内に残された第３半導体層による第２導電型カラムと第１半導体層による第１導電型カラムとが交互に繰り返されたＰＮカラムを有するＳＪ構造を形成する。その後、ＳＪ構造の上に、第１導電型のチャネル層（１７）と該チャネル層に接する第２導電型のソース領域（１８）を形成すると共に、チャネル層の表面にゲート絶縁膜（２２）を介してゲート電極（２３）を形成し、さらに半導体基板の表面側にソース領域に電気的に接続されるソース電極（２５）を形成すると共に、半導体基板の裏面側に半導体材料で構成される基板の裏面に接続されるドレイン電極（２６）を形成することで縦型ＭＯＳＦＥＴを形成することを特徴としている。
【０００９】
このように、第２導電型カラムを形成するためのトレンチを形成する前に予め第１半導体層の上に第２半導体層を形成しておき、その第２半導体層の表面からトレンチを形成している。そして、トレンチ内および第２半導体層の上に第２導電型カラムを形成するための第３半導体層を形成している。
【００１０】
このため、ＳＪ構造を構成してから第３半導体層を形成する場合のように、ＰＮカラムの表面の平坦化研削が行われないし、ＰＮカラムの表面と第３半導体層との構造間の処理を行う必要もない。したがって、第３半導体層を平坦化研磨しても、ＰＮカラムの深さに影響を与えることはない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。
【００１１】
請求項２に記載の発明は、半導体基板を用意する工程では、第１半導体層のうち縦型ＭＯＳＦＥＴが形成されるセル領域の周辺領域となる外周領域において凹部（１２ａ）を形成したのち、該凹部内を埋め込むように第１半導体層の上に第２半導体層を形成したものを半導体基板として用意することを特徴としている。
【００１２】
このように、第１半導体層に凹部を形成しておき、その凹部内にも第２半導体層を埋め込むようにしている。このため、第３半導体層を平坦化研磨する際に、仮に第２半導体層が除去されて第１半導体層が露出するまで研磨されたとしても、凹部内に第２半導体層を残せる。このため、外周領域において確実にリサーフ層（４０）が構成されるようにすることができる。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態にかかるＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【図２】図１に続くＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【図３】本発明の第２実施形態にかかるＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【図４】本発明の第３実施形態にかかるＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【図５】図４に続くＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【図６】図５に続くＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【図７】図６（ａ）に示す平坦化研磨において、ｎ-型層１２が露出する程度までｐ-型層１３およびｐ-型層１６が除去されたときの様子を示した断面図である。
【図８】他の実施形態にかかるＳＪ構造のトレンチゲート型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【図９】従来のＳＪ構造のトレンチゲート構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【図１０】図９に続くＳＪ構造のトレンチゲート構造の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
本発明の第１実施形態にかかる半導体装置の製造方法について、図１および図２を参照して説明する。なお、ここではＳＪ構造の縦型ＭＯＳＦＥＴとして、トレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置を例に挙げて説明する。
【００１７】
〔図１（ａ）に示す工程〕
表面１１ａおよび裏面１１ｂを有する半導体材料で構成された基板としてのｎ+型シリコン基板１１の表面１１ａに、第１半導体層に相当するｎ-型層１２と第２半導体層に相当するｐ-型層１３をエピタキシャル成長させた半導体基板１０を用意する。ｎ+型シリコン基板１１は、ドレイン領域として機能する部分であり、ｎ-型層１２よりもｎ型不純物濃度が高くされている。ｎ-型層１２は、ドリフト層として機能と共にＰＮカラムにおけるｎ型カラムを構成する部分である。ｐ-型層１３は、チャネル形成や図示しないが外周での耐圧構造を構成するためのものであり、例えば３〜７μｍの厚みとされている。
【００１８】
〔図１（ｂ）に示す工程〕
半導体基板１０の表面側において、ｐ-型層１３を覆うようにＣＶＤ（Chemical Vapor Deposition）法や熱酸化などによって酸化膜１４を０．２〜０．３μｍの厚みで形成する。その後、酸化膜１４の上に図示しないレジストを配置し、フォトエッチング工程を経てトレンチ形成予定位置においてレジストを開口させると共にその開口位置において酸化膜１４を開口させる。そして、レジストを除去し、酸化膜１４をマスクとして、ＲＩＥ（Reactive Ion Etching）法や、Ｏ2とＣ4Ｆ8およびＳＦ6を交互に繰り返し導入して底部エッチングおよびポリマー膜による側壁保護を繰り返し行うＢＯＳＣＨ法などの異方性エッチングを行う。具体的には、ｐ-型層１３を貫通してｎ-型層１２を所定深さ、例えばｎ-型層１２の厚みと同等もしくはそれよりも若干浅くエッチングする。これにより、ｎ-型層１２の所望位置にＳＪ構造形成用の例えばストライプ状とされたトレンチ１５が形成される。
【００１９】
〔図１（ｃ）に示す工程〕
酸化膜１４のうちトレンチ１５から離れた位置に形成されている部分については残し、トレンチ１５の開口部周辺に配置されている部分については除去する。
【００２０】
例えば、酸化膜１４の上に再びレジストを配置したのち、半導体基板１０のうち縦型ＭＯＳＦＥＴなどを形成してチップとして利用するメイン領域においてレジストを開口させる。そして、アライメントのターゲットを形成する領域であってダイシング時にカットされるスクライブ領域をレジストで覆った状態でエッチングすることで、酸化膜１４をパターニングする。または、水素アニールを行うことで、酸化膜１４のうちトレンチ１５の開口部周辺に形成された部分を後退させる。例えば、１０．６ｋＰａ（８０Ｔｏｒｒ）以下の減圧雰囲気において、温度を１１００℃とし時間を１０分間とした水素アニールや、温度を１１７０℃とし時間を２分間とした水素アニールを行うことで、酸化膜１４のうちのトレンチ１５の開口部周辺を除去できる。
【００２１】
その後、半導体基板１０の表面側において、トレンチ１５内を含めｐ-型層１３の表面に、例えばｐ型不純物濃度が２×１０15〜５×１０15ｃｍ-3となるように第３半導体層に相当するｐ-型層１６をエピタキシャル成長させる。このとき、各トレンチ１５内が完全に埋め込まれるようにしつつ、ｐ-型層１３の上にもｐ-型層１６が形成されるようなオーバーエピタキシャル成長とし、例えばｐ-型層１３の上に５〜７μｍ程度の厚みでｐ-型層１６を形成する。
【００２２】
〔図２（ａ）に示す工程〕
まず、ｐ-型層１６のうち酸化膜１４よりも半導体基板１０から突き出した部分をＣＭＰ（Chemical Mechanical Polishing）などの表面の平坦化研磨によって除去する。このときには、研磨対象となるｐ-型層１６と異なる酸化膜１４を終点検出用のストッパとして用いることができるため、精度良く平坦化研磨を停止できる。
【００２３】
続いて、酸化膜１４をエッチングする。これにより、スクライブ領域やメイン領域におけるスクライブ領域の近傍において酸化膜１４が除去されて、露出したｐ-型層１３とｐ-型層１６との間に段差が形成される。このため、再度ＣＭＰなどによる表面の平坦化研磨を行うことで、当該段差が無くなるようにｐ-型層１３およびｐ-型層１６を平坦化研磨する。これにより、ＳＪ構造を構成するｐ型カラムおよびＳＪ構造の上にｐ-型層１３が既に形成された構造が完成する。
【００２４】
なお、この表面平坦化の際に、ｐ-型層１３およびｐ-型層１６という同じ半導体材料（シリコン）の研磨加工となるため、表面平坦化のストッパとなるものが無い。しかしながら、酸化膜１４の膜厚が０．２〜０．３μｍと非常に薄いため、ストッパが無くても時間制御などだけで大きなバラツキなく平坦化研磨が行える。また、ＰＮカラムの表面とｐ-型層１３との構造間の処理を行う訳ではないので、仮に多少のバラツキがあったとしても、半導体装置の耐圧が大きくばらつくことも無い。
【００２５】
〔図２（ｂ）に示す工程〕
この後の工程については従来と同様であるが、例えば以下の製造工程を行っている。すなわち、ｎ型カラムを構成するｎ-型層１２の上におけるｐ-型層１３の表層部にｐ型不純物をイオン注入してｐ-型チャネル層１７を形成する。また、ｐ-型チャネル層１７の表層部にｎ型不純物をイオン注入してｎ+型ソース領域１８を形成する。また、ｐ-型チャネル層１７のうちのｐ-型層１６の上に形成された部分を中心としてｐ型不純物をイオン注入することでｐ+型ボディ層１９を形成すると共に、このｐ+型ボディ層１９の表層部にｐ+型コンタクト領域２０を形成する。また、ｐ-型チャネル層１７を貫通してｎ-型層１２のうちｎ型カラムを構成する部分に達するゲートトレンチ２１を形成する。さらに、ゲートトレンチ２１の内壁面を覆うようにゲート絶縁膜２２を形成すると共に、ゲートトレンチ２１内を埋め込むようにゲート絶縁膜２２上にゲート電極２３を形成する。また、半導体基板１０の表面側において、層間絶縁膜２４の形成工程やゲート配線およびソース電極２５の形成工程を行う。そして、半導体基板１０の裏面側において、ｎ+型シリコン基板１１の裏面１１ｂに接続されるドレイン電極２６の形成工程を行うことにより、ｎチャネルのトレンチゲート型の縦型ＭＯＳＦＥＴが形成される。その後、ダイシングによりチップ単位に分割することでＳＪ構造の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
【００２６】
以上説明した本実施形態にかかる半導体装置の製造方法によれば、ｐ型カラムを形成するためのトレンチ１５を形成する前に予めｎ-型層１２の上にｐ-型層１３を形成しておき、そのｐ-型層１３の表面からトレンチ１５を形成している。そして、トレンチ１５内およびｐ-型層１３の上にｐ型カラムを形成するためのｐ-型層１６を形成している。
【００２７】
このため、ＳＪ構造を構成してからｐ-型層１３を形成する場合のように、ＰＮカラムの表面の平坦化研磨が行われないし、平坦化研磨やウェハ洗浄などのＰＮカラムの表面とｐ-型層１３との構造間の処理を行う必要がない。したがって、ｐ-型層１６を平坦化研磨しても、ＰＮカラムの深さに影響を与えることはない。よって、半導体装置の耐圧がばらつくことを抑制でき、デバイス特性の悪化を抑制することが可能となる。
【００２８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置に形成される縦型ＭＯＳＦＥＴをプレーナ型に変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００２９】
図３を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴの製造方法について説明する。
【００３０】
まず、第１実施形態で説明した図１（ａ）〜（ｃ）と同様の工程を行った後、図３（ａ）の工程において、第１実施形態で説明した図２（ａ）と同様の工程を行う。これにより、ＳＪ構造を構成するｐ型カラムおよびＳＪ構造の上にｐ-型層１３が既に形成された構造が形成される。これらの工程は基本的に第１実施形態と全く同じで構わない。ただし、ｐ-型層１３の膜厚については、後述するｎ型接続層３０をイオン注入によって形成する際に、ｐ-型層１３を貫通してｎ型接続層３０が形成できる程度の膜厚となるようにしている。
【００３１】
そして、図３（ｂ）に示す工程において、プレーナ型の縦型ＭＯＳＦＥＴの各構成要素を形成するための製造工程を行う。
【００３２】
すなわち、ｐ-型層１３の表層部にｐ型不純物をイオン注入してｐ-型チャネル層１７を形成すると共に、ｐ-型チャネル層１７の表層部にｎ型不純物をイオン注入してｎ+型ソース領域１８を形成する。また、ｐ-型チャネル層１７のうちｐ-型層１６の上に形成された部分を中心としてｐ型不純物をイオン注入することでｐ+型ボディ層１９を形成すると共に、このｐ+型ボディ層１９の表層部にｐ+型コンタクト領域２０を形成する。さらに、各ｐ+型コンタクト領域２０の間に配置された隣り合うｎ+型ソース領域１８の間において、ｎ+型ソース領域１８から所定間隔離間した位置にｎ型不純物をイオン注入することで、ｐ-型チャネル層１７からｎ-型層１２に達するｎ型接続層３０を形成する。このｎ型接続層３０は、ｐ-型チャネル層１７におけるチャネル形成部に接しつつｐ-型層１３を貫通してｎ-型層１２のうちのｎ型カラムを構成する部分に達するように形成される。このため、ｎ型接続層３０は、プレーナ型の縦型ＭＯＳＦＥＴが動作する際の電流経路となってオン抵抗を低減させる役割を果たす。
【００３３】
さらに、少なくともｐ-型チャネル層１７の表面を覆うゲート絶縁膜２２を形成すると共に、ゲート絶縁膜２２上にゲート電極２３を形成する。また、半導体基板１０の表面側において、層間絶縁膜２４の形成工程やゲート配線およびソース電極２５の形成工程を行う。そして、半導体基板１０の裏面側において、ｎ+型シリコン基板１１の裏面１１ｂに接続されるドレイン電極２６の形成工程を行うことにより、ｎチャネルのプレーナ型の縦型ＭＯＳＦＥＴが形成される。その後、ダイシングによりチップ単位に分割することでＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
【００３４】
このように、第１実施形態と同様の製造方法をプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置についても適用することができ、第１実施形態と同様の効果を得ることができる。
【００３５】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対して半導体装置の外周耐圧構造を考慮に入れた製造方法としたものであり、その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００３６】
図４〜図６を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴの製造方法、つまりＳＪ構造を有するプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置において、外周耐圧構造の形成工程も含めた製造方法について説明する。
【００３７】
まず、図４（ａ）に示す工程では、表面１１ａおよび裏面１１ｂを有する半導体材料で構成された基板としてのｎ+型シリコン基板１１の表面１１ａに、第１半導体層に相当するｎ-型層１２をエピタキシャル成長させたものを用意する。そして、図示しないマスクを用いたフォトエッチング工程により、ｎ-型層１２のうち外周領域に相当する部分に凹部１２ａを形成する。具体的には、縦型ＭＯＳＦＥＴが形成される領域をセル領域として、その外周領域においてリサーフ層を形成することによって外周耐圧構造とするが、このリサーフ層となる部分において凹部１２ａを形成している。
【００３８】
その後、図４（ｂ）に示す工程では、凹部１２ａ内を埋め込むようにｎ-型層１２の表面にｐ-型層１３をエピタキシャル成長させ、必要に応じて表面を平坦化研磨する。このとき、例えばｎ-型層１２の表面にｐ-型層１３が３〜７μｍの膜厚で残るようにしている。これにより、凹部１２ａ内において凹部１２ａが形成されていない部分よりもｐ-型層１３が厚くされた半導体基板１０が形成される。
【００３９】
この後は、図５（ａ）、（ｂ）、図６（ａ）、（ｂ）に示す工程において、第１実施形態で説明した図１（ｂ）、（ｃ）および第２実施形態で説明した図３（ａ）、（ｂ）と同様の工程を行う。これにより、外周耐圧構造として、セル領域よりも外周領域において、ｐ-型層１６が深くまで形成されることでリサーフ層４０が構成されたＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置が完成する。
【００４０】
このように、外周耐圧構造としてリサーフ層を形成する場合を考慮した製造方法とすることもできる。このようにしても、第２実施形態と同様の効果を得ることができる。
【００４１】
なお、第２実施形態でも、ｐ-型層１３を外周領域にも形成しているため、凹部１２ａを形成しなくても、第２実施形態に示した製造方法によって外周領域にリサーフ層４０を構成することができる。しかしながら、図６（ａ）に示すｐ-型層１３およびｐ-型層１６の表面の平坦化研磨を行ったときに、例えば、図７（ａ）に示すように、ｎ-型層１２が露出する程度までｐ-型層１３およびｐ-型層１６が除去されてしまうことも有り得る。その場合においても、図７（ｂ）に示すように、図６（ｂ）と同様の工程を行うことで、ＳＪ構造のプレーナ型の縦型ＭＯＳＦＥＴを備えた半導体装置を製造することができる。その場合、外周領域にｐ-型層１６が残らなくなりリサーフ層４０を構成することができなくなる。このため、本実施形態のようにｎ-型層１２に凹部１２ａを形成しておき、予め外周領域においてセル領域よりもｐ-型層１３を厚く形成しておくことで、確実にリサーフ層４０が構成されるようにすることができる。
【００４２】
また、ｎ-型層１２の表面が露出する程度まで平坦化研磨を行った場合、ｎ-型層１２も研磨され得るのでＰＮカラムの深さにバラツキが生じる可能性がある。しかしながら、ｎ型接続層３０によって低オン抵抗化が図れるため、ｐ-型層１３が残るような条件で平坦化研磨を行えば良く、従来のようにｎ-型層１２を露出させることが必須の構成ではない。このため、仮にｎ-型層１２が研磨されたとしても研磨量は非常に少なく、殆どＰＮカラムの深さのバラツキによる耐圧バラツキは生じないで済む。
【００４３】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００４４】
例えば、上記第３実施形態に示すように外周耐圧構造を考慮に入れた製造方法を第１実施形態に示したようなトレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法に適用することもできる。具体的には、第３実施形態で説明した図３（ａ）、（ｂ）、図４（ａ）、（ｂ）および図５（ａ）と同様の工程を行ったのち、第１実施形態で説明した図２（ｂ）と同様の工程を行うことで、図８に示すようなトレンチゲート型の縦型ＭＯＳＦＥＴとする。このように、トレンチゲート型の縦型ＭＯＳＦＥＴを備えた半導体装置を製造する際にも、ｎ-型層１２に予め凹部１２ａを形成しておくことで、平坦化研磨後にも少なくとも凹部１２ａ内にｐ-型層１３が残る。これにより、リサーフ層４０が構成されるようにでき、第３実施形態と同様の効果を得ることができる。
【００４５】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。
【符号の説明】
【００４６】
１０        半導体基板
１１        ｎ+型シリコン基板（基板）
１２        ｎ-型層（第１半導体層）
１２ａ      凹部
１３、１６  ｐ-型層（第２半導体層、第３半導体層）
１４        酸化膜（マスク）
１５        トレンチ
１７        ｐ型チャネル層
１８        ｎ+型ソース領域
２３        ゲート電極
２５        ソース電極
２６        ドレイン電極
３０        ｎ型接続層
【図１】
2014116410.tif 000003
【図２】
2014116410.tif 000004
【図３】
2014116410.tif 000005
【図４】
2014116410.tif 000006
【図５】
2014116410.tif 000007
【図６】
2014116410.tif 000008
【図７】
2014116410.tif 000009
【図８】
2014116410.tif 000010
【図９】
2014116410.tif 000011
【図１０】
2014116410.tif 000012