(57)【要約】【課題】入力インピーダンス整合をさせつつ利得調整をすることができる増幅器を提供する。【解決手段】増幅器は、直列に接続された少なくとも３つの増幅素子と、初段の増幅素子の入力に接続された入力端子と、終段の増幅素子の出力に接続された出力端子と、終段の増幅素子の出力から初段の増幅素子の入力へのフィードバック量を制御する入力整合部と、２段目の増幅素子から終段の増幅素子までのうち少なくとも１つの増幅素子に対して設けられる利得調整部であって該増幅素子の出力から入力へのフィードバック量を制御する利得調整部とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
直列に接続された少なくとも３つの増幅素子と、
初段の前記増幅素子の入力に接続された入力端子と、
終段の前記増幅素子の出力に接続された出力端子と、
終段の前記増幅素子の出力から初段の前記増幅素子の入力へのフィードバック量を制御する入力整合部と、
２段目の前記増幅素子から終段の前記増幅素子までのうち少なくとも１つの増幅素子に対して設けられる利得調整部であって該増幅素子の出力から入力へのフィードバック量を制御する利得調整部と
を備えることを特徴とする増幅器。
【請求項２】
請求項１に記載の増幅器であって、
前記増幅素子はキャパシタを介さずに直列接続されている
ことを特徴とする増幅器。
【請求項３】
請求項１又は請求項２のいずれかに記載の増幅器であって、
利得補正を行う際には、
前記入力整合部によるフィードバック量を調整した後に、前記利得調整部によるフィードバック量を調整して、前記出力端子から出力される信号の強度を所定の強度にさせる
ことを特徴とする増幅器。
【請求項４】
請求項１から請求項３のいずれか一項に記載の増幅器であって、
前記入力整合部は、トランジスタを有し、該トランジスタのゲートに印加する電圧を変化させることによりフィードバック量を制御する
ことを特徴とする増幅器。
【請求項５】
請求項１から請求項４のいずれか一項に記載の増幅器であって、
前記利得調整部は、トランジスタを有し、該トランジスタのゲートに印加する電圧を変化させることによりフィードバック量を制御する
ことを特徴とする増幅器。
【請求項６】
請求項１から請求項５のいずれか一項に記載の増幅器であって、
前記増幅素子は、ソース接地増幅回路をなすトランジスタを有し、該トランジスタのソースが抵抗素子を介して接地されている
ことを特徴とする増幅器。
【請求項７】
請求項１から請求項６のいずれか一項に記載の増幅器であって、
前記増幅素子は、ソース接地増幅回路をなすトランジスタを有し、該トランジスタのドレインがインダクタを介して、所定の電圧を供給する電源に接続されている
ことを特徴とする増幅器。
【請求項８】
請求項４又は請求項５に記載の増幅器と、
フィードバック量を示すデジタル信号をアナログ信号に変換し、フィードバック量を制御する前記トランジスタのゲートに前記アナログ信号を印加するデジタル−アナログ変換器と
を具備することを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低雑音で信号を増幅する増幅器、及び増幅回路に関する。
【背景技術】
【０００２】
無線通信の用途が高度かつ多様化するのにしたがって、複数の周波数帯域の信号に対応できる受信器への要求が高まっている。このような受信器では無線通信に用いる周波数帯域のマルチバンド化、又は広帯域化が必要になる。
【０００３】
前述の要求に応じて、ソフトウエア無線用などに数１００ＭＨｚ帯から数ＧＨｚ帯まで広帯域の信号を増幅する低雑音増幅器が提案されている。このような低雑音増幅器では、広帯域に亘って良好な周波数特性だけでなく、無線受信器において良好な受信感度が得られるように高い利得特性と低い雑音指数特性とが求められる。
【０００４】
また、無線受信器には小型化や低消費電力化の要求が高く、受信回路にもＣＭＯＳプロセスを用いた小型集積化が求められている。また、低コスト化の要求も高く、半導体チップ上の実装される受信回路には面積の削減が求められている。
【０００５】
このような種々の要求を満たすための増幅器が非特許文献１で提案されている。図１６は、非特許文献１に記載されている多段増幅器を示す回路図である。この多段増幅器は、同図に示すように、トランジスタ間を電圧分離用のキャパシタを用いずに接続することで、半導体チップ上における回路の実装面積の増加を抑えている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】B. Razavi, "Cognitive Radio Design Challenges and Techniques," IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.45, NO.8, AUGUST 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、非特許文献１に記載されている増幅器では、キャパシタを介さずにトランジスタ同士を接続するのでゲート電圧が前段の出力の影響を受け、各トランジスタのゲート電圧を制御することが難しくなり、トランジスタの閾値ばらつきや抵抗素子の抵抗値ばらつきを補償することが困難になる。また、図１６に示した増幅器では、温度変動による利得の変動を補償することができないという問題もある。特に微細ＣＭＯＳプロセスを用いて増幅器を製造する場合、閾値ばらつきや抵抗値ばらつきが大きくなるため利得特性変動が問題となる。更に、図１６に示した増幅器では、抵抗素子ＲＦを介したフィードバック量が入力側のインピーダンス整合及び雑音指数に影響を与えるため、閾値ばらつきや抵抗値ばらつきに応じた利得調整とインピーダンス整合とを行うことが難しいという問題がある。
【０００８】
本発明はこのような事情を鑑みてなされたものであり、その目的は、入力インピーダンスを整合させつつ利得調整をすることができる増幅器、及び増幅回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記問題を解決するために、本発明は、直列に接続された少なくとも３つの増幅素子と、初段の前記増幅素子の入力に接続された入力端子と、終段の前記増幅素子の出力に接続された出力端子と、終段の前記増幅素子の出力から初段の前記増幅素子の入力へのフィードバック量を制御する入力整合部と、２段目の前記増幅素子から終段の前記増幅素子までのうち少なくとも１つの増幅素子に対して設けられる利得調整部であって該増幅素子の出力から入力へのフィードバック量を制御する利得調整部とを備えることを特徴とする増幅器である。
【００１０】
また、本発明は、上記に記載の増幅器であって、前記増幅素子はキャパシタを介さずに直列接続されていることを特徴とする。
【００１１】
また、本発明は、上記に記載の増幅器であって、利得補正を行う際には、前記入力整合部によるフィードバック量を調整した後に、前記利得調整部によるフィードバック量を調整して、前記出力端子から出力される信号の強度を所定の強度にさせることを特徴とする。
【００１２】
また、本発明は、上記に記載の増幅器であって、前記入力整合部は、トランジスタを有し、該トランジスタのゲートに印加する電圧を変化させることによりフィードバック量を制御することを特徴とする。
【００１３】
また、本発明は、上記に記載の増幅器であって、前記利得調整部は、トランジスタを有し、該トランジスタのゲートに印加する電圧を変化させることによりフィードバック量を制御することを特徴とする。
【００１４】
また、本発明は、上記に記載の増幅器であって、前記増幅素子は、ソース接地増幅回路をなすトランジスタを有し、該トランジスタのソースが抵抗素子を介して接地されていることを特徴とする。
【００１５】
また、本発明は、上記に記載の増幅器であって、前記増幅素子は、ソース接地増幅回路をなすトランジスタを有し、該トランジスタのドレインがインダクタを介して、所定の電圧を供給する電源に接続されていることを特徴とする。
【００１６】
また、本発明は、上記に記載の増幅器と、フィードバック量を示すデジタル信号をアナログ信号に変換し、フィードバック量を制御する前記トランジスタのゲートに前記アナログ信号を印加するデジタル−アナログ変換器とを具備することを特徴とする増幅回路である。
【発明の効果】
【００１７】
この発明によれば、入力インピーダンスを調整する入力整合部と、利得を調整する利得調整部とを備えるようにしているので、入力インピーダンス整合と利得調整とを独立に行うことができ、入力インピーダンスを整合させつつ利得調整をすることができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態における増幅器１を示す回路図である。
【図２】第２の実施形態における増幅器２の構成を示す回路図である。
【図３】計算機シミュレーションにおける増幅器２の利得を示す第１のグラフである。
【図４】計算機シミュレーションにおける増幅器２の入力側反射損失を示す第１のグラフである。
【図５】計算機シミュレーションにおける増幅器２の雑音指数を示す第１のグラフである。
【図６】計算機シミュレーションにおける増幅器２の利得を示す第２のグラフである。
【図７】計算機シミュレーションにおける増幅器２の入力側反射損失を示す第２のグラフである。
【図８】計算機シミュレーションにおける増幅器２の雑音指数を示す第２のグラフである。
【図９】計算機シミュレーションにおいてトランジスタのモデル（ｔｙｐｉｃａｌ）を用いた場合の増幅器２の利得を示すグラフである。
【図１０】計算機シミュレーションにおいてトランジスタのモデル（ｆａｓｔ）を用いた場合の増幅器２の利得を示すグラフである。
【図１１】計算機シミュレーションにおいてトランジスタのモデル（ｓｌｏｗ）を用いた場合の増幅器２の利得を示すグラフである。
【図１２】同実施形態における増幅器２を具備する増幅回路２０の構成を示す概略ブロック図である。
【図１３】第３の実施形態における増幅器３の構成を示す回路図である。
【図１４】第４の実施形態における増幅器４の構成を示す回路図である。
【図１５】第５の実施形態における増幅器５の構成を示す回路図である。
【図１６】非特許文献１に記載されている多段増幅器を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して、本発明に係る実施形態における増幅器、及び増幅回路を説明する。
【００２０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態における増幅器１を示す回路図である。増幅器１は、同図に示すように、増幅対象の無線信号を入力する入力端子ＩＮと、直列に接続された増幅素子としてのトランジスタＭ１、Ｍ２、Ｍ３と、抵抗素子Ｒ１、Ｒ２、Ｒ３と、入力整合部としての可変抵抗素子ＲＦ１と、利得制御部としての可変抵抗素子ＲＦ２、ＲＦ３と、増幅した信号を出力する出力端子ＯＵＴとを備えている。同図において、トランジスタＭ１、Ｍ２、Ｍ３は、Ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化膜半導体電界効果トランジスタ）を用いた構成例を示している。
【００２１】
トランジスタＭ１は、ゲートが入力端子ＩＮに接続され、ドレインが所定の電圧（Ｖｄ１）を供給する電源に抵抗素子Ｒ１を介して接続され、ソースが接地されている。トランジスタＭ２は、ゲートがトランジスタＭ１のドレインに接続され、ドレインが所定の電圧（Ｖｄ２）を供給する電源に抵抗素子Ｒ２を介して接続され、ソースが接地されている。トランジスタＭ３は、ゲートがトランジスタＭ２のドレインに接続され、ドレインが所定の電圧（Ｖｄ３）を供給する電源に抵抗素子Ｒ３を介して接続され、ソースが接地されている。また、トランジスタＭ３のドレインは出力端子ＯＵＴに接続されている。
【００２２】
増幅器１においてトランジスタＭ１〜Ｍ３と抵抗素子Ｒ１〜Ｒ３とは、ソース接地増幅回路を形成している。増幅器１は、３つのソース接地増幅回路が直列に接続された構成になっている。なお、トランジスタＭ１〜Ｍ３が接続されている電源の電圧（Ｖｄ１、Ｖｄ２、Ｖｄ３）は、同じ電圧であってもよいし、異なる電圧であってもよい。
【００２３】
可変抵抗素子ＲＦ１は、一端がトランジスタＭ３のドレイン及び出力端子ＯＵＴに接続され、他端がトランジスタＭ１のゲート及び入力端子ＩＮに接続されている。すなわち、可変抵抗素子ＲＦ１は、トランジスタＭ３の出力をトランジスタＭ１の入力にフィードバックする。可変抵抗素子ＲＦ１の抵抗値によりフィードバック量を制御することができ、増幅器１の入力インピーダンスを変化させることができる。
【００２４】
可変抵抗素子ＲＦ２は、一端がトランジスタＭ２のドレインに接続され、他端がトランジスタＭ２のゲートに接続されている。すなわち、可変抵抗素子ＲＦ２は、トランジスタＭ２を含むソース接地増幅回路の出力を当該回路の入力にフィードバックする。可変抵抗素子ＲＦ２の抵抗値に応じてフィードバック量を変化させることができ、可変抵抗素子ＲＦ２によりトランジスタＭ２における利得を制御することができる。
【００２５】
可変抵抗素子ＲＦ３は、一端がトランジスタＭ３のドレインに接続され、他端がトランジスタＭ３のゲートに接続されている。すなわち、可変抵抗素子ＲＦ３は、トランジスタＭ３を含むソース接地増幅回路の出力を当該回路の入力にフィードバックする。可変抵抗素子ＲＦ３の抵抗値に応じてフィードバック量を変化させることができ、可変抵抗素子ＲＦ３によりトランジスタＭ３における利得を制御することができる。
【００２６】
増幅器１は、入力整合部としての可変抵抗素子ＲＦ１と、利得制御部としての可変抵抗素子ＲＦ２及びＲＦ３とを備えているので、利得調整と入力インピーダンス整合とを独立に行うことができる。これにより、トランジスタＭ１〜Ｍ３の閾値ばらつきや各抵抗素子Ｒ１〜Ｒ３の抵抗値ばらつき、温度変動による利得変動などがある場合においても、入力インピーダンス整合に独立して各ばらつきを補償することができる。また、増幅器１においては、雑音指数に対する影響の大きい、初段の増幅素子（トランジスタＭ１）の利得を可変にしていないので、雑音指数の増加を抑えることができる。
【００２７】
また、増幅器１は、各増幅素子（トランジスタ）間の電位分離するキャパシタを用いることなく、抵抗素子、可変抵抗素子、及びトランジスタで構成しているので、低い周波数帯をカバーした広帯域化を実現でき、かつ半導体チップ上に実装する際に要する面積を削減することができ、小型化を容易にしている。また、増幅器１では、各トランジスタＭ２及びＭ３におけるフィードバック量制御を制御するようにしているので、各トランジスタＭ１〜Ｍ３のゲート電圧を直接制御せずとも利得調整を行うことができ、キャパシタを介さずに直列接続されたトランジスタＭ２及びＭ３の利得調整を容易にしている。
【００２８】
（第２の実施形態）
図２は、第２の実施形態における増幅器２の構成を示す回路図である。増幅器２は、同図に示すように、増幅対象の無線信号を入力する入力端子ＩＮと、直列に接続された増幅素子としてのトランジスタＭ１、Ｍ２、Ｍ３と、抵抗素子Ｒ１、Ｒ２、Ｒ３と、入力整合部としてのトランジスタＭ４及び抵抗素子Ｒ４と、利得制御部としてのトランジスタＭ５及び抵抗素子Ｒ５、並びにトランジスタＭ６及び抵抗素子Ｒ６と、増幅した信号を出力する出力端子ＯＵＴとを備えている。なお、増幅器２において第１の実施形態における増幅器１（図１）と同じ構成には同じ符号を付しており、同じ構成の説明を省略する。本実施形態における増幅器２は、入力整合部と利得制御部との構成が増幅器１と異なっている。
【００２９】
入力整合部はトランジスタＭ４と抵抗素子Ｒ４とを有している。トランジスタＭ４は、ゲートに制御電圧Ｖｃ１を印加され、ドレインがトランジスタＭ３のドレイン及び出力端子ＯＵＴに接続され、ソースが抵抗素子Ｒ４の一端に接続されている。抵抗素子Ｒ４は、他端がトランジスタＭ１のゲート及び入力端子ＩＮに接続されている。
すなわち、トランジスタＭ４及び抵抗素子Ｒ４は、トランジスタＭ３の出力をトランジスタＭ１の入力にフィードバックする回路を形成している。制御電圧Ｖｃ１に応じてトランジスタＭ４のドレイン−ソース電流を変化させることにより、フィードバック量を制御することができ、増幅器２の入力インピーダンスを変化させることができる。
【００３０】
トランジスタＭ２に対して設けられている利得制御部は、トランジスタＭ５と抵抗素子Ｒ５とを有している。トランジスタＭ５は、ゲートに制御電圧Ｖｃ２を印加され、ドレインがトランジスタＭ２のドレインに接続され、ソースが抵抗素子Ｒ５の一端に接続されている。抵抗素子Ｒ５は、他端がトランジスタＭ２のゲートに接続されている。
すなわち、トランジスタＭ５及び抵抗素子Ｒ５は、トランジスタＭ２の出力をトランジスタＭ２の入力にフィードバックする回路を形成している。制御電圧Ｖｃ２に応じてトランジスタＭ５のドレイン−ソース電流を変化させることにより、フィードバック量を制御することができ、トランジスタＭ２の利得を変化させることができる。
【００３１】
トランジスタＭ３に対して設けられている利得制御部は、トランジスタＭ６と抵抗素子Ｒ６とを有している。トランジスタＭ６は、ゲートに制御電圧Ｖｃ３を印加され、ドレインがトランジスタＭ３のドレインに接続され、ソースが抵抗素子Ｒ６の一端に接続されている。抵抗素子Ｒ６は、他端がトランジスタＭ３のゲートに接続されている。
すなわち、トランジスタＭ６及び抵抗素子Ｒ６は、トランジスタＭ３の出力をトランジスタＭ３の入力にフィードバックする回路を形成している。制御電圧Ｖｃ３に応じてトランジスタＭ６のドレイン−ソース電流を変化させることにより、フィードバック量を制御することができ、トランジスタＭ３の利得を変化させることができる。
【００３２】
増幅器２において、トランジスタＭ４、Ｍ５、Ｍ６は、それぞれのゲートに印加する制御電圧Ｖｃ１、Ｖｃ２、Ｖｃ３を変化させることで可変抵抗素子として機能する。トランジスタＭ４は、入力インピーダンス整合を調整するために用いられる。２段目、３段目の増幅素子（トランジスタＭ２、Ｍ３）に対応するトランジスタＭ５、Ｍ６は、トランジスタのプロセスばらつきや温度変動による利得変動を補償するために用いられる。
【００３３】
図３から図８は、トランジスタモデルを用いて行った増幅器２の計算機シミュレーション結果を示すグラフである。
【００３４】
図３と図６は、計算機シミュレーションにおける増幅器２の利得を示すグラフである。同図において、横軸は入力信号の周波数を示し、縦軸は利得を示している。図４と図７とは、計算機シミュレーションにおける増幅器２の入力側反射損失を示すグラフである。同図において、横軸は入力信号の周波数を示し、縦軸は入力側反射損失を示している。図５と図８とは、計算機シミュレーションにおける増幅器２の雑音指数（Noise Figure：ＮＦ）を示すグラフである。同図において、横軸は入力信号の周波数を示し、縦軸は雑音指数を示している。
【００３５】
図３から図５には、制御電圧Ｖｃ１を１．２［Ｖ］から１．９［Ｖ］まで０．１［Ｖ］刻みで変化させたときの増幅器２の利得、入力側反射損失、雑音指数が示されている。これらのグラフから分かるように、制御電圧Ｖｃ１を変化させることにより、増幅器２の利得及び入力側反射損失が大きく変動し、雑音指数が０．３［ｄＢ］程度変化する。
【００３６】
図６から図８には、制御電圧Ｖｃ３を１．２［Ｖ］から１．９［Ｖ］まで０．１［Ｖ］刻みで変化させたときの増幅器２の利得、入力側反射損失、雑音指数が示されている。これらのグラフから分かるように、制御電圧Ｖｃ３を変化させた場合には、制御電圧Ｖｃ１を変化させた場合に比べて、入力側反射損失及び雑音指数の変化の度合いが小さく、利得を６［ｄＢ］程度変化させることができる。また、制御電圧Ｖｃ３を変化させた場合には、利得の周波数フラットネスの急激な変化が起きていないことが分かる。
【００３７】
なお、制御電圧Ｖｃ２を変化させた場合には、制御電圧Ｖｃ３を変化させた場合に比べて雑音指数の変化の度合いが大きくなるが、制御電圧Ｖｃ３を変化させた場合と同様の利得制御特性が得られる。
【００３８】
図９から図１１は、計算機シミュレーションにおけるトランジスタのプロセスばらつきによる利得の変化と、制御電圧Ｖｃ１〜Ｖｃ３による補償結果とを示すグラフである。図９から図１１において、横軸は入力信号の周波数を示し、縦軸は増幅器２の利得を示している。
【００３９】
図９は、計算機シミュレーションにおいて平均的な閾値を有するトランジスタのモデル（ｔｙｐｉｃａｌ）を用いた場合の増幅器２の利得を示すグラフである。図１０は、計算機シミュレーションにおいて、電流が多く流れる方へ閾値がずれているトランジスタのモデル（ｆａｓｔ）を用いた場合の増幅器２の利得を示すグラフである。図１１は、計算機シミュレーションにおいて平均的な閾値より電流が少なく流れる方へ閾値がずれているトランジスタのモデル（ｓｌｏｗ）を用いた場合の増幅器２の利得を示すグラフである。
【００４０】
図１０及び図１１においては、制御電圧Ｖｃ１〜Ｖｃ３を変化させて利得を調整する前の「補償前」の利得の周波数特性と、利得を調整した後の「補償後」の利得の周波数特性とが示されている。図１０及び図１１のグラフから分かるように、トランジスタの閾値にばらつきが生じると、増幅器２の利得の周波数特性が大きくずれてしまう。しかし、制御電圧Ｖｃ１〜Ｖｃ３の電圧を調整することで、ほぼｔｙｐｉｃａｌの場合と同様の周波数特性を得ることができる。
【００４１】
上述の計算機シミュレーションの結果に基づいて、増幅器２の利得補正を行う際には、制御電圧Ｖｃ１を制御して入力インピーダンス整合を調整した後に、制御電圧Ｖｃ２及びＶｃ３を制御して、出力端子ＯＵＴから出力される信号の強度を所望の強度にする利得の調整をする。これにより、入力インピーダンス整合及び雑音指数への影響を抑えつつ所望の利得を得ることができる。
【００４２】
なお、増幅器２において、各トランジスタＭ１〜Ｍ６は、ドレインとソースとを入れ替えて接続しても、図３〜図１１に示した結果と同様の結果が得られる。また、抵抗素子Ｒ１〜Ｒ３をトランジスタＭ１〜Ｍ３のソース側に接続するようにしたり、抵抗素子Ｒ４〜Ｒ６をトランジスタＭ４〜Ｍ６のドレイン側に接続するようにしたりしても、図３〜図１１に示した結果と同様の結果が得られる。
【００４３】
図１２は、本実施形態における増幅器２を具備する増幅回路２０の構成を示す概略ブロック図である。増幅回路２０は、増幅器２とデジタル−アナログ変換器２１とを具備する。デジタル−アナログ変換器２１には、外部より入力されるデジタル制御信号であって、入力整合部及び利得制御部におけるフィードバック量を示すデジタル制御信号が入力される。デジタル−アナログ変換器２１は、デジタル制御信号の値に応じた電圧を有するアナログ信号に変換する。デジタル−アナログ変換器２１は、変換により得られたアナログ信号を制御電圧Ｖｃ１〜Ｖｃ３として増幅器２に出力する。
【００４４】
増幅回路２０は、デジタル−アナログ変換器２１を具備することにより、増幅器２の利得や入力インピーダンス整合を制御する際に与える制御電圧Ｖｃ１〜Ｖｃ３の電圧をデジタル信号で制御できるようになるので、ＭＭＩＣ（Monolithic Microwave Integrated Circuit：モノリシックマイクロ波集積回路）への集積化を容易にすることができる。
【００４５】
（第３の実施形態）
図１３は、第３の実施形態における増幅器３の構成を示す回路図である。増幅器３は、第２の実施形態の増幅器２（図２）における利得の周波数特性を改善した構成を有している。具体的には、増幅器３は、増幅器２の構成に加えて、インダクタＬ１及びＬ２を備えている点が増幅器２と異なっている。
【００４６】
インダクタＬ１は、抵抗素子Ｒ２とトランジスタＭ２との間に設けられており、一端が抵抗素子Ｒ２に接続されており、他端がトランジスタＭ２のドレインに接続されている。すなわち、トランジスタＭ２のドレインは、抵抗素子Ｒ２及びインダクタＬ１を介して、所定の電圧（Ｖｄ２）を供給する電源に接続されている。
【００４７】
インダクタＬ２は、抵抗素子Ｒ３とトランジスタＭ３との間に設けられており、一端が抵抗素子Ｒ３に接続されており、他端がトランジスタＭ３のドレインに接続されている。すなわち、トランジスタＭ３のドレインは、抵抗素子Ｒ３及びインダクタＬ２を介して、所定の電圧（Ｖｄ３）を供給する電源に接続されている。
【００４８】
増幅器３は、インダクタＬ１及びＬ２を備えることにより、トランジスタＭ２及びＭ３における高周波帯域における利得を改善することができ、広帯域に亘って良好な特性を得ることができる。
なお、本実施形態においては、初段以外の増幅素子（トランジスタＭ２及びＭ３）に対してインダクタを接続した構成を示したが、初段の増幅素子（トランジスタＭ１）に対してインダクタを接続するようにしてもよい。また、増幅器３が備える増幅素子うちの任意の増幅素子にインダクタを接続するようにしてもよい。
【００４９】
（第４の実施形態）
図１４は、第４の実施形態における増幅器４の構成を示す回路図である。増幅器４は、第２の実施形態の増幅器２（図２）における雑音指数を改善した構成を有している。具体的には、増幅器４は、増幅器２の構成に加えて電流源４１を備えている点が増幅器２と異なっている。
【００５０】
電流源４１は、初段の増幅素子であるトランジスタＭ１のゲートに接続されている。複数の増幅素子を直列にした多段の増幅回路においては、初段の雑音指数を下げることが重要である。そこで、電流源４１をトランジスタＭ１のゲートに接続して、トランジスタＭ１のゲート電位を所定の電位に安定させることにより、増幅器２の雑音指数を低減することができる。
【００５１】
（第５の実施形態）
図１５は、第５の実施形態における増幅器５の構成を示す回路図である。増幅器５は、第２の実施形態の増幅器２（図２）における利得の周波数特性を改善した構成を有している。具体的には、増幅器５は、増幅器２の構成に加えて抵抗素子Ｒ７を備えている点が増幅器２と異なっている。
【００５２】
抵抗素子Ｒ７は、一端がトランジスタＭ３のソースに接続され、他端が接地されている。増幅器２は、抵抗素子Ｒ７を備えることによりトランジスタＭ３における利得の線形性を向上させることができ、入力される無線信号に対する増幅の線形性を改善することができる。
【００５３】
なお、本実施形態においては、抵抗素子Ｒ７を介して終段の増幅素子（トランジスタＭ３）のソースを接地する場合を説明したが、２段目の増幅素子（トランジスタＭ２）に対して抵抗素子を設けて当該抵抗素子を介してソースを接地するようにしてもよい。
【００５４】
なお、第１から第５の各実施形態において、増幅器が３つの増幅素子を直列に接続した多段の構成を有する場合を説明したが、これに限ることなく、３つ以上の増幅素子を直列に接続した多段の構成であってもよい。ただし、初段の増幅素子の入力にフィードバックする信号、すなわち入力整合部によりフィードバックされる信号は、位相条件から、奇数段目の増幅素子の出力である必要がある。
【００５５】
また、上述の各実施形態では、初段以外の増幅素子（トランジスタＭ２及びＭ３）それぞれに利得制御部を設ける場合を説明したが、これに限ることなく、初段以外の増幅素子のいずれかに利得制御部を設ける構成としてもよい。
また、上述の各実施形態では、各増幅素子にＮチャネル型のＭＯＳＦＥＴを用いる場合を説明したが、これに限ることなく、増幅素子にＰチャネル型のＭＯＳＦＥＴを用いるようにしてもよいし、バイポーラトランジスタを用いるようにしてもよい。
また、第３から第５の各実施形態において説明した、増幅器２の特性を改善させる構成（インダクタＬ１及びＬ２、電流源４１、抵抗素子Ｒ７）を組み合わせて用いるようにしてもよい。
【符号の説明】
【００５６】
１，２，３，４，５…増幅器
２０…増幅回路
２１…デジタル−アナログ変換器
４１…電流源
ＩＮ…入力端子
Ｌ１，Ｌ２…インダクタ
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６…トランジスタ
ＯＵＴ…出力端子
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７…抵抗素子
ＲＦ１，ＲＦ２，ＲＦ３…可変抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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