(57)【要約】【課題】オン抵抗の低減に代表される半導体装置の性能の向上を図る。【解決手段】ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲとの間の距離が、ソース電極ＳＥとドレイン電極ＤＥとの間の距離よりも小さくなるように形成される。そして、ソース電極ＳＥとソースコンタクト用ｎ型半導体領域ＳＮＲは、直接接触し、ドレイン電極ＤＥとドレインコンタクト用ｎ型半導体領域ＤＮＲは、直接接触する。さらに、ソースコンタクト用ｎ型半導体領域ＳＮＲの深さ、および、ドレインコンタクト用ｎ型半導体領域ＤＮＲの深さが、チャネル層ＣＨと電子供給層ＥＳとのヘテロ接合界面よりも浅い。【選択図】図２
2014154685.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを含み、
前記電界効果トランジスタは、
（ａ）第１窒化物半導体層からなるチャネル層と、
（ｂ）前記チャネル層上に形成された第２窒化物半導体層からなる電子供給層と、
（ｃ）前記電子供給層上に形成された一対のソース電極およびドレイン電極と、
（ｄ）前記ソース電極と前記ドレイン電極に挟まれるように前記電子供給層上に形成されたゲート電極と、
（ｅ）前記電子供給層の表面領域内に互いに離間して形成されたソースコンタクト用ｎ型半導体領域およびドレインコンタクト用ｎ型半導体領域と、
を備え、
前記ソースコンタクト用ｎ型半導体領域と前記ドレインコンタクト用ｎ型半導体領域との間の第１距離は、前記ソース電極と前記ドレイン電極との間の第２距離よりも小さく、
前記ソース電極と前記ソースコンタクト用ｎ型半導体領域は、直接接触し、
前記ドレイン電極と前記ドレインコンタクト用ｎ型半導体領域は、直接接触し、
前記ソースコンタクト用ｎ型半導体領域の深さ、および、前記ドレインコンタクト用ｎ型半導体領域の深さは、ともに、前記チャネル層と前記電子供給層との界面よりも浅い、
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ソースコンタクト用ｎ型半導体領域、および、前記ドレインコンタクト用ｎ型半導体領域には、チタン、タンタル、モリブデン、バナジウム、ニオブ、クロム、ジルコニウム、ハフニウム、アルミニウムのいずれかの元素が含まれている、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ソースコンタクト用ｎ型半導体領域、および、前記ドレインコンタクト用ｎ型半導体領域には、窒素空孔が含まれている、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記窒素空孔の密度は、１×１０１９ｃｍ−３以上である、半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記ソースコンタクト用ｎ型半導体領域、および、前記ドレインコンタクト用ｎ型半導体領域には、さらに、シリコンが含まれている、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記ゲート電極の両側の側壁には、サイドウォールスペーサが形成されており、
前記ソースコンタクト用ｎ型半導体領域、および、前記ドレインコンタクト用ｎ型半導体領域は、前記サイドウォールスペーサに整合して形成されている、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記ソースコンタクト用ｎ型半導体領域と前記ゲート電極との間の距離と、前記ドレインコンタクト用ｎ型半導体領域と前記ゲート電極との間の距離は、異なる、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記ドレインコンタクト用ｎ型半導体領域と前記ゲート電極との間の距離は、前記ソースコンタクト用ｎ型半導体領域と前記ゲート電極との間の距離よりも大きい、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記ゲート電極は、ニッケル膜、あるいは、プラチナ膜を含む、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記ゲート電極は、前記電子供給層と直接接触している、半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記ゲート電極と前記電子供給層の間には、ｐ型窒化物半導体層が形成されている、半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記ゲート電極と前記電子供給層の間には、ゲート絶縁膜が形成されている、半導体装置。
【請求項１３】
（ａ）第１窒化物半導体層からなるチャネル層を形成する工程と、
（ｂ）前記チャネル層上に第２窒化物半導体層からなる電子供給層を形成する工程と、
（ｃ）前記電子供給層上にゲート電極を形成する工程と、
（ｄ）前記電子供給層上に反応膜を形成する工程と、
（ｅ）前記（ｄ）工程後、加熱処理を実施する工程と、
（ｆ）前記（ｅ）工程後、前記反応膜を除去する工程と、
（ｇ）前記（ｆ）工程後、前記電子供給層上に、互いに離間したソース電極およびドレイン電極を形成する工程と、
を備える、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記（ｅ）工程後、前記電子供給層の表面領域内に、互いに離間したソースコンタクト用ｎ型半導体領域、および、前記ドレインコンタクト用ｎ型半導体領域が形成される、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記ソースコンタクト用ｎ型半導体領域の深さ、および、前記ドレインコンタクト用ｎ型半導体領域の深さは、前記電子供給層と前記チャネル層の間の界面よりも浅く形成される、半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記（ｇ）工程は、前記ソースコンタクト用ｎ型半導体領域と前記ドレインコンタクト用ｎ型半導体領域との間の第１距離よりも、前記ソース電極と前記ドレイン電極との間の第２距離が大きくなるように、前記ソース電極、および、前記ドレイン電極を形成し、
前記（ｇ）工程で形成される前記ソース電極は、前記ソースコンタクト用ｎ型半導体領域と直接接触し、前記（ｇ）工程で形成される前記ドレイン電極は、前記ドレインコンタクト用ｎ型半導体領域と直接接触する、半導体装置の製造方法。
【請求項１７】
請求項１３に記載の半導体装置の製造方法において、
前記（ｅ）工程は、４００℃以上６５０℃以下の温度で前記加熱処理を実施する、半導体装置の製造方法。
【請求項１８】
請求項１３に記載の半導体装置の製造方法において、
前記（ｄ）工程で形成する前記反応膜は、金属膜、あるいは、金属シリサイド膜である、半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記金属膜、あるいは、前記金属シリサイド膜には、チタン、タンタル、モリブデン、バナジウム、ニオブ、クロム、ジルコニウム、ハフニウム、アルミニウムのいずれかの元素が含まれている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、窒化物半導体層を使用した半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１０−１９２７１６号公報（特許文献１）には、ソース電極と接触するソース領域を電子供給層内に形成し、ドレイン電極と接触するドレイン領域を電子供給層内に形成する技術が記載されている。そして、この技術では、ソース領域とドレイン領域の間に、ｎ型不純物を熱拡散することにより形成された熱拡散領域がゲート電極と自己整合して形成されているとしている。
【０００３】
特開２００９−１５２３１８号公報（特許文献２）には、電子供給層とソース電極の間、および、電子供給層とドレイン電極の間に、金属層（ＴｉＡｌ層）が形成されている技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１９２７１６号公報
【特許文献２】特開２００９−１５２３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化ガリウム（ＧａＮ）に代表されるＩＩＩ族窒化物半導体は、３ＭＶ／ｃｍという高い絶縁破壊耐圧を有することから、窒化物半導体を使用した半導体装置は、マイクロ波などの高周波電力増幅器や、インバータなどの電源回路への応用が期待されている。そして、窒化物半導体を使用した半導体装置には、上述した高周波電力増幅器や電源回路への応用にあたって、オン抵抗の低減に代表されるさらなる性能の向上が望まれている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態における半導体装置（電界効果トランジスタ）において、ソースコンタクト用ｎ型半導体領域とドレインコンタクト用ｎ型半導体領域との間の第１距離は、ソース電極とドレイン電極との間の第２距離よりも小さい。そして、ソース電極とソースコンタクト用ｎ型半導体領域は、直接接触し、ドレイン電極とドレインコンタクト用ｎ型半導体領域は、直接接触している。さらに、ソースコンタクト用ｎ型半導体領域の深さ、および、ドレインコンタクト用ｎ型半導体領域の深さは、ともに、チャネル層と電子供給層との界面よりも浅いものである。
【０００８】
また、一実施の形態における半導体装置の製造方法は、電子供給層上に反応膜を形成した後、加熱処理を実施し、その後、反応膜を除去する工程を含むものである。
【発明の効果】
【０００９】
一実施の形態によれば、オン抵抗の低減に代表される性能の向上を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】関連技術における半導体装置の構成例を示す断面図である。
【図２】実施の形態１における半導体装置の構成例を示す断面図である。
【図３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】ドレインコンタクト用ｎ型半導体領域が形成される前における伝導帯のバンドポテンシャルの分布を示すバンド図であり、図６におけるＡ−Ｂ線に沿ったバンド図である。
【図１２】ドレインコンタクト用ｎ型半導体領域が形成された後における伝導帯のバンドポテンシャルの分布を示すバンド図であり、図１０におけるＡ−Ｂ線に沿ったバンド図である。
【図１３】実施の形態２における半導体装置の構成例を示す断面図である。
【図１４】実施の形態３における半導体装置の構成例を示す断面図である。
【図１５】実施の形態４における半導体装置の構成例を示す断面図である。
【図１６】実施の形態４における半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１６】
（実施の形態１）
＜関連技術の説明＞
図１は、関連技術における半導体装置の構成例を示す断面図である。関連技術では、半導体装置として、高電子移動度トランジスタからなる電界効果トランジスタ（ＦＥＴ（Field Effect Transistor））を例にして説明する。
【００１７】
図１において、関連技術における電界効果トランジスタは、例えば、サファイア、ＳｉＣ（炭化ケイ素）、Ｓｉ（シリコン）などからなる半導体基板１Ｓ上に、ＧａＮ（窒化ガリウム）からなるチャネル層ＣＨが形成されている。そして、このチャネル層ＣＨ上に、ＡｌＧａＮ、ＩｎＧａＮ、または、ＩｎＡｌＮなどからなる電子供給層ＥＳが積層されている。これにより、電子供給層ＥＳとチャネル層ＣＨとがヘテロ接合を形成していることになる。このとき、チャネル層ＣＨと電子供給層ＥＳの電子親和力の相違に基づく伝導帯オフセットと、チャネル層ＣＨおよび電子供給層ＥＳに存在するピエゾ分極と自発分極の影響により、チャネル層ＣＨと電子供給層ＥＳの界面近傍にフェルミ準位よりも低い井戸型ポテンシャルが生成される。この結果、この井戸型ポテンシャル内に電子が蓄積されることになり、これによって、チャネル層ＣＨと電子供給層ＥＳの界面近傍に２次元電子ガスＤＥＧが生成される。
【００１８】
電子供給層ＥＳの表面には、Ｗ（タングステン）、Ｗ合金（タングステン合金）、Ｍｏ（モリブデン）、または、Ｍｏ合金（モリブデン合金）からなるゲート電極ＧＥが配置されており、このゲート電極ＧＥを挟むようにソース電極ＳＥおよびドレイン電極ＤＥが配置されている。つまり、一対のソース電極ＳＥとドレイン電極ＤＥに挟まれるようにゲート電極ＧＥが配置されていることになる。
【００１９】
ソース電極ＳＥの下層には、ｎ型不純物（ドナー）として、シリコン（Ｓｉ）やすず（Ｓｎ）のイオン注入と、イオン注入後の熱処理（イオン活性化熱処理）によって、キャリア濃度が高められたソース領域１０１が形成されている。同様に、ドレイン電極ＤＥの下層には、ｎ型不純物のイオン注入と、イオン注入後の熱処理によって、キャリア濃度が高められたドレイン領域１０２が形成されている。このソース領域１０１とドレイン領域１０２の深さは、図１に示すように、電子供給層ＥＳとチャネル層ＣＨとの間のヘテロ接合面よりも深くなるように形成されている。
【００２０】
さらに、関連技術においては、ゲート電極ＧＥに対して、自己整合的に、シリコン（Ｓｉ）やＳｎ（すず）などのｎ型不純物を熱拡散した熱拡散領域１０３および熱拡散領域１０４が形成されている。この熱拡散領域１０３および熱拡散領域１０４の深さは、図１に示すように、電子供給層ＥＳとチャネル層ＣＨとの間のヘテロ接合面よりも深く、かつ、ソース領域１０１やドレイン領域１０２の深さよりも浅く形成されている。
【００２１】
このように関連技術においては、ｎ型不純物を添加してキャリア濃度を高めた領域であるソース領域１０１、ドレイン領域１０２、熱拡散領域１０３、および、熱拡散領域１０４を形成している。この結果、関連技術によれば、ソース電極ＳＥやドレイン電極ＤＥと半導体層との間のコンタクト抵抗、並びに、ソース電極ＳＥとゲート電極ＧＥとの間、ドレイン電極ＤＥとゲート電極ＧＥとの間のアクセス抵抗を低減することができる。したがって、関連技術によれば、コンタクト抵抗、アクセス抵抗、およびチャネル領域のチャネル抵抗から構成されるオン抵抗を低減することができ、これによって、オン抵抗の低い電界効果トランジスタを実現することができる。例えば、関連技術によれば、耐圧１００Ｖの電界効果トランジスタにおいて、ゲートリーク電流が５ｎＡ／ｍｍ、ドレインリーク電流が８ｎＡ／ｍｍ、オン抵抗が２．８Ωｍｍの電気的特性を実現することができる。
【００２２】
＜関連技術に存在する改善の余地＞
ところが、本発明者が、図１に示す関連技術について、鋭意検討した結果、関連技術には、いくつかの改善の余地が存在することが明らかになった。以下に、関連技術に存在する改善の余地について説明する。
【００２３】
第１の改善の余地として、ゲート電極ＧＥにＷ、Ｗ合金、ＭｏまたはＭｏ合金を使用しているため、窒化物半導体材料を使用した電界効果トランジスタで一般的に用いられているＮｉ（ニッケル）やＰｔ（プラチナ）から構成されるゲート電極ＧＥに比べて、ゲートリーク電流が大きくなる点が挙げられる。
【００２４】
第２の改善の余地として、ソース領域１０１、ドレイン領域１０２、熱拡散領域１０３、および、熱拡散領域１０４が、電子供給層ＥＳとチャネル層ＣＨとのヘテロ接合面よりも深く形成されているため、電界効果トランジスタのオフ状態でソース電極ＳＥとドレイン電極ＤＥの間を流れる、いわゆるドレインリーク電流が大きくなる点が挙げられる。
【００２５】
第３の改善の余地として、熱拡散領域１０３および熱拡散領域１０４が、電子供給層ＥＳとチャネル層ＣＨとのヘテロ接合面よりも深く形成されているため、アクセス抵抗の低減効果が限定的である点が挙げられる。
【００２６】
さらに、第４の改善の余地として、ソース領域１０１およびドレイン領域１０２の形成にイオン注入法を使用しているため、コンタクト抵抗の低減効果が限定的である点が挙げられる。
【００２７】
以下に、関連技術において、このような改善の余地が生じる原因について詳細に説明する。まず、第１の改善の余地であるゲートリーク電流の増加は、ゲート電極ＧＥに、Ｗ、Ｗ合金、ＭｏまたはＭｏ合金を使用していることに起因する。すなわち、関連技術においては、熱拡散領域１０３および熱拡散領域１０４の形成に８００℃以上の高温の熱処理が必要とされる。このため、ゲート電極ＧＥの材料としては、高温の熱処理に耐えられる高い融点を有するＷ、Ｗ合金、ＭｏまたはＭｏ合金が使用される。ところが、これらの金属は、窒化物半導体材料を使用した電界効果トランジスタで一般的に用いられているＮｉ（ニッケル）やＰｔ（プラチナ）よりも仕事関数が小さい。したがって、ゲート電極ＧＥと半導体層（電子供給層ＥＳ）との間に形成されるショットキー障壁の高さが低くなる。このことは、エネルギー的にショットキー障壁を乗り越えるキャリアが増加することを意味することから、ショットキー障壁の低い材料からゲート電極ＧＥを形成する関連技術によれば、ゲートリーク電流が増加することがわかる。
【００２８】
次に、第２の改善の余地であるドレインリーク電流の増加は、ソース領域１０１、ドレイン領域１０２、熱拡散領域１０３、および、熱拡散領域１０４が、電子供給層ＥＳとチャネル層ＣＨとの間に形成されるヘテロ接合面よりも深く形成されることに起因している。ドレインリーク電流は、電界効果トランジスタがオフ状態の場合に、ゲート電極ＧＥから延びる空乏層の下側に回り込んで流れるリーク電流である。したがって、ソース電極ＳＥ側の高濃度キャリア領域（ソース領域１０１および熱拡散領域１０３）と、ドレイン電極ＤＥ側の高濃度キャリア領域（ドレイン領域１０２および熱拡散領域１０４）との間の距離が近ければ近いほど、また、高濃度キャリア領域の形成深さが深ければ深いほど、ドレインリーク電流は大きくなる。
【００２９】
この点に関し、関連技術においては、熱拡散領域１０３および熱拡散領域１０４がゲート電極ＧＥに対して自己整合的に形成される。このため、ソース電極ＳＥ側の高濃度キャリア領域とドレイン電極ＤＥ側の高濃度キャリア領域との間の距離は、ゲート長程度の極めて小さいものとなる。また、関連技術においては、熱拡散領域１０３および熱拡散領域１０４が、電子供給層ＥＳとチャネル層ＣＨとの間のヘテロ接合面より深く形成されており、これによってもドレインリーク電流が大きくなる。さらに、関連技術においては、ソース領域１０１およびドレイン領域１０２が、熱拡散領域１０３および熱拡散領域１０４よりも深く形成されており、これに起因するドレインリーク電流も重なることから、関連技術における構成では、ドレインリーク電流が大きくなることがわかる。
【００３０】
続いて、第３の改善の余地として挙げたアクセス抵抗の低減効果が限定的である点は、熱拡散領域１０３および熱拡散領域１０４が、電子供給層ＥＳとチャネル層ＣＨとの間のヘテロ接合面よりも深く形成されていることに起因する。すなわち、関連技術では、熱拡散によってｎ型不純物がヘテロ接合面を横切ることから、ヘテロ接合面近傍の原子配置が乱され、ヘテロ接合面の急峻性が損なわれる。この結果、ヘテロ接合面のチャネル層ＣＨ側に存在している２次元電子ガスＤＥＧのキャリア移動度が大幅に低下し、アクセス抵抗の増加の要因となる。つまり、熱拡散領域１０３および熱拡散領域１０４を、電子供給層ＥＳとチャネル層ＣＨとの間のヘテロ接合面よりも深く形成することは、キャリア濃度の増加によるアクセス抵抗の低減と、２次元電子ガスＤＥＧのキャリア移動度の低下によるアクセス抵抗の増加とのトレードオフを生じ、この結果として、アクセス抵抗の低減効果は限定的なものとなってしまうのである。
【００３１】
さらに、第４の改善の余地として挙げたコンタクト抵抗の低減効果が限定的である点は、ソース領域１０１とドレイン領域１０２の形成に、イオン注入と、イオン注入に続く熱処理を使用していることに起因する。特に、関連技術のように、窒化物半導体材料を使用した電界効果トランジスタの製造コストの低減に有効な手段として知られているシリコン基板上に窒化物半導体層をエピタキシャル成長する方法を採用した場合に顕著となる。
【００３２】
発明者が鋭意検討した結果、１０−６Ωｃｍ２程度の低いコンタクト抵抗が得られる程度にイオン注入したｎ型不純物の活性化率を高めるためには、１１５０℃以上の高温熱処理が必要であることがわかった。ところが、シリコン基板上に窒化物半導体層をエピタキシャル成長した半導体基板１Ｓで、１１００℃以上の高温熱処理を実施すると、反りの増加や割れの発生が問題点として顕在化する。このため、イオン注入したｎ型不純物を活性化させるための熱処理の温度を１１００℃以下に限定して検討したところ、イオン注入によって生じた結晶欠陥が、この熱処理では充分に回復しないことがわかり、結果として、コンタクト抵抗は、１０−５Ωｃｍ２以上となり、コンタクト抵抗の充分な低減効果を得ることができないことがわかった。すなわち、ソース領域１０１およびドレイン領域１０２の形成にイオン注入法を使用する場合、コンタクト抵抗を充分に低減するためには、１１５０℃以上の高温の熱処理が必要とされる。ところが、このような高温の熱処理を実施すると、半導体基板１Ｓに反りの増加や割れの発生が生じるため、高温の熱処理を実施することができず、これによって、コンタクト抵抗の低減効果が限定的なものになってしまうのである。
【００３３】
以上のことから、関連技術には、上述した複数の改善の余地が存在する。そこで、本実施の形態１では、関連技術に存在する改善の余地を克服する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。
【００３４】
＜実施の形態１における半導体装置の構成＞
図２は、本実施の形態１における半導体装置の構成例を示す断面図である。本実施の形態１では、半導体装置として、高電子移動度トランジスタからなる電界効果トランジスタを例にして説明する。
【００３５】
図２に示すように、本実施の形態１における電界効果トランジスタでは、例えば、シリコンからなる半導体基板１Ｓ上に、例えば、ＡｌＮ層からなるバッファ層ＢＵＦが形成されている。そして、このバッファ層ＢＵＦ上に、例えば、ＧａＮ層やＩｎＧａＮ層からなるチャネル層（電子走行層）ＣＨが形成されており、このチャネル層ＣＨ上に、例えば、ＡｌＧａＮ層やＩｎＡｌＮ層やＩｎＡｌＧａＮ層からなる電子供給層ＥＳが形成されている。
【００３６】
ここで、バッファ層ＢＵＦは、半導体基板１Ｓを構成するシリコン（Ｓｉ）の格子間隔と、チャネル層ＣＨを構成するＩＩＩ族窒化物半導体層の格子間隔の不整合を緩和する目的で形成される。すなわち、シリコンからなる半導体基板１Ｓ上に、直接、ＩＩＩ族窒化物半導体層からなるチャネル層ＣＨを形成すると、チャネルＣＨに結晶欠陥が多数形成されることになり、電界効果トランジスタの性能低下を招くことになる。このことから、半導体基板１Ｓとチャネル層ＣＨとの間に格子緩和を目的としたバッファ層ＢＵＦを挿入しているのである。このバッファ層ＢＵＦを形成することにより、バッファ層ＢＵＦ上に形成されるチャネル層ＣＨの品質を向上させることができ、これによって、電界効果トランジスタの性能向上を図ることができる。
【００３７】
なお、本実施の形態１では、半導体基板１Ｓとしてシリコン（Ｓｉ）を使用する例について説明しているが、これに限らず、炭化シリコン（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）などから構成される基板を使用してもよい。
【００３８】
続いて、本実施の形態１における電界効果トランジスタでは、電子供給層ＥＳ上にソース電極ＳＥおよびドレイン電極ＤＥが形成されており、このソース電極ＳＥとドレイン電極ＤＥに挟まれるように、電子供給層ＥＳ上にゲート電極ＧＥが形成されている。そして、このゲート電極ＧＥの両側の側壁には、サイドウォールスペーサＳＷが形成されており、このサイドウォールスペーサＳＷに整合して、電子供給層ＥＳの表面領域内に、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが形成されている。
【００３９】
すなわち、本実施の形態１における電界効果トランジスタにおいては、電子供給層ＥＳの表面領域内に互いに離間してソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲが形成されており、このソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲは、サイドウォールスペーサＳＷに整合して形成されている。そして、ソースコンタクト用ｎ型半導体領域ＳＮＲ上にソース電極ＳＥが形成され、ソースコンタクト用ｎ型半導体領域ＳＮＲとソース電極ＳＥは直接接触している。同様に、ドレインコンタクト用ｎ型半導体領域ＤＮＲ上にドレイン電極ＤＥが形成され、ドレインコンタクト用ｎ型半導体領域ＤＮＲとドレイン電極ＤＥは直接接触している。
【００４０】
このとき、本実施の形態１において、図２に示すように、ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲとの間の距離Ｌ１は、ソース電極ＳＥとドレイン電極ＤＥとの間の距離Ｌ２よりも小さくなっている。言い換えれば、ソース電極ＳＥとドレイン電極ＤＥとの間の距離Ｌ２は、ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲとの間の距離Ｌ１よりも大きくなっている。
【００４１】
さらに、図２に示すように、ソースコンタクト用ｎ型半導体領域ＳＮＲの深さ、および、ドレインコンタクト用ｎ型半導体領域ＤＮＲの深さは、ともに、チャネル層ＣＨと電子供給層ＥＳとの界面よりも浅くなっている。言い換えれば、チャネル層ＣＨと電子供給層ＥＳとの界面は、ソースコンタクト用ｎ型半導体領域ＳＮＲの深さ、および、ドレインコンタクト用ｎ型半導体領域ＤＮＲの深さよりも深い位置に形成されていることになる。
【００４２】
このように構成されている本実施の形態１における電界効果トランジスタにおいては、チャネル層ＣＨと電子供給層ＥＳの界面近傍に、２次元電子ガスＤＥＧが生成される。すなわち、チャネル層ＣＨと電子供給層ＥＳの電子親和力の相違に基づく伝導帯オフセットと、チャネル層ＣＨおよび電子供給層ＥＳに存在するピエゾ分極と自発分極の影響により、チャネル層ＣＨと電子供給層ＥＳの界面近傍にフェルミ準位よりも低い井戸型ポテンシャルが生成される。この結果、この井戸型ポテンシャル内に電子が蓄積されることになり、これによって、チャネル層ＣＨと電子供給層ＥＳの界面近傍に２次元電子ガスＤＥＧが生成されるのである。
【００４３】
次に、ゲート電極ＧＥは、例えば、ニッケル（Ｎｉ）膜やプラチナ（Ｐｔ）膜から形成されており、このゲート電極ＧＥの両側の側壁に形成されているサイドウォールスペーサＳＷは、例えば、窒化シリコン膜から形成されている。また、ゲート電極ＧＥを離間して挟むように配置されているソース電極ＳＥおよびドレイン電極ＤＥは、例えば、チタン（Ｔｉ）膜とアルミニウム（Ａｌ）膜を含むように形成されている。さらに、ソース電極ＳＥと直接接触するソースコンタクト用ｎ型半導体領域ＳＮＲには、例えば、１×１０１９ｃｍ−３以上の窒素空孔が含まれている。このとき、窒素空孔は、ドナー型欠陥として機能することから、ソースコンタクト用ｎ型半導体領域ＳＮＲは、ｎ型半導体領域として機能することになる。同様に、ドレイン電極ＤＥと直接接触するドレインコンタクト用ｎ型半導体領域ＤＮＲにも、例えば、１×１０１９ｃｍ−３以上の窒素空孔が含まれている。したがって、ドレインコンタクト用ｎ型半導体領域ＤＮＲも、ｎ型半導体領域として機能することになる。なお、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲには、ｎ型不純物として機能するシリコン（Ｓｉ）が含まれている場合がある。この場合は、ドナー型欠陥として機能する窒素空孔と、ドナー（ｎ型不純物）として機能するシリコン（Ｓｉ）の両方によって、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、ｎ型半導体領域として機能することになる。
【００４４】
また、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲには、本実施の形態１における半導体装置の製造方法に起因して、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、Ｚｒ（ジルコニウム）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）のいずれかの元素が含まれている。つまり、本実施の形態１では、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲに、上述した元素が含まれていることになるが、この元素は、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲに必要な元素ではなく、不純物元素として含まれるものである。すなわち、本実施の形態１では、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲに意図的に上述した元素を導入することはなく、製法上の結果として、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲに、上述した元素が不純物元素として含まれることになるのである。
【００４５】
このことから、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲに上述した元素が含まれている場合には、必然的に、本実施の形態１における半導体装置の製造方法が実施されたことを意味することになる。言い換えれば、本実施の形態１における半導体装置の製造方法が実施される場合には、最終製造物に含まれる電界効果トランジスタのソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲに上述した元素が含まれているという痕跡が残ることになるのである。
【００４６】
＜実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【００４７】
まず、図３に示すように、シリコンからなる半導体基板１Ｓを用意する。そして、例えば、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を使用することにより、半導体基板１Ｓ上に、ＡｌＮ層からなるバッファ層ＢＵＦを形成し、このバッファ層ＢＵＦ上に、ＧａＮ層からなるチャネル層ＣＨを形成する。さらに、ＭＯＣＶＤ法を使用することにより、チャネル層ＣＨ上に、ＡｌＧａＮ層からなる電子供給層ＥＳを形成する。このとき、バッファ層ＢＵＦ、チャネル層ＣＨ，および、電子供給層ＥＳは、エピタキシャル成長によって形成され、特に、チャネル層ＣＨ、および、電子供給層ＥＳは、Ｇａ面モードで形成される。なお、チャネル層ＣＨと電子供給層ＥＳの界面近傍（ヘテロ接合界面近傍）に、２次元電子ガスＤＥＧが生成される。
【００４８】
次に、図４に示すように、電子供給層ＥＳ上に、例えば、スパッタリング法により、プラチナ膜を形成する。その後、フォトリソグラフィ技術およびドライエッチング技術を使用することにより、プラチナ膜をパターニングして、ゲート電極ＧＥを形成する。具体的には、プラチナ膜上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像処理を施すことにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ゲート電極形成領域にレジスト膜が残存するように行われる。その後、パターニングしたレジスト膜をマスクにしたエッチングにより、プラチナ膜をパターニングする。このときのエッチングは、例えば、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）に代表されるドライエッチングを使用することができる。この結果、プラチナ膜からなるゲート電極ＧＥが形成され、その後、パターニングしたレジスト膜を除去（アッシング）する。
【００４９】
続いて、図５に示すように、ゲート電極ＧＥを形成した電子供給層ＥＳを覆うように絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば、窒化シリコン膜から形成され、例えば、プラズマＣＶＤ法（Chemical Vapor Deposition）を使用することにより形成することができる。そして、図６に示すように、例えば、反応性イオンエッチングに代表される異方性エッチングを使用することにより、ゲート電極ＧＥの両側の側壁にサイドウォールスペーサ（側壁絶縁膜）ＳＷを形成する。
【００５０】
その後、図７に示すように、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを形成した電子供給層ＥＳを覆うように、反応膜ＲＦ１を形成する。反応膜ＲＦ１は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、Ｚｒ（ジルコニウム）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）のいずれかの元素を含む金属膜、あるいは、金属シリサイド膜から形成される。
【００５１】
次に、図８に示すように、半導体基板１Ｓに対して熱処理を施す。この熱処理は、例えば、窒素雰囲気中において、４００℃以上６５０℃以下の温度で、かつ、３０分の加熱処理として実施される。この結果、電子供給層ＥＳと反応膜ＲＦ１が直接接触している領域において、電子供給層ＥＳに含まれる窒素の一部が反応膜ＲＦ１側に移動するとともに、反応膜ＲＦ１に含まれる元素の一部が電子供給層ＥＳ側に移動する。これにより、電子供給層ＥＳの表面領域内に窒素空孔が形成され、窒素空孔はドナー型欠陥であることから、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが形成される。つまり、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、ドナー型欠陥である窒素空孔によって、ｎ型半導体領域として機能することになる。
【００５２】
また、本実施の形態１では、ゲート電極ＧＥの両側の側壁にサイドウォールスペーサＳＷが形成されていることから、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、サイドウォールスペーサＳＷに自己整合するように離間して形成される。そして、本実施の形態１において、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、チャネル層ＣＨと電子供給層ＥＳのヘテロ接合界面よりも深さが浅くなるように形成される。
【００５３】
なお、上述したように、電子供給層ＥＳの表面領域内には、反応膜ＲＦ１に含まれる元素の一部が拡散することから、電子供給層ＥＳの表面領域内に形成されるソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲには、必然的に、反応膜ＲＦ１に含まれる元素が不純物元素として導入されることになる。具体的に、本実施の形態１では、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲに、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、Ｚｒ（ジルコニウム）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）のいずれかの元素が含まれることになる。
【００５４】
特に、反応膜ＲＦ１を金属シリサイド膜から構成する場合には、反応膜ＲＦ１中に存在するシリコン（Ｓｉ）も、電子供給層ＥＳの表面領域内に拡散することになる。この場合、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、ドナー型欠陥である窒素空孔だけでなく、ｎ型不純物として機能するシリコン（Ｓｉ）も導入されることになるから、窒素空孔とシリコン（Ｓｉ）によって、ｎ型半導体領域として機能することになる。
【００５５】
続いて、図９に示すように、例えば、フッ酸を使用することにより、反応膜ＲＦ１を除去する。これにより、サイドウォールスペーサＳＷに自己整合して形成されたソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが露出することになる。
【００５６】
その後、図１０に示すように、フォトリソグラフィ技術を使用することにより、パターニングしたレジスト膜を形成する。レジスト膜のパターニングは、ソース電極形成領域およびドレイン電極形成領域に開口部を有するように行われる。そして、例えば、真空蒸着法を使用することにより、チタン（Ｔｉ）膜とアルミニウム（Ａｌ）膜からなる積層膜を、上述した開口部内を含むレジスト膜上に形成する。次に、リフトオフ法を使用することにより、不要な積層膜とともにレジスト膜を除去することにより、チタン（Ｔｉ）膜とアルミニウム（Ａｌ）膜の積層膜からなるソース電極ＳＥおよびドレイン電極ＤＥを形成する。このとき、ソース電極ＳＥとドレイン電極ＤＥの間の距離は、ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲの間の距離よりも大きくなるように形成される。以上のようにして、本実施の形態１における電界効果トランジスタ（半導体装置）を製造することができる。
【００５７】
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲを設ける点にある。具体的に、本実施の形態１において、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲとの間の距離（第１距離）が、ソース電極ＳＥとドレイン電極ＤＥとの間の距離（第２距離）よりも小さくなるように形成される。そして、ソース電極ＳＥとソースコンタクト用ｎ型半導体領域ＳＮＲは、直接接触し、ドレイン電極ＤＥとドレインコンタクト用ｎ型半導体領域ＤＮＲは、直接接触するように構成される。さらに、ソースコンタクト用ｎ型半導体領域ＳＮＲの深さ、および、ドレインコンタクト用ｎ型半導体領域ＤＮＲの深さが、ともに、チャネル層ＣＨと電子供給層ＥＳとのヘテロ接合界面よりも浅くなるように、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが形成される。
【００５８】
そして、このように構成されているソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲの形成方法にも本実施の形態１における特徴がある。すなわち、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲの形成においては、電子供給層ＥＳの所定の表面領域と直接接触するように反応膜ＲＦ１を形成する。このとき、反応膜ＲＦ１は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、Ｚｒ（ジルコニウム）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）のいずれかの元素が含まれている。その後、４００℃以上６５０℃以下の温度で加熱処理を実施する。この加熱処理により、電子供給層ＥＳと反応膜ＲＦ１の間で界面反応が生じ、電子供給層ＥＳの表面領域近傍の窒素の一部が反応膜ＲＦ１中に拡散する。この結果、例えば、電子供給層ＥＳの表面領域近傍には、１×１０１９ｃｍ−３以上の多量の窒素空孔が形成される。この窒素空孔は、ＩＩＩ族窒化物半導体中ではドナー型欠陥として機能することが知られており、これによって、電子供給層ＥＳの表面領域近傍に多量の窒素空孔を含むソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが形成されるのである。本実施の形態１における半導体装置においては、上述したようにして形成されたソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲを有しているため、関連技術と比較して、以下に示す優位性を有している。
【００５９】
第１に、本実施の形態１によれば、関連技術に比べて、ゲートリーク電流を低減することができる。すなわち、本実施の形態１におけるソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲの形成工程で実施される加熱処理の温度は、４００℃〜６５０℃であり、関連技術における熱拡散領域１０３および熱拡散領域１０４の形成工程で実施される加熱処理の温度である８００℃に比べて、大幅に低い。
【００６０】
このため、本実施の形態１では、ゲート電極ＧＥとして、窒化物半導体層に対してショットキー障壁の高さが高いニッケル（Ｎｉ）膜やプラチナ（Ｐｔ）膜などを使用することができる。つまり、本実施の形態１では、高温の加熱処理に対する耐熱性が緩和されるため、関連技術のように、モリブデン（Ｍｏ）膜やタングステン（Ｗ）膜などの高融点金属膜を使用しなくてもよい利点が得られる。
【００６１】
例えば、関連技術では、８００℃という高温の加熱処理が実施されるため、ゲート電極ＧＥには、耐熱性の高い高融点金属膜を必要がある。ところが、高融点金属膜であるモリブデン（Ｍｏ）膜やタングステン（Ｗ）膜などは、窒化物半導体層に対するショットキー障壁の高さが、ニッケル（Ｎｉ）膜やプラチナ（Ｐｔ）膜などに比べて低い。このことから、関連技術においては、ゲート電極ＧＥと窒化物半導体層との間のショットキー障壁が低くなるため、ゲートリーク電流が大きくなる。
【００６２】
これに対し、本実施の形態１で実施される加熱処理は、関連技術で実施される加熱処理よりも低い温度で実施される。この結果、本実施の形態１では、関連技術ほどゲート電極ＧＥに耐熱性が要求されないことから、高融点金属膜であるモリブデン（Ｍｏ）膜やタングステン（Ｗ）膜などをゲート電極ＧＥに使用する必要はなく、ニッケル（Ｎｉ）膜やプラチナ（Ｐｔ）膜などをゲート電極ＧＥに使用することができる。そして、ニッケル（Ｎｉ）膜やプラチナ（Ｐｔ）膜などは、モリブデン（Ｍｏ）膜やタングステン（Ｗ）膜などに比べて、窒化物半導体層に対するショットキー障壁の高さが高い。このため、本実施の形態１によれば、関連技術よりも、ゲート電極ＧＥと窒化物半導体層との間のショットキー障壁を高くすることができるため、ゲートリーク電流を低減することができる。
【００６３】
第２に、本実施の形態１によれば、関連技術に比べて、ドレインリーク電流を低減することができる。関連技術に存在する改善の余地で説明したように、ソース電極ＳＥ側の高濃度キャリア領域と、ドレイン電極ＤＥ側の高濃度キャリア領域との間の距離が近ければ近いほど、また、高濃度キャリア領域の形成深さが深ければ深いほど、ドレインリーク電流は大きくなる。
【００６４】
この点に関し、関連技術の高濃度キャリア領域である熱拡散領域１０３および熱拡散領域１０４は、図１に示すように、ゲート電極ＧＥに整合して形成されている。一方、本実施の形態１の高濃度キャリア領域であるソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、図２に示すように、ゲート電極ＧＥの両側の側壁に形成されたサイドウォールスペーサＳＷに整合して形成されている。
【００６５】
したがって、本実施の形態１の高濃度キャリア領域であるソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲの間の距離は、関連技術の高濃度キャリア領域である熱拡散領域１０３と熱拡散領域１０４の間の距離よりも大きくなっている。このことから、本実施の形態１では、関連技術に比べて、ソース電極ＳＥ側の高濃度キャリア領域であるソースコンタクト用ｎ型半導体領域ＳＮＲと、ドレイン電極ＤＥ側の高濃度キャリア領域であるドレインコンタクト用ｎ型半導体領域ＤＮＲとの間の距離が大きくなっていることになる。
【００６６】
また、関連技術の高濃度キャリア領域である熱拡散領域１０３および熱拡散領域１０４は、電子供給層ＥＳとチャネル層ＣＨとのヘテロ接合界面よりも深く形成されている。一方、本実施の形態１の高濃度キャリア領域であるソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、電子供給層ＥＳとチャネル層ＣＨとのヘテロ接合界面よりも浅く形成されている。
【００６７】
以上のことから、本実施の形態１によれば、関連技術に比べて、ソース電極ＳＥ側の高濃度キャリア領域と、ドレイン電極ＤＥ側の高濃度キャリア領域との間の距離が大きく、かつ、高濃度キャリア領域の形成深さが浅くなっているため、ドレインリーク電流を低減することができるのである。
【００６８】
続いて、第３に、本実施の形態１によれば、アクセス抵抗を低減することができる点について説明する。ここで、アクセス抵抗とは、例えば、図２において、ソース電極ＳＥとゲート電極ＧＥとの間の抵抗成分、および、ドレイン電極ＤＥとゲート電極ＧＥとの間の抵抗成分を合わせた抵抗をいうものとする。また、コンタクト抵抗とは、例えば、図２において、ソース電極ＳＥと、ソース電極ＳＥの直下領域に形成されている２次元電子ガスＤＥＧとの間の抵抗成分、および、ドレイン電極ＤＥと、ドレイン電極ＤＥの直下領域に形成されている２次元電子ガスＤＥＧとの間の抵抗成分を合わせた抵抗をいうものとする。さらに、チャネル抵抗とは、ゲート電極ＧＥの直下領域に形成されるチャネル領域の抵抗成分をいうものとする。したがって、電界効果トランジスタのオン抵抗は、コンタクト抵抗とアクセス抵抗とチャネル抵抗から構成されることになる。
【００６９】
図１１は、ドレインコンタクト用ｎ型半導体領域ＤＮＲが形成される前における伝導帯のバンドポテンシャル（Ｅｃ）の分布を示すバンド図である。具体的には、例えば、図６におけるＡ−Ｂ線に沿ったバンド図である。一方、図１２は、ドレインコンタクト用ｎ型半導体領域ＤＮＲが形成された後における伝導帯のバンドポテンシャル（Ｅｃ）の分布を示すバンド図である。具体的には、例えば、図１０におけるＡ−Ｂ線に沿ったバンド図である。なお、図１１および図１２において、ＥＦは、フェルミ準位を示している。
【００７０】
まず、図１１に示すように、ドレインコンタクト用ｎ型半導体領域ＤＮＲを形成する前においては、電子供給層ＥＳの内部にほとんど不純物が存在しないため、電子供給層ＥＳに生じる分極電荷と層厚に応じて決定される一様な傾斜が伝導帯のバンドポテンシャルに形成される。そして、電子供給層ＥＳとチャネル層ＣＨのヘテロ接合界面においては、チャネル層ＣＨと電子供給層ＥＳの電子親和力の相違に基づく伝導帯オフセットと、チャネル層ＣＨおよび電子供給層ＥＳに存在するピエゾ分極と自発分極の影響により、チャネル層ＣＨと電子供給層ＥＳの界面近傍にフェルミ準位ＥＦよりも低い井戸型ポテンシャルが生成される。この結果、この井戸型ポテンシャル内に電子が蓄積されることになり、これによって、チャネル層ＣＨと電子供給層ＥＳの界面近傍に２次元電子ガスＤＥＧが生成されることになる。
【００７１】
一方、図１２に示すように、ドレインコンタクト用ｎ型半導体領域ＤＮＲを形成した後においては、ドレインコンタクト用ｎ型半導体領域ＤＮＲの内部に、例えば、１×１０１９ｃｍ−３以上の多量の窒素空孔（ドナー型欠陥）が含まれている。このため、図１２に示すように、電子供給層ＥＳの表面領域に形成されているドレインコンタクト用ｎ型半導体領域ＤＮＲ内で伝導帯のバンドポテンシャルが大きく曲がり、一部のバンドポテンシャルがフェルミ準位を下回ることになる。この結果、ドレインコンタクト用ｎ型半導体領域ＤＮＲと電子供給層ＥＳとの界面近傍においてもキャリア（電子）が蓄積されることになる。さらに、ドレインコンタクト用ｎ型半導体領域ＤＮＲが形成されている電子供給層ＥＳの表面側のバンドポテンシャルが曲がることにより、電子供給層ＥＳとチャネル層ＣＨとの間のヘテロ接合界面のバンドポテンシャルも引き下げられる。このため、チャネル層ＣＨ側に蓄積している２次元電子ガスＤＥＧのキャリア（電子）も増加する。
【００７２】
すなわち、本実施の形態１のように、ドレインコンタクト用ｎ型半導体領域ＤＮＲを形成することにより、例えば、ドレイン電極ＤＥとゲート電極ＧＥの間においては、チャネル層ＣＨと電子供給層ＥＳの間のヘテロ接合界面近傍に２次元電子ガスＤＥＧによる第１電流経路が形成され、かつ、ドレインコンタクト用ｎ型半導体領域ＤＮＲと電子供給層ＥＳとの界面近傍にキャリア（電子）が蓄積されることによる第２電流経路が形成されることになる。そして、本実施の形態１では、第１電流経路を構成する２次元電子ガスＤＥＧのキャリアも増加することになる。
【００７３】
同様に、本実施の形態１では、ソースコンタクト用ｎ型半導体領域ＳＮＲも形成しているため、例えば、ソース電極ＳＥとゲート電極ＧＥの間においても、チャネル層ＣＨと電子供給層ＥＳの間のヘテロ接合界面近傍に２次元電子ガスＤＥＧによる第１電流経路が形成され、かつ、ソースコンタクト用ｎ型半導体領域ＳＮＲと電子供給層ＥＳとの界面近傍にキャリア（電子）が蓄積されることによる第２電流経路が形成されることになる。そして、本実施の形態１では、第１電流経路を構成する２次元電子ガスＤＥＧのキャリア（電子）も増加することになる。
【００７４】
この結果、本実施の形態１によれば、電界効果トランジスタのアクセス抵抗を低減することができる。以下に、この理由について説明する。
【００７５】
まず、アクセス抵抗を低減できる第１要因としては、本実施の形態１によれば、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲを設けることにより、第１電流経路を構成する２次元電子ガスＤＥＧのキャリア（電子）が増加する点が挙げられる。
【００７６】
次に、アクセス抵抗を低減できる第２要因としては、本実施の形態１によれば、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲを設けることにより、第２電流経路が生成される点が挙げられる。すなわち、本実施の形態１によれば、２次元電子ガスＤＥＧによる第１電流経路だけでなく、第２電流経路も形成されるため、電流輸送を担うキャリア（電子）が大幅に増加する。
【００７７】
さらに、アクセス抵抗を低減できる第３要因としては、本実施の形態１で形成されるドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲの深さが、電子供給層ＥＳとチャネル層ＣＨとのヘテロ接合界面よりも浅く形成されている点を挙げることができる。
【００７８】
例えば、関連技術においては、図１に示すように、熱拡散領域１０３および熱拡散領域１０４が、電子供給層ＥＳとチャネル層ＣＨとのヘテロ接合界面よりも深く形成されていることから、キャリア移動度の低下を伴う。
【００７９】
一方、本実施の形態１では、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲの深さが、電子供給層ＥＳとチャネル層ＣＨとのヘテロ接合界面よりも浅く形成されているため、このヘテロ接合界面の原子配列に影響を与えることはなく、急峻なヘテロ接合界面が維持される。この結果、本実施の形態１によれば、２次元電子ガスＤＥＧのキャリア移動度の低下を抑制することができる。
【００８０】
以上のことから、本実施の形態１によれば、上述した第１要因と第２要因と第３要因の相乗効果により、アクセス抵抗を効果的に低減することができる。特に、本実施の形態１において、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲとの間の距離（第１距離）が、ソース電極ＳＥとドレイン電極ＤＥとの間の距離（第２距離）よりも小さくなるように形成される。そして、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、ゲート電極ＧＥの両側の側壁に形成されているサイドウォールスペーサＳＷに整合して形成されている。
【００８１】
これにより、アクセス抵抗が発生するソース電極ＳＥとゲート電極ＧＥの間およびドレイン電極ＤＥとゲート電極ＧＥの間に、ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲを形成することができる。つまり、平面視において、アクセス抵抗の発生領域と重なるように、ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲを形成することができるため、アクセス抵抗の発生領域において、上述した第１要因と第２要因と第３要因を発現させることができる。この結果、本実施の形態１における電界効果トランジスタによれば、アクセス抵抗を低減することができるのである。
【００８２】
次に、第４に、本実施の形態１によれば、コンタクト抵抗を低減することができる点について説明する。図２に示す本実施の形態１における電界効果トランジスタでは、ソースコンタクト用ｎ型半導体領域ＳＮＲと直接接触するようにソース電極ＳＥを形成し、ドレインコンタクト用ｎ型半導体領域ＤＮＲと直接接触するようにドレイン電極ＤＥを形成している。ここで、ソース電極ＳＥの直下領域におけるコンタクト抵抗と、ドレイン電極ＤＥの直下領域におけるコンタクト抵抗とは同等であることから、以下では、ドレイン電極ＤＥの直下領域におけるコンタクト抵抗に着目して説明することにする。
【００８３】
まず、図２に示すように、ドレインコンタクト用ｎ型半導体領域ＤＮＲと直接接触するようにドレイン電極ＤＥを形成した場合、ドレイン電極ＤＥから２次元電子ガスＤＥＧに至るコンタクト抵抗は、ドレイン電極ＤＥとドレインコンタクト用ｎ型半導体領域ＤＮＲとの間の第１接触抵抗と、ドレインコンタクト用ｎ型半導体領域ＤＮＲと２次元電子ガスＤＥＧとの間の第２接続抵抗の和となる。
【００８４】
ここで、本実施の形態１では、図１２に示すように、ドレインコンタクト用ｎ型半導体領域ＤＮＲの内部で伝導帯のバンドポテンシャルが大きく曲がっていることに起因して、ドレイン電極（図１２では図示されず）とドレインコンタクト用ｎ型半導体領域ＤＮＲとの間のポテンシャル障壁の厚みは小さくなる。ポテンシャル障壁の厚みが小さくなるということは、ポテンシャル障壁をトンネルするトンネル電流が流れやすくなることを意味している。このことから、本実施の形態１においては、ドレイン電極ＤＥとドレインコンタクト用ｎ型半導体領域ＤＮＲとの間の第１接触抵抗が低くなる。
【００８５】
一方、本実施の形態１では、図１２に示すように、電子供給層ＥＳ内のバンドポテンシャルが大きく引き下げられる結果、ドレインコンタクト用ｎ型半導体領域ＤＮＲと２次元電子ガスＤＥＧとの間には、非常に小さなポテンシャル障壁しかない。このことは、ドレインコンタクト用ｎ型半導体領域ＤＮＲと２次元電子ガスＤＥＧとの間でキャリア（電子）が移動しやすくなることを意味している。したがって、本実施の形態１では、ドレインコンタクト用ｎ型半導体領域ＤＮＲと２次元電子ガスＤＥＧとの間の第２接続抵抗も低くなる。以上のことから、本実施の形態１のように、ドレインコンタクト用ｎ型半導体領域ＤＮＲと直接接触するようにドレイン電極ＤＥを形成することにより、上述した第１接触抵抗と第２接触抵抗を、ともに低減することができる。このことは、第１接触抵抗と第２接触抵抗の和から構成されるコンタクト抵抗を低減できることを意味している。つまり、本実施の形態１によれば、ドレイン電極ＤＥから２次元電子ガスＤＥＧへ至るコンタクト抵抗を低減できるのである。同様のメカニズムによって、本実施の形態１によれば、ソース電極ＳＥから２次元電子ガスＤＥＧに至るコンタクト抵抗も低減することができる。なお、実験およびシミュレーションを用いて本発明者が検討した結果、コンタクト抵抗を充分に低減する観点からは、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲ内の窒素空孔の密度（濃度）を１×１０１９ｃｍ−３以上にすることが望ましいことがわかった。
【００８６】
さらに、本実施の形態１では、高濃度キャリア領域であるドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲの形成方法に、関連技術のようなイオン注入法を使用していない。このため、本実施の形態１では、イオン注入法に起因する結晶欠陥の発生がほとんどない。さらに、本実施の形態１では、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲを形成する際に実施される加熱処理の温度が４００℃以上６５０℃以下であり、８００℃程度の加熱処理を必要とする関連技術に比べて充分に低くなっている。
【００８７】
このことから、本実施の形態１によれば、窒化物半導体材料を使用した電界効果トランジスタの製造コストの低減に有効な手段であるシリコン基板上に窒化物半導体層をエピタキシャル成長する方法を使用する場合であっても、加熱処理に伴う半導体基板１Ｓの反りの増加や割れの発生を抑制しながら、効果的にコンタクト抵抗を低減することができる。
【００８８】
例えば、関連技術においては、イオン注入法を使用することにより、ソース領域１０１およびドレイン領域１０２を形成しているが、この場合、コンタクト抵抗を充分に低減するためには、１１５０℃以上の高温の熱処理が必要とされる。ところが、このような高温の熱処理を実施すると、半導体基板１Ｓに反りの増加や割れの発生が生じるため、高温の熱処理を実施することができない。このため、イオン注入した導電型不純物を活性化させるための熱処理の温度を１１００℃以下に限定すると、イオン注入によって生じた結晶欠陥が、この熱処理では充分に回復しないため、結果として、コンタクト抵抗の充分な低減効果を得ることができなくなる。
【００８９】
これに対し、本実施の形態１では、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲの形成にイオン注入法を使用せず、以下に示す形成方法を採用している。すなわち、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲの形成においては、電子供給層ＥＳの所定の表面領域と直接接触するように反応膜ＲＦ１を形成した後、４００℃以上６５０℃以下の温度で加熱処理を実施する。この加熱処理により、電子供給層ＥＳと反応膜ＲＦ１の間で界面反応が生じ、電子供給層ＥＳの表面領域近傍の窒素の一部が反応膜ＲＦ１中に拡散する。この結果、例えば、電子供給層ＥＳの表面領域近傍には、１×１０１９ｃｍ−３以上の多量の窒素空孔が形成される。この窒素空孔は、ＩＩＩ族窒化物半導体中ではドナー型欠陥として機能することから、これによって、電子供給層ＥＳの表面領域近傍に多量の窒素空孔を含むソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが形成されるというものである。
【００９０】
つまり、本実施の形態１におけるドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲを形成する基本思想は、ｎ型不純物をイオン注入法によって導入することによりｎ型半導体領域を形成するのではなく、反応膜ＲＦ１との界面反応を利用して、意図的に多量の窒素空孔を形成することにより、ｎ型半導体領域を形成するというものである。これにより、本実施の形態１によれば、イオン注入法を使用することなく、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲを形成することができる。このため、本実施の形態１では、イオン注入法に基づく結晶欠陥の発生を抑制できる結果、結晶欠陥の回復に必要とされる１１５０℃以上の高温の熱処理を実施する必要がなくなる。このことは、本実施の形態１によれば、コンタクト抵抗を低減するために、１１５０℃以上の高温の熱処理を実施する必要がないことを意味する。さらには、本実施の形態１によれば、１１５０℃以上の高温の熱処理が必要ないことから、加熱処理に伴う半導体基板１Ｓの反りの増加や割れの発生を抑制できる。つまり、本実施の形態１では、シリコン基板上に窒化物半導体層をエピタキシャル成長する方法を積極的に使用することができ、これによって、半導体装置の製造コストも削減することができる。このように、本実施の形態１によれば、コンタクト抵抗の低減と製造コストの削減を両立させることができるのである。
【００９１】
さらに、本実施の形態１における半導体装置の製造方法では、以下に示す利点も得られる。例えば、反応膜ＲＦ１として金属シリサイド膜を使用した場合、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲには、多量の窒素空孔が形成されるとともに、反応膜ＲＦ１から拡散するシリコン（Ｓｉ）も導入される。ＩＩＩ族窒化物半導体領域の中で、シリコン（Ｓｉ）はｎ型不純物（ドナー）として機能することから、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲにおいては、窒素空孔およびシリコンによるドナー密度が高くなる。この結果、上述したコンタクト抵抗の低減効果およびアクセス抵抗の低減効果を、さらに向上させることができる。
【００９２】
以上のことから、本実施の形態１によれば、アクセス抵抗およびコンタクト抵抗をともに低減することができるため、結果として、アクセス抵抗とコンタクト抵抗とチャネル抵抗で構成されるオン抵抗の低減も図ることができることがわかる。
【００９３】
なお、本実施の形態１における半導体装置の製造方法では、例えば、図１０に示すように、ゲート電極ＧＥの両側の側壁に形成されたサイドウォールスペーサＳＷに自己整合して、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲが形成される。したがって、本実施の形態１における電界効果トランジスタでは、ゲート電極ＧＥとドレイン電極ＤＥとの間のドリフト領域の長さを、サイドウォールスペーサＳＷの厚さで制御することができる。このため、本実施の形態１によれば、例えば、０．４μｍ以下の微細なドリフト領域も容易に形成することができることから、例えば、１２０Ｖ以下の低い耐圧を有する電界効果トランジスタを容易に製造することができる。
【００９４】
本実施の形態１における電界効果トランジスタによれば、例えば、耐圧が１００Ｖの電界効果トランジスタにおいて、ゲートリーク電流が２ｎＡ／ｍｍ、ドレインリーク電流が３ｎＡ／ｍｍ、オン抵抗が１．８Ωｍｍという性能を実現することができた。
【００９５】
（実施の形態２）
本実施の形態２における電界効果トランジスタでは、ゲート電極ＧＥと電子供給層ＥＳとの間にｐ型窒化物半導体層を形成する例について説明する。
【００９６】
＜実施の形態２における半導体装置の構成＞
本実施の形態２における半導体装置の構成について、図面を参照しながら説明する。図１３は、本実施の形態２における電界効果トランジスタの構成を示す断面図である。本実施の形態２における電界効果トランジスタは、前記実施の形態１における電界効果トランジスタとほぼ同様の構成をしているため、相違点を中心に説明することにする。
【００９７】
本実施の形態２における電界効果トランジスタでは、図１３に示すように、ゲート電極ＧＥと電子供給層ＥＳとの間に、例えば、ｐ型窒化物半導体層からなるｐ型キャップ層ＣＡＰが形成されている点が、前記実施の形態１と相違する。このｐ型キャップ層ＣＡＰは、例えば、ゲート電極ＧＥの直下領域にだけ存在するように形成される。
【００９８】
＜実施の形態２における半導体装置の製造方法＞
本実施の形態２における電界効果トランジスタは、上記のように構成されており、以下に、その製造方法について簡単に説明する（図１３参照）。本実施の形態２における電界効果トランジスタの製造方法は、前記実施の形態１における電界効果トランジスタの製造方法とほぼ同様である。
【００９９】
まず、例えば、ＭＯＣＶＤ法を使用することにより、シリコン（Ｓｉ）からなる半導体基板１Ｓ上に、ＡｌＮ層からなるバッファ層ＢＵＦ、ＧａＮ層からなるチャネル層ＣＨ、ＡｌＧａＮ層からなる電子供給層ＥＳを形成した後、電子供給層ＥＳ上に、例えば、マグネシウム（Ｍｇ）を添加したｐ型窒化物半導体層からなるｐ型キャップ層ＣＡＰをＧａ面モードで、順次、エピタキシャル成長する。
【０１００】
次に、ｐ型キャップ層ＣＡＰの表面上に、例えば、スパッタリング法を使用することにより、例えば、ニッケル（Ｎｉ）膜やプラチナ（Ｐｔ）膜を形成する。その後、パターニングしたレジスト膜をマスクにして、例えば、反応性イオンエッチングに代表されるドライエッチングにより、ゲート電極ＧＥを形成する。
【０１０１】
続いて、ゲート電極ＧＥをマスクにして、例えば、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）を使用したドライエッチングにより、ｐ型キャップ層ＣＡＰを選択的に除去する。これにより、ゲート電極ＧＥの直下領域にだけｐ型キャップ層ＣＡＰが残存することになる。すなわち、ゲート電極ＧＥと電子供給層ＥＳに挟まれるようにｐ型キャップ層ＣＡＰが形成される。
【０１０２】
その後、ゲート電極ＧＥを覆う電子供給層ＥＳ上に、例えば、プラズマＣＶＤ法を使用することにより、例えば、窒化シリコン膜からなる絶縁膜を形成し、この絶縁膜に対して、異方性エッチングを実施することにより、ゲート電極ＧＥの両側の側壁にサイドウォールスペーサＳＷを形成する。その後の工程は、前記実施の形態１と同様の工程を経ることにより、最終的に、本実施の形態２における電界効果トランジスタを製造することができる。
【０１０３】
＜実施の形態２における効果＞
本実施の形態２においても、前記実施の形態１と同様の効果を得ることができる。本実施の形態２における電界効果トランジスタと、前記実施の形態１における電界効果トランジスタとを比較すると、高濃度キャリア領域であるドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲの構成および製造方法がまったく同様であることがわかる。したがって、本実施の形態２においても、前記実施の形態１と同様に、関連技術における電界効果トランジスタに比べて、ゲートリーク電流とドレインリーク電流をともに低減できるとともに、アクセス抵抗およびコンタクト抵抗を含むオン抵抗を低減できる効果が得られる。
【０１０４】
加えて、本実施の形態２における電界効果トランジスタでは、前記実施の形態１における電界効果トランジスタに比べて、さらにゲートリーク電流を低減することができる。前記実施の形態１における電界効果トランジスタでは、ゲート電極ＧＥと電子供給層ＥＳが直接接触しているため、ゲート電極ＧＥを構成する金属材料と電子供給層ＥＳとの間のショットキー障壁がゲートリーク電流を決定するポテンシャル障壁である。例えば、前記実施の形態１のように、ゲート電極ＧＥにプラチナ（Ｐｔ）膜を使用した場合、ポテンシャル障壁の高さは、１．０ｅＶ程度である。
【０１０５】
これに対し、本実施の形態２における電界効果トランジスタでは、ゲート電極ＧＥと電子供給層ＥＳとの間にｐ型キャップ層ＣＡＰからなる障壁層を配置している。これにより、本実施の形態２において、ゲートリーク電流を決定するポテンシャル障壁は、ＧａＮで形成したｐｎ接合の拡散電位とほぼ同じ３．４ｅＶまで高まる。この結果、本実施の形態２における電界効果トランジスタによれば、前記実施の形態１における電界効果トランジスタに対して、大幅にゲートリーク電流を低減することができる。
【０１０６】
また、本実施の形態２における電界効果トランジスタでは、電子供給層ＥＳのＡｌ組成と層厚、および、ｐ型キャップ層ＣＡＰに添加するｐ型不純物（ｐ型ドーパント）の量を適切に制御することにより、ノーマリオフ（エンハンスメント）型の電界効果トランジスタを製造することもできる。
【０１０７】
つまり、本実施の形態２における電界効果トランジスタでは、ｐ型キャップ層ＣＡＰがゲート電極ＧＥの下に形成されているため、閾値電圧を正、つまりノーマリオフ型デバイスにすることができる。
【０１０８】
例えば、窒化物半導体をチャネル層ＣＨおよび電子供給層ＥＳに用いた場合、チャネル層ＣＨと電子供給層ＥＳとの間の伝導帯オフセットによる井戸型ポテンシャルに加え、窒化物半導体を用いたことによるピエゾ分極と自発分極とにより、井戸型ポテンシャルの底が押し下げられる。この結果、ｐ型キャップ層ＣＡＰがない場合、ゲート電極ＧＥに電圧を印加しなくとも、チャネル層ＣＨの電子供給層ＥＳとの界面近傍に２次元電子ガスＤＥＧが発生する。この結果、ノーマリオン型デバイスになってしまう。
【０１０９】
一方、ｐ型キャップ層ＣＡＰがゲート電極ＧＥの直下領域に形成されている本実施の形態２における電界効果トランジスタの場合、ｐ型キャップ層ＣＡＰのアクセプタのイオン化による負電荷により、電子供給層ＥＳの伝導帯が引き上げられる。その結果、熱平衡状態において、２次元電子ガスＤＥＧがチャネル層ＣＨに形成されないようにすることができる。このようにして、本実施の形態２における電界効果トランジスタでは、ノーマリオフ型デバイスを実現することができる。
【０１１０】
なお、本実施の形態２における電界効果トランジスタによれば、例えば、耐圧が１００Ｖの電界効果トランジスタにおいて、ゲートリーク電流が０．１ｎＡ／ｍｍ、ドレインリーク電流が３ｎＡ／ｍｍ、オン抵抗が１．８Ωｍｍという性能を実現することができた。
【０１１１】
（実施の形態３）
本実施の形態３における電界効果トランジスタでは、ゲート電極ＧＥと電子供給層ＥＳとの間にゲート絶縁膜ＧＯＸを形成する例について説明する。
【０１１２】
＜実施の形態３における半導体装置の構成＞
本実施の形態３における半導体装置の構成について、図面を参照しながら説明する。図１４は、本実施の形態３における電界効果トランジスタの構成を示す断面図である。本実施の形態３における電界効果トランジスタは、前記実施の形態１における電界効果トランジスタとほぼ同様の構成をしているため、相違点を中心に説明することにする。
【０１１３】
本実施の形態３における電界効果トランジスタでは、図１４に示すように、ゲート電極ＧＥと電子供給層ＥＳとの間に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている点が、前記実施の形態１と相違する。このゲート絶縁膜ＧＯＸは、例えば、ゲート電極ＧＥの直下領域にだけ存在するように形成される。
【０１１４】
＜実施の形態３における半導体装置の製造方法＞
本実施の形態３における電界効果トランジスタは、上記のように構成されており、以下に、その製造方法について簡単に説明する（図１４参照）。本実施の形態３における電界効果トランジスタの製造方法は、前記実施の形態１における電界効果トランジスタの製造方法とほぼ同様である。
【０１１５】
まず、例えば、ＭＯＣＶＤ法を使用することにより、シリコン（Ｓｉ）からなる半導体基板１Ｓ上に、ＡｌＮ層からなるバッファ層ＢＵＦ、ＧａＮ層からなるチャネル層ＣＨ、ＡｌＧａＮ層からなる電子供給層ＥＳをＧａ面モードで順次エピタキシャル成長した後、電子供給層ＥＳ上に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを、例えば、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）を使用して形成する。
【０１１６】
次に、ゲート絶縁膜ＧＯＸの表面上に、例えば、スパッタリング法を使用することにより、例えば、ニッケル（Ｎｉ）膜やプラチナ（Ｐｔ）膜を形成する。その後、パターニングしたレジスト膜をマスクにして、例えば、反応性イオンエッチングに代表されるドライエッチングにより、ゲート電極ＧＥを形成する。
【０１１７】
続いて、ゲート電極ＧＥをマスクにして、例えば、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）を使用したドライエッチングにより、ゲート絶縁膜ＧＯＸを選択的に除去する。これにより、ゲート電極ＧＥの直下領域にだけゲート絶縁膜ＧＯＸが残存することになる。すなわち、ゲート電極ＧＥと電子供給層ＥＳに挟まれるようにゲート絶縁膜ＧＯＸが形成される。
【０１１８】
その後、ゲート電極ＧＥを覆う電子供給層ＥＳ上に、例えば、プラズマＣＶＤ法を使用することにより、例えば、窒化シリコン膜からなる絶縁膜を形成し、この絶縁膜に対して、異方性エッチングを実施することにより、ゲート電極ＧＥの両側の側壁にサイドウォールスペーサＳＷを形成する。その後の工程は、前記実施の形態１と同様の工程を経ることにより、最終的に、本実施の形態３における電界効果トランジスタを製造することができる。
【０１１９】
＜実施の形態３における効果＞
本実施の形態３においても、前記実施の形態１と同様の効果を得ることができる。本実施の形態３における電界効果トランジスタと、前記実施の形態１における電界効果トランジスタとを比較すると、高濃度キャリア領域であるドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲの構成および製造方法がまったく同様であることがわかる。したがって、本実施の形態３においても、前記実施の形態１と同様に、関連技術における電界効果トランジスタに比べて、ゲートリーク電流とドレインリーク電流をともに低減できるとともに、アクセス抵抗およびコンタクト抵抗を含むオン抵抗を低減できる効果が得られる。
【０１２０】
加えて、本実施の形態３における電界効果トランジスタでは、前記実施の形態１における電界効果トランジスタに比べて、さらにゲートリーク電流を低減することができる。前記実施の形態１における電界効果トランジスタでは、ゲート電極ＧＥと電子供給層ＥＳが直接接触しているため、ゲート電極ＧＥを構成する金属材料と電子供給層ＥＳとの間のショットキー障壁がゲートリーク電流を決定するポテンシャル障壁である。例えば、前記実施の形態１のように、ゲート電極ＧＥにプラチナ（Ｐｔ）膜を使用した場合、ポテンシャル障壁の高さは、１．０ｅＶ程度である。
【０１２１】
これに対し、本実施の形態３における電界効果トランジスタでは、ゲート電極ＧＥと電子供給層ＥＳとの間に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを配置している。これにより、本実施の形態３において、ゲートリーク電流を決定するポテンシャル障壁は、酸化シリコンとＧａＮの伝導帯バンド不連続量（ΔＥｃ）とほぼ同じ２．５ｅＶまで高まる。この結果、本実施の形態３における電界効果トランジスタによれば、前記実施の形態１における電界効果トランジスタに対して、大幅にゲートリーク電流を低減することができる。
【０１２２】
なお、本実施の形態３における電界効果トランジスタによれば、例えば、耐圧が１００Ｖの電界効果トランジスタにおいて、ゲートリーク電流が０．８ｎＡ／ｍｍ、ドレインリーク電流が３ｎＡ／ｍｍ、オン抵抗が１．８Ωｍｍという性能を実現することができた。
【０１２３】
（実施の形態４）
前記実施の形態１〜３では、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲが、ゲート電極ＧＥの両側の側壁に形成されたサイドウォールスペーサＳＷに自己整合して形成される例について説明した。本実施の形態４では、ドレインコンタクト用ｎ型半導体領域ＤＮＲおよびソースコンタクト用ｎ型半導体領域ＳＮＲを自己整合させずに形成する例について説明する。
【０１２４】
＜実施の形態４における半導体装置の構成＞
本実施の形態４における半導体装置の構成について、図面を参照しながら説明する。図１５は、本実施の形態４における電界効果トランジスタの構成を示す断面図である。図１５に示すように、本実施の形態４における電界効果トランジスタは、例えば、シリコン（Ｓｉ）からなる半導体基板１Ｓ上に、格子緩和を目的としたＩＩＩ族窒化物半導体層からなるバッファ層ＢＵＦが形成され、このバッファ層ＢＵＦ上に、例えば、ＧａＮ層からなるチャネル層ＣＨが形成されている。そして、チャネル層ＣＨ上には、例えば、ＡｌＧａＮ層からなる電子供給層ＥＳが形成され、この電子供給層ＥＳの表面上に、例えば、ＧａＮ層からなるキャップ層ＣＦが形成されている。これらのバッファ層ＢＵＦ、チャネル層ＣＨ、電子供給層ＥＳ、キャップ層ＣＦは、表面がＧａ面（Ｇａ面モード）となるように積層されている。このとき、キャップ層ＣＦは、例えば、電子供給層ＥＳに含まれるアルミニウムが酸化されることによる電界効果トランジスタの性能低下を抑制するために設けられている。すなわち、キャップ層ＣＦは、電子供給層ＥＳの表面が酸化されないように形成されている。
【０１２５】
続いて、キャップ層ＣＦ上には、ソース電極ＳＥとドレイン電極ＤＥが対向して配置され、チャネル層ＣＨと電子供給層ＥＳとのヘテロ接合界面に生じる分極電荷などの作用によって生じる２次元電子ガスＤＥＧと電気的に接続されている。
【０１２６】
ソース電極ＳＥとドレイン電極ＤＥで挟まれた電子供給層ＥＳの所定領域上には、ゲート電極ＧＥが形成されている。そして、キャップ層ＣＦ上の領域のうち、ソース電極ＳＥ、ドレイン電極ＤＥ、および、ゲート電極ＧＥが形成されている以外の領域は、保護絶縁膜ＰＩＦで覆われており、ゲート電極ＧＥの一部分は、保護絶縁膜ＰＩＦ上にも形成されている。
【０１２７】
さらに、ソース電極ＳＥおよびドレイン電極ＤＥが形成される下層のキャップ層ＣＦから電子供給層ＥＳにわたって、それぞれ、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが形成されている。
【０１２８】
このソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲとの間の距離（第１距離）が、ソース電極ＳＥとドレイン電極ＤＥとの間の距離（第２距離）よりも小さくなるように形成される。そして、ソース電極ＳＥとソースコンタクト用ｎ型半導体領域ＳＮＲは、直接接触し、ドレイン電極ＤＥとドレインコンタクト用ｎ型半導体領域ＤＮＲは、直接接触するように構成される。さらに、ソースコンタクト用ｎ型半導体領域ＳＮＲの深さ、および、ドレインコンタクト用ｎ型半導体領域ＤＮＲの深さが、ともに、チャネル層ＣＨと電子供給層ＥＳとのヘテロ接合界面よりも浅くなるように、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが形成される。
【０１２９】
特に、本実施の形態４における電界効果トランジスタでは、ドレインコンタクト用ｎ型半導体領域ＤＮＲとゲート電極ＧＥとの間の距離ＬＤと、ソースコンタクト用ｎ型半導体領域ＳＮＲとゲート電極ＧＥとの間の距離ＬＳは、異なっている。具体的には、距離ＬＤが距離ＬＳよりも大きくなっている（ＬＤ＞ＬＳ）。言い換えれば、距離ＬＳは、距離ＬＤよりも小さくなっている。
【０１３０】
ソース電極ＳＥと直接接触するソースコンタクト用ｎ型半導体領域ＳＮＲには、例えば、１×１０１９ｃｍ−３以上の窒素空孔が含まれている。このとき、窒素空孔は、ドナー型欠陥として機能することから、ソースコンタクト用ｎ型半導体領域ＳＮＲは、ｎ型半導体領域として機能することになる。同様に、ドレイン電極ＤＥと直接接触するドレインコンタクト用ｎ型半導体領域ＤＮＲにも、例えば、１×１０１９ｃｍ−３以上の窒素空孔が含まれている。したがって、ドレインコンタクト用ｎ型半導体領域ＤＮＲも、ｎ型半導体領域として機能することになる。
【０１３１】
なお、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲには、ｎ型不純物として機能するシリコン（Ｓｉ）が含まれている場合がある。この場合は、ドナー型欠陥として機能する窒素空孔と、ドナー（ｎ型不純物）として機能するシリコン（Ｓｉ）の両方によって、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲは、ｎ型半導体領域として機能することになる。
【０１３２】
また、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲには、本実施の形態４における半導体装置の製造方法に起因して、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、Ｚｒ（ジルコニウム）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）のいずれかの元素が含まれている。
【０１３３】
＜実施の形態４における半導体装置の製造方法＞
本実施の形態４における半導体装置は、上記にように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【０１３４】
まず、図１６に示すように、例えば、ＭＯＣＶＤ法を使用することにより、シリコン（Ｓｉ）からなる半導体基板１Ｓ上に、ＡｌＮ層からなるバッファ層ＢＵＦ、ＧａＮ層からなるチャネル層ＣＨ、ＡｌＧａＮ層からなる電子供給層ＥＳを形成した後、電子供給層ＥＳ上に、例えば、ＧａＮ層からなるキャップ層ＣＦをＧａ面モードで、順次、エピタキシャル成長する。
【０１３５】
次に、図１７に示すように、フォトリソグラフィ技術を使用することにより、パターニングしたレジスト膜をキャップ層ＣＦ上に形成した後、例えば、真空蒸着法を使用することにより、パターニングしたレジスト膜を覆うように、チタン（Ｔｉ）膜を形成する。そして、リフトオフ法を使用することにより、不要なチタン（Ｔｉ）膜を除去して、パターニングされた反応膜ＲＦ１を形成する。この反応膜ＲＦ１は、チタン（Ｔｉ）の他、タンタル（Ｔａ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、Ｚｒ（ジルコニウム）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）のいずれかの元素を含む金属膜や金属シリサイド膜を使用することができる。
【０１３６】
続いて、図１８に示すように、例えば、窒素雰囲気中で、温度が４００℃〜６５０℃で、加熱時間が２０分の加熱処理を実施した後、例えば、フッ酸で反応膜ＲＦ１を除去する。これにより、例えば、反応膜ＲＦ１が形成されていたキャップ層ＣＦとその下層に形成されている電子供給層ＥＳにわたって、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが形成される。
【０１３７】
具体的には、上述した加熱処理により、電子供給層ＥＳと反応膜ＲＦ１の間で界面反応が生じ、キャップ層ＣＦおよび電子供給層ＥＳに含まれる窒素の一部が反応膜ＲＦ１中に拡散する。この結果、例えば、キャップ層ＣＦおよび電子供給層ＥＳには、１×１０１９ｃｍ−３以上の多量の窒素空孔が形成される。この窒素空孔は、ＩＩＩ族窒化物半導体中ではドナー型欠陥として機能することから、これによって、キャップ層ＣＦおよび電子供給層ＥＳの内部領域に多量の窒素空孔を含むソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが形成される。
【０１３８】
次に、図１９に示すように、フォトリソグラフィ技術を使用することにより、パターニングしたレジスト膜をキャップ層ＣＦ、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲ上に形成した後、例えば、真空蒸着法を使用することにより、パターニングしたレジスト膜を覆うように、チタン（Ｔｉ）膜とアルミニウム（Ａｌ）膜からなる積層膜を形成する。そして、リフトオフ法を使用することにより、不要な積層膜を除去して、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。
【０１３９】
そして、図２０に示すように、例えば、プラズマＣＶＤ法を使用して、窒化シリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜からなる保護絶縁膜ＰＩＦを形成する。
【０１４０】
続いて、図２１に示すように、フォトリソグラフィ技術を使用することにより、パターニングしたレジスト膜を保護絶縁膜ＰＩＦ、ソース電極ＳＥおよびドレイン電極ＤＥ上に形成した後、例えば、真空蒸着法を使用することにより、パターニングしたレジスト膜を覆うように、ニッケル（Ｎｉ）膜と金（Ａｕ）膜からなる積層膜を形成する。そして、リフトオフ法を使用することにより、不要な積層膜を除去して、ゲート電極ＧＥを形成する。以上のようにして、本実施の形態４における電界効果トランジスタを製造することができる。
【０１４１】
＜実施の形態４における効果＞
本実施の形態４においても、前記実施の形態１と同様の効果を得ることができる。これは、本実施の形態４における電界効果トランジスタにおいても、前記実施の形態１における電界効果トランジスタと同様に、（１）高濃度キャリア領域であるソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲの形成にイオン注入法を使用していないことに起因する。さらには、（２）加熱処理の温度が４００℃〜６５０℃と低く、ＧａＮ層に対するショットキー障壁の高さの高い金属を使用できること、（３）ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが、電子供給層ＥＳとチャネル層ＣＨとのヘテロ接合界面よりも浅く形成されていることにも起因する。また、（４）ソースコンタクト用ｎ型半導体領域ＳＮＲとドレインコンタクト用ｎ型半導体領域ＤＮＲとの間の距離（第１距離）が、ソース電極ＳＥとドレイン電極ＤＥとの間の距離（第２距離）よりも小さいこと、（５）ソース電極ＳＥとソースコンタクト用ｎ型半導体領域ＳＮＲは、直接接触し、ドレイン電極ＤＥとドレインコンタクト用ｎ型半導体領域ＤＮＲは、直接接触していることにも起因する。
【０１４２】
したがって、本実施の形態４においても、前記実施の形態１と同様に、関連技術における電界効果トランジスタに比べて、ゲートリーク電流とドレインリーク電流をともに低減できるとともに、アクセス抵抗およびコンタクト抵抗を含むオン抵抗を低減できる効果が得られる。
【０１４３】
加えて、本実施の形態４における電界効果トランジスタは、前記実施の形態１〜３における電界効果トランジスタとは異なり、高い耐圧、例えば、６００Ｖ以上の耐圧を有する電界効果トランジスタを提供することに適した構成となっている。
【０１４４】
その理由は、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲが、ゲート電極ＧＥに対して自己整合的に形成されていないため、ソース電極ＳＥとゲート電極ＧＥとの間の距離ＬＳを変えずに、ゲート電極ＧＥとドレイン電極ＤＥとの間の距離ＬＤを大きくすることが容易であることによる。
【０１４５】
例えば、前記実施の形態１〜３に係る構成では、ソースコンタクト用ｎ型半導体領域ＳＮＲおよびドレインコンタクト用ｎ型半導体領域ＤＮＲを自己整合プロセスで形成しているため、距離ＬＳと距離ＬＤが同じになるという制約がある。このことから、電界効果トランジスタの耐圧を高めるために、ドリフト領域に相当する距離ＬＤを大きくすると、同時に、距離ＬＳも大きくなってしまう。このことは、ソース電極ＳＥとゲート電極ＧＥとの間のアクセス抵抗が増加することを意味し、これによって、オン抵抗の増加が生じてしまう。
【０１４６】
これに対し、本実施の形態４に係る構成では、自己整合プロセスを使用していないため、距離ＬＳを変えずに、距離ＬＤを大きくすることができる。したがって、本実施の形態４における電界効果トランジスタによれば、ソース電極ＳＥとゲート電極ＧＥとの間のアクセス抵抗を増加させることなく、電界効果トランジスタの耐圧を高めることができる。
【０１４７】
本実施の形態４における電界効果トランジスタによれば、例えば、耐圧が７５０Ｖの電界効果トランジスタにおいて、ゲートリーク電流が２ｎＡ／ｍｍ、ドレインリーク電流が３ｎＡ／ｍｍ、オン抵抗が４Ωｍｍという性能を実現することができた。
【０１４８】
なお、本実施の形態４における電界効果トランジスタでは、ゲート電極ＧＥがキャップ層ＣＦに直接接触している例について説明したが、これに限らず、例えば、前記実施の形態２を類推適用して、ゲート電極ＧＥとキャップ層ＣＦの間にｐ型キャップ層ＣＡＰを配置する構成や、前記実施の形態３を類推適用して、ゲート電極ＧＥとキャップ層ＣＦの間にゲート絶縁膜ＧＯＸを配置する構成を採用することもできる。
【０１４９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１５０】
例えば、半導体基板１Ｓには、本明細書で挙げたシリコン（Ｓｉ）の他に、サファイア、ＳｉＣ、ＧａＮ、ＡｌＮ、ダイヤモンドや、これらを貼り合せた構造体を使用することもできる。
【０１５１】
バッファ層ＢＵＦには、ＡｌＮ層の他に、ＧａＮ層、ＡｌＧａＮ層や、これらを積み重ねた積層体など、半導体基板１Ｓ上にＩＩＩ族窒化物半導体結晶をエピタキシャル成長するのに適している層を使用することができる。
【０１５２】
チャネル層ＣＨには、ＧａＮ層の他に、ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層、ＡｌＩｎＧａＮ層や、これらを積み重ねた積層体などを使用することができるが、特に、高い移動度の２次元電子ガスＤＥＧを利用できるＧａＮ層、あるいは、ＩｎＧａＮ層を使用することが望ましい。
【０１５３】
電子供給層ＥＳには、ＡｌＧａＮ層の他に、ＩｎＡｌＮ層、ＡｌＩｎＧａＮ層などを使用することができる。この場合、チャネル層ＣＨを構成する材料に対して、バンドギャップが大きくなるように電子供給層ＥＳの組成比を調整することにより、チャネル層ＣＨと電子供給層ＥＳとのヘテロ接合界面近傍に移動度の高い２次元電子ガスＤＥＧが生成され、この２次元電子ガスＤＥＧを電界効果トランジスタの電流輸送を担うキャリア（電子ｈ）として利用することができる。
【０１５４】
ソース電極ＳＥ、あるいは、ドレイン電極ＤＥには、チタン膜とアルミニウム膜の積層膜だけでなく、Ｔｉ膜、ＴｉＮ膜、ＴｉＳｉ膜、Ａｌ膜、ＡｌＳｉ膜、Ｗ膜、ＷＳｉ膜、Ｎｉ膜、ＮｉＳｉ膜、ポリシリコン膜や、これらの積層膜を使用することができる。
【０１５５】
ゲート電極ＧＥには、プラチナ膜の他に、Ｎｉ膜、ＮｉＳｉ膜、Ａｕ膜、Ｗ膜、ＷＳｉ膜、ＴｉＮ膜、ＴｉＳｉ膜、Ａｌ膜、ＡｌＳｉ膜、ポリシリコン膜や、これらの積層膜を使用することができる。
【０１５６】
サイドウォールスペーサＳＷには、窒化シリコン膜の他に、酸化シリコン膜、酸窒化シリコン膜、ＡｌＮ膜、ダイヤモンド、ポリイミド膜や、これらの積層膜など、半導体表面の表面保護膜として利用されている膜を幅広く利用することができる。
【０１５７】
ゲート絶縁膜ＧＯＸには、酸化シリコン膜の他に、ＳｉＯＮ膜、酸化アルミニウム膜、ＡｌＮ膜、酸化ジルコニウム膜、酸化ハフニウム膜や、これらの積層膜を使用することができる。
【０１５８】
実施の形態は、以下に示す態様を含む。
【０１５９】
（付記１）
（ａ）第１窒化物半導体層からなるチャネル層を形成する工程と、
（ｂ）前記チャネル層上に第２窒化物半導体層からなる電子供給層を形成する工程と、
（ｃ）前記電子供給層上に反応膜を形成し、前記反応膜をパターニングする工程と、
（ｄ）前記（ｃ）工程後、加熱処理を実施する工程と、
（ｅ）前記（ｄ）工程後、前記反応膜を除去する工程と、
（ｆ）前記（ｅ）工程後、前記電子供給層上に、互いに離間したソース電極およびドレイン電極を形成する工程と、
（ｇ）前記（ｆ）工程後、前記電子供給層上のうち、前記ソース電極および前記ドレイン電極で挟まれる領域上にゲート電極を形成する工程と、
を備える、半導体装置の製造方法。
【０１６０】
（付記２）
付記１に記載の半導体装置の製造方法において、
前記（ｄ）工程後、前記電子供給層の表面領域内に、互いに離間したソースコンタクト用ｎ型半導体領域、および、前記ドレインコンタクト用ｎ型半導体領域が形成される、半導体装置の製造方法。
【０１６１】
（付記３）
付記２に記載の半導体装置の製造方法において、
前記ソースコンタクト用ｎ型半導体領域の深さ、および、前記ドレインコンタクト用ｎ型半導体領域の深さは、前記電子供給層と前記チャネル層の間の界面よりも浅く形成される、半導体装置の製造方法。
【０１６２】
（付記４）
付記３に記載の半導体装置の製造方法において、
前記（ｆ）工程は、前記ソースコンタクト用ｎ型半導体領域と前記ドレインコンタクト用ｎ型半導体領域との間の第１距離よりも、前記ソース電極と前記ドレイン電極との間の第２距離が大きくなるように、前記ソース電極、および、前記ドレイン電極を形成し、
前記（ｆ）工程で形成される前記ソース電極は、前記ソースコンタクト用ｎ型半導体領域と直接接触し、前記（ｆ）工程で形成される前記ドレイン電極は、前記ドレインコンタクト用ｎ型半導体領域と直接接触する、半導体装置の製造方法。
【０１６３】
（付記５）
付記１に記載の半導体装置の製造方法において、
前記（ｄ）工程は、４００℃以上６５０℃以下の温度で前記加熱処理を実施する、半導体装置の製造方法。
【０１６４】
（付記６）
付記１に記載の半導体装置の製造方法において、
前記（ｃ）工程で形成する前記反応膜は、金属膜、あるいは、金属シリサイド膜である、半導体装置の製造方法。
【０１６５】
（付記７）
付記６に記載の半導体装置の製造方法において、
前記金属膜、あるいは、前記金属シリサイド膜には、チタン、タンタル、モリブデン、バナジウム、ニオブ、クロム、ジルコニウム、ハフニウム、アルミニウムのいずれかの元素が含まれている、半導体装置の製造方法。
【符号の説明】
【０１６６】
１Ｓ  半導体基板
１０１  ソース領域
１０２  ドレイン領域
１０３  熱拡散領域
１０４  熱拡散領域
ＢＵＦ  バッファ層
ＣＡＰ  ｐ型キャップ層
ＣＦ  キャップ層
ＣＨ  チャネル層
ＤＥ  ドレイン電極
ＤＥＧ  ２次元電子ガス
ＤＮＲ  ドレインコンタクト用ｎ型半導体領域
ＥＳ  電子供給層
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＩＦ１  絶縁膜
Ｌ１  距離
Ｌ２  距離
ＬＤ  距離
ＬＳ  距離
ＰＩＦ  保護絶縁膜
ＲＦ１  反応膜
ＳＥ  ソース電極
ＳＮＲ  ソースコンタクト用ｎ型半導体領域
ＳＷ  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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