(57)【要約】      （修正有）【課題】データの読み出しの信頼性向上を図った不揮発性半導体記憶装置を提供する。【解決手段】半導体記憶装置は複数のビット線とワード線と、複数のメモリセルを備えるメモリセルアレイと、ワード線を制御するワード線制御回路と、前記ビット線を介してメモリセルに書込み電圧を与えるカラムデコーダと、制御電圧生成回路とを備える。半導体記憶装置は、所定の閾値電圧まで書き込みが行われたメモリセルを、同一ワード線内で所定の数以上を有するワード線に電圧を印加し、消去電圧をウェルから印加する。【選択図】図４
2014154191.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線とワード線と、複数のメモリセルを備えるメモリセルアレイと、
ワード線を制御するワード線制御回路と、
前記ビット線を介してメモリセルに書込み電圧を与えるカラムデコーダと、
制御電圧生成回路と、
を備え、
所定の閾値電圧まで書き込みが行われたメモリセルを、同一前記ワード線内で所定の数
以上有する前記ビット線から所定の電圧を印加し、消去電圧をウェルから印加する半導体
記憶装置。
【請求項２】
前記メモリセルアレイは、ある閾値電圧分布まで書き込みが行われたメモリセルを所定
の閾値電圧分布まで書き込みが行われた前記ワード線についてデータを記憶するフラグ領
域を有し、フラグ領域のデータに基づいて消去動作を行う請求項１に記載の半導体記憶装
置。
【請求項３】
前記メモリセルアレイは第２のフラグ領域を有し、前記メモリセルは４値のデータを記
憶し、前記第２フラグ領域のデータに基づいて消去動作を行う請求項１に記載の半導体記
憶装置。
【請求項４】
前記メモリセルアレイは、書き込み時に要した電圧印加回数を有する前記メモリセルが
所定の数以上有するワード線について記憶するフラグ領域を有し、フラグ領域のデータに
応じて消去動作を行う請求項１に記載の半導体記憶装置。
【請求項５】
選択する前記ワード線は所定の閾値電圧分布まで書き込みが行われた前記メモリセルを
同一前記ワード線内で過半数を有する請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、記憶容量を大きくするため
の技術として、メモリセルの閾値電圧を細分化し、メモリセルが複数ビットデータ（多値
データ）を記憶可能とする多値記憶方式が用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−３０１６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、データの読み出しの信頼性向上を図った不揮発性半
導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は複数のビット線とワード線、複数のメモリセルを備えるメ
モリセルアレイ、ワード線を制御するワード線制御回路、前記ビット線を介してメモリセ
ルに書込み電圧を与えるカラムデコーダ、制御電圧生成回路を備える。半導体記憶装置は
、所定の閾値電圧まで書き込みが行われたメモリセルを、同一ワード線内で所定の数以上
を有する前記ワード線に電圧を印加し、消去電圧をウェルから印加する。
【図面の簡単な説明】
【０００６】
【図１】実施形態１に係る半導体記憶装置の構成を示すブロック図。
【図２】実施形態１に係る半導体記憶装置のメモリセルアレイの一部を示す図。
【図３】実施形態１に係る半導体記憶装置のメモリセルの閾値電圧を示す図。
【図４】実施形態１に係るデータ消去時の半導体記憶装置の動作を示すフローチャート図。
【図５】実施形態１に係る半導体記憶装置の各ワード線のタイミング図。
【図６】実施形態１に係る半導体記憶装置のデータ消去時における電圧の印加回数と電圧のステップアップの関係を示した図。
【図７】実施形態１に係る半導体記憶装置の各ワード線のタイミング図。
【図８】実施形態２に係る半導体記憶装置の構成を示す図。
【図９】実施形態２に係る半導体記憶装置の動作を示すフローチャート図。
【図１０】実施形態３に係る半導体記憶装置の動作を示すフローチャート図。
【発明を実施するための形態】
【０００７】
（実施形態１）
実施形態１について図面を参照しながら説明する。この説明に際し、全図にわたり、共
通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定さ
れるものではない。
【０００８】
[構成]
図１は実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。本実施
形態に係る半導体記憶装置１００は、メモリセルアレイ１、ワード線制御回路２、センス
アンプ３、データラッチ回路４、カウンタ回路５、カラムデコーダ６、データ入出力バッ
ファ７、入出力制御回路８、制御信号発生回路９、アドレスデコーダ１０、制御電圧生成
回路１１を有する。
【０００９】
１．メモリセルアレイ
図２は実施形態１に係る半導体記憶装置１００のメモリセルアレイの一部を示す図であ
る。メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０
乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発
性のメモリセルＭＴが直列接続された複数のＮＡＮＤストリングを備えている。ＮＡＮＤ
ストリングの各々は、例えば６４個のメモリセルＭＴと、選択トランジスタＳＴ１、ＳＴ
２とを含んでいる。メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリ
セルＭＴの構造は、ｐ型半導体基板上にゲート絶縁膜を介して形成された浮遊ゲート（電
荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介して形成された制御ゲートとを含んだ
フローティング構造（ＦＧ）である。
【００１０】
メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線
ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続される。またメモリセル
ＭＴは、ウェル上に形成されたｎチャネルＭＯＳトランジスタである。なお、メモリセル
ＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その
数は限定されるものではない。
【００１１】
メモリセルＭＴは、隣接するもの同士でソース、ドレインを共有する。そして、選択ト
ランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。
直列接続されたメモリセルＭＴの一端は選択トランジスタＳＴ１を介してソース領域に接
続され、他端側は選択トランジスタＳＴ２を介してビット線ＢＬに接続される。
【００１２】
同一ワード線ＷＬ内にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ワード線Ｗ
Ｌ６３のいずれかに共通接続され、同一ワード線ＷＬ内にあるメモリセルＭＴの選択トラ
ンジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１
に共通接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ワード線ＷＬ６
３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ
１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ
１〜ＢＬ（ｎ＋１）に共通接続される。以下、ビット線ＢＬ１〜ＢＬ（ｎ＋１）について
も、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。
【００１３】
次に、メモリセルＭＴのデータ記憶状態について、図３を参照して説明する。図３は、
実施形態１に係る半導体記憶装置１００のメモリセルＭＴの閾値電圧を示す図である。
【００１４】
本実施形態において、メモリセルＭＴは多値データ、例えば４値のデータ（２ビット／
セル）を記憶するものとする。メモリセルＭＴのデータは上位ページと下位ページとから
構成される。
【００１５】
まず下位ページの書き込みが行われる。全てのメモリセルＭＴは、消去閾値電圧（Ｅ）
を示し、データ“１１”を記憶しているものとする。下位ページの書込みを行うと、メモ
リセルＭＴの閾値電圧（Ｅ） は、下位ページの値（“１”又は“０”）に応じて、２つ
の閾値電圧（Ｅ、ＬＭ）に分けられる。すなわち、下位ページの値が“１” の場合には
、消去閾値電圧（Ｅ）が維持される。一方、下位ページの値が“０”の場合には、メモリ
セルＭＴの閾値電圧は、所定量だけ上昇させて、閾値電圧（ＬＭ）とされる。
【００１６】
上位ページの書込みは、外部から入力される書込みデータと、メモリセルＭＴに既に書
き込まれている下位ページに基づいて行われる。
【００１７】
その結果、データ“１１”（消去閾値電圧（Ｅ））のメモリセルＭＴは、データ“１１
”をそのまま維持し、データ“１０”（閾値電圧（Ｂ））のメモリセルＭＴは、データ“
１０” をそのまま維持し、閾値電圧（Ｂ）を形成する。一方、上位ページデータの値が
“０”の場合には、メモリセルＭＴの閾値電圧を所定量だけ上昇させる。その結果、デー
タ“１１”（閾値電圧（Ｅ））のメモリセルＭＴは、閾値電圧（Ａ）のデータ“０１”に
変化し、データ“１０”（閾値電圧（Ｂ））のメモリセルＭＴは、閾値電圧（Ｃ） のデ
ータ“００”に変化する。
【００１８】
２．ワード線制御回路
図２に示すワード線制御回路２はロウデコーダとして、メモリセルアレイ１のワード線
ＷＬに接続され、各ワード線ＷＬ及びソース側のセレクトゲートＳＧＳの選択及び駆動を
行う。
【００１９】
３．センスアンプ
センスアンプ３は、ページサイズのデータを保持可能である。センスアンプ３は、ロー
ド動作のとき、例えばロード対象のメモリセルＭＴに接続された１ページ分のビット線Ｂ
Ｌに流れるセル電流を検知・増幅してデータをセンスし、このセンスしたデータをデータ
入出力バッファ７又はデータラッチ回路４に転送する。プログラム動作のとき、センスア
ンプ３は、１ページのデータ（ＥＣＣパリティも含む）をデータ入出力バッファ７から受
け取り、各ビットのデータに応じてビット線ＢＬに所望の電圧を転送する。
【００２０】
４．データラッチ回路
データラッチ回路４はセンスアンプ３及びカウンタ回路５と接続される。メモリセルア
レイ１からセンスアンプ３を介して送信されたデータを保存する。
【００２１】
５．カウンタ回路
カウンタ回路５はデータラッチ回路４及び制御信号発生回路９と接続させる。カウンタ
回路５はデータラッチ回路４に保存されたデータを読み込み、電圧閾値等の条件を満たし
たメモリセルＭＴの数を読み込む。カウンタ回路５により処理されたデータは制御信号発
生回路９に送信される。
【００２２】
６．カラムデコーダ
カラムデコーダ６はアドレスデコーダ１０から送信されたアドレスをデコードし、カラ
ム選択信号をセンスアンプ３に送信する。
【００２３】
また、制御電圧生成回路１１から生成された各種電圧をデコードし、各ビット線ＢＬに
電圧を印加する。
【００２４】
７．制御信号発生回路
制御信号発生回路９は、データに基づいて、各ワード線ＷＬを選択し、制御電圧生成回
路１１及びカラムデコーダ６に制御信号を送信する。受信した各回路は信号に基づいて動
作する。
【００２５】
８．入出力制御回路
入出力制御回路８は、外部から送信される各種コマンド、アドレス信号、及び書き込み
データを受信する。データ書き込み時において、書き込みデータは、入出力制御回路８か
らデータ入出力バッファ７を介してセンスアンプ３に送信される。データの読み出し時に
おいて、センスアンプ３に読み出されたデータは、データ入出力バッファ７を介して、入
出力制御回路８に送信される。
【００２６】
入出力制御回路８を介してデータ入出力バッファ７に送信されたアドレス信号は、アド
レスデコーダ１０に送信される。アドレスデコーダ１０によりデコードされた信号は、ワ
ード線制御回路２、及びカラムデコーダ６に送信される。
【００２７】
また、入出力制御回路８からデータ入出力バッファ７に送信されたコマンドは、制御信
号発生回路９に送信される。制御信号発生回路９には、外部からチップイネーブル信号／
ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチ
イネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が送信さ
れる。制御信号発生回路９は、動作モードに応じて送信される外部制御信号及びコマンド
に基づいて、データの書き込み動作及び消去動作のシーケンスを制御する制御信号、及び
データの読み出しを制御する制御信号を発生する。この制御信号は、制御電圧生成回路１
１及びアドレスデコーダ１０に送信される。
【００２８】
９．制御電圧生成回路
制御電圧生成回路１１は、制御信号発生回路９から送信される各種制御信号に応じて、
読み出し電圧、書き込み電圧、ベリファイ電圧、消去電圧をメモリセルアレイ１やセンス
アンプ３、カラムデコーダ６の各種動作時に必要な電圧を生成する。
【００２９】
１０．アドレスデコーダ
アドレスデコーダ１０御信号発生回路９からアドレス信号をデコードし、ワード線制御
回路２及びカラムデコーダ６にアドレス信号を送信する。
【００３０】
１１．データ入出力バッファ
データ入出力バッファ７はカウンタ回路５で送信されたデータを保存する。保存された
データはそれぞれ、制御信号発生回路９、アドレスデコーダ１０に転送される。ドレス信
号は、アドレスデコーダ１０に送信される。
【００３１】
（消去動作）
図４は、実施形態１に係るデータ消去時の半導体記憶装置１００の動作を示すフローチ
ャート図である。図５は実施形態１に係る半導体記憶装置１００の各ワード線ＷＬのタイ
ミング図である。図６は実施形態１に係る半導体記憶装置のデータ消去時における電圧の
印加回数と電圧のステップアップの関係を示した図である。
【００３２】
図４に示すように、データ消去時において、まず選択したブロックＢＬＫのうち、各ワ
ード線ＷＬにおける閾値電圧分布の読み込み動作を行う。制御信号発生回路９は選択した
ブロックＢＬＫ内の各メモリセルＭＴの閾値電圧のデータを、センスアンプ３を介してデ
ータラッチ回路４に送信する（ａ１）。
【００３３】
データは例えば、各メモリセルＭＴについて閾値電圧が閾値電圧（Ｃ）よりも高いもの
は“１”、それよりも低いものは“０”としたものである。この時、センスアンプ３から
送信されたデータはページごとに送信される。
【００３４】
次にデータラッチ回路４に保存されたデータはカウンタ回路５に転送される。カウンタ
回路５はデータの読み込みを行い、“１”又は“０”の数を数える（ａ１）。その後、カ
ウンタ回路５はデータを、データ入出力バッファ７を介して制御信号発生回路９に送信す
る。
【００３５】
制御信号発生回路９は、転送されたデータに基づいてどのワード線ＷＬが低い閾値電圧
（例えばＥ、Ａ、Ｂ）を有するメモリセルＭＴを例えば過半数以上有するか判断する（ａ
３）。
【００３６】
次に、制御信号発生回路９は、制御信号を制御電圧生成回路１１及びワード線制御回路
２に送信する。制御信号に基づいて、制御電圧生成回路１１はＶＣＧ電圧を生成及び、消
去電圧を生成する。ワード線制御回路２は制御信号に基づいて、ＶＣＧ電圧を制御し、選
択したワード線ＷＬに電圧を印加する（ａ４、ｔ１）。
【００３７】
図５に示すように、例えば、ワード線ＷＬ０〜ワード線ＷＬ６３のうち選択したワード
線ＷＬ０、ワード線ＷＬ１、ワード線ＷＬ６１等のワード線ＷＬにＶＣＧ電圧を印加する
（a４、ｔ１）。なお、消去動作時において図７に示すように、ワード線ＷＬの閾値電圧
分布に応じてそれぞれのワード線ＷＬに異なるＶＣＧ電圧を印加することも可能である。
例えば、低い閾値電圧分布（例えばＥ、Ａ、Ｂ）のワード線ＷＬにはＶＣＧ１の電圧が印
加され、それ以外のワード線ＷＬにはＶＣＧ１の電圧よりも低いＶＣＧ２の電圧が印加さ
れる。
【００３８】
次に消去電圧を印加する。制御電圧生成回路１１は選択した選択したブロックＢＬＫご
とのウェルに電圧Ｖｅｒａ（２０Ｖなど）を印加して電荷を引き抜く（ａ５、ｔ２）。こ
の時、選択したワード線ＷＬについては、通常のワード線ＷＬに印加するＶＣＧ電圧より
も高いＶＣＧ電圧（例えば１Ｖなど）を印加している（ａ５、ｔ２）。その後、図５に示
すように、消去電圧を除去した（ｔ３）後、ワード線ＷＬに印加した電圧を除去する（ｔ
４）。
【００３９】
以上のように、本実施形態において低い閾値電圧を有するメモリセルＭＴの数に応じて
消去動作を行う。
【００４０】
次に、半導体記憶装置１００は、消去ベリファイを行いデータの消去が完了したかを確
かめる（ａ６）。制御信号発生回路９は制御信号をメモリセルアレイ１に送信し、センス
アンプ３を介してデータ入出力バッファ７に送信されたデータを読みこむ。所望の消去電
圧分布が得られた場合はそこで終了し（ａ６、Ｐａｓｓ）、所望の消去電圧分布が得られ
なかった場合は、電圧Ｖｅｒａに電圧ｄＶｅｒａ分電圧を高くして（Ｖｅｒａ+ｄＶｅｒ
ａ等）（ａ６、Ｆａｉｌ）、再び消去電圧を印加し（ａ７）、所望の消去電圧分布が得ら
れるまで、又は許容される最大のＬＯＯＰ数に達するまでこの動作を繰り返す。
【００４１】
図６に示すように、データ消去時において最初に電圧Ｖｅｒａを印加し、印加されたメ
モリセルＭＴが消去電圧まで達していないと判断された場合は、さらにｄＶｅｒａだけ足
して、同一のセルに対して消去電圧を印加する。電圧ｄＶｅｒａは一定時間ごとに整数倍
だけ増加する。電圧印加の回数を重ねるごとにより大きな消去電圧を印加することによっ
て、消去電圧分布が得られやすくなる。
【００４２】
消去電圧印加時において高いＶＣＧ電圧を印加する期間は、ＬＯＯＰ数等に基づいて制
御してもよい。ＬＯＯＰ数とは、消去電圧を印加し、消去ベリファイを行った後、再度消
去電圧を印加する回数のことである。
【００４３】
消去時に、低い閾値電圧のメモリセルＭＴを例えば過半数以上有するワード線ＷＬと比
較してＶＣＧ電圧を高めに与える期間を限定しＬＯＯＰ数などで制御する。例えば最初の
２ＬＯＯＰはそのようにする。ただし、３ＬＯＯＰ目からは、消去電圧分布（Ｅ）や低い
閾値電圧分布（例えばＡ）を有するワード線ＷＬも、１Ｖよりも高い閾値電圧分布(例え
ばＣ)を有するワード線ＷＬも同じ印加電圧（例えば０Ｖ）にしてもよい。
【００４４】
また、ワード線ＷＬにＶＣＧ電圧を印加する期間は、消去ベリファイなどの結果を参考
に決めてもよい。例えば、消去ベリファイ後、さらに消去ベリファイより高い閾値電圧の
位置でベリファイを行い、その結果に基づいて各ワード線ＷＬにＶＣＧ電圧を印加する。
低い閾値電圧のメモリセルＭＴを多く持つワード線ＷＬにＶＣＧ電圧を高めに与える期間
をこのベリファイ結果によって区切った後、閾値電圧分布が低いワード線ＷＬとそれ以外
の分布(例えばＣ)である状態のメモリセルＭＴが多いワード線ＷＬに印加する電圧は同じ
電圧（例えば０Ｖ）であってもよい。
【００４５】
ブロックＢＬＫ内のワード線に接続されるメモリセルＭＴが一括選択されて消去される
場合を検討する。低い閾値電圧を有するメモリセルＭＴが所望の消去電圧分布の位置まで
消去された時、他の高い閾値電圧を有するメモリセルＭＴが所望の消去電圧に達するまで
、消去電圧を受ける。このため、高い閾値電圧を有するメモリセルＭＴが所望の消去電圧
になった時に、もともと低い閾値電圧を有するメモリセルＭＴは所望の消去電圧の位置よ
りさらに低めの分布になり、ブロックＢＬＫ全体として閾値電圧分布が広がってしまう。
これはデータ読み出しの信頼性低下の原因となる。
【００４６】
本実施形態において、ワード線ＷＬの閾値電圧分布に応じて、ＶＣＧ電圧を印加しなが
ら消去動作を行う。本実施形態の半導体記憶装置１００は高い閾値電圧分布（例えばＣ）
を有するワード線ＷＬが所望の消去電圧になった時、もともと低い閾値電圧分布（例えば
Ｅ、Ａ、Ｂ）のワード線ＷＬがさらに下がりすぎることを防ぐ。一括して消去動作を行う
場合と比較する場合、半導体記憶装置１００は各ワード線ＷＬの閾値電圧分布に応じた消
去動作を行うことで、所望の閾値電圧分布を得ることができる。再度閾値電圧分布の制御
が容易になる。また、本実施形態の半導体記憶装置１００は再度の書き込み時の消費電力
を抑制することも可能である。
【００４７】
さらに本消去動作により、各ワード線ＷＬ間の閾値電圧分布の高低差を小さくするので
、メモリセルアレイ１全体として狭い閾値電圧分布が得られやすくなる。これにより閾値
電圧分布の判定が容易になり、データの読み出しの信頼性を向上させることができる。
【００４８】
(実施形態２) 
実施形態２では、メモリセルアレイ１内にフラグ領域１３を設けておき、それぞれのワ
ード線ＷＬの低い閾値電圧を有するメモリセルＭＴの数のデータを記憶させておき、その
データに基づいて消去動作を行う。ここで、低い閾値電圧とは例えば（Ｅ）及び（Ａ）の
閾値電圧であることをいう。実施形態１とは、メモリセルアレイ１がフラグ領域１３を有
する点で異なる。
【００４９】
図８は実施形態２に係る半導体記憶装置１００の構成を示す図である。図９は実施形態
２に係る半導体記憶装置１００の動作を示すフローチャート図である。
【００５０】
例えば図８に示すように、実施形態２における半導体記憶装置１００はメモリセルアレ
イ１内に低い閾値電圧（例えばＥ、Ａ）を有するメモリセルＭＴを有するＷＬかを有する
ＷＬであるかを、記憶させるフラグ領域１３を有する。フラグ領域１３は各ページの端に
設けられる。それぞれのワード線ＷＬで高い閾値電圧を有するメモリセルＭＴの数は書き
込みデータによって決めることができ、データ書き込みと同時にフラグ領域１３にデータ
の書き込みが行われる。本実施形態において記憶領域１４を設けて、ワード線ＷＬの書き
込み情報を記憶させても良い。なお、低い閾値電圧は閾値電圧（Ｅ）又は（Ｅ、Ａ、Ｂ）
であっても良い。
【００５１】
書込み後、図９に示すように消去動作時に、図８のフラグ領域１３のデータ読み込みを
行い、センスアンプ３を介して入出力バッファ７に送信させる（ｂ１）。次に、制御信号
発生回路９はフラグ領域１３のデータに基づいて、制御信号を制御電圧生成回路１１及び
ワード線制御回路２に送信して、低い閾値電圧分布を多く有するワード線ＷＬにＶＣＧ電
圧を印加する（ｂ２）。その後、実施形態１と同様の方法で消去電圧を印加する（ｂ３）
。以降の動作（ｂ４、ｂ５）については実施形態１と同様である。
【００５２】
本実施形態においてワード線ＷＬに電圧を印加する際、フラグ領域のデータに基づいて
消去動作を行う。実施形態１と比較した場合、メモリセルアレイからデータを読み出して
カウンタ回路５により所定の条件を満たすメモリセルＭＴの数を数える必要がない。メモ
リセルＭＴの数を数えない分、実施形態１の場合よりも消去動作に時間を要しない。
【００５３】
本実施形態２においても、フラグ領域１３のデータに基づいて消去動作を行うことによ
り、メモリセルアレイ１全体の閾値電圧分布の幅を狭くすることができ、実施形態１と同
様な効果を得ることができる。
【００５４】
（変形例１）
本実施形態の半導体記憶装置１００は記憶領域１４を有する。記憶領域１４は、所定の
ページの領域を占有し、各ワード線ＷＬの書き込み時に要した電圧印加回数に関するデー
タを記憶する。ここで、消去時においてフラグ領域１３のデータを読み込んで行う場合と
比較する。フラグ領域１３のデータは各ページに有しているため、各ワード線ＷＬを読み
込む必要がある、一方、記憶領域１４の場合、指定したページ内を読み込むことで、全て
のページの書き込み回数のデータを読み込むことができる。これにより、読み込む領域が
少ない分、消去動作に要する時間をさらに短くすることができる。
【００５５】
(実施形態３)
実施形態３では、書き込み動作時に、上位ページまで書き込みが行われたかどうかを記
憶する固有のフラグ領域１５（ＬＭフラグ領域、第２のフラグ領域）を用いて消去動作を
行う。ＬＭフラグ領域１５のデータにより、ワード線ＷＬの閾値電圧分布が（Ｂ）又は（
Ｃ）まで書き込みが行われているかを判断することができる。
【００５６】
図１０は実施形態３に係る半導体記憶装置１００の動作を示すフローチャート図である
。実施形態３に係る半導体記憶装置１００の構成及び消去電圧印加時の半導体記憶装置１
００を示す図は実施形態２と同様である。
【００５７】
図１０に示すように、まずＬＭフラグ領域１５のデータを、センスアンプ３を介してデ
ータ入出力バッファ７に送信する（ｃ１）。その後、制御信号発生回路９は送信されたデ
ータに基づいて、低い閾値電圧を有するメモリセルＭＴを有するワード線ＷＬにＶＣＧ電
圧を印加する（ｃ２）。この場合、低い閾値電圧を有するメモリセルＭＴは、ＬＭフラグ
が立っていないメモリセルＭＴであり、閾値電圧（Ｅ）又は（Ａ）を有するメモリセルＭ
Ｔである。その後（ｃ３〜ｃ５）、実施形態２と同様な方法で消去動作を行う。
【００５８】
本実施形態において消去動作後のメモリセルアレイ１全体において狭い閾値電圧分布を
得ることができ、実施形態１及び２と同等な効果を得ることができる。
【００５９】
また、本実施形態において、半導体記憶装置１００はＬＭフラグ領域１５のデータに基
づいて消去動作を行う。読み出しに要する時間は実施形態２と比較して同等の速さである
が、ＬＭフラグ領域１５は通常書き込みと同時に記憶されるものであり、新たに記憶領域
１３を必要としない点で実施形態２と異なる。このため、実施形態２と比較して、より少
ない記憶領域で消去動作を行うことができる。用いられなかった記憶領域１３は、メモリ
セルＭＴの閾値電圧分布のデータ以外のデータに用いることができる。
【００６０】
（実施形態４）
実施形態４のメモリセルアレイ１は記憶領域１４を有し、書き込み時に各メモリセルＭ
Ｔに要した電圧印加回数に関するデータをフラグ領域１３に記憶する。例えば、各ワード
線ＷＬで、書き込み時の電圧印加回数を所定の回数以上要したメモリセルＭＴを、例えば
全体の過半数以上有する場合、フラグ領域１３に記憶させておく。
【００６１】
消去動作時において、フラグ領域１３にデータに基づいて、電圧印加回数が所定の回数
よりも少ないメモリセルＭＴを多く有するワード線ＷＬを選択する。その後、消去電圧を
印加すると同時に、選択したワード線ＷＬについてビット線ＢＬから電圧を印加する。以
降の動作について、実施形態２及び３と同様な手法で動作を行う。
【００６２】
本実施形態において、実施形態２の変形例１と同様にして記憶領域１４を用いてもよい。
【００６３】
本実施形態において、各ワード線ＷＬで書き込み時に要した電圧印加回数のデータをフ
ラグ領域１３に書き込んでおき、消去動作時はフラグ領域１３のデータに基づいて行う。
メモリセルＭＴは同じ電圧で印加しても書き込みに要する回数はそれぞれ異なる。この場
合、書き込み時に電圧印加回数を多く要したメモリセルＭＴは消去電圧を印加する際にお
いても、他のメモリセルＭＴよりも回数を多く要する。
【００６４】
本実施形態において書き込み時の電圧印加回数に基づいて消去動作を行うことで、メモ
リセルアレイ全体の閾値電圧分布の幅を狭くすることができる。また、フラグ領域１３を
読み込んで消去動作を行っており、第２及び第３実施形態と同様な速さで消去動作を行う
ことが可能である。
【００６５】
本発明のいくつかの実施形態を説明したが、これら実施形態は、例として提示したもの
であり、発明の範囲を限定することは意図していない。これらしんきな実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨を含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
【符号の説明】
【００６６】
１  メモリセルアレイ
２  ワード線制御回路
３  センスアンプ
４  データラッチ回路
５  カウンタ回路
６  カラムデコーダ
７  データ入出力バッファ
８  入出力制御回路
９  制御信号発生回路
１０  アドレスデコーダ
１１  制御電圧生成回路
１３  フラグ領域
１４  記憶領域
１５  ＬＭフラグ領域
１００半導体記憶装置
ＭＴ  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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