(57)【要約】【課題】電源電圧変動による発振周波数の変動を低減したリングオシレータを提供する。【解決手段】リングオシレータは，入力信号の入力から第１の遅延時間後に反転出力信号を出力し，電源電圧の上昇に伴い第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，入力信号の入力から第２の遅延時間後に反転出力信号を出力し，電源電圧の上昇に伴い第２の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，第１の遅延回路と第２の遅延回路とを，第１及び第２の電源電圧依存遅延特性の傾きの逆数比に応じた個数比で，リング状に接続している。【選択図】図３
2014236471.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の入力から第１の遅延時間後に反転出力信号を出力し，電源電圧の上昇に伴い前記第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，
前記入力信号の入力から第２の遅延時間後に反転出力信号を出力し，前記電源電圧の上昇に伴い前記第２の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，
前記第１の遅延回路と前記第２の遅延回路とを，前記第１及び第２の電源電圧依存遅延特性の傾きの逆数比に応じた個数比で，リング状に接続したリングオシレータ。
【請求項２】
請求項１において，
前記第１の遅延回路は，
前記電源電圧と基準電圧との間に設けられた第１及び第２のトランジスタと，前記電源電圧と前記第１のトランジスタとの間に設けられた第３のトランジスタまたは前記第２のトランジスタと前記基準電圧との間に設けられた第４のトランジスタを有する第１のインバータ回路と，
制御電圧に応じて前記第３，第４のトランジスタに流れる電流値を可変制御する第１の制御回路とを有するリングオシレータ。
【請求項３】
請求項１または請求項２において，
前記第２の遅延回路は，
前記電源電圧と基準電圧との間に設けられた第５及び第６のトランジスタを有する第２のインバータ回路と，
前記第２のインバータ回路の出力端子と前記第２の遅延回路の出力端子との間に設けられ前記制御電圧に応じて導通電流が可変制御されるトランスファートランジスタを有する第２の制御回路とを有するリングオシレータ。
【請求項４】
請求項１または請求項２において，
前記第２の遅延回路は，前記電源電圧と基準電圧との間に第５及び第６のトランジスタを有する第２のインバータ回路と，前記第２のインバータ回路の出力端子に設けられ前記制御電圧に応じて容量値が可変制御される第３の制御回路とを有するリングオシレータ。
【請求項５】
入力信号の入力から第１の遅延時間後に反転出力信号を出力し，制御電圧に応じて前記第１の遅延時間が可変制御され，電源電圧の上昇に伴い前記第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，
前記入力信号の入力から第２の遅延時間後に反転出力信号を出力し，前記制御電圧に応じて前記第２の遅延時間が可変制御され，前記電源電圧の上昇に伴い前記第１の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，
前記第１の遅延回路と前記第２の遅延回路とを，前記第１及び第２の電源電圧に依存する遅延時間の傾きの逆数比に応じた個数比でリング状に接続したリングオシレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，リングオシレータに関する。
【背景技術】
【０００２】
リングオシレータは，入力を反転して出力する奇数個の遅延回路をリング状に接続した構成を有し，発振信号を出力する。遅延回路は，例えばインバータ回路である。遅延回路の段数が増加するほど出力信号の発振周波数は低くなり，遅延回路の遅延時間が長くなるほど出力信号の発振周波数は低くなる。このようなリングオシレータは，以下の特許文献に記載されている。
【０００３】
一方，制御電圧によって遅延回路の遅延時間を可変制御して発振周波数を可変制御するリングオシレータが提案されている。例えば，特許文献１である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２４５８６０号公報
【特許文献２】特開平８−２８８８０１号公報
【特許文献３】特開２０１１−０６１４６２号公報
【特許文献４】国際公開第２００８／０３２７０１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら，従来のリングオシレータでは，遅延回路が電源電圧の変動によりその遅延時間が変動する問題がある。そのため，制御電圧で所望の発振周波数に制御しても，電源電圧の変動によって遅延回路の遅延時間が変動し発振周波数が変動する。
【０００６】
そこで，本発明の目的は，電源電圧変動による発振周波数の変動を低減したリングオシレータを提供することにある。
【課題を解決するための手段】
【０００７】
リングオシレータの第１の側面は，入力信号の入力から第１の遅延時間後に反転出力信号を出力し，電源電圧の上昇に伴い前記第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，
前記入力信号の入力から第２の遅延時間後に反転出力信号を出力し，前記電源電圧の上昇に伴い前記第２の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，
前記第１の遅延回路と前記第２の遅延回路とを，前記第１及び第２の電源電圧依存遅延特性の傾きの逆数比に応じた個数比でリング状に接続した。
【発明の効果】
【０００８】
第１の側面によれば，リングオシレータの発振周波数の電源電圧依存性を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】リングオシレータとその電源電圧に依存する発振周波数特性を示す図である。
【図２】本実施の形態におけるリングオシレータの構成図である。
【図３】本実施の形態におけるリングオシレータの別の例の構成図である。
【図４】本実施の形態におけるリングオシレータの更に別の例の構成図である。
【図５】第１の遅延回路D1の一例である電流制御遅延回路の第１の例の回路図である。
【図６】図５の電流制御遅延回路を３段リング状に接続した場合の，各電流制御遅延回路の出力端子OUTの波形図である。
【図７】図５の電流制御遅延回路D1を有するリングオシレータの構成図である。
【図８】電流制御遅延回路の第２の例の回路図である。
【図９】電流制御遅延回路の第３の例の回路図である。
【図１０】本実施の形態における電圧制御遅延回路の回路図である。
【図１１】本実施の形態における電圧制御遅延回路の別の回路図である。
【図１２】第１の遅延回路D1である電流制御遅延回路の６つのモデルと，第２の遅延回路D2である電圧制御遅延回路の３つのモデルについて，それぞれのモデルを３個リング状に接続したリングオシレータの発振周波数の電源電圧VDD依存性を示す図である。
【図１３】電流制御遅延回路D1と電圧制御遅延回路D2の第１の組み合わせ例を示す図である。
【図１４】電流制御遅延回路D1と電圧制御遅延回路D2の第２の組み合わせ例を示す図である。
【発明を実施するための形態】
【００１０】
図１は，リングオシレータとその電源電圧VDDに依存する発振周波数特性を示す図である。図１に示したリングオシレータは，入力信号の入力から所定の遅延時間後に反転出力信号を出力する電流制御遅延回路D1を５段，リング状に接続した構成を有する。電流制御遅延回路D1は，例えば，後述するように制御電圧VVCOを増大させると内蔵するインバータ回路INV1の電流値が増大することで，その遅延時間が短くなるよう制御される。各段の電流制御遅延回路D1の遅延時間を制御電圧VVCOにより可変制御することで，リングオシレータの出力信号ROUTの発振周波数Fが可変制御される。このように制御電圧VVCOでインバータ回路INV1の電流値を制御して遅延時間を可変制御するので，電流制御遅延回路と称される。
【００１１】
図１のリングオシレータを構成する５段の電流制御遅延回路D1は，さらに，電源電圧VDDが変動して増大するとその遅延時間が長くなり，リングオシレータの発振周波数Fが低下する電源電圧依存の遅延時間特性，電源電圧VDDに対する正の傾きを有する。
【００１２】
図１には，各電流制御遅延回路D1に対する電源電圧VDDと発振周波数Fとの関係が示され，１個の電流制御遅延回路D1の電源電圧VDDに依存する遅延時間特性によりリングオシレータの出力信号ROUTの発振周波数Fがどのように変化するかが示されている。図１によれば，各電流制御遅延回路D1は，電源電圧VDDの増大に伴って遅延時間が長くなる特性を有し，その結果，電源電圧VDDの増大に伴って発振周波数Fが低下する特性（負の傾き）を有する。このように，各電流制御遅延回路D1が同等の電源電圧依存の遅延時間特性，つまりリングオシレータの周波数への影響を示す周波数特性を有するので，リングオシレータの電源電圧依存の発振周波数特性は，１個の電流制御遅延回路D１による電源電圧依存の発振周波数特性の５倍の傾きで減少する特性を有する。
【００１３】
［本実施の形態のリングオシレータ］
図２は，本実施の形態におけるリングオシレータの構成図である。図２のリングオシレータは，４段の第１の遅延回路D1と，１段の第２の遅延回路D2とリング状に接続している。
【００１４】
第１の遅延回路D1は，入力信号INの入力から第１の遅延時間後に反転出力信号OUTを出力し，制御電圧VVCOに応じて第１の遅延時間が可変制御され，電源電圧VDDの上昇に伴い第１の遅延時間が長くなる第１の電源電圧依存遅延特性（正の傾き）を有する。したがって，第１の遅延回路D1は，電源電圧VDDの上昇に伴いリングオシレータの出力信号ROUTの発振周波数Fを低下させる第１の電源電圧依存周波数特性（負の傾き）を有する。第１の遅延回路D1の例は，図１のようなインバータ回路の電流値を制御電圧VVCOで制御する電流制御遅延回路である。
【００１５】
第２の遅延回路D2は，入力信号INの入力から第２の遅延時間後に反転出力信号OUTを出力し，制御電圧VVCOに応じて第２の遅延時間が可変制御され，電源電圧VDDの上昇に伴い第２の遅延時間が短くなる第２の電源電圧依存遅延特性（負の傾き）を有する。したがって，第２の遅延回路D2は，電源電圧VDDの上昇に伴いリングオシレータの出力信号ROUTの発振周波数Fを上昇させる第２の電源電圧依存周波数特性（正の傾き）を有する。第２の遅延回路D2の例は，後述するようにインバータ回路INV2の負荷容量の充電・放電時間を制御電圧VVCOで制御する電圧制御遅延回路である。
【００１６】
上記のように，第１の遅延回路D1は，電源電圧VDDの上昇に応じて遅延時間が長くなる，つまり遅延時間に対応する発振周波数Fが低下する電源電圧依存遅延特性を有する。逆に，第２の遅延回路D2は，電源電圧VDDの上昇に応じて遅延時間が短くなる，つまり遅延時間に対応する発振周波数Fが上昇する電源電圧依存遅延特性を有する。そして，図２では，第１，第２の遅延回路D1,D2の電源電圧VDDに対する発振周波数Fの傾きの比率が，−１：＋４であるとする。このことは，第１，第２の遅延回路D1,D2の電源電圧VDDに対する遅延時間の傾きの比率は，＋１：−４であることを意味する。
【００１７】
そこで，本実施の形態のリングオシレータでは，第１の遅延回路D1の個数Kiと，第２の遅延回路D2の個数Kvとを，前記周波数の傾きの絶対値（または遅延時間の傾きの絶対値）の比率の逆数比，４：１にしている。このような第１の遅延回路D1の個数Kiと第２の遅延回路D2の個数Kvを選択することで，第１，第２の遅延回路D1,D2の遅延特性が互いに相殺しあい，リングオシレータの出力信号ROUTの発振周波数Fの電源電圧VDDの依存性を低減することができる。
【００１８】
図３は，本実施の形態におけるリングオシレータの別の例の構成図である。このリングオシレータの例では，６段の第１の遅延回路D1と，１段の第２の遅延回路D2とリング状に接続している。図３のリングオシレータは，図２のリングオシレータと異なり，第１の遅延回路D1の電源電圧VDDに依存する発振周波数Fの傾きと，第２の遅延回路D2の電源電圧VDDに依存する発振周波数Fの傾きの比率が，−１：＋６である。それ以外の構成は図２と同様である。
【００１９】
したがって，図３のリングオシレータでは，第１の遅延回路D1の個数Kiと，第２の遅延回路D2の個数Kvとを，前記発振周波数Fの傾きの絶対値（または遅延時間の傾きの絶対値）の比率の逆数比，６：１にしている。
【００２０】
図４は，本実施の形態におけるリングオシレータの更に別の例の構成図である。このリングオシレータの例では，３段の第１の遅延回路D1と，２段の第２の遅延回路D2とリング状に接続している。図４のリングオシレータは，図２のリングオシレータと異なり，第１の遅延回路D1の電源電圧VDDに依存する発振周波数Fの傾きと，第２の遅延回路D2の電源電圧VDDに依存する発振周波数Fの傾きの比率が，−２：＋３である。それ以外の構成は図２と同様である。
【００２１】
したがって，図４のリングオシレータでは，第１の遅延回路D1の個数Kiと，第２の遅延回路D2の個数Kvとを，前記発振周波数Fの傾きの絶対値（または遅延時間の傾きの絶対値）の比率の逆数比，３：２にしている。
【００２２】
このように，本実施の形態におけるリングオシレータは，電源電圧VDDに依存する遅延時間が正の傾き（または発振周波数が負の傾き）を有する第１の遅延回路と，電源電圧VDDに依存する遅延時間が負の傾き（または発振周波数が正の傾き）を有する第２の遅延回路とが，遅延時間の傾きの絶対値（または発振周波数の傾きの絶対値）の逆数比の個数比で組み合わされて，リング状に接続される。
【００２３】
［第１の遅延回路D1と第２の遅延回路D2の回路例］
図５は，第１の遅延回路D1の一例である電流制御遅延回路の第１の例の回路図である。この電流制御遅延回路D1は，電源電圧VDDと基準電圧であるグランド電圧VSSとの間に設けられたPチャネルの第１のトランジスタP1とNチャネルの第２のトランジスタN1とを有する第１のインバータ回路INV1を有する。この第１のインバータ回路INV1は，さらに，電源電圧VDDと第１のトランジスタP1との間に設けられたPチャネルの第３のトランジスタP3と，第２のトランジスタN2とグランド電圧VSSとの間に設けられたNチャネルの第４のトランジスタN4とを有する。
【００２４】
また，電流制御遅延回路D1は，制御電圧VVCOに応じて第３，第４のトランジスタP3,N4に流れる電流I3,I4の電流値を可変制御する制御回路CON1を有する。
【００２５】
この制御回路CON1は，ゲートに制御電圧VVCOが入力されたソース接地のNチャネルの第５のトランジスタN5と，第５のトランジスタN5と電源電圧VDDとの間に設けられゲートドレイン間が接続されたPチャネルの第６のトランジスタP6と，第６のトランジスタP6とゲートが共通に接続されたPチャネルの第７のトランジスタP7と，第７のトランジスタP7とグランド電圧VSSとの間に設けられゲートドレイン間が接続されたNチャネルの第８のトランジスタN8とを有する。そして，第６のトランジスタP6のゲートGPがインバータ回路INV1の第３のトランジスタP3のゲートに接続され，第８のトランジスタN8のゲートGNがインバータ回路INV1の第４のトランジスタN4のゲートに接続される。つまり，第６，第７，第３のトランジスタP6，P7,P3のゲートGPが共通に接続されてカレントミラー回路を構成し，第８，第４のトランジスタN8,N4のゲートGNが共通に接続されてカレントミラー回路を構成している。
【００２６】
この制御回路CON1において，制御電圧VVCOの電圧に依存してソース接地の第５のトランジスタN5のドレイン電流I5が生成され，カレントミラー回路を構成する第６及び第７のトランジスタP6,P7のゲート幅（トランジスタサイズ）が等しければ，ドレイン電流I5と等しい電流が第７，第８のトランジスタP7,N8に生成される。そして，第３のトランジスタP3には，第６及び第３のトランジスタP6,P3のゲート幅（トランジスタサイズ）の比率n3に応じた電流I3=n3*I5が生成される。同様に，第４のトランジスタN4には，第８及び第４のトランジスタのゲート幅の比率n4に応じた電流I4=n4*I5が生成される。これらの比率n3,n4を等しくすれば，インバータ回路INV1の出力端子OUTの負荷容量CLiに対する充電電流I3と放電電流I4とは等しくなる。
【００２７】
上記の制御回路CON1において，制御電圧VVCOが上昇すると，第５のトランジスタN5のドレイン電流I5が増大する。第１，第２のトランジスタP1,N2を有するインバータ回路INV1の出力端子OUTの負荷容量CLiを充電する第１のトランジスタP1の電流値は，第３のトランジスタP3の電流I3の電流値と同じに制御されるので，制御電圧VVCOの上昇に伴いトランジスタP3,P1の充電電流I3が増大する。一方，インバータ回路INV1の出力端子OUTの負荷容量CLiを放電する第２のトランジスタN2の電流値は，第４のトランジスタN4の電流I4の電流値と同じに制御されるので，制御電圧VVCOの上昇に伴いトランジスタN2,N4の放電電流I4が増大する。その結果，制御電圧VVCOが上昇すると，電流制御遅延回路D1のインバータ回路INV1の遅延時間が短くなり，リングオシレータの発振周波数は増大する。逆に，制御電圧VVCOが下降すると，電流制御遅延回路D1のインバータ回路INV1の遅延時間が長くなり，リングオシレータの発振周波数は低下する。
【００２８】
次に，図５の電流制御遅延回路D1のインバータ回路INV1の電源電圧VDDの変動に対する遅延時間特性について説明する。電源電圧VDDが変動しても制御回路CON1が制御電圧VVCOに応じて制御する電流I5は一定である。これは，ドレイン電流I5がトランジスタN5のゲートの電圧VVCOとソースの電圧VSSとの差電圧に応じて決まるからである。したがって，電源電圧VDDが変動しても，インバータ回路INV1に流れる負荷容量CLiに対する充電電流I3と放電電流I4も一定である。
【００２９】
一方，電源電圧VDDが上昇すると，一定電流I3，I4により充電・放電される出力端子OUTの電圧振幅VDD-VSSは大きくなる。したがって，出力端子OUTの負荷容量CLiの充電時間と放電時間が長くなり，インバータ回路INV1の遅延時間は長くなり，リングオシレータの発振周波数は低下する。つまり，電流制御遅延回路D1のインバータ回路INV1は，電源電圧VDDの上昇に対して遅延時間が上昇し（正の傾き），リングオシレータの発振周波数Fが低下（負の傾き）する。
【００３０】
図６は，図５の電流制御遅延回路を３段リング状に接続した場合の，各電流制御遅延回路の出力端子OUTの波形図である。図６（１）に示した初段の電流制御遅延回路のインバータ回路INV1は，入力端子INの上昇に伴い第２のトランジスタN2が導通すると，放電電流I4により出力端子OUTの電圧は電源電圧VDDから低下する。そして，出力端子OUTの電圧がインバータ回路INV1の閾値であるVDD/2に達すると，図６（２）に示すように，２段目の電流制御遅延回路のインバータ回路INV1では，第１のトランジスタP1が導通し，充電電流I3によりその出力端子OUTの電圧はグランドVSSから上昇する。そして，その出力端子OUTの電圧がVDD/2に達すると，図６（３）に示すように，３段目の電流制御遅延回路のインバータ回路INV1では，第２のトランジスタN2が導通し，放電電流I4によりその出力端子OUTの電圧は電源電圧VDDから低下する。
【００３１】
以上の動作を繰り返して，やがて，図６（１）に示すように，初段の電流制御遅延回路のインバータ回路INV1では，出力端子OUTの電圧が最初の電源電圧VDDに戻る。そして，３つのインバータ回路INV1の出力端子OUTには，発振信号が生成される。
【００３２】
このように，各電流制御遅延回路のインバータ回路INV1の遅延時間は，出力端子OUTの立ち下がり時の電源電圧VDDから閾値電圧VDD/2までの低下電圧VDD/2の時間tiと，立ち上がり時のグランドVSSから閾値電圧VDD/2までの上昇電圧VDD/2の時間tiの合計になる。そして，３段のインバータ回路INVの遅延時間の合計は，発振信号の周期Tcycleであり，Tcycle=６＊tiとなる。
【００３３】
そして，この出力端子OUTの立ち下がりと立ち上がりそれぞれの遅延時間tiは，次のように表すことができる。
ti＝Q/I3(orI4)
ここで，Qは容量負荷CLiの充電電荷量，放電電荷量であり，電流I3は充電電流，電流I4は放電電流である。そして，Qは，次の通りである。
Q＝CLi*VDD/2
よって，遅延時間tiは，I3=I4=Iiとすると，次の通りである。
ti＝(CLi*VDD)／(2*Ii)              （式１）
したがって，電源電圧VDDが上昇すると，遅延時間tiは長くなり，発振周波数Fは低下することが明らかである。
【００３４】
図７は，図５の電流制御遅延回路D1を有するリングオシレータの構成図である。図７のリングオシレータは，図２と同様に，４段の電流制御遅延回路D1と１段の電圧制御遅延回路D2とをリング状に接続した構成を有する。図５に示したとおり，電流制御遅延回路D1は，制御電圧VVCOにより制御される電流源回路を有する制御回路CON1と，制御回路CON1のトランジスタP6,P7のゲートGPとトランジスタN8のゲートGNとが接続されるインバータ回路INV1とを有する。この制御回路CON1は，複数段の電流制御遅延回路D1内のインバータ回路INV1に共通に設けることができる。その場合は，インバータ回路INV1がリング状に接続される。
【００３５】
図７に示したリングオシレータでは，制御回路CON1が共通に１個設けられ，４個の電流制御遅延回路D1は，それぞれ，図５に示した第１〜第４のトランジスタP1,N2,P3,N4を有するインバータ回路INV1を有する。４個の電流制御遅延回路D1には制御回路CON1は設けられていない。そして，制御回路CON1のゲート電圧GP,GNが，各インバータ回路INV1に接続される。また，電圧制御遅延回路D2は，後述するとおり，制御電圧VVCOによりそのインバータ回路INV2の遅延時間特性が制御される。
【００３６】
図８は，電流制御遅延回路の第２の例の回路図である。図８の電流制御遅延回路は，図５と同じ制御回路CON1を有する。そして，図８の電流制御遅延回路のインバータ回路INV1は，直列に接続した３段のインバータ回路INV11,INV12,INV13を有する。初段と３段目のインバータ回路INV11，INV13は，Pチャネルの第１のトランジスタP1とNチャネルの第２のトランジスタN2に加えて，電源電圧VDDと第１のトランジスタP1との間に定電流源となるPチャネルの第３のトランジスタP3を有する。この第３のトランジスタP3のゲートには，制御回路CON1のトランジスタP6,P7のゲートGPが接続されて，制御回路CON1により生成された電流値に応じた定電流を生成する。また，第２のトランジスタN2のソースはグランド電圧VSSに接続される。
【００３７】
２段目のインバータ回路INV12は，第１，第２のトランジスタP1,N2に加えて，第２のトランジスタN2とグランドVSSとの間に定電流源となるNチャネルの第４のトランジスタN4を有する。この第４のトランジスタN4のゲートには，制御回路CON1のトランジスタN8のゲートGNが接続されて，制御回路CON1により生成された電流値に応じた定電流を生成する。また，第１のトランジスタP1のソースは電源電圧VDDに接続される。
【００３８】
図８のインバータ回路INV1では，入力INが電源電圧VDDから立ち下がる場合は，初段インバータ回路INV11は定電流源トランジスタP3の充電電流で出力を立ち上げ，２段目のインバータ回路INV12は定電流源トランジスタN4の放電電流で出力を立ち下げ，３段目のインバータ回路INV13は定電流源トランジスタP3の充電電流で出力OUTを立ち上げる。この場合の充電電流と放電電流は制御回路CON1により制御される。逆に，入力INがグランド電圧VSSから立ち上がる場合は，初段インバータ回路INV11は第２のトランジスタN2の駆動により出力を立ち下げ，２段目のインバータ回路INV12は第１のトランジスタP1の駆動により出力を立ち上げ，３段目のインバータ回路INV13は第２のトランジスタN2の駆動で出力OUTを立ち下げる。この場合の充電電流と放電電流は制御回路CON1により制御されない。よって，出力OUTに生成される信号は，立ち上がりと立ち下がりの遅延特性が異なる波形になる。ただし，制御電圧VVCOにより出力OUTの立ち上がりの遅延時間が制御可能であり，リングオシレータの発振周波数が制御可能である。
【００３９】
図９は，電流制御遅延回路の第３の例の回路図である。図９の電流制御遅延回路は，図５と異なり，インバータ回路INV1は，Pチャネルの第１のトランジスタP1と，Nチャネルの第２のトランジスタN2と，定電流源のPチャネルの第３のトランジスタP3とを有し，第２のトランジスタN2のソースはグランド電圧VSSに接続される。また，制御回路CON1は，制御電圧VVCOがゲートに印加されるNチャネルの第５のトランジスタN5と，ゲートとドレインとが短絡されたPチャネルの第６のトランジスタP6とを有する。そして，第６のトランジスタP6のゲートGPは，インバータ回路INV1のトランジスタP3のゲートに接続される。
【００４０】
図９の電流制御遅延回路では，制御回路CON1によりインバータ回路INV1の第３のトランジスタP3の電流値が制御される。そして，インバータ回路INV1では，入力が電源電圧VDDから立ち下がる場合は，定電流源トランジスタP3の定電流で出力OUTを立ち上げ，逆に，入力がグランドVSSから立ち上がる場合は，トランジスタN3の駆動により出力OUTを立ち下げる。よって，出力OUTに生成される信号は，立ち上がりと立ち下がりの遅延特性が異なる波形になる。ただし，制御電圧VVCOにより出力OUTの立ち上がりの遅延時間が制御可能であり，リングオシレータの発振周波数が制御可能である。
【００４１】
図１０は，本実施の形態における電圧制御遅延回路の回路図である。図１０の電圧制御遅延回路D2は，電源電圧VDDと基準電圧であるグランド電圧VSSとの間に設けられたPチャネルの第９のトランジスタP9とNチャネルの第１０のトランジスタN10とを有する第２のインバータ回路INV2と，第２のインバータ回路INV2の出力端子Ioutと第２の遅延回路D2の出力端子OUTとの間に設けられ制御電圧VVCOに応じて導通電流が可変制御されるCMOSトランスファートランジスタP11,N12を有する第２の制御回路CON2とを有する。
【００４２】
制御電圧VVCOはPチャネルのトランジスタP11のゲートに供給され，制御電圧の逆相電圧/VVCOはNチャネルのトランジスタN12のゲートに供給される。そして，制御電圧VVCOが高くなりその逆相電圧/VVCOが低くなると，CMOSトランスファートランジスタP11,N12のオン抵抗が高くなり，出力端子OUTの負荷容量CLvを充電・放電する電流値が低下し，遅延時間が長くなる。逆に，制御電圧VVCOが低くなりその逆相電圧/VVCOが高くなると，CMOSトランスファートランジスタP11,N12のオン抵抗が低くなり，出力端子OUTの負荷容量CLvを充電・放電する電流値が増加し，遅延時間が短くなる。
【００４３】
このように，第２の制御回路CON2は，第２のインバータ回路INV2による出力端子の負荷容量CLvを充電または放電する電流を制御電圧VVCOによって制御する。
【００４４】
一方で，所定の制御電圧VVCOが供給されている状態で，電源電圧VDDが変動した場合について遅延時間がどのように変化するかについて説明する。仮に電源電圧VDDが上昇すると，入力端子INの入力電圧が電源電圧VDDの場合はその電源電圧VDDとグランドVSSとの電位差が大きくなり，導通状態のトランジスタN10のゲート・ソース間電圧が高くなり駆動能力が増大し，出力端子Ioutに対する放電電流が増大する。逆に，入力端子INの入力電圧がグランドVSSの場合はそのグランドVSSと電源電圧VDDとの電位差が大きくなり，導通状態のトランジスタP9のゲート・ソース間電圧が高くなり駆動能力が増大し，出力端子Ioutに対する充電電流が増大する。したがって，電源電圧VDDが上昇すると遅延時間が短くなり，リングオシレータの発振周波数が高くなる。
【００４５】
図１０の電圧制御遅延回路D2をリング状に接続したリングオシレータの発振動作は，図５の電流制御遅延回路D1によるリングオシレータの動作と同様である。そこで，図１０の電圧制御遅延回路D2の遅延時間tvについて，以下のとおり説明する。
【００４６】
各電圧制御遅延回路D2の出力端子OUTの立ち下がりと立ち上がりそれぞれの遅延時間tvは，次のように表すことができる。
tv＝Q/Iv
ここで，Qは容量負荷CLvの充電電荷量，放電電荷量であり，電流IvはトランジスタP9,N10による充電電流と放電電流である。ここではトランジスタP9,N10による充電電流と放電電流は等しいと仮定する。そして，電荷量Qは，次の通りである。
Q＝CLv*VDD/2
また，電流Ivは，次の通りである。
Iv＝（β/2）*(VDD-VTH)2
ここで,β＝μCox(W/L)であり，トランジスタP9,N10のチャネル長Lとチャネル幅Wで決まる電流パラメータである。また，VDDはトランジスタP9,N10のゲート・ソース間に印加される電圧であり，VTHはトランジスタP9,N10の閾値電圧である。
よって，遅延時間tvは，次の通りである。
tv＝(CLv*VDD)／β(VDD-VTH)2          （式２）
したがって，式２から，電源電圧VDDが上昇すると遅延時間tvは短くなり，発振周波数Fが上昇することが明らかである。
【００４７】
図１１は，本実施の形態における電圧制御遅延回路の別の回路図である。図１１の電圧制御遅延回路D2は，電源電圧VDDとグランド電圧VSSとの間に設けられたPチャネルの第９のトランジスタP9とNチャネルの第１０のトランジスタN10とを有する第２のインバータ回路INV2と，第２のインバータ回路INV2の出力端子Ioutと第２の遅延回路D2の出力端子OUTに設けられ，制御電圧VVCO1,VVCO2に応じて容量C13,C14を出力端子OUTに接続するNチャネルトランジスタN13,N14とを有する第３の制御回路CON3とを有する。
【００４８】
第２のインバータ回路INV2は，図１０と同じである。そして，図１１では，例えば，制御電圧VVCO1,VVCO2が，HレベルまたはLレベルのいずれかであり，容量C13,C14が例えば容量値が１：２である。そこで，（１）制御電圧がVVCO1=L，VVCO2=Lの場合は，出力端子OUTに容量C13,C14は接続されず出力端子OUTの容量は負荷容量CLvのみとなり，（２）制御電圧がVVCO1=H，VVCO2=Lの場合は，出力端子OUTに容量C13が接続され出力端子OUTの容量はCLv＋C13となり，（３）制御電圧がVVCO1=L，VVCO2=Hの場合は，出力端子OUTに容量C14が接続され，出力端子OUTの容量はCLv+C14となり，（４））制御電圧がVVCO1=H，VVCO2=Hの場合は，出力端子OUTに容量C13,C14が接続され，出力端子OUTの容量はCLv+C13+C14となる。よって，上記の（１）〜（４）の順に，インバータ回路INV2の遅延時間tvが長くなり，発振周波数が低くなる。
【００４９】
図１１の電圧制御遅延回路D2では，制御電圧VVCO1,VVCO2をアナログ的に可変制御してもよい。その場合は，制御電圧VVCO1の電圧が高いほど，トランジスタN13の抵抗値が低くなり，出力端子OUTの容量が増加し，インバータ回路INV2の遅延時間tvは長くなる。制御電圧VVCO2の電圧と遅延時間tvとの関係も同様である。したがって，容量C13,C14の容量比を適切に設定し，制御電圧VVCO1,VVCO2をアナログ的に適宜制御することで，より細かく遅延時間tvを制御することができる。
【００５０】
このように，第３の制御回路CON3は，インバータ回路INV2の出力端子OUTの負荷容量CLvの容量を制御電圧VVCO1,2によって増大または減少させることで，遅延時間を制御する回路である。
【００５１】
［本実施の形態におけるリングオシレータの第１，第２の遅延回路の個数］
本実施の形態におけるリングオシレータは，電源電圧VDDに依存する遅延時間の傾きが正（発振周波数は負）の第１の遅延回路D1と，電源電圧VDDに依存する遅延時間の傾きが負（発振周波数は正）の第２の遅延回路D2とを，各遅延回路の電源電圧依存遅延時間の傾きの逆数比に応じた個数比でリング状に接続する。そこで，第１，第２の遅延回路D1,D2の遅延時間ti,tvに基づいて決定される第１，第２の遅延回路D1,D2の個数比について説明する。
【００５２】
まず，前述のとおり，第１，第２の遅延回路D1,D2の遅延時間ti,tvは，次の式１，式２の通りである。
ti＝(CLi*VDD)／(2*Ii)              （式１）
tv＝(CLv*VDD)／β(VDD-VTH)2          （式２）
そして，図６で説明したとおり，第１，第２の遅延回路D1,D2の個数をKi,Kvと仮定すると，リングオシレータの発振周波数Fは遅延時間の２倍の逆数であるので，以下のようになる。
F＝１／（2*Ki*ti+2*Kv*tv）        （式３）
式３において，個数Ki，Kvの選択により，遅延時間ti，tvの電源電圧VDD依存が低減されれば，発振周波数Fの電源電圧VDD依存性は低減される。
【００５３】
そこで，第１，第２の遅延回路D1,D2の電源電圧VDDに対する遅延時間ti，tvの傾きは，次のとおりである。
Δti/ΔVDD＝CLi/2*Ii              （式４）
Δtv/ΔVDD＝CLv/β(VDD-VTH)2−2*CLv*VDD/ β(VDD-VTH)3          （式５）
上記の式４，式５には正と負の極性がある。
【００５４】
そして，次の式６がゼロに近ければ，第１，第２の遅延回路D1,D2の電源電圧VDDに対する遅延時間の依存性を相殺できて，電源電圧VDDに対する遅延時間依存性を低減することができる。
(Δti/ΔVDD)*Ki+(Δtv/ΔVDD)*Kv＝０        （式６）
上記式６のように理想的なゼロになるためには，
(Δti/ΔVDD)*Ki＝-(Δtv/ΔVDD)*Kv
Ki:Kv=-(Δtv/ΔVDD):(Δti/ΔVDD)
となる。つまり，個数比Ki:Kvは，それぞれの遅延時間の傾きΔti/ΔVDD，Δtv/ΔVDDの絶対値の逆数比になればよいことが理解できる。
【００５５】
図２のリングオシレータの例では，第１，第２の遅延回路D1,D2の電源電圧VDDに対する遅延時間の傾きの比が＋１：−４，つまりVDDに対する周波数の傾きが−１：＋４であったので，個数比Ki:Kv＝４：１に設定されている。
【００５６】
同様に，図４のリングオシレータの例では，第１，第２の遅延回路D1,D2の電源電圧VDDに対する遅延時間の傾きの比が＋２：−３，つまりVDDに対する周波数の傾きが−２：＋３であったので，個数比Ki:Kv＝３：２に設定されている。
【００５７】
［本実施の形態についてのシミュレーション］
本実施の形態のリングオシレータを設計する場合，次のようにして第１，第２の遅延回路D1,D2を選択し，それらの個数比を選択する。まず，第１，第２の遅延回路D1,D2の制御電圧VVCOの可変範囲の中心電圧を同じにした場合について，各遅延回路D1,D2のインバータ回路のトランジスタサイズを異ならせた複数のモデルを設計し，そのモデルの電源電圧VDDに対する遅延時間特性（または発振周波数特性）をシミュレーションする。そして，各遅延回路D1,D2の複数のモデルの中から，遅延時間の傾き（または発振周波数の傾き）の逆数比で個数比を設定できるモデルの組み合わせを選択する。つまり，遅延時間の逆数比に近い個数比に設定することで，電源電圧VDDに依存する発振周波数の変動を低減することができる。好ましくは，遅延時間または発振周波数の傾きの逆数比に近い個数比であって要求される発振周波数を生成できる個数比が選択される。
【００５８】
図１２は，第１の遅延回路D1である電流制御遅延回路の６つのモデルと，第２の遅延回路D2である電圧制御遅延回路の３つのモデルについて，それぞれのモデルを３個リング状に接続したリングオシレータの発振周波数の電源電圧VDD依存性を示す図である。
【００５９】
図１２（１）は，電流制御遅延回路D1のインバータ回路INV1のトランジスタP1,N2をあるトランジスタサイズに設定し，制御電圧VVCOを0.9Vから1.15Vまで0.05V刻みで変化させて定電流源の電流を6.4μAから21μAまで変化させた６個のモデルの電源電圧VDDに対する発振周波数の傾きを示している。
【００６０】
一方，図１２（２）は，電圧制御遅延回路D2のインバータ回路INV2のトランジスタP1,N2を，NチャネルトランジスタN2のゲート幅Wを220nm，PチャネルトランジスタP1のゲート幅を880nmを基本サイズｍ＝１とし，それの１倍サイズｍ＝１，２倍サイズｍ＝２，３倍サイズｍ＝３のモデルで，制御電圧VVCO=1.15Vに固定した３つのモデルの電源電圧VDDに対する発振周波数の傾きを示している。
【００６１】
理想的には，電流制御遅延回路D1について，トランジスタサイズを異ならせたモデルについても設計し，電圧制御遅延回路D2について，制御電圧VVCOを異ならせたモデルについても設計するのが望ましい。
【００６２】
そこで，図１２に示された，電流制御遅延回路D1の６つのモデルと，電圧制御遅延回路D2の３つのモデルが与えられた場合，括弧内に示された電源電圧VDDに対する発振周波数の傾きの比率ができるだけ整数比に近いモデルの組み合わせを選択する。
【００６３】
図１３は，電流制御遅延回路D1と電圧制御遅延回路D2の第１の組み合わせ例を示す図である。図１３の組み合わせ例は，電圧制御遅延回路D2の３つのモデルのうちトランジスタサイズｍ＝１のモデル（発振周波数の傾きが182MHz/V）を１個と，電流制御遅延回路D1の６つのモデルのうちD2のモデルと同じ制御電圧VVCO=1.15V（定電流値21μA）のモデル（発振周波数の傾きが-52MHz/V）を４個の組み合わせである。両モデルD1,D2の発振周波数の傾きの絶対値の比率は，次のとおりである。
52MHz/V：182MHz/V 
この比率は，約１：４である。そこで，両モデルD1,D2の個数を４個：１個にすることで，電源電圧VDDに対する発振周波数の傾きを低減することができる。
【００６４】
図１３に示されるとおり，両モデルD1,D2を４個，１個でリングオシレータを構成すると，電源電圧VDDが1.2V，1.3V，1.4Vの場合の発振周波数の傾きは-3.5MHz/Vとなり，第１の遅延回路D1のみのリングオシレータまたは第２の遅延回路D2のみのリングオシレータよりも，電源電圧VDDに対する発振周波数の傾きが低減されている。
【００６５】
図１４は，電流制御遅延回路D1と電圧制御遅延回路D2の第２の組み合わせ例を示す図である。図１４の組み合わせ例は，電圧制御遅延回路D2の３つのモデルのうちトランジスタサイズｍ＝２のモデル（発振周波数の傾きが285MHz/V）を１個と，電流制御遅延回路D1の６つのモデルのうちD2のモデルと同じ制御電圧VVCO=1.15V（定電流値21μA）のモデル（発振周波数の傾きが-52MHz/V）を６個の組み合わせである。両モデルD1,D2の発振周波数の傾きの絶対値の比率は，次のとおりである。
52MHz/V：285MHz/V
この比率は，約１：６である。そこで，両モデルD1,D2の個数を６個：１個にすることで，電源電圧VDDに対する発振周波数の傾きを低減することができる。
【００６６】
図１４に示されるとおり，両モデルD1,D2を６個，１個でリングオシレータを構成すると，電源電圧VDDが1.2V，1.3V，1.4Vの場合の発振周波数の傾きは-6.0MHz/Vとなり，第１の遅延回路D1のみのリングオシレータまたは第２の遅延回路D2のみのリングオシレータよりも，電源電圧VDDに対する発振周波数の傾きが低減されている。
【００６７】
前述したとおり，理想的には，電流制御遅延回路D1と電圧制御遅延回路D2について，それぞれ，トランジスタサイズを異ならせたモデルと，各モデルについて制御電圧VVCOを異ならせたモデルとについて設計し，同じ制御電圧VVCOを中心制御電圧として，遅延時間の傾き（または発振周波数の傾き）の比が，要求される発振周波数に見合った整数比に近い組み合わせを選択し，その傾きの逆数比の個数の組み合わせでリングオシレータを設計することが望ましい。
【００６８】
以上の通り，本実施の形態によれば，リングオシレータの電源電圧に依存する発振周波数の傾きを低減することができる。
【００６９】
以上の実施の形態をまとめると，次の付記のとおりである。
【００７０】
（付記１）
入力信号の入力から第１の遅延時間後に反転出力信号を出力し，電源電圧の上昇に伴い前記第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，
前記入力信号の入力から第２の遅延時間後に反転出力信号を出力し，前記電源電圧の上昇に伴い前記第２の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，
前記第１の遅延回路と前記第２の遅延回路とを，前記第１及び第２の電源電圧依存遅延特性の傾きの逆数比に応じた個数比で，リング状に接続したリングオシレータ。
【００７１】
（付記２）
付記１において，
前記第１の遅延回路は，
前記電源電圧と基準電圧との間に設けられた第１及び第２のトランジスタと，前記電源電圧と前記第１のトランジスタとの間に設けられた第３のトランジスタまたは前記第２のトランジスタと前記基準電圧との間に設けられた第４のトランジスタを有する第１のインバータ回路と，
制御電圧に応じて前記第３，第４のトランジスタに流れる電流値を可変制御する第１の制御回路とを有するリングオシレータ。
【００７２】
（付記３）
付記２において，
前記第１の制御回路は，前記制御電圧がゲートに入力される第５のトランジスタと，前記第５のトランジスタと前記電源電圧との間に設けられゲートドレイン間が接続された第６のトランジスタと，前記第６のトランジスタとゲートが共通に接続された第７のトランジスタと，前記第７のトランジスタと前記基準電圧との間に設けられゲートドレイン間が接続された第８のトランジスタとを有し，
前記第７のトランジスタのゲートが，前記第３のトランジスタのゲートに接続され，
前記第８のトランジスタのゲートが，前記第４のトランジスタのゲートに接続されたリングオシレータ。
【００７３】
（付記４）
付記３において，
前記入力信号が入力される入力端子と前記出力信号が出力される出力端子間に，前記第１のインバータ回路が奇数直列に接続され，
奇数段目の前記第１のインバータ回路は前記第３または第４のトランジスタのいずれか一方を有し，偶数段目の前記第１のインバータ回路は前記３または第４のトランジスタのいずれか他方を有するリングオシレータ。
【００７４】
（付記５）
付記２において，
前記第１の遅延回路が複数段接続され，前記第１の遅延回路内の前記第１のインバータ回路がリング状に接続され，前記第１の遅延回路内の前記第１の制御回路が複数の第１のインバータ回路に共通に設けられたリングオシレータ。
【００７５】
（付記６）
付記１または２において，
前記第２の遅延回路は，
前記電源電圧と基準電圧との間に設けられた第９及び第１０のトランジスタを有する第２のインバータ回路と，
前記第２のインバータ回路の出力端子と前記第２の遅延回路の出力端子との間に設けられ前記制御電圧に応じて導通電流が可変制御されるトランスファートランジスタを有する第２の制御回路とを有するリングオシレータ。
【００７６】
（付記７）
付記１または２において，
前記第２の遅延回路は，前記電源電圧と基準電圧との間に第９及び第１０のトランジスタを有する第２のインバータ回路と，前記第２のインバータ回路の出力端子に設けられ前記制御電圧に応じて容量値が可変制御される第３の制御回路とを有するリングオシレータ。
【００７７】
（付記８）
入力信号の入力から第１の遅延時間後に反転出力信号を出力し，制御電圧に応じて前記第１の遅延時間が可変制御され，電源電圧の上昇に伴い前記第１の遅延時間が長くなる第１の電源電圧依存遅延特性を有する第１の遅延回路と，
前記入力信号の入力から第２の遅延時間後に反転出力信号を出力し，前記制御電圧に応じて前記第２の遅延時間が可変制御され，前記電源電圧の上昇に伴い前記第１の遅延時間が短くなる第２の電源電圧依存遅延特性を有する第２の遅延回路とを有し，
前記第１の遅延回路と前記第２の遅延回路とを，前記第１及び第２の電源電圧に依存する遅延時間の傾きの逆数比に応じた個数比でリング状に接続したリングオシレータ。
【符号の説明】
【００７８】
D1：第１の遅延回路
D2：第２の遅延回路
VVCO：制御電圧
ROUT：リングオシレータの出力端子
IN：第１，第２の遅延回路の入力端子
OUT：第１，第２の遅延回路の出力端子
IOUT：第２のインバータ回路の出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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