(57)【要約】【課題】半導体装置の製造において貫通電極を全ピン検査する。【解決手段】ウエハ８の表面８ａ側に形成されたメタル層１ｎと電気的に接続された複数の銅ポストバンプ５と、反対側の裏面８ｂ側に形成され、かつ複数の貫通電極１ｃを介してメタル層１ｎ（メタル層１ｍ）と電気的に接続された複数のバンプ１ｅとの電気的接続状態を、複数の銅ポストバンプ５の各々の電極を短絡させた状態で複数のバンプ１ｅの各々にプロービングを行って第２プローブ検査を実施する。これにより、複数のバンプ１ｅの各々の電極間の導通確認を行う。【選択図】図９
2014123649.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板の第１面上に第１回路層を形成する工程と、
（ｂ）前記半導体基板内に前記第１回路層と電気的に接続された複数の貫通電極を形成する工程と、
（ｃ）前記第１回路層上に前記複数の貫通電極と電気的に接続された第２回路層を形成する工程と、
（ｄ）前記第２回路層上に前記第２回路層と電気的に接続された複数の第１電極を形成する工程と、
（ｅ）前記半導体基板の前記第１面とは反対側の第２面を研削し、前記複数の貫通電極のそれぞれの一部を露出させ、複数の第２電極を形成する工程と、
（ｆ）前記複数の第１電極と前記複数の第２電極との電気的接続状態を検査する工程と、
（ｇ）前記半導体基板を切断し、複数の半導体チップを取得する工程と、
（ｈ）配線基板を準備する工程と、
（ｉ）前記複数の半導体チップのうち、前記（ｆ）工程で良品となった半導体チップを前記配線基板の第１主面上に搭載し、前記配線基板と前記複数の第１電極とを電気的に接続する工程と、
を有し、
前記複数の第１電極のそれぞれの電極ピッチは、前記複数の第２電極のそれぞれの電極ピッチよりも広く、
前記（ｆ）工程は、前記複数の第１電極のそれぞれの電極を短絡させた状態で、前記複数の第２電極のそれぞれの電極間の導通確認を行う。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記複数の第１電極の短絡は、導電膜を前記複数の第１電極のそれぞれが電気的に繋がるように前記複数の第１電極上に施す半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記（ｄ）工程と前記（ｅ）工程との間に前記導電膜を施す工程を有する半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記導電膜はスパッタ膜である半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記（ｆ）工程と前記（ｇ）工程との間に前記導電膜を除去する工程を有する半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記導電膜をエッチングで除去する半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記半導体基板の前記第１面側を支持部材に貼り付けて行うものであって、
前記支持部材の前記半導体基板の前記第１面側と対向する面には導電膜部材が形成されており、
前記半導体基板の前記第１面と前記支持部材の貼り付けは、前記導電膜部材と前記複数の第１電極のそれぞれとが接触するように行う半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記（ｆ）工程は、前記支持部材を前記半導体基板に貼り付けた状態で行う半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記（ｆ）工程の後、前記（ｇ）工程を実施する前に前記支持部材を前記半導体基板から除去する半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記支持部材は、ガラスキャリアである半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記支持部材は、ＢＧテープである半導体装置の製造方法。
【請求項１２】
請求項１に記載の半導体装置の製造方法において、
前記配線基板の前記第１主面には、前記半導体チップの前記複数の第１電極に接続される複数の第１パッド電極が形成されており、前記配線基板の前記第１主面とは反対側の第２主面には前記複数の第１パッド電極と電気的に接続された複数の第２パッド電極が形成されており、
前記（ｉ）工程の後、前記複数の第２パッド電極のそれぞれを電気的に短絡させた状態で、前記複数の第２電極のそれぞれの電極間の導通確認を行う半導体装置の製造方法。
【請求項１３】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程の後、前記複数の第１電極にプロービングして電気的試験を行う半導体装置の製造方法。
【請求項１４】
請求項１に記載の半導体装置の製造方法において、
前記（ｅ）工程と前記（ｆ）工程との間に前記複数の第２電極のそれぞれと電気的に接続され、かつ前記複数の第２電極のそれぞれの電極間ピッチよりも電極間ピッチが広い複数の第３電極を形成する工程を有し、
前記（ｆ）工程は、前記複数の第３電極のそれぞれの電極にプロービングすることにより行う半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記（ｉ）工程の後、前記複数の第２電極とそれらに対応した前記複数の第３電極とを電気的に分離する工程を有する半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記複数の第２電極と前記複数の第３電極との分離は、レーザにより配線を切断することにより行う半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記配線における前記複数の第３電極より前記複数の第２電極の近くの位置で切断する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、例えば貫通電極が形成された半導体チップを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
インターポーザ基板の導通検査において、絶縁基材の同一面に基板接続用電極と共通測定電極を形成して同一面で検査を行う検査方法が、例えば特開２００４−５３２９２号公報（特許文献１）に開示されている。
【０００３】
また、プリント配線板の表面に、多数のピンが突設された試験板を当接し、各ピンを対応するプリント配線板の貫通ビアに挿入した状態で所定のピンを選択してプリント配線板の裏面の共通電極との間で接続試験を行うプリント配線板の試験方法が、例えば特開平２−１０１６８号公報（特許文献２）に開示されている。
【０００４】
また、所定の配列でＩＣが形成された半導体ウエハにおいて、ダイシングラインで囲まれたセクションのＩＣ表面の周辺に電極用パッドを形成すると共に、前記セクションの外側の区域に前記電極用パッドと対応するテスト用パッドを形成し、該テスト用パッドにテストピンを接触させて電気的諸特性を検査する検査方法が、例えば特開平５−２０６３８３号公報（特許文献３）に開示されている。
【０００５】
また、印刷配線板の導通検査装置において、印刷配線板上の配線パターンに対応する箇所の測定電極と共通の透明電極との間に印加される駆動電圧により電気光学的表示セルの電圧印加箇所に光学的な変化を起こさせることにより、印刷配線板の導通を光学的に検査する技術が、例えば特開平１−２０７６７１号公報（特許文献４）に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−５３２９２号公報
【特許文献２】特開平２−１０１６８号公報
【特許文献３】特開平５−２０６３８３号公報
【特許文献４】特開平１−２０７６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置（半導体パッケージ）の小型化・高密度実装化の技術の流れにおいて、現在３次元構造でＳＩＰ（System In Package）化する３次元実装技術の開発が盛んに行われている。３次元実装技術の中でも、特にウエハ状態でチップに貫通孔を開け、その貫通孔に導電材を埋め込み、チップの表裏面に電極を形成するＴＳＶ（Through Silicon Via：シリコン貫通電極、以降、単に貫通電極とも呼ぶ) 技術がある。ＴＳＶ技術は、ＣＯＣ（Chip On Chip）技術を使って、多数のチップを積層するのに有効な技術である。
【０００８】
ここで、例えば貫通電極（ＴＳＶ）を有するロジックチップ上にメモリチップを積層したＳＩＰ構造において、メモリチップのＩ／Ｏのパッドピッチは、例えばＭｉｎ４０μｍと狭ピッチであり、それを受けるロジックチップの各貫通電極のピッチも同等である。
【０００９】
なお、貫通電極の形成プロセスにおいてショートや断線などの不良を検出する検査では、ロジックチップの表裏面に設けられた端子にプロービングを行って貫通電極形成の良否判定を行う場合が多い。しかしながら、ロジックチップは、半導体装置の薄型化のために、その厚さが例えば５０μｍ前後と非常に薄く、かつ前述のように貫通電極が狭ピッチで配置されている。そのため、チップ（ロジックチップ）の表裏面の端子にプロービングする行為は、プロービング時のチップに対するダメージの発生やチップのハンドリングの面を考慮すると非常に困難である。
【００１０】
さらに、電源・ＧＮＤピン（貫通電極）については、チップ内部で複数のピンが電気的に接続している場合も多く、その場合は良否判定が困難になる。つまり、電源・ＧＮＤピンのオープン／ショート検査において、例えば、ある電源ピン同士、またはＧＮＤピン同士がチップ内部で電気的に接続している場合でも、複数のピンが電気的に接続されているので、不良ピン（不良の貫通電極）を特定できない事態となってしまうのである。
【００１１】
本願において開示される実施の形態の目的は、半導体装置の製造において貫通電極を全ピン確実に検査することができる技術を提供することにある。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態の半導体装置の製造方法は、半導体基板の一方の面側に形成された回路層と電気的に接続された複数の第１電極と、反対側の他方の面に形成され、かつ複数の貫通電極を介して前記回路層と電気的に接続された複数の第２電極との電気的接続状態を、前記複数の第１電極のそれぞれの電極を短絡させた状態で前記複数の第２電極のそれぞれの電極間の導通確認を行う。
【発明の効果】
【００１５】
本願において開示される代表的な実施の形態によって得られる効果を簡単に説明すれば、以下のとおりである。
【００１６】
半導体装置の製造において貫通電極を全ピン検査することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１の半導体装置の構造の一例を示す断面図である。
【図２】図１の半導体装置に搭載されるロジックチップの素子面の電極エリア区分の一例を示す平面図である。
【図３】図２のロジックチップの裏面の電極エリア区分の一例を示す裏面図である。
【図４】図１の半導体装置に搭載されるパッケージ基板のチップ搭載面の電極エリア区分の一例を示す平面図である。
【図５】図４のパッケージ基板のボール搭載面の電極エリア区分の一例を示す裏面図である。
【図６】図１の半導体装置の組み立ての素子形成〜配線形成後の構造の一例を示す部分断面図である。
【図７】図１の半導体装置の組み立ての銅ポストバンプ形成〜スパッタリング後の構造の一例を示す部分断面図である。
【図８】図１の半導体装置の組み立てのウエハサポート取り付け〜裏面研摩後の構造の一例を示す部分断面図である。
【図９】図１の半導体装置の組み立てにおける裏面バンプ形成後の構造の一例を示す部分断面図である。
【図１０】図１の半導体装置の組み立てに用いられる半導体基板の内部の電極配列の一例を透過して示す平面図である。
【図１１】図１０のＥ部の構造を示す拡大部分平面図である。
【図１２】図１１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【図１３】図１１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
【図１４】図１１のＡ−Ａ線と同箇所で切断した比較例の構造を示す断面図である。
【図１５】図１１のＢ−Ｂ線と同箇所で切断した比較例の構造を示す断面図である。
【図１６】図１の半導体装置の組み立てのテープ貼り付け〜キャリア取り外し後の構造の一例を示す部分断面図である。
【図１７】図１の半導体装置の組み立てのエッチング〜ダイシング後の構造の一例を示す部分断面図である。
【図１８】図１の半導体装置の組み立てのフリップチップ実装後の構造の一例を示す部分断面図である。
【図１９】図１の半導体装置の組み立てのＯ／Ｓテスト時の構造の一例を示す部分断面図である。
【図２０】図１の半導体装置の組み立てのチップ積層後の構造の一例を示す部分断面図である。
【図２１】図１の半導体装置の組み立ての動作テスト時の構造の一例を示す部分断面図である。
【図２２】実施の形態１の変形例の半導体装置の動作テスト時の構造を示す部分断面図である。
【図２３】実施の形態２の半導体装置の組み立ての銅ポストバンプ形成〜ウエハサポート取り付け後の構造の一例を示す部分断面図である。
【図２４】実施の形態２の半導体装置の組み立ての裏面研摩〜裏面バンプ形成後の構造の一例を示す部分断面図である。
【図２５】実施の形態２の半導体装置の組み立てのテープ貼り付け〜キャリア取り外し後の構造の一例を示す部分断面図である。
【図２６】実施の形態２の変形例１の半導体装置の組み立ての素子形成〜配線形成後の構造を示す部分断面図である。
【図２７】実施の形態２の変形例１の半導体装置の組み立てのウエハサポート取り付け〜裏面研摩後の構造を示す部分断面図である。
【図２８】実施の形態２の変形例１の半導体装置の組み立ての貫通電極形成〜裏面バンプ形成後の構造を示す部分断面図である。
【図２９】実施の形態２の変形例１の半導体装置の組み立てのテープ貼り付け〜銅ポストバンプ形成後の構造を示す部分断面図である。
【図３０】実施の形態２の変形例２の半導体装置の組み立ての裏面研摩〜裏面バンプ形成後の構造を示す部分断面図である。
【図３１】実施の形態２の変形例２の半導体装置の組み立てにおけるダイシング後の構造を示す部分断面図である。
【図３２】実施の形態３の半導体装置の組み立ての銅ポストバンプ形成〜テープ貼り付け後の構造の一例を示す部分断面図である。
【図３３】実施の形態３の半導体装置の組み立ての裏面研摩〜裏面バンプ形成後の構造の一例を示す部分断面図である。
【図３４】実施の形態３の変形例１の半導体装置の組み立てのテープ貼り付け〜裏面研摩後の構造を示す部分断面図である。
【図３５】実施の形態３の変形例１の半導体装置の組み立ての裏面バンプ形成〜テープ貼り付け後の構造を示す部分断面図である。
【図３６】実施の形態３の変形例１の半導体装置の組み立ての銅ポストバンプ形成〜ダイシング後の構造を示す部分断面図である。
【図３７】実施の形態３の変形例２の半導体装置の組み立ての裏面研摩〜裏面バンプ形成後の構造を示す部分断面図である。
【図３８】実施の形態３の変形例２の半導体装置の組み立てダイシング後の構造を示す部分断面図である。
【図３９】実施の形態４の半導体装置の組み立ての裏面研摩〜裏面バンプ／引き出し配線形成後の構造の一例を示す部分断面図である。
【図４０】実施の形態４の半導体装置の組み立てのテープ貼り付け後の構造の一例を示す部分断面図である。
【図４１】実施の形態４の半導体装置の組み立てのＢＧテープ剥離後の構造の一例を示す部分断面図である。
【図４２】実施の形態４の半導体装置の組み立てのレーザ切断後の構造の一例を示す部分断面図である。
【図４３】実施の形態４の半導体装置の組み立てに用いられる半導体基板の裏面の電極配列の一例を示す平面図である。
【図４４】図４３のＦ部における変形例１のレーザ切断箇所を示す拡大部分平面図である。
【図４５】図４３のＦ部における変形例２のレーザ切断箇所を示す拡大部分平面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２０】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００２１】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
【００２３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
図１は実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１の半導体装置に搭載されるロジックチップの素子面の電極エリア区分の一例を示す平面図、図３は図２のロジックチップの裏面の電極エリア区分の一例を示す裏面図である。また、図４は図１の半導体装置に搭載されるパッケージ基板のチップ搭載面の電極エリア区分の一例を示す平面図、図５は図４のパッケージ基板のボール搭載面の電極エリア区分の一例を示す裏面図である。
【００２５】
本実施の形態１の半導体装置は、図１に示すように、配線が形成されたパッケージ基板３（配線基板）の上面（表面、第１主面）３ａ上に複数の半導体チップが積層され、パッケージ基板３の下面（裏面、第２主面）３ｂ側に外部接続端子となる複数のボール電極９が格子状に設けられたＢＧＡ（Ball Grid Array)６である。ボール電極９は、ここでは半田ボールである。
【００２６】
また、積層された複数の半導体チップのうち、最下段に配置された半導体チップがロジックチップ１（半導体チップ１）であり、このロジックチップ１上に複数のメモリチップ２（半導体チップ２）が積層されている。なお、ここではメモリチップ２を４チップ積層した場合を例に説明しているが、メモリチップ２の積層数はこれに限定されない。ロジックチップ１上にメモリチップ２を１チップ積層するような場合もある。また、複数のメモリチップ２は、それぞれ、ロジックチップ１と電気的に接続されており、ロジックチップ１によって制御される。このように、ＢＧＡ６はロジックチップ１と複数のメモリチップ２を内蔵していることから、所謂ＳＩＰ（System In Package）タイプの半導体パッケージであるとも言える。
【００２７】
最下段のロジックチップ１は、突起電極である複数の銅（Ｃｕ）ポストバンプ（第１電極、銅ピラーバンプ、金属バンプ、金属製突起電極）５を介してパッケージ基板３上にフリップチップ実装されている。つまり、後述する図２０に示すように、ロジックチップ１は、素子が形成され、複数の銅ポストバンプ５が配置された表面１ａがパッケージ基板３の上面（第１主面）３ａと対向するように配置され、パッケージ基板３の上面３ａ上に実装されている。
【００２８】
また、ロジックチップ１と、その上に積層される複数のメモリチップ２の内の一部のチップには、それぞれ複数の貫通電極（第２電極）１ｃ，２ｃが形成されている。貫通電極１ｃ，２ｃは、シリコンベース部分を貫通して形成され、かつチップの表裏面に形成された電極と電気的に接続されている。
【００２９】
ここで、図２０について説明する。図２０は、図１の半導体装置のチップ積層部分の拡大断面図である。図２０に示すように、ＢＧＡ６のロジックチップ１における貫通電極１ｃは、その一端がロジックチップ１の表面（素子形成面、下面）側において、表層の絶縁層１ｆに形成された配線部１ｇの一端と電気的に接続されている。さらに、配線部１ｇの他端は、ロジックチップ１の表面に形成されたパッド１ｄと電気的に接続されている。さらに、パッド１ｄは、銅ポストバンプ５と電気的に接続されている。また、貫通電極１ｃの他端は、ロジックチップ１の表面とは反対側の裏面（上面）１ｂ側に設けられたバンプ１ｅと電気的に接続されている。つまり、ロジックチップ１の裏面１ｂに設けられたバンプ１ｅは、ロジックチップ１の裏面１ｂから表面１ａにかけて、貫通電極１ｃ−配線部１ｇ−パッド１ｄ−銅ポストバンプ５と電気的に接続されていることになる。
【００３０】
一方、メモリチップ２における貫通電極２ｃは、その一端がメモリチップ２の表面（素子形成面、下面）側において、表層の絶縁層２ｆに形成された配線部２ｇの一端と電気的に接続されている。さらに、配線部２ｇの他端は、メモリチップ２の表面２ａに形成されたパッド２ｄと電気的に接続されている。また、貫通電極２ｃの他端は、メモリチップ２の表面２ａとは反対側の裏面（上面）２ｂ側に設けられたバンプ２ｅと電気的に接続されている。つまり、メモリチップ２の裏面２ｂに設けられたバンプ２ｅは、メモリチップ２の裏面２ｂから表面２ａにかけて、貫通電極２ｃ−配線部２ｇ−パッド２ｄと電気的に接続されていることになる。
【００３１】
さらに、図２０に示すように、ロジックチップ１の裏面１ｂに設けられたバンプ１ｅとメモリチップ２の表面２ａに設けられたパッド２ｄとが電気的に接続されることにより、ロジックチップ１とロジックチップ１の裏面上に積層されたメモリチップ２とが電気的に接続されている。また、上下段のメモリチップ２同士の接続については、下段のメモリチップ２の裏面２ｂに設けられたバンプ２ｅと上段のメモリチップ２の表面２ａに設けられたパッド２ｄとが電気的に接続されることにより、上下段のメモリチップ２同士は電気的に接続されている。
【００３２】
以上の説明から、ＢＧＡ６は、ロジックチップ１の貫通電極１ｃと、ロジックチップ１上に積層されたメモリチップ２の貫通電極２ｃとは、１対１の関係で、且つ一通で繋がった構造であることが分かる。
【００３３】
このことを利用し、ＢＧＡ６では、ロジックチップ１の銅ポストバンプ５と電気的に接続されたパッケージ基板３からロジックチップ１を介して、２段目以降のメモリチップ２に電源・ＧＮＤ・信号を供給する構造となっている。
【００３４】
ここで、ロジックチップ１の表層の絶縁層１ｆの配線部１ｇは、銅ポストバンプ５側から貫通電極１ｃに対して分岐する配線が含まれている。つまり、このことは、複数の銅ポストバンプ５の内、２つ以上の貫通電極１ｃと電気的に接続される銅ポストバンプ５が存在することを意味する。
【００３５】
その結果、ロジックチップ１は、表面（下面）１ａ側の銅ポストバンプ５の数よりも、その反対側の裏面（上面）側のバンプ１ｅ（貫通電極１ｃの端子）の数の方が多い構造となっている。そのため、銅ポストバンプ５のピッチ（電極ピッチ）よりも、反対側のバンプ１ｅのピッチ（電極ピッチ）の方が狭い。一例として、銅ポストバンプ５のピッチは、１００μｍ以下程度であり、一方、その反対側のバンプ１ｅのピッチは、４０μｍ以下程度である。これらの範囲で、銅ポストバンプ５の電極ピッチ＞バンプ１ｅの電極ピッチの関係となっている。このことは言い換えると、貫通電極１ｃ，２ｃを介したチップ−チップ間の接続部分の方が、銅ポストバンプ５を介したパッケージ基板３−ロジックチップ間の接続部分よりも、電極間ピッチが狭いことを意味する。なお、バンプ１ｅの数はメモリチップ２のデーターバス幅が５１２、１０２４、２０４８ビットと増えるに従い増加し、さらに狭ピッチの方向に進む傾向にあるものである。
【００３６】
次に、図２、図３に示すロジックチップ１の表裏面の電極のエリアの分け方について説明する。図２に示すようにロジックチップ１の表面（パッケージ基板３と対向する面、下面）１ａには、その中央部付近にメモリチップ用の銅ポストバンプエリア１ｈが形成されている。さらに、この銅ポストバンプエリア１ｈの外側の周縁部付近にロジックチップ用の銅ポストバンプエリア１ｉが形成されている。
【００３７】
一方、図３に示すようにロジックチップ１の裏面（メモリチップ２と対向する面、上面）１ｂには、その中央に貫通電極用の細長いバンプエリア１ｊが形成されている。さらに、この細長いバンプエリア１ｊの両側に貫通電極検査用のバンプエリア１ｋが形成されている。
【００３８】
したがって、ロジックチップ１の表面（下面）１ａの中央部付近の銅ポストバンプエリア１ｈに配置される銅ポストバンプ５は、裏面（上面）１ｂの中央の細長いバンプエリア１ｊにその一部が露出するように配置された図１に示す貫通電極１ｃと電気的に接続されている。
【００３９】
次に、図４、図５に示すパッケージ基板３の上下面の電極のエリアの分け方について説明する。図４に示すようにパッケージ基板３の上面３ａには、図２のロジックチップ１の下面に対応して、同様の銅ポストバンプエリア３ｃが中央部に形成され、さらにこの銅ポストバンプエリア３ｃの外側に図２のロジックチップ１の銅ポストバンプエリア１ｉに対応した銅ポストバンプエリア３ｄが形成されている。
【００４０】
これにより、それぞれの領域に設けられた複数の銅ポストバンプ５を介してパッケージ基板３とロジックチップ１とが電気的に接続されることになる。
【００４１】
一方、図５に示すように、パッケージ基板３の下面（第２主面）３ｂには、その中央部付近にメモリチップテスト用のパッドエリア３ｅと、その外側にボールエリア３ｆとが形成され、ボールエリア３ｆには、外部接続端子として図１に示すような複数のボール電極９が設けられている。
【００４２】
なお、図２０に示すように、パッケージ基板３の上面３ａには、複数のランド（第１パッド電極）３ｉとこのランド３ｉの外周部を覆うソルダレジスト膜（絶縁膜）３ｋとが形成されており、複数のランド３ｉそれぞれの露出する部分に、例えば導電性材料である半田７を介して銅ポストバンプ５が電気的に接続されている。
【００４３】
一方、パッケージ基板３の下面３ｂには、複数のランド（第２パッド電極）３ｊとこのランド３ｊの外周部を覆うソルダレジスト膜（絶縁膜）３ｋとが形成されており、複数のランド３ｊそれぞれの露出する部分に、外部接続端子となるボール電極９が電気的に接続されている。
【００４４】
また、パッケージ基板３の上面３ａの複数のランド３ｉと、下面３ｂの複数のランド３ｊとは、内部配線３ｇやスルーホール配線３ｈを介して電気的に接続されている。
【００４５】
また、図１に示すように、パッケージ基板３上に積層されたロジックチップ１と複数のメモリチップ２は、例えばエポキシ樹脂等から成る封止体４によって樹脂封止されている。
【００４６】
次に、本実施の形態１の半導体装置の製造方法について説明する。
【００４７】
図６は図１の半導体装置の組み立ての素子形成〜配線形成後の構造の一例を示す部分断面図、図７は図１の半導体装置の組み立ての銅ポストバンプ形成〜スパッタリング後の構造の一例を示す部分断面図、図８は図１の半導体装置の組み立てのウエハサポート取り付け〜裏面研摩後の構造の一例を示す部分断面図である。また、図９は図１の半導体装置の組み立ての裏面バンプ形成後の構造の一例を示す部分断面図、図１０は図１の半導体装置の組み立てに用いられる半導体基板の内部の電極配列の一例を透過して示す平面図、図１１は図１０のＥ部の構造を示す拡大部分平面図、図１２は図１１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。
【００４８】
さらに、図１３は図１１のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図１４は図１１のＡ−Ａ線と同箇所で切断した比較例の構造を示す断面図、図１５は図１１のＢ−Ｂ線と同箇所で切断した比較例の構造を示す断面図、図１６は図１の半導体装置の組み立てのテープ貼り付け〜キャリア取り外し後の構造の一例を示す部分断面図である。
【００４９】
また、図１７は図１の半導体装置の組み立てのエッチング〜ダイシング後の構造の一例を示す部分断面図、図１８は図１の半導体装置の組み立てのフリップチップ実装後の構造の一例を示す部分断面図である。さらに、図１９は図１の半導体装置の組み立てのＯ／Ｓテスト時の構造の一例を示す部分断面図、図２０は図１の半導体装置の組み立てのチップ積層後の構造の一例を示す部分断面図、図２１は図１の半導体装置の組み立ての動作テスト時の構造の一例を示す部分断面図である。
【００５０】
まず、図６のステップＳ１に示す素子形成を行う。ここでは、半導体基板である半導体ウエハ（以降、単にウエハとも言う）８の表面（第１面）８ａに素子１ｓを形成する。すなわち、シリコンから成るベース基板１ｒ上の絶縁層１ｐと保護膜１ｑとからなる表面層にトランジスタなどの素子１ｓを形成する。
【００５１】
次に、ステップＳ２の貫通電極形成を行う。ここでは、まず、ウエハ８の表面８ａ上にメタル層（第１回路層）１ｍを形成し、その後、ウエハ８内にメタル層１ｍと電気的に接続された複数の貫通電極１ｃを形成する。なお、それぞれの貫通電極１ｃの表面は、ＳｉＯ2（ＴｉＮも含む）などの絶縁膜１ｔによって覆われており、これによって、貫通電極１ｃの拡散を防止している。複数の貫通電極１ｃの電極間ピッチは、ここでは、例えば４０μｍ程度である。
【００５２】
次に、ステップＳ３の配線形成を行う。ここでは、まず、表面（第１面）８ａ上の絶縁層１ｆにメタル層（第２回路層）１ｎを形成する。すなわち、メタル層１ｍ上に複数の貫通電極１ｃと電気的に接続されたメタル層１ｎを形成する。メタル層１ｎは、複数の配線層から成り、各配線層のそれぞれの間には層間絶縁膜が形成されている。
【００５３】
さらに、絶縁層１ｆ上に、メタル層１ｎと電気的に接続された複数のパッド１ｄを形成する。パッド１ｄは、例えばここでは、アルミ（Ａｌ）で形成されたパッドである。
【００５４】
次に、図７に示すステップＳ４の銅ポストバンプ形成を行う。ここでは、メタル層１ｎ上にメタル層１ｎと電気的に接続された複数の突起電極である銅ポストバンプ（第１電極）５を形成する。すなわち、絶縁層１ｆ上に形成され、かつメタル層１ｎと電気的に接続された複数のパッド１ｄ上に突起電極である銅ポストバンプ５を形成する。さらに、それぞれの銅ポストバンプ５上には半田７が形成されている。なお、ここでは、銅（Ｃｕ）からなるポストバンプを例に挙げて説明しているが、これに限定されない。他の金属ポストバンプであっても構わない。
【００５５】
また、複数の銅ポストバンプ５を、ここでは、例えば１００μｍ以下のピッチで設ける。メモリチップ側に必要となる貫通電極１ｃの端子数の方が、パッケージ基板側に接続する銅ポストバンプ数より多いため、複数の銅ポストバンプ５のそれぞれの電極ピッチ＞複数の貫通電極１ｃのそれぞれの電極ピッチの関係となる。
【００５６】
次に、図７に示す第１プローブ検査を実施する。すなわち、銅ポストバンプ５を形成した後、複数の銅ポストバンプ５にプロービングを行って（図示しないテストプローブを当てて）、電気的試験である第１プローブ検査を実施する。この第１プローブ検査は、ウエハ８に形成されたロジックチップ１の良否判定を行うものであり、ウエハ８のチップ領域に形成された複数のロジックチップ１に対して行う。
【００５７】
次に、ステップＳ５のスパッタリングを行う。ここでは、図７のステップＳ５に示すように、ウエハ８の表面８ａの全面に導電膜１０（スパッタ膜）を形成する。導電膜１０は、各ロジックチップ１の表面１ａ（８ａ）、銅ポストバンプ５、銅ポストバンプ５から露出したパッド１ｄ、および銅ポストバンプ５上の半田７のそれぞれの表面を覆うように形成される。導電膜１０は、例えばクロム（Ｃｒ）膜やニッケル（Ｎｉ）膜等である。
【００５８】
これにより、ウエハ８の表面８ａに形成された複数の銅ポストバンプ５のそれぞれが、導電膜１０を介して電気的に接続された状態となる。
【００５９】
次に、図８のステップＳ６に示すウエハサポート取り付けを行う。ここでは、ウエハ８の表面（第１面）８ａ側をキャリア（支持部材）１１に接着剤１２を介して貼り付ける。なお、キャリア１１は、例えば石英ガラス等からなるガラスキャリアである。また、接着剤１２は、例えば有機系接着剤である。ただし、接着剤１２は、有機系接着剤に限定されるものでなく、導電性接着剤等を用いてもよい。
【００６０】
次に、図８のステップＳ７に示す裏面研摩（研削、バックグラインド）を行う。ここでは、ウエハ８の表面８ａとは反対側の裏面（第２面）８ｂを研摩（研削）し、ステップＳ２であらかじめ形成しておいた複数の貫通電極１ｃのそれぞれの先端（一部、上述した他端となる部分）を露出させる。この時の研摩は、例えばポリッシングとケミカルエッチングなどである。
【００６１】
次に、図９のステップＳ８に示す裏面バンプ形成を行う。ここでは、まず、ウエハ８の裏面８ｂに露出した複数の貫通電極１ｃの先端の周囲に絶縁膜１ｕを形成する。この絶縁膜１ｕは、例えばＳｉＯ2（ＴｉＮも含む）膜などである。さらに、複数の貫通電極１ｃの裏面８ｂ側に露出した先端のそれぞれにバンプ（第２電極）１ｅを形成する。バンプ１ｅは、例えばメッキなどによって形成される。また、バンプ１ｅは、例えば金（Ａｕ）等から成る場合が多い。
【００６２】
これにより、ウエハ８の裏面８ｂには複数のバンプ１ｅが形成される。なお、複数のバンプ１ｅのそれぞれは、ウエハ８の裏面８ｂに露出する複数の貫通電極１ｃの先端に形成したものであるため、複数のバンプ１ｅの電極ピッチは、複数の貫通電極１ｃのピッチと同じである。そのため、ウエハ８の表裏面において、複数の銅ポストバンプ５のそれぞれの電極ピッチ＞複数のバンプ１ｅ（貫通電極１ｃ）のそれぞれの電極ピッチの関係となっている。
【００６３】
次に、図９に示す第２プローブ検査を実施する。ここでは、複数の銅ポストバンプ５と複数のバンプ１ｅとの電気的接続状態（導通状態）を検査する。なお、第２プローブ検査は、キャリア１１をウエハ８に貼り付けた状態でウエハ８を支持し、かつ複数の銅ポストバンプ５のそれぞれの電極を電気的に短絡させた状態で、複数のバンプ１ｅのそれぞれの電極間の導通確認を行う。
【００６４】
つまり、第２プローブ検査は、ウエハ８内（チップ内）に形成された複数の貫通電極１ｃのそれぞれの良否判定を行うものである。言い換えると、第２プローブ検査は、それぞれの（１本１本の）貫通電極１ｃの導通が確実に確保されているか否か、あるいは本来電気的に短絡してはならない貫通電極１ｃ同士が短絡していないか否かを判定するものである。
【００６５】
なお、本実施の形態１では、上述したステップＳ５で複数の銅ポストバンプ５のそれぞれが電気的に接続されるように、導電膜１０を複数の銅ポストバンプ５上に施しているところが特徴である。
【００６６】
ここで、第２プローブ検査の意図について説明する。
【００６７】
本実施の形態１のＢＧＡ６は、図２０に示すように、パッケージ基板３からロジックチップ１を通って２段目以降のメモリチップ２に対して電源・ＧＮＤ・信号を供給する構造となっている。その際、特に電源・ＧＮＤにおいては、銅ポストバンプ５側から貫通電極１ｃに対して分岐する配線が含まれている場合が多く、複数の銅ポストバンプ５のうちの何れかは、２つ以上の（複数の）貫通電極１ｃと電気的に接続される銅ポストバンプ５が存在している。
【００６８】
したがって、ロジックチップ１の下面側の銅ポストバンプ５の数は、上面側のバンプ（貫通電極１ｃ）１ｅの数よりも多くなっている。その結果、バンプ１ｅの電極ピッチは、銅ポストバンプ５の電極ピッチよりも狭くなっている（銅ポストバンプ５の電極ピッチ＞バンプ１ｅの電極ピッチ）。
【００６９】
そこで、第２プローブ検査では、図９に示すように、電極ピッチが広い銅ポストバンプ５側を導電膜１０によって全ての銅ポストバンプ５を電気的に短絡させて配線ループを形成している。これにより、銅ポストバンプ５の電極ピッチよりも、電極ピッチが狭いバンプ１ｅ（貫通電極１ｃ）側に敢えてプロービングを行うことにより、全ての貫通電極１ｃ（全ピン）の電気的な良否判定を行うことができるようになっているのである。
【００７０】
ここで、図１０〜図１３の本実施の形態１と、図１４および図１５の比較例を用いて本実施の形態１の第２プローブ検査の効果について説明する。
【００７１】
図１０は、ウエハ８の内部に設けられた複数の貫通電極１ｃと、表面側の銅ポストバンプ５の配列を表面８ａ側から透過して眺めたものであり、その拡大図を図１１に示す。図１１のＡ−Ａ断面の図である図１２のＦ部において、例えば、ある貫通電極１ｃに未充填の不良が発生しているものとする。一方、図１１のＢ−Ｂ断面の図である図１３では、未充填は発生しておらず全ての貫通電極１ｃが正しく導通された状態となっているものとする。
【００７２】
図１４と図１５の比較例の構造によるプローブ検査では、狭ピッチのバンプ１ｅ（貫通電極１ｃ）側を導電膜１４で短絡させ、この状態で銅ポストバンプ５側（銅ポストバンプＰ３やＰ４）にプローブ１３を当てて検査を行う。この場合、図１４のＧ部のような未充填の貫通電極１ｃが存在していてもチップ内（図１４のＨ部）で各貫通電極１ｃが配線部１ｇを介して電気的に短絡しているため、Ｇ部の未充填の不良を検出することができず、良品と判定してしまう。すなわち、比較例のプローブ検査では、全てのバンプ１ｅ（貫通電極１ｃ）に対して正しい良否判定を行うことができないことが分かる。
【００７３】
一方、図１２および図１３の本実施の形態１の構造において、本第２プローブ検査では、銅ポストバンプ５側を導電膜１０で短絡させ（図１２の銅ポストバンプＰ１と図１３の銅ポストバンプＰ２とが導電膜１０によって導通されている）、この状態で狭ピッチのバンプ１ｅ（貫通電極１ｃ）側にプローブ１３を当てて検査を行う。この場合、図１２のＦ部に示すような貫通電極１ｃ内に未充填の不良があっても、導電膜１０の配線ループを介して検査するので、チップ内の配線部１ｇの短絡の有無に影響されることもなく、全てのバンプ１ｅ（貫通電極１ｃ）の良否判定を行うことができる。言い換えると、導電膜１０は、チップの外側に設けられた新たなバイパス配線とも言え、この新たなバイパス配線があるからこそ、チップ内の電気的な短絡の影響を受けずに、複数の貫通電極１ｃの１本１本の良否判定を確実に行うことができるのである。
【００７４】
以上纏めると、第２プローブ検査は、これまで説明してきたいくつかの特徴の内、電極ピッチが広い方の銅ポストバンプ５側を導電膜１０によって電気的に短絡させ、電極ピッチが狭い方のバンプ１ｅ（貫通電極１ｃ）側にプローブ針を当てているのが１つの特徴である。通常、プローブ針を当てる際の作業性を考慮すれば、電極ピッチが狭いバンプ１ｅ側を導電膜１０によって電気的に短絡させ、電極ピッチが広い銅ポストバンプ側にプローブ針を当てる方がよい。しかし、それではチップ内の短絡の影響により、電気的に見えない貫通電極１ｃが発生してしまう。だからこそ、第２プローブ検査は、電極ピッチが広い方の銅ポストバンプ５側を導電膜１０によって電気的に短絡させ、敢えて電極ピッチが狭い方のバンプ１ｅ側にプローブ針を当てることにより、全ての貫通電極１ｃの良否判定を可能にしているのである。
【００７５】
さらに、本第２プローブ検査は、キャリア１１をウエハ８に貼り付けた状態でウエハ８を支持し（保持し）、バンプ１ｅ側にプローブ針を当てている点がもう１つの特徴である。ロジックチップ１（ウエハ８）は、その厚さが例えば５０μｍ前後と非常に薄く、プロービング時のチップに対するダメージの発生やチップのハンドリングの面において懸念が多い。本第２プローブ検査は、キャリア１１をウエハ８に貼り付けた状態でウエハ８を支持した（保持した）状態でプロービングを行うことにより、ロジックチップ１（ウエハ８）の剛性が確保された状態で行えることになるので、前述の課題を解決することができるのである。
【００７６】
以上のように、本実施の形態１の半導体装置の製造において、上述した第２プローブ検査を採用することにより、全ての貫通電極１ｃ（全ピン）を検査することができる。
【００７７】
第２プローブ検査完了後、図１６のステップＳ９に示すテープ貼り付けを行う。ここでは、前記第２プローブ検査を実施したウエハ８の裏面（第２面）８ｂ側をダイシングテープ１５に貼り付ける。
【００７８】
次に、ステップＳ１０に示すキャリア取り外しを行う。ここでは、第２プローブ検査を終え、かつダイシングテープ１５を貼り付けたウエハ８に対して、表面８ａ側に接着剤１２を介して貼り付けられているキャリア（支持部材）１１を、ウエハ８から取り外す（除去する）。
【００７９】
次に、図１７のステップＳ１１に示すエッチングを行う。ここでは、ウエハ８の表面８ａ側に形成されている導電膜１０をエッチングによって除去する。
【００８０】
この時、エッチングによって導電膜１０を除去することにより、表面８ａ側に付着している接着剤１２の異物なども除去することができる。このことは、例えば、銅ポストバンプ５の先端の半田７に付着した異物起因の実装不良を防止するといった点で有効である。
【００８１】
次に、ステップＳ１２に示すダイシングを行う。ここでは、ダイシングテープ１５に支持されたウエハ８を切断し、複数の良品の半導体チップ（ここではロジックチップ１）を取得する。
【００８２】
次に、図１８のステップＳ１３に示すフリップチップ実装を行う。まず、パッケージ基板（配線基板、多連基板）３を準備する。なお、パッケージ基板３の上面（第１主面）３ａには、ロジックチップ１の複数の銅ポストバンプ５に接続される複数のランド（第１パッド電極）３ｉが形成されており、一方、パッケージ基板３の上面３ａとは反対側の下面（第２主面）３ｂには複数のランド３ｉと電気的に接続された複数のランド（第２パッド電極）３ｊが形成されている。
【００８３】
また、パッケージ基板３の上下面のそれぞれにはその表層にソルダレジスト膜３ｋが形成されており、各ランド３ｉ，３ｊの一部が露出している。
【００８４】
パッケージ基板３を準備した後、図１８に示すように、複数のロジックチップ１のうち、前述の第１および第２プローブ検査工程で良品となったロジックチップ１をパッケージ基板３の上面３ａ上に搭載し、パッケージ基板３と複数の銅ポストバンプ５とを電気的に接続する。
【００８５】
この時、前記第１および第２プローブ検査により良品となったロジックチップ１に加熱・加圧を行うことにより、複数の銅ポストバンプ５をそれぞれの半田７を介してパッケージ基板３のランド３ｉに接続する。
【００８６】
次に、図１９のステップＳ１４に示すオープン／ショートテストを行う。ここでは、パッケージ基板３の下面３ｂ側の複数のランド３ｊのそれぞれを電気的に短絡させた状態で、ロジックチップ１の裏面（上面）１ｂ側の複数のバンプ（第２電極）１ｅのそれぞれの電極間の導通確認を行う。例えば、図１９に示すように、パッケージ基板３の下面３ｂ側の複数のランド３ｊを導電性シート１６によって短絡させ、この状態のパッケージ基板３をプローブキャリア１７で支持し、かつプローブキャリア１７に設けられた真空吸着孔１７ａを介して真空排気することでパッケージ基板３を支持する。さらに、この状態でロジックチップ１の複数のバンプ１ｅにプロービングして第３プローブ検査を実施する。
【００８７】
この第３プローブ検査によって、ロジックチップ１とパッケージ基板３との電気的接続状態の良否判定を行う。具体的には、ロジックチップ１の複数の銅ポストバンプ５とパッケージ基板３の複数のランド３ｉのそれぞれの接続状態を確認する。
【００８８】
この第３プローブ検査の重要性について説明する。この第３プローブ検査の後、後述の通り、複数のメモリチップ２をロジックチップ１上に搭載する。ロジックチップ１とパッケージ基板３との接続が確実に行われていない状態であると（接続不良状態であると）、その上に搭載されたメモリチップ２は全て無駄になってしまう。そのため、本第３プローブ検査を行うことにより、メモリチップ２は、ロジックチップ１とパッケージ基板３との接続が確実に行われているもの（良品）だけにしか搭載されなくなるので、メモリチップ２を無駄にしてしまうことを回避できる。
【００８９】
なお、第３プローブ検査の実施は必須ではない。量産時において、ロジックチップ１とパッケージ基板３との接続歩留が安定している場合には、第３プローブ検査は必ずしも実施しなくてもよい。第３プローブ検査を行わないことで、工程数を短縮することができる。
【００９０】
次に、図２０のステップＳ１５に示すチップ積層を行う。ここでは、パッケージ基板３上に実装されたロジックチップ１上にメモリチップ２を１チップもしくは複数チップを積層する。
【００９１】
その後、樹脂封止を行って図２１に示す封止体４を形成するとともに、外部接続端子となるボール電極９の搭載を行って、パッケージ基板３を個片に切り離し、ＢＧＡ６の組み立てを完了する。
【００９２】
そして最後に、図２１のステップＳ１６に示す動作テストである第４プローブ検査を行う。この第４プローブ検査では、ボール電極９にプロービングを行ってＢＧＡ６の動作テストを実施する。なお、ＢＧＡ６のパッケージ形状は一般的な外形形状であるので、本動作テストは、従来のテストソケットを用いて行うことができる。既存インフラを活用することにより、新たな投資を抑制できるので、半導体装置の低コストを図ることができる。
【００９３】
なお、図２２は本実施の形態１の変形例のＢＧＡ（半導体装置）１８であり、樹脂封止ではなく、ケース１９によって封止を行った半導体装置である。ケース１９は例えば金属製であり、最上段のメモリチップ２の裏面に取り付けられていることにより、チップ保護並びに放熱フィンの役割も果たす。このＢＧＡ１８の場合においても、前記第４プローブ検査では、ボール電極９にプロービングを行って動作テストを行う。
【００９４】
（実施の形態２）
図２３は実施の形態２の半導体装置の組み立ての銅ポストバンプ形成〜ウエハサポート取り付け後の構造の一例を示す部分断面図、図２４は実施の形態２の半導体装置の組み立ての裏面研摩〜裏面バンプ形成後の構造の一例を示す部分断面図、図２５は実施の形態２の半導体装置の組み立てのテープ貼り付け〜キャリア取り外し後の構造の一例を示す部分断面図である。
【００９５】
本実施の形態２の半導体装置は、実施の形態１と同様のＢＧＡ６である。すなわち、本実施の形態２のＢＧＡ６も、パッケージ基板３上に複数の半導体チップが積層されたチップ積層型の半導体装置である。
【００９６】
本実施の形態２のＢＧＡ６の構造は、実施の形態１のＢＧＡ６と同様であるため、その重複説明は省略する。
【００９７】
次に、本実施の形態２の半導体装置の製造方法について説明する。
【００９８】
本実施の形態２の半導体装置の製造方法の主な特徴は、キャリアに貼り付けられた導電膜部材によって複数の銅ポストバンプを電気的に短絡させ、この状態で第２プローブ検査を実施するものである。
【００９９】
なお、本実施の形態２の半導体装置の製造方法におけるステップＳ２１（素子形成）〜ステップＳ２４（銅ポストバンプ形成）は、実施の形態１のステップＳ１（素子形成）〜ステップＳ４（銅ポストバンプ形成）と同様であるため、その重複説明は省略する。
【０１００】
まず上記ステップＳ２１〜ステップＳ２３を実施し、次に、図２３のステップＳ２４に示す銅ポストバンプ５を形成し、さらに第１プローブ検査を実施する。
【０１０１】
次に、図２３のステップＳ２５に示すウエハサポート取り付けを行う。ここでは、ウエハ８の表面（第１面）８ａ側をキャリア（支持部材）１１に貼り付ける。その際、キャリア１１のウエハ８の表面８ａ側と対向する面には導電膜部材２０が形成されている。なお、ウエハ８の表面８ａとキャリア１１の貼り付けは、導電膜部材２０と複数の銅ポストバンプ５のそれぞれとが接触するように、ウエハ８の表面８ａ側をキャリア１１に接着剤１２を介して貼り付ける。
【０１０２】
これにより、ウエハ８の表面８ａに形成された複数の銅ポストバンプ５が導電膜部材２０を介して電気的に接続された状態となる（短絡された状態となる）。
【０１０３】
なお、キャリア１１は、例えば石英ガラス等からなるガラスキャリアである。また、接着剤１２は、例えば有機系接着剤である。ただし、接着剤１２は、有機系接着剤に限定されるものでなく、導電性接着剤等を用いてもよい。
【０１０４】
次に、図２４のステップＳ２６に示す裏面研摩（研削、バックグラインド）を行う。ここでは、ウエハ８の表面８ａ側をキャリア１１に貼り付けた状態で、ウエハ８の表面８ａとは反対側の裏面（第２面）８ｂを研摩（研削）し、ステップＳ２であらかじめ形成しておいた複数の貫通電極１ｃのそれぞれの先端（一部）を露出させる。この時の研摩は、例えばポリッシングとケミカルエッチングなどである。
【０１０５】
次に、図２４のステップＳ２７に示す裏面バンプ形成を行う。ここでは、まず、ウエハ８の裏面８ｂに露出した複数の貫通電極１ｃの先端の周囲に絶縁膜１ｕを形成する。この絶縁膜１ｕは、例えばＳｉＯ2（ＴｉＮも含む）膜などである。さらに、複数の貫通電極１ｃの裏面８ｂ側に露出した先端のそれぞれにバンプ（第２電極）１ｅを形成する。バンプ１ｅは、例えばメッキなどによって形成される。また、バンプ１ｅは、例えば金（Ａｕ）等から成る場合が多い。
【０１０６】
これにより、ウエハ８の裏面８ｂには複数のバンプ１ｅが形成される。なお、複数のバンプ１ｅのそれぞれは、ウエハ８の裏面８ｂに露出する複数の貫通電極１ｃの先端に形成したものであるため、複数のバンプ１ｅの電極ピッチは、複数の貫通電極１ｃのピッチと同じである。
【０１０７】
そのため、ウエハ８の表裏面において、複数の銅ポストバンプ５のそれぞれの電極ピッチ＞複数のバンプ１ｅ（貫通電極１ｃ）のそれぞれの電極ピッチの関係となっている。
【０１０８】
次に、図２４（ステップＳ２７）に示す第２プローブ検査を実施する。ここでは、複数の銅ポストバンプ５と複数のバンプ１ｅとの電気的接続状態を検査する。なお、第２プローブ検査は、キャリア１１をウエハ８に貼り付けた状態でウエハ８を支持し、かつ複数の銅ポストバンプ５のそれぞれの電極を電気的に短絡させた状態で、複数のバンプ１ｅのそれぞれの電極間の導通確認を行う。
【０１０９】
つまり、第２プローブ検査は、ウエハ８内（チップ内）に形成された複数の貫通電極１ｃのそれぞれの良否判定を行うものである。言い換えると、第２プローブ検査は、それぞれの（１本１本の）貫通電極１ｃの導通が確実に確保されているか否か、あるいは本来電気的に短絡してはならない貫通電極１ｃ同士が短絡していないか否かを判定するものである。
【０１１０】
なお、複数の銅ポストバンプ５の短絡は、導電膜部材２０を複数の銅ポストバンプ５のそれぞれが電気的に接続されるように複数の銅ポストバンプ５に接触させることで成されている。
【０１１１】
ここで、第２プローブ検査の意図については、上記実施の形態１で説明したものと同様であるため、その説明は省略する。
【０１１２】
上記第２プローブ検査完了後、図２５のステップＳ２８に示すテープ貼り付けを行う。ここでは、上記第２プローブ検査を実施したウエハ８の裏面（第２面）８ｂ側をダイシングテープ１５に貼り付ける。
【０１１３】
次に、ステップＳ２９に示すキャリア取り外しを行う。ここでは、第２プローブ検査を終え、かつダイシングテープ１５を貼り付けたウエハ８に対して、表面８ａ側に接着剤１２を介して貼り付けられているキャリア（支持部材）１１を、ウエハ８から取り外す（除去する）。なお、接着剤１２についても、キャリア１１と共に除去する。
【０１１４】
次に、ダイシングを行う。なお、本実施の形態２のダイシングから半導体装置組み立て完了までの工程は、上記実施の形態１のステップＳ１２のダイシング（図１７）〜ステップＳ１６の動作テスト（図２１）と同様であるため、その重複説明は省略する。
【０１１５】
本実施の形態２のいくつかある特徴のうち、その主なものは、キャリア１１に貼り付けられた導電膜部材２０によって複数の銅ポストバンプ５のそれぞれを短絡させた状態で第２プローブ検査を実施することである。
【０１１６】
このようにすることより、実施の形態１と比較して図７に示すようなスパッタリングによる導電膜１０を形成する必要が無くなる。また、導電膜１０を形成しないので、スパッタ膜（導電膜１０）の除去工程も無くなる。つまり、導電膜１０の形成工程と除去工程とが無くなるので、半導体装置の製造工程の短縮化を図ることができる。さらに、除去工程におけるスパッタ膜の膜残りや、銅ポストバンプのエッチングダメージ等の問題が発生するポテンシャルを無くすことができる。その結果、半導体装置の品質の安定化を図ることができる。
【０１１７】
（変形例１）
図２６は実施の形態２の変形例１の半導体装置の組み立ての素子形成〜配線形成後の構造を示す部分断面図、図２７は実施の形態２の変形例１の半導体装置の組み立てのウエハサポート取り付け〜裏面研摩後の構造を示す部分断面図である。また、図２８は実施の形態２の変形例１の半導体装置の組み立ての貫通電極形成〜裏面バンプ形成後の構造を示す部分断面図、図２９は実施の形態２の変形例１の半導体装置の組み立てのテープ貼り付け〜銅ポストバンプ形成後の構造を示す部分断面図である。
【０１１８】
本実施の形態２の変形例１の半導体装置は、実施の形態１と同様のＢＧＡ６である。すなわち、本実施の形態２の変形例１のＢＧＡ６も、パッケージ基板３上に複数の半導体チップが積層されたチップ積層型の半導体装置である。
【０１１９】
本実施の形態２の変形例１のＢＧＡ６の構造は、実施の形態１のＢＧＡ６と同様であるため、その重複説明は省略する。
【０１２０】
次に、本実施の形態２の変形例１の半導体装置の製造方法について説明する。
【０１２１】
本実施の形態２の変形例１の半導体装置の製造方法の主な特徴は、第２プローブ検査後に、複数の銅ポストバンプを形成するものであり、銅ポストバンプを形成する前に、キャリアに貼り付けられた導電性接着剤によって複数のパッドを短絡させた状態で第２プローブ検査を実施するものである。
【０１２２】
まず、図２６のステップＳ４１に示す素子形成を行う。ここでは、半導体基板であるウエハ８の表面（第１面）８ａに素子１ｓを形成する。すなわち、シリコンから成るベース基板１ｒ上の絶縁層１ｐと保護膜１ｑとからなる表面層にトランジスタなどの素子１ｓを形成する。
【０１２３】
次に、ステップＳ４２の配線形成を行う。ここでは、まず、表面８ａ上の絶縁層１ｆにメタル層（第２回路層）１ｎを形成する。すなわち、メタル層１ｍ上に複数のメタル層１ｎを形成する。メタル層１ｎは、複数の配線層から成り、各配線層のそれぞれの間には層間絶縁膜が形成されている。
【０１２４】
さらに、絶縁層１ｆ上に、メタル層１ｎと電気的に接続された複数のパッド１ｄを形成する。パッド１ｄは、例えばここでは、アルミ（Ａｌ）で形成されたパッドである。
【０１２５】
次に、図２６（ステップＳ４２）に示す第１プローブ検査を実施する。すなわち、複数のパッド１ｄを形成した後、この複数のパッド１ｄにプロービングを行って（図示しないテストプローブを当てて）、電気的試験である第１プローブ検査を実施する。この第１プローブ検査は、ウエハ８に形成されたロジックチップ１の良否判定を行うものであり、ウエハ８のチップ領域に形成された複数のロジックチップ１に対して行う。
【０１２６】
次に、図２７のステップＳ４３に示すウエハサポート取り付けを行う。ここでは、ウエハ８の表面（第１面）８ａ側をキャリア（支持部材）１１に貼り付ける。その際、ウエハ８の表面８ａとキャリア１１の貼り付けは、導電性接着剤２２を介してウエハ８をキャリア１１に貼り付ける。この時、導電性接着剤２２と複数のパッド１ｄのそれぞれとが接触するように、ウエハ８の表面８ａ側を導電性接着剤２２を介してキャリア１１に貼り付ける。
【０１２７】
これにより、ウエハ８の表面８ａに形成された複数のパッド１ｄが導電性接着剤２２を介して電気的に接続された状態となる（短絡された状態となる）。
【０１２８】
なお、キャリア１１は、例えば石英ガラス等からなるガラスキャリアである。
【０１２９】
次に、図２７のステップＳ４４に示す裏面研摩（研削、バックグラインド）を行う。ここでは、ウエハ８の表面８ａ側をキャリア１１に貼り付けた状態で、ウエハ８の表面８ａとは反対側の裏面（第２面）８ｂを研摩（研削）し、ウエハ８を所望の厚さに形成する。この時の研摩は、例えばポリッシングとケミカルエッチングなどである。
【０１３０】
次に、図２８のステップＳ４５の貫通電極形成を行う。ここでは、各貫通電極１ｃの一端がメタル層１ｍに接続するように複数の貫通電極１ｃをウエハ８内に形成する。なお、それぞれの貫通電極１ｃの表面は、ＳｉＯ2（ＴｉＮも含む）などの絶縁膜１ｔによって覆われており、これによって、貫通電極１ｃの拡散を防止している。複数の貫通電極１ｃの電極間ピッチは、ここでは、例えば４０μｍ程度である。
【０１３１】
次に、図２８のステップＳ４６に示す裏面バンプ形成を行う。ここでは、まず、ウエハ８の裏面８ｂに露出した複数の貫通電極１ｃの先端の周囲に絶縁膜１ｕを形成する。この絶縁膜１ｕは、例えばＳｉＯ2（ＴｉＮも含む）膜などである。さらに、複数の貫通電極１ｃの裏面８ｂ側に露出した先端のそれぞれにバンプ（第２電極）１ｅを形成する。バンプ１ｅは、例えばメッキなどによって形成される。また、バンプ１ｅは、例えば金（Ａｕ）等から成る場合が多い。
【０１３２】
これにより、ウエハ８の裏面８ｂには複数のバンプ１ｅが形成される。なお、複数のバンプ１ｅのそれぞれは、ウエハ８の裏面８ｂに露出する複数の貫通電極１ｃの先端に形成したものであるため、複数のバンプ１ｅの電極ピッチは、複数の貫通電極１ｃのピッチと同じである。そのため、ウエハ８の表裏面において、複数のパッド１ｄのそれぞれの電極ピッチ＞複数のバンプ１ｅ（貫通電極１ｃ）のそれぞれの電極ピッチの関係となっている。
【０１３３】
次に、図２８（ステップＳ４６）に示す第２プローブ検査を実施する。ここでは、複数のパッド１ｄと複数のバンプ１ｅとの電気的接続状態（導通状態）を検査する。なお、第２プローブ検査は、ウエハ８をキャリア１１に貼り付けた状態でウエハ８を支持し、かつ複数のパッド１ｄのそれぞれの電極を電気的に短絡させた状態で、複数のバンプ１ｅのそれぞれの電極間の導通確認を行う。
【０１３４】
つまり、第２プローブ検査は、ウエハ８内（チップ内）に形成された複数の貫通電極１ｃのそれぞれの良否判定を行うものである。言い換えると、第２プローブ検査は、それぞれの（１本１本の）貫通電極１ｃの導通が確実に確保されているか否か、あるいは本来電気的に短絡してはならない貫通電極１ｃ同士が短絡していないか否かを判定するものである。
【０１３５】
なお、本実施の形態２は、銅ポストバンプ５を形成する前に、導電性接着剤２２によって複数のパッド１ｄを電気的に短絡させた状態で第２プローブ検査を実施することが特徴である。
【０１３６】
ここで、第２プローブ検査の意図については、上記実施の形態１で説明したものと同様であるため、その説明は省略する。
【０１３７】
上記第２プローブ検査完了後、図２９のステップＳ４７に示すテープ貼り付けを行う。ここでは、上記第２プローブ検査を実施したウエハ８の裏面（第２面）８ｂ側をダイシングテープ１５に貼り付ける。
【０１３８】
次に、キャリア１１の取り外しを行う。すなわち、第２プローブ検査を終え、かつダイシングテープ１５を貼り付けたウエハ８に対して、表面８ａ側に導電性接着剤２２を介して貼り付けられているキャリア（支持部材）１１を、ダイシングを実施する前にウエハ８から取り外す（除去する）。このキャリア１１と共に導電性接着剤２２も除去する。
【０１３９】
次に、図２９のステップＳ４８の銅ポストバンプ形成を行う。ここでは、パッド１ｄと電気的に接続された複数の突起電極である銅ポストバンプ（第１電極）５を形成する。すなわち、絶縁層１ｆ上に形成され、複数のパッド１ｄ上に突起電極である銅ポストバンプ５を形成する。銅ポストバンプ５は、Ｃｕから成り、かつポスト型の電極である。なお、それぞれの銅ポストバンプ５上には半田７が形成されている。
【０１４０】
また、複数の銅ポストバンプ５を、例えば１００μｍ以下のピッチで設ける。すなわち、メモリチップ側に必要となる貫通電極１ｃの端子数の方が、パッケージ基板側に接続する銅ポストバンプ５の数より多い。
【０１４１】
次に、ダイシングを行う。なお、本実施の形態２の変形例１のダイシングから半導体装置組み立て完了までの工程は、実施の形態１のステップＳ１２のダイシング（図１７）〜ステップＳ１６の動作テスト（図２１）と同様であるため、その重複説明は省略する。
【０１４２】
本実施の形態２の変形例１のいくつかある特徴のうち、その主なものは、第２プローブ検査は、導電性接着剤２２によって複数のパッド１ｄを短絡させた状態で実施し、第２プローブ検査終了後、複数のパッド１ｄのそれぞれに複数の銅ポストバンプ５を形成することである。
【０１４３】
このようにすることにより、前述の実施の形態２と比較して、第２プローブ検査が終了してから、複数の銅ポストバンプ５を形成するので、ステップＳ４３のウエハサポートを取り付ける際、銅ポストバンプを破損させたり（潰したり）、脱落させたりすることを防止することができる。
【０１４４】
さらに、ウエハサポートを取り付ける際、複数の銅ポストバンプ５が無いので、複数の銅ポストバンプ５がある場合に比べて、導電性接着剤２２の接着厚を薄くすることができる。この導電性接着剤２２の接着厚は、可能な限り薄い方が、次のステップＳ４４のウエハ裏面研磨工程において都合がよい。つまり、複数の銅ポストバンプ５があると、それらのバンプ高さばらつきを吸収するように導電性接着剤２２の接着厚を設定しなければならなくなる。導電性接着剤２２の接着厚は、厚くなるにつれて、その接着厚のばらつきも大きくなる場合が多い。接着厚のばらつきは、ステップＳ４４のウエハ裏面研磨工程の仕上がり、すなわち、ウエハ厚に影響が出るため、小さくしておかなければならない。ロジックチップ１の厚さは、狙い値が５０μｍと非常に薄いので、なおさらである。そのためにも、導電性接着剤２２の接着厚は、可能な限り薄い方が好ましい。
【０１４５】
さらに、プローブ針を複数の銅ポストバンプ５にではなく、複数のパッド１ｄにコンタクトさせることにもメリットがある。複数の銅ポストバンプ５の先端には半田７が形成されており、複数の銅ポストバンプ５にプローブ針をコンタクトさせると、プローブ針の先端に削れた半田７が堆積し、これが酸化することによって、コンタクト抵抗が上昇してくる場合が多い。複数のパッド１ｄにプローブ針をコンタクトさせることにより、半田７によるコンタクト抵抗が上昇することを防止することができる。
【０１４６】
さらに、複数のパッド１ｄはアルミニウム（Ａｌ）で形成されているので、一般に普及しているカンチレバータイプや先端がクラウン形状となっているポゴピンタイプのプローブ針を使用することができる。このことは、つまり、銅ポストバンプに応じた専用のプローブ針を特に準備する必要が無いことを意味する。
【０１４７】
（変形例２）
図３０は実施の形態２の変形例２の半導体装置の組み立ての裏面研摩〜裏面バンプ形成後の構造を示す部分断面図、図３１は実施の形態２の変形例２の半導体装置の組み立てにおけるダイシング後の構造を示す部分断面図である。
【０１４８】
本実施の形態２の変形例２の半導体装置は、実施の形態１と同様のＢＧＡ６である。すなわち、本実施の形態２の変形例２のＢＧＡ６も、パッケージ基板３上に複数の半導体チップが積層されたチップ積層型の半導体装置である。
【０１４９】
本実施の形態２の変形例２のＢＧＡ６の構造は、実施の形態１のＢＧＡ６と同様であるため、その重複説明は省略する。
【０１５０】
次に、本実施の形態２の変形例２の半導体装置の製造方法について説明する。
【０１５１】
本実施の形態２の変形例２の半導体装置の製造方法の主な特徴は、第２プローブ検査を実施した後のダイシング（個片化）時に、ダイシングテープを使用せずにキャリアで保持された状態でダイシングを行うものである。
【０１５２】
なお、本実施の形態２の変形例２の半導体装置の製造方法におけるステップＳ６１（素子形成）〜ステップＳ６６（裏面研摩）は、実施の形態２のステップＳ２１（素子形成）〜ステップＳ２６（裏面研摩）と同様であるため、その重複説明は省略する。
【０１５３】
まず上記ステップＳ６１〜ステップＳ６６を実施し、次に、図３０のステップＳ６７に示す裏面バンプ形成を実施する。ここでは、まず、ウエハ８の裏面８ｂに露出した複数の貫通電極１ｃの先端の周囲に絶縁膜１ｕを形成する。この絶縁膜１ｕは、例えばＳｉＯ2（ＴｉＮも含む）膜などである。さらに、複数の貫通電極１ｃの裏面８ｂ側に露出した先端のそれぞれにバンプ（第２電極）１ｅを形成する。バンプ１ｅは、例えばメッキなどによって形成される。また、バンプ１ｅは、例えば金（Ａｕ）等から成る場合が多い。
【０１５４】
これにより、ウエハ８の裏面８ｂには複数のバンプ１ｅが形成される。なお、複数のバンプ１ｅのそれぞれは、ウエハ８の裏面８ｂに露出する複数の貫通電極１ｃの先端に形成したものであるため、複数のバンプ１ｅの電極ピッチは、複数の貫通電極１ｃのピッチと同じである。そのため、ウエハ８の表裏面において、複数の銅ポストバンプ５のそれぞれの電極ピッチ＞複数のバンプ１ｅ（貫通電極１ｃ）のそれぞれの電極ピッチの関係となっている。
【０１５５】
また、本実施の形態２の変形例２では、バンプ１ｅ形成と同時に、ウエハ８の裏面８ｂにおいて各チップの領域に対応させてダイシングパターン１ｖを形成する。
【０１５６】
次に、図３０（ステップＳ６７）に示す第２プローブ検査を実施する。ここでは、複数の銅ポストバンプ５と複数のバンプ１ｅとの電気的接続状態（導通状態）を検査する。なお、第２プローブ検査では、キャリア１１をウエハ８に貼り付けた状態でウエハ８を支持し、かつ複数の銅ポストバンプ５のそれぞれの電極を電気的に短絡させた状態で、複数のバンプ１ｅのそれぞれの電極間の導通確認を行う。
【０１５７】
つまり、第２プローブ検査は、ウエハ８内（チップ内）に形成された複数の貫通電極１ｃのそれぞれの良否判定を行うものである。言い換えると、第２プローブ検査は、それぞれの（１本1本の）貫通電極１ｃの導通が確実に確保されているか否か、あるいは本来電気的に短絡してはならない貫通電極１ｃ同士が短絡していないか否かを判定するものである。
【０１５８】
なお、複数の銅ポストバンプ５の短絡は、導電膜部材２０を複数の銅ポストバンプ５のそれぞれが電気的に繋がるように複数の銅ポストバンプ５に接触させることで成されている。
【０１５９】
ここで、第２プローブ検査の意図については、上記実施の形態１で説明したものと同様であるため、その説明は省略する。
【０１６０】
上記第２プローブ検査完了後、図３１のステップＳ６８に示すダイシングを行う。ここでは、ダイシングテープを用いずに、キャリア１１によって支持されたウエハ８を裏面８ｂ側から切断し、複数の良品の半導体チップ（ここではロジックチップ１）を取得する。すなわち、ダイシングテープを用いることなく、キャリア１１によって支持された状態でウエハ８の裏面８ｂ側からダイシングを行うものであり、ダイシング時には、裏面８ｂに形成されたダイシングパターン１ｖを目印として裏面８ｂ側（貫通電極１ｃの先端側）からダイシングを行う。
【０１６１】
つまり、キャリア１１をダイシングテープの代わりとして用いるものであり、ウエハ８をキャリア１１からダイシングテープに貼り替えることがなく、貼り替え時にウエハ８が損傷することを防止または低減することができる。さらに、ダイシング前にダイシングテープへの貼り替え作業を実施しなくて済むため、作業時間の短縮化を図ることもできる。
【０１６２】
次に、キャリア１１からウエハ８を取り外すとともに、ウエハ８の表面８ａから接着剤１２を除去して良品の半導体チップを取得する。
【０１６３】
次に、フリップチップ実装を行う。なお、本実施の形態２の変形例２のフリップチップ実装から半導体装置組み立て完了までの工程は、実施の形態１のステップＳ１３のフリップチップ実装（図１８）〜ステップＳ１６の動作テスト（図２１）と同様であるため、その重複説明は省略する。
【０１６４】
本実施の形態２の変形例２によれば、前述の実施の形態２と比べて、上述のようにダイシングテープを用いることなく、キャリア１１によって支持された状態でダイシングを行うことにより、ウエハ８をキャリア１１からダイシングテープに貼り替える作業を省くことができる。その結果、貼り替え時にウエハ８が損傷することを防止または低減することができる。さらに、ダイシング前にダイシングテープへの貼り替え作業を実施しなくて済むため、作業時間の短縮化を図ることもできる。
【０１６５】
（実施の形態３）
図３２は実施の形態３の半導体装置の組み立ての銅ポストバンプ形成〜テープ貼り付け後の構造の一例を示す部分断面図、図３３は実施の形態３の半導体装置の組み立ての裏面研摩〜裏面バンプ形成後の構造の一例を示す部分断面図である。
【０１６６】
本実施の形態３の半導体装置は、実施の形態１と同様のＢＧＡ６である。すなわち、本実施の形態３のＢＧＡ６も、パッケージ基板３上に複数の半導体チップが積層されたチップ積層型の半導体装置である。
【０１６７】
本実施の形態３のＢＧＡ６の構造は、実施の形態１のＢＧＡ６と同様であるため、その重複説明は省略する。
【０１６８】
次に、本実施の形態３の半導体装置の製造方法について説明する。
【０１６９】
本実施の形態３の半導体装置の製造方法の主な特徴は、キャリアの代わりとしてＢＧテープを使用するものであり、ＢＧテープに支持された状態で第２プローブ検査を実施するというものである。
【０１７０】
なお、本実施の形態３の半導体装置の製造方法におけるステップＳ８１（素子形成）〜ステップＳ８４（銅ポストバンプ形成）は、実施の形態１のステップＳ１（素子形成）〜ステップＳ４（銅ポストバンプ形成）と同様であるため、その重複説明は省略する。
【０１７１】
まず上記ステップＳ８１〜ステップＳ８４（図３２）を実施し、次に、図３２のステップＳ８５に示すテープ貼り付けを実施する。ここでは、ウエハ８の表面（第１面）８ａ側をＢＧ（Back Grinding)テープ２１に貼り付ける。すなわち、本実施の形態３では、支持部材がＢＧテープ２１である。なお、ＢＧテープ２１の一方の面には導電膜部材２０が貼り付けられており、したがって、ウエハ８の表面８ａとＢＧテープ２１の貼り付けは、導電膜部材２０と複数の銅ポストバンプ５のそれぞれとが接触するように、ウエハ８の表面８ａ側を接着剤１２を介してＢＧテープ２１に貼り付ける。
【０１７２】
これにより、ウエハ８の表面８ａに形成された複数の銅ポストバンプ５が導電膜部材２０を介して電気的に接続された状態となる（電気的に短絡された状態となる）。
【０１７３】
なお、接着剤１２は、例えば有機系接着剤であるが、これに限らず、導電性接着剤等を用いてもよい。
【０１７４】
次に、図３３のステップＳ８６に示す裏面研摩（研削、バックグラインド）を行う。この時、ウエハ８の表面８ａ側をＢＧテープ２１に貼り付けた状態で、ウエハ８の表面８ａとは反対側の裏面（第２面）８ｂを研摩（研削、バックグラインド）し、予め形成しておいた複数の貫通電極１ｃのそれぞれの先端（一部）を露出させる。この時の研摩は、例えばポリッシングとケミカルエッチングなどである。
【０１７５】
次に、ステップＳ８７に示す裏面バンプ形成を行う。ここでは、まず、ウエハ８の裏面８ｂに露出した複数の貫通電極１ｃの先端の周囲に絶縁膜１ｕを形成する。この絶縁膜１ｕは、例えばＳｉＯ2（ＴｉＮも含む）膜などである。さらに、複数の貫通電極１ｃの裏面８ｂ側に露出した先端のそれぞれにバンプ（第２電極）１ｅを形成する。バンプ１ｅは、例えばメッキなどによって形成されるまた、バンプ１ｅは、例えば金（Ａｕ）等から成る場合が多い。
【０１７６】
これにより、ウエハ８の裏面８ｂには複数のバンプ１ｅが形成される。なお、複数のバンプ１ｅのそれぞれは、ウエハ８の裏面８ｂに露出する複数の貫通電極１ｃの先端に形成したものであるため、複数のバンプ１ｅの電極ピッチは、複数の貫通電極１ｃのピッチと同じである。そのため、ウエハ８の表裏面において、複数の銅ポストバンプ５のそれぞれの電極ピッチ＞複数のバンプ１ｅ（貫通電極１ｃ）のそれぞれの電極ピッチの関係となっている。
【０１７７】
次に、図３３（ステップＳ８７）に示す第２プローブ検査を実施する。ここでは、複数の銅ポストバンプ５と複数のバンプ１ｅとの電気的接続状態（導通状態）を検査する。なお、第２プローブ検査は、ＢＧテープ２１をウエハ８に貼り付けた状態でウエハ８を支持し、かつ複数の銅ポストバンプ５のそれぞれの電極を導電膜部材２０で電気的に短絡させた状態で、複数のバンプ１ｅのそれぞれの電極間の導通確認を行う。
【０１７８】
つまり、第２プローブ検査は、ウエハ８内（チップ内）に形成された複数の貫通電極１ｃのそれぞれの良否判定を行うものである。言い換えると、第２プローブ検査は、それぞれの（1本1本の）貫通電極１ｃの導通が確実に確保されているか否か、あるいは本来電気的に短絡してはならない貫通電極１ｃ同士が短絡していないか否かを判定するものである。
【０１７９】
なお、複数の銅ポストバンプ５の電気的な短絡は、導電膜部材２０を複数の銅ポストバンプ５のそれぞれが電気的に繋がるように複数の銅ポストバンプ５に接触させることで成されている。
【０１８０】
ここで、第２プローブ検査の意図については、上記実施の形態１で説明したものと同様であるため、その説明は省略する。
【０１８１】
次に、ダイシングを行う。なお、本実施の形態３のダイシングから半導体装置組み立て完了までの工程は、実施の形態１のステップＳ１２のダイシング（図１７）〜ステップＳ１６の動作テスト（図２１）と同様であるため、その重複説明は省略する。
【０１８２】
本実施の形態３の半導体装置の製造方法によれば、上述した本実施の形態１および２に比べて、キャリアの代わりとしてＢＧテープ２１を使用することにより、その着脱を容易に行うことができる。つまり、支持部材（ＢＧテープ２１）の取り付け・取り外し作業の簡略化を図ることができる。
【０１８３】
（変形例１）
図３４は実施の形態３の変形例１の半導体装置の組み立てのテープ貼り付け〜裏面研摩後の構造を示す部分断面図、図３５は実施の形態３の変形例１の半導体装置の組み立ての裏面バンプ形成〜テープ貼り付け後の構造を示す部分断面図、図３６は実施の形態３の変形例１の半導体装置の組み立ての銅ポストバンプ形成〜ダイシング後の構造を示す部分断面図である。
【０１８４】
本実施の形態３の変形例１のＢＧＡ６の構造は、実施の形態１のＢＧＡ６と同様であるため、その重複説明は省略する。
【０１８５】
次に、本実施の形態３の変形例１の半導体装置の製造方法について説明する。
【０１８６】
本実施の形態３の変形例１の半導体装置の製造方法の主な特徴は、第２プローブ検査後に、複数の銅ポストバンプを形成し、かつキャリアの代わりとしてＢＧテープを使用するというものである。さらに、銅ポストバンプを形成する前に、ＢＧテープによって支持された状態で第２プローブ検査を実施するというものである。
【０１８７】
なお、本実施の形態３の変形例１の半導体装置の製造方法におけるステップＳ１０１（素子形成）〜ステップＳ１０３（配線形成）は、実施の形態１のステップＳ１（素子形成）〜ステップＳ３（配線形成）と略同様であるが、異なっているのは、ステップＳ３（配線形成）工程において、配線形成後にパッド１ｄに対して第１プローブ検査を行うことである。それ以外については同様であるため、その重複説明は省略する。
【０１８８】
まず上記ステップＳ１０１〜ステップＳ１０３を実施し、次に、図３４のステップＳ１０４に示すテープ貼り付けを実施する。ここでは、ウエハ８の表面（第１面）８ａ側をＢＧテープ（支持部材）２１に貼り付ける。その際、ウエハ８の表面８ａとＢＧテープ２１の貼り付けは、導電性接着剤２２を介してウエハ８をＢＧテープ２１に貼り付ける。この時、導電性接着剤２２と複数のパッド１ｄのそれぞれとが接触するように、ウエハ８の表面８ａ側を導電性接着剤２２を介してＢＧテープ２１に貼り付ける。
【０１８９】
これにより、ウエハ８の表面８ａに形成された複数のパッド１ｄが導電性接着剤２２を介して電気的に接続された状態となる（電気的に短絡された状態となる）。
【０１９０】
次に、図３４のステップＳ１０５に示す裏面研摩（研削、バックグラインド）を行う。この時、ウエハ８の表面８ａ側をＢＧテープ２１に貼り付けた状態で、ウエハ８の表面８ａとは反対側の裏面（第２面）８ｂを研摩（研削、バックグラインド）し、予め形成しておいた複数の貫通電極１ｃのそれぞれの先端（一部）を露出させる。この時の研摩は、例えばポリッシングとケミカルエッチングなどである。
【０１９１】
次に、ステップＳ１０６に示す裏面バンプ形成を行う。ここでは、まず、ウエハ８の裏面８ｂに露出した複数の貫通電極１ｃの先端の周囲に絶縁膜１ｕを形成する。この絶縁膜１ｕは、例えばＳｉＯ2（ＴｉＮも含む）膜などである。さらに、複数の貫通電極１ｃの裏面８ｂ側に露出した先端のそれぞれにバンプ（第２電極）１ｅを形成する。バンプ１ｅは、例えばメッキなどによって形成される。また、バンプ１ｅは、例えば金（Ａｕ）等から成る場合が多い。
【０１９２】
これにより、ウエハ８の裏面８ｂには複数のバンプ１ｅが形成される。なお、複数のバンプ１ｅのそれぞれは、ウエハ８の裏面８ｂに露出する複数の貫通電極１ｃの先端に形成したものであるため、複数のバンプ１ｅの電極ピッチは、複数の貫通電極１ｃのピッチと同じである。そのため、ウエハ８の表裏面において、複数の銅ポストバンプ５のそれぞれの電極ピッチ＞複数のバンプ１ｅ（貫通電極１ｃ）のそれぞれの電極ピッチの関係となっている。
【０１９３】
次に、図３５（ステップＳ１０６）に示す第２プローブ検査を実施する。ここでは、複数の銅ポストバンプ５と複数のバンプ１ｅとの電気的接続状態（導通状態）を検査する。なお、第２プローブ検査は、ＢＧテープ２１をウエハ８に貼り付けた状態でウエハ８を支持し、かつ複数の銅ポストバンプ５のそれぞれの電極を導電膜部材２０で電気的に短絡させた状態で、複数のバンプ１ｅのそれぞれの電極間の導通確認を行う。
【０１９４】
つまり、第２プローブ検査は、ウエハ８内（チップ内）に形成された複数の貫通電極１ｃのそれぞれの良否判定を行うものである。言い換えると、第２プローブ検査は、それぞれの（1本1本の）貫通電極１ｃの導通が確実に確保されているか否か、あるいは本来電気的に短絡してはならない貫通電極１ｃ同士が短絡していないか否かを判定するものである。
【０１９５】
なお、複数のパッド１ｄの電気的な短絡は、導電性接着剤２２を複数のパッド１ｄのそれぞれが電気的に繋がるように複数のパッド１ｄに接触させることで成されている。
【０１９６】
ここで、第２プローブ検査の意図については、上記実施の形態１で説明したものと同様であるため、その説明は省略する。
【０１９７】
次に、図３５のステップＳ１０７に示すテープ貼り付けを行う。ここでは、まずウエハ８の表面８ａ側のＢＧテープ２１を剥離すると共に導電性接着剤２２も除去する。さらに、ウエハ８の裏面８ｂに対してダイシングテープ１５を貼り付ける。すなわち、第２プローブ検査を終え、かつダイシングテープ１５を貼り付けたウエハ８に対して、表面８ａ側に導電性接着剤２２を介して貼り付けられているＢＧテープ２１を、ダイシングを実施する前にウエハ８から剥離する。この時、ＢＧテープ２１と共に導電性接着剤２２も除去する。
【０１９８】
次に、図３６のステップＳ１０８の銅ポストバンプ形成を行う。ここでは、パッド１ｄと電気的に接続された複数の突起電極である銅ポストバンプ（第１電極）５を形成する。すなわち、絶縁層１ｆ上に形成され、複数のパッド１ｄ上に突起電極である銅ポストバンプ５を形成する。銅ポストバンプ５は、Ｃｕから成り、かつポスト型の電極である。なお、それぞれの銅ポストバンプ５上には半田７が形成されている。
【０１９９】
また、複数の銅ポストバンプ５を、例えば１００μｍ以下のピッチで設ける。すなわち、メモリチップ側に必要となる貫通電極１ｃの端子数の方が、パッケージ基板側に接続する銅ポストバンプ５の数より多い。
【０２００】
次に、図３６のステップＳ１０９に示すダイシングを行う。ここでは、ダイシングテープ１５によって支持されたウエハ８を切断し、複数の良品の半導体チップ（ここではロジックチップ１）を取得する。
【０２０１】
次に、フリップチップ実装を行う。なお、本実施の形態３の変形例１のフリップチップ実装から半導体装置組み立て完了までの工程は、実施の形態１のステップＳ１３のフリップチップ実装（図１８）〜ステップＳ１６の動作テスト（図２１）と同様であるため、その重複説明は省略する。
【０２０２】
本実施の形態３の変形例１の半導体装置の製造方法によれば、上述した実施の形態１および２に比べて、キャリアの代わりとしてＢＧテープ２１を使用することにより、キャリアの取り付け・取り外しに比べてテープの方がその着脱を容易に行うことができる。つまり、支持部材（ＢＧテープ２１）の取り付け・取り外し作業の簡略化を図ることができる。
【０２０３】
また、本実施の形態３の変形例１では、第２プローブ検査後に、複数の銅ポストバンプ５を形成することにより、上述した実施の形態２の変形例１と同様の効果を得ることができる。
【０２０４】
（変形例２）
図３７は実施の形態３の変形例２の半導体装置の組み立ての裏面研摩〜裏面バンプ形成後の構造を示す部分断面図、図３８は実施の形態３の変形例２の半導体装置の組み立てダイシング後の構造を示す部分断面図である。
【０２０５】
本実施の形態３の変形例２のＢＧＡ６の構造は、実施の形態１のＢＧＡ６と同様であるため、その重複説明は省略する。
【０２０６】
次に、本実施の形態３の変形例２の半導体装置の製造方法について説明する。
【０２０７】
本実施の形態３の変形例２の半導体装置の製造方法の主な特徴は、キャリアの代わりとしてＢＧテープを使用してＢＧテープにより支持された状態で第２プローブ検査を実施すると共に、このＢＧテープをダイシングテープの代わりとしても用いて、ダイシングを行うというものである。
【０２０８】
なお、本実施の形態３の変形例２の半導体装置の製造方法におけるステップＳ１２１（素子形成）〜ステップＳ１２５（テープ貼り付け）は、実施の形態３のステップＳ８１（素子形成）〜ステップＳ８５（図３２のテープ貼り付け）と同様であるため、その重複説明は省略する。
【０２０９】
まず上記ステップＳ１２１〜ステップＳ１２５を実施し、図３７に示すように、導電膜部材２０と複数の銅ポストバンプ５のそれぞれとが半田７を介して接触するように、ウエハ８の表面８ａ側を接着剤１２を介してＢＧテープ２１に貼り付けた状態を形成する。
【０２１０】
これにより、ウエハ８の表面８ａに形成された複数の銅ポストバンプ５が導電膜部材２０を介して電気的に接続された状態となる（電気的に短絡された状態となる）。
【０２１１】
なお、接着剤１２は、例えば有機系接着剤であるが、これに限らず、導電性接着剤等を用いてもよい。
【０２１２】
次に、図３７のステップＳ１２６に示す裏面研摩（研削、バックグラインド）を行う。この時、ウエハ８の表面８ａ側をＢＧテープ２１に貼り付けた状態で、ウエハ８の表面８ａとは反対側の裏面（第２面）８ｂを研摩（研削、バックグラインド）し、予め形成しておいた複数の貫通電極１ｃのそれぞれの先端（一部）を露出させる。この時の研摩は、例えばポリッシングとケミカルエッチングなどである。
【０２１３】
次に、ステップＳ１２７に示す裏面バンプ形成を行う。ここでは、まず、ウエハ８の裏面８ｂに露出した複数の貫通電極１ｃの先端の周囲に絶縁膜１ｕを形成する。この絶縁膜１ｕは、例えばＳｉＯ2（ＴｉＮも含む）膜などである。さらに、複数の貫通電極１ｃの裏面８ｂ側に露出した先端のそれぞれにバンプ（第２電極）１ｅを形成する。バンプ１ｅは、例えばメッキなどによって形成されるまた、バンプ１ｅは、例えば金（Ａｕ）等から成る場合が多い。
【０２１４】
これにより、ウエハ８の裏面８ｂには複数のバンプ１ｅが形成される。なお、複数のバンプ１ｅのそれぞれは、ウエハ８の裏面８ｂに露出する複数の貫通電極１ｃの先端に形成したものであるため、複数のバンプ１ｅの電極ピッチは、複数の貫通電極１ｃのピッチと同じである。そのため、ウエハ８の表裏面において、複数の銅ポストバンプ５のそれぞれの電極ピッチ＞複数のバンプ１ｅ（貫通電極１ｃ）のそれぞれの電極ピッチの関係となっている。
【０２１５】
また、本実施の形態３の変形例２では、バンプ１ｅ形成と同時に、ウエハ８の裏面８ｂにおいて各チップの領域に対応させてダイシングパターン１ｖを形成する。
【０２１６】
次に、図３７（ステップＳ１２７）に示す第２プローブ検査を実施する。ここでは、複数の銅ポストバンプ５と複数のバンプ１ｅとの電気的接続状態（導通状態）を検査する。なお、第２プローブ検査は、ＢＧテープ２１をウエハ８に貼り付けた状態でウエハ８を支持し、かつ複数の銅ポストバンプ５のそれぞれの電極を導電膜部材２０で電気的に短絡させた状態で、複数のバンプ１ｅのそれぞれの電極間の導通確認を行う。
【０２１７】
つまり、第２プローブ検査は、ウエハ８内（チップ内）に形成された複数の貫通電極１ｃのそれぞれの良否判定を行うものである。言い換えると、第２プローブ検査は、それぞれの（１本１本の）貫通電極１ｃの導通が確実に確保されているか否か、あるいは本来電気的に短絡してはならない貫通電極１ｃ同士が短絡していないか否かを判定するものである。
【０２１８】
なお、複数の銅ポストバンプ５の電気的な短絡は、導電膜部材２０を複数の銅ポストバンプ５のそれぞれが電気的に繋がるように複数の銅ポストバンプ５に接触させることで成されている。
【０２１９】
ここで、第２プローブ検査の意図については、上記実施の形態１で説明したものと同様であるため、その説明は省略する。
【０２２０】
次に、図３８のステップＳ１２８に示すダイシングを行う。ここでは、ダイシングテープを用いずに、ＢＧテープ２１によって支持されたウエハ８を裏面８ｂ側から切断し、複数の良品の半導体チップ（ここではロジックチップ１）を取得する。すなわち、ダイシングテープを用いることなく、ＢＧテープ２１によって支持された状態でウエハ８の裏面８ｂ側からダイシングを行う。ダイシングは、裏面８ｂに形成されたダイシングパターン１ｖを目印として裏面８ｂ側（貫通電極１ｃの先端側）から行う。
【０２２１】
このように、ＢＧテープ２１をダイシングテープの代わりとして用いることにより、ウエハ８をＢＧテープ２１からダイシングテープに貼り替える必要が無くなるので、貼り替え時にウエハ８が損傷することを防止または低減することができる。さらに、ダイシング前にダイシングテープへの貼り替え作業を実施しなくて済むため、作業時間の短縮化を図ることができる。
【０２２２】
次に、フリップチップ実装を行う。なお、本実施の形態３の変形例２のフリップチップ実装から半導体装置組み立て完了までの工程は、実施の形態１のステップＳ１３のフリップチップ実装（図１８）〜ステップＳ１６の動作テスト（図２１）と同様であるため、その重複説明は省略する。
【０２２３】
本実施の形態３の変形例２の半導体装置の製造方法によれば、ＢＧテープ２１をダイシングテープの代わりとして用いることにより、上述のようにウエハ８をＢＧテープ２１からダイシングテープに貼り替えることがなく、貼り替え時にウエハ８が損傷することを防止または低減することができる。さらに、ダイシング前にダイシングテープへの貼り替え作業を実施しなくて済むため、作業時間の短縮化を図ることができる。
【０２２４】
また、キャリアの代わりとしてＢＧテープ２１を使用することで、キャリアの取り付け・取り外しに比べてテープの方がその着脱を容易に行うことができ、かつ簡略化を図ることができる。
【０２２５】
（実施の形態４）
図３９は実施の形態４の半導体装置の組み立ての裏面研摩〜裏面バンプ／引き出し配線形成後の構造の一例を示す部分断面図、図４０は実施の形態４の半導体装置の組み立てのテープ貼り付け後の構造の一例を示す部分断面図、図４１は実施の形態４の半導体装置の組み立てのＢＧテープ剥離後の構造の一例を示す部分断面図である。また、図４２は実施の形態４の半導体装置の組み立てのレーザ切断後の構造の一例を示す部分断面図、図４３は実施の形態４の半導体装置の組み立てに用いられる半導体基板の裏面の電極配列の一例を示す平面図、図４４は図４３のＦ部における変形例１のレーザ切断箇所を示す拡大部分平面図、図４５は図４３のＦ部における変形例２のレーザ切断箇所を示す拡大部分平面図である。
【０２２６】
本実施の形態４の半導体装置は、実施の形態１と同様のＢＧＡ６である。すなわち、本実施の形態４のＢＧＡ６も、パッケージ基板３上に複数の半導体チップが積層されたチップ積層型の半導体装置である。
【０２２７】
本実施の形態４のＢＧＡ６の構造は、実施の形態１のＢＧＡ６と同様であるため、その重複説明は省略する。
【０２２８】
次に、本実施の形態４の半導体装置の製造方法について説明する。
【０２２９】
本実施の形態４の半導体装置の製造方法の主な特徴は、キャリアの代わりとしてＢＧテープを使用してＢＧテープにより支持された状態で第２プローブ検査を実施すると共に、裏面バンプ形成時にウエハ裏面に、バンプと電気的に接続されたテストパッドを形成し、このテストパッドにプローブをコンタクトさせて第２プローブ検査を行うものである。
【０２３０】
なお、本実施の形態４の半導体装置の製造方法におけるステップＳ１４１（素子形成）〜ステップＳ１４５（テープ貼り付け）は、実施の形態３のステップＳ８１（素子形成）〜ステップＳ８５（図３２のテープ貼り付け）と同様であるため、その重複説明は省略する。
【０２３１】
まず上記ステップＳ１４１〜ステップＳ１４５を実施し、図３９に示すように、導電膜部材２０と複数の銅ポストバンプ５のそれぞれとが半田７を介して接触するように、ウエハ８の表面８ａ側を接着剤１２を介してＢＧテープ２１に貼り付けた状態を形成する。
【０２３２】
これにより、ウエハ８の表面８ａに形成された複数の銅ポストバンプ５が導電膜部材２０を介して電気的に接続された状態となる（電気的に短絡された状態となる）。
【０２３３】
なお、接着剤１２は、例えば有機系接着剤であるが、これに限らず、導電性接着剤等を用いてもよい。
【０２３４】
次に、図３９のステップＳ１４６に示す裏面研摩（研削、バックグラインド）を行う。この時、ウエハ８の表面８ａ側をＢＧテープ２１に貼り付けた状態で、ウエハ８の表面８ａとは反対側の裏面（第２面）８ｂを研摩（研削、バックグラインド）し、予め形成しておいた複数の貫通電極１ｃのそれぞれの先端（一部）を露出させる。この時の研摩は、例えばポリッシングとケミカルエッチングなどである。
【０２３５】
次に、ステップＳ１４７に示す裏面バンプ／引き出し配線形成を行う。ここでは、まず、ウエハ８の裏面８ｂに露出した複数の貫通電極１ｃの先端の周囲に絶縁膜１ｕを形成する。この絶縁膜１ｕは、例えばＳｉＯ2（ＴｉＮも含む）膜などである。さらに、複数の貫通電極１ｃの裏面８ｂ側に露出した先端のそれぞれにバンプ（第２電極）１ｅを形成する。バンプ１ｅは、例えばメッキなどによって形成されるまた、バンプ１ｅは、例えば金（Ａｕ）等から成る場合が多い。
【０２３６】
これにより、ウエハ８の裏面８ｂには複数のバンプ１ｅが形成される。なお、複数のバンプ１ｅのそれぞれは、ウエハ８の裏面８ｂに露出する複数の貫通電極１ｃの先端に形成したものであるため、複数のバンプ１ｅの電極ピッチは、複数の貫通電極１ｃのピッチと同じである。そのため、ウエハ８の表裏面において、複数の銅ポストバンプ５のそれぞれの電極ピッチ＞複数のバンプ１ｅ（貫通電極１ｃ）のそれぞれの電極ピッチの関係となっている。
【０２３７】
さらに、複数の貫通電極１ｃのウエハ８の裏面８ｂ側に露出した先端のそれぞれにバンプ（第２電極）１ｅを形成するとともに、このバンプ１ｅを介して複数の貫通電極１ｃのそれぞれと電気的に接続され、かつ複数の貫通電極１ｃのそれぞれの電極間ピッチよりも電極間ピッチが広い複数のテストパッド（第３電極）１ｘを形成する。なお、複数のバンプ１ｅと複数のテストパッド１ｘとを接続する複数の引き出し配線（再配線）１ｙも形成する。
【０２３８】
すなわち、ウエハ８の裏面８ｂにおいて、複数のテストパッド１ｘは、複数の引き出し配線１ｙを介して複数のバンプ１ｅに電気的に接続されている。なお、複数のバンプ１ｅ、複数のテストパッド１ｘ、および引き出し配線１ｙは、例えばフォトリソ処理によって形成する。
【０２３９】
これにより、ウエハ８の裏面８ｂには複数のバンプ１ｅと、これらバンプ１ｅと引き出し配線１ｙを介して電気的に接続される複数のテストパッド１ｘが形成されている。なお、複数のテストパッド１ｘは、引き出し配線１ｙによって各バンプ１ｅから配線で引き出されて電極間ピッチが広げられた電極であり、したがって、複数のテストパッド１ｘの電極間ピッチの方が複数のバンプ１ｅ（貫通電極１ｃ）の電極間ピッチより大きくなっている。
【０２４０】
その結果、複数のバンプ１ｅの電極間ピッチが狭ピッチであることにより、バンプ１ｅにプロービングすることが困難な場合でも、電極間ピッチが広げられたテストパッド１ｘにプロービングすることにより、容易に電気的試験（ここでは、第２プローブ検査）を行うことができる。
【０２４１】
また、第２プローブ検査を行う際に、テストパッド１ｘにプロービングを行い、バンプ１ｅにはプロービングを行わないため、プロービングによってバンプ１ｅに傷が付くことを防止できる。つまり、ロジックチップ１では、チップ積層の際にバンプ１ｅを介してメモリチップ２との電気的接続を行うため、貫通電極１ｃ上のバンプ１ｅには傷を付けない方が好ましい。そのため、テストパッド１ｘに対してプロービングを行うことにより、バンプ１ｅを介したメモリチップ２との電気的接続の信頼性を高めることができる。
【０２４２】
ここで、複数のバンプ１ｅのそれぞれは、ウエハ８の裏面８ｂに露出する複数の貫通電極１ｃの先端に形成したものであるため、複数のバンプ１ｅの電極ピッチは、複数の貫通電極１ｃのピッチと同じである。
【０２４３】
次に、図３９（ステップＳ１４７）に示す第２プローブ検査を実施する。本実施の形態４では、上述のように、複数のバンプ１ｅと複数のテストパッド１ｘとが複数の引き出し配線１ｙによって電気的に接続されている。したがって、第２プローブ検査では、複数のテストパッド１ｘのそれぞれの電極にプロービングすることにより、複数の銅ポストバンプ５と複数のバンプ１ｅとの電気的接続状態（導通状態）を検査する。
【０２４４】
なお、第２プローブ検査の意図については、上記実施の形態１で説明したものと同様であるため、その説明は省略する。
【０２４５】
次に、図４０のステップＳ１４８に示すテープ貼り付けを行う。ここでは、第２プローブ検査を実施したウエハ８の裏面（第２面）８ｂ側をダイシングテープ１５に貼り付ける。
【０２４６】
次に、図４１のステップＳ１４９に示すＢＧテープ剥離を行う。ここでは、ウエハ８の表面８ａ側において、ＢＧテープ２１を剥離して除去するとともに、接着剤１２も除去する。
【０２４７】
次に、ダイシングを行う。なお、本実施の形態４のダイシングからフリップチップ実装までの工程は、実施の形態１のステップＳ１２のダイシング（図１７）からステップＳ１３のフリップチップ実装（図１８）と同様であるため、その重複説明は省略する。
【０２４８】
次に、実施の形態１のステップＳ１４（図１９）と同様に、オープン／ショートテストを行う。ここでは、図１９に示すように、パッケージ基板３の下面３ｂ側の複数のランド３ｊのそれぞれを電気的に短絡させた状態で、ロジックチップ１の裏面（上面）１ｂ側の複数のバンプ（第２電極）１ｅのそれぞれの電極間の導通確認を行う。例えば、パッケージ基板３の下面３ｂ側の複数のランド３ｊを導電性シート１６によって短絡させ、この状態のパッケージ基板３をプローブキャリア１７で支持し、かつプローブキャリア１７に設けられた真空吸着孔１７ａを介して真空排気することでパッケージ基板３を支持する。さらに、本実施の形態４では、この状態でロジックチップ１の裏面１ｂに形成された図４１に示す複数のテストパッド１ｘにプロービングして第３プローブ検査を実施する。
【０２４９】
この第３プローブ検査によって、ロジックチップ１とパッケージ基板３との電気的接続状態の良否判定を行う。具体的には、ロジックチップ１の複数の銅ポストバンプ５とパッケージ基板３の複数のランド３ｉのそれぞれの接続状態を確認する。
【０２５０】
ここで、第３プローブ検査の重要性については、実施の形態１で説明したものと同様であるため、その説明は省略する。
【０２５１】
なお、第３プローブ検査の実施は必須ではなく、ロジックチップ１とパッケージ基板３との接続歩留が安定している場合には、第３プローブ検査は必ずしも実施しなくてもよい。
【０２５２】
次に、図４２のステップＳ１５３に示すレーザ切断を行う。ここでは、レーザ２３を照射して配線（引き出し配線１ｙ）を切断することによって、複数のバンプ１ｅ（貫通電極１ｃ）とそれらに対応した複数のテストパッド１ｘとを電気的に分離する。
【０２５３】
ここで、配線（引き出し配線１ｙ）を前述のレーザ２３によって切断する際の配線上での切断位置について説明する。
【０２５４】
図４３はウエハ８の裏面側の電極配列を示すものであり、複数のバンプ１ｅとテストパッド１ｘとがそれぞれ異なるピッチで格子状に並んで設けられている。図４４は、図４３のＦ部を拡大してウエハ８の裏面側での配線の切断位置を示した変形例１である。図４４の変形例１では、複数のバンプ１ｅ（貫通電極１ｃ）と複数のテストパッド１ｘとが複数の引き出し配線１ｙによって電気的に接続されているが、点線Ｊの位置で一括して複数の引き出し配線１ｙをレーザ切断するものである。
【０２５５】
すなわち、それぞれ格子状に配置されたバンプ１ｅ群とテストパッド１ｘ群との間の領域において、テストパッド１ｘ群よりバンプ１ｅ群に近い位置（上記点線Ｊの位置）で、引き出し配線１ｙの延在方向と交差する方向のバンプ列にほぼ沿って、複数の引き出し配線１ｙを一括して切断するものである。
【０２５６】
図４４の変形例１によれば、複数の引き出し配線１ｙを一括してレーザ切断することにより、引き出し配線１ｙの切断処理に係る時間を短縮化することができ、引き出し配線１ｙの切断工程の簡略化を図ることができる。
【０２５７】
一方、図４５は、図４３のＦ部を拡大してウエハ８の裏面側での配線の切断位置を示した変形例２であり、複数のバンプ１ｅを、例えば列ごとに小分けしてレーザ切断するものである（点線Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｐの位置でそれぞれレーザ切断する）。
【０２５８】
すなわち、格子状に配置された複数のバンプ１ｅにおいて、引き出し配線１ｙの延在方向と交差する方向のバンプ列ごとに、それぞれのバンプ列と隣り合うバンプ列の間の位置（上記点線Ｋ，Ｌ，Ｍ，Ｎ，Ｐの位置）で、それぞれの上記バンプ列にほぼ沿って複数の引き出し配線１ｙを切断するものである。この時、複数の上記バンプ列のうち、最もテストパッド１ｘ群寄りの上記バンプ列については、上記バンプ列と隣り合うテストパッド１ｘ列との間の領域において、テストパッド１ｘ群よりバンプ１ｅ群に近い位置（上記点線Ｊの位置）で、引き出し配線１ｙの延在方向と交差する方向のバンプ列にほぼ沿って、複数の引き出し配線１ｙを切断する。つまり、図４５の変形例２の場合、列毎に、引き出し配線１ｙ上において複数のテストパッド１ｘより複数のバンプ１ｅ（貫通電極１ｃ）の近くの位置で切断する。
【０２５９】
このようにテストパッド１ｘよりバンプ１ｅ（貫通電極１ｃ）の近くの位置で引き出し配線１ｙをレーザ切断することにより、配線容量が増えて電気的特性が低下することを防止できる。さらに、各バンプ１ｅに接続して残った配線がアンテナ化することでノイズを拾い易くなることを低減できる。
【０２６０】
なお、本実施の形態４の半導体装置の製造方法におけるステップＳ１５４（チップ積層）およびステップＳ１５５（動作テスト）は、実施の形態１のステップＳ１５（チップ積層）およびステップＳ１６（動作テスト）と同様であるため、その重複説明は省略する。
【０２６１】
本実施の形態４の半導体装置の製造方法によれば、複数のバンプ１ｅのそれぞれの電極間ピッチよりも複数のテストパッド１ｘのそれぞれの電極間ピッチの方が広いので、複数のテストパッド１ｘに容易にプロービングすることが可能となる。その結果、電気的試験（第２および第３プローブ検査）を容易に行うことができる。さらに、電気的試験を行う際に、テストパッド１ｘにプロービングを行い、バンプ１ｅにはプロービングを行わないので、プロービングによってバンプ１ｅに傷が付いたり、バンプ１ｅが破損したりすることを防止できる。上述のようにロジックチップ１では、チップ積層の際にバンプ１ｅを介してメモリチップ２との電気的接続を行うため、貫通電極１ｃ上のバンプ１ｅには傷を付けない方が好ましい。したがって、本実施の形態４のように、バンプ１ｅではなく、テストパッド１ｘに対してプロービングを行うことにより、バンプ１ｅを介したメモリチップ２との電気的接続の信頼性を高めることができる。さらに、チップ積層における実装信頼性を向上させることもできる。
【０２６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２６３】
例えば、何れの実施の形態および変形例においても、各ウエハに対して貫通電極を形成する工程は、素子形成前に行ってもよく、また、素子形成後で、かつ配線形成工程前に行ってもよく、あるいは素子形成と配線形成を終えた後に行ってもよい。
【０２６４】
また、何れの実施の形態および変形例においても、ウエハを支持する支持部材は、キャリアであっても、ＢＧテープであってもよい。
【０２６５】
また、何れの実施の形態および変形例においても、第２プローブ検査時の複数の銅ポストバンプもしくは複数のパッドの短絡については、スパッタによる導電膜、あるいはキャリアやＢＧテープに設けられた導電膜部材、もしくは導電性接着剤などを用いてもよい。
【０２６６】
これまで実施の形態１〜４（変形例も含む）で説明したいくつかの特徴の主なものは、種々組み合わせ可能である。
【０２６７】
また、前記実施の形態１〜４（変形例も含む）では、半導体装置がＢＧＡの場合を取り上げて説明したが、前記半導体装置は、配線基板上に複数の半導体チップを積層して成る構造のものであれば、ＢＧＡに限らず、例えばＬＧＡ（Land Grid Array)などであってもよい。
【符号の説明】
【０２６８】
１  ロジックチップ（半導体チップ）
１ａ  表面
１ｂ  裏面
１ｃ  貫通電極
１ｄ  パッド
１ｅ  バンプ（第２電極）
１ｆ  絶縁層
１ｇ  配線部
１ｈ  銅ポストバンプエリア
１ｉ  銅ポストバンプエリア
１ｊ  バンプエリア
１ｋ  バンプエリア
１ｍ  メタル層（第１回路層）
１ｎ  メタル層（第２回路層）
１ｐ  絶縁層
１ｑ  保護膜
１ｒ  ベース基板
１ｓ  素子
１ｔ  絶縁膜
１ｕ  絶縁膜
１ｖ  ダイシングパターン
１ｗ  頭部
１ｘ  テストパッド（第３電極）
１ｙ  引き出し配線
２  メモリチップ（半導体チップ）
２ａ  表面
２ｂ  裏面
２ｃ  貫通電極
２ｄ  パッド
２ｅ  バンプ（第２電極）
２ｆ  絶縁層
２ｇ  配線部
３  パッケージ基板（配線基板、多連基板）
３ａ  上面（第１主面）
３ｂ  下面（第２主面）
３ｃ  銅ポストバンプエリア
３ｄ  銅ポストバンプエリア
３ｅ  パッドエリア
３ｆ  ボールエリア
３ｇ  内部配線
３ｈ  スルーホール配線
３ｉ  ランド（第１パッド電極）
３ｊ  ランド（第２パッド電極）
３ｋ  ソルダレジスト膜
４  封止体
５  銅ポストバンプ（第１電極）
６  ＢＧＡ（半導体装置）
７  半田
８  ウエハ（半導体基板）
８ａ  表面（第１面）
８ｂ  裏面（第２面）
９  ボール電極
１０  導電膜
１１  キャリア（支持部材）
１２  接着剤
１３  プローブ
１４  導電膜
１５  ダイシングテープ
１６  導電性シート
１７  プローブキャリア
１７ａ  真空吸着孔
１８  ＢＧＡ（半導体装置）
１９  ケース
２０  導電膜部材
２１  ＢＧテープ（支持部材）
２２  導電性接着剤
２３  レーザ
【図１】
2014123649.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014123649.tif 000009
【図８】
2014123649.tif 000010
【図９】
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【図１０】
2014123649.tif 000012
【図１１】
2014123649.tif 000013
【図１２】
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【図１３】
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【図１４】
2014123649.tif 000016
【図１５】
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【図１６】
2014123649.tif 000018
【図１７】
2014123649.tif 000019
【図１８】
2014123649.tif 000020
【図１９】
2014123649.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2014123649.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2014123649.tif 000034
【図３３】
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【図３４】
2014123649.tif 000036
【図３５】
2014123649.tif 000037
【図３６】
2014123649.tif 000038
【図３７】
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【図３８】
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【図３９】
2014123649.tif 000041
【図４０】
2014123649.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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