(57)【要約】【課題】広帯域かつ低ＮＦの低雑音増幅器を得る。【解決手段】入力端子１から入力される高周波信号を増幅するＦＥＴ２と、入力端子１とＦＥＴ２のドレイン端子との間に装荷された帰還抵抗３と、入力端子１から入力される高周波信号を増幅するＦＥＴ４と、ＦＥＴ２のドレイン端子から入力される高周波信号を増幅し、出力端子７に出力するＦＥＴ５と、ＦＥＴ４のドレイン端子から入力される高周波信号を増幅し、出力端子７に合成して出力するＦＥＴ８とを備えた。  よって、出力端子７において合成される際に、雑音電圧は打ち消しあい、高周波信号は足し合わされるので、従来回路に比べてＳ／Ｎを改善させることができ、広帯域かつ低ＮＦにすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子から入力される高周波信号を増幅し、第一の出力端子に出力する第一のトランジスタと、
上記入力端子と上記第一の出力端子との間に装荷された第一の帰還回路と、
上記入力端子から入力される高周波信号を増幅し、第二の出力端子に出力する第二のトランジスタと、
上記第一の出力端子から入力される高周波信号を増幅し、第三の出力端子に出力する第三のトランジスタと、
上記第二の出力端子から入力される高周波信号を増幅し、上記第三の出力端子に合成して出力する第四のトランジスタと、
を備えた低雑音増幅器。
【請求項２】
上記第一の帰還回路は、
帰還抵抗を含むことを特徴とする請求項１記載の低雑音増幅器。
【請求項３】
上記第一の帰還回路は、
帰還抵抗および帰還容量を含むことを特徴とする請求項１記載の低雑音増幅器。
【請求項４】
上記入力端子と上記第一のトランジスタの入力側との間に装荷された第一の容量を備えたことを特徴とする請求項１記載の低雑音増幅器。
【請求項５】
上記入力端子と上記第二のトランジスタの入力側との間に装荷された第二の容量を備えたことを特徴とする請求項４記載の低雑音増幅器。
【請求項６】
上記第一の帰還回路は、
上記第二のトランジスタの直近の入力側と上記第一の出力端子との間に装荷されることを特徴とする請求項１記載の低雑音増幅器。
【請求項７】
上記第一の出力端子と上記第三のトランジスタのバイアス端子との間に装荷された第二の帰還回路と、
上記第二の出力端子と上記第四のトランジスタのバイアス端子との間に装荷された第三の帰還回路と、
を備えたことを特徴とする請求項１記載の低雑音増幅器。
【請求項８】
上記第一の帰還回路は、
ゲート側が上記第一の出力端子に接続され、ソース側が帰還抵抗を介して上記入力端子に接続された第五のトランジスタを含むことを特徴とする請求項１記載の低雑音増幅器。
【請求項９】
ＭＭＩＣにより構成したことを特徴とする請求項１記載の低雑音増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主として、ＶＨＦ(Very High Frequency)帯、ＵＨＦ(Ultra High Frequency)帯、マイクロ波帯、およびミリ波帯で使用される低雑音増幅器に関する。
【背景技術】
【０００２】
無線通信装置等に用いられる低雑音増幅器では、昨今のマルチバンド化に伴い、広帯域に利得特性が平坦であることが求められる。
低雑音増幅器において、この広帯域特性を実現する方式として、フィードバック型増幅器が知られている。
図１８は、下記非特許文献１に示された従来のフィードバック型増幅器の最も簡単な回路構成である。
図１８において、ＦＥＴ(Field Effect Transistor)のドレイン端子からゲート端子へのフィードバック回路に抵抗が設けられ、その抵抗を介して電圧等を帰還させることにより高帯域化を図る。
なお、従来技術の関連文献として、下記特許文献１に示された低雑音増幅器がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２１９６９９号公報
【非特許文献】
【０００４】
【非特許文献１】本城和彦著、「マイクロ波半導体回路」、日刊工業新聞社、1993年9月24日初版1刷発行、p.148-156
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の低雑音増幅器は、以上のように構成されているので、フィードバック型増幅器は、抵抗を介して電圧等を帰還させることにより広帯域化を図っている。
しかしながら、この抵抗に電流が流れることにより、熱雑音が増加し、ＮＦ(Noise Figure：雑音指数)が劣化するという課題があった。
【０００６】
本発明は、以上のような課題を解決するためになされたものであり、広帯域かつ低ＮＦの低雑音増幅器を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の低雑音増幅器は、入力端子から入力される高周波信号を増幅し、第一の出力端子に出力する第一のトランジスタと、入力端子と第一の出力端子との間に装荷された第一の帰還回路と、入力端子から入力される高周波信号を増幅し、第二の出力端子に出力する第二のトランジスタと、第一の出力端子から入力される高周波信号を増幅し、第三の出力端子に出力する第三のトランジスタと、第二の出力端子から入力される高周波信号を増幅し、第三の出力端子に合成して出力する第四のトランジスタとを備えた。
【発明の効果】
【０００８】
本発明によれば、第一のトランジスタの第一の出力端子に生じた雑音電圧は、第一の帰還回路を通って、第一のトランジスタの入力端子に帰還され、第二のトランジスタに入力される。
第二のトランジスタに入力された雑音電圧は、第二の出力端子に反転されて出力される。
したがって、第二のトランジスタの第二の出力端子の雑音電圧と、第一のトランジスタの第一の出力端子の雑音電圧は、逆相となる。
一方、入力端子から入力される高周波信号は、第一および第二のトランジスタに同相で入力される。
そうすると、第三および第四のトランジスタに入力される高周波信号は、同相で、雑音電圧は、逆相の関係となる。
第三および第四のトランジスタの第三の出力端子において、同相成分は合成され、逆相成分は打ち消し合うため、雑音電圧は打ち消し合い、高周波信号成分のみが第三の出力端子から出力される。
それゆえ、Ｓ／Ｎ（信号対雑音比）が改善され、広帯域かつ低ＮＦにすることができる効果がある。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１による低雑音増幅器を示す回路図である。
【図２】本発明の動作原理を説明するための低雑音増幅器を示す回路図である。
【図３】出力端子Ｏ１の雑音電圧Ｖｄｎ１および入力端子Ｉ１の雑音電圧Ｖｉｎを示す波形図である。
【図４】出力端子Ｏ２の雑音電圧Ｖｄｎ２および入力端子Ｉ１の雑音電圧Ｖｉｎを示す波形図である。
【図５】出力端子Ｏ１，Ｏ２，Ｏ３の雑音電圧Ｖｄｎ１，Ｖｄｎ２，Ｖｏｕｔを示す波形図である。
【図６】従来回路ｃｏｎｖおよび本発明回路ｐｒｏｐの最小雑音指数を示す特性図である。
【図７】本発明の実施の形態２による低雑音増幅器を示す回路図である。
【図８】本発明の実施の形態３による低雑音増幅器を示す回路図である。
【図９】本発明の実施の形態４による低雑音増幅器を示すレイアウト図である。
【図１０】本発明の実施の形態５による低雑音増幅器を示す回路図である。
【図１１】本発明の実施の形態５による低雑音増幅器を示すレイアウト図である。
【図１２】本発明の実施の形態５による他の低雑音増幅器を示すレイアウト図である。
【図１３】本発明の実施の形態６による低雑音増幅器を示す回路図である。
【図１４】本発明の実施の形態７による低雑音増幅器を示す回路図である。
【図１５】本発明の実施の形態８による低雑音増幅器を示す回路図である。
【図１６】本発明の実施の形態９による低雑音増幅器を示す回路図である。
【図１７】本発明の実施の形態１０による低雑音増幅器を示す回路図である。
【図１８】従来のフィードバック型増幅器を示す回路図である。
【図１９】従来の最小雑音指数の計算対象となるフィードバック型増幅器を示す回路図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は本発明の実施の形態１による低雑音増幅器を示す回路図である。
図１において、ＦＥＴ（第一のトランジスタ）２は、ゲート端子が入力端子１に接続され、ソース端子が接地され、入力される高周波信号を増幅し、ドレイン端子に出力する。
帰還抵抗（第一の帰還回路）３は、入力端子１側とＦＥＴ２のドレイン端子側との間に装荷される。
ＦＥＴ（第二のトランジスタ）４は、ゲート端子が入力端子１に接続され、ソース端子が接地され、入力される高周波信号を増幅し、ドレイン端子に出力する。
ＦＥＴ（第三のトランジスタ）５は、ゲート端子がＦＥＴ２のドレイン端子側に接続され、ドレイン端子がドレインバイアス端子６に接続され、入力される高周波信号を増幅し、ソース端子から出力端子７に出力する。
ＦＥＴ（第四のトランジスタ）８は、ゲート端子がＦＥＴ４のドレイン端子側に接続され、ドレイン端子がドレインバイアス端子９に接続され、入力される高周波信号を増幅し、ソース端子から出力端子７に合成して出力する。
【００１１】
図２は本発明の動作原理を説明するための低雑音増幅器を示す回路図である。
図１の動作を説明する前に、図２の構成および動作について説明する。
まず、図２の構成について説明する。
図２において、４つのトランジスタＴｒ１〜Ｔｒ４と、帰還抵抗Ｒｆｂから構成されている。
トランジスタＴｒ１には、帰還抵抗Ｒｆｂが装荷される。
トランジスタＴｒ１の入力端子Ｉ１に、トランジスタＴｒ２の入力端子が共通に接続される。
トランジスタＴｒ１の出力端子Ｏ１に、トランジスタＴｒ３の入力端子が接続される。
トランジスタＴｒ２の出力端子Ｏ２に、トランジスタＴｒ４の入力端子が接続される。
そして、トランジスタＴｒ３，Ｔｒ４のソース端子同士が出力端子Ｏ３で接続され、その接続先が低雑音増幅器の出力端子となる。
図２中のＩｄｎは、トランジスタＴｒ１のドレイン雑音電流源を明示的に示したものである。
【００１２】
次に、図２の動作について説明する。
トランジスタＴｒ１のドレイン雑音電流源Ｉｄｎにより、出力端子Ｏ１に雑音電圧Ｖｄｎ１が生じる。
この雑音電圧Ｖｄｎ１は、帰還抵抗Ｒｆｂを介してトランジスタＴｒ１の入力端子Ｉ１側にフィードバックされるため、入力端子Ｉ１に帰還される雑音電圧Ｖｉｎは、出力端子Ｏ１の雑音電圧Ｖｄｎ１と同相になる。
図３は、このときの出力端子Ｏ１の雑音電圧Ｖｄｎ１および入力端子Ｉ１の雑音電圧Ｖｉｎを示す波形図である。
図３に示すように、出力端子Ｏ１の雑音電圧Ｖｄｎ１と入力端子Ｉ１の雑音電圧Ｖｉｎは、同相になっている。
【００１３】
この入力端子Ｉ１の雑音電圧Ｖｉｎは、トランジスタＴｒ２により反転増幅されるため、出力端子Ｏ２の雑音電圧Ｖｄｎ２は、入力端子Ｉ１の雑音電圧Ｖｉｎの逆相になる。
図４は、このときの出力端子Ｏ２の雑音電圧Ｖｄｎ２および入力端子Ｉ１の雑音電圧Ｖｉｎを示す波形図である。
図４に示すように、出力端子Ｏ２の雑音電圧Ｖｄｎ２と入力端子Ｉ１の雑音電圧Ｖｉｎは、逆相になっている。
【００１４】
よって、出力端子Ｏ１の雑音電圧Ｖｄｎ１と出力端子Ｏ２の雑音電圧Ｖｄｎ２は、逆相になる。
さらに、出力端子Ｏ１の雑音電圧Ｖｄｎ１は、トランジスタＴｒ３により反転増幅され、出力端子Ｏ２の雑音電圧Ｖｄｎ２は、トランジスタＴｒ４により反転増幅され、出力端子Ｏ３において合成される際に打ち消し合うので、出力端子Ｏ３に生じる雑音電圧Ｖｏｕｔは小さくなる。
図５は、このときの出力端子Ｏ１，Ｏ２，Ｏ３の雑音電圧Ｖｄｎ１，Ｖｄｎ２，Ｖｏｕｔを示す波形図である。
図５に示すように、互いに逆相の出力端子Ｏ１，Ｏ２の雑音電圧Ｖｄｎ１，Ｖｄｎ２が打ち消し合い、出力端子Ｏ３の雑音電圧Ｖｏｕｔは、小さくなっている。
【００１５】
一方、入力端子Ｉ１から入力される高周波信号について考えると、高周波信号は、トランジスタＴｒ１，Ｔｒ２に入力され、同様に反転増幅され、出力端子Ｏ１，Ｏ２からトランジスタＴｒ３，Ｔｒ４に入力される。
このとき、トランジスタＴｒ３，Ｔｒ４に入力される高周波信号は、同相である。
さらに、出力端子Ｏ１の高周波信号は、トランジスタＴｒ３により反転増幅され、出力端子Ｏ２の高周波信号は、トランジスタＴｒ４により反転増幅され、出力端子Ｏ３において合成される際に足し合わされるので、出力端子Ｏ３に生じる高周波信号は増幅されることになる。
【００１６】
このように、本発明回路では、雑音電圧は打ち消しあい、高周波信号は足し合わされるので、従来回路に比べてＳ／Ｎを改善させることができ、ＮＦの劣化を改善することができる。
図１９は従来のＮＦｍｉｎの計算対象となるフィードバック型増幅器を示す回路図である。
図１９において、トランジスタＴｒ、バイアス抵抗ＲＬ１、帰還抵抗ＲＬ２、４つの直流カットキャパシタＣＬ１〜ＣＬ４およびバイアスインダクタＬＬ１から構成されている。
図６は、図１９に示した従来回路ｃｏｎｖおよび図２に示した本発明回路ｐｒｏｐのＮＦｍｉｎ（最小雑音指数）を示す特性図である。
図６に示すように、本発明回路ｐｒｏｐの方が広帯域にＮＦが改善していることが分かる。
【００１７】
次に動作について説明する。
図１に戻って、動作を説明する。
図１において、ＦＥＴ２のドレイン端子側で生じた雑音電圧は、帰還抵抗３を通って、ＦＥＴ２のゲート端子側にフィードバックされ、ＦＥＴ４のゲート端子側に入力される。
その雑音電圧は、ＦＥＴ４のドレイン端子側に入力電圧に対して反転増幅される。
したがって、ＦＥＴ４の出力側の雑音電圧と、ＦＥＴ２の出力側の雑音電圧は逆相となる。
さらに、ＦＥＴ２の出力側の雑音電圧は、ＦＥＴ５により反転増幅され、ＦＥＴ４の出力側の雑音電圧は、ＦＥＴ８により反転増幅され、出力端子７において合成される際に打ち消し合うので、出力端子７に生じる雑音電圧は小さくなる。
【００１８】
一方で、入力端子１から入力された高周波信号は、ＦＥＴ２，４に同相で入力され、同様に反転増幅され、ＦＥＴ５，８に入力される。
このとき、ＦＥＴ５，８に入力される高周波信号は、同相である。
さらに、ＦＥＴ２の出力側の高周波信号は、ＦＥＴ５により反転増幅され、ＦＥＴ４の出力側の高周波信号は、ＦＥＴ８により反転増幅され、出力端子７において合成される際に足し合わされるので、出力端子７に生じる高周波信号は増幅される。
【００１９】
このように、図１に示した低雑音増幅器では、雑音電圧は打ち消しあい、高周波信号は足し合わされるので、従来回路に比べてＳ／Ｎを改善させることができ、広帯域かつ低ＮＦにすることができる。
【００２０】
以上のように、本実施の形態１によれば、入力端子１から入力される高周波信号を増幅するＦＥＴ２と、入力端子１とＦＥＴ２のドレイン端子との間に装荷された帰還抵抗３と、入力端子１から入力される高周波信号を増幅するＦＥＴ４と、ＦＥＴ２のドレイン端子から入力される高周波信号を増幅し、出力端子７に出力するＦＥＴ５と、ＦＥＴ４のドレイン端子から入力される高周波信号を増幅し、出力端子７に合成して出力するＦＥＴ８とを備えた。
よって、出力端子７において合成される際に、雑音電圧は打ち消しあい、高周波信号は足し合わされるので、従来回路に比べてＳ／Ｎを改善させることができ、広帯域かつ低ＮＦにすることができる。
【００２１】
また、本実施の形態１によれば、帰還回路として、帰還抵抗３を設けたことにより、雑音電圧の帰還量を調整することができる。
【００２２】
実施の形態２．
図７は本発明の実施の形態２による低雑音増幅器を示す回路図である。
図７において、帰還容量（第一の帰還回路）１１は、帰還抵抗３に直列接続され、入力端子１側とＦＥＴ２のドレイン端子側との間に装荷される。
その他の構成については、図１と同様であるため省略する。
動作についても、上記実施の形態１と同様であるため省略する。
【００２３】
以上のように、本実施の形態２によれば、帰還回路として、帰還容量１１を設けたことにより、上記実施の形態１の効果に加え、直流をカットすると共に、低周波成分の帰還量を小さくし、低周波発振を防止することができる。
また、帰還抵抗３および帰還容量１１を設けたことにより、帰還抵抗３のみからなる帰還回路よりも、設計の自由度を高め、より最適な設計を行うことができる。
【００２４】
実施の形態３．
図８は本発明の実施の形態３による低雑音増幅器を示す回路図である。
図８において、容量（第一の容量）２１は、入力端子１とＦＥＴ２のゲート端子側との間に装荷される。
その他の構成については、図１と同様であるため省略する。
動作についても、上記実施の形態１と同様であるため省略する。
【００２５】
以上のように、本実施の形態３によれば、入力端子１とＦＥＴ２のゲート端子側との間に容量２１を装荷することにより、上記実施の形態１の効果に加え、直流をカットすると共に、ＦＥＴ２の低周波の入力インピーダンスを高くすることができる。
これにより、低周波におけるＦＥＴ２の利得を抑えることができ、利得特性が平坦な低雑音増幅器を得ることができる。
【００２６】
実施の形態４．
図９は本発明の実施の形態４による低雑音増幅器を示すレイアウト図である。
図９において、入力端子１に、ＦＥＴ２の２つのゲート電極２ａと、ＦＥＴ４の２つのゲート電極４ａが配線接続される。
ＦＥＴ２のドレイン電極２ｂは、ドレインバイアス端子３１に配線接続されると共に、帰還抵抗３および帰還容量１１を介して入力端子１側に配線接続される。
ＦＥＴ４のドレイン電極４ｂは、ドレインバイアス端子３２に配線接続される。
ＦＥＴ２の２つのソース電極２ｃは、エアブリッジ２ｄにより相互に接続され、ビアホール３３を介して接地される。
ＦＥＴ４の２つのソース電極４ｃは、エアブリッジ４ｄにより相互に接続され、ビアホール３４を介して接地される。
また、ＦＥＴ２のゲート電極２ａおよびＦＥＴ４のゲート電極４ａには、ゲートバイアス端子３５，３６が配線接続される。
【００２７】
ＦＥＴ５の２つのゲート電極５ａは、直流カット容量３７を介してＦＥＴ２のドレイン電極２ｂに配線接続されると共に、ゲートバイアス端子３９が配線接続される。
ＦＥＴ８の２つのゲート電極８ａは、直流カット容量３８を介してＦＥＴ４のドレイン電極４ｂに配線接続されると共に、ゲートバイアス端子４０が配線接続される。
ＦＥＴ５のドレイン電極５ｂは、ドレインバイアス端子６に配線接続される。
ＦＥＴ８のドレイン電極８ｂは、ドレインバイアス端子９に配線接続される。
ＦＥＴ５の２つのソース電極５ｃは、エアブリッジ５ｄにより相互に接続され、出力端子７に配線接続される。
ＦＥＴ８の２つのソース電極８ｃは、エアブリッジ８ｄにより相互に接続され、出力端子７に配線接続される。
【００２８】
次に動作について説明する。
図９に示したレイアウト図は、図７に示した回路図をＭＭＩＣ(Monolithic Microwave Integrated Circuit)で実現することを想定したものである。
したがって、動作は実施の形態１と同様である。
【００２９】
以上のように、本実施の形態４によれば、低雑音増幅器をＭＭＩＣにより構成したことにより、上記実施の形態１の効果に加え、配線等を短くでき、線路の寄生成分を低減できる。
これにより、低雑音増幅器は、より高周波まで動作させることができる。
また、ＭＭＩＣ化による特性の均一化を期待することができる。
【００３０】
実施の形態５．
図１０は本発明の実施の形態５による低雑音増幅器を示す回路図である。
図１０において、帰還抵抗（第一の帰還回路）５１は、ＦＥＴ４の直近のゲート端子側とＦＥＴ２のドレイン端子側との間に装荷される。
その他の構成については、図１と同様であるため省略する。
【００３１】
図１１は本発明の実施の形態５による低雑音増幅器を示すレイアウト図である。
図９に示したレイアウト図では、帰還抵抗１１の配線が、ＦＥＴ２の外側を迂回して入力端子１側に接続されていたので配線線路が長くなった。
図１１に示したレイアウト図では、帰還抵抗５１の配線が、ＦＥＴ４の直近のゲート端子側とＦＥＴ２のドレイン端子側との間を接続するので配線線路を短くすることができ、寄生インダクタンスを小さくできる。
【００３２】
図１２は本発明の実施の形態５による他の低雑音増幅器を示すレイアウト図である。
図１２に示したレイアウト図では、帰還抵抗５１の配線が、ＦＥＴ２とＦＥＴ４の間を通過して入力端子１側に接続される。
このように構成しても、図９に示したレイアウト図の構成に対して、配線線路を短くすることができ、寄生インダクタンスを小さくできる。
動作については、上記実施の形態１と同様であるため省略する。
【００３３】
以上のように、本実施の形態５によれば、帰還抵抗５１をＦＥＴ４の直近のゲート端子側に接続することにより、上記実施の形態１の効果に加え、本回路をレイアウト化した際の帰還抵抗５１を接続する線路を短くすることができるため、寄生インダクタンスを小さくできる。
これにより、帰還回路の周波数特性を小さくでき、より高周波までノイズキャンセルすることができる。
【００３４】
実施の形態６．
図１３は本発明の実施の形態６による低雑音増幅器を示す回路図である。
図１３において、帰還容量（第一の帰還回路）６１は、帰還抵抗５１に直列接続され、ＦＥＴ４の直近のゲート端子側とＦＥＴ２のドレイン端子側との間に装荷される。
その他の構成については、図１と同様であるため省略する。
動作についても、上記実施の形態１と同様であるため省略する。
【００３５】
以上のように、本実施の形態６によれば、帰還抵抗５１および帰還容量６１の直列接続を、ＦＥＴ４の直近のゲート端子側に接続することにより、上記実施の形態１の効果に加え、本回路をレイアウト化した際の帰還抵抗５１および帰還容量６１を接続する線路を短くすることができるため、寄生インダクタンスを小さくできる。
これにより、帰還回路の周波数特性を小さくでき、より高周波までノイズキャンセルすることができる。
【００３６】
実施の形態７．
図１４は本発明の実施の形態７による低雑音増幅器を示す回路図である。
図１４において、帰還抵抗５１は、ＦＥＴ４の直近のゲート端子側とＦＥＴ２のドレイン端子側との間に装荷され、容量（第二の容量）７１は、帰還抵抗５１の接続箇所とＦＥＴ４のゲート端子側との間に装荷される。
その他の構成については、図８と同様であるため省略する。
動作についても、上記実施の形態１と同様であるため省略する。
【００３７】
以上のように、本実施の形態７によれば、入力端子１とＦＥＴ２のゲート端子側との間に容量２１を装荷すると共に、入力端子１とＦＥＴ４のゲート端子側との間に容量７１を装荷することにより、上記実施の形態１および上記実施の形態５の効果に加え、直流をカットすると共に、ＦＥＴ２，４の低周波の入力インピーダンスを高くすることができる。
これにより、低周波におけるＦＥＴ２，４の利得を抑えることができ、利得特性が平坦な低雑音増幅器を得ることができる。
【００３８】
実施の形態８．
図１５は本発明の実施の形態８による低雑音増幅器を示す回路図である。
図１５において、帰還抵抗（第二の帰還回路）８１は、ＦＥＴ５のゲート端子側とドレイン端子側との間に装荷される。
帰還抵抗（第三の帰還回路）８２は、ＦＥＴ８のゲート端子側とドレイン端子側との間に装荷される。
その他の構成については、図１と同様であるため省略する。
動作についても、上記実施の形態１と同様であるため省略する。
【００３９】
以上のように、本実施の形態８によれば、ＦＥＴ５のゲート端子側とドレイン端子側との間に帰還抵抗８１を装荷すると共に、ＦＥＴ８のゲート端子側とドレイン端子側との間に帰還抵抗８２を装荷することにより、上記実施の形態１の効果に加え、ＮＦを多少犠牲にすることになるが、出力反射と利得の広帯域特性を実現することができる。
【００４０】
実施の形態９．
図１６は本発明の実施の形態９による低雑音増幅器を示す回路図である。
図１６において、ＦＥＴ（第五のトランジスタ）９１は、ゲート端子側がＦＥＴ２のドレイン端子側に接続され、ソース端子側が帰還抵抗３を介して入力端子１に接続され、ドレイン端子側がドレインバイアス端子６に接続される。
その他の構成については、図１と同様であるため省略する。
【００４１】
次に動作について説明する。
上記実施の形態１では、帰還回路として帰還抵抗３のみを用いているため、ＦＥＴ２の出力側で生じた雑音電圧を、ＦＥＴ２，４の入力側にフィードバックする際に、電圧（雑音電圧、信号電圧）だけでなく、電流（雑音電流、信号電流）もフィードバックされる。
そうすると、帰還抵抗３に電流が流れるため、熱雑音を生じ、雑音が増加する。
【００４２】
本実施の形態９では、帰還回路として、ドレイン接地トランジスタに構成されたＦＥＴ９１を介して帰還抵抗３に接続している。
ドレイン接地トランジスタは、ゲート端子側から入力された電圧をソース端子側に出力するため、入力インピーダンスが高く、電圧のみをソース端子側に出力することができる。
したがって、ドレイン接地トランジスタを用いた場合、雑音電流等は帰還抵抗３に流れず、雑音電圧等がフィードバックされることになる。
これにより、帰還抵抗３のみの場合よりも、雑音の増加を抑えることができる。
【００４３】
以上のように、本実施の形態９によれば、帰還回路として、ドレイン接地トランジスタに構成されたＦＥＴ９１を介して帰還抵抗３に接続したことにより、上記実施の形態１の効果に加え、帰還抵抗３のみの場合よりも雑音の増加を抑えることができる。
【００４４】
実施の形態１０．
図１７は本発明の実施の形態１０による低雑音増幅器を示す回路図である。
図１７において、ＦＥＴ１０１は、ゲート端子側がＦＥＴ２のドレイン端子側に接続され、ソース端子側が帰還抵抗１０２を介してＦＥＴ４の直近のゲート端子側に接続され、ドレイン端子側がドレインバイアス端子６に接続される。
その他の構成については、図１と同様であるため省略する。
動作についても、上記実施の形態１と同様であるため省略する。
【００４５】
以上のように、本実施の形態１０によれば、ＦＥＴ１０１のソース端子側を帰還抵抗１０２を介してＦＥＴ４の直近のゲート端子側に接続することにより、上記実施の形態１および上記実施の形態９の効果に加え、本回路をレイアウト化した際のＦＥＴ１０１のソース端子側および帰還抵抗１０２を接続する線路を短くすることができるため、寄生インダクタンスを小さくできる。
これにより、帰還回路の周波数特性を小さくでき、より高周波までノイズキャンセルすることができる。
【００４６】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００４７】
１  入力端子、２  ＦＥＴ（第一のトランジスタ）、２ａ，４ａ，５ａ，８ａ  ゲート電極、２ｂ，４ｂ，５ｂ，８ｂ  ドレイン電極、２ｃ，４ｃ，５ｃ，８ｃ  ソース電極、２ｄ，４ｄ，５ｄ，８ｄ  エアブリッジ、３，５１，１０２  帰還抵抗（第一の帰還回路）、４  ＦＥＴ（第二のトランジスタ）、５  ＦＥＴ（第三のトランジスタ）、６，９，３１，３２  ドレインバイアス端子、７  出力端子、８  ＦＥＴ（第四のトランジスタ）、１１，６１  帰還容量（第一の帰還回路）、２１  容量（第一の容量）、３３，３４  ビアホール、３５，３６，３９，４０  ゲートバイアス端子、３７，３８  直流カット容量、７１  容量（第二の容量）、８１  帰還抵抗（第二の帰還回路）、８２  帰還抵抗（第三の帰還回路）、９１，１０１  ＦＥＴ（第五のトランジスタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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