(57)【要約】【課題】統合された供給クランプを有するインターフェース保護装置およびそれを形成する方法の提供。【解決手段】ある実装形態において、集積回路インターフェース保護装置は、信号ピンと高電力供給との間で並列に電気的に接続される、第１のダイオード保護構造体と、第１のサイリスタ保護構造体とを含む。加えて、保護装置は、信号ピンと低電力供給との間で並列に電気的に接続される、第２のダイオード保護構造体と、第２のサイリスタ保護構造体とを含む。更に、保護装置は、高電力供給と低電力供給との間で並列に電気的に接続される、第３のダイオード保護構造体と、第３のサイリスタ保護構造体とを含む。第３のサイリスタ保護構造体および第３のダイオード保護構造体は、集積回路インターフェースの部分として合成され、第１および第２のサイリスタ保護構造体と関連付けられたウェルおよび／または拡散領域の少なくとも一部を共有し得る。【選択図】なし【特許請求の範囲】
【請求項１】
集積回路（１）であって、
第１の供給電圧を受けるように構成される高電力ピン（ＶＤＤ）と、
第２の供給電圧を受けるように構成される低電力ピン（ＶＳＳ）と、
信号を受信するように構成される信号ピン（２）と、
前記信号ピンに電気的に接続されたエミッタを含む、第１のＮＰＮバイポーラトランジスタ（５１）と、
前記高電力ピンに電気的に接続されたエミッタを含む第１のＰＮＰバイポーラトランジスタ（６１）であって、前記第１のＰＮＰバイポーラトランジスタおよび前記第１のＮＰＮバイポーラトランジスタが交差結合され、前記高電力ピンと前記信号ピンとの間で第１のサイリスタ保護構造体（１１）として作動するように構成される、第１のＰＮＰバイポーラトランジスタと、
前記低電力ピンに電気的に接続されたエミッタを含む、第２のＮＰＮバイポーラトランジスタ（５２）と、
前記低電力ピンに電気的に接続されたエミッタを含む、第３のＮＰＮバイポーラトランジスタ（５３）と、
前記信号ピンに電気的に接続されたエミッタを含む第２のＰＮＰバイポーラトランジスタ（６２）であって、前記第２のＰＮＰバイポーラトランジスタおよび前記第３のＮＰＮバイポーラトランジスタが交差結合され、前記信号ピンと前記低電力ピンとの間で第２のサイリスタ保護構造体（１２）として作動するように構成される、第２のＰＮＰバイポーラトランジスタ（６２）と、を備え、
前記第１のＰＮＰバイポーラトランジスタおよび前記第２のＮＰＮバイポーラトランジスタが交差結合され、前記高電力ピンと前記低電力ピンとの間で第３のサイリスタ保護構造体（１３）として作動するように構成される、集積回路（１）。
【請求項２】
前記第２のＰＮＰバイポーラトランジスタのベース‐エミッタ接合部が、前記信号ピンと前記高電力ピンとの間で第１のダイオード保護構造体（２１）として作動するように構成され、前記第１のＮＰＮバイポーラトランジスタのベース‐エミッタ接合部が、前記低電力ピンと前記信号ピンとの間で第２のダイオード保護構造体（２２）として作動するように構成される、請求項１に記載の集積回路。
【請求項３】
前記高電力ピンと前記低電力ピンとの間で電気的に接続された第３のダイオード保護構造体（２３）を更に備える、請求項２に記載の集積回路。
【請求項４】
前記第１のサイリスタ保護構造体が、前記高電力ピンの電圧が前記信号ピンの電圧に対して電圧過大応力中に増加するとき、前記集積回路を保護するために、高インピーダンスオフ状態から低インピーダンスオン状態へと切り替えるように構成され、
前記第１のダイオード保護構造体は、前記高電力ピンの前記電圧が前記信号ピンの前記電圧に対して減少するとき、低インピーダンス電流経路を提供し、前記集積回路を保護するように構成され、
前記第２のサイリスタ保護構造体は、前記信号ピンの前記電圧が前記低電力ピンの電圧に対して増加するとき、前記集積回路を保護するために、高インピーダンスオフ状態から低インピーダンスオン状態へと切り替えるように構成され、
前記第２のダイオード保護構造体は、前記信号ピンの前記電圧が前記低電力ピンの前記電圧に対して減少するとき、低インピーダンス電流経路を提供し、前記集積回路を保護するように構成され、
前記第３のサイリスタ保護構造体は、前記高電力ピンの電圧が前記低電力ピンの電圧に対して増加するとき、前記集積回路を保護するために、高インピーダンスオフ状態から低インピーダンスオン状態へと切り替えるように構成され、
前記第３のダイオード保護構造体は、前記高電力ピンの電圧が前記低電力ピンの電圧に対して減少するとき、低インピーダンス電流経路を提供し、前記集積回路を保護するように構成される、
請求項３に記載の集積回路。
【請求項５】
前記低電力ピンに電気的に接続されたゲートと、前記第３のＮＰＮバイポーラトランジスタのベースに電気的に接続されたドレインと、前記信号ピンに電気的に接続されたソースと、前記高電力ピンに電気的に接続された本体とを含むＰ型電界効果トランジスタ（ＰＦＥＴ）（７２）であって、前記信号ピンの前記電圧が前記低電力ピンの電圧に対して増加するとき、オンにされて、前記第３のＮＰＮバイポーラトランジスタの前記ベースへと電流を提供するように構成される、ＰＦＥＴを更に備える、請求項３に記載の集積回路。
【請求項６】
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを更に備え、前記第１の金属酸化物半導体トランジスタがｐ型チャネルおよび第１の型のゲート金属構造体を有し、前記第２の金属酸化物半導体トランジスタがｎ型チャネルと、前記第１の型のゲート金属構造体と異なる第２の型のゲート金属構造体とを有し、
前記ＰＦＥＴの前記ゲートが、高閾値電圧ＰＭＯＳを画定するように前記第２の型の金属ゲート構造体を備える、請求項５に記載の集積回路。
【請求項７】
前記第３のＮＰＮバイポーラトランジスタのベースと前記第３のＮＰＮバイポーラトランジスタの前記エミッタとの間で電気的に接続された第１の抵抗器（５７）を更に備える、請求項３に記載の集積回路。
【請求項８】
前記第２のＮＰＮバイポーラトランジスタのベースと前記第１のＮＰＮバイポーラトランジスタのベースとの間で電気的に接続された第２の抵抗器（５８）を更に備える、請求項７に記載の集積回路。
【請求項９】
前記第１のＰＮＰバイポーラトランジスタのエミッタと前記第１のＰＮＰバイポーラトランジスタのベースとの間で電気的に接続された第３の抵抗器（５９）を更に備える、請求項８に記載の集積回路。
【請求項１０】
抵抗器が、ベース開放コレクタエミッタ間降伏電圧（ＢＶＣＥＯ）特性を有する前記第１のＰＮＰバイポーラトランジスタを構成するように、前記第１のＰＮＰバイポーラトランジスタの前記エミッタと前記第１のＰＮＰバイポーラトランジスタのベースとの間で電気的に接続されず、前記第１のサイリスタ保護構造体が、前記ＢＶＣＥＯ特性によって制御される降伏電圧を有するように構成される、請求項３に記載の集積回路。
【請求項１１】
前記高電力ピンと基板供給ピンとの間で電気的に接続される第４のダイオード保護構造体（２４）を更に備える、請求項３に記載の集積回路。
【請求項１２】
前記第４のダイオード保護構造体のアノードが、ラッチアップガードリングとして作動するように構成されるＰ型アクティブ領域を含む、請求項１１に記載の集積回路。
【請求項１３】
前記高電力ピンと前記低電力ピンとの間で電気的に接続された第４のダイオード保護構造体（２４）を更に含む、請求項３に記載の集積回路。
【請求項１４】
前記高電力ピンに電気的に接続されたゲートと、前記高電力ピンに電気的に接続されたドレインと、前記信号ピンに電気的に接続されたソースと、前記低電力ピンに電気的に接続された本体と、を含む、ｎ型電界効果（ＮＦＥＴ）トランジスタ（１４１）と、
前記高電力ピンに電気的に接続されたゲートと、前記低電力ピンに電気的に接続されたドレインと、前記高電力ピンに電気的に接続されたソースと、前記高電力ピンに電気的に接続された本体と、を含む、ｐ型電界効果（ＰＦＥＴ）トランジスタ（１４２）と、
を更に備える、請求項３に記載の集積回路。
【請求項１５】
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを更に備え、前記第１の金属酸化物半導体トランジスタがｐ型チャネルおよび第１の型のゲート金属構造体を有し、前記第２の金属酸化物半導体トランジスタがｎ型チャネルと、前記第１の型のゲート金属構造体と異なる第２の型のゲート金属構造体とを有し、
前記ＮＦＥＴの前記ゲートが、高閾値電圧ＮＭＯＳを画定するように前記第１の型のゲート金属構造体を含む、請求項１４に記載の集積回路。
【請求項１６】
集積回路を形成する方法であって、
高電力ピン（ＶＤＤ）と信号ピン（２）との間に第１のサイリスタ構造体（１１）を提供し、前記第１のサイリスタ構造体が、第１のＮＰＮバイポーラトランジスタ（５１）および第１のＰＮＰバイポーラトランジスタ（６１）に関連付けられ、前記第１のＮＰＮバイポーラトランジスタおよび前記第１のＰＮＰバイポーラトランジスタが、交差連結されることと、
前記高電力ピンと前記低電力ピンとの間に第２のサイリスタ構造体（１３）を提供し、前記第２のサイリスタ構造体が、第２のＮＰＮバイポーラトランジスタ（５２）および前記第１のＰＮＰバイポーラトランジスタに関連付けられ、前記第２のＮＰＮバイポーラトランジスタおよび前記第１のＰＮＰバイポーラトランジスタが交差連結されることと、
前記信号ピンと低電力ピン（ＶＳＳ）との間に第３のサイリスタ構造体（１２）を提供し、前記第３のサイリスタ構造体が、第３のＮＰＮバイポーラトランジスタ（５３）および第２のＰＮＰバイポーラトランジスタ（６２）と関連付けられ、前記第３のＮＰＮバイポーラトランジスタおよび前記第２のＰＮＰバイポーラトランジスタが、交差連結されることと、
を含む、方法（１）。
【請求項１７】
共通の基板ガードリングを使用して、前記第１のサイリスタ保護構造体、前記第２のサイリスタ保護構造体、および前記第３のサイリスタ保護構造体を囲繞することを更に含む、請求項１６に記載の方法。
【請求項１８】
前記高電力ピンと前記信号ピンとの間の第１のダイオード保護構造体（２１）であって、前記第２のＰＮＰバイポーラトランジスタのベース‐エミッタ接合部と関連付けられる第１のダイオード保護構造体を提供することと、
前記低電力ピンと前記信号ピンとの間の第２のダイオード保護構造体（２２）であって、前記第１のＮＰＮバイポーラトランジスタのベース‐エミッタ接合部と関連付けられる第２のダイオード保護構造体を提供することと、
を更に含む、請求項１６に記載の方法。
【請求項１９】
前記低電力ピンに電気的に接続されたゲートと、前記第３のＮＰＮバイポーラトランジスタのベースに電気的に接続されたドレインと、前記信号ピンに電気的に接続されたソースと、前記高電力ピンに電気的に接続された本体と、を含む、ｐ型電界効果（ＰＦＥＴ）トランジスタ（７２）を提供することを更に含む、請求項１８に記載の方法。
【請求項２０】
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを形成し、前記第１の金属酸化物半導体トランジスタが、ｐ型チャネルおよび第１の型のゲート金属構造体を有し、前記第２の金属酸化物半導体トランジスタが、ｎ型チャネルと、前記第１の型のゲート金属構造体とは異なる第２の型のゲート金属構造体とを有することと、
高閾値電圧ＰＭＯＳを画定するために前記第２の型のゲート金属構造体を使用して、前記ＰＦＥＴの前記ゲートを実装することと、
を更に含む、請求項１９に記載の方法。
【請求項２１】
ベース開放コレクタエミッタ間降伏電圧（ＢＶＣＥＯ）特性を有する前記第１のＰＮＰバイポーラトランジスタを構成するように、前記第１のＰＮＰバイポーラトランジスタのエミッタとベースとの間に抵抗器を提供せず、前記第１のサイリスタ保護構造体が、前記ＢＶＣＥＯ特性によって制御される降伏電圧を有するように構成されることを更に含む、請求項１８に記載の方法。
【請求項２２】
前記高電力ピンに電気的に接続されたゲートと、前記高電力ピンに電気的に接続されたドレインと、前記信号ピンに電気的に接続されたソースと、前記低電力ピンに電気的に接続された本体とを含む、ｎ型電界効果（ＮＦＥＴ）トランジスタ（１４１）を提供することと、
前記高電力ピンに電気的に接続されたゲートと、前記低電力ピンに電気的に接続されたドレインと、前記高電力ピンに電気的に接続されたソースと、前記高電力ピンに電気的に接続された本体とを含む、ｐ型電界効果（ＰＦＥＴ）トランジスタ（１４２）を提供することと、
を更に含む、請求項１８に記載の方法。
【請求項２３】
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを形成し、前記第１の金属酸化物半導体トランジスタが、ｐ型チャネルと第１の型のゲート金属構造体を有し、前記第２の金属酸化物半導体トランジスタが、ｎ型チャネルと、前記第１の型のゲート金属構造体と異なる第２の型のゲート金属構造体とを有することと、
高閾値電圧ＮＭＯＳを画定するための前記第１の型のゲート金属構造体を使用して、前記ＮＦＥＴの前記ゲートを実装することと、
を更に含む、請求項２２に記載の方法。
【請求項２４】
装置であって、
基板（４９）と、
前記基板中の第１の型（ｎ型／ｐ型）の第１のウェル領域（４３ａ／３４２ａ）と、
前記第１のウェル領域に隣接する前記基板中の前記第１の型の第２のウェル領域（４３ｂ／３４２ｂ）と、
前記第１の型と反対側の第２の型（ｐ型／ｎ型）の第３のウェル領域（４２中央／３４３）であって、前記第３のウェル領域が、前記第１のウェル領域と前記第２のウェル領域との間の前記基板中に位置付けられる、第３のウェル領域と、
前記第３のウェル領域と反対側にある前記第１のウェル領域の面に位置付けられる、前記第２の型の第４のウェル領域（４２左／３４３）と、
前記第４のウェル領域内の前記第１の型の第１の拡散領域（４５ａ／３４４ａ）と、
前記第１のウェル領域内の前記第２の型の第２の拡散領域（４４ｂ／３４５ｂ）と、
前記第３のウェル領域内の前記第１の型の第３の拡散領域（４５ｄ／３４４ｄ）と、
前記第２のウェル領域内の前記第２の型の第４の拡散領域（４５ｆ／３４４ｆ）と、を備え、
前記第１の拡散領域、前記第４のウェル領域、前記第１のウェル領域、および前記第２の拡散領域が、第１のサイリスタ構造体（１１）として作動するように構成され、
前記第３の拡散領域、前記第３のウェル領域、前記第２のウェル領域、および前記第４の拡散領域が、第２のサイリスタ構造体（１２）として作動するように構成され、
前記第２の拡散領域、前記第１のウェル領域、前記第３のウェル領域、および前記第３の拡散領域が、第３のサイリスタ構造体（１３）として作動するように構成される、装置。
【請求項２５】
前記第３のウェル領域と反対側にある前記第２のウェル領域の面の前記基板中に位置付けられる前記第２の型の第５のウェル領域（４２右／３４３）を更に含み、
前記第２のウェル領域と前記第４の拡散領域との間の接合が、第１のダイオード構造体として作動するように構成され、
前記第４のウェル領域と前記第１の拡散領域との間の接合が、第２のダイオード構造体として作動するように構成され、
前記第５のウェル領域と前記第２のウェル領域との間の接合が、第３のダイオード構造体として作動するように構成される、請求項２４に記載の装置。
【請求項２６】
第１の信号ピン（２）であって、前記第１および第４の拡散領域が前記第１の信号ピンと電気的に接続される、第１の信号ピンと、
第１の電力供給ピン（ＶＤＤ／ＶＳＳ）であって、前記第２の拡散領域が、前記第１の電力供給ピンと電気的に接続される、第１の電力供給ピンと、
第２の電力供給ピン（ＶＳＳ／ＶＤＤ）であって、前記第３の拡散領域が、前記第２の電力供給ピンと電気的に接続される、第２の電力供給ピンと、
を更に備える、請求項２５に記載の装置。
【請求項２７】
前記第４のウェル領域内の前記第２の型の第５の拡散領域（４４ａ／３４５ａ）であって、前記第１の拡散領域が、前記第２の拡散領域と前記第５の拡散領域との間に位置付けられる、第５の拡散領域と、
前記第５のウェル領域内の前記第２の型の第６の拡散領域（４４ｇ／３４５ｇ）であって、前記第５および第６の拡散領域が、前記第２の電力供給ピンに電気的に接続される、第６の拡散領域と、
を更に備える、請求項２６に記載の装置。
【請求項２８】
前記第１のウェル領域内の前記第２の型の第７の拡散領域（４４ｃ／３４５ｃ）であって、前記第７の拡散領域が、前記第２の拡散領域と前記第３の拡散領域との間に位置付けられる、第７の拡散領域と、
前記第４のウェル領域内の前記第１の型の第８の拡散領域（４５ｆ／３４４ｆ）であって、前記第８の拡散領域が、前記第４の拡散領域と前記第６の拡散領域との間に位置付けられる、第８の拡散領域と、を更に備え、
前記第７および第８の拡散領域が、前記第１の電力供給ピンに電気的に接続される、請求項２７に記載の装置。
【請求項２９】
前記第２のウェル領域の一部および前記第３のウェル領域の一部に渡る第１のゲート領域（７１）であって、前記第１のゲート領域が、前記第３の拡散領域と前記第４の拡散領域との間に位置付けられる、第１のゲート領域を更に備える、請求項２８に記載の装置。
【請求項３０】
前記第２のウェル領域内の前記第１の型の第９の拡散領域（４５ｇ）であって、前記第９の拡散領域が、前記第４の拡散領域と前記第１のゲート領域との間に位置付けられる、第９の拡散領域を更に備える、請求項２９に記載の装置。
【請求項３１】
少なくとも前記第９の拡散領域に渡るレジスト保護酸化物（ＲＰＯ）領域（８１ｄ）を更に備える、請求項３０に記載の装置。
【請求項３２】
前記第９の拡散領域と前記第４の拡散領域との間の酸化物領域（４８）を更に備える、請求項３１に記載の装置。
【請求項３３】
前記第９の拡散領域は、前記第２のウェル領域の一部が前記第９の拡散領域と前記第４の拡散領域との間にあるように、前記第４の拡散領域から離間配置される、請求項３１に記載の装置。
【請求項３４】
前記第４の拡散領域と前記第１のゲート領域との間の前記第２のウェル領域の一部に渡るレジスト保護酸化物（ＲＰＯ）領域（８１ｄ）であって、前記第４の拡散領域が、ＲＰＯ領域下に延在しない、ＲＰＯ領域を更に備える、請求項２９に記載の装置。
【請求項３５】
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを備え、前記第１の金属酸化物半導体トランジスタが、ｐ型チャネルと第１の型のゲート金属構造体とを有し、前記第２の金属酸化物半導体トランジスタが、ｎ型チャネルと、前記第１の型のゲート金属構造体と異なる第２の型のゲート金属構造体とを有し、
前記第１のゲート領域が、前記第２の型のゲート金属構造体を備える、請求項２９に記載の装置。
【請求項３６】
前記第１のウェル領域の一部および前記第４のウェル領域の一部の上方の第１のゲート領域（４６ｂ）であって、前記第１のゲート領域が、前記第１の拡散領域および前記第２の拡散領域との間に位置付けられる、第１のゲート領域を更に備える、請求項２８に記載の装置。
【請求項３７】
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを更に備え、前記第１の金属酸化物半導体トランジスタが、ｐ型チャネルと、第１の型のゲート金属構造体とを有し、前記第２の金属酸化物半導体トランジスタが、ｎ型チャネルと、前記第１の型のゲート金属構造体と異なる第２の型のゲート金属構造体とを有し、
前記第１のゲート領域が、前記第１の型のゲート金属構造体を備える、請求項３６に記載の装置。
【請求項３８】
前記第３のウェル領域内の前記第２の型の第９の拡散領域（４４ｉ）であって、前記第９の拡散領域が、前記第１の拡散領域と前記第１のゲート領域との間に位置付けられる、第９の拡散領域を更に備える、請求項３６に記載の装置。
【請求項３９】
少なくとも前記第９の拡散領域に渡ってレジスト保護酸化物（ＲＰＯ）領域（８１ｃ）を更に備える、請求項３８に記載の装置。
【請求項４０】
前記第９の拡散領域と前記第１の拡散領域との間の酸化物領域（４８）を更に備える、請求項３９に記載の装置。
【請求項４１】
前記第９の拡散領域は、前記第４のウェル領域の一部が前記第９の拡散領域と前記第１の拡散領域との間にあるように、前記第１の拡散領域から離間配置される、請求項３９に記載の装置。
【請求項４２】
前記第１の型はｎ型であり、前記第２の型はｐ型である、請求項２７に記載の装置。
【請求項４３】
前記第１の型はｐ型であり、前記第２の型はｎ型であり、前記装置が、
前記第１のウェル領域、前記第２のウェル領域、前記第３のウェル領域、および前記第４および第５のウェル領域の少なくとも一部の下に配置される前記第２の型のディ−プウェル領域（３４７）を更に備える、請求項２７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０１２年１２月１９日に出願された米国仮特許出願第６１／７３９，６４５、表題「ＩＮＴＥＲＦＡＣＥ  ＰＲＯＴＥＣＴＩＯＮ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＩＮＴＥＧＲＡＴＥＤ  ＳＵＰＰＬＹ  ＣＬＡＭＰ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＦＯＲＭＩＮＧ  ＴＨＥ  ＳＡＭＥ」に対する優先権を主張し、その全体が参照により本明細書に組み込まれる。
【０００２】
（背景）
（分野）
本発明の実施形態は、電子システムに関し、より詳細には、混合信号集積回路（ＩＣ）のための保護アークテクチャに関する。
【背景技術】
【０００３】
（背景技術の説明）
特定の電子システムは、過渡電気的事象または急速に変化する電圧および高温を有する比較的短い持続時間の電気信号に曝露され得る。過渡電気的事象としては、例えば、静電放電（ＥＳＤ）事象が挙げられ得る。
【０００４】
過渡電気的事象は、過電圧状態および／または比較的小さい区域のＩＣに及ぶ高水準の電力散逸による電子システム内の集積回路（ＩＣ）を損傷する可能性がある。高電力の散逸は、ＩＣ温度を上昇させ得、ゲートの酸化物パンチスルー、接合部損傷、金属損傷、および表面電荷蓄積等、多くの問題に至る可能性がある。更に、過渡電気的事象は、ラッチアップ（換言すれば、低インピーダンス経路の偶発的発生）を誘発し、それによってＩＣの機能を混乱させ、潜在的にはＩＣの恒久的損傷を引き起こす可能性がある。したがって、ＩＣの電力供給投入および電力供給遮断状態中等のそのような過渡電気的事象からの保護をＩＣに提供する必要がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
一実施形態において、集積回路が提供される。集積回路は、第１の供給電圧を受信するように構成される高電力ピンと、第２の供給電圧を受信するように構成される低電力ピンと、信号を受信するように構成される信号ピンとを含む。集積回路は、信号ピンに電気的に接続されたエミッタを含む第１のＮＰＮバイポーラトランジスタと、高電力ピンに電気的に接続されたエミッタを含む第１のＰＮＰバイポーラトランジスタとを更に含む。第１のＰＮＰバイポーラトランジスタおよび第１のＮＰＮバイポーラトランジスタは、交差結合され、高電力ピンと信号ピンとの間で第１のサイリスタ保護構造体として作動するように構成される。集積回路は、低電力ピンに電気的に接続されたエミッタを含む第２のＮＰＮバイポーラトランジスタと、低電力ピンに電気的に接続されたエミッタを含む第３のＮＰＮバイポーラトランジスタと、信号ピンに電気的に接続されたエミッタを含む第２のＰＮＰバイポーラトランジスタとを更に含む。第２のＰＮＰバイポーラトランジスタおよび第３のＮＰＮバイポーラトランジスタは、交差連結され、信号ピンと低電力ピンとの間で第２のサイリスタ保護構造体として作動するように構成される。加えて、第１のＰＮＰバイポーラトランジスタおよび第２のＮＰＮバイポーラトランジスタは、交差結合され、高電力ピンと低電力ピンとの間で第３のサイリスタ保護構造体として作動するように構成される。
【０００６】
別の実施形態において、集積回路を形成する方法が提供される。方法は、高電力ピンと信号ピンとの間に第１のサイリスタ構造体を提供することを含む。第１のサイリスタ構造体は、第１のＮＰＮバイポーラトランジスタおよび第１のＰＮＰバイポーラトランジスタと関連付けられ、第１のＮＰＮバイポーラトランジスタおよび第１のＰＮＰバイポーラトランジスタは、交差結合される。方法は、高電力ピンと低電力ピンとの間に第２のサイリスタ構造体を提供することを更に含む。第２のサイリスタ構造体は、第２のＮＰＮバイポーラトランジスタおよび第１のＰＮＰバイポーラトランジスタと関連付けられ、第２のＮＰＮバイポーラトランジスタおよび第１のＰＮＰバイポーラトランジスタは、交差結合される。方法は、信号ピンと低電力ピンとの間に第３のサイリスタ構造体を提供することを更に含む。第３のサイリスタ構造体は、第３のＮＰＮバイポーラトランジスタおよび第２のＰＮＰバイポーラトランジスタと関連付けられる。第３のＮＰＮバイポーラトランジスタおよび第２のＰＮＰバイポーラトランジスタは、交差結合される。
【０００７】
別の実施形態において、装置が提供される。装置は、基板と、基板内の第１の型の第１のウェル領域と、第１のウェル領域に隣接する基板内の第１の型の第２のウェル領域と、第１の型と反対側の第２の型の第３のウェル領域とを含む。第３のウェル領域は、第１のウェル領域と第２のウェル領域の間の基板内に位置付けられる。装置は、第３のウェル領域と反対側にある第１のウェル領域の側面に位置付けられた第２の型の第４のウェル領域を更に含む。装置は、第４のウェル領域内の第１の型の第１の拡散領域と、第１のウェル領域内の第２の型の第２の拡散領域と、第３のウェル領域内の第１の型の第３の拡散領域と、第２のウェル領域内の第２の型の第４の拡散領域とを更に含む。第１の拡散領域、第４のウェル領域、第１のウェル領域、および第２の拡散領域は、第１のサイリスタ構造体として作動するように構成される。加えて、第３の拡散領域、第３のウェル領域、第２のウェル領域、および第４の拡散領域は、第２のサイリスタ構造体として作動するように構成される。更に、第２の拡散領域、第１のウェル領域、第３のウェル領域、および第３の拡散領域は、第３のサイリスタ構造体として作動するように構成される。
【０００８】
例えば、本願発明は以下の項目を提供する。
（項目１）  
集積回路（１）であって、
第１の供給電圧を受けるように構成される高電力ピン（ＶＤＤ）と、
第２の供給電圧を受けるように構成される低電力ピン（ＶＳＳ）と、
信号を受信するように構成される信号ピン（２）と、
上記信号ピンに電気的に接続されたエミッタを含む、第１のＮＰＮバイポーラトランジスタ（５１）と、
上記高電力ピンに電気的に接続されたエミッタを含む第１のＰＮＰバイポーラトランジスタ（６１）であって、上記第１のＰＮＰバイポーラトランジスタおよび上記第１のＮＰＮバイポーラトランジスタが交差結合され、上記高電力ピンと上記信号ピンとの間で第１のサイリスタ保護構造体（１１）として作動するように構成される、第１のＰＮＰバイポーラトランジスタと、
上記低電力ピンに電気的に接続されたエミッタを含む、第２のＮＰＮバイポーラトランジスタ（５２）と、
上記低電力ピンに電気的に接続されたエミッタを含む、第３のＮＰＮバイポーラトランジスタ（５３）と、
上記信号ピンに電気的に接続されたエミッタを含む第２のＰＮＰバイポーラトランジスタ（６２）であって、上記第２のＰＮＰバイポーラトランジスタおよび上記第３のＮＰＮバイポーラトランジスタが交差結合され、上記信号ピンと上記低電力ピンとの間で第２のサイリスタ保護構造体（１２）として作動するように構成される、第２のＰＮＰバイポーラトランジスタ（６２）と、を備え、
上記第１のＰＮＰバイポーラトランジスタおよび上記第２のＮＰＮバイポーラトランジスタが交差結合され、上記高電力ピンと上記低電力ピンとの間で第３のサイリスタ保護構造体（１３）として作動するように構成される、集積回路（１）。
（項目２）  
上記第２のＰＮＰバイポーラトランジスタのベース‐エミッタ接合部が、上記信号ピンと上記高電力ピンとの間で第１のダイオード保護構造体（２１）として作動するように構成され、上記第１のＮＰＮバイポーラトランジスタのベース‐エミッタ接合部が、上記低電力ピンと上記信号ピンとの間で第２のダイオード保護構造体（２２）として作動するように構成される、上記項目に記載の集積回路。
（項目３）  
上記高電力ピンと上記低電力ピンとの間で電気的に接続された第３のダイオード保護構造体（２３）を更に備える、上記項目のいずれか一項に記載の集積回路。
（項目４）  
上記第１のサイリスタ保護構造体が、上記高電力ピンの電圧が上記信号ピンの電圧に対して電圧過大応力中に増加するとき、上記集積回路を保護するために、高インピーダンスオフ状態から低インピーダンスオン状態へと切り替えるように構成され、
上記第１のダイオード保護構造体は、上記高電力ピンの上記電圧が上記信号ピンの上記電圧に対して減少するとき、低インピーダンス電流経路を提供し、上記集積回路を保護するように構成され、
上記第２のサイリスタ保護構造体は、上記信号ピンの上記電圧が上記低電力ピンの電圧に対して増加するとき、上記集積回路を保護するために、高インピーダンスオフ状態から低インピーダンスオン状態へと切り替えるように構成され、
上記第２のダイオード保護構造体は、上記信号ピンの上記電圧が上記低電力ピンの上記電圧に対して減少するとき、低インピーダンス電流経路を提供し、上記集積回路を保護するように構成され、
上記第３のサイリスタ保護構造体は、上記高電力ピンの電圧が上記低電力ピンの電圧に対して増加するとき、上記集積回路を保護するために、高インピーダンスオフ状態から低インピーダンスオン状態へと切り替えるように構成され、
上記第３のダイオード保護構造体は、上記高電力ピンの電圧が上記低電力ピンの電圧に対して減少するとき、低インピーダンス電流経路を提供し、上記集積回路を保護するように構成される、
上記項目のいずれか一項に記載の集積回路。
（項目５）  
上記低電力ピンに電気的に接続されたゲートと、上記第３のＮＰＮバイポーラトランジスタのベースに電気的に接続されたドレインと、上記信号ピンに電気的に接続されたソースと、上記高電力ピンに電気的に接続された本体とを含むＰ型電界効果トランジスタ（ＰＦＥＴ）（７２）であって、上記信号ピンの上記電圧が上記低電力ピンの電圧に対して増加するとき、オンにされて、上記第３のＮＰＮバイポーラトランジスタの上記ベースへと電流を提供するように構成される、ＰＦＥＴを更に備える、上記項目のいずれか一項に記載の集積回路。
（項目６）  
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを更に備え、上記第１の金属酸化物半導体トランジスタがｐ型チャネルおよび第１の型のゲート金属構造体を有し、上記第２の金属酸化物半導体トランジスタがｎ型チャネルと、上記第１の型のゲート金属構造体と異なる第２の型のゲート金属構造体とを有し、
上記ＰＦＥＴの上記ゲートが、高閾値電圧ＰＭＯＳを画定するように上記第２の型の金属ゲート構造体を備える、上記項目のいずれか一項に記載の集積回路。
（項目７）  
上記第３のＮＰＮバイポーラトランジスタのベースと上記第３のＮＰＮバイポーラトランジスタの上記エミッタとの間で電気的に接続された第１の抵抗器（５７）を更に備える、上記項目のいずれか一項に記載の集積回路。
（項目８）  
上記第２のＮＰＮバイポーラトランジスタのベースと上記第１のＮＰＮバイポーラトランジスタのベースとの間で電気的に接続された第２の抵抗器（５８）を更に備える、上記項目のいずれか一項に記載の集積回路。
（項目９）  
上記第１のＰＮＰバイポーラトランジスタのエミッタと上記第１のＰＮＰバイポーラトランジスタのベースとの間で電気的に接続された第３の抵抗器（５９）を更に備える、上記項目のいずれか一項に記載の集積回路。
（項目１０）  
抵抗器が、ベース開放コレクタエミッタ間降伏電圧（ＢＶＣＥＯ）特性を有する上記第１のＰＮＰバイポーラトランジスタを構成するように、上記第１のＰＮＰバイポーラトランジスタの上記エミッタと上記第１のＰＮＰバイポーラトランジスタのベースとの間で電気的に接続されず、上記第１のサイリスタ保護構造体が、上記ＢＶＣＥＯ特性によって制御される降伏電圧を有するように構成される、上記項目のいずれか一項に記載の集積回路。
（項目１１）  
上記高電力ピンと基板供給ピンとの間で電気的に接続される第４のダイオード保護構造体（２４）を更に備える、上記項目のいずれか一項に記載の集積回路。
（項目１２）  
上記第４のダイオード保護構造体のアノードが、ラッチアップガードリングとして作動するように構成されるＰ型アクティブ領域を含む、上記項目のいずれか一項に記載の集積回路。
（項目１３）  
上記高電力ピンと上記低電力ピンとの間で電気的に接続された第４のダイオード保護構造体（２４）を更に含む、上記項目のいずれか一項に記載の集積回路。
（項目１４）  
上記高電力ピンに電気的に接続されたゲートと、上記高電力ピンに電気的に接続されたドレインと、上記信号ピンに電気的に接続されたソースと、上記低電力ピンに電気的に接続された本体と、を含む、ｎ型電界効果（ＮＦＥＴ）トランジスタ（１４１）と、
上記高電力ピンに電気的に接続されたゲートと、上記低電力ピンに電気的に接続されたドレインと、上記高電力ピンに電気的に接続されたソースと、上記高電力ピンに電気的に接続された本体と、を含む、ｐ型電界効果（ＰＦＥＴ）トランジスタ（１４２）と、
を更に備える、上記項目のいずれか一項に記載の集積回路。
（項目１５）  
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを更に備え、上記第１の金属酸化物半導体トランジスタがｐ型チャネルおよび第１の型のゲート金属構造体を有し、上記第２の金属酸化物半導体トランジスタがｎ型チャネルと、上記第１の型のゲート金属構造体と異なる第２の型のゲート金属構造体とを有し、
上記ＮＦＥＴの上記ゲートが、高閾値電圧ＮＭＯＳを画定するように上記第１の型のゲート金属構造体を含む、上記項目のいずれか一項に記載の集積回路。
（項目１６）  
集積回路を形成する方法であって、
高電力ピン（ＶＤＤ）と信号ピン（２）との間に第１のサイリスタ構造体（１１）を提供し、上記第１のサイリスタ構造体が、第１のＮＰＮバイポーラトランジスタ（５１）および第１のＰＮＰバイポーラトランジスタ（６１）に関連付けられ、上記第１のＮＰＮバイポーラトランジスタおよび上記第１のＰＮＰバイポーラトランジスタが、交差連結されることと、
上記高電力ピンと上記低電力ピンとの間に第２のサイリスタ構造体（１３）を提供し、上記第２のサイリスタ構造体が、第２のＮＰＮバイポーラトランジスタ（５２）および上記第１のＰＮＰバイポーラトランジスタに関連付けられ、上記第２のＮＰＮバイポーラトランジスタおよび上記第１のＰＮＰバイポーラトランジスタが交差連結されることと、
上記信号ピンと低電力ピン（ＶＳＳ）との間に第３のサイリスタ構造体（１２）を提供し、上記第３のサイリスタ構造体が、第３のＮＰＮバイポーラトランジスタ（５３）および第２のＰＮＰバイポーラトランジスタ（６２）と関連付けられ、上記第３のＮＰＮバイポーラトランジスタおよび上記第２のＰＮＰバイポーラトランジスタが、交差連結されることと、
を含む、方法（１）。
（項目１７）  
共通の基板ガードリングを使用して、上記第１のサイリスタ保護構造体、上記第２のサイリスタ保護構造体、および上記第３のサイリスタ保護構造体を囲繞することを更に含む、上記項目に記載の方法。
（項目１８）  
上記高電力ピンと上記信号ピンとの間の第１のダイオード保護構造体（２１）であって、上記第２のＰＮＰバイポーラトランジスタのベース‐エミッタ接合部と関連付けられる第１のダイオード保護構造体を提供することと、
上記低電力ピンと上記信号ピンとの間の第２のダイオード保護構造体（２２）であって、上記第１のＮＰＮバイポーラトランジスタのベース‐エミッタ接合部と関連付けられる第２のダイオード保護構造体を提供することと、
を更に含む、上記項目のいずれか一項に記載の方法。
（項目１９）  
上記低電力ピンに電気的に接続されたゲートと、上記第３のＮＰＮバイポーラトランジスタのベースに電気的に接続されたドレインと、上記信号ピンに電気的に接続されたソースと、上記高電力ピンに電気的に接続された本体と、を含む、ｐ型電界効果（ＰＦＥＴ）トランジスタ（７２）を提供することを更に含む、上記項目のいずれか一項に記載の方法。
（項目２０）  
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを形成し、上記第１の金属酸化物半導体トランジスタが、ｐ型チャネルおよび第１の型のゲート金属構造体を有し、上記第２の金属酸化物半導体トランジスタが、ｎ型チャネルと、上記第１の型のゲート金属構造体とは異なる第２の型のゲート金属構造体とを有することと、
高閾値電圧ＰＭＯＳを画定するために上記第２の型のゲート金属構造体を使用して、上記ＰＦＥＴの上記ゲートを実装することと、
を更に含む、上記項目のいずれか一項に記載の方法。
（項目２１）  
ベース開放コレクタエミッタ間降伏電圧（ＢＶＣＥＯ）特性を有する上記第１のＰＮＰバイポーラトランジスタを構成するように、上記第１のＰＮＰバイポーラトランジスタのエミッタとベースとの間に抵抗器を提供せず、上記第１のサイリスタ保護構造体が、上記ＢＶＣＥＯ特性によって制御される降伏電圧を有するように構成されることを更に含む、上記項目のいずれか一項に記載の方法。
（項目２２）  
上記高電力ピンに電気的に接続されたゲートと、上記高電力ピンに電気的に接続されたドレインと、上記信号ピンに電気的に接続されたソースと、上記低電力ピンに電気的に接続された本体とを含む、ｎ型電界効果（ＮＦＥＴ）トランジスタ（１４１）を提供することと、
上記高電力ピンに電気的に接続されたゲートと、上記低電力ピンに電気的に接続されたドレインと、上記高電力ピンに電気的に接続されたソースと、上記高電力ピンに電気的に接続された本体とを含む、ｐ型電界効果（ＰＦＥＴ）トランジスタ（１４２）を提供することと、
を更に含む、上記項目のいずれか一項に記載の方法。
（項目２３）  
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを形成し、上記第１の金属酸化物半導体トランジスタが、ｐ型チャネルと第１の型のゲート金属構造体を有し、上記第２の金属酸化物半導体トランジスタが、ｎ型チャネルと、上記第１の型のゲート金属構造体と異なる第２の型のゲート金属構造体とを有することと、
高閾値電圧ＮＭＯＳを画定するための上記第１の型のゲート金属構造体を使用して、上記ＮＦＥＴの上記ゲートを実装することと、
を更に含む、上記項目のいずれか一項に記載の方法。
（項目２４）  装置であって、
基板（４９）と、
上記基板中の第１の型（ｎ型／ｐ型）の第１のウェル領域（４３ａ／３４２ａ）と、
上記第１のウェル領域に隣接する上記基板中の上記第１の型の第２のウェル領域（４３ｂ／３４２ｂ）と、
上記第１の型と反対側の第２の型（ｐ型／ｎ型）の第３のウェル領域（４２中央／３４３）であって、上記第３のウェル領域が、上記第１のウェル領域と上記第２のウェル領域との間の上記基板中に位置付けられる、第３のウェル領域と、
上記第３のウェル領域と反対側にある上記第１のウェル領域の面に位置付けられる、上記第２の型の第４のウェル領域（４２左／３４３）と、
上記第４のウェル領域内の上記第１の型の第１の拡散領域（４５ａ／３４４ａ）と、
上記第１のウェル領域内の上記第２の型の第２の拡散領域（４４ｂ／３４５ｂ）と、
上記第３のウェル領域内の上記第１の型の第３の拡散領域（４５ｄ／３４４ｄ）と、
上記第２のウェル領域内の上記第２の型の第４の拡散領域（４５ｆ／３４４ｆ）と、を備え、
上記第１の拡散領域、上記第４のウェル領域、上記第１のウェル領域、および上記第２の拡散領域が、第１のサイリスタ構造体（１１）として作動するように構成され、
上記第３の拡散領域、上記第３のウェル領域、上記第２のウェル領域、および上記第４の拡散領域が、第２のサイリスタ構造体（１２）として作動するように構成され、
上記第２の拡散領域、上記第１のウェル領域、上記第３のウェル領域、および上記第３の拡散領域が、第３のサイリスタ構造体（１３）として作動するように構成される、装置。
（項目２５）  
上記第３のウェル領域と反対側にある上記第２のウェル領域の面の上記基板中に位置付けられる上記第２の型の第５のウェル領域（４２右／３４３）を更に含み、
上記第２のウェル領域と上記第４の拡散領域との間の接合が、第１のダイオード構造体として作動するように構成され、
上記第４のウェル領域と上記第１の拡散領域との間の接合が、第２のダイオード構造体として作動するように構成され、
上記第５のウェル領域と上記第２のウェル領域との間の接合が、第３のダイオード構造体として作動するように構成される、上記項目に記載の装置。
（項目２６）  
第１の信号ピン（２）であって、上記第１および第４の拡散領域が上記第１の信号ピンと電気的に接続される、第１の信号ピンと、
第１の電力供給ピン（ＶＤＤ／ＶＳＳ）であって、上記第２の拡散領域が、上記第１の電力供給ピンと電気的に接続される、第１の電力供給ピンと、
第２の電力供給ピン（ＶＳＳ／ＶＤＤ）であって、上記第３の拡散領域が、上記第２の電力供給ピンと電気的に接続される、第２の電力供給ピンと、
を更に備える、上記項目のいずれか一項に記載の装置。
（項目２７）  
上記第４のウェル領域内の上記第２の型の第５の拡散領域（４４ａ／３４５ａ）であって、上記第１の拡散領域が、上記第２の拡散領域と上記第５の拡散領域との間に位置付けられる、第５の拡散領域と、
上記第５のウェル領域内の上記第２の型の第６の拡散領域（４４ｇ／３４５ｇ）であって、上記第５および第６の拡散領域が、上記第２の電力供給ピンに電気的に接続される、第６の拡散領域と、
を更に備える、上記項目のいずれか一項に記載の装置。
（項目２８）  
上記第１のウェル領域内の上記第２の型の第７の拡散領域（４４ｃ／３４５ｃ）であって、上記第７の拡散領域が、上記第２の拡散領域と上記第３の拡散領域との間に位置付けられる、第７の拡散領域と、
上記第４のウェル領域内の上記第１の型の第８の拡散領域（４５ｆ／３４４ｆ）であって、上記第８の拡散領域が、上記第４の拡散領域と上記第６の拡散領域との間に位置付けられる、第８の拡散領域と、を更に備え、
上記第７および第８の拡散領域が、上記第１の電力供給ピンに電気的に接続される、上記項目のいずれか一項に記載の装置。
（項目２９）  
上記第２のウェル領域の一部および上記第３のウェル領域の一部に渡る第１のゲート領域（７１）であって、上記第１のゲート領域が、上記第３の拡散領域と上記第４の拡散領域との間に位置付けられる、第１のゲート領域を更に備える、上記項目のいずれか一項に記載の装置。
（項目３０）  
上記第２のウェル領域内の上記第１の型の第９の拡散領域（４５ｇ）であって、上記第９の拡散領域が、上記第４の拡散領域と上記第１のゲート領域との間に位置付けられる、第９の拡散領域を更に備える、上記項目のいずれか一項に記載の装置。
（項目３１）  
少なくとも上記第９の拡散領域に渡るレジスト保護酸化物（ＲＰＯ）領域（８１ｄ）を更に備える、上記項目のいずれか一項に記載の装置。
（項目３２）  
上記第９の拡散領域と上記第４の拡散領域との間の酸化物領域（４８）を更に備える、上記項目のいずれか一項に記載の装置。
（項目３３）  
上記第９の拡散領域は、上記第２のウェル領域の一部が上記第９の拡散領域と上記第４の拡散領域との間にあるように、上記第４の拡散領域から離間配置される、上記項目のいずれか一項に記載の装置。
（項目３４）  
上記第４の拡散領域と上記第１のゲート領域との間の上記第２のウェル領域の一部に渡るレジスト保護酸化物（ＲＰＯ）領域（８１ｄ）であって、上記第４の拡散領域が、ＲＰＯ領域下に延在しない、ＲＰＯ領域を更に備える、上記項目のいずれか一項に記載の装置。
（項目３５）  
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを備え、上記第１の金属酸化物半導体トランジスタが、ｐ型チャネルと第１の型のゲート金属構造体とを有し、上記第２の金属酸化物半導体トランジスタが、ｎ型チャネルと、上記第１の型のゲート金属構造体と異なる第２の型のゲート金属構造体とを有し、
上記第１のゲート領域が、上記第２の型のゲート金属構造体を備える、上記項目のいずれか一項に記載の装置。
（項目３６）  
上記第１のウェル領域の一部および上記第４のウェル領域の一部の上方の第１のゲート領域（４６ｂ）であって、上記第１のゲート領域が、上記第１の拡散領域および上記第２の拡散領域との間に位置付けられる、第１のゲート領域を更に備える、上記項目のいずれか一項に記載の装置。
（項目３７）  
第１の金属酸化物半導体トランジスタおよび第２の金属酸化物半導体トランジスタを更に備え、上記第１の金属酸化物半導体トランジスタが、ｐ型チャネルと、第１の型のゲート金属構造体とを有し、上記第２の金属酸化物半導体トランジスタが、ｎ型チャネルと、上記第１の型のゲート金属構造体と異なる第２の型のゲート金属構造体とを有し、
上記第１のゲート領域が、上記第１の型のゲート金属構造体を備える、上記項目のいずれか一項に記載の装置。
（項目３８）  
上記第３のウェル領域内の上記第２の型の第９の拡散領域（４４ｉ）であって、上記第９の拡散領域が、上記第１の拡散領域と上記第１のゲート領域との間に位置付けられる、第９の拡散領域を更に備える、上記項目のいずれか一項に記載の装置。
（項目３９）  
少なくとも上記第９の拡散領域に渡ってレジスト保護酸化物（ＲＰＯ）領域（８１ｃ）を更に備える、上記項目のいずれか一項に記載の装置。
（項目４０）  
上記第９の拡散領域と上記第１の拡散領域との間の酸化物領域（４８）を更に備える、上記項目のいずれか一項に記載の装置。
（項目４１）  
上記第９の拡散領域は、上記第４のウェル領域の一部が上記第９の拡散領域と上記第１の拡散領域との間にあるように、上記第１の拡散領域から離間配置される、上記項目のいずれか一項に記載の装置。
（項目４２）  
上記第１の型はｎ型であり、上記第２の型はｐ型である、上記項目のいずれか一項に記載の装置。
（項目４３）  
上記第１の型はｐ型であり、上記第２の型はｎ型であり、上記装置が、
上記第１のウェル領域、上記第２のウェル領域、上記第３のウェル領域、および上記第４および第５のウェル領域の少なくとも一部の下に配置される上記第２の型のディ−プウェル領域（３４７）を更に備える、上記項目のいずれか一項に記載の装置。
【０００９】
（摘要）
統合された供給クランプを有する保護回路アーキテクチャおよびそれを形成する方法が、本明細書において提供される。ある実装形態において、集積回路インターフェース保護装置は、信号ピンと高電力供給との間で並列に電気的に接続される、第１のダイオード保護構造体と、第１のサイリスタ保護構造体とを含む。加えて、保護装置は、信号ピンと低電力供給との間で並列に電気的に接続される、第２のダイオード保護構造体と、第２のサイリスタ保護構造体とを含む。更に、保護装置は、高電力供給と低電力供給との間で並列に電気的に接続される、第３のダイオード保護構造体と、第３のサイリスタ保護構造体とを含む。第３のサイリスタ保護構造体および第３のダイオード保護構造体は、集積回路インターフェースの部分として合成され、第１および第２のサイリスタ保護構造体と関連付けられたウェルおよび／または拡散領域の少なくとも一部を共有し得る。
【図面の簡単な説明】
【００１０】
【図１】図１は、集積回路の一実施形態の概略ブロック図である。
【図２Ａ】図２Ａは、一実施形態による保護装置の頂面平面図である。
【図２Ｂ】図２Ｂは、線２Ｂ‐２Ｂによる図２Ａの保護装置の断面である。
【図２Ｃ】図２Ｃは、線２Ｂ−２Ｂによる図２Ａの保護装置の注釈付き断面である。
【図３】図３は、図２Ａ〜２Ｃの保護装置の回路図である。
【図４Ａ】図４Ａは、別の実施形態による保護装置の頂面平面図である。
【図４Ｂ】図４Ｂは、線４Ｂ−４Ｂによる図４Ａの保護装置の断面である。
【図４Ｃ】図４Ｃは、図４Ａ〜４Ｂの保護装置の回路図である。
【図５】図５〜１０は、保護装置の様々な実施形態の断面である。
【図６】図５〜１０は、保護装置の様々な実施形態の断面である。
【図７】図５〜１０は、保護装置の様々な実施形態の断面である。
【図８】図５〜１０は、保護装置の様々な実施形態の断面である。
【図９】図５〜１０は、保護装置の様々な実施形態の断面である。
【図１０】図５〜１０は、保護装置の様々な実施形態の断面である。
【図１１Ａ】図１１Ａは、別の実施形態による保護装置の注釈付き断面である。
【図１１Ｂ】図１１Ｂは、図１１Ａの保護装置の回路図である。
【図１２】図１２〜２０は、保護装置の様々な実施形態の断面である。
【図１３Ａ】図１２〜２０は、保護装置の様々な実施形態の断面である。
【図１３Ｂ】図１２〜２０は、保護装置の様々な実施形態の断面である。
【図１４Ａ】図１２〜２０は、保護装置の様々な実施形態の断面である。
【図１４Ｂ】図１２〜２０は、保護装置の様々な実施形態の断面である。
【図１５】図１２〜２０は、保護装置の様々な実施形態の断面である。
【図１６】図１２〜２０は、保護装置の様々な実施形態の断面である。
【図１７】図１２〜２０は、保護装置の様々な実施形態の断面である。
【図１８】図１２〜２０は、保護装置の様々な実施形態の断面である。
【図１９】図１２〜２０は、保護装置の様々な実施形態の断面である。
【図２０】図１２〜２０は、保護装置の様々な実施形態の断面である。
【発明を実施するための形態】
【００１１】
（実施形態の詳細な説明）
実施形態の以下の詳細な説明は、本発明の詳細な実施形態の様々な説明を提示する。しかし、本発明は、特許請求の範囲において定義され、包含される多くの異なる方法で実施され得る。この説明において、図面に参照がなされ、同じ参照の符号が、同一または機能的に類似の要素を示す場合がある。
【００１２】
本明細書で使用される、上記、下記、それ以上等の用語は、図面に示されるように方向付けられる装置を参照し、それに応じて解釈されたい。半導体装置（トランジスタ等）内の領域は、異なる不純物または異なる濃度の不純物を伴う半導体材料の異なる部分をドープすることによって画定されるため、異なる領域の間のディスクリートの物理的境界は、完成された装置内に実際に存在しない場合があるが、そればかりか、領域は、１つから別のものへと推移する場合もあることも理解されたい。確かに、半導体装置のより高いドープ剤濃度領域は、ドープ剤が拡散によって少なくとも部分的に画定される傾向にあり、したがって、まさにそれらの性質によって、鮮明な境界を有しないため、拡散領域として既知である。添付の図面に示されるようないくつかの境界は、この型のうちの１つであり、読者の補助のためにのみ、まとまりのない構造体として例示される。下記の実施形態において、ｐ型領域は、ホウ素等のｐ型ドープ剤を伴う半導体材料を含み得る。更に、ｎ型領域は、リン等のｎ型ドープ剤を伴う半導体材料を含み得る。更に、ゲート誘電体は、高ｋ誘電体等の絶縁体を含み得る。更に、ゲートは、可変作業機能金属またはポリシリコン等、可変の作業機能を有する導電性領域を含み得る。当業者は、様々な濃度のドープ剤、導電性材料、および絶縁材料が、下記の領域で使用され得ることを理解するであろう。
【００１３】
（保護装置の概観）
電子システムが信頼性のあることを確実にするように補助するために、製造者は、定義されたストレス条件下で電子システムを試験し、ストレス条件は、Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ  Ｃｏｍｍｉｓｓｉｏｎ（ＩＥＣ）、およびＩｎｔｅｒｎａｔｉｏｎａｌ  Ｏｒｇａｎｉｚａｔｉｏｎ  ｆｏｒ  Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ（ＩＳＯ）等の様々な機関によって定められた標準によって記載され得る。標準は、静電放電（ＥＳＤ）事象を含む、上で論じられた多くの広範な過渡電気的事象を包含し得る。
【００１４】
電子回路の信頼性は、保護装置をＩＣのピンまたはパッドに提供することによって高められる。保護装置は、過渡信号の電圧がトリガ電圧に到達するときに、高インピーダンス状態から低インピーダンス状態へと推移させることによって、所定の安全な範囲内でピンでの電圧水準を維持し得る。その後、保護装置は、過渡信号と関連付けられた電流の少なくとも一部を短絡し、過渡信号の電圧がＩＣ損傷の最も一般的な原因のうちの１つである、正または負の故障電圧に到達するのを阻止し得る。
【００１５】
ある保護スキームは、入力および／または出力信号ピン等のＩＣの信号ピンを保護するために別個の保護装置を、そしてＩＣの高電力供給と低電力供給との間の保護を提供するために別個の電力供給クランプを使用し得る。
【００１６】
統合された供給クランプを伴う保護装置およびそれを形成する方法が、本明細書において提供される。ある実装形態において、保護装置は、ＩＣの信号ピンの電圧を高電力供給の電圧に対して増加させる過渡電気的事象に対してＩＣを保護するための第１のダイオード保護構造体と、信号ピンの電圧を高電力供給の電圧に対して減少させる過渡電気的事象に対して保護するための第１のサイリスタ保護構造体とを含む。加えて、保護装置は、信号ピンの電圧を低電力供給の電圧に対して減少させる過渡電気的事象に対して保護するための第２のダイオード保護構造体と、信号ピンの電圧を低電力供給の電圧に対して増加させる過渡電気的事象に対して保護するための第２のサイリスタ保護構造体とを含む。更に、保護装置は、ＩＣの高電力供給と低電力供給との間に保護を提供する、統合された供給クランプを含む。統合された供給クランプは、過渡電気的事象が高電力供給の電圧を低電力供給の電圧に対して増加させるときにＩＣを保護するための第３のサイリスタ保護構造体と、過渡電気的事象が高電力供給の電圧を低電力供給の電圧に対して減少させるときにＩＣを保護するための第３のダイオード保護構造体とを含む。第３のサイリスタ保護構造体および第３のダイオード保護構造体は、多重ドメインの自己内蔵混合信号ＩＯ保護を可能にし、および／または別個のレイアウトで実装された供給クランプを使用する構成に対して保護回路の区域を低減するように、第１および第２のサイリスタ保護構造体と関連付けられるウェルおよび／または拡散領域の少なくとも一部を共有し得る。
【００１７】
本明細書に記載される保護装置は、高電力供給と低電力供給との間の別個の電力供給クランプのための必要性を除去することによって、設計の柔軟性を高めるように使用され得る。加えて、いくつかの実施形態において、そのような保護装置は、独立の電力供給ドメインの間または多重供給構成での電力供給ドメイン全体で、電力供給クランプのための必要性も軽減し得る。保護装置は、例えば、ｓｕｂ‐２８ｎｍ  ＣＭＯＳ金属‐ゲート工程を含む、多様な工程を使用して製作された、ＩＣのための統合された保護シリューションを提供するように保護し得る。
【００１８】
図１は、集積回路３０の一実施形態の概略ブロック図である。集積回路またはＩＣ３０は、第１の保護装置１ａと、第２の保護装置１ｂと、第３の保護装置１ｃと、第１の信号ピンまたはパッド２ａ（ＩＯ−１）と、第２の信号ピン２ｂ（ＩＯ−２）と、第３の信号ピン２ｃ（ＩＯ−３）と、第１の低電力ピン３ａ（ＶＳＳ１）と、第２の低電力ピン３ｂ（ＶＳＳ２）と、第３の低電力ピン３ｃ（ＶＳＳ３）と、第１の高電力ピン４ａ（ＶＤＤ１）と、第２の高電力ピン４ｂ（ＶＤＤ２）と、第３の高電力ピン４ｃ（ＶＤＤ３）と、基板供給ピン５（ＶＳＵＢ）と、受信機６と、第１の送信機またはドライバ７ａと、第２のドライバ７ｂと、抵抗器８と、ダイオード９と、第１のアンチパラレルダイオード構造体１０ａと、第２のアンチパラレルダイオード構造体１０ｂとを含む。
【００１９】
集積回路３０は、本明細書に記載される１つ以上の保護装置を含み得る集積回路の一実施例を例示する。しかし、保護装置は、例えば、より多い、またはより少ない保護装置、信号ピン、および／または電力供給ドメインを使用する集積回路の実装形態を含む、他の集積回路構成で使用され得る。例えば、保護装置は、単一の電力供給ドメインを含む、ＩＣの１つ以上の信号ピンを保護するために使用され得る。
【００２０】
例示される集積回路３０は、独立の電力供給ドメイン、もしくは異なる高および低電力供給ピンまたはパッドに関連付けられた電力供給ドメインを含む。独立の電力供給ドメインは、異なる電力ドメインの間のノイズ絶縁を高め、および／または電力供給ドメインが異なる電位または電圧で作動することを可能にするために使用され得る。例えば、集積回路３０は、第１の信号ピン２ａならびに第１の低電力ピンおよび高電力ピン３ａ、４ａと関連付けられた第１の電力供給ドメインと、第２の信号ピン２ｂならびに第２の低電力ピンおよび高電力ピン３ｂ、４ｂと関連付けられた第２の電力供給ドメインと、第３の信号ピン２ｃならびに第３の低電力ピンおよび高電力ピン３ｃ、４ｃと関連付けられた第３の電力供給ドメインとを含む。一実施形態において、第１の電力供給ドメインは、０．９Ｖドメインであり、かつ少なくとも第２または第３の電力供給ドメインのうちの１つは、約１．８Ｖ〜約３．３Ｖの範囲の電圧を有するドメインである。しかし、他の構成が可能である。
【００２１】
第１〜第３の保護装置１ａ〜１ｃは、第１〜第３の電力供給ドメインへのＥＳＤ保護等、過渡電気的事象保護を提供するために使用され得る。例えば、第１の保護装置１ａは、第１の信号ピン２ａと第１の低電力ピン３ａとの間、第１の信号ピン２ａと第１の高電力ピン４ａとの間、および／または第１の低電力ピン３ａと第１の高電力ピン４ａとの間で受信されたＥＳＤ事象から、受信機６等の第１の電力供給ドメインと関連付けられた回路を保護し得る。加えて、第２の保護装置１ｂは、第２の信号ピン２ｂと第２の低電力ピン３ｂとの間、第２の信号ピン２ｂと第２の高電力ピン４ｂとの間、および／または第２の低電力ピン３ｂと第２の高電力ピン４ｂとの間で受信されたＥＳＤ事象から、第２の電力供給ドメインと関連付けられた回路を保護し得る。更に、第３の保護装置１ｃは、第３の信号ピン２ｃと第３の低電力ピン３ｃとの間、第３の信号ピン２ｃと第３の高電力ピン４ｃとの間、および／または第３の低電力ピン３ｃと第３の高電力ピン４ｃとの間で受信されたＥＳＤ事象から、第３の電力供給ドメインと関連付けられた回路を保護し得る。
【００２２】
例示される構成において、第１の信号ピン２ａは、受信機６の入力部に電気的に接続され、第２および第３の信号ピン２ｂ、２ｃは、第１および第２のドライバ７ａ、７ｂの出力部にそれぞれ電気的に接続される。しかし、入力および／または出力回路の異なる実装形態を使用する構成を含む、他の構成が、可能である。確かに、本明細書に記載される保護装置は、入力または受信ピン、出力または送信ピン、および／もしくは入力／出力、または双方向ピンを保護するために使用され得る。
【００２３】
第１〜第３の保護回路１ａ〜１ｃのそれぞれは、第１のサイリスタ保護構造体１１と、第２のサイリスタ保護構造体１２と、第３のサイリスタ保護構造体１３と、第１のダイオード保護構造体２１と、第２のダイオード保護構造体２２と、第３のダイオード保護構造体２３と、第４のダイオード保護構造体２４とを含む。
【００２４】
第１のダイオード保護構造体２１は、信号ピンの電圧を関連付けられた高電力供給の電圧に対して増加させる過渡電気的事象に対して保護し得、第１のサイリスタ保護構造体１１は、信号ピンの電圧を高電力供給の電圧に対して減少させる過渡電気的事象に対して保護し得る。例えば、第１の保護装置１ａの第１のダイオード保護構造体２１および第１のサイリスタ保護構造体１１は、第１の信号ピン２ａと第１の高電力ピン４ａとの間で受信されたＥＳＤ事象に対する保護を提供するために使用され得る。同様に、第２の保護装置１ｂの第１のダイオード保護構造体２１および第１のサイリスタ保護構造体１１は、第２の信号ピン２ｂと第２の高電力ピン４ｂとの間で受信されたＥＳＤ事象に対して保護し得、第３の保護装置１ｃの第１のダイオード保護構造体２１および第１のサイリスタ保護構造体１１は、第３の信号ピン２ｃと第３の高電力ピン４ｃとの間で受信されたＥＳＤ事象に対する保護を提供するために使用され得る。
【００２５】
第２のダイオード保護構造体２２は、信号ピンの電圧を関連付けられた低電力供給の電圧に対して減少させる過渡電気的事象に対して保護し得、第２のサイリスタ保護構造体１２は、信号ピンの電圧を低電力供給の電圧に対して増加させる過渡電気的事象に対して保護し得る。加えて、第３のダイオード保護構造体２３は、高電力供給の電圧を関連付けられた低電力供給の電圧に対して減少させる過渡電気的事象に対して保護し得、第３のサイリスタ保護構造体１３は、高電力供給の電圧を低電力供給の電圧に対して増加させる過渡電気的事象に対して保護し得る。更に以下に詳細に説明されるように、第３のサイリスタ保護構造体１３および第３のダイオード保護構造体２３は、多重ドメイン自己内蔵混合信号ＩＯ保護を可能にし、および／または別個の供給クランプを使用する構成に対する保護回路の区域を低減するように、第１および第２のサイリスタ保護構造体１１、１２と関連付けられるウェルおよび／または拡散領域の少なくとも一部を共有し得る。
【００２６】
第１〜第３の保護装置１ａ〜１ｃは、それぞれ、第４のダイオード保護構造体２４も含み得る。ある構成において、第４のダイオード保護構造体２４は、第２および第３の保護装置１ｂ、１ｃについて図１に例示されるように、第３のダイオード保護構造体２３と並列に電気的に接続され得る。例えば、第２の保護装置１ｂの第３および第４のダイオード保護構造体２３、２４は、第２の高電力ピン４ｂと第２の低電力ピン３ｂとの間で並列に電気的に接続されている。第４のダイオード保護構造体２４を第３のダイオード保護構造体２３と並列に接続することは、高電力供給と低電力供給との間で受信されたＥＳＤ事象に対する保護装置の電流対応能力を増加させ得る。しかし、第４のダイオード保護構造体２４は、他の方法で接続され得る。例えば、第１の保護装置１ａの第４のダイオード保護構造体２４は、第１の高電力ピン４ａと基板供給ピン５との間で電気的に接続されており、基板多数キャリア注入を低減し、かつ通常の稼働中または集積回路が給電されるときのＥＳＤ事象の間、ラッチアップの可能性を低減するためのガードリングとして機能し得る。
【００２７】
ある実装形態において、ＩＣの電力供給ドメインは、低電力減結合回路および／または高電力減結合回路を使用して相互接続され得る。例えば、例示される構成において、第１の低電力ピン３ａは、第１のアンチパラレルダイオード構造体１０ａを使用して第２の低電力ピン３ｂに電気的に接続され、第２の低電力ピン３ｂは、第２のアンチパラレルダイオード構造体１０ｂを使用して第３の低電力ピン３ｃに電気的に接続される。加えて、第１の高電力ピン４ａは、ダイオード９を使用して第２の高電力ピン４ｂに電気的に接続される。低電力および／または高電力減結合回路を使用するＩＣの電力供給ドメインを相互接続することは、応力電流が過渡電気的事象の間に、減結合回路を通して異なる電力供給ドメイン内であるピンから別のピンへと射出され得るため、過渡電気的事象の間、ＩＣへの複数の保護経路を提供してもよい。したがって、ある実装形態において、保護回路１ａ〜１ｃのうちの２つ以上が、過渡電気的事象の間に起動し得る。図１は、高電力および低電力減結合回路の特定の構成を例示するが、他の構成が可能である。加えて、ある実装形態において、１つ以上の高電力および／または低電力減結合回路が、他の方法で省かれ、追加され、または配列され得る。
【００２８】
更に、ある構成において、基板をバイアスするために使用される電圧は、１つ以上の電力供給ドメインに結合され得る。例えば、図１において、抵抗器８は、基板供給ピン５と第１の低電力ピン３ａとの間で電気的に接続されている。しかし、基板供給ピン５が他の方法で接続される実装形態、または第１〜第３の低電力ピン３ａ〜３ｃのうちの１つ以上を使用して基板をバイアスするために、基板供給ピン５が省かれる実装形態等、他の構成が可能である。
【００２９】
保護装置１ａ〜１ｃは、それぞれ、高電力供給と低電力供給との間で受信された過渡電気的事象に対するＩＣ３０への保護を提供するための統合された供給クランプを含む。統合された供給クランプは、第３のサイリスタ保護構造体１３および第３のダイオード保護構造体２３を含む。統合された供給クランプを含むように保護装置１ａ〜１ｃを構成することは、ＩＣの全体的回路区域を低減し、ならびに特に精密低電圧混合信号の用途のために、信号ピンで電力レールまたは電力供給の間のクランプ状態の制御を局所化するように補助し得る。加えて、例示された構成は、特定のドメインおよび／または信号ピンと関連付けられた保護装置が他の保護装置とは別個に構成されることを可能にし、それによって高性能用途のために保護装置を独立に最適化する能力を提供する。
【００３０】
第１、第２、および／または第３の保護回路１ａ〜１ｃを実装するために使用され得る保護装置の様々な実施形態が、図２Ａ〜２０を参照して、以下に記載されるであろう。保護装置は、図１の集積回路３０の文脈で記載されているが、保護装置は、集積回路の他の構成で使用され得る。
【００３１】
図２Ａは、一実施形態による保護装置４０の頂面平面図である。図２Ｂは、線２Ｂ−２Ｂによる図２Ａの保護装置４０の断面である。図２Ｃは、線２Ｂ−２Ｂによる図２Ａの保護装置４０の注釈付き断面である。
【００３２】
保護装置４０は、ｐウェル４２、第１のｎウェル４３ａ、第２のｎウェル４３ｂ、第１〜第８のｐ型拡散またはＰ＋領域４４ａ〜４４ｈ、第１〜第６のｎ型拡散またはＮ＋領域４５ａ〜４５ｆ、第１〜第９のゲート領域４６ａ〜４６ｉ、および酸化物領域４８を含む。第１〜第９のゲート領域４６ａ〜４６ｉは、それぞれ、薄い酸化物層等の導電性ゲートおよびゲート絶縁体を含み得る。明瞭さの目的のために、酸化物領域４８は、図２Ａの頂面平面図から省かれている。例示される保護装置４０は、ｐ型基板４９で製作される。しかし、本明細書における教示は、他の型の基板に適用可能である。例えば、本明細書における教示は、例示されたアクティブおよびウェル領域の極性が反対のドープ型を使用する、ｎ型基板を使用する構成に適用可能である。
【００３３】
図２Ａに示されるように、ｐウェル４２は、ｐ型基板４９内に配置され、第１および第２のｎウェル４３ａ、４３ｂは、ｐウェル４２内の隣接するアイランドとして構成される。加えて、第１のＰ＋領域４４ａおよび第１のＮ＋領域４５ａは、第１のｎウェル４３ａの第一の側に隣接するｐウェル４２の第１または左側領域に配置され、第１のＮ＋領域４５ａは、第１のＰ＋領域４４ａと第１のｎウェル４３ａとの間に位置付けられる。更に、第４のＮ＋領域４５ｄは、第２のｎウェル４３ｂの第１の側と第１の側の反対側にある第１のｎウェル４３ａの第２の側との間のｐウェル４２の第２または中央領域に配置される。加えて、第７のＰ＋領域４４ｇは、第１の側と反対側にある第２のｎウェル４３ｂの第２の側に隣接するｐウェル４２の第３または右側領域に配置される。第４のＰ＋領域４４ｄは、第１のｎウェル４３ａの第２の側に沿って延在し、第１のｎウェル４３ａ内の第１の部分と、ｐウェル４２の中央領域内の第２の部分とを含む。第５のＰ＋領域４４ｅは、第２のｎウェル４３ｂの第１の側に沿って延在し、ｐウェル４２の中央領域内の第１の部分と、第２のｎウェル４３ｂ内の第２の部分とを含む。第２のＰ＋領域４４ｂ、第２のＮ＋領域４５ｂ、第３のＰ＋領域４４ｃ、および第３のＮ＋領域４５ｃは、第１のｎウェル４３ａ内に配置される。第２のＰ＋領域４４ｂは、第１のＮ＋領域４５ａと第２のＮ＋領域４５ｂとの間に位置付けられ、第３のＰ＋領域４４ｃは、第２のＮ＋領域４５ｂと第３のＮ＋領域４５ｃとの間に位置付けられる。加えて、第２のＮ＋領域４５ｂは、第２のＰ＋領域４４ｂと第３のＰ＋領域４４ｃとの間に位置付けられ、第３のＮ＋領域４５ｃは、第３のＰ＋領域４４ｃと第４のＰ＋領域４４ｄとの間に位置付けられる。加えて、第５のＮ＋領域４５ｅ、第６のＰ＋領域４４ｆ、および第６のＮ＋領域４５ｆは、第２のｎウェル４３ｂ内に位置付けられる。第５のＮ＋領域４５ｅは、第５のＰ＋領域４４ｅと第６のＰ＋領域４４ｆとの間に位置付けられ、第６のＮ＋領域４５ｆは、第６のＰ＋領域４４ｆと第７のＰ＋領域４４ｇとの間に位置付けられる。加えて、第６のＰ＋領域４４ｆは、第５のＮ＋領域４５ｅと第６のＮ＋領域４５ｆとの間に位置付けられる。第８のＰ＋領域４４ｈは、第１および第２のｎウェル４３ａ、４３ｂ、第１〜第６のＮ＋領域４５ａ〜４５ｆ、および第１〜第７のＰ＋領域４４ａ〜４４ｇを囲繞する、リングとして構成されている。
【００３４】
保護装置４０は、第１〜第９のゲート領域４６ａ〜４６ｉを含み、これは、ある拡散領域の位置を画定するインプラントブロック領域として作動し得る。第１のゲート領域４６ａは、第１のＰ＋領域４４ａと第１のＮ＋領域４５ａとの間の第１のｐウェル４２の左側領域に渡って延在する。加えて、第２のゲート領域４６ｂは、第１のＮ＋領域４５ａと第２のＰ＋領域４４ｂとの間のｐウェル４２および第１のｎウェル４３ａの左側領域に渡って延在する。更に、第３のゲート領域４６ｃは、第３のＰ＋領域４４ｃと第３のＮ＋領域４５ｃとの間の第１のｎウェル４３ａに渡って延在する。加えて、第４のゲート領域４６ｄは、第３のＮ＋領域４５ｃと第４のＰ＋領域４４ｄとの間の第１のｎウェル４３ａに渡って延在する。更に、第５のゲート領域４６ｅは、第４のＰ＋領域４４ｄと第４のＮ＋領域４５ｄとの間のｐウェル４２の中央領域に渡って延在する。更に、第６のゲート領域４６ｆは、第４のＮ＋領域４５ｄと第５のＰ＋領域４４ｅとの間のｐウェル４２の中央領域に渡って延在する。更に、第７のゲート領域４６ｇは、第５のＰ＋領域４４ｅと第５のＮ＋領域４５ｅとの間の第２のｎウェル４３ｂに渡って延在する。加えて、第８のゲート領域４６ｈは、第５のＮ＋領域４５ｅと第６のＰ＋領域４４ｆとの間の第２のｎウェル４３ｂに渡って延在する。更に、第９のゲート領域４６ｉは、第６のＰ＋領域４４ｆと第６のＮ＋領域４５ｆとの間の第２のｎウェル４３ｂに渡って延在する。
【００３５】
ある実装形態において、第１〜第９のゲート領域４６ａ〜４６ｆは、金属を使用して実装される。しかし、ゲートがポリシリコン等の金属でない材料から作製される実装形態等、他の構成が可能である。ある実装形態において、ゲート領域は、酸化ケイ素または高ｋ誘電体等、導電性構造体および誘電性構造体を含む。
【００３６】
例示された保護装置４０は、酸化物領域４８を含む。酸化物の形成または分離領域４８は、ｐ型基板４９中のトレンチをエッチングすることと、二酸化ケイ素（ＳｉＯ２）等の誘電体でトレンチを充填することと、化学的‐機械的平坦化等のいずれの好適な方法も使用して過剰誘電体を取り除くこととを伴うことができる。ある実装形態において、酸化物領域４８は、あるアクティブな領域の間配置される浅いトレンチ領域であり得る。
【００３７】
図２Ａに示されるように、第１〜第７のＰ＋領域４４ａ〜４４ｇ、第１〜第６のＮ＋領域４５ａ〜４５ｆ、および第１〜第９のゲート領域４６ａ〜４６ｉは、第１または垂直方向に延在するように構成され得る。この様式で装置を構成することは、第２または水平方向で保護装置４０の起動中、電流の流れを制御するように補助し得る。
【００３８】
ある構成において、保護装置４０は、保護装置として作動するように接続される複数のサブセルまたは構築ブロックを使用して、実装され得る。例えば、図２Ａ〜２Ｃの構成において、保護装置４０は、垂直方向に複製された３つのサブセルを使用して実装されており、これらは、金属層および接点を使用して互いに接続され得る。サブセルを使用して保護装置を実装することは、単一のセル構成に対して高められた製造工程制御を有する構造体を提供することによって、高められた性能を提供するように補助し得る。例えば、複数のサブセルを使用することは、繊細な処理特徴または製造の制約内の誤配列に関連付けられる保護装置内の部分と部分との変形を低減し得る。そのような変形は、永続的漏洩、電流対応能力、および降伏特性に影響し得る。複数のサブセルを使用することは、ある工程において、比較的大きな製造変形の量を有し得る、単一のサブセルを使用する構成に対して変形を低減し得る。保護装置４０は、３つのサブセルを含むものとして例示されているが、保護装置４０は、より多い、またはより少ないサブセルを含み得る。
【００３９】
図２Ａに示されるように、第８のＰ＋領域４４ｈは、サブセルのそれぞれに関連付けられるＮ＋領域、Ｐ＋領域、およびゲート領域を囲繞するリングとして実装され得る。第８のＰ＋領域４４ｈは、保護装置４０から基板への電荷の注入を低減するためのガードリングとして作動し得る。
【００４０】
図２Ａは、保護装置４０の１つの上面図または平面図を例示するが、より多い、またはより少ないサブセルを含む構成、および／もしくは異なる配列のウェル、ゲート、ならびに／または拡散領域を含む構成等、他の構成が可能である。例えば、一実施形態において、ｐウェル４２の左側、中央、右側領域は、複数のｐウェルを使用して実装される。
【００４１】
図２Ｂ〜２Ｃを参照すると、保護装置４０の断面は、保護装置４０と信号ピン２との間、高電力供給ＶＤＤと、低電力供給ＶＳＳと、基板供給ＶＳＵＢとの間の様々な電気的接続を概略的に図示するように注釈されている。例示された構成において、第２のゲート領域４６ｂ、第２のＰ＋領域４４ｂ、第２のＮ＋領域４５ｂ、第３のＰ＋領域４４ｃ、および第６のＮ＋領域４５ｆは、高電力供給ＶＤＤに電気的に接続される。加えて、第１のＰ＋領域４４ａ、第４のＮ＋領域４５ｄ、および第７のＰ＋領域４４ｇは、低電力供給ＶＳＳに電気的に接続される。更に、第８のＰ＋領域４４ｈは、基板供給ＶＳＵＢに電気的に接続される。加えて、第１のＮ＋領域４５ａおよび第６のＰ＋領域４４ｆは、信号ピン２に電気的に接続される。例示された電気的接続は、例えば、金属被覆法またはバックエンド処理に関連付けられたそれら等、接触または金属層を使用して行われ得る。
【００４２】
例示された構成において、第１のゲート領域４６ａおよび第３〜第９のゲート領域４６ｃ〜４６ｉは、電気的に浮動している。第１のゲート領域４６ａおよび第３〜第９のゲート領域４６ｃ〜４６ｉは、異なるドープ極性のアクティブ区域がゲート領域の反対側の面に形成されているため、この構成で金属酸化物半導体（ＭＯＳ）トランジスタのゲートとして作動しない。しかし、第１のゲート領域４６ａおよび第３〜第９のゲート領域４６ｃ〜４６ｉは、有利なことに、過渡応力状態の間、より一様な電流導通およびより速い応答を可能とするためのインプラントブロック領域として作動するように使用されている。第２のゲート領域４６ｂは、図１１Ａ〜１１Ｂを参照して以下に更に詳細に説明されるようにＭＯＳトランジスタと関連付けられ得る。例えば、保護装置４０は、第２のゲート領域４６ｂに関連付けられたゲートを有するＮＦＥＴトランジスタと、第１のＮ＋領域４５ａに関連付けられたソースと、第１のｎウェル４３ａと関連付けられたドレインと、ｐウェル４２の左側領域と関連付けられた本体とを含み得る。加えて、保護装置４０は、第２のゲート領域４６ｂと関連付けられたゲートを有するＰＦＥＴトランジスタと、第２のＰ＋領域４４ｂと関連付けられたソースと、ｐウェル４２の左側領域と関連付けられたドレインと、第１のｎウェル４３ａと関連付けられた本体とを含み得る。ＦＥＴ構造体の更なる詳細は、図１１Ａ〜１１Ｂを参照して更に以下に詳細に説明されるであろう。
【００４３】
基板供給ＶＳＵＢは、第８のＰ＋領域４４ｈに電気的に接続されており、ある実装形態において、ガードリングとして作動するように保護装置４０の外側周辺に沿って位置付けられ得る。基板供給ＶＳＵＢを第８のＰ＋領域４４ｈに接続することは、保護装置がオンチップで統合されるとき、キャリア注入および／またはラッチアップのリスクを低減し得る。一実施形態において、第８のＰ＋領域４４ｈは、基板供給ＶＳＵＢを供給するピンにケルビン接続される。例えば、第８のＰ＋領域４４ｈは、第８のＰ＋領域４４ｈと基板ピンとの間の抵抗がｐ型基板４９と基板ピンとの間の抵抗より大きくなるように、接続され得る。保護装置４０は、基板供給ＶＳＵＢおよび低電力供給ＶＳＳの両方を含むものとして例示されるが、例えば、基板供給ＶＳＵＢが第８のＰ＋領域４４ｈを低電力供給ＶＳＳに電気的に接続するために省かれる実装形態を含む、他の構成が可能である。
【００４４】
ある実装形態において、共通のＶＳＳピンは、低電力供給ＶＳＳおよび基板供給ＶＳＵＢの両方を供給するために使用されるが、基板供給ＶＳＵＢは、ＶＳＳピンにケビン接続される。第８のＰ＋領域４４ｈからＶＳＳピンへの金属内で独立の、または別個のケルビン接続を使用することによって、保護装置４０への低電力供給接続は、ＥＳＤ事象の間、高電流を取り扱うように最適化され得る。例えば、保護装置の低電力供給接続は、広い金属でＶＳＳピンから装置の端子に、例えば、第１および第７のＰ＋領域４４ａ、４４ｇ、ならびに第４のＮ＋領域４５ｄに独立に接続され得る。保護装置をこの方法で構成することによって、基板供給ＶＳＵＢは、第８のＰ＋領域４４ｈにケルビン接続を介して独立に設けられ得、それによって高電流放電中、チップ上の保護装置４０の位置とＶＳＳピンとの間で発生させられ得る電圧電位差を最小化する。加えて、この方法で装置を構成することは、ラッチアップがＥＳＤ事象の間またはＩＯ電流注入ラッチアップ試験中に、大きな基板電圧差およびｐウェル４２を介しての基板４９中への大きな電荷注入と関連付けられ得るために、共通の基板中に形成された給電される集積回路へのラッチアップ誘発された損傷を阻止するように補助し得る。
【００４５】
図２Ｃの保護装置４０は、第１のＮＰＮバイポーラトランジスタ５１、第２のＮＰＮバイポーラトランジスタ５２、第３のＮＰＮバイポーラトランジスタ５３、第１の抵抗器５７、第２の抵抗器５８、第３の抵抗器５９、第１のＰＮＰバイポーラトランジスタ６１、第２のＰＮＰバイポーラトランジスタ６２、第１のダイオード６３、および第２のダイオード６４等、例示される構造体から形成される特定の同等回路装置を示すように注釈されている。
【００４６】
第１のＮＰＮバイポーラトランジスタ５１は、第１のＮ＋領域４５ａと関連付けられたエミッタと、ｐウェル４２の左側領域と関連付けられたベースと、第１のｎウェル４３ａと関連付けられたコレクタとを含む。第２のＮＰＮバイポーラトランジスタ５２は、第４のＮ＋領域４５ｄと関連付けられたエミッタと、ｐウェル４２の中央領域と関連付けられたベースと、第１のｎウェル４３ａと関連付けられたコレクタとを含む。第３のＮＰＮバイポーラトランジスタ５３は、第４のＮ＋領域４５ｄに関連付けられたエミッタと、ｐウェル４２の中央領域と関連付けられたベースと、第２のｎウェル４３ｂと関連付けられたコレクタとを含む。第１のＰＮＰバイポーラトランジスタ６１は、第２のＰ＋領域４４ｂと関連付けられたエミッタと、第１のｎウェル４３ａと関連付けられたベースと、ｐ型基板４９と関連付けられたコレクタとを含む。第２のＰＮＰバイポーラトランジスタ６２は、第６のＰ＋領域４４ｆと関連付けられたエミッタと、第２のｎウェル４３ｂと関連付けられたベースと、ｐ型基板４９と関連付けられたコレクタとを含む。第１のダイオード６３は、第１および第２のｎウェル４３ａ、４３ｂに関連付けられたカソードと、ｐウェル４２ならびに第１および第７のＰ＋領域４４ａ、４４ｇに関連付けられたアノードとを含む。第２のダイオード６４は、第１および第２のｎウェル４３ａ、４３ｂと関連付けられたカソードと、ｐウェル４２および第８のＰ＋領域４４ｈと関連付けられたアノードとを含む。
【００４７】
第１の抵抗器５７は、第２のＰＮＰバイポーラトランジスタ６２の低電力供給ＶＳＳとコレクタとの間のｐウェル４２の抵抗と関連付けられる。第２の抵抗器５８は、第１のＰＮＰバイポーラトランジスタ６１のコレクタと第２および第３のＮＰＮバイポーラトランジスタ５２、５３のベースとの間のｐ型基板４９の抵抗と関連付けられる。第３の抵抗器５９は、第１のＰＮＰバイポーラトランジスタ６１の高電力供給ＶＤＤとベースとの間の第１のｎウェル４３ａの抵抗と関連付けられる。
【００４８】
図３は、図２Ａ〜２Ｃの保護装置４０の回路図５０である。回路図５０は、第１のＮＰＮバイポーラトランジスタ５１、第２のＮＰＮバイポーラトランジスタ５２、第３のＮＰＮバイポーラトランジスタ５３、第１の抵抗器５７、第２の抵抗器５８、第３の抵抗器５９、第１のＰＮＰバイポーラトランジスタ６１、第２のＰＮＰバイポーラトランジスタ６２、第１のダイオード６３、および第２のダイオード６４を含み、これらは、先に図２Ｃを参照して説明されたようになり得る。回路図５０は、構成要素と信号ピン２、高電力供給ＶＤＤ、低電力供給ＶＳＳ、および基板供給ＶＳＵＢとの間の様々な接続を例示する。
【００４９】
第１の抵抗器５７は、低電力供給ＶＳＳに電気的に接続される第１の端部と、第２の抵抗器５８の第１の端部、第２のＮＰＮバイポーラトランジスタ５２のベース、第３のＮＰＮバイポーラトランジスタ５３のベース、および第２のＰＮＰバイポーラトランジスタ６２のコレクタに電気的に接続される第２の端部とを含む。第２の抵抗器５８は、低電力供給ＶＳＳに電気的に接続される第２の端部を更に含む。第３の抵抗器５９は、高電力供給ＶＤＤに電気的に接続される第１の端部と、第１のＮＰＮバイポーラトランジスタ５１のコレクタ、第２のＮＰＮバイポーラトランジスタ５２のコレクタ、および第１のＰＮＰバイポーラトランジスタ６１のベースに電気的に接続される第２の端部とを含む。第１のＮＰＮバイポーラトランジスタ５１は、信号ピン２に電気的に接続されるエミッタと、低電力供給ＶＳＳに電気的に接続されるベースとを更に含む。第２のＮＰＮバイポーラトランジスタ５２は、低電力供給ＶＳＳに電気的に接続されるエミッタを更に含む。第３のＮＰＮバイポーラトランジスタ５３は、低電力供給ＶＳＳに電気的に接続されるエミッタと、高電力供給ＶＤＤに電気的に接続されるコレクタとを更に含む。第１のＰＮＰバイポーラトランジスタ６１は、高電力供給ＶＤＤに電気的に接続されるエミッタと、低電力供給ＶＳＳに電気的に接続されるコレクタとを更に含む。第２のＰＮＰバイポーラトランジスタ６２は、高電力供給ＶＤＤに電気的に接続されるベースと、信号ピン２に電気的に接続されるエミッタとを更に含む。第１のダイオード６３は、高電力供給ＶＤＤに電気的に接続されるカソードと、低電力供給ＶＳＳに電気的に接続されるアノードとを含む。第２のダイオード６４は、高電力供給ＶＤＤに電気的に接続されるカソードと、基板供給ＶＳＵＢに電気的に接続されるアノードとを含む。
【００５０】
図２Ａ〜３を参照すると、保護装置４０は、様々な過渡電気的事象に対して保護するために使用され得る。例えば、保護装置４０は、第２のＰＮＰバイポーラトランジスタ６２のエミッタ‐ベース結合部に関連付けられた第１のダイオード保護構造体２１を含み、これは、第６のＰ＋領域４４ｆと図２Ａ〜２Ｃの第２のｎウェル４３ｂとの間の結合部に対応し得る。第１のダイオード保護構造体２１は、信号ピン２の電圧を高電力供給ＶＤＤの電圧に対して増加させる過渡電気的事象に対してＩＣを保護するために使用され得る。加えて、保護装置４０は、交差結合される第１のＮＰＮバイポーラトランジスタ５１および第１のＰＮＰバイポーラトランジスタ６１に関連付けられた、第１のサイリスタ保護構造体またはＰＮＰＮシリコン制御整流器（ＳＣＲ）構造体１１を更に含む。第１のサイリスタ保護構造体１１は、第２のＰ＋領域４４ｂのＰＮＰＮ構造体、第１のｎウェル４３ａ、ｐウェル４２の左側領域、および図２Ａ〜２Ｃの第１のＮ＋領域４５ａに対応し得る。第１のサイリスタ保護構造体１１は、信号ピン２の電圧を高電力供給ＶＤＤの電圧に対して減少させる過渡電気的事象に対してＩＣを保護するために使用され得る。
【００５１】
加えて、保護装置４０は、第１のＮＰＮバイポーラトランジスタ５１のベース‐エミッタ接合部と関連付けられた第２のダイオード保護構造体２２を更に含み、これは、ｐウェル４２の左側領域と図２Ａ〜２Ｃの第１のＮ＋領域４５ａとの間の接合部に対応し得る。第２のダイオード保護構造体２２は、信号ピン２の電圧を低電力供給ＶＳＳの電圧に対して減少させる過渡電気的事象に対してＩＣを保護するために使用され得る。更に、保護装置４０は、交差結合される第３のＮＰＮバイポーラトランジスタ５３および第２のＰＮＰバイポーラトランジスタ６２と関連付けられた、第２のサイリスタ保護構造体１２を更に含む。第２のサイリスタ保護構造体１２は、第６のＰ＋領域４４ｆのＰＮＰＮ構造体、第２のｎウェル４３ｂ、ｐウェル４２の中央領域、および第４のＮ＋領域４５ｄに対応する。第２のサイリスタ保護構造体１２は、信号ピン２の電圧を低電力供給ＶＳＳの電圧に対して増加させる過渡電気的事象に対してＩＣを保護するために使用され得る。
【００５２】
図２Ａ〜３を引き続き参照すると、保護装置４０は、第３のサイリスタ保護構造体１３および第３のダイオード保護構造体２３を含む、統合された供給クランプを更に含む。第３のサイリスタ保護構造体１３は、交差結合される、第２のＮＰＮバイポーラトランジスタ５２および第１のＰＮＰバイポーラトランジスタ６１と関連付けられる。第３のサイリスタ保護構造体１３は、第２のＰ＋領域４４ｂのＰＮＰＮ構造体、第１のｎウェル４３ａ、ｐウェル４２の中央領域、および第４のＮ＋領域４５ｄに対応し得る。第３のサイリスタ保護構造体１３は、高電力供給ＶＤＤの電圧を低電力供給ＶＳＳの電圧に対して増加させる過渡電気的事象からＩＣを保護するために使用され得る。第３のダイオード保護構造体２３は、第１のダイオード６３と関連付けられ得、これは、ｐウェル４２の左側領域と第１のｎウェル４３ａとの間の結合部およびｐウェル４２の右側領域と第２のｎウェル４３ｂとの間の結合部に対応し得る。第３のダイオード保護構造体２３は、高電力供給ＶＤＤの電圧を低電力供給ＶＳＳの電圧に対して減少する過渡電気的事象からＩＣを保護するために使用され得る。
【００５３】
図２Ａ〜２Ｃに示されるように、第３のサイリスタ保護構造体１３および第３のダイオード保護構造体２３は、第１および第２のサイリスタ保護構造体１１、１２と関連付けられた、ウェルおよび拡散領域の一部を共有する。したがって、保護装置は、少数のフットプリントで、または別個のレイアウトを使用して実装された供給クランプを使用する保護スキームに対する区域内で実装され得る。
【００５４】
上記のように、第１および第２のダイオード保護構造体２１、２２は、第２のＰＮＰバイポーラトランジスタ６２および第１のＮＰＮバイポーラトランジスタ５１のベース‐エミッタ接合部からそれぞれ形成される。ベース‐エミッタ接合部は、特定の他のダイオード構造体に対して比較的低い静電容量を有し得、したがって、信号ピン２で送信され、または受信された信号の速度および／またはシグナルインテグリティに比較的小さい影響を有する可能性がある。
【００５５】
図２Ａ〜３を引き続き参照すると、保護装置４０は、第２のダイオード６４と関連付けられた第４のダイオード保護構造体２４を更に含み、これは、ｐウェル４２の左側領域と第１のｎウェル４３ａとの間の結合部およびｐウェル４２の右側領域と第２のｎウェル４３ｂとの間の結合部に対応し得る。第４のダイオード保護構造体２４は、過渡電気的事象の間、ｐウェル４２を損傷から保護するように補助し得る。例示された構成において、第２のダイオード６４のアノードは、基板電圧ＶＳＵＢに電気的に接続される。しかし、他の構成が可能である。例えば、一実施形態において、基板電圧ＶＳＵＢは、第２のダイオード６４のアノードを低電力供給ＶＳＳに接続するために省かれる。そのような構成において、第４のダイオード保護構造体２４は、第３のダイオード保護構造体２３と並列に作動し、それによって、低電力供給ＶＳＳの電圧を高電力供給ＶＤＤの電圧に対して増加させるＥＳＤ事象のために保護装置の電流対応能力を向上させ得る。
【００５６】
図４Ａは、別の実施形態による保護装置７０の頂面平面図である。図４Ｂは、線４Ｂ−４Ｂによる図４Ａの保護装置７０の断面である。
【００５７】
図４Ａ〜４Ｂの保護装置７０は、図４Ａ〜４Ｂの保護装置７０が、第５のＰ＋領域４４ｅおよび第５のＮ＋領域４５ｅが省かれている構成を例示することを除き、図２Ａ〜２Ｃの保護装置４０に類似する。加えて、第６の〜第８のゲート領域４６ｆ〜４６ｈは、ゲート領域７１を使用するために省かれており、ゲート領域７１は、第４のＮ＋領域４５ｄと第６のＰ＋領域４４ｆとの間のｐウェル４２および第２のｎウェル４３ｂに渡って延在する。図４Ｂに示されるように、ゲート領域７１は、低電力供給ＶＳＳに電気的に接続される。
【００５８】
図４Ｂは、Ｐ型電界効果トランジスタ（ＰＦＥＴ）７２を含むように注釈されている。ＰＦＥＴ７２は、ゲート領域７１と関連付けられたゲートと、第６のＰ＋領域４４ｆと関連付けられたソースと、ｐウェル４２の中央領域と関連付けられたドレインと、第２のｎウェル４３ｂと関連付けられた本体とを含む。
【００５９】
ＰＦＥＴ７２は、信号ピン２と低電力供給ＶＳＳとの間の応力状態に対する保護を高め得る。例えば、ＥＳＤ事象が信号ピン２の電圧を低電力供給ＶＳＳの電圧に対して増加させるとき、ＰＦＥＴ７２は、起動し、電流を対応するバイポーラトランジスタのベースへと提供し、それによってＥＳＤ性能を改善し得る。加えて、ＰＦＥＴ７２のゲートとソースとの寄生静電容量は、ＥＳＤ事象が低電力供給ＶＳＳの電圧を時間とともに変化させるとき、保護装置７０の起動を促進または加速させ得る、変位電流またはＣ＊ｄＶ／ｄｔ電流を提供するように補助し得る。したがって、ゲート領域７１を含むことは、応力状態の間、保護装置の応答を実質的に促進し得る。ゲート領域７１を含むことは、保護装置のオン状態性能を高め得るが、ゲート領域７１を含めることは、ＰＦＥＴ７２が関連付けられた漏洩電流を有し得るため、保護装置のオフ状態電力消費も増加させ得る。ある実装形態において、ＰＦＥＴ７２は、信号ピン２と高電力供給ＶＤＤとの間のオフ状態を低減し、ＰＦＥＴ７２が信号ピン２で受信または送信された信号に干渉することを阻止するように、高閾値電圧装置として構成される。保護装置７０の更なる詳細は、図２Ａ〜３に関して先に記載されたそれらと同様であり得る。
【００６０】
当業者は、図２Ａ〜２Ｃの保護装置４０のうちの１つ以上および／または図４Ａ〜４Ｂの保護装置７０のうちの１つ以上が集積回路のピンに保護を提供するために使用され得ることを理解するであろう。例えば、ある実装形態において、図３Ａ〜３Ｂの保護装置７０は、第１の電力供給ドメインと関連付けられた第１の信号ピンを保護するために使用され、図２Ａ〜２Ｃの保護装置４０は、第１の電力供給ドメインより高い電圧を有する第２の電力供給ドメインと関連付けられた第２の信号ピンを保護するために使用される。例えば、一実施形態において、図３Ａ〜３Ｂの保護装置７０は、０．９Ｖ信号ピンを保護するために使用され、図２Ａ〜２Ｃの保護装置４０は、１．８Ｖ信号ピンを保護するために使用される。しかし、他の構成が可能である。
【００６１】
図４Ｃは、図４Ａ〜４Ｂの保護装置７０の回路図７５である。図４Ｃの回路図７５がＰＦＥＴトランジスタ７２を更に含むことを除き、図４Ｃの回路図７５は、図３の回路図５０に類似する。図４Ｃに示されるように、ＰＦＥＴトランジスタ７２は、低電力供給ＶＳＳに電気的に接続されたゲートと、第３のＮＰＮバイポーラトランジスタ５３のベースに電気的に接続されたドレインと、信号ピン２に電気的に接続されたソースと、高電力供給ＶＤＤに電気的に接続された本体とを含む。信号ピン２と低電力供給ＶＳＳとの間の過渡電気的事象の間、ＰＦＥＴトランジスタ７２は、オンにして電流を第３のＮＰＮバイポーラトランジスタ５３のベースへと提供し、それによって第２のサイリスタ保護構造体１２の起動を促進し得る。ある実装形態において、ＰＦＥＴ７２は、信号ピン２と高電力供給ＶＤＤとの間のオフ状態電導を低減し、ＰＦＥＴ７２が信号ピン２で受信または送信された信号に干渉することを阻止するように、高閾値電圧装置として構成される。例えば、図１２を参照して以下に説明されるように、ＰＦＥＴ７２は、ｎ金属を使用してＰＦＥＴ７２のゲートを実装することによって高閾値電圧を有するように構成され得る。しかし、選択的高ｋ誘電体、厚い酸化物形成、および／または選択的チャネルドープの使用等、高閾値電圧を得るための他の構成が可能である。回路図７５の更なる詳細は、先に記載された通りであり得る。
【００６２】
図５は、別の実施形態による保護装置８０の断面である。保護装置８０は、第２のＮ＋領域４５ｂが高電力供給ＶＤＤに電気的に接続されるよりも、むしろ電気的に浮動している構成を例示することを除き、図５の保護装置８０は、図２Ａ〜２Ｃの保護装置４０に類似する。保護装置８０をこの様式で構成することは、高電力供給ＶＤＤと信号ピン２との間にベース開放コレクタエミッタ間降伏電圧（ＢＶＣＥＯ）特性を提供し、これは、図２Ａ〜２Ｃに示される構成に対して高電力供給ＶＤＤと信号ピン２との間で受信されたＥＳＤ事象のための保護装置のトリガ電圧を低下させ得る。
【００６３】
加えて、図５の保護装置８０は、図２Ａ〜２Ｃの保護装置４０に対して低減されたＭＯＳ誘発漏洩を有し得る。例えば、保護装置８０は、第２のゲート領域４６ｂと関連付けられたゲートを有するＮＦＥＴトランジスタと、第１のＮ＋領域４５ａと関連付けられたソースと、第１のｎウェル４３ａと関連付けられたドレインと、ｐウェル４２の左側領域と関連付けられた本体とを含み得る。第２のＮ＋領域４５ｂを電気的に浮動しているように構成することは、ＮＦＥＴのドレインと高電力供給ＶＤＤとの間の接続が切断され得るため、ＮＦＥＴトランジスタを通る高電力供給ＶＤＤと信号ピン２との間の漏洩を低減し得る。
【００６４】
当業者は、本明細書に記載される保護装置のいずれも、保護装置のトリガ電圧を低減するように電気的に浮動する第２のＮ＋領域４５ｂで構成され得ることを理解するであろう。確かに、本明細書に記載される保護装置をＢＶＣＥＯ特性で実装することは、特定の用途および／または製作工程のために好適な保護を提供するように、保護装置の特性の微調整を提供するために好適な多くの可能な装置の変形形態のうちの１つである。
【００６５】
図６は、別の実施形態による保護装置９０の断面である。保護装置９０は、第２のＮ＋領域４５ｂが高電力供給ＶＤＤに電気的に接続されるよりも、むしろ電気的に浮動している構成を例示することを除き、図６の保護装置９０は、図４Ａ〜４Ｂの保護装置７０に類似する。保護装置９０をこの様式で構成することは、高電力供給ＶＤＤと信号ピン２との間にＢＶＣＥＯ特性を提供する。加えて、図６の保護装置９０は、図４Ａ〜４Ｂの保護装置７０に対して低減されたＭＯＳ誘発漏洩を有し得る。例えば、保護装置９０は、第２のゲート領域４６ｂと関連付けられたＮＦＥＴトランジスタが高電力供給ＶＤＤから切断されるドレインを有し得るため、高電力供給ＶＤＤと信号ピン２との間に低減された漏洩を有し得る。保護装置９０の更なる詳細は、先に説明されたそれらに類似し得る。
【００６６】
図７は、別の実施形態による保護装置１００の断面である。図７の保護装置１００は、保護装置１００が第１のレジスト保護酸化物（ＲＰＯ）領域８１ａと、第２のＲＰＯ領域８１ｂとを更に含むことを除き、図２Ａ〜２Ｃの保護装置４０に類似する。例示された構成において、第１のＲＰＯ領域８１ａは、第３のＮ＋領域４５ｃ、第４のゲート領域４６ｄ、第４のＰ＋領域４４ｄ、ならびに第３および第５のゲート領域４６ｃ、４６ｅの一部に渡って配置される。加えて、第２のＲＰＯ領域８１ｂは、第５のＰ＋領域４４ｅ、第７のゲート領域４６ｇ、第５のＮ＋領域４５ｅ、ならびに第６および第８のゲート領域４６ｆ、４６ｈの一部に渡って配置される。しかし、第１および第２のＲＰＯ領域８１ａ、８１ｂの他の構成、および／または第１または第２のＲＰＯ領域８１ａ、８１ｂが省かれる実装形態が可能である。
【００６７】
第１および第２のＲＰＯ領域８１ａ、８１ｂは、処理中、保護装置１００の表面でのシリサイド層の局所的形成を阻止するために使用され得る。シリサイド層は、比較的低い抵抗を有し得、したがってＥＳＤ事象の間、高い電流密度を有し得る。ある場合において、シリサイド形成を妨げることは、シリサイド層を通る、および／または半導体表面に近い高電流が、ジュール加熱およびシリサイド形成のより低い融点に関連付けられたシリサイド熔解等、装置の損傷に至る可能性があるため、高い応力電流対応能力を更に高め得る。したがって、シリサイド層の形成を阻止するために、第１および第２のＲＰＯ領域８１ａ、８１ｂを使用すること（一方でシリサイドは、他の接触領域上に形成される）は、ＲＰＯ領域が不在であるときと比較して、保護装置のウェルおよび拡散領域等、保護装置のより深い半導体領域を通って流れる電流量を比較的に増加させることによって、過剰応力の間の保護装置の堅固さを向上させ得る。
【００６８】
図８は、別の実施形態による保護装置１１０の断面である。図８の保護装置１１０は、保護装置１１０が第１のＲＰＯ領域８１ａを更に含むことを除き、図４Ａ〜４Ｂの保護装置７０に類似する。保護装置１１０の更なる詳細は、先に記載されたそれらに類似し得る。
【００６９】
図９は、別の実施形態による保護装置１２０の断面図である。図９の保護装置１２０は、保護装置１２０が、第５および第６のゲート領域４６ｅ、４６ｆが、第４のＮ＋領域４５ｄと第４のＰ＋領域４４ｄとの間および第４のＮ＋領域４５ｄと第５のＰ＋領域４４ｅとの間の両方に酸化物領域４８を含むために省かれる構成を例示することを除き、図７の保護装置１００に類似する。酸化物領域４８をこの構成に含むことは、高電力供給ＶＤＤと低電力供給ＶＳＳとの間の保護装置の漏洩電流を低減し、過電圧トリガを増加させ得る。例えば、酸化物領域４８は、第４のＮ＋領域４５ｄと第４および第５のＰ＋領域４４ｄ、４４ｅとの間の漏洩電流を減少させ得る。加えて、この構成に酸化物領域４８を含むことは、第４のＮ＋領域４５ｄと高電力供給ＶＤＤの間（第３のＰ＋領域４４ｃまたは第２のＮ＋領域４５ｂを介する）および／または第４のＮ＋領域４５ｄと信号ピン２の間（第６のＰ＋領域４４ｆを介する）の降伏のための電界制約を増加させ得る。保護装置１２０の更なる詳細は、先に記載されたそれらに類似し得る。
【００７０】
図９に示された酸化物領域４８の構成は、第１および第２のＲＰＯ領域８１ａ、８１ｂと組み合わされて例示されるが、酸化物領域４８は、第１および／または第２のＲＰＯ領域８１ａ、８１ｂが別の方法で省かれ、または配列される実装形態で、この様式で実装され得る。確かに、本明細書に記載される保護装置の変形形態は、特定の用途または製作工程のために好適な更なる保護装置の構成を提供するように、選択的に組み合わせ得る。したがって、１つの保護装置の文脈で示されるある特徴が、他の保護装置にも組み込まれ得る。
【００７１】
図１０は、別の実施形態による保護装置１３０の断面である。図１０の保護装置１３０は、保護装置１３０が、第５のゲート領域４６ｅが第４のＮ＋領域４５ｄと第４のＰ＋領域４４ｄとの間に酸化物領域４８を含むために省かれる構成で例示されることを除き、図８の保護装置１１０に類似する。この様式で保護装置１３０を構成することは、高電力供給ＶＤＤと低電力供給ＶＳＳとの間の保護装置の漏洩電流を低減し、過電圧トリガを増加させ得る。加えて、酸化物領域４８は、第３のＰ＋領域４４ｃまたは第２のＮ＋領域４５ｂを介して第４のＮ＋領域４５ｄと高電力供給ＶＤＤとの間の降伏のための電界制約を増加させ得る。保護装置１３０の更なる詳細は、先に記載されたそれらに類似し得る。
【００７２】
図１１Ａは、別の実施形態による保護装置１４０の注釈付き断面である。図１１Ａの保護装置１４０は、図１１Ａが、図７の第１〜第９のゲート領域４６ａ〜４６ｉが、第１〜第９のｐ金属ゲート１４６ａ〜１４６ｉを使用して、それぞれ実装されている実装形態を例示することを除き、図７の保護装置１００に類似する。
【００７３】
高いｋ金属ゲートＣＭＯＳ処理等の特定の処理において、金属は、ＮＦＥＴおよびＰＦＥＴトランジスタのゲートを実装するために使用され得る。加えて、ＰＦＥＴトランジスタのゲート金属およびＮＦＥＴトランジスタのゲート金属の組成および／または処理は、ＮＦＥＴおよびＰＦＥＴトランジスタのために好適な閾値電圧に対応する作業機能を得るように、別個に構成され得る。本明細書で使用されるように、ｐ金属（ＰＭ）は、処理のＰＦＥＴトランジスタと関連付けられたゲート金属構造体に対応し得、ｎ金属（ＮＭ）は、処理のＮＦＥＴトランジスタに関連付けられたゲート金属構造体に対応する。
【００７４】
保護装置１４０は、第１および第３のＮＰＮバイポーラトランジスタ５１〜５３、第１〜第３の抵抗器５７〜５９、第１および第２のＰＮＰバイポーラトランジスタ６１、６２、ならびに第１および第２のダイオード６３、６４等、図２Ａを参照して先に記載された様々な装置を含むように注釈されている。加えて、保護装置１４０は、第１のＮＦＥＴトランジスタ１４１および第１のＰＦＥＴトランジスタ１４２を含むように注釈されている。第１のＮＦＥＴトランジスタ１４１は、第２のｐ金属ゲート領域１４６ｂと関連付けられたゲートと、第１のＮ＋領域４５ａと関連付けられたソースと、第１のｎウェル４３ａと関連付けられたドレインと、ｐウェル４２の左側領域と関連付けられた本体とを含む。加えて、第１のＰＦＥＴトランジスタ１４２は、第２のｐ金属ゲート領域１４６ｂと関連付けられたゲートと、第２のＰ＋領域４４ｂと関連付けられたソースと、ｐウェル４２の左側領域と関連付けられたドレインと、第１のｎウェル４３ａと関連付けられた本体とを含む。
【００７５】
図１１Ａに示される構成において、ｐ金属は、第２のｐ金属ゲート領域１４６ｂを実装するために使用されており、これは、第１のＮＦＥＴトランジスタ１４１の閾値電圧を増加させ得、より低い永続漏洩を提供し、第１のＮＦＥＴトランジスタ１４１が、信号ピン２の通常の作動状況の間、起動しないことを確実にするように補助する。図７は、第１のＮＦＥＴトランジスタ１４１の閾値電圧を増加させるための１つの好適な構成を例示するが、他の構成が可能である。例えば、ＮＦＥＴの閾値電圧は、選択的な高いｋ誘電体、より厚い酸化物形成、および／または選択的チャネルドープの使用によって増加され得る。
【００７６】
図１１Ｂは、図１１Ａの保護装置１４０の回路図１４５である。図１１Ｂの回路図１４５は、図１１Ｂの回路図が、第１のＮＦＥＴトランジスタ１４１および第１のＰＦＥＴトランジスタ１４２を更に含むことを除き、図３の回路図５０に類似する。図１１Ｂに示されるように、第１のＮＦＥＴトランジスタ１４１は、信号ピン２に電気的に接続されたソースと、低電力供給ＶＳＳに電気的に接続された本体と、高電力供給ＶＤＤに電気的に接続されたゲートおよびドレインとを含む。加えて、第１のＰＦＥＴトランジスタ１４２は、低電力供給ＶＳＳに電気的に接続されたドレインと、高電力供給ＶＤＤに電気的に接続されたゲート、ソース、および本体とを含む。
【００７７】
ある実装形態において、第１のＮＦＥＴ１４１は、信号ピン２と高電力供給ＶＤＤとの間のオフ状態電導を低減し、第１のＮＦＥＴ１４１が信号ピン２で受信または送信された信号に干渉することを阻止するように、高閾値電圧装置として構成される。回路図１４５の更なる詳細は、先に記載された通りであり得る。
【００７８】
図１２は、別の実施形態による保護装置１５０の断面である。図１２の保護装置１５０は、図１２の保護装置１５０が、ｐ金属ゲート１４６ａ〜１４６ｅ、１４６ｉを使用して、図８のゲート領域４６ａ〜４６ｅ、４６ｉをそれぞれ実装し、ｎ金属ゲート１４７を使用して、図８のゲート領域７１を実装することを除き、図８の保護装置１１０に類似する。
【００７９】
図１１Ａを参照して先に記載されたそれに類似する様式で、ｐ金属ゲート１４６ｂは、図１１ＡのＮＦＥＴトランジスタ１４１の閾値電圧を増加させ得る。加えて、ｎ金属ゲート１４７は、ｐ金属を使用する構成に対してＰＦＥＴトランジスタ７２の閾値電圧を増加させ得、したがって、保護装置の漏洩電流を更に低減するように補助し得る。ＰＦＥＴのゲートを実装するためにｎ金属を使用し、ＮＦＥＴのゲートを実装するためにｐ金属を使用することは、閾値電圧を増加させる１つの好適な方法であるが、他の方法が可能である。例えば、ＮＦＥＴまたはＰＦＥＴの閾値電圧は、より厚いゲート領域を画定すること、選択的なより高いｋ誘電体形成、チャネル長を増加させること、および／またはチャネル下の閾値電圧制御のための選択的ドーピング注入を組み込むことによって、増加させ得る。保護装置１５０の更なる詳細は、先に記載されたそれらに類似し得る。
【００８０】
図１３Ａは、別の実施形態による保護装置１６０の断面である。図１３Ａの保護装置１６０は、保護装置１６０が、第１のＮ＋領域４５ａと第２のゲート領域４６ｂとの間に位置付けられた、第９のＰ＋領域４４ｉを更に含むことを除き、図７の保護装置１００に類似する。加えて、第３のＲＰＯ領域８１ｃは、第９のＰ＋領域４４ｉ、第１のＮ＋領域４５ａの一部、第２のゲート領域４６ｂの一部、および第１のＮ＋領域４５ａと第９のＰ＋領域４４ｉとの間のｐウェル４２の一部に渡って配置されている。
【００８１】
第９のＰ＋領域４４ｉは、図１１Ａに示される第１のＮＦＥＴトランジスタ１４１の形成を阻止するように補助し得る。第１のＮＦＥＴトランジスタ１４１の形成を阻止することは、高電力供給ＶＤＤと低電力供給ＶＳＳとの間の電圧差が比較的大きい構成での非常に低い漏洩用途および／または実装形態等、特定の構成において所望であり得る。加えて、第１のＮＦＥＴトランジスタの形成を阻止することは、例えば、保護装置が、金属が第１のＮＦＥＴトランジスタ１４１の閾値電圧を増加させるために利用可能でない製作処理を使用して製作される構成においてを含む、第１のＮＦＥＴトランジスタ１４１の閾値電圧が比較的低いとき、所望であり得る。保護装置１６０の更なる詳細は、先に記載されたそれらと類似であり得る。
【００８２】
例示された構成において、第１のＮ＋領域４５ａおよび第９のＰ＋領域４４ｉは、距離ｄ１によって分離され、これは、接合部のパンチスルー誘発降伏電圧を制御するように使用され得る。一実施形態において、距離ｄ１は、約０．１２μｍ〜約０．６μｍの範囲、例えば０．２μｍになるように選択される。しかし、例えば、システム水準および／または処理の制約に依存する距離を含む、他の距離が可能である。
【００８３】
図１３Ｂは、別の実施形態による保護装置１６５の断面である。図１３Ｂの保護装置１６５は、保護装置１６５が第９のＰ＋領域４４ｉを省くことを除き、図１３Ａの保護装置１６０に類似する。加えて、第１のＮ＋領域４５ａは、第１のＮ＋領域４５ａが第２のゲート領域４６ｂから離間配置され、第１のＮ＋領域４５ａが第３のＲＰＯ領域８１ｃ下に延在しないように、実装されている。
【００８４】
第１のＮ＋領域４５ａをこの様式で構成することは、図１３Ａに示される構成に対して第１のＮ＋領域の降伏電圧を増加させ得る。例えば、ある工程において、図１３Ａの保護装置１６０は、そのような領域が比較的高度にドープされ得るため、第１のＮ＋領域４５ａと第９のＰ＋領域４４ｉとの間で比較的低い降伏電圧を有し得る。保護装置１６５の更なる詳細は、先に記載されたそれらに類似し得る。
【００８５】
図１４Ａは、別の実施形態による保護装置１７０の断面である。図１４Ａの保護装置１７０は、保護装置１７０が第９のＰ＋領域４４ｉおよび第３のＲＰＯ領域８１ｃを更に含むことを除き、図８の保護装置１１０に類似し、これは先に記載される通りであり得る。加えて、保護装置１７０は、第７のＮ＋領域４５ｇおよび第４のＲＰＯ領域８１ｄを更に含む。第７のＮ＋領域４５ｇは、第６のＰ＋領域４４ｆとゲート領域７１との間に位置付けられる。第４のＲＰＯ領域８１ｄは、第７のＮ＋領域４５ｇ、ゲート領域７１の一部、第６のＰ＋領域４４ｆの一部、および第７のＮ＋領域４５ｇと第６のＰ＋領域４４ｆとの間の第２のｎウェル４３ｂの一部に渡って配置される。
【００８６】
第７のＮ＋領域４５ｇは、図４Ｂに示されるＰＦＥＴトランジスタ７２の形成を阻止し得、これは、低漏洩構成等の特定の構成において所望であり得る。例示された構成において、第７のＮ＋領域４５ｇおよび第６のＰ＋領域４４ｆは、距離ｄ２によって分離され、これは、結合部のパンチスルー誘発降伏電圧を制御するために選択され得る。一実施形態において、距離ｄ２は、約０．１２μｍ〜約０．６μｍの範囲、例えば０．２μｍであるように選択される。しかし、例えば、システム水準および／または処理の制約に依存する距離を含む、他の距離が可能である。保護装置１７０の更なる詳細は、先に記載されたそれらと類似し得る。
【００８７】
図１４Ｂは、別の実施形態による保護装置１７５の断面である。図１４Ｂの保護装置１７５は、保護装置１７５が第９のＰ＋領域４４ｉおよび第７のＮ＋領域４５ｇを省くことを除き、図１４Ａの保護装置１７０に類似する。加えて、第１のＮ＋領域４５ａは、第１のＮ＋領域４５ａが第２のゲート領域４６ｂから離間配置され、第１のＮ＋領域４５ａが第３のＲＰＯ領域８１ｃ下に延在しないように、実装されている。更に、第６のＰ＋領域４４ｆは、第６のＰ＋領域４４ｆがゲート領域７１から離間配置され、第６のＰ＋領域４４ｆが第４のＲＰＯ領域８１ｄ下に延在しないように、実装されている。
【００８８】
第１のＮ＋領域４５ａをこの様式で構成することは、図１４Ａに示される構成に対して第１のＮ＋領域の降伏電圧を増加させ、永続的漏洩を低減するようにＮＭＯＳ形成を回避し得る。例えば、図１４Ｂのゲート領域４６ｂは、ゲート領域４６ｂの反対側のｎ型領域を含まず、したがって、関連付けられたＮＭＯＳトランジスタを含まない。ＮＭＯＳトランジスタの形成を阻止することは、ＮＭＯＳトランジスタのための高閾値電圧の任意選択が、限定され、または利用不可能である、非常に低い永続的ＩＯ漏洩実装形態および／または製造工程を使用する構成等、多様な構成で有用であり得る。
【００８９】
加えて、第６のＰ＋領域４４ｆをこの様式で構成することは、図１４Ａに示される構成に対して第６のＰ＋領域の降伏電圧を増加させ、永続的漏洩を低減するようにＰＭＯＳ構成を回避し得る。例えば、図１４Ｂのゲート領域７１は、ゲート領域７１の反対側のｐ型領域を含まず、したがって、関連付けられたＰＭＯＳトランジスタを含まない。ＰＭＯＳトランジスタの形成を阻止することは、ＰＭＯＳトランジスタのための高閾値電圧の任意選択が限定され、または利用不可能である非常に低い永続的ＩＯ漏洩実装形態および／または製造工程を使用する構成等、多様な構成で有用であり得る。保護装置１７５の更なる詳細は、先に記載されたそれらと類似であり得る。
【００９０】
図１５は、別の実施形態による保護装置１８０の断面である。図１５の保護装置１８０は、保護装置１８０が第１のＮ＋領域４５ａと第９のＰ＋領域４４ｉとの間に位置付けられた酸化物領域４８を更に含むことを除き、図１３Ａの保護装置１６０に類似する。保護装置１８０をこの様式で構成することは、第１のＮ＋領域４５ａと第９のＰ＋領域４４ｉとの間の漏洩電流の流れを低減することによって、保護装置のオフ状態電力消費を低減し得る。保護装置１８０の更なる詳細は、先に記載されたそれらと類似し得る。
【００９１】
図１６は、別の実施形態による保護装置１９０の断面である。図１６の保護装置１９０は、保護装置１９０が第１のＮ＋領域４５ａと第９のＰ＋領域４４ｉとの間および第７のＮ＋領域４５ｇと第６のＰ＋領域４４ｆとの間に位置付けられた酸化物領域４８を更に含むことを除き、図１４Ａの保護装置１７０に類似する。保護装置１９０をこの様式で構成することは、保護装置の漏洩電流を低減し得る。保護装置１９０の更なる詳細は、先に記載されたそれらと類似し得る。
【００９２】
図１７は、別の実施形態による保護装置２００の断面である。図１７の保護装置２００は、保護装置２００が、第２のゲート領域４６ｂが第１のＮ＋領域４５ａと第２のＰ＋領域４４ｂとの間に酸化物領域４８を含むために省かれる構成を例示することを除き、図２Ａ〜２Ｃの保護装置４０に類似する。
【００９３】
第１のＮ＋領域４５ａと第２のＰ＋領域４４ｂとの間に酸化物領域４８を含むことは、図１１Ａに示される、第１のＮＦＥＴトランジスタ１４１および第１のＰＦＥＴトランジスタ１４２の形成を阻止し得、これは、より高い作動電圧条件での低い漏洩構成等、特定の構成で所望であり得る。保護装置２００の更なる詳細は、先に記載されたそれらと類似し得る。
【００９４】
図１８は、別の実施形態による保護装置２１０の断面である。図１８の保護装置２１０は、保護装置２００が、ゲート領域４６ｂおよびゲート領域７１の両方が第１のＮ＋領域４５ａと第２のＰ＋領域４４ｂとの間および第４のＮ＋領域４５ｄと第６のＰ＋領域４４ｆとの間の酸化物領域４８を含むために、省かれる構成を例示することを除き、図４Ａ〜４Ｂの保護装置７０と類似する。
【００９５】
第１のＮ＋領域４５ａと第２のＰ＋領域４４ｂとの間に酸化物領域４８を含むことは、図１１Ａに示される、第１のＮＦＥＴトランジスタ１４１および第１のＰＦＥＴトランジスタ１４２の形成を阻止し得る。加えて、第４のＮ＋領域４５ｄと第６のＰ＋領域４４ｆとの間に酸化物領域４８を含むことは、図４ＢのＰＦＥＴトランジスタ７２の形成を妨げ得る。保護装置２１０の更なる詳細は、先に記載されたそれらと類似し得る。
【００９６】
図１９は、別の実施形態による保護装置３００の断面である。保護装置３００は、ｎウェル３４３と、第１〜第３のｐウェル３４２ａ〜３４２ｃと、第１〜第８のＮ＋領域３４５ａ〜３４５ｈと、第１〜第７のＰ＋領域３４４ａ〜３４４ｇと、第１〜第９のゲート領域４６ａ〜４６ｉと、第１および第２のＲＰＯ領域８１ａ、８１ｂと、ディ−プｎウェル３４７とを含む。保護装置３００は、ｐ型基板４９中に製作される。
【００９７】
図１９の保護装置３００は、ウェルおよび拡散領域のドープが補完的な極性の保護装置を提供するように、逆にされることを除き、図７の保護装置１００に類似する。例えば、図１９のｎウェル３４３は、図７のｐウェル４２に対応し得るが、極性が逆にされ、図１９の第１および第２のｐウェル３４２ａ、３４２ｂは、図７の第１および第２のｎウェル４３ａ、４３ｂにそれぞれ対応し得るが、極性が逆にされる。同様に、図１９の第１〜第８のＮ＋領域３４５ａ〜３４５ｈは、図７の第１〜第８のＰ＋領域４４ａ〜４４ｈにそれぞれ対応し得るが、極性が逆にされる。同様に、図１９の第１〜第６のＰ＋領域３４４ａ〜３４４ｆは、図７の第１〜第６のＮ＋領域４５ａ〜４５ｆにそれぞれ対応し得るが、極性が逆にされる。
【００９８】
図７の保護装置１００に対して、図１９の保護装置３００は、第７のＰ＋領域３４４ｇと、第３のｐウェル３４２ｃと、ディープウェル３４７とを更に含む。第７のＰ＋領域３４４ｇおよび第３のｐウェル３４２ｃは、保護装置３００の周囲を囲繞するように構成され得、ＥＳＤ事象の間、ｐ型基板４９中へキャリア注入を低減するガードリングとして作動し得る。ディープｎウェル３４７は、ｎウェル３４３、ならびに第１および第２のｐウェル３４２ａ、３４２ｂ下に位置付けられており、第１および第２のｐウェル３４２ａ、３４２ｂをｐ型基板４９から電気的に絶縁するために使用され得る。保護装置３００の更なる詳細は、先に記載されたそれらと類似であり得る。
【００９９】
適切ない結合部バイアスを維持するために、図１９の保護装置３００と高電力供給ＶＤＤおよび低電力供給ＶＳＳとの間の電気的接続は、図７の構成に対して逆にされている。例えば、図１９に示されるように、第２のゲート領域４６ｂ、第２のＮ＋領域３４５ｂ、第２のＰ＋領域３４４ｂ、第３のＮ＋領域３４５ｃ、および第６のＰ＋領域３４４ｆは、低電力供給ＶＳＳに電気的に接続される。加えて、第１のＮ＋領域３４５ａ、第４のＰ＋領域３４４ｄ、および第７のＮ＋領域３４５ｇは、高電力供給ＶＤＤに電気的に接続される。更に、第８のＮ＋領域３４５ｈは、ｎウェル供給ＶＮＷに電気的に接続され、ある構成において、高電力供給ピンにケルビン接続され得る。第１のＰ＋領域３４４ａおよび第６のＮ＋領域３４５ｆは、信号ピン２に電気的に接続され、第７のＰ＋領域３４４ｇは、基板供給ＶＳＵＢに電気的に接続される。第１のゲート領域４６ａおよび第３〜第９のゲート領域４６ｃ〜４６ｉは電気的に浮動している。
【０１００】
図１９は、図７の保護装置１００の補完的構成を例示するが、本明細書に記載される保護装置のいずれも、図１９に記載されるＤＮＷを含む補完的構成で実施され得る。
【０１０１】
図２０は、別の実施形態による保護装置３１０の断面である。
【０１０２】
図２０の保護装置３１０は、図２０の保護装置３１０が、第５のＮ＋領域３４５ｅおよび第５のＰ＋領域３４４ｅが省かれている構成を例示することを除き、図１９の保護装置３００に類似する。加えて、第６〜第８のゲート領域４６ｆ〜４６ｈは、ゲート領域７１を使用するために省かれており、ゲート領域７１、第４のＰ＋領域３４４ｄと第６のＮ＋領域３４５ｆとの間のｎウェル３４３および第２のｐウェル３４２ｂに渡って延在する。図２０に示されるように、ゲート領域７１は、高電力供給ＶＤＤに電気的に接続される。
【０１０３】
図２０の保護装置３１０は、図８の保護装置１１０の補完的実施形態を例示する。保護装置３１０の詳細は、先に記載されたそれらに類似し得る。
【０１０４】
（用途）
上記のスキームを使用する装置は、厳しい電気的環境で作動する、様々な高性能電子装置およびインターフェース用途に実装され得る。電子装置の実施例としては、家庭用電子製品、家庭用電子製品の一部、電子試験機器、高頑健性の産業および自動車用途等が挙げられ得るが、これらに限定されない。電子装置の実施例としては、光ネットワークまたは他の通信ネットワークの回路も挙げられ得る。家庭用電子製品としては、自動車、エンジン制御ユニット、車両エンジン管理制御器、伝送制御器、シートベルト制御器、アンチロックブレーキシステム制御器、カムコーダー、カメラ、デジタルカメラ、携帯メモリチップ、洗浄機、ドライアー、洗濯／乾燥機、コピー機、ファックス機、スキャナー、多機能周辺装置等が挙げられ得るが、これらに限定されない。更に、電子装置としては、産業、医療、および自動車用途のためのそれらを含む未完成品が挙げられ得る。
【０１０５】
上記の説明および特許請求の範囲は、合わせて「接続される」または「結合される」ものとして要素または特徴を参照する場合がある。本明細書で使用されるように、別途明示的に記述されない限り、「接続される」は、１つの要素／特徴が別の要素／特徴に直接または間接に接続されるものであって、必ずしも機械的でないことを意味する。同様に、別途明示的に記述されない限り、「結合される」は、１つの要素／特徴が別の要素／特徴に直接または間接に結合されるものであって、必ずしも機械的でないことを意味する。したがって、図に示される様々な概略が要素および構成要素の例示的配列を図示するが、付加的介在要素、装置、特徴、または構成要素が、実際の実施形態中に存在してもよい（図示される回路の機能性は不都合に影響されないものと仮定する）。
【０１０６】
本発明は特定の実施形態の観点から記載されているが、本明細書に述べられる特徴および利点のすべてを提供しない実施形態を含む、当業者に明らかである他の実施形態も、本発明の範囲内である。更に、上記の様々な実施形態は、更なる実施形態を提供するために組み合され得る。加えて、一実施形態の文脈で示された特定の特徴は、他の実施形態にも組み込まれ得る。したがって、本発明の範囲は、添付される特許請求の範囲を参照することによってのみ定義される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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