(57)【要約】【課題】高い耐圧特性および高い転流特性を維持しつつ、低電流駆動が可能なトライアックを提供する。【解決手段】裏面電極ＢＥと電極Ｅ１の間に、ｐ型半導体領域Ｐ５、Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２、Ｐ４およびｎ型半導体領域Ｎ２によってサイリスタＴＹ１が形成され、ｐ型半導体領域Ｐ４、Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３、Ｐ５およびｎ型半導体領域Ｎ４によってサイリスタＴＹ２が形成されている。半導体基板の表面からｎ型半導体領域Ｎ２、Ｎ３のそれぞれの底面までの深さは、２０μｍ以上である。また、高不純物濃度のｐ型半導体領域Ｐ４は、低不純物濃度のｐ型半導体領域Ｐ２に内包されるように形成され、半導体基板の表面からｐ型半導体領域Ｐ４の底面までの深さと半導体基板の表面からｐ型半導体領域Ｐ２の底面までの深さとの差は１０μｍ未満である。【選択図】図３
2014123633.tif 000002
【特許請求の範囲】
【請求項１】
第１主面および前記第１主面とは反対側の第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面側に形成された第２導電型の第１半導体領域と、
前記半導体基板の前記第１主面側に、前記第１半導体領域に内包されるように形成された第２導電型の第２半導体領域と、
前記半導体基板の前記第１主面側に、前記第２半導体領域に内包されるように、かつ互いに離間して形成された第１導電型の第３および第４半導体領域と、
前記半導体基板の前記第２主面側に形成された第２導電型の第５半導体領域と、
前記半導体基板の前記第２主面側に、前記第５半導体領域に内包されるように形成された第１導電型の第６半導体領域と、
前記半導体基板の一部で構成され、前記第１半導体領域と前記第５半導体領域との間に介在する第１導電型の基板領域と、
前記第５半導体領域と前記基板領域との間に介在する第２導電型の第７半導体領域と、
前記半導体基板の前記第１主面上に、前記第２および第３半導体領域に接するように形成された第１電極と、
前記半導体基板の前記第１主面上に、前記第２および第４半導体領域に接するように形成された第２電極と、
前記半導体基板の前記第２主面上に、前記第５および第６半導体領域に接するように形成された第３電極と、
を有し、
前記第３電極と前記第１電極との間に、前記第５半導体領域、前記第７半導体領域、前記基板領域、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域によって、第１サイリスタが形成され、
前記第１電極と前記第３電極との間に、前記第２半導体領域、前記第１半導体領域、前記基板領域、前記第７半導体領域、前記第５半導体領域および前記第６半導体領域によって第２サイリスタが形成され、
前記第１サイリスタと、前記第２サイリスタとは、前記第１電極と前記第３電極との間に流れる電流の向きが互いに反対であり、
前記第２および第５半導体領域の不純物濃度は、前記第１および第７半導体領域の不純物濃度よりも高く、
前記第３、第４および第６半導体領域の不純物濃度は、前記基板領域の不純物濃度よりも高く、
前記第１導電型の第３および第４半導体領域の底面から第２導電型の第２半導体領域の底面までの距離は、前記第２導電型の第２半導体領域の底面から前記第２導電型の第１半導体領域の底面までの距離よりも大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の前記第１主面から前記第３および第４半導体領域のそれぞれの底面までの深さは、２０μｍ以上である、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板の前記第１主面から前記第２半導体領域の底面までの深さと、前記半導体基板の前記第１主面から前記第１半導体領域の底面までの深さとの差は、１０μｍ未満である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板の外周領域に形成された第２導電型の第８半導体領域をさらに有する、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記半導体基板の前記第１主面側の前記第１半導体領域と前記第８半導体領域との間に形成された、第１導電型で、前記基板領域よりも不純物濃度が高い第９半導体領域と、
前記半導体基板の前記第１主面上に、前記第９半導体領域に接するように形成された第４電極と、
をさらに有する、半導体装置。
【請求項６】
第１主面および前記第１主面とは反対側の第２主面を有する第１導電型の半導体基板と、
前記半導体基板の前記第１主面側に形成された第２導電型の第１半導体領域と、
前記半導体基板の前記第１主面側に、平面的に見て、前記第１半導体領域に内包されるように形成された第２導電型の第２半導体領域と、
前記半導体基板の前記第１主面側に、前記第２半導体領域に内包されるように、かつ互いに離間して形成された第１導電型の第３および第４半導体領域と、
前記半導体基板の前記第２主面側に形成された第２導電型の第５半導体領域と、
前記半導体基板の前記第２主面側に、前記第５半導体領域に内包されるように形成された第１導電型の第６半導体領域と、
前記半導体基板の一部で構成され、前記第１および第２半導体領域と前記第５半導体領域との間に介在する第１導電型の基板領域と、
前記半導体基板の前記第１主面上に、前記第２および第３半導体領域に接するように形成された第１電極と、
前記半導体基板の前記第１主面上に、前記第２および第４半導体領域に接するように形成された第２電極と、
前記半導体基板の前記第２主面上に、前記第５および第６半導体領域に接するように形成された第３電極と、
を有し、
前記第３電極と前記第１電極との間に、前記第５半導体領域、前記基板領域、前記第２半導体領域および前記第３半導体領域によって、第１サイリスタが形成され、
前記第１電極と前記第３電極との間に、前記第２半導体領域、前記基板領域、前記第５半導体領域および前記第６半導体領域によって第２サイリスタが形成され、
前記第１サイリスタと、前記第２サイリスタとは、前記第１電極と前記第３電極との間に流れる電流の向きが互いに反対であり、
前記第２および第５半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高く、
前記第３、第４および第６半導体領域の不純物濃度は、前記基板領域の不純物濃度よりも高く、
前記半導体基板の前記第１主面から前記第２半導体領域の底面までの深さは、前記半導体基板の前記第１主面から前記第１半導体領域の底面までの深さと同一、または前記半導体基板の前記第１主面から前記第１半導体領域の底面までの深さよりも深い、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記半導体基板の前記第１主面から前記第２半導体領域の底面までの深さと、前記半導体基板の前記第１主面から前記第１半導体領域の底面までの深さとの差は、５μｍ未満である、半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記半導体基板の外周領域に形成された第２導電型の第８半導体領域をさらに有する、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記半導体基板の前記第１主面側の前記第１半導体領域と前記第８半導体領域との間に形成された、第１導電型で、前記基板領域よりも不純物濃度が高い第９半導体領域と、
前記半導体基板の前記第１主面上に、前記第９半導体領域に接するように形成された第４電極と、
をさらに有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トライアック(Triac)を備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
相補的な２つのサイリスタを逆並列に接続し、双方向に電流を流すことができるようにしたトライアックは、交流の制御などに使用されている。
【０００３】
特許文献１（特開２０１１−１９２６９１号公報）には、トライアックのスイッチング性能、特に耐圧の向上と転流失敗の抑制（防止）とを図る技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１９２６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トライアックは、交流の制御などに使用される素子であり、正確な制御が要求されるため、その性能（スイッチング性能）をできるだけ向上させることが望まれる。特に、向上が望まれる特性として、耐圧の向上と転流失敗の抑制（防止）とがある。また、トライアックの低電流駆動を実現するためには、ゲートトリガ電流（ＩＧＴ）、すなわちトライアックをオンさせるために必要なゲート電流を小さくすることが要求される。
【０００６】
特許文献１（特開２０１１−１９２６９１号公報）は、トライアックの一部を構成するｐ型半導体領域を、高不純物濃度のｐ型半導体領域と低不純物濃度のｐ型半導体領域とに作り分けることによって、耐圧の向上と転流失敗の抑制（防止）とを図っている。
【０００７】
しかしながら、本発明者の検討によると、特許文献１に開示されたトライアック構造では、ゲートトリガ電流（ＩＧＴ）を小さくしたときに、耐圧特性および転流特性が共に低下してしまうことが分かった。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による半導体装置は、トライアックの一部を構成するｐ型半導体領域を、高不純物濃度のｐ型半導体領域と低不純物濃度のｐ型半導体領域とに作り分けると共に、高不純物濃度のｐ型半導体領域の拡散深さを深くするものである。
【発明の効果】
【００１１】
本願において開示される課題を解決するための手段のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１２】
代表的な実施の形態によれば、高い耐圧特性および高い転流特性を維持しつつ、低電流駆動が可能なトライアックを実現することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置を示す平面図である。
【図２】実施の形態１の半導体装置を示す断面図である。
【図３】実施の形態１の半導体装置を示す断面図である。
【図４】トライアックの使用例を示す回路図である。
【図５】実施の形態１の半導体装置の不純物濃度分布を示すグラフである。
【図６】実施の形態１および従来技術におけるゲートトリガ電流（ＩＧＴ）と耐圧（ＶＤＲＭ）との相関を示すグラフである。
【図７】実施の形態１および従来技術における転流特性を示すグラフである。
【図８】実施の形態１の半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く製造工程中の要部断面図である。
【図１０】図９に続く製造工程中の要部断面図である。
【図１１】図１０に続く製造工程中の要部断面図である。
【図１２】図１１に続く製造工程中の要部断面図である。
【図１３】図１２に続く製造工程中の要部断面図である。
【図１４】図１３に続く製造工程中の要部断面図である。
【図１５】図１４に続く製造工程中の要部断面図である。
【図１６】図１５に続く製造工程中の要部断面図である。
【図１７】実施の形態２の半導体装置を示す平面図である。
【図１８】実施の形態２の半導体装置を示す断面図である。
【図１９】実施の形態２の半導体装置の不純物濃度分布を示すグラフである。
【図２０】実施の形態３の半導体装置を示す断面図である。
【図２１】実施の形態３の半導体装置の不純物濃度分布を示すグラフである。
【図２２】本願発明に先立ち、従来技術の半導体装置を基に本願発明者が検討した半導体装置の構造を示す断面図である。
【図２３】図２２に示す半導体装置の不純物濃度分布を示すグラフである。
【発明を実施するための形態】
【００１４】
１．先ず、本願発明者の本願に先立って行った検討および検討結果により新たに判明した問題点を下記する。
【００１５】
特許文献１（特開２０１１−１９２６９１号公報）に示される半導体装置のトライアック構造において、ゲートトリガ電流（ＩＧＴ）を小さくして低電流駆動を実現するために、トライアックの電極Ｅ２（ゲート端子）に接続されている高不純物濃度のｎ型半導体領域Ｎ３およびこれに隣り合い、トライアックの電極Ｅ１（主電極）に接続されている高不純物濃度のｎ型半導体領域Ｎ２を従来よりも深く形成する必要がある。
【００１６】
そこで本願発明者は、図２２に示すように、ｎ型半導体領域Ｎ２およびＮ３を深くしたトライアック構造の半導体装置を製造した。図２３は、図２２の矢印で示す領域における半導体基板１の表面からｎ型基板領域Ｎ１までの不純物濃度分布を示すグラフである。なお、図２２、図２３において、後で述べる本実施の形態１の半導体装置と同一の機能を有する部材には同一の符号を付している。
【００１７】
このような図２２、図２３に示すトライアック構造においては、ｎ型半導体領域Ｎ２、Ｎ３の直下の領域のｐ型不純物濃度が低くなると、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とからなるＰＮ接合が逆バイアスされたときの電界がｎ型半導体領域Ｎ２に達し易くなり、トライアックの耐圧が低下してしまうことが判明した。
【００１８】
また、転流特性に関しても、ｎ型半導体領域Ｎ２、Ｎ３の直下の領域のｐ型不純物濃度が低くなると、転流時の電圧変動が大きくなるために、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ２とからなるＰＮ接合が順バイアスされ易くなる結果、転流失敗が発生し易くなることが判明した。
【００１９】
このように、ゲートトリガ電流（ＩＧＴ）と、トライアックの耐圧特性および転流特性との間にはトレードオフの関係があり、従来技術（特許文献１）および上記した本願発明者が検討した技術では、耐圧特性および転流特性を低下させることなく、ゲートトリガ電流（ＩＧＴ）を小さくすることが困難であることが分かった。
【００２０】
２．実施の形態の詳細
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
【００２１】
（実施の形態１）
＜半導体装置＞
図１は、本実施の形態１の半導体装置の平面図である。図２は、図１のＡ１−Ａ２線の断面にほぼ対応する断面図である。なお、図１においては、トライアックの構成要素のうち、絶縁膜および電極を透視し、半導体基板の表面（第１主面）側に配置されたｐ型半導体領域、ｎ型基板領域およびｎ型半導体領域の平面レイアウトを示している。また、電極用のコンタクトホールを破線で示している。
【００２２】
本実施の形態１の半導体装置は、半導体基板にトライアック（双方向サイリスタ）を形成したものである。
【００２３】
例えば、厚さ１５０〜３００μｍ程度のｎ型単結晶シリコンからなる半導体基板（半導体チップ）１には、ｐ型半導体領域（第８半導体領域）Ｐ１、ｐ型半導体領域（第１半導体領域）Ｐ２、ｐ型半導体領域（第７半導体領域）Ｐ３、ｐ型半導体領域（第２半導体領域）Ｐ４、ｐ型半導体領域（第５半導体領域）Ｐ５、ｎ型半導体領域（第３半導体領域）Ｎ２、ｎ型半導体領域（第４半導体領域）Ｎ３、ｎ型半導体領域（第６半導体領域）Ｎ４およびｎ型半導体領域（第９半導体領域）Ｎ５が形成されている。これらの半導体領域（Ｐ１〜Ｐ５、Ｎ２〜Ｎ５）は、半導体基板１に不純物（ｐ型半導体領域Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５の場合はホウ素などのｐ型不純物、ｎ型半導体領域Ｎ２、Ｎ３、Ｎ４、Ｎ５の場合は、リンなどのｎ型不純物）を導入することによって形成されている。
【００２４】
上記半導体領域（Ｐ１〜Ｐ５、Ｎ２〜Ｎ５）のうち、ｐ型半導体領域Ｐ２、ｐ型半導体領域Ｐ４、ｎ型半導体領域Ｎ２、ｎ型半導体領域Ｎ３およびｎ型半導体領域Ｎ５は、半導体基板１の表面（第１主面）側に形成されている。また、ｐ型半導体領域Ｐ３、ｐ型半導体領域Ｐ５およびｎ型半導体領域Ｎ４は、半導体基板１の裏面（第２主面）側に形成されている。
【００２５】
半導体基板１において、半導体領域（Ｐ１〜Ｐ５、Ｎ２〜Ｎ５）が形成されていない領域は、ｎ型基板領域Ｎ１となっている。ｎ型基板領域Ｎ１は、半導体基板１の一部で構成されており、半導体領域（Ｐ１〜Ｐ５、Ｎ２〜Ｎ５）が形成される前の段階の半導体基板１の不純物状態（ｎ型半導体状態）がほぼ維持されている領域である。ｎ型基板領域Ｎ１は、ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ３との間に位置しており、このｎ型基板領域Ｎ１と半導体領域（Ｐ１〜Ｐ５、Ｎ２〜Ｎ５）とを合わせたものが半導体基板１を構成している。
【００２６】
次に、上記半導体領域（Ｐ１〜Ｐ５、Ｎ２〜Ｎ５）およびｎ型基板領域Ｎ１について、さらに詳しく説明する。
【００２７】
まず、ｐ型半導体領域Ｐ１は、半導体基板（半導体チップ）１の外周部分に配置されており、半導体基板１の表面から裏面に亘って形成されている。従って、半導体基板（半導体チップ）１の側面には、このｐ型半導体領域Ｐ１が露出している。ｎ型基板領域Ｎ１は、このｐ型半導体領域Ｐ１によって規定（画定）されているので、平面的に見ると、その周囲がｐ型半導体領域Ｐ１によって囲まれている。ｐ型半導体領域Ｐ１は、ｎ型基板領域Ｎ１およびｐ型半導体領域Ｐ３、Ｐ５に接しているが、ｐ型半導体領域Ｐ２、Ｐ４およびｎ型半導体領域Ｎ２、Ｎ３、Ｎ４、Ｎ５からは離間して形成されている。
【００２８】
ｐ型半導体領域Ｐ２は、半導体基板１の表面側の中央付近に配置されており、ｎ型基板領域Ｎ１に内包されるように形成されている。ｐ型半導体領域Ｐ２は、その側面と底面とがｎ型基板領域Ｎ１に接しており、その上面が半導体基板１の表面に露出している。ｐ型半導体領域Ｐ２は、半導体基板１の表面から２０〜５０μｍ程度の深さに亘って形成されている。
【００２９】
ｐ型半導体領域Ｐ４は、半導体基板１の表面側の中央付近に配置されており、ｐ型半導体領域Ｐ２に内包されるように形成されている。ｐ型半導体領域Ｐ４の不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域Ｐ２の不純物濃度（ｐ型不純物濃度）よりも高い。すなわち、ｐ型半導体領域Ｐ４の比抵抗（抵抗率）は、ｐ型半導体領域Ｐ２の比抵抗（抵抗率）よりも低い。
【００３０】
また、ｐ型半導体領域Ｐ４は、その側面と底面とがｐ型半導体領域Ｐ２に接しており、その上面が半導体基板１の表面に露出している。すなわち、ｐ型半導体領域Ｐ４は、ｎ型基板領域Ｎ１とは接しておらず、ｐ型半導体領域Ｐ４とｎ型基板領域Ｎ１との間には、ｐ型半導体領域Ｐ２が介在している。従って、半導体基板１の表面からｐ型半導体領域Ｐ４の底面までの深さ（距離）は、半導体基板１の表面からｐ型半導体領域Ｐ２の底面までの深さ（距離）よりも浅い。半導体基板１の表面からｐ型半導体領域Ｐ４の底面までの深さと、半導体基板１の表面からｐ型半導体領域Ｐ２の底面までの深さとの差は、例えば１０μｍ未満である。
【００３１】
ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３は、半導体基板１の表面側の中央付近に配置されており、ｐ型半導体領域Ｐ４に内包されるように形成されている。ｎ型半導体領域Ｎ２、Ｎ３の不純物濃度（ｎ型不純物濃度）は、互いに同一であり、かつｎ型基板領域Ｎ１の不純物濃度（ｎ型不純物濃度）よりも高い。すなわち、ｎ型半導体領域Ｎ２、Ｎ３の比抵抗は、ｎ型基板領域Ｎ１の比抵抗よりも低い。
【００３２】
ｎ型半導体領域Ｎ２とｎ型半導体領域Ｎ３は、互いに離間して形成されており、両者の間にはｐ型半導体領域Ｐ４が介在している。ｎ型半導体領域Ｎ２は、その側面と底面とがｐ型半導体領域Ｐ４に接しており、その上面が半導体基板１の表面に露出している。同様に、ｎ型半導体領域Ｎ３は、その側面と底面とがｐ型半導体領域Ｐ４に接しており、その上面が半導体基板１の表面に露出している。ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３は、半導体基板１の表面から２０〜４０μｍ程度の深さに亘って形成されている。そして、ｎ型半導体領域Ｎ２および／またはｎ型半導体領域Ｎ３の底面からｐ型半導体領域Ｐ４の底面までの距離が、前記ｐ型半導体領域Ｐ４の底面から前記ｐ型半導体領域Ｐ２の底面までの距離よりも大きくなるように構成されている。
【００３３】
ｎ型半導体領域Ｎ５は、半導体基板１の表面側に配置されており、ｎ型基板領域Ｎ１に内包されるように形成されている。ｎ型半導体領域Ｎ５は、その側面と底面とがｎ型基板領域Ｎ１に接しており、その上面が半導体基板１の表面に露出している。すなわち、ｎ型半導体領域Ｎ５は、ｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ１との間に配置されており、ｐ型半導体領域Ｐ１、Ｐ２、Ｐ４およびｎ型半導体領域Ｎ２、Ｎ３とは離間して形成されている。ｎ型半導体領域Ｎ５の不純物濃度（ｎ型不純物濃度）は、ｎ型基板領域Ｎ１の不純物濃度（ｎ型不純物濃度）よりも高く、ｎ型半導体領域Ｎ２、Ｎ３の不純物濃度（ｎ型不純物濃度）と略同一である。ｎ型半導体領域Ｎ５は、半導体基板１の表面から、２０〜４０μｍ程度の深さに亘って形成されている。
【００３４】
半導体基板１の裏面（第２主面）側に形成されたｐ型半導体領域Ｐ３、Ｐ５のうち、ｐ型半導体領域Ｐ５は、半導体基板１の裏面に接する領域に形成されており、ｐ型半導体領域Ｐ３は、ｐ型半導体領域Ｐ５よりも半導体基板１の内側に形成されている。すなわち、ｐ型半導体領域Ｐ３は、ｐ型半導体領域Ｐ５とｎ型基板領域Ｎ１との間に介在した状態となっている。半導体基板１の裏面からｐ型半導体領域Ｐ５の底面（半導体基板１の最も内側の部分）までの深さと、半導体基板１の裏面からｐ型半導体領域Ｐ３の底面までの深さとの差は、例えば１０μｍ未満である。また、平面的に見ると、ｐ型半導体領域Ｐ３、Ｐ５の周囲は、ｐ型半導体領域Ｐ１に囲まれており、ｐ型半導体領域Ｐ３、Ｐ５の側面は、ｐ型半導体領域Ｐ１に接している。
【００３５】
ｐ型半導体領域Ｐ３の不純物濃度（ｐ型不純物濃度）は、半導体基板１の表面側に形成されたｐ型半導体領域Ｐ２の不純物濃度（ｐ型不純物濃度）と略同一であり、ｐ型半導体領域Ｐ５の不純物濃度（ｐ型不純物濃度）は、半導体基板１の表面側に形成されたｐ型半導体領域Ｐ４の不純物濃度（ｐ型不純物濃度）と略同一である。すなわち、ｐ型半導体領域Ｐ５の不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域Ｐ３の不純物濃度（ｐ型不純物濃度）よりも高い。
【００３６】
半導体基板１の裏面側に形成されたｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ５に内包されるように形成されている。ｎ型半導体領域Ｎ４は、その側面と底面とがｐ型半導体領域Ｐ５に接しており、その上面が半導体基板１の裏面に露出している。このため、ｎ型半導体領域Ｎ４は、ｐ型半導体領域Ｐ３にもｎ型基板領域Ｎ１にも接しておらず、ｎ型半導体領域Ｎ４とｐ型半導体領域Ｐ３との間には、ｐ型半導体領域Ｐ５が介在している。
【００３７】
半導体基板１の裏面からｎ型半導体領域Ｎ４の底面までの深さは、半導体基板１の裏面からｐ型半導体領域Ｐ５の底面までの深さよりも浅い。また、ｎ型半導体領域Ｎ４の不純物濃度（ｎ型不純物濃度）は、半導体基板１の表面側に形成されたｎ型半導体領域Ｎ２、Ｎ３、Ｎ５の不純物濃度（ｎ型不純物濃度）と略同一である。ｎ型半導体領域Ｎ４は、半導体基板１の裏面から、２０〜４０μｍ程度の深さに亘って形成されている。
【００３８】
半導体基板１の表面側に形成されたｐ型半導体領域Ｐ２の底面からｐ型半導体領域Ｐ３の上面までの距離（すなわちｐ型半導体領域Ｐ２とｐ型半導体領域Ｐ３との間に位置する部分のｎ型基板領域Ｎ１の厚み）は、例えば５０〜２６０μｍ程度である。ここで、ｐ型半導体領域Ｐ２の底面は、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とのＰＮ接合面に対応し、ｐ型半導体領域Ｐ３の上面は、ｐ型半導体領域Ｐ３とｎ型基板領域Ｎ１とのＰＮ接合面に対応している。
【００３９】
半導体基板１の表面上には、ＰＳＧ（Phospho Silicate Glass）膜などからなる絶縁膜１１が形成されている。また、この絶縁膜１１には、半導体基板１の表面の一部を露出する複数のコンタクトホールＣＴ１、ＣＴ２、ＣＴ３が形成されている。
【００４０】
コンタクトホールＣＴ１は、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ４の両領域にまたがるように形成されており、コンタクトホールＣＴ１の底部では、ｎ型半導体領域Ｎ２の少なくとも一部とｐ型半導体領域Ｐ４の一部とが露出されている。コンタクトホールＣＴ２は、ｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ４の両領域にまたがるように形成されており、コンタクトホールＣＴ２の底部では、ｎ型半導体領域Ｎ３の少なくとも一部とｐ型半導体領域Ｐ４の一部とが露出されている。コンタクトホールＣＴ３は、ｎ型半導体領域Ｎ５の上部に形成されており、コンタクトホールＣＴ３の底部では、ｎ型半導体領域Ｎ５の一部が露出されている。
【００４１】
また、半導体基板１の表面には、電極（第１電極）Ｅ１、電極（第２電極）Ｅ２および電極Ｅ３が形成されている。電極Ｅ１は、コンタクトホールＣＴ１の底部に露出するｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ４の上部に形成されている。電極Ｅ２は、コンタクトホールＣＴ２の底部に露出するｎ型半導体領域Ｎ３およびｐ型半導体領域Ｐ４の上部に形成されている。電極Ｅ３は、コンタクトホールＣＴ３の底部に露出するｎ型半導体領域Ｎ５の上部に形成されている。
【００４２】
電極Ｅ１は、ｎ型半導体領域Ｎ２およびｐ型半導体領域Ｐ４に電気的に接続され、電極Ｅ２は、ｎ型半導体領域Ｎ３およびｐ型半導体領域Ｐ４に電気的に接続され、電極Ｅ３は、ｎ型半導体領域Ｎ５に電気的に接続されている。平面的に見ると、電極Ｅ１は、コンタクトホールＣＴ１を内包し、電極Ｅ２は、コンタクトホールＣＴ２を内包し、電極Ｅ３は、コンタクトホールＣＴ３を内包している。また、電極Ｅ１、Ｅ２、Ｅ３のそれぞれにおいて、コンタクトホールＣＴの外部に位置する部分は、絶縁膜１１上に位置している。
【００４３】
電極Ｅ１、Ｅ２、Ｅ３は、互いに同層の導電体膜により形成されており、例えばアルミニウムを主体とする導電体膜により形成されている。電極Ｅ１、Ｅ２、Ｅ３は、例えば絶縁膜１１上にコンタクトホールＣＴ内を埋めるように導電体膜を形成した後、この導電体膜をパターニングすることにより形成されている。
【００４４】
半導体基板１の表面側の最上層、すなわち絶縁膜１１の上部には、表面保護膜（パッシベーション膜）として機能する絶縁膜１２が形成されている。絶縁膜１２は、例えばポリイミド樹脂などからなる。
【００４５】
絶縁膜１２には、複数の開口部ＯＰ１、ＯＰ２が形成されている。このうち、開口部ＯＰ１は、電極Ｅ１の上部に形成されており、その底部には電極Ｅ１の一部が露出している。また、開口部ＯＰ２は、電極Ｅ２の上部に形成されており、開口部ＯＰ２の底部には電極Ｅ２の一部が露出しいる。一方、電極Ｅ３は、絶縁膜１２で覆われており、露出していない。平面的に見ると、電極Ｅ３は、ｎ型半導体領域Ｎ５とほぼ同様の形状を有しており、例えば電極Ｅ１、Ｅ２を囲むリング状のパターンを有している。
【００４６】
開口部ＯＰ１から露出する部分の電極Ｅ１、および開口部ＯＰ２から露出する部分の電極Ｅ２は、ボンディングパッドを構成し、それらの表面にボンディングワイヤが接続されるようになっている。開口部ＯＰ１、ＯＰ２から露出する電極Ｅ１、Ｅ２の表面には、ボンディングワイヤに代えてバンプ電極（突起状電極）を形成することもできる。
【００４７】
一方、半導体基板１の裏面には、ｐ型半導体領域Ｐ５とｎ型半導体領域Ｎ４との両方に電気的に接続された裏面電極（第３電極）ＢＥが形成されている。裏面電極ＢＥは、例えばＡｕ（金）膜などの金属膜からなる。
【００４８】
また、本実施の形態１の半導体装置は、半導体基板（半導体チップ）１の外周領域にｐ型半導体領域Ｐ１を形成している。このため、半導体基板１の側面には、ｎ型基板領域Ｎ１が露出しておらず、ｐ型半導体領域Ｐ１が露出している。このように、半導体基板１の外周領域にｐ型半導体領域Ｐ１を形成することにより、ダイシング面（半導体基板１の側面）にＰＮ接合（ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３との間のＰＮ接合）が露出するのを防ぐことができる。
【００４９】
また、本実施の形態１の半導体装置は、半導体基板１の表面側において、ｐ型半導体領域Ｐ１とｐ型半導体領域Ｐ２との間に（平面的に見て、ｐ型半導体領域Ｐ２を囲むように）、ｎ型基板領域Ｎ１よりも不純物濃度（ｎ型不純物濃度）の高いｎ型半導体領域Ｎ５を形成し、このｎ型半導体領域Ｎ５の上部に電極Ｅ３を形成している。これにより、半導体基板１の横方向（半導体基板１の主面に水平な方向）への電界の広がりを抑制することができる。なお、ｎ型半導体領域Ｎ５とｎ型半導体領域Ｎ２、Ｎ３とを別工程で形成する場合には、ｎ型半導体領域Ｎ５の深さとｎ型半導体領域Ｎ２、Ｎ３の深さとが異なっていてもよい。
【００５０】
次に、本実施の形態１の半導体装置に備わるトライアックの動作について説明する。図３は、このトライアックの説明図であり、図２と同じ断面が示されている。また、図３には、サイリスタに流れる電流が矢印で模式的に示されている。
【００５１】
トライアックは、電極Ｅ１と裏面電極ＢＥとの間に双方向サイリスタＴＹ１、ＴＹ２を並列に接続した回路構成を有している。サイリスタＴＹ１とサイリスタＴＹ２は、電極Ｅ１と裏面電極ＢＥとの間に流れる電流の向きが互いに反対になっている。すなわち、サイリスタＴＹ１においては、裏面電極ＢＥ側がアノード側となり、電極Ｅ１側がカソード側となっている。一方、サイリスタＴＹ２においては、電極Ｅ１側がアノード側となり、裏面電極ＢＥ側がカソード側となっている。
【００５２】
第１のサイリスタＴＹ１は、裏面電極ＢＥと電極Ｅ１との間に、裏面電極ＢＥ側から順に、ｐ型半導体領域Ｐ５、Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２、Ｐ４およびｎ型半導体領域Ｎ２が直列に接続されることで形成されている。また、第２のサイリスタＴＹ２は、電極Ｅ１と裏面電極ＢＥとの間に、電極Ｅ１側から順に、ｐ型半導体領域Ｐ４、Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３、Ｐ５およびｎ型半導体領域Ｎ４が直列に接続されることで形成されている。
【００５３】
電極Ｅ２は、サイリスタＴＹ１、ＴＹ２のゲート端子として機能する。サイリスタＴＹ１をオン状態（ターンオン状態）にするには、電極Ｅ１よりも裏面電極ＢＥを高電位とした状態（例えば裏面電極ＢＥに正電位を、電極Ｅ１に負電位をそれぞれ印加した状態）で、電極Ｅ２に電極Ｅ１よりも高電位の電圧（例えば正電位）を印加する。これにより、まず、ｎ型半導体領域Ｎ２とｐ型半導体領域Ｐ４、Ｐ２とｎ型基板領域Ｎ１とで形成されるトランジスタがオンし、次いで、ｐ型半導体領域Ｐ４、Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３、Ｐ５とで形成されるトランジスタがオンすることにより、サイリスタＴＹ１がターンオンする。サイリスタＴＹ１がターンオンすることにより、裏面電極ＢＥ（ここではアノード）と電極Ｅ１（ここではカソード）との間がターンオンし、裏面電極ＢＥから電極Ｅ１に、ｐ型半導体領域Ｐ５、ｐ型半導体領域Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２、ｐ型半導体領域Ｐ４およびｎ型半導体領域Ｎ２を経由して電流が流れる。すなわち、図３において、符号ＴＹ１を付した矢印の向きに電流が流れる。
【００５４】
サイリスタＴＹ１が一旦オン状態になると、電極Ｅ２（ゲート端子）への電圧（正電位）の印加を停止しても、サイリスタＴＹ１のオン状態は維持され、裏面電極ＢＥから電極Ｅ１への電流通過（図３において符号ＴＹ１を付した電流の通過）は継続される。サイリスタＴＹ１の導通を停止（ターンオフ）するには、裏面電極ＢＥと電極Ｅ１との間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ１が一旦オン状態となると、裏面電極ＢＥと電極Ｅ１との間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ１のオン状態が継続されるが、裏面電極ＢＥと電極Ｅ１との間を通過する電流が所定の電流値以下になると、サイリスタＴＹ１の導通は停止（ターンオフ）する。
【００５５】
サイリスタＴＹ２をオン状態（ターンオン状態）にするには、裏面電極ＢＥよりも電極Ｅ１を高電位とした状態（例えば裏面電極ＢＥに負電位を、電極Ｅ１に正電位をそれぞれ印加した状態）で、電極Ｅ２に電極Ｅ１よりも低電位の電圧（例えば負電位）を印加する。これにより、まず、ｎ型半導体領域Ｎ３とｐ型半導体領域Ｐ４、Ｐ２とｎ型基板領域Ｎ１とで形成されるトランジスタがオンし、次いで、ｐ型半導体領域Ｐ４、Ｐ２とｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３、Ｐ５とで形成されるトランジスタがオンし、さらに、ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３、Ｐ５とｎ型半導体領域Ｎ４とで形成されるトランジスタがオンすることにより、サイリスタＴＹ２が導通（ターンオン）する。サイリスタＴＹ２がターンオンすることにより、電極Ｅ１（ここではアノード）と裏面電極ＢＥ（ここではカソード）との間がターンオンし、Ｐ型半導体領域Ｐ４、ｐ型半導体領域Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３、ｐ型半導体領域Ｐ５、およびｎ型半導体領域Ｎ４を経由して電極Ｅ１（ここではアノード）から裏面電極ＢＥ（ここではカソード）に電流が流れる。すなわち、図３において、符号ＴＹ２を付した矢印の向きに電流が流れる。
【００５６】
サイリスタＴＹ２が一旦オン状態になると、電極Ｅ２（ゲート端子）への電圧（負電位）の印加を停止しても、サイリスタＴＹ２のオン状態は維持され、電極Ｅ１から裏面電極ＢＥへの電流通過（図３において符号ＴＹ２を付した電流の通過）は継続される。サイリスタＴＹ２の導通を停止（ターンオフ）するためには、電極Ｅ１と裏面電極ＢＥとの間を通過する電流を所定の電流値以下にする必要がある。すなわち、サイリスタＴＹ２が一旦オン状態となると、電極Ｅ１と裏面電極ＢＥとの間を通過する電流が所定の電流値よりも大きい間は、サイリスタＴＹ２のオン状態が継続されるが、電極Ｅ１と裏面電極ＢＥとの間を通過する電流が所定の電流値以下になると、サイリスタＴＹ２の導通は停止（ターンオフ）する。
【００５７】
図４は、トライアックの使用例を示す回路図である。トライアックは、交流を制御する素子として用いることができ、図４に示すように、交流電源ＡＣＰに負荷ＬＤとトライアックとを直列に接続して使用することができる。図４に示す例では、トライアックの電極Ｅ１および裏面電極ＢＥに相当する２つの主端子の一方が、負荷ＬＤを介して交流電源ＡＣＰの一方の端子に接続され、他方が、交流電源ＡＣＰの他方の端子に接続されている。
【００５８】
本実施の形態１の半導体装置は、半導体基板１の表面側にｐ型半導体領域Ｐ４、Ｐ２を設けており、ｐ型半導体領域Ｐ２を低不純物濃度とし、ｐ型半導体領域Ｐ４をｐ型半導体領域Ｐ２よりも高不純物濃度としている。また、半導体基板１の裏面側にｐ型半導体領域Ｐ５、Ｐ３を設けており、ｐ型半導体領域Ｐ３を低不純物濃度とし、ｐ型半導体領域Ｐ５をｐ型半導体領域Ｐ３よりも高不純物濃度としている。ｎ型半導体領域Ｎ２およびｎ型半導体領域Ｎ３は、半導体基板１の表面側に、高不純物濃度のｐ型半導体領域Ｐ４に内包されるように、かつ互いに離間して形成されている。また、ｎ型半導体領域Ｎ４は、半導体基板１の裏面側に、高不純物濃度のｐ型半導体領域Ｐ５に内包されるように形成されている。
【００５９】
トライアック（サイリスタＴＹ１、ＴＹ２）において耐圧を決めるＰＮ接合を形成しているのは、ｎ型基板領域Ｎ１と低不純物濃度のｐ型半導体領域Ｐ２とのＰＮ接合面と、ｎ型基板領域Ｎ１と低不純物濃度のｐ型半導体領域Ｐ３との間のＰＮ接合面である。ｎ型基板領域Ｎ１と高不純物濃度のｐ型半導体領域Ｐ４との間には、低不純物濃度のｐ型半導体領域Ｐ２が介在し、また、ｎ型基板領域Ｎ１と高不純物濃度のｐ型半導体領域Ｐ５との間には、低不純物濃度のｐ型半導体領域Ｐ３が介在しているため、高不純物濃度のｐ型半導体領域Ｐ４、Ｐ５は、ｎ型基板領域Ｎ１との間にＰＮ接合を形成していない。
【００６０】
このように、本実施の形態１では、トライアックの耐圧を決定するＰＮ接合面、すなわちｎ型基板領域Ｎ１との間に形成するｐ型半導体領域を、低不純物濃度のｐ型半導体領域Ｐ２、Ｐ３で構成したことにより、そのＰＮ接合面（ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ２とのＰＮ接合面、およびｎ型基板領域Ｎ１とｐ型半導体領域Ｐ３とのＰＮ接合面）近傍での電界集中を緩和することができる。これにより、トライアックの耐圧を向上させることができる。
【００６１】
また、本実施の形態１では、ｎ型半導体領域Ｎ２、Ｎ３を高不純物濃度のｐ型半導体領域Ｐ４に内包されるように形成しており、ｎ型半導体領域Ｎ２、Ｎ３と低不純物濃度のｐ型半導体領域Ｐ２との間には、高不純物濃度のｐ型半導体領域Ｐ４が介在している。また、ｎ型半導体領域Ｎ４は、高不純物濃度のｐ型半導体領域Ｐ５に内包されるように形成されており、ｎ型半導体領域Ｎ４と低不純物濃度のｐ型半導体領域Ｐ３との間には、高不純物濃度のｐ型半導体領域Ｐ５が介在している。このため、半導体装置に形成されたトライアックの転流失敗の発生を抑制または防止することができる。
【００６２】
すなわち、転流失敗（サイリスタＴＹ１の意図しないターンオン）は、ゲート電圧（電極Ｅ２への入力電圧）を印加せずとも、ｎ型半導体領域Ｎ２からｐ型半導体領域Ｐ４に電子が注入されることに起因して、サイリスタＴＹ１が意図せずにターンオンしてしまうことで発生する。本実施の形態１では、ｐ型半導体領域Ｐ４の不純物濃度を高くしたことで、ｐ型半導体領域Ｐ４のホール量を多くすることができるため、ゲート電圧を印加しないのにｎ型半導体領域Ｎ２からｐ型半導体領域Ｐ４に電子が若干量注入される現象が生じたとしても、ｐ型半導体領域Ｐ４に注入された電子をｐ型半導体領域Ｐ４のホールと結合させて消滅させることができる。このため、サイリスタＴＹ１がゲート電圧の印加なしに意図せずにターンオンしてしまうことを抑制または防止することができる。
【００６３】
また、転流失敗（サイリスタＴＹ２の意図しないターンオン）は、ゲート電圧（電極Ｅ２への入力電圧）を印加せずとも、ｎ型半導体領域Ｎ４からｐ型半導体領域Ｐ５に電子が注入されることに起因して、サイリスタＴＹ２が意図せずにターンオンしてしまうことで発生する。それに対して、本実施の形態１では、ｐ型半導体領域Ｐ５の不純物濃度を高くしたことで、ｐ型半導体領域Ｐ５のホール量を多くすることができる。従って、ゲート電圧を印加しないのにｎ型半導体領域Ｎ４からｐ型半導体領域Ｐ５に電子が若干量注入される現象が生じたとしても、ｐ型半導体領域Ｐ５に注入された電子を、ｐ型半導体領域Ｐ５のホールと結合させて消滅させることができる。このため、サイリスタＴＹ２がゲート電圧の印加なしに意図せずにターンオンしてしまうことを抑制または防止することができる。
【００６４】
つまり、ゲート電圧の非印加時にｎ型半導体領域Ｎ２からｐ型半導体領域Ｐ４に注入された電子がｐ型半導体領域Ｐ４のホールで消滅できるように、ｐ型半導体領域Ｐ４を高不純物濃度としておくことで、サイリスタＴＹ１が意図せずにターンオンしてしまうことを抑制または防止し、トライアックの転流失敗を抑制または防止することができる。また、ゲート電圧の非印加時にｎ型半導体領域Ｎ４からｐ型半導体領域Ｐ５に注入された電子がｐ型半導体領域Ｐ５のホールで消滅できるように、ｐ型半導体領域Ｐ５を高不純物濃度としておくことで、サイリスタＴＹ２が意図せずにターンオンしてしまうことを抑制または防止し、トライアックの転流失敗を抑制または防止することができる。すなわち、高不純物濃度のｐ型半導体領域Ｐ４、Ｐ５を設けたことで、転流時のキャリアによる電圧変動を抑制することができ、転流失敗が生じ得る限界の電流変化率（ｄｉ／ｄｔ）ｃを大きくすることができる。
【００６５】
また、サイリスタＴＹ１を意図してターンオンするときには、ゲート電圧を印加することでｎ型半導体領域Ｎ２からｐ型半導体領域Ｐ４に電子を十分に注入することができるため、ｐ型半導体領域Ｐ４の不純物濃度が高くても、それに影響されることなく、確実にサイリスタＴＹ１をターンオンすることができる。同様に、サイリスタＴＹ２を意図してターンオンするときには、ゲート電圧を印加することでｎ型半導体領域Ｎ４からｐ型半導体領域Ｐ５に電子を十分に注入することができるため、ｐ型半導体領域Ｐ５の不純物濃度が高くても、それに影響されることなく、確実にサイリスタＴＹ２をターンオンすることができる。
【００６６】
このように、本実施の形態１によれば、トライアックの耐圧を向上でき、かつ転流失敗を抑制または防止することができる。すなわち、トライアックの耐圧の向上と転流失敗の抑制（防止）とを両立させることができるので、トライアックを備えた半導体装置の性能を向上させることができる。
【００６７】
また、本実施の形態１では、トライアック自体を工夫することで、転流失敗を生じ難くしているため、ＣＲアブソーバなどの付加的な素子を使用しなくとも転流失敗を抑制または防止することができる。さらに、ＣＲアブソーバを使用すると、回路素子の数が増加し、製造コストの増大や、電子装置の大型化を招いてしまうが、本実施の形態１によれば、これら付加的な素子を使用しなくてもよいため、本実施の形態１の半導体装置を備えた電子装置の低コスト化や小型化を図ることが可能となる。
【００６８】
本実施の形態１では、さらに次のような工夫を行っている。図５は、図２の矢印で示す領域における半導体基板１の表面からｎ型基板領域Ｎ１までの不純物濃度分布を示すグラフである。
【００６９】
本実施の形態１では、ゲートトリガ電流（ＩＧＴ）を小さくするために、ｎ型半導体領域Ｎ２、Ｎ３を従来技術（特許文献１）に比べて深く形成して、ｎ型半導体領域Ｎ２、Ｎ３直下のｐ型半導体領域Ｐ２、Ｐ４の比抵抗を上げている。すなわち、従来技術では半導体基板１の表面から２〜２０μｍ程度の深さに亘って形成していたｎ型半導体領域Ｎ２、Ｎ３を、半導体基板１の表面から２０〜４０μｍ程度の深さに亘って形成している。
【００７０】
また、本実施の形態１では、高不純物濃度のｐ型半導体領域４も深く形成しており、半導体基板１の表面からｐ型半導体領域Ｐ４の底面までの深さと、半導体基板１の表面からｐ型半導体領域Ｐ２の底面までの深さとの差は、１０μｍ未満である。この結果、本実施の形態１では、ｎ型半導体領域Ｎ２、Ｎ３を深く形成しているにも拘わらず、図５に示す不純物濃度分布を示すグラフからも分かるように、ｎ型半導体領域Ｎ２、Ｎ３の直下の領域のｐ型不純物濃度は、図２２、図２３に示す本願発明者の検討技術の例よりも比較的高くなっている。
【００７１】
このため、本実施の形態１では、ｐ型半導体領域２とｎ型基板領域Ｎ１とからなるＰＮ接合が逆バイアスされたときの電界がｎ型半導体領域Ｎ２に達し難くなるので、トライアックの耐圧の低下を抑制または防止することができる。また、転流特性に関しても、転流時の電圧変動が小さくなるため、トライアックの転流失敗の発生を抑制または防止することができる。すなわち、本実施の形態１のトライアック構造によれば、高い耐圧特性および高い転流特性を維持しながら、ゲートトリガ電流（ＩＧＴ）を小さくして低電流駆動を実現することができる。
【００７２】
本実施の形態１および従来技術（特許文献１）におけるゲートトリガ電流（ＩＧＴ）と耐圧（ＶＤＲＭ）との相関を図６に示す。従来技術の場合は、ゲートトリガ電流（ＩＧＴ）が小さい３ｍＡ以下の領域で耐圧が低下するが、本実施の形態１では耐圧が改善され、ゲートトリガ電流（ＩＧＴ）が１．５ｍＡ程度まで小さくなっても、高耐圧が維持されている。
【００７３】
また、本実施の形態１および従来技術における転流特性（電流変化率（ｄｉ／ｄｔ）ｃ、電圧変化率（ｄｖ／ｄｔ）ｃ）を図７に示す。同一のゲートトリガ電流（ＩＧＴ）、同一の電流変化率（ｄｉ／ｄｔ）ｃで比較した場合、本実施の形態１では、電圧変化率（ｄｖ／ｄｔ）ｃが向上していることが分かる。
【００７４】
＜半導体装置の製造方法＞
次に、図面を参照しながら本実施の形態１の半導体装置の製造方法の一例について説明する。図８〜図１６は、半導体装置の製造工程中の断面図（半導体ウェハの一つのチップ領域の断面図）である。
【００７５】
まず、図８に示すように、例えば１０〜１００Ωｃｍ程度の比抵抗を有するｎ型単結晶シリコンからなる半導体基板（半導体ウエハ）１Ｗの表面（第１主面）および裏面（第２主面）を酸化させて酸化シリコン膜１０を形成する。
【００７６】
次に、図９に示すように、半導体基板１Ｗの表面および裏面において、チップ領域の外周部の酸化シリコン膜１０を除去した後、半導体基板１Ｗの表面および裏面にホウ素（Ｂ）などのｐ型不純物を導入することにより、ｐ型半導体領域Ｐ１を形成する。
【００７７】
ｐ型半導体領域Ｐ１を形成するためのｐ型不純物の導入は、例えばｐ型不純物を含む固体、液体または気体を半導体基板１Ｗの表面および裏面に接触させた後、１２５０〜１３００℃、５０〜２００時間程度の熱処理を行い、ｐ型不純物を半導体基板１Ｗの内部に熱拡散させることにより行う。また、このｐ型半導体領域Ｐ１を形成することにより、ｐ型半導体領域Ｐ１によって周囲を囲まれた領域の半導体基板１Ｗがｎ型基板領域Ｎ１となる。
【００７８】
次に、図１０に示すように、半導体基板１Ｗの表面および裏面にホウ素（Ｂ）などのｐ型不純物をイオン注入した後、半導体基板１Ｗを熱処理してｐ型不純物を拡散させることにより、半導体基板１Ｗの表面側にｐ型半導体領域Ｐ２を形成し、裏面側にｐ型半導体領域Ｐ３を形成する。ｐ型半導体領域Ｐ２、Ｐ３を形成するためのｐ型不純物の熱拡散の条件としては、１２５０〜１３００℃、２５〜５０時間程度の熱処理を例示できる。
【００７９】
ｐ型半導体領域Ｐ２は、半導体基板１Ｗの表面から２０〜５０μｍ程度の深さに亘って形成し、ｐ型半導体領域Ｐ３は、半導体基板１Ｗの裏面から２０〜５０μｍ程度の深さに亘って形成する。また、ｐ型半導体領域Ｐ２用のイオン注入を行なう際には、フォトレジスト膜をイオン注入阻止マスクとして使用することなどにより、ｐ型半導体領域Ｐ２をｐ型半導体領域Ｐ１から離間するように形成する。
【００８０】
次に、図１１に示すように、半導体基板１Ｗの表面および裏面にホウ素（Ｂ）などのｐ型不純物をイオン注入した後、半導体基板１Ｗを熱処理してｐ型不純物を拡散させることにより、半導体基板１Ｗの表面側にｐ型半導体領域Ｐ４を形成し、裏面側にｐ型半導体領域Ｐ５を形成する。ｐ型半導体領域Ｐ４、Ｐ５を形成するためのｐ型不純物の熱拡散の条件としては、１２５０〜１３００℃、１０〜３０時間程度の熱処理を例示できる。
【００８１】
ｐ型半導体領域Ｐ４、Ｐ５は、ｐ型半導体領域Ｐ２、Ｐ３よりも不純物濃度を高くする。また、ｐ型半導体領域Ｐ４は、ｐ型半導体領域Ｐ２よりも浅く形成するが、ｐ型半導体領域Ｐ２との深さの差は１０μｍ未満とする。同様に、ｐ型半導体領域Ｐ５は、ｐ型半導体領域Ｐ３よりも浅く形成するが、ｐ型半導体領域Ｐ３との深さの差は１０μｍ未満とする。
【００８２】
ｐ型半導体領域Ｐ４用のイオン注入を行なう際には、フォトレジスト膜をイオン注入阻止マスクとして使用することなどにより、ｐ型半導体領域Ｐ４がｐ型半導体領域Ｐ２に内包されるように形成する。同様に、ｐ型半導体領域Ｐ５用のイオン注入を行なう際には、フォトレジスト膜をイオン注入阻止マスクとして使用することにより、ｐ型半導体領域Ｐ５がｐ型半導体領域Ｐ３に内包されるように形成する。
【００８３】
次に、図１２に示すように、半導体基板１Ｗの表面および裏面にリンなどのｎ型不純物を導入することにより、半導体基板１Ｗの表面側にｎ型半導体領域Ｎ２、Ｎ３、Ｎ５を形成し、裏面側にｎ型半導体領域Ｎ４を形成する。
【００８４】
ｎ型半導体領域Ｎ２、Ｎ３、Ｎ４、Ｎ５を形成するためのｎ型不純物の導入は、例えばｎ型不純物を含む固体、液体または気体を半導体基板１Ｗの表面および裏面に接触させた後、１０００〜１２５０℃、１〜４０時間程度の熱処理を行い、ｎ型不純物を半導体基板１Ｗの内部に熱拡散させることにより行う。
【００８５】
ｎ型半導体領域Ｎ２、Ｎ３、Ｎ４、Ｎ５は、ｎ型基板領域Ｎ１よりも不純物濃度を高くする。また、ｎ型半導体領域Ｎ２、Ｎ３、Ｎ５は、半導体基板１Ｗの表面から２０〜４０μｍ程度の深さに亘って形成するが、ｐ型半導体領域Ｐ４よりも浅く形成する。同様に、ｎ型半導体領域Ｎ４は、半導体基板１Ｗの裏面から２０〜４０μｍ程度の深さに亘って形成するが、ｐ型半導体領域Ｐ５よりも浅く形成する。
【００８６】
ｎ型半導体領域Ｎ２、Ｎ３、Ｎ５用の不純物を導入する際には、フォトリソグラフィ法を用いて形成したフォトレジストパターンを利用することによって、半導体基板１Ｗの表面に部分的にドーパント源を付与し、ｎ型半導体領域Ｎ２、Ｎ３がｐ型半導体領域Ｐ４に内包され、かつｎ型半導体領域Ｎ２、Ｎ３が互いに分離されるように形成する。また、ｎ型半導体領域Ｎ５は、ｎ型基板領域Ｎ１の表層部分の一部に形成する。
【００８７】
同様に、ｎ型半導体領域Ｎ４用の不純物を導入する際には、フォトリソグラフィ法を用いて形成したフォトレジストパターンを利用することによって、半導体基板１Ｗの裏面に部分的にドーパント源を付与し、フォトレジスト膜を不純物導入阻止マスクとして使用することにより、ｎ型半導体領域Ｎ４がｐ型半導体領域Ｐ５に内包されるように形成する。
【００８８】
次に、図１３に示すように、半導体基板１Ｗの表面にＰＳＧ膜などからなる絶縁膜１１を形成した後、フォトリソグラフィ法およびエッチング法を用いて絶縁膜１１に複数のコンタクトホールＣＴ１、ＣＴ２、ＣＴ３を形成する。コンタクトホールＣＴ１の底部には、ｎ型半導体領域Ｎ２の少なくとも一部とｐ型半導体領域Ｐ４の一部とが露出し、コンタクトホールＣＴ２の底部には、ｎ型半導体領域Ｎ３の少なくとも一部とｐ型半導体領域Ｐ４の一部とが露出する。また、コンタクトホールＣＴ３の底部には、ｎ型半導体領域Ｎ５の少なくとも一部が露出する。
【００８９】
次に、図１４に示すように、半導体基板１Ｗの表面に、アルミニウム合金膜などからなる導電体膜を形成した後、フォトリソグラフィ法およびエッチング法を用いてこの導電体膜をパターニングすることにより、電極Ｅ１、Ｅ２、Ｅ３を形成する。電極Ｅ１は、コンタクトホールＣＴ１を通じてｎ型半導体領域Ｎ２およびｐ型半導体領域４に電気的に接続され、電極Ｅ２は、コンタクトホールＣＴ２を通じてｎ型半導体領域Ｎ３およびｐ型半導体領域Ｐ４に電気的に接続される。また、電極Ｅ３は、コンタクトホールＣＴ３を通じてｎ型半導体領域Ｎ５に電気的に接続される。
【００９０】
次に、図１５に示すように、半導体基板１Ｗの表面にポリイミド樹脂などからなる絶縁膜１２を形成した後、フォトリソグラフィ法およびエッチング法などを用いて絶縁膜１２に複数の開口部ＯＰ１、ＯＰ２を形成する。開口部ＯＰ１の底部には電極Ｅ１の一部が露出し、開口部ＯＰ２の底部には電極Ｅ２の一部が露出する。
【００９１】
次に、図１６に示すように、半導体基板１Ｗの裏面にＡｕ膜などを形成することにより、裏面電極ＢＥを形成する。裏面電極ＢＥは、ｎ型半導体領域Ｎ４およびｐ型半導体領域Ｐ１、Ｐ５に電気的に接続される。
【００９２】
その後、半導体基板１Ｗを切断（ダイシング）して複数のチップ領域を個片化することにより、図１および図２に示す本実施の形態１の半導体装置が完成する。
【００９３】
（実施の形態２）
図１７は、本実施の形態２の半導体装置の平面図である。図１８は、図１７のＢ１−Ｂ２線の断面にほぼ対応する断面図である。図１９は、図１８の矢印で示す領域における半導体基板１の表面からｎ型基板領域Ｎ１までの不純物濃度分布を示すグラフである。なお、図１７においては、図１と同様に、トライアックの構成要素のうち、絶縁膜および電極を透視し、半導体基板表面側に配置されたｐ型半導体領域、ｎ型基板領域およびｎ型半導体領域の平面レイアウトを示している。また、電極用のコンタクトホールを破線で示している。
【００９４】
実施の形態１との相違は、ｐ型半導体領域Ｐ４、Ｐ５をさらに深く形成したことである。すなわち、本実施の形態２では、半導体基板１の表面から高不純物濃度のｐ型半導体領域Ｐ４の底面までの深さが、半導体基板１の表面から低不純物濃度のｐ型半導体領域Ｐ２の底面までの深さよりも深くなっている。同様に、半導体基板１の裏面から高不純物濃度のｐ型半導体領域Ｐ５の底面までの深さが、半導体基板１の裏面から低不純物濃度のｐ型半導体領域Ｐ３の底面までの深さよりも深くなっている。
【００９５】
一方、平面的に見ると、ｐ型半導体領域Ｐ４は、半導体基板１の表面側の中央付近に配置されており、ｐ型半導体領域Ｐ２に内包されるように形成されている。すなわち、ｐ型半導体領域Ｐ４は、その側面がｐ型半導体領域Ｐ２に接しており、その上面が半導体基板１の表面に露出しているが、その底面は、ｐ型半導体領域Ｐ２ではなくｎ型基板領域Ｎ１と接している。
【００９６】
本実施の形態２では、裏面電極ＢＥと電極Ｅ１との間に、裏面電極ＢＥ側から順に、ｐ型半導体領域Ｐ５、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ４およびｎ型半導体領域Ｎ２が直列に接続されることで第１のサイリスタＴＹ１が形成される。また、電極Ｅ１と裏面電極ＢＥとの間に、電極Ｅ１側から順に、ｐ型半導体領域Ｐ４、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ５およびｎ型半導体領域Ｎ４が直列に接続されることで第２のサイリスタＴＹ２が形成される。
【００９７】
このように、本実施の形態２では、ｐ型半導体領域Ｐ４の側面がｐ型半導体領域Ｐ２に接しており、ｎ型基板領域Ｎ１との間にＰＮ接合を形成していないので、このＰＮ接合面（ｎ型基板領域Ｎ１とｐ型半導体領域Ｐ２とのＰＮ接合面）近傍での電界集中を緩和することができる。また、ｎ型半導体領域Ｎ２、Ｎ３を半導体基板１の表面から２０〜４０μｍ程度と深く形成しているにも拘わらず、ｎ型半導体領域Ｎ２、Ｎ３の直下のｐ型不純物濃度が比較的高くなっているので、ｐ型半導体領域Ｐ２とｎ型基板領域Ｎ１とからなるＰＮ接合が逆バイアスされたときの電界がｎ型半導体領域Ｎ２に達し難くなる。これにより、トライアックの耐圧の低下を抑制または防止することができる。
【００９８】
また、転流特性に関しても、本実施の形態２では、ｎ型半導体領域Ｎ２、Ｎ３を高不純物濃度のｐ型半導体領域Ｐ４に内包されるように形成しており、ｎ型半導体領域Ｎ２、Ｎ３と低不純物濃度のｐ型半導体領域Ｐ２との間には、高不純物濃度のｐ型半導体領域Ｐ４が介在している。また、ｎ型半導体領域Ｎ４は、高不純物濃度のｐ型半導体領域Ｐ５に内包されるように形成されている。さらに、実施の形態１に比べてｐ型半導体領域Ｐ４、Ｐ５を深く形成し、半導体基板１の表面および裏面から深い領域でもｐ型不純物濃度を比較的高くしたことにより、実施の形態１に比べて、ｐ型半導体領域Ｐ４のキャリアによる電圧変動がより少なくなる。従って、実施の形態１に比べてトライアックの転流失敗の発生をより効果的に抑制または防止することができる。
【００９９】
このように、本実施の形態２のトライアック構造によれば、高い耐圧特性および高い転流特性を維持しながら、ゲートトリガ電流（ＩＧＴ）を小さくして低電流駆動を実現することができる。
【０１００】
なお、本実施の形態２では、高不純物濃度のｐ型半導体領域Ｐ４、Ｐ５を低不純物濃度のｐ型半導体領域Ｐ２、Ｐ３よりも深く形成しているが、半導体基板１の表面からｐ型半導体領域Ｐ４、Ｐ５の底面までの深さは、半導体基板１の表面からｐ型半導体領域Ｐ２、Ｐ３の底面までの深さと同一であってもよい。
【０１０１】
また、ｐ型半導体領域Ｐ４、Ｐ５をｐ型半導体領域Ｐ２、Ｐ３より深く形成する場合には、ｐ型半導体領域Ｐ４の深さとｐ型半導体領域Ｐ２の深さの差（ｐ型半導体領域Ｐ５の深さとｐ型半導体領域Ｐ３の深さの差）を５μｍ未満とすることが望ましい。これは、この差が５μｍ以上になると、ｐ型半導体領域Ｐ４とｐ型半導体領域Ｐ５との距離が短くなる（すなわちｐ型半導体領域Ｐ４とｐ型半導体領域Ｐ５との間に位置する部分のｎ型基板領域Ｎ１の厚みが薄くなる）ので、電圧印加時にｐ型半導体領域Ｐ４から延びる空乏層がｐ型半導体領域Ｐ５に達してパンチスルーが発生し易くなり、耐圧が低下するためである。
【０１０２】
（実施の形態３）
図２０は、実施の形態３の半導体装置の断面図である。図２１は、図２０の矢印で示す領域における半導体基板１の表面からｎ型基板領域Ｎ１までの不純物濃度分布を示すグラフである。
【０１０３】
前記実施の形態１、２では、高い耐圧特性および高い転流特性を維持しながら、ゲートトリガ電流（ＩＧＴ）を小さくするために、ｎ型半導体領域Ｎ２、Ｎ３およびｐ型半導体領域４を従来技術に比べて深く形成している。
【０１０４】
これに対し、本実施の形態３では、ｎ型半導体領域Ｎ２、Ｎ３の深さが従来技術と同じであり、高不純物濃度のｐ型半導体領域４を深く形成している。すなわち、ｎ型半導体領域Ｎ２、Ｎ３を半導体基板１の表面から２〜２０μｍ程度の深さに亘って形成し、ｐ型半導体領域４を半導体基板１の表面から３０〜４０μｍ程度の深さに亘って形成している。また、半導体基板１の裏面においても、ｎ型半導体領域Ｎ４を半導体基板１の裏面から２〜２０μｍ程度の深さに亘って形成し、ｐ型半導体領域５を半導体基板１の裏面から３０〜４０μｍ程度の深さに亘って形成している。
【０１０５】
このように、本実施の形態３では、ｐ型半導体領域４、５を従来技術に比べて深く形成しているので、半導体基板１の表面および裏面から深い領域でもｐ型不純物濃度が比較的高くなっている。これにより、従来技術に比べてｐ型半導体領域Ｐ４の電圧変動が少なくなるので、従来技術に比べてトライアックの転流特性を向上させることができる。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０７】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０１０８】
半導体装置は、第１主面および前記第１主面とは反対側の第２主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面側に形成された第２導電型の第１半導体領域と、前記半導体基板の前記第１主面側に、平面的に見て、前記第１半導体領域に内包されるように形成された第２導電型の第２半導体領域と、前記半導体基板の前記第１主面側に、前記第２半導体領域に内包されるように、かつ互いに離間して形成された第１導電型の第３および第４半導体領域と、前記半導体基板の前記第２主面側に形成された第２導電型の第５半導体領域と、前記半導体基板の前記第２主面側に、前記第５半導体領域に内包されるように形成された第１導電型の第６半導体領域と、前記半導体基板の一部で構成され、前記第１および第２半導体領域と前記第５半導体領域との間に介在する第１導電型の基板領域と、前記半導体基板の前記第１主面上に、前記第２および第３半導体領域に接するように形成された第１電極と、前記半導体基板の前記第１主面上に、前記第２および第４半導体領域に接するように形成された第２電極と、前記半導体基板の前記第２主面上に、前記第５および第６半導体領域に接するように形成された第３電極と、を有し、前記第３電極と前記第１電極との間に、前記第５半導体領域、前記基板領域、前記第２半導体領域および前記第３半導体領域によって、第１サイリスタが形成され、前記第１電極と前記第３電極との間に、前記第２半導体領域、前記基板領域、前記第５半導体領域および前記第６半導体領域によって第２サイリスタが形成され、前記第１サイリスタと、前記第２サイリスタとは、前記第１電極と前記第３電極との間に流れる電流の向きが互いに反対であり、前記第２および第５半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高く、前記第３、第および第６半導体領域の不純物濃度は、前記基板領域の不純物濃度よりも高く、前記半導体基板の前記第１主面から前記第２半導体領域の底面までの深さは、前記半導体基板の前記第１主面から前記第１半導体領域の底面までの深さと同一、または前記半導体基板の前記第１主面から前記第１半導体領域の底面までの深さよりも深い。
【符号の説明】
【０１０９】
１  半導体基板（半導体チップ）
１Ｗ  半導体基板（半導体ウェハ）
１０  酸化シリコン膜
１１、１２  絶縁膜
ＡＣＰ  交流電源
ＢＥ  裏面電極（第３電極）
ＣＴ１、ＣＴ２、ＣＴ３  コンタクトホール
Ｅ１  電極（第１電極）
Ｅ２  電極（第２電極）
Ｅ３  電極（第４電極）
ＬＤ  負荷
ＯＰ１、ＯＰ２  開口部
Ｐ１  ｐ型半導体領域（第８半導体領域）
Ｐ２  ｐ型半導体領域（第１半導体領域）
Ｐ３  ｐ型半導体領域（第７半導体領域）
Ｐ４  ｐ型半導体領域（第２半導体領域）
Ｐ５  ｐ型半導体領域（第５半導体領域）
Ｎ１  ｎ型基板領域
Ｎ２  ｎ型半導体領域（第３半導体領域）
Ｎ３  ｎ型半導体領域（第４半導体領域）
Ｎ４  ｎ型半導体領域（第６半導体領域）
Ｎ５  ｎ型半導体領域（第９半導体領域）
ＴＹ１、ＴＹ２  サイリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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