(57)【要約】【課題】動作周波数を切り替えても良好な線形性が維持される位相調整回路の実現。【解決手段】基準クロックCLKIの周波数に対してＮ倍の周波数CLKOの取込クロックで入力データ信号を取り込むために取込クロックの位相を調整するクロック位相調整回路であって、取り込んだ入力データ信号の位相ずれ量を示す取込位相調整コードを、変換テーブルに従って基準クロック用位相調整コードに変換するコード変換回路21と、基準クロックと基準クロック用位相調整コードをミキシングして、基準クロックの位相を位相ずれ量に応じて調整する基準位相調整回路22と、調整済みクロックをＮ倍の周波数の取込クロックに変換する周波数変換回路23と、を有するクロック位相調整回路。【選択図】図７
2014116680.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックの周波数に対してＮ（Ｎ＝整数、またはＮ＝１／整数）倍の周波数の取込クロックで入力データ信号を取り込むために前記取込クロックの位相を調整するクロック位相調整回路であって、
取り込んだ前記入力データ信号の前記取込クロックとの位相ずれ量を示す取込位相調整コードを、変換テーブルに従って基準クロック用位相調整コードに変換するコード変換回路と、
前記基準クロックと前記基準クロック用位相調整コードをミキシングして、前記基準クロックの位相を前記位相ずれ量に応じて調整し、調整済みクロックを出力する基準位相調整回路と、
前記調整済みクロックを前記Ｎ倍の周波数の前記取込クロックに変換する周波数変換回路と、を備えることを特徴とするクロック位相調整回路。
【請求項２】
前記周波数変換回路は、前記調整済みクロックと、参照クロックをミキシングして前記Ｎ倍の周波数の信号を含む変換信号を出力する変換用ミキシング回路と、
前記変換用ミキシング回路の出力信号の前記Ｎ倍の周波数成分を通過させるフィルタ回路と、を備えることを特徴とする請求項１記載のクロック位相調整回路。
【請求項３】
前記周波数変換回路は、前記調整済みクロックを参照クロックとした逓倍比ＮのＰＬＬ回路を備えることを特徴とする請求項１記載のクロック位相調整回路。
【請求項４】
前記コード変換回路は、前記基準クロックの周波数に対して複数の異なる倍数の周波数の取込クロック用の複数の変換テーブルと、
前記取込クロックの周波数に応じて前記複数の変換テーブルのいずれかを選択するテーブル選択回路と、を備えることを特徴とする請求項１から３のいずれか１項記載のクロック位相調整回路。
【請求項５】
前記フィルタ回路は、複数の異なる倍数の周波数成分を通過させる複数のフィルタと、
前記取込クロックの周波数に応じて前記複数のフィルタのいずれかを選択するフィルタ選択回路と、を備えることを特徴とする請求項２記載のクロック位相調整回路。
【請求項６】
外部から複数の異なる周波数の参照クロックが供給され、
前記変換用ミキシング回路は、前記複数の参照クロックから１つの前記参照クロックを選択する基準選択回路を備えることを特徴とする請求項２記載のクロック位相調整回路。
【請求項７】
前記基準位相調整回路には、前記基準クロックとして外部から位相の異なる複数の位相シフト基準クロックが供給され、
前記基準位相調整回路は、前記複数の位相シフト基準クロックから、使用する位相シフト基準クロックを選択する位相シフト選択回路を備えることを特徴とする請求項１から６のいずれか１項記載のクロック位相調整回路。
【請求項８】
基準クロックの周波数に対して所定倍の周波数の取込クロックで入力データ信号を取り込む判定回路と、
シリアルデータである前記判定回路の出力をパラレルデータに変換すると共に速度変換を行う逆多重化回路と、
前記逆多重化回路の出力からデータ信号の位相情報を検出し、取込位相調整コードを生成するディジタルＣＤＲ回路と、
ディジタルＣＤＲ回路で生成された取込位相調整コードによりクロックＣＬＫの位相を調整する位相調整回路と、を備え、
前記位相調整回路は、
取込位相調整コードを、変換テーブルに従って基準クロック用位相調整コードに変換するコード変換回路と、
前記基準クロックと前記基準クロック用位相調整コードをミキシングして、前記基準クロックの位相を前記位相ずれ量に応じて調整し、調整済みクロックを出力する基準位相調整回路と、
前記調整済みクロックを前記所定倍の周波数の前記取込クロックに変換する周波数変換回路と、を備えることを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック位相調整回路および受信回路に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。高速動作する送受信器では、伝送線路の高周波減衰を０／１判定可能なレベルまで復元する等化回路およびデータ信号から最適なタイミングのクロックを復元するＣＤＲ(Clock and Data Recovery)回路が設けられる。等化回路は、送信器、伝送線路または受信器のいずれに配置しても伝達関数で考えた場合に同様の効果が得られることが知られている。一方、ＣＤＲ回路が行う機能は、受信器側で行う機能であり、波形等化と並行して行うことが求められる。
【０００３】
ＣＤＲ回路を実現する方式には、複数のアーキテクチャが存在するが、ここではクロックがデータのサンプリングポイントを追従するトラッキング(Tracking)型ディジタルＣＤＲ回路を有する受信回路について説明する。トラッキング型受信回路は、判定回路と、逆多重化回路（デマルチプレクサ(DEMUX)）と、位相検出器(PD: Phase Detector)を含むディジタルＣＤＲ回路と、位相調整回路と、を有する。判定回路は、取込クロックに応じて入力データ信号をディジタル信号として取り込む。逆多重化回路は、判定回路の出力するシリアルデータをパラレルデータに変換すると共に速度変換を行う。位相検出器(PD: Phase Detector)は、データ信号の位相情報を検出する。ディジタルＣＤＲ回路は、位相検出器の判定結果を基にディジタル位相調整コードを生成する。位相調整回路は、ディジタルＣＤＲ回路で生成されたディジタル位相調整コードにより基準クロックの位相を調整し、取込クロックを生成する。データの中心に位相が調整された取込クロックを生成することで、サンプリングした際のアイ開口を最大化する。伝送速度が上昇するにつれて、高周波のクロックを用いた位相補間を、高分解能で行うことになる。
【０００４】
受信回路をＵＳＢやＰＣＩ−Ｅｘｐｒｅｓｓといった様々な通信規格に準拠させるには、規格で規定された異なるデータレートに対して、トラッキング型受信回路の各要素が対応することになる。判定回路、ＤＥＭＵＸ、および位相検出器を含むディジタルＣＤＲといった回路は最高速のデータレートの状態で回路を最適化することで、低速モードも対応する。しかし、位相調整回路は、データレート毎に最適点が異なるため、それぞれ合わせ込みを行う。
【０００５】
次に位相調整回路について説明する。位相調整回路は、遅延回路であり、ディジタル位相調整コードにより位相を３６０°のいずれかに制御する。そのために、位相調整回路は、三角関数の加法定理を行う回路を利用し、それをＬＳＩ(Large Scale Integrated Circuit)に実装する。加法定理は、正弦波（ｓｉｎ）と９０°位相シフトした余弦波（ｃｏｓ）に対して、シフトさせたい位相量θに応じてｃｏｓθとｓｉｎθを乗算した結果を加算することで実現できる。加法定理の演算処理では正弦波を用いるが、狭帯域のフィルタを用いて完全な正弦波を作り出すことは現実的には難しいので、実際には正弦波を三角波に近似して演算処理を行っている。一般的な位相調整回路では、ディジタル位相調整コードをＤＡ変換することで、三角波形状した電流を生成し、電流駆動のミキサ回路の電流源にカレントミラー回路で伝達させる。そして、クロックと三角波電流のミキシングにより、加法定理の演算処理を実現し、加法定理の演算処理により生成した信号の、比較閾値に対するクロスポイントを位相情報として検出している。
【０００６】
ＡＤ変換器やＤＡ変換器と同様に、位相調整回路の重要な性能指標に線形性がある。線形性は、主に線形誤差（ＩＮＬ：Integer Non-Linearity)や微分誤差（ＤＮＬ： Differential Non-Linearity))を用いて表現される。理想的には、ディジタル位相調整コードが１ＬＳＢシフトする毎に一定の遅延量（位相シフト）を変化することが望まれるが、実際には理想状態から乖離があるため、線形性をもって性能評価を行っている。
【０００７】
上記のように、受信回路は、異なるデータレートで動作することが望ましく、位相調整回路は、動作周波数が切り替った場合においても線形性を劣化させず、一定に保つことが望ましい。例えば、位相調整回路の出力ノードの信号は、ｃｏｓθ＝ａ＝０にした時に三角波となり、ＣＬＫ周期の逆数にあたるΔＴが変化した場合には、振幅（出力電圧）Ｖが一定になるようにスルーレートＩ／Ｃの値を調整する必要がある。このような調整を行わないと、出力電圧Ｖが飽和してしまい、遅延量を決定する判定回路の閾値と出力電圧Ｖとが交差する時間情報が理想状態から逸脱してしまう。そのため、一般的な位相調整回路では、出力容量または位相調整回路の電流源バイアスを動作周波数に応じて値を調整していた。このような調整を行う場合、寄生容量の影響や電流源トランジスタの有限の出力インピーダンスによる電流変動により、各動作モードで線形性を均一にするのは容易でなかった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００８−５３５３８７号公報
【特許文献２】特開平０６−０６２４２８号公報
【特許文献３】特開２０１２−０２８９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記の一般的な位相調整回路では、寄生容量および電流源のトランジスタのゲートバイアス変動の影響により、動作周波数を切り替えると位相調整回路の線形性が均一にならず、特定の周波数で線形性が劣化してしまう。
【００１０】
本実施形態によれば、動作周波数を切り替えても良好な線形性が維持される位相調整回路が実現される。
【課題を解決するための手段】
【００１１】
発明の第１の観点によれば、クロック位相調整回路は、基準クロックの周波数に対してＮ（Ｎ＝整数、またはＮ＝１／整数）倍の周波数の取込クロックで入力データ信号を取り込むために取込クロックの位相を調整する。クロック位相調整回路は、コード変換回路と、基準位相調整回路と、周波数変換回路と、を有する。コード変換回路は、取り込んだ入力データ信号の取込クロックとの位相ずれ量を示す取込位相調整コードを、変換テーブルに従って基準クロック用位相調整コードに変換する。基準位相調整回路は、基準クロックと基準クロック用位相調整コードをミキシングして、基準クロックの位相を位相ずれ量に応じて調整し、調整済みクロックを出力する。周波数変換回路は、調整済みクロックをＮ倍の周波数の取込クロックに変換する。
【００１２】
発明の第２の観点によれば、受信回路は、判定回路と、逆多重化回路と、ディジタルＣＤＲ回路と、位相調整回路と、を有する。判定回路は、基準クロックの周波数に対してＮ（Ｎ＝整数、またはＮ＝１／整数）倍の周波数の取込クロックで入力データ信号を取り込む。逆多重化回路は、シリアルデータである判定回路の出力をパラレルデータに変換すると共に速度変換を行う。ディジタルＣＤＲ回路は、逆多重化回路の出力からデータ信号の位相情報を検出し、取込位相調整コードを生成する。位相調整回路は、ディジタルＣＤＲ回路で生成された取込位相調整コードによりクロックＣＬＫの位相を調整する。位相調整回路は、コード変換回路と、基準位相調整回路と、周波数変換回路と、を有する。コード変換回路は、取り込んだ入力データ信号の取込クロックとの位相ずれ量を示す取込位相調整コードを、変換テーブルに従って基準クロック用位相調整コードに変換する。基準位相調整回路は、基準クロックと基準クロック用位相調整コードをミキシングして、基準クロックの位相を位相ずれ量に応じて調整し、調整済みクロックを出力する。周波数変換回路は、調整済みクロックをＮ倍の周波数の取込クロックに変換する。
【発明の効果】
【００１３】
上記の観点によれば、ミキシング用のミキサアンプの電流源のトランジスタに流れる電流または出力ノードの容量を変えることなく、異なるクロック周波数の複数の動作モードに対応する位相調整回路が実現される。また、位相調整回路に入力するクロック周波数が低い場合には、クロックのデューティの影響およびクロック分配で消費される電力を削減する。
【図面の簡単な説明】
【００１４】
【図１】図１は、トラッキング型ＣＤＲを有する一般的な受信回路の構成を示す図である。
【図２】図２は、９０°位相シフトした２つの三角波を合成することによる位相シフト信号の生成を説明する図である。
【図３】図３は、一般的な位相調整回路の回路例を示す図であり、（Ａ）は回路構成を、（Ｂ）は回路の演算式を示す。
【図４】図４は、図３の位相調整回路で、動作周波数が異なる周波数に変化した場合にも線形性を維持するようにした変形例を示す図である。
【図５】図５は、図３の位相調整回路で、動作周波数が異なる周波数に変化した場合にも線形性を維持するようにした別の変形例を示す図である。
【図６】図６は、図４の位相調整回路で、ａ＝１とし、異なる動作周波数に変化させた場合の出力電圧振幅を示す図である。
【図７】図７は、第１実施形態の位相調整回路の構成を示すブロック図である。
【図８】図８は、第２実施形態の位相調整回路の構成を示すブロック図である。
【図９】図９は、基準位相調整回路の構成を示す図である。
【図１０】図１０は、第１の位相調整部または第２の位相調整部の構成を示す図である。
【図１１】図１１は、図８のミキシング回路の回路例を示す図である。
【図１２】図１２は、ミキシング回路の変形例を示す図である。
【図１３】図１２は、ミキシング回路の別の変形例を示す図である。
【図１４】図１４は、コード変換回路の変換処理を説明する図であり、４ビットのディジタル位相調整コードの例を示す。
【図１５】図１５は、第２実施形態におけるコード変換回路が有するコード変換テーブルを説明する図であり、（Ａ）は、変換前の５ＧＨｚの４ビットディジタル位相調整コードを、（Ｂ）は、変換後の２．５ＧＨｚの４ビットディジタル位相調整コードを、示す。
【図１６】図１６は、第３実施形態の位相調整回路の構成を示すブロック図である。
【図１７】図１７は、第３実施形態におけるコード変換回路の変換処理を説明する図であり、４ビットのディジタル位相調整コードの例を示す。
【図１８】図１８は、第３実施形態におけるコード変換回路が有するコード変換テーブルを説明する図であり、（Ａ）は、変換前の７．５ＧＨｚの４ビットディジタル位相調整コードを、（Ｂ）は、変換後の２．５ＧＨｚの４ビットディジタル位相調整コードを、示す。
【図１９】図１９は、第４実施形態の位相調整回路の構成を示すブロック図である。
【図２０】図２０は、第４実施形態におけるコード変換回路の変換処理を説明する図であり、４ビットのディジタル位相調整コードの例を示す。
【図２１】図２１は、第４実施形態におけるコード変換回路が有するコード変換テーブルを説明する図であり、（Ａ）は、変換前の１０ＧＨｚの４ビットディジタル位相調整コードを、（Ｂ）は、変換後の２．５ＧＨｚの４ビットディジタル位相調整コードを、示す。
【図２２】図２２は、第５実施形態の位相調整回路の構成を示すブロック図である。
【図２３】図２３は、第５実施形態におけるコード変換回路の変換処理を説明する図であり、４ビットのディジタル位相調整コードの例を示す。
【図２４】図２４は、第５実施形態におけるコード変換回路が有するコード変換テーブルを説明する図であり、（Ａ）は、変換前の６２５ＭＨｚの４ビットディジタル位相調整コードを、（Ｂ）は、変換後の２．５ＧＨｚの４ビットディジタル位相調整コードを、示す。
【図２５】図２５は、第５実施形態のコード変換回路を、ゲート回路で実現する場合の回路図である。
【図２６】図２６は、第６実施形態の位相調整回路の構成を示すブロック図である。
【図２７】図２７は、位相調整回路として第６実施形態の位相調整回路を有する図１に示した受信回路において、入力データ信号に応じて、取込クロックの周波数を設定し、位相調整を行って受信を行えるようにする設定動作を示すフローチャートである。
【図２８】図２８は、第７実施形態の位相調整回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
実施形態について説明する前に、一般的な受信回路および位相調整回路について説明する。
【００１６】
図１は、トラッキング型ＣＤＲを有する一般的な受信回路の構成を示す図である。
一般的な受信回路は、等化回路１１と、判定回路１２と、逆多重化回路（ＤＥＭＵＸ）１３と、ディジタルＣＤＲ(Clock Data Recovery)１４と、位相調整回路１５と、を有する。等化回路１１は、入力データ信号Ｄｉｎを受け、前のユニットインターバル（ＵＩ）で受信したデータの値に基づいて、後のＵＩに対する影響を補正する回路である。等化回路１１は、通信経路のいずれの箇所に配置しても同様の効果を生じる。判定回路１２は、取込クロックＣＬＫＯで等化処理された入力データ信号Ｄｉｎを取り込む。逆多重化回路１３は、シリアルデータである判定回路１２の出力をパラレルデータに変換すると共に速度変換を行う。ディジタルＣＤＲ回路１４は、逆多重化回路１３の出力からデータ信号の位相情報を検出し、取込位相調整コードを生成する。位相調整回路１５は、ディジタルＣＤＲ回路１４で生成された取込位相調整コードにより基準クロックＣＬＫＩの位相を調整し、取込クロックＣＬＫＯを生成する。基準クロックＣＬＫＩは、受信回路に設けたＰＬＬ回路などで発生され、位相調整回路１５に供給される。基準クロックＣＬＫＩは、入力データ信号Ｄｉｎの単位周期（ユニット・インターバル：ＵＩ）に類似した周期を有するが一致はしておらず、ＣＬＫＩとＤｉｎの位相は徐々に変化する。
【００１７】
位相調整回路１５は、ディジタルコードにより３６０°位相を制御される遅延器と言い換えられる。一般の位相調整回路１５は、三角関数の加法定理により位相を変化させる。加法定理ではｓｉｎ波とｓｉｎ波に対して９０°位相シフトしたｃｏｓ波に対して位相シフトさせたい量に応じてｃｏｓθとｓｉｎθを乗算した結果を加算することで、位相シフトした信号が生成される。
【００１８】
角周波数ωｔのｓｉｎ波を位相θシフトした信号は、ｓｉｎ（ωｔ−θ）で表され、次の式のように分解される。
ｓｉｎ（ωｔ−θ）＝ｓｉｎ（ωｔ）ｃｏｓθ−ｃｏｓ（ωｔ）ｓｉｎθ
≒ＣＬＫ０×ａ−ＣＬＫ９０×（１−ａ）
ここで、ａは位相シフト量に応じて決定される値である。
【００１９】
しかし、狭帯域のフィルタを用いて完全な正弦波を作り出すことは現実的に不可能なので、実際は正弦波を三角波に近似して演算処理を行っている。
図２は、９０°位相シフトした２つの三角波を合成することによる位相シフト信号の生成を説明する図である。
【００２０】
図２では、ＣＬＫ０００を第１三角波、ＣＬＫ０９０を第１三角波に対して９０°位相のずれた第２三角波とし、ａ＝０．６として合成した合成波ＣＬＫＳを示している。ＣＬＫＳの位相は、ＣＬＫ０００に対してずれている。
【００２１】
図３は、一般的な位相調整回路の回路例を示す図であり、（Ａ）は回路構成を、（Ｂ）は回路の演算式を示す。
位相調整回路は、差動アンプからなる２個の電圧電流変換回路ＶＩＴＡおよびＶＩＴＢと、コンパレータＣＡと、ＶＩＴＡおよびＶＩＴＢの正相と逆相の出力を結合したノードに接続される２個の容量ＰＣおよびＮＣと、を有する。ＶＩＴＡは、位相０°の基準クロックＣＬＫＩ０００と位相１８０°の基準クロックＣＬＫＩ１８０を入力とし、その差信号に対応した差動電流信号を出力する。なお、ＶＩＴＡの増幅率ａは、ＶＩＴＡを形成する差動アンプの電源電流を調整することにより調整される。増幅率ａは、ディジタル位相調整コードに応じて調整される。ＶＩＴＢは、ＶＩＴＡと同じ構成を有し、位相９０°の基準クロックＣＬＫＩ０９０と位相２７０°の基準クロックＣＬＫＩ２７０が入力され、増幅率（１−ａ）に調整されることが異なる。ＶＩＴＡは、充電と放電を繰り返す正相と逆相の電流信号を出力し、容量ＰＣおよびＮＣへの充放電を行うことにより三角波状の電圧信号を発生する。同様に、ＶＩＴＢは、充電と放電を繰り返す正相と逆相の電流信号を出力し、容量ＰＣおよびＮＣへの充放電を行い、ＶＩＴＡからの充放電が無ければ、三角波状の電圧信号を発生する。ＶＩＴＡの出力とＶＩＴＢの出力は結合されており、ディジタル位相調整コードに応じて増幅率ａおよび（１−ａ）を調整することにより、図２に示した９０°位相シフトした２つの三角波の合成が行われる。容量ＰＣおよびＮＣが接続されるノードは、コンパレータＣＡの２つの入力ノードに接続される。コンパレータＣＡは、２つの入力の大小を判定して、１８０°位相の異なる矩形波の出力クロックＣＬＫＯ０００およびＣＬＫＯ１８０を出力する。
【００２２】
図３の三角波を発生して演算する位相調整回路は、広く知られているので、これ以上の説明は省略する。
【００２３】
前述のように、位相調整回路は、複数の異なる周波数でも線形性を維持することが望ましい。図３の位相調整回路では、基準クロックＣＬＫＩ０００〜ＣＬＫＩ２７０も動作周波数に応じた周波数を有するが、動作周波数が周期の大きな低周波数の場合に、コンパレータＣＡに入力する信号が飽和して線形性を維持できなくなる。
【００２４】
図４は、図３の位相調整回路で、動作周波数が異なる周波数に変化した場合にも線形性を維持するようにした変形例を示す。
図４の位相調整回路では、容量ＰＣおよびＮＣを容量値が可変の可変容量ＡＰＣおよびＡＮＣに置き換え、動作周波数に応じて可変容量の容量値を調整する。ここで、ＶＩＴＡおよびＶＩＴＢからの合成出力電流をＩ、可変容量ＡＰＣまたはＡＮＣの容量値をＣ、動作周波数の１／２周期をΔＴとすると、コンパレータＣＡの入力ノードの電圧Ｖ＝Ｉ／Ｃ×ΔＴとなる。Ｃは寄生容量も含んだ値である。ΔＴが大きい、すなわち動作周波数が低周波数である時には、Ｃを大きくするように、可変容量を調整する。しかし、寄生容量の影響により、各動作周波数でのＣＡの出力電圧の振幅が同じにならず、線形性を均一にすることが困難であった。
【００２５】
図５は、図３の位相調整回路で、動作周波数が異なる周波数に変化した場合にも線形性を維持するようにした別の変形例を示す。
図５の位相調整回路では、増幅率をｋ（０＜ｋ≦１）倍にするように補正した補正ディジタル位相調整コードで、ＶＩＴＡおよびＶＩＴＢの増幅率をａ×ｋおよび（１−ａ）×ｋに補正する。言い換えれば、ＶＩＴＡおよびＶＩＴＢの出力電流をｋ倍に減少し、飽和するのを防止する。しかし、電流源のトランジスタの電流を小さくすると、トランジスタが非線形領域になり、ゲートバイアス変動による変動が大きくなり、各動作周波数で線形性を均一にすることが困難であった。
【００２６】
図６は、図４の位相調整回路で、ａ＝１とし、異なる動作周波数に変化させた場合の出力電圧振幅を示す図である。出力電圧振幅が、動作周波数に応じてばらつくことが分かる。
【００２７】
以上が一般的な位相調整回路の構成および問題点である。
以下、実施形態の位相調整回路を説明する。
【００２８】
図７は、第１実施形態の位相調整回路の構成を示すブロック図である。
第１実施形態の位相調整回路は、例えば、図１の受信回路の位相調整回路１５として使用される。第１実施形態の位相調整回路は、基準クロックＣＬＫＩの周波数に対してＮ（Ｎ＝整数、またはＮ＝１／整数）倍の周波数で、入力データ信号Ｄｉｎを取り込むのに適した位相を有するように調整した取込クロックＣＬＫＯを生成する。
【００２９】
第１実施形態の位相調整回路は、コード変換回路２１と、基準位相調整回路２２と、周波数変換回路２３と、を有する。コード変換回路２１は、取り込んだ入力データ信号の取込クロックとの位相ずれ量を示す取込位相調整コードを、変換テーブルに従って基準クロック用位相調整コードに変換する。基準位相調整回路２２は、周波数ｆ＝ｆ０の基準クロックＣＬＫＩと基準クロック用位相調整コードをミキシングして、基準クロックの位相を位相ずれ量に応じて調整し、周波数ｆ＝ｆ０の調整済みクロックＣＬＫＴを出力する。周波数変換回路２３は、調整済みクロックＣＬＫＴをＮ倍の周波数ｆ＝ｆ１の取込クロックＣＬＫＯに変換する。
【００３０】
第１実施形態の位相調整回路では、コード変換回路２１が、基準クロックＣＬＫＩと異なる周波数ｆ１の取込クロックＣＬＫＯの入力データ信号に対する位相ずれ量を示す取込位相調整コードを、基準クロック用位相調整コードに変換する。その後、基準位相調整回路２２で位相調整を行う。これにより、基準位相調整回路２２に供給する基準クロック用位相調整コードは、基準クロックの周波数ｆ０に対応した周波数となり、基準位相調整回路２２での基準クロックＣＬＫＩでの位相調整が行われる。そして、調整済みクロックＣＬＫＴを周波数変換して取込クロックＣＬＫＯを生成する。したがって、取込クロックＣＬＫＯの周波数ｆ１が基準クロックＣＬＫＩの周波数ｆ０と異なっていても、基準位相調整回路２２では基準クロックＣＬＫＩでの位相調整が行えるので、線形性が維持される。
【００３１】
図８は、第２実施形態の位相調整回路の構成を示すブロック図である。
第２実施形態の位相調整回路は、コード変換回路３１と、基準位相調整回路３２と、ミキシング回路３３と、バンドパスフィルタ３４と、を有する。ミキシング回路３３およびバンドパスフィルタ３４が、図７の周波数変換回路２３に相当する。
【００３２】
図８の第２実施形態の位相調整回路は、基準クロックＣＬＫＩの２倍の周波数の取込クロックＣＬＫＯを発生する。例えば、基準クロックＣＬＫＩの周波数は２．５ＧＨｚであり、取込クロックＣＬＫＯの周波数は５ＧＨｚである。コード変換回路３１は、５ＧＨｚの取込クロックＣＬＫＯの入力データ信号に対する位相ずれ量を示す取込位相調整コードを、２．５ＧＨｚ用の基準クロック用位相調整コードに変換する。基準位相調整回路３２は、２．５ＧＨｚの多相の基準クロックＣＬＫＩおよび２．５ＧＨｚ用の基準クロック用位相調整コードで位相調整を行い、２．５ＧＨｚの調整済みクロックＣＬＫＴを生成する。ミキシング回路３３は、２．５ＧＨｚの調整済みクロックＣＬＫＴと基準クロックＣＬＫＩをミキシングして、合成クロックＣＬＫＳを発生する。合成クロックＣＬＫＳは、５ＧＨｚの周波数成分、２．５ＧＨｚの周波数成分および直流成分などを含む。ＢＰＦ３４は、５ＧＨｚの周波数成分を通過させるバンドパスフィルタであり、合成クロックＣＬＫＳから５ＧＨｚの周波数成分を通過させて５ＧＨｚの取込クロックＣＬＫＯを出力する。
【００３３】
図９は、基準位相調整回路３２の構成を示す図である。
位相調整回路３２は、第１の位相調整部４１と、第２の位相調整部４１と、を有する。第１の位相調整部４１は、ＣＬＫＩ０００〜ＣＬＫＩ２７０およびディジタル位相調整コードから位相調整した差動の調整済みクロックＣＬＫＴ（０）〜ＣＬＫＴ（π）を生成する。同様に、第２の位相調整部４２は、ＣＬＫＩ２７０〜ＣＬＫＩ０００およびディジタル位相調整コードから位相調整した差動の調整済みクロックＣＬＫＴ（π／２）〜ＣＬＫＴ（３π／２）を生成する。言い換えれば、位相調整回路３２は、９０°位相のずれた４相の調整済みクロックＣＬＫＴを生成する。なお、単相または２相の調整済みクロックＣＬＫＴのみを生成する場合には、第２の位相調整部４２を省略することが可能である。
【００３４】
図１０は、第１の位相調整部４１または第２の位相調整部４２の構成を示す図である。第１の位相調整部４１および第２の位相調整部４２は、同じ回路構成を有し、４相の基準クロックの入力順が異なる。
【００３５】
各位相調整部は、４個のミキサアンプＶＩＴ０〜ＶＩＴ３と、４個の電流Ｄ／Ａ変換回路ＩＤＡＣ０〜ＩＤＡＣ３と、４個のカレントミラー電流源Ｗ０〜Ｗ３と、結合回路ＣＮと、コンパレータＣＡＡと、を有する。ＶＩＴ０、ＩＤＡＣ０およびＷ０は、ディジタル位相調整コードにより加算比が調整される第１の電圧電流変換回路を形成する。同様に、ＶＩＴ１、ＩＤＡＣ１およびＷ１は第２の電圧電流変換回路を、ＶＩＴ２、ＩＤＡＣ２およびＷ２は第３の電圧電流変換回路を、ＶＩＴ３、ＩＤＡＣ３およびＷ３は第４の電圧電流変換回路を、形成する。
【００３６】
各ミキサアンプは、直列に接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタの２つの列を並列に接続した差動対と、差動対と高電位源および低電位源の間に接続された電流源として動作するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタと、有する。差動対の対向する列のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートには差動の基準クロックが入力される。各ミキサアンプは、差動の基準クロックの前半周期では、正相出力に電流を供給し、逆相出力から電流を引き抜き、後半周期では、正相出力から電流を引き抜き、逆相出力に電流を供給するように動作する。さらに、電流源のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート電圧を制御することにより、正相出力および逆相出力に入出力する電流量が調整可能である。
【００３７】
ＶＩＴ０は、位相０°の基準クロックＣＬＫ０００（θ０）および位相１８０°（θ２）の基準クロックＣＬＫ１８０が差動対に入力され、第１相（０°）の三角波を生成する電流源として動作する。ＶＩＴ１は、位相９０°（θ１）の基準クロックＣＬＫ９０および位相２７０°（θ３）の基準クロックＣＬＫ２７０が差動対に入力され、第２相（９０°）の三角波を生成する電流源として動作する。ＶＩＴ２は、位相１８０°の基準クロックＣＬＫ１８０（θ２）および位相０°（θ０）の基準クロックＣＬＫ０００が差動対に入力され、第３相（１８０°）の三角波を生成する電流源として動作する。ＶＩＴ３は、位相２７０°（θ３）の基準クロックＣＬＫ２７０および位相９０°（θ１）の基準クロックＣＬＫ０９０が差動対に入力され、第４（２７０°）の三角波を生成する電流源として動作する。ＶＩＴ０〜ＶＩＴ３の正相出力および逆相出力は、それぞれ共通に接続され、コンパレータＣＡＡに入力する。
【００３８】
電流Ｄ／Ａ変換回路ＩＤＡＣ０〜ＩＤＡＣ３は、それぞれディジタル位相調整コードに応じて動作状態および電流源のＰＭＯＳトランジスタの接続数が制御され、カレントミラー電流源Ｗ０〜Ｗ３に供給する電流量を変化させる。ディジタル位相調整コードの上位ビットは、調整を行う象限に応じて、ＩＤＡＣ０〜ＩＤＡＣ３のうち使用するものを動作状態にし、使用しないものを非動作状態にする。カレントミラー電流源Ｗ０〜Ｗ３は、それぞれ電流Ｄ／Ａ変換回路ＩＤＡＣ０〜ＩＤＡＣ３から供給される電流量に応じて、ＶＩＴ０〜ＶＩＴ３の電流源のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートに印加する電圧を変化させる。言い換えれば、ＶＩＴ０〜ＶＩＴ３の電流源のトランジスタとＷ０〜Ｗ３のトランジスタがカレントミラー回路を形成し、ＩＤＡＣ０〜ＩＤＡＣ３から供給される電流量に応じてＶＩＴ０〜ＶＩＴ３の出力電流を変化させる。
【００３９】
コンパレータＣＡＡは、共通に接続されたＶＩＴ０〜ＶＩＴ３の正相出力および逆相出力の電圧を比較し、１または０に変化する矩形状の調整済みクロックＣＬＫＴ（φ０）およびＣＬＫＴ（φ２）を出力する。ＣＬＫＴ（φ０）とＣＬＫＴ（φ２）は、逆相であり、差動信号を形成する。結合回路ＣＮは、ＶＩＴ０〜ＶＩＴ３の電流の出力先である容量を形成し、電流コンパレータＣＡＡの動作点とＶＩＴ０〜ＶＩＴ３の出力とのＤＣ（直流）レベルを合わせるために配置される。
【００４０】
ディジタル位相調整コードは、０°から３６０°までの位相ずれをコードで表しており、０°から９０°までが第１象限、９０°から１８０°までが第２象限、１８０°から２７０°までが第３象限、２７０°から３６０°までが第４象限である。ディジタル位相調整コードの上位ビットは、象限を示し、４象限であれば、上位２ビットが象限を示すのに使用される。第１象限では、ディジタル位相調整コードに応じて、ＩＤＡＣ０およびＩＤＡＣ１が電流を供給し、ＩＤＡＣ２およびＩＤＡＣ３は電流を供給しない。これにより、第１象限では、第３の電圧電流変換回路ＶＩＴ２と第４の電圧電流変換回路ＶＩＴ３は電流の入出力を行わず、第１の電圧電流変換回路ＶＩＴ０および第２の電圧電流変換回路ＶＩＴ１が位相差に応じた電流の入出力を行う。言い換えれば、象限の位置に応じて使用される電圧電流変換回路の組が決定される。そして、ディジタル位相調整コードの下位ビットは、各象限内の角度位置を示し、加法定理に基づいて三角波クロックを所定の比率で加算する時の重みを示す。これにより、図３に示した加法定理を実行する回路が実現され、ディジタル位相調整コードに応じた位相調整が行われる。同様に、第２象限では、第２の電圧電流変換回路ＶＩＴ１と第３の電圧電流変換回路ＶＩＴ２によりディジタル位相調整コードに応じた位相調整が行われる。第３象限では、第３の電圧電流変換回路ＶＩＴ２と第４の電圧電流変換回路ＶＩＴ３によりディジタル位相調整コードに応じた位相調整が行われる。第４象限では、第４の電圧電流変換回路ＶＩＴ３と第１の電圧電流変換回路ＶＩＴ０によりディジタル位相調整コードに応じた位相調整が行われる。
【００４１】
図９および図１０に示した位相調整回路は、例えば特許文献３に記載されており、これ以上の詳しい説明は省略する。
【００４２】
図１１は、図８のミキシング回路３３の回路例を示す図であり、差動の基準（参照）クロックＣＬＫＩをＲＦ＿ＩＮおよびＲＦ＿ＩＮＸに、差動の調整済みクロックＣＬＫＴをＬＯ＿ＩＮおよびＬＯ＿ＩＮＸに入力する。図１１のミキシング回路３３は、ギルバートミキサと呼ばれる回路で、抵抗を負荷として、負荷と電流源の間に並列に接続される２個の差動対に流れる電流を、ＣＬＫＴで電流パスを切り替えることでミキシングする回路である。図１１のミキシング回路は広く知られているので、詳しい説明は省略する。
【００４３】
図１２は、ミキシング回路３３の変形例を示す図である。図１２のミキシング回路は、図１１のミキシング回路３３で、インダクタンス素子および容量素子を、負荷抵抗に並列に接続した構成を有する。図１２の回路では、インダクタンス素子と容量素子が、共振を起こすタンク回路を形成し、共振時のみインピーダンスが大きくなり、バンドパスフィルタを追加する機能を果たす。
【００４４】
図１３は、ミキシング回路３３の別の変形例を示す図である。図１３のミキシング回路は、図１１のミキシング回路３３で、出力ノードに容量を付加した構成を有する。これらの容量は、低周波成分を除去するハイパスフィルタとして機能する。
【００４５】
図８のバンドパスフィルタ（ＢＰＦ）３４は、容量、インダクタおよび抵抗を利用した広く知られているフィルタ回路で実現される。また、コード変換回路３１は、後述するように、変換テーブルを有し、ディジタル移動調整コードを所定の変換コードに変換する。
【００４６】
図１４は、コード変換回路３１の変換処理を説明する図であり、４ビットのディジタル位相調整コードの例を示す。
前述のように、ディジタル位相調整コードは、０°から３６０°までの位相ずれをコードで表す。図１４の（Ａ）に示すように、コード変換前のディジタル位相調整コードは、０°から３６０°までの位相位置（角度）を示す。位相位置は、第１から第４の４つの象限に分けられ、図１４の（Ｃ）に示すように、コードの上位２ビットは象限の位置を示す。コードの下位２ビットは、各象限内を４分割した位相位置を示す。
【００４７】
第２実施形態では、コード変換前のディジタル位相調整コードは、５ＧＨｚの取込クロックＣＬＫＯと入力データ信号との位相差を示すが、位相調整回路３２における位相調整は、２．５ＧＨｚの基準クロックＣＬＫＩで行われる。そのため、コード変換回路３１は、５ＧＨｚのディジタル位相調整コードを、２．５ＧＨｚ用のディジタル位相調整コードに変換する。５ＧＨｚの周期における位相位置の０°からの変位時間は、２．５ＧＨｚの周期においては、１／２の位相位置の変位時間に相当する。そのため、図１４の（Ａ）の０°から３６０°の位相位置を示す５ＧＨｚのディジタル位相調整コードは、図１４の（Ｂ）に示すように、０°から１８０°の位相位置を示す２．５ＧＨｚ用のディジタル位相調整コードに変換される。したがって、２．５ＧＨｚ用のディジタル位相調整コードの示す位相位置は、０°から９０°までの第１象限および９０°から１８０°の第２象限内に限られる。したがって、図１４の（Ｄ）に示すように、２．５ＧＨｚ用のディジタル位相調整コードの上位1ビットが第１象限であるか第２象限であるかを示すことになる。そして、下位３ビットは、各象限内を８分割した位相位置を示す。
【００４８】
図１５は、コード変換回路３１が有するコード変換テーブルを説明する図である。図１５の（Ａ）は、変換前の５ＧＨｚの４ビットディジタル位相調整コードを、図１５の（Ｂ）は、変換後の２．５ＧＨｚの４ビットディジタル位相調整コードを、示す。コード変換回路３１は、図１５の（Ａ）のコード値を、図１５の（Ｂ）のコード値に変換する。４ビットのコードは０から１５の値をとり得る。変換前の５ＧＨｚの４ビットディジタル位相調整コードは、上位２ビットが４つの象限を、下位２ビットが象限内の位置を示す。図１５の（Ａ）で、重みは下位２ビットを示し、象限内での０°、２２．５°、４５°、６７．５°の位置を示す。なお、この例では、第１象限（００）から第２象限（０１）、および第３象限（１０）から第４象限（１１）に切り替わる場合に、下位２ビットのコードが対称に折り返されるように変化する。これは、例えば、第１象限の位相０°を第１基準クロック、位相９０°を第２基準クロックとする組から、第２象限の位相１８０°を第１基準クロック、位相９０°を第２基準クロックとする組に切り替わるためであり、他の切り替わりでも同様である。図１５の（Ａ）では、例えば、コード値＝１０の場合は、コード＝１０１０であり、第３象限内の４５°の位置、すなわち２２５°の位置を示す。
【００４９】
変換後の２．５ＧＨｚ用のディジタル位相調整コードは、上位１ビットが２つの象限（第１または第２象限）を、下位３ビットが象限内の８分割した位置を示す。図１５の（Ｂ）で、重みは下位３ビットを示し、象限内での０°、１１．２５°、２２．５°、３３．７５°、４５°、５６．２５°、６７．５°、７８．７５°の位置を示す。図１５の（Ｂ）でも、第１象限（０）から第２象限（１）に切り替わる場合に、下位３ビットのコードが対称に折り返されるように変化する。例えば、コード値＝１０の場合は、コード＝１１０１であり、第２象限内の４５°の位置、すなわち２２５°の位置を示す。
【００５０】
以上のようにして、５ＧＨｚの取込クロックＣＬＫＯと入力データ信号との位相差を示す５ＧＨｚ用のディジタル位相調整コードが、２．５ＧＨｚ用のディジタル位相調整コードに変換される。ここで、５ＧＨｚ用のディジタル位相調整コードと２．５ＧＨｚ用のディジタル位相調整コードは、コードは異なるが、コードが示す位相差時間は同じである。以上のようにして、位相調整回路３２は、２．５ＧＨｚの基準クロックＣＬＫＩ０００〜ＣＬＫＩ２７０および変換後の２．５ＧＨｚ用のディジタル位相調整コードにより、調整済みクロックＣＬＫＴを発生する。そして、ミキシング回路３３およびＢＰＦ３４は、基準（参照）クロックＣＬＫＩと調整済みクロックＣＬＫＴから５ＧＨｚの高調波を含む信号を発生し、５ＧＨｚの取込クロックＣＬＫＯを出力する。取込クロックＣＬＫＯは、５ＧＨｚ用のディジタル位相調整コードが示す位相差の分だけ位相調整された５ＧＨｚのクロックである。
【００５１】
第２実施形態の位相調整回路では、第１および第２象限でのみ位相調整を行うため、ＶＩＴ０とＶＩＴ１の組またはＶＩＴ１とＶＩＴ２の組が使用される。言い換えれば、ＶＩＴ３は使用されない。
【００５２】
また、第２実施形態の位相調整回路は、図１０に示す差動型のミキサアンプを使用したが、単相型のミキサアンプを使用してもよく、単相型の４個のミキサアンプには、それぞれＣＬＫＩ０００（θ０）〜ＣＬＫＩ２７０（シータ３）が入力される。この場合、取込クロックＣＬＫＯとして０°の単相のクロックのみが必要であれば、上記のように、ＶＩＴ３に対応する単相型のミキサアンプは使用されないので、位相２７０°の基準クロックＣＬＫＩ２７０は使用されない。
【００５３】
図１６は、第３実施形態の位相調整回路の構成を示すブロック図である。
第３実施形態の位相調整回路は、コード変換回路５１と、基準位相調整回路５２と、ミキシング回路５３と、バンドパスフィルタ５４と、を有する。
【００５４】
第３実施形態の位相調整回路は、基準クロックＣＬＫＩの３倍の周波数の取込クロックＣＬＫＯを発生する。例えば、基準クロックＣＬＫＩの周波数は２．５ＧＨｚであり、取込クロックＣＬＫＯの周波数は７．５ＧＨｚである。コード変換回路５１は、７．５ＧＨｚの取込クロックＣＬＫＯの入力データ信号に対する位相ずれ量を示す取込位相調整コードを、２．５ＧＨｚ用の基準クロック用位相調整コードに変換する。基準位相調整回路５２は、２．５ＧＨｚの多相の基準クロックＣＬＫＩおよび２．５ＧＨｚ用の基準クロック用位相調整コードで位相調整を行い、２．５ＧＨｚの調整済みクロックＣＬＫＴを生成する。ミキシング回路５３は、２．５ＧＨｚの調整済みクロックＣＬＫＴと５ＧＨｚの参照クロックＣＬＫＲをミキシングして、合成クロックＣＬＫＳを発生する。合成クロックＣＬＫＳは、７．５ＧＨｚの周波数成分、２．５ＧＨｚの周波数成分および直流成分などを含む。ＢＰＦ５４は、７．５ＧＨｚの周波数成分を通過させるバンドパスフィルタであり、合成クロックＣＬＫＳから７．５ＧＨｚの周波数成分を通過させて７．５ＧＨｚの取込クロックＣＬＫＯを出力する。
【００５５】
図１７は、第３実施形態におけるコード変換回路５１の変換処理を説明する図であり、４ビットのディジタル位相調整コードの例を示す。
図１７の（Ａ）に示すように、コード変換前のディジタル位相調整コードは、０°から３６０°までの位相位置（角度）を示し、図１７の（Ｃ）に示すように、コードの上位２ビットは象限の位置を示す。この７．５ＧＨｚ用のディジタル位相調整コードは、図１７の（Ｂ）に示すように、０°から１２０°の位相位置を示す２．５ＧＨｚ用のディジタル位相調整コードに変換される。したがって、２．５ＧＨｚ用のディジタル位相調整コードの示す位相位置は、０°から１２０°までの第１象限および第２象限内に限られる。
【００５６】
図１８は、第３実施形態におけるコード変換回路３１が有するコード変換テーブルを説明する図である。図１８の（Ａ）は、変換前の７．５ＧＨｚの４ビットディジタル位相調整コードを、図１８の（Ｂ）は、変換後の２．５ＧＨｚの４ビットディジタル位相調整コードを、示す。第３実施形態では、変換後のディジタル位相調整コードは、コード値が０から１１までが第１象限で、コード値が１２から１５までが第２象限である。
【００５７】
第３実施形態でも、第１および第２象限でのみ位相調整を行うため、図８のＶＩＴ０とＶＩＴ１の組またはＶＩＴ１とＶＩＴ２の組が使用され、ＶＩＴ３は使用されない。また、第３実施形態でも、単相型のミキサアンプを使用してもよく、取込クロックＣＬＫＯとして単相のクロックのみが必要であれば、基準クロックＣＬＫＩ２７０は使用されない。他の説明は第２実施形態と同じなので省略する。
【００５８】
図１９は、第４実施形態の位相調整回路の構成を示すブロック図である。
第４実施形態の位相調整回路は、コード変換回路６１と、基準位相調整回路６２と、ミキシング回路６３と、バンドパスフィルタ６４と、を有する。
【００５９】
第４実施形態の位相調整回路は、基準クロックＣＬＫＩの４倍の周波数の取込クロックＣＬＫＯを発生する。例えば、基準クロックＣＬＫＩの周波数は２．５ＧＨｚであり、取込クロックＣＬＫＯの周波数は１０ＧＨｚである。コード変換回路６１は、１０ＧＨｚの取込クロックＣＬＫＯの入力データ信号に対する位相ずれ量を示す取込位相調整コードを、２．５ＧＨｚ用の基準クロック用位相調整コードに変換する。基準位相調整回路６２は、２．５ＧＨｚの多相の基準クロックＣＬＫＩおよび２．５ＧＨｚ用の基準クロック用位相調整コードで位相調整を行い、２．５ＧＨｚの調整済みクロックＣＬＫＴを生成する。ミキシング回路６３は、２．５ＧＨｚの調整済みクロックＣＬＫＴと７．５ＧＨｚの参照クロックＣＬＫＲをミキシングして、合成クロックＣＬＫＳを発生する。合成クロックＣＬＫＳは、１０ＧＨｚの周波数成分、５ＧＨｚ、２．５ＧＨｚの周波数成分および直流成分などを含む。ＢＰＦ６４は、１０ＧＨｚの周波数成分を通過させるバンドパスフィルタであり、合成クロックＣＬＫＳから１０ＧＨｚの周波数成分を通過させて１０ＧＨｚの取込クロックＣＬＫＯを出力する。
【００６０】
図２０は、第４実施形態におけるコード変換回路６１の変換処理を説明する図であり、４ビットのディジタル位相調整コードの例を示す。
図２０の（Ａ）に示すように、コード変換前のディジタル位相調整コードは、０°から３６０°までの位相位置（角度）を示し、図２０の（Ｃ）に示すように、コードの上位２ビットは象限の位置を示す。この１０ＧＨｚ用のディジタル位相調整コードは、図２０の（Ｂ）に示すように、０°から９０°の位相位置を示す２．５ＧＨｚ用のディジタル位相調整コードに変換される。したがって、２．５ＧＨｚ用のディジタル位相調整コードの示す位相位置は、０°から９０°までの第１象限内に限られる。
【００６１】
図２１は、第４実施形態におけるコード変換回路６１が有するコード変換テーブルを説明する図である。図２１の（Ａ）は、変換前の１０ＧＨｚの４ビットディジタル位相調整コードを、図２１の（Ｂ）は、変換後の２．５ＧＨｚの４ビットディジタル位相調整コードを、示す。第４実施形態では、変換後のディジタル位相調整コードは、第１象限内のみである。第１象限内内の位相位置を示すために、４ビットが使用される。
【００６２】
第４実施形態では、第１象限でのみ位相調整を行うため、図８のＶＩＴ０とＶＩＴ１の組のみが使用され、ＶＩＴ２およびＶＩＴ３は使用されない。また、第４実施形態でも、単相型のミキサアンプを使用してもよく、取込クロックＣＬＫＯとして単相のクロックのみが必要であれば、基準クロックＣＬＫ１８０およびＣＬＫＩ２７０は使用されない。他の説明は第２実施形態と同じなので省略する。
【００６３】
図２２は、第５実施形態の位相調整回路の構成を示すブロック図である。
第５実施形態の位相調整回路は、コード変換回路７１と、基準位相調整回路７２と、ミキシング回路７３と、バンドパスフィルタ７４と、を有する。
【００６４】
第５実施形態の位相調整回路は、基準クロックＣＬＫＩの１／４倍の周波数の取込クロックＣＬＫＯを発生する。例えば、基準クロックＣＬＫＩの周波数は２．５ＧＨｚであり、取込クロックＣＬＫＯの周波数は６２５ＭＨｚである。コード変換回路７１は、６２５ＭＨｚの取込クロックＣＬＫＯの入力データ信号に対する位相ずれ量を示す取込位相調整コードを、２．５ＧＨｚ用の基準クロック用位相調整コードに変換する。基準位相調整回路７２は、２．５ＧＨｚの多相の基準クロックＣＬＫＩおよび２．５ＧＨｚ用の基準クロック用位相調整コードで位相調整を行い、２．５ＧＨｚの調整済みクロックＣＬＫＴを生成する。ミキシング回路７３は、２．５ＧＨｚの調整済みクロックＣＬＫＴと２ＧＨｚの参照クロックＣＬＫＲをミキシングして、合成クロックＣＬＫＳを発生する。合成クロックＣＬＫＳは、４．５ＧＨｚ、２．５ＧＨｚおよび６２５ＭＨｚなどの周波数成分および直流成分などを含む。ＢＰＦ７４は、６２５ＭＨｚの周波数成分を通過させるバンドパスフィルタであり、合成クロックＣＬＫＳから６２５ＭＨｚの周波数成分を通過させて６２５ＭＨｚの取込クロックＣＬＫＯを出力する。
【００６５】
図２３は、第５実施形態におけるコード変換回路７１の変換処理を説明する図であり、４ビットのディジタル位相調整コードの例を示す。
図２３の（Ａ）に示すように、コード変換前のディジタル位相調整コードは、０°から３６０°までの位相位置（角度）を示す。この６２５ＭＨｚ用のディジタル位相調整コードは、０°から１４４０°の範囲の角度位置を９０°ごとの粗な間隔で示す２．５ＧＨｚ用のディジタル位相調整コードに変換される。ただし、２．５ＧＨｚ用のディジタル位相調整コードの示す位相位置のうち３６０°から１４４０°の角度位置は、繰り返しパターンのため、図２３の（Ｂ）に示す０°〜３６０°までのＣＬＫＩに対応したディジタル位相調整コードを用意すればよい。
【００６６】
図２４は、第５実施形態におけるコード変換回路７１が有するコード変換テーブルを説明する図である。図２４の（Ａ）は、変換前の６２５ＭＨｚの４ビットディジタル位相調整コードを、図２４の（Ｂ）は、変換後の２．５ＧＨｚの４ビットディジタル位相調整コードを、示す。第５実施形態では、変換後のディジタル位相調整コードは、９０°ごとの粗い間隔で位相位置を示し、同じパターンが４回繰り返される。他の説明は第２実施形態と同じなので省略する。
【００６７】
第２実施形態から第５実施形態では、コード変換回路を、コード変換テーブルを利用して実現したが、ゲート回路で実現してもよい。
図２５は、第５実施形態のコード変換回路７１を、ゲート回路で実現する場合の回路図である。図２４の（Ａ）における変換前の６２５ＭＨｚ用ディジタル位相調整コードの４ビットを上位ビットから順にＡ、Ｂ、ＣおよびＤとし、図２４の（Ｂ）における変換後の２．５ＧＨｚ用ディジタル位相調整コードの２ビットを上位ビットから順にＸおよびＹとする。図２５のコード変換回路７１は、上記のＡ、Ｂ、ＣおよびＤを入力とし、ＸおよびＹを出力とし、図２４に示すような変換が行われる。図２５の回路は、ゲート回路なので、説明は省略する。
【００６８】
図２６は、第６実施形態の位相調整回路の構成を示すブロック図である。
第６実施形態の位相調整回路は、制御信号により、コード変換回路およびバンドパスフィルタを切り替えると共に、基準位相調整回路に供給する基準クロックおよびミキシング回路に供給する参照クロックの周波数を切り替えるようにしたものである。
【００６９】
第６実施形態の位相調整回路は、コード変換部と、基準位相調整部と、ミキシング部と、バンドパスフィルタ部と、を有する。
【００７０】
コード変換部は、３個のコード変換回路（ＣＴＡ−ＣＴＣ）８１Ａ−８１Ｃと、セレクタ８５と、セレクタ８６と、を有する。セレクタ８５は、変換前のディジタル位相調整コードが入力され、制御信号に応じて、３個のコード変換回路８１Ａ−８１Ｃのいずれに入力させるかを選択する。３個のコード変換回路８１Ａ−８１Ｃは、入力される変換前のディジタル位相調整コードを、基準位相調整回路８２で位相調整する場合のクロック周波数に対応したディジタル位相調整コードに変換する。コード変換回路８１Ａ−８１Ｃは、変換前のディジタル位相調整コードが３種類の周波数の異なる取込クロックに対応する、例えば５ＧＨｚ、７．５ＧＨｚ、１０ＧＨｚのディジタル位相調整コードを２．５ＧＨｚのディジタル位相調整コードに変換する。言い換えれば、コード変換回路８１Ａ−８１Ｃは、例えば、第２実施形態から第４実施形態のコード変換回路３１、５１および６１である。セレクタ８６は、制御信号に応じて、３個のコード変換回路８１Ａ−８１Ｃのいずれかが出力する変換後のディジタル位相調整コードを選択して、基準位相調整回路８２に出力する。
【００７１】
基準位相調整部は、基準位相調整回路８２と、セレクタ８７と、を有する。基準位相調整回路８２は、第１実施形態から第５実施形態で説明した基準位相調整回路２２、３２、５２、６２および７２で実現される。セレクタ８７は、４相の基準クロックＣＬＫＩが入力され、制御信号に応じて、基準位相調整回路８２で使用する位相の基準クロックを選択して、基準位相調整回路８２に出力する。基準クロックの周波数は固定である。なお、図９に示すように、基準位相調整回路８２が、４相の調整済みクロックＣＬＫＴを出力する場合や、差動の調整済みクロックＣＬＫＴを出力する場合には、セレクタ８７を設けない。
【００７２】
ミキシング部は、ミキシング回路８３と、セレクタ８８と、を有する。ミキシング回路８３は、例えば、図１１から図１３に示した第２から第５実施形態で使用される回路で実現される。セレクタ８８は、３つの異なる周波数（ｆ０、ｆ１、ｆ３）の参照クロックＣＬＫＲのいずれかを選択して、ミキシング回路８３に出力する。参照クロックＣＬＫＲの３つの異なる周波数（ｆ０、ｆ１、ｆ３）は、取込クロックの周波数に対応して設定されており、３個のコード変換回路８１Ａ−８１Ｃにも対応する。例えば、位相調整する基準クロックの周波数が２．５ＧＨｚで、取込クロックを５ＧＨｚ、７．５ＧＨｚ、１０ＧＨｚに変化させるのであれば、３つの異なる周波数（ｆ０、ｆ１、ｆ３）は、２．５ＧＨｚ、５ＧＨｚ、７．５ＧＨｚである。
【００７３】
バンドパスフィルタ部は、３個のバンドパスフィルタ（ＢＰＦＡ−ＢＰＦＣ）８４Ａ−８４Ｃと、セレクタ８９と、セレクタ９０と、を有する。セレクタ８９は、ミキシング回路８３の出力が入力され、制御信号に応じて、３個のバンドパスフィルタ８４Ａ−８４Ｃのいずれに入力させるかを選択する。３個のバンドパスフィルタ８４Ａ−８４Ｃの特性は、取込クロックの周波数に対応して設定されており、取込クロックを５ＧＨｚ、７．５ＧＨｚ、１０ＧＨｚに変化させるのであれば、それぞれ５ＧＨｚ、７．５ＧＨｚ、１０ＧＨｚを中心とした狭帯域通過特性を有する。セレクタ９０は、制御信号に応じて、３個のバンドパスフィルタ８４Ａ−８４Ｃの出力の１つを選択して、取込クロックＣＬＫＯとして出力する。
【００７４】
以上説明したように、第６実施形態の位相調整回路では、制御信号に応じて、取込クロックＣＬＫＯが異なる周波数に変化するが、基準位相調整回路８２での位相調整は一定の周波数の基準クロックで行う。例えば、第６実施形態の位相調整回路は、位相調整は２．５ＧＨｚの基準クロックのみで行い、取込クロックの周波数を第２から第４実施形態で示した５ＧＨｚ、７．５ＧＨｚおよび１０ＧＨｚに変更できる。なお、取込クロックの周波数を他の周波数にすることも、位相調整を他の周波数の基準クロックで行うこともできる。いずれにしろ、基準位相調整回路８２での位相調整は一定の周波数の基準クロックで行うため、位相調整の線形性は変化しない。
【００７５】
図２７は、位相調整回路１５として第６実施形態の位相調整回路を有する図１に示した受信回路において、入力データ信号に応じて、取込クロックの周波数を設定し、位相調整を行って受信を行えるようにする設定動作を示すフローチャートである。
【００７６】
ステップＳ１１では、周波数変換回路（ミキシング回路およびバンドパスフィルタ）の変換比を決定する。
ステップＳ１２では、決定した変換比に対応する、コード変換回路およびバンドパスフィルタが選択され、ミキシング回路８３へ供給する参照クロックを選択するように、セレクタ８５、８６、８８、８９および９０に制御信号を送る。
【００７７】
ステップＳ１３では、コード変換後のディジタル位相調整コード、バンドパスフィルタの通過周波数特性、およびミキシング回路８３へ供給する参照クロックＣＬＫＲの周波数が設定される。
【００７８】
ステップＳ１４では、受信回路がテスト信号を受信し、入力データ信号から送信クロックＣＬＫを抽出する。
【００７９】
ステップＳ１５では、ディジタルＣＤＲ１４が安定して取込クロックＣＬＫＯの位相が良好な受信動作が行える状態になるまで、位相調整を所定時間繰り返すように時間管理を行う。これにより、入力データ信号を正常に受信する状態になる。
【００８０】
ステップＳ１６では、入力データ信号を受信する通常動作に移行する。
【００８１】
図２８は、第７実施形態の位相調整回路の構成を示すブロック図である。
第８実施形態の位相調整回路は、コード変換回路９１と、基準位相調整回路９２と、セレクタ９４と、ＰＬＬ回路９３と、を有する。コード変換回路９１および基準位相調整回路９２は、第１実施形態から第５実施形態のいずれかのもので実現される。セレクタ９４は、第６実施形態のセレクタ８７と同様に実現され、制御信号に応じて、４相の基準クロックＣＬＫＩから、基準位相調整回路９２で使用する位相の基準クロックを選択して、基準位相調整回路９２に出力する。
【００８２】
ＰＬＬ回路９３は、基準位相調整回路９２の出力する周波数ｆ０の調整済みクロックＣＬＫＴに位相同期するように動作し、周波数ｆ０の逓倍比Ｎの周波数Ｎ×ｆ０の取込クロックＣＬＫＯを出力する。ＰＬＬ回路９３の逓倍比Ｎは、制御信号のうちの逓倍比調整信号により設定可能である。
【００８３】
第７実施形態の位相調整回路では、ＰＬＬ回路９３の逓倍比を切り替えることで、基準位相調整回路９２における位相調整のクロック周波数を変化させずに複数の異なる周波数の取込クロックＣＬＫＯが出力される。基準位相調整回路９２における位相調整のクロック周波数が変化しないため、位相調整の線形性は変化しない。
【００８４】
第７実施形態の位相調整回路は、第６実施形態の位相調整回路と同様に、図１の受信回路に使用すれば、図２７のフローチャートにしたがって、入力データ信号に応じて、取込クロックの周波数を設定し、位相調整を行って受信を行えるようにすることができ。
【００８５】
以上、実施形態を説明したが、各種の変形例があり得るのはいうまでもない。例えば、例示した回路は一例であり、同様の機能を有する回路で置き換えることが可能である。また、例示したクロック周波数は一例であり、どのような周波数であってもよい。
【００８６】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に、記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００８７】
１１    等化回路
１２    判定回路
１３    逆多重化回路
１４    ディジタルＣＤＲ
１５    位相調整回路
２１、３１    コード変換回路
２２、３２    基準位相調整回路
２３    周波数変換回路
３３    ミキシング回路
３４    バンドパスフィルタ（ＢＰＦ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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