(57)【要約】【課題】  ＳＯＩ集積回路における基板へのコンタクトに関連する短絡を回避する技術を提供する。【解決手段】  基板上の埋込酸化膜の上側のアクティブシリコン層を介して該基板内へ、且つ該アクティブシリコン層上のいずれかのパッド誘電体を介して、分離トレンチをエッチングする。該アクティブシリコン層の横方向エピタキシャル成長が少なくとも約５ナノメートルの横方向距離へ該分離トレンチ内への突出部を形成し、且つ該突出部周りの該分離トレンチの部分を誘電体で充填する。誘電体を含むアクティブシリコン層の部分の上に隆起型ソース／ドレイン領域を形成する。その結果、該隆起型ソース／ドレイン領域の端部周りを通過する不整合のコンタクトは該分離トレンチ内の該基板の側壁から離隔されたままである。【選択図】  図２
2014078715.tif 000002
【特許請求の範囲】
【請求項１】
基板上の薄い埋込酸化膜の上側のアクティブ半導体層を介して分離トレンチを形成し、
該アクティブ半導体層の横方向エピタキシャル成長を行って該分離トレンチ内に延在する該アクティブ半導体層の突出部を形成する、
ことを包含している方法。
【請求項２】
請求項１において、
該突出部に沿って通過する導電性物質と該基板の側壁との間の接触を防止するのに充分に該突出部を該分離トレンチ内への横方向距離へ形成する、
方法。
【請求項３】
請求項２において、
該突出部が約５ナノメートル（ｎｍ）の横方向距離へ形成される、
方法。
【請求項４】
請求項１において、更に、
該突出部を形成した後に、該分離トレンチを誘電体で充填する、
ことを包含している方法。
【請求項５】
請求項１において、更に、
該分離トレンチを該アクティブ半導体層上のパッド酸化膜及びパッド窒化膜を介して形成し、
該分離トレンチによって露出されている該アクティブ半導体層の端部に該突出部を成長させる、
ことを包含している方法。
【請求項６】
請求項１において、更に、
該突出部を含む該アクティブ半導体層の部分の上にソース／ドレイン領域を形成する、
ことを包含している方法。
【請求項７】
請求項１において、更に、
該分離トレンチ内にコンフォーマルライナーを形成し、
該分離トレンチの未充填部分を有機誘電体で充填し、
該有機誘電体を該アクティブ半導体層下側の或るレベルへ除去し、
該ライナーを該有機誘電体のレベルへエッチングし、
残存する有機誘電体を該分離トレンチから剥離する、
ことを包含している方法。
【請求項８】
請求項７において、更に、
該突出部を成長させた後に該分離トレンチ内に残存する該ライナーの部分を除去する、
ことを包含している方法。
【請求項９】
集積回路構成体において、
基板上の薄い埋込酸化膜の上側のアクティブ半導体層を介して形成した分離トレンチ、
該分離トレンチ内に突出している該アクティブ半導体層の横方向エピタキシャル成長領域、
を有している集積回路構成体。
【請求項１０】
請求項９において、
該横方向エピタキシャル成長領域に沿って通過する導電性物質と該基板の側壁との間の接触を防止するのに充分な該分離トレンチ内への距離へ、該横方向エピタキシャル成長領域が突出している、
集積回路構成体。
【請求項１１】
請求項１０において、
該横方向エピタキシャル成長領域が約５ナノメートル（ｎｍ）の横方向距離へ突出している、
集積回路構成体。
【請求項１２】
請求項９において、更に、
該横方向エピタキシャル成長領域まわりに該分離トレンチの誘電体充填部分、
を有している集積回路構成体。
【請求項１３】
請求項１２において、
該横方向エピタキシャル成長領域周りの該分離トレンチの誘電体充填部分が該基板の側壁と接触する、
集積回路構成体。
【請求項１４】
請求項９において、更に、
該アクティブ半導体層上のパッド酸化膜及びパッド窒化膜、
を有しており、それらを介して、該分離トレンチが延在しており、該横方向エピタキシャル成長領域が該分離トレンチによって露出されている該アクティブ半導体層の端部から突出している、
集積回路構成体。
【請求項１５】
請求項９において、更に、
該横方向エピタキシャル成長領域を含む該アクティブ半導体層の部分上に形成したソース／ドレイン領域、
を有している集積回路構成体。
【請求項１６】
請求項９において、更に、
該分離トレンチ内のコンフォーマルライナー、
該アクティブ半導体層下側の或るレベルへ該分離トレンチの未充填部分を充填している有機誘電体、
を有している集積回路構成体。
【請求項１７】
基板上の薄い埋込酸化膜の上側のアクティブシリコン層を介して且つ該アクティブシリコン層上の誘電体を介して複数個の分離トレンチを形成し、
横方向エピタキシーを使用して、該分離トレンチによって露出されている端部からアクティブシリコン層を成長させて該分離トレンチの各々内に突出させる、
ことを包含している方法。
【請求項１８】
請求項１７において、更に、
該アクティブシリコン層を成長させて該分離トレンチの各々内に少なくとも約５ナノメートル（ｎｍ）の横方向距離へ突出させる、
ことを包含している方法。
【請求項１９】
請求項１７において、更に、
該分離トレンチの各々内への突出部を含んでいる該アクティブシリコン層の部分上にソース／ドレイン領域を形成する、
ことを包含している方法。
【請求項２０】
請求項１７において、更に、
該アクティブシリコン層の該突出部周りの該分離トレンチの部分を誘電体で充填する、
ことを包含している方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大略、ＳＯＩ（semiconductor on insulator）集積回路の製造に関するものであって、更に詳細には、ＳＯＩ集積回路における基板に対してのコンタクトに関連した短絡を回避する技術に関するものである。
【背景技術】
【０００２】
典型的なＳＯＩをベースとしたトランジスタ製造プロセスに必然的に伴うフッ化水素（ＨＦ）酸の量が制限されているために、薄い埋込酸化膜（ＢＯＸ）の場合には、基板は窪み（divot）において完全に又は部分的に露出される場合があり、特に超薄型ボディと埋込み酸化膜（ＵＴＢＢ）基板の場合にそうである。このことは、不整合なコンタクトが狭いトレンチ分離（ＳＴＩ）を越えて走行し且つソース／ドレイン（Ｓ／Ｄ）を基板と接続させることとなりＳＯＩ／基板短絡を発生させる場合がある。薄いＢＯＸのために、コンタクトエッチの余裕は非常に僅かなものである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、埋込酸化膜を貫通しての不整合コンタクトの侵入に起因してソース／ドレイン領域から基板への短絡に対して改良した保護に対する必要性が存在している。
【課題を解決するための手段】
【０００４】
基板上の埋込酸化膜の上側にあるアクティブシリコン層を介して該基板内へ、且つ該アクティブシリコン層上のパッド誘電体を介して、該分離トレンチをエッチする。該アクティブシリコン層の横方向エピタキシャル成長が該分離トレンチ内へ少なくとも約５ｎｍの横方向距離への突出部を形成し、且つ該突出部周りの分離トレンチの部分を誘電体で充填させる。誘電体を含んでいる該アクティブシリコン層の部分の上に隆起型ソース／ドレイン領域が形成される。その結果、該隆起型ソース／ドレイン領域の端部周りを通過する不整合のコンタクトは該分離トレンチにおける基板の側壁から離隔されたままである。
【０００５】
以下の詳細な説明を行う前に、本書全体にわたり使用される或る用語及び語句の定義をしておくことが有益である場合がある。「含む」及び「有する」という用語及びその派生語は、限定無しでの包摂を意味しており、「又は」という用語は非排他的、即ち及び／又は、を意味しており、「と関連する」及び「それと関連する」という用語及びそれらの派生語は、包含すること、中に包含されること、と相互接続すること、含有すること、その中に含有されること、へ又はと接続すること、へ又はと結合すること、と通信可能であること、と協働すること、インターリーブすること、並置すること、へ近接していること、へ又はと束縛されていること、持っていること、の特性を持っていること、等を意味場合があり、且つ「制御器」という用語は少なくとも１つの動作を制御する任意の装置、システム、又はその一部を意味しており、この様な装置はハードウエア、ファームウエア、又はソフトウエア、又はそれらの内の少なくとも２個の何らかの組合せで実現することが可能である。注意すべきことであるが、いずれか特定の制御器と関連する機能性は、局所的であるか又は遠隔的であるかに拘らずに、集中型又は分散型とすることが可能である。或る用語及び語句に対する定義は本書にわたり与えてあり、当業者は、殆どではないにしても多くの場合において、この様な定義はこの様に定義した用語及び語句の将来の使用のみならず以前の使用に対しても適用されることを理解すべきである。
【図面の簡単な説明】
【０００６】
【図１】ＵＴＢＢ基板へのコンタクト短絡を示した集積回路構成体の断面図。
【図２】本発明の１実施例に基いて側部エピタキシーを使用して基板に対するコンタクト関連短絡を回避する半導体集積回路構成体の一部の断面図。
【図３Ａ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図３Ｂ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図３Ｃ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図３Ｄ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図３Ｅ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図３Ｆ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図３Ｇ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図３Ｈ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図３Ｉ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図３Ｊ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図３Ｋ】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の１段階における半導体集積回路構成体の一部の断面図。
【図４】本発明の１実施例に基いて基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセスを例示したハイレベルのフローチャート。
【発明を実施するための形態】
【０００７】
本書において本発明の原理を説明するために使用する以下に説明する図１乃至４及び種々の実施例は例示的なものであって本発明の範囲を制限するためにいかなる態様においても解釈されるべきではない。当業者が理解するように、本発明の原理は任意の適宜に構成したシステムにおいて実現させることが可能である。
【０００８】
図１はＵＴＢＢ基板へのコンタクト短絡を示した集積回路構成体の断面図である。この図において、垂直コンタクトがソース／ドレイン領域と不整合であり、薄いＢＯＸを突き抜けてＳＴＩ及び薄いＢＯＸ下側の基板の側壁の両方とコンタクトしており、ソース／ドレインを基板へ短絡させている。
【０００９】
図２は本発明の１実施例に従って側部エピタキシー（side epitaxy）を使用して基板へのコンタクトに関連する短絡を回避する半導体集積回路構成体の一部の断面図である。集積回路構成体２００は、薄いＢＯＸ層２０２とＳＴＩ領域２０３とが形成されている基板（例えば、Ｐ型領域）２０１を包含している。半導体（例えば、シリコン）層２０４がＢＯＸ層２０２上に形成されており、且つ、側部エピタキシーによって、突出部２０５が成長されてＢＯＸ層２０２の端部を越えて延在しており且つＳＴＩ領域２０３の一部にオーバーハングしている。隆起型ソース／ドレイン領域２０６を、突出部２０５上を含んで半導体層２０４上に、ゲート（図２の例においては、ゲート電極と、バリア層と、ゲート絶縁体とを包含している）及びその隣の側壁スペーサ２０８（図２においては複数の層を包含するものとして例示されている）に隣接して、形成する。
【００１０】
コンタクト２０９が夫々のソース／ドレイン領域２０６と不整合である場合には、ＳＴＩ領域２０３へ下方に（又はその中に）延在するコンタクトの部分２１０は基板２０１と接触することはない。突出部２０５は、ソース／ドレイン領域２０６の端部と基板２０１の側壁（ＳＴＩ領域２０３との界面において）との間に横方向空間を与える。その結果、ソース／ドレイン領域から基板への短絡が発生することは無い。側部エピタキシーを介しての突出部２０５によって形成される横方向距離は、薄いＢＯＸ層２０２の場合であっても該側部エピタキシーで劇的に増加する量でのコンタクト反応性イオンエッチング（ＲＩＥ）オーバーエッチを可能とさせる。
【００１１】
図３Ａ乃至３Ｋは、本発明の１実施例に従って基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセス期間中の半導体集積回路構成体の一部の断面図である。図４は本発明の１実施例に従って基板へのコンタクト関連短絡を回避するために側部エピタキシーを使用するプロセスを例示したハイレベルフローチャートである。トランジスタ領域のみを例示するが、当業者によって理解される如く、同一の構成体は、１個の集積回路ダイ上、及び１個のウエハ内の多数の異なるダイ上の、多数の異なるトランジスタに対して同じプロセスを使用して同時的に形成される。
【００１２】
当業者が認識するように、図３Ａ乃至３Ｋの構成体は、一般的には近似的に相対的な寸法又は次元を例示するべく図示されるものであるが、寸法通りに図示したものではない。当業者が更に認識するように、集積回路及びその関連する構成体を形成するための完全なプロセスを図面中において又は本書において例示するものではない。その代わりに、説明の便宜上、本発明にとって独特であるか又は本発明を理解するために必要な限りにおいて集積回路及びその関連する構成体を形成するためのプロセスについて説明し且つ図示する。更に、種々のステップが図面中に例示されており且つ本書に記載されているが、この様なステップの順番又は介在するステップの有無に関しての制限を課すものではない。逐次的であるとして図示されるか又は記載されるステップは、明示的に特定されるものでない限り、全部ではないとしても少なくとも部分的に、夫々のステップが実際には同時的に又は重畳的態様で行われる可能性を排除すること無しに、単に説明の便宜上のためにそうされているに過ぎない。
【００１３】
最初に図３Ａを参照すると、プロセス４００は、ドープした半導体領域３０１（例えば、Ｐ型半導体物質）と、半導体領域３０１上のＢＯＸ層３０２と、ＢＯＸ層３０２上に形成されているアクティブ半導体層３０３（例えば、ドープしていないシリコン）と、アクティブ半導体層３０３上に固定されているパッド酸化物３０４及びパッド窒化物３０５と、を包含している集積回路構成体３００で開始する。リソグラフィ及び、好適には、指向性エッチ（例えば、ＲＩＥ）を使用して（ステップ４０１）、図３Ｂに示した如く、ＳＴＩ領域用のトレンチを形成する。次いで、図３Ｃに示した如く、コンフォーマルなライナー３０６を該トレンチ内にデポジット、即ち付着、させる。
【００１４】
エッチしたトレンチの残存する未充填部分を、図３Ｄに示した如くに、有機誘電体層（ＯＤＬ）３０７で充填する（ステップ４０３）。次いで、図３Ｅに例示した如く、該ＯＤＬアクティブ半導体層３０３の下側境界下の或るレベルへ除去し（ステップ４０４）、図３Ｆに例示した如く、ＯＤＬ３０７のレベル上方のライナー３０６の部分を除去し（ステップ４０５）、且つ図３Ｇに例示した如く、残存するＯＬＤ物質を剥離する（ステップ４０６）。次いで、側部（side）即ち横方向（lateral）シリコンエピタキシーを行って（ステップ４０７）、図３Ｈに図示した如く、アクティブ半導体層３０８からトレンチ内へ突出部３０８を成長させる。突出部３０８はオーバーハングを発生させるのに充分な横方向距離へ成長させ、該オーバーハングは突出部３０８の端部を通過して下方へ通過するいずれかの導電性物質が基板３０１の側壁と物理的に接触することを防止する。次いで、図３Ｉに例示した如く、トレンチ内の残存するライナー物質の除去をオプションとして実施することが可能である。
【００１５】
次いで、ＳＴＩトレンチを誘電体３０９で充填し且つ化学的機械的研磨（ＣＭＰ）を行って、図３Ｊに示した如く、集積回路構成体３００の上部表面を平坦化させる（ステップ４０９）。次いで、図３Ｋに示した如く、パッド酸化膜３０４及びパッド窒化膜３０５をアクティブ半導体物質３０３の表面から除去する（ステップ４１０）。次いで、ゲート構成体、側壁スペーサ、及び隆起型ソース／ドレイン領域を形成することが可能であり、次いで、上述した如く、隆起型ソース／ドレイン領域の内の少なくとも一つへのコンタクトを形成することが可能である。
【００１６】
本開示では、ＳＴＩ領域との界面においてシリコンをマスクするためにアクティブパターニング及びＲＩＥを使用している。シリコンの横方向エピタキシャル成長はマスクしていない領域上でのみ発生し、この場合には、アクティブ領域の周りにおいてのみ発生する。ソース／ドレイン領域と基板との間の接触短絡に対して保護するためには約５ナノメートル（ｎｍ）の横方向成長で充分である。本発明の解決法は良好な一様性及び厚さ制御を与え、且つ同一の分離特性を維持しながらアクティブ区域はエピタキシーで拡大される。存在するとしても、既存の製造プロセスの僅かな修正が必要であるに過ぎない。
【００１７】
本発明を例示的実施例について説明したが、種々の変更及び修正が当業者に示唆される場合がある。本発明はこの様な変更及び修正は本発明の技術的範囲内に入るものであることが意図されている。
【符号の説明】
【００１８】
２０１：基板
２０２：ＢＯＸ層
２０３：ＳＴＩ領域
２０４：半導体層
２０５：突出部
２０６：隆起型ソース／ドレイン領域
２０８：側壁スペーサ
２０９：コンタクト
３００：集積回路基板
３０１：ドープ済み半導体領域
３０２：ＢＯＸ層
３０３：アクティブ半導体層
３０４：パッド酸化膜
３０５：パッド窒化膜
３０６：コンフォーマルライナー
３０７：有機誘電体層（ＯＤＬ）
３０８：突出部
３０９：誘電体
【図２】
2014078715.tif 000003
【図３Ａ】
2014078715.tif 000004
【図３Ｂ】
2014078715.tif 000005
【図３Ｃ】
2014078715.tif 000006
【図３Ｄ】
2014078715.tif 000007
【図３Ｅ】
2014078715.tif 000008
【図３Ｆ】
2014078715.tif 000009
【図３Ｇ】
2014078715.tif 000010
【図３Ｈ】
2014078715.tif 000011
【図３Ｉ】
2014078715.tif 000012
【図３Ｊ】
2014078715.tif 000013
【図３Ｋ】
2014078715.tif 000014
【図４】
2014078715.tif 000015
【図１】
2014078715.tif 000016