(57)【要約】【課題】トレンチのアスペクト比に依らずに、トレンチを確実に埋め込んで素子分離部を形成できる半導体装置およびその製造方法を提供すること。【解決手段】メモリセル領域３およびＣＭＯＳ領域を区画する素子分離部５が形成された半導体基板２を有する半導体装置１において、半導体基板２にトレンチ１０を形成し、トレンチ１０の深さ方向途中部まで絶縁膜１１を介して第１材料層１２を埋め込み、トレンチ１０の第１材料層１２上の部分に第１材料層１２とは異なる第２材料層１３を埋め込むことによって素子分離部５を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体素子を選択的に備える半導体基板と、
前記半導体基板に形成され、前記半導体素子用の領域にアクティブ領域を区画する素子分離部とを含み、
前記素子分離部は、前記半導体基板に形成されたトレンチ、前記トレンチの深さ方向途中部まで絶縁膜を介して埋め込まれた第１材料層、および前記トレンチの前記第１材料層上の部分に埋め込まれた前記第１材料層とは異なる第２材料層を含む、半導体装置。
【請求項２】
前記第１材料層の上面と、当該上面よりも上側の前記トレンチの側面とで区画される部分のアスペクト比が４以下である、請求項１に記載の半導体装置。
【請求項３】
前記素子分離部は、ＳＴＩ（Shallow Trench Isolation）構造を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記トレンチのアスペクト比が４以上である、請求項３に記載の半導体装置。
【請求項５】
前記トレンチの深さが５０ｎｍ〜５００ｎｍである、請求項３または４に記載の半導体装置。
【請求項６】
前記トレンチは、その深さ方向に向かって幅が狭まるテーパ状に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１材料層がポリシリコンからなり、前記第２材料層が酸化シリコンからなる、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体素子は、不揮発性メモリを含む、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体素子は、ＣＭＯＳトランジスタを含む、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
半導体基板の半導体素子用の領域にアクティブ領域を区画するように、前記半導体基板にトレンチを形成する工程と、
前記トレンチの深さ方向途中部まで、絶縁膜を介して第１材料層を埋め込む工程と、
前記トレンチの前記第１材料層上の部分に第２材料層を埋め込む工程とを含む、半導体装置の製造方法。
【請求項１１】
前記第１材料層を埋め込む工程は、前記第１材料層の上面と、当該上面よりも上側の前記トレンチの側面とで区画される部分のアスペクト比が４以下となるように、前記トレンチに前記第１材料層を埋め込む工程を含む、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１材料層を埋め込む工程は、前記トレンチを満たすように前記第１材料層を埋め込んだ後、当該第１材料層の上面が前記半導体基板の表面よりも低くなるように、当該第１材料層を前記トレンチの深さ方向にエッチングする工程を含む、請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１材料層を形成する工程は、減圧ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によってポリシリコン材料を埋め込む工程を含む、請求項１０〜１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第２材料層を埋め込む工程は、ＨＤＰ（High Density Plasma：高密度プラズマ）法によって酸化シリコンを埋め込む工程を含む、請求項１０〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記半導体装置の製造方法は、前記第１材料層の形成に先立って、前記トレンチの内面を熱酸化することによって前記絶縁膜を形成する工程を含む、請求項１０〜１４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１は、ＦＭＯＮＯＳ型メモリセルを備える半導体装置を開示している。ＦＭＯＮＯＳ型メモリセルは、ＳＴＩ（Shallow Trench Isolation）により素子間が分離されている。ＳＴＩは、半導体基板に形成された溝部にＣＶＤ法（Chemical Vapor Deposition：化学的気相法）によってシリコン酸化膜を堆積させることにより形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−８８４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置の微細化・小型化に伴い、半導体基板の表面における半導体素子のアクティブ領域を区画する方法として、アスペクト比（トレンチの深さをトレンチ上部の開口幅で除した値）が高いトレンチを半導体基板に形成する方法が採用されている。
しかしながら、高アスペクト比のトレンチに酸化膜を埋め込む際、トレンチ内部が完全に埋め戻される前にトレンチの開口端が酸化膜の材料で塞がり、トレンチ内部にボイド（空洞）が発生するという埋め込み不良の問題がある。そして、当該ボイドは、ＣＭＰ法（Chemical Mechanical Polishing：化学機械研磨法）等による酸化膜の平坦化の際に、トレンチを塞いでいる酸化膜が削り取られることにより、凹部として残ってしまう。
【０００５】
その結果、その後の工程で半導体基板に導電材料を堆積させると、当該導電材料が凹部（ボイド）に入り込む場合がある。たとえば、特許文献１の半導体装置では、ゲート電極の材料である多結晶シリコン（ポリシリコン）が凹部（ボイド）を埋め尽くすかもしれない。そうなると、この凹部に埋め込まれたポリシリコンを介してリークパスが形成され、漏れ電流が増加するおそれがある。
【０００６】
そこで、本発明の目的は、トレンチのアスペクト比に依らずに、トレンチを確実に埋め込んで素子分離部を形成できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１記載の発明は、半導体素子を選択的に備える半導体基板と、前記半導体基板に形成され、前記半導体素子用の領域にアクティブ領域を区画する素子分離部とを含み、前記素子分離部は、前記半導体基板に形成されたトレンチ、前記トレンチの深さ方向途中部まで絶縁膜を介して埋め込まれた第１材料層、および前記トレンチの前記第１材料層上の部分に埋め込まれた前記第１材料層とは異なる第２材料層を含む、半導体装置である。
【０００８】
この構成によれば、半導体基板に形成されたトレンチには、その深さ方向途中部まで第１材料層が埋め込まれている。そのため、第２材料層が埋め込まれるべきトレンチのアスペクト比を、第１材料層が埋め込まれるときのトレンチのアスペクト比よりも低くすることができる。つまり、どのようなアスペクト比のトレンチが形成されたとしても、第１材料層によって第２材料層が埋め込まれるときのトレンチのアスペクト比を調整することができる。
【０００９】
これにより、素子分離部にボイドが生ずるのを抑制しつつ、第１材料層および第２材料層をトレンチに埋め込んで素子分離部を形成することができる。その結果、当該ボイドを起因とする素子分離部の漏れ電流の発生を抑制することができる。
また、請求項２記載の発明は、前記第１材料層の上面と、当該上面よりも上側の前記トレンチの側面とで区画される部分のアスペクト比が４以下である、請求項１に記載の半導体装置である。
【００１０】
この構成では、第１材料層の上面と、当該上面よりも上側の前記トレンチの側面とで区画される部分のアスペクト比を調整することにより、ボイドの発生を効果的に抑制できる範囲において第２材料層を埋め込むことができる。その結果、当該ボイドを起因とする素子分離部の漏れ電流の発生を効果的に抑制することができる。
また、請求項３記載の発明のように、前記素子分離部は、ＳＴＩ（Shallow Trench Isolation）構造を含んでいてもよく、また、請求項４記載の発明のように、前記トレンチのアスペクト比が４以上であってもよく、また、請求項５記載の発明のように、前記トレンチの深さが５０ｎｍ〜５００ｎｍであってもよい。
【００１１】
この構成では、第１材料層によって第２材料層が埋め込まれるときのトレンチのアスペクト比を調整することができるので、たとえ、高アスペクト比を有するトレンチからなるＳＴＩ構造を形成する場合であっても、第２材料層を良好に埋め込むことができる。
また、請求項６記載の発明のように、前記トレンチは、その深さ方向に向かって幅が狭まるテーパ状に形成されていてもよい。
【００１２】
また、請求項７記載の発明は、前記第１材料層がポリシリコンからなり、前記第２材料層が酸化シリコンからなる、請求項１〜６のいずれか一項に記載の半導体装置である。
この構成では、第１材料層に埋め込み性の優れたポリシリコンを使用することにより、トレンチに第１材料層を良好に埋め込むことができる。
また、請求項８記載の発明のように、前記半導体素子は、不揮発性メモリを含んでいてもよく、また、請求項９記載の発明のように、前記半導体素子は、ＣＭＯＳトランジスタを含んでいてもよい。
【００１３】
この構成では、素子分離部の漏れ電流の発生を効果的に抑制することができるので、信頼性の高い半導体素子を備えた半導体装置を達成することができる。
また、請求項１０記載の発明は、半導体基板の半導体素子用の領域にアクティブ領域を区画するように、前記半導体基板にトレンチを形成する工程と、前記トレンチの深さ方向途中部まで、絶縁膜を介して第１材料層を埋め込む工程と、前記トレンチの前記第１材料層上の部分に第２材料層を埋め込む工程とを含む、半導体装置の製造方法である。
【００１４】
本発明によれば、請求項１の発明に関して述べた効果と同様な効果を奏する半導体装置を製造することができる。
また、請求項１１記載の発明は、前記第１材料層を埋め込む工程は、前記第１材料層の上面と、当該上面よりも上側の前記トレンチの側面とで区画される部分のアスペクト比が４以下となるように、前記トレンチに前記第１材料層を埋め込む工程を含む、請求項１０に記載の半導体装置の製造方法である。
【００１５】
この方法では、請求項２の発明に関して述べた効果と同様な効果を奏する半導体装置を製造することができる。
また、請求項１２記載の発明は、前記第１材料層を埋め込む工程は、前記トレンチを満たすように前記第１材料層を埋め込んだ後、当該第１材料層の上面が前記半導体基板の表面よりも低くなるように、当該第１材料層を前記トレンチの深さ方向にエッチングする工程を含む、請求項１０または１１に記載の半導体装置の製造方法である。
【００１６】
この方法では、エッチングの条件を調節することによって、第２材料層を埋め込むべき部分（前記第１材料層の上面と、当該上面よりも上側の前記トレンチの側面とで区画される部分）のアスペクト比を簡単に制御できる。
また、請求項１３記載の発明のように、前記第１材料層を形成する工程は、減圧ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によってポリシリコン材料を埋め込む工程を含んでいてもよく、また、請求項１４記載の発明のように、前記第２材料層を埋め込む工程は、ＨＤＰ（High Density Plasma：高密度プラズマ）法によって酸化シリコンを埋め込む工程を含んでいてもよい。
【００１７】
また、請求項１５記載の発明は、前記半導体装置の製造方法は、前記第１材料層の形成に先立って、前記トレンチの内面を熱酸化することによって前記絶縁膜を形成する工程を含む、請求項１０〜１４のいずれか一項に記載の半導体装置の製造方法である。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の一実施形態に係る半導体装置の平面図である。
【図２】図２は、図１（ａ）における各切断面線から見た断面図である。
【図３】図３は、図１（ｂ）における各切断面線から見た断面図である。
【図４】図４は、前記半導体装置の製造工程の一例を説明するための断面図である。
【図５】図５は、前記半導体装置の製造工程の一例を説明するための断面図である。
【図６】図６は、図４の次の製造工程を示す図である。
【図７】図７は、図５の次の製造工程を示す図である。
【図８】図８は、図６の次の製造工程を示す図である。
【図９】図９は、図７の次の製造工程を示す図である。
【図１０】図１０は、図８の次の製造工程を示す図である。
【図１１】図１１は、図９の次の製造工程を示す図である。
【図１２】図１２は、図１０の次の製造工程を示す図である。
【図１３】図１３は、図１１の次の製造工程を示す図である。
【図１４】図１４は、図１２の次の製造工程を示す図である。
【図１５】図１５は、図１３の次の製造工程を示す図である。
【図１６】図１６は、図１４の次の製造工程を示す図である。
【図１７】図１７は、図１５の次の製造工程を示す図である。
【図１８】図１８は、図１６の次の製造工程を示す図である。
【図１９】図１９は、図１７の次の製造工程を示す図である。
【図２０】図２０は、図１８の次の製造工程を示す図である。
【図２１】図２１は、図１９の次の製造工程を示す図である。
【図２２】図２２は、図２０の次の製造工程を示す図である。
【図２３】図２３は、図２１の次の製造工程を示す図である。
【図２４】図２４は、図２２の次の製造工程を示す図である。
【図２５】図２５は、図２３の次の製造工程を示す図である。
【図２６】図２６は、図２４の次の製造工程を示す図である。
【図２７】図２７は、図２５の次の製造工程を示す図である。
【図２８】図２８は、図２６の次の製造工程を示す図である。
【図２９】図２９は、図２７の次の製造工程を示す図である。
【図３０】図３０は、図２８の次の製造工程を示す図である。
【図３１】図３１は、図２９の次の製造工程を示す図である。
【図３２】図３２は、図３０の次の製造工程を示す図である。
【図３３】図３３は、図３１の次の製造工程を示す図である。
【図３４】図３４は、図３２の次の製造工程を示す図である。
【図３５】図３５は、図３３の次の製造工程を示す図である。
【図３６】図３６は、図３４の次の製造工程を示す図である。
【図３７】図３７は、図３５の次の製造工程を示す図である。
【図３８】図３８は、図３６の次の製造工程を示す図である。
【図３９】図３９は、図３７の次の製造工程を示す図である。
【図４０】図４０は、図３８の次の製造工程を示す図である。
【図４１】図４１は、図３９の次の製造工程を示す図である。
【図４２】図４２は、図４０の次の製造工程を示す図である。
【図４３】図４３は、図４１の次の製造工程を示す図である。
【図４４】図４４は、図４２の次の製造工程を示す図である。
【図４５】図４５は、図４３の次の製造工程を示す図である。
【図４６】図４６は、図４４の次の製造工程を示す図である。
【図４７】図４７は、図４５の次の製造工程を示す図である。
【図４８】図４８は、本発明の他の実施形態に係る半導体装置のメモリセルのレイアウト図である。
【図４９】図４９（ａ）（ｂ）は、メモリセルの内部構造を説明するための鳥瞰図であって、図４９（ａ）はビット線に沿う方向から見た図を示し、図４９（ｂ）はワード線に沿う方向から見た図を示している。
【図５０】図５０（ａ）（ｂ）は、本発明の他の実施形態に係る半導体装置の製造方法の一部を説明するための図である。
【図５１】図５１（ａ）（ｂ）は、図５０（ａ）（ｂ）の次の工程を示す図である。
【図５２】図５２（ａ）（ｂ）は、図５１（ａ）（ｂ）の次の工程を示す図である。
【図５３】図５３（ａ）（ｂ）は、図５２（ａ）（ｂ）の次の工程を示す図である。
【図５４】図５４（ａ）（ｂ）は、図５３（ａ）（ｂ）の次の工程を示す図である。
【図５５】図５５（ａ）（ｂ）は、図５４（ａ）（ｂ）の次の工程を示す図である。
【図５６】図５６（ａ）（ｂ）は、図５５（ａ）（ｂ）の次の工程を示す図である。
【図５７】図５７（ａ）（ｂ）は、図５６（ａ）（ｂ）の次の工程を示す図である。
【図５８】図５８（ａ）（ｂ）は、図５７（ａ）（ｂ）の次の工程を示す図である。
【図５９】図５９（ａ）（ｂ）は、図５８（ａ）（ｂ）の次の工程を示す図である。
【図６０】図６０（ａ）（ｂ）は、図５９（ａ）（ｂ）の次の工程を示す図である。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の平面図である。図１（ａ）は、半導体装置１のメモリセル領域３を示す平面図であり、図１（ｂ）は、半導体装置１のＣＭＯＳ領域４を示す平面図である。また、図２は、図１（ａ）における各切断面線から見た断面図であって、図２（ａ）が切断面線IIａ−IIａに対応し、図２（ｂ）が切断面線IIｂ−IIｂに対応している。また、図３は、図１（ｂ）における各切断面線から見た断面図であって、図３（ａ）が切断面線IIIａ−IIIａに対応し、図３（ｂ）が切断面線IIIｂ−IIIｂに対応している。
【００２０】
以下では、まず、図１（ａ）および図２（ａ），（ｂ）を参照して半導体装置１のメモリセル領域３を説明し、次に、図１（ｂ）および図３（ａ），（ｂ）を参照して半導体装置１のＣＭＯＳ領域４を説明する。
＜メモリセル領域＞
半導体装置１は、半導体基板２と、この半導体基板２上に設定されたメモリセル領域３とを含む。半導体基板２は、たとえば、ｐ型の導電性を有するシリコン基板である。
【００２１】
メモリセル領域３は、素子分離部５によって、複数のアクティブ領域６に区画されている。
素子分離部５は、半導体基板２の表面に形成されたトレンチ１０と、トレンチ１０の内面に形成されたライナー酸化膜１１と、トレンチ１０に埋め込まれた埋め込み膜１５とを含む。
【００２２】
トレンチ１０は、この実施形態では、直線状のライントレンチが互いに平行となるようにストライプ状に配列されている。互いに隣り合うトレンチ１０間の距離は、０．０２μｍ〜１μｍである。この距離は、各アクティブ領域６の幅に対応している。各トレンチ１０は、その長手方向に直交する幅方向で切断したときの断面視（以下、単に「断面視」という。）において、開口端から底部へ向かう深さ方向に幅が狭まるテーパ状に形成されている。
【００２３】
トレンチ１０は、この実施形態では、深さが５０ｎｍ〜５００ｎｍであり、アスペクト比（トレンチの深さをトレンチの開口幅で除した値）が４以上（好ましくは、４〜８）のＳＴＩ（Shallow Trench Isolation）構造を有するが、その深さおよびアスペクト比は適宜変更できる。たとえば、深さが０．５μｍ以上、好ましくは、１μｍ〜４０μｍ、アスペクト比が８〜２０のＤＴＩ（Deep Trench Isolation）構造であってもよい。
【００２４】
ライナー酸化膜１１は、たとえば酸化シリコンからなり、トレンチ１０の側面および底面の全域に亘って形成されている。そして、トレンチ１０におけるライナー酸化膜１１の内側に、埋め込み膜１５が埋め込まれている。
埋め込み膜１５は、トレンチ１０の底部から開口側にかけてこの順に積層された第１材料層１２および第２材料層１３を含む。
【００２５】
第１材料層１２は、第２材料層１３との界面がトレンチ１０の底部を基準に一定の高さ位置となるように、トレンチ１０の深さ方向途中部まで埋め込まれている。つまり、この実施形態では、第１材料層１２と第２材料層１３との界面が半導体基板２の表面と平行となるように、トレンチ１０の底部から一定の高さまでの領域が第１材料層１２で満たされており、第１材料層１２よりも上側の残りの領域が第２材料層１３で満たされている。
【００２６】
また、第１材料層１２よりも上側の領域（つまり、第１材料層１２の上面と、当該上面よりも上側のトレンチの側面とで区画される部分）のアスペクト比は、４以下であることが好ましい。この領域に埋め込まれた第２材料層１３は、たとえば、その上面が半導体基板２の表面とほぼ面一になるように、トレンチ１０に埋め込まれている。
第１材料層１２は、たとえば、ポリシリコンからなり、第２材料層１３は酸化シリコン（ＳｉＯ２）からなる。なお、第１材料層１２の他の材料として、ＴＥＯＳ（Tetraethyl orthosilicate）および窒化シリコン（ＳｉＮ）を例示することができる。
【００２７】
素子分離部５によって区画された複数のアクティブ領域６には、それぞれ不揮発性メモリセル２０（ＥＥＰＲＯＭ）が１つずつ設けられている。
不揮発性メモリセル２０は、半導体基板２の表面部に互いに間隔を空けて形成されたｎ型ソース領域２３およびｎ型ドレイン領域２４と、これらの間のチャネル領域２５に対向するように配置されたフローティングゲート２６と、このフローティングゲート２６に積層されたコントロールゲート２７とを備えている。ｎ型ソース領域２３、ｎ型ドレイン領域２４およびコントロールゲート２７の表面には、それぞれシリサイド２１，２２，３１が形成されている。
【００２８】
フローティングゲート２６は、各アクティブ領域６に１つずつ設けられている。各フローティングゲート２６は、アクティブ領域６の長手方向に直交する幅方向における両端部（オーバーラップ部分）が、第２材料層１３にオーバーラップするように形成されている。
コントロールゲート２７は、アクティブ領域６の長手方向に直交する幅方向に延びる直線状に形成されている。コントロールゲート２７は、複数のアクティブ領域６に跨っていて、その上面が平坦となるように全てのフローティングゲート２６を一括して覆っている。つまり、コントロールゲート２７は、複数の不揮発性メモリセル２０の共通の電極となっている。
【００２９】
また、アクティブ領域６の長手方向におけるフローティングゲート２６およびコントロールゲート２７の両側面は、互いに面一に形成されている。これにより、フローティングゲート２６およびコントロールゲート２７の積層構造は、段差のない平面状の側面を有している。すなわち、これらの２つのゲート２６，２７が半導体基板２の同じスペース上の領域に収まっている。
【００３０】
これらの２つのゲート２６，２７により、フローティングゲート２６の閾値電圧のばらつきを抑えると共に、不揮発性メモリセル２０の微細化が図られている。そして、フローティングゲート２６およびコントロールゲート２７の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール２８に覆われている。
ｎ型ソース領域２３およびｎ型ドレイン領域２４と、フローティングゲート２６との間、すなわち、サイドウォール２８の直下の領域には、それぞれｎ型ソース低濃度層２９およびｎ型ドレイン低濃度層３０が形成されている。これにより、ＬＤＤ（Lightly Doped Drain）構造が形成されている。
【００３１】
ｎ型ソース低濃度層２９およびｎ型ドレイン低濃度層３０は、ｎ型ソース・ドレイン領域２３，２４よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型ソース・ドレイン低濃度層２９，３０は、フローティングゲート２６およびコントロールゲート２７に対して自己整合的に形成されている。一方、ｎ型ソース・ドレイン領域２３，２４は、サイドウォール２８に対して自己整合的に形成されている。
【００３２】
チャネル領域２５において半導体基板２の表面には、フローティングゲート２６に対向するようにトンネル酸化膜３７が形成されている。トンネル酸化膜３７の厚さは、たとえば９０Å程度である。このトンネル酸化膜３７は、チャネル領域２５とフローティングゲート２６との間で、ＦＮ（ファウラー・ノルドハイム）トンネリングによって電子を通過させる。
【００３３】
また、フローティングゲート２６とコントロールゲート２７との間は、絶縁膜によって絶縁されている。この絶縁膜は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜-窒化膜-酸化膜）構造の膜（以下、ＯＮＯ膜３６とする。）からなる。
＜ＣＭＯＳ領域＞
半導体装置１は、ＨＶ−ＣＭＯＳ（High Voltage−Complementary Metal Oxide Semiconductor）領域４０、ＭＶ−ＣＭＯＳ（Middle Voltage−Complementary Metal Oxide Semiconductor）領域７０、およびＬＶ−ＣＭＯＳ（Low Voltage−Complementary Metal Oxide Semiconductor）領域９０を共通の半導体基板２上に備えている。
【００３４】
ＨＶ−ＣＭＯＳ領域４０、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０は、素子分離部５によって互いに分離されている。以下、（１）ＨＶ−ＣＭＯＳ領域４０、（２）ＭＶ−ＣＭＯＳ７０領域および（３）ＬＶ−ＣＭＯＳ領域９０の順に説明する。
（１）ＨＶ−ＣＭＯＳ領域
ＨＶ−ＣＭＯＳ領域４０は、ｎ型のＨＶ−ｎＭＯＳ４１およびｐ型のＨＶ−ｐＭＯＳ４２を含む。ｎ型のＨＶ−ｎＭＯＳ４１およびｐ型のＨＶ−ｐＭＯＳ４２は、これらを矩形状に取り囲む素子分離部５によって互いに分離されている。ＨＶ−ｎＭＯＳ４１およびＨＶ−ｐＭＯＳ４２は、たとえば、定格電圧が５Ｖを超えて４０Ｖ以下の高耐圧素子である。
【００３５】
ＨＶ−ｎＭＯＳ４１用の領域には、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ｐ型ベース領域４３が形成されている。ｐ型ベース領域４３は、その底部がトレンチ１０よりも深くなるように形成されている。
ｐ型ベース領域４３において半導体基板２の表面には、ＨＶ−ｎＭＯＳゲート絶縁膜５１が形成されている。ＨＶ−ｎＭＯＳゲート絶縁膜５１は、たとえば、３００Å〜５００Åの厚さで形成されている。そして、ＨＶ−ｎＭＯＳゲート絶縁膜５１を挟んで半導体基板２に対向するように、ＨＶ−ｎＭＯＳゲート電極５２が形成されている。ＨＶ−ｎＭＯＳゲート電極５２の表面には、シリサイド４９が形成されている。また、ＨＶ−ｎＭＯＳゲート電極５２の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール５３で覆われている。
【００３６】
そして、ＨＶ−ｎＭＯＳゲート電極５２に対して一方側に、ＨＶ−ｎ型ドリフト領域５０、ＨＶ−ｎ型ソース領域４４およびＨＶ−ｎ型ソースコンタクト領域４７が形成され、その反対側に、ＨＶ−ｎ型ドリフト領域５０、ＨＶ−ｎ型ドレイン領域４５、およびＨＶ−ｎ型ドレインコンタクト領域４８が形成されている。
ＨＶ−ｎ型ドリフト領域５０は、ＨＶ−ｎＭＯＳゲート電極５２に対して自己整合的に形成され、ＨＶ−ｎ型ソース・ドレイン領域４４，４５は、それぞれサイドウォール５３に対して自己整合的に形成されている。また、ＨＶ−ｎ型ソース・ドレインコンタクト領域４７，４８は、それぞれＨＶ−ｎ型ソース・ドレイン領域４４，４５の内方領域に形成されている。また、ＨＶ−ｎ型ソース・ドレインコンタクト領域４７，４８の表面には、それぞれシリサイドが形成されている。
【００３７】
ＨＶ−ｐＭＯＳ４２用の領域には、ＨＶ−ｎＭＯＳ４１用の領域と同様に、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ｎ型ベース領域５４が形成されている。ｎ型ベース領域５４は、その底部がトレンチ１０よりも深くなるように形成されている。
ｎ型ベース領域５４において半導体基板２の表面には、ＨＶ−ｐＭＯＳゲート絶縁膜６２が形成されている。ＨＶ−ｐＭＯＳゲート絶縁膜６２は、ＨＶ−ｎＭＯＳゲート絶縁膜５１と同じ厚さ、同じ材料で形成されている。そして、ＨＶ−ｐＭＯＳゲート絶縁膜６２を挟んで半導体基板２に対向するように、ＨＶ−ｐＭＯＳゲート電極６３が形成されている。ＨＶ−ｐＭＯＳゲート電極６３の表面には、シリサイド６０が形成されている。また、ＨＶ−ｐＭＯＳゲート電極６３の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール６４で覆われている。
【００３８】
そして、ＨＶ−ｐＭＯＳゲート電極６３に対して一方側に、ＨＶ−ｐ型ドリフト領域６１、ＨＶ−ｐ型ソース領域５５およびＨＶ−ｐ型ソースコンタクト領域５８が形成され、その反対側に、ＨＶ−ｐ型ドリフト領域６１、ＨＶ−ｐ型ドレイン領域５６、およびＨＶ−ｐ型ドレインコンタクト領域５９が形成されている。
ＨＶ−ｐ型ドリフト領域６１は、ＨＶ−ｎ型ドリフト領域５０よりも深く形成され、ＨＶ−ｐＭＯＳゲート電極６３に対して自己整合的に形成されている。ＨＶ−ｐ型ソース・ドレイン領域５５，５６は、ＨＶ−ｎ型ソース・ドレイン領域４４，４５と同じ深さで形成され、それぞれサイドウォール６４に対して自己整合的に形成されている。また、ＨＶ−ｐ型ソース・ドレインコンタクト領域５８，５９は、ＨＶ−ｎ型ソース・ドレインコンタクト領域４７，４８と同じ深さで形成され、それぞれＨＶ−ｐ型ソース・ドレイン領域５５，５６の内方領域に形成されている。また、ＨＶ−ｐ型ソース・ドレインコンタクト領域５８，５９の表面には、それぞれシリサイドが形成されている。
（２）ＭＶ−ＣＭＯＳ領域
ＭＶ−ＣＭＯＳ領域７０は、ｎ型のＭＶ−ｎＭＯＳ７１およびｐ型のＭＶ−ｐＭＯＳ７２を含む。ｎ型のＭＶ−ｎＭＯＳ７１およびｐ型のＭＶ−ｐＭＯＳ７２は、これらを矩形状に取り囲む素子分離部５によって互いに分離されている。ＭＶ−ｎＭＯＳ７１およびＭＶ−ｐＭＯＳ７２は、たとえば、定格電圧が２Ｖ以上５Ｖ以下の中耐圧素子である。
【００３９】
ＭＶ−ｎＭＯＳ７１用の領域には、ＨＶ−ｎＭＯＳ４１用の領域と同様に、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ＭＶ−ｐ型ウェル７３が形成されている。ＭＶ−ｐ型ウェル７３は、ｐ型ベース領域４３よりも不純物濃度が高く、かつ、ｐ型ベース領域４３よりも浅く形成されている。たとえば、ＭＶ−ｐ型ウェル７３は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。また、ＭＶ−ｐ型ウェル７３は、ＨＶ−ｐ型ドリフト領域６１および後述するＬＶ−ｐ型ウェル９３と同じ不純物濃度および同じ深さで形成されている。
【００４０】
ＭＶ−ｐ型ウェル７３の内方領域には、ＭＶ−ｎ型ソース領域７４およびＭＶ−ｎ型ドレイン領域７５が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＭＶ−ｎ型ソース領域７４とＭＶ−ｎ型ドレイン領域７５との間の領域が、ＭＶ−ｐ型ウェル７３のチャネル領域である。
ＭＶ−ｎＭＯＳ７１用の領域において半導体基板２の表面には、ＭＶ−ｎＭＯＳゲート絶縁膜７７が形成されている。ＭＶ−ｎＭＯＳゲート絶縁膜７７は、前述のＨＶ−ｎＭＯＳゲート絶縁膜５１よりも薄く形成されている。その厚さは、たとえば、１００Å〜３００Åである。そして、ＭＶ−ｎＭＯＳ７１のチャネル領域に対向するように、ＭＶ−ｎＭＯＳゲート絶縁膜７７を挟んで、ＭＶ−ｎＭＯＳゲート電極７８が形成されている。ＭＶ−ｎＭＯＳゲート電極７８の表面には、シリサイド７６が形成されている。また、ＭＶ−ｎ型ソース領域７４およびＭＶ−ｎ型ドレイン領域７５は、ＭＶ−ｎＭＯＳゲート電極７８に対して自己整合的に形成されている。ＭＶ−ｎＭＯＳゲート電極７８の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール７９で覆われている。
【００４１】
そして、ＭＶ−ｎ型ソース・ドレイン領域７４，７５の内方領域には、それぞれサイドウォール７９に対して自己整合的に、ＭＶ−ｎ型ソースコンタクト領域８０およびＭＶ−ｎ型ドレインコンタクト領域３３が形成されている。また、ＭＶ−ｎ型ソース・ドレインコンタクト領域８０，３３の表面には、それぞれシリサイドが形成されている。
ＭＶ−ｐＭＯＳ７２用の領域には、ＨＶ−ｎＭＯＳ４１用の領域と同様に、この領域を矩形状に取り囲む素子分離部５の辺に沿って、ディープｎ型ウェル３２が形成され、さらにディープｎ型ウェル３２の内方領域には、ＭＶ−ｎ型ウェル８１が形成されている。ＭＶ−ｎ型ウェル８１は、ｎ型ベース領域５４よりも不純物濃度が高く、かつ、ｎ型ベース領域５４よりも浅く形成されている。たとえば、ＭＶ−ｎ型ウェル８１は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。また、ＭＶ−ｎ型ウェル８１は、後述するＬＶ−ｎ型ウェル１０１と同じ不純物濃度および同じ深さで形成されている。
【００４２】
ＭＶ−ｎ型ウェル８１の内方領域には、ＭＶ−ｐ型ソース領域８２およびＭＶ−ｐ型ドレイン領域８３が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＭＶ−ｐ型ソース領域８２とＭＶ−ｐ型ドレイン領域８３との間の領域が、ＭＶ−ｎ型ウェル８１のチャネル領域である。
ＭＶ−ｐＭＯＳ７２用の領域において半導体基板２の表面には、ＭＶ−ｐＭＯＳゲート絶縁膜８５が形成されている。ＭＶ−ｐＭＯＳゲート絶縁膜８５は、ＭＶ−ｎＭＯＳゲート絶縁膜７７と同じ厚さ、同じ材料で形成されている。そして、ＭＶ−ｐＭＯＳ７２のチャネル領域に対向するように、ＭＶ−ｐＭＯＳゲート絶縁膜８５を挟んで、ＭＶ−ｐＭＯＳゲート電極８６が形成されている。ＭＶ−ｐＭＯＳゲート電極８６の表面には、シリサイド８４が形成されている。また、ＭＶ−ｐ型ソース領域８２およびＭＶ−ｐ型ドレイン領域８３は、ＭＶ−ｐＭＯＳゲート電極８６に対して自己整合的に形成されている。ＭＶ−ｐＭＯＳゲート電極８６の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール８７で覆われている。
【００４３】
そして、ＭＶ−ｐ型ソース・ドレイン領域８２，８３の内方領域には、それぞれサイドウォール８７に対して自己整合的に、ＭＶ−ｐ型ソースコンタクト領域８８およびＭＶ−ｐ型ドレインコンタクト領域８９が形成されている。また、ＭＶ−ｐ型ソース・ドレインコンタクト領域８８，８９の表面には、それぞれシリサイドが形成されている。
（３）ＬＶ−ＣＭＯＳ領域
ＬＶ−ＣＭＯＳ領域９０は、ｎ型のＬＶ−ｎＭＯＳ９１およびｐ型のＬＶ−ｐＭＯＳ９２を含む。ｎ型のＬＶ−ｎＭＯＳ９１およびｐ型のＬＶ−ｐＭＯＳ９２は、これらを矩形状に取り囲む素子分離部５によって互いに分離されている。ＬＶ−ｎＭＯＳ９１およびＬＶ−ｐＭＯＳ９２は、たとえば、定格電圧が２Ｖ未満の低耐圧素子である。
【００４４】
ＬＶ−ｎＭＯＳ９１用の領域およびＬＶ−ｐＭＯＳ９２用の領域には、これらの領域を一括して覆うように、素子分離部５の辺に沿ってディープｎ型ウェル１４０が形成されている。ディープｎ型ウェル１４０は、ｎ型ベース領域５４と同じ不純物濃度および同じ深さで形成されている。
ＬＶ−ｎＭＯＳ９１用の領域においてディープｎ型ウェル１４０の内方領域には、この領域を矩形状に取り囲む素子分離部５の辺に沿ってＬＶ−ｐ型ウェル９３が形成されている。ＬＶ−ｐ型ウェル９３は、ｐ型ベース領域４３よりも不純物濃度が高く、かつ、ｐ型ベース領域４３よりも浅く形成されている。たとえば、ＬＶ−ｐ型ウェル９３は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。
【００４５】
ＬＶ−ｐ型ウェル９３の内方領域には、ＬＶ−ｎ型ソース領域９４およびＬＶ−ｎ型ドレイン領域９５が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＬＶ−ｎ型ソース領域９４とＬＶ−ｎ型ドレイン領域９５との間の領域が、ＬＶ−ｐ型ウェル９３のチャネル領域である。
ＬＶ−ｎＭＯＳ９１用の領域において半導体基板２の表面には、ＬＶ−ｎＭＯＳゲート絶縁膜９７が形成されている。ＬＶ−ｎＭＯＳゲート絶縁膜９７は、前述のＭＶ−ｎＭＯＳゲート絶縁膜７７よりもさらに薄く形成されている。その厚さは、たとえば、１０Å〜１００Åである。そして、ＬＶ−ｎＭＯＳ９１のチャネル領域に対向するように、ＬＶ−ｎＭＯＳゲート絶縁膜９７を挟んで、ＬＶ−ｎＭＯＳゲート電極９８が形成されている。ＬＶ−ｎＭＯＳゲート電極９８の表面には、シリサイド９６が形成されている。また、ＬＶ−ｎ型ソース領域９４およびＬＶ−ｎ型ドレイン領域９５は、ＬＶ−ｎＭＯＳゲート電極９８に対して自己整合的に形成されている。また、ＬＶ−ｎＭＯＳゲート電極９８の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール９９で覆われている。
【００４６】
そして、ＬＶ−ｎ型ソース・ドレイン領域９４，９５の内方領域には、それぞれサイドウォール９９に対して自己整合的に、ＬＶ−ｎ型ソースコンタクト領域１００およびＬＶ−ｎ型ドレインコンタクト領域３４が形成されている。また、ＬＶ−ｎ型ソース・ドレインコンタクト領域１００，３４の表面には、それぞれシリサイドが形成されている。
ＬＶ−ｐＭＯＳ９２用の領域においてディープｎ型ウェル１４０の内方領域には、この領域を矩形状に取り囲む素子分離部５の辺に沿ってＬＶ−ｎ型ウェル１０１が形成されている。ＬＶ−ｎ型ウェル１０１は、ｎ型ベース領域５４よりも不純物濃度が高く、かつ、ｎ型ベース領域５４よりも浅く形成されている。たとえば、ＬＶ−ｎ型ウェル１０１は、その底部がトレンチ１０の底部と同じ深さ位置になるように形成されている。
【００４７】
ＬＶ−ｎ型ウェル１０１の内方領域には、ＬＶ−ｐ型ソース領域１０２およびＬＶ−ｐ型ドレイン領域１０３が、半導体基板２の表面に沿って互いに間隔を空けて形成されている。このＬＶ−ｐ型ソース領域１０２とＬＶ−ｐ型ドレイン領域１０３との間の領域が、ＬＶ−ｎ型ウェル１０１のチャネル領域である。
ＬＶ−ｐＭＯＳ９２用の領域において半導体基板２の表面には、ＬＶ−ｐＭＯＳゲート絶縁膜１０５が形成されている。ＬＶ−ｐＭＯＳゲート絶縁膜１０５は、ＬＶ−ｎＭＯＳゲート絶縁膜９７と同じ厚さ、同じ材料で形成されている。そして、ＬＶ−ｐＭＯＳ９２のチャネル領域に対向するように、ＬＶ−ｐＭＯＳゲート絶縁膜１０５を挟んで、ＬＶ−ｐＭＯＳゲート電極１０６が形成されている。ＬＶ−ｐＭＯＳゲート電極１０６の表面には、シリサイド１０４が形成されている。また、ＬＶ−ｐ型ソース領域１０２およびＬＶ−ｐ型ドレイン領域１０３は、ＬＶ−ｐＭＯＳゲート電極１０６に対して自己整合的に形成されている。また、ＬＶ−ｐＭＯＳゲート電極１０６の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール１０７で覆われている。
【００４８】
そして、ＬＶ−ｐ型ソース・ドレイン領域１０２，１０３の内方領域には、それぞれサイドウォール１０７に対して自己整合的に、ＬＶ−ｐ型ソースコンタクト領域１０８およびＬＶ−ｐ型ドレインコンタクト領域１０９が形成されている。また、ＬＶ−ｐ型ソース・ドレインコンタクト領域１０８，１０９の表面には、それぞれシリサイドが形成されている。
【００４９】
そして、前述のメモリセル領域３およびＣＭＯＳ領域４を覆うように、半導体基板２上に層間絶縁膜１１０が積層されている。層間絶縁膜１１０は、たとえば、酸化シリコン等の絶縁材料からなる。
層間絶縁膜１１０上には、アルミニウム等の導電材からなる複数の配線１１１が形成されている。複数の配線１１１は、層間絶縁膜１１０を貫通するコンタクトプラグ１１３を介して、ｎ型ソース領域２３、ｎ型ドレイン領域２４、ＨＶ−ｎ型ソースコンタクト領域４７、ＨＶ−ｎ型ドレインコンタクト領域４８、ＨＶ−ｐ型ソースコンタクト領域５８、ＨＶ−ｐ型ドレインコンタクト領域５９、ＭＶ−ｎ型ソースコンタクト領域８０、ＭＶ−ｎ型ドレインコンタクト領域３３、ＭＶ−ｐ型ソースコンタクト領域８８、ＭＶ−ｐ型ドレインコンタクト領域８９、ＬＶ−ｎ型ソースコンタクト領域１００、ＬＶ−ｎ型ドレインコンタクト領域３４、ＬＶ−ｐ型ソースコンタクト領域１０８、ＬＶ−ｐ型ドレインコンタクト領域１０９にそれぞれ接続されている。
【００５０】
そして、層間絶縁膜１１０上には、それぞれの配線１１１を被覆するように、窒化シリコン等の絶縁材料からなる表面保護膜１１８が形成されている。
不揮発性メモリセル２０に対する情報の書き込み、消去および読み出しの各動作は、以下のように行うことができる。
フローティングゲート２６に対する電子の注入は、たとえば、ｎ型ソース領域２３をグランド電位とした状態で、コントロールゲート２７およびｎ型ドレイン領域２４に正電圧を印加すると、ｎ型ソース領域２３からトンネル酸化膜３７を介するＦＮトンネリングによって、フローティングゲート２６に電子が注入される。
【００５１】
フローティングゲート２６からの電子の引き抜きは、たとえば、ｎ型ドレイン領域２４をオープンとした状態で、コントロールゲート２７に負電圧を印加し、ｎ型ソース領域２３に正電圧を印加すると、フローティングゲート２６からトンネル酸化膜３７を介するＦＮトンネリングによって、ｎ型ソース領域２３へと電子が引き抜かれる。
フローティングゲート２６に電子が注入されると、このフローティングゲート２６が帯電している状態では、不揮発性メモリセル２０を導通させるためにコントロールゲート２７に印加すべき閾値電圧が高くなる。そこで、コントロールゲート２７に与えるべき読出電圧を、フローティングゲート２６が非帯電状態（電子が引き抜かれた状態）のときにｎ型ソース領域２３−ｎ型ドレイン領域２４間が遮断状態に保持され、かつ、フローティングゲート２６が帯電状態（電子が注入された状態）のときにｎ型ソース領域２３−ｎ型ドレイン領域２４間を導通させることができる値に設定しておく。このとき、ソース側に電流が流れるか否かを調べることによって、フローティングゲート２６に電子が注入されているかどうかを区別できる。このようにして、不揮発性メモリセル２０に対する情報の書き込み、消去および読み出しの各動作を行うことができる。
【００５２】
次に、図４〜図４７を参照して、半導体装置１の製造工程を説明する。
図４〜図４７は、本発明の半導体装置１の製造工程の一例を工程順に説明するための断面図である。図４〜図４７では、図４、図６、図８のように偶数番号の図面がメモリセル領域３の工程を示し、図５、図７、図９のように奇数番号の図面がＣＭＯＳ領域４の工程を示している。
【００５３】
半導体装置１を製造するには、図４および図５に示すように、たとえば熱酸化法によって、半導体基板２の表面にパッド酸化膜１１４が形成され、その後、たとえばＣＶＤ法によって、パッド酸化膜１１４上にハードマスク１２０が形成される。パッド酸化膜１１４の厚さは、たとえば１２５Å程度である。また、ハードマスク１２０は、たとえば厚さ８００Å程度の窒化シリコン膜によって形成されている。
【００５４】
次に、図６および図７に示すように、トレンチ１０を形成すべき領域に選択的に開口を形成するために、ハードマスク１２０およびパッド酸化膜１１４が選択的にエッチングされる。そして、この開口を介して半導体基板２にエッチングガスが供給される。エッチングガスが当該開口から半導体基板２の深さ方向に向けて進行して、断面視テーパ状のトレンチ１０がメモリセル領域３およびＣＭＯＳ領域４に同時に形成される。
【００５５】
次に、図８および図９に示すように、ハードマスク１２０を残した状態で、半導体基板２が熱酸化される。熱酸化は、たとえば、酸素ガス等が注入された雰囲気中において７００℃〜１２００℃の温度下で行われる。この熱酸化により、半導体基板２が露出するトレンチ１０の側面および底面の全面に、ほぼ均一な厚さを有するライナー酸化膜１１が形成される。
【００５６】
次に、第１材料層１２の材料によるトレンチ１０の埋め戻し工程が行われる。第１材料層１２の材料としては、ポリシリコン、窒化シリコンまたはＴＥＯＳを採用することができる。以下では、ポリシリコンを堆積させる場合について説明する。
ポリシリコンの堆積は、たとえば、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition：減圧ＣＶＤ）法によって行われる。ＬＰ−ＣＶＤ法は、１０〜５０Ｐａ（パスカル）程度の圧力下において、６００℃〜９００℃の温度の下で行われる。これにより、トレンチ１０およびハードマスク１２０の開口がポリシリコンで埋め戻され、さらにハードマスク１２０がポリシリコンで完全に覆われる。これにより、第１材料層１２が形成される。
【００５７】
次に、図１０および図１１に示すように、第１材料層１２の不要部分（トレンチ１０およびハードマスク１２０の開口外の部分）が、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法によって除去される。ＣＭＰは、ハードマスク１２０の表面と第１材料層１２の表面（研磨面）とが面一になるまで続けられる。これにより、トレンチ１０およびハードマスク１２０の開口を満たすように第１材料層１２が埋め込まれる。
【００５８】
次に、図１２および図１３に示すように、第１材料層１２の上面が半導体基板２の表面よりも低くなる位置（深さ）まで、第１材料層１２がエッチングされる。エッチングは、たとえば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法等のドライエッチングにより行われる。
このとき、第１材料層１２は、第１材料層１２の上面と、当該上面よりも上側のトレンチ１０の側面とで区画される部分のアスペクト比が４以下になるように形成されるのが好ましい。なお、図１０および図１１で説明したＣＭＰ法によるポリシリコンの研磨工程を省略して、ＲＩＥ法によるエッチング処理工程のみによっても、同様の第１材料層１２を形成することができる。
【００５９】
次に、図１４および図１５に示すように、第２材料層１３の材料によるトレンチ１０の埋め戻し工程が行われる。具体的には、酸化シリコンが、ライナー酸化膜１１を介して第１材料層１２が形成されたトレンチ１０を埋め戻し、ハードマスク１２０を完全に覆うまで堆積させられる。酸化シリコンの堆積は、たとえば、ＨＤＰ−ＣＶＤ（High-Density Plasma Chemical Vapor Deposition：高密度プラズマＣＶＤ）法、または、Ｐ−ＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition：プラズマＣＶＤ）法によって行われる。好ましくは、ＨＤＰ−ＣＶＤ法である。これにより、第２材料層１３が形成される。
【００６０】
次に、図１６および図１７に示すように、第２材料層１３の不要部分（トレンチ１０およびハードマスク１２０の開口外の部分）が、ＣＭＰ法によって除去される。ＣＭＰは、ハードマスク１２０の表面と第２材料層１３の表面（研磨面）とが面一になるまで続けられる。これにより、トレンチ１０およびハードマスク１２０の開口を満たすように第２材料層１３が埋め込まれる。このようにして、第１材料層１２および第２材料層１３を含む埋め込み膜１５が形成される。
【００６１】
次に、図１８および図１９に示すように、メモリセル領域３では、ハードマスク１２０が、エッチング等によりパッド酸化膜１１４上から完全に除去される。次に、ＨＶ−ＣＭＯＳ領域４０およびＭＶ−ＣＭＯＳ領域７０において、ディープｎ型ウェル３２を形成すべき領域に、レジスト膜や酸化シリコン膜等をマスク（図示せず）として用いて、ｎ型不純物イオンが選択的に注入される。たとえば、ｎ型不純物イオンとしてヒ素（Ａｓ＋）イオンまたはリン（Ｐ＋）イオンが用いられる。これにより、ディープｎ型ウェル３２が形成される。
【００６２】
次に、ＨＶ−ＣＭＯＳ領域４０およびＬＶ−ＣＭＯＳ領域９０において、ｎ型ベース領域５４およびディープｎ型ウェル１４０を形成すべき領域それぞれに、レジスト膜や酸化シリコン膜等をマスク（図示せず）として用いて、ｎ型不純物イオンが選択的に注入される。たとえば、ｎ型不純物イオンとしてヒ素（Ａｓ＋）イオンまたはリン（Ｐ＋）イオンが用いられる。これにより、ｎ型ベース領域５４およびディープｎ型ウェル１４０が同時に形成される。
【００６３】
次に、ＨＶ−ＣＭＯＳ領域４０において、ｐ型ベース領域４３を形成すべき領域に、レジスト膜や酸化シリコン膜等をマスク（図示せず）として用いて、ｐ型不純物イオンが選択的に注入される。たとえば、ｐ型不純物としてホウ素（Ｂ＋）イオンが用いられる。これにより、ｐ型ベース領域４３が形成される。
次に、図２０および図２１に示すように、たとえばＣＶＤ法によって、半導体基板２の表面全域にハードマスク１２２が形成される。ハードマスク１２２は、たとえば厚さ３００Å程度の窒化シリコン膜によって形成されている。ハードマスク１２２の形成後、ハードマスク１２２の表面に酸化膜１２３が形成される。酸化膜１２３は、たとえば熱酸化法によって、窒化シリコンからなるハードマスク１２２の表面を酸化することによって形成できる。なお、酸化膜１２３は、ＣＶＤ法によって形成してもよい。
【００６４】
次に、図２２および図２３に示すように、たとえばエッチングによって、メモリセル領域３およびＨＶ−ＣＭＯＳ領域４０上にある、酸化膜１２３、ハードマスク１２２およびパッド酸化膜１１４が選択的に除去される。これにより、メモリセル領域３およびＨＶ−ＣＭＯＳ領域４０において、半導体基板２の表面が露出する。
次に、図２４および図２５に示すように、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０がハードマスク１２２で覆われた状態で、半導体基板２が熱酸化される。これにより、ハードマスク１２２で覆われていないメモリセル領域３およびＨＶ−ＣＭＯＳ領域４０の半導体基板２の表面に、トンネル酸化膜３７が形成される。次に、半導体基板２上に、不純物イオン（たとえばリン（Ｐ＋）イオン）を添加したポリシリコン膜１１５が堆積される。ポリシリコン膜１１５の厚さは、たとえば７００Å程度である。
【００６５】
次に、図２６および図２７に示すように、メモリセル領域３において、素子分離部５上のポリシリコン膜１１５が選択的に除去される。これにより、第２材料層１３にオーバーラップするフローティングゲート２６が形成される。
次に、図２８および図２９に示すように、半導体基板２上に、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に積層することによって、３層構造のＯＮＯ膜３６が形成される。次に、ＯＮＯ膜３６上に保護膜１２６が形成される。この保護膜１２６は、たとえば、窒化シリコンからなり、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０を覆うハードマスク１２２よりも薄く形成される。たとえば、保護膜１２６の膜厚は、１００Å程度である。
【００６６】
次に、ＣＭＯＳ領域４の熱酸化工程が行われる。具体的には、ＨＶ−ＣＭＯＳ領域４０、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０の熱酸化がこの順に行われる。
まず、ＨＶ−ＣＭＯＳ領域４０用のゲート酸化が行われる。図３０および図３１に示すように、ＨＶ−ＣＭＯＳ領域４０を覆っている保護膜１２６、ＯＮＯ膜３６およびポリシリコン膜１１５が選択的に除去される。この際、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０においても、ハードマスク１２２上の保護膜１２６、ＯＮＯ膜３６およびポリシリコン膜１１５が除去される。次に、ＨＶ−ＣＭＯＳ領域４０のトンネル酸化膜３７が除去されることによって、ＨＶ−ＣＭＯＳ領域４０において半導体基板２の表面が露出する。トンネル酸化膜３７の除去の際には、ハードマスク１２２上の酸化膜１２３が除去される。
【００６７】
次に、図３２および図３３に示すように、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０にハードマスク１２２を残した状態で、半導体基板２が熱酸化される。この熱酸化は、たとえば、９００℃〜１０００℃で１０分〜３０分間行われる。これにより、ハードマスク１２２、ポリシリコン膜１１５およびＯＮＯ膜３６等で覆われていないＨＶ−ＣＭＯＳ領域４０に、ＨＶ−ｎＭＯＳゲート絶縁膜５１およびＨＶ−ｐＭＯＳゲート絶縁膜６２が同時に形成される。この際、ハードマスク１２２および保護膜１２６も表面側から酸化されて、それぞれの表面部に酸化シリコン部分が形成される。なお、この実施形態では、保護膜１２６の厚さは１００Å程度であるが、ＨＶ-ＣＭＯＳ領域４０の熱酸化後に窒化シリコンの部分が保護膜１２６の下部に残る構成であれば（つまり、保護膜１２６が完全に酸化されて表面の酸化シリコン部分に支配されなければ）、さらに薄くてもよい。
【００６８】
次に、半導体基板２上にフッ酸（ＨＦ）を供給してハードマスク１２２および保護膜１２６の表面の酸化シリコン部分を選択的に除去した後、リン酸（Ｈ３ＰＯ４）を供給することによって、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０を覆うハードマスク１２２および保護膜１２６が同時に除去される。この際、保護膜１２６がハードマスク１２２よりも薄く形成されているので、保護膜１２６の除去に必要なエッチング時間が、ハードマスク１２２のエッチング時間よりも短くて済む。そのため、ハードマスク１２２の除去完了時に、保護膜１２６の除去を確実に終えることができる。これにより、ＯＮＯ膜３６上に保護膜１２６が残ることを防止できる。
【００６９】
次に、ＭＶ−ＣＭＯＳ領域７０用のゲート酸化が行われる。具体的には、図３４および図３５に示すように、ハードマスク１２２の除去によって露出したＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０からパッド酸化膜１１４が選択的に除去される。そして、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０において露出した半導体基板２の表面が熱酸化される。この熱酸化は、ＨＶ−ＣＭＯＳ領域４０用のゲート酸化よりも低温で行われ、たとえば、８５０℃〜９５０℃で５分〜１０分間行われる。これにより、ＭＶ−ＣＭＯＳ領域７０に、ＭＶ−ｎＭＯＳゲート絶縁膜７７およびＭＶ−ｐＭＯＳゲート絶縁膜８５が同時に形成される。その後、この熱酸化によってＬＶ−ＣＭＯＳ領域９０に形成された絶縁膜１１６が選択的に除去される。
【００７０】
次に、ＬＶ−ＣＭＯＳ領域９０用のゲート酸化が行われる。図３６および図３７に示すように、残ったＬＶ−ＣＭＯＳ領域９０において露出した半導体基板２の表面が熱酸化されることによって、ＬＶ−ＣＭＯＳ領域９０に、ＬＶ−ｎＭＯＳゲート絶縁膜９７およびＬＶ−ｐＭＯＳゲート絶縁膜１０５が同時に形成される。この熱酸化は、ＭＶ−ＣＭＯＳ領域７０用のゲート酸化よりも低温で行われ、たとえば、７００℃〜８００℃で５分〜１０分間行われる。
【００７１】
次に、図３８および図３９に示すように、ＭＶ−ｎ型ウェル８１およびＬＶ−ｎ型ウェル１０１を形成すべき領域に、ｎ型不純物イオンが選択的に注入される。これにより、ＭＶ−ｎ型ウェル８１およびＬＶ−ｎ型ウェル１０１が同時に形成される。
次に、ＭＶ−ｐ型ウェル７３およびＬＶ−ｐ型ウェル９３を形成すべき領域に、ｐ型不純物イオンが選択的に注入される。これにより、ＭＶ−ｐ型ウェル７３およびＬＶ−ｐ型ウェル９３が同時に形成される。
【００７２】
次に、半導体基板２上に、不純物イオン（たとえばリン（Ｐ＋）イオン）を添加したポリシリコン膜１１７が堆積される。ポリシリコン膜１１７の厚さは、たとえば２１０ｎｍ程度である。
次に、図４０および図４１に示すように、このポリシリコン膜１１７が選択的にエッチングされる。これにより、コントロールゲート２７、ＨＶ−ｎＭＯＳゲート電極５２、ＨＶ−ｐＭＯＳゲート電極６３、ＭＶ−ｎＭＯＳゲート電極７８、ＭＶ−ｐＭＯＳゲート電極８６、ＬＶ−ｎＭＯＳゲート電極９８およびＬＶ−ｐＭＯＳゲート電極１０６が同時に形成される。すなわち、ＣＭＯＳ領域４のゲート電極５２、６３、７８、８６、９８、１０６が、コントロールゲート２７の材料を利用して形成される。
【００７３】
その後、トンネル酸化膜３７、ＨＶ−ｎＭＯＳゲート絶縁膜５１、ＨＶ−ｐＭＯＳゲート絶縁膜６２、ＭＶ−ｎＭＯＳゲート絶縁膜７７、ＭＶ−ｐＭＯＳゲート絶縁膜８５、ＬＶ−ｎＭＯＳゲート絶縁膜９７およびＬＶ−ｐＭＯＳゲート絶縁膜１０５における、上述のゲート電極２７（２６）、５２、６３、７８、８６、９８、１０６の直下にある部分以外の部分が選択的に除去される。
【００７４】
次に、図４２および図４３に示すように、半導体基板２への選択的なイオン注入によって、ｎ型ソース低濃度層２９、ｎ型ドレイン低濃度層３０、ＨＶ−ｎ型ドリフト領域５０、ＨＶ−ｐ型ドリフト領域６１、ＭＶ−ｎ型ソース領域７４、ＭＶ−ｎ型ドレイン領域７５、ＭＶ−ｐ型ソース領域８２、ＭＶ−ｐ型ドレイン領域８３、ＬＶ−ｎ型ソース領域９４、ＬＶ−ｎ型ドレイン領域９５、ＬＶ−ｐ型ソース領域１０２およびＬＶ−ｐ型ドレイン領域１０３が形成される。
【００７５】
次に、図４４および図４５に示すように、フローティングゲート２６およびコントロールゲート２７の側面、ならびにＣＭＯＳ領域４のゲート電極５２、６３、７８、８６、９８、１０６の側面のそれぞれにサイドウォール２８、５３、６４、７９、８７、９９、１０７が同時に形成される。サイドウォール２８、５３、６４、７９、８７、９９、１０７は、たとえば、ＣＶＤ法によって、半導体基板２の全面に窒化シリコン膜等の絶縁膜が形成された後、その絶縁膜をドライエッチングによってエッチバックすることにより形成される。
【００７６】
次に、図４６および図４７に示すように、半導体基板２への選択的なイオン注入によって、ｎ型ソース領域２３、ｎ型ドレイン領域２４、ＨＶ−ｎ型ソース領域４４、ＨＶ−ｎ型ドレイン領域４５、ＨＶ−ｎ型ソースコンタクト領域４７、ＨＶ−ｎ型ドレインコンタクト領域４８、ＨＶ−ｐ型ソース領域５５、ＨＶ−ｐ型ドレイン領域５６、ＨＶ−ｐ型ソースコンタクト領域５８、ＨＶ−ｐ型ドレインコンタクト領域５９、ＭＶ−ｎ型ソースコンタクト領域８０、ＭＶ−ｎ型ドレインコンタクト領域３３、ＭＶ−ｐ型ソースコンタクト領域８８、ＭＶ−ｐ型ドレインコンタクト領域８９、ＬＶ−ｎ型ソースコンタクト領域１００、ＬＶ−ｎ型ドレインコンタクト領域３４、ＬＶ−ｐ型ソースコンタクト領域１０８およびＬＶ−ｐ型ドレインコンタクト領域１０９が形成される。
【００７７】
次に、コントロールゲート２７、ＨＶ−ｎＭＯＳゲート電極５２、ＨＶ−ｐＭＯＳゲート電極６３、ＭＶ−ｎＭＯＳゲート電極７８、ＭＶ−ｐＭＯＳゲート電極８６、ＬＶ−ｎＭＯＳゲート電極９８、ＬＶ−ｐＭＯＳゲート電極１０６、ｎ型ソース領域２３、ｎ型ドレイン領域２４、ＨＶ−ｎ型ソースコンタクト領域４７、ＨＶ−ｎ型ドレインコンタクト領域４８、ＨＶ−ｐ型ソースコンタクト領域５８、ＨＶ−ｐ型ドレインコンタクト領域５９、ＭＶ−ｎ型ソースコンタクト領域８０、ＭＶ−ｎ型ドレインコンタクト領域３３、ＭＶ−ｐ型ソースコンタクト領域８８、ＭＶ−ｐ型ドレインコンタクト領域８９、ＬＶ−ｎ型ソースコンタクト領域１００、ＬＶ−ｎ型ドレインコンタクト領域３４、ＬＶ−ｐ型ソースコンタクト領域１０８およびＬＶ−ｐ型ドレインコンタクト領域１０９のそれぞれの表面にシリサイドが形成される。
【００７８】
この後は、図２および図３に示すように、層間絶縁膜１１０が形成された後、各種コンタクトプラグ１１３および配線１１１が形成される。次に、メモリセル領域３およびＣＭＯＳ領域４における層間絶縁膜１１０および各配線１１１を被覆するように、窒化シリコン等の絶縁材料からなる表面保護膜１１８が形成され、表面保護膜１１８に各電極をワイヤボンディング用のパッドとして露出させる開口（図示せず）が形成される。
【００７９】
以上の工程を経て、図１〜図３に示したメモリセル領域３およびＣＭＯＳ領域４を備えた半導体装置１が得られる。なお、層間絶縁膜１１０は複数積層されてもよい。
以上のように、この実施形態では、半導体基板２に形成されたトレンチ１０には、その深さ方向途中部まで第１材料層１２が埋め込まれている。そのため、第２材料層１３が埋め込まれるべきトレンチ１０のアスペクト比を、第１材料層１２が埋め込まれるときのトレンチ１０のアスペクト比よりも低くすることができる。
【００８０】
つまり、どのようなアスペクト比のトレンチ１０が形成されたとしても、第１材料層１２によって第２材料層１３が埋め込まれるときのトレンチ１０のアスペクト比を調整することができる。
また、第１材料層１２の上面と、当該上面よりも上側の前記トレンチ１０の側面とで区画される部分のアスペクト比を調整することができるので、ボイドの発生を効果的に抑制できる範囲において第２材料層１３を埋め込むことができる。その結果、当該ボイドを起因とする素子分離部５の漏れ電流の発生を効果的に抑制することができる。
【００８１】
さらに、素子分離部５における漏れ電流の発生を抑制することができるので、メモリセル領域２、ならびに、ＨＶ−ＣＭＯＳ領域４０、ＭＶ−ＣＭＯＳ領域７０およびＬＶ−ＣＭＯＳ領域９０のそれぞれの領域において信頼性の高い半導体素子領域を形成することができる。
次に、図４８を参照して、本発明の他の実施形態に係る半導体装置２０１について説明する。
【００８２】
図４８は、本発明の他の実施形態に係る半導体装置２０１のメモリセル２０２のレイアウト図である。半導体装置２０１では、平面視において、縦方向（Ｙ方向）に走るストライプ状のビット線ＢＬと、横方向（Ｘ方向）に走るストライプ状のワード線ＷＬとが格子状に交差しており、この格子の窓部分にメモリセル２０２が形成されている。各窓部分にメモリセル２０２が配置されることによって、メモリセル２０２は全体としてＸ行×Ｙ列（Ｘ，Ｙは正の整数）の行列状に配列されている。ビット線ＢＬは後述するｐ＋型ドレイン領域２１７に電気的に接続され、ワード線ＷＬは後述するコントロールゲート２２１に電気的に接続されている。ビット線駆動回路２０３およびワード線駆動回路２０４の制御によってビット線ＢＬとワード線ＷＬとの交点を選択することによって、当該交点に位置するメモリセル２０２にデータを書き込み／消去することができる。
【００８３】
次に、図４９を参照して、メモリセル２０２の内部構造について説明する。図４９（ａ）（ｂ）は、メモリセル２０２の内部構造を説明するための鳥瞰図であって、図４９（ａ）はビット線ＢＬに沿う方向から見た図を示し、図４９（ｂ）はワード線ＷＬに沿う方向から見た図を示している。
半導体装置２０１は、半導体基板２０５を備えている。半導体基板２０５は、たとえば、ｐ型シリコン基板からなり、その不純物濃度は、たとえば、１×１０１５ｃｍ−３〜５×１０１５ｃｍ−３である。半導体基板２０５の表面部には、ｎ型ウェル２１５が形成されている。ｎ型ウェル２１５の不純物濃度は、たとえば、１×１０１７ｃｍ−３〜５×１０１７ｃｍ−３である。
【００８４】
半導体基板２０５には、半導体基板２０５の表面領域を複数のアクティブ領域２１３に分離するストライプ状のトレンチ２０６と、トレンチ２０６の内面に形成されたライナー酸化膜２０８と、ライナー酸化膜２０８を介してトレンチ２０６に埋め込まれた埋め込み膜２０７とが形成されている。これにより、半導体基板２０５には、トレンチ２０６および埋め込み膜２０７からなるＳＴＩ構造が形成されている。
【００８５】
トレンチ２０６は、半導体基板２０５の表面からｎ型ウェル２１５の領域内に形成されており、直線状のライントレンチが互いに平行となるようにストライプ状に配列されている。トレンチ２０６の幅Ａおよび隣り合うトレンチ２０６間の幅Ｂは、図４９（ａ）に示すように、この実施形態では共に９０ｎｍ以下である。すなわち、半導体装置２０１では、９０ｎｍ以下のラインアンドスペースとなっている。
【００８６】
各トレンチ２０６は、図４９（ａ）に示すように、その長手方向に直交する幅方向で切断したときの断面視において、開口端から底部へ向かう深さ方向に幅Ａが狭まるテーパ状に形成されている。各トレンチ２０６の深さＨは、この実施形態では５０ｎｍ〜５００ｎｍであり、各トレンチ２０６のアスペクト比（トレンチ２０６の深さＨ／トレンチ２０６の幅Ａ）は、４以上（好ましくは、４〜８）となっている。なお、トレンチ２０６の幅Ａは、この実施形態では、トレンチ２０６の開口端における幅と定義する。また、トレンチ２０６は、ＳＴＩ構造を有するが、その深さおよびアスペクト比は適宜変更できる。たとえば、深さが０．５μｍ以上、好ましくは、１μｍ〜４０μｍ、アスペクト比が８〜２０のＤＴＩ構造であってもよい。
【００８７】
ライナー酸化膜２０８は、たとえば酸化シリコンからなり、トレンチ２０６の側面および底面の全域に亘って形成されている。そして、トレンチ２０６におけるライナー酸化膜２０８の内側に、埋め込み膜２０７が埋め込まれている。埋め込み膜２０７は、トレンチ２０６の底部から開口側にかけてこの順に積層された第１材料層２０９および第２材料層２１０を含む。
【００８８】
第１材料層２０９は、第２材料層２１０との界面がトレンチ２０６の底部を基準に一定の高さ位置となるように、トレンチ２０６の深さ方向途中部まで埋め込まれている。つまり、この実施形態では、第１材料層２０９と第２材料層２１０との界面が半導体基板２０５の表面と平行となるように、トレンチ２０６の底部から一定の高さまでの領域が第１材料層２０９で満たされており、第１材料層２０９よりも上側の残りの領域が第２材料層２１０で満たされている。
【００８９】
また、第１材料層２０９よりも上側の領域（つまり、第１材料層２０９の上面と、当該上面よりも上側のトレンチの側面とで区画される部分）のアスペクト比は、４以下であることが好ましい。この領域に埋め込まれた第２材料層２１０は、トレンチ２０６内に収容された埋め込み部２１１と、トレンチ２０６外に形成され、半導体基板２０５の表面よりも上方に突出した突出部２１２とを一体的に含む。突出部２１２は、断面視において、半導体基板２０５の表面に対して垂直に突出する四角形状に形成されていて、半導体基板２０５の表面に対して平行な頂面（平坦面）および垂直な側面を有している。突出部２１２の突出量は、たとえば、半導体基板２０５の表面を基準に０．０９μｍ〜０．１７μｍである。
【００９０】
第１材料層２０９は、たとえば、ポリシリコンからなり、第２材料層２１０は酸化シリコン（ＳｉＯ２）からなる。なお、第１材料層２０９の他の材料として、ＴＥＯＳおよび窒化シリコン（ＳｉＮ）を例示することができる。
トレンチ２０６で区画されたアクティブ領域２１３は、隣り合う突出部２１２で挟まれていて、突出部２１２の頂面と半導体基板２０５の表面との高低差に相当する深さの凹所となっている。各凹所（アクティブ領域２１３）には、フローティングゲート２１４が形成されている。フローティングゲート２１４は、その側面が第２材料層２１０の突出部２１２の側面に密着するように凹所からなるアクティブ領域２１３に埋め込まれ、さらに突出部２１２よりも上方に突出している。フローティングゲート２１４の突出部分は、第２材料層２１０の突出部２１２にオーバーラップしないように、その側面全域が突出部２１２の側面と同一平面となるように仕上げられている。フローティングゲート２１４は、この実施形態では、ｐ型不純物（たとえばボロン）が高濃度にドープされたｐ型ポリシリコンからなる。フローティングゲート２１４の不純物濃度は、たとえば、１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３である。
【００９１】
また、図４９（ｂ）に示すように、フローティングゲート２１４は各アクティブ領域２１３において、トレンチ２０６の長手方向に沿って間隔を空けて複数設けられている。このように各アクティブ領域２１３に露出した半導体基板２０５（ｎ型ウェル２１５）の表面には、ｐ＋型ソース領域２１６およびｐ＋型ドレイン領域２１７が形成されている。また、これらで挟まれたｎ型ウェル２１５の表面部がｎ型チャネル領域２１８を提供している。すなわち、各メモリセル２０２は、ｐ型ＭＯＳＦＥＴで構成されている。
【００９２】
ｐ＋型ソース領域２１６およびｐ＋型ドレイン領域２１７は、トレンチ２０６の長手方向に沿って交互に設けられている。したがって、各フローティングゲート２１４は、ｐ＋型ソース領域２１６およびｐ＋型ドレイン領域２１７に跨る単一層となっている。ここで、「フローティングゲート２１４が単一層」とは、たとえばトレンチ２０６の長手方向に沿ってアクティブ領域２１３を走査したときに、隣り合う一対のｐ＋型ソース領域２１６およびｐ＋型ドレイン領域２１７間に複数のフローティングゲート２１４が設けられていないことを意味し、むろん、その境界や当該境界に配置される絶縁分離膜等も存在しないことをいう。また、各フローティングゲート２１４のトレンチ２０６の幅方向に沿う部分の第１の幅Ｗ１（図２（ａ））、トレンチ２０６の長手方向に沿ってｐ＋型ソース領域２１６およびｐ＋型ドレイン領域２１７に跨る部分の第２の幅Ｗ２（図２（ｂ））は、共に９０ｎｍ以下となっている。第１の幅Ｗ１は、隣り合うトレンチ２０６間の幅Ｂに一致している。なお、この実施形態では、一例として第１の幅Ｗ１および第２の幅Ｗ２が共に９０ｎｍ以下としているが、場合により、第１の幅Ｗ１および第２の幅Ｗ２は１００ｎｍ以下であってもよい。
【００９３】
ｎ型チャネル領域２１８において半導体基板２０５の表面には、フローティングゲート２１４に対向するようにトンネル酸化膜２１９が形成されている。トンネル酸化膜２１９の厚さは、たとえば８０Å程度である。このトンネル酸化膜２１９は、ｎ型チャネル領域２１８とフローティングゲート２１４との間で、ＦＮ（ファウラー・ノルドハイム）トンネリングによって電子を通過させる。
【００９４】
フローティングゲート２１４上には、ＯＮＯ膜２２０を介してフローティングゲート２１４に対向するように、コントロールゲート２２１が形成されている。
ＯＮＯ膜２２０は、窒化シリコン（ＳｉＮ）からなる膜を、それぞれ酸化シリコン（ＳｉＯ２）からなる膜で上下から挟んだＯＮＯ積層絶縁膜からなる。
コントロールゲート２２１は、トレンチ２０６を横切って延びる直線状に形成されている。つまり、コントロールゲート２２１は、隣り合うフローティングゲート２１４の間に形成された埋め込み膜２０７上の凹所２３０を介して、複数のアクティブ領域２１３に跨っている。これにより、コントロールゲート２２１は、トレンチ２０６を横切る方向に沿う同一直線上に配置された全てのフローティングゲート２１４を一括して覆っている。コントロールゲート２２１は、同一直線上に配置された複数のメモリセル２０２の共通のゲートとなっている。
【００９５】
コントロールゲート２２１上には、ワード線ＷＬおよび窒化膜２２２が積層されている。この実施形態では、ワード線ＷＬはタングステンシリサイドからなり、窒化膜２２２は窒化シリコン（ＳｉＮ）からなる。ワード線ＷＬの厚さは０．０７μｍ程度であり、窒化膜２２２の厚さは０．１５μｍ程度である。そして、フローティングゲート２１４、ＯＮＯ膜２２０、コントロールゲート２２１、ワード線ＷＬおよび窒化膜２２２の側面を一括して覆うようにサイドウォール２２３が形成されている。サイドウォール２２３は、たとえば窒化シリコン（ＳｉＮ）／酸化シリコン（ＳｉＯ２）の積層構造からなる。
【００９６】
ｐ＋型ソース領域２１６には、ソース配線２２４が電気的に接続されている。ソース配線２２４は、トレンチ２０６を横切って延びる直線状に形成されている。つまり、ソース配線２２４は、複数のアクティブ領域２１３に跨っていて、トレンチ２０６を横切る方向に沿う同一直線上に配置された全てのｐ＋型ソース領域２１６に一括して接続されている。これにより、ソース配線２２４は、同一直線上に配置された複数のメモリセル２０２の共通のソースとなっている。ソース配線２２４の材料としては、たとえばタングステンを使用できる。タングステンを使用することによって、ラインアンドスペースが９０ｎｍ以下である半導体装置２０１においても、良好な加工精度でソース配線２２４を形成することができる。
【００９７】
ビット線ＢＬは、ビットコンタクト２２５（ビットプラグ）を介してｐ＋型ドレイン領域２１７に電気的に接続されている。ビットコンタクト２２５は、互いに分離された各ｐ＋型ドレイン領域２１７に一つずつ接続されている。また、ビット線ＢＬおよびビットコンタクト２２５の材料としては、たとえばタングステンを使用できる。タングステンを使用することによって、ラインアンドスペースが９０ｎｍ以下である半導体装置２０１においても、良好な加工精度でビット線ＢＬおよびビットコンタクト２２５を形成することができる。
【００９８】
この半導体装置２０１においてメモリセル２０２に対するデータの書き込みは、ｐ＋型ドレイン領域２１７の近傍でのバンド間トンネル現象によって発生した電子（ホットエレクトロン）をフローティングゲート２１４に注入することによって達成される。すなわち、ｐ＋型ソース領域２１６に接続されたソース配線２２４が接地電位（０Ｖ）にされる。そして、ビット線ＢＬ、ワード線ＷＬおよびｎ型ウェル２１５に電圧（たとえば、Ｖｇ＝−１．８Ｖ、Ｖｄ＝１０Ｖ〜１２Ｖ、ＶＷＥＬＬ＝４．４Ｖ）が印加される。これにより、ｐ＋型ドレイン領域２１７の近傍でホットエレクトロンが発生し、このホットエレクトロンがフローティングゲート２１４に注入される。
【００９９】
一方、データの消去時には、ビット線ＢＬ、ワード線ＷＬおよび半導体基板２０５に高電圧（たとえば、Ｖｇ＝−２０Ｖ、Ｖｄ＝０Ｖ、ＶＷＥＬＬ＝０Ｖ）が印加される。この電圧の印加によって、フローティングゲート２１４とｎ型ウェル２１５との間に電界が発生し、その電界を利用したＦＮトンネル現象によって、フローティングゲート２１４からｎ型ウェル２１５に電子が引き抜かれる。
【０１００】
この一連の書き込み／消去の動作は、ｎ型ＭＯＳＦＥＴからなるメモリセルの書き込み／消去の動作に比べて少ない電流で行うことができる。したがって、この実施形態のようにフローティングゲート２１４が単一層からなるという簡単な構造であっても、良好な書き込み／消去の動作を行うことができる。すなわち、メモリセル２０２をｐ型ＭＯＳＦＥＴとすることによって、半導体装置２０１をより効果的に活用することができる。
【０１０１】
図５０〜図６０は、本発明の他の実施形態に係る半導体装置２０１の製造方法の一部を工程順に説明するための図である。なお、図５０〜図６０において、（ａ）の鳥瞰図が図４９（ａ）の鳥瞰図に対応し、（ｂ）の鳥瞰図が図４９（ｂ）の鳥瞰図に対応している。
半導体装置２０１を製造するには、まず半導体基板２０５が用意され、この半導体基板２０５にイオン注入等の加工処理が何も施されていない状態から、トレンチ２０６および埋め込み膜２０７を形成する工程が行われる。具体的には、図５０（ａ）（ｂ）に示すように、たとえば熱酸化法によって、半導体基板２０５の表面にパッド酸化膜２２６が形成され、その後、たとえばＣＶＤ法によって、パッド酸化膜２２６上にハードマスク２２７が形成される。パッド酸化膜２２６の厚さは、たとえば１０ｎｍ程度である。また、ハードマスク２２７は、たとえば厚さ１７５ｎｍ程度の窒化シリコン膜によって形成されている。
【０１０２】
次に、図５１（ａ）（ｂ）に示すように、トレンチ２０６を形成すべき領域に選択的に開口２２８を形成するために、ハードマスク２２７およびパッド酸化膜２２６が選択的にエッチングされる。そして、この開口２２８を介して半導体基板２０５にエッチングガスが供給される。エッチングガスが当該開口２２８から半導体基板２０５の深さ方向に向けて進行して、断面視テーパ状のトレンチ２０６が半導体基板２０５に形成される。
【０１０３】
次に、ハードマスク２２７を残した状態で、半導体基板２０５が熱酸化される。熱酸化は、たとえば、酸素ガス等が注入された雰囲気中において７００℃〜１２００℃の温度下で行われる。この熱酸化により、半導体基板２０５が露出するトレンチ２０６の側面および底面の全面に、ほぼ均一な厚さを有するライナー酸化膜２０８が形成される。
次に、図５２（ａ）（ｂ）に示すように、第１材料層２０９の材料によるトレンチ２０６の埋め戻し工程が行われる。第１材料層２０９の材料としては、ポリシリコン、窒化シリコンまたはＴＥＯＳを採用することができる。以下では、ポリシリコンを堆積させる場合について説明する。
【０１０４】
ポリシリコンの堆積は、たとえば、ＬＰ−ＣＶＤ法によって行われる。ＬＰ−ＣＶＤ法は、１０〜５０Ｐａ（パスカル）程度の圧力下において、６００℃〜９００℃の温度の下で行われる。これにより、トレンチ２０６およびハードマスク２２７の開口２２８がポリシリコンで埋め戻され、さらにハードマスク２２７がポリシリコンで完全に覆われる。これにより、第１材料層２０９が形成される。
【０１０５】
次に、第１材料層２０９の不要部分（トレンチ２０６およびハードマスク２２７の開口２２８外の部分）が、ＣＭＰ法によって除去される。ＣＭＰは、ハードマスク２２７の表面と第１材料層２０９の表面（研磨面）とが面一になるまで続けられる。これにより、トレンチ２０６およびハードマスク２２７の開口２２８を満たすように第１材料層２０９が埋め込まれる。
【０１０６】
次に、第１材料層２０９の上面が半導体基板２０５の表面よりも低くなる位置（深さ）まで、第１材料層２０９がエッチングされる。エッチングは、たとえば、ＲＩＥ法等のドライエッチングにより行われる。
このとき、第１材料層２０９は、第１材料層２０９の上面と、当該上面よりも上側のトレンチ２０６の側面とで区画される部分のアスペクト比が４以下になるように形成されるのが好ましい。なお、前述のＣＭＰ法によるポリシリコンの研磨工程を省略して、ＲＩＥ法によるエッチング処理工程のみによっても、同様の第１材料層２０９を形成することができる。
【０１０７】
次に、第２材料層２１０の材料によるトレンチ２０６の埋め戻し工程が行われる。具体的には、酸化シリコンが、ライナー酸化膜２０８を介して第１材料層２０９が形成されたトレンチ２０６を埋め戻し、ハードマスク２２７を完全に覆うまで堆積させられる。酸化シリコンの堆積は、たとえば、ＨＤＰ−ＣＶＤ法、または、Ｐ−ＣＶＤ法によって行われる。好ましくは、ＨＤＰ−ＣＶＤ法である。これにより、第２材料層２１０が形成される。
【０１０８】
次に、第２材料層２１０の不要部分（トレンチ２０６およびハードマスク２２７の開口２２８外の部分）が、ＣＭＰ法によって除去される。ＣＭＰは、ハードマスク２２７の表面と第２材料層２１０の表面（研磨面）とが面一になるまで続けられる。これにより、トレンチ２０６およびハードマスク２２７の開口２２８を満たすように第２材料層２１０が埋め込まれる。このようにして、第１材料層２０９および第２材料層２１０を含む埋め込み膜２０７が形成される。なお、この第２材料層２１０では、トレンチ２０６に収容された部分が埋め込み部２１１となり、パッド酸化膜２２６およびハードマスク２２７によって挟まれた部分が突出部２１２となる。
【０１０９】
次に、図５３（ａ）（ｂ）に示すように、ハードマスク２２７が除去されることによって、第２材料層２１０（埋め込み膜２０７）の突出部２１２が突出した状態で露出する。これにより、ハードマスク２２７があった位置に、当該突出部２１２で囲まれた凹所からなるアクティブ領域２１３が形成される。その後、半導体基板２０５にｎ型不純物イオンが注入されることによって、ｎ型ウェル２１５が形成される。なお、ｎ型不純物イオンとしては、ヒ素（Ａｓ＋）イオンまたはリン（Ｐ＋）イオンが用いられる。
【０１１０】
次に、図５４（ａ）（ｂ）に示すように、パッド酸化膜２２６が除去された後、それにより露出した半導体基板２０５の表面を熱酸化することによって、トンネル酸化膜２１９が形成される。トンネル酸化膜２１９の形成後、ＣＶＤ法によって、ｐ型不純物イオン（たとえばボロン（Ｂ＋）イオン）を添加したポリシリコン膜２２９が堆積される。ポリシリコン膜２２９は、凹所からなるアクティブ領域２１３を満たすと共に、埋め込み膜２０７を覆うように形成される。
【０１１１】
次に、図５５（ａ）（ｂ）に示すように、ポリシリコン膜２２９の表面が露出した状態、つまりポリシリコン膜２２９の表面がいかなる膜にも覆われていない状態から、ポリシリコン膜２２９の不要部分（埋め込み膜２０７を覆う部分）が、ＣＭＰ法によって研磨して除去される。この研磨は、第２材料層２１０の突出部２１２の頂面とポリシリコン膜２２９の表面（研磨面）とが面一になるまで続けられる。これにより、突出部２１２で囲まれた凹所からなるアクティブ領域２１３に、フローティングゲート２１４が埋め込まれる。
【０１１２】
次に、図５６（ａ）（ｂ）に示すように、第２材料層２１０の突出部２１２が表面から一様な厚さで選択的に除去されることによって、突出部２１２が薄くなるように調節される。突出部２１２が薄くなることによって、隣り合うフローティングゲート２１４の間には、フローティングゲート２１４の頂面と突出部２１２の頂面との高低差に相当する深さの凹所２３０が形成される。次に、ＣＶＤ法によって、複数のフローティングゲート２１４を一括して覆うように、半導体基板２０５の表面全体にＯＮＯ膜２２０が形成される。次に、ＯＮＯ膜２２０の形成後、ＣＶＤ法によって、ｐ型不純物イオン（たとえばボロン（Ｂ＋）イオン）を添加したポリシリコン膜２３２が堆積される。
【０１１３】
次に、図５７（ａ）（ｂ）に示すように、ＣＶＤ法によって、半導体基板２０５の表面全体に、タングステンシリサイド膜２３３および窒化膜２３４が堆積される。
次に、図５８（ａ）（ｂ）に示すように、窒化膜２３４、タングステンシリサイド膜２３３、ポリシリコン膜２３２、ＯＮＯ膜２２０およびフローティングゲート２１４が、トレンチ２０６の長手方向に沿って選択的に除去される。これにより、半導体基板２０５が行列状に配列されたメモリセル２０２に区画されると共に、フローティングゲート２１４を挟むようにソース形成領域２３５およびドレイン形成領域２３６が同時に形成される。また、窒化膜２３４の一部からなる窒化膜２２２、タングステンシリサイド膜２３３の一部からなるワード線ＷＬ、ポリシリコン膜２３２の一部からなるコントロールゲート２２１およびＯＮＯ膜２２０の一部からなるＯＮＯ膜２２０も同時に形成される。次に、ソース形成領域２３５およびドレイン形成領域２３６に、ｐ型不純物としてのボロン（Ｂ＋）がイオン注入され、その後、アニール処理されることによって熱拡散する。これにより、ｐ＋型ソース領域２１６、ｐ＋型ドレイン領域２１７およびｎ型チャネル領域２１８が同時に形成される。
【０１１４】
次に、たとえばＣＶＤ法によって、半導体基板２０５の表面全体に、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ２）膜が堆積される。その後、当該窒化シリコン膜および酸化シリコン膜をエッチバックすることによって、図５９（ａ）（ｂ）に示すように、サイドウォール２２３が形成される。
その後、図６０（ａ）（ｂ）に示すように、ソース配線２２４、ビットコンタクト２２５およびビット線ＢＬが形成されることによって、図４９（ａ）（ｂ）に示す半導体装置２０１が得られる。
【０１１５】
以上の方法によれば、図５０（ａ）（ｂ）に示すように、半導体基板２０５にイオン注入等の加工処理が何も施されていない状態から、トレンチ２０６および埋め込み膜２０７を形成する工程が行われる。そのため、トレンチ２０６および埋め込み膜２０７からなるＳＴＩ構造の形成前に、半導体基板２０５に微小な欠陥が発生することを防止することができる。したがって、良好なＳＴＩ構造を形成できるので、歩留まりを改善することができる。
【０１１６】
また、図５１（ａ）（ｂ）に示すように、埋め込み膜２０７用のトレンチ２０６の形成の際、ハードマスク２２７と半導体基板２０５との間に電極材料を介在させないので、当該ハードマスク２２７の開口２２８を含めたトレンチ２０６のアスペクト比を、電極材料を介在させる場合に比べて小さくすることができる。さらに、図４９（ａ）（ｂ）に示すように、フローティングゲート２１４を埋め込み膜２０７の突出部２１２にオーバーラップさせる必要がないので、トレンチ２０６の幅Ａを設計する際に、フローティングゲート２１４のオーバーラップ部分の幅を見越してトレンチ幅Ａを広くしなくて済む。そのため、トレンチ２０６を微細加工することができ、さらに埋め込み膜２０７の埋め込み性を向上させることもできる。
【０１１７】
また、フローティングゲート２１４を埋め込み膜２０７の突出部２１２にオーバーラップさせない結果、フローティングゲート２１４と埋め込み膜２０７との間に段差が形成されない。その結果、埋め込み膜２０７を埋め込む際にウィークスポットやボイドが発生することを効果的に防止することもできる。
また、図５５（ａ）（ｂ）に示すように、ポリシリコン膜２２９の表面がいかなる膜にも覆われていない状態からの研磨によって単一層からなるフローティングゲート２１４が形成されるため、フローティングゲート２１４の形成のための研磨工程を複数回行う必要がない。そのため、研磨装置間の移送が不要になり、また、フローティングゲート２１４の形成に当たっての研磨条件の設定も一回で済むので、製造工程を簡単にすることができる。さらに、研磨装置間の移送が不要になるので、半導体基板２０５（ウエハ）表面へのパーティクルの付着を少なくすることもできる。
【０１１８】
また、図５４（ａ）（ｂ）および図５５（ａ）（ｂ）に示すように、ハードマスク２２７の除去後、そのハードマスク２２７があった凹所からなるアクティブ領域２１３に埋め込まれたポリシリコン膜２２９がフローティングゲート２１４となることから、図５０（ａ）（ｂ）の工程でハードマスク２２７の厚さを調整するだけで、フローティングゲート２１４の高さを簡単に調整することができる。
【０１１９】
また、ＣＶＤ法によるポリシリコン膜２２９の堆積工程が１工程で済むので、フローティングゲート２１４の形成に際して、半導体基板２０５をＣＶＤ装置に何度も出し入れする必要がない。そのため、ポリシリコン膜２２９が不必要に酸化されることを考慮しなくてよく、半導体基板２０５をＣＶＤ装置に低温挿入するなどの特殊な準備をする必要がなくなる。その結果、ＣＶＤ装置への負担を軽減することができる。
【０１２０】
そして、上記の方法によって製造された半導体装置２０１では、図４９（ａ）（ｂ）に示すように、フローティングゲート２１４がｐ＋型ソース領域２１６およびｐ＋型ドレイン領域２１７に跨る単一層からなるので、小さなセルサイズを実現することができる。
また、図４９（ａ）（ｂ）に示すように、フローティングゲート２１４が第２材料層２１０の突出部２１２にオーバーラップしないので、埋め込み膜２０７を隔てて隣り合うフローティングゲート２１４間の距離を広くすることができる。これにより、隣り合うフローティングゲート２１４間の寄生容量が小さくできるので、フローティングゲート２１４間のカップリングの影響による閾値変動を小さくすることができる。すなわち、逆に言えば、フローティングゲート２１４が突出部２１２にオーバーラップすると、隣り合うフローティングゲート２１４に近づくこととなるから、必然的にフローティングゲート２１４間の距離が近くなる。そのため、上記寄生容量が大きくなる傾向にある。
【０１２１】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の一実施形態および他の実施形態では、半導体装置１，２０１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１，２０１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。したがって、メモリセル３，２０２を構成するＭＯＳＦＥＴは、前述のようにｐ型ＭＯＳＦＥＴであってもよいし、ｎ型ＭＯＳＦＥＴであってもよい。
【０１２２】
また、前述の一実施形態および他の実施形態では、２層構造からなる埋め込み膜１５，２０７を一例として説明したが、互いに異なる材料層の積層構造であれば、埋め込み膜１５，２０７は、たとえば、３層、４層およびそれ以上の多層構造であってもよい。たとえば、ポリシリコン層、窒化シリコン（ＳｉＮ）層および酸化シリコン（ＳｉＯ２）層がこの順で積層された３層構造であってもよい。
【０１２３】
また、前述の一実施形態および他の実施形態では、メモリセル領域３，２０２およびＣＭＯＳ領域４の周囲には、チャージポンプ、ツェナーダイオード、ＭＩＳトランジスタ等の各種素子が形成された周辺回路領域が設定されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【０１２４】
１  半導体装置
２  半導体基板
３  メモリセル領域
４  ＣＭＯＳ領域
５  素子分離部
６  アクティブ領域
１０  トレンチ
１１  ライナー酸化膜
１２  第１材料層
１３  第２材料層
１５  埋め込み膜
２０  不揮発性メモリセル
２６  フローティングゲート
４０  ＨＶ−ＣＭＯＳ領域
４１  ＨＶ−ｎＭＯＳ
４２  ＨＶ−ｐＭＯＳ
７０  ＭＶ−ＣＭＯＳ領域
７１  ＭＶ−ｎＭＯＳ
７２  ＭＶ−ｐＭＯＳ
９０  ＬＶ−ＣＭＯＳ領域
９１  ＬＶ−ｎＭＯＳ
９２  ＬＶ−ｐＭＯＳ
１２０  ハードマスク
２０１  半導体装置
２０２  メモリセル
２０５  半導体基板
２０６  トレンチ
２０７  埋め込み膜
２０８  ライナー酸化膜
２０９  第１材料層
２１０  第２材料層
２１３  アクティブ領域
２１４  フローティングゲート
２２１  コントロールゲート
２２７  ハードマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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