(57)【要約】【課題】複数のチップを搭載した記録ヘッドの設計に有利な技術を提供する。【解決手段】記録ヘッドは、電源ラインと、第１の信号ラインと、前記第１の信号ラインに接続された第１の信号端子と、前記第１の信号ラインと前記電源ラインとを電気的に接続する抵抗とを含み、外部からの記録データに基づいて記録を行う複数の記録素子が配列された第１のチップと、第２の信号ラインと、前記第２の信号ラインに接続された第２の信号端子とを含み、前記複数の記録素子のそれぞれを駆動するための駆動情報を保持する第２のチップと、を備え、前記第１の信号端子と前記第２の信号端子とは、前記第２の信号端子において信号の入力または出力がない場合に前記第２の信号ラインの電位が前記第１チップの前記電源ラインの電位になるように、電気的に接続されている。【選択図】図５
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【特許請求の範囲】
【請求項１】
電源ラインと、第１の信号ラインと、前記第１の信号ラインに接続された第１の信号端子と、前記第１の信号ラインと前記電源ラインとを電気的に接続する抵抗とを含み、外部からの記録データに基づいて記録を行う複数の記録素子が配列された第１のチップと、
第２の信号ラインと、前記第２の信号ラインに接続された第２の信号端子とを含み、前記複数の記録素子のそれぞれを駆動するための駆動情報を保持する第２のチップと、を備え、
前記第１の信号端子と前記第２の信号端子とは、前記第２の信号端子において信号の入力または出力がない場合に前記第２の信号ラインの電位が前記第１チップの前記電源ラインの電位になるように、電気的に接続されている
ことを特徴とする記録ヘッド。
【請求項２】
前記抵抗は、前記複数の記録素子を評価するためのランク抵抗を含む
ことを特徴とする請求項１に記載の記録ヘッド。
【請求項３】
前記第１のチップおよび前記第２のチップに対して電源供給および信号伝達を行うための電気コンタクト基板をさらに備え、
前記第１の信号端子と前記第２の信号端子とは、前記電気コンタクト基板を介して電気的に接続されている
ことを特徴とする請求項１又は請求項２に記載の記録ヘッド。
【請求項４】
前記第１の信号端子と前記第２の信号端子とを接続するノードは、前記駆動情報を伝達する
ことを特徴とする請求項１乃至３のいずれか１項に記載の記録ヘッド。
【請求項５】
前記第１の信号端子と前記第２の信号端子とを接続するノードは、クロック信号を伝達する
ことを特徴とする請求項１乃至３のいずれか１項に記載の記録ヘッド。
【請求項６】
前記抵抗の値は、１ｋΩ以上１０ｋΩ以下の範囲内である
ことを特徴とする請求項１乃至５のいずれか１項に記載の記録ヘッド。
【請求項７】
請求項１乃至６のいずれか１項に記載の記録ヘッドと、
前記記録ヘッドにインクを供給するインクタンクと、を備える
ことを特徴とする記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録ヘッド及び記録装置に関する。
【背景技術】
【０００２】
インクジェット方式のプリンタに代表される記録装置は、記録媒体に記録を行う記録ヘッドを備え、記録ヘッドは記録データに基づいてインク（記録液）を吐出するための記録素子が配列された素子基板を有する。記録素子には、例えば熱エネルギーに基づいてインクをノズルから吐出させるヒータ素子が用いられるが、各記録素子間に製造ばらつきによる出力特性の差異が生じうる。そこで、特許文献１には、記録素子の出力特性の差異を補うため、記録ヘッドが有するＥＥＰＲＯＭ等のメモリに、ヘッドの特性情報が格納されている。記録装置は、記録を行うに際して、当該メモリから読み出されたヘッドの特性情報に基づいて記録素子を駆動する。
【０００３】
ところで、ＥＥＰＲＯＭ等のメモリは、データの読出し・書込みを行うためにＣＭＯＳ構成の入出力回路を備えうる。当該入出力回路の入出力ノードは、例えばプルアップ抵抗又は抵抗が接続されており、データの読出し・書込みが行われていない間の回路内部における貫通電流を低減している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２３１２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
記録ヘッドは、キャリッジに搭載されて用いられうるため、メモリの入出力端子のプルアップ等を、当該キャリッジのフレキシブルケーブルを介して、記録装置本体のメイン基板上で行う構成が考えられる。しかしながら、この構成によると、フレキシブルケーブルは長距離配線であるためノイズの影響を受けやすい。一方、各チップにプルアップ回路又はプルダウン回路をそれぞれ設けると、回路の追加や端子数の増大によって各チップのサイズが増大するといった問題をもたらしうる。
【０００６】
本発明の目的は、複数のチップを搭載した記録ヘッドの設計に有利な技術を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一つの側面は記録ヘッドにかかり、前記記録ヘッドは、電源ラインと、第１の信号ラインと、前記第１の信号ラインに接続された第１の信号端子と、前記第１の信号ラインと前記電源ラインとを電気的に接続する抵抗とを含み、外部からの記録データに基づいて記録を行う複数の記録素子が配列された第１のチップと、第２の信号ラインと、前記第２の信号ラインに接続された第２の信号端子とを含み、前記複数の記録素子のそれぞれを駆動するための駆動情報を保持する第２のチップと、を備え、前記第１の信号端子と前記第２の信号端子とは、前記第２の信号端子において信号の入力または出力がない場合に前記第２の信号ラインの電位が前記第１チップの前記電源ラインの電位になるように、電気的に接続されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、複数のチップを搭載した記録ヘッドの設計に有利である。
【図面の簡単な説明】
【０００９】
【図１】記録装置の構成例を説明する図。
【図２】カートリッジの構成例を説明する図。
【図３】記録装置のシステム構成例を説明する図。
【図４】記録ヘッドの構成例を説明する図。
【図５】記録装置の本体部分と記録ヘッドとの結線を説明する図。
【図６】ランク抵抗の構成例を説明する図。
【図７】記録装置の本体部分と記録ヘッドとの結線を説明する図。
【発明を実施するための形態】
【００１０】
（記録装置の構成例）
図１を参照しながら、インクジェット記録装置ＩＪＰＡ（以下、「記録装置ＩＪＰＡ」）の構成例を述べる。インクジェットカートリッジＩＪＣ（以下、「カートリッジＩＪＣ」）が、タンクホルダーＨ２０００によって固定されるように、キャリッジＨＣに搭載されうる。記録装置ＩＪＰＡは、記録媒体（プリント用紙など）を副走査方向に搬送しつつ、カートリッジＩＪＣが搭載されたキャリッジＨＣをガイドレール５００３にしたがって主走査方向に往復移動させて、当該記録媒体に対して記録を行う。
【００１１】
カートリッジＩＪＣは、図２（ａ）及び図２（ｂ）に例示されるように、記録ヘッドＩＪＨと、記録ヘッドＩＪＨにインク（記録液）を供給するインクタンクＩＴとを備えうる。インクタンクＩＴは、記録ヘッドＩＪＨに着脱自在に設けられうる。また、記録装置ＩＪＰＡがカラー対応の場合には、インクタンクＩＴは複数のインクタンクＨ１９０１〜Ｈ１９０４を含みうる。各インクタンクＨ１９０１〜Ｈ１９０４は、それに対応した色のインクを記録ヘッドＩＪＨに供給する。
【００１２】
図３は、記録装置ＩＪＰＡのシステム構成例を示している。記録装置ＩＪＰＡは、例えば、インタフェース１７００、ＭＰＵ１７０１、ＲＯＭ１７０２、ＤＲＡＭ１７０３、およびゲートアレイ１７０４を含むメイン基板５０を有する。例えば、外部からの記録情報は、インタフェース１７００を介して入力される。ＲＯＭ１７０２は、ＭＰＵ１７０１が実行する制御プログラムを格納する。ＤＲＡＭ１７０３は、各種データ（上記記録信号や記録ヘッドＩＪＨに供給される記録データ等）を保存する。ゲートアレイ１７０４は、記録ヘッドＩＪＨに対する記録データの供給制御を行い、また、インタフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。
【００１３】
インタフェース１７００を介して入力された記録情報に応答して、ゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。このようにして得られた記録データに基づいて各種ドライバ１７０５〜１７０７を制御し、記録ヘッドＩＪＨ、搬送モータ１７０９およびキャリッジモータ１７１０をそれぞれ駆動する。
【００１４】
記録ヘッドＩＪＨは、インクタンクＩＴから供給されるインクを吐出する吐出口を有する。記録装置ＩＪＰＡは、上述のようにして得られた記録データに基づいて、記録媒体を搬送しつつキャリッジＨＣを主走査方向に往復移動させ、当該記録媒体に対して吐出口からインクを吐出して、記録を行う。
【００１５】
（記録ヘッドの構成例）
図４（ａ）は、記録ヘッドＩＪＨの分解斜視図を示している。記録ヘッドＩＪＨは、各々が記録素子として用いられる複数の発熱抵抗素子（ヒータ）を備える発熱抵抗素子ユニットＨ１００２と、インク供給ユニット（記録液供給手段）Ｈ１００３と、タンクホルダーＨ２０００とを含みうる。なお、記録ヘッドＩＪＨは、発熱抵抗素子ユニットＨ１００２のインク連通口とインク供給ユニットＨ１００３のインク連通口とをインクがリークしないように連通させる必要がある。そのため、それぞれの部材は、圧着されるようにジョイントシール部材Ｈ２３００を介してビスＨ２４００で固定されている。
【００１６】
図４（ｂ）は、発熱抵抗素子ユニットＨ１００２の分解斜視図を示している。素子基板Ｈ１１００は、第１のプレートＨ１２００に接着され固定されうる。第１のプレートＨ１２００は、開口部を有する第２のプレートＨ１４００が接着され固定されうる。第２のプレートＨ１４００は、ＴＡＢ方式によって、電気配線テープＨ１３００が接着され固定されており、素子基板Ｈ１１００に対する位置が定められうる。電気配線テープＨ１３００は、素子基板Ｈ１１００に対応するように設けられた電気配線を含み、インクを吐出するための電気信号を素子基板Ｈ１１００に伝達することができる。電気配線テープＨ１３００は、記録装置ＩＪＰＡ本体からの電気信号を受け取る外部信号入力端子Ｈ１３０１を有する電気コンタクト基板Ｈ２２００（以下、「コンタクト基板Ｈ２２００」）に接続されうる。コンタクト基板Ｈ２２００は、端子位置決め穴Ｈ１３０９によってインク供給ユニットＨ１００３の所定の位置に固定されうる。
【００１７】
また、例えばコンタクト基板Ｈ２２００における外部信号入力端子Ｈ１３０１が配された面とは反対側（裏側）の面には、ＥＥＰＲＯＭ等のメモリが実装されうる。当該メモリには、例えば各記録素子を適切に駆動するための駆動情報が格納されており、記録装置ＩＪＰＡは、当該メモリから読み出された駆動情報に基づいて、適切な駆動条件で記録を行う。
【００１８】
（第１実施形態）
図５及び図６を参照しながら、第１実施形態の記録ヘッドＩＪＨ１の構成を説明する。
【００１９】
図５は、記録ヘッドＩＪＨ１の構成を模式的に示すブロック図であり、主に記録装置ＩＪＰＡの本体部分ＭＢと記録ヘッドＩＪＨ１との電源ネットワークを示している。記録装置ＩＪＰＡの本体部分ＭＢは、メイン基板５０およびキャリッジ基板６０を含みうる。記録ヘッドＩＪＨ１は、コンタクト基板Ｈ２２００、素子基板７０（第１のチップ）およびＥＥＰＲＯＭ（第２のチップ）を含みうる。記録装置ＩＪＰＡには、例えば３．３Ｖ程度のロジック電源（電源電圧ＶＤＤ／グランドＶＳＳ）と、２４Ｖ程度の素子駆動用の電源（電源電圧ＶＨ／グランドＧＮＤＨ）が供給されうる。
【００２０】
また、キャリッジ基板６０において、ＶＤＤ−ＶＳＳ電源ライン間およびＶＨ−ＧＮＤＨ電源ライン間には、例えば電源安定化のため、コンデンサがそれぞれ配されうる。メイン基板５０とキャリッジ基板６０とは、例えばフレキシブルケーブルによって接続されうる。キャリッジ基板６０の各端子は、複数のプローブピンによって、キャリッジＨＣに搭載された記録ヘッドＩＪＨ１のコンタクト基板Ｈ２２００の各端子に、それぞれ電気的に接続されている。
【００２１】
コンタクト基板Ｈ２２００は、ＶＤＤ、ＶＳＳ、ＶＨ、ＧＮＤＨ及びＤＡＴＡの各端子と、素子基板７０を駆動するための各信号端子（不図示）と、を有する。コンタクト基板Ｈ２２００は複数の配線（電源ラインおよび信号ライン）を含み、プローブピンから素子基板７０およびＥＥＰＲＯＭのそれぞれに電源供給ないし信号伝達を行う。
【００２２】
素子基板７０には、ロジック電源（電源電圧ＶＤＤ／グランドＶＳＳ）および素子駆動用の電源（電源電圧ＶＨ／グランドＧＮＤＨ）が供給されうる。また、素子基板７０は、各々が記録素子を構成するように配列された複数のヒータと、ヒータの抵抗値をモニタするためのランク抵抗１０を含みうる。ＶＳＳ端子は、素子基板７０の内部において、ランク抵抗１０の一方の端に配線によって接続されている。ランク抵抗１０の他方の端は、ＲＡＮＫ端子に接続されている。ＲＡＮＫ端子とＶＳＳ端子との間でランク抵抗１０の抵抗値を測定することにより、記録素子を評価することができる。また、複数のヒータは、各ヒータを駆動するヒータ駆動部と共に、ＶＨラインとＧＮＤＨラインとの間に配されうる。
【００２３】
ＥＥＰＲＯＭは、データ入出力用のＤＡＴＡ端子を有し、Ｍｉｃｒｏｗｉｒｅ方式のインタフェースに従う。ＤＡＴＡ端子の信号ノードは、抵抗を介してＬｏｗレベル（ＶＳＳ電位）のノードに接続されうる（プルダウン）。また、ＥＥＰＲＯＭは、ロジック電源を供給するための電源端子ＶＤＤを有する。ＥＥＰＲＯＭは、記録素子を適切に駆動するための駆動条件を決めるための駆動情報を保持しており、記録装置ＩＪＰＡは記録ヘッドＩＪＨ１を駆動する際にＥＥＰＲＯＭから当該駆動情報を読み出す。
【００２４】
素子基板７０は、シリコン等の半導体基板上にフォトリソグラフィ技術によって回路を形成して得られ、半導体基板層、蓄熱層、ヒータ層、複数の配線層、ヒータ保護膜層、絶縁層等で構成されうる。
【００２５】
図６は、素子基板７０のランク抵抗１０部分の構成を模式的に示しており、図６（ａ）は上面図であり、図６（ｂ）はＡ−Ａ’断面図である。ランク抵抗１０は、ヒータの抵抗値をモニタするために設けられ、ヒータ層に配されうる。ヒータ層は、第１配線層Ｍ１と第２配線層Ｍ２との間に積層されうる。
【００２６】
ランク抵抗１０の一方の端は、例えば第２配線層Ｍ２の配線パターンを介してＲＡＮＫ端子に接続され、他方の端は、例えば第１配線層Ｍ１に配された配線パターンを介してＶＳＳ端子に接続される。ランク抵抗１０は、単位面積当たりの抵抗値（例えば３５０Ω程度）から算出してパターニングすればよく、例えば幅２０μｍ、長さ６０μｍとして、抵抗値は１．０５ｋΩとすればよい。
【００２７】
ここで、図５において、素子基板７０のランク抵抗１０と、ＥＥＰＲＯＭのＤＡＴＡ端子とは、コンタクト基板Ｈ２２００を介して電気的に接続されている。ランク抵抗１０は素子基板７０の内部でＶＳＳラインに接続されており、ＤＡＴＡ端子のノードはランク抵抗１０を介してＬｏｗレベルのノードに接続されている。すなわち、素子基板７０のランク抵抗１０を、ＥＥＰＲＯＭのＤＡＴＡ端子のプルダウン抵抗として機能させている。
【００２８】
本構成によると、ＤＡＴＡ端子で信号の入出力がない場合において、ＥＥＰＲＯＭにプルダウン回路を配置することなくＤＡＴＡ端子をＬｏｗレベルにすることができる。よって、ＤＡＴＡ端子を記録装置のメイン基板５０上でプルダウンする構成に比べ、記録装置ＩＪＰＡとキャリッジＨＣとを接続するフレキシブルケーブルのように長い配線を介さないため、ノイズの影響も低減されうる。また、ランク抵抗１０を用いてヒータの抵抗値をモニタする際には、コンタクト基板Ｈ２２００のＤＡＴＡ端子とＶＳＳ端子との間で抵抗値を測定すればよいため、専用端子を設ける必要がなく、コンタクト基板Ｈ２２００の端子数を減らすことができる。
【００２９】
（第２実施形態）
図７を参照しながら、第２実施形態の記録ヘッドＩＪＨ２の構成を説明する。図７には、１０色カラー対応の場合の構成が例示されており、各々が５色に対応する素子基板７０Ａおよび素子基板７０Ｂが搭載されうる。なお、素子基板７０Ａおよび７０Ｂにおける各構成は、前述の第１実施形態と同様であり、また、素子駆動用の電源（ＶＨないしＧＮＤＨ）は省略している。
【００３０】
ＥＥＰＲＯＭは、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）方式のインタフェースに従う。ＥＥＰＲＯＭは、データ入出力用のＤＡＴＡ端子と、クロック信号が入力されるＣＬＫ端子と、を備えうる。ＤＡＴＡ端子およびＣＬＫ端子のそれぞれは、抵抗を介してＨｉレベルのノードに接続され得（プルアップ）、ＥＥＰＲＯＭは、ＤＡＴＡ端子とＣＬＫ端子を用いて記録装置ＩＪＰＡ本体と通信しうる。
【００３１】
素子基板７０Ａおよび７０Ｂのそれぞれの内部においては、ランク抵抗１０Ａおよび１０Ｂ（抵抗値が、例えば１．０５ｋΩ）がロジック電源配線にそれぞれ接続されうる。素子基板７０Ａのランク抵抗１０Ａは、コンタクト基板Ｈ２２００（のＲＡＮＫ＿Ａ端子およびＤＡＴＡ端子）を介して、ＥＥＰＲＯＭのＤＡＴＡ端子に電気的に接続されうる。同様にして、素子基板７０Ｂのランク抵抗１０Ｂは、コンタクト基板Ｈ２２００（のＲＡＮＫ＿Ｂ端子およびＣＬＫ端子）を介して、ＥＥＰＲＯＭのＣＬＫ端子に電気的に接続されうる。
【００３２】
本構成によると、ＥＥＰＲＯＭのＤＡＴＡ端子は、素子基板７０Ａのランク抵抗１０Ａを介して、Ｈｉレベル（ＶＤＤ電位）のノードに接続されている。また、ＥＥＰＲＯＭのＣＬＫ端子は、素子基板７０Ａのランク抵抗１０Ｂを介して、Ｈｉレベルのノードに接続されている。すなわち、素子基板７０Ａのランク抵抗１０Ａを、ＥＥＰＲＯＭのＤＡＴＡ端子のプルアップ抵抗として機能させ、素子基板７０Ｂのランク抵抗１０Ｂを、ＥＥＰＲＯＭのＣＬＫ端子のプルアップ抵抗として機能させている。
【００３３】
本構成において、ランク抵抗１０Ａを測定する場合には、素子基板７０Ａにおいてはコンタクト基板のＤＡＴＡ端子とＶＤＤ端子との間で、抵抗値を測定すればよい。ランク抵抗１０Ｂを測定する場合には、素子基板７０Ｂにおいては、コンタクト基板のＣＬＫ端子とＶＤＤ端子との間で、抵抗値を測定すればよい。よって、本構成によると、ランク抵抗を測定するための専用端子を設ける必要がなく、コンタクト基板から２つの端子を削減することができる。
【００３４】
以上、記録装置ＩＪＰＡは、素子基板７０およびＥＥＰＲＯＭを備える記録ヘッドＩＪＨに、コンタクト基板Ｈ２２００を介して記録データを出力する。記録装置ＩＪＰＡは、ＥＥＰＲＯＭから読み出した駆動情報にしたがう駆動条件で素子基板７０を駆動し、記録データに基づく記録を記録媒体に対して行う。素子基板７０は、例えば、ＶＤＤやＶＳＳ等の電源ライン、ランク抵抗１０が接続された信号ライン（第１の信号ライン）、およびＲＡＮＫ端子（第１の信号端子）を含む。ＥＥＰＲＯＭは、例えば、ＶＤＤやＶＳＳ等の電源ライン、データの読み出しないし書き込みを行う信号ライン（第２の信号ライン）、およびＤＡＴＡ端子（第２の信号端子）を含む。ＥＥＰＲＯＭのＤＡＴＡ端子において信号の入力または出力がない間に、その電位がフローティングになることによって貫通電流が生じないように、ＲＡＮＫ端子とＤＡＴＡ端子とが電気的に接続されている。これらの接続は、例えば、コンタクト基板Ｈ２２００において為されうる。
【００３５】
以上の２つの実施形態を述べたが、本発明はこれらに限られるものではなく、目的、状態、用途及び機能その他の仕様に応じて、適宜、変更が可能であり、他の実施形態によっても為されうる。例えば、上述の各実施形態では、抵抗値が１．０５ｋΩのランク抵抗１０を例示したが、ＥＥＰＲＯＭの動作電圧や、パルスの立ち上がり時間等に応じて、例えば１ｋΩ以上１０ｋΩ以下の範囲内で抵抗値を変更してもよい。なお、抵抗値を変更するには、ランク抵抗１０のパターニング時にアスペクト比を調整してランク抵抗１０を形成すればよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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