(57)【要約】【課題】高精度、かつ高速に信号処理を行うことが出来る磁気センサ装置を提供する。【解決手段】複数のホール素子と、複数のホール素子の夫々と接続される複数の差動増幅器と、基準電圧を出力する検出電圧設定回路と、複数の差動増幅器に夫々接続される複数の差動入力対と、検出電圧設定回路と接続される差動入力対とを有した比較器と、を備えた磁気センサ装置とした。【選択図】図１
2014163692.tif 000002
【特許請求の範囲】
【請求項１】
ホール素子に印加される磁界強度に応じて出力を行う磁気センサ装置であって、
複数のホール素子と、
前記複数のホール素子の夫々に接続される複数の可変抵抗と、
前記複数のホール素子の夫々が接続される複数の差動増幅器と、
前記複数の差動増幅器と夫々接続される複数の差動入力対を有した比較器と、
を備えることを特徴とする磁気センサ装置。
【請求項２】
前記複数の差動増幅器は、
第一ホール素子の出力端子対が第一入力端子と第二入力端子に接続され、増幅された信号電圧を第一出力端子と第二出力端子へ出力する第一差動増幅器と、
第二ホール素子の出力端子対が第一入力端子と第二入力端子に接続され、増幅された信号電圧を第一出力端子と第二出力端子へ出力する第二差動増幅器と、であって、
前記可変抵抗は、
前記第一ホール素子の前記出力端子対のうちいずれか一方と電源端子またはグラウンド端子の間に接続される第一可変抵抗と、
前記第二ホール素子の前記出力端子対のうちいずれか一方と電源端子またはグラウンド端子の間に接続される第二可変抵抗と、であって、
前記比較器は、
前記第一差動増幅器の前記第一出力端子と前記第二出力端子が、第一入力端子と第二入力端子に接続された第一差動入力対と、
前記第二差動増幅器の前記第一出力端子と前記第二出力端子が、第一入力端子と第二入力端子に接続された第二差動入力対と、を備えて構成された
ことを特徴とする請求項１に記載の磁気センサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁界強度を電気信号に変換する磁気センサ装置に関し、例えば折りたたみ式携帯電話機やノートパソコン等における開閉状態検知用センサ、またはモータの回転位置検知センサなどに利用される磁気センサ装置に関する。
【背景技術】
【０００２】
折りたたみ式携帯電話機やノートパソコン等における開閉状態検知用センサとして、またモータの回転位置検知センサとして磁気センサ装置が用いられている。
【０００３】
磁気センサ装置は、磁電変換素子（例えばホール素子）によって磁界強度または磁束密度に比例した電圧を出力し、その出力電圧を増幅器で増幅し、比較器を用いて判定し、Ｈ信号かＬ信号の二値で出力する。磁電変換素子の出力電圧は微小であるため、磁電変換素子が持つオフセット電圧（素子オフセット電圧）や、増幅器や比較器が持つオフセット電圧（入力オフセット電圧）、または変換装置内のノイズが問題となる。素子オフセット電圧は、主に磁電変換素子がパッケージから受ける応力等により発生する。入力オフセット電圧は、主に増幅器の入力回路を構成する素子の特性ばらつき等により発生する。ノイズは、主に回路を構成する単体トランジスタが持つフリッカ雑音、単体トランジスタや抵抗素子が持つ熱雑音により発生する。
【０００４】
上述の磁電変換素子や増幅器が持つオフセット電圧の影響を低減する磁気センサ装置が考案されている（例えば、特許文献１参照）。図４に示した従来の磁気センサ装置は、磁電変換素子であるホール素子５１と、スイッチ切替回路５２と、差動増幅器５３と、比較器５４と、検出電圧設定回路５５と、第一容量Ｃ５１及び第二容量Ｃ５２と、第一スイッチＳ５１及び第二スイッチＳ５２と、を備える。
【０００５】
差動増幅器５３は、図５に示したようなインスツルメンテーションアンプ構成をしており、差動増幅器６１、６２と抵抗Ｒ６１、Ｒ６２、Ｒ６３を備える。差動増幅器６１及び６２は、それぞれ非反転増幅器として動作する。差動増幅器５３の第一入力端子が差動増幅器６１の非反転入力端子Ｅ６１に接続され、第二入力端子が差動増幅器６２の非反転入力端子Ｅ６２に接続され、第一出力端子が差動増幅器６１の出力端子Ｅ６３に接続され、第二出力端子が差動増幅器６２の出力端子Ｅ６４に接続される。差動増幅器５３は、このようなインスツルメンテーションアンプ構成とすることにより、差動入力における同相ノイズの影響を抑制することが可能となる。ここで、差動増幅器６１及び６２の増幅率が等しく設定されているとする。
【０００６】
図６に、従来の磁気センサ装置の動作のタイミングチャートを示す。検出動作の一周期Ｔは、上述のスイッチ切替回路５２の動作によって、ホール素子５１の第一端子対Ａ―Ｃに電源電圧を入力し、第二端子対Ｂ―Ｄから検出電圧を出力する第一検出状態Ｔ１と、第二端子対Ｂ―Ｄに電源電圧を入力し、第一端子対Ａ―Ｃから検出電圧を出力する第二検出状態Ｔ２と、に分かれている。また、各スイッチの開閉によって第１サンプルフェーズＦ１、第２サンプルフェーズＦ２、比較フェーズＦ３に分かれている。そして、比較フェーズＦ３において各オフセット成分が取り除かれる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２８１８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の磁気センサ装置では、オフセット成分を相殺するためにサンプルフェーズと比較フェーズのように複数の信号処理期間を設ける時分割動作が必要であり、高速信号処理に不向きである。また、時分割動作を行うためスイッチ回路や容量素子の接続が必要となり、回路構成が複雑になる。
【０００９】
本発明の目的は、複数のホール素子と複数の差動入力対を有する比較器とを活用し、ホール素子のオフセット成分を相殺することで高精度の磁界強度検出を実現し、かつ高速に信号処理を行う磁気センサ装置を提供することである。
【課題を解決するための手段】
【００１０】
従来のこのような問題点を解決するために、本発明の磁気センサ装置は以下のような構成とした。
複数のホール素子と、複数のホール素子の夫々に接続される複数の可変抵抗と、複数のホール素子の夫々が接続される複数の差動増幅器と、複数の差動増幅器と夫々接続される複数の差動入力対を有した比較器と、を備えた磁気センサ装置。
【発明の効果】
【００１１】
本発明の磁気センサ装置によれば、小規模回路で磁界強度の検出電圧レベルを任意に設定できるので、ホール素子オフセットのキャンセルが可能であり、かつ、高速に信号処理が出来る。
【図面の簡単な説明】
【００１２】
【図１】本実施形態の磁気センサ装置を示す回路図である。
【図２】本実施形態のホール素子と可変抵抗を示す回路図である。
【図３】本実施形態に用いる比較器の回路図の一例である。
【図４】従来の磁気センサ装置の回路図である。
【図５】従来の磁気センサ装置の差動増幅器の回路図の一例である。
【図６】従来の磁気センサ装置のタイミングチャートである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面に基づいて詳細に説明する。本発明の磁気センサ装置は、折りたたみ式携帯電話機やノートパソコン等における開閉状態検知センサや、モータの回転位置検知センサなど、磁界強度の状態を検知するセンサとして幅広く利用されている。以下の実施形態では、ホール素子を用いた磁気センサ装置について説明するが、本発明の変換装置は磁界強度に応じて電圧出力を行うホール素子の代わりに、加速度や圧力などの各物理量に応じて同様の電圧出力がなされる変換素子を用いることもできる。
【００１４】
図１は本発明に係る磁気センサ装置の実施形態を示す回路図である。本実施形態の磁気センサ装置は、磁界強度に応じて信号電圧を出力するホール素子１ａ、１ｂと、信号電圧を増幅する差動増幅器２ａ、２ｂと、２つの差動入力対を有する比較器３と、ホール素子と接続される可変抵抗Ｒａ、Ｒｂと、で構成される。
【００１５】
ホール素子１ａ、１ｂは、半導体基板上で各々近い位置に配置され、ホール素子１ａの第一端子対Ａ−Ｃを結んだ直線と、ホール素子１ｂの第一端子対Ｅ−Ｇを結んだ直線とが、互いに平行の関係になるように配置される。結果、ホール素子１ａの第二端子対Ｂ−Ｄを結んだ直線と、ホール素子１ｂの第二端子対Ｆ−Ｈを結んだ直線も、互いに平行の関係になる。差動増幅器２ａ、２ｂは、従来例の説明の中で図５に示したインスツルメンテーションアンプの構成となっている。比較器３は、詳細については後述するが、図３に示すような回路構成となっており、出力端子ＯＵＴの電圧ＶＯは式（１）で示される。
【００１６】
ＶＯ＝Ａ１×（Ｖ６−Ｖ５）＋Ａ２×（Ｖ８−Ｖ７）・・・（１）
ここで、Ａ１、Ａ２は、比較器３を構成する２つの差動増幅器の各増幅率である。可変抵抗Ｒａ、Ｒｂはそれぞれホール素子１ａの差動増幅器２ａに接続される一端子とグラウンド間、ホール素子１ｂの差動増幅器２ｂに接続される一端子とグラウンド間に接続される。
【００１７】
次に、本実施形態の磁気センサ装置の動作を説明する。ホール素子１ａ、１ｂの出力端子対における磁界成分に対する差動出力電圧をＶｈ、素子オフセット電圧をＶｏｈ、同相電圧をＶｃｍ（≒ＶＤＤ/２）、差動増幅器２ａ、２ｂの各増幅率をＧ、可変抵抗Ｒａ、Ｒｂで決まるホール素子１ａ、１ｂの各出力端子対に出力される検出電圧成分をそれぞれＶｒｅｆａ、Ｖｒｅｆｂとして、信号成分の伝達について説明する。ホール素子１ａと１ｂでは電流の流れる方向が90度回転しているので、ホール素子１ａの出力端子対におけるオフセット成分とホール素子１ｂの出力端子対におけるオフセット成分は逆相となる。以上を踏まえ、各接続点の信号電圧を計算すると以下のようになる。
【００１８】
Ｖ１＝Ｖｃｍ−Ｖｈ/２＋Ｖｏｈ/２・・・（２）
Ｖ２＝Ｖｃｍ＋Ｖｈ/２−Ｖｒｅｆａ−Ｖｏｈ/２・・・（３）
Ｖ３＝Ｖｃｍ−Ｖｈ/２−Ｖｏｈ/２・・・（４）
Ｖ４＝Ｖｃｍ＋Ｖｈ/２−Ｖｒｅｆｂ＋Ｖｏｈ/２・・・（５）
Ｖ５＝Ｖｃｍ−Ｇ（Ｖｈ/２−Ｖｏｈ/２）・・・（６）
Ｖ６＝Ｖｃｍ＋Ｇ（Ｖｈ/２−Ｖｒｅｆａ−Ｖｏｈ/２）・・・（７）
Ｖ７＝Ｖｃｍ−Ｇ（Ｖｈ/２＋Ｖｏｈ/２）・・・（８）
Ｖ８＝Ｖｃｍ＋Ｇ（Ｖｈ/２−Ｖｒｅｆｂ＋Ｖｏｈ/２）・・・（９）
上述のＶ５〜Ｖ８を式（１）に代入すると、電圧ＶＯは式（１０）で示される。ここで比較器３は各差動増幅器が同一性をもって構成されるのが一般であり、Ａ１＝Ａ２＝Ａとする。
【００１９】
ＶＯ＝ＡＧ（２Ｖｈ−Ｖｒｅｆａ−Ｖｒｅｆｂ）・・・（１０）
このようにホール素子１ａ、１ｂのオフセット成分が相殺され、磁界強度の増幅信号成分と任意に設定された検出電圧成分とを比較できることがわかる。上記計算においては、ホール素子１ａの端子Ｂとグラウンド間に可変抵抗Ｒａ、ホール素子１ｂの端子Ｇとグラウンド間に可変抵抗Ｒｂがそれぞれ接続されている前提となっていたが、それぞれ可変抵抗の一端の接続先が端子Ｂから端子Ｄ、端子Ｇから端子Ｅに切り替わった場合も同様の結果が得られる。この場合、検出される磁界強度の極性が反転する。また、それぞれ可変抵抗の他端の接続先がグラウンド端子ＧＮＤから電源電圧端子ＶＤＤに切り替わった場合も同様の結果が得られる。
【００２０】
本実施形態において電圧ＶＯは、比較器である（Ａの値が非常に大きい）ため、Ｖｈの値に応じてＨ信号（ＶＤＤ電位）、あるいはＬ信号（ＧＮＤ電位）となる。また、これらの一連の信号処理は、従来例のような時分割信号処理を必要としておらず、高速信号処理が可能となることもわかる。時分割信号処理の場合に必要となっていたスイッチ回路や容量素子も不要であり、チップサイズの縮小すなわちコスト削減にも貢献できる。
【００２１】
ここで、上述の検出電圧成分であるＶｒｅｆａ、あるいはＶｒｅｆｂについて説明しておく。図２に示すように、ホール素子１ａ、１ｂはそれぞれ抵抗Ｒ１〜Ｒ４、Ｒ５〜Ｒ８からなる等価ブリッジ回路で示される。可変抵抗Ｒａは、一端がホール素子１ａの端子Ｂに接続され、他端がグラウンドに接続される。同様に、可変抵抗Ｒｂは、一端がホール素子１ｂの端子Ｇに接続され、他端がグラウンドに接続される。次に、動作について説明する。ホール素子１ａにおいて端子Ｂの電位と端子Ｄの電位が等しい場合、すなわち後段の比較器における第一差動入力対の各電位が等しくなる場合を考えると、式（１１）の関係が成り立つ。
【００２２】
Ｒａ＝Ｒ１＊Ｒ２＊Ｒ３／（Ｒ２＊Ｒ４−Ｒ１＊Ｒ３）・・・・・（１１）
ここで、磁場が無い状態においてＲ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ、ある大きさの磁場が印加された状態での各抵抗値の変動量をΔＲとおくと、上述の式（１１）の状態ではＲ１＝Ｒ−ΔＲ、Ｒ２＝Ｒ＋ΔＲ、Ｒ３＝Ｒ−ΔＲ、Ｒ４＝Ｒ＋ΔＲと考えることができる。これらを式（１１）に代入すると、式（１２）が導かれる。
【００２３】
Ｒａ＝Ｒ2＊（１−ΔＲ／Ｒ−（ΔＲ／Ｒ）2＋（ΔＲ／Ｒ）3）／（４＊ΔＲ）・・・・・（１２）
ΔＲはＲと比較して十分小さいため（ΔＲ／Ｒ）の２次、３次の項を無視すると、式（１３）が成立する。
【００２４】
ΔＲ／Ｒ≒１／（１＋４＊Ｒａ／Ｒ）・・・・・（１３）
従って、本実施形態では、電源電圧や製造バラツキに依存せず、抵抗比Ｒａ／Ｒのみで検出電圧を決定できる。結果として、高精度の検出電圧レベル設定が実現できる。同様に、ホール素子１ｂにおいても可変抵抗Ｒｂにより同様に検出電圧を決定できる。以上より、検出電圧成分Ｖｒｅｆａ、Ｖｒｅｆｂは以下のように導出される。
【００２５】
Ｖｒｅｆａ≒１／（１＋４＊Ｒａ／Ｒ）＊ＶＤＤ・・・・・（１４）
Ｖｒｅｆｂ≒１／（１＋４＊Ｒｂ／Ｒ）＊ＶＤＤ・・・・・（１５）
また、比較器３についても説明しておく。比較器３は、図３に示すような回路構成となっており、定電流回路Ｉ１と、ＮＭＯＳトランジスタＭ４３、Ｍ４４Ａ、Ｍ４４Ｂ、Ｍ４５Ａ、Ｍ４６Ａ、Ｍ４５Ｂ、Ｍ４６Ｂと、ＰＭＯＳトランジスタＭ４１、Ｍ４２を有し、次のように接続されて構成される。定電流回路Ｉ１の一方は電源電圧端子ＶＤＤに接続され、もう一方はＮＭＯＳトランジスタＭ４３のドレインおよびゲートに接続される。この接続点をＶＢＮとする。ＶＢＮはＮＭＯＳトランジスタＭ４４Ａ、Ｍ４４Ｂの各ゲートに接続される。ＮＭＯＳトランジスタＭ４３、Ｍ４４Ａ、Ｍ４４Ｂのソースはグランド端子ＶＳＳに接続される。ＮＭＯＳトランジスタＭ４５ＡとＭ４６ＡのソースはＭ４４Ａのドレインに接続され、ＮＭＯＳトランジスタＭ４５ＢとＭ４６ＢのソースはＭ４４Ｂのドレインに接続される。ＮＭＯＳトランジスタＭ４５ＡとＭ４５ＢのドレインはＰＭＯＳトランジスタＭ４１のドレインに接続される。この接続点をＶＡとする。ＮＭＯＳトランジスタＭ４６ＡとＭ４６ＢのドレインはＰＭＯＳトランジスタＭ４２のドレインに接続される。この接続点は、比較器３の出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタＭ４１とＭ４２のゲートは接続点ＶＡに接続され、ソースは電源電圧端子ＶＤＤに接続される。ＮＭＯＳトランジスタＭ４５Ａ、Ｍ４６Ａのゲートは、それぞれ第一差動入力対の第二入力端子Ｖ６、第一入力端子Ｖ５に接続され、ＮＭＯＳトランジスタＭ４５Ｂ、Ｍ４６Ｂのゲートは、それぞれ第二差動入力対の第二入力端子Ｖ８、第一入力端子Ｖ７に接続される。
【００２６】
次に、比較器３の動作を説明する。定電流回路Ｉ１は、定電流を発生しＮＭＯＳトランジスタＭ４３に供給する。ＮＭＯＳトランジスタＭ４３、Ｍ４４Ａ、Ｍ４４Ｂはカレントミラー回路を構成しており、ＮＭＯＳトランジスタＭ４４Ａ、Ｍ４４Ｂのドレイン‐ソース間には、Ｍ４３のドレイン‐ソース間に流れる電流に基づいた電流が流れる。ＮＭＯＳトランジスタＭ４４Ａ、Ｍ４５Ａ、Ｍ４６Ａ、ＰＭＯＳトランジスタＭ４１、Ｍ４２からなる５つのトランジスタは、差動増幅器を構成しており、ＮＭＯＳトランジスタＭ４５Ａ、Ｍ４６Ａのゲート電圧の差、すなわち第一差動入力対の第二入力端子Ｖ６と第一入力端子Ｖ５の電圧差を増幅して、出力端子ＯＵＴに出力するように動作する。この増幅率をＡ１とする。ここで、カレントミラー回路構成および差動増幅器構成の動作については、ＣＭＯＳアナログ回路の文献等にて詳細に記載されており、ここでは詳細な説明は省略する。また、ＮＭＯＳトランジスタＭ４４Ｂ、Ｍ４５Ｂ、Ｍ４６Ｂ、ＰＭＯＳトランジスタＭ４１、Ｍ４２からなる５つのトランジスタも、差動増幅器を構成しており、ＮＭＯＳトランジスタＭ４５Ｂ、Ｍ４６Ｂのゲート電圧の差、すなわち第二差動入力対の第二入力端子Ｖ８と第一入力端子Ｖ７の電圧差を増幅して、出力端子ＯＵＴに出力するように動作する。この増幅率をＡ２とする。また、ＮＭＯＳトランジスタＭ４５Ａ、Ｍ４５Ｂの各ドレインが接続点ＶＡにてＰＭＯＳトランジスタＭ４１のドレインに接続され、ＮＭＯＳトランジスタＭ４６Ａ、Ｍ４６Ｂの各ドレインが出力端子ＯＵＴにてＰＭＯＳトランジスタＭ４２のドレインに接続されていることにより、この接続点ＶＡおよび出力端子ＶＯにて、各差動増幅器に入力され増幅された信号電圧が加算されるように動作する。これらの動作を式で表すと、前述の式（１）のようになる。
【００２７】
なお、本実施形態に関し、ホール素子、及び可変抵抗をそれぞれたとえば各四つに増やし、それに合わせて比較器の差動入力対を四つ（入力端子を八つ）に増やすことで、ホール素子オフセットバラツキの影響がより抑えられ、さらに磁界強度の検出精度を高めることも可能である。このように、本発明は複数のホール素子と複数の差動入力対を有する比較器を活用する構成に対応することができる。
【００２８】
また、本発明の実施形態にて示した磁気センサ装置は、比較器を差動増幅器に変えることで、アナログ信号を出力する構成にすることもできる。
【符号の説明】
【００２９】
１ａ、１ｂ、５１    ホール素子
２ａ、２ｂ、５３    差動増幅器
３、５４    比較器
５５    検出電圧設定回路
５２    スイッチ切替回路
Ｒａ、Ｒｂ    可変抵抗
【図１】
2014163692.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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