(57)【要約】【課題】リーク電流が抑制された高耐圧の半導体装置を提供する。【解決手段】半導体装置は、第１導電型のドリフト層と、ドリフト層の表面に形成された第２導電型のボディ層と、ボディ層の表面の一部に形成されたソース層とを備えた半導体基板と、半導体基板の表面からソース層およびボディ層を貫通してドリフト層に達するトレンチゲートとを有する。トレンチゲートは、半導体基板に形成されたトレンチと、トレンチの内壁面に形成されたゲート絶縁膜と、ゲート絶縁膜に覆われてトレンチ内に収容されているゲート電極と、を含む。ゲート電極は、ボディ層とドリフト層との境界よりもドリフト層側に位置する領域を有し、その領域は、第１導電型の第１半導体層と第２導電型の第２半導体層を少なくとも１つずつ含む。第１半導体層と第２半導体層は、互いに接合して交互に配置されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、ドリフト層の表面に形成された第２導電型のボディ層と、ボディ層の表面の一部に形成されたソース層とを備えた半導体基板と、半導体基板の表面からソース層およびボディ層を貫通してドリフト層に達するトレンチゲートとを有し、
トレンチゲートは、
半導体基板に形成されたトレンチと、
トレンチの内壁面に形成されたゲート絶縁膜と、
ゲート絶縁膜に覆われてトレンチ内に収容されているゲート電極と、を含み、
ゲート電極は、ボディ層とドリフト層との境界よりもドリフト層側に位置する領域を有し、その領域は、第１導電型の第１半導体層と第２導電型の第２半導体層を少なくとも１つずつ含み、
第１半導体層と第２半導体層は、互いに接合して交互に配置されている、半導体装置。
【請求項２】
第１半導体層と第２半導体層は、トレンチの深さ方向に交互に配置されており、
第１半導体層と第２半導体層のうち、最もトレンチの底部側に配置された半導体層は、バイアス電圧を印加するための配線に電気的に接続されている、請求項１に記載の半導体装置。
【請求項３】
第１半導体層と第２半導体層は、トレンチの長手方向に交互に配置されており、
第１半導体層と第２半導体層のうち、最もトレンチの長手方向の端部側に配置された２つの半導体層の一方は、バイアス電圧を印加するための配線に電気的に接続されている、請求項１に記載の半導体装置。
【請求項４】
第１半導体層と第２半導体層は、トレンチの長手方向に垂直な短手方向に交互に配置されており、
第１半導体層と第２半導体層のうち、最もトレンチの短手方向の端部側に配置された半導体層の一方は、バイアス電圧を印加するための配線に電気的に接続されている、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は、半導体装置に関する。
【背景技術】
【０００２】
トレンチゲート型の半導体装置を高耐圧化するために、特許文献１では、トレンチの底部に厚い絶縁膜を形成している。この厚い絶縁膜によってリーク電流が抑制され、半導体装置が高耐圧化される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−９４４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、ゲート電極の下端の角部と半導体基板との間は、トレンチ側面と同様の比較的薄い絶縁膜によって隔てられている。絶縁膜は、半導体基板の酸化によって形成されるが、この角部においては、酸化される半導体基板の割合が少ない。このため、ゲート電極の下端の角部において絶縁膜が十分に成長できない場合があり、半導体装置のリーク電流の増加や、耐圧低下の原因となる。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置は、第１導電型のドリフト層と、ドリフト層の表面に形成された第２導電型のボディ層と、ボディ層の表面の一部に形成されたソース層とを備えた半導体基板と、半導体基板の表面からソース層およびボディ層を貫通してドリフト層に達するトレンチゲートとを有する。トレンチゲートは、半導体基板に形成されたトレンチと、トレンチの内壁面に形成されたゲート絶縁膜と、ゲート絶縁膜に覆われてトレンチ内に収容されているゲート電極と、を含む。ゲート電極は、ボディ層とドリフト層との境界よりもドリフト層側に位置する領域を有し、その領域は、第１導電型の第１半導体層と第２導電型の第２半導体層を少なくとも１つずつ含む。第１半導体層と第２半導体層は、互いに接合して交互に配置されている。
【０００６】
上記の半導体装置によれば、ゲート電極のオン時に、ゲート電極のボディ層とドリフト層との境界よりもドリフト層側に位置する領域において、第１導電型の第１半導体層と第２導電型の第２半導体層との接合面から空乏層が広がっている。これによって、トレンチの底部に厚い絶縁膜を形成しなくてもよいため、絶縁膜の形成不良が抑制される。その結果、リーク電流が抑制され、耐圧が確保される。また、トレンチゲートの底部においてゲート容量の増加が抑えられ、スイッチング損失の増大を回避できる。
【０００７】
第１半導体層と第２半導体層は、トレンチの深さ方向に交互に配置されていてもよい。この場合、第１半導体層と第２半導体層のうち、最もトレンチの底部側に配置された半導体層は、バイアス電圧を印加するための配線に電気的に接続されていてもよい。
【０００８】
第１半導体層と第２半導体層は、トレンチの長手方向に交互に配置されていてもよい。この場合、第１半導体層と第２半導体層のうち、最もトレンチの長手方向の端部側に配置された２つの半導体層の一方は、バイアス電圧を印加するための配線に電気的に接続されていてもよい。
【０００９】
第１半導体層と第２半導体層は、トレンチの長手方向に垂直な短手方向に交互に配置されていてもよい。この場合、第１半導体層と第２半導体層のうち、最もトレンチの短手方向の端部側に配置された半導体層の一方は、バイアス電圧を印加するための配線に電気的に接続されていてもよい。
【図面の簡単な説明】
【００１０】
【図１】実施例１に係る半導体装置の断面図である。
【図２】変形例に係る半導体装置の断面図である。
【図３】変形例に係る半導体装置の断面図である。
【図４】変形例に係る半導体装置の断面図である。
【図５】変形例に係る半導体装置の断面図である。
【図６】変形例に係る半導体装置の断面図である。
【図７】変形例に係る半導体装置の断面図である。
【図８】変形例に係る半導体装置の断面図である。
【図９】変形例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１１】
本明細書が開示する半導体装置は、第１導電型のドリフト層と、ドリフト層の表面に形成された第２導電型のボディ層と、ボディ層の表面の一部に形成されたソース層とを備えた半導体基板と、半導体基板の表面からソース層およびボディ層を貫通してドリフト層に達するトレンチゲートとを有する。トレンチゲートは、半導体基板に形成されたトレンチと、トレンチの内壁面に形成されたゲート絶縁膜と、ゲート絶縁膜に覆われてトレンチ内に収容されているゲート電極と、を含む。ゲート電極は、ボディ層とドリフト層との境界よりもドリフト層側に位置する領域を有し、その領域は、第１導電型の第１半導体層と第２導電型の第２半導体層を少なくとも１つずつ含む。第１半導体層と第２半導体層は、互いに接合して交互に配置されている。なお、本明細書において、「第１半導体層と第２半導体層は、互いに接合して交互に配置されている」とは、１つの第１半導体層と１つの第２半導体層が積層されている場合を含む。
【実施例１】
【００１２】
本実施例に係る半導体装置１０は、図１に示すように、半導体基板１００と、トレンチゲート１２と、表面絶縁膜１２５とを備えている。
【００１３】
半導体基板１００は、ｐ型のコレクタ層１０１と、ｎ型のドリフト層１０２と、ｐ型のボディ層１０３と、ｎ型のエミッタ層１０４とを備えている。ボディ層１０３は、ドリフト層１０２の表面に接している。エミッタ層１０４は、ボディ層１０３の表面の一部に設けられるとともに半導体基板１００の表面に露出するとともにボディ層１０３によってドリフト層１０２と分離されている。コレクタ層１０１は、ドリフト層１０２の裏面に接するとともに半導体基板１００の裏面に露出している。
【００１４】
トレンチゲート１２は、半導体基板１００の表面からボディ層１０３を貫通してドリフト層１０２に至るトレンチ１２０と、トレンチ１２０の内壁面に形成されたゲート絶縁膜１２１と、ゲート絶縁膜１２１に覆われてトレンチ１２０内に収容されているゲート電極１２２を含む。ゲート電極１２２は、p型のポリシリコンを材料とするｐ層１３１，１３３，１３５と、ｎ型のポリシリコンを材料とするｎ層１２３，１３２，１３４とを備えている。半導体基板１００のドリフト層１０２側からエミッタ層１０４側に向かって、ｐ層１３１，ｎ層１３２，ｐ層１３３，ｎ層１３４，ｐ層１３５、ｎ層１２３がこの順序で積層されている。ｎ層１２３は、半導体基板１０の表面からボディ層１０３とドリフト層１０２との境界までの領域に設けられている。ｐ層１３１，１３３，１３５およびｎ層１３２，１３４は、ボディ層１０３とドリフト層１０２との境界よりもドリフト層１０２側に位置する領域に設けられている。ｐ層１３１，１３３，１３５と、ｎ層１３２，１３４の不純物濃度は、ｎ層１２３よりも低い。
【００１５】
ゲート電圧のオフ時には、ｐ層１３１とｎ層１３２、ｎ層１３２とｐ層１３３、ｐ層１３３とｎ層１３４、ｎ層１３４とｐ層１３５、ｐ層１３５とｎ層１２３のそれぞれのｐｎ接合面から空乏層が広がる。ｐ型の半導体層における空乏層の幅をｘｐ、ｎ型の半導体層における空乏層の幅をｘｎとすると、ｘｐおよびｘｎは、下記式（１）および（２）によって表すことができる。
【数１】
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【００１６】
ここで、Ｎａは、ｐ型の半導体層におけるｐ型の不純物濃度であり、Ｎｄは、ｎ型の半導体層におけるｎ型の不純物濃度であり、ΦＢは内蔵電位を示している。上記式（１）（２）に基づいて、ゲート電圧のオン時にｐ層１３５よりもドリフト層１０２側の部分の全体が空乏化されるように、ｐ層１３１，１３３，１３５およびｎ層１３２，１３４のそれぞれの不純物濃度が設定される。この空乏層が絶縁層として機能するため、半導体装置１０は、リーク電流が少なく、耐圧が高い。また、従来のようにトレンチの底部に厚い絶縁膜を形成する場合と異なり、ゲート電極１２２の下端の角部においてゲート絶縁膜１２１が薄くなることもないため、ゲート絶縁膜１２１の角部における絶縁破壊を防ぐとともに、リーク電流を抑制することができる。また、ゲート電圧のオン時にｐ層１３１，１３３，１３５およびｎ層１３２，１３４は空乏化され、ゲート容量に寄与しないため、スイッチング損失の増大を回避できる。
【００１７】
上記のとおり、半導体装置１０は、ｎ型のドリフト層１０２と、ドリフト層１０２の表面に形成されたｐ型のボディ層１０３とを備えた半導体基板１００と、半導体基板１００の表面からソース層１０４およびボディ層１０３を貫通してドリフト層１０２に達するトレンチゲート１２とを有する。トレンチゲート１２は、半導体基板１００に形成されたトレンチ１２０と、トレンチ１２０の内壁面に形成されたゲート絶縁膜１２１と、ゲート絶縁膜１２１に覆われてトレンチ１２０内に収容されているゲート電極１２２と、を含む。ゲート電極１２２のボディ層１０３とドリフト層１０２との境界よりもドリフト層１０２側に位置する領域は、互いに接合して交互に配置されている、ｎ型の半導体層とｐ型の半導体層を含む。半導体装置１０によれば、ゲート電極１２２のオン時に、ゲート電極１２２のボディ層１０３とドリフト層１０２との境界よりもドリフト層１０２側に位置する領域において、ｎ型の半導体層とｐ型の半導体層との接合面から空乏層が広がる。これによって、トレンチゲート１２の底面においてゲート容量が抑えられるため、スイッチング損失の増大を回避できる。また、半導体装置１０によれば、トレンチ１２０の底部の角部におけるゲート絶縁膜１２１の形成不良が抑制される。その結果、リーク電流が抑制され、耐圧が確保される。
【００１８】
（変形例）
ゲート電極のボディ層とドリフト層との境界よりもドリフト層側に位置する領域の形態は、図１に示す形態に限定されない。例えば、図２に示す半導体装置１０ａのトレンチゲート１２ａように、半導体基板１０ａのボディ層１０３とドリフト層１０２との境界よりもドリフト層１０２側に位置する領域において、ボディ層１０３よりもｐ型の不純物濃度が高いｐ層１３１ａ，１３３ａ，１３５ａ，１３７ａ，１３９ａと、ｎ層１２３よりもｎ型の不純物濃度が高いｎ層１３２ａ，１３４ａ，１３６ａ，１３８ａが交互に積層されているゲート電極１２２ａを含んでいてもよい。
【００１９】
また、図３に示す半導体装置１０ｂのトレンチゲート１２ｂのように、半導体基板１０ｂのボディ層１０３とドリフト層１０２との境界よりもドリフト層１０２側に位置する領域において、ｎ層１２３よりも不純物濃度が低いｐ層１３１ｂ，１３３ｂ，１３５ｂと、ｎ層１２３よりも不純物濃度が高いｎ層１３２ｂ，１３４ｂが交互に積層されているゲート電極１２２ｂを含んでいてもよい。この場合、不純物濃度が高いｎ層１３２ｂ，１３４ｂの厚さは、不純物濃度が低いｐ層１３１ｂ，１３３ｂ，１３５ｂの厚さよりも小さくすることが好ましい。
【００２０】
また、図４，５に示す半導体装置１０ｃのトレンチゲート１２ｃのように、ｐ層１３１ｃ，１３３ｃ，１３５ｃとｎ層１３２ｃ，１３４ｃ，１２３とが交互に積層されたゲート電極１２２ｃにおいて、ｎ層１２３とｐ層１３１ｃとの間にバイアス電圧を印加できるようになっていてもよい。ｐ層１３１ｃは、トレンチ１２０の底部に沿って形成されるとともにトレンチ１２０の端部においてその壁面に沿って半導体基板１００ｃの深さ方向に伸びて半導体基板１００ｃの表面に到達している。ｐ層１３１ｃは、半導体基板１００ｃの表面に露出する部分において配線に接続され、負電位が付与される。これによってゲート電極１２２ｃの上下に逆バイアス電圧を印加することができる。なお、トレンチ１２０の最底部にｎ層を配置する場合には、このｎ層に正電位を付与して逆バイアス電圧を印加する。
【００２１】
ｐ型の半導体層における空乏層の幅をｘｐ、ｎ型の半導体層における空乏層の幅をｘｎ、ゲート電極１２２ｃに印加する逆バイアス電圧をＶｂとすると、ｘｐおよびｘｎは、下記式（３）および（４）によって表すことができる。
【数２】
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【００２２】
すなわち、ゲート電極１２２ｃに印加する逆バイアス電圧の絶対値が高いほど、空乏層の幅ｘｐ、ｘｎは広くなり、積層するｐ層およびｎ層の層数を減らすことができる。
【００２３】
また、ｐ層とｎ層との積層方向は、半導体基板の深さ方向でなくてもよい。例えば、図６に示す半導体装置２０のトレンチゲート２２のように、半導体基板２００のボディ層１０３とドリフト層１０２との境界よりもドリフト層１０２側に位置する領域において、トレンチ１２０の短手方向（長手方向に垂直な方向）に積層されたｐ層２３１，２３３，２３５およびｎ層２３２，２３４を備えているゲート電極２２２を含んでいてもよい。さらに、図４，５で説明した例と同様に、トレンチ１２０の短手方向に逆バイアス電圧を印加できるように、例えば、ｐ層２３１の少なくとも一部が半導体基板２００の表面に露出するまで伸びており、ｐ層２３１に負電位を印加するための配線に接続されていてもよい。
【００２４】
また、図７に示す半導体装置３０のトレンチゲート３２のように、半導体基板３００のボディ層１０３とドリフト層１０２との境界よりもドリフト層１０２側に位置する領域において、トレンチ１２０の長手方向に垂直な断面がコの字形状のｐ層３３１，ｎ層３３２，ｐ層３３３がトレンチ１２０の壁側から中央側に向かって積層されており、ｐ層３３３の内側にｎ層３３４が充填されているゲート電極３２２を含んでいてもよい。
【００２５】
また、図８，９に示す半導体装置４０のトレンチゲート４２のように、半導体基板４００のボディ層１０３とドリフト層１０２との境界よりもドリフト層１０２側に位置する領域において、トレンチ１２０の長手方向にｐ層とｎ層が交互に積層されたｐ層４３１，４３３，４３５およびｎ層４３２，４３４を備えたゲート電極４２２のを含んでいてもよい。さらに、図４，５で説明した例と同様に、トレンチ１２０の長手方向に逆バイアス電圧を印加できるように、例えば、ｐ層４３１の少なくとも一部が半導体基板４００の表面に露出するまで伸びており、ｐ層４３１に負電位を印加するための配線に接続されていてもよい。
【００２６】
また、上記の実施例では、ゲート電極のボディ層とドリフト層との境界よりもドリフト層側に位置する領域は、互いに接合して交互に配置された第１半導体層と第２半導体層のみを含んでいたが、これに限定されない。例えば、図１〜９に示すｎ層１２３の下端が、ボディ層１０３とドリフト層１０２との境界よりもドリフト層１０２側まで伸びていてもよい。
【００２７】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００２８】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２９】
１０，１０ａ，１０ｂ，１０ｃ，２０，３０，４０：半導体装置
１２，１２ａ，１２ｂ，１２ｃ，２２，３２，４２：トレンチゲート
１００，１００ａ，１００ｂ，１００ｃ，２００，３００，４００：半導体基板
１０１：コレクタ層
１０２：ドリフト層
１０３：バッファ層
１０４：ボディ層
１０５：エミッタ層
１０６：ボディ層
１２０：トレンチ
１２１：ゲート絶縁膜
１２２，１２２ａ，１２２ｂ，１２２ｃ，２２２，３２２，４２２：ゲート電極
１２３：ｎ層
１３１，１３３，１３５，１３１ａ，１３３ａ，１３５ａ，１３７ａ，１３９ａ，１３１ｂ，１３３ｂ，１３５ｂ，１３１ｃ，１３３ｃ，１３５ｃ，２３１，２３３，２３５，３３１，３３３，４３１，４３３，４３５：ｐ層
１３２，１３４，１３２ａ，１３４ａ，１３６ａ，１３８ａ，１３２ｂ，１３４ｂ，１３２ｃ，１３４ｃ，２３２，２３４，３３２，３３４，４３２，４３４：ｎ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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