(57)【要約】【目的】ｐ型のフローティングゲートを形成する際、周辺回路領域へのｐ型の不純物のドーピング量を低減させる手法を提供することを目的とする。【構成】  実施形態の半導体装置の製造方法では、半導体基板上に、炭素（Ｃ）を上部に含有するシリコン（Ｓｉ）膜を形成する工程と、第１の領域においてＳｉ膜の寸法幅が狭く、第２の領域においてＳｉ膜の寸法幅が広くなるように前記Ｓｉ膜と前記半導体基板とに対して素子分離を行う工程と、素子分離後、少なくとも前記第１の領域において前記Ｓｉ膜の側面を露出させる工程と、前記第１の領域における前記Ｓｉ膜の側面からボロン（Ｂ）を前記Ｓｉ膜内へと拡散させる工程と、を備えたことを特徴とする。【選択図】図１
2014116342.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、炭素（Ｃ）を上部に含有するシリコン（Ｓｉ）膜を形成する工程と、
第１の領域でＳｉ膜の寸法幅が狭く、第２の領域でＳｉ膜の寸法幅が広くなるように前記Ｓｉ膜と前記半導体基板とに対して素子分離を行う工程と、
素子分離後、前記第１と第２の領域のうち、前記第１の領域のみ前記Ｓｉ膜の側面を露出させるとともに、前記Ｓｉ膜における前記炭素を含有する上部の部分を除去する工程と、
ガスフェーズドーピング法を用いて、前記第１の領域における前記Ｓｉ膜の側面からボロン（Ｂ）を前記Ｓｉ膜内へと拡散させる工程と、
を備え、
前記第１の領域は、メモリセル領域であり、第２の領域は、メモリセルの周辺回路領域であることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、炭素（Ｃ）を上部に含有するシリコン（Ｓｉ）膜を形成する工程と、
第１の領域でＳｉ膜の寸法幅が狭く、第２の領域でＳｉ膜の寸法幅が広くなるように前記Ｓｉ膜と前記半導体基板とに対して素子分離を行う工程と、
素子分離後、少なくとも前記第１の領域で前記Ｓｉ膜の側面を露出させる工程と、
前記第１の領域における前記Ｓｉ膜の側面からボロン（Ｂ）を前記Ｓｉ膜内へと拡散させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１と第２の領域のうち、前記第１の領域のみ前記Ｓｉ膜の側面を露出させることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記Ｓｉ膜の側面を露出させる際、前記第１の領域では、さらに、前記Ｓｉ膜における前記炭素を含有する上部の部分を除去することを特徴とする請求項２又は３記載の半導体装置の製造方法。
【請求項５】
前記Ｂを拡散させる際、ガスフェーズドーピング法を用いることを特徴とする請求項２〜４いずれか記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置、特に、半導体記憶装置の開発において、大容量化、低コスト化等を達成すべく、メモリセルの微細化が進められている。例えば、ＮＡＮＤ型不揮発性半導体メモリ装置等のフローティングゲート構造を搭載した半導体記憶装置において、ゲート部分のコントロールゲートとなるワード線間の配線ピッチの微細化が進められている。かかるＬＳＩの微細化は、高集積化による素子の高速動作および低消費電力といった性能向上、ならびに製造コストの抑制を目的として積極的に進められている。近年、量産レベルでも最小加工寸法が例えば２０ｎｍ程度のフラッシュメモリが生産されており、今後も一層の微細化が進展し、技術的難度が高まっていくことが予測されている。
【０００３】
電気的にデータの書換えが可能なＮＡＮＤ型不揮発性半導体メモリ装置は、セルトランジスタのフローティングゲートの電荷量を変化させることでそのしきい値電圧を変え、データを記憶する。一般的には、ゲート絶縁膜を介したフローティングゲートと半導体基板との間で電子の放出および注入を行う。これにより、フローティングゲートの電荷量の制御が行われる。しかしながら、昨今の微細化の要求に伴い、回路の微細化が進むにつれて様々な問題が発生している。
【０００４】
メモリセルの微細化限界として、ＩＰＤ（Ｉｎｔｅｒ  Ｐｏｌｙ  Ｄｉｅｌｅｃｔｒｉｃ）膜の物理膜厚が薄くできないために、素子分離方向に隣り合うフローティングゲート間をＩＰＤ膜が埋めてしまい、隣り合うフローティングゲート間にコントロールゲートを埋め込むことが困難であるといった問題がある。或いは、埋め込めても幅が狭すぎて電極として機能しないといった問題がある。かかる問題の解決方法として、例えば、フローティングゲートの極性をｎ型からｐ型へ変更することが試みられている。ｎ型のフローティングゲートにおいては、書き込み後に電子がフローティングゲートのトンネル絶縁膜やＩＰＤ膜界面に溜まるため電荷保持能力が十分ではない。これに対し、ｐ型のフローティングゲートにおいては、書き込み後に電子はホールと再結合し導電帯には電子が存在せず電荷保持特性に優れていると考えられる。そのため、トンネル絶縁膜の膜厚を薄膜化でき、同じカップリング比を維持する場合にＩＰＤ絶縁膜を薄膜化することや、フローティングゲートの高さを低減することが可能となる。また書き込み動作時は、トンネル絶縁膜が薄い上に、ｐ型のフローティングゲートへキャリアを注入することになるため、低電圧で書き込みが可能となる。これによってＩＰＤ絶縁膜のリーク電流も低減可能である。このように、ｐ型のフローティングゲートの採用によってＩＰＤ膜の薄膜化或いはフローティングゲートの高さを低減してアスペクト比を下げることができ、より微細なセルの形成が可能となる。
【０００５】
しかしながら、ｐ型のフローティングゲートを採用した場合、ｐ型の不純物をドーピングする際、フローティングゲートが形成されるメモリセル領域だけではなく、ｎ型の極性が望ましい抵抗素子等の周辺回路の領域においてもｐ型の不純物が同様にドーピングされてしまうといった問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１７６２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、上述した問題点を克服し、ｐ型のフローティングゲートを形成する際、周辺回路領域へのｐ型の不純物のドーピング量を低減させる手法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置の製造方法では、半導体基板上に、炭素（Ｃ）を上部に含有するシリコン（Ｓｉ）膜を形成する工程と、第１の領域でＳｉ膜の寸法幅が狭く、第２の領域でＳｉ膜の寸法幅が広くなるように前記Ｓｉ膜と前記半導体基板とに対して素子分離を行う工程と、素子分離後、少なくとも前記第１の領域で前記Ｓｉ膜の側面を露出させる工程と、前記第１の領域における前記Ｓｉ膜の側面からボロン（Ｂ）を前記Ｓｉ膜内へと拡散させる工程と、を備えたことを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図２】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図３】第１の実施形態におけるＣを上部に含有するＳｉ層を形成する場合の一例を示すタイムチャート図である。
【図４】第１の実施形態におけるボロン（Ｂ）ドーズ量と不純物濃度との関係を示すグラフである。
【図５】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図６】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図７】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図８】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図９】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図１０】第１の実施形態におけるｐ型不純物ドーピング工程時の工程断面図の他の一例を示す図である。
【図１１】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図１２】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図１３】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図１４】第１の実施形態における半導体装置の製造方法の工程断面図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
以下、第１の実施形態は、シリコン（Ｓｉ）膜へのｐ型の不純物のドーピングをガスフェーズドーピング法により行う場合について説明する。
【００１１】
また、第１の実施形態は、半導体装置の一例として、不揮発性のＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。なお、以下に説明する半導体装置の製造方法については、ＮＡＮＤ型フラッシュメモリ装置に限らず、その他のフローティングゲート型半導体装置についても有効である。第１の実施形態について、以下、図面を用いて説明する。
【００１２】
図１は、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図１において、第１の実施形態における半導体装置の製造方法は、ゲート絶縁膜形成工程（Ｓ１０２）と、Ｓｉ膜形成工程（Ｓ１０４）と、窒化シリコン（ＳｉＮ）膜形成工程（Ｓ１１０）と、素子分離工程（Ｓ１１１）と、エッチバック工程（Ｓ１１６）と、ｐ型不純物ドーピング工程（Ｓ１１８）と、ｎ型不純物ドーピング工程（Ｓ１１９）と、インターポリ絶縁膜（ＩＰＤ膜）形成工程（Ｓ１２０）と、Ｓｉ膜形成工程（Ｓ１２２）と、エッチング工程（Ｓ１２４）と、金属膜形成工程（Ｓ１２６）という一連の工程を実施する。Ｓｉ膜形成工程（Ｓ１０４）は、その内部工程として、Ｓｉ原料ガス供給工程（Ｓ１０６）と、炭素（Ｃ）原料ガス供給工程（Ｓ１０８）とを実施する。また、素子分離工程（Ｓ１１１）は、その内部工程として、開口部形成工程（Ｓ１１２）と、絶縁膜形成工程（Ｓ１１４）とを実施する。
【００１３】
図２に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図２では、図１のゲート絶縁膜形成工程（Ｓ１０２）からＳｉ膜形成工程（Ｓ１０４）までを示している。それ以降の工程は後述する。図２（ａ）では、メモリセルとなるゲート構造が形成されるメモリセル領域（第１の領域）の断面を示す。図２（ｂ）では、メモリセルの周辺に配置される抵抗素子やＭＯＳトランジスタ等の周辺回路が形成される周辺回路領域（第２の領域）の断面を示す。また、図２（ａ）と図２（ｂ）では、コントロールゲート（ＣＧ）（ワード線）の長手方向に沿った方向の断面を示している。なお、図２（ａ）と図２（ｂ）以降の図についても、図５（ａ）乃至図９（ａ）、図１０、及び、図１１（ａ）乃至図１４（ａ）は、それぞれメモリセル領域のコントロールゲート（ＣＧ）（ワード線）の長手方向に沿った方向の断面を示し、図５（ｂ）乃至図９（ｂ）、及び、図１１（ｂ）乃至図１４（ｂ）は、それぞれ周辺回路領域のコントロールゲート（ＣＧ）（ワード線）の長手方向に沿った方向の断面を示すものとする。
【００１４】
図２において、ゲート絶縁膜形成工程（Ｓ１０２）として、半導体基板２００上に、絶縁膜２１０を例えば１〜１５ｎｍの膜厚で形成する。絶縁膜２１０は、トンネル絶縁膜（ゲート絶縁膜）として機能する。絶縁膜２１０として、例えば、酸化シリコン（ＳｉＯ２）膜、或いは酸窒化シリコン膜等が用いられる。ＳｉＯ２膜の形成方法は、例えば、酸素雰囲気中での加熱処理（熱酸化処理）により形成すると好適である。酸窒化シリコン膜の形成方法は、例えば、酸素（Ｏ２）雰囲気中での加熱処理（熱酸化処理）と窒素（Ｎ２）雰囲気中での加熱処理（熱窒化処理）の組み合わせにより形成すると好適である。また、半導体基板２００として、例えば、直径３００ミリのシリコンウェハからなるｐ型シリコン基板が用いられる。
【００１５】
次に、Ｓｉ膜形成工程（Ｓ１０４）として、絶縁膜２１０上に、Ｃ含有部分２２２を上部に有するＳｉ膜２２０（フローティングゲート（ＦＧ）材料膜）（Ｓｉ層）を例えば８０ｎｍの膜厚で形成する。
【００１６】
図３は、第１の実施形態におけるＣを上部に含有するＳｉ層を形成する場合の一例を示すタイムチャート図である。Ｓｉ膜２２０の形成に当り、まず、Ｓｉ原料ガス供給工程（Ｓ１０６）として、減圧化学気相成長（ＬＰ−ＣＶＤ）法により、例えばモノシラン（ＳｉＨ４）ガスをＳｉ原料ガスとして供給し、成膜温度を５００〜６００℃に制御することで例えば７５ｎｍの膜厚の非晶質シリコン膜を形成できる。続いて、Ｃ原料ガス供給工程（Ｓ１０８）として、Ｓｉ原料ガス供給工程（Ｓ１０６）の内容に、さらに、Ｃ原料ガスを追加することで、非晶質シリコン膜の上部の例えば５〜１０ｎｍの膜厚部分にＣを含有させる。言い換えれば、例えば残り５〜１０ｎｍの膜厚のＳｉ膜を形成する段階でＣ原料ガスを追加して、Ｃを上部に含有するＳｉ層を形成する。これにより、Ｃ含有部分２２２を上部に有するＳｉ膜２２０を形成できる。Ｃ原料ガスとして、例えば、エチレン（Ｃ２Ｈ４）ガスを用いることができる。かかるＳｉ膜２２０となる非晶質シリコン膜は、後の熱工程（例えば、次のＳｉＮ膜形成工程（Ｓ１１０））によって、ポリシリコン膜に変質する。なお、後述するｐ型不純物ドーピング工程（Ｓ１１８）にて実施するため、ここでは、ｐ型のドーパントとなるボロン（Ｂ）をチャンバー内で導入していないが、非晶質シリコン膜を成膜の際、ｐ型のドーパントとなるＢをチャンバー内で導入しても好適である。
【００１７】
図４は、第１の実施形態におけるボロン（Ｂ）ドーズ量と不純物濃度との関係を示すグラフである。図４では、縦軸にＢドーズ量（ｃｍ−２）を示し、横軸に不純物濃度（ｃｍ−３）を示す。ここでは、Ｓｉ膜に、不純物として、Ｃをドーピングした場合を示し、比較例として、Ｓｉ膜に、窒素（Ｎ）ドーピングした場合を示す。図４では、Ｂをドーピングする際、ガスフェーズドーピング法を用いた場合を示している。図４に示すように、Ｓｉ膜に、不純物として、Ｎをドーピングした場合、濃度に関わりなく、ＢがＳｉ膜内にほぼ同様にドーピングされることがわかる。これに対して、Ｓｉ膜に、不純物として、Ｃをドーピングした場合、Ｃ濃度を濃くしていくのに応じてＳｉ膜内にドーピングされるＢドーズ量が大幅に減少することがわかる。特に、Ｃ濃度が、４×１０２０（ｃｍ−３）以上において、半導体装置を量産することを想定してＢドーズ量を後工程でｎ型に反転可能な２×１０１５（ｃｍ−２）以下程度に抑えることができる。よって、第１の実施形態では、Ｓｉ膜２２０上部のＣ含有部分２２２のＣ濃度が、４×１０２０（ｃｍ−３）以上になるように調整すると好適である。また、Ｓｉ膜中にＣが含有されるとＣが無い部分に比べて抵抗が１０倍程度上昇するので、Ｃ含有部分２２２は、Ｓｉ膜２２０上部にだけ形成すると好適である。
【００１８】
図５に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図５では、図１のＳｉＮ膜形成工程（Ｓ１１０）を示している。それ以降の工程は後述する。
【００１９】
図５において、ＳｉＮ膜形成工程（Ｓ１１０）として、化学気相成長（ＣＶＤ）法を用いて、ＳｉＮ膜２７０を例えば５０〜４００ｎｍの膜厚で形成する。ＳｉＮ膜２７０は、後述する開口部形成工程（Ｓ１１２）においてＳｉ膜２２０の保護膜となる。
【００２０】
図６に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図６では、図１の開口部形成工程（Ｓ１１２）を示している。それ以降の工程は後述する。
【００２１】
図６において、開口部形成工程（Ｓ１１２）として、ＳｉＮ膜２７０上からＳｉ膜２２０と絶縁膜２１０とを貫通し、半導体基板２００の途中まで溝状の開口部１５０を形成する。図６（ａ）に示すメモリセル領域では、例えば、幅２０ｎｍ以下の開口部１５０をピッチ４０ｎｍ以下の間隔で形成する。また、図６（ｂ）に示す周辺回路領域では、例えば、幅１００ｎｍ程度の開口部１５２をピッチ２００ｎｍ程度の間隔で形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＮ膜２７０の上にレジスト膜が形成された半導体基板２００に対し、露出したＳｉＮ膜２７０とその下層に位置するＳｉ膜２２０と絶縁膜２１０と半導体基板２００を異方性エッチング法により除去することで、半導体基板２００の表面に対し、略垂直に開口部１５０，１５２を形成することができる。例えば、一例として、反応性イオンエッチング（ＲＩＥ）法により開口部１５０，１５２を形成すればよい。かかる開口部１５０，１５２は、素子分離領域となる。
【００２２】
図７に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図７では、図１の絶縁膜形成工程（Ｓ１１４）を示している。それ以降の工程は後述する。
【００２３】
図７において、絶縁膜形成工程（Ｓ１１４）として、例えば、ＣＶＤ法や塗布法等を用いて、開口部１５０，１５２を埋め込むように、開口部１５０，１５２およびＳｉＮ膜２７０上に絶縁膜２４０を形成する。
【００２４】
そして、平坦化工程として、開口部１５０，１５２からはみ出した絶縁膜２４０、ＳｉＮ膜２７０上の絶縁膜２４０、及びＳｉＮ膜２７０を化学機械研磨（ＣＭＰ）法にて研磨除去することで平坦化する。これにより、図７（ａ）に示すようにメモリセル間の素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ構造）ができる。同様に、図７（ｂ）に示すように絶縁膜２４０は周辺回路の素子側面側にも配置されて、周辺回路の素子間の素子分離ができる。絶縁膜２４０として、例えば、ＳｉＯ２膜が用いられる。以上のように、Ｓｉ膜２２０と絶縁膜２１０と半導体基板２００とに対して、メモリセル領域（第１の領域）においてＳｉ膜２２０の寸法幅が狭く、周辺回路領域（第２の領域）においてＳｉ膜２２０の寸法幅が広くなるように素子分離を行う。
【００２５】
図８に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図８では、図１のエッチバック工程（Ｓ１１６）を示している。それ以降の工程は後述する。
【００２６】
図８（ａ）において、エッチバック工程（Ｓ１１６）として、メモリセル領域において、絶縁膜２４０をエッチバック法によりエッチングする。ここでは、フォトリソグラフィ技術とＲＩＥ技術或いはウェットエッチング技術などを用いて、図８（ａ）に示すメモリセル領域のＳｉ膜２２０の途中の高さ位置までエッチングすることで、メモリセル領域の素子分離用絶縁膜２４０の表面を掘り下げる。これにより、メモリセル領域において、ＦＧ用のポリシリコン膜となるＳｉ膜２２０の上部側面を露出させる。また、Ｃ含有部分２２２の膜厚は５〜１０ｎｍなので、エッチバック工程（Ｓ１１６）によって、図８（ａ）に示すように、メモリセル領域のＳｉ膜２２０上部のＣ含有部分２２２が一緒に除去される。よって、メモリセル領域では、エッチバック工程（Ｓ１１６）によって、Ｃを含有していないＳｉ膜２２０の上面と側面を露出させることができる。
【００２７】
一方、図８（ｂ）に示すように、周辺回路領域等のメモリセル領域以外は、図示しないレジスト膜等を残して、素子分離用絶縁膜２４０をエッチングせずに残すと好適である。これにより、メモリセル領域では、ＣがドーピングされていないＳｉ膜２２０の少なくとも側面を露出させる一方で、周辺回路領域ではＣがドーピングされていないＳｉ膜２２０のいずれの面も露出させないようにできる。すなわち、周辺回路領域では、Ｓｉ膜２２０の上面はＣ含有部分２２２で覆われ、側面が絶縁膜２４０で覆われた状態にできる。
【００２８】
ここで、ｐ型のフローティングゲート（ＦＧ）を採用する場合、活性キャリアの不足による空乏化といった問題がある。これは、ｐ型のドーパントとして十分な量のＢを注入しても、セルの加工中にＢが抜けたり、熱工程によってＢが不活性化することにより電気的に活性なＢが不足することが原因と考えられる。具体的には、Ｓｉ膜２２０形成時にＢをドーピングしていた場合、Ｓｉ膜２２０形成後の工程での加熱処理により、Ｓｉ膜２２０中のＢが欠陥部や界面に析出し、さらに、エッチバック工程（Ｓ１１６）により、Ｓｉ膜２２０中のＢが抜けてしまう。また、その他の工程での加熱処理により、Ｓｉ膜２２０中のＢが不活性化してしまう。これらによりＳｉ膜２２０中における電気的に活性なＢが不足してしまう。よって、Ｓｉ膜２２０形成時にＢをドーピングしたままでは、ＦＧ中の空乏層が大きくなってしまう。そこで、第１の実施形態では、Ｓｉ膜２２０形成時にＢをドーピングするのではなく、以下に説明するように、エッチバック工程（Ｓ１１６）後に、Ｓｉ膜２２０の露出表面からあえて不純物を導入する。なお、上述したように、Ｓｉ膜２２０形成時にＢをドーピングしていたとしても構わない。
【００２９】
図９に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図９では、図１のｐ型不純物ドーピング工程（Ｓ１１８）を示している。それ以降の工程は後述する。
【００３０】
図９（ａ）において、ｐ型不純物ドーピング工程（Ｓ１１８）として、メモリセル領域の露出したＣを含有していないＳｉ膜２２０の上面と側面からＢを注入し、ＢをＳｉ膜２２０内へと拡散させる。Ｂの注入方法は、ガスフェーズドーピング（ＧＰＤ）法を用いる。ガスフェーズドーピング法を用いることで、イオン・インプランテーション法とは異なり、周辺回路領域をマスクで覆う必要が無い。すなわち、マスク形成等の工程を省略できる。ガスフェーズドーピング法では、ｐ型不純物であるドーパント（Ｂ）を含むガス雰囲気で基板の熱処理を行うことでドーパントの注入を行う。不純物としてＢを注入する場合、例えば、三塩化ホウ素（ＢＣｌ３）ガスを原料ガスとして、かかるガス雰囲気内で、例えば５００〜８００℃の温度でＳｉ膜２２０を熱処理することで、Ｓｉ膜２２０の露出した上面と露出した上部側面からＢを注入できる。ここでは、例えば、Ｂの濃度は、５×１０１５（ｃｍ−２）以上に制御されると好適である。
【００３１】
一方、周辺回路領域では、図９（ｂ）に示すように、Ｓｉ膜２２０の露出表面がＣ含有部分２２２なので、Ｂの注入をＣによって阻害できる。例えば、Ｃ含有部分２２２のＣ濃度が４×１０２０（ｃｍ−３）以上であれば、周辺回路領域でのＢドーズ量を後工程でｎ型に十分反転可能な２×１０１５（ｃｍ−２）以下程度に抑えることができる。
【００３２】
ここで、上述した例では、ｐ型不純物ドーピング工程（Ｓ１１８）の際、メモリセル領域においてＳｉ膜２２０上部のＣ含有部分２２２が除去された状態で実施される場合を示したがこれに限るものではない。Ｃ含有部分２２２が残っていても構わない。Ｃ含有部分２２２はＳｉ膜２２０の上部に位置するので、エッチバック工程（Ｓ１１６）で除去しきれずに残ったとしてもセル特性に影響を与えない、或いは与える影響を誤差程度に小さくできる。
【００３３】
図１０に、第１の実施形態におけるｐ型不純物ドーピング工程時の工程断面図の他の一例を示している。図１０では、Ｓｉ膜２２０上部のＣ含有部分２２２が残っている状態でｐ型不純物のドーピングを行なう場合を示している。かかる場合には、Ｓｉ膜２２０の上部のＣ含有部分２２２では、Ｂの注入が阻害されるので、主に、Ｃを含有していないＳｉ膜２２０の側面からＢが注入される。かかる場合でも、周辺回路領域よりも多くのＢを注入できる。また、上述した例では、エッチバック工程（Ｓ１１６）において、メモリセル領域以外は素子分離絶縁膜２４０をエッチングせず残した場合を示したがこれに限るものではない。周辺回路領域等のメモリセル領域以外で素子分離絶縁膜２４０をエッチングしてメモリセル領域と同様にＳｉ膜２２０の側面が露出したとしても、Ｓｉ膜２２０の寸法幅の広い周辺回路領域等においてはメモリセル領域に比べてＳｉ膜２２０の体積がはるかに大きいため、結果としてＳｉ膜２２０中のＢドーズ量を低く抑えることができる。さらに、ここではエッチング工程（Ｓ１１６）の際にＳｉ膜２２０に対するサイドエッチングをも利用してメモリセル領域における上部のＣ含有部分２２２を選択的に除去するようにすれば、周辺回路領域側でのＳｉ膜２２０の上面からのＢの注入をＣ含有部分２２２により抑制しつつメモリセル領域において多くのＢをＳｉ膜２２０に注入することができる。
【００３４】
以上により、第１の実施形態におけるメモリセル領域のＳｉ膜２２０は、ｐ型のフローティングゲートとなる。次いで、ｎ型不純物ドーピング工程（Ｓ１１９）として、メモリセル領域を図示しないレジスト膜等によるマスクで覆い、周辺回路領域において、図示しないｎ型不純物をイオン注入することで、周辺回路領域におけるＳｉ膜２２０をｐ型からｎ型に変換すればよい。周辺回路領域では、メモリセル領域に比べてＳｉ膜２２０のＢ濃度が抑制されているので量産時において容易にｎ型に変換できる。
【００３５】
図１１に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図１１では、図１のＩＰＤ膜形成工程（Ｓ１２０）を示している。それ以降の工程は後述する。
【００３６】
図１１（ａ）において、ＩＰＤ膜形成工程（Ｓ１２０）として、ｐ型不純物が注入された後、例えば、ＣＶＤ法を用いて、メモリセル領域では、ＦＧとなるＳｉ膜２２０の上面と、かかる上面から続く、絶縁膜２４０の上面高さ位置までのＳｉ膜２２０の側面部分とを覆うように、かつ、絶縁膜２４０上とに、インターポリ絶縁膜（ＩＰＤ）膜２５０を例えば５〜２０ｎｍの膜厚で形成する。ＩＰＤ膜２５０は、メモリセル領域のゲート構造において、電極間絶縁膜として機能する。また、図１１（ｂ）に示すように、周辺回路領域では、Ｓｉ膜２２０のＣ含有部分２２２上と絶縁膜２４０上とに、ＩＰＤ膜２５０が形成される。ＩＰＤ膜２５０は、高誘電率絶縁膜単体、シリコン酸化膜／高誘電率膜／シリコン酸化膜との積層構造、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜との積層構造、もしくは、窒化膜で上述した積層構造を挟んだ積層構造を用いると好適である。
【００３７】
図１２に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図１２では、図１のＳｉ膜形成工程（Ｓ１２２）を示している。それ以降の工程は後述する。
【００３８】
図１２（ａ）において、Ｓｉ膜形成工程（Ｓ１２２）として、ＩＰＤ膜２５０上に、例えば、ＣＶＤ法を用いて、Ｓｉ膜２６０を例えば１０〜６０ｎｍの膜厚で形成する。Ｓｉ膜２６０の形成方法は、非晶質シリコン膜をＬＰ−ＣＶＤ法により、例えばＳｉＨ４ガスを原材料として供給し、成膜温度を３５０〜５５０℃に制御することで形成できる。かかる非晶質シリコン膜は、後の熱工程によって、ポリシリコン膜に変質する。
【００３９】
ポリシリコン膜となるＳｉ膜２６０は、コントロールゲート（ＣＧ）の一部として機能する。このように、ＩＰＤ膜２５０上にコントロールゲートを形成する。第１の実施形態では、ｐ型のＦＧを形成したので、ＩＰＤ膜２５０を薄膜化或いはＦＧの高さを低減してアスペクト比を下げることができ、素子分離方向に隣り合うＦＧ間をＩＰＤ膜２５０が埋めてしまうことを回避できる。よって、ＦＧ間にＣＧの一部となるＳｉ膜２６０を埋め込んで、電極として機能させることができる。また、図１２（ｂ）に示すように、周辺回路領域では、ＩＰＤ膜２５０上にＳｉ膜２６０が形成される。
【００４０】
図１３に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図１３では、図１のエッチング工程（Ｓ１２４）を示している。それ以降の工程は後述する。
【００４１】
図１３（ｂ）において、エッチング工程（Ｓ１２４）として、Ｓｉ膜２６０上にレジスト膜２７４を形成後、フォトリソグラフィ技術とＲＩＥ技術などを用いて、周辺回路領域のＳｉ膜２６０の一部に、Ｓｉ膜２６０からＳｉ膜２２０の途中まで開口部１５４を形成する。開口部１５４は、図１３（ｂ）に示すように、Ｓｉ膜２２０上部のＣ含有部分２２２を貫通する高さ位置まで開口すると好適である。これにより、Ｃによる抵抗値上昇を回避できる。開口部１５４を形成後、残ったレジスト膜２７４はアッシング等で剥離すればよい。一方、図１３（ａ）に示すように、メモリセル領域では開口部を形成しない。
【００４２】
図１４に、第１の実施形態における半導体装置の製造方法の工程断面図が示されている。図１４では、図１の金属膜形成工程（Ｓ１２６）を示している。
【００４３】
図１４（ａ）において、金属膜形成工程（Ｓ１２６）として、Ｓｉ膜２６０上に、例えば、ＣＶＤ法を用いて、金属膜２６２を例えば３０ｎｍ以下の膜厚で形成する。金属膜２６２は、コントロールゲート（ＣＧ）の残りの一部として機能する。すなわち、コントロールゲートは、ポリシリコン膜であるＳｉ膜２６０と金属膜２６２とが積層されてなる積層構造を有する。Ｓｉ膜２６０と金属膜２６２との積層膜は、メモリ装置におけるワード線として機能する。金属膜２６２として、例えば、タングステン（Ｗ）膜を用いると好適である。Ｗ膜の代わりに、Ｗ膜と窒化タングステン（ＷＮ）の積層膜を用いてもよい。或いは、Ｓｉ膜２６０を用いずに、Ｗ膜単体或いはＷ膜と窒化タングステン（ＷＮ）の積層膜をコントロールゲートとして用いても構わない。或いは、コントロールゲートとして、Ｗ膜とその他の導電性の膜との積層膜としてもよい。また、Ｓｉ膜２６０と金属膜２６２との界面をシリサイド化し、シリサイド膜を形成するとなお良い。一方、図１４（ｂ）に示すように、周辺回路領域では、金属膜２６２がＣ含有部分２２２を貫通してＳｉ膜２２０と接続する。これにより、上述したように、Ｃによる抵抗値上昇を回避できる。
【００４４】
上述した金属膜形成工程（Ｓ１２６）を行った後、ＣＧ（ワード線）の長手方向に沿って、ゲート構造部分の両側にゲートパターン溝となる開口部を形成すればよい。かかる開口部は、例えば、幅２０ｎｍ以下でピッチ４０ｎｍ以下の間隔で、形成すると好適である。これにより、ＣＧ（ワード線）の長手方向と直交する方向に沿ってＳｉ膜２２０がメモリセル毎に分離されて、フローティングゲート（電荷蓄積層）が形成されるとともに、コントロールゲート（ＣＧ）がワード線形状に加工される。かかる開口部は、図示しないリソグラフィ工程とドライエッチング工程によって、金属膜２６２からＳｉ膜２２０まで貫通させる。
【００４５】
次いで、開口部底面のゲート絶縁膜２１０上から半導体基板２００内にｎ型不純物をイオン注入して、ゲート構造間の領域であって、ｐ型の半導体基板２００表面にｎ型半導体領域を形成する。かかるｎ型半導体領域は、ソース・ドレイン領域（Ｓ・Ｄ）として機能する。また、ｎ型半導体領域に挟まれたｐ型半導体領域は、上部にゲート領域（Ｇ）が形成されるチャネル領域として機能する。これにより、図示しない、隣り合うセルの一方のソース部分と他方のドレイン部分とを共有した複数のセル（ゲート構造）が並ぶＮＡＮＤストリング構造が形成される。さらに、上述したようにして形成されたゲート構造上、及びゲート構造間に絶縁膜を形成した後、かかる絶縁膜を介してゲート構造や半導体基板２００表面と接続するコンタクト及び配線等を形成する。
【００４６】
以上のように、第１の実施形態によれば、ｐ型のフローティングゲートを形成する際、マスクを使用せずに周辺回路領域へのｐ型の不純物のドーピング量を低減できる。よって、半導体装置の製造において工程数を低減できる。また、周辺回路領域では、メモリセル領域に比べてＳｉ膜２２０のＢ濃度が抑制されているので量産時において容易にｎ型に変換できる。さらに、ｐ型のフローティングゲートの採用によってＩＰＤ膜を薄膜化或いはフローティングゲートの高さを低減してアスペクト比を下げることができ、より微細なセルの形成が可能となる。また、隣り合うフローティングゲート間へのコントロールゲートの埋め込み性を改善できる。また、素子分離絶縁膜のエッチバック後にＢをドープするので、フローティングゲート中にドープしたＢの外方拡散を低減できる。
【００４７】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００４８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法は、本発明の範囲に包含される。
【００４９】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【００５０】
１５０，１５２  開口部、２２０  Ｓｉ膜、２２２  Ｃ含有部分、２４０  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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