(57)【要約】【課題】優れたキャパシタ性能と、高い電極強度とを併せ持ち、さらに、容易に製造できる半導体装置を提供する。【解決手段】本半導体装置１００は、カップ状を呈する下部電極３４と、容量絶縁膜３５と、上部電極３６、３８とから成るキャパシタを有している。下部電極３４は、酸化チタンから成る下部電極第２層３４ｂを含んでいる。【選択図】図２
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【特許請求の範囲】
【請求項１】
カップ状を呈する下部電極と、前記下部電極の表面上に形成された容量絶縁膜と、前記容量絶縁膜の表面上に形成された上部電極とから成るキャパシタを有し、
前記下部電極は、酸化チタンから成る層を含むことを特徴とする半導体装置。
【請求項２】
前記下部電極は、窒化チタンから成る層と、該窒化チタンから成る層に積層された前記酸化チタンから成る層との複数層構造である請求項１に記載の半導体装置。
【請求項３】
前記下部電極は、窒化チタンから成る下部電極第１層と、該下部電極第１層に積層された前記酸化チタンから成る下部電極第２層と、該下部電極第２層に積層された窒化チタンから成る下部電極第３層との３層構造である請求項２に記載の半導体装置。
【請求項４】
前記下部電極第１層、前記下部電極第２層、および前記下部電極第３層の膜厚比は、３．５：１：３．５である請求項３に記載の半導体装置。
【請求項５】
前記半導体装置は、複数のキャパシタを有し、
各前記キャパシタ間のうち、前記下部電極の上端部に対応する高さ位置に形成された、シリコン窒化膜から成るサポート膜をさらに有する請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
カップ状を呈する下部電極と、前記下部電極の表面上に形成された容量絶縁膜と、前記容量絶縁膜の表面上に形成された上部電極とから成るキャパシタを有する半導体装置の製造方法であって、
リソグラフィ技術またはドライエッチング技術により、基板上に形成したシリコン酸化膜にシリンダーホールを形成する工程と、
前記シリンダーホールの内壁面上に、窒化チタンから成る層と、該窒化チタンから成る層に積層された前記酸化チタンから成る層とを、複数構造の前記下部電極として形成する工程とを有し、
前記層窒化チタンから成る層と、前記酸化チタンから成る層とは、同一チャンバー内での連続処理によって形成されることを特徴とする半導体装置の製造方法。
【請求項７】
カップ状を呈する下部電極と、前記下部電極の表面上に形成された容量絶縁膜と、前記容量絶縁膜の表面上に形成された上部電極とから成るキャパシタを有する半導体装置の製造方法であって、
リソグラフィ技術またはドライエッチング技術により、基板上に形成したシリコン酸化膜にシリンダーホールを形成する工程と、
前記シリンダーホールの内壁面上に、窒化チタンから成る下部電極第１層と、該下部電極第１層に積層された前記酸化チタンから成る下部電極第２層と、該下部電極第２層に積層された窒化チタンから成る下部電極第３層とを、３層構造の前記下部電極として形成する工程とを有し、
前記下部電極第１層、前記下部電極第２層、および前記下部電極第３層は、同一チャンバー内での連続処理によって形成されることを特徴とする半導体装置の製造方法。
【請求項８】
前記下部電極第１層、前記下部電極第２層、および前記下部電極第３層の膜厚比は、３．５：１：３．５である請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体装置は、複数のキャパシタを有し、
各前記キャパシタ間のうち、前記下部電極の上端部に対応する高さ位置に、シリコン窒化膜から成るサポート膜を形成する工程をさらに有する請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、カップ状を呈する下部電極を備えたキャパシタを有するＤＲＡＭ等の半導体装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Dynamic Random Access Memory）は、例えば特許文献１に開示されているように、複数のカップ状のキャパシタを有している。
【０００３】
この種のＤＲＡＭにおいては、昨今のセル面積の縮小に伴い、そのキャパシタのサイズも縮小して来ている。
【０００４】
キャパシタは、容量絶縁膜を２つの電極で挟んだ構造をしているが、キャパシタのサイズの縮小が進むと、電極面積が小さくなるため、データの読み書きに必要な電荷をためておくための容量（Ｃｓ）が確保できなくなってしまう。
【０００５】
これに加え、電極膜厚も小さくなり、電極の機械的強度が低下する。その場合、シリンダが変形し（捩れ）、ショートが発生する虞があることが、次世代ＤＲＡＭ開発の大きな課題となっている。
【０００６】
上記課題に対する解法として、電極の強度を向上させるべく、窒化チタンから成る層に、ルテニウムから成る層を積層した下部電極構造が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−１４６９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、下部電極として、窒化チタンから成る層に、ルテニウムから成る層を積層する技術においては、ルテニウムのコストが高いことに加え、窒化チタン上にルテニウムを成長させる際に、半完成品を窒化チタンの成膜装置から一旦外に出す必要があるため、製造の工程数が増加するという問題がある。
【０００９】
それ故、本発明の課題は、優れたキャパシタ性能と高い強度とを併せ持ち、さらに、容易に製造できる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明によれば、カップ状を呈する下部電極と、前記下部電極の表面上に形成された容量絶縁膜と、前記容量絶縁膜の表面上に形成された上部電極とから成るキャパシタを有し、前記下部電極は、酸化チタンから成る層を含むことを特徴とする半導体装置が得られる。
【発明の効果】
【００１１】
本発明による半導体装置は、優れたキャパシタ性能と、高い電極強度とを併せ持ち、さらに、容易に製造できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例による半導体装置を示す平面図である。
【図２】本発明の実施例による半導体装置の図１における切断線II−IIに沿った断面図である。
【図３】本発明の実施例による半導体装置の製造工程を説明するための図であり、図１における切断線II−IIに相当する箇所の断面図である。
【図４】本発明の実施例による半導体装置の製造工程を説明するための図であり、図１における切断線II−IIに相当する箇所の断面図である。
【図５】本発明の実施例による半導体装置の製造工程を説明するための図であり、図１における切断線II−IIに相当する箇所の断面図である。
【図６】本発明の実施例による半導体装置の製造工程を説明するための図であり、図１における切断線II−IIに相当する箇所の断面図である。
【図７】本発明の実施例による半導体装置の製造工程を説明するための図であり、図１における切断線II−IIに相当する箇所の断面図である。
【図８】本発明の実施例による半導体装置の製造工程を説明するための図であり、図１における切断線II−IIに相当する箇所の断面図である。
【図９】本発明の実施例による、窒化チタン／酸化チタン／窒化チタンの３層構造のキャパシタ下部電極を有する半導体装置と、比較例としての、窒化チタンの単層構造のキャパシタ下部電極を有する半導体装置との変形量（捩れ量）を比較して示す図である。
【発明を実施するための形態】
【００１３】
本発明による半導体装置は、カップ状を呈する下部電極と、下部電極の表面上に形成された容量絶縁膜と、容量絶縁膜の表面上に形成された上部電極とから成るキャパシタを有している。
【００１４】
特に、本発明において、下部電極は、窒化チタンから成る下部電極第１層と、下部電極第１層に積層された酸化チタンから成る下部電極第２層と、下部電極第２層に積層された窒化チタンから成る下部電極第３層との３層構造である。
【００１５】
この構造により、本発明による半導体装置は、優れたキャパシタ性能と、高い電極強度とを併せ持ち、さらに、容易に製造できる。
【００１６】
以下、図面を参照して、本発明による半導体装置の具体的な実施例を説明する。
【実施例１】
【００１７】
図１を参照すると、本発明の実施例による半導体装置１００は、ＤＲＡＭのメモリセルを構成するものである。シリコン基板１上において、Ｘ’方向に連続して延在する素子分離領域１２と、同じくＸ’方向に連続して延在する活性領域１３とがＹ方向に交互に等間隔、等ピッチで複数配置されている。
【００１８】
素子分離領域１２は、溝に埋設した素子分離絶縁膜によって構成されている。複数の素子分離領域１２および複数の活性領域１３に跨って、Ｙ方向に連続して延在する第１埋込ワード線（以下、第１ワード線）ＷＬ１０ａ、第２埋込ワード線（以下、第２ワード線）ＷＬ１０ｂが配置されている。
【００１９】
活性領域１３は、第１容量コンタクト領域２７ａと、第１容量コンタクト領域２７ａに隣接して配置された第１ワード線ＷＬ１０ａと、第１ワード線ＷＬ１０ａに隣接して配置されたビット線コンタクト領域２２と、ビット線コンタクト領域２２に隣接して配置された第２ワード線ＷＬ１０ｂと、第２ワード線ＷＬ１０ｂに隣接して配置された第２容量コンタクト領域２７ｂとによって構成されている。
【００２０】
第１容量コンタクト領域２７ａと、第１ワード線ＷＬ１０ａと、ビット線コンタクト領域２２とによって第１セルトランジスタＴｒ１が構成されている。また、ビット線コンタクト領域２２と、第２ワード線ＷＬ１０ｂと、第２容量コンタクト領域２７ｂとで第２セルトランジスタＴｒ２が構成されている。
【００２１】
本発明のメモリセルは、上記活性領域１３がＸ方向に複数配置されて構成されるものである。
【００２２】
次に、図２を参照すると、シリコン基板１に、トランジスタのゲート電極を兼ねるワード線用の溝部１４が設けられている。各々のワード線用の溝部１４の内面を覆うゲート酸化膜６を介して、ワード線１０が各々の溝の底部に設けられている。さらに、シリコン基板１を覆うように、第１層間絶縁膜７が設けれている。ワード線１０の外側に位置する半導体ピラーは、第１、第２容量コンタクト領域２７ａ、２７ｂとなり、その上面には、ソース／ドレインの一方となる不純物拡散層１９が設けられている。ワード線１０の間に位置する半導体ピラーは、ＢＬコンタクト領域２２となり、その上面には、ソース／ドレインの他方となる不純物拡散層１８が設けられている。不純物拡散層１９と、ゲート酸化膜６と、ワード線ＷＬ１０と、不純物拡散層１８とでトランジスタＴｒ１、Ｔｒ２が構成される。第１層間絶縁膜７上には、ＢＬコンタクト領域２２において、不純物拡散層１８に接続されるビット線（ＢＬ）２３が設けられる。ＢＬ２３の上面には、カバー絶縁膜が設けられている。ＢＬ２３の側壁を覆うように、全面にライナー絶縁膜２４が設けられている。ライナー絶縁膜２４上には、隣接するＢＬ間に形成されている凹部空間を埋設するＳＯＤ（Spin On Dielectric）膜２５が設けられている。
【００２３】
ＳＯＤ膜２５、ライナー膜２４を貫通して、容量コンタクトプラグ２７ｃ、２７ｄが設けられている。これら容量コンタクトプラグ２７ｃ、２７ｄによって、第１、第２容量コンタクト領域２７ａ、２７ｂに各々容量コンタクトプラグ２７ｃ、２７ｄが接続されている。第１、第２容量コンタクト領域２７ａ、２７ｂの上部に各々、容量コンタクトパッド３３が接続されている。容量コンタクトパッド３３を覆うように、ストッパー膜３０が設けられている。
【００２４】
本半導体装置においては特に、容量コンタクトパッド３３上には、キャパシタ下部電極３４が設けられる。キャパシタ下部電極３４は、窒化チタンから成る下部電極第１層３４ａ、酸化チタンから成る下部電極第２層３４ｂ、および窒化チタンから成る下部電極第３層３４ｃの３層構造になっている。
【００２５】
また、キャパシタ下部電極３４は、サポート膜３７によって倒壊しないように支えられている。さらに、キャパシタ下部電極３４の内表面を覆う容量絶縁膜３５が、容量絶縁膜３５上にポリシリコン上部電極３６、タングステン上部電極３８が設けられてキャパシタを構成している。
【００２６】
本半導体装置１００は、関連技術における窒化チタンから成る下部電極の間に、より機械的強度の高い酸化チタンを挟み込んだような構造とすることにより、キャパシタの性能と下部電極の膜厚は関連技術と同等のままで、電極の機械的強度を向上させることができる。
【００２７】
さらに、この窒化チタンと酸化チタンの３層構造の成膜は、同一チャンバー内での連続処理によって行うことが可能であり、ドライエッチングも窒化チタンと酸化チタンを同じレシピでエッチングすることができるため、プロセスコストの増加も殆ど発生しない。
【００２８】
以下、図１および図２ならびに図３〜図８を参照して、本半導体装置１００の製造方法について説明する。
【００２９】
まず、図３に示されるように、シリコン基板１の上に、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域１２を形成する。
【００３０】
次に、シリコン基板１をドライエッチングによってエッチングし、ワード線用およびダミーワード線用の溝部１４を形成する。
【００３１】
そして、シリコン基板１の活性領域１３上に熱酸化プロセスを用いてＮ型トランジスタを構成するゲート酸化膜６を形成する。
【００３２】
さらに、窒化チタン、タングステン等を、例えばＣＶＤ法にて堆積し、エッチバックすることにより、ワード線1０を形成する。
【００３３】
そして、残存したタングステン上およびワード線用溝部１４の内壁を覆うように、図示はしていないがシリコン窒化膜等でライナー膜を例えばＣＶＤ法にて形成する。ライナー膜上に埋込絶縁膜１７を堆積する。その後、ＣＭＰを行って、ライナー膜が露出するまで表面を平坦化した後に、エッチングによってマスク用のシリコン酸化膜および埋込絶縁膜１７とライナー膜の一部を除去し、埋込絶縁膜１７の表面が、シリコン基板のシリコン表面と概略同程度の高さになるようにする。これにより、埋込ワード線が形成される。
【００３４】
そして、シリコン基板１を覆うように第１層間絶縁膜７を形成する。
【００３５】
次にフォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜７の一部を除去し、ビット線コンタクト領域２２の上面に接続するビットコンタクトを形成する。ビットコンタクトは、ワード線1０と同じ方向（図１のＹ方向）に延在するライン状の開口パターンとして形成される。ビットコンタクトのパターンと活性領域の交差した部分においては、シリコン基板１表面が露出する。ビットコンタクトを形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース・ドレイン領域１８として機能する。その後、ポリシリコン膜、タングステン膜、シリコン窒化膜等の積層膜を例えばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングし、ビット線２３を形成する。ビット線２３は、ワード線1０と交差する方向（図１のＸ方向）に延在するパターンとして形成される。ビットコンタクト内で露出しているシリコン表面部分で、ビット線下層のポリシリコン膜とソース・ドレイン領域１８とが接続する。
【００３６】
その後、ビット線の側面を覆うシリコン窒化膜を形成した後に、その上面を覆うライナー膜２４をシリコン窒化膜等で例えばＣＶＤ法を用いて形成する。
【００３７】
ビット線間のスペース部を充填するように、塗布膜であるＳＯＤ膜２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー膜の上面が露出するまでＣＭＰを行って平坦化する。その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、ＳＯＤ膜２５、ライナー膜２４を貫通して第１、第２容量コンタクト２７ａ、２７ｂを形成する。さらに、第１、第２容量コンタクト領域２７ａ、２７ｂ表面近傍に、Ｎ型不純物（リン等）をイオン注入し、シリコン表面近傍にＮ型不純物拡散層１９を形成する。形成されたＮ型不純物拡散層１９は、トランジスタのソース・ドレイン領域として機能する。
【００３８】
次いで、タングステン等で第１、第２容量コンタクト領域２７ａ、２７ｂの内部を埋め込み、容量コンタクトプラグ２７ｃ、２７ｄを形成する。
【００３９】
そして、第１、第２容量コンタクト領域２７ａ、２７ｂ上にＣＶＤ法を用いて窒化チタン、タングステン等の配線材料層を成長し、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクトパッド３３を形成する。
【００４０】
次に、容量コンタクトパッド３３上を覆うように、シリコン窒化膜を用いてストッパー膜３０を形成する。ストッパー膜３０上に、キャパシタ下部電極３４の形成時に支持膜となるシリコン酸化膜４２を形成する。次に、シリコン酸化膜４２上にサポート膜３７を形成する。サポート膜３７としては、例えば、プラズマCVD法で形成するシリコン窒化膜を用いることができる。
【００４１】
次に、図４に示されるように、リソグラフィ技術、ドライエッチング技術を用いて、サポート膜３７、シリコン酸化膜４２、ストッパー膜３０を貫通して、シリンダーホール３４ｄを開口する。
【００４２】
そして、容量コンタクトパッド３３上にシリンダーホール３４ｄの内壁を覆うように窒化チタンを成長し、下部電極第１層３４ａを膜厚３．５ｎｍで形成する。
【００４３】
次に、図５に示されるように、下部電極第１層３４ａを覆うように酸化チタンを成長し、下部電極第２層３４ｂを膜厚１ｎｍで形成する。
【００４４】
次に、図６に示されるように、下部電極第２層３４ｂを覆うように窒化チタンを成長し、下部電極第３層３４ｃを膜厚３．５ｎｍで形成する。
【００４５】
次に図７に示されるように、下部電極第１層３４ａ、下部電極第２層３４ｂ、および下部電極第３層３４ｃをエッチバックし、サポート膜３７上の下部電極第１層３４ａ、下部電極第２層３４ｂ、および下部電極第３層３４ｃを除去する。
【００４６】
これで、窒化チタンで形成された下部電極第１層３４ａ、酸化チタンで形成された下部電極第２層３４ｂ、および窒化チタンで形成された下部電極第３層３４ｃの３層構造のキャパシタ下部電極３４が形成された。
【００４７】
次に、図８に示されるように、ウェットエッチング技術を用いて、シリコン酸化膜４２を除去して空間部４２ｂを形成することにより、キャパシタ下部電極３４（下部電極第３層３４ｃ）を露出させる。
【００４８】
次に、図２に示されるように、キャパシタ下部電極３４（下部電極第３層３４ｃ）の表面を覆うように容量絶縁膜３５を形成した後に、ポリシリコン上部電極３６、タングステン上部電極３８を形成する。
【００４９】
その後、タングステン上部電極３８上に第２層間絶縁膜３９を形成する。さらに第２層間絶縁膜３９上にアルミニウム等で配線４０を形成する。その後、表面保護膜４１を形成し、半導体装置１００を形成する。
【００５０】
上記のように製造された半導体装置１００は、キャパシタ下部電極３４が窒化チタンで形成された下部電極第１層３４ａ、酸化チタンで形成された下部電極第２層３４ｂ、および窒化チタンで形成された下部電極第３層３４ｃの３層構造になっている。本発明においては、関連技術の窒化チタンで形成された下部電極の間に、より機械的強度の高い酸化チタンを挟みこむことで、キャパシタの性能と下部電極の膜厚は関連技術のままで、電極の機械的強度を向上させることができる。
【００５１】
さらに、この窒化チタンと酸化チタンの３層構造の成膜も同一チャンバー内での連続処理によって行うことが可能であり、また、ドライエッチングも窒化チタンと酸化チタンを同じレシピでエッチングすることができるため、プロセスコストの増加も殆ど発生しない。
【００５２】
次に、本半導体装置１００における下部電極の機械的強度を検証するために、下部電極の理想的な形状からの変形量（捩れ量）を、複数のサンプルについて走査型電子顕微鏡を用いて測定した。その結果を図９に示す。尚、これら半導体装置のサンプルは、ポリシリコン上部電極が成膜された段階のものであり、通常、下部電極の捩れは、この製造段階までに生ずる可能性が高い。
【００５３】
図９から明らかなように、キャパシタ下部電極３４を窒化チタン／酸化チタン／窒化チタンの３層構造にした本半導体装置１００は、比較例としての窒化チタン単層のキャパシタ下部電極を有する半導体装置に比べ、下部電極の捩れ量の絶対値ならびにばらつきが共に小さいことがわかる。
【００５４】
以上説明した実施例に限定されることなく、本発明は、その要旨を逸脱しない技術範囲内であれば、種々の変形が可能であることは云うまでもない。
【符号の説明】
【００５５】
１    シリコン基板
６    ゲート酸化膜
７    第１層間絶縁膜
１０    ワード線
１２    素子分離領域
１３    活性領域
１４    溝部
１８    不純物拡散層
１９    不純物拡散層
２２    ビット線コンタクト領域
２３    ビット線（ＢＬ）
２４    ライナー絶縁膜
２５    ＳＯＤ膜
２７ａ  第１容量コンタクト領域
２７ｂ  第２容量コンタクト領域
２７ｃ、２７ｄ  容量コンタクトプラグ
３０    ストッパー膜
３３    容量コンタクトパッド
３４    キャパシタ下部電極
３４ａ  下部電極第１層
３４ｂ  下部電極第２層
３４ｃ  下部電極第３層
３５    容量絶縁膜
３６    ポリシリコン上部電極
３７    サポート膜
３８    タングステン上部電極
１００    半導体装置
Ｔｒ１  第１セルトランジスタ
Ｔｒ２  第２セルトランジスタ
ＷＬ１０ａ  第１埋込ワード線（第１ワード線）
ＷＬ１０ｂ  第２埋込ワード線（第２ワード線）
【図１】
2014078613.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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