(57)【要約】【課題】本発明は、高耐電圧性と低リーク電流を両立した横型高耐圧トランジスタの提供を目的とする。【解決手段】横型高耐圧トランジスタは、第１導電型の半導体基板１と、半導体基板１の一方主面に設けられた第２導電型の半導体層３と、半導体層３の表面に選択的に設けられた第１導電型のソース領域６と、半導体層３の表面に選択的に設けられた第１導電型のドレイン領域５と、ソース領域６と前記ドレイン領域５の間の半導体層３上にゲート絶縁膜を介して設けられたゲート電極８と、半導体層３の表面に選択的に設けられた第１導電型のドリフト領域１３とを備え、ドリフト領域１３は、ドレイン領域５からソース領域６方向に平行に延びるストライプ状の拡散層から構成され、ストライプ状の拡散層を構成する線状の拡散層５ｂの各々は、互いに隣接しかつ隣接部分が２重に拡散するストライプ状の拡散領域５ｅにより形成されている。【選択図】図３
2014078649.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の一方主面に設けられた第２導電型の半導体層と、
前記半導体層の表面に選択的に設けられた第１導電型のソース領域と、
前記半導体層の表面に選択的に、前記ソース領域と間隔を隔てて設けられた第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記半導体層上に、一端が前記ソース領域と平面視重なって、ゲート絶縁膜を介して設けられたゲート電極と、
前記半導体層の表面に選択的に、一端が前記ドレイン領域と接続し、他端が前記ゲート電極の他端と平面視重なって設けられた第１導電型のドリフト領域とを備え、
前記ドリフト領域は、前記ドレイン領域から前記ソース領域方向に平行に延びるストライプ状の拡散層から構成され、
前記ストライプ状の拡散層を構成する線状の拡散層の各々は、互いに隣接しかつ隣接部分が２重に拡散するストライプ状の拡散領域により形成されることを特徴とする、
横型高耐圧トランジスタ。
【請求項２】
前記半導体層は、エピタキシャル層であることを特徴とする、
請求項１に記載の横型高耐圧トランジスタ。
【請求項３】
前記半導体層は、前記ソース領域の前記ゲート電極とは反対側の領域において、第１導電型半導体層により分離されていることを特徴とする、
請求項１または２に記載の横型高耐圧トランジスタ。
【請求項４】
前記ドレイン領域の表面に第２導電型の拡散層をさらに備えることを特徴とする、
請求項１〜３のいずれかに記載の横型高耐圧トランジスタ。
【請求項５】
前記第１導電型とは、Ｐ型であり、
前記第２導電型とは、Ｎ型であることを特徴とする、
請求項１〜４のいずれかに記載の横型高耐圧トランジスタ。
【請求項６】
請求項１に記載の横型高耐圧トランジスタの製造方法であって、
（ａ）前記半導体基板を準備する工程と、
（ｂ）前記半導体基板の一方主面に前記半導体層を形成する工程と、
（ｃ）前記半導体層にマスクを被せてイオン注入を行う工程と、
（ｄ）前記工程（ｃ）の後に熱処理により前記拡散層を形成する工程と、
を備え、
前記マスクは、間隔Ｌ２以上で形成される複数のスリット群を備え、
前記スリット群の各々は、間隔Ｌ１以下で形成される複数のスリットを備え、
前記間隔Ｌ１は、前記工程（ｄ）において、隣接する前記スリット間で前記拡散領域がつながる間隔であり、
前記間隔Ｌ２は、前記工程（ｄ）において、隣接する前記スリット群間で前記拡散層がつながらない間隔であることを特徴とする、
横型高耐圧トランジスタの製造方法。
【請求項７】
前記スリット群の間隔は、Ｌ２以上の一定値であり、
前記スリットの間隔は、Ｌ１以下の一定値であることを特徴とする、
請求項６に記載の横型高耐圧トランジスタの製造方法。
【請求項８】
前記複数のスリットは、前記スリットが延びる方向に断続して形成されており
前記スリットが断続する間隔は、前記工程（ｄ）において、少なくとも前記拡散層が、前記スリットが延びる方向につながる間隔であることを特徴とする、
請求項６または７に記載の横型高耐圧トランジスタの製造方法。
【請求項９】
前記スリットの幅が、１μｍ以下であることを特徴とする、
請求項６〜８のいずれかに記載の横型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型高耐圧トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
高耐電圧性が要求される電力用途等の半導体素子として、横型ＭＯＳＦＥＴ等の横型高耐圧トランジスタが知られている。
【０００３】
従来の横型高耐圧トランジスタは、オフ状態で高電圧を印加した際に、ドリフト領域の空乏化が不十分であり、耐電圧性が低い問題があった。そこで、例えば特許文献１は、ストライプ状の拡散層によりドリフト領域を形成することで、ドリフト領域を確実に空乏化して、耐電圧性を向上させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１１４５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の横型高耐圧トランジスタは、ドレイン・ソース間に高電圧を印加した状態で、ゲートに閾値電圧以上の電圧を印加してオン状態とした場合、チャネルを通過する電流が基板へリークして、ドレイン電流が減少する問題があった。
【０００６】
本発明は以上の課題を解決するためになされたものであり、高耐電圧性と低リーク電流を両立した横型高耐圧トランジスタの提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る横型高耐圧トランジスタは、第１導電型の半導体基板と、半導体基板の一方主面に設けられた第２導電型の半導体層と、当該半導体層の表面に選択的に設けられた第１導電型のソース領域と、当該半導体層の表面に選択的に、ソース領域と間隔を隔てて設けられた第１導電型のドレイン領域と、ソース領域とドレイン領域の間の前記半導体層上に、一端がソース領域と平面視重なって、ゲート絶縁膜を介して設けられたゲート電極と、半導体層の表面に選択的に、一端がドレイン領域と接続し、他端がゲート電極の他端と平面視重なって設けられた第１導電型のドリフト領域とを備え、ドリフト領域は、ドレイン領域からソース領域方向に平行に延びるストライプ状の拡散層から構成され、ストライプ状の拡散層を構成する線状の拡散層の各々は、互いに隣接しかつ隣接部分が２重に拡散するストライプ状の拡散領域により形成されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、以上の構成とすることによって、ストライプ状の拡散層を構成する線状の拡散層の各々において、インパクトイオン化が起こり難くなるため、リーク電流を減らすことが可能である。本発明における横型高耐圧トランジスタによれば、耐電圧性を低下させることなくリーク電流を減少させることが可能であることが、実験によって確認されている。本発明における横型高耐圧トランジスタにおいて、インパクトイオン化が起こり難い理由としては、ドリフト領域を流れるドレイン電流は、不純物濃度の高い２重に拡散する領域の表面部分に集中する一方で、各拡散層にかかる電界はドレイン電流が集中する部分に集中しないためであると考えられる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る横型高耐圧トランジスタを含む集積回路の部分的な平面図および断面図である。
【図２】実施の形態１に係る横型高耐圧トランジスタの断面斜視図である。
【図３】図２の線分Ａ−Ａ’における断面図である。
【図４】実施の形態１に係る横型高耐圧トランジスタの製造方法を説明するための図である。
【図５】実施の形態１に係る横型高耐圧トランジスタのドレイン電流と基板電流の測定方法を示す図である。
【図６】実施の形態１に係る横型高耐圧トランジスタのドレイン電流と基板電流のドレイン・ソース間電圧依存性を示す図である。
【図７】実施の形態１に係る横型高耐圧トランジスタの製造に用いるマスクのスリットの幅と耐圧の関係を示す図である。
【図８】実施の形態１に係る横型高耐圧トランジスタのドリフト領域における不純物濃度分布を示す図である。
【図９】図８よりもマスクのスリット間隔Ｌ１を大きくした場合の不純物濃度分布を示す図である。
【図１０】前提技術に係る横型高耐圧トランジスタのドリフト領域における不純物濃度分布を示す図である。
【図１１】実施の形態２に係る横型高耐圧トランジスタの構造および製造方法を示す図である。
【図１２】実施の形態３に係る横型高耐圧トランジスタの製造方法を示す図と構造を示す図である。
【図１３】実施の形態４に係る横型高耐圧トランジスタの断面斜視図である。
【図１４】実施の形態５に係る横型高耐圧トランジスタの断面斜視図である。
【図１５】前提技術としての横型高耐圧トランジスタの断面斜視図である。
【図１６】図１５の線分Ｂ−Ｂ’における断面図である。
【図１７】前提技術としての横型高耐圧トランジスタの動作を説明する図である。
【図１８】前提技術としての横型高耐圧トランジスタの動作中の断面図である。
【発明を実施するための形態】
【００１０】
＜前提技術＞
＜構成＞
図１５に、前提技術としての横型高耐圧トランジスタの断面斜視図を示す。従来の横型高耐圧トランジスタの例として、ＰチャネルＭＯＳＦＥＴについて説明する。第１導電型、即ちＰ−型の半導体基板１の主面側には、リサーフ領域として第２導電型即ちＮ型の半導体層３が形成される。Ｎ型の半導体層３の表面には、Ｐ＋型拡散層としてのソース領域６およびドレイン領域５が、互いに距離を隔てて形成されている。
【００１１】
そして、ソース領域６とドレイン領域５の間の半導体層３上には、一端がソース領域６と平面視重なって、ゲート絶縁膜（図示せず）を介して設けられたゲート電極８が形成される。ゲート絶縁膜は、例えば、多結晶シリコンからなる。
【００１２】
さらに、一端がドレイン領域５と接続し、他端がゲート電極８の他端と平面視重なって設けられたＰ型のドリフト領域１３が形成される。ドリフト領域１３は、ドレイン領域５からソース領域６方向に平行に延びるストライプ状のＰ型の拡散層から構成され、このストライプ状の拡散層は、複数の線状の拡散層５ｆから構成される。また、半導体層３の表面には、ソース領域６に隣接してＮ＋型の拡散層７が形成される。
【００１３】
また、ドレイン領域５の、ドリフト領域１３と反対側の領域には、半導体基板１に達するＰ型の拡散層４が形成されている。また、半導体層３は、ソース領域６下部の、半導体基板１との間に、Ｎ＋型の埋め込み拡散層２を備える。
【００１４】
以上で説明した横型高耐圧トランジスタを覆うように絶縁層（図示せず）が形成されている。この絶縁層に設けられたコンタクトホールを通して、ソース電極１１がソース領域６およびＮ＋型の拡散層７と、ドレイン電極１０がドレイン領域５と、配線９がＰ型の拡散層４と、それぞれ電気的に接続されるように形成されている。ソース電極１１、ドレイン電極１０および配線９との電気的接続を行う。
【００１５】
図１６に、図１５に示す線分Ｂ−Ｂ’における断面図を示す。各拡散層５ｆは、拡散によりつながらない間隔で形成されている。
【００１６】
本前提技術における横型高耐圧トランジスタのドリフト領域１３は、図１５に示した様に、ストライプ状の拡散層で形成される。ドリフト領域１３をストライプ状とせずに、一様なＰ型拡散層で形成した場合と比べると、ストライプ状にすることで、ドリフト領域１３を完全空乏化し易くなる。このことは、拡散層５ｆの不純物濃度をより高くすることを可能とするもので、ソース・ドレイン間の抵抗を減らし、オン抵抗を低減することが可能である。
【００１７】
＜動作＞
図１７に示す様に、配線９とドレイン電極１０を同電位にした状態で、ソース電極１１に高電圧が印加されると、点線の内側領域に空乏領域２０が広がる。つまり、ドレイン領域５と、各拡散層５ｆと、半導体層３の大部分とが、空乏化されることにより、高耐圧が保持される。この状態で、ゲート電極８に閾値電圧以上の電圧が印加されると、ゲート絶縁膜直下の半導体層表面に反転層（チャネル）が形成されて、横型高耐圧トランジスタはオン状態となり、ドレイン電流が流れる。
【００１８】
オン状態におけるドリフト領域１３の断面図を図１８に示す。各拡散層５ｆにおいて、不純物濃度が高いため低抵抗となる拡散層５ｆ表面の中央部において電流密度が高くなる。一方、図中に矢印で示す様に、電界はＰＮ接合の界面に垂直方向に発生するため、拡散層５ｆの表面にかかる電界強度は、拡散層５ｆの中央部に集中する。このことは、各拡散層５ｆにおいて、高電流密度位置と、電界強度集中位置が一致していることを示すものである。
【００１９】
ここで、高電流および高電界のもとで電子・正孔対が発生する現象であるインパクトイオン化について説明する。インパクトイオン化によって発生する電子・正孔対の量Ｇは、以下の式で表される。
【００２０】
Ｇ＝Ａ・Ｊｅｘｐ（−Ｂ／Ｅ）
【００２１】
ここで、Ｊは電流密度、Ｅは電界強度を表す。また、Ａ，Ｂは物理定数である。上式から、電流密度と電界強度の高い領域が重なるとインパクトイオン化が起こり易いことがわかる。つまり、各拡散層５ｆの中央領域において、特にインパクトイオン化が起こり易い。
【００２２】
インパクトイオン化によって発生した電子・正孔対の正孔は、ドレイン領域５とソース領域６の間に印加された高電圧によって半導体基板１方向に加速され、リーク電流となる。
【００２３】
そのため、高電圧印加状態において、本前提技術における横型高耐圧トランジスタをオンさせると、オフ耐圧以下の電圧においても電流が半導体基板１へリークしてしまい、その結果、例えば耐圧が６００Ｖを超える横型高耐圧トランジスタにあっては、ドレイン電流が減少してしまう問題があった。本発明は以上の問題を解決するためになされたものである。
【００２４】
＜実施の形態１＞
＜構成＞
まず、本実施の形態における横型高耐圧トランジスタ１００の使用例について説明する。本実施の形態における横型高耐圧トランジスタ１００が形成される集積回路の部分的な平面図を図１（ａ）に示す。また、図１（ａ）の破線部における断面図を図１（ｂ）に示す。この集積回路は、低電位回路部５０と、高耐圧島領域３０内に形成される高電位回路部を１つのチップ内に備える集積回路である。
【００２５】
本実施の形態における横型高耐圧トランジスタ１００は、高電位回路部と低電位回路部５０の間の信号伝達に必要となるレベルシフト用のトランジスタとして用いられる。
【００２６】
横型高耐圧トランジスタ１００は図１（ａ）において、高耐圧分離領域４０の一部に形成され、高耐圧島領域３０内の高電位回路部と高耐圧分離領域４０の外側に設けられた低電位回路部との間の信号伝達を実現している。
【００２７】
高耐圧島領域３０内には、高電位回路部としてＮチャネルＭＯＳＦＥＴやＰチャネルＭＯＳＦＥＴなどが形成され、その下部には半導体基板１との間にＮ＋型の埋め込み拡散層２を備える。高耐圧島領域３０内の回路は、半導体基板１とＮ＋型の埋め込み拡散層２のＰＮ接合により、半導体基板１の電圧と高耐圧で電気的に分離されている。
【００２８】
また、横方向においては半導体層３の下部にＮ＋型の埋め込み拡散層２が存在しない領域、即ち高耐圧分離領域４０が高耐圧分離構造として高耐圧島領域３０の周りを囲い、この領域が空乏化することで半導体基板１およびＰ型拡散層４と高耐圧で電気的に分離されている。
【００２９】
通常、高電位回路部側から低電位回路部５０側への信号伝達におけるレベルシフト用トランジスタとしては高耐圧ＰチャネルＭＯＳＦＥＴが用いられる。一方、逆方向に信号を伝達する場合はＮチャネルＭＯＳＦＥＴが使用される。
【００３０】
高電位回路部が形成される高耐圧島領域３０には、高電圧が印加されるが、上述の高耐圧分離領域４０においてＰＮ接合が利用される関係で、高耐圧島領域３０にはＮ型の半導体層３が用いられる。そのため、高耐圧ＮチャネルＭＯＳＦＥＴを形成する場合、そのドリフト層はこのＮ型半導体層が利用される。一方、高耐圧ＰチャネルＭＯＳＦＥＴを形成する場合は、Ｎ型半導体層はドリフト層にはならないので、その表面にＰ型拡散層を設ける必要があり、本発明はこのような構造を有する横型高耐圧トランジスタを対象としている。
【００３１】
図２に、本実施の形態における横型高耐圧トランジスタ１００の断面斜視図を示す。本実施の形態における横型高耐圧トランジスタ１００は、ＰチャネルＭＯＳＦＥＴである。本実施の形態の横型高耐圧トランジスタ１００において、ドリフト領域１３以外の構成は、従来技術（図１５）と同じであるため、説明を省略する。
【００３２】
ドリフト領域１３は第１導電型、即ちＰ型であり、ドリフト領域１３の一端はドレイン領域５と接続し、他端はゲート電極８の他端と平面視重なって設けられる。ドリフト領域１３は、半導体層３上に形成された、ドレイン領域５からソース領域６方向に平行に延びるストライプ状のＰ型の拡散層から構成される。このストライプ状の拡散層は、複数の線状の拡散層５ｂから構成される。
【００３３】
図３に、図２に示す線分Ａ−Ａ’におけるドリフト領域１３の断面図を示す。図３に示す様に、各拡散層５ｂは、互いに隣接しかつ隣接部分がオーバーラップ拡散領域５ｄとなるストライプ状の拡散領域５ｅにより形成される。なお、本明細書において、オーバーラップ拡散領域５ｄとは、隣接する拡散領域５ｅが重なる領域、つまり２重に拡散する領域のことをいう。
【００３４】
＜製造方法＞
本実施の形態における横型高耐圧トランジスタ１００の製造方法を説明する。特に、ドリフト領域１３の製造工程について詳しく述べる。
【００３５】
まず、Ｐ型の半導体基板１として、例えば、Ｐ型のシリコン基板を準備する。次に、半導体基板１の主面に不純物をイオン注入し、第２導電型即ちＮ型の半導体層３を形成する。なお、Ｐ型シリコン基板上にエピタキシャル層を形成して、半導体層３としても良い。
【００３６】
次に、半導体層３の表面に、マスク１２を介して選択的にイオン注入を行い、続いて熱処理を行うことで、拡散層５ｂを形成する（図４参照）。この工程についてさらに説明する。
【００３７】
図４に示す様に、イオン注入に用いるマスク１２には、複数のスリット群１２ｂが一定の間隔Ｌ２で形成されている。各スリット群１２ｂは、一定の間隔Ｌ１で形成された２つのスリット１２ａから構成される。なお、各スリット１２ａは、図４の奥行き方向に、ドリフト領域１３の長さだけ連続して形成されているとする。
【００３８】
上述のマスク１２を介して、半導体層３にイオン注入を行う。その結果、半導体層３表面のスリット１２ａに対応する位置に、イオン注入領域５ｃが形成される。
【００３９】
次に、熱処理を行うことにより、イオン注入領域５ｃの不純物を拡散させて、図３に示したような拡散層５ｂを形成する。このとき、それぞれのイオン注入領域５ｃの不純物が拡散することにより、拡散領域５ｅを形成し、そしてそのの一部が重なり、オーバーラップ拡散領域５ｄを形成する。
【００４０】
つまり、各スリット群１２ｂにおけるスリット１２ａの間隔Ｌ１は、隣接する拡散領域５ｅがつながる間隔である。また、隣接するスリット群１２ｂの間隔Ｌ２は、隣接する拡散層５ｂがつながらない間隔である。
【００４１】
なお、本実施の形態では、隣接するスリット群１２ｂの間隔をＬ２で一定としたが、隣接する拡散層５ｂがつながらない間隔であれば、この間隔は一定でなくても良い。また、本実施の形態では、各スリット群１２ｂにおける隣接するスリット１２ａの間隔をＬ１で一定としたが、隣接する拡散領域５ｅがつながる間隔であれば、この間隔は一定でなくても良い。
【００４２】
なお、ドリフト領域１３以外の領域の製造工程については、従来一般のＰチャネルＭＯＳＦＥＴの製造工程と同様のため、説明を省略する。
【００４３】
＜動作＞
本実施の形態における横型高耐圧トランジスタ１００の動作について説明する。なお、横型高耐圧トランジスタ１００の基本動作は、従来技術で説明したため省略する。
【００４４】
図３および図４の各拡散層５ｂにおいて、オーバーラップ拡散領域５ｄは不純物濃度が高いため、オーバーラップ拡散領域５ｄの表面部分においてドレイン電流の電流密度が高くなると考えられる。一方、電界はＰＮ接合界面に対して垂直方向に発生するが、前提技術（図１８）と比較して、特定の領域への電界の集中が緩和されていると考えられる。
【００４５】
つまり、本実施の形態における横型高耐圧トランジスタ１００は、各拡散層５ｂにおいて、電流密度の高い領域に、電界が集中していないと推測されるため、前提技術と比較してインパクトイオン化が起こり難いと考えられる。よって、このような理由から、本実施の形態によれば、ドレイン電流が基板へリークすることを軽減することが可能であると考えられる。
【００４６】
発明者らは、上述した発明の効果を確かめるために、基板電流即ちリーク電流の測定を行った。図５に、測定方法の概略を示す。図５に示す様に、ソース領域６に対して、ドレイン領域５および半導体基板１へ同電位の高電圧を印加した状態で、ゲート電極８へパルス電圧を印加してＰチャネルＭＯＳＦＥＴをオンさせる。この際に、ドレイン領域５および拡散層５ｂを経由して流れるドレイン電流Ｉｄと、半導体基板１および拡散層４を経由して流れる基板電流Ｉｓｕｂ即ちリーク電流を測定した。
【００４７】
図６に、測定から得た、ドレイン電流Ｉｄおよび基板電流Ｉｓｕｂのドレイン・ソース間電圧Ｖｄｓ依存性を、本実施の形態と前提技術のそれぞれについて示す。
【００４８】
前提技術においては、ドレイン・ソース間電圧Ｖｄｓが５００Ｖを超えたあたりから、その増加に伴って、ドレイン電流Ｉｄが減少し、１０００Ｖ付近ではゼロとなることがわかる。また、ドレイン電流Ｉｄの減少に伴って基板電流Ｉｓｕｂ即ちリーク電流が増加している。
【００４９】
一方、本実施の形態においては、ドレイン・ソース間電圧Ｖｄｓが増加しても、前提技術のようにドレイン電流Ｉｄは減少していない。また、ドレイン・ソース間電圧Ｖｄｓにかかわらず、基板電流Ｉｓｕｂ即ちリーク電流は、ほぼゼロである。
【００５０】
以上の測定結果から、本実施の形態における横型高耐圧トランジスタ１００は、前提技術と比較して、ドレイン・ソース間電圧Ｖｄｓが例えば６００Ｖを超える高電圧の場合においてもリーク電流を低減させることが可能であることが確認された。
【００５１】
また、発明者らは、本実施の形態における横型高耐圧トランジスタ１００の製造に用いたマスク１２のスリット１２ａの幅と、横型高耐圧トランジスタ１００の耐圧の関係を調べるために測定を行った。その結果を図７に示す。
【００５２】
図７から、スリット１２ａの幅の減少に伴って耐圧が向上しており、スリット１２ａの幅を１μｍ以下とすれば、６００Ｖ以上の高い耐圧が得られることがわかる。
【００５３】
また、発明者らは、本実施の形態における横型高耐圧トランジスタ１００と、前提技術における横型高耐圧トランジスタとのそれぞれについて、ドリフト領域１３における拡散層１２ｂの不純物濃度分布をシミュレーションにより調べた。その結果を図８〜図１０に示す。
【００５４】
図８は、図３に対応した不純物濃度分布である。図８において、隣接する拡散領域５ｅがつながって拡散層５ｂとなり、かつオーバーラップ拡散領域５ｄ（図８において隣接するスリット１２ａの中間の領域）において不純物濃度が最も高くなるようにスリット１２ａの間隔Ｌ１が設定されている。また、白色領域と灰色領域の境界がＰＮ接合界面を表し、これは図９、図１０においても同じである。図８のような不純物濃度分布およびＰＮ接合界面形状となる場合に、良好なリーク電流の低減効果が得られる。
【００５５】
図９は、オーバーラップ拡散領域５ｄよりも、各スリット１２ａの下部の領域において不純物濃度が高くなるように、スリット１２ａの間隔Ｌ１を設定した場合の不純物濃度分布である。この場合、スリット１２ａの間隔Ｌ１は図８の場合よりも大きくなる。図９のような不純物濃度分布となる場合、リーク電流を低減する効果は得られるものの、図８のような不純物濃度分布となる場合に比べてその効果は小さくなる。よって、図８のような不純物濃度分布となるようにスリット１２ａの間隔Ｌ１を設定するのが望ましい。
【００５６】
また、図１０は、前提技術における横型高耐圧トランジスタのドリフト領域１３の不純物濃度分布である（図１６および図１８の模式図に対応）。前提技術においては、本実施の形態と異なり、１つのスリットによって１つの拡散層１２ｆが形成される。図１０のような濃度分布となる場合、前提技術において述べたように、例えば６００Ｖ以上の高電圧において、リーク電流が発生する。
【００５７】
＜効果＞
本実施の形態における高耐圧トランジスタは、第１導電型の半導体基板１と、半導体基板１の一方主面に設けられた第２導電型の半導体層３と、半導体層３の表面に選択的に設けられた第１導電型のソース領域６と、半導体層３の表面に、ソース領域６と間隔を隔てて選択的に設けられた第１導電型のドレイン領域５と、ソース領域６とドレイン領域５の間の半導体層３上に、一端がソース領域６と平面視重なって、ゲート絶縁膜を介して設けられたゲート電極８と、半導体層３の表面に、一端がドレイン領域５と接続し、他端がゲート電極８の他端と平面視重なって選択的に設けられた第１導電型のドリフト領域１３とを備え、ドリフト領域１３は、ドレイン領域５からソース領域６方向に平行に延びるストライプ状の拡散層から構成され、ストライプ状の拡散層を構成する線状の拡散層５ｂの各々は、互いに隣接しかつ隣接部分が２重に拡散するストライプ状の拡散領域５ｅにより形成されることを特徴とする。
【００５８】
従って、以上の構成とすることによって、各拡散層５ｂにおいてインパクトイオン化が起こり難くなるため、リーク電流を減らすことが可能である。耐電圧性を低下させることなくリーク電流を減少させる効果が得られることが、実験によって確認されている。本実施の形態における横型高耐圧トランジスタ１００において、インパクトイオン化が起こり難い理由としては、ドリフト領域１３の各拡散層５ｂを流れるドレイン電流は不純物濃度の高いオーバーラップ拡散領域５ｄの表面部分に集中する一方で、各拡散層５ｂにかかる電界はドレイン電流が集中する部分に集中しないためであると考えられる。
【００５９】
また、本実施の形態における高耐圧トランジスタにおいて、半導体層３は、前述の様にエピタキシャル層であってもよい。
【００６０】
従って、半導体層３をエピタキシャル層とした場合は、Ｐ型の半導体基板１上にＮ型の半導体層３を、イオン注入ではなく、エピタキシャル成長により形成するため、イオン注入工程を省くことが可能である。
【００６１】
また、本実施の形態における横型高耐圧トランジスタ１００において、第１導電型とは、Ｐ型であり、第２導電型とは、Ｎ型であることを特徴とする。
【００６２】
従って、本実施の形態における横型高耐圧トランジスタ１００は、Ｐチャネル型のトランジスタとなる。よって、高電位回路から低電位回路への信号伝達に適したトランジスタとして使用することが可能となる。このため、本実施の形態における横型高耐圧トランジスタ１００を利用可能な回路の範囲が拡大し、また回路構成の簡略化にもつなげられる。このことにより、幅広い回路構成を１つのチップに集積可能となるため、全体として部品点数の削減が可能であり、特に、横型高耐圧トランジスタ１００を高電位回路および低電位回路と同じチップに集積する場合に有用である。
【００６３】
また、本実施の形態における横型高耐圧トランジスタ１００の製造方法は、半導体基板１を準備する工程（ａ）と、半導体基板１の一方主面に半導体層３を形成する工程（ｂ）と、半導体層３にマスク１２を被せてイオン注入を行う工程（ｃ）と、工程（ｃ）の後に熱処理により拡散層５ｂを形成する工程（ｄ）とを備える。また、本実施の形態における横型高耐圧トランジスタの製造方法において、マスク１２は、間隔Ｌ２以上で形成される複数のスリット群１２ｂを備え、スリット群１２ｂの各々は、間隔Ｌ１以下で形成される複数のスリット１２ａを備え、間隔Ｌ１は、工程（ｄ）において、隣接するスリット１２ａ間で拡散領域５ｅがつながる間隔であり、間隔Ｌ２は、工程（ｄ）において、隣接するスリット群１２ｂ間で拡散層５ｂがつながらない間隔であることを特徴とする。
【００６４】
従って、上記工程により、ドリフト領域１３の形成が可能であるため、本実施の形態における横型高耐圧トランジスタの製造が可能である。
【００６５】
また、本実施の形態における横型高耐圧トランジスタ１００の製造方法において、スリット群１２ｂの間隔は、Ｌ２以上の一定値であり、スリット１２ａの間隔は、Ｌ１以下の一定値であることを特徴とする。
【００６６】
従って、スリット群１２ｂの間隔およびスリット１２ａの間隔を一定値とすることで、ドリフト領域１３において拡散層５ｂが周期的に形成される。よって、拡散層５ｂの間隔が一定でない場合と比較して、横型高耐圧トランジスタ１００の設計が容易となる。
【００６７】
また、本実施の形態における横型高耐圧トランジスタ１００の製造方法において、マスク１２に備わるスリット１２ａの幅が、１μｍ以下であることを特徴とする。
【００６８】
従って、前記スリットの幅を１μｍ以下とすることで、６００Ｖ以上の高耐電圧性を有する横型高耐圧トランジスタを製造することが可能である。
【００６９】
＜実施の形態２＞
＜構成＞
実施の形態１では、各拡散層５ｂは、隣接する２つのストライプ状の拡散領域５ｅから構成された。一方、本実施の形態では、各拡散層５ｂは、隣接する３つのストライプ状の拡散領域５ｅから構成される。その他の構成は実施の形態１（図２）と同じであるため、説明を省略する。
【００７０】
図１１に、本実施の形態における横型高耐圧トランジスタ１００のドリフト領域１３の断面図を示す。各拡散層５ｂは、ストライプ状の３つの拡散領域５ｅが隣接して形成される。隣接する拡散領域５ｅの間にはオーバーラップ拡散領域５ｄが存在する。
【００７１】
本実施の形態における高耐圧トランジスタ１００の製造工程において、イオン注入工程の際に用いるマスク１２には、実施の形態１と同様、複数のスリット群１２ｂが一定の間隔Ｌ２で形成されている。また、各スリット群１２ｂは、一定の間隔Ｌ１で形成された３つのスリット１２ａから構成される。その他の製造工程は、実施の形態１と同じであるため、説明を省略する。
【００７２】
なお、本実施の形態では、各拡散層５ｂにおける拡散領域５ｅの個数を３としたが、拡散領域５ｅの個数は、複数であればこれに限らない。以上の構成とした場合であっても、実施の形態１で述べた効果と同様の効果を得ることが可能である。
【００７３】
＜実施の形態３＞
＜構成＞
本実施の形態における横型高耐圧トランジスタ１００の製造工程において、ドリフト領域１３にイオンを注入する際に用いるマスク１２に形成される複数のスリット１２ａは、実施の形態１においてスリットが延びる方向、即ち図２のｘ方向に断続して形成されている。各スリット１２ａのスリットが延びる方向の断続間隔は、熱処理工程において、少なくとも拡散領域がスリットが延びる方向につながる間隔であることを特徴とする。
【００７４】
図１２（ａ）に、本実施の形態の高耐圧トランジスタ１００の製造工程におけるイオン注入工程後のドリフト領域１３の平面図を示す。イオン注入工程により、イオン注入領域５ｃが、スリットが延びる方向即ちｘ方向に断続的に形成される。この時、イオン注入領域５ｃの不純物濃度は、実施の形態１よりも高濃度である。また、イオン注入領域５ｃのｘ方向の間隔は、後の熱処理による拡散後に所望の濃度になるよう調整されている。
【００７５】
その後、熱処理を行うことによりイオン注入領域５ｃが拡散して、図１２（ｂ）に示す様に、ストライプ方向に拡散領域がつながり、拡散層５ｂを形成する。また、実施の形態１と同様、各拡散層５ｂにおいて、隣接する断続したストライプ状の拡散領域５ｃがつながり、オーバーラップ拡散領域５ｄが形成される。よって、図１２（ｂ）における線分Ｃ−Ｃ’の断面図は、実施の形態１における図３と同じとなる。
【００７６】
＜効果＞
本実施の形態における横型高耐圧トランジスタ１００の製造方法において、複数のスリット１２ａは、スリット１２ａが延びる方向に断続して形成されており、スリット１２ａが断続する間隔は、熱処理工程において、少なくとも拡散層５ｂが、スリット１２ａが延びる方向につながる間隔であることを特徴とする。従って、拡散層５ｂは、スリット１２ａが延びる方向につながっているため、実施の形態１で述べた効果と同様の効果を得ることが可能である。
【００７７】
＜実施の形態４＞
実施の形態１〜３における横型高耐圧トランジスタ１００においては、ソース領域６が形成される半導体層３と、高耐圧島領域（図１参照）は、同一の半導体層３で形成されているため、これらは電気的に分離されていなかった。
【００７８】
一方、本実施の形態では、図１３に示す様に、高耐圧島領域のＮ型の半導体層１５と、横型高耐圧トランジスタのＮ型の半導体層３は、エピタキシャル層としてのＰ型の半導体層１４によって分離されている。
【００７９】
つまり、半導体層３は、ソース領域６のゲート電極８とは反対側の領域において、第１導電型即ちＰ型の半導体層１４により分離されるため、ソース領域６と高耐圧島領域内の半導体層１５は電気的に分離される。
【００８０】
なお、Ｐ型の半導体層１４によって、半導体層３が分離されることで、半導体層３に備わるＮ＋型の埋め込み拡散層も、埋め込み拡散層２と埋め込み拡散層１６とに分離される。
【００８１】
本実施の形態における横型高耐圧トランジスタ１００において、半導体層３は、ソース領域６のゲート電極８とは反対側の領域において、第１導電型即ちＰ型の半導体層１４により分離されていることを特徴とする。
【００８２】
従って、半導体層１４を形成することにより、ソース領域６と高耐圧島領域３０内の半導体層１５（図１３）は電気的に分離されるため、本実施の形態における横型高耐圧トランジスタ１００を図１における高耐圧分離領域４０に形成した場合であっても、高耐圧島領域３０内に形成される高電圧回路部の電源電位と、横型高耐圧トランジスタ１００のソース電位とで、異なる電位を利用することができる。これによって、例えば、横型高耐圧トランジスタ１００のソース電極１１と高電位回路部の電源との間に、定電流源などの回路の挿入が可能となるため、集積回路における設計上の自由度が高くなる。また、このことにより、１つの集積回路により多くの半導体素子を集積可能となるため、全体として部品点数の削減が可能である。
【００８３】
＜実施の形態５＞
図１４に、本実施の形態における横型高耐圧トランジスタ１００の断面斜視図を示す。本実施の形態における横型高耐圧トランジスタは、ドレイン領域５の表面にＮ型の拡散層１７をさらに備える。それ以外の構成は、実施の形態１（図２）と同じであるため、説明を省略する。
【００８４】
図１４に示すように、Ｐ型のドレイン領域５の表面にＮ型の拡散層１７を設けて、ＰチャネルＩＧＢＴとすることで、導電率変調によりドレイン領域の抵抗を低減させ、横型高耐圧トランジスタのオン抵抗を低減させることができる。
【００８５】
本実施の形態における横型高耐圧トランジスタ１００は、ドレイン領域５の表面に第２導電型即ちＮ型の拡散層１７をさらに備えることを特徴とする。
【００８６】
従って、ドレイン領域５の表面に第２導電型即ちＮ型の拡散層１７を設けて、ＰチャネルＩＧＢＴとすることにより、オン抵抗を低減することが可能である。
【００８７】
なお、本発明の実施の形態として、ＰチャネルＭＯＳＦＥＴあるいはＰチャネルＩＧＢＴを例にその構造および製造方法を説明したが、導電型が反対の関係にあるＮチャネルＭＯＳＦＥＴあるいはＮチャネルＩＧＢＴにも本発明を適用することが可能である。
【００８８】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００８９】
１  半導体基板、２，１６  埋め込み拡散層、３，１４，１５  半導体層、４，５ｂ，５ｆ，７，１７  拡散層、５  ドレイン領域、５ｃ  イオン注入領域、５ｄ  オーバーラップ拡散領域、５ｅ  拡散領域、６  ソース領域、８  ゲート電極、９  配線、１０  ドレイン電極、１１  ソース電極、１２  マスク、１２ａ  スリット、１２ｂ  スリット群、１３  ドリフト領域、２０  空乏領域、３０  高耐圧島領域、４０  高耐圧分離領域、５０  低電位回路部、１００  横型高耐圧トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図８】
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【図９】
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【図１０】
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