(57)【要約】【課題】スイッチ特性に優れる半導体装置及び半導体装置を提供する。【解決手段】チャネル層と、チャネル層上に設けられ、チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層とを有する。また、高抵抗層の表面層に設けられ、第１導電型不純物を含む半導体からなる第１導電型の低抵抗領域を有する。そして、低抵抗領域を挟んだ位置において高抵抗層に接続されたソース電極及びドレイン電極と、低抵抗領域上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して低抵抗領域上に設けられたゲート電極とを有する。この半導体装置は、低抵抗領域とソース電極及びドレイン電極との間に電流ブロック領域を有する。【選択図】図１
2014116401.tif 000002
【特許請求の範囲】
【請求項１】
チャネル層と、
前記チャネル層上に設けられ、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層と、
前記高抵抗層の表面層に設けられ、第１導電型不純物を含む半導体からなる第１導電型の低抵抗領域と、
前記低抵抗領域を挟んだ位置において前記高抵抗層に接続されたソース電極及びドレイン電極と、
前記低抵抗領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記低抵抗領域上に設けられたゲート電極と、
前記低抵抗領域と前記ソース電極及び前記ドレイン電極との間に形成された電流ブロック領域と、を備える
半導体装置。
【請求項２】
前記電流ブロック領域は、前記高抵抗層と前記ゲート絶縁膜とにおいて形成される界面準位によって、前記高抵抗層の表面に形成される空乏層からなる請求項１に記載の半導体装置。
【請求項３】
前記電流ブロック領域上の前記ゲート絶縁膜内に空隙を有する請求項２に記載の半導体装置。
【請求項４】
前記電流ブロック領域上の前記ゲート絶縁膜内に、前記ゲート電極よりも仕事関数の大きい金属層を有する請求項２に記載の半導体装置。
【請求項５】
前記電流ブロック領域が、第１導電形不純物の拡散領域からなる請求項１に記載の半導体装置。
【請求項６】
前記電流ブロック領域上に、前記ゲート絶縁膜と異なる絶縁膜が設けられている請求項１に記載の半導体装置。
【請求項７】
前記電流ブロック領域の表面層が、前記高抵抗層と異なる半導体層により形成されている請求項１に記載の半導体装置。
【請求項８】
前記ゲート電極直下を除き、前記高抵抗層と前記ゲート絶縁膜との間にインターレイヤー層を有し、前記ゲート絶縁膜との界面の前記インターレイヤー層の表面から前記電流ブロック領域が形成されている請求項７に記載の半導体装置。
【請求項９】
チャネル層と、
前記チャネル層上に設けられ、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層と、
前記高抵抗層に接続されたソース電極及びドレイン電極と、
前記高抵抗層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記ソース電極と前記ドレイン電極との間の前記高抵抗層上に設けられたゲート電極と、
前記ゲート電極直下を除く位置で、前記ソース電極と前記ドレイン電極との間に形成された電流ブロック領域と、を備える
半導体装置。
【請求項１０】
チャネル層上に、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層を形成し、
前記高抵抗層の表面層に、第１導電型不純物を含む半導体からなる第１導電型の低抵抗領域を形成し、
前記低抵抗領域を挟んだ位置において前記高抵抗層に接続されたソース電極及びドレイン電極を形成し、
前記低抵抗領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記低抵抗領域上にゲート電極を形成し、
前記低抵抗領域と前記ソース電極及び前記ドレイン電極との間に電流ブロック領域を形成する
半導体装置の製造方法。
【請求項１１】
チャネル層上に、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層を形成し、
前記高抵抗層に接続されたソース電極及びドレイン電極を形成し、
前記高抵抗層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、前記ソース電極と前記ドレイン電極との間の前記高抵抗層上にゲート電極を形成し、
前記ゲート電極直下を除く、前記ソース電極と前記ドレイン電極との間に電流ブロック領域を形成する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は半導体装置及び半導体装置の製造方法に関し、特にはゲート電極とチャネル層との間の障壁層に低抵抗領域を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話などの移動体通信システムにおいては、携帯通信端末の小型化及び低消費電力化が強く求められている。これらを実現するためには、例えばアンテナスイッチに関し、オン抵抗Ｒｏｎの低減等が必要である。
このようなアンテナスイッチ用として実用化されている半導体装置の一つに、接合型電界効果トランジスタ（ＪＰＨＥＭＴ；Junction Pseudo-morphic High Electron Mobility Transistor）がある（例えば、特許文献１参照）。
また、ＡｌＧａＮ／ＧａＮやＡｌＩｎＮ／ＧａＮなどのＩＩＩ族窒化物材料を用いて、ＭＩＳ（ＭＩＳ；Metal Insulator Semiconductor）反転層、及び、ヘテロ接合を利用して電流変調を行う、ＭＩＳゲート構造型のＨＥＭＴ素子がある（例えば、特許文献２参照）。
上記各半導体装置は、ソース電極とドレイン電極との間にゲート電極が設けられ、ソース電極−ドレイン電極間に流れる電流の変調が可能な構造を有する。そして、各半導体装置では、ともにキャリアが走行するチャネルは１箇所のみであり、そのチャネルにおける輸送特性によりトランジスタ性能が決まっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１５０２６４号公報
【特許文献２】特開２００９−７１２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記ＪＰＨＥＭＴでは、ゲート電極への順方向電圧印加に伴い、ゲート電流が増加するため、ゲート電極へ印加できる順方向電圧に制限がある。また、ＭＩＳゲート構造型ＧａＮＨＥＭＴ素子では、上記ＪＰＨＥＭＴに比べて移動度が低く、高周波動作に向かない。このように、上記各半導体装置では、その構造上の問題点を有している。
【０００５】
そこで、高い移動度を保ちつつ、かつ、ゲート電極に大きな正電圧を印加することが可能な半導体装置が求められている。さらに、この半導体装置では、スイッチ特性の向上が求められている。
【０００６】
本技術においては、スイッチ特性に優れる半導体装置及び半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本技術の半導体装置は、チャネル層と、チャネル層上に設けられ、チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層とを有する。また、高抵抗層の表面層に設けられ、第１導電型不純物を含む半導体からなる第１導電型の低抵抗領域を有する。そして、低抵抗領域を挟んだ位置において高抵抗層に接続されたソース電極及びドレイン電極と、低抵抗領域上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して高抵抗層上に設けられたゲート電極とを有する。この半導体装置は、低抵抗領域とソース電極及びドレイン電極との間に電流ブロック領域を有する。
【０００８】
また、本技術の半導体装置は、チャネル層と、チャネル層上に設けられ、チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層とを有する。また、高抵抗層に接続されたソース電極及びドレイン電極と、高抵抗層上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して、ソース電極とドレイン電極との間の高抵抗層上に設けられたゲート電極とを有する。この半導体装置は、ゲート電極直下を除く位置で、ソース電極とドレイン電極との間に電流ブロック領域を有する。
【０００９】
また、本技術の半導体装置の製造方法は、チャネル層上に、チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層を形成し、高抵抗層の表面層に、第１導電型不純物を含む半導体からなる第１導電型の低抵抗領域を形成する。そして、低抵抗領域を挟んだ位置において高抵抗層に接続されたソース電極及びドレイン電極を形成し、低抵抗領域上にゲート絶縁膜を形成し、ゲート絶縁膜を介して低抵抗領域上にゲート電極を形成する。また、この半導体装置には、低抵抗領域とソース電極及びドレイン電極との間に電流ブロック領域を形成する。
【００１０】
また、本技術の半導体装置の製造方法は、チャネル層上に、チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層を形成する。そして、高抵抗層に接続されたソース電極及びドレイン電極を形成し、高抵抗層上にゲート絶縁膜を形成し、ゲート絶縁膜を介して、ソース電極とドレイン電極との間の高抵抗層上にゲート電極を形成する。また、この半導体装置には、ゲート電極直下を除く、ソース電極とドレイン電極との間に電流ブロック領域を形成する。
【００１１】
本技術の半導体装置及び半導体装置の製造方法によれば、ゲート電極と半導体層の間にゲート絶縁膜が、また、ソース電極及びドレイン電極とゲート電極の間に電流ブロック領域が形成される。このため、ゲート電極に電圧を印加したときのゲートリーク電流を抑制することができ、ゲート電極に大きな順方向電圧を印加することが可能となる。また、電流ブロック領域を備えることにより、ゲート電極下のＭＩＳ部に反転層が形成される場合にも、チャネル層よも移動度が低い反転層に電流が流れないことから、不要な伝達コンダクタンスのゲート電圧依存性を回避することができ、半導体装置のスイッチ特性を向上させることができる。
【発明の効果】
【００１２】
本技術によれば、ゲート絶縁膜と半導体層との界面での電流を抑制することにより、半導体装置のスイッチ特性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態の半導体装置の概略構成を示す図である。
【図２】Ａは、ゲート絶縁膜と上部障壁層とにおいて、界面準位密度が低い場合のエネルギーバンド構成を示す図である。Ｂは、ゲート絶縁膜と上部障壁層とにおいて、界面準位密度が高い場合のエネルギーバンド構成を示す図である。
【図３】ゲート電極に０Ｖ程度のゲート電圧を印加した状態のエネルギーバンド構成を示す図である。
【図４】ゲート電極に３Ｖ程度のゲート電圧を印加した状態のエネルギーバンド構成を示す図である。
【図５】キャリア欠乏領域１４ａが形成された半導体装置の概略構成を示す図である。
【図６】ゲート電極に３Ｖ以上のゲート電圧を印加した状態のエネルギーバンド構成を示す図である。
【図７】ゲート電圧印加時のキャリアの２次元分布と、ゲート電極脇の電流密度を示す図である。
【図８】ゲート電極印加電圧変化に対する伝達コンダクタンスの変化量の関係を示す図である。
【図９】Ａ及びＢは、第１実施形態の半導体装置の製造工程図である。
【図１０】第２実施形態の半導体装置の概略構成を示す図である。
【図１１】第３実施形態の半導体装置の概略構成を示す図である。
【図１２】第４実施形態の半導体装置の概略構成を示す図である。
【図１３】Ａは、負の固定電荷を有していない絶縁膜を、ゲート電極下に用いる場合のエネルギーバンド構成を示す図である。Ｂは、負の固定電荷を有している絶縁膜をゲート電極−ソース/ドレイン電極間の絶縁膜にもいる場合のエネルギーバンド構成を示す図である。
【図１４】第５実施形態の半導体装置の概略構成を示す図である。
【図１５】Ａは、ゲート電極部におけるゲート金属とゲート絶縁膜と半導体層のエネルギーバンド構成である。Ｂは、ゲート金属に対して大きな仕事関数を有する金属がゲート電極−ソース/ドレイン電極間の絶縁膜に接する場合のエネルギーバンド構成である。
【図１６】第６実施形態の半導体装置の概略構成を示す図である。
【図１７】第７実施形態の半導体装置の概略構成を示す図である。
【図１８】第８実施形態の半導体装置の概略構成を示す図である。
【図１９】第９実施形態の半導体装置の概略構成を示す図である。
【図２０】第１０実施形態の半導体装置の概略構成を示す図である。
【図２１】第１１実施形態の半導体装置の概略構成を示す図である。
【図２２】第１２実施形態の半導体装置の概略構成を示す図である。
【図２３】第１３実施形態の半導体装置の概略構成を示す図である。
【図２４】ＪＰＨＥＭＴ構造の半導体装置の構成を示す図である。
【図２５】ＭＩＳゲート構造型のＨＥＭＴ素子の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の概要
２．第１実施形態（半導体装置）
３．第１実施形態（半導体装置の製造方法）
４．第２実施形態（半導体装置）
５．第３実施形態（半導体装置）
６．第４実施形態（半導体装置）
７．第５実施形態（半導体装置）
８．第６実施形態（半導体装置）
９．第７実施形態（半導体装置）
１０．第８実施形態（半導体装置）
１１．第８実施形態（半導体装置）
１２．第１０実施形態（半導体装置）
１３．第１１実施形態（半導体装置）
１４．第１２実施形態（半導体装置）
１５．第１３実施形態（半導体装置）
【００１５】
〈１．半導体装置の概要〉
［ＪＰＨＥＭＴ］
上述の接合型電界効果トランジスタ（ＪＰＨＥＭＴ；Junction-gate Pseudomorphic High Electron Mobility Transistor）は、ｐｎ接合及びヘテロ接合を利用して電流変調を行う半導体装置である。図２４に、ＪＰＨＥＭＴの一構成例を示す。
【００１６】
図２４に示すＪＰＨＥＭＴは、例えば、半絶縁性単結晶ＧａＡｓ基板１０１の上に、ＧａＡｓよりなるバッファ層１０２を介して、第２障壁層１０３と、チャネル層１０４と、第１障壁層１０５とが順次積層されている。
第２障壁層１０３は、２層の高抵抗層１０３ｂ，１０３ｃの間にキャリア供給層１０３ａが挟まれた構造を有している。また、第１障壁層１０５は、２層の高抵抗層１０５ｂ，１０５ｃの間にキャリア供給層１０５ａが挟まれた構造を有する。さらに、第２障壁層１０５内には上層の高抵抗層１０５ｂに、ｐ型低抵抗領域１０５ｄが形成されている。
ｐ型低抵抗領域１０５ｄの上にはゲート電極１０６が形成されている。ｐ型低抵抗領域１０５ｄ及びゲート電極１０６の両脇における障壁層１０５には、ソース電極１０８及びドレイン電極１０９が形成されている。
【００１７】
このような構成の半導体装置は、例えば、ＩｎＧａＡｓからなるチャネル層１０４と、チャネル層１０４よりもバンドギャップの広いＡｌＧａＡｓからなる各障壁層１０３，１０５とのヘテロ接合を備えている。また、各障壁層１０３，１０５は、ドナーとなる不純物を含むキャリア供給層１０３ａ，１０５ａを有している。
以上のような構成の半導体装置では、チャネル層１０４における障壁層１０３，１０５の界面に、キャリアとなる電子が高濃度で閉じ込められた二次元電子ガス層が形成される。そして、ゲート電極１０６に電圧を印加し、ｐ型低抵抗領域１０５ｄおよび高抵抗層１０５ｂからなるｐｎ接合を利用して二次元電子ガス層の濃度を制御することにより、チャネル層１０４部分を介してソース電極１０８−ドレイン電極１０９間に流れる電流が変調される。
【００１８】
ＪＰＨＥＭＴは、不純物濃度が低い２次元電子ガス層をチャネルとしているため、移動度を高くできるという特徴を有している。しかしながら、ｐｎ接合を用いているので、ビルトイン電圧が高々１Ｖ程度であり、それ以上の正電圧を印加すると順方向電流が流れ、ゲートリーク電流が高くなってしまうため、ゲート電極へ印加できる電圧に制限があるという問題がある。
【００１９】
［ＭＩＳゲート構造型の素子］
ＭＩＳゲート構造型のＨＥＭＴ素子（ＭＩＳＨＥＭＴ；Metal Insulator Semiconductor High Electron Mobility Transistor）は、ＡｌＧａＮ／ＧａＮやＡｌＩｎＮ／ＧａＮ等のＩＩＩ族窒化物材料を用いた高周波／ハイパワーデバイスである。この半導体装置は、ＭＩＳ（ＭＩＳ；Metal Insulator Semiconductor）反転層、及び、ヘテロ接合を利用して電流変調を行う。この半導体装置の一構成例を図２５に示す。
【００２０】
図２５に示す半導体装置は、サファイア基板１１１の上に、ＧａＮからなるベース層１１３と、ＡｌＧａＮからなる障壁層１１５と、ＳｉＯ２からなるゲート絶縁膜１１７が順次積層されている。そして、ゲート絶縁膜１１７の一部の領域の上にゲート電極１１６が形成されている。
障壁層１１５は、高抵抗層１１５ｂと、ｐ型低抵抗領域１１５ｃとからなる。ｐ型低抵抗領域１１５ｃは、ゲート絶縁膜１１７の直下であってゲート電極１１６を表面側から平面視した場合にゲート電極１１６に実質的に隠れる範囲内に形成されている。
ゲート電極１１６に電圧を印加すると、ｐ型低抵抗領域１１５ｃ内のゲート絶縁膜１１７との界面に反転層が形成され、ソース電極１１８とドレイン電極１１９との間を流れる電流が変調される。
【００２１】
また、ＩＩＩ族窒化物材料を用いたＭＩＳゲート構造型のＨＥＭＴ素子は、ゲート電極１１６とｐ型低抵抗領域１１５ｃとの間にゲート絶縁膜１１７が形成されているため、ゲートリーク電流が低く、ゲート電極１１６に大きな正電圧を印加することが可能である。
しかしながら、オン動作時、ＭＩＳ動作により半導体表面に形成された反転層をチャネルとしているため、２次元電子ガス層をチャネルとする場合と比べて、移動度が低くなってしまうという問題がある。
ＩＩＩ−Ｖ族材料を用いたロッジックデバイス応用においても電子輸送特性に優れるＩｎＧａＡｓを用いて性能の向上が検討されているものの、反転層を利用したチャネルにおける移動度は今のところ本来の性能を実現できていない。
【００２２】
［ＭＩＳＰＨＥＭＴ，ＭＩＳＪＰＨＥＭＴ］
上記ＦＥＴが有する問題に対し、高い移動度を保ちつつ、ゲートリーク電流を低くし、ゲート電極に大きな正電圧を印加できるという両方の特性を備えるＦＥＴとしてＭＩＳＰＨＥＭＴ（Metal Insulator Semiconductor PseudomorphicHigh Electron Mobility Transistor）やＭＩＳＪＰＨＥＭＴ（Metal Insulator Semiconductor Junction-gate PseudomorphicHigh Electron Mobility Transistor）が提案されている。
【００２３】
ＭＩＳＪＰＨＥＭＴでは、ＪＰＨＥＭＴのゲート電極と半導体層の間にＡｌ２Ｏ３等のゲート絶縁膜を挿入することで高移動度と低ゲートリーク電流の両立が期待されている。ゲートリーク電流を低く抑えることができるため、ゲート電極に大きな正電圧を印加することができ、オン抵抗Ｒｏｎを小さくすることができる。加えて最大ドレイン電流Ｉｄｍａｘを高くすることができる。これは、アンテナスイッチやパワーアンプ等の低消費電力化に寄与する。
【００２４】
一方、このようなＭＩＳＰＨＥＭＴ、ＭＩＳＪＰＨＥＭＴにおいては、キャリアが走行するチャネルとして、ＰＨＥＭＴの二次元電子ガス層と、ＭＩＳのゲート絶縁膜−半導体界面の２つが存在する。
ＭＩＳＰＨＥＭＴを想定すると、ゲート印加電圧を大きくするに従い、ＭＩＳの絶縁膜−半導体界面に蓄積する電子の輸送による電流が、ＰＨＥＭＴの二次元電子ガス層を走行する電子による電流に付加される。ＭＩＳＰＨＥＭＴの構造制約上、ＭＩＳ部に用いられる半導体材料のキャリア輸送特性は、二次元電子ガス層に比べて劣る。このため、ソース−ドレイン電極間を流れるドレイン電流は絶対値としては増加するものの、伝達コンダクタンスのゲート印加電圧依存性の悪化を招く。アンテナスイッチやパワーアンプの歪特性はこの伝達コンダクタンス特性と正の相関を有し、伝達コンダクタンスの印加電圧依存性悪化は歪特性の悪化を招くことから、その依存性改善が課題となっている。
【００２５】
〈２．第１実施形態（半導体装置）〉
［ＭＩＳＪＰＨＥＭＴ：構成］
次に、本技術の第１実施形態について説明する。図１に第１実施形態の半導体装置の概略構成を示す。図１に示す半導体装置は、ゲート電極とチャネル層との間に障壁層を備え、さらに障壁層内に障壁層の導電型と異なる導電型の低抵抗領域を設け、また、この低抵抗領域の上に絶縁膜を介してゲート電極を設けたいわゆるＭＩＳＪＰＨＥＭＴである。
【００２６】
図１に示す半導体装置は、化合物半導体からなる基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内にはキャリア供給層１５ａと共にｐ型低抵抗領域１５ｄが設けられている。
【００２７】
そして、以上のような化合物半導体材料からなる半導体層の積層体上には、絶縁層１７が設けられている。この絶縁層１７には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
さらに、開口１７ａ，ｂの間において、絶縁層１７とキャップ層２２とには開口１７ｃが設けられている。開口１７ｃは、絶縁層１７の開口幅よりもキャップ層２２の開口幅の方が大きく形成されている。開口１７ｃには、この底面及び側面に沿って、上部障壁層１５上にゲート絶縁膜１６が形成されている。
【００２８】
ゲート絶縁膜１６の上部にはゲート電極２０が形成されている。ｐ型低抵抗領域１５ｄはゲート絶縁膜１６を介してゲート電極２０直下に形成されている。さらに、上部障壁層１５の表面であって、ｐ型低抵抗領域１５ｄの両側のゲート絶縁膜１６下に電流ブロック領域２１を備える。
【００２９】
（基板１１）
基板１１は、半絶縁性の化合物半導体材料で構成されている。このような基板１１は、例えばＩＩＩ−Ｖ族化合物半導体材料で構成され、半絶縁性の単結晶ＧａＡｓ基板や、ＩｎＰ基板が用いられる。
【００３０】
（バッファ層１２）
バッファ層１２は、例えば基板１１上にエピタキシャル成長させた化合物半導体層で構成され、基板１１および下部障壁層１３に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板１１が単結晶ＧａＡｓ基板からなる場合、このようなバッファ層１２の一例として、不純物を添加しないｕ−ＧａＡｓ（ｕ−は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が用いられる。
【００３１】
（下部障壁層）
下部障壁層１３は、チャネル層１４を構成するＩＩＩ−Ｖ族化合物半導体よりも高い伝導帯位置を有する、ＩＩＩ−Ｖ族化合物半導体により構成されている。高い伝導帯位置を有するＩＩＩ−Ｖ族化合物半導体としてはＡｌＧａＡｓ混晶などがあり、この下部障壁層１３は、例えば、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２のＡｌ０．２Ｇａ０．８Ａｓ混晶により構成されている。
【００３２】
この下部障壁層１３は、第２導電型不純物であるｎ型不純物を高濃度に含むキャリア供給層１３ａと、高抵抗の高抵抗層１３ｂ，ｃとを有している。この高抵抗層１３ｂ，ｃは、低濃度のｎ型不純物、又は、第１導電型不純物であるｐ型不純物を含んでいてもよく、ｎ型不純物及びｐ型不純物を含んでいなくてもよい。高抵抗層１３ｂ，ｃは、不純物濃度が１×１０１７個／ｃｍ３以下、比抵抗が１×１０−２Ωｃｍ以上であることが好ましい。
【００３３】
下部障壁層１３は、例えば、厚さが４ｎｍでありｎ型不純物としてシリコンを３×１０１８ｃｍ−３程度添加したキャリア供給層１３ａを有する。そして、キャリア供給層１３ａの上下に、厚さが２００ｎｍの不純物を添加しない高抵抗層１３ｃと、厚さが２ｎｍの不純物を添加しない高抵抗層１３ｂとが基板１１上に積層された構造を有している。なお、下部障壁層１３は、高抵抗層１３ｂ，ｃを有していなくてもよく、全領域がキャリア供給層１３ａとされていてもよい。
【００３４】
（チャネル層）
チャネル層１４は、ソース電極１８とドレイン電極１９との間の電流通路である。チャネル層１４は、下部障壁層１３及び上部障壁層１５を構成する各ＩＩＩ−Ｖ族化合物半導体よりも低い伝導帯位置を有するＩＩＩ−Ｖ族化合物半導体により構成されている。伝導帯位置が低いＩＩＩ−Ｖ族化合物半導体としてはＩｎＧａＡｓ混晶等がある。チャネル層１４は、例えば、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比が０．２の不純物を添加しないｕ−Ｉｎ０．２Ｇａ０．８Ａｓ混晶により構成されている。これにより、チャネル層１４には、下部障壁層１３のキャリア供給層１３ａおよび後述する上部障壁層１５のキャリア供給層１５ａから供給されたキャリアが蓄積されるようになっている。
【００３５】
例えば、チャネル層１４をＩｎＧａＡｓ混晶により構成する場合には、ＩＩＩ族元素におけるインジウムの組成比を０．１以上とすることが好ましい。インジウムの組成比を高くするほどバンドギャップを狭くできる。インジウムの組成比を０．１以上とすれば、下部障壁層１３とチャネル層１４との間、及び、上部障壁層１５とチャネル層１４との間における各伝導帯位置の差をそれぞれ十分に大きくすることができる。また、チャネル層１４の厚さは、１５ｎｍ以下であることが好ましい。厚くすると、チャネル層１４の結晶性が低下してしまうからである。
【００３６】
（上部障壁層）
上部障壁層１５は、高濃度のｎ型不純物を含むキャリア供給層１５ａと、高抵抗の高抵抗層１５ｂ，ｃとを有する。さらに、高抵抗層１５ｃに、ｐ型低抵抗領域１５ｄを有している。
【００３７】
上部障壁層１５は、チャネル層１４を構成するＩＩＩ−Ｖ族化合物半導体よりも高い伝導帯位置を有するＩＩＩ−Ｖ族化合物半導体により構成されている。例えば、この上部障壁層１５は、ＩＩＩ族元素におけるアルミニウムの組成比が０．２のＡｌ０．２Ｇａ０．８Ａｓ混晶により構成されている。
上部障壁層１５をＡｌＧａＡｓ混晶により構成する場合には、ＩＩＩ族元素におけるアルミニウムの組成比を０．２５以下とすることが好ましい。アルミニウムの組成比を０．２５以下とすることにより、いわゆるソース抵抗の増加を抑制することができる。さらに、後述するｐ型低抵抗領域１５ｄをｐ型不純物の拡散により形成する際に拡散速度を抑えることができ、制御性が向上する。
【００３８】
上部障壁層１５は、キャリアを供給する不純物を含むキャリア供給層１５ａを有している。例えば、電子を供給するｎ型不純物としてシリコン（Ｓｉ）を含むｎ型のキャリア供給層１５ａが、上部障壁層１５の膜厚方向の中間部分に配置される。
高抵抗層１５ｂ，ｃは、低濃度のｎ型不純物あるいはｐ型不純物を含んでいてもよく、またｎ型不純物及びｐ型不純物を含んでいなくてもよい。
【００３９】
ｐ型低抵抗領域１５ｄは、高濃度のｐ型不純物の拡散領域である。ｐ型低抵抗領域１５ｄは、ソース電極１８とドレイン電極１９との間の領域においてゲート電極２０に対応して設けられたｐ型低抵抗領域である。このｐ型低抵抗領域１５ｄは、ゲート絶縁膜１６と高抵抗層１５ｂとの間に位置しており、例えば、ｐ型不純物である亜鉛（Ｚｎ）が高抵抗層１５ｂの一部に拡散することにより形成されている。ｐ型低抵抗領域１５ｄにおけるｐ型不純物濃度は１×１０１８ｃｍ−３以上であることが好ましい。
【００４０】
例えば、上部障壁層１５は、厚さが４ｎｍでありｎ型不純物としてシリコンを３×１０１８ｃｍ−３程度添加したキャリア供給層１５ａを有する。そして、キャリア供給層１５ａの上下に、厚さが２ｎｍの不純物を添加しない高抵抗層１５ｃと、厚さが３０ｎｍの不純物を添加しない高抵抗層１５ｂとがチャネル層１４側から積層された構成を有する。
さらに、１×１０１９ｃｍ−３程度のｐ型不純物濃度を有するｐ型低抵抗領域１５ｄがゲート絶縁膜１６に接して高抵抗層１５ｂに埋め込まれた構造となっている。
【００４１】
なお、本例では、下部障壁層１３と上部障壁層１５とを同一組成のＡｌ０．２Ｇａ０．８Ａｓ混晶で構成した例を説明するが、下部障壁層１３と上部障壁層１５とは、互いに異なった組成のＡｌＧａＡｓ混晶により構成されていれもよい。
上部障壁層１５はＩＩＩ族元素におけるアルミニウムの組成比が０．２５以下であることが好ましい。これに対して、下部障壁層１３ではｐ型不純物の拡散によりｐ型低抵抗領域を形成する必要がない。このため、下部障壁層１３では上部障壁層１５に比べてアルミニウムの組成比を高い構成とすることもできる。
また、高抵抗層１３ｂ，１５ｂにおける不純物濃度は１×１０１７ｃｍ−３以下であることが好ましく、比抵抗は１×１０−２Ωｃｍ以上であることが好ましい。
【００４２】
（キャップ層）
キャップ層２２は、上部障壁層１５と、ソース電極１８及びドレイン電極１９との間に設けられている。キャップ層２２は、ｐ型低抵抗領域１５ｄと障壁層と異なる導電型の不純物を含有する層として形成される。また、キャップ層２２は、上部障壁層１５と同じ材料、或いは、ソース電極１８、ドレイン電極１９の仕事関数と、上部障壁層１５の伝導帯位置との間に伝導帯位置を有する半導体材料からなる。
【００４３】
キャップ層２２は、チャネルまでのアクセス抵抗を低減することを目的として導入されている。アクセス抵抗は、半導体−電極の接触抵抗と電極からチャネル層１４までの抵抗とから成る。このため、キャップ層２２は、両抵抗を低減するために、高濃度に不純物が添加されている。
【００４４】
（絶縁層）
絶縁層１７は、上部障壁層１５を構成する化合物半導体に対して絶縁性を有し、かつ、イオンなどの不純物より下地（ここでは上部障壁層１５）の表面を保護する機能を持つ材料が用いられる。絶縁層１７は、例えば、厚さが２００ｎｍの窒化珪素（Ｓｉ３Ｎ４）により構成される。
【００４５】
（ソース電極１８／ドレイン電極１９）
ソース電極１８及びドレイン電極１９は、ｐ型低抵抗領域１５ｄを挟む位置において、それぞれが開口１７ａ，ｂを介して上部障壁層１５にオーミック接合されている。このようなソース電極１８及びドレイン電極１９は、上部障壁層１５側から順に、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、及び、金（Ａｕ）を順次積層して合金化したものにより構成されている。ソース電極１８及びドレイン電極１９の各膜厚は、例えばそれぞれ合計約１０００ｎｍである。
【００４６】
（ゲート絶縁膜）
ゲート絶縁膜１６は、絶縁層１７に形成された開口１７ｃの底部に設けられ、開口１７ｃを完全に塞ぐ状態で設けられている。そして、端縁が絶縁層１７上まで設けられている。このようなゲート絶縁膜１６は、酸化物または窒化物を用いて構成され、例えば、厚さが1０ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）により構成されている。
【００４７】
（ゲート電極）
ゲート電極２０は、ゲート絶縁膜１６を介してｐ型低抵抗領域１５ｄの上部に設けられている。ゲート電極２０は、開口１７ｃを埋め込む状態で設けられている。ゲート電極２０は、例えば、基板１１側からチタン（Ｔｉ）、白金（Ｐｔ）及び金を順次積層した構成である。
【００４８】
（電流ブロック領域）
また、図１に示すようにｐ型低抵抗領域１５ｄの両脇に電流ブロック領域２１が形成されている。図１に示す構成の半導体装置では、ゲート絶縁膜１６と高抵抗層１５ｂとの界面準位によってフェルミレベルピンニングが生じる。つまり、ゲート絶縁膜１６と上部障壁層１５の高抵抗層１５ｂとの界面準位によって高抵抗層１５ｂ中に空乏層が生じる。このように、ゲート電極２０の両脇において半導体中に空乏層が広がる効果を、電流ブロック領域２１として用いている。
【００４９】
界面準位により電流ブロック領域２１が形成される様子を、図２Ａ，Ｂに示すエネルギーバンド構成を用いて説明する。図２Ａは、ゲート絶縁膜１６と上部障壁層１５とにおいて、界面準位密度が低い場合を示す。また、図２Ｂは、ゲート絶縁膜１６と上部障壁層１５とにおいて、界面準位密度が高い場合を示す。
図２Ａに示すように、界面準位密度が低い場合、ゲート電極への電圧引加によって上部障壁層１５側に電子が蓄積する。このため、ゲート絶縁膜１６と上部障壁層１５との界面に電流パスが生じる。これに対し、界面準位密度が高い場合、電圧印加によっても上部障壁層１５側に電子が蓄積しにくい。このため、ゲート絶縁膜１６と上部障壁層１５との界面に電流パスが生じない。
【００５０】
一般にｐ型低抵抗領域１５ｄと高抵抗層１５ｂとを比べると、高抵抗層１５ｂとゲート絶縁膜１６とにおいて、バンドギャップ中の深い位置に高密度の界面準位が形成されやすい。このため、ゲート絶縁膜１６と高抵抗層１５ｂとの界面から、高抵抗層１５ｂ中に電流ブロック領域として寄与する空乏層が伸びやすい。
また、この領域にゲート電極２０が接していないため、ゲート電圧印加の影響を受けにくいことから、正電圧が印加されても空乏層幅が変化しにくく、広いゲート電圧範囲で電流ブロック領域の効果が期待できる。
【００５１】
［ＭＩＳＪＰＨＥＭＴ：動作］
（エネルギーバンド）
図３及び図４に、上述の構成の半導体装置のゲート電極２０下におけるエネルギーバンド構成を示す。図３は０Ｖ程度のゲート電圧Ｖｇを印加した状態のものであり、図４は３Ｖ程度のゲート電圧Ｖｇを印加した状態のものである。なお、図３及び図４では、下部障壁層１３及び上部障壁層１５がＡｌ０．２Ｇａ０．８Ａｓ混晶によりそれぞれ構成され、チャネル層１４がＩｎ０．２Ｇａ０．８Ａｓ混晶により構成された半導体装置について示している。
【００５２】
図３に示すように、上述の半導体装置は、チャネル層１４と上部障壁層１５との伝導帯端の不連続量ΔＥｃが十分に大きく（ここでは０．３１ｅＶ）構成されている。また、上部障壁層１５のポテンシャル極小点とチャネル層１４内における電子のフェミル準位の差も十分に大きく（ここでは０．２０ｅＶ以上）なるように構成されている。このため、上部障壁層１５内に分布する電子数は、チャネル層１４内に分布する電子数に比べて無視できる程度に少なくなっている。
【００５３】
また、上述の半導体装置は、チャネル層１４を、チャネル層１４よりも高い伝導帯位置の下部障壁層１３と上部障壁層１５とで挟んだ構成である。このため、チャネル層１４は、下部障壁層１３及び上部障壁層１５のキャリア供給層１３ａ，１５ａからキャリアが供給された場合に、このキャリアが蓄積し二次電子ガス層となる。
【００５４】
この半導体装置は、ゲート電極と第１導電型ｐ型低抵抗領域との間にゲート絶縁膜が設けられており、ｐｎ接合のように大きな順方向電流が流れることがない。このため、ゲートリーク電流を大幅に低減させることができ、ゲート電極２０に大きな正電圧を印加することができる。
【００５５】
さらに、図１に示すようにｐ型低抵抗領域１５ｄの両脇に電流ブロック領域２１を有する。これにより、ゲート電極２０への正電圧印加によって、ゲート電極２０とゲート絶縁膜１６、ｐ型低抵抗領域１５ｄとから成るＭＩＳ構造が反転動作をし、ゲート絶縁膜１６とｐ型低抵抗領域１５ｄ界面にキャリアが発生する場合でも、ソース電極１８とドレイン電極１９間を流れるドレイン電流に寄与しない。
【００５６】
（動作）
上述の構成の半導体装置では、ゲート電極２０に、ゲート電圧Ｖｇ＝０Ｖ程度を印加した状態では、ゲート絶縁膜１６下のｐ型のｐ型低抵抗領域１５ｄ内の価電子帯位置Ｅｖは一定であり、フェルミレベルＥｆとほぼ一致している。
【００５７】
また、ゲート電圧Ｖｇを閾電圧よりも低くした場合、図５に示すように、半導体装置におけるｐ型低抵抗領域１５ｄの直下に位置するチャネル層１４内の領域に、電子が空乏化したキャリア欠乏領域１４ａが形成される。図３にこのときのエネルギーバンド構成を示している。このように、キャリア欠乏領域１４ａにより、チャネル層１４は高抵抗の状態になる。従って、ソース電極１８とドレイン電極１９との間には、チャネル層１４を介してドレイン電流Ｉｄが流れることはなく、オフ状態となる。
【００５８】
一方、半導体装置のゲート電極２０に、ゲート電圧Ｖｇ＝３．０Ｖ程度の正のゲート電圧Ｖｇを印加した状態では、ゲート絶縁膜１６を介してｐ型低抵抗領域１５ｄの伝導帯位置Ｅｃが下がる。これにより、ｐ型低抵抗領域１５ｄ内の正孔が空乏化する。図４にこのときのエネルギーバンド構成を示している。
また、このとき図５に示すチャネル層１４内におけるキャリア欠乏領域１４ａが消失する。このため、チャネル層１４内における電子数が増大し、チャネル層１４を介してソース電極１８とドレイン電極１９との間にドレイン電流Ｉｄが流れる。このドレイン電流Ｉｄは、ゲート電圧Ｖｇによって変調される。
【００５９】
従来のＪＰＨＥＭＴにおいてはゲート電極に印加する電圧を１．０Ｖ以下としていたが、この半導体装置ではゲート電極に印加する電圧を１．０Ｖ以下とする必要がない。つまり、ＪＰＨＥＭＴと比較して、本例の半導体装置では、ゲート電極２０に高い正電圧を印加することができる。このため、チャネル層１４のオン抵抗Ｒｏｎが低くなり、最大ドレイン電流Ｉｄｍａｘが大きくなる。さらに、素子サイズを縮小することができ、寄生容量を低減させることができる。
【００６０】
（電流ブロック領域）
ところで、上述の構成の半導体装置において、電流ブロック領域を備えていない構成とした場合には、ゲート電極２０に３．０Ｖ以上の正のゲート電圧Ｖｇを印加すると、以下のような現象がおこる。
ゲート電極２０に正のゲート電圧Ｖｇを印加すると、ゲート絶縁膜１６を介してｐ型低抵抗領域１５ｄの伝導帯位置が下がり、ゲート絶縁膜１６とｐ型低抵抗領域１５ｄの領域で反転動作を起こし始める。このため、絶縁膜−半導体界面に存在する電子数が増大し、チャネル層１４以外にドレイン電流Ｉｄが流れるパスが形成される。その際、ドレイン電流Ｉｄは反転動作部とチャネル層１４を流れる電流の和となるため、ドレイン電流の総和は大きくなる。図６にこのときのエネルギーバンド構成を示す。
【００６１】
図７に、ゲート電圧印加時のゲート電極脇の電流密度分布を示す。図７には、電流ブロック領域の有無による電流の違いを評価するため、図１に示すＩ−Ｉ線断面図における電流密度を示している。ここで、電流ブロック領域有りとは、上述の図１に示す構成の半導体装置である。また、電流ブロック領域無しとは、上述の図１に示す半導体装置から、電流ブロック領域２１を除去した構成である。
【００６２】
図７に示すように、電流ブロック領域を有していない半導体装置では、チャネル層１４と、ゲート絶縁膜１６と高抵抗層１５ｂとの界面（ゲート絶縁膜−半導体界面）とにおいて、電流が発生している。
これに対して、電流ブロック領域を有する半導体装置では、チャネル層１４でのみ電流の発生があり、ゲート絶縁膜１６と高抵抗層１５ｂとの界面では電流の発生がない。このように、電流ブロック領域２１により、反転動作時にゲート絶縁膜−半導体界面を流れる電流が抑制されることがわかる。
【００６３】
絶縁膜−半導体界面に形成される反転層を走行する電子の移動度と、チャネル層１４を走行する電子の移動度は同じではない。ＡｌＧａＡｓ層に代表される上部障壁層１５に用いられる半導体材料中を走行する電子の移動度は、１０００〜３０００ｃｍ２／Ｖ−ｓｅｃであり、チャネル層１４に比べて低い。従って、トランジスタの駆動能力の１つである伝達コンダクタンス（ｇｍ；ゲート電極印加電圧変化に対するドレイン電流の変化量）は、電子が走行する箇所が１箇所から２箇所に増えることで、ゲート電極印加電圧に対して大きな依存性を示す。この様子を図８に示す。
【００６４】
図８に示すように、電流ブロック領域を有していない半導体装置では、印加電圧を３Ｖ以上としたときに、伝達コンダクタンスの上昇が見られる。これに対して、電流ブロック領域２１を有する半導体装置では、印加電圧を３Ｖ以上とした場合にも伝達コンダクタンスの上昇がない。このように、電流ブロック領域２１を備えることにより、伝達コンダクタンスｇｍのゲート電圧依存性が小さいことがわかる。例えば、アンテナスイッチ応用を想定する場合、このような伝達コンダクタンスｇｍのゲート電圧依存性は、スイッチの歪特性に影響を与える。従って、電流ブロック領域２１を有するＭＩＳＪＰＨＥＭＴでは、歪特性の悪化が少ない。
【００６５】
（効果）
このように本実施の形態に係る半導体装置によれば、ゲート電極２０とｐ型低抵抗領域１５ｄとの間（ゲート絶縁膜−半導体界面）にゲート絶縁膜１６が形成されているので、この界面においてゲートリーク電流がほとんど流れない。このため、ゲート電極２０に大きな正電圧を印加することができ、オン抵抗Ｒｏｎを小さくすることができる。さらに、最大ドレイン電流Ｉｄｍａｘを高くすることができる。
さらに、電流ブロック領域を有し、ゲート印加電圧を大きくしても伝達コンダクタンスのゲート電圧依存性が小さいことから、電流ブロック領域を有しない構造に比べてオン時の高調波歪特性の悪化が抑えられる。
【００６６】
従って、この半導体装置を用いて無線通信装置を構成すれば、無線通信装置の大きさを小さくすることができると共に、その消費電力を少なくすることができる。すなわち、特に、携帯通信端末において、装置の小型化及び使用時間の延長が可能となり、携帯を更に容易とすることができる。
加えて、ゲート電極２０とｐ型低抵抗領域１５ｄとの間にゲート絶縁膜１６が形成されているので、ゲート電極２０とドレイン電極１９との間の耐圧を向上させることができる。
【００６７】
〈３．第１実施形態（半導体装置の製造方法）〉
次に、上述の第１実施形態の半導体装置の製造方法について説明する。
まず、図９Ａに示すように、基板１１上に半導体層を積層する。
例えばＧａＡｓよりなる基板１１上に、例えば不純物を添加しないｕ−ＧａＡｓ層をエピタキシャル成長させてバッファ層１２を形成する。その後、バッファ層１２上に、例えばＡｌＧａＡｓ（Ａｌ０．２Ｇａ０．８Ａｓ混晶）層をエピタキシャル成長させて下部障壁層１３を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗層１３ｃ、シリコン（Ｓｉ）を添加したｎ型ＡｌＧａＡｓ層からなるキャリア供給層１３ａ、および不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗層１３ｂを順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給層１３ａを備えた下部障壁層１３を形成する。
【００６８】
次に、下部障壁層１３上に、例えば不純物を添加しないｕ−ＩｎＧａＡｓ層をエピタキシャル成長させてチャネル層１４を形成する。
その後、チャネル層１４上に、例えばＡｌＧａＡｓ（Ａｌ０．２Ｇａ０．８Ａｓ混晶）層をエピタキシャル成長させて上部障壁層１５を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗層１５ｃ、シリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなるキャリア供給層１５ａ、不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗層１５ｂを順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給層１５ａを備えた上部障壁層１５を得る。
さらに、上部障壁層１５上に、例えばｎ型不純物としてシリコンを添加したｎ型ＧａＡs層を形成してキャップ層２２とする。
この後、図示しないが、メサエッチングやアイソレーションインプラにより素子間分離を行う。
【００６９】
次に、図９Ｂに示すように、キャップ層２２上に、例えばＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により窒化珪素膜を形成し絶縁層１７を形成する。その後、絶縁層１７をパターンエッチングし、ゲート電極形成領域に上部障壁層１５の表面を露出する開口１７ｃを形成する。この状態で、開口１７ｃの底部に露出するキャップ層２２の表面からｐ型不純物を導入し、上部障壁層１５内にｐ型低抵抗領域１５ｄを形成する。例えば、６００℃程度の温度でｐ型不純物である亜鉛をキャップ層２２および高抵抗層１５ｂに拡散させてｐ型低抵抗領域１５ｄを形成する。ここでは、キャリア供給層１５ａに達することのない位置、すなわち高抵抗層１５ｂ内の表面層のみに、ｐ型不純物である亜鉛（Ｚｎ）を拡散させてｐ型低抵抗領域１５ｄを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、開口１７ｃの底部にセルフアラインでｐ型低抵抗領域１５ｄを形成する。
【００７０】
次に、ｐ型低抵抗領域１５ｄを形成したのち、例えばクエン酸系エッチング溶液により、開口１７ｃから露出するキャップ層２２のみを選択的に除去する。そして、絶縁層１７が除去された上部障壁層１５の高抵抗層１５ｂの上及び絶縁層１７の上に、例えばＡＬＤ（Atomic Layer Deposition）法によりアルミ酸化膜を成膜しゲート絶縁膜１６を形成する。
【００７１】
ゲート絶縁膜１６を形成した後、その上に、例えばニッケル、及び金を順次蒸着してパターン形成を行い、ゲート電極２０を形成する。
次に、ゲート絶縁膜１６と絶縁層１７をエッチングにより選択的に除去してｐ型低抵抗領域１５ｄを間に挟むソース電極形成領域及びドレイン電極形成領域に、開口１７ａ，１７ｂをそれぞれ形成する。そして、この開口１７ａ，１７ｂに、例えばＡｕＧｅ，ニッケル及び金を順次蒸着してパターン形成を行う。続いて、例えば４００℃程度の加熱処理により金系合金形成をして、ソース電極１８及びドレイン電極１９をそれぞれ形成し、図１に示す半導体装置を形成することができる。
【００７２】
ゲート電極脇の空隙においては、ゲート絶縁膜１６と上部障壁層１５の高抵抗層１５ｂとの界面準位によって高抵抗層１５ｂ中に空乏層がのびており、電流ブロック領域２１として寄与する。一般にｐ型低抵抗領域１５ｄと高抵抗層１５ｂとを比べると、後者とゲート絶縁膜１６においてバンドギャップ中の深い位置に高密度の界面準位が形成されやすい。このため、電流ブロック領域２１として寄与する空乏層が伸びやすい。また、この領域にゲート電極２０が接していないため、ゲート電圧印加の影響を受けにくいことから、正電圧が印加されても空乏層幅が変化しにくく、広いゲート電圧範囲で電流ブロック領域の効果が期待される。
【００７３】
なお、この半導体装置は、例えば、移動体通信システム等における無線通信装置に好ましく用いられる。この無線通信装置としては、特に、通信周波数がＵＨＦ（ultra high frequency）帯以上であるものが好ましい。
【００７４】
このように本実施形態に係る半導体装置によれば、ゲート電極２０とｐ型低抵抗領域１５ｄとの間にゲート絶縁膜１６が形成されているので、ゲート絶縁膜１６と高抵抗層１５ｂとの界面において、ゲートリーク電流はほとんど流れない。このため、ゲート電極２０に大きな正電圧を印加することができ、オン抵抗Ｒｏｎを小さくすることができる。加えて、最大ドレイン電流Ｉｄｍａｘを高くすることができる。
【００７５】
この半導体装置を用いて無線通信装置を構成すれば、無線通信装置を小型化することができると共に、その消費電力を少なくすることができる。すなわち、特に、携帯通信端末において、装置の小型化及び使用時間の延長が可能となり、携帯を更に容易とすることができる。
加えて、ゲート電極２０とｐ型低抵抗領域１５ｄとの間にゲート絶縁膜１６が形成されているので、ゲート電極２０とドレイン電極１９との間の耐圧を向上させることができる。
【００７６】
さらに、本実施の形態に係る半導体装置の製造方法によれば、チャネル層１４とゲート絶縁膜１６との間にチャネル層１４を構成する半導体よりも広いバンドギャップを有する半導体からなる高抵抗層１５ｂを形成する。そして、この高抵抗層１５ｂに、ゲート電極２０に対応してｐ型不純物を拡散してｐ型低抵抗領域１５ｄを形成するため、本実施の形態に係る半導体装置を容易に製造することができる。
【００７７】
〈４．第２実施形態（半導体装置）〉
次に、半導体装置の第２実施形態について説明する。第２実施形態は、上述の第１実施形態と同じく、ゲート電極とチャネル層との間に障壁層を備え、さらに障壁層内に障壁層と異なる導電型の低抵抗領域を設けた、いわゆるＭＩＳＪＰＨＥＭＴである。また、第２実施形態において、上述の第１実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
【００７８】
第２実施形態の半導体装置の構成を、図１０に示す。図１０に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内にはキャリア供給層１５ａと共にｐ型低抵抗領域１５ｄが設けられている。
【００７９】
また、以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。この絶縁層１７には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
開口１７ａ，ｂの間において、絶縁層１７とキャップ層２２とには開口１７ｃが設けられている。開口１７ｃは、絶縁層１７と絶縁層１７下のキャップ層２２とに連続して形成され、絶縁層１７の開口よりもキャップ層２２の開口の方が大きく形成されている。
以上の構成については、上述の第１実施形態と同様の構成である。
【００８０】
開口１７ｃには、この底面及び側面に沿って、上部障壁層１５上にゲート絶縁膜１６が形成されている。開口１７ｃにおいて、キャップ層２２の側壁と上部障壁層１５上のゲート絶縁膜１６が、キャップ層２２の厚さの半分未満の厚さで形成されている。このため、ゲート絶縁膜１６とゲート電極２０の側面とに囲まれた空隙２３が、キャップ層２２と同じ層に設けられている。
空隙２３を除くゲート絶縁膜１６の上部にはゲート電極２０が形成されている。ｐ型低抵抗領域１５ｄはゲート絶縁膜１６を介してゲート電極２０直下に形成されている。さらに、上部障壁層１５の表面であって、ｐ型低抵抗領域１５ｄの両側のゲート絶縁膜１６下に電流ブロック領域２１が形成される。
【００８１】
空隙２３は、キャップ層２２の側壁に設けられたゲート絶縁膜１６と、ゲート電極２０との間であり、電流ブロック領域２１の上方に形成されている。開口１７ｃでは、絶縁層１７よりもキャップ層２２の開口幅が広いため、この開口幅の差分に空隙２３が形成されている。
このため、ゲート電極２０の側面に空隙２３が設けられている構成となる。ゲート電極２０と、電流ブロック領域２１との間に空隙２３が設けられるため、第１実施形態に比べて、ゲート印加電圧がゲート絶縁膜を介して電流ブロック領域に与える影響をより抑えることができる。
【００８２】
〈５．第３実施形態（半導体装置）〉
次に、半導体装置の第３実施形態について説明する。第３実施形態は、上述の第１実施形態と同じく、ゲート電極とチャネル層との間に障壁層を備え、さらに障壁層内に障壁層と異なる導電型の低抵抗領域を設けた、いわゆるＭＩＳＪＰＨＥＭＴである。また、第３実施形態において、上述の第１実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
【００８３】
第３実施形態の半導体装置の構成を、図１１に示す。図１１に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内にはキャリア供給層１５ａと共にｐ型低抵抗領域１５ｄが設けられている。
【００８４】
以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。このゲート絶縁膜１６には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
以上の構成については、上述の第１実施形態と同様の構成である。
【００８５】
また、開口１７ａ，ｂの間において、絶縁層１７とキャップ層２２とには開口１７ｃ，ｄが設けられている。開口１７ｃは、絶縁層１７及びキャップ層２２のゲート電極２０を形成する位置に設けられている。開口１７ｄは、所定の間隔をおいて開口１７ｃの両脇に設けられている。開口１７ｃと開口１７ｄとは、絶縁層１７の下部において、キャップ層２２と同じ層でつながるように、キャップ層２２の開口が形成されている。そして、開口１７ｄから上部障壁層１５上までに連続して、キャップ層２２の開口内にゲート絶縁膜１６が形成されている。さらに、開口１７ｃからゲート絶縁膜１６の上部にゲート電極２０が形成されている。ｐ型低抵抗領域１５ｄはゲート絶縁膜１６を介してゲート電極２０直下に形成されている。
【００８６】
さらに、高抵抗層１５ｂの表面において、開口１７ｄの下方のゲート絶縁膜１６下に電流ブロック領域２１を備える。
電流ブロック領域２１は、ｐ型低抵抗領域１５ｄの形成時、又は、後の工程において、開口１７ｄから高抵抗層１５ｂに不純物を導入することで形成される。例えば、絶縁層１７を開口して、開口１７ｃと、開口１７ｃの両脇に開口１７ｄを設ける。そして、この開口１７ｃ，ｄから不純物を導入することにより、開口１７ｃ下にｐ型低抵抗領域１５ｄを形成し、開口１７ｄ下に電流ブロック領域２１を形成する。この領域はｐｎ接合からなり、高抵抗層１５ｂ側に空乏層が伸びて電流ブロック領域２１として寄与する。ゲート電極２０は電流ブロック領域２１直上になく、厚い絶縁膜を介して電圧が印加されるため、ゲート電圧印加時の電流ブロック領域２１の空乏層の変化は小さい。このため、ｐ型低抵抗領域１５ｄとゲート絶縁膜１６の間で反転動作により電子が存在する場合でも、電流ブロック領域として寄与できる。
【００８７】
〈６．第４実施形態（半導体装置）〉
次に、半導体装置の第４実施形態について説明する。第４実施形態は、上述の第１実施形態と同じく、ゲート電極とチャネル層との間に障壁層を備え、さらに障壁層内に障壁層と異なる導電型の低抵抗領域を設けた、いわゆるＭＩＳＪＰＨＥＭＴである。また、第４実施形態において、上述の第１実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
【００８８】
第４実施形態の半導体装置の構成を、図１２に示す。図１２に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内にはキャリア供給層１５ａと共にｐ型低抵抗領域１５ｄが設けられている。
【００８９】
また、以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。このゲート絶縁膜１６には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
開口１７ａ，ｂの間において、絶縁層１７とキャップ層２２とには開口１７ｃが設けられている。開口１７ｃは、絶縁層１７と絶縁層１７下のキャップ層２２とに連続して形成され、絶縁層１７の開口よりもキャップ層２２の開口の方が大きく形成されている。
以上の構成については、上述の第１実施形態と同様の構成である。
【００９０】
開口１７ｃには、この底面及び側面に沿って、上部障壁層１５上にゲート絶縁膜１６が形成されている。ゲート絶縁膜１６は、第１ゲート絶縁膜１６Ａと、この第１ゲート絶縁膜１６Ａとは異なる材料からなる第２ゲート絶縁膜１６Ｂと、から形成されている。
ゲート絶縁膜１６上にはゲート電極２０が形成されている。ｐ型低抵抗領域１５ｄはゲート絶縁膜１６Ａを介してゲート電極２０直下に形成されている。さらに、上部障壁層１５の表面であって、ｐ型低抵抗領域１５ｄの両側のゲート絶縁膜１６下に電流ブロック領域２１が形成される。電流ブロック領域２１は、上部障壁層１５の表面であって、第２ゲート絶縁膜１６Ｂと接する位置に設けられる。
【００９１】
第１ゲート絶縁膜１６Ａは、ゲート電極２０の直下にのみ設けられている。また、第２ゲート絶縁膜１６Ｂは、ゲート電極２０の直下を除く開口１７ｃの側面に設けられている。つまり、本例の半導体装置では、ゲート電極２０直下と開口１７ｃの側面等とで、２つの異なる材料からゲート絶縁膜１６が構成されている。
【００９２】
第２ゲート絶縁膜１６Ｂと高抵抗層１５ｂとの界面に形成される界面準位は、第１ゲート絶縁膜１６Ａとｐ型低抵抗領域１５ｄとの間に形成される界面準位に比べて半導体中深い準位にあり密度も高く設定される。このため、第２ゲート絶縁膜１６Ｂと高抵抗層１５ｂとの界面に形成される界面準位は、ゲート電圧印加による空乏層の変化が小さくなっている。従って、ｐ型低抵抗領域１５ｄと第２ゲート絶縁膜１６Ｂの間で反転動作により電子が存在する場合でも電流ブロック領域２１として寄与できる。
【００９３】
このような第２ゲート絶縁膜１６Ｂの機能を有する絶縁膜としては、例えばＳｉＮやＳｉＯ２が挙げられる。一方、ゲート電極２０直下のゲート絶縁膜１６Ａとしては、例えばＡｌ２Ｏ３やＨｆＯ２を用いることができる。
【００９４】
また、第２ゲート絶縁膜１６Ｂとして、負の固定電荷量や界面ダイポールの量を変えることにより、電流ブロック領域２１を形成してもよい。図１３Ａ、Ｂに、ゲート絶縁膜１６に用いる材料の固定電荷量の違いによる、エネルギーバンド構成の変化を示す。図１３Ａは、ゲート絶縁膜１６に負の固定電荷を有していない場合のゲート電極２０下におけるエネルギーバンド構成を示す。また、図１３Ｂは、ゲート絶縁膜１６に負の固定電荷を有している場合のゲート電極２０下におけるエネルギーバンド構成を示す。
【００９５】
図１３Ｂに示すように、固定電荷量や界面ダイポールの量を変えることにより、ＭＩＳ界面に蓄積層が形成される電圧をシフトさせることができる。このため、−Ｑｆ／Ｃｏｘにより電子が蓄積されづらくなり、電流ブロック領域２１として寄与できる。このように、第２ゲート絶縁膜１６Ｂの、負の固定電荷量や、界面ダイポールの量を変えることにより、上部障壁層１５の上部界面に電流ブロック領域２１を形成することが可能である。固定電荷を導入する絶縁膜としては、例えば、Ａｌ２Ｏ３中にＨを導入した材料などが報告されている。
【００９６】
〈７．第５実施形態（半導体装置）〉
次に、半導体装置の第５実施形態について説明する。第５実施形態は、上述の第１実施形態と同じく、ゲート電極とチャネル層との間に障壁層を備え、さらに障壁層内に障壁層と異なる導電型の低抵抗領域を設けた、いわゆるＭＩＳＪＰＨＥＭＴである。また、第５実施形態において、上述の第１実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
【００９７】
第５実施形態の半導体装置の構成を、図１４に示す。図１４に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内にはキャリア供給層１５ａと共にｐ型低抵抗領域１５ｄが設けられている。
【００９８】
また、以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。このゲート絶縁膜１６には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
開口１７ａ，ｂの間において、絶縁層１７とキャップ層２２とには開口１７ｃが設けられている。開口１７ｃは、絶縁層１７と絶縁層１７下のキャップ層２２とに連続して形成され、絶縁層１７の開口よりもキャップ層２２の開口の方が大きく形成されている。
以上の構成については、上述の第１実施形態と同様の構成である。
【００９９】
また、開口１７ｃには、この底面及び側面に沿って、上部障壁層１５上にゲート絶縁膜１６が形成されている。開口１７ｃにおいて、キャップ層２２の側壁と上部障壁層１５上のゲート絶縁膜１６が、上述の第１実施形態よりも薄く形成されている。このゲート絶縁膜１６の構成については、上述の第２実施形態と同様の構成である。
【０１００】
本例では、ゲート絶縁膜１６の上部にはゲート電極２０が形成されている。また、ゲート電極２０は、絶縁層１７に設けられた開口１７ｃ開口よりも広い範囲において、キャップ層２２に設けられた開口１７ｃのゲート絶縁膜１６上に形成されている。
ゲート電極２０は、第１ゲート電極２０Ａと第２ゲート電極２０Ｂとから構成されている。第１ゲート電極２０Ａは、開口１７ｃの中心において、開口１７ｃの開口幅及びｐ型低抵抗領域１５ｄと同等の領域に形成されている。そして、この第１ゲート電極２０Ａの側面に第２ゲート電極２０Ｂが形成されている。開口１７ｃでは、キャップ層２２の方が開口幅が広く、ゲート絶縁膜１６が薄く形成されているため、この絶縁層１７の開口幅とキャップ層２２の開口幅の差分において、第２ゲート電極２０Ｂが形成されている。そして、この第２ゲート電極２０Ｂを除くゲート絶縁膜１６上に第１ゲート電極２０Ａが形成されている。
【０１０１】
また、ｐ型低抵抗領域１５ｄはゲート絶縁膜１６を介して第１ゲート電極２０Ａ直下に形成されている。さらに、上部障壁層１５の表面であって、ｐ型低抵抗領域１５ｄの両側のゲート絶縁膜１６を介して第２ゲート電極２０Ｂ直下に電流ブロック領域２１が形成される。
【０１０２】
この半導体装置は、第２ゲート電極２０Ｂとして、第１ゲート電極２０Ａよりも仕事関数が大きい金属を用いる。図１５に、ゲート電極２０に用いる金属の仕事関数の違いによる、エネルギーバンド構成の変化を示す。図１５は、ゲート電極２０に小さい仕事関数（Ｗｍ１）を有する材料を適用した場合と、ゲート電極２０に大きい仕事関数（Ｗｍ２）を有する材料を適用した場合とにおいて、ゲート電極２０下におけるエネルギーバンド構成を示す。
【０１０３】
図１５に示すように、仕事関数が大きい金属を用いることにより、ΔＶ＝Ｗｍ２−Ｗｍ１から、ΔＶ分界面に電子が蓄積されづらくなり、電流パスとなる蓄積層が形成される電圧は正バイアス方向にシフトする。これにより、第２ゲート電極２０Ｂとゲート絶縁膜１６と高抵抗層１５ｂからなるＭＩＳ構造において、蓄積動作するゲート印加電圧は、第１ゲート電極２０Ａとゲート絶縁膜１６とｐ型低抵抗領域１５ｄからなるＭＩＳ構造に対して、正方向にシフトしている。このため、後者ＭＩＳ構造が反転動作しても前者ＭＩＳ部分は電流ブロック領域として機能を維持できる。このように、第２ゲート電極２０Ｂとして、仕事関数の大きい材料を用いることにより、上部障壁層１５の上部界面に電流ブロック領域２１を形成することが可能である。
このような第２ゲート電極２０Ｂとしての機能を実現する仕事関数が大きい金属としては、例えば、ＮｉやＰｄ、Ｐｔ、Ａｕ等を挙げることができる。
【０１０４】
〈８．第６実施形態（半導体装置）〉
次に、半導体装置の第６実施形態について説明する。
上述の各実施形態ではＭＩＳＪＰＨＥＭＴ構造を元に電流ブロック領域を導入した半導体装置とその製法について述べてきたが、この電流ブロック領域の寄与はＭＩＳＪＰＨＥＭＴのみならずＭＩＳＰＨＥＭＴに対しても有効である。
以下、ＭＩＳＰＨＥＭＴ構造の半導体装置に電流ブロック領域を導入した構成について説明する。なお、第６実施形態に示すＭＩＳＰＨＥＭＴ構造の半導体装置においても、上述の第１実施形態に示すＭＩＳＪＰＨＥＭＴ構造の半導体装置と同様の構成には、同じ符号を付して詳細な説明を省略する。
【０１０５】
（ＭＩＳＰＨＥＭＴ）
第６実施形態の半導体装置の構成を図１６に示す。図１６に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内には、キャリア供給層１５ａが設けられている。
また、第１実施形態に示すＭＩＳＪＰＨＥＭＴ構造と異なり、上部障壁層１５内にはｐ型低抵抗領域が設けられていない。
【０１０６】
そして、以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。このゲート絶縁膜１６には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
さらに、開口１７ａ，ｂの間において、絶縁層１７とキャップ層２２とには開口１７ｃが設けられている。開口１７ｃは、絶縁層１７と絶縁層１７下のキャップ層２２とに連続して形成されている。開口１７ｃは、絶縁層１７の開口幅よりもキャップ層２２の開口幅の方が大きく形成されている。
【０１０７】
開口１７ｃには、この底面及び側面に沿って、上部障壁層１５上にゲート絶縁膜１６が形成されている。ゲート絶縁膜１６の上部にはゲート電極２０が形成されている。ｐ型低抵抗領域１５ｄはゲート絶縁膜１６を介してゲート電極２０直下に形成されている。さらに、上部障壁層１５の表面であって、ゲート電極２０直下を除くゲート絶縁膜１６下に電流ブロック領域２１を備える。
【０１０８】
第６実施形態において、基板１１、バッファ層１２、下部障壁層１３、チャネル層１４、ゲート絶縁膜１６、絶縁層１７、ソース電極１８、ドレイン電極１９、ゲート電極２０、及び、キャップ層２２は、上述の第１実施形態と同様の構成である。また、上部障壁層１５は、低抵抗領域を備えないことを除き、上述の第１実施形態と同様の構成である。
【０１０９】
（電流ブロック領域）
図１６に示すように、ゲート絶縁膜１６と高抵抗層１５ｂとの界面には、ゲート電極２０の直下を除き、ゲート電極２０の直下の両脇に電流ブロック領域２１が形成される。
図１６に示す構成の半導体装置では、ゲート絶縁膜１６と高抵抗層１５ｂとの界面準位によってフェルミレベルピンニングが生じる。つまり、ゲート絶縁膜１６と上部障壁層１５の高抵抗層１５ｂとの界面準位によって高抵抗層１５ｂ中に空乏層が生じる。このように、ゲート電極２０の両脇において、半導体中に空乏層が広がる効果を、電流ブロック領域２１として用いている。
【０１１０】
本例において、界面準位により電流ブロック領域２１が形成される様子は、上述の図２Ａ，Ｂに示すエネルギーバンド構成により、第１実施形態の構成と同様に説明することができる。図２Ａに示すように界面準位密度が低い場合、ゲート電極への電圧引加によって上部障壁層１５側に電子が蓄積する。このため、ゲート絶縁膜１６と上部障壁層１５との界面に電流パスが生じる。これに対し、図２Ｂに示すように界面準位密度が高い場合、電圧印加によっても上部障壁層１５側に電子が蓄積しにくい。このため、ゲート絶縁膜１６と上部障壁層１５との界面に電流パスが生じない。
【０１１１】
電流ブロック領域２１は、ゲート電極２０が接していない領域であるため、ゲート電圧印加の影響を受けにくく、正電圧が印加されても空乏層幅が変化しにくい。このため、広いゲート電圧範囲で電流ブロック領域２１の効果が期待できる。
一方、ゲート電極２０直下では、電圧印加時に影響を大きく受けるため、正電圧が印加された際に空乏層幅が変化しやすく、電流ブロック領域の効果が期待しにくい。このため、この領域は、電流ブロック領域としての寄与は小さい。
【０１１２】
なお、第６実施形態に示すＭＩＳＰＨＥＭＴ構造の半導体装置の製造方法は、上述の第１実施形態の半導体装置の製造方法において、不純物導入による低抵抗領域の形成を行わないことを除き、同じ工程により製造することができる。
【０１１３】
〈９．第７実施形態（半導体装置）〉
次に、半導体装置の第７実施形態について説明する。第７実施形態は、上述の第６実施形態と同じく、ゲート電極とチャネル層との間に障壁層を備えた、いわゆるＭＩＳＰＨＥＭＴである。また、第７実施形態において、上述の第６実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
【０１１４】
第７実施形態の半導体装置の構成を、図１７に示す。図１７に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内にはキャリア供給層１５ａが設けられている。
【０１１５】
また、以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。このゲート絶縁膜１６には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
開口１７ａ，ｂの間において、絶縁層１７とキャップ層２２とには開口１７ｃが設けられている。開口１７ｃは、絶縁層１７と絶縁層１７下のキャップ層２２とに連続して形成され、絶縁層１７の開口よりもキャップ層２２の開口の方が大きく形成されている。
以上の構成については、上述の第６実施形態と同様の構成である。
【０１１６】
開口１７ｃには、この底面及び側面に沿って、上部障壁層１５上にゲート絶縁膜１６が形成されている。開口１７ｃにおいて、キャップ層２２の側壁と上部障壁層１５上のゲート絶縁膜１６が、キャップ層２２の厚さの半分未満の厚さで形成されている。このため、ゲート絶縁膜１６とゲート電極２０の側面とに囲まれた空隙２３が、キャップ層２２と同じ層に設けられている。
空隙２３を除くゲート絶縁膜１６の上部にはゲート電極２０が形成されている。さらに、上部障壁層１５の表面であって、ゲート電極２０の両側の空隙２３及びゲート絶縁膜１６下に電流ブロック領域２１を備える。
【０１１７】
空隙２３は、キャップ層２２の側壁に設けられたゲート絶縁膜１６と、ゲート電極２０との間であり、電流ブロック領域２１の上方に形成されている。開口１７ｃでは、絶縁層１７よりもキャップ層２２の開口幅が広いため、この開口幅の差分に空隙２３が形成されている。
このため、ゲート電極２０の側面に空隙２３が設けられている構成となる。ゲート電極２０と、電流ブロック領域２１との間に空隙２３が設けられるため、第１実施形態に比べて、ゲート印加電圧がゲート絶縁膜を介して電流ブロック領域に与える影響をより抑えることができる。
【０１１８】
〈１０．第８実施形態（半導体装置）〉
次に、半導体装置の第８実施形態について説明する。第８実施形態は、上述の第６実施形態と同じく、ゲート電極とチャネル層との間に障壁層を備えた、いわゆるＭＩＳＰＨＥＭＴである。また、第８実施形態において、上述の第６実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
【０１１９】
第８実施形態の半導体装置の構成を、図１８に示す。図１８に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内にはキャリア供給層１５ａが設けられている。
【０１２０】
以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。この絶縁層１７には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
以上の構成については、上述の第６実施形態と同様の構成である。
【０１２１】
また、開口１７ａ，ｂの間において、絶縁層１７とキャップ層２２とには開口１７ｃ，ｄが設けられている。開口１７ｃは、絶縁層１７及びキャップ層２２のゲート電極２０を形成する位置に設けられている。開口１７ｄは、開口１７ｃから所定の間隔をおいて両脇に設けられている。開口１７ｃと開口１７ｄとは、絶縁層１７の下部において、キャップ層２２と同じ層でつながるように、キャップ層２２の開口が形成されている。そして、開口１７ｄから上部障壁層１５上までに連続して、キャップ層２２の開口内にゲート絶縁膜１６が形成されている。さらに、開口１７ｃからゲート絶縁膜１６の上部にはゲート電極２０が形成されている。
【０１２２】
さらに、高抵抗層１５ｂの表面において、開口１７ｄの下方のゲート絶縁膜１６下に電流ブロック領域２１を備える。
電流ブロック領域２１は、開口１７ｄから高抵抗層１５ｂに不純物を導入することで形成される。例えば、絶縁層１７を開口して、開口１７ｃと、開口１７ｃの両脇に開口１７ｄを設ける。そして、この開口１７ｄから不純物を導入することにより、開口１７ｄ下に電流ブロック領域２１を形成する。この領域はｐｎ接合からなり、高抵抗層１５ｂ側に空乏層が伸びて電流ブロック領域２１として寄与する。ゲート電極２０は電流ブロック領域２１直上になく、厚い絶縁膜を介して電圧が印加されるため、ゲート電圧印加時の電流ブロック領域２１の空乏層の変化は小さい。このため、ゲート電圧印加時でも、電流ブロック領域として寄与できる。
【０１２３】
〈１１．第９実施形態（半導体装置）〉
次に、半導体装置の第９実施形態について説明する。第９実施形態は、上述の第６実施形態と同じく、ゲート電極とチャネル層との間に障壁層を備えた、いわゆるＭＩＳＰＨＥＭＴである。また、第９実施形態において、上述の第６実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
【０１２４】
第９実施形態の半導体装置の構成を、図１９に示す。図１９に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内にはキャリア供給層１５ａが設けられている。
【０１２５】
また、以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。このゲート絶縁膜１６には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
開口１７ａ，ｂの間において、絶縁層１７とキャップ層２２とには開口１７ｃが設けられている。開口１７ｃは、絶縁層１７と絶縁層１７下のキャップ層２２とに連続して形成され、絶縁層１７の開口よりもキャップ層２２の開口の方が大きく形成されている。
以上の構成については、上述の第６実施形態と同様の構成である。
【０１２６】
開口１７ｃには、この底面及び側面に沿って、上部障壁層１５上にゲート絶縁膜１６が形成されている。ゲート絶縁膜１６は、第１ゲート絶縁膜１６Ａと、この第１ゲート絶縁膜１６Ａとは異なる材料からなる第２ゲート絶縁膜１６Ｂと、から形成されている。
ゲート絶縁膜１６上にはゲート電極２０が形成されている。ｐ型低抵抗領域１５ｄはゲート絶縁膜１６Ａを介してゲート電極２０直下に形成されている。さらに、上部障壁層１５の表面であって、ｐ型低抵抗領域１５ｄの両側のゲート絶縁膜１６下に電流ブロック領域２１を備える。電流ブロック領域２１は、上部障壁層１５の表面であって、第２ゲート絶縁膜１６Ｂと接する位置に設けられる。
【０１２７】
第１ゲート絶縁膜１６Ａは、ゲート電極２０の直下にのみ設けられている。また、第２ゲート絶縁膜１６Ｂは、ゲート電極２０の直下を除く開口１７ｃの側面に設けられている。つまり、本例の半導体装置では、ゲート電極２０直下と開口１７ｃの側面とで、２つの異なる材料からゲート絶縁膜１６が構成されている。
【０１２８】
第２ゲート絶縁膜１６Ｂと高抵抗層１５ｂとの界面に形成される界面準位は、第１ゲート絶縁膜１６Ａと高抵抗層１５ｂとの間に形成される界面準位に比べて半導体中深い準位にあり、密度も高く設定される。このため、第２ゲート絶縁膜１６Ｂと高抵抗層１５ｂとの界面に形成される界面準位は、ゲート電圧印加による空乏層の変化が小さくなっている。従って、高抵抗層１５ｂと第２ゲート絶縁膜１６Ｂの間で反転動作により電子が存在する場合でも電流ブロック領域２１として寄与できる。
【０１２９】
このような第２ゲート絶縁膜１６Ｂの機能を有する絶縁膜としては、例えばＳｉＮやＳｉＯ２が挙げられる。一方、ゲート電極２０直下のゲート絶縁膜１６Ａとしては、例えばＡｌ２Ｏ３やＨｆＯ２を用いることができる。
【０１３０】
また、第２ゲート絶縁膜１６Ｂとして、負の固定電荷量や界面ダイポールの量を変えることにより、電流ブロック領域２１を形成してもよい。ゲート絶縁膜１６に用いる材料の固定電荷量の違いによる電流ブロック領域２１の形成については、上述の図１３Ａ、Ｂに示すエネルギーバンド構成により、第４実施形態と同様に説明することができる。
図１３Ｂに示すように、固定電荷量や界面ダイポールの量を変えることにより、ＭＩＳ界面に蓄積層が形成される電圧をシフトさせることができる。このため、−Ｑｆ／Ｃｏｘにより電子が蓄積されづらくなり、電流ブロック領域２１として寄与できる。このように、第２ゲート絶縁膜１６Ｂの負の固定電荷量や、界面ダイポールの量を変えることにより、上部障壁層１５の上部界面に電流ブロック領域２１を形成することが可能である。固定電荷を導入する絶縁膜としては、例えば、Ａｌ２Ｏ３中にＨを導入した材料などが報告されている。
【０１３１】
〈１２．第１０実施形態（半導体装置）〉
次に、半導体装置の第１０実施形態について説明する。第１０実施形態は、上述の第６実施形態と同じく、ゲート電極とチャネル層との間に障壁層を備えた、いわゆるＭＩＳＰＨＥＭＴである。また、第１０実施形態において、上述の第６実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
【０１３２】
第１０実施形態の半導体装置の構成を、図２０に示す。図２０に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内にはキャリア供給層１５ａが設けられている。
【０１３３】
また、以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。この絶縁層１７には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
開口１７ａ，ｂの間において、絶縁層１７とキャップ層２２とには開口１７ｃが設けられている。開口１７ｃは、絶縁層１７と絶縁層１７下のキャップ層２２とに連続して形成され、絶縁層１７の開口よりもキャップ層２２の開口の方が大きく形成されている。
以上の構成については、上述の第６実施形態と同様の構成である。
【０１３４】
また、開口１７ｃには、この底面及び側面に沿って、上部障壁層１５上にゲート絶縁膜１６が形成されている。開口１７ｃにおいて、キャップ層２２の側壁と上部障壁層１５上のゲート絶縁膜１６が、上述の第６実施形態よりも薄く形成されている。このゲート絶縁膜１６の構成については、上述の第７実施形態と同様の構成である。
【０１３５】
本例では、ゲート絶縁膜１６上にゲート電極２０が形成されている。また、ゲート電極２０は、絶縁層１７に設けられた開口１７ｃ開口よりも広い範囲において、キャップ層２２に設けられた開口１７ｃのゲート絶縁膜１６上に形成されている。
ゲート電極２０は、第１ゲート電極２０Ａと第２ゲート電極２０Ｂとから構成されている。第１ゲート電極２０Ａは、開口１７ｃの中心において、開口１７ｃの開口幅と同等の領域に形成されている。そして、この第１ゲート電極２０Ａの側面に第２ゲート電極２０Ｂが形成されている。開口１７ｃでは、キャップ層２２の方が開口幅が広く、ゲート絶縁膜１６が薄く形成されているため、この絶縁層１７の開口幅とキャップ層２２の開口幅の差分において、第２ゲート電極２０Ｂが形成されている。そして、この第２ゲート電極２０Ｂを除くゲート絶縁膜１６上に第１ゲート電極２０Ａが形成されている。
また、上部障壁層１５の表面であって、ゲート絶縁膜１６を介して第２ゲート電極２０Ｂ直下に電流ブロック領域２１を備える。
【０１３６】
この半導体装置は、第２ゲート電極２０Ｂとして、第１ゲート電極２０Ａよりも仕事関数が大きい金属を用いる。ゲート電極２０に用いる金属の仕事関数の違いによる電流ブロック領域２１の形成については、上述の図１５Ｂに示すエネルギーバンド構成により、第５実施形態と同様に説明することができる。
図１５に示すように、仕事関数が大きい金属を用いることにより、ΔＶ＝Ｗｍ２−Ｗｍ１から、ΔＶ分界面に電子が蓄積されづらくなり、電流パスとなる蓄積層が形成される電圧は正バイアス方向にシフトする。これにより、第２ゲート電極２０Ｂとゲート絶縁膜１６と高抵抗層１５ｂからなるＭＩＳ構造において、蓄積動作するゲート印加電圧は、第１ゲート電極２０Ａとゲート絶縁膜１６と高抵抗層１５ｂからなるＭＩＳ構造に対して、正方向にシフトしている。このため、後者ＭＩＳ構造が反転動作しても前者ＭＩＳ部分は電流ブロック領域として機能を維持できる。このように、第２ゲート電極２０Ｂとして、仕事関数の大きい材料を用いることにより、上部障壁層１５の上部界面に電流ブロック領域２１を形成することが可能である。
このような第２ゲート電極２０Ｂとしての機能を実現する仕事関数が大きい金属としては、例えば、ＮｉやＰｄ、Ｐｔ、Ａｕ等を挙げることができる。
【０１３７】
〈１３．第１１実施形態（半導体装置）〉
次に、半導体装置の第１１実施形態について説明する。
上述の第６〜１０実施形態ではＭＩＳＰＨＥＭＴ構造を元に電流ブロック領域を導入した半導体装置について述べてきたが、この電流ブロック領域の寄与はゲート絶縁膜が半導体表面の全面に接している構造においても有効である。
以下、電流ブロック領域を有するＭＩＳＰＨＥＭＴ構造の半導体装置において、ゲート絶縁膜が半導体表面と接している構成について説明する。なお、第１１実施形態に示すＭＩＳＰＨＥＭＴ構造の半導体装置においても、上述の第６実施形態に示すＭＩＳＪＰＨＥＭＴ構造の半導体装置と同様の構成には、同じ符号を付して詳細な説明を省略する。
【０１３８】
（ＭＩＳＰＨＥＭＴ）
第１１実施形態の半導体装置の構成を図２１に示す。図２１に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内には、キャリア供給層１５ａが設けられている。
また、キャップ層２２に、ゲート電極２０が形成される開口２２ｃが設けられている。
【０１３９】
そして、以上のような化合物半導体材料からなる各層の積層体上には、キャップ層２２上と、キャップ層２２の開口２２ｃから露出する高抵抗層１５ｂ上を覆って、ゲート絶縁膜１６が設けられている。このゲート絶縁膜１６には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。開口２２ｃは、開口１７ａ，ｂの間に設けられている。開口２２ｃにおいて、ゲート絶縁膜１６上にゲート電極２０が形成されている。さらに、上部障壁層１５の表面であって、ゲート電極２０直下を除くゲート絶縁膜１６下に電流ブロック領域２１が形成される。
【０１４０】
第１１実施形態において、基板１１、バッファ層１２、下部障壁層１３、チャネル層１４、ソース電極１８、ドレイン電極１９、ゲート電極２０、及び、キャップ層２２は、上述の第１実施形態と同様の構成である。また、上部障壁層１５は、上述の第６実施形態と同様の構成である。さらに、本例の半導体装置では、キャップ層２２上に絶縁層を備えず、キャップ層２２上とゲート電極２０下とで共通するゲート絶縁膜１６を備えていることを除き、上述の第６実施形態と同様の構成である。
【０１４１】
（電流ブロック領域）
図２１に示すように、ゲート絶縁膜１６と高抵抗層１５ｂとの界面には、ゲート電極２０の直下を除き、ゲート電極２０の直下の両脇に電流ブロック領域２１が形成される。
図２１に示す構成の半導体装置では、ゲート絶縁膜１６と高抵抗層１５ｂとの界面準位によってフェルミレベルピンニングが生じる。つまり、ゲート絶縁膜１６と上部障壁層１５の高抵抗層１５ｂとの界面準位によって高抵抗層１５ｂ中に空乏層が生じる。このように、ゲート電極２０の両脇において、半導体中に空乏層が広がる効果を、電流ブロック領域２１として用いている。
【０１４２】
本例において、界面準位により電流ブロック領域２１が形成される様子は、上述の図２Ａ，Ｂに示すエネルギーバンド構成により、第１実施形態の構成と同様に説明することができる。図２Ａに示すように界面準位密度が低い場合、ゲート電極への電圧引加によって上部障壁層１５側に電子が蓄積する。このため、ゲート絶縁膜１６と上部障壁層１５との界面に電流パスが生じる。これに対し、図２Ｂに示すように界面準位密度が高い場合、電圧印加によっても上部障壁層１５側に電子が蓄積しにくい。このため、ゲート絶縁膜１６と上部障壁層１５との界面に電流パスが生じない。
【０１４３】
電流ブロック領域２１は、ゲート電極２０が接していない領域であるため、ゲート電圧印加の影響を受けにくく、正電圧が印加されても空乏層幅が変化しにくい。このため、広いゲート電圧範囲で電流ブロック領域２１の効果が期待できる。
一方、ゲート電極２０直下では、電圧印加時に影響を大きく受けるため、正電圧が印加された際に空乏層幅が変化しやすく、電流ブロック領域の効果が期待しにくい。このため、この領域は、電流ブロック領域としての寄与は小さい。
【０１４４】
〈１４．第１２実施形態（半導体装置）〉
次に、半導体装置の第１２実施形態について説明する。第１２実施形態は、上述の第１１実施形態と同じく、ゲート絶縁膜が半導体表面の全面に接している構成のＭＩＳＰＨＥＭＴである。また、第１２実施形態において、上述の第１１実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。
【０１４５】
第１２実施形態の半導体装置の構成を、図２２に示す。図２２に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内には、キャリア供給層１５ａが設けられている。
また、キャップ層２２に、ゲート電極２０が形成される開口１７ｃが設けられている。
【０１４６】
そして、以上のような化合物半導体材料からなる各層の積層体上には、キャップ層２２上と、キャップ層２２の開口１７ｃから露出する高抵抗層１５ｂ上を覆い、且つ、開口１７ｃ内のゲート電極２０の直下を除く領域に絶縁膜２４が設けられている。さらに、絶縁膜２４上と、開口１７ｃの底面を覆ってゲート絶縁膜１６が設けられている。
【０１４７】
この絶縁膜２４及びゲート絶縁膜１６には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。開口１７ｃは、開口１７ａ，ｂの間に設けられている。開口１７ｃにおいて、ゲート絶縁膜１６上にゲート電極２０が形成されている。さらに、上部障壁層１５の表面であって、絶縁膜２４下に電流ブロック領域２１が形成される。
【０１４８】
絶縁膜２４と、ゲート絶縁膜１６とは、それぞれ異なる材料から形成されている。絶縁膜２４と高抵抗層１５ｂとの界面に形成される界面準位は、ゲート絶縁膜１６と高抵抗層１５ｂとの間に形成される界面準位に比べて半導体中深い準位にあり、密度も高く設定される。このため、絶縁膜２４と高抵抗層１５ｂとの界面に形成される界面準位は、ゲート電圧印加による空乏層の変化が小さくなっている。従って、高抵抗層１５ｂと絶縁膜２４の間で反転動作により電子が存在する場合でも電流ブロック領域２１として寄与できる。
【０１４９】
このような絶縁膜２４の機能を有する絶縁膜としては、例えばＳｉＮやＳｉＯ２が挙げられる。一方、ゲート電極２０直下のゲート絶縁膜１６としては、例えばＡｌ２Ｏ３やＨｆＯ２を用いることができる。
【０１５０】
また、絶縁膜２４として、負の固定電荷量や界面ダイポールの量を変えることにより、電流ブロック領域２１を形成してもよい。ゲート絶縁膜１６に用いる材料の固定電荷量の違いによる電流ブロック領域２１の形成については、上述の図１３Ａ、Ｂに示すエネルギーバンド構成により、第４実施形態と同様に説明することができる。
図１３Ｂに示すように、固定電荷量や界面ダイポールの量を変えることにより、ＭＩＳ界面に蓄積層が形成される電圧をシフトさせることができる。このため、−Ｑｆ／Ｃｏｘにより電子が蓄積されづらくなり、電流ブロック領域２１として寄与できる。このように、第２ゲート絶縁膜１６Ｂの、負の固定電荷量や、界面ダイポールの量を変えることにより、上部障壁層１５の上部界面に電流ブロック領域２１を形成することが可能である。固定電荷を導入する絶縁膜としては、例えば、Ａｌ２Ｏ３中にＨを導入した材料などが報告されている。
【０１５１】
本実施形態のように、ゲート絶縁膜が半導体表面の全面に接している構成は、キャップ層上の絶縁層とゲート絶縁膜を一体化させた構成とすることにより上述の第１〜１０実施形態に示す半導体装置にも適用可能である。
【０１５２】
〈１５．第１３実施形態（半導体装置）〉
次に、半導体装置の第１３実施形態について説明する。
上述の各実施形態では、ゲート絶縁膜を介してゲート電極と対向する半導体層に、電流ブロック領域の最表面が形成される構成について述べてきたが、電流ブロック領域の最表面をゲート電極と対向する半導体層と異なる半導体層に形成することもできる。
以下、第１実施形態のＭＩＳＪＰＨＥＭＴ構造の半導体装置において、電流ブロック領域の最表面をゲート電極と対向する半導体層と異なる半導体層に形成する構成について説明する。なお、第１３実施形態に示すＭＩＳＪＰＨＥＭＴ構造の半導体装置においても、上述の第１実施形態に示すＭＩＳＪＰＨＥＭＴ構造の半導体装置と同様の構成には、同じ符号を付して詳細な説明を省略する。
【０１５３】
第１３施形態の半導体装置の構成を、図２３に示す。図２３に示すように、この半導体装置は、基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、インターレイヤー層２５、及び、キャップ層２２がこの順に積層されている。
下部障壁層１３内にはキャリア供給層１３ａが設けられている。上部障壁層１５内にはキャリア供給層１５ａと共にｐ型低抵抗領域１５ｄが設けられている。
【０１５４】
また、以上のような化合物半導体材料からなる各層の積層体上には、絶縁層１７が設けられている。このゲート絶縁膜１６には、開口１７ａ，ｂが設けられている。この開口１７ａ，ｂには、キャップ層２２及びインターレイヤー層２５を介して上部障壁層１５に接続されたソース電極１８、ドレイン電極１９が形成されている。
さらに、開口１７ａ，ｂの間において、絶縁層１７、キャップ層２２、及び、インターレイヤー層２５には開口１７ｃが設けられている。開口１７ｃは、絶縁層１７、キャップ層２２、及び、インターレイヤー層２５に連続して形成されている。開口１７ｃは、絶縁層１７の開口幅とインターレイヤー層２５の開口幅とが同じ大きさに形成され、絶縁層１７の開口幅よりもキャップ層２２の開口幅の方が大きく形成されている。
【０１５５】
開口１７ｃには、この底面及び側面に沿って、上部障壁層１５上にゲート絶縁膜１６が形成されている。ゲート絶縁膜１６の上部にはゲート電極２０が形成されている。ｐ型低抵抗領域１５ｄはゲート絶縁膜１６を介してゲート電極２０直下に形成されている。さらに、ゲート絶縁膜１６と接するインターレイヤー層２５の表面であって、ゲート電極２０直下を除く位置に電流ブロック領域２１が形成される。電流ブロック領域２１は、インターレイヤー層２５の表面から、高抵抗層１５ｂ内まで連続して形成されている。
【０１５６】
インターレイヤー層２５は、高抵抗層１５ｂに適用する材料よりも、ゲート絶縁膜１６との界面に形成される界面準位密度が大きい材料を用いて構成される。例えばＩｎＧａＰ系材料は、絶縁膜との界面に形成される界面準位密度が、ＧａＡｓ系材料よりも小さいことが、Appl. Phys. Lett., 63, (1993) p.379において報告されている。
従って、本例の半導体装置では、上部障壁層１５の高抵抗層１５ｂをＩｎＧａＰ系材料で形成し、インターレイヤー層２５をＡｌＧａＡｓ系材料で構成する。この構成により、ゲート絶縁膜１６とｐ型低抵抗領域１５ｄの界面における界面準位密度を低くすることができ、さらに、ゲート絶縁膜１６とインターレイヤー層２５との界面における界面準密度を高くすることができ、電流ブロック領域を形成できる。
【０１５７】
上述のように、上部障壁層１５とゲート絶縁膜１６との間にインターレイヤー層２５を介在させることにより、電流ブロック領域が形成される最表面の半導体層と、ゲート絶縁膜１６を介してゲート電極２０と対向する半導体層とを、異なる層とすることができる。そして、電流ブロック領域が形成される最表面の半導体層と、ゲート絶縁膜を介してゲート電極と対向する半導体層とを、それぞれ異なる材料で形成することにより、ゲート電極下の界面準位密度の低減と、電流ブロック領域を両立することができる。
本実施形態では、インターレイヤー層２５を介在させる構成を第１実施形態の半導体装置に適用した場合について説明しているが、このような構成は、上述の第２〜１２実施形態にも適用することができる。
【０１５８】
［障壁層と異なる導電型］
なお、上述の実施形態では、チャネル層のキャリアが電子である場合の構成について説明しているが、本技術の半導体装置はキャリアが正孔である場合にも適用できる。キャリアが正孔である場合には上述の実施形態において、不純物の導電型及びエネルギーバンドの説明を障壁層と異なる導電型とすることで、本技術を適用することができる。
【０１５９】
なお、本開示は以下のような構成も取ることができる。
（１）チャネル層と、前記チャネル層上に設けられ、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層と、前記高抵抗層の表面層に設けられ、第１導電型不純物を含む半導体からなる第１導電型の低抵抗領域と、前記低抵抗領域を挟んだ位置において前記高抵抗層に接続されたソース電極及びドレイン電極と、前記低抵抗領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記低抵抗領域上に設けられたゲート電極と、前記低抵抗領域と前記ソース電極及び前記ドレイン電極との間に形成された電流ブロック領域と、を備える半導体装置。
（２）前記電流ブロック領域は、前記高抵抗層と前記ゲート絶縁膜とにおいて形成される界面準位によって、前記高抵抗層の表面に形成される空乏層からなる（１）に記載の半導体装置。
（３）前記電流ブロック領域上の前記ゲート絶縁膜内に空隙を有する（２）に記載の半導体装置。
（４）前記電流ブロック領域上の前記ゲート絶縁膜内に、前記ゲート電極よりも仕事関数の大きい金属層を有する（２）に記載の半導体装置。
（５）前記電流ブロック領域が、第１導電形不純物の拡散領域からなる（１）に記載の半導体装置。
（６）前記電流ブロック領域上に、前記ゲート絶縁膜と異なる絶縁膜が設けられている（１）に記載の半導体装置。
（７）  前記電流ブロック領域の表面層が、前記高抵抗層と異なる半導体層に形成されている（１）から（６）に記載の半導体装置。
（８）前記ゲート電極直下を除き、前記高抵抗層と前記ゲート絶縁膜との間にインターレイヤー層を有し、前記ゲート絶縁膜との界面の前記インターレイヤー層の表面から前記電流ブロック領域が形成されている（７）に記載の半導体装置。
（９）チャネル層と、前記チャネル層上に設けられ、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層と、前記高抵抗層に接続されたソース電極及びドレイン電極と、前記低抵抗領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記ソース電極と前記ドレイン電極との間の前記低抵抗領域上に設けられたゲート電極と、前記ゲート電極直下を除く位置で、前記ソース電極と前記ドレイン電極との間に形成された電流ブロック領域と、を備える半導体装置。
（１０）チャネル層上に、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層を形成し、前記高抵抗層の表面層に、第１導電型不純物を含む半導体からなる第１導電型の低抵抗領域を形成し、前記低抵抗領域を挟んだ位置において前記高抵抗層に接続されたソース電極及びドレイン電極を形成し、前記低抵抗領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して前記低抵抗領域上にゲート電極を形成し、前記低抵抗領域と前記ソース電極及び前記ドレイン電極との間に電流ブロック領域を形成する半導体装置の製造方法。
（１１）チャネル層上に、前記チャネル層を構成する半導体よりも高い伝導帯位置を有する高抵抗の半導体からなる高抵抗層を形成し、前記高抵抗層に接続されたソース電極及びドレイン電極を形成し、前記低抵抗領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して、前記ソース電極と前記ドレイン電極との間の前記高抵抗層上にゲート電極を形成し、前記ゲート電極直下を除く、前記ソース電極と前記ドレイン電極との間に電流ブロック領域を形成する半導体装置の製造方法。
【符号の説明】
【０１６０】
１１，１０１，１１１  基板、１２，１０２  バッファ層、１３  下部障壁層、１３ａ，１５ａ，１４ａ，１０３ａ，１０５ａ  キャリア供給層、１３ｂ，１３ｃ，１５ｂ，１５ｃ，１０３ｂ，１０３ｃ，１０５ｂ，１０５ｃ，１１５ｂ  高抵抗層、１４，１０４  チャネル層、１５  上部障壁層、１５ｄ，１０５ｄ，１１５ｃ  ｐ型低抵抗領域、１６，１６Ａ，１１７  ゲート絶縁膜、１６Ａ  第１ゲート絶縁膜、１６Ｂ  第２ゲート絶縁膜、１７  絶縁層、１７ａ，１７ｂ，１７ｃ，１７ｄ，２２ｃ  開口、１８，１０８，１１８  ソース電極、１９，１０９，１１９  ドレイン電極、２０，１０６，１１６  ゲート電極、２０Ａ  第１ゲート電極、２０Ｂ  第２ゲート電極、２１  電流ブロック領域、２２  キャップ層、２３  空隙、２４，１１６  絶縁膜、２５  インターレイヤー層、１０３  第２障壁層、１０５  第１障壁層、１１３  ベース層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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