(57)【要約】【課題】  酸化亜鉛系半導体トランジスタに関し、しきい値の制御性を高める。【解決手段】  表面が平坦な基板と、前記基板上に形成された絶縁膜と前記絶縁膜上に形成された酸化亜鉛系半導体からなる島状のチャネル形成層と、前記チャネル形成層上に形成されたソース電極とドレイン電極とを有し、前記ソース電極と前記ドレイン電極との間の真性チャネル領域の残留応力を、前記真性チャネル領域より外側の周辺部の残留応力よりも大きくする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
表面が平坦な基板と、
前記基板上に形成された絶縁膜と
前記絶縁膜上に形成された酸化亜鉛系半導体からなる島状のチャネル形成層と、
前記チャネル形成層上に形成されたソース電極とドレイン電極と
を有し、
前記ソース電極と前記ドレイン電極との間の真性チャネル領域の残留応力が、前記真性チャネル領域より外側の周辺部の残留応力よりも大きいこと
を特徴とする酸化亜鉛系半導体トランジスタ。
【請求項２】
前記基板がゲート電極であり、且つ、
前記絶縁膜がゲート絶縁膜である
ことを特徴とする請求項１に記載の酸化亜鉛系半導体トランジスタ。
【請求項３】
前記基板が、導電性半導体基板、金属基板或いはポリイミド系フィルムのいずれかであることを特徴とする請求項１に記載の酸化亜鉛系半導体トランジスタ。
【請求項４】
前記ソース電極と前記ドレイン電極との間の前記チャネル形成層上にゲート絶縁膜を設けるとともに、
前記ゲート絶縁膜上にゲート電極を設けた
ことを特徴とする請求項１に記載の酸化亜鉛系半導体トランジスタ。
【請求項５】
前記基板がシリコン基板であり、
前記真性チャネル領域のチャネル長方向の中心線から前記チャネル形成層の端部までの距離ｄ〔μｍ〕が、前記チャネル形成層の厚さをｔ〔ｎｍ〕とした場合、
ｄ≧５０×（２０／ｔ）
であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の酸化亜鉛系半導体トランジスタ。
【請求項６】
前記絶縁膜がＳｉＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＡｌＮ、ＨｆＯ２或いはポリイミドのいずれかであることを特徴とする請求項１乃至請求項５のいずれか１項に記載の酸化亜鉛系半導体トランジスタ。
【請求項７】
前記酸化亜鉛系半導体が、ｃ軸配向性を有する多結晶膜であることを特徴とする請求項１乃至請求項６のいずれか１項に記載の酸化亜鉛系半導体トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化亜鉛系半導体トランジスタに関する。
【背景技術】
【０００２】
酸化亜鉛系の半導体は多結晶であっても高いキャリアの移動度を示すため、それを用いた光学及び電子デバイスの研究開発が行われている。例えば、酸化亜鉛系半導体は可視光を透過する性質を有するため、フラットパネルディスプレイの駆動用トランジスタとして注目されている（例えば、特許文献１または特許文献２参照）。
【０００３】
また、酸化亜鉛系半導体は価電子帯と伝導帯との間のエネルギーギャップが約３ｅＶであり、優れた絶縁破壊電圧特性を示すことが期待されている。
【０００４】
ここで、図１０を参照して、従来のＺｎＯトランジスタの一例を説明する。図１０は、従来のＺｎＯトランジスタの構成説明図であり、図１０（ａ）は要部平面図であり、図１０（ｂ）は図１０（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
【０００５】
このＺｎＯトランジスタは、ゲート電極３１となる基板上にゲート絶縁膜３２を形成し、その上にＺｎＯ多結晶膜を形成したのち、パターン二ングしてＺｎＯチャネル領域３３として電気的にアイソレーションを行う。次いで、ＺｎＯチャネル領域３３の両端部にかかるようにソース電極３４及びドレイン電極３５を形成してトランジスタを作製している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−０１９６８２号公報
【特許文献２】特開２００８−５３７６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
スイッチング電源用トランジスタやディスプレイ駆動用トランジスタにおいては、しきい値の制御をおこない、ゲート電圧を０Ｖとした時に電流を流さない特性が要求される。ＺｎＯ系トランジスタのしきい値は、キャリア濃度を変化させることで制御している。
【０００８】
しかし、このキャリア濃度はＺｎＯ系半導体の酸素欠損に起因しており、酸素欠損を制御することが難しく、したがって、しきい値制御が困難であるという問題がある。
【０００９】
したがって、酸化亜鉛系半導体トランジスタのしきい値の制御性を高めることを目的とする。
【課題を解決するための手段】
【００１０】
開示する一観点からは、表面が平坦な基板と、前記基板上に形成された絶縁膜と前記絶縁膜上に形成された酸化亜鉛系半導体からなる島状のチャネル形成層と、前記チャネル形成層上に形成されたソース電極とドレイン電極とを有し、前記ソース電極と前記ドレイン電極との間の真性チャネル領域の残留応力が、前記真性チャネル領域より外側の周辺部の残留応力よりも大きいことを特徴とする酸化亜鉛系半導体トランジスタが提供される。
【発明の効果】
【００１１】
開示の酸化亜鉛系半導体トランジスタによれば、酸化亜鉛系半導体トランジスタのしきい値の制御性を高めることが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態の酸化亜鉛系半導体トランジスタの構成説明図である。
【図２】測定における距離の定義の説明図である。
【図３】本発明の実施の形態の酸化亜鉛系半導体トランジスタの伝達特性図である。
【図４】本発明の実施の形態の酸化亜鉛系半導体トランジスタのオン電圧の距離依存性の説明図である。
【図５】本発明の実施例１のＺｎＯトランジスタの構成説明図である。
【図６】本発明の実施例１のＺｎＯトランジスタの製造工程の途中までの説明図である。
【図７】本発明の実施例１のＺｎＯトランジスタの製造工程の図６以降の途中までの説明図である。
【図８】本発明の実施例１のＺｎＯトランジスタの製造工程の図７以降の説明図である。
【図９】本発明の実施例２のＺｎＯトランジスタの構成説明図である。
【図１０】従来のＺｎＯトランジスタの構成説明図である。
【発明を実施するための形態】
【００１３】
ここで、図１乃至図４を参照して、本発明の実施の形態の酸化亜鉛系半導体トランジスタを説明する。図１は、本発明の実施の形態の酸化亜鉛系半導体トランジスタの構成説明図であり、基板１上に絶縁膜２を介して酸化亜鉛系半導体からなるチャネル形成層３を設け、その上に、ソース電極４及びドレイン電極５を形成する。ここでは、破線で囲まれたソース電極４及びドレイン電極５の外枠を結ぶ領域を真性チャネル領域６とする。
【００１４】
基板１は、逆スタガ的な構成にする場合には、導電性シリコン基板等の導電性半導体基板或いは、アルミ基板等の金属基板を用いて基板１をゲート電極として用いる。一方、順スタガ的な構成にする場合には、基板は導電性基板でも絶縁性基板でも良く、例えば、ポリイミド系フィルムを用いても良い。
【００１５】
酸化亜鉛系半導体としては、ＺｎＯを最大成分とする酸化物半導体を用いるものであり、典型的にＺｎＯ或いはＺｎＭｇＯであるが、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｐｍ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体を用いても良い。
【００１６】
このような、酸化亜鉛系半導体は、配向性を持ち、大きな圧電効果を発現する。なお、酸化亜鉛系半導体膜の形成方法としては、例えば、高周波スパッタリング法や原子層堆積法、パルスレーザ堆積法を用いることができ、このように成膜した酸化亜鉛系半導体膜は図において縦方向に配向したｃ軸配向膜となる。
【００１７】
また、絶縁膜２をゲート絶縁膜として用いる場合には、酸化シリコン（ＳｉＯ２）やアルミナ（Ａｌ２Ｏ３）、窒化シリコン（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）、ポリイミド、酸化ハフニウム（ＨｆＯ２）を用いれば良い。
【００１８】
また、ソース電極４及びドレイン電極５としては、チタン（Ｔｉ）や金（Ａｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ＺｎＯ、ＩｎＺｎＯ或いはＩｎＧａＺｎＯを用いれば良い。また、順スタガ的な構成の場合のゲート電極としても同様の材料を用いれば良い。なお、ソース電極４及びドレイン電極５の形成方法としては、各種の蒸着方法を用いることができ、例えば、電子線蒸着法や熱抵抗加熱蒸着法を用いることができる。
【００１９】
酸化亜鉛系半導体は大きな圧電効果を有する物質であり、応力を加えることにより表面または界面に電荷が誘起される。酸化亜鉛系半導体には基板との熱膨張係数の違いにより応力が印加されるが、酸化亜鉛系半導体を島状にした場合には、その端部では変形により応力が緩和されて中央部に応力がかかった状態になる。したがって、従来の島状領域全体がチャネル領域になるような幅細の島状領域の場合には、応力が緩和されてほとんど印加されなくなる。
【００２０】
一方、図１に示すように、トランジスタの真性チャネル領域６よりも広くデバイスアイソレーションすることにより、真性チャネル領域６に残留応力を発生させることができ、それによって、真性チャネル領域６に負の電荷を誘起させてしきい値Ｖｔｈ（Ｖｏｎ）を正方向へシフトさせることができる。
【００２１】
図２は、酸化亜鉛系半導体トランジスタの伝達特性を測定する際の距離（ｄ）の定義の説明図であり、真性チャネル領域６のチャネル長方向の中心線からの距離をｄ〔μｍ〕として定義する。なお、図２（ａ）は要部平面図であり、図２（ｂ）は図２（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
【００２２】
図３は、酸化亜鉛系半導体トランジスタの伝達特性図であり、ここでは、基板をシリコン基板とし、酸化亜鉛系半導体を２０ｎｍの膜厚のＺｎＯとして測定を行った。図に示すように、距離ｄが大きくなるほどしきい値Ｖｔｈは正の方向にシフトし、ｄ＝５３．６μｍでほぼ飽和する。なお、ｄ＝６４．５μｍの特性も測定したが、ｄ＝１０１．６μｍと重なり区別がつかないので図示は省略している。
【００２３】
図４は、本発明の実施の形態の酸化亜鉛系半導体トランジスタのオン電圧Ｖｏｎの距離依存性の説明図であり、図３を別の観点から表わしたものである。図に示すように、ｄ≒５０μｍから飽和する傾向がみられる。したがって、真性チャネル領域６のチャネル長方向の中心線からチャネル形成層３の端部までの距離ｄ〔μｍ〕を５０μｍ以上とすることで安定した改善効果が得られる。
【００２４】
なお、酸化亜鉛系半導体膜にかかる応力はその膜厚に依存し、膜厚に反比例する。したがって、チャネル形成層の厚さをｔ〔ｎｍ〕とした場合、
ｄ≧５０×（２０／ｔ）
にすれば良い。また、チャネル幅方向の距離ｄ′〔μｍ〕としても、
ｄ′≧５０×（２０／ｔ）
とすることが望ましく、それによって、チャネル幅方向に沿って均一な特性を得ることができる。
【００２５】
なお、このような関係は、シリコン基板とＺｎＯ膜との組み合わせ以外でも同様であるが、熱膨張係数の関係が異なるので、それぞれ伝達特性の距離ｄ依存性を実測して、経験的に伝達特性における飽和と見做すことのできる距離を採用すれば良い。
【００２６】
このような、酸化亜鉛系半導体トランジスタは可視光に対して透明であり、且つ、高耐圧であるので、１画素の大きな大型のフラットパネルディスプレイの駆動用トランジスタとして好適である。
【実施例１】
【００２７】
次に、図５及び図８を参照して、本発明の実施例１のＺｎＯトランジスタを説明する。図５は、本発明の実施例１のＺｎＯトランジスタの構成説明図であり、図５（ａ）は要部平面図であり、図５（ｂ）は、図５（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
【００２８】
図５に示すように、ゲート電極となるシリコン基板１１上に厚さが１００ｎｍのＳｉＯ２ゲート絶縁膜１２を介して厚さが２０ｎｍのＺｎＯからなる島状領域１４を設けてチャネル形成層とする。なお、この島状領域のサイズは２００μｍ×１４３μｍとする。次いで、厚さが１０ｎｍと１００ｎｍで１００μｍ×２０μｍのサイズのＴｉとＡｕからなるソース電極１６及びドレイン電極１７を形成する。このソース電極１６とドレイン領域１７の外枠を結ぶ破線で示す矩形の領域が真性チャネル領域１５となる。ここでは、チャネル長方向の真性チャネル領域１５の端部と島状領域１４の端部の距離を５０μｍとし、チャネル幅方向の真性チャネル領域１５の端部と島状領域１４の端部の距離を５０μｍとする。
【００２９】
次に、図６乃至図８を参照して、本発明の実施例１のＺｎＯトランジスタの製造工程を説明する。なお、各図において、図（ａ）は要部平面図であり、図（ｂ）は図（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。まず、図６に示すように、シリコン基板１１上に、シリコン基板１１を熱酸化して厚さが１００ｎｍのＳｉＯ２ゲート絶縁膜１２を成膜する。次いで、原子層堆積方法（ＡＬＤ法）を用いて厚さが２０ｎｍのＺｎＯ多結晶膜１３を成膜する。なお、このＺｎＯ多結晶膜１３は自然にｃ軸配向した膜となる。
【００３０】
次いで、図７に示すように、フォトリソグラフィ技術及びエッチング技術を用いてＺｎＯ多結晶膜１３を２００μｍ×１４３μｍのサイズの矩形形状にパターニングしてチャネル形成層となる島状領域１４を形成する。
【００３１】
次いで、図８に示すように、フォトリソグラフィ技術及びリフトオフ技術を用いて厚さが１０ｎｍと１００ｎｍで１００μｍ×２０μｍのサイズのＴｉとＡｕからなるソース電極１６及びドレイン電極１７を形成することによって実施例１のＺｎＯトランジスタの基本構成が完成する。なお、ＴｉとＡｕ膜の成膜方法としては、電子線蒸着法を用いる。
【００３２】
このように、本発明の実施例１においては、島状領域１４を真性チャネル領域１５より大きく、即ち、真性チャネル領域１５よりも広くデバイスアイソレーションしているので、真性チャネル領域１５に電荷が再現性良く有意に残留し、しきい値が正にシフトする。
【実施例２】
【００３３】
次に、図９を参照して、本発明の実施例２のＺｎＯトランジスタを説明するが、この実施例２は順スタガ型の構造にしたものである。図９は、本発明の実施例１のＺｎＯトランジスタの構成説明図であり、図９（ａ）は要部平面図であり、図９（ｂ）は、図９（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
【００３４】
図９に示すように、シリコン基板２１の表面に熱酸化によりＳｉＯ２膜２２を形成し、その上に、高周波スパッタリング法によって厚さが２０ｎｍのＺｎＯ多結晶膜を堆積する。次いで、フォトリソグラフィ技術及びエッチング技術を用いてＺｎＯ多結晶膜を２００μｍ×１４３μｍのサイズの矩形形状にパターニングしてチャネル形成層となる島状領域２３を形成する。
【００３５】
次いで、フォトリソグラフィ技術及びリフトオフ技術を用いて厚さが１０ｎｍと１００ｎｍで１００μｍ×２０μｍのサイズのＴｉとＡｕからなるソース電極２６及びドレイン電極２７を形成する。次いで、プラズマＣＶＤ法を用いて厚さが３０ｎｍのＳｉＮ（Ｓｉ３Ｎ４）ゲート絶縁膜２４を形成する。なお、ここでは、ソース電極２６とドレイン電極２７を覆うＳｉＮ膜は図示を省略している。
【００３６】
次いで、再び、フォトリソグラフィ技術及びリフトオフ技術を用いて１００μｍ×１μｍのサイズのＴｉ（厚さが５０ｎｍ）とＡｕ（厚さが１００ｎｍ）を積層したゲート電極２５を形成することで、本発明の実施例２のＺｎＯトランジスタの基本構成が完成する。
【００３７】
本発明の実施例２においては、順スタガ型の構造としているが、ここでも真性チャネル領域２８よりも広くデバイスアイソレーションしているので、真性チャネル領域２８に電荷が再現性良く有意に残留し、しきい値が正にシフトする。
【００３８】
ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）表面が平坦な基板と、前記基板上に形成された絶縁膜と前記絶縁膜上に形成された酸化亜鉛系半導体からなる島状のチャネル形成層と、前記チャネル形成層上に形成されたソース電極とドレイン電極とを有し、前記ソース電極と前記ドレイン電極との間の真性チャネル領域の残留応力が、前記真性チャネル領域より外側の周辺部の残留応力よりも大きいことを特徴とする酸化亜鉛系半導体トランジスタ。
（付記２）前記基板がゲート電極であり、且つ、前記絶縁膜がゲート絶縁膜であることを特徴とする付記１に記載の酸化亜鉛系半導体トランジスタ。
（付記３）前記基板が、導電性半導体基板或いは金属基板のいずれかであり、前記絶縁膜がＳｉＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＡｌＮ、ＨｆＯ２或いはポリイミドのいずれかであることを特徴とする付記２に記載の酸化亜鉛系半導体トランジスタ。
（付記４）前記ソース電極と前記ドレイン電極との間の前記チャネル形成層上にゲート絶縁膜を設けるとともに、前記ゲート絶縁膜上にゲート電極を設けたことを特徴とする付記１に記載の酸化亜鉛系半導体トランジスタ。
（付記５）前記基板がシリコン基板であり、前記真性チャネル領域のチャネル長方向の中心線から前記チャネル形成層の端部までの距離ｄ〔μｍ〕が、前記チャネル形成層の厚さをｔ〔ｎｍ〕とした場合、
ｄ≧５０×（２０／ｔ）
であることを特徴とする付記１乃至付記３のいずれか１に記載の酸化亜鉛系半導体トランジスタ。
（付記６）前記真性チャネル領域のチャネル幅方向の端部から、前記チャネル形成層の端部までの距離ｄ′〔μｍ〕が
ｄ′≧５０×（２０／ｔ）
であることを特徴とする付記５に記載の酸化亜鉛系半導体トランジスタ。
（付記７）前記酸化亜鉛系半導体は、ＺｎＯを最大成分とする酸化物半導体であることを特徴とする付記１乃至付記６のいずれか１に記載の酸化亜鉛系半導体トランジスタ。
（付記８）付記１乃至付記３のいずれか１に記載の酸化亜鉛系半導体トランジスタを画素スイッチングトランジスタとして用いたことを特徴とするフラットパネルディスプレイ。
【符号の説明】
【００３９】
１  基板
２  絶縁膜
３  チャネル形成層
４  ソース電極
５  ドレイン電極
６  真性チャネル領域
１１  シリコン基板
１２  ＳｉＯ２ゲート絶縁膜
１３  ＺｎＯ多結晶膜
１４  島状領域
１５  真性チャネル領域
１６  ソース電極
１７  ドレイン電極
２１  シリコン基板
２２  ＳｉＯ２膜
２３  島状領域
２４  ＳｉＮゲート絶縁膜
２５  ゲート電極
２６  ソース電極
２７  ドレイン電極
２８  真性チャネル領域
３１  ゲート電極
３２  ゲート絶縁膜
３３  ＺｎＯチャネル領域
３４  ソース電極
３５  ドレイン電極
【図１】
2014078586.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2014078586.tif 000011
【図１０】
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