(57)【要約】【課題】半導体集積回路(ＣＰＵ、ＡＳＩＣ)の起動時間を短くする。【解決手段】電圧検出部１１は、ＩＯ電源２９からＩＯ部２５，３７に供給される電圧がＩＯ部２５，３７の動作電圧に到達したとき、電圧到達信号Ｓ３を出力する。ＰＬＬロック検出部３３は、ＣＰＵ１３のＰＬＬ回路２７がロックしたとき、ＰＬＬロック検出信号Ｓ１を出力する。ＰＬＬロック検出部４１は、ＡＳＩＣ１５のＰＬＬ回路３９がロックしたとき、ＰＬＬロック検出信号Ｓ２を出力する。ＰＬＬロック検出信号Ｓ１，Ｓ２及び電圧到達信号Ｓ３がＡＮＤゲート２１に入力したとき、ＡＮＤゲート２１は、ＣＰＵコア部２３及びＡＳＩＣコア部３５にリセット解除信号Ｓ５を送る。これにより、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットが解除される。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＰＬＬ回路と、
ＩＯ部を含み、前記ＰＬＬ回路で生成されたクロックを用いて動作する半導体集積回路と、
前記ＩＯ部に供給される電力の電圧が、前記半導体集積回路のリセットを解除する条件となる予め定められた電圧に到達した状態である第１の状態か否かを判定する第１の判定部と、
前記ＰＬＬ回路がロックされた状態である第２の状態か否かを判定する第２の判定部と、
前記半導体集積回路がリセットされた状態において、前記第１の状態と判定され、かつ、前記第２の状態と判定されたときに、前記半導体集積回路のリセットを解除するリセット解除部と、を備える半導体装置。
【請求項２】
前記リセット解除部は、前記半導体集積回路のリセットを解除した後、前記第１の判定部が前記第１の状態と判定しない場合、前記半導体集積回路をリセットする請求項１に記載の半導体装置。
【請求項３】
前記第１の判定部は、前記ＩＯ部に供給される電力の電圧を検出し、前記ＩＯ部に供給される電力の電圧が、前記予め定められた電圧に到達したときに、前記第１の状態と判定したことを示す電圧到達信号を出力する電圧検出部を含み、
前記第２の判定部は、前記ＰＬＬ回路がロックしたときに、前記第２の状態と判定したことを示す信号であるＰＬＬロック検出信号を出力するＰＬＬロック検出部を含み、
前記リセット解除部は、前記電圧検出部からの前記電圧到達信号が入力し、かつ、前記ＰＬＬロック検出部からの前記ＰＬＬロック検出信号が入力したときに、前記半導体集積回路のリセットを解除する請求項１又は２に記載の半導体装置。
【請求項４】
前記ＰＬＬロック検出部は、前記ＰＬＬ回路がロックしたとき、前記ＰＬＬロック検出信号を示す第１のレベルの信号を出力し、前記ＰＬＬ回路がロックしないとき、第２のレベルの信号を出力し、
前記リセット解除部によって前記半導体集積回路のリセットが解除されたとき、前記ＰＬＬロック検出部からの出力をマスクし、前記第１のレベルの信号を前記リセット解除部に送るマスク部を備える請求項３に記載の半導体装置。
【請求項５】
前記ＰＬＬ回路及び前記ＰＬＬロック検出部は、前記半導体集積回路に含まれ、
前記半導体集積回路は、複数あり、
前記リセット解除部は、前記電圧検出部からの前記電圧到達信号が入力し、かつ、前記複数の半導体集積回路のそれぞれの前記ＰＬＬロック検出部からの前記ＰＬＬロック検出信号が入力したときに、前記複数の半導体集積回路のそれぞれのリセットを解除する請求項３又は４に記載の半導体装置。
【請求項６】
前記ＩＯ部に電力を供給する第１の電源と、
前記ＰＬＬ回路に電力を供給する第２の電源と、
前記半導体装置の電力モードについて、通常電力モード、及び、前記通常電力モードよりも消費電力が少ない省電力モードを選択して実行するモード制御部と、を備え、
前記モード制御部が、前記半導体装置の電力モードを前記省電力モードから前記通常電力モードに移行させることなく、前記省電力モード中に、前記半導体集積回路を一時的に動作させるために、動作が停止している前記第１の電源及び前記第２の電源の動作を開始させる制御をしたときに、前記第１の判定部は、前記第１の状態か否かを判定し、かつ前記第２の判定部は、前記第２の状態か否かを判定する請求項１〜５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路で生成されたクロックを用いて動作する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の動作を高速化するために、クロック発振器で生成したクロックを、ＰＬＬ回路で逓倍したクロックが用いられる。ＰＬＬ回路は、ＰＬＬ回路に電力が供給されてから、ＰＬＬ回路が安定(すなわち、ＰＬＬ回路がロック)するまでに所定時間を要する。
【０００３】
半導体集積回路を起動させる場合、ＰＬＬ回路がロックする前に、半導体集積回路のリセットを解除すると、半導体集積回路の動作が不安定となる。このため、ＰＬＬ回路がロックするまで、半導体集積回路のリセットを解除できない。
【０００４】
ＰＬＬ回路の安定を考慮しつつ、情報処理装置の起動時間を短縮できる技術がある。例えば、ＰＬＬを含み、低速の第１のクロック信号と第１のリセット信号とが入力し、前記第１のリセット信号の入力後、前記ＰＬＬの安定化期間経過後に、前記第１のクロック信号より高速の第２のクロック信号を出力するクロック生成部と、前記第２のクロック信号に基づいて、入力するデータを処理するデータ処理部と、内部メモリーを含み、前記クロック生成部の前記ＰＬＬの安定化期間に、前記データ処理部に処理させる前記データの少なくとも一部を、外部メモリーから前記内部メモリーにロードするデータロード部と、を備える情報処理装置が提案されている(例えば、特許文献１参照)。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１１３２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体集積回路において、ＩＯ部に供給される電圧がＩＯ部の動作電圧に到達していなければ、外部の装置からの信号が正しく半導体集積回路に送られず、また、半導体集積回路からの信号を正しく外部の装置に送ることができない。このため、ＩＯ部に供給される電圧が、ＩＯ部の動作電圧に到達したときに、半導体集積回路のリセットを解除する必要がある。
【０００７】
ＩＯ部に供給される電圧がＩＯ部の動作電圧に到達した時点で、ＰＬＬ回路がロックしていないことがある。そこで、ＰＬＬ回路がロックするのに要する時間を考慮し、ＩＯ部に供給される電圧が、ＩＯ部の動作電圧に到達した時点で半導体集積回路のリセットを解除せずに、遅延時間を設けて半導体集積回路のリセットを解除する技術が考えられる。
【０００８】
この技術によれば、遅延期間中に、ＰＬＬ回路がロックしても、遅延期間が経過するまで、半導体集積回路のリセットが解除されず、半導体集積回路の起動時間が長くなる。
【０００９】
本発明は、半導体集積回路の起動時間を短くできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成する本発明に係る半導体装置は、ＰＬＬ回路と、ＩＯ部を含み、前記ＰＬＬ回路で生成されたクロックを用いて動作する半導体集積回路と、前記ＩＯ部に供給される電力の電圧が、前記半導体集積回路のリセットを解除する条件となる予め定められた電圧に到達した状態である第１の状態か否かを判定する第１の判定部と、前記ＰＬＬ回路がロックされた状態である第２の状態か否かを判定する第２の判定部と、前記半導体集積回路がリセットされた状態において、前記第１の状態と判定され、かつ、前記第２の状態と判定されたときに、前記半導体集積回路のリセットを解除するリセット解除部と、を備える。
【００１１】
本発明に係る半導体装置では、ＩＯ部に供給される電力の電圧が半導体集積回路のリセットを解除する条件となる予め定められた電圧に到達した状態(第１の状態)と判定され、かつ、ＰＬＬ回路がロックされた状態(第２の状態)と判定されたときに、半導体集積回路のリセットを解除する。このため、半導体集積回路のリセットを解除するのに、第１の状態の判定がされた後、さらに遅延期間が経過するのを待つ必要がないので、半導体集積回路の起動時間を短くできる。
【００１２】
ＰＬＬ回路は、半導体集積回路に含まれていてもよいし、半導体集積回路に含まれておらず、半導体集積回路の外部に設けられていてもよい。
【００１３】
上記構成において、前記リセット解除部は、前記半導体集積回路のリセットを解除した後、前記第１の判定部が前記第１の状態と判定しない場合、前記半導体集積回路をリセットする。
【００１４】
この構成によれば、半導体集積回路のリセットが解除された後、第１の状態(ＩＯ部に供給される電力の電圧が半導体集積回路のリセットを解除する条件となる予め定められた電圧に到達した状態)と判定されない場合、第２の状態(ＰＬＬ回路がロックされた状態)と判定されないことを待つことなく、半導体集積回路をリセットする。従って、半導体集積回路の動作時間(半導体集積回路のリセットが解除されてから半導体集積回路がリセットされるまでの時間)を短くできるので、半導体集積回路の消費電力を少なくできる。
【００１５】
上記構成において、前記第１の判定部は、前記ＩＯ部に供給される電力の電圧を検出し、前記ＩＯ部に供給される電力の電圧が、前記予め定められた電圧に到達したときに、前記第１の状態と判定したことを示す電圧到達信号を出力する電圧検出部を含み、前記第２の判定部は、前記ＰＬＬ回路がロックしたときに、前記第２の状態と判定したことを示す信号であるＰＬＬロック検出信号を出力するＰＬＬロック検出部を含み、前記リセット解除部は、前記電圧検出部からの前記電圧到達信号が入力し、かつ、前記ＰＬＬロック検出部からの前記ＰＬＬロック検出信号が入力したときに、前記半導体集積回路のリセットを解除する。
【００１６】
この構成は、第１の判定部及び第２の判定部を具体化したものである。
【００１７】
上記構成において、前記ＰＬＬロック検出部は、前記ＰＬＬ回路がロックしたとき、前記ＰＬＬロック検出信号を示す第１のレベルの信号を出力し、前記ＰＬＬ回路がロックしないとき、第２のレベルの信号を出力し、前記リセット解除部によって前記半導体集積回路のリセットが解除されたとき、前記ＰＬＬロック検出部からの出力をマスクし、前記第１のレベルの信号を前記リセット解除部に送るマスク部を備える。
【００１８】
この構成によれば、半導体集積回路のリセットの解除後、ＰＬＬロック検出信号が何らかの原因で不安定になっても、それが原因で半導体集積回路がリセットされることを防止できる。
【００１９】
上記構成において、前記ＰＬＬ回路及び前記ＰＬＬロック検出部は、前記半導体集積回路に含まれ、前記半導体集積回路は、複数あり、前記リセット解除部は、前記電圧検出部からの前記電圧到達信号が入力し、かつ、前記複数の半導体集積回路のそれぞれの前記ＰＬＬロック検出部からの前記ＰＬＬロック検出信号が入力したときに、前記複数の半導体集積回路のそれぞれのリセットを解除する。
【００２０】
複数の半導体集積回路のうち、ＰＬＬロック検出信号を出力しているＰＬＬロック検出部を含む半導体集積回路について、順次、リセットして、動作させることも可能である。しかし、複数の半導体集積回路の全てについて、ＰＬＬロック検出部からＰＬＬロック検出信号が出力されるまで、複数の半導体集積回路を使用した制御を実行できない。このため、複数の半導体集積回路の全てについて、ＰＬＬロック検出部からＰＬＬロック検出信号が出力されるまで、リセットが解除された半導体集積回路では無駄な電力が消費されることになる。
【００２１】
この構成では、電圧検出部から電圧到達信号が出力され、かつ、複数の半導体集積回路のそれぞれのＰＬＬロック検出部からＰＬＬロック検出信号が出力されるまで、複数の半導体集積回路のそれぞれのリセットを解除しない。従って、この構成によれば、上記無駄な電力の消費をなくすことができる。
【００２２】
上記構成において、前記ＩＯ部に電力を供給する第１の電源と、前記ＰＬＬ回路に電力を供給する第２の電源と、前記半導体装置の電力モードについて、通常電力モード、及び、前記通常電力モードよりも消費電力が少ない省電力モードを選択して実行するモード制御部と、を備え、前記モード制御部が、前記半導体装置の電力モードを前記省電力モードから前記通常電力モードに移行させることなく、前記省電力モード中に、前記半導体集積回路を一時的に動作させるために、動作が停止している前記第１の電源及び前記第２の電源の動作を開始させる制御をしたときに、前記第１の判定部は、前記第１の状態か否かを判定し、かつ前記第２の判定部は、前記第２の状態か否かを判定する。
【００２３】
この構成は、省電力モード中に、通常電力モードに復帰することなく、半導体集積回路を一時的に動作させるために、第１の電源及び第２の電源を起動する場合に、本発明を適用したものである。この構成によれば、省電力モード中に半導体集積回路を一時的に動作させる場合に、半導体集積回路の起動時間を短くできる。また、この構成と上述した構成(前記リセット解除部は、前記半導体集積回路のリセットを解除した後、前記第１の判定部が前記第１の状態と判定しない場合、前記半導体集積回路をリセットする)とを組み合わせることにより、省電力モード中の半導体集積回路の消費電力を少なくすることができる。
【発明の効果】
【００２４】
本発明によれば、半導体集積回路の起動時間を短くできる。
【図面の簡単な説明】
【００２５】
【図１】本実施形態に係る半導体装置を利用できる画像形成装置の内部構造の概略を説明する説明図である。
【図２】図１に示す画像形成装置の構成を示すブロック図である。
【図３】本実施形態に係る半導体装置に含まれる処理部のハードウェア構成を示すブロック図である。
【図４】本実施形態に係る半導体装置の動作を説明するフローチャートである。
【図５】本実施形態に係る半導体装置の変形例に含まれる処理部のハードウェア構成を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、図面に基づいて本発明の実施形態を詳細に説明する。図１は、本発明の第１及び第２実施形態に係る半導体装置を利用できる画像形成装置１の内部構造の概略を説明する説明図である。画像形成装置１は、例えば、コピー、プリンター、スキャナー及びファクシミリの機能を有するデジタル複合機に適用することができる。画像形成装置１は、装置本体１００、装置本体１００の上に配置された原稿読取部２００、原稿読取部２００の上に配置された原稿給送部３００及び装置本体１００の上部前面に配置された操作部４００を備える。
【００２７】
原稿給送部３００は、自動原稿送り装置として機能し、原稿載置部３０１に置かれた複数枚の原稿を連続的に原稿読取部２００で読み取ることができるように送ることができる。
【００２８】
原稿読取部２００は、露光ランプ等を搭載したキャリッジ２０１、ガラス等の透明部材により構成された原稿台２０３、不図示のＣＣＤ(Charge Coupled Device)センサー及び原稿読取スリット２０５を備える。原稿台２０３に載置された原稿を読み取る場合、キャリッジ２０１を原稿台２０３の長手方向に移動させながらＣＣＤセンサーにより原稿を読み取る。これに対して、原稿給送部３００から給送された原稿を読み取る場合、キャリッジ２０１を原稿読取スリット２０５と対向する位置に移動させて、原稿給送部３００から送られてきた原稿を、原稿読取スリット２０５を通してＣＣＤセンサーにより読み取る。ＣＣＤセンサーは読み取った原稿を画像データとして出力する。
【００２９】
装置本体１００は、用紙貯留部１０１、画像形成部１０３及び定着部１０５を備える。用紙貯留部１０１は、装置本体１００の最下部に配置されており、用紙の束を貯留することができる用紙トレイ１０７を備える。用紙トレイ１０７に貯留された用紙の束において、最上位の用紙がピックアップローラー１０９の駆動により、用紙搬送路１１１へ向けて送出される。用紙は、用紙搬送路１１１を通って、画像形成部１０３へ搬送される。
【００３０】
画像形成部１０３は、搬送されてきた用紙にトナー画像を形成する。画像形成部１０３は、感光体ドラム１１３、露光部１１５、現像部１１７及び転写部１１９を備える。露光部１１５は、画像データ(原稿読取部２００から出力された画像データ、パソコンから送信された画像データ、ファクシミリ受信の画像データ等)に対応して変調された光を生成し、一様に帯電された感光体ドラム１１３の周面に照射する。これにより、感光体ドラム１１３の周面には、画像データに対応する静電潜像が形成される。この状態で感光体ドラム１１３の周面に現像部１１７からトナーを供給することにより、周面には画像データに対応するトナー画像が形成される。このトナー像は、転写部１１９によって先ほど説明した用紙貯留部１０１から搬送されてきた用紙に転写される。
【００３１】
トナー像が転写された用紙は、定着部１０５に送られる。定着部１０５において、トナー像と用紙に熱と圧力が加えられて、トナー像は用紙に定着される。用紙はスタックトレイ１２１又は排紙トレイ１２３に排紙される。
【００３２】
操作部４００は、操作キー部４０１と表示部４０３を備える。表示部４０３は、タッチパネル機能を有しており、ソフトキーを含む画面が表示される。ユーザーは、画面を見ながらソフトキーを操作することによって、コピー等の機能の実行に必要な設定等をする。
【００３３】
操作キー部４０１には、ハードキーからなる操作キーが設けられている。具体的には、スタートキー４０５、テンキー４０７、ストップキー４０９、リセットキー４１１、コピー、プリンター、スキャナー及びファクシミリを切り換えるための機能切換キー４１３等が設けられている。
【００３４】
スタートキー４０５は、コピー、ファクシミリ送信等の動作を開始させるキーである。テンキー４０７は、コピー部数、ファクシミリ番号等の数字を入力するキーである。ストップキー４０９は、コピー動作等を途中で中止させるキーである。リセットキー４１１は、設定された内容を初期設定状態に戻すキーである。
【００３５】
機能切換キー４１３は、コピーキー及び送信キー等を備えており、コピー機能、送信機能等を相互に切り替えるキーである。コピーキーを操作すれば、コピーの初期画面が表示部４０３に表示される。送信キーを操作すれば、ファクシミリ送信及びメール送信の初期画面が表示部４０３に表示される。
【００３６】
図２は、図１に示す画像形成装置１の構成を示すブロック図である。画像形成装置１は、装置本体１００、原稿読取部２００、原稿給送部３００、操作部４００、制御部５００及び通信部６００がバスによって相互に接続された構成を有する。装置本体１００、原稿読取部２００、原稿給送部３００及び操作部４００に関しては既に説明したので、説明を省略する。
【００３７】
制御部５００は、ＣＰＵ(Central Processing Unit)、ＲＯＭ(Read Only Memory)、ＲＡＭ(Random Access Memory)及び画像メモリー等を備える。ＣＰＵは、画像形成装置１を動作させるために必要な制御を、装置本体１００等の画像形成装置１の上記構成要素に対して実行する。ＲＯＭは、画像形成装置１の動作の制御に必要なソフトウェアを記憶している。ＲＡＭは、ソフトウェアの実行時に発生するデータの一時的な記憶及びアプリケーションソフトの記憶等に利用される。画像メモリーは、画像データ(原稿読取部２００から出力された画像データ、パソコンから送信された画像データ、ファクシミリ受信の画像データ等)を一時的に記憶する。
【００３８】
制御部５００は、本実施形態に係る半導体装置１０を備える。半導体装置１０は、機能ブロックとして、モード制御部５０１及び処理部５０３を備える。これらのブロックの詳細は後で説明する。
【００３９】
通信部６００は、ファクシミリ通信部６０１及びネットワークＩ／Ｆ部６０３を備える。ファクシミリ通信部６０１は、相手先ファクシミリとの電話回線の接続を制御するＮＣＵ(Network Control Unit)及びファクシミリ通信用の信号を変復調する変復調回路を備える。ファクシミリ通信部６０１は、電話回線６０５に接続される。
【００４０】
ネットワークＩ／Ｆ部６０３は、ＬＡＮ(Local Area Network)６０７に接続される。ネットワークＩ／Ｆ部６０３は、ＬＡＮ６０７に接続されたパソコン等の端末装置との間で通信を実行するための通信インターフェイス回路である。
【００４１】
半導体装置１０について、処理部５０３から説明する。図３は、処理部５０３のハードウェア構成を示すブロック図である。処理部５０３は、画像形成装置１の機能に関して、所定の処理を実行し、電圧検出部１１、ＣＰＵ１３、ＡＳＩＣ１５、フィルター１７，１９、ＡＮＤゲート２１、ＩＯ電源２９(第１の電源)及びＰＬＬ電源３１(第２の電源)を備える。
【００４２】
ＣＰＵ１３は、半導体集積回路の例であり、ＣＰＵコア部２３、ＩＯ部２５及びＰＬＬ回路２７が半導体基板に形成された半導体チップである。
【００４３】
ＩＯ部２５は、ＣＰＵ１３の外部に設けられたＩＯ電源２９から電力が供給され、ＣＰＵ１３とＣＰＵ１３の外部の装置との間で、入出力される信号に対してインターフェイスとなる回路である。
【００４４】
ＰＬＬ回路２７は、ＣＰＵ１３の外部に設けられたＰＬＬ電源３１から電力が供給され、ＣＰＵ１３の外部から送れてきたクロックＣＬＫを逓培したクロックを生成する。ＣＰＵコア部２３は、このクロックを用いて動作する。すなわち、ＣＰＵ１３は、このクロックを用いて動作する。
【００４５】
ＰＬＬ回路２７は、ＰＬＬロック検出部３３を備える。ＰＬＬロック検出部３３は、ＰＬＬ回路２７がロックしていないとき、Ｌレベルの信号を出力し、ＰＬＬ回路２７がロックしたとき、Ｈレベルの信号を出力する。このＨレベルの信号を、ＰＬＬロック検出信号Ｓ１と称する。ＰＬＬロック検出信号Ｓ１は、第２の状態と判定したことを示す信号である。
【００４６】
ＰＬＬロック検出部３３は、第２の判定部の機能を有する。第２の判定部は、ＰＬＬ回路２７がロックされた状態である第２の状態か否かを判定する。
【００４７】
ＡＳＩＣ１５は、半導体集積回路の例であり、ＡＳＩＣコア部３５、ＩＯ部３７及びＰＬＬ回路３９が半導体基板に形成された半導体チップである。
【００４８】
ＩＯ部３７は、ＩＯ電源２９から電力が供給され、ＡＳＩＣ１５とＡＳＩＣ１５の外部の装置との間で、入出力される信号に対してインターフェイスとなる回路である。
【００４９】
ＰＬＬ回路３９は、ＰＬＬ電源３１から電力が供給され、ＡＳＩＣ１５の外部から送れてきたクロックＣＬＫを逓培したクロックを生成する。ＡＳＩＣコア部３５は、このクロックを用いて動作する。すなわち、ＡＳＩＣ１５は、このクロックを用いて動作する。
【００５０】
ＰＬＬ回路３９は、ＰＬＬロック検出部４１を備える。ＰＬＬロック検出部４１は、ＰＬＬ回路３９がロックしていないとき、Ｌレベルの信号を出力し、ＰＬＬ回路３９がロックしたとき、Ｈレベルの信号を出力する。このＨレベルの信号を、ＰＬＬロック検出信号Ｓ２と称する。ＰＬＬロック検出信号Ｓ２は、第２の状態と判定したことを示す信号である。
【００５１】
ＰＬＬロック検出部４１は、第２の判定部の機能を有する。第２の判定部は、ＰＬＬ回路３９がロックされた状態である第２の状態か否かを判定する。
【００５２】
ＣＰＵ１３のＰＬＬ回路２７及びＡＳＩＣ１５のＰＬＬ回路３９には、共通の電源であるＰＬＬ電源３１から電力が供給される。ＰＬＬ電源３１は、例えば、ＤＣ−ＤＣコンバーターである。
【００５３】
ＣＰＵ１３のＩＯ部２５及びＡＳＩＣ１５のＩＯ部３７には、共通の電源であるＩＯ電源２９から電力が供給される。これらのＩＯ部２５，３７が動作可能な電圧である動作電圧は、同じ値である。動作電圧は、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットを解除する条件となる予め定められた電圧である。ＩＯ電源２９は、例えば、ＤＣ−ＤＣコンバーターである。以下、ＣＰＵコア部２３のリセット及びリセットの解除は、ＣＰＵ１３のリセット及びリセットの解除と言い換えることができる。ＡＳＩＣコア部３５のリセット及びリセットの解除は、ＡＳＩＣ１５のリセット及びリセットの解除と言い換えることができる。
【００５４】
本実施形態では、ＰＬＬ回路２７及びＰＬＬロック検出部３３が半導体集積回路(ＣＰＵ１３)に含まれ、ＰＬＬ回路３９及びＰＬＬロック検出部４１が半導体集積回路(ＡＳＩＣ１５)に含まれる。しかし、ＰＬＬ回路及びＰＬＬロック検出部は、半導体集積回路の外部に設けられていてもよい。
【００５５】
電圧検出部１１は、ＩＯ電源２９からＣＰＵ１３のＩＯ部２５及びＡＳＩＣ１５のＩＯ部３７に供給される電力の電圧を検出する回路である。電圧検出部１１は、検出した電圧がＩＯ部２５，３７の動作電圧に到達しないとき、Ｌレベルの信号を出力し、検出した電圧がＩＯ部２５，３７の動作電圧に到達したとき、Ｈレベルの信号を出力する。このＨレベルの信号を、電圧到達信号Ｓ３と称する。電圧到達信号Ｓ３は、第１の状態と判定したことを示す信号である。
【００５６】
電圧検出部１１は、第１の判定部として機能する。第１の判定部は、ＩＯ部２５，３７に供給される電力の電圧が、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットを解除する条件となる予め定められた電圧に到達した状態である第１の状態か否かを判定する。
【００５７】
ＡＮＤゲート２１には、ＣＰＵ１３に備えられるＰＬＬロック検出部３３からの出力、ＡＳＩＣ１５に備えられるＰＬＬロック検出部４１からの出力、及び、電圧検出部１１からの出力が入力する。ＡＮＤゲート２１は、それらの入力の全てがＨレベルでないとき、Ｌレベルの信号を出力する。このＬレベルの信号をリセット信号Ｓ４と称する。ＡＮＤゲート２１は、それらの入力の全てがＨレベルであるとき、Ｈレベルの信号を出力する。このＨレベルの信号をリセット解除信号Ｓ５と称する。
【００５８】
ＡＮＤゲート２１の出力は、ＣＰＵコア部２３及びＡＳＩＣコア部３５に送られる。ＡＮＤゲート２１がＨレベルの信号を出力したとき、すなわち、リセット解除信号Ｓ５を出力したとき、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットが解除される。ＡＮＤゲート２１がＬレベルの信号を出力したとき、すなわち、リセット信号Ｓ４を出力したとき、ＣＰＵコア部２３及びＡＳＩＣコア部３５がリセットされる。
【００５９】
ＡＮＤゲート２１は、リセット解除部の機能を有する。リセット解除部は、ＣＰＵコア部２３及びＡＳＩＣコア部３５がリセットされた状態において、第１の状態(電圧到達信号Ｓ３が出力された状態)と判定され、かつ、第２の状態(ＰＬＬロック検出信号Ｓ１，Ｓ２が出力された状態)と判定されたときに、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットを解除する。
【００６０】
また、ＡＮＤゲート２１は、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットを解除した後、第１の判定部が第１の状態(電圧検出部１１が電圧到達信号Ｓ３を出力した状態)と判定しない場合、ＣＰＵコア部２３及びＡＳＩＣコア部３５をリセットする。
【００６１】
ＣＰＵ１３のＰＬＬロック検出部３３からの出力は、フィルター１７を介してＡＮＤゲート２１に入力する。ＰＬＬロック検出信号Ｓ１にチャタリングが発生したとき、ローバスフィルターであるフィルター１７によって、ＰＬＬロック検出信号Ｓ１のチャタリングを除去する。
【００６２】
ＡＳＩＣ１５のＰＬＬロック検出部４１からの出力は、フィルター１９を介してＡＮＤゲート２１に入力する。ＰＬＬロック検出信号Ｓ２にチャタリングが発生したとき、ローバスフィルターであるフィルター１９によって、ＰＬＬロック検出信号Ｓ２のチャタリングを除去する。
【００６３】
停止したＰＬＬ回路２７，３９にＰＬＬ電源３１から電力の供給を開始し、所定時間経過すると、ＰＬＬ回路２７，３９はロックされていない状態からロックされた状態へ遷移する。この遷移中において、ＰＬＬロック検出信号Ｓ１，Ｓ２は不安定であり、チャタリングが発生する。これにより、ＡＮＤゲート２１からリセット信号Ｓ４が出力したり、リセット解除信号Ｓ５が出力したりするので、ＣＰＵコア部２３及びＡＳＩＣコア部３５の動作が不安定となる。そこで、フィルター１７，１９により、ＰＬＬロック検出信号Ｓ１，Ｓ２のチャタリングを除去する。
【００６４】
図２に示すモード制御部５０１について説明する。モード制御部５０１は、半導体装置１０の電力モードについて、通常電力モードと省電力モードとを選択して実行する。省電力モードは、通常電力モードよりも半導体装置１０の消費電力が少ないモードである。
【００６５】
本実施形態において、通常電力モードは、画像形成装置１に対してジョブの実行命令がされるまで、画像形成装置１が待機するモード、及び、画像形成装置１に対してジョブの実行命令がされると、画像形成装置１がジョブを実行するモードである。また、本実施形態において、省電力モードは、画像形成装置１のスリープモードである。
【００６６】
モード制御部５０１は、図３に示すＩＯ電源２９及びＰＬＬ電源３１を制御する。モード制御部５０１は、開始制御を実行する。開始制御とは、モード制御部５０１が、半導体装置１０の電力モードを省電力モードから通常電力モードに移行させることなく、省電力モード中に、ＣＰＵ１３及びＡＳＩＣ１５を一時的に動作させるために、動作が停止しているＩＯ電源２９及びＰＬＬ電源３１の動作を開始させる制御である。
【００６７】
ＣＰＵ１３及びＡＳＩＣ１５を一時的に動作させるとは、省電力モードを保ちつつ、一時的に実行される動作である。このような動作として、例えば、図２の通信部６００を利用してネットワークに対して一時的に応答する動作がある。
【００６８】
上記開始制御がされたときに、電圧検出部１１は、ＩＯ電源２９からＩＯ部２５，３７に供給される電力の電圧が動作電圧に到達したか否かを判定し(第１の状態か否かを判定し)、ＰＬＬロック検出部３３，４１はＰＬＬ回路２７，３９がロックされた状態か否かを判定する(第２の状態か否かを判定する)。
【００６９】
本実施形態に係る半導体装置１０の動作について、図３及び図４を用いて説明する。図４は、その動作を説明するタイミングチャートである。画像形成装置１が省電力モードの状態とする。この状態では、ＩＯ電源２９及びＰＬＬ電源３１のいずれも停止している。
【００７０】
モード制御部５０１は、画像形成装置１の電力モードを省電力モードから通常電力モードに移行させることなく、省電力モード中に、ＣＰＵ１３及びＡＳＩＣ１５を一時的に動作させる場合に該当するか否かを判断する。このような動作として、上述したように、図２の通信部６００を利用してネットワークに対して一時的に応答する動作がある。
【００７１】
モード制御部５０１は、ＣＰＵ１３及びＡＳＩＣ１５を一時的に動作させる場合に該当すると判断したとき、ＰＬＬ電源３１の動作を開始させて(時刻ｔ１)、かつクロックＣＬＫを生成する発振子(不図示)の発振を開始させる。これによりＣＰＵ１３のＰＬＬ回路２７及びＡＳＩＣ１５のＰＬＬ回路３９の動作を開始させる。
【００７２】
モード制御部５０１は、ＰＬＬ電源３１の動作を開始させた後、次に、ＩＯ電源２９の動作を開始させる(時刻ｔ２)。なお、ＩＯ電源２９の動作をＰＬＬ電源３１の動作より先に開始させてもよい。
【００７３】
時刻ｔ３において、電圧検出部１１は、ＩＯ電源２９からＣＰＵ１３のＩＯ部２５及びＡＳＩＣ１５のＩＯ部３７に供給される電力の電圧が、それらのＩＯ部２５，３７の動作電圧に到達したことを検出する。これにより、電圧検出部１１は、電圧到達信号Ｓ３を出力する。
【００７４】
時刻ｔ４において、ＡＳＩＣ１５のＰＬＬロック検出部４１が、ＰＬＬ回路３９がロックしたことを検出する。これにより、ＡＳＩＣ１５のＰＬＬロック検出部４１は、ＰＬＬロック検出信号Ｓ２を出力する。
【００７５】
時刻ｔ５において、ＣＰＵ１３のＰＬＬロック検出部３３が、ＰＬＬ回路２７がロックしたことを検出する。これにより、ＣＰＵ１３のＰＬＬロック検出部３３は、ＰＬＬロック検出信号Ｓ１を出力する。図４では、ＰＬＬロック検出信号Ｓ２が、ＰＬＬロック検出信号Ｓ１より先に出力されているが、逆の場合や同時の場合もある。
【００７６】
時刻ｔ５において、電圧検出部１１から電圧到達信号Ｓ３が出力され、ＣＰＵ１３のＰＬＬロック検出部３３からＰＬＬロック検出信号Ｓ１が出力され、かつ、ＡＳＩＣ１５のＰＬＬロック検出部４１からＰＬＬロック検出信号Ｓ２が出力される。これにより、ＡＮＤゲート２１には、電圧到達信号Ｓ３、ＰＬＬロック検出信号Ｓ１及びＰＬＬロック検出信号Ｓ２が入力するので、ＡＮＤゲート２１は、リセット解除信号Ｓ５を出力する。リセット解除信号Ｓ５により、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットが解除され(言い換えれば、ＣＰＵ１３及びＡＳＩＣ１５のリセットが解除され)、ＣＰＵ１３及びＡＳＩＣ１５の起動が完了する。
【００７７】
なお、時刻ｔ５より前は、電圧到達信号Ｓ３、ＰＬＬロック検出信号Ｓ１及びＰＬＬロック検出信号Ｓ２の全てが出力されていない。このため、時刻ｔ５より前は、ＡＮＤゲート２１からリセット信号Ｓ４が出力されるので、ＣＰＵコア部２３及びＡＳＩＣコア部３５はリセット状態とされる。
【００７８】
モード制御部５０１は、省電力モードにおいて、ＣＰＵ１３及びＡＳＩＣ１５を一時的に動作させる状態を終了する場合に該当すると判断したとき、ＩＯ電源２９の動作を停止させる。これにより、ＩＯ電源２９からＣＰＵ１３のＩＯ部２５及びＡＳＩＣ１５のＩＯ部３７に供給される電力の電圧が低下し、その電圧がＩＯ部２５，３７の動作電圧より下がったとき、電圧検出部１１は、電圧到達信号Ｓ３の出力を停止する(時刻ｔ６)。この結果、ＡＮＤゲート２１の出力は、リセット解除信号Ｓ５からリセット信号Ｓ４に切り替わる。リセット信号Ｓ４により、ＣＰＵコア部２３及びＡＳＩＣコア部３５がリセットされる(言い換えれば、ＣＰＵ１３及びＡＳＩＣ１５がリセットされる)。
【００７９】
モード制御部５０１は、ＩＯ電源２９の動作を停止させた後、次に、ＰＬＬ電源３１の動作を停止させる。これにより、ＰＬＬ電源３１からＣＰＵ１３のＰＬＬ回路２７及びＡＳＩＣ１５のＰＬＬ回路３９に供給される電力の電圧が低下し、ＣＰＵ１３のＰＬＬロック検出部３３はＰＬＬロック検出信号Ｓ１の出力を停止し、ＡＳＩＣ１５のＰＬＬロック検出部４１はＰＬＬロック検出信号Ｓ２の出力を停止する。
【００８０】
本実施形態の主な効果を説明する。本実施形態では、ＩＯ部２５，３７に供給される電力の電圧が動作電圧に到達した状態(第１の状態)と判定され、かつ、ＰＬＬ回路２７，３９がロックされた状態(第２の状態)と判定されたときに、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットを解除する。このため、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットを解除するのに、第１の状態の判定がされた後、さらに遅延期間が経過するのを待つ必要がないので、ＣＰＵ１３及びＡＳＩＣ１５の起動時間を短くできる。
【００８１】
本実施形態によれば、電圧到達信号Ｓ３、ＰＬＬロック検出信号Ｓ１、ＰＬＬロック検出信号Ｓ２の全てが、ＡＮＤゲート２１に入力することにより、ＡＮＤゲート２１からリセット解除信号Ｓ５が出力される。このため、上記遅延期間を考慮する必要がないので、電圧検出部１１に遅延回路を設ける必要がない。
【００８２】
本実施形態では、図４の時刻ｔ６で示すように、ＣＰＵコア部２３及びＡＳＩＣコア部３５を再びリセットする場合、ＩＯ電源２９の動作を、ＰＬＬ電源３１の動作より先に停止させ、電圧到達信号Ｓ３を停止させる。これにより、ＡＮＤゲート２１からリセット信号Ｓ４を出力させて、ＣＰＵコア部２３及びＡＳＩＣコア部３５をリセットする。
【００８３】
このように本実施形態によれば、ＩＯ部２５，３７に供給される電力の電圧がＩＯ部２５，３７の動作電圧に到達した状態(第１の状態)と判定されない場合、ＰＬＬ回路２７，３９がロックされた状態(第２の状態)と判定されないことを待つことなく、ＣＰＵコア部２３及びＡＳＩＣコア部３５をリセットする。従って、ＣＰＵ１３及びＡＳＩＣ１５の動作時間を短くできるので、ＣＰＵ１３及びＡＳＩＣ１５の消費電力を少なくできる。ＣＰＵ１３の動作時間とは、ＣＰＵコア部２３のリセットが解除されてからＣＰＵコア部２３がリセットされるまでの時間である。ＡＳＩＣ１５の動作時間とは、ＡＳＩＣコア部３５のリセットが解除されてからＡＳＩＣコア部３５がリセットされるまでの時間である。
【００８４】
また、本実施形態によれば、図４の時刻ｔ５で示すように、ＡＮＤゲート２１(リセット解除部)は、電圧検出部１１から電圧到達信号Ｓ３が出力され、ＣＰＵ１３のＰＬＬロック検出部３３からＰＬＬロック検出信号Ｓ１が出力され、かつＡＳＩＣ１５のＰＬＬロック検出部４１からＰＬＬロック検出信号Ｓ２が出力されたときに、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットを解除する。
【００８５】
ＣＰＵ１３及びＡＳＩＣ１５(複数の半導体集積回路)のうち、ＰＬＬロック検出信号を出力しているＰＬＬロック検出部を含む半導体集積回路について、順次、コア部をリセットして、動作させることも可能である。しかし、ＣＰＵ１３のＰＬＬロック検出部３３からＰＬＬロック検出信号Ｓ１が出力され、かつＡＳＩＣ１５のＰＬＬロック検出部４１からＰＬＬロック検出信号Ｓ２が出力されるまで、ＣＰＵ１３及びＡＳＩＣ１５を利用した制御を実行できない。このため、ＣＰＵ１３及びＡＳＩＣ１５のうち、一方を他方よりも先にコア部のリセットを解除した場合、他方のコア部のリセットが解除されるまで、一方では無駄な電力が消費されることになる。
【００８６】
本実施形態によれば、電圧検出部１１から電圧到達信号Ｓ３が出力され、かつ、ＣＰＵ１３、ＡＳＩＣ１５のそれぞれのＰＬＬロック検出部３３，４１からＰＬＬロック検出信号Ｓ１，Ｓ２が出力されるまで、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセットを解除しない。従って、本実施形態によれば、上記無駄な電力の消費をなくすことができる。
【００８７】
また、本実施形態は、省電力モード中に、通常電力モードに復帰することなく、ＣＰＵ１３及びＡＳＩＣ１５を一時的に動作させるために、ＩＯ電源２９及びＰＬＬ電源３１を起動する場合について、本発明を適用したものである。本実施形態によれば、省電力モード中にＣＰＵ１３及びＡＳＩＣ１５を一時的に動作させる場合に、ＣＰＵ１３及びＡＳＩＣ１５の起動時間を短くできる。また、本実施形態によれば、上述したように、ＣＰＵ１３及びＡＳＩＣ１５の消費電力を少なくすることができるので、省電力モード中のＣＰＵ１３及びＡＳＩＣ１５の消費電力を少なくすることができる。なお、省電力モードから通常電力モードに移行する場合、及び、画像形成装置１の電源をオンさせて、通常電力モードに移行する場合にも、本発明を適用できる。
【００８８】
本実施形態の変形例を説明する。本実施形態では、図３に示すように、ＡＮＤゲート２１からの出力をリセット信号Ｓ４及びリセット解除信号Ｓ５にしている。このため、ＣＰＵ１３及びＡＳＩＣ１５の動作中に、ＰＬＬロック検出部３３の出力やＰＬＬロック検出部４１の出力が何らかの原因で不安定となり、Ｌレベルになると(ＰＬＬロック検出信号Ｓ１やＰＬＬロック検出信号Ｓ２の出力が停止すると)、ＣＰＵコア部２３及びＡＳＩＣコア部３５がリセットされてしまう。そこで、本実施形態の変形例では、ＣＰＵ１３及びＡＳＩＣ１５の動作中に、ＣＰＵコア部２３及びＡＳＩＣコア部３５がリセットされることを防止する。
【００８９】
本実施形態の変形例は、処理部の構成が、図３に示す処理部５０３と異なる。図５は、本実施形態に係る半導体装置１０の変形例に備えられる処理部５０５のハードウェア構成を示すブロック図である。図５に示す処理部５０５を構成する要素のうち、図３に示す処理部５０３を構成する要素と同じ要素については同じ符号を付すことにより説明を省略する。
【００９０】
処理部５０５は、電圧検出部１１、ＣＰＵ１３、ＡＳＩＣ１５及びフィルター１７，１９を備える。処理部５０５は、処理部５０３に備えられるＡＮＤゲート２１を備えていない。その替わりに、処理部５０５は、スリーステートバッファー５１，５３、プルダウン抵抗５５、ワイヤードオア５７、プルアップ抵抗５９及び電源６１を備える。
【００９１】
ＣＰＵ１３のＰＬＬロック検出部３３からの出力は、フィルター１７を経由して、スリーステートバッファー５１(マスク部)に入力する。スリーステートバッファー５１の制御入力は、アクティブロウであり、ＣＰＵコア部２３からの制御信号Ｓ６が入力する。
【００９２】
ＡＳＩＣ１５のＰＬＬロック検出部４１からの出力は、フィルター１９を経由して、スリーステートバッファー５３(マスク部)に入力する。スリーステートバッファー５３の制御入力は、アクティブロウであり、ＣＰＵコア部２３からの制御信号Ｓ６が入力する。
【００９３】
スリーステートバッファー５１，５３の制御入力は、プルダウン抵抗５５を介して接地されている。
【００９４】
電圧検出部１１からの出力、スリーステートバッファー５１からの出力、及び、スリーステートバッファー５３からの出力は、ワイヤードオア５７(リセット解除部)に入力される。ワイヤードオア５７は、電圧検出部１１からの出力をオープンコレクター出力とし、スリーステートバッファー５１からの出力をオープンコレクター出力とし、スリーステートバッファー５３からの出力をオープンコレクター出力とし、これらの出力を共通接続することにより構成される。
【００９５】
ワイヤードオア５７の出力は、プルアップ抵抗５９を介して電源６１と接続されている。ＣＰＵ１３及びＡＳＩＣ１５には、ワイヤードオア５７からの出力が入力される。
【００９６】
電圧検出部１１からの出力、ＣＰＵ１３のＰＬＬロック検出部３３からの出力、ＡＳＩＣ１５のＰＬＬロック検出部４１からの出力の全てがＨレベル(第１のレベル)のとき、ワイヤードオア５７は、Ｈレベルの信号(リセット解除信号Ｓ５)を出力する。すなわち、電圧到達信号Ｓ３、ＰＬＬロック検出信号Ｓ１及びＰＬＬロック検出信号Ｓ２が、ワイヤードオア５７に入力したとき、ワイヤードオア５７は、リセット解除信号Ｓ５を出力する。
【００９７】
一方、電圧検出部１１からの出力、ＣＰＵ１３のＰＬＬロック検出部３３からの出力、ＡＳＩＣ１５のＰＬＬロック検出部４１からの出力の少なくとも一つがＬレベル(第２のレベル)のとき、ワイヤードオア５７は、Ｌレベルの信号(リセット信号Ｓ４)を出力する。すなわち、電圧到達信号Ｓ３、ＰＬＬロック検出信号Ｓ１及びＰＬＬロック検出信号Ｓ２の少なくとも一つが、ワイヤードオア５７に入力しないとき、ワイヤードオア５７は、リセット信号Ｓ４を出力する。
【００９８】
リセット解除信号Ｓ５がワイヤードオア５７から出力されることにより、ＣＰＵ１３及びＡＳＩＣ１５の起動が完了する。その後、ＣＰＵコア部２３は、Ｈレベルの制御信号Ｓ６を出力することにより、スリーステートバッファー５１の入力と出力とを切り離し、スリーステートバッファー５３の入力と出力とを切り離す。これにより、スリーステートバッファー５１は、ＰＬＬロック検出部３３からの出力をマスクし、スリーステートバッファー５１の出力がＨレベル(第１のレベル)に維持されて、Ｈレベルの信号がワイヤードオア５７に送られる。同様に、スリーステートバッファー５３は、ＰＬＬロック検出部４１からの出力をマスクし、スリーステートバッファー５３の出力がＨレベル(第１のレベル)に維持されて、Ｈレベルの信号がワイヤードオア５７に送られる。
【００９９】
よって、ＣＰＵ１３及びＡＳＩＣ１５の動作中に、ＰＬＬロック検出部３３の出力やＰＬＬロック検出部４１の出力が何らかの原因で不安定となっても、ＣＰＵコア部２３及びＡＳＩＣコア部３５がリセットされることを防止できる。
【０１００】
ＣＰＵコア部２３及びＡＳＩＣコア部３５をリセットする場合は、モード制御部５０１(図２)がＩＯ電源２９の動作を停止させる。
【０１０１】
スリーステートバッファー５１，５３の制御入力を、プルダウン抵抗５５を介して接地している理由を説明する。ＩＯ電源２９及びＰＬＬ電源３１の動作が停止した状態から動作を開始させる場合、ＣＰＵ１３は起動が完了しておらず、ＣＰＵコア部２３からスリーステートバッファー５１，５３に送られる制御信号Ｓ６は不定である。このため、Ｈレベルの電圧が、スリーステートバッファー５１，５３の制御端子に入力する可能性がある。これにより、スリーステートバッファー５１の入力と出力とが切り離され、スリーステートバッファー５３の入力と出力とが切り離され、ＣＰＵコア部２３及びＡＳＩＣコア部３５のリセット解除の制御ができない。
【０１０２】
そこで、スリーステートバッファー５１，５３の制御入力を、プルダウン抵抗５５を介して接地することにより、ＣＰＵ１３の起動が完了していなくても、スリーステートバッファー５１の入力と出力とが接続され、スリーステートバッファー５３の入力と出力とが接続された状態にする。
【０１０３】
本実施形態及びその変形例は、複数の半導体集積回路(ＣＰＵ１３、ＡＳＩＣ１５)を備える半導体装置１０であるが、半導体集積回路が一つでも本発明を適用できる。
【０１０４】
また、複数の半導体集積回路(ＣＰＵ１３、ＡＳＩＣ１５)において、ＩＯ電源２９及びＰＬＬ電源３１を共通にしているが、これらの電源を別々にしてもよい。この場合、複数の半導体集積回路のそれぞれに、リセット解除部を設けることにより、複数の半導体集積回路をそれぞれ、別々にリセット解除することができる。
【符号の説明】
【０１０５】
１  画像形成装置
１０  半導体装置
１１  電圧検出部(第１の判定部)
１３  ＣＰＵ(半導体集積回路)
１５  ＡＳＩＣ(半導体集積回路)
２１  ＡＮＤゲート(リセット解除部)
２５  ＩＯ部
２９  ＩＯ電源(第１の電源)
３１  ＰＬＬ電源(第２の電源)
３３  ＰＬＬロック検出部(第２の判定部)
３７  ＩＯ部
４１  ＰＬＬロック検出部(第２の判定部)
５７  ワイヤードオア(リセット解除部)
５１  スリーステートバッファー(マスク部)
５３  スリーステートバッファー(マスク部)
Ｓ１  ＰＬＬロック検出信号
Ｓ２  ＰＬＬロック検出信号
Ｓ３  電圧到達信号
Ｓ４  リセット信号
Ｓ５  リセット解除信号
Ｓ６  制御信号
【図１】
2014215861.tif 000003
【図２】
2014215861.tif 000004
【図３】
2014215861.tif 000005
【図４】
2014215861.tif 000006
【図５】
2014215861.tif 000007