(57)【要約】【課題】高い電気特性を有する微細なトランジスタを歩留まりよく提供する。また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成する。【解決手段】下地絶縁膜と、底面および側面が下地絶縁膜中に設けられ、上面が露出した酸化物半導体膜と、下地絶縁膜および酸化物半導体膜上のソース電極およびドレイン電極と、酸化物半導体膜、ソース電極およびドレイン電極上のゲート絶縁膜と、ゲート絶縁膜上の、酸化物半導体膜と重畳するゲート電極と、を有する。【選択図】図１
2014195062.tif 000002
【特許請求の範囲】
【請求項１】
下地絶縁膜と、
底面および側面が前記下地絶縁膜中に設けられ、上面が露出した第１の酸化物膜と、
前記第１の酸化物膜上の酸化物半導体膜と、
前記第１の酸化物膜および前記酸化物半導体膜上のソース電極およびドレイン電極と、
前記酸化物半導体膜、前記ソース電極および前記ドレイン電極上の第２の酸化物膜と、
前記第２の酸化物膜上のゲート絶縁膜と、
前記ゲート絶縁膜上の、前記酸化物半導体膜と重畳するゲート電極と、を有することを特徴とする半導体装置。
【請求項２】
下地絶縁膜と、
底面および側面が前記下地絶縁膜中に設けられ、上面が露出した第１の酸化物膜と、
底面および側面が第１の酸化物膜中に設けられ、上面が露出した酸化物半導体膜と、
前記第１の酸化物膜および前記酸化物半導体膜上のソース電極およびドレイン電極と、
前記酸化物半導体膜、前記ソース電極および前記ドレイン電極上の第２の酸化物膜と、
前記第２の酸化物膜上のゲート絶縁膜と、
前記ゲート絶縁膜上の、前記酸化物半導体膜と重畳するゲート電極と、を有することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１の酸化物膜および前記第２の酸化物膜は、前記酸化物半導体膜よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記酸化物半導体膜は、前記第１の酸化物膜および前記第２の酸化物膜で覆われていることを特徴とする半導体装置。
【請求項５】
下地絶縁膜と、
底面および側面が前記下地絶縁膜中に設けられ、上面が露出した酸化物半導体膜と、
前記酸化物半導体膜上のソース電極およびドレイン電極と、
前記酸化物半導体膜、前記ソース電極および前記ドレイン電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の、前記酸化物半導体膜と重畳するゲート電極と、を有し、
前記ソース電極は、第１のソース電極と、第２のソース電極と、第３のソース電極を有し、
前記ドレイン電極は、第１のドレイン電極と、第２のドレイン電極と、第３のドレイン電極を有し、
前記第１のソース電極および前記第１のドレイン電極は、前記酸化物半導体膜上にあり、
前記第２のソース電極は、少なくとも前記下地絶縁膜、前記第１のソース電極上にあり、
前記第２のドレイン電極は、少なくとも前記下地絶縁膜、前記第１のドレイン電極上にあり、
前記第３のソース電極は、前記第２のソース電極上にあり、
前記第３のドレイン電極は、前記第２のドレイン電極上にあることを特徴とする半導体装置。
【請求項６】
溝を有する下地絶縁膜を形成し、
前記下地絶縁膜上に酸化物半導体膜を形成し、
前記下地絶縁膜の上面を露出するように前記酸化物半導体膜を加工し、
前記下地絶縁膜および前記加工した酸化物半導体膜上にソース電極およびドレイン電極を形成し、
前記加工した酸化物半導体膜、前記ソース電極および前記ドレイン電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記加工した酸化物半導体膜と重畳するゲート電極を形成し、
前記下地絶縁膜の溝に、前記加工された酸化物半導体膜があることを特徴とする半導体装置の作製方法。
【請求項７】
溝を有する下地絶縁膜を形成し、
前記下地絶縁膜上に第１の酸化物膜を形成し、
前記下地絶縁膜の上面を露出するように前記第１の酸化物膜を加工し、
前記加工した第１の酸化物膜上に酸化物半導体膜を形成し、
前記下地絶縁膜、前記加工した第１の酸化物膜および前記酸化物半導体膜上にソース電極およびドレイン電極を形成し、
前記酸化物半導体膜、前記ソース電極および前記ドレイン電極上に第２の酸化物膜を形成し、
前記第２の酸化物膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記酸化物半導体膜と重畳するゲート電極を形成し、
前記下地絶縁膜の溝に、前記加工された第１の酸化物膜および前記加工された酸化物半導体膜があることを特徴とする半導体装置の作製方法。
【請求項８】
溝を有する下地絶縁膜を形成し、
前記下地絶縁膜上に第１の酸化物膜を形成し、
前記第１の酸化物膜上に酸化物半導体膜を形成し、
前記下地絶縁膜の上面を露出するように前記第１の酸化物膜および前記酸化物半導体膜を加工し、
前記下地絶縁膜、前記加工した第１の酸化物膜および前記加工した酸化物半導体膜上にソース電極およびドレイン電極を形成し、
前記加工した酸化物半導体膜、前記ソース電極および前記ドレイン電極上に第２の酸化物膜を形成し、
前記第２の酸化物膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記加工した酸化物半導体膜と重畳するゲート電極を形成し、
前記下地絶縁膜の溝に、前記加工された第１の酸化物膜の一部および前記加工された酸化物半導体膜の一部があることを特徴とする半導体装置の作製方法。
【請求項９】
溝を有する下地絶縁膜を形成し、
前記下地絶縁膜上に第１の酸化物膜を形成し、
前記下地絶縁膜の上面を露出するように前記第１の酸化物膜を加工し、
前記加工した第１の酸化物膜に溝を形成し、
前記下地絶縁膜および前記溝を有する第１の酸化物膜上に酸化物半導体膜を形成し、
前記下地絶縁膜の上面を露出するように前記酸化物半導体膜を加工し、
前記下地絶縁膜、前記溝を有する第１の酸化物膜および前記加工した酸化物半導体膜上にソース電極およびドレイン電極を形成し、
前記加工した酸化物半導体膜、前記ソース電極および前記ドレイン電極上に第２の酸化物膜を形成し、
前記第２の酸化物膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記加工した酸化物半導体膜と重畳するゲート電極を形成し、
前記下地絶縁膜の溝に、前記加工された第１の酸化物膜があり、前記加工された第１の酸化物膜の溝に前記加工された酸化物半導体膜があることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コンポジション・オブ・マター）を含む。）、および方法（プロセス。単純方法および生産方法を含む。）に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、またはそれらの製造方法に関する。特に、本発明の一形態は、酸化物半導体を有する半導体装置、表示装置、または発光装置に関する。
【背景技術】
【０００２】
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
【０００３】
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
【０００４】
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
【０００７】
微細化するためには、フォトリソグラフィーによるレジストパターンの微細露光が必要になり、電子ビーム露光、ＤＵＶ（Ｄｅｅｐ  Ｕｌｔｒａｖｉｏｌｅｔ）露光やＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）露光等が用いられる。なお、上記露光方法において、より微細な露光を行うためには、膜表面はなるべく平坦である必要がある。特に酸化物半導体膜を用いたトランジスタでは、チャネル長がソース電極およびドレイン電極の間の距離で決定されるため、ソース電極およびドレイン電極となる導電膜に微細な加工を行うために酸化物半導体膜の段差は低減する必要がある。
【０００８】
上記の問題を鑑み、より高性能な半導体装置を実現するため、微細化されたトランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することを目的の一とする。
【０００９】
また、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される。
【００１０】
微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することを目的の一とする。
【００１１】
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成することを目的の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、下地絶縁膜に酸化物膜や酸化物半導体膜を埋め込んで平坦化処理を行うことにより、後から形成する膜に段差が発生しにくいフラットな構成とすることができる。具体的には、以下の通りである。
【００１３】
本発明の一態様は、下地絶縁膜と、底面および側面が下地絶縁膜中に設けられ、上面が露出した第１の酸化物膜と、第１の酸化物膜上の酸化物半導体膜と、第１の酸化物膜および酸化物半導体膜上のソース電極およびドレイン電極と、酸化物半導体膜、ソース電極およびドレイン電極上の第２の酸化物膜と、第２の酸化物膜上のゲート絶縁膜と、ゲート絶縁膜上の、酸化物半導体膜と重畳するゲート電極と、を有することを特徴とする半導体装置である。
【００１４】
また、本発明の他の一態様は、下地絶縁膜と、底面および側面が下地絶縁膜中に設けられ、上面が露出した第１の酸化物膜と、底面および側面が第１の酸化物膜中に設けられ、上面が露出した酸化物半導体膜と、第１の酸化物膜および酸化物半導体膜上のソース電極およびドレイン電極と、酸化物半導体膜、ソース電極およびドレイン電極上の第２の酸化物膜と、第２の酸化物膜上のゲート絶縁膜と、ゲート絶縁膜上の、酸化物半導体膜と重畳するゲート電極と、を有することを特徴とする半導体装置である。
【００１５】
また、上記構成において、第１の酸化物膜および第２の酸化物膜は、酸化物半導体膜よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体装置である。
【００１６】
また、上記構成において、酸化物半導体膜は、第１の酸化物膜および第２の酸化物膜で覆われていることを特徴とする半導体装置である。
【００１７】
また、本発明の他の一態様は、下地絶縁膜と、底面および側面が下地絶縁膜中に設けられ、上面が露出した酸化物半導体膜と、酸化物半導体膜上のソース電極およびドレイン電極と、酸化物半導体膜、ソース電極およびドレイン電極上のゲート絶縁膜と、ゲート絶縁膜上の、酸化物半導体膜と重畳するゲート電極と、を有し、ソース電極は、第１のソース電極と、第２のソース電極と、第３のソース電極を有し、ドレイン電極は、第１のドレイン電極と、第２のドレイン電極と、第３のドレイン電極を有し、第１のソース電極および第１のドレイン電極は、酸化物半導体膜上にあり、第２のソース電極は、少なくとも下地絶縁膜、第１のソース電極上にあり、第２のドレイン電極は、少なくとも下地絶縁膜、第１のドレイン電極上にあり、第３のソース電極は、第２のソース電極上にあり、第３のドレイン電極は、第２のドレイン電極上にあることを特徴とする半導体装置である。
【００１８】
また、本発明の他の一態様は、溝を有する下地絶縁膜を形成し、下地絶縁膜上に酸化物半導体膜を形成し、下地絶縁膜の上面を露出するように酸化物半導体膜を加工し、下地絶縁膜および加工した酸化物半導体膜上にソース電極およびドレイン電極を形成し、加工した酸化物半導体膜、ソース電極およびドレイン電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に、加工した酸化物半導体膜と重畳するゲート電極を形成し、下地絶縁膜の溝に、加工された酸化物半導体膜があることを特徴とする半導体装置の作製方法であることを特徴とする半導体装置の作製方法である。
【００１９】
また、本発明の他の一態様は、溝を有する下地絶縁膜を形成し、下地絶縁膜上に第１の酸化物膜を形成し、下地絶縁膜の上面を露出するように前記第１の酸化物膜を加工し、加工した第１の酸化物膜上に酸化物半導体膜を形成し、下地絶縁膜、加工した第１の酸化物膜および酸化物半導体膜上にソース電極およびドレイン電極を形成し、酸化物半導体膜、ソース電極およびドレイン電極上に第２の酸化物膜を形成し、第２の酸化物膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に、酸化物半導体膜と重畳するゲート電極を形成し、下地絶縁膜の溝に、加工された第１の酸化物膜および加工された酸化物半導体膜があることを特徴とする半導体装置の作製方法である。
【００２０】
また、本発明の他の一態様は、溝を有する下地絶縁膜を形成し、下地絶縁膜上に第１の酸化物膜を形成し、第１の酸化物膜上に酸化物半導体膜を形成し、下地絶縁膜の上面を露出するように第１の酸化物膜および酸化物半導体膜を加工し、下地絶縁膜、加工した第１の酸化物膜および加工した酸化物半導体膜上にソース電極およびドレイン電極を形成し、加工した酸化物半導体膜、ソース電極およびドレイン電極上に第２の酸化物膜を形成し、第２の酸化物膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に、加工した酸化物半導体膜と重畳するゲート電極を形成し、下地絶縁膜の溝に、加工された第１の酸化物膜および加工された酸化物半導体膜があることを特徴とする半導体装置の作製方法である。
【００２１】
また、本発明の他の一態様は、溝を有する下地絶縁膜を形成し、下地絶縁膜上に第１の酸化物膜を形成し、下地絶縁膜の上面を露出するように第１の酸化物膜を加工し、加工した第１の酸化物膜に溝を形成し、下地絶縁膜および溝を有する第１の酸化物膜上に酸化物半導体膜を形成し、下地絶縁膜の上面を露出するように酸化物半導体膜を加工し、下地絶縁膜、溝を有する第１の酸化物膜および加工した酸化物半導体膜上にソース電極およびドレイン電極を形成し、加工した酸化物半導体膜、ソース電極および前記ドレイン電極上に第２の酸化物膜を形成し、第２の酸化物膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に、加工した酸化物半導体膜と重畳するゲート電極を形成し、下地絶縁膜の溝に、加工された第１の酸化物膜があり、加工された第１の酸化物膜の溝に加工された酸化物半導体膜があることを特徴とする半導体装置の作製方法である。
【発明の効果】
【００２２】
上記構成にすることで、各膜の、段差によるカバレッジ不良を抑制することができる。このため、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することができる。
【００２３】
また、上記構成にすることで、酸化物半導体膜を厚くすることができるため、オン電流を向上させることができる。
【００２４】
また、上記構成にすることで、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一態様の半導体装置を示す平面図および断面図。
【図２】本発明の一態様の半導体装置の作製方法を示す断面図。
【図３】本発明の一態様の半導体装置の作製方法を示す断面図。
【図４】本発明の一態様の半導体装置の作製方法を示す断面図。
【図５】本発明の一態様の半導体装置を示す平面図および断面図。
【図６】本発明の一態様の半導体装置の作製方法を示す断面図。
【図７】本発明の一態様の半導体装置の作製方法を示す断面図。
【図８】本発明の一態様の半導体装置の作製方法を示す断面図。
【図９】本発明の一態様の半導体装置を示す断面図。
【図１０】本発明の一態様の半導体装置を示す平面図および断面図。
【図１１】本発明の一態様の半導体装置の作製方法を示す断面図。
【図１２】本発明の一態様の半導体装置の作製方法を示す断面図。
【図１３】本発明の一態様の半導体装置の作製方法を示す断面図。
【図１４】本発明の一態様の半導体装置の作製方法を示す断面図。
【図１５】半導体装置の断面図および回路図。
【図１６】半導体装置の回路図および斜視図。
【図１７】半導体装置のブロック図。
【図１８】半導体装置の断面図。
【図１９】半導体装置のブロック図。
【図２０】半導体装置を適用することができる電子機器を説明する図。
【発明を実施するための形態】
【００２６】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００２７】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタについて図面を用いて説明する。
【００２９】
［１−１  トランジスタ構成（１）］
図１は、本発明の一態様のトランジスタ１５０の上面図および断面図である。図１（Ａ）は、上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図１（Ｂ）に相当し、図１（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図１（Ｃ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【００３０】
図１に示すトランジスタ１５０は、基板１００上の下地絶縁膜１０２と、底面および側面が下地絶縁膜１０２中に設けられ、上面が露出した酸化物半導体膜１０４と、酸化物半導体膜１０４上のソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半導体膜１０４、ソース電極１０６ａおよびドレイン電極１０６ｂ上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電極１１０と、ソース電極１０６ａ、ドレイン電極１０６ｂおよびゲート電極１１０上の絶縁膜１１２と、を有する。
【００３１】
［１−１−１  酸化物半導体膜１０４］
酸化物半導体膜１０４は、少なくともインジウムを含む酸化物半導体膜である。例えば、インジウムの他に亜鉛を含んでいてもよい。
【００３２】
なお、トランジスタの電気特性を安定にするためには、酸化物半導体膜１０４中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に真性にすることが有効である。具体的には、酸化物半導体膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満にするとよい。また、酸化物半導体膜において、主成分以外（１原子％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、水素、窒素、炭素、シリコン、ゲルマニウムは、酸化物半導体膜中で不純物となる。
【００３３】
また、酸化物半導体膜１０４中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。酸化物半導体膜１０４の水素濃度は二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００３４】
また、酸化物半導体膜１０４の水素濃度および窒素濃度を低減するために、近接するゲート絶縁膜１０８中の水素濃度および窒素濃度を低減すると好ましい。
【００３５】
また、酸化物半導体膜１０４は、ＳＩＭＳ分析において、アルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流を増大させることがある。
【００３６】
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【００３７】
以下では、酸化物半導体膜の構造について説明する。
【００３８】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【００３９】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【００４０】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【００４１】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【００４２】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００４３】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００４４】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【００４５】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【００４６】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【００４７】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００４８】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００４９】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【００５０】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【００５１】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【００５２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００５３】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【００５４】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００５５】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００５６】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタリング法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【００５７】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【００５８】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下、さらに好ましくは−１２０℃以下である成膜ガスを用いる。
【００５９】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。
【００６０】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【００６１】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【００６２】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のモル数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって適宜変更すればよい。
【００６３】
また、酸化物半導体膜１０４にシリコンおよび炭素が高い濃度で含まれることにより、酸化物半導体膜１０４の結晶性を低下させることがある。酸化物半導体膜１０４の結晶性を低下させないためには、酸化物半導体膜１０４のシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体膜１０４の結晶性を低下させないためには、酸化物半導体膜１０４の炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
【００６４】
このように、チャネルが形成される酸化物半導体膜１０４が高い結晶性を有し、かつ不純物や欠陥などに起因する準位密度が低い場合、酸化物半導体膜１０４を用いたトランジスタは安定した電気特性を有する。
【００６５】
また、酸化物半導体膜１０４は、膜厚を大きくすることができるためオン電流を向上させることができる。このオン電流の向上の詳細は、次の項目［１−１−２  下地絶縁膜１０２］で説明する。
【００６６】
［１−１−２  下地絶縁膜１０２］
本発明の一形態では下地絶縁膜に溝を設けるが、下地絶縁膜が単膜であるとレジストパターン形成の精度上、線幅の小さい溝をエッチング等によって下地絶縁膜に設けることが困難である。
【００６７】
上記のような問題があるため、本実施の形態では、下地絶縁膜１０２は、第１の下地絶縁膜１０２ａと第１の下地絶縁膜１０２ａ上の第２の下地絶縁膜１０２ｂとの積層膜となっている。
【００６８】
第１の下地絶縁膜１０２ａに溝を設けてから第１の下地絶縁膜１０２ａ上に第２の下地絶縁膜１０２ｂを設けることによって、下地絶縁膜１０２に第１の下地絶縁膜１０２ａの溝より線幅の小さい溝を形成することができ、トランジスタ１５０を微細化することができる。たとえば、本実施の形態では、第１の下地絶縁膜１０２ａの膜厚が５０ｎｍ、溝の幅が一点鎖線Ａ１−Ａ２方向に５００ｎｍ以下、一点鎖線Ｂ１−Ｂ２方向に２５０ｎｍ以下である。さらに第１の下地絶縁膜１０２ａ上に膜厚２００ｎｍの第２の下地絶縁膜１０２ｂを設けることによって下地絶縁膜１０２の溝の幅は一点鎖線Ａ１−Ａ２方向に３５０ｎｍ以下、一点鎖線Ｂ１−Ｂ２方向に１００ｎｍ以下になる。
【００６９】
また、下地絶縁膜１０２の溝に酸化物半導体膜１０４を埋め込み、平坦化処理を行うため、段差を発生させにくいフラットな構成を構築することができる。さらに、酸化物半導体膜１０４の膜厚は下地絶縁膜１０２の溝の深さとなるため、下地絶縁膜１０２の溝を深くすることで酸化物半導体膜１０４を厚くすることができる。酸化物半導体膜１０４を厚くすることができるため、トランジスタのオン電流を向上させることができる。
【００７０】
また、酸化物半導体膜１０４の表面を平坦化することで、ソース電極１０６ａおよびドレイン電極１０６ｂとなる導電膜の一部を加工する際に、より微細な加工が可能となる。
【００７１】
下地絶縁膜１０２（第１の下地絶縁膜１０２ａおよび第２の下地絶縁膜１０２ｂ）は、酸化シリコン膜、酸化ガリウム膜、酸化亜鉛膜、酸化アルミニウム膜、ガリウム亜鉛酸化物膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。また、有機シランガスを用いたＣＶＤ法（化学気相成長法）により形成した酸化物絶縁膜を用いることができる。
【００７２】
また、下地絶縁膜１０２に酸素が過剰に含まれている場合、加熱処理により、下地絶縁膜１０２から過剰酸素を放出させ、酸化物半導体膜１０４の酸素欠損を低減することができる。この結果、酸化物半導体膜１０４中のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性となる。
【００７３】
酸化物半導体膜１０４中で酸素欠損は、欠陥準位を形成し、その一部がドナー準位となる。従って、酸化物半導体膜１０４中の酸素欠損（特にチャネル領域の酸素欠損）を低減することで、酸化物半導体膜１０４（特にチャネル領域）のキャリア密度を低減することができ、トランジスタに安定した電気特性を付与することができる。
【００７４】
ここで、加熱処理によって酸素を放出する膜は、表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われる昇温脱離ガス（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析において、１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数に換算）を放出することもある。
【００７５】
また、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む膜は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
【００７６】
また、過剰な酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱分光法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
【００７７】
［１−１−３  基板１００］
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００７８】
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
【００７９】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００８０】
［１−１−４  ソース電極１０６ａおよびドレイン電極１０６ｂ］
ソース電極１０６ａおよびドレイン電極１０６ｂは、酸素と結合しやすい導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｍｏ、Ｗ、Ｔｉなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることが特に好ましい。なお、酸素と結合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。また、Ｗ上にＣｕなど上記材料を積層してもよい。
【００８１】
［１−１−５  ゲート絶縁膜１０８］
ゲート絶縁膜１０８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
【００８２】
ゲート絶縁膜１０８は、例えば、酸化シリコン膜を用いればよい。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的にはＥＳＲにてｇ値が２．００１の信号に由来するスピン密度が３×１０１７ｓｐｉｎ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。酸化シリコン膜は、過剰な酸素を含む酸化シリコン膜を用いると好ましい。
【００８３】
［１−１−６  ゲート電極１１０］
ゲート電極１１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、ゲート電極１１０は、上記材料の積層であってもよい。
【００８４】
［１−１−７  絶縁膜１１２］
絶縁膜１１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層で用いればよい。
【００８５】
絶縁膜１１２は、例えば、１層目を酸化シリコン膜とし、２層目を窒化シリコン膜とした積層膜とすればより好ましい。この場合、酸化シリコン膜は酸化窒化シリコン膜としてもよい。また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
【００８６】
また、絶縁膜１１２は、例えば、１層目を第１の酸化シリコン膜とし、２層目を第２の酸化シリコン膜とし、３層目を窒化シリコン膜とした積層膜とすればよい。この場合、第１の酸化シリコン膜および第２の酸化シリコン膜の一方または双方は酸化窒化シリコン膜としてもよい。また、窒化シリコン膜は窒化酸化シリコン膜としてもよい。第１の酸化シリコン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン膜を用いる。第２の酸化シリコン膜は、過剰な酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳ分析にて測定すればよい。
【００８７】
ゲート絶縁膜１０８および絶縁膜１１２の少なくとも一方が過剰な酸素を含む絶縁膜を含む場合、酸化物半導体膜１０４の酸素欠損が低減され、トランジスタに安定した電気特性を付与することができる。
【００８８】
以上のような構成にすることによって、各膜の段差によるカバレッジ不良を抑制することができる。このため、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく作製することができる。酸化物半導体膜を厚くすることができるため、トランジスタのオン電流を向上させることができる。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成することができる。
【００８９】
［１−２．トランジスタ構造（１）の作製方法］
ここで、トランジスタの作製方法について図２乃至図４を用いて説明する。
【００９０】
まずは、基板１００を準備する。
【００９１】
次に、下地絶縁膜を成膜する。下地絶縁膜は、基板１００側からの不純物の侵入を抑制する機能を有する。下地絶縁膜は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により形成することができる。次に、下地絶縁膜の一部を加工し、第１の下地絶縁膜１０２ａを形成する（図２（Ａ）参照）。
【００９２】
なお、電子ビームを用いた露光、ＡｒＦエキシマレーザを光源とする液浸露光、ＤＵＶ露光またはＥＵＶ露光等を用いて形成したパターンの線幅が小さいレジストマスクによって下地絶縁膜を加工することが好ましい。また、電子ビームを用いた露光において、電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ以上５０ｋＶ以下であることが好ましい。また、電流強度は、５×１０−１２Ａ以上１×１０−１１Ａ以下であることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。
【００９３】
次に、第１の下地絶縁膜１０２ａ上に第２の下地絶縁膜１０２ｂを形成する（図２（Ｂ）参照）。第２の下地絶縁膜１０２ｂは、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により形成することができる。また、第１の下地絶縁膜１０２ａと第２の下地絶縁膜１０２ｂをまとめて下地絶縁膜１０２と呼ぶことがある。なお、第１の下地絶縁膜１０２ａと第２の下地絶縁膜１０２ｂの境界を明確に確認できない場合がある。そこで、図において、第１の下地絶縁膜１０２ａと第２の下地絶縁膜１０２ｂの境界は破線で表している。
【００９４】
次に、第２の下地絶縁膜１０２ｂ上に酸化物半導体膜１０３を成膜する（図２（Ｃ）参照）。酸化物半導体膜１０３は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００９５】
スパッタリング法で酸化物半導体膜１０３を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【００９６】
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよび酸素の混合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
【００９７】
また、ターゲットは、酸化物半導体膜１０３の組成にあわせて、適宜選択すればよい。
【００９８】
スパッタリング法を用いる場合、少なくとも酸化物半導体膜１０３を、次のようにして成膜することでＣＡＡＣ−ＯＳを形成することができる。具体的には、基板温度を１５０℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、加熱しながら酸化物半導体膜１０３を形成する。
【００９９】
次に、第１の熱処理を行うと好ましい。第１の熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜１０３の結晶性を高め、酸化物半導体膜から水、水素、窒素、および炭素などの不純物を除去することができる。
【０１００】
次に、酸化物半導体膜１０３に平坦化処理を行い、下地絶縁膜１０２の上面を露出させ、酸化物半導体膜１０４を形成する（図３（Ａ）参照）。平坦化処理としては、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理があり、これらを組み合わせてもよい。平坦化処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、酸化物半導体膜の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理で酸化物半導体膜の大部分を除去し、残りの酸化物半導体膜をドライエッチング処理で除去してもよい。
【０１０１】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、酸化物半導体膜の表面の平坦性をより向上させることができる。
【０１０２】
次に、下地絶縁膜１０２および酸化物半導体膜１０４上にソース電極１０６ａおよびドレイン電極１０６ｂとなる導電膜を成膜し、導電膜の一部を加工してソース電極１０６ａおよびドレイン電極１０６ｂを形成する（図３（Ｂ）参照）。導電膜は、先に示したソース電極１０６ａおよびドレイン電極１０６ｂの材料を用い、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１０３】
なお、電子ビームを用いた露光、ＡｒＦエキシマレーザを光源とする液浸露光、ＤＵＶ露光またはＥＵＶ露光等を用いて形成したパターンの線幅が小さいレジストマスクによって導電膜を加工することが好ましい。
【０１０４】
次に、ゲート絶縁膜１０８となる絶縁膜１０７を成膜する（図３（Ｃ）参照）。絶縁膜１０７は、先に示したゲート絶縁膜１０８の材料を用い、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１０５】
次に、第２の熱処理を行うことが好ましい。第２の熱処理は、第１の熱処理と同様の条件で行うことができる。第２の熱処理により、酸化物半導体膜１０４から、さらに水素や水などの不純物を除去することができる。また、ゲート絶縁膜１０８となる絶縁膜１０７からも上記の不純物を除去することができる。
【０１０６】
次に、絶縁膜１０７上にゲート電極１１０となる導電膜を成膜し、導電膜の一部を加工してゲート電極１１０を形成する（図４（Ａ）参照）。導電膜は、先に示したゲート電極１１０の材料を用い、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１０７】
なお、電子ビームによる露光、ＡｒＦエキシマレーザを光源とする液浸露光、ＤＵＶ露光またはＥＵＶ露光等を用いて形成したパターンの線幅が小さいレジストマスクによって導電膜を加工することが好ましい。
【０１０８】
次に、ゲート電極１１０をマスクとして、絶縁膜１０７を加工してゲート絶縁膜１０８を形成する（図４（Ｂ）参照）。
【０１０９】
次に、ソース電極１０６ａ、ドレイン電極１０６ｂおよびゲート電極１１０上に絶縁膜１１２を形成する（図４（Ｃ）参照）。絶縁膜１１２は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。
【０１１０】
次に、第３の熱処理を行うことが好ましい。第３の熱処理は、第１の熱処理と同様の条件で行うことができる。酸素が過剰に含まれている下地絶縁膜１０２、絶縁膜１１２の場合、第３の熱処理により、下地絶縁膜１０２、絶縁膜１１２から過剰酸素が放出されやすくなり、酸化物半導体膜１０４の酸素欠損を低減することができる。よって、酸化物半導体膜１０４のチャネル形成領域は、さらに酸素欠損量が低減し、高純度真性化となる。
【０１１１】
以上により、トランジスタ１５０を作製することができる。
【０１１２】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１１３】
（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジスタについて説明する。
【０１１４】
［２−１  トランジスタ構成（２）］
図５は、本発明の一態様のトランジスタ１６０の上面図および断面図である。図５（Ａ）は、上面図であり、図５（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図５（Ｂ）に相当し、図５（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図５（Ｃ）に相当する。なお、図５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１１５】
図５に示すトランジスタ１６０は、基板１００上の下地絶縁膜１０２と、底面および側面が下地絶縁膜１０２中に設けられ、上面が露出した第１の酸化物膜１１４と、第１の酸化物膜１１４上の酸化物半導体膜１０４と、第１の酸化物膜１１４および酸化物半導体膜１０４上のソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半導体膜１０４、ソース電極１０６ａおよびドレイン電極１０６ｂ上の第２の酸化物膜１１６と、第２の酸化物膜１１６上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電極１１０と、ソース電極１０６ａ、ドレイン電極１０６ｂおよびゲート電極１１０上の絶縁膜１１２と、を有する。
【０１１６】
［２−１−１  第１の酸化物膜１１４および第２の酸化物膜１１６］
第１の酸化物膜１１４、酸化物半導体膜１０４および第２の酸化物膜１１６は、ＩｎもしくはＧａの一方、または両方を含む。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素）がある。
【０１１７】
第１の酸化物膜１１４および第２の酸化物膜１１６は、酸化物半導体膜１０４を構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いることで、酸化物半導体膜１０４と、第１の酸化物膜１１４および第２の酸化物膜１１６との界面に界面準位を生じにくくすることができる。従って、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。また、第１の酸化物膜１１４、酸化物半導体膜１０４および第２の酸化物膜１１６をまとめて多層膜とよぶことがある。
【０１１８】
また、第１の酸化物膜１１４および第２の酸化物膜１１６は、伝導帯下端のエネルギーが酸化物半導体膜１０４よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
【０１１９】
このような構造において、ゲート電極１１０に電界を印加すると、多層膜のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体膜１０４にチャネルが形成される。すなわち、酸化物半導体膜１０４とゲート絶縁膜１０８との間に第２の酸化物膜１１６が形成されていることによって、トランジスタのチャネルをゲート絶縁膜と接しない構造とすることができる。
【０１２０】
また、第１の酸化物膜１１４、酸化物半導体膜１０４および第２の酸化物膜１１６に用いる材料によっては、第１の酸化物膜１１４、酸化物半導体膜１０４および第２の酸化物膜１１６の境界を明確に確認できない場合がある。図面においては、酸化物半導体膜１０４は、第１の酸化物膜１１４および第２の酸化物膜１１６と異なるハッチングで表し、第１の酸化物膜１１４と第２の酸化物膜１１６の境界は破線で表している。
【０１２１】
第１の酸化物膜１１４の厚さは、３ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜１０４の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。第２の酸化物膜１１６の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０１２２】
また、酸化物半導体膜１０４がＩｎ−Ｍ−Ｚｎ酸化物であり、第１の酸化物膜１１４もＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物膜１１４をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１０４をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物半導体膜１０４および第１の酸化物膜１１４を選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物半導体膜１０４および第１の酸化物膜１１４を選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる酸化物半導体膜１０４および第１の酸化物膜１１４を選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物半導体膜１０４および第１の酸化物膜１１４を選択する。このとき、酸化物半導体膜１０４において、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。第１の酸化物膜１１４を上記構成とすることにより、第１の酸化物膜１１４を酸化物半導体膜１０４よりも酸素欠損が生じにくい膜とすることができる。
【０１２３】
また、酸化物半導体膜１０４がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが２５原子％以上、Ｍが７５原子％未満、さらに好ましくはＩｎが３４原子％以上、Ｍが６６原子％未満とする。また、第１の酸化物膜１１４がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０原子％未満、Ｍが５０原子％以上、さらに好ましくはＩｎが２５原子％未満、Ｍが７５原子％以上とする。
【０１２４】
例えば、酸化物半導体膜１０４としてＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができ、第１の酸化物膜１１４としてＩｎ：Ｇａ：Ｚｎ＝１：３：４、１：３：２、１：６：２、１：６：４、１：６：１０、１：９：６、または１：９：０の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、酸化物半導体膜１０４および第１の酸化物膜１１４の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０１２５】
また、第２の酸化物膜１１６も同様に酸化物半導体膜１０４がＩｎ−Ｍ−Ｚｎ酸化物であり、第２の酸化物膜１１６もＩｎ−Ｍ−Ｚｎ酸化物であるとき、第２の酸化物膜１１６をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１０４をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物半導体膜１０４および第２の酸化物膜１１６を選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物半導体膜１０４および第２の酸化物膜１１６を選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる酸化物半導体膜１０４および第２の酸化物膜１１６を選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物半導体膜１０４および第２の酸化物膜１１６を選択する。このとき、酸化物半導体膜１０４において、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。第２の酸化物膜１１６を上記構成とすることにより、第２の酸化物膜１１６を酸化物半導体膜１０４よりも酸素欠損が生じにくい膜とすることができる。
【０１２６】
また、酸化物半導体膜１０４がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが２５原子％以上、Ｍが７５原子％未満、さらに好ましくはＩｎが３４原子％以上、Ｍが６６原子％未満とする。また、第２の酸化物膜１１６がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０原子％未満、Ｍが５０原子％以上、さらに好ましくはＩｎが２５原子％未満、Ｍが７５原子％以上とする。
【０１２７】
例えば、酸化物半導体膜１０４としてＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができ、第２の酸化物膜１１６としてＩｎ：Ｇａ：Ｚｎ＝１：３：４、１：３：２、１：６：２、１：６：４、１：６：１０、１：９：６、または１：９：０の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、酸化物半導体膜１０４および第２の酸化物膜１１６の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０１２８】
多層膜を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体膜１０４中の酸素欠損および不純物濃度を低減し、酸化物半導体膜１０４を真性または実質的に真性とみなせる半導体膜とすることが好ましい。特に、酸化物半導体膜１０４中のチャネル形成領域が、真性または実質的に真性とみなせることが好ましい。具体的には、酸化物半導体膜１０４のキャリア密度を、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満とする。
【０１２９】
また、酸化物半導体膜１０４において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物半導体膜１０４中の不純物濃度を低減するためには、近接する第１の酸化物膜１１４および第２の酸化物膜１１６中の不純物濃度も酸化物半導体膜１０４と同程度まで低減することが好ましい。
【０１３０】
特に、酸化物半導体膜１０４にシリコンが高濃度で含まれることにより、シリコンに起因する不純物準位が酸化物半導体膜１０４に形成される。該不純物準位は、トラップ準位となり、トランジスタの電気特性を劣化させることがある。トランジスタの電気特性の劣化を小さくするためには、酸化物半導体膜１０４のシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体膜１０４と第１の酸化物膜１１４および第２の酸化物膜１１６との界面のシリコン濃度についても上記シリコン濃度の範囲とする。
【０１３１】
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体膜のチャネルとなる領域はゲート絶縁膜と接しないことが好ましい。また、ゲート絶縁膜と酸化物半導体膜との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体膜のチャネルとなる領域はゲート絶縁膜から離すことが好ましい。
【０１３２】
したがって、多層膜を第１の酸化物膜１１４、酸化物半導体膜１０４および第２の酸化物膜１１６の積層構造とすることで、トランジスタのチャネルが形成される酸化物半導体膜１０４をゲート絶縁膜から離すことができ、高い電界効果移動度を有し、安定した電気特性のトランジスタを形成することができる。
【０１３３】
また、酸化物半導体膜１０４中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。酸化物半導体膜１０４を真性または実質的に真性とするためには、酸化物半導体膜１０４中の水素濃度は、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１３４】
なお、酸化物半導体膜１０４にシリコンおよび炭素が高い濃度で含まれることにより、酸化物半導体膜１０４の結晶性を低下させることがある。酸化物半導体膜１０４の結晶性を低下させないためには、酸化物半導体膜１０４のシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体膜１０４の結晶性を低下させないためには、酸化物半導体膜１０４の炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
【０１３５】
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、酸化物半導体を用いたトランジスタは、トランジスタがオフ状態のときのリーク電流（オフ電流ともいう）を極めて小さくすることができる。具体的には、チャネル長が３μｍ、チャネル幅が１０μｍのトランジスタにおいて、オフ電流を１×１０−２０Ａ未満、好ましくは１×１０−２２Ａ未満、さらに好ましくは１×１０−２４Ａ未満とすることができる。即ち、オンオフ比が２０桁以上１５０桁以下とすることができる。
【０１３６】
以下では、多層膜中の局在準位について説明する。多層膜中の局在準位密度を低減することで、多層膜を用いたトランジスタに安定した電気特性を付与することができる。多層膜の局在準位密度は、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）によって評価可能である。
【０１３７】
トランジスタに安定した電気特性を付与するためには、多層膜中のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすればよい。また、多層膜中のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすることで、トランジスタの電界効果移動度を高めることができる。なお、多層膜中のＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とするためには、酸化物半導体膜１０４中で局在準位を形成する元素であるシリコン、ゲルマニウム、炭素などの濃度を２×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３未満とすればよい。
【０１３８】
なお、ＣＰＭ測定では、試料である多層膜に接して設けられた電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射光量から吸光係数を導出することを各波長にて行う測定である。ＣＰＭ測定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸光係数が増加する。この吸光係数の増加分に定数を掛けることにより、試料の欠陥密度を導出することができる。
【０１３９】
ＣＰＭ測定で得られた局在準位は、不純物や欠陥に起因する準位と考えられる。すなわち、ＣＰＭ測定で得られる局在準位による吸収係数が小さい多層膜を用いることでトランジスタに安定した電気特性を付与することができる。
【０１４０】
以上のような構成にすることによって、各膜の段差によるカバレッジ不良を抑制することができる。このため、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく作製することができる。
【０１４１】
また、第１の酸化物膜１１４表面を平坦化することによって、第１の酸化物膜１１４上に形成される酸化物半導体膜１０４のカバレッジ不良を抑制することができ、また、ソース電極１０６ａおよびドレイン電極１０６ｂとなる導電膜の一部を加工する際に、より微細な加工が可能となる。
【０１４２】
［２−２  トランジスタ構造（２）の作製方法］
ここで、トランジスタの作製方法について図６乃至図８を用いて説明する。
【０１４３】
基板１００上に第１の下地絶縁膜１０２ａを形成し、第１の下地絶縁膜１０２ａ上に第２の下地絶縁膜１０２ｂを形成する。なお、第１の下地絶縁膜１０２ａと第２の下地絶縁膜１０２ｂをまとめて下地絶縁膜１０２と呼ぶことがある。次に、第２の下地絶縁膜１０２ｂ上に第１の酸化物膜１１３を成膜する（図６（Ａ）参照）。
【０１４４】
基板１００および下地絶縁膜１０２の材料および作製方法は、実施の形態１を参酌することができる。第１の酸化物膜１１３は、先に示した第１の酸化物膜１１４の材料を用い、酸化物半導体膜１０３と同様に成膜すればよい。
【０１４５】
次に、第１の酸化物膜１１３に平坦化処理を行い、下地絶縁膜１０２の上面を露出させ、第１の酸化物膜１１４を形成する（図６（Ｂ）参照）。平坦化処理については、実施の形態１を参酌することができる。
【０１４６】
次に、第１の酸化物膜１１４上に酸化物半導体膜１０４を形成する（図６（Ｃ）参照）。酸化物半導体膜１０４は、下地絶縁膜１０２および第１の酸化物膜１１４上に形成した酸化物半導体膜上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体膜の一部を選択的にエッチングすることで形成することができる。また、酸化物半導体膜１０４を形成するためのエッチングは、ドライエッチング法およびウェットエッチング法の一方または双方を用いて行うことができる。酸化物半導体膜の成膜については、実施の形態１を参酌することができる。
【０１４７】
なお、電子ビームを用いた露光、ＡｒＦエキシマレーザを光源とする液浸露光、ＤＵＶ露光またはＥＵＶ露光等を用いて形成したパターンの線幅が小さいレジストマスクによって酸化物半導体膜を加工することが好ましい。
【０１４８】
なお、酸化物半導体膜の一部を選択的にエッチングする前に第１の熱処理を行うと好ましい。第１の熱処理は、実施の形態１を参酌することができる。
【０１４９】
次に、下地絶縁膜１０２、第１の酸化物膜１１４および酸化物半導体膜１０４上にソース電極１０６ａおよびドレイン電極１０６ｂを形成する（図７（Ａ）参照）。ソース電極１０６ａおよびドレイン電極１０６ｂの材料および作製方法は、実施の形態１を参酌することができる。
【０１５０】
次に、酸化物半導体膜１０４、ソース電極１０６ａおよびドレイン電極１０６ｂ上に第２の酸化物膜１１５を成膜する（図７（Ｂ）参照）。第２の酸化物膜１１５は、先に示した第２の酸化物膜１１６の材料を用い、酸化物半導体膜１０３と同様に成膜すればよい。
【０１５１】
次に、第２の酸化物膜１１５上に絶縁膜１０７を成膜する（図７（Ｃ）参照）。絶縁膜１０７の材料および作製方法は、実施の形態１を参酌することができる。
【０１５２】
次に、第２の熱処理を行うことが好ましい。第２の熱処理は実施の形態１を参酌することができる。
【０１５３】
次に、絶縁膜１０７上にゲート電極１１０となる導電膜を成膜し、導電膜の一部を加工してゲート電極１１０を形成する（図８（Ａ）参照）。ゲート電極１１０の材料および作製方法は、実施の形態１を参酌することができる。
【０１５４】
次に、ゲート電極１１０をマスクとして、第２の酸化物膜１１５および絶縁膜１０７を加工して第２の酸化物膜１１６およびゲート絶縁膜１０８を形成する（図８（Ｂ）参照）。
【０１５５】
次に、ソース電極１０６ａ、ドレイン電極１０６ｂおよびゲート電極１１０上に絶縁膜１１２を形成する（図８（Ｃ）参照）。絶縁膜１１２の材料および作製方法は、実施の形態１を参酌することができる。
【０１５６】
次に、第３の熱処理を行うことが好ましい。第３の熱処理は、実施の形態１を参酌することができる。
【０１５７】
以上により、トランジスタ１６０を作製することができる。
【０１５８】
また、図９に示すトランジスタ１６５のような構成にしてもよい。トランジスタ１６０とトランジスタ１６５との違いは、ソース電極およびドレイン電極が積層構造であるか否かの点である。それ以外の構成についてはトランジスタ１６０と同様である。
【０１５９】
トランジスタ１６５のソース電極は、酸化物半導体膜１０４上の第１のソース電極１２６ａと、下地絶縁膜１０２、第１の酸化物膜１１４および第１のソース電極１２６ａ上の第２のソース電極１２６ｂと、第２のソース電極１２６ｂ上の第３のソース電極１２６ｃとを有する。
【０１６０】
また、トランジスタ１６５のドレイン電極は、酸化物半導体膜１０４上の第１のドレイン電極１２６ｄと、下地絶縁膜１０２、第１の酸化物膜１１４および第１のドレイン電極１２６ｄ上の第２のドレイン電極１２６ｅと、第２のドレイン電極１２６ｅ上の第３のドレイン電極１２６ｆとを有する。
【０１６１】
第１のソース電極１２６ａと第１のドレイン電極１２６ｄは、酸化物半導体膜１０４より酸素と結合しやすい導電材料を用いることができる。例えば、Ｃｒ、Ｔａ、Ｍｏ、Ｗ、Ｔｉなどを用いることができる。酸化物半導体膜１０４より酸素と結合しやすい導電材料を用いることで酸化物半導体膜１０４に低抵抗領域が形成され、酸化物半導体膜１０４と第１のソース電極１２６ａと第１のドレイン電極１２６ｄとのコンタクトが良好になる。
【０１６２】
第２のソース電極１２６ｂと第２のドレイン電極１２６ｅは、下地絶縁膜１０２からの酸素の引き抜きを抑制する導電材料を用いることができる。例えば、窒化チタン、窒化タンタル、窒化タングステンなどを用いることができる。下地絶縁膜１０２からの酸素の引き抜きを抑制する導電材料を用いることで下地絶縁膜１０２から酸化物半導体膜１０４へ十分な酸素を供給することができる。
【０１６３】
第３のソース電極１２６ｃと第３のドレイン電極１２６ｆは、抵抗率が低い導電材料を用いることができる。例えば、Ａｌ、Ｃｕなどを用いることができる。第２のソース電極１２６ｂと第２のドレイン電極１２６ｅは、抵抗率が高いため、寄生抵抗が形成されやすくなるが抵抗率が低い導電材料を積層することで寄生抵抗が形成されるのを抑制することができる。
【０１６４】
上記のようにソース電極とドレイン電極を３層にすることで、酸化物半導体膜１０４と良好にコンタクトすることができ、また、寄生抵抗が形成されるのを抑制することができるためトランジスタの実効的な移動度を向上することができる。また、第２のソース電極１２６ｂと第２のドレイン電極１２６ｅにより下地絶縁膜１０２の酸素の引き抜きを抑制することで、第１の酸化物膜１１４を介して下地絶縁膜１０２の酸素をチャネル領域の酸化物半導体膜１０４に供給することができ、ノーマリオフ特性を得ることができる。
【０１６５】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１６６】
（実施の形態３）
本実施の形態では、実施の形態２で説明したトランジスタとは異なる構造のトランジスタについて説明する。
【０１６７】
［３−１  トランジスタ構成（３）］
図１０に示すトランジスタ１７０は、基板１００上の下地絶縁膜１０２と、底面および側面が下地絶縁膜１０２中に設けられ、上面が露出した第１の酸化物膜１１４と、底面および側面が第１の酸化物膜１１４中に設けられ、上面が露出した酸化物半導体膜１０４と、下地絶縁膜１０２（第２の下地絶縁膜１０２ｂ）、第１の酸化物膜１１４および酸化物半導体膜１０４上のソース電極１０６ａおよびドレイン電極１０６ｂと、酸化物半導体膜１０４、ソース電極１０６ａおよびドレイン電極１０６ｂ上の第２の酸化物膜１１６と、第２の酸化物膜１１６上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電極１１０と、ソース電極１０６ａ、ドレイン電極１０６ｂおよびゲート電極１１０上の絶縁膜１１２と、を有する。
【０１６８】
実施の形態２のトランジスタ１６０と本実施の形態のトランジスタ１７０との違いは、酸化物半導体膜１０４が第１の酸化物膜１１４上にあるか、第１の酸化物膜１１４中に設けられているかの点である。それ以外の構成については実施の形態２のトランジスタ１６０と同様である。
【０１６９】
以上のような構成にすることによって、各膜の段差によるカバレッジ不良を抑制することができる。このため、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく作製することができる。
【０１７０】
また、酸化物半導体膜１０４表面を平坦化することで、ソース電極１０６ａおよびドレイン電極１０６ｂとなる導電膜の一部を加工する際に、より微細な加工が可能となる。
【０１７１】
［３−２  トランジスタ構造（３）の作製方法］
ここで、トランジスタの作製方法について図１１および図１２を用いて説明する。
【０１７２】
基板１００上に第１の下地絶縁膜１０２ａを形成し、第１の下地絶縁膜１０２ａ上に第２の下地絶縁膜１０２ｂを形成する。なお、第１の下地絶縁膜１０２ａと第２の下地絶縁膜１０２ｂをまとめて下地絶縁膜１０２と呼ぶことがある。次に、下地絶縁膜１０２上に第１の酸化物膜１１３を成膜する。次に、第１の酸化物膜１１３上に酸化物半導体膜１０３を成膜する。（図１１（Ａ）参照）。
【０１７３】
基板１００、下地絶縁膜１０２、第１の酸化物膜１１３および酸化物半導体膜１０３の材料および作製方法は、実施の形態１および実施の形態２を参酌することができる。
【０１７４】
次に、第１の熱処理を行うと好ましい。第１の熱処理は、実施の形態１を参酌することができる。
【０１７５】
次に、第１の酸化物膜１１３および酸化物半導体膜１０３に平坦化処理を行い、下地絶縁膜１０２の上面を露出させ、第１の酸化物膜１１４および酸化物半導体膜１０４を形成する（図１１（Ｂ）参照）。平坦化処理については、実施の形態１を参酌することができる。
【０１７６】
次に、下地絶縁膜１０２、第１の酸化物膜１１４および酸化物半導体膜１０４上にソース電極１０６ａおよびドレイン電極１０６ｂを形成する（図１１（Ｃ）参照）。ソース電極１０６ａおよびドレイン電極１０６ｂの材料および作製方法は、実施の形態１を参酌することができる。
【０１７７】
次に、酸化物半導体膜１０４、ソース電極１０６ａおよびドレイン電極１０６ｂ上に第２の酸化物膜１１５を成膜する。次に、第２の酸化物膜１１５上に絶縁膜１０７を成膜する（図１２（Ａ）参照）。第２の酸化物膜１１５および絶縁膜１０７の材料および作製方法は、実施の形態１および実施の形態２を参酌することができる。
【０１７８】
次に、第２の熱処理を行うことが好ましい。第２の熱処理は実施の形態１を参酌することができる。
【０１７９】
次に、絶縁膜１０７上にゲート電極１１０となる導電膜を成膜し、導電膜の一部を加工してゲート電極１１０を形成する。次に、ゲート電極１１０をマスクとして、第２の酸化物膜１１５および絶縁膜１０７を加工して第２の酸化物膜１１６およびゲート絶縁膜１０８を形成する（図１２（Ｂ）参照）。ゲート電極１１０の材料および作製方法は、実施の形態１を参酌することができる。
【０１８０】
次に、ソース電極１０６ａ、ドレイン電極１０６ｂおよびゲート電極１１０上に絶縁膜１１２を形成する（図１２（Ｃ）参照）。絶縁膜１１２の材料および作製方法は、実施の形態１を参酌することができる。
【０１８１】
次に、第３の熱処理を行うことが好ましい。第３の熱処理は、実施の形態１を参酌することができる。
【０１８２】
以上により、トランジスタ１７０を作製することができる。
【０１８３】
また、他の方法でもトランジスタ１７０を作製することができる。その作製方法について図１３および図１４を用いて説明する。
【０１８４】
基板１００上に下地絶縁膜１０２を形成し、下地絶縁膜１０２上に第１の酸化物膜１１３を成膜する（図１３（Ａ）参照）。
【０１８５】
次に、第１の酸化物膜１１３に平坦化処理を行い、下地絶縁膜１０２の上面を露出させ、第１の酸化物膜１１３ａを形成する（図１３（Ｂ）参照）。
【０１８６】
次に、下地絶縁膜１０２および第１の酸化物膜１１３ａ上にレジストマスク１２０を形成し、当該レジストマスク１２０を用いて第１の酸化物膜１１３ａの一部を選択的にエッチングして溝を有する第１の酸化物膜１１４を形成する（図１３（Ｃ）参照）。
【０１８７】
次に、下地絶縁膜１０２および第１の酸化物膜１１４上に酸化物半導体膜１０３を成膜する（図１４（Ａ）参照）。
【０１８８】
次に、酸化物半導体膜１０３に平坦化処理を行い、下地絶縁膜１０２の上面を露出させ、酸化物半導体膜１０４を形成する（図１４（Ｂ）参照）。
【０１８９】
その後のソース電極１０６ａおよびドレイン電極１０６ｂ形成工程以降は図１１（Ｃ）および図１２と同様である。
【０１９０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１９１】
（実施の形態４）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
【０１９２】
図１５（Ａ）に半導体装置の断面図、図１５（Ｂ）に半導体装置の回路図をそれぞれ示す。
【０１９３】
図１５（Ａ）および図１５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２および容量素子３２０４を有している。なお、トランジスタ３２０２としては、実施の形態１乃至実施の形態３で説明したトランジスタを用いることができ、本実施の形態では、実施の形態１の図１に示すトランジスタ１５０を適用する例を示している。また、容量素子３２０４は、一方の電極をトランジスタ３２０２のゲート電極、他方の電極をトランジスタ３２０２のソース電極またはドレイン電極、誘電体をトランジスタ３２０２のゲート絶縁膜と同じ材料を用いる構造とすることで、トランジスタ３２０２と同時に形成することができる。
【０１９４】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能とする。
【０１９５】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１乃至実施の形態３に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１９６】
図１５（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。同様にドレイン電極との記載には、ドレイン領域が含まれうる。
【０１９７】
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１０６が設けられており、トランジスタ３２００を覆うように絶縁膜３２２０が設けられている。なお、素子分離絶縁層３１０６は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
【０１９８】
例えば、結晶性シリコン基板を用いたトランジスタ３２００は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ３２０２および容量素子３２０４の形成前の処理として、トランジスタ３２００を覆う絶縁膜３２２０にＣＭＰ処理を施して、絶縁膜３２２０を平坦化すると同時にトランジスタ３２００のゲート電極の上面を露出させる。
【０１９９】
また、絶縁膜３２２０に溝を設け、その溝に酸化物半導体膜を形成する。また、トランジスタ３２０２のソース電極またはドレイン電極の一方は延在して、容量素子３２０４の一方の電極として作用する。
【０２００】
図１５（Ａ）に示すトランジスタ３２０２は、酸化物半導体膜にチャネルが形成されるトップゲート型トランジスタである。トランジスタ３２０２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２０１】
図１５（Ａ）に示すように、トランジスタ３２００とトランジスタ３２０２は重畳するように形成することができるため、その占有面積を低減することができる。したがって、半導体装置の集積度を高めることができる。
【０２０２】
次に、図１５（Ａ）に対応する回路構成の一例を図１５（Ｂ）に示す。
【０２０３】
図１５（Ｂ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ３２００のソース電極またはドレイン電極の一方とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ３２００のソース電極またはドレイン電極の他方とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ３２０２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極とは、電気的に接続されている。そして、トランジスタ３２００のゲート電極と、トランジスタ３２０２のソース電極またはドレイン電極の他方は、容量素子３２０４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子３２０４の電極の他方は電気的に接続されている。
【０２０４】
図１５（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０５】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３２００のゲート電極、および容量素子３２０４に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジスタ３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
【０２０６】
トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
【０２０７】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線の電位を判別することで、保持されている情報を読み出すことができる。
【０２０８】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２０９】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２１０】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２１１】
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
【０２１２】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２１３】
（実施の形態５）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態４に示した構成と異なる半導体装置の説明を行う。
【０２１４】
図１６（Ａ）は、半導体装置の回路構成の一例を示し、図１６（Ｂ）は半導体装置の一例を示す概念図である。なお、当該半導体装置に含まれるトランジスタ４１６２としては、実施の形態１乃至３で説明したトランジスタを用いることができる。また、容量素子４２５４は、実施の形態４で説明した容量素子３２０４と同様に、トランジスタ４１６２の作製工程にて同時に作製することができる。
【０２１５】
図１６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ４１６２のソース電極とは電気的に接続され、ワード線ＷＬとトランジスタ４１６２のゲート電極とは電気的に接続され、トランジスタ４１６２のドレイン電極と容量素子４２５４の一方の端子とは電気的に接続されている。
【０２１６】
次に、図１６（Ａ）に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２１７】
まず、ワード線ＷＬの電位を、トランジスタ４１６２がオン状態となる電位として、トランジスタ４１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４２５４の一方の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ４１６２がオフ状態となる電位として、トランジスタ４１６２をオフ状態とすることにより、容量素子４２５４の一方の端子の電位が保持される（保持）。
【０２１８】
酸化物半導体を用いたトランジスタ４１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ４１６２をオフ状態とすることで、容量素子４２５４の第１の端子の電位（あるいは、容量素子４２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２１９】
次に、情報の読み出しについて説明する。トランジスタ４１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子４２５４とが導通し、ビット線ＢＬと容量素子４２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子４２５４の第１の端子の電位（あるいは容量素子４２５４に蓄積された電荷）によって、異なる値をとる。
【０２２０】
例えば、容量素子４２５４の第１の端子の電位をＶ、容量素子４２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として、容量素子４２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２２１】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２２２】
このように、図１６（Ａ）に示す半導体装置は、トランジスタ４１６２のオフ電流が極めて小さいという特徴から、容量素子４２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２２３】
次に、図１６（Ｂ）に示す半導体装置について、説明を行う。
【０２２４】
図１６（Ｂ）に示す半導体装置は、上部に記憶回路として図１６（Ａ）に示したメモリセル４２５０を複数有するメモリセルアレイ４２５１（メモリセルアレイ４２５１ａおよび４２５１ｂ）を有し、下部に、メモリセルアレイ４２５１を動作させるために必要な周辺回路４２５３を有する。なお、周辺回路４２５３は、メモリセルアレイ４２５１と電気的に接続されている。
【０２２５】
図１６（Ｂ）に示した構成とすることにより、周辺回路４２５３をメモリセルアレイ４２５１の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２２６】
周辺回路４２５３に設けられるトランジスタは、トランジスタ４１６２とは異なる半導体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２２７】
なお、図１６（Ｂ）に示した半導体装置では、メモリセルアレイ４２５１がメモリセルアレイ４２５１ａとメモリセルアレイ４２５１ｂの積層である構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良いし、単層であってもよい。
【０２２８】
トランジスタ４１６２は、酸化物半導体を用いて形成されており、実施の形態１乃至実施の形態３で説明したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２２９】
また、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２３０】
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。
【０２３１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２３２】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態３で説明したトランジスタを用いることのできる電子機器の例について説明する。
【０２３３】
実施の形態１乃至実施の形態３で説明したトランジスタは、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医療機器、などが挙げられる。また、煙感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１７、図１８、図１９、および図２０に示す。
【０２３４】
まず、警報装置の例として火災報知器の構成について説明する。なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器なども火災報知器に含むものとする。
【０２３５】
図１７に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュータ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３と、高電位電源線ＶＤＤおよびパワーゲートコントローラ５０３と電気的に接続されたパワーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５０５と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性記憶部５０６と不揮発性記憶部５０７と、が含まれる。
【０２３６】
また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ２Ｃバスなどを用いることができる。また、本実施の形態に示す警報装置には、インターフェース５０８を介してパワーゲート５０４と電気的に接続される発光素子５３０が設けられる。
【０２３７】
発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）などを用いることができる。
【０２３８】
パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲート５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に従って、ＣＰＵ５０５、検出部５０９およびインターフェース５０８に高電位電源線ＶＤＤから供給される電源を供給または遮断する。ここで、パワーゲート５０４としては、例えば、トランジスタなどのスイッチング素子を用いることができる。
【０２３９】
このようなパワーゲートコントローラ５０３およびパワーゲート５０４を用いることにより、光量を測定する期間に検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５およびインターフェース５０８への電源供給を遮断することができる。このように警報装置を動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
【０２４０】
また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に用いられる、極めてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。
【０２４１】
本実施の形態に示す警報装置に直流電源５０１を設け、直流電源５０１から高電位電源線ＶＤＤに電源を供給しても良い。直流電源５０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続される。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
【０２４２】
直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持することができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実施の形態に示す警報装置は、必ずしも直流電源５０１を設ける必要はなく、例えば、当該警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い。
【０２４３】
また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
【０２４４】
検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置では、火災に係る物理量を計測する。故に、検出部５０９には、火災に係る物理量として光量を計測し、煙の存在を感知する。
【０２４５】
検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワーゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４およびＣＰＵ５０５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、および検出部５０９に設けられた光センサ５１１、アンプ５１２並びにＡＤコンバータ５１３は、パワーゲート５０４が検出部５０９に電源を供給したときに動作する。
【０２４６】
図１８に警報装置の断面の一部を示す。当該警報装置は、ｐ型の半導体基板６０１に形成された素子分離領域６０３と、ゲート絶縁膜６０７、ゲート電極６０９、ｎ型の不純物領域６１１ａ、ｎ型の不純物領域６１１ｂを有するｎ型のトランジスタ７１９とが形成されている。また、ｎ型のトランジスタ７１９上には絶縁膜６１５および絶縁膜６１７が設けられている。ｎ型のトランジスタ７１９は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形成されるため、十分な高速動作が可能となる。これにより、高速アクセスが可能なＣＰＵの揮発性記憶部を形成することができる。
【０２４７】
絶縁膜６１５および絶縁膜６１７の一部を選択的にエッチングした開口部には、コンタクトプラグ６１９ａおよびコンタクトプラグ６１９ｂが形成され、絶縁膜６１７、コンタクトプラグ６１９ａおよびコンタクトプラグ６１９ｂ上に溝部を有する絶縁膜６２１が設けられている。
【０２４８】
絶縁膜６２１の溝部に配線６２３ａおよび配線６２３ｂが形成されており、絶縁膜６２１、配線６２３ａおよび配線６２３ｂ上には、スパッタリング法またはＣＶＤ法等によって形成された絶縁膜６２０が設けられている。また、絶縁膜６２０上に絶縁膜６２２が形成されている。
【０２４９】
絶縁膜６２２上には、第２のトランジスタ７１７と、光電変換素子７１４が設けられている。また、絶縁膜６２２上には、スパッタリング法またはＣＶＤ法等により形成された絶縁膜６２５が設けられており、絶縁膜６２５に溝を設け、その溝に酸化物半導体膜６０４を形成する。
【０２５０】
第２のトランジスタ７１７は、下地絶縁膜となる絶縁膜６２５と、酸化物半導体膜６０４と、酸化物半導体膜６０４に接するソース電極６１６ａおよびドレイン電極６１６ｂと、ゲート絶縁膜６１２と、ゲート電極６１０と、絶縁膜６１８を含む。また、光電変換素子７１４と第２のトランジスタ７１７を覆う絶縁膜６４５が設けられ、絶縁膜６４５上にドレイン電極６１６ｂに接して配線６４９を有する。配線６４９は、第２のトランジスタ７１７のドレイン電極とｎ型のトランジスタ７１９のゲート電極６０９とを電気的に接続するノードとして機能する。なお、図面に示す断面Ｃ−Ｄは、断面Ａ−Ｂに示すトランジスタ７１９の奥行き方向の断面を示している。
【０２５１】
ここで、第２のトランジスタ７１７には、実施の形態１乃至実施の形態３で説明したトランジスタを用いることができ、酸化物半導体膜６０４は、実施の形態１で説明した酸化物半導体膜１０４に相当する。また、ソース電極６１６ａおよびドレイン電極６１６ｂのそれぞれは、実施の形態１で説明したソース電極１０６ａおよびドレイン電極１０６ｂに相当する。
【０２５２】
光センサ５１１は、光電変換素子７１４と、容量素子と、第１のトランジスタと、第２のトランジスタ７１７と、第３のトランジスタと、ｎ型のトランジスタ７１９と、を含む。ここで光電変換素子７１４としては、例えば、フォトダイオードなどを用いることができる。
【０２５３】
光電変換素子７１４の端子の一方は、低電位電源線ＶＳＳと電気的に接続され、端子の他方は、第２のトランジスタ７１７のソース電極６１６ａもしくはドレイン電極６１６ｂの一方に電気的に接続される。
【０２５４】
第２のトランジスタ７１７のゲート電極６１０には、電荷蓄積制御信号Ｔｘが与えられ、ソース電極６１６ａもしくはドレイン電極６１６ｂの他方は、容量素子の一対の電極の一方、第１のトランジスタのソース電極およびドレイン電極の一方、およびｎ型のトランジスタ７１９のゲート電極と電気的に接続される（以下、当該ノードをノードＦＤと呼ぶ場合がある）。
【０２５５】
容量素子の一対の電極の他方は、低電位電源線ＶＳＳと電気的に接続される。第１のトランジスタのゲート電極は、リセット信号Ｒｅｓが与えられ、ソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。
【０２５６】
ｎ型のトランジスタ７１９のソース電極およびドレイン電極の一方は、第３のトランジスタのソース電極およびドレイン電極の一方と、アンプ５１２と電気的に接続される。また、ｎ型のトランジスタ７１９のソース電極およびドレイン電極の他方は、高電位電源線ＶＤＤと電気的に接続される。第３のトランジスタのゲート電極は、バイアス信号Ｂｉａｓが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線ＶＳＳと電気的に接続される。
【０２５７】
なお、容量素子は必ずしも設ける必要はなく、例えば、ｎ型のトランジスタ７１９などの寄生容量が十分大きい場合、容量素子を設けない構成としても良い。
【０２５８】
また、第１のトランジスタおよび第２のトランジスタ７１７には、極めてオフ電流の低いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとしては、酸化物半導体を含むトランジスタを用いることが好ましい。このような構成とすることによりノードＦＤの電位を長時間保持することが可能となる。
【０２５９】
また、図１８に示す構成は、第２のトランジスタ７１７と電気的に接続して、絶縁膜６２５上に光電変換素子７１４が設けられている。
【０２６０】
光電変換素子７１４は、絶縁膜６２５上に設けられた半導体膜６６０と、半導体膜６６０上に接して設けられたソース電極６１６ａ、電極６１６ｃと、を有する。ソース電極６１６ａは第２のトランジスタ７１７のソース電極またはドレイン電極として機能する電極であり、光電変換素子７１４と第２のトランジスタ７１７とを電気的に接続している。
【０２６１】
半導体膜６６０、ソース電極６１６ａおよび電極６１６ｃ上には、ゲート絶縁膜６１２、絶縁膜６１８および絶縁膜６４５が設けられている。また、絶縁膜６４５上に配線６５６が設けられており、ゲート絶縁膜６１２、絶縁膜６１８および絶縁膜６４５に設けられた開口を介して電極６１６ｃと接する。
【０２６２】
電極６１６ｃは、ソース電極６１６ａおよびドレイン電極６１６ｂと、配線６５６は、配線６４９と同様の工程で作成することができる。
【０２６３】
半導体膜６６０としては、光電変換を行うことができる半導体膜を設ければよく、例えば、シリコンやゲルマニウムなどを用いることができる。半導体膜６６０にシリコンを用いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウムでは吸収できる電磁波の波長が異なるため、半導体膜６６０にゲルマニウムを用いる構成とすると、赤外線を中心に検知するセンサとして用いることができる。
【０２６４】
以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することができる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまたは光電変換素子を外付けとして、マイクロコンピュータ５００に電気的に接続すればよい。
【０２６５】
上述したＩＣチップを含む警報装置には、先の実施の形態に示したトランジスタを用いた複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いられる。
【０２６６】
図１９は、実施の形態１乃至実施の形態３で説明したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。
【０２６７】
図１９（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２６８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２６９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２７０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２７１】
図１９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
【０２７２】
図１９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２７３】
電源停止に関しては、図１９（Ｂ）または図１９（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１９（Ｂ）および図１９（Ｃ）の回路の説明を行う。
【０２７４】
図１９（Ｂ）および図１９（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示す。
【０２７５】
図１９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、先の実施の形態に記載されているトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２７６】
図１９（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示したトランジスタを用いており、当該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２７７】
なお、図１９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２７８】
また、図１９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０２７９】
また、図１９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２８０】
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２８１】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０２８２】
図２０（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカー部８００３から音声を出力することが可能である。上述した表示装置を用いて表示部８００２に用いることが可能である。
【０２８３】
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２８４】
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、上述したメモリやＣＰＵを用いることが可能である。
【０２８５】
図２０（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。
【０２８６】
図２０（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図２０（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。
【０２８７】
図２０（Ａ）において、電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図２０（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
【０２８８】
図２０（Ｂ）および図２０（Ｃ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
【０２８９】
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０２９０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０２９１】
１００    基板
１０２    下地絶縁膜
１０２ａ    第１の下地絶縁膜
１０２ｂ    第２の下地絶縁膜
１０３    酸化物半導体膜
１０４    酸化物半導体膜
１０６ａ    ソース電極
１０６ｂ    ドレイン電極
１０７    絶縁膜
１０８    ゲート絶縁膜
１１０    ゲート電極
１１２    絶縁膜
１１３    第１の酸化物膜
１１３ａ    第１の酸化物膜
１１４    第１の酸化物膜
１１５    第２の酸化物膜
１１６    第２の酸化物膜
１２０    レジストマスク
１２６ａ    第１のソース電極
１２６ｂ    第２のソース電極
１２６ｃ    第３のソース電極
１２６ｄ    第１のドレイン電極
１２６ｅ    第２のドレイン電極
１２６ｆ    第３のドレイン電極
１５０    トランジスタ
１６０    トランジスタ
１６５    トランジスタ
１７０    トランジスタ
５００    マイクロコンピュータ
５０１    直流電源
５０２    バスライン
５０３    パワーゲートコントローラ
５０４    パワーゲート
５０５    ＣＰＵ
５０６    揮発性記憶部
５０７    不揮発性記憶部
５０８    インターフェース
５０９    検出部
５１１    光センサ
５１２    アンプ
５１３    ＡＤコンバータ
５３０    発光素子
６０１    半導体基板
６０３    素子分離領域
６０４    酸化物半導体膜
６０７    ゲート絶縁膜
６０９    ゲート電極
６１０    ゲート電極
６１１ａ    不純物領域
６１１ｂ    不純物領域
６１２    ゲート絶縁膜
６１５    絶縁膜
６１６ａ    ソース電極
６１６ｂ    ドレイン電極
６１６ｃ    電極
６１７    絶縁膜
６１８    絶縁膜
６１９ａ    コンタクトプラグ
６１９ｂ    コンタクトプラグ
６２０    絶縁膜
６２１    絶縁膜
６２２    絶縁膜
６２３ａ    配線
６２３ｂ    配線
６２５    絶縁膜
６４５    絶縁膜
６４９    配線
６５６    配線
６６０    半導体膜
７１４    光電変換素子
７１７    トランジスタ
７１９    トランジスタ
１１４１    スイッチング素子
１１４２    メモリセル
１１４３    メモリセル群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
３０００    基板
３１０６    素子分離絶縁層
３２００    トランジスタ
３２０２    トランジスタ
３２０４    容量素子
３２２０    絶縁膜
４１６２    トランジスタ
４２５０    メモリセル
４２５１    メモリセルアレイ
４２５１ａ    メモリセルアレイ
４２５１ｂ    メモリセルアレイ
４２５３    周辺回路
４２５４    容量素子
８００１    筐体
８１００    警報装置
８１０１    マイクロコンピュータ
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９７００    電気自動車
９７０１    二次電池
９７０２    制御回路
９７０３    駆動装置
９７０４    処理装置
【図１】
2014195062.tif 000003
【図２】
2014195062.tif 000004
【図３】
2014195062.tif 000005
【図４】
2014195062.tif 000006
【図５】
2014195062.tif 000007
【図６】
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【図７】
2014195062.tif 000009
【図８】
2014195062.tif 000010
【図９】
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【図１０】
2014195062.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2014195062.tif 000018
【図１７】
2014195062.tif 000019
【図１８】
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【図１９】
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【図２０】
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