(57)【要約】【課題】配線を平面方向に容易に引き回すことができる半導体パッケージを提供する。【解決手段】半導体パッケージ１は、同一平面上に多数形成された配線パターン２０と、配線パターン２０同士を絶縁するとともに、配線パターン２０同士を接着する絶縁層３０と、配線パターン２０の下面側に実装された半導体素子５０とを有する。また、半導体パッケージ１は、配線パターン２０の上面側に実装された半導体素子７０と、絶縁層３０の下面に形成され、半導体素子５０全体を被覆する絶縁層６０とを有する。半導体素子５０と半導体素子７０は少なくとも一部が、共通の配線パターン２０を介して、平面視で重なる位置で直線的に接続されている。【選択図】図１
2014123622.tif 000002
【特許請求の範囲】
【請求項１】
同一平面上に多数形成された配線パターンと、
前記配線パターン同士を絶縁するとともに、前記配線パターン同士を接着する第１絶縁層と、
前記配線パターンの下面側に実装された第１電子部品と、
前記配線パターンの上面側に実装された第２電子部品と、
前記第１絶縁層の下面に形成され、前記第１電子部品全体を被覆する第２絶縁層と、を有し、
前記第１電子部品と前記第２電子部品は少なくとも一部が、共通の前記配線パターンを介して、平面視で重なる位置で直線的に接続されていることを特徴とする半導体パッケージ。
【請求項２】
前記配線パターンの下面に形成された第１突起部と、
前記配線パターンの上面に形成された第２突起部と、を有し、
前記第１絶縁層は、前記配線パターンの側面及び前記第１突起部の側面を被覆し、
前記第１電子部品が前記第１突起部にフリップチップ接合され、前記第２電子部品が前記第２突起部にフリップチップ接合されていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記配線パターンの上面側に前記第２電子部品が複数個実装され、
前記第２絶縁層内には、前記第２電子部品と電気的に接続された配線パターン同士を接続し、２つの前記第２電子部品を相互に電気的に接続する第１導体ワイヤが形成されていることを特徴とする請求項１又は２に記載の半導体パッケージ。
【請求項４】
同一平面上に多数形成された配線パターンと、
前記配線パターン同士を絶縁するとともに、前記配線パターン同士を接着する第１絶縁層と、
前記配線パターンの上面側に実装された複数の第２電子部品と、
前記配線パターンの下面側において、前記第２電子部品と電気的に接続された前記配線パターン同士を接続し、２つの前記第２電子部品を相互に電気的に接続する第１導体ワイヤと、
前記第１絶縁層の下面に形成され、前記第１導体ワイヤ全体を被覆する第２絶縁層と、
を有することを特徴とする半導体パッケージ。
【請求項５】
前記配線パターンの下面側に形成された枠状の基板を有し、
前記第２絶縁層は、前記基板と前記配線パターンと前記第１絶縁層とによって形成された空間を充填するように形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体パッケージ。
【請求項６】
前記第２絶縁層内に形成され、前記基板に形成された金属層と前記配線パターンとを電気的に接続する第２導体ワイヤを有することを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記第１絶縁層と前記第２絶縁層とが一体に形成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体パッケージ。
【請求項８】
支持基板を準備する工程と、
前記支持基板の下面に、複数の第１開口部を有する第１絶縁層を形成する工程と、
前記支持基板の下面であって、前記第１開口部内に配線パターンを形成する工程と、
前記配線パターンの下面側に第１電子部品を実装する工程と、
前記第１電子部品全体を被覆する第２絶縁層を前記配線パターンの下面側に形成する工程と、
前記支持基板を除去する工程と、
前記配線パターンの上面側に第２電子部品を実装する工程と、を有し、
前記第２電子部品と前記第１電子部品は少なくとも一部が、共通の配線パターンを介して、平面視で重なる位置で直線的に接続されることを特徴とする半導体パッケージの製造方法。
【請求項９】
前記第１絶縁層及び前記配線パターンを形成する工程は、
前記支持基板の下面に、第２開口部を有するレジスト層を形成する工程と、
前記第２開口部から露出された前記支持基板の下面に凹部を形成する工程と、
前記レジスト層を除去する工程と、
前記支持基板の下面に、前記支持基板の下面の一部及び前記凹部を露出する第３開口部を有する第３絶縁層を形成する工程と、
前記凹部内に第２突起部を形成するとともに、前記第３開口部内に前記配線パターンを形成する工程と、
前記第３絶縁層の下面及び前記配線パターンの下面に、前記配線パターンの下面の一部を露出する第４開口部を有する第４絶縁層を形成し、前記第３絶縁層及び前記第４絶縁層を含む前記第１絶縁層を形成する工程と、
前記第４開口部内に第１突起部を形成する工程と、を有し、
前記第１電子部品は、前記第１突起部にフリップチップ接合され、
前記第２電子部品は、前記第２突起部にフリップチップ接合されることを特徴とする請求項８に記載の半導体パッケージの製造方法。
【請求項１０】
前記第２絶縁層を形成する工程の前に、
前記配線パターンのうち第１配線パターンと第２配線パターンとを電気的に接続する第１導体ワイヤを前記配線パターンの下面側に形成する工程を有し、
前記第２絶縁層は、前記第１導体ワイヤ全体を被覆するように形成され、
前記配線パターンの上面側には複数の前記第２電子部品が実装され、２つの前記第２電子部品が前記第１配線パターン及び前記第２配線パターン及び前記第１導体ワイヤにより相互に電気的に接続されることを特徴とする請求項８又は９に記載の半導体パッケージの製造方法。
【請求項１１】
支持基板を準備する工程と、
前記支持基板の下面に、複数の第１開口部を有する第１絶縁層を形成する工程と、
前記支持基板の下面であって、前記第１開口部内に配線パターンを形成する工程と、
前記配線パターンの下面側に、前記配線パターンのうち第１配線パターンと第２配線パターンとを電気的に接続する第１導体ワイヤを形成する工程と、
前記第１導体ワイヤ全体を被覆する第２絶縁層を前記配線パターンの下面側に形成する工程と、
前記支持基板を除去する工程と、
前記配線パターンの上面側に複数の電子部品を実装する工程と、を有し、
２つの前記電子部品は、前記第１配線パターン及び前記第２配線パターン及び前記第１導体ワイヤにより相互に電気的に接続されることを特徴とする半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ及び半導体パッケージの製造方法に関するものである。
【背景技術】
【０００２】
近年、電子機器の小型化及び高機能化の要求に伴い、それに用いられるＩＣやＬＳＩ等の半導体素子（チップ）が高集積化され大容量化されてきている。そして、半導体素子を実装するパッケージについても、小型化（薄型化）、多ピン化、高密度化が要求されている。そこで、このような要求に応えるべく、複数の半導体素子を１つの基板上に実装させたシステム・イン・パッケージ（System in Package：ＳｉＰ）が実用化されている。特に、複数の半導体素子を３次元的に積層する３次元実装技術を用いたＳｉＰ、所謂チップ積層型パッケージは、高集積化が可能になるという利点に加え、配線長の短縮が可能になることから、回路動作の高速化や配線の浮遊容量の低減が可能になるという利点があるため、広く実用化されている。
【０００３】
この種のチップ積層型パッケージを製造するための３次元実装技術としては、貫通電極が形成された複数の半導体素子を基板上に積層し、上記貫通電極とその貫通電極上に形成されたマイクロバンプとによって半導体素子間を電気的に接続する技術が提案されている（例えば、特許文献１参照）。
【０００４】
また、上記従来技術に関連する先行技術として、特許文献２，３が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１７９５６２号公報
【特許文献２】特開２０１１−１２９７１７号公報
【特許文献３】特開２００７−１７３５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上記チップ積層型パッケージでは、電源の供給経路や外部接続Ｉ／Ｏの経路を確保する必要がある。しかし、半導体素子同士を貫通電極とマイクロバンプとによって直接接続した場合には、半導体素子と接続される配線を半導体素子の積層位置から外側に引き出すことが困難であるため、上述した経路を確保することが難しい。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、同一平面上に多数形成された配線パターンと、前記配線パターン同士を絶縁するとともに、前記配線パターン同士を接着する第１絶縁層と、前記配線パターンの下面側に実装された第１電子部品と、前記配線パターンの上面側に実装された第２電子部品と、前記第１絶縁層の下面に形成され、前記第１電子部品全体を被覆する第２絶縁層と、を有し、前記第１電子部品と前記第２電子部品は少なくとも一部が、共通の前記配線パターンを介して、平面視で重なる位置で直線的に接続されている。
【発明の効果】
【０００８】
本発明の一観点によれば、配線を平面方向に容易に引き回すことができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】（ａ）は、第１実施形態の半導体パッケージを示す概略断面図、（ｂ）は、（ａ）に示す半導体パッケージの一部を拡大した拡大断面図。
【図２】基板の概略斜視図。
【図３】第１実施形態の半導体パッケージを示す概略平面図。
【図４】（ａ）〜（ｄ）は、第１実施形態の半導体パッケージの製造方法を示す概略断面図。
【図５】（ａ）〜（ｄ）は、第１実施形態の半導体パッケージの製造方法を示す概略断面図。
【図６】（ａ）〜（ｃ）は、第１実施形態の半導体パッケージの製造方法を示す概略断面図。
【図７】（ａ）〜（ｃ）は、第１実施形態の半導体パッケージの製造方法を示す概略断面図。
【図８】（ａ）は、変形例の半導体パッケージを示す概略断面図、（ｂ）は、変形例の半導体パッケージを示す概略平面図。
【図９】（ａ）は、第２実施形態の半導体パッケージを示す概略断面図、（ｂ）は、（ａ）に示す半導体パッケージの一部を拡大した拡大断面図。
【図１０】（ａ）〜（ｅ）は、第２実施形態の半導体パッケージの製造方法を示す概略断面図。
【図１１】（ａ）〜（ｃ）は、第２実施形態の半導体パッケージの製造方法を示す概略断面図。
【図１２】（ａ）〜（ｄ）は、第３実施形態の半導体パッケージの製造方法を示す概略断面図。
【図１３】（ａ）〜（ｃ）は、第３実施形態の半導体パッケージの製造方法を示す概略断面図。
【図１４】（ａ）は、第４実施形態の半導体パッケージを示す概略断面図、（ｂ）は、（ａ）に示す半導体パッケージの一部を拡大した拡大断面図。
【図１５】（ａ）、（ｃ）、（ｄ）は、第４実施形態の半導体パッケージの製造方法を示す概略断面図、（ｂ）は、（ａ）に示す半導体パッケージの一部を拡大した拡大平面図。
【図１６】（ａ）は、第４実施形態の半導体パッケージの製造方法を示す概略断面図、（ｂ）、（ｃ）は、（ａ）に示す半導体パッケージの一部を拡大した拡大平面図。なお、（ｂ）は、（ａ）に示す半導体パッケージを下側から見た平面図であり、（ｃ）は、（ａ）に示す半導体パッケージを上側から見た平面図である。
【図１７】（ａ）、（ｃ）は、第４実施形態の半導体パッケージの製造方法を示す概略断面図、（ｂ）は、（ａ）に示す半導体パッケージの一部を拡大した拡大平面図。
【図１８】（ａ）〜（ｃ）は、第４実施形態の半導体パッケージの製造方法を示す概略断面図。
【図１９】（ａ）は、第５実施形態の半導体パッケージを示す概略断面図、（ｂ）は、（ａ）に示す半導体パッケージの一部を拡大した拡大断面図。
【図２０】（ａ）〜（ｅ）は、第５実施形態の半導体パッケージの製造方法を示す概略断面図。
【図２１】（ａ）〜（ｃ）は、第５実施形態の半導体パッケージの製造方法を示す概略断面図。
【図２２】変形例の半導体パッケージを示す概略断面図。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを省略している。
【００１１】
（第１実施形態）
以下、第１実施形態を図１〜図７に従って説明する。
図１（ａ）に示すように、半導体パッケージ１は、配線基板１０と、半導体素子７０と、アンダーフィル樹脂７５とを有している。配線基板１０は、配線パターン２０と、絶縁層３０と、基板４０と、半導体素子５０と、導体ワイヤ５５，５６，５７と、絶縁層６０と、ソルダレジスト層６５とを有している。この配線基板１０は、配線パターン２０及び絶縁層３０と基板４０とによって形成される収容部Ａ１に半導体素子５０を内蔵した基板である。
【００１２】
配線パターン２０は、同一の平面上に多数形成されている。配線パターン２０の一部のパターンには、その配線パターン２０の下面から絶縁層６０側（ここでは、下側）に突出する突起部２５が形成されている。例えば、半導体素子５０の接続端子５１が接続される部分の配線パターン２０には上記突起部２５が形成されている。また、導体ワイヤ５５，５６，５７が接続される部分の配線パターン２０には上記突起部２５が形成されている。さらに、配線パターン２０は、当該半導体パッケージ１の周縁部に枠状に形成された配線パターン２１を有している。そして、配線パターン２１の下面には枠状の突起部２５Ａが形成されている。各突起部２５及び突起部２５Ａは、例えば断面視略矩形状に形成されている。
【００１３】
絶縁層３０は、配線パターン２０の側面及び突起部２５，２５Ａの側面を被覆するように形成されている。この絶縁層３０は、配線パターン２０同士を電気的に絶縁する機能と、配線パターン２０同士を接着する機能とを有している。すなわち、多数の配線パターン２０は絶縁層３０によって支持されている。本例の絶縁層３０は、その下面が突起部２５，２５Ａの下面と面一になるように形成されている。なお、突起部２５，２５Ａを、その下面が絶縁層３０の下面よりも下方に突出するように形成するようにしてもよい。絶縁層３０の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂などの有機樹脂を用いることができる。
【００１４】
また、配線パターン２０の一部のパターンは、絶縁層３０の上面から絶縁層６０とは反対側（ここでは、上側）に突出する突起部２６を有している。例えば、半導体素子７０の接続端子７１が接続される部分の配線パターン２０は上記突起部２６を有している。各突起部２６は、例えば断面視略半円状や断面視台形状に形成されている。
【００１５】
ここで、配線パターン２０及び突起部２６の例としては、配線パターン２０の下面側から銅（Ｃｕ）層／ニッケル（Ｎｉ）層／金（Ａｕ）層を順に積層した金属層を挙げることができる。また、配線パターン２０及び突起部２６の例としては、配線パターン２０の下面側から、Ｃｕ層／Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層を順に積層した金属層、Ｃｕ層／Ｎｉ層／Ｐｄ層／銀（Ａｇ）層を順に積層した金属層、Ｃｕ層／Ｎｉ層／Ｐｄ層／Ａｇ層／Ａｕ層を順に積層した金属層を挙げることができる。ここで、上記Ｃｕ層はＣｕ又はＣｕ合金からなる金属層、上記Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、上記Ａｕ層はＡｕ又はＡｕ合金からなる金属層、上記Ｐｄ層はＰｄ又はＰｄ合金からなる金属層、上記Ａｇ層はＡｇ又はＡｇ合金からなる金属層である。このように、配線パターン２０及び突起部２６としては、Ａｕ層やＡｇ層が絶縁層３０から露出された金属層を用いることができる。また、突起部２５の材料としては、例えば銅や銅合金を用いることができる。
【００１６】
図１（ｂ）に示すように、基板４０は、当該半導体パッケージ１の外周領域に形成された枠状の突起部２５Ａの下面に接合されている。例えば、基板４０は、図示しない接着剤により、突起部２５Ａの下面に接着されている。基板４０は、複数の配線層と複数の層間絶縁層とが交互に積層された多層配線基板である。本例の基板４０では、３層の配線層４１，４２，４３と３層の層間絶縁層４４，４５，４６とが交互に積層され、層間絶縁層４４，４５，４６にそれぞれ設けられたビア４７，４８，４９によって配線層４１，４２，４３及び突起部２５Ａが電気的に接続されている。なお、配線層４１，４２，４３及びビア４７，４８，４９の材料としては、例えば銅や銅合金を用いることができる。層間絶縁層４４，４５，４６の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂などの有機樹脂を用いることができる。また、層間絶縁層４４，４５，４６の材料としては、ガラス、アラミド、ＬＣＰ（Liquid Crystal Polymer）繊維の織布や不織布などの補強材に、エポキシ系やポリイミド系の熱硬化性樹脂を含浸させた補強材入りの絶縁性樹脂を用いることもできる。
【００１７】
図２に示すように、基板４０は、その中央部に空洞部Ｂが形成されており、枠状に形成されている。具体的には、基板４０の中央部には、側面に複数の段差を有する空洞部Ｂが形成されている。
【００１８】
詳述すると、図１（ｂ）に示すように、突起部２５Ａの下面には、開口部Ｂ１を有する層間絶縁層４４が形成されている。層間絶縁層４４の上面は、突起部２５Ａの下面よりも小さく形成されている。そして、層間絶縁層４４の上面全面は上記枠状の突起部２５Ａによって被覆されている。なお、層間絶縁層４４よりも内側に形成された突起部２５Ａの下面は、層間絶縁層４４の開口部Ｂ１から枠状に露出されている。
【００１９】
層間絶縁層４４の下面には、開口部Ｂ１の近傍に接続パッドＰ１が配置された配線層４１が形成されている。突起部２５Ａと配線層４１とは、層間絶縁層４４を厚さ方向に貫通するビア４７によって電気的に接続されている。
【００２０】
配線層４１の下面には層間絶縁層４５が形成されている。この層間絶縁層４５には、上記接続パッドＰ１が内側にはみ出すように上記開口部Ｂ１よりも一回り開口径の大きい開口部Ｂ２が形成されている。このため、開口部Ｂ１の近傍に形成された層間絶縁層４４の下面がその下層の層間絶縁層４５の開口部Ｂ２から枠状に露出されている。そして、この枠状に露出された層間絶縁層４４の下面に上記接続パッドＰ１が配置されている。
【００２１】
また、上記層間絶縁層４５の下面には、開口部Ｂ２の近傍に接続パッドＰ２が配置された配線層４２が形成されている。配線層４１と配線層４２とは、層間絶縁層４５を厚さ方向に貫通するビア４８によって電気的に接続されている。
【００２２】
配線層４２の下面には層間絶縁層４６が形成されている。この層間絶縁層４６には、上記接続パッドＰ２が内側にはみ出すように上記開口部Ｂ２よりも一回り開口径の大きい開口部Ｂ３が形成されている。このため、開口部Ｂ２の近傍に形成された層間絶縁層４５の下面がその下層の層間絶縁層４６の開口部Ｂ３から枠状に露出されている。そして、この枠状に露出された層間絶縁層４５の下面に上記接続パッドＰ２が配置されている。
【００２３】
また、最外層（ここでは、最下層）の上記層間絶縁層４６の下面には、最外層（ここでは、最下層）の配線層４３が形成されている。配線層４２と配線層４３とは、層間絶縁層４６を厚さ方向に貫通するビア４９によって電気的に接続されている。
【００２４】
このように、基板４０の中央部には、側面の階段状の段差を有する空洞部Ｂが形成されている。具体的には、空洞部Ｂの内面は、層間絶縁層４４（配線層４１）の内側面と、層間絶縁層４４（配線層４１）の下面と、層間絶縁層４５（配線層４２）の内側面と、層間絶縁層４５（配線層４２）の下面と、層間絶縁層４６の内側面と、層間絶縁層４６の下面とによって階段状に形成されている。
【００２５】
そして、空洞部Ｂの層間絶縁層４４の上面側（開口部Ｂ１側）の開口端は、上記突起部２５及び絶縁層３０によって閉塞されている。
基板４０の空洞部Ｂ（具体的には、基板４０の空洞部Ｂの内面）と突起部２５，２５Ａ及び絶縁層とによって囲まれた収容部Ａ１には、所要数（ここでは、２つ）の半導体素子が収容されている。具体的には、半導体素子５０は、その回路形成面（ここでは、上面）に配設された接続端子５１を上側（突起部２５側）に向けた状態で上記収容部Ａ１に収容されている。各半導体素子５０は上記突起部２５に接続されている。例えば、各半導体素子５０は、配線パターン２０にフリップチップ実装されている。すなわち、半導体素子５０の接続端子５１を上記配線パターン２０の下面に形成された突起部２５に接合することにより、半導体素子５０は配線パターン２０にフェイスダウンで接合される。この半導体素子５０は、接続端子５１及び突起部２５を介して、配線パターン２０と電気的に接続されている。ここで、突起部２５を介して接続端子５１と接続される配線パターン２０の一部は、配線基板１０の厚さ方向と断面視で直交する平面方向に引き回され、その引き回された先の端部が例えば突起部２５及び導体ワイヤ５７を介して基板４０の接続パッドＰ１，Ｐ２に接続される。
【００２６】
なお、半導体素子５０としては、例えばＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることができる。また、接続端子５１としては、例えばはんだバンプやＡｕバンプを用いることができる。はんだバンプの材料としては、例えば鉛（Ｐｂ）を含む合金、錫（Ｓｎ）とＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金やＳｎとＡｇとＣｕの合金を用いることができる。
【００２７】
基板４０の空洞部Ｂには、所定の突起部２５同士を接続する導体ワイヤ５５が設けられている。この導体ワイヤ５５により、所定の配線パターン２０同士が電気的に接続されている。換言すると、所定の配線パターン２０同士は、導体ワイヤ５５により３次元的（立体的）に電気的に接続されている。また、空洞部Ｂには、所定の突起部２５と突起部２５Ａとを接続する導体ワイヤ５６が設けられている。この導体ワイヤ５６により、所定の配線パターン２０と配線パターン２１とが電気的に接続されている。さらに、空洞部Ｂには、所定の突起部２５と基板４０の接続パッドＰ１，Ｐ２とを接続する導体ワイヤ５７が設けられている。この導体ワイヤ５７により、所定の配線パターン２０と基板４０の配線層４１，４２とが電気的に接続されている。これら導体ワイヤ５５，５６，５７の材料としては、立体的に湾曲可能な材料を用いることができる。例えば、導体ワイヤ５５，５６，５７としては、Ｃｕワイヤ、Ａｕワイヤやアルミニウム（Ａｌ）ワイヤを用いることができる。
【００２８】
絶縁層６０は、空洞部Ｂ（具体的には、開口部Ｂ１，Ｂ２，Ｂ３）を充填するように形成されている。絶縁層６０は、基板４０の内側面（空洞部Ｂの側面）、基板４０から露出された突起部２５及び絶縁層３０の下面、半導体素子５０全体及び導体ワイヤ５５，５６，５７を被覆するように形成されている。この絶縁層６０は、絶縁層３０よりも弾性率の低い絶縁層である。すなわち、絶縁層６０は、絶縁層３０を構成する有機樹脂よりも弾性率の低い低弾性材料によって形成されている。この低弾性材料としては、例えば室温（２０〜３０℃）付近におけるヤング率が１ＭＰａ以上１０ＭＰａ以下の材料であることが好ましい。このような低弾性材料としては、例えばシリコーン系、フッ素系、ポリオレフィン系やウレタン系のエラストマーを用いることができる。
【００２９】
ソルダレジスト層６５は、配線パターン２０の上面の一部及び絶縁層３０の上面の一部を被覆するように形成されている。ソルダレジスト層６５は、所要数（ここでは、２つ）の半導体素子７０が実装されるチップ実装領域に対応する位置に開口部６５Ｘが形成されている。本例のソルダレジスト層６５では、図３に示すように、中央部に平面視略矩形状の開口部６５Ｘが形成されている。
【００３０】
図１（ａ）に示すように、以上説明した構造を有する配線基板１０には、所要数（ここでは、２つ）の半導体素子７０が実装されている。具体的には、半導体素子７０は、配線基板１０のチップ実装領域にフリップチップ実装されている。すなわち、半導体素子７０の回路形成面（ここでは、下面）に配設された接続端子７１を上記配線パターン２０上に形成された突起部２６に接合することにより、半導体素子７０は配線基板１０にフェイスダウンで接合される。この半導体素子７０は、接続端子７１及び突起部２６を介して、配線パターン２０と電気的に接続されている。
【００３１】
ここで、図１（ｂ）に示すように、接続端子７１のうち所要数（図１では、２つ）の接続端子７１Ａは、配線基板１０に内蔵された（絶縁層６０内に配置された）半導体素子５０の接続端子５１と配線パターン２０を共有している。具体的には、接続端子７１Ａは、配線パターン２０を介して対向配置された接続端子５１と単軸状に導電接続される。「単軸状に導電接続される」とは、配線パターン２０等を厚さ方向と断面視で直交する平面方向に引き回すことなく、配線基板１０の厚さ方向に形成された導体（ここでは、配線パターン２０及び突起部２５，２６）により接続することをいう。すなわち、上記接続端子７１Ａは、所定の接続端子５１と同一の平面座標（平面視で重なる位置）で直線的に接続されている。これにより、半導体素子５０，７０の接続端子５１，７１Ａを最短距離で接続することができる。なお、詳細な図示は省略するが、接続端子７１のうち所要数の接続端子７１Ｂと突起部２６を介して接続される配線パターン２０は平面方向に引き回され、その引き回された先の端部が、半導体素子５０の接続端子５１に接続されている、又は基板４０の接続パッドＰ１，Ｐ２に接続されている。
【００３２】
また、２つの半導体素子７０は、絶縁層６０内に設けられた導体ワイヤ５５により相互に電気的に接続されている。詳述すると、接続端子７１のうち所要数（ここでは、２つ）の接続端子７１Ｃは、突起部２６及び配線パターン２０を介して突起部２５に電気的に接続されている。そして、この突起部２５は、導体ワイヤ５５と接続され、その導体ワイヤ５５を介して、他方の半導体素子７０の接続端子７１Ｃと電気的に接続される突起部２５と電気的に接続されている。すなわち、一方の半導体素子７０の接続端子７１Ｃが突起部２６、配線パターン２０（第１配線パターン）、突起部２５及び導体ワイヤ５５を介して突起部２５に電気的に接続され、その突起部２５が配線パターン２０（第２配線パターン）及び突起部２６を介して他方の半導体素子７０の接続端子７１Ｃに接続されている。このように、２つの半導体素子７０は、絶縁層６０内に設けられた導体ワイヤ５５により３次元的（立体的）に電気的に接続されている。なお、一方の半導体素子７０の接続端子７１Ｃと突起部２６を介して接続された配線パターン２０を平面方向に引き回し、その引き回した先の端部を突起部２６を介して他方の半導体素子７０の接続端子７１Ｃに接続するようにしてもよい。
【００３３】
図３に示すように、各半導体素子５０及び各半導体素子７０は平面視略矩形状に形成されている。２つの半導体素子７０は、図中の左右方向に沿って並んで配置されている。また、配線基板１０に内蔵された各半導体素子５０は、その一部が対応する半導体素子７０の一部と平面視において重なるように配置されている。すなわち、各半導体素子５０と各半導体素子７０とは、平面視において互いに一部のみが重なるように配置されている。このとき、２つの半導体素子５０は、一方の半導体素子５０と他方の半導体素子５０との離間距離が、一方の半導体素子７０と他方の半導体素子７０との離間距離よりも長くなるように配置され、図中の左右方向に沿って並んで配置されている。
【００３４】
上記半導体素子７０としては、例えばＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、接続端子７１としては、上記接続端子５１と同様に、例えばはんだバンプやＡｕバンプを用いることができる。
【００３５】
図１（ａ）に示すように、アンダーフィル樹脂７５は、配線基板１０の上面と半導体素子７０の下面との隙間を充填するように設けられている。このアンダーフィル樹脂７５は、接続端子７１と突起部２６との接続部分の接続強度を向上させると共に、配線パターン２０の腐食やエレクトロマイグレーションの発生を抑制し、配線パターン２０の信頼性の低下を防ぐための樹脂である。なお、アンダーフィル樹脂７５の材料としては、例えばエポキシ系樹脂などの絶縁性樹脂を用いることができる。
【００３６】
次に、上記半導体パッケージ１の作用について説明する。
半導体パッケージ１では、半導体素子５０と半導体素子７０との間に配線パターン２０を介在させ、その配線パターン２０により半導体素子５０，７０を相互に電気的に接続するようにした。これによれば、半導体素子５０，７０と電気的に接続される配線パターン２０を平面方向に引き回すことにより、電源の供給経路や外部接続Ｉ／Ｏの経路を容易に確保することができる。また、配線パターン２０を平面方向に引き回して半導体素子５０，７０を電気的に接続することもできるため、本例のように半導体素子５０と半導体素子７０とを平面視でずれた位置に配置することもできる。すなわち、半導体素子５０，７０の配置自由度を向上させることができる。
【００３７】
また、半導体素子７０の接続端子７１の一部を、共通の配線パターン２０及び突起部２５，２６を介して、半導体素子５０の接続端子５１と平面視で重なる位置で直線的に接続するようにした。これにより、半導体素子５０，７０の接続端子５１，７１を短距離で接続することができる。したがって、回路動作の高速化や配線の浮遊容量の低減が可能になる。
【００３８】
さらに、２つの半導体素子７０を、絶縁層６０内に設けられた導体ワイヤ５５により相互に電気的に接続するようにした。すなわち、一方の半導体素子７０の接続端子７１と接続される配線パターン２０と、他方の半導体素子７０の接続端子７１と接続される配線パターン２０とを、立体的に湾曲可能な導体ワイヤ５５を用いて電気的に接続するようにした。これにより、例えば接続端子７１が極めて高密度になった場合であっても、その接続端子７１と電気的に接続される配線パターン２０同士を容易に接続することができる。
【００３９】
次に、上記半導体パッケージ１の製造方法を説明する。
図４（ａ）に示す工程では、まず、支持基板８０を準備する。この支持基板８０は、例えば平面視矩形状の平板である。この支持基板８０としては、例えば金属板や金属箔を用いることができ、本実施形態では、例えば銅板を用いる。この支持基板８０の厚さは、例えば７０〜２００μｍ程度である。なお、支持基板８０としては、半導体パッケージ１が多数個取れる大判の基板を使用することができる。図４〜図７においては、説明の便宜上、１つの半導体パッケージ１となる領域の一部分を拡大して示している。
【００４０】
次に、図４（ｂ）に示す工程では、支持基板８０の下面に、突起部２６の形状に対応した開口部８１Ｘを有するレジスト層８１を形成する。レジスト層８１の材料としては、次工程のエッチング処理に対して耐エッチング性がある材料を用いることができる。具体的には、レジスト層８１の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えばノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。例えば感光性のドライフィルムレジストを用いる場合には、支持基板８０の下面にドライフィルムを熱圧着によりラミネートし、そのドライフィルムを露光・現像によりパターニングして上記レジスト層８１を形成する。なお、液状のフォトレジストを用いる場合にも、同様の工程を経て、レジスト層８１を形成することができる。
【００４１】
続いて、レジスト層８１をエッチングマスクとして、支持基板８０を下面側からエッチング（ハーフエッチング）し、支持基板８０の下面に凹部８０Ｘを形成する。具体的には、レジスト層８１の開口部８１Ｘから露出された支持基板８０を下面側からエッチングして薄化し、その露出された支持基板８０の下面に凹部８０Ｘを形成する。本工程のエッチング処理は、例えばウェットエッチング（等方性エッチング）により行うことができる。このようなウェットエッチングにより支持基板８０を薄化する場合には、そのウェットエッチングで使用されるエッチング液は、支持基板８０の材質に応じて適宜選択することができる。例えば支持基板８０の材料として銅を用いる場合には、エッチング液として塩化第二鉄水溶液、塩化第二銅水溶液や過硫酸アンモニウム水溶液を使用することができ、支持基板８０の下面側からスプレーエッチングにて上記支持基板８０の薄化を行うことができる。このようにウェットエッチングにより支持基板８０がパターニングされると、エッチングが支持基板８０の面内方向に進行するサイドエッチ現象により凹部８０Ｘの断面形状が半円状又は台形状（図示の例では、半円状）に形成される。
【００４２】
次いで、図４（ｃ）に示す工程では、図４（ｂ）に示したレジスト層８１を例えばアルカリ性の剥離液により除去する。
次に、図４（ｄ）に示す工程では、支持基板８０の下面に、所定の箇所に開口部３０Ｘを有する絶縁層３０Ａを形成するとともに、支持基板８０の上面に、その上面全面を被覆するレジスト層８３を形成する。開口部３０Ｘは、配線パターン２０の形成領域に対応する部分の支持基板８０の下面を露出するように形成される。絶縁層３０Ａ及びレジスト層８３の材料としては、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。レジスト層８３の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト（例えばエポキシ系樹脂、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト）等を用いることができる。このレジスト層８３は、上記レジスト層８１と同様の方法により形成することができる。また、絶縁層３０Ａは、例えば支持基板８０の下面にエポキシ系樹脂等からなる樹脂フィルムをラミネートし、その樹脂フィルムを押圧しながら１９０℃程度の温度で熱処理して硬化させた後に、所要箇所に開口部３０Ｘを形成することにより形成することができる。なお、上記開口部３０Ｘは、例えば絶縁層３０Ａが感光性樹脂を用いて形成されている場合には、フォトリソグラフィ法により形成することができる。また、開口部３０Ｘは、例えばＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によっても形成することができる。
【００４３】
続いて、絶縁層３０Ａ及びレジスト層８３をめっきマスクとして、支持基板８０の下面に、その支持基板８０をめっき給電層に利用する電解めっき法を施す。具体的には、絶縁層３０Ａの開口部３０Ｘから露出された支持基板８０の下面及び凹部８０Ｘの内面に電解めっき法を施すことにより、その支持基板８０の下面及び凹部８０Ｘの内面に金属層８４を形成する。ここで、図１に示した配線パターン２０及び突起部２５がＡｕ層／Ｎｉ層／Ｃｕ層である場合には、電解めっき法により、開口部３０Ｘから露出された支持基板８０の下面及び凹部８０Ｘの内面にＡｕ層とＮｉ層を順に積層して上記金属層８４を形成する。
【００４４】
次いで、図５（ａ）に示す工程では、絶縁層３０Ａ及びレジスト層８３をめっきマスクとして、金属層８４の下面に、支持基板８０をめっき給電層に利用する電解めっき法（例えば、電解銅めっき法）を施す。これにより、凹部８０Ｘ内では、凹部８０Ｘの内面に形成された金属層８４から内側にめっきが施されて凹部８０Ｘ内に銅などの導電層８５が充填され、開口部３０Ｘ内では、その開口部３０Ｘから露出された支持基板８０の下面又は上記導電層８５の下面からめっきが施されて開口部３０Ｘ内に銅などの導電層８６が充填される。本工程により、金属層８４及び導電層８５によって構成される突起部２６が形成されるとともに、金属層８４及び導電層８６によって構成される配線パターン２０が形成される。また、本工程により、突起部２６の下面に、導電層８６によって構成される配線パターン２０が形成される。すなわち、突起部２６を有する配線パターン２０が形成される。続いて、レジスト層８３を例えばアルカリ性の剥離液により除去する。
【００４５】
次に、図５（ｂ）に示す工程では、絶縁層３０Ａ及び配線パターン２０の下面に、所定の箇所に開口部３０Ｙを有する絶縁層３０Ｂを形成する。開口部３０Ｙは、突起部２５の形成領域に対応する部分の配線パターン２０を露出するように形成される。この絶縁層３０Ｂは、上記絶縁層３０Ａと同様の方法により形成することができる。本工程により、支持基板８０の下面に、絶縁層３０Ａ及び絶縁層３０Ｂによって構成される絶縁層３０が形成される。
【００４６】
続いて、図５（ｃ）に示す工程では、絶縁層３０をめっきマスクとして、配線パターン２０の下面に、支持基板８０をめっき給電層に利用する電解めっき法（例えば、電解銅めっき法）を施す。これにより、開口部３０Ｙから露出された配線パターン２０の下面からめっきが施されて開口部３０Ｙ内に銅などからなる突起部２５が形成される。また、枠状に形成された配線パターン２１の下面からめっきが施されて開口部３０Ｙ内に銅などからなる突起部２５Ａが形成される。なお、本工程では、突起部２５，２５Ａの下面が絶縁層３０（絶縁層３０Ｂ）の下面と面一になるように形成される。
【００４７】
次いで、図５（ｄ）に示す工程では、支持基板８０のうち上記半導体パッケージ１となる領域の周縁部に形成された枠状の突起部２５Ａの下面に、枠状の基板４０を形成する。例えば、層間絶縁層４４，４５，４６と配線層４１，４２，４３とが交互に積層された基板４０を準備し、その基板４０を接着剤（図示略）によって突起部２５Ａの下面に接着する。また、ビルドアップ工法により、突起部２５Ａの下面に、層間絶縁層４４，４５，４６と配線層４１，４２，４３とを順に積層するようにしてもよい。本工程により、基板４０の内側面と突起部２５，２５Ａ及び絶縁層３０とで囲まれた収容部Ａ１が形成される。
【００４８】
次に、図６（ａ）に示す工程では、収容部Ａ１において、半導体素子５０の接続端子５１を、所定の配線パターン２０の下面に形成された突起部２５にフリップチップ接合する。すなわち、収容部Ａ１において、半導体素子５０を配線パターン２０にフリップチップ実装する。
【００４９】
続いて、図６（ｂ）に示す工程では、収容部Ａ１において、所定の突起部２５同士を、導体ワイヤ５５，５６，５７を用いてワイヤボンディングにより電気的に接続する。
例えば、図１（ｂ）に示した２つの半導体素子７０のうち一方の半導体素子７０の接続端子７１Ｃと突起部２６及び配線パターン２０を介して接続される予定の突起部２５と、他方の半導体素子７０の接続端子７１Ｃと突起部２６及び配線パターン２０を介して接続される予定の突起部２５とを、導体ワイヤ５５により接続する。
【００５０】
例えば、突起部２５を介して接続端子５１と接続された第１端部と、その第１端部から平面方向に引き回された先の端部である第２端部とを有する配線パターン２０の第２端部に形成された突起部２５と、突起部２５Ａとを、導体ワイヤ５６により接続する。あるいは、突起部２６を介して半導体素子７０の接続端子７１（図１参照）と接続される予定の第１端部と、その第１端部から平面方向に引き回された先の端部である第２端部とを有する配線パターン２０の第２端部に形成された突起部２５と、突起部２５Ａとを、導体ワイヤ５６により接続する。
【００５１】
また、図６（ｂ）に示す工程では、収容部Ａ１において、所定の突起部２５と、基板４０の接続パッドＰ１，Ｐ２とを、導体ワイヤ５７を用いてワイヤボンディングにより電気的に接続する。
【００５２】
例えば、突起部２５を介して接続端子５１と接続された第１端部と、その第１端部から平面方向に引き回された先の端部である第２端部とを有する配線パターン２０の第２端部に形成された突起部２５と、接続パッドＰ１，Ｐ２とを、導体ワイヤ５７により接続する。あるいは、突起部２６を介して半導体素子７０の接続端子７１（図１参照）と接続される予定の第１端部と、その第１端部から平面方向に引き回された先の端部である第２端部とを有する配線パターン２０の第２端部に形成された突起部２５と、接続パッドＰ１，Ｐ２とを、導体ワイヤ５７により接続する。
【００５３】
次に、図６（ｃ）に示す工程では、収容部Ａ１において、突起部２５，２５Ａ及び絶縁層３０の下面、配線層４１，４２及び層間絶縁層４４，４５，４６の側面、半導体素子５０全体及び導体ワイヤ５５〜５７全体を被覆するように絶縁層６０を形成する。具体的には、絶縁層６０は、空洞部Ｂを完全に塞ぎ、突起部２５，２５Ａ及び絶縁層３０の下面、配線層４１，４２及び層間絶縁層４４，４５，４６の側面、半導体素子５０及び導体ワイヤ５５〜５７を全体的に被覆するのに十分な量で空洞部Ｂを充填するように形成される。また、絶縁層６０は、その下面が基板４０の層間絶縁層４６の下面と略面一になるように形成される。例えば、絶縁層６０は、液状の絶縁樹脂をポッティングにより収容部Ａ１（空洞部Ｂ）内に塗布し、例えば５０〜１００℃程度の温度を維持して上記絶縁樹脂を硬化させることにより形成することができる。
【００５４】
続いて、図７（ａ）に示す工程では、図６（ｃ）に示した支持基板８０を除去する。例えば支持基板８０として銅板を用いる場合には、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いたウェットエッチングにより、支持基板８０の除去を行うことができる。この際、図６（ｃ）に示した支持基板８０と接する面には金属層８４（例えば、Ａｕ層）及び絶縁層３０が形成されており、それら金属層８４及び絶縁層３０がエッチングストッパ層として機能するため、銅板である支持基板８０のみを選択的にエッチングすることができる。
【００５５】
次に、図７（ｂ）に示す工程では、配線パターン２０及び絶縁層３０の上面に、所定の箇所に開口部６５Ｘを有するソルダレジスト層６５を形成する。開口部６５Ｘは、チップ実装領域に対応する部分の突起部２６、配線パターン２０及び絶縁層３０を露出するように形成される。ソルダレジスト層６５は、例えば感光性のソルダレジストフィルムをラミネートし、又は液状のソルダレジストを塗布し、当該レジストを所要の形状にパターニングすることにより形成することができる。
【００５６】
以上の製造工程により、図１に示した配線基板１０を製造することができる。
続いて、図７（ｃ）に示す工程では、配線基板１０の上面に半導体素子７０を実装する。具体的には、上記ソルダレジスト層６５の開口部６５Ｘから露出された突起部２６上に、半導体素子７０の接続端子７１をフリップチップ接合する。次いで、配線基板１０とその配線基板１０にフリップチップ実装された半導体素子７０との間に、アンダーフィル樹脂７５を充填し、そのアンダーフィル樹脂７５を硬化する。なお、アンダーフィル樹脂７５の充填の際に、上記ソルダレジスト層６５は、アンダーフィル樹脂７５が必要以上に流れ出ないように、アンダーフィル樹脂７５をせき止めるためのダム部材として機能する。以上の製造工程により、図１に示した半導体パッケージ１を製造することができる。
【００５７】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）半導体パッケージ１では、半導体素子５０と半導体素子７０との間に配線パターン２０を介在させ、その配線パターン２０により半導体素子５０，７０を相互に電気的に接続するようにした。これによれば、半導体素子５０，７０と電気的に接続される配線パターン２０を平面方向に引き回すことにより、電源の供給経路や外部接続Ｉ／Ｏの経路を容易に確保することができる。
【００５８】
また、配線パターン２０を平面方向に引き回して半導体素子５０，７０を電気的に接続することもできるため、本例のように半導体素子５０と半導体素子７０とを平面視で一部のみが重なる位置に配置することもできる。すなわち、半導体素子５０，７０の配置自由度を向上させることができる。
【００５９】
また、配線パターン２０により半導体素子５０，７０を電気的に接続するようにしたため、半導体素子５０，７０に貫通電極を形成する必要がない。これにより、半導体素子５０，７０を安価に製造することができる。また、貫通電極を形成するための領域を確保する必要がないため、半導体素子５０，７０が大型化することを抑制できる。
【００６０】
さらに、半導体素子７０の上面（回路形成面と反対側の面）を露出させることができるため、その半導体素子７０の上面に対して放熱経路（例えば、放熱板）を容易に形成することができる。
【００６１】
（２）半導体素子７０の接続端子７１と半導体素子５０の接続端子５１とはその一部を、共通の配線パターン２０及び突起部２５，２６を介して、平面視で重なる位置で直線的に接続するようにした。これにより、半導体素子５０，７０の接続端子５１，７１を短距離で接続することができる。したがって、回路動作の高速化や配線の浮遊容量の低減が可能になる。
【００６２】
（３）ところで、２つの半導体素子７０を相互に電気的に接続する方法としては、配線パターン２０等の代わりに、微細配線を形成したシリコンインターポーザ等を用いて２つの半導体素子７０を電気的に接続する方法も知られている。しかし、半導体素子７０の接続端子７１が極めて高密度になった場合には、シリコンインターポーザに形成される配線が極めて微細となるため、製造コストが増大するという問題が生じる。さらに、配線の断面積の縮小に伴う抵抗の増大により導体損失が増大するという問題や、配線ピッチの狭小化に伴ってクロストークが発生しやすくなるという問題も生じる。
【００６３】
これに対し、本実施形態では、２つの半導体素子７０を、絶縁層６０内に設けられた導体ワイヤ５５により相互に電気的に接続するようにした。すなわち、一方の半導体素子７０の接続端子７１と接続される配線パターン２０と、他方の半導体素子７０の接続端子７１と接続される配線パターン２０とを、立体的に湾曲可能な導体ワイヤ５５を用いて電気的に接続するようにした。これにより、例えば接続端子７１が極めて高密度になった場合であっても、上述した平面的な微細配線を利用せずに、上記接続端子７１と電気的に接続される配線パターン２０同士を導体ワイヤ５５により容易に接続することができる。また、上記微細配線に比べて導体ワイヤ５５の断面積を容易に増加させることができるため、導体損失の増大を抑制することができる。さらに、所定の配線パターン同士を導体ワイヤ５５により立体的に接続したため、配線ピッチを広く確保することができ、クロストークを低減することができる。
【００６４】
（４）配線パターン２０の上面に、絶縁層３０の上面よりも上方に突出する突起部２６を形成するようにした。このような突起部２６に対して半導体素子７０の接続端子７１を接続することにより、突起部２６を形成しない場合に比べて、半導体素子７０の接続端子７１と突起部２６（配線パターン２０）とのコンタクト性を向上させることができる。
【００６５】
（５）配線パターン２０の下面に、その下面から下方に突出する突起部２５を形成し、その突起部２５の側面を被覆する絶縁層３０を形成するようにした。これにより、突起部２５を形成しない場合に比べて、半導体素子５０の接続端子５１と突起部２５（配線パターン２０）との接続信頼性を向上させることができる。例えば接続端子５１の材料として低融点合金を使用した場合であっても、接続端子５１の側面を被覆する絶縁層３０によって接続端子５１（低融点合金）が平面方向に広がることを抑制することができる。したがって、接続端子５１を配線パターン２０の所望の位置（つまり、突起部２５）のみに好適に接続することができる。
【００６６】
（６）絶縁層６０を低弾性材料で形成することにより、半導体素子５０，７０と配線パターン２０及び突起部２５，２６との間の熱膨張係数のミスマッチによって発生する応力を緩和することができる。
【００６７】
（７）配線パターン２０の下面側に枠状の基板４０を形成し、その基板４０に形成された接続パッドＰ１，Ｐ２と配線パターン２０（突起部２５）とを導体ワイヤ５７により電気的に接続するようにした。これにより、半導体素子５０と半導体素子７０との積層位置から外側に引き出される配線パターン２０が多数必要な場合であっても、配線パターン２０と接続パッドＰ１，Ｐ２とを導体ワイヤ５７により接続することで、多数の配線パターン２０を容易に外側に引き出すことができる。
【００６８】
なお、上記第１実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第１実施形態では、配線基板１０の上面に実装された各半導体素子７０と、配線パターン２０を挟んで半導体素子７０と反対側に実装された各半導体素子５０とを、平面視において互いに一部のみが重なるように配置するようにした。これに限らず、例えば図８（ａ）及び図８（ｂ）に示すように、収容部Ａ１内に実装された半導体素子５０全体が平面視において上記半導体素子７０と重なるように配置するようにしてもよい。この場合には、図８（ａ）に示すように、半導体素子７０の大部分の接続端子７１を、半導体素子５０の接続端子５１と単軸状に導電接続させることができる。また、このような場合であっても、配線パターン２０の下面側及び上面側にそれぞれ突起部２５，２６が形成されており、厚さ方向の空間が広く確保されているため、配線パターン２０を平面方向に容易に引き回すことができる。このため、図８（ａ）に示すように、平面方向に離間した位置に配置された半導体素子７０と半導体素子５０とであっても、配線パターン２０を平面方向に引き回すことにより、半導体素子５０，７０の電気的な接続を容易に行うことができる。
【００６９】
（第２実施形態）
以下、第２実施形態を図９〜図１１に従って説明する。この実施形態は、突起部２５，２６を省略した点が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。先の図１〜図８に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００７０】
図９（ａ）に示すように、絶縁層３０は、配線パターン２０の側面を被覆するように形成されている。絶縁層３０の上面は配線パターン２０の上面と略面一になるように形成され、絶縁層３０の下面は配線パターン２０の下面と略面一になるように形成されている。
【００７１】
基板４０は、半導体パッケージ１の周縁部に形成された枠状の配線パターン２１の下面に接合されている。図９（ｂ）に示すように、本例の基板４０では、３層の配線層４１，４２，４３と３層の層間絶縁層４４，４５，４６とが交互に積層されている。そして、配線層４１は、層間絶縁層４４を厚さ方向に貫通するビア４７によって上記配線パターン２１と電気的に接続されている。
【００７２】
基板４０の中央部に形成された空洞部Ｂは、その層間絶縁層４４の上面側（開口部Ｂ１側）の開口端は、配線パターン２０及び絶縁層３０によって閉塞されている。なお、層間絶縁層４４の上面全面は配線パターン２１によって被覆されている。
【００７３】
基板４０の空洞部Ｂ（具体的には、空洞部Ｂの内面）と配線パターン２０及び絶縁層３０とによって囲まれた収容部Ａ１には、所要数（ここでは、２つ）の半導体素子５０が収容されている。具体的には、半導体素子５０は、その回路形成面（ここでは、上面）に配設された接続端子５１を上側（配線パターン２０側）に向けた状態で上記収容部Ａ１に収容されている。例えば、各半導体素子５０は、配線パターン２０にフリップチップ実装されている。すなわち、半導体素子５０の接続端子５１を配線パターン２０の下面に接合することにより、半導体素子５０は配線パターン２０にフェイスダウンで接合される。この半導体素子５０は、接続端子５１を介して、配線パターン２０と電気的に接続されている。ここで、例えば配線パターン２０の一部のパターンは、接続端子５１と接続された端部から平面方向に引き回され、その引き回された先の端部が導体ワイヤ５６を介して配線パターン２１に接続される。また、例えば配線パターン２０の一部のパターンは、接続端子５１と接続された端部から平面方向に引き回され、その引き回された先の端部が導体ワイヤ５７を介して基板４０の接続パッドＰ１，Ｐ２に接続される。
【００７４】
基板４０の空洞部Ｂには、所定の配線パターン２０同士を接続する導体ワイヤ５５，５６が設けられている。また、空洞部Ｂには、所定の配線パターン２０と接続パッドＰ１，Ｐ２とを接続する導体ワイヤ５７が設けられている。
【００７５】
絶縁層６０は、空洞部Ｂ（具体的には、開口部Ｂ１，Ｂ２，Ｂ３）を充填するように形成されている。絶縁層６０は、基板４０の内側面（空洞部Ｂの側面）、基板４０から露出された配線パターン２０及び絶縁層３０の下面、半導体素子５０全体及び導体ワイヤ５５〜５７全体を被覆するように形成されている。
【００７６】
配線パターン２０及び絶縁層３０の上面には、チップ実装領域に対応する位置に形成された開口部６５Ｘを有するソルダレジスト層６５が形成されている。
以上説明した配線パターン２０と、絶縁層３０と、基板４０と、半導体素子５０と、導体ワイヤ５５〜５７と、絶縁層６０と、ソルダレジスト層６５とを有する配線基板１０Ａには、所要数（ここでは、２つ）の半導体素子７０が実装されている。具体的には、半導体素子７０は、ソルダレジスト層６５の開口部６５Ｘから露出された配線パターン２０にフリップチップ実装されている。すなわち、半導体素子７０の接続端子７１を配線パターン２０の上面に接合することにより、半導体素子７０は配線基板１０Ａにフェイスダウンで接合される。この半導体素子７０は、接続端子７１を介して、配線パターン２０と電気的に接続されている。
【００７７】
ここで、接続端子７１のうち所要数（ここでは、２つ）の接続端子７１Ａは、配線基板１０Ａに内蔵された半導体素子５０の接続端子５１と配線パターン２０を共有している。具体的には、接続端子７１Ａは、配線パターン２０を介して対向配置された接続端子５１と単軸状に導電接続される。本実施形態における「単軸状に導電接続される」とは、配線パターン２０等を平面方向に引き回すことなく、配線基板１０Ａの厚さ方向に形成された導体（ここでは、配線パターン２０）により接続することをいう。なお、詳細な図示は省略するが、接続端子７１のうち所要数の接続端子７１Ｂと接続される配線パターン２０は平面方向に引き回され、その引き回された先の端部が、半導体素子５０の接続端子５１に接続されている、又は基板４０の接続パッドＰ１，Ｐ２に接続されている。
【００７８】
また、２つの半導体素子７０は、絶縁層６０内に設けられた導体ワイヤ５５により相互に電気的に接続されている。すなわち、一方の半導体素子７０の接続端子７１Ｃが配線パターン２０を介して導体ワイヤ５５に電気的に接続され、その導体ワイヤ５５と接続された配線パターン２０が他方の半導体素子７０の接続端子７１に接続されている。
【００７９】
次に、上記半導体パッケージ１Ａの製造方法を説明する。
図１０（ａ）に示す工程では、まず、支持基板９０を準備する。支持基板９０は、例えば平面視矩形状の平板である。支持基板９０としては、例えば金属板や金属箔を用いることができ、本実施形態では、例えば銅箔を用いる。この支持基板９０の厚さは、例えば３５〜１００μｍ程度である。なお、支持基板９０としては、半導体パッケージ１Ａが多数個取れる大判の基板を使用することができる。図１０〜図１１においては、説明の便宜上、１つの半導体パッケージ１Ａとなる領域の一部分を拡大して示している。
【００８０】
次に、図１０（ｂ）に示す工程では、支持基板９０の下面に、所定の箇所に開口部３０Ｘを有する絶縁層３０を形成する。開口部３０Ｘは、配線パターン２０の形成領域に対応する部分の支持基板９０を露出するように形成される。絶縁層３０の材料としては、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。
【００８１】
続いて、図１０（ｃ）に示す工程では、絶縁層３０をめっきマスクとして、支持基板９０の下面に、その支持基板９０をめっき給電層に利用する電解めっき法を施す。具体的には、絶縁層３０の開口部３０Ｘから露出された支持基板９０の下面に電解めっき法を施すことにより、その支持基板９０の下面に金属層９１を形成する。ここで、配線パターン２０がＡｕ層／Ｎｉ層／Ｃｕ層である場合には、電解めっき法により、開口部３０Ｘから露出された支持基板９０の下面にＡｕ層とＮｉ層を順に積層して上記金属層９１を形成する。
【００８２】
次いで、絶縁層３０をめっきマスクとして、金属層９１の下面に、支持基板９０をめっき給電層に利用する電解めっき法（例えば、電解銅めっき法）を施す。これにより、金属層９１の下面からめっきが施されて開口部３０Ｘ内に銅などの導電層９２が充填される。本工程により、金属層９１及び導電層９２によって構成される配線パターン２０が形成される。
【００８３】
次に、図１０（ｄ）に示す工程では、支持基板９０のうち上記半導体パッケージ１Ａとなる領域の周縁部に形成された枠状の配線パターン２１の下面に、枠状の基板４０を形成する。続いて、収容部Ａ１において、半導体素子５０の接続端子５１を所定の配線パターン２０にフリップチップ接合する。
【００８４】
次に、図１０（ｅ）に示す工程では、収容部Ａ１において、所定の配線パターン２０同士を、導体ワイヤ５５を用いてワイヤボンディングにより電気的に接続する。また、所定の配線パターン２０と配線パターン２１とを、導体ワイヤ５６を用いてワイヤボンディングにより電気的に接続する。さらに、所定の配線パターン２０と、基板４０の接続パッドＰ１，Ｐ２とを、導体ワイヤ５７を用いてワイヤボンディングにより電気的に接続する。続いて、空洞部Ｂを充填し、配線パターン２０及び絶縁層３０の下面、基板４０の内側面、半導体素子５０全体及び導体ワイヤ５５〜５７全体を被覆する絶縁層６０を形成する。
【００８５】
次いで、図１１（ａ）に示す工程では、図１０（ｅ）に示した支持基板９０を除去する。例えば支持基板９０として銅箔を用いる場合には、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いたウェットエッチングにより、支持基板９０の除去を行うことができる。この際、図１０（ｅ）に示した支持基板９０と接する面には金属層９１（例えば、Ａｕ層）及び絶縁層３０が形成されており、それら金属層９１及び絶縁層３０がエッチングストッパ層として機能するため、銅箔である支持基板９０のみを選択的にエッチングすることができる。
【００８６】
次に、図１１（ｂ）に示す工程では、配線パターン２０及び絶縁層３０の上面に、チップ実装領域に対応する部分の配線パターン２０及び絶縁層３０を露出させるための開口部６５Ｘを有するソルダレジスト層６５を形成する。以上の製造工程により、図９に示した配線基板１０Ａを製造することができる。
【００８７】
続いて、図１１（ｃ）に示す工程では、ソルダレジスト層６５の開口部６５Ｘから露出された配線パターン２０上に、半導体素子７０の接続端子７１をフリップチップ接合する。次いで、配線基板１０Ａと半導体素子７０との間に、アンダーフィル樹脂７５を充填し、そのアンダーフィル樹脂７５を硬化する。以上の製造工程により、図９に示した半導体パッケージ１Ａを製造することができる。
【００８８】
以上説明した本実施形態によれば、上記第１実施形態の（１）〜（３）、（６）、（７）と同様の効果を奏する。
（第３実施形態）
以下、第３実施形態を図１２及び図１３に従って説明する。この実施形態は、枠状の基板の構造が上記第２実施形態と異なっている。以下、第２実施形態との相違点を中心に説明する。先の図１〜図１１に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００８９】
図１３（ｃ）に示した半導体パッケージ１Ｂの製造方法について説明する。
図１２（ａ）に示す工程では、図１０（ａ）〜図１０（ｃ）に示した工程と同様の製造工程により、支持基板９０の下面に絶縁層３０及び配線パターン２０を形成する。なお、配線パターン２０は、支持基板９０の下面に形成された金属層９１と、その金属層９１の下面に形成された導電層９２とによって構成されている。
【００９０】
次に、図１２（ｂ）に示す工程では、配線パターン２０のうち枠状に形成された配線パターン２１の下面に、中央部に空洞部Ｃを有する枠状の絶縁層９３を形成する。例えば、配線パターン２０及び絶縁層３０の下面にエポキシ系樹脂やポリイミド系樹脂等の絶縁性樹脂からなる樹脂フィルムをラミネートし、樹脂フィルムを押圧しながら１９０℃程度の温度で熱処理して硬化させた後に、所要箇所（ここでは、中央部）に空洞部Ｃを形成することにより、上記絶縁層９３を形成することができる。なお、上記空洞部Ｃは、例えば絶縁層９３が感光性樹脂を用いて形成されている場合には、フォトリソグラフィ法により形成することができる。また、空洞部Ｃは、例えばＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によっても形成することができる。本工程により、絶縁層９３の内側面と配線パターン２０及び絶縁層３０とで囲まれた収容部Ａ１が形成される。
【００９１】
続いて、図１２（ｃ）に示す工程では、絶縁層９３の所要の箇所に、配線パターン２１の下面の一部を露出させるための貫通孔９３Ｘを形成する。この貫通孔９３Ｘは、例えばＣＯ２レーザやＹＡＧレーザ等によるレーザ加工法によって形成することができる。なお、例えば絶縁層９３が感光性樹脂を用いて形成されている場合には、フォトリソグラフィ法により上記空洞部Ｃの形成と同時に所要の貫通孔９３Ｘを形成するようにしてもよい。
【００９２】
次に、図１２（ｄ）に示す工程では、収容部Ａ１において、半導体素子５０の接続端子５１を所定の配線パターン２０にフリップチップ接合する。続いて、収容部Ａ１において、所定の配線パターン２０同士を、導体ワイヤ５５を用いてワイヤボンディングにより電気的に接続する。次いで、空洞部Ｃを絶縁性樹脂で充填し、配線パターン２０及び絶縁層３０の下面、絶縁層９３の内側面、半導体素子５０全体及び導体ワイヤ５５全体を被覆する絶縁層６０を形成する。
【００９３】
次に、図１３（ａ）に示す工程では、絶縁層９３の貫通孔９３Ｘから露出された配線パターン２１の下面に、支持基板９０をめっき給電層に利用する電解めっき法（例えば、電解銅めっき法）を施す。これにより、貫通孔９３Ｘから露出された配線パターン２０の下面からめっきが施されて貫通孔９３Ｘ内に銅などからなる柱状の金属ポスト９４が形成される。この金属ポスト９４は、絶縁層９３を厚さ方向に貫通するように形成され、その上面が上記配線パターン２１と接続されている。続いて、金属ポスト９４の下面に、支持基板９０をめっき給電層に利用する電解めっき法を施して金属層９４Ａを形成する。この金属層９４Ａの例としては、金属ポスト９４の下面からＮｉ層／Ａｕ層を順に積層した金属層を挙げることができる。このように金属層９４ＡがＮｉ層／Ａｕ層である場合には、電解めっき法により、金属ポスト９４の下面にＮｉ層とＡｕ層を順に積層して上記金属層９４Ａを形成する。なお、金属層９４Ａの他の例としては、金属ポスト９４の下面から、Ｎｉ層／Ｐｄ層／Ａｕ層を順に積層した金属層、Ｎｉ層／Ｐｄ層／Ａｇ層を順に積層した金属層、Ｎｉ層／Ｐｄ層／Ａｇ層／Ａｕ層を順に積層した金属層を挙げることができる。
【００９４】
次に、図１３（ｂ）に示す工程では、図１３（ａ）に示した支持基板９０を除去する。例えば支持基板９０として銅箔を用いる場合には、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いたウェットエッチングにより、支持基板９０の除去を行うことができる。この際、図１３（ａ）に示した支持基板９０と接する面には金属層９１（例えば、Ａｕ層）及び絶縁層３０が形成され、図１３（ａ）に示した構造体の下面側には金属層９４Ａ（例えば、Ａｕ層）及び絶縁層６０，９３が露出されているため、銅箔である支持基板９０のみを選択的にエッチングすることができる。
【００９５】
次に、図１３（ｃ）に示す工程では、配線パターン２０及び絶縁層３０の上面に、開口部６５Ｘを有するソルダレジスト層６５を形成する。以上の製造工程により、本実施形態の配線基板１０Ｂを製造することができる。
【００９６】
続いて、ソルダレジスト層６５の開口部６５Ｘから露出された配線パターン２０上に、半導体素子７０の接続端子７１をフリップチップ接合する。次いで、配線基板１０Ｂと半導体素子７０との間に、アンダーフィル樹脂７５を充填し、そのアンダーフィル樹脂７５を硬化する。以上の製造工程により、本実施形態の半導体パッケージ１Ｂを製造することができる。
【００９７】
以上説明した本実施形態によれば、上記第１実施形態の（１）〜（３）、（６）と同様の効果を奏する。
（第４実施形態）
以下、第４実施形態を図１４〜図１８に従って説明する。この実施形態は、枠状の基板の構造等が上記第２実施形態と異なっている。以下、第２実施形態との相違点を中心に説明する。先の図１〜図１３に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００９８】
図１４（ａ）に示すように、半導体パッケージ１Ｃは、配線基板１０Ｃと、２つの半導体素子７０と、アンダーフィル樹脂７６とを有している。配線基板１０Ｃは、配線パターン２０と、絶縁層３０と、基板９５と、リード部９６と、半導体素子５０と、導体ワイヤ５５，５８と、絶縁層６０とを有している。
【００９９】
基板９５は、その中央部に空洞部Ｄが形成されており、枠状に形成されている。基板９５は、その上面が配線パターン２０の上面よりも上方に突出するように形成され、その下面が配線パターン２０の下面よりも下方に突出するように形成されている。図１４（ｂ）に示すように、基板９５内にはリード部９６の一部が形成されている。すなわち、基板９５は、リード部９６の一部を包含するように形成されている。なお、基板９５の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂などの有機樹脂を用いることができる。
【０１００】
絶縁層６０は、配線パターン２０よりも下方に形成された基板９５の内側面と、配線パターン２０及び絶縁層３０の下面とによって形成される収容部Ａ１を充填するように形成されている。絶縁層６０は、配線パターン２０よりも下方に形成された基板９５の内側面、配線パターン２０及び絶縁層３０の下面、半導体素子５０全体及び導体ワイヤ５５，５８全体を被覆するように形成されている。なお、絶縁層６０の下面は基板９５の下面と略面一になるように形成されている。
【０１０１】
リード部９６は、基板９５の外側面から外方に突出するように形成されている。リード部９６は、基板９５側の端部から下側に屈曲して断面視略Ｌ字状に形成されている。例えば、リード部９６は、当該配線基板１０Ｃの外周縁（外形）に沿ってペリフェラル状に形成されている。
【０１０２】
リード部９６は、金属層９７と、金属層９７上に積層された金属層９８とを有している。金属層９７の一方の端部（配線パターン２０側の端部）は、配線パターン２０と同一の平面上に形成されている。金属層９７は、配線パターン２０側の端部が基板９５を平面方向（幅方向）に貫通するように形成され、さらに上記端部が基板９５の内側面よりも内側に突出するように形成されている。基板９５内に形成された金属層９７は、その側面及び下面が基板９５によって被覆され、その上面が金属層９８によって被覆されている。この金属層９７は、絶縁層６０内に設けられた導体ワイヤ５８により所定の配線パターン２０と電気的に接続されている。金属層９７と電気的に接続される配線パターン２０は、例えば、導体ワイヤ５８が接続された端部から平面方向に引き回され、その引き回された先の端部が半導体素子５０の接続端子５１（又は半導体素子７０の接続端子７１）と電気的に接続されている。これにより、半導体素子５０（又は半導体素子７０）は、接続端子５１（又は接続端子７１）、配線パターン２０及び導体ワイヤ５８を介してリード部９６と電気的に接続されている。なお、基板９５の内側面から内側に突出された金属層９７の下面は上記絶縁層６０によって被覆されている。
【０１０３】
金属層９７の例としては、配線パターン２０と同様に、金属層９７の下面側（絶縁層６０の上面）からＣｕ層／Ｎｉ層／Ａｕ層を順に積層した金属層を挙げることができる。また、金属層９７の例としては、金属層９７の下面側から、Ｃｕ層／Ｎｉ層／Ｐｄ層／Ａｕ層を順に積層した金属層、Ｃｕ層／Ｎｉ層／Ｐｄ層／Ａｇ層を順に積層した金属層、Ｃｕ層／Ｎｉ層／Ｐｄ層／Ａｇ層／Ａｕ層を順に積層した金属層を挙げることができる。
【０１０４】
金属層９８は、配線パターン２０側の端部が基板９５を平面方向に貫通するように形成され、さらに上記端部が基板９５の内側面と略面一になるように形成されている。基板９５内に形成された金属層９８は、その側面及び上面が基板９５によって被覆され、その下面が金属層９７によって被覆されている。なお、金属層９８の材料としては、例えば銅や銅合金を用いることができる。
【０１０５】
図１４（ａ）に示すように、以上説明した構造を有する配線基板１０Ｃには、所要数（ここでは、２つ）の半導体素子７０が実装されている。具体的には、半導体素子７０は、配線パターン２０よりも上方に形成された基板９５の内側面と、配線パターン２０及び絶縁層３０の上面とによって形成される収容部Ａ２内で配線基板１０Ｃにフリップチップ実装されている。すなわち、半導体素子７０の接続端子７１を配線パターン２０の上面に接合することにより、半導体素子７０は配線基板１０Ｃにフェイスダウンで接合される。
【０１０６】
アンダーフィル樹脂７６は、収容部Ａ２内に形成され、配線基板１０Ｃの上面と半導体素子７０の下面との隙間を充填するように形成されている。このアンダーフィル樹脂７６は、配線パターン２０よりも上方に形成された基板９５の内側面の一部と、基板９５から露出された金属層９８の端面と、基板９５から露出された配線パターン２０、金属層９７及び絶縁層３０の上面と、半導体素子７０の一部を被覆するように形成されている。
【０１０７】
次に、上記半導体パッケージ１Ｃの製造方法を説明する。
図１５（ａ）に示す工程では、まず、支持基板１００を準備する。この支持基板１００は、例えば平面視矩形状の平板である。支持基板１００は、その一部が最終的に金属層９８となる部材である。この支持基板１００としては、例えば金属板や金属箔を用いることができ、本実施形態では、例えば銅板を用いる。この支持基板１００の厚さは、例えば７０〜２００μｍ程度である。図１５〜図１７においては、説明の便宜上、最終的に半導体パッケージ１Ｃとなる領域の一部分を拡大して示している。
【０１０８】
また、図１５（ａ）及び図１５（ｂ）に示す工程では、支持基板１００の下面に、配線パターン２０の形状に対応した開口部１０１Ｘ（図１５（ａ）参照）及び金属層９７の形状に対応した開口部１０１Ｙ（図１５（ｂ）参照）を有するレジスト層１０１を形成する。レジスト層１０１の材料としては、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。レジスト層１０１は、その一部が最終的に絶縁層３０となる部材である。なお、図１５（ｂ）は、図１５（ａ）に示した構造体の一部分（一点鎖線枠参照）を拡大した平面図であり、図１５（ａ）に示した構造体の下面側から見た平面図である。
【０１０９】
次に、図１５（ｃ）及び図１５（ｄ）に示す工程では、レジスト層１０１をめっきマスクとして、支持基板１００の下面に、その支持基板１００をめっき給電層に利用する電解めっき法を施す。具体的には、レジスト層１０１の開口部１０１Ｘ，１０１Ｙから露出された支持基板１００の下面に電解めっき法を施すことにより、その支持基板１００の下面に金属層１０２を形成する。ここで、図１４に示した配線パターン２０及び金属層９７がＡｕ層／Ｎｉ層／Ｃｕ層である場合には、電解めっき法により、開口部１０１Ｘ，１０１Ｙから露出された支持基板１００の下面にＡｕ層とＮｉ層を順に積層して上記金属層９７を形成する。なお、図１５（ｃ）には、図１５（ｂ）に示した１５ａ−１５ａ線位置における断面構造が示されているため開口部１０１Ｙが図示されていない。また、図１５（ｄ）には、図１５（ｂ）に示した１５ｄ−１５ｄ線位置における断面構造が示されている。
【０１１０】
次いで、レジスト層１０１をめっきマスクとして、金属層１０２の下面に、支持基板１００をめっき給電層に利用する電解めっき法（例えば、電解銅めっき法）を施す。これにより、金属層１０２の下面からめっきが施されて、開口部１０１Ｘ内に銅などの導電層１０３が充填されるとともに、開口部１０１Ｙ内に銅などの導電層１０４が充填される。本工程により、開口部１０１Ｘ内では金属層１０２及び導電層１０３によって構成される配線パターン２０が形成され、開口部１０１Ｙ内では金属層１０２及び導電層１０４によって構成される金属層９７が形成される。
【０１１１】
次に、図１６（ａ）〜図１６（ｃ）に示す工程では、プレス加工又はエッチング加工により、支持基板１００及びレジスト層１０１の一部を除去する。具体的には、プレス加工又はエッチング加工により、図１５（ｃ）に示した構造体の外周領域（破線枠参照）に形成されたレジスト層１０１及びそのレジスト層１０１上に形成された支持基板１００を除去して開口部１００Ｘを形成する。これにより、レジスト層１０１が絶縁層３０になるとともに、その絶縁層３０の側面よりも外方に突出する突出部１００Ａが支持基板１００に形成される。この突出部１００Ａは、絶縁層３０の外周縁（外形）に沿ってペリフェラル状に多数形成されている。そして、突出部１００Ａ同士は、本工程で形成された開口部１００Ｘによって互いに分離されている。
【０１１２】
次に、図１７（ａ）及び図１７（ｂ）に示す工程では、金属層９７及び突出部１００Ａの一部を囲むように枠状の基板９５を形成する。このとき、基板９５は、金属層９７及び突出部１００Ａの一方の端部（配線パターン２０側の端部）が基板９５の内側面から突出するように、且つ金属層９７及び突出部１００Ａの他方の端部が基板９５の外側面から突出するように形成される。また、基板９５は、その上面が突出部１００Ａの上面よりも上方に突出するように、且つ下面が金属層９７の下面よりも下方に突出するように形成される。この基板９５は、例えば樹脂モールド成形法により形成することができる。
【０１１３】
次に、図１７（ｃ）に示す工程では、配線パターン２０よりも下方に形成された基板９５の内側面と配線パターン２０の下面と金属層９７の下面と絶縁層３０の下面とによって形成される収容部Ａ１において、半導体素子５０の接続端子５１を所定の配線パターン２０にフリップチップ接合する。続いて、収容部Ａ１において、所定の配線パターン２０同士を、導体ワイヤ５５を用いてワイヤボンディングにより電気的に接続する。また、所定の配線パターン２０と、基板９５の内側面から突出された金属層９７とを、導体ワイヤ５８を用いてワイヤボンディングにより電気的に接続する。次いで、収容部Ａ１を充填し、収容部Ａ１内に露出された基板９５の内側面と、収容部Ａ１内に露出された配線パターン２０、金属層９７及び絶縁層３０の下面と、半導体素子５０全体と、導体ワイヤ５５，５８全体とを被覆する絶縁層６０を形成する。
【０１１４】
次いで、図１８（ａ）に示す工程では、図１７（ｃ）に示した支持基板１００の一部をエッチング等により除去する。具体的には、配線パターン２０よりも上方に形成された基板９５の内側面と、配線パターン２０の上面と、金属層９７の上面と、絶縁層３０の上面とによって形成された収容部Ａ２内に露出された支持基板１００を除去する。これにより、突出部１００Ａのうち基板９５の内側面から収容部Ａ２内に突出された部分が除去され、金属層９７上に積層された金属層９８が形成される。そして、これら金属層９７，９８によって構成されるリード部９６が形成される。以上の製造工程により、図１４に示した配線基板１０Ｃを製造することができる。
【０１１５】
次に、図１８（ｂ）に示す工程では、収容部Ａ２において、半導体素子７０の接続端子７１を所定の配線パターン２０にフリップチップ接合する。続いて、収容部Ａ２内にアンダーフィル樹脂７６を充填し、そのアンダーフィル樹脂７６を硬化する。
【０１１６】
次いで、図１８（ｃ）に示す工程では、基板９５の外側面から外方に突出したリード部９６の中途部分を下側に折り曲げることにより、リード部９６を断面視略Ｌ字状に形成する。以上の製造工程により、図１４に示した半導体パッケージ１Ｃを製造することができる。
【０１１７】
以上説明した本実施形態によれば、上記第１実施形態の（１）〜（３）、（６）と同様の効果を奏する。
（第５実施形態）
以下、第５実施形態を図１９〜図２１に従って説明する。この実施形態は、絶縁層の構造等が上記第２実施形態と異なっている。以下、第２実施形態との相違点を中心に説明する。先の図１〜図１８に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【０１１８】
図１９（ａ）に示すように、半導体パッケージ１Ｄは、配線基板１０Ｄと、２つの半導体素子７０と、アンダーフィル樹脂７５とを有している。配線基板１０Ｄは、配線パターン２０と、基板４０と、半導体素子５０と、導体ワイヤ５５，５６，５７と、絶縁層６１と、ソルダレジスト層６５とを有している。
【０１１９】
図１９（ｂ）に示すように、絶縁層６１は、配線パターン２０を画定する開口部２０Ｘと、空洞部Ｂとを充填するように形成されている。絶縁層６１は、配線パターン２０の側面及び下面と、基板４０の内側面と、半導体素子５０全体と、導体ワイヤ５５，５６，５７とを被覆するように形成されている。この絶縁層６１は、配線パターン２０同士を電気的に絶縁する機能と、配線パターン２０同士を接着する機能とを有している。すなわち、多数の配線パターン２０は絶縁層６１によって支持されている。本例の絶縁層６１は、その下面が基板４０の層間絶縁層４６の下面と面一になるように形成されている。この絶縁層６１は、弾性率の低い低弾性材料からなる絶縁層である。この低弾性材料としては、例えば室温付近におけるヤング率が１ＭＰａ以上１０ＭＰａ以下の材料であることが好ましい。このような低弾性材料としては、例えばシリコーン系、フッ素系、ポリオレフィン系やウレタン系のエラストマーを用いることができる。
【０１２０】
このように、配線基板１０Ｄは、配線パターン２０同士を絶縁するとともに、配線パターン２０同士を接着する第１絶縁層と、その第１絶縁層の下面に形成され、半導体素子５０全体を被覆する第２絶縁層とが一体に形成された絶縁層６１を有している。
【０１２１】
次に、上記半導体パッケージ１Ｄの製造方法を説明する。
図２０（ａ）に示す工程では、まず、支持基板９０を準備する。支持基板９０は、例えば平面視矩形状の平板である。支持基板９０としては、例えば金属板や金属箔を用いることができ、本実施形態では、例えば銅箔を用いる。次に、図２０（ｂ）に示す工程では、支持基板９０の下面に、所定の箇所に開口部１０５Ｘを有するレジスト層１０５を形成する。開口部１０５Ｘは、配線パターン２０の形成領域に対応する部分の支持基板９０を露出するように形成される。絶縁層１０５の材料としては、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。絶縁層１０５の材料としては、例えば上記レジスト層８３と同様の材料を用いることができる。
【０１２２】
続いて、図２０（ｃ）に示す工程では、図１０（ｃ）に示した工程と同様に、レジスト層１０５の開口部１０５Ｘから露出された支持基板９０の下面に電解めっき法を施すことにより、その支持基板９０の下面に金属層９１と導電層９２とを順に積層する。これにより、金属層９１及び導電層９２からなる配線パターン２０が形成される。
【０１２３】
次に、レジスト層１０５を例えばアルカリ性の剥離液により除去する。これにより、各配線パターン２０間には、それら配線パターン２０を画定する開口部２０Ｘが形成される。続いて、図２０（ｄ）に示す工程では、枠状の配線パターン２１の下面に枠状の基板４０を形成する。次いで、収容部Ａ１において、半導体素子５０の接続端子５１を所定の配線パターン２０にフリップチップ接合する。
【０１２４】
次に、図２０（ｅ）に示す工程では、収容部Ａ１において、所定の配線パターン２０同士を、導体ワイヤ５５を用いてワイヤボンディングにより電気的に接続する。また、所定の配線パターン２０と配線パターン２１とを、導体ワイヤ５６を用いてワイヤボンディングにより電気的に接続する。さらに、所定の配線パターン２０と、基板４０の接続パッドＰ１，Ｐ２とを、導体ワイヤ５７を用いてワイヤボンディングにより電気的に接続する。
【０１２５】
続いて、収容部Ａ１において、配線パターン２０の側面及び下面と、基板４０の内側面と、半導体素子５０全体と、導体ワイヤ５５〜５７全体とを被覆するように絶縁層６１を形成する。具体的には、絶縁層６１は、開口部２０Ｘ及び空洞部Ｂを完全に塞ぎ、配線パターン２０の側面及び下面、基板４０の内側面、半導体素子５０及び導体ワイヤ５５〜５７を全体的に被覆するのに十分な量で開口部２０Ｘ及び空洞部Ｂを充填するように形成される。例えば、絶縁層６１は、液状の絶縁樹脂をポッティングにより開口部２０Ｘ及び収容部Ａ１（空洞部Ｂ）内に塗布し、例えば５０〜１００℃程度の温度を維持して上記絶縁樹脂を硬化させることにより形成することができる。そして、このように硬化された絶縁層６１によって配線パターン２０同士が接着される。
【０１２６】
次いで、図２１（ａ）に示す工程では、図２０（ｅ）に示した支持基板９０を除去する。例えば支持基板９０として銅箔を用いる場合には、塩化第二鉄水溶液、塩化第二銅水溶液、過硫酸アンモニウム水溶液等を用いたウェットエッチングにより、支持基板９０の除去を行うことができる。この際、図２０（ｅ）に示した支持基板９０と接する面には金属層９１（例えば、Ａｕ層）及び絶縁層６１が形成されており、それら金属層９１及び絶縁層６１がエッチングストッパ層として機能するため、銅箔である支持基板９０のみを選択的にエッチングすることができる。
【０１２７】
次に、図２１（ｂ）に示す工程では、配線パターン２０及び絶縁層６１の上面に、開口部６５Ｘを有するソルダレジスト層６５を形成する。以上の製造工程により、本実施形態の配線基板１０Ｄを製造することができる。
【０１２８】
続いて、ソルダレジスト層６５の開口部６５Ｘから露出された配線パターン２０上に、半導体素子７０の接続端子７１をフリップチップ接合する。次いで、配線基板１０Ｄと半導体素子７０との間に、アンダーフィル樹脂７５を充填し、そのアンダーフィル樹脂７５を硬化する。以上の製造工程により、本実施形態の半導体パッケージ１Ｄを製造することができる。
【０１２９】
以上説明した本実施形態によれば、上記第１実施形態の（１）〜（３）、（６）、（７）と同様の効果を奏する。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
【０１３０】
・上記各実施形態では、２つの半導体素子７０を、絶縁層６０，６１内に設けた導体ワイヤ５５により電気的に接続するようにした。あるいは、２つの半導体素子７０を、平面方向に延在された配線パターン２０により相互に電気的に接続するようにした。これに限らず、例えば図２２に示すように、２つの半導体素子７０を、絶縁層６０（又は、絶縁層６１）内に形成した配線基板（インターポーザ）１１０により相互に電気的に接続するようにしてもよい。ここで、インターポーザ１１０は、一方の面（ここでは、上面）に多数形成された微細配線（図示略）に接続された接続端子１１１を多数有している。このインターポーザ１１０の基材の材料としては、例えばシリコン、ガラス、セラミックなどの無機材料を用いることができる。そして、接続端子１１１と所定の突起部２５（又は、所定の配線パターン２０）とを接続することにより、２つの半導体素子７０を、配線パターン２０及び接続端子１１１及びインターポーザ１１０内の微細配線等を介して相互に電気的に接続する。具体的には、一方の半導体素子７０の接続端子７１が突起部２６と配線パターン２０と突起部２５を介して接続端子１１１と接続され、その接続端子１１１が上記微細配線と別の接続端子１１１を介して突起部２５に接続され、その突起部２５が配線パターン２０と突起部２６を介して他方の半導体素子７０の接続端子７１に接続されている。
【０１３１】
・上記第３〜第５実施形態における配線パターン２０に対して突起部２５，２６を形成するようにしてもよい。
・上記第１実施形態では、導体ワイヤ５５〜５７が接続される部分の配線パターン２０の下面に突起部２５を形成するようにしたが、この突起部２５を省略してもよい。すなわち、配線パターン２０の下面に導体ワイヤ５５〜５７を直接接続するようにしてもよい。
【０１３２】
・上記各実施形態において、半導体素子５０と半導体素子７０との間に配線パターン２０を介在させ、その配線パターン２０により半導体素子５０，７０が相互に接続されている場合には、導体ワイヤ５５を省略してもよい。
【０１３３】
・上記各実施形態において、絶縁層６０，６１内に導体ワイヤ５５が形成されている場合には、半導体素子５０を省略するようにしてもよい。
・上記第１及び第２及び第５実施形態における導体ワイヤ５６を省略してもよい。
【０１３４】
・上記第１〜第３及び第５実施形態における基板４０を省略してもよい。
・上記第３実施形態における絶縁層９３、金属ポスト９４及び金属層９４Ａを省略してもよい。
【０１３５】
・上記第１、第３及び第４実施形態における絶縁層３０，６０を上記第５実施形態の絶縁層６１に変更してもよい。すなわち、第１、第３及び第４実施形態における絶縁層３０，６０を一体に形成するようにしてもよい。
【０１３６】
・上記各実施形態におけるソルダレジスト層６５を省略してもよい。
・上記各実施形態におけるアンダーフィル樹脂７５，７６を省略してもよい。
・上記各実施形態において、例えば図２２に示すように、絶縁層６０（又は、絶縁層６１）内に配線パターン２０（突起部２５）に電気的に接続されたチップ部品１１２を設けるようにしてもよい。なお、チップ部品１１２としては、例えばチップコンデンサ、チップ抵抗、チップインダクタを用いることができる。
【０１３７】
・上記各実施形態では、半導体素子５０を内蔵した配線基板１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄに具体化した。これに限らず、例えば半導体素子５０の代わりに、例えば上記チップ部品１１２や水晶振動子等の電子部品を内蔵した配線基板に具体化してもよい。
【０１３８】
・上記各実施形態では、配線基板１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ上に半導体素子７０を実装するようにしたが、半導体素子７０の代わりに、例えば上記チップ部品や水晶振動子等の電子部品を配線基板１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ上に実装するようにしてもよい。
【０１３９】
・上記各実施形態における配線基板１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ上に実装される電子部品の数は特に制限されない。
・上記各実施形態における配線基板１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄに内蔵される電子部品の数は特に限定されない。
【符号の説明】
【０１４０】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ  半導体パッケージ
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ  配線基板
２０  配線パターン
２５  突起部（第１突起部）
２６  突起部（第２突起部）
３０  絶縁層（第１絶縁層）
３０Ａ  絶縁層（第３絶縁層）
３０Ｂ  絶縁層（第４絶縁層）
３０Ｘ  開口部（第１開口部、第３開口部）
３０Ｙ  開口部（第４開口部）
４０，９５  基板
４１〜４３  配線層（金属層）
５０  半導体素子（第１電子部品）
５５  導体ワイヤ（第１導体ワイヤ）
５６，５８  導体ワイヤ
５７  導体ワイヤ（第２導体ワイヤ）
５１  接続端子
６０  絶縁層（第２絶縁層）
６１  絶縁層（第１絶縁層及び第２絶縁層）
７０  半導体素子（第２電子部品）
７１，７１Ａ〜７１Ｃ  接続端子
８０，９０，１００  支持基板
８０Ｘ  凹部
８１  レジスト層
８１Ｘ  開口部（第２開口部）
９３  絶縁層（基板）
９４  金属ポスト（金属層）
Ａ１  収容部（空間）
Ｂ〜Ｄ  空洞部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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