(57)【要約】【課題】ＣＭＯＳ構造を有する下地半導体装置上に、高性能のＣＭＯＳ回路を有する上層半導体装置を積層することができ、３Ｄ−ＣＭＯＳ構造の高性能化及び低消費電力化をはかる。【解決手段】積層型半導体装置であって、半導体基板１１０上にＣＭＯＳ回路及び配線層が形成された第１の相補型半導体装置１００と、第１の相補型半導体装置１００上に、配線層と共に形成された金属電極１４１，１４２と、金属電極１４１，１４２上に絶縁膜２２０を介して形成され、且つｎＭＯＳ領域とｐＭＯＳ領域で分離して形成された、Ｇｅを主成分とする半導体層２３１，２３２と、ｎＭＯＳ領域の半導体層にｎＭＯＳＦＥＴを形成し、ｐＭＯＳ領域の半導体層にｐＭＯＳＦＥＴを形成してなる第２の相補型半導体装置２００と、を具備した。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にＣＭＯＳ回路及び配線層が形成された第１の相補型半導体装置と、
前記第１の相補型半導体装置上に、前記配線層と共に形成された金属電極と、
前記金属電極上に絶縁膜を介して形成され、且つｎＭＯＳ領域とｐＭＯＳ領域で分離して形成された、Ｇｅを主成分とする半導体層と、
前記ｎＭＯＳ領域の前記半導体層にｎＭＯＳＦＥＴを形成し、前記ｐＭＯＳ領域の前記半導体層にｐＭＯＳＦＥＴを形成してなる第２の相補型半導体装置と、
を具備したことを特徴とする積層型半導体装置。
【請求項２】
前記金属電極は、前記ｎＭＯＳ領域び前記ｐＭＯＳ領域で分離して形成されていることを特徴とする請求項１記載の積層型半導体装置。
【請求項３】
前記金属電極には、前記ｎＭＯＳＦＥＴ及び前記ｐＭＯＳＦＥＴで独立の信号線が接続されていることを特徴とする請求項２記載の積層型半導体装置。
【請求項４】
前記金属電極には、前記ｎＭＯＳＦＥＴ及び前記ｐＭＯＳＦＥＴで共通の信号線が接続されていることを特徴とする請求項２記載の積層型半導体装置。
【請求項５】
前記金属電極と前記絶縁膜との間に、前記ｐＭＯＳ領域と前記ｎＭＯＳ領域とで異なる仕事関数制御層が形成されていることを特徴とする請求項１〜４の何れかに記載の積層型半導体装置。
【請求項６】
前記仕事関数制御層はＴｉＮ又はＴａＮであり、前記絶縁膜は希土類酸化物を含むことを特徴とする請求項５記載の積層型半導体装置。
【請求項７】
前記仕事関数制御層はＴｉＮ又はＴａＮであり、前記絶縁膜はＨｆＯ2 ，Ａｌ2Ｏ3，ＨｆＡｌＯの何れかを含むことを特徴とする請求項５記載の積層型半導体装置。
【請求項８】
前記第２の相補型半導体装置は、前記第１の相補型半導体装置の最上層に形成された前記金属電極上に形成され、前記第１の相補型半導体装置と電気的に接続されていることを特徴とする請求項１〜７の何れかに記載の積層型半導体装置。
【請求項９】
前記第２の相補型半導体装置は、前記第１の相補型半導体装置の複数の配線層のうちの中間層に形成された前記金属電極上に形成され、前記第１の相補型半導体装置と電気的に接続されていることを特徴とする請求項１〜７の何れかに記載の積層型半導体装置。
【請求項１０】
前記第１の相補型半導体装置はＳｉ基板上に形成されていることを特徴とする請求項１〜９の何れかに記載の積層型半導体装置。
【請求項１１】
半導体基板上に、ＣＭＯＳ回路及び配線層を有する第１の相補型半導体装置を形成すると共に、最上層に金属電極を形成する工程と、
前記金属電極上に絶縁膜を介してＧｅを主成分とする半導体層を形成する工程と、
前記半導体層をｎＭＯＳ領域とｐＭＯＳ領域で分離する工程と、
前記ｎＭＯＳ領域にｎＭＯＳＦＥＴを形成し、前記ｐＭＯＳ領域にｐＭＯＳＦＥＴを形成することにより、第２の相補型半導体装置を形成する工程と、
を含むことを特徴とする積層型半導体装置の製造方法。
【請求項１２】
前記半導体層を形成する工程として、前記金属電極上に絶縁膜を介してアモルファスのＧｅ層を形成した後、前記Ｇｅ層をアニール処理することにより多結晶のＧｅ層を形成することを特徴とする請求項１１記載の積層型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、Ｇｅチャネルを用いた積層型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化、低消費電力化において、配線長短縮による寄生容量及び寄生抵抗の低減のために、トランジスタの３次元積層が有効である。３次元化は既に、Ｓｉチップを積み上げてＴＳＶ（Through Silicon Via）で接続する技術が開発中であるが、ＴＳＶサイズが通常のＣＭＯＳプロセスの配線間隔に比べ２ケタ以上大きいため、接続密度を上げて配線の効率化をはかるのは限界がある。また、ＴＳＶのためのエリアペナルティーが無視できない程度に大きいため、回路設計に支障を来たしたり、コストの増大を招いたりする。このため、より高密度に配線接続が可能な技術が求められる。
【０００３】
ＴＳＶによるエリアペナルティの問題を解決する手法の一つとして、ＳＯＩ基板貼り合せによる３次元積層が提案され、下地ＣＭＯＳに匹敵する上部トランジスタ性能が得られることが報告されている（例えば、非特許文献１，２参照）。しかし、結晶Ｓｉ層を貼り合せることによるコスト増大の問題、上層トランジスタのプロセス温度、６００度による下地ＣＭＯＳへの影響は解決されていない。
【０００４】
また、ＣＭＯＳの配線中間層若しくは最上層にａ−Ｓｉ−ＴＦＴによるＣＭＯＳを積層する技術が報告されている（例えば、非特許文献３参照）。しかし、ａ−Ｓｉ−ＴＦＴの性能が通常のＳｉ−ＣＭＯＳに比べ極端に悪く、適切なしきい値設定が困難なため、駆動電圧が高くなる、或いはリーク電流が高くなる等種々の制限がある。このため、３次元積層化による高性能化、低消費電力化のメリットを十分享受できていないのが現状である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】P. Batude et al., VLSI Technical Digest, (2011) p.158
【非特許文献２】P. Batude et al., IEDM Technical Digest, (2011) p.151
【非特許文献３】T. Naito et al., 2010 Symposium on VLSI Technology, Technical Digest Papers, p.219
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発明が解決しようとする課題は、ＣＭＯＳ構造を有する下地半導体装置上に、高性能のＣＭＯＳ回路を有する上層半導体装置を積層することができ、３Ｄ−ＣＭＯＳ構造の高性能化及び低消費電力化をはかり得る積層型半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の積層型半導体装置は、半導体基板上にＣＭＯＳ回路及び配線層が形成された第１の相補型半導体装置と、前記第１の相補型半導体装置上に、前記配線層と共に形成された金属電極と、前記金属電極上に絶縁膜を介して形成され、且つｎＭＯＳ領域とｐＭＯＳ領域で分離して形成された、Ｇｅを主成分とする半導体層と、前記ｎＭＯＳ領域の前記半導体層にｎＭＯＳＦＥＴを形成し、前記ｐＭＯＳ領域の前記半導体層にｐＭＯＳＦＥＴを形成してなる第２の相補型半導体装置と、を具備したことを特徴とする。
【発明の効果】
【０００８】
本発明の実施形態によれば、チャネル材料・極性、電極構の選択の組み合わせによって、ＣＭＯＳ構造を有する下地半導体装置上に、高性能のＣＭＯＳ回路を有する上層半導体装置を積層することができ、３Ｄ−ＣＭＯＳ構造の高性能化及び低消費電力化をはかることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係わる積層型半導体装置の素子構造を示す断面図。
【図２】第１の実施形態の積層型半導体装置をＣＭＯＳインバータに適用した例を示す等価回路図。
【図３】第１の実施形態の積層型半導体装置をＣＭＯＳインバータに適用した例を示すレイアウト図。
【図４】第１の実施形態の積層型半導体装置をＮＡＮＤ回路に適用した例を示す等価回路図。
【図５】第１の実施形態の積層型半導体装置をＮＡＮＤ回路に適用した例を示すレイアウト図。
【図６】ＧｅチャネルのｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのしきい値特性を示す図。
【図７】第２の実施形態に係わる積層型半導体装置の製造工程を示す断面図。
【図８】第２の実施形態に係わる積層型半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係わる積層型半導体装置の素子構造を示す断面図である。
【００１２】
Ｓｉ支持基板１１０上に下地ＣＭＯＳ回路（第１の相補型半導体装置）１００が形成されている。具体的には、基板１１０上に、ゲート絶縁膜１１２，ゲート電極１１３，及びソース／ドレイン領域（図示せず）からなるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを形成し、これらの上に多層の配線層１３１〜１３４を形成することによりＳｉ−ＣＭＯＳ回路が作製されている。また、最上層には、配線層１３１〜１３４及びビア１２０〜１２９と同一プロセスによる金属電極１４１，１４２が形成されている。
【００１３】
金属電極１４１上には、ｐＭＯＳ用の仕事関数制御層２１１が形成され、金属電極１４２上には、ｎＭＯＳ用の仕事関数制御層２１２が形成されている。仕事関数制御層２１１上には、層間絶縁膜２２０を介してＧｅを主成分とする半導体層２３１が形成されている。この半導体層２３１に、ゲート絶縁膜２４１，ゲート電極２５１，及びメタルＳ／Ｄ２６１からなるｐＭＯＳＦＥＴが形成されている。仕事関数制御層２１２上には、層間絶縁膜２２０を介してＧｅを主成分とする半導体層２３２が形成されている。この半導体層２３２に、ゲート絶縁膜２４２，ゲート電極２５２，及びメタルＳ／Ｄ２６２からなるｎＭＯＳＦＥＴが形成されている。即ち、Ｇｅをチャネルとする上層ＣＭＯＳ回路（第２の相補型半導体装置）が形成されている。
【００１４】
なお、図中の１１１は素子分離絶縁膜、１１４はゲート側壁絶縁膜、１５０は下層ＣＭＯＳ回路用の層間絶縁膜を示している。また、２７０は上層ＣＭＯＳ回路用の層間絶縁膜、２８０は上層ＣＭＯＳ回路用のビア、２９０は上層ＣＭＯＳ回路用の配線層を示している。
【００１５】
このように本実施形態では、下層がＳｉ−ＣＭＯＳ回路１００で、その上部にＧｅをチャネルとするｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴからなる上層Ｇｅ−ＣＭＯＳ回路２００が層間膜を介して形成されている。そして、ビア配線を介して下層Ｓｉ−ＣＭＯＳ回路１００と上層Ｇｅ−ＣＭＯＳ回路２００とを電気的に接続して一体化されている。
【００１６】
なお、本実施形態では、最上層とその一つ下の層との間にＧｅ−ＣＭＯＳ回路２００である、所謂 BEOL Tr.（Back End Of Line Transistor）を実装する構成を取っているが、必ずしも BEOL Tr. の実装位置はこの層に限らず、中間層１層目（例えば、配線１３１）を下地電極とし、１層目と２層目の間に実装する場合を最下層として、これ以上の何れの層にも実装可能である。
【００１７】
図２及び図３は、本実施形態の BEOL Tr. によりインバータを構成したＣＭＯＳ回路を説明するためのもので、図２は等価回路図、図３はレイアウト図である。ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴを構成する各回路ブロックには、下層配線層で形成された金属電極１４１，１４２が配置されている。そして、信号線とは独立に用意したバックゲートバイアス電源によって、金属電極１４１，１４２にＶbgp 及びＶbgn を独立に印加することが可能となっている。
【００１８】
図４及び図５は、本実施形態の BEOL Tr. によりＮＡＮＤ回路を構成したＣＭＯＳ回路を説明するためのもので、図４は等価回路図、図５はレイアウト図である。図２及び図３の例と同様に、ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴを構成する各回路ブロックに下層配線層で形成された金属電極１４１，１４２が配置され、バックゲートバイアス電源によってＶbgp 及びＶbgn を印加することが可能となっている。このため、ブースト（Boost）、スリープ（Sleep）両方向にｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴ独立にしきい値電圧の制御が可能となることから、回路の演算頻度、要求速度に合わせたアダプティブなしきい値電圧設定が可能な構成を実現することができる。
【００１９】
図６は、ＧｅチャネルによるｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのしきい値特性を示す図であり、図中の実線は制御無しの場合、破線はバックゲート電圧の調整によるブースト状態（Ｖbgn＞０，Ｖbgp＜０）の場合、点線はバックゲート電圧の調整によるスリープ状態（Ｖbgn≦０，Ｖbgp≧０）の場合である。ブースト状態では、オン電流が増大し、高速動作に適している。また、スリープ状態では、オフ電流が低減し、低消費電力動作が可能となる。
【００２０】
このようにバックゲート電圧を独立に制御することにより、Ｇｅチャネルを用いたｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのしきい値をシフトさせることができ、Ｇｅ−ＣＭＯＳ回路の性能を装置に要求される特性に合わせることができる。
【００２１】
本実施形態では、配線中間層若しくは最上層に形成する BEOL Tr. はｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴ共にａ−Ｓｉよりも高い移動度を持ち、電流駆動力の増大が期待されるポリＧｅチャネルにより構成される。各トランジスタは配線層と同時形成される金属電極（Grand plane：ＧＰ）１４１，１４２上に仕事関数制御層２１１，２１２及び層間絶縁膜２２０を介して形成される。そして、上記ＧＰにｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴの各々に対して、下地Ｓｉ−ＣＭＯＳ回路１００である、所謂 FEOL Tr.（Front End Of Line Transistor） 及び BEOL Tr. の信号線とは独立な電源線による電圧制御を行うことで、動的しきい値制御を行うことができる。BEOL Tr. は、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴ共に空乏型動作、反転型動作どちらでも構わない。ＧＰ上に堆積する仕事関数制御層２１１，２１２により、回路要求に合わせたしきい値設定を行うことができる。
【００２２】
従来構造では、配線中間層若しくは最上層に形成する BEOL Tr. の性能とプロセスコストが二律背反で両者を同時に満たすことができない。これに対して本実施形態では、下地ＣＭＯＳ回路（FEOL Tr.）を劣化させないプロセス温度において、適切なしきい値、電流駆動力を有する BEOL Tr. を形成することができる。
【００２３】
このように本実施形態によれば、上層ＣＭＯＳ回路２００としてＧｅチャネルを用いることで、プロセス温度の低温化と、Ｓｉより高い移動度による高性能化（低電圧化）が可能となる。また、配線工程とバックゲート（Grand plane）形成工程をマージできるため、コストの低減が可能となる。さらに、金属電極１４１，１４２でバックゲートを構成することができ、しかもｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴ共通で形成可能であることから、ＧＰを半導体へのイオン注入によって形成する従来法で問題となるゲート空乏化の問題も回避できる。
【００２４】
また、ＧＰ上に堆積する仕事関数制御層２１１，２１２により、適切なしきい値設定が可能なことから、スタンバイ時のオフ電流を低減することで低消費電力化が可能となる。さらに、上記のしきい値設定下においても、バックゲート（ＧＰ）電圧をブースト側にバイアスすることで、高速動作が必要な時のみ、しきい値設定を下げるといったアダプティブな電力制御を実現することが可能となり、３Ｄ−ＣＭＯＳの高性能化・低消費電力化・低コスト化に寄与する。また、ソース／ドレインをＮｉＧｅ合金としているので、ソース／ドレインの低抵抗化をはかり得ると云う利点もある。
【００２５】
以上のように、本構成のチャネル材料・極性、電極構造の選択の組み合わせによって、背景技術の問題点が総合的に解決され、３次元ＣＭＯＳの高性能化・低消費電力化・低コスト化に寄与することができる。
【００２６】
（第２の実施形態）
次に、図１の積層型半導体装置の製造方法を、図７及び図８を参照して説明する。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００２７】
まず、図７（ａ）に示すように、Ｓｉ支持基板１１上に周知のプロセスによりｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴを形成し、これらを配線層１３１〜１３４及びビア１２０〜１２９で接続することによりＳｉ−ＣＭＯＳ回路（第１の相補型半導体装置）１００を形成する。このとき、最上層にｐＭＯＳ用の金属電極１４１とｎＭＯＳ用の金属電極１４２を、配線層１３１〜１３４と同じプロセスで形成する。また、金属電極１４１，１４２とは別に、Ｓｉ−ＣＭＯＳ回路１００の最上面に、Ｓｉ−ＣＭＯＳ回路１００のトランジスタと電気的に接続されるビア１２９を露出させる。
【００２８】
金属電極１４１，１４２の具体的形成法としては、所謂ダマシンプロセスを用いることができる。例えば、層間絶縁膜１５０の表面に BEOL Tr. のバックゲートのパターンに対応する溝をそれぞれ設けた後に、全面に金属材料を堆積する。そして、ＣＭＰで表面を平坦化することにより、溝内のみに金属電極１４１，１４２を形成する。ここで、金属膜の形成前に溝内にバリアメタルを形成しても良い。他の配線層１３１〜１３４に関しても、層間絶縁膜１５０と接する部分にバリアメタルを形成しても良い。さらに、ビア１２０〜１２９に関しても、下地との界面に必要に応じてバリアメタルを形成しても良い。
【００２９】
次いで、図７（ｂ）に示すように、通常のバリアメタルの替わりに、通常のリソグラフィ工程を用いたｎ，ｐ作り分けプロセスによって、ｐＭＯＳ領域にｐＭＯＳＦＥＴ用仕事関数制御層２１１を形成し、ｎＭＯＳ領域にｎＭＯＳＦＥＴ用仕事関数制御層２１２を形成する。具体的には、金属電極１４１上にＴｉＮ膜（仕事関数制御層）２１１をスパッタで形成し、金属電極１４２上にＨｆＯ2 ／ＴｉＮ膜（仕事関数制御層）２１２をスパッタで形成する。
【００３０】
次いで、図７（ｃ）に示すように、仕事関数制御層２１１，２１２上に層間絶縁膜２２０を１０ｎｍ堆積した後に、上層ＣＭＯＳ回路のチャネルとなる厚さ３０ｎｍのａ−Ｇｅ層２３０をＣＶＤ若しくはスパッタにて形成する。
【００３１】
次いで、図８（ｄ）に示すように、ｐＭＯＳ領域とｎＭＯＳ領域に合わせてアクティブパターンをメサエッチングによって島状に素子分離した後、５００℃以下の低温アニールによってａ−Ｇｅを多結晶化し、ポリＧｅ層２３１，２３２を形成する。即ち、ｐＭＯＳＦＥＴ用のバックゲートとなる金属電極１４１上に仕事関数制御層２１１及び層間絶縁膜２２０を介してポリＧｅ層２３１を形成し、ｎＭＯＳＦＥＴ用のバックゲートとなる金属電極１４２上に仕事関数制御層２１２及び層間絶縁膜２２０を介してポリＧｅ層２３２を形成する。
【００３２】
ここで、ａ−Ｇｅ層２３０の下地に金属電極１４１，１４２が存在するため、ａ−Ｇｅ層２３０をアニールする際に熱が逃げ易くなり、これにより結晶化が促進されて結晶粒の増大化をはかることができる。また、アニール後のＧｅ層２３１，２３２は多結晶であるが、素子が微細化されてチャネル長がグレインサイズに近くなると、多結晶であっても実質的に単結晶と同じにように見なすことが可能となる。
【００３３】
次いで、図８（ｅ）に示すように、Ｇｅ層２３１，２３２上に、ゲート絶縁膜として２５０℃のＡＬＤ成膜によるＡｌ2Ｏ3 膜（４ｎｍ）若しくはＰＥＣＶＤによるＳｉＯ2 （５ｎｍ）を堆積し、その上にＴａＮ膜（３０ｎｍ）をスパッタ成膜によって堆積し、通常リソグラフィ工程によるゲートパターニングとエッチングによってゲート電極を形成する。即ち、ｐＭＯＳ領域にゲート絶縁膜２４１を介してゲート電極２５１を形成し、ｎＭＯＳ領域にゲート絶縁膜２４２を介してゲート電極２５２を形成する。この際、ゲート電極２５１，２５２の両脇を酸化して側壁絶縁膜を形成しても良い。
【００３４】
次いで、図８（ｆ）に示すように、ｐＭＯＳＦＥＴのソース／ドレインには、Ｎｉ堆積と低温アニール（＜３５０℃）により形成したＮｉＧｅ合金からなるメタルＳ／Ｄ２６１を形成する。ｎＭＯＳＦＥＴでも同様にＮｉＧｅ合金を形成するが、ｎＭＯＳＦＥＴではＮｉ堆積前にＳ（硫黄）不純物注入を行い、ＮｉＧｅ形成時にＮｉＧｅ／Ｇｅ界面に高濃度硫黄偏析領域を形成した構成のメタルＳ／Ｄ２６２を形成する。Ｓを偏析させることにより、メタルＳ／Ｄ層（ＮｉＧｅ）２６２とＧｅ層２３２とのショットキー障壁を制御し、寄生抵抗を下げて駆動電流を大きくすることができる。その後、未反応のＮｉ膜を希塩酸等で除去する。
【００３５】
次いで、図８（ｇ）に示すように、全面に層間絶縁膜２７０を形成した後、バックゲートとなる金属電極１４１，１４２、及びソース／ドレイン領域２５１，２５２の各々に接続するためのコンタクトホールを形成する。続いて、コンタクトホール内にＣｕ等の導電材料を埋め込んだ後にＣＭＰで平坦化する。そして、Ａｌ配線層２９０を形成してＣＭＯＳ回路を形成することにより、前記図１に示す構造が完成することになる。さらに、必要に応じてパッシベーション膜を形成する。
【００３６】
なお、配線層２９０に関しても、金属電極１４１，１４２や他の配線層１３１〜１３４と同様に、ダマシンプロセスで形成しても良い。即ち、図８（ｇ）の工程でコンタクトホールと共に配線溝を設けておき、配線溝内に金属材料を埋め込むようにしても良い。
【００３７】
このように本実施形態によれば、上層ＣＭＯＳ回路２００において、ｐＭＯＳ，ｎＭＯＳ共にａ−Ｓｉよりも移動度の高いポリＧｅ層２３０をチャネルとして用いるため、より高速なデバイスを作製することができる。しかも、ＧｅはＳｉによりも低温で形成可能であるため、上層Ｇｅ−ＣＭＯＳ回路２００を形成する際に下層Ｓｉ−ＣＭＯＳ回路１００に与える影響を少なくすることができる。
【００３８】
また、配線工程とバックゲート（Grand plane）形成工程をマージできるため、コストの低減が可能となる。さらに、図７（ｃ）から図８（ｅ）に示す工程では、ａ−Ｇｅ層２３０の下地に金属電極１４１，１４２が存在するため、ａ−Ｇｅ層２３０をアニールする際に熱が逃げ易くなり、これにより結晶化が促進されて結晶粒の増大をはかり得る利点もある。
【００３９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００４０】
第２の相補型半導体装置の形成基板は必ずしもＧｅ層に限るものではなく、Ｇｅを主成分とするものであればよい。さらに、第１の相補型半導体装置の形成基板は必ずしもＳｉ基板に限るものではなく、Ｇｅ基板を用いることもでき、更に化合物半導体を用いることも可能である。
【００４１】
実施形態では、第２の相補型半導体装置のＧｅチャネルのＭＯＳＦＥＴ構造としてソース／ドレインをＮｉＧｅで形成したが、これに限らず他の金属、例えばＣｏ，Ｐｄ，ＰｔとＧｅとの合金を用いることができる。また、ソース／ドレインは必ずしも合金に限らず、不純物ドープによる拡散層としても良い。さらに、ＧｅチャネルのＭＯＳＦＥＴは、ソースドレイン（Ｓ／Ｄ）とチャネルの間にｐｎ接合のない、所謂ジャンクションレスのトランジスタ構造としても良い。
【００４２】
また、ＧｅチャネルのｎＭＯＳＦＥＴでは、合金層とチャネルとの間に偏析される元素としてＳを用いたが、Ｓｅ，Ｔｅ等のカルコゲン元素を用いることも可能である。さらに、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）の組み合わせをドープするようにしても良い。また、Ｇｅチャネルに関して、ｎ型及びｐ型に適した不純物をドープすることも可能である。
【００４３】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４４】
１００…Ｓｉ−ＣＭＯＳ回路（第１の相補型半導体装置）
１１０…Ｓｉ支持基板
１１１…素子分離絶縁膜
１１２…ゲート絶縁膜
１１３…ゲート電極
１１４…ゲート側壁絶縁膜
１２０〜１２９…ビア
１３１〜１３４…配線層
１４１，１４２…金属電極（バックゲート電極）
１５０…層間絶縁膜
２００…Ｇｅ−ＣＭＯＳ回路（第２の相補型半導体装置）
２１１，２１２…仕事関数制御層
２２０…層間絶縁膜
２３０…ａ−Ｇｅ層
２３１，２３２…ポリＧｅ層
２４１，２４２…ゲート絶縁膜
２５１，２５２…ゲート電極
２６１，２６２…メタルＳ／Ｄ
２７０…層間絶縁膜
２８０…ビア
２９０…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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