(57)【要約】【課題】電源電圧の立ち上がりが急峻なシステムにおいて、最適なパワーオンリセットを実現する。【解決手段】本発明による半導体装置は、電源間に並列接続された２つのダイオードと、一の電源と２つダイオードのそれぞれの間に並列接続された抵抗回路及び容量素子を備え、２つの抵抗回路から出力される電圧の比較結果をリセット信号として出力する。【選択図】図５
2014171197.tif 000002
【特許請求の範囲】
【請求項１】
第１電源と第２電源との間に順方向に並列接続された第１ダイオード及び第２ダイオードと
前記第１ダイオードと前記第１電源との間に、並列接続された第１抵抗回路及び第１容量素子と、
前記第２ダイオードと前記第１電源との間に、並列接続された第２抵抗回路及び第２容量素子と
前記第１抵抗回路における第１ノードの第１電圧と前記第２抵抗回路における第２ノードの第２電圧の比較結果をパワーオンリセット信号として出力する比較回路と
を具備し、
前記第１抵抗回路は、一端が前記第１電源に接続され、他端が前記第１ノードを介して前記第１ダイオードに接続された第１抵抗素子を備え、
前記第２抵抗回路は、前記第２ダイオードと前記第１電源との間に、前記第２ノードを介して直列接続された第２抵抗素子及び第３抵抗素子を備え、
前記第２ノードと前記第２ダイオードとの間の抵抗値と前記第１のダイオードのサイズの積は、前記第１ノードと前記第１ダイオードの間の抵抗値と前記第２ダイオードのサイズの積よりも小さい
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１容量素子と前記第２容量素子の容量比は、前記第１ダイオードと前記第２ダイオードのサイズ比に該等しい
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１抵抗回路は、一端が前記第１ノードに接続され、他端が前記第１ダイオードに接続された第４抵抗素子を更に備え、
前記第３抵抗素子の抵抗値と前記第１抵抗素子の抵抗値の積は、前記第４抵抗素子の抵抗値と前記第２抵抗素子の積よりも大きい
半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置において、
前記第２抵抗回路は、前記第３抵抗素子と前記第２ダイオードの間に直列接続された第５抵抗素子を含む
半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置において、
前記第１抵抗素子と前記第１電源との間に順方向に直列接続された少なくとも１つの第３ダイオードと、
前記第２抵抗素子と前記第１電源との間に順方向に直列接続された少なくとも１つの第４ダイオードと
を更に具備し、
前記第３ダイオードの数と第４ダイオードの数は同一である
半導体装置。
【請求項６】
請求項１から５のいずれか一項に記載の半導体装置において、
前記第１ダイオードに順方向に直列接続された少なくとも１つの第５ダイオードと、
前記第２ダイオードに順方向に直列接続された少なくとも１つの第６ダイオードと
を更に具備し、
前記第５ダイオードの数と第６ダイオードの数は同一である
半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置において、
前記比較回路の出力信号を遅延するＣＲ遅延回路を更に具備する
半導体装置。
【請求項８】
請求項１から７のいずれか１項に記載の半導体装置において、
アンテナと複数のポートとの間の接続を制御する複数のスイッチ回路と、
前記第１電源と前記第２電源との間に接続され、入力データに基づいて前記複数のスイッチ回路のスイッチング動作を制御するＩ／Ｆ回路と
を更に具備し、
前記パワーオンリセット信号は前記Ｉ／Ｆ回路に供給され、
前記Ｉ／Ｆ回路は、第１の信号レベルの前記パワーオンリセット信号によりリセットされ、第２の信号レベルの前記パワーオンリセット信号によりリセットが解除される
半導体装置。
【請求項９】
請求項８に記載の半導体装置と、前記複数のポートに接続される複数の送信回路と複数の受信回路を備える無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び無線通信装置に関し、特に、パワーオンリセット回路を備える半導体装置及び無線通信装置に関する。
【背景技術】
【０００２】
電源立ち上げ時に、論理回路の内部状態が不定になることを防ぐために、パワーオンリセット回路が用いられる。パワーオンリセット回路は、電源の立ち上がりを検出して論理回路にリセット信号ＲＥＳＥＴ、もしくはその反転信号ＲＥＳＥＴＢを供給する。パワーオンリセット回路の一例として、特開平３−４８５１９に記載の回路の概念図を図１に示す（特許文献１参照）。
【０００３】
図１を参照して、特許文献１に記載のパワーオン検出回路は、ＶＤＤ端子１０１とＧＮＤ端子１０２の間に構成された２つのダイオード回路９０１、９０２と、ダイオード回路９０１、９０２の電圧検出ノード９１１、９１２の電圧差を検知するためのコンパレータＣＭ１００を備える。ダイオード回路９０１は、ＶＤＤ端子１０１とＧＮＤ端子１０２の間に直列接続された抵抗Ｒ１００とｐｎ接合ダイオードＤ１００を備える。ダイオードＤ１００のカソードはＧＮＤ端子１０２に接続され、アノードは抵抗Ｒ１００を介してＶＤＤ端子１０１に接続され、電圧検出ノードＮ１となる。ダイオード回路９０２は、ＶＤＤ端子１０１とＧＮＤ端子１０２の間に直列接続された抵抗Ｒ２００、Ｒ３００及びｐｎ接合ダイオードＤ２００を備える。ダイオードＤ２００のカソードはＧＮＤ端子１０２に接続され、アノードは抵抗Ｒ３００及びＲ２００を介して、ＶＤＤ端子１０１に接続される。又、抵抗Ｒ２００とＲ３００の接続ノードが第２の電圧検出ノード９１２となる。コンパレータＣＭ１００は、電圧検出ノード９１１から出力される出力電圧Ｖ１０と、電圧検出ノード９１２から出力される出力電圧Ｖ２０の比較結果をリセット信号ＲＥＳＥＴＢとして出力する。
【０００４】
図１に示すパワーオン検出回路における各素子の定数の選定方法の一例を説明する。ここでは、抵抗Ｒ１００、Ｒ２００、Ｒ３００の抵抗値を順に“Ｒ１００”、“Ｒ２００”、“Ｒ３００”とする。各素子定数の典型的な選定例は、抵抗Ｒ１００と抵抗Ｒ２００の値を等しくするとともに（“Ｒ１００＝Ｒ２００”）、ダイオードＤ１００とダイオードＤ２００のサイズ比を１：Ｎとし、“Ｒ３００”を適切な値を選択する方法がある。あるいは、ダイオードＤ１００のサイズと抵抗Ｒ２００の値“Ｒ２００”の積と、ダイオードＤ２００のサイズと抵抗Ｒ１００の値“Ｒ１００”との積の比を１：Ｎとし、抵抗Ｒ３００の値“Ｒ３００”を適切に選ぶ選定方法がある。
【０００５】
図１に示す回路における電源電圧ＶＤＤに対する出力電圧Ｖ１０、Ｖ２０の応答特性を図２（ａ）に示す。図２（ａ）を参照して、電源電圧ＶＤＤがゼロから上昇すると、ダイオードの順方向降下電圧“ＶＦ”以下の電圧ではダイオードＤ１００、Ｄ２００には電流が流れないため、外部電圧（ここでは電源電圧ＶＤＤ）がそのまま出力電圧Ｖ１０、Ｖ２０となる（時刻Ｔ０から時刻Ｔ１０）。更に、電圧が“ＶＡ”以上になると、まずサイズの大きいダイオードＤ２００に流れる電流が無視できない量になり、出力電圧Ｖ２０の増加が緩やかになる。更に電圧を上げると、小さいサイズのダイオードＤ１００に流れる電流も無視できない量になり、出力電圧Ｖ１０の増加も緩やかになる。更に電圧を上げると、出力電圧Ｖ１０はダイオードＤ１０の端子間電圧の増加分だけ上昇するのに対し、出力電圧Ｖ２０はダイオードＤ２００と抵抗Ｒ３００の端子間電圧の和の増加分だけ上昇する。従って、出力電圧Ｖ１０よりも出力電圧Ｖ２０のほうが増加の割合が大きい。そして電源電圧が電圧ＶＢとなる点を境に、出力電圧Ｖ１０と出力電圧Ｖ２０の大小関係が逆転する（時刻Ｔ２０）。
【０００６】
ここで、電源電圧ＶＤＤに対するコンパレータＣＭ１００の応答特性を図２（ｂ）に示す。図２（ａ）及び図２（ｂ）を参照して、時刻Ｔ０から時刻Ｔ１０までの間、出力電圧Ｖ１０と出力電圧Ｖ２０の大小は不定であるため、コンパレータＣＭ１００の出力（リセット信号ＲＥＳＥＴＢ）の値（信号レベル）は不定値を示す場合がある。しかしながら時刻Ｔ１０以降にパワーオンリセットに必要な信号レベル（ローレベル）のリセット信号ＲＥＳＥＴＢが出力されるため、実用上は問題にならない。時刻Ｔ１０において、出力電圧Ｖ２０の増加量が出力電圧Ｖ１０よりも先に低下すると“Ｖ１０＞Ｖ２０”となり、リセット信号ＲＥＳＥＴＢはローレベル“ＶＬ（ＧＮＤレベル）”を示す。電源電圧ＶＤＤが更に上昇して所定の電圧“ＶＢ”を超える時刻Ｔ２０において、上昇率の大きな出力電圧Ｖ２０が出力電圧Ｖ１０の値を上回り、“Ｖ１０＜Ｖ２０”となる。これにより、リセット信号ＲＥＳＥＴＢはハイレベルを示す期待値まで遷移する。尚、時刻Ｔ２０から、電源電圧ＶＤＤが所定の電圧ＶＣ（電源電圧ＶＤＤの期待値）となる時刻Ｔ３０までの間、リセット信号ＲＥＳＥＴＢは“ＶＨ（ＶＤＤレベル）”まで上昇する。又、電源電圧ＶＤＤが電圧ＶＣで安定すると、リセット信号ＲＥＳＥＴＢも“ＶＨ（ＶＤＤレベル）”で安定する。
【０００７】
ダイオードＤ１００とダイオードＤ２００のサイズ比と抵抗Ｒ３００の値を適切に選べば、“Ｖ１０＝Ｖ２０”となる時の電圧ＶＢの値はシリコンのバンドギャップ電圧ＶＢＧとなり、かつ温度や素子ばらつきの影響を小さく出来ることが知られている。即ち本回路はバラツキや温度変動に強いという利点がある。この状態から更に、適切に、回路パラメタを適切に変更することにより、温度や素子バラツキの影響を許容範囲に収めつつ、電圧ＶＢの値を調整することもできる。すなわち、本回路はパワーオンリセット回路としての用件を充足する。
【０００８】
尚、外部電源電圧の立ち上がり特性や電圧レベルに依らず、安定したパワーオン検出が可能な半導体装置が特開２００５−１０９６５９に記載されている（特許文献２参照）。特許文献２に記載の半導体装置は、図１に示すダイオードＤ１００、Ｄ２００のそれぞれに容量素子を並列接続することで、急峻な立ち上がりの外部電源電圧に対してパワーオン信号を遅延させている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平３−４８５１９
【特許文献２】特開２００５−１０９６５９
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図３に示すように、図１示す回路におけるダイオードＤ１００、Ｄ２００には接合容量ＣＰ１０、ＣＰ２０が存在する。出力電圧Ｖ１０、Ｖ２０の立ち上がり時間は、接合容量ＣＰ１０、ＣＰ２０に起因した時定数により遅延するため、電源電圧ＶＤＤの立ち上がりが急峻である場合、出力電圧Ｖ２０が出力電圧Ｖ１０を超える前に電源電圧ＶＤＤが期待値（電圧ＶＣ）となる場合がある。例えば、電源電圧ＶＤＤの上昇開始時刻Ｔ０から電源電圧ＶＤＤが電圧ＶＣとなる時刻Ｔ３までの時間が、接合容量ＣＰ１０と抵抗Ｒ１００によって決まる時定数や、抵抗Ｒ２００と抵抗Ｒ３００の和と、接合容量ＣＰ２で決まる時定数に近いオーダになった場合の電源電圧ＶＤＤと出力電圧Ｖ１０、Ｖ２０の関係を図４に示す。この場合、原電電圧ＶＤＤが所望の電圧ＶＣとなっても出力電圧Ｖ２０は出力電圧Ｖ１０を超えずコンパレータＣＭ１００の出力レベルは遷移しない。すなわち、電源電圧ＶＤＤの立ち上がりが急峻な場合、リセット信号ＲＥＳＥＴＢのハイレベルへの遷移が、電源電圧ＶＤＤの立ち上がり終了よりも遅れてしまう。このことは、電源電圧ＶＤＤの立ち上がりが急峻な場合が想定され、かつ電源電圧ＶＤＤの立ち上がり後、リセット状態を解除するまでの遅延時間が比較的短く規定されている用途では問題となる。この問題を解決するために時定数を短くするには、抵抗Ｒ１００、Ｒ２００の値を小さく選ぶ必要があるが、その場合はパワーオンリセット回路の消費電流が増加するという別の課題が発生してしまう。
【００１１】
従って、電源電圧の立ち上がりが急峻なシステムにおいて最適なパワーオンリセットを実現することが求められている。又、消費電流の増加を抑制しながら、電源電圧の立ち上がりが急峻なシステムにおいて最適なパワーオンリセットを実現することが求められている。
【課題を解決するための手段】
【００１２】
本実施の形態による半導体装置は、電源間に並列接続された２つのダイオードと、一の電源と２つダイオードのそれぞれの間に並列接続された抵抗回路及び容量素子を備え、２つの抵抗回路から出力される電圧の比較結果をリセット信号として出力する。
【発明の効果】
【００１３】
本発明によれば、消費電流の増加を抑制しながら、電源電圧の立ち上がりが急峻なシステムのパワーオンリセットを実現する。
【図面の簡単な説明】
【００１４】
【図１】図１は、従来技術による半導体装置の構成を示す図である。
【図２】図２（ａ）は、図１に示す回路における電源電圧に対する出力電圧の応答特性を示す図である。図２（ｂ）は、図１に示す回路における電源電圧に対するコンパレータの応答特性を示す図である。
【図３】図３は、従来技術による半導体装置の問題点を示す構成図である。
【図４】図４は、電源電圧の立ち上がりが急峻な場合の、従来技術による半導体装置の電源電圧に対する出力電圧の応答特性を示す図である。
【図５】図５は、第１の実施の形態における半導体装置の構成の一例を示す図である。
【図６】図６（ａ）は、第１の実施の形態における半導体装置の電源電圧に対する検出電圧の応答特性の一例を示す図である。図６（ｂ）は、実施の形態における半導体装置の電源電圧に対する比較回路の応答特性の一例を示す図である。
【図７】図７は、第２の実施の形態における半導体装置の構成の他の一例を示す図である。
【図８】図８（ａ）は、第２の実施の形態における半導体装置の電源電圧に対する検出電圧の応答特性の他の一例を示す図である。図８（ｂ）は、実施の形態における半導体装置の電源電圧に対する比較回路の応答特性の他の一例を示す図である。
【図９】図９は、図８に示す半導体装置における電源電圧に対するリセット信号の応答特性の一例を示す図である。
【図１０】図１０は、実施の形態における検出電圧生成回路の構成の変形例を示す図である。
【図１１】図１１は、実施の形態における検出電圧生成回路の構成の他の変形例を示す図である。
【図１２】図１２は、実施の形態における検出電圧生成回路の構成の更に他の変形例を示す図である。
【図１３】図１３は、実施の形態における検出電圧生成回路の構成の更に他の変形例を示す図である。
【図１４】図１４は、実施の形態における検出電圧生成回路の構成の更に他の変形例を示す図である。
【図１５】図１５は、実施の形態における半導体装置をパワーオンリセット回路として利用した構成の一例を示す図である。
【図１６】図１６は、実施の形態における半導体装置をパワーオンリセット回路として利用したＲＦスイッチ回路の構成の一例を示す図である。
【図１７】図１７は、実施の形態における半導体装置をパワーオンリセット回路として利用した無線通信装置の構成の一例を示す図である。
【発明を実施するための形態】
【００１５】
（概要）
第１の実施の形態における半導体装置は、２つのダイオードに流れる電流量の差に応じた電圧差を利用して、電源電圧の立ち上がりを検出する。ここで、実施の形態における半導体装置は、２つのダイオードに流れる電流の電流経路（抵抗回路）に並列接続された容量素子を備える。容量素子によって電源とダイオードの間がＡＣ結合されるため、電源電圧が早く立上ると、電流経路（抵抗回路）から検出される電圧（以下、検出電圧と称す）も早く立上る（上昇する）。これにより、電源電圧の立ち上がりが急峻な場合においても、これに追随してパワーオンリセット信号（リセット解除信号）を出力することが可能となる。このとき、電流経路の抵抗値を変更する必要がないため、消費電流の増加は抑制される。
【００１６】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。以下では、低電圧側の基準電源から供給される基準電圧を接地電圧ＧＮＤとして説明するが、高電圧電源から供給される電源電圧ＶＤＤよりも低ければこれに限らないことは言うまでもない。
【００１７】
１．第１の実施の形態
（構成）
図５及び図６を参照して第１の実施の形態における半導体装置１０を説明する。図５は、第１の実施の形態における半導体装置１０の構成の一例を示す図である。図５を参照して、半導体装置１０は検出電圧生成回路１００と比較回路ＣＭ１を具備する。検出電圧生成回路１００は、ＰＮ接合ダイオードに例示されるダイオードＤ１、Ｄ２、抵抗素子Ｒ１、Ｒ２、Ｒ３、容量素子Ｃ１、Ｃ２を備える。詳細には、ダイオードＤ１、Ｄ２は電源電圧ＶＤＤが供給される電源ノード１０１と接地電圧ＧＮＤの接地ノード１０２との間に、順方向にて並列接続される。ダイオードＤ１のアノード（ノード１１）と電源ノード１０１との間には、抵抗素子Ｒ１（第１抵抗回路）と容量素子Ｃ１が並列接続され、ノード１１の電圧は検出電圧Ｖ１として比較回路ＣＭ１に入力される。ダイオードＤ１のカソードは接地ノード１０２に接続される。ダイオードＤ２のアノード（ノード１３）と電源ノード１０１との間には、直列接続された抵抗素子Ｒ２及び抵抗素子Ｒ３（第２抵抗回路）と、容量素子Ｃ２が並列接続され、抵抗素子Ｒ２と抵抗素子Ｒ３の接続ノード（ノード１２）の電圧は検出電圧Ｖ２として比較回路ＣＭ１に入力される。ダイオードＤ２のカソードは接地ノード１０２に接続される。比較回路ＣＭ１は、ノード１１から出力される検出電圧Ｖ１と、ノード１２から出力される検出電圧Ｖ２の比較結果を２値化して、リセット信号ＲＥＳＥＴＢとして出力する。比較回路ＣＭ１として、ヒステリシスコンパレータが好適に利用されるが、検出電圧Ｖ１と検出電圧Ｖ２の比較結果を２値化できれば、その回路構成は限定されない。
【００１８】
図５に示す半導体装置における抵抗素子Ｒ１、Ｒ２、Ｒ３及びダイオードＤ１、Ｄ２の定数の選定方法は、図５に示す回路と同様に設定し得る。以下では、抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値を順に“Ｒ１”、“Ｒ２”、“Ｒ３”とする。各素子定数の典型的な選定方法として、例えば、抵抗素子Ｒ１と抵抗素子Ｒ２の値を等しくするとともに（“Ｒ１＝Ｒ２”）、ダイオードＤ１とダイオードＤ２のサイズ比を１：Ｎとし、“Ｒ３”を適切な値を選択する方法がある。あるいは、ダイオードＤ１のサイズと抵抗素子Ｒ２の値“Ｒ２”の積と、ダイオードＤ２のサイズと抵抗素子Ｒ１の値“Ｒ１”との積の比を１：Ｎとし、抵抗素子Ｒ３の値“Ｒ３”を適切に選ぶ選定方法がある。
【００１９】
ダイオードＤ１、Ｄ２のそれぞれの両端には、図３に示す接合容量ＣＰ１０、ＣＰ２０と同様に、ダイオードＤ１、Ｄ２のサイズに応じた大きさの接合容量が発生する。本実施の形態に係る容量素子Ｃ１、Ｃ２の容量値は、ダイオードＤ１、Ｄ２のそれぞれの接合容量（図示なし）の数倍の値に設定し、且つ容量素子Ｃ１と容量素子Ｃ２の容量比が、ダイオードＤ１とダイオードＤ２のサイズ比に該等しい（あるいは近似する）値に設定されることが好適である。
【００２０】
以上のような構成により、実施の形態における半導体装置１０は、電源電圧ＶＤＤが所定のレベル以下のとき、ローレベルのリセット信号ＲＥＳＥＴＢを出力し、電源電圧ＶＤＤが所定のレベルを超えると、これを検出してハイレベルのリセット信号ＲＥＳＥＴＢを出力する。例えば、ローレベルのリセット信号ＲＥＳＥＴＢによって図示しない内部回路はリセット状態となり、ハイレベルのリセット信号ＲＥＳＥＴＢによって当該内部回路のリセット状態は解除される。すなわち、実施の形態における半導体装置１０は、パワーオンリセット回路として機能する。
【００２１】
（動作）
次に、図６を参照して、第１の実施の形態における半導体装置１０の動作を説明する。以下では、一例として、抵抗素子Ｒ１、Ｒ２、Ｒ３、ダイオードＤ１、Ｄ２の各素子の定数が、図１に示す抵抗Ｒ１００、Ｒ２００、Ｒ３００、ダイオードＤ１００、Ｄ２００と同じ値に設定されている場合の半導体装置１０の動作を説明する。
【００２２】
電源電圧ＶＤＤの所望の電圧ＶＣまでの立ち上がり時間が十分長い場合（立上りが遅い場合）には、容量素子Ｃ１、Ｃ２の作用は無視できるため、図１に示す回路と同様に動作する。例えば、電源電圧ＶＤＤの立ち上がり時間が十分長く、電源電圧ＶＤＤが所望の電圧ＶＣとなる時刻が図２に示す時刻Ｔ３０と同じ場合、本実施の形態における半導体装置１０は、図２に示す動作と同様に動作する。
【００２３】
図６を参照して、電源電圧ＶＤＤの立ち上がり時間が、ダイオードＤ１の接合容量（図示なし）と抵抗素子Ｒ１で決まる時定数や、抵抗素子Ｒ２及び抵抗素子Ｒ３の抵抗の和とダイオードＤ２の接合容量（図示なし）とで決まる時定数に近いオーダまで早くなった場合の動作を説明する。図６（ａ）は、実施の形態における半導体装置の電源電圧に対する検出電圧の応答特性の一例を示す図である。図６（ｂ）は、実施の形態における半導体装置の電源電圧に対する比較回路の応答特性の一例を示す図である。ここでは一例として、電源電圧ＶＤＤが所望の電圧ＶＣとなるまでの時間（立上り時間）が図４に示す時間（時刻Ｔ０から時刻Ｔ３）と同じ場合の半導体装置１０の動作を説明する。
【００２４】
図６（ａ）を参照して、電源電圧ＶＤＤがゼロから上昇すると、電源電圧ＶＤＤの変化は、容量素子Ｃ１、Ｃ２を通じてダイオードＤ１、Ｄ２に直接伝達される。このため、検出電圧Ｖ１、Ｖ２は、電源電圧ＶＤＤの立ち上がりに対してある程度の遅延は発生するものの、検出電圧Ｖ１と検出電圧Ｖ２が回路動作に支障ない程度の速さで上昇する。すなわち、電源電圧ＶＤＤが容量素子Ｃ１、Ｃ２によるＡＣ結合を介してダイオードＤ１、Ｄ２に印加されるため、検出電圧Ｖ１、Ｖ２は、電源電圧ＶＤＤに対して少ない遅延量で立上る。例えば、検出電圧Ｖ１、Ｖ２の値が“ＶＡ”となる時刻Ｔ１は、電源電圧ＶＤＤの値が“ＶＡ”となる時刻Ｔ１１よりも時間ＴＤ１だけ遅延する。しかし、この遅延量（時間ＴＤ１）は、容量素子Ｃ１とダイオードＤ１の微分抵抗との積による時定数や、容量素子Ｃ２の容量とダイオードＤ２の微分抵抗との積による時定数によって決まり、電源電圧ＶＤＤの立ち上がり時間に比べて充分小さい値に設定し得る。
【００２５】
電源電圧ＶＤＤの上昇開始当初は、ダイオードの順方向降下電圧“ＶＦ”以下の電圧ではダイオードＤ１、Ｄ２は電流が流れないため、外部電圧（ここでは電源電圧ＶＤＤ）がそのまま検出電圧Ｖ１、Ｖ２となる（時刻Ｔ０から時刻Ｔ１）。更に、電圧が“ＶＡ”以上になると、まずサイズの大きいダイオードＤ２に流れる電流が無視できない量になり、検出電圧Ｖ２の増加が緩やかになる。
【００２６】
時刻Ｔ１以降、更に電源電圧ＶＤＤが上昇すると、小さいサイズのダイオードＤ１に流れる電流も無視できない量になり、検出電圧Ｖ１の増加も緩やかになる。更に電源電圧ＶＤＤが上昇すると、検出電圧Ｖ１はダイオードＤ１の端子間電圧の増加分だけ上昇するのに対し、検出電圧Ｖ２はダイオードＤ２と抵抗素子Ｒ３の端子間電圧の和に対する増加分だけ上昇する。従って、検出電圧Ｖ１よりも検出電圧Ｖ２のほうが増加の割合が大きくなる。そして電源電圧ＶＤＤが電圧ＶＢ’となる時刻Ｔ２を境に、検出電圧Ｖ１と検出電圧Ｖ２の大小関係が逆転する。ここでは、電源電圧ＶＤＤが所定の電圧ＶＢとなる時刻１２よりも時間ＴＤ２だけ遅れた時刻Ｔ２において、検出電圧Ｖ２が検出電圧Ｖ１を上回る。この遅延量（時間ＴＤ２）は、容量素子Ｃ１の容量とダイオードＤ１の微分抵抗との積による時定数や、容量素子Ｃ２の容量とダイオードＤ２の微分抵抗との積による時定数によって決まり、電源電圧ＶＤＤの立ち上がり時間に比べて充分小さい値に設定し得る。
【００２７】
図６（ａ）及び図６（ｂ）を参照して、時刻Ｔ０から時刻Ｔ１までの間、検出電圧Ｖ１と検出電圧Ｖ２の大小は不定であるため、比較回路ＣＭ１の出力（リセット信号ＲＥＳＥＴＢ）の値（信号レベル）は不定値を示す場合がある。しかしながら時刻Ｔ１以降にパワーオンリセットに必要な信号レベル（ローレベル）のリセット信号ＲＥＳＥＴＢが出力されるため、実用上は問題にならない。時刻Ｔ１において、検出電圧Ｖ２の増加量が検出電圧Ｖ１よりも先に低下すると“Ｖ１＞Ｖ２”となり、リセット信号ＲＥＳＥＴＢはローレベル“ＶＬ（ＧＮＤレベル）”を示す。電源電圧ＶＤＤが更に上昇して所定の電圧“ＶＢ’”を超える時刻Ｔ２において、上昇率の大きな検出電圧Ｖ２が検出電圧Ｖ１の値を上回り、“Ｖ１＜Ｖ２”となる。これにより、リセット信号ＲＥＳＥＴＢはハイレベルを示す期待値まで遷移する。尚、時刻Ｔ２から、電源電圧ＶＤＤが所定の電圧ＶＣ（電源電圧ＶＤＤの期待値）となる時刻Ｔ３０までの間、リセット信号ＲＥＳＥＴＢは“ＶＨ（ＶＤＤレベル）”まで上昇する。又、電源電圧ＶＤＤが電圧ＶＣで安定すると、リセット信号ＲＥＳＥＴＢも“ＶＨ（ＶＤＤレベル）”で安定する。
【００２８】
ダイオードＤ１とダイオードＤ２のサイズ比と抵抗素子Ｒ３の抵抗値を適切に選べば、“Ｖ１＝Ｖ２”となる時の電圧ＶＢの値はシリコンのバンドギャップ電圧ＶＢＧとなり、かつ温度や素子ばらつきの影響を小さく出来る。即ち本回路は図１に示す回路と同様に、バラツキや温度変動に強いという利点がある。この状態から更に、適切に回路パラメタを適切に変更することにより、温度や素子バラツキの影響を許容範囲に収めつつ、電圧ＶＢ’の値を適切を調整することもできる。すなわち、本回路はパワーオンリセット回路としての用件を充足する。
【００２９】
以上のように、実施の形態における半導体装置１０によれば、電源電圧ＶＤＤの立ち上がり時間が、ダイオードＤ１の接合容量（図示なし）と抵抗素子Ｒ１の抵抗値で決まる時定数や、抵抗素子Ｒ２及び抵抗素子Ｒ３の抵抗値の和とダイオードＤ２の接合容量（図示なし）とで決まる時定数に近いオーダまで早くなった場合でも、遅延の小さいパワーオンリセット動作を実現することができる。この時、遅延量の低減のために抵抗素子Ｒ１、Ｒ２の抵抗値を小さく選ぶ必要がないため、パワーオンリセット回路の消費電流が増加するという問題も発生しない。
【００３０】
上述のように半導体装置１０において、電源電圧ＶＤＤに対する検出電圧Ｖ１、Ｖ２の遅延量には、ダイオードＤ１、Ｄ２の微分抵抗が関係する。ダイオードＤ１、Ｄ２の微分抵抗は、典型的な抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値よりも充分小さい。すなわち、図１に示す回路に比べ、回路構成要素に起因する時定数の影響は軽微である。以下、数値例を挙げて具体例を説明する。
【００３１】
一例として、抵抗素子Ｒ１の抵抗値を１［ＭΩ］、抵抗素子Ｒ１とダイオードＤ１から構成されるブランチに１［ｕＡ］程度の電流が流れる設計を仮定する。これは抵抗素子Ｒ１における電圧降下を１［Ｖ］とする設計に相当する。一般にダイオードの順方向の微分抵抗はｋＴ／ｑＩで与えられ、常温、１ｕＡでは２７ｋΩとなる。ただし、ｋはボルツマン定数、Ｔは温度、ｑは素電荷、Ｉは電流値である。この値は抵抗素子Ｒ１の例えば１／４０倍と小さい。更に実際の電源電圧ＶＤＤが上昇する過程では、ダイオードＤ１、Ｄ２と電源ノード１０１とは容量素子Ｃ１、Ｃ２を通じてＡＣ結合しているため、ダイオードＤ１、Ｄ２には過渡的に、定常状態以上の電圧が掛かる。例えば、ダイオードＤ１の端子電圧がｋＴ／ｑだけ上がると、ダイオードの微分抵抗は１／ｅ倍（ｅは自然対数の底）になる。従って過渡的な回路動作では、ダイオードＤ１の微分抵抗によって決まる時定数の実効的な値はさらに短くなる。これはダイオードＤ２に関する時定数も同様である。
【００３２】
２．第２の実施の形態
（構成）
図７から図９を参照して、第２の実施の形態における半導体装置１０を説明する。図７は、第２の実施の形態における半導体装置１０の構成の一例を示す図である。図７を参照して、第２の実施の形態における半導体装置１０は、図５に示す検出電圧生成回路１００と比較回路ＣＭ１に加え、ＣＲ遅延回路２００及びバッファ回路Ｂ１を備える。ＣＲ遅延回路２００は、比較回路ＣＭ１の出力端と接地ノード１０２との間に直列接続された抵抗素子Ｒ４と容量素子Ｃ３を備えるＣＲ時定数回路を構成する。バッファ回路Ｂ１は、電源電圧ＶＤＤ及び接地電圧ＧＮＤを動作電源とし、その入力端は、抵抗素子Ｒ４と容量素子Ｃ３の接続端に接続され、出力端からリセット信号ＲＥＳＥＴＢが出力される。検出電圧生成回路１００及び比較回路ＣＭ１の構成は、第１の実施の形態と同様であるため、その説明は省略する。
【００３３】
（動作）
次に、図８を参照して、第２の実施の形態における半導体装置１０の動作を説明する。以下では、一例として、抵抗素子Ｒ１、Ｒ２、Ｒ３、ダイオードＤ１、Ｄ２の各素子の定数が、図１に示す抵抗Ｒ１００、Ｒ２００、Ｒ３００、ダイオードＤ１００、Ｄ２００と同じ値に設定されている場合の半導体装置１０の動作を説明する。
【００３４】
電源電圧ＶＤＤの所望の電圧ＶＣまでの立ち上がり時間が十分長い場合（立上りが遅い場合）や、電源電圧ＶＤＤの立ち上がり時間が、ダイオードＤ１の接合容量（図示なし）と抵抗素子Ｒ１の抵抗値で決まる時定数や、抵抗素子Ｒ２及び抵抗素子Ｒ３の抵抗の和とダイオードＤ２の接合容量（図示なし）とで決まる時定数に近いオーダまで早くなった場合、半導体装置１０は、第１の実施の形態と同様に動作する。ただし、本実施の形態では、比較回路ＣＭ１からの出力信号は、ＣＲ遅延回路２００によって遅延された後、バッファ回路Ｂ１から出力される。
【００３５】
次に、図８及び図９を参照して、電源電圧ＶＤＤの立ち上がり時間が、更に短くなり、容量素子Ｃ１とダイオードＤ１の微分抵抗とで決まる時定数や、容量素子Ｃ２とダイオードＤ２の微分抵抗とで決まる時定数に近いオーダまで早くなった場合の動作を説明する。図８（ａ）は、実施の形態における半導体装置の電源電圧に対する検出電圧の応答特性の他の一例を示す図である。図８（ｂ）は、実施の形態における半導体装置の電源電圧に対する比較回路の応答特性の他の一例を示す図である。
【００３６】
図８（ａ）を参照して、電源電圧ＶＤＤがゼロから上昇すると、電源電圧ＶＤＤの変化は、容量素子Ｃ１、Ｃ２を通じてダイオードＤ１、Ｄ２に直接伝達される。このため、検出電圧Ｖ１、Ｖ２は、電源電圧ＶＤＤの立ち上がりに対してある程度の遅延は発生するものの、容量素子Ｃ１、Ｃ２のＡＣ結合の作用で急速に上昇する（時刻Ｔ０〜時刻Ｔ４）。この時点では、検出電圧Ｖ１と検出電圧Ｖ２の大小関係は明確ではなく、従って比較回路ＣＭ１の出力信号ＯＵＴの信号レベルは不定である。電源電圧ＶＤＤが所望の電圧ＶＣとなった時刻Ｔ４では、検出電圧Ｖ１、検出電圧Ｖ２はそれぞれの定常状態よりもオーバシュートした状態になる。この理由は、容量素子Ｃ１、Ｃ２への充電時定数が、電源電圧ＶＤＤの立ち上がり時間に比べて無視できないくらい長いためである。このため、電源電圧ＶＤＤが電圧ＶＣで安定すると、ダイオードＤ１、Ｄ２を介して容量素子Ｃ１、Ｃ２への充電が進み、検出電圧Ｖ１、Ｖ２はそれぞれの定常出力値に向かって収束してゆく。
【００３７】
時刻Ｔ４では、電源電圧ＶＤＤが、上述した検出電圧Ｖ２が検出電圧Ｖ１を逆転する時の電圧ＶＢ’を超えていることから、時刻Ｔ４以降、検出電圧Ｖ２が検出電圧Ｖ１を超えた状態“Ｖ２＞Ｖ１”に直接遷移する。この結果、明確に“Ｖ２＜Ｖ１”となる時間帯が存在せず、比較回路ＣＭ１の出力信号ＯＵＴが確実にローレベルになる時間帯は存在しない。しかしながら比較回路ＣＭ１の出力にＣＲ遅延回路２００が接続されていることから、図９に示すように、バッファ回路Ｂ１から出力されるリセット信号ＲＥＳＥＴＢは、ＣＲ遅延回路２００における時定数分だけ遅延した時刻Ｔ５においてハイレベルに遷移する。従って、本実施の形態によれば、電源電圧ＶＤＤの立ち上がり時間が著しく短時間であっても、パワーオンリセット動作に必要とされる要件を満たしたリセット信号ＲＥＳＥＴＢを得ることができる。この効果は、電源電圧ＶＤＤの立ち上がり時間がほぼゼロの場合でも得られる。
【００３８】
以上のことから、本実施の形態における半導体装置１０は、電源電圧ＶＤＤの立ち上がり時間が極めて長い場合からほぼゼロの場合まで、安定してパワーオンリセット回路としての所望の動作を得ることができる。
【００３９】
次に、図１０から図１４を参照して、実施の形態における検出電圧生成回路１００の変形例を説明する。以下では、第１及び第２の実施の形態における半導体装置１０のうち、検出電圧生成回路１００の変形例について説明する。
【００４０】
図１０は、実施の形態における検出電圧生成回路１００の構成の変形例を示す図である。図５及び図７に示す検出電圧生成回路１００では高電圧電源側に抵抗素子及び容量素子が設けられ、低電圧電源側にダイオードが設けられているが、図１０に示す検出電圧生成回路１００は、その逆の構成である。詳細には、図１０に示す検出電圧生成回路１００は、ＰＮ接合ダイオードに例示されるダイオードＤ１０１、Ｄ１０２、抵抗素子Ｒ１０１、Ｒ１０２、Ｒ１０３、容量素子Ｃ１０１、Ｃ１０２を備える。ダイオードＤ１０１、Ｄ１０２は電源電圧ＶＤＤが供給される電源ノード１０１と接地電圧ＧＮＤの接地ノード１０２との間に、順方向にて並列接続される。ダイオードＤ１０１のカソード（ノード２１）と接地ノード１０２との間には、抵抗素子Ｒ１０１（第１抵抗回路）と容量素子Ｃ１０１が並列接続され、ノード２１の電圧は検出電圧Ｖ１として比較回路ＣＭ１（図示なし）に入力される。ダイオードＤ１０１のアノードは電源ノード１０１に接続される。ダイオードＤ１０２のカソード（ノード２３）と接地ノード１０２との間には、直列接続された抵抗素子Ｒ１０２及び抵抗素子Ｒ１０３（第２抵抗回路）と、容量素子Ｃ１０２が並列接続され、抵抗素子Ｒ１０２と抵抗素子Ｒ１０３の接続ノード（ノード２２）の電圧は検出電圧Ｖ２として比較回路ＣＭ１に入力される。ダイオードＤ２のアノードは電源ノード１０１に接続される。
【００４１】
このような構成によっても、第１及び第２の実施の形態と同様に、２つのダイオードＤ１０１、Ｄ１０２に流れる電流の電流経路に並列接続された容量素子Ｃ１０１、Ｃ１０２によって電源とダイオードＤ１０１、Ｄ１０２の間がＡＣ結合される。このため、検出電圧Ｖ１、Ｖ２の立ち上がり速度が向上する。これにより、電源電圧の立ち上がりが急峻な場合においても、これに追随してパワーオンリセット信号を出力することが可能となる。図１０に示す構成、すなわち、図５及び図７に示す回路に対して、電源に対する抵抗素子及び容量素子とダイオードの位置を逆転する構成は、図１１から図１４に示す構成に対しても適用できる。
【００４２】
図１１は、実施の形態における検出電圧生成回路１００の構成の他の変形例を示す図である。図１１に示す検出電圧生成回路１００は、図５及び図７に示す検出電圧生成回路１００において検出電圧Ｖ１、Ｖ２が出力されるノード１１、１２とダイオードＤ１、Ｄ２との間に挿入された抵抗素子Ｒ４及び抵抗素子Ｒ５更に備える。詳細には、抵抗素子Ｒ２（ノード１１）とダイオードＤ１のアノード（ノード１４）との間に抵抗素子Ｒ４が挿入され、抵抗素子Ｒ３とダイオードＤ２のアノード（ノード１３）との間に抵抗素子Ｒ４が挿入される。又、容量素子Ｃ１は、電源ノード１０１とノード１４との間に接続され、容量素子Ｃ２は電源ノード１０１とノード１３との間に接続される。すなわち、本実施の形態では、抵抗素子Ｒ１、Ｒ４によって構成される第１抵抗回路と容量素子Ｃ１が電源ノード１０１とノード１４との間に並列接続され、抵抗素子Ｒ３、Ｒ３、Ｒ５によって構成される第２抵抗回路と容量素子Ｃ２が電源ノード１０１とノード１３との間に並列接続される。典型的には、抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗比と、抵抗素子Ｒ４と抵抗素子Ｒ５の抵抗比を等しくすることが好適である。抵抗素子Ｒ４を追加することにより、検出電圧Ｖ１、Ｖ２の差電圧や、その絶対値をより柔軟に調整することが可能となる。尚、図１１に示すノード１２とノード１３の間における抵抗値が等しければ、図１２に示すように、複数の抵抗素子Ｒ３と抵抗素子Ｒ５を１つの抵抗素子Ｒ６に置換しても同様の効果を得ることができるのは言うまでもない。
【００４３】
図１３は、実施の形態における検出電圧生成回路１００の構成の更に他の変形例を示す図である。図１３に示す検出電圧生成回路１００は、図５及び図７に示すダイオードＤ１、Ｄ２に替えて、複数のダイオードＤ１１、Ｄ１２、Ｄ１３、Ｄ１４を備える。詳細には、ノード１１と接地ノード１０２との間に、順方向に直列接続された複数のダイオードＤ１１、Ｄ１３が挿入され、ノード１３と接地ノード１０２との間に、順方向に直列接続された複数のダイオードＤ１２、Ｄ１４が挿入される。他の構成は、図５及び図７に示す構成と同様である。回路定数を適切に選べば、ダイオードの個数を変えても同様の効果が得られることは言うまでもない。またダイオードの直列数が３以上であっても同様である。
【００４４】
図１４は、実施の形態における検出電圧生成回路１００の構成の更に他の変形例を示す図である。図１４に示す検出電圧生成回路１００は、図１３に示す検出電圧生成回路１００に加えてダイオードＤ２１、Ｄ２２を更に備える。詳細には、ダイオードＤ２１は、抵抗素子Ｒ１及び容量素子Ｃ１と電源ノード１０１との間に順方向に接続され、ダイオードＤ２２は、抵抗素子Ｒ２及び容量素子Ｃ２と電源ノード１０１との間に順方向に接続される。他の構成は、図１３に示す構成と同様である。このように、抵抗素子及び容量素子に対して接地ノード１０２のみならず電源ノード１０１側にもダイオードが設けられてもよい。典型的には、ダイオードＤ２１、Ｄ２２のサイズ比は、抵抗素子Ｒ１、Ｒ２の抵抗の逆比に等しくすることが好適である。ダイオードＤ２１、Ｄ２２を追加することにより、検出電圧Ｖ１、Ｖ２の差電圧や、その絶対値をより柔軟に調整することが可能となる。尚、ダイオードの直列段数については、図１５に示した段数に限定されるものではない。
【００４５】
図１５は、実施の形態における半導体装置１０をパワーオンリセット回路として利用した半導体チップの構成の一例を示す図である。実施の形態における半導体装置１０は、図１５に示すようにロジック回路２０とともに集積化して半導体チップに搭載することが可能である。ここで、ロジック回路２０は、電源ノード１０１からの電源電圧ＶＤＤと接地ノード１０２からの接地電圧ＧＮＤを動作電源として動作し、半導体装置１０から出力されるリセット信号ＲＥＳＥＴＢによって、リセット状態及びその解除状態が制御される。
【００４６】
以下、図１６及び図１７を参照して、ロジック回路２０の具体例を説明する。ロジック回路２０は、例えば図１６に示すＩ／Ｆ回路２０１に例示される。図１６は、実施の形態における半導体装置１０をパワーオンリセット回路として利用したＲＦスイッチ回路３００の構成の一例を示す図である。図１６を参照して、実施の形態におけるＲＦスイッチ回路３００は、半導体装置１０（パワーオンリセット回路１０）、Ｉ／Ｆ回路２０１、電源回路２０２、複数のレベルシフト回路２０３−１、２０３−２、２０３−３、・・・、複数のバッファ２０４−１、２０４−２、２０４−３、・・・、複数のスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、・・・（例示：ＦＥＴ（Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ））を具備する。
【００４７】
Ｉ／Ｆ回路２０１は、外部から供給される電源電圧ＶＤＤで動作し、スイッチの切り替えを制御するポート選択信号をデコードして入力段のレベルシフト回路２０３−１、２０３−２、２０３−３、・・・に出力する。電源回路２０２は電源電圧ＶＤＤに基づいては負電圧を生成し、複数のレベルシフト回路２０３−１、２０３−２、２０３−３、・・・、複数のバッファ２０４−１、２０４−２、２０４−３、・・・に供給する。複数のレベルシフト回路２０３−１、２０３−２、２０３−３、・・・は、外部から供給される電源電圧ＶＤＤで動作し、Ｉ／Ｆ回路２０１から入力されるデコードされた信号の論理値に従って正電圧（接地電圧ＧＮＤ）と負電圧の一方を選択する。選択された電圧は、レベルシフト回路２０３−１、２０３−２、２０３−３、・・・から、対応するバッファ２０４−１、２０４−２、２０４−３、・・・を介してスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、・・・の制御端子（例えばＦＥＴのゲート）に入力される。スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、・・・は、制御端子に入力された電圧に応じてコモン端子３１０と、それぞれに対応するポート３０１（ポート１）、３０２（ポート２）、３０３（ポート３）、・・・との間の接続を制御する。
【００４８】
図１６に示す各要素は、１つの半導体チップに集積化されていてもよいし、異なるチップ上に設けられてもよい。又、バッファ２０４−１、２０４−２、２０４−３、・・・は省略され得る。この場合、レベルシフト回路２０３−１、２０３−２、２０３−３、・・・によって直接スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、・・・を駆動してもよい。又、ＲＦスイッチ回路３００は、外部から供給される電源電圧ＶＤＤと異なる正電圧を発生する電源回路が更に搭載されてもよい。この場合、レベルシフト回路２０３−１、２０３−２、２０３−３、・・・、バッファ回路２０４−１、２０４−２、２０４−３、・・・は、この電源回路の生成する正電圧で動作してもよい。更に、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、・・・がＦＥＴである場合、ＲＦスイッチ回路３００は、当該ＦＥＴのバックゲートへの給電切り替え用に、Ｉ／Ｆ回路２０１、電源回路２０２、複数のレベルシフト回路２０３−１、２０３−２、２０３−３、・・・、複数のバッファ２０４−１、２０４−２、２０４−３、・・・、複数のスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、・・・と同様な回路ブロックを更に備えてもよい。更に、コモン端子３１０が２つあるＤＰ３Ｔスイッチや、ポート数の異なるスイッチ、非選択ポートをＲＦ的に接地するブランチを更に備えたスイッチなど、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、・・・のトポロジが異なってもよい。
【００４９】
図１６に示すＲＦスイッチ回路３００は、図１７に示す無線通信装置に好適に利用される。図１７は、実施の形態における半導体装置１０をパワーオンリセット回路として利用した無線通信装置の構成の一例を示す図である。図１７を参照して、実施の形態における無線通信装置は、ＲＦスイッチ回路３００、送信回路４０１−１〜４０１−４、受信回路４０２−１〜４０２−４、ダイプレクサ４０３−１、４０３−２を具備する。ＲＦスイッチ回路３００は、コモン端子３１０を介して図示しないアンテナ４００に接続される。又、ＲＦスイッチ回路３００は、ポート３０１、３０２（ポート１、２）には、ある無線方式向けの送信回路４０１−１と受信回路４０２−１が接続され、ポート３０３、３０４（ポート３、４）には別の無線方式向けの送信回路４０１−２と受信回路４０２−２が接続され、ポート３０５、３０６（ポート５、６）にはダイプレクサ４０３−１、４０３−２を介して送信回路４０１−３及び受信回路４０２−３、送信回路４０１−４及び受信回路４０２−４が接続される。一例として、ポート３０１からポート３０４はＴＤＤ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｄｕｐｌｅｘ）システム向けのポートであり、ポート３０５、３０６６はＦＤＤ（Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｄｕｐｌｅｘ）システム向けのポートである。
【００５０】
ＲＦスイッチ回路３００は、アンテナ端子１つに対し、ポート３０１〜３０６のうちのいずれか１つを選択して接続する。ポート３０１、３０２と、ポート３０３、３０４は、それぞれ互いに異なる周波数帯や、異なる通信方式のシステムに用いられる。ポート３０５とポート３０６も、それぞれ互いに異なる周波数帯や、異なる通信方式のシステムに用いられる。
【００５１】
図１７には、ポートの切り替えや、送信回路、受信回路のオン・オフ制御の信号線は省略して描かれている。実際にはこれらの制御を司るブロックが別途存在し、それらと各要素の間には、制御配線が設けられている。また電源ノード、接地ノードに関しても省略されているが、実際にはこれらも各ブロックに対し供給されるようになっている。
【００５２】
尚、図１７に記載した構成は一例であり、対応するシステム数の違いや、端末が備えるアンテナ数の違いにより、ＲＦスイッチ回路３００のポート数、コモン端子数には様々な組み合わせが考えられる。実施の形態におけるパワーオンリセット回路１０は、これらの組み合わせに依存せず、用いることができる。
【００５３】
又、図１７に示すＲＦスイッチ回路３００は１つのＩＣであってもよいし、複数のＩＣからなるモジュールや、複数の個別素子やＩＣから構成されてもよい。
【００５４】
本実施の形態による半導体装置１０（パワーオンリセット回路１０）は、電源立ち上げ時にＩ／Ｆ回路２０１を初期化するために搭載されている。通信装置における電源電圧の立ち上がり時間は、非常に短く、例えば最大で２００μｓｅｃ〜４００μｓｅｃである。一方、電源電圧ＶＤＤが所望の電圧ＶＣとなってからＩ／Ｆ回路２０１のリセット状態が解除されるまでの時間は、例えば１００ｎｓｅｃ以下である。又、通信装置において、電源電圧ＶＤＤが所望の電圧ＶＣとなってからリセット解除までの時間は、規格によって規定されているが、電源電圧ＶＤＤの立ち上がり時間の最小値は規定されていない。このため、電源電圧ＶＤＤの立ち上がり時間が、例えば１μｓｅｃとなることもある。上述の実施の形態における半導体装置１０は、電源電圧ＶＤＤの立ち上がり時間が短くても、最適な期間にリセット状態を解除できるため、このようなＲＦスイッチ回路３００のパワーオンリセット回路として利用することが好適である。特に、第２の実施の形態における半導体装置１０は、電源電圧ＶＤＤの立ち上がり時間が短くてもリセット状態を解除できるとともに、電源電圧ＶＤＤが所望の電圧ＶＣとなった時刻から任意の時刻にリセット状態を解除できることから、リセット状態の解除までの時間が規定されたシステムに好適に利用され得る。
【００５５】
以上のように、実施の形態における半導体装置１０は、印加される電源電圧が急峻な立ち上がりをもつ場合においても、パワーオンリセット信号としての要件を満たす良好な出力信号を得ることができる。
【００５６】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。例えば、実施の形態では検出電圧生成のための整流素子としてダイオードを利用したがこれに限らず、ダイオード接続されたトランジスタを利用しても構わない。第１の実施の形態、第２の実施の形態、及び実施の形態の変形例は、技術的に可能な範囲で組み合せることができる。
【符号の説明】
【００５７】
１０      ：半導体装置（パワーオンリセット回路）
２０      ：ロジック回路
１００    ：検出電圧生成回路
２００    ：ＣＲ遅延回路
２０１    ：Ｉ／Ｆ回路
２０２    ：電源回路
３００    ：ＲＦスイッチ回路
４００    ：アンテナ
Ｃ１、Ｃ２、Ｃ３      ：容量素子
ＣＭ１    ：比較回路
Ｄ１、Ｄ２、Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２      ：ダイオード
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６      ：抵抗素子
ＲＥＳＥＴＢ：リセット信号
Ｖ１、Ｖ２      ：検出電圧
ＶＤＤ    ：電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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