(57)【要約】【課題】出力負荷の変動に対して安定である低ドロップアウト電圧レギュレータ回路を提供すること。【解決手段】ドレインに直流電流源が接続されソースに基準電圧が印加され、ゲートがダイオード接続された第１のトランジスタＭｏｆｆと、ゲートにトランジスタのゲートが接続され、ドレインに直流電流源が接続されソースに出力が接続された第２のトランジスタＭｃｏｎと、第１及び第２のトランジスタのゲートの電圧と第２のトランジスタのドレインの電圧を入力とし、第１及び第２のトランジスタのゲートの電圧から第２のトランジスタのドレインの電圧を減算した電圧を増幅した電圧を出力する演算増幅回路Ａ２と、ゲートが演算増幅器の出力に接続され、ドレインが出力に接続された第３のトランジスタＭｐａｓｓを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ドレイン端子に第１の直流電流源が接続され、ソース端子に基準電圧が印加され、ゲート端子がダイオード接続された第１のトランジスタと、
ゲート端子に前記第１のトランジスタのゲート端子が接続され、ドレイン端子に第２の直流電流源が接続され、ソース端子に出力端子が接続された第２のトランジスタと、
前記第１及び第２のトランジスタのゲート端子の電圧と、前記第２のトランジスタのドレイン端子の電圧を入力とし、前記第１及び第２のトランジスタのゲート端子の電圧から、前記第２のトランジスタのドレイン端子の電圧を減算した電圧を増幅した電圧を出力する第２の演算増幅回路と、
ゲート端子が前記第２の演算増幅器の出力に接続され、ドレイン端子が前記出力端子に接続された第３のトランジスタと
を備えていることを特徴とする低ドロップアウト電圧レギュレータ回路。
【請求項２】
前記第１のトランジスタと、前記第２のトランジスタの、各々のチャネル幅とチャネル長比Ｌ０／Ｗ０、Ｌ１／Ｗ１と、各々のトランジスタに接続される直流電流源の電流量Ｉｂ０、Ｉｂ１が、
【数１】
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の関係を有することを特徴とする請求項１に記載の低ドロップアウト電圧レギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低ドロップアウト電圧レギュレータ回路に関し、より詳細には、出力負荷の変動に対して安定である低ドロップアウト電圧レギュレータ回路に関する。
【背景技術】
【０００２】
近年、多くのシステムを１つのチップ内に収めたシステムオンチップ（ＳｏＣ；Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）の需要が高まっている。これをより推進するためには、精度や電力効率、応答性、シリコンの面積、外付け部品の有無などの項目における高い特性を持った定電圧出力回路、特に、低ドロップアウト電圧レギュレータ（Ｌｏｗ  ＤｒｏｐＯｕｔ  Ｒｅｇｕｌａｔｏｒ；ＬＤＯ）回路の開発が不可欠である。
【０００３】
典型的なＬＤＯ回路では、出力電流の増減におけるシステムの安定性を確保するために、ＬＤＯ回路の出力に外付けで非常に大きなコンデンサをグランドに対して接続する必要がある。このようなＬＤＯ回路では、精度とシステムの安定性とはトレードオフの関係にあり、高い精度を取ろうとすると、システムの安定性を悪化させてしまう問題がある。
そこで、このような問題を解決するために、外付けのコンデンサを必要としないＬＤＯ回路が開発されている（例えば、特許文献１参照）。
【０００４】
図１は、特許文献１に記載されている低ドロップアウト電圧レギュレータ回路の構成図である。この低ドロップアウト電圧レギュレータ（ＬＤＯ）回路は、正極入力に基準電圧Ｖｒｅｆが入力された演算増幅器Ａ１と、この演算増幅器Ａ１の出力をゲート端子に受け、ソース端子が電源に接続され、ドレイン端子の電圧Ｖａが演算増幅器Ａ１の負極入力に接続されたＰＭＯＳＭ１と、このＰＭＯＳＭ１のドレイン端子の電圧Ｖａがソース端子に接続され、ドレイン端子の電圧Ｖｃｏｎに定電流源Ｉｂ０が接続され、ドレイン端子とゲート端子がダイオード接続されたＰＭＯＳＭｏｆｆと、このＰＭＯＳＭｏｆｆのゲート端子の電圧Ｖｃｏｎをゲート端子に受け、ドレイン端子の電圧Ｖｄに定電流源Ｉｂ１が接続され、ソース端子の電圧ＶｏｕｔがＬＤＯ回路の出力となるＰＭＯＳＭｃｏｎと、ソース端子が電源に接続され、ドレイン端子がＬＤＯ回路の出力Ｖｏｕｔに接続され、ゲート端子に直流バイアス回路ＤＢによってＶｄ電圧を直流バイアスした電圧Ｖｃ電圧が接続されたＰＭＯＳＭｐａｓｓとから成っている。
ここで、ＰＭＯＳＭｏｆｆのサイズ比をＷ０／Ｌ０、電流源Ｉｂ０の電流をＩｂ０、ＰＭＯＳＭｃｏｎのサイズ比をＷ１／Ｌ１、電流源Ｉｂ１の電流をＩｂ１とすると、これらのサイズや電流量は、以下の関係式が成り立つように決定する。
【０００５】
【数１】
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【０００６】
続いて、ＬＤＯ回路の動作について説明する。  
演算増幅器Ａ１は、正極入力に基準電圧Ｖｒｅｆが入力され、ＰＭＯＳＭ１のドレイン端子の電圧Ｖａが負極入力に入力されているため、ノードＶａが基準電圧Ｖｒｅｆとなるように帰還が掛かる。ＰＭＯＳＭｏｆｆはダイオード接続されているため、ゲート端子の電圧Ｖｃｏｎは、チャネル長変調効果を無視すれば、以下の式で表される。
【０００７】
【数２】
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【０００８】
ここで、μはＰＭＯＳの移動度、Ｃｏｘは単位ゲート容量、ＶｔｈはＰＭＯＳの閾値電圧を示している。
ＰＭＯＳＭｃｏｎのソース端子の電圧Ｖｏｕｔは、チャネル長変調効果を無視すれば、Ｖｃｏｎを用いて以下の式で表される。
【０００９】
【数３】
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ここで、
【００１０】
【数４】
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であるから、結局、Ｖｏｕｔは、
【００１１】
【数５】
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となる。今、Ｖｏｕｔから電流が外部に向かって出力されたとすると、ＰＭＯＳＭｐａｓｓの電圧降下量が大きくなるため、Ｖｏｕｔ電圧はΔＶｏｕｔだけ低下する。すると、ノードＶｄの電圧は、ＰＭＯＳＭｃｏｎのトランスコンダクタンスをｇｍ、Ｉｂ１の出力インピーダンスをＲｂ１とすると、
【００１２】
【数６】
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倍されて大きく低下し、それが直流バイアス回路ＤＢによってＤＣ的にレベルシフトされてＰＭＯＳＭｐａｓｓのゲートに入力され、その結果、ＰＭＯＳＭｐａｓｓの出力抵抗が低下するため、Ｖｏｕｔを増加させるように働く。このような帰還が働くため、Ｖｏｕｔは出力電流に依らず、常に基準電圧Ｖｒｅｆを出力することが出来る。
【００１３】
また、例えば、特許文献２に記載の低ドロップアウト電圧レギュレータは、蓄電池用途に対して、例えば、セルラホーン等内で使用され、負荷に接続された従来の低ドロップアウトレギュレータ（ＬＤＯ）は、演算増幅器とＰＭＯＳトランジスタと抵抗と参照電圧源とを備えている。
また、例えば、特許文献３に記載の低ドロップアウト電圧レギュレータは、入力端子で入力電圧を受信し、出力端子から安定化された出力電圧を供給し、安定化回路と増幅器とを備えている。安定化回路は、入力端子から入力電圧信号を受信する入力端子と、出力端子から安定化された出力電圧レベルを供給する出力端子と、増幅器の出力から制御信号を受け取る制御端子とを有している。増幅器は、その反転入力が入力経路に接続されていて、基準電圧信号を受信する。基準電圧信号は、電圧基準源から供給されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許ＲＥ４２，３３５号明細書（Ｅ）
【特許文献２】特表２００４−５０４６６０号公報
【特許文献３】特開２００５−２７６１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、図１に示されている従来のＬＤＯ回路は、ＰＭＯＳＭｃｏｎのドレイン端子の電圧は、ＰＭＯＳＭｐａｓｓと直流バイアス回路ＤＢによって決定し、ＰＭＯＳＭｏｆｆのドレイン端子の電圧とは異なる電圧となる。そのため、チャネル長変調効果により、Ｖｏｕｔの電圧は、基準電圧Ｖｒｅｆからずれてしまうという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、出力負荷の変動に対して安定である低ドロップアウト電圧レギュレータ回路を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ドレイン端子（Ｄ１）に第１の直流電流源（Ｉｂ０）が接続され、ソース端子（Ｓ１）に基準電圧（Ｖｒｅｆ）が印加され、ゲート端子（Ｇ１）がダイオード接続された第１のトランジスタ（Ｍｏｆｆ）と、ゲート端子（Ｇ２）に前記第１のトランジスタ（Ｍｏｆｆ）のゲート端子（Ｇ１）が接続され、ドレイン端子（Ｄ２）に第２の直流電流源（Ｉｂ１）が接続され、ソース端子（Ｓ２）に出力端子が接続された第２のトランジスタ（Ｍｃｏｎ）と、前記第１及び第２のトランジスタ（Ｍｏｆｆ，Ｍｃｏｎ）のゲート端子（Ｇ１，Ｇ２）の電圧（Ｖｃｏｎ）と、前記第２のトランジスタ（Ｍｃｏｎ）のドレイン端子（Ｄ２）の電圧（Ｖｄ）を入力とし、前記第１及び第２のトランジスタ（Ｍｏｆｆ，Ｍｃｏｎ）のゲート端子（Ｇ１，Ｇ２）の電圧（Ｖｃｏｎ）から、前記第２のトランジスタ（Ｍｃｏｎ）のドレイン端子（Ｄ２）の電圧（Ｖｄ）を減算した電圧を増幅した電圧（Ｖｃ）を出力する第２の演算増幅回路（Ａ２）と、ゲート端子（Ｇ３）が前記第２の演算増幅器（Ａ２）の出力に接続され、ドレイン端子（Ｄ３）が前記出力端子に接続された第３のトランジスタ（Ｍｐａｓｓ）とを備えていることを特徴とする。
【００１７】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のトランジスタ（Ｍｏｆｆ）と、前記第２のトランジスタ（Ｍｃｏｎ）の、各々のチャネル幅とチャネル長比Ｌ０／Ｗ０、Ｌ１／Ｗ１と、各々のトランジスタに接続される直流電流源の電流量Ｉｂ０、Ｉｂ１が、
【００１８】
【数７】
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の関係を有することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、出力負荷の変動に対して安定である低ドロップアウト電圧レギュレータ回路が実現でき、従来の低ドロップアウトレギュレータ回路よりも、精度よく基準電圧を出力することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】特許文献１に記載されている低ドロップアウト電圧レギュレータ回路の構成図である。
【図２】本発明に係る低ドロップアウト電圧レギュレータ回路の実施例１を説明するための回路構成図である。
【図３】本発明に係る低ドロップアウト電圧レギュレータ回路の実施例２を説明するための回路構成図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の各実施例について説明する。  
【実施例１】
【００２２】
図２は、本発明に係る低ドロップアウト電圧レギュレータ回路の実施例１を説明するための回路構成図である。本実施例１の低ドロップアウト電圧レギュレータ（ＬＤＯ）回路は、正極入力に基準電圧Ｖｒｅｆが入力された第１の演算増幅器Ａ１と、この第１の演算増幅器Ａ１の出力をゲート端子Ｇに受け、ソース端子Ｓが電源に接続され、ドレイン端子Ｄの電圧Ｖａが第１の演算増幅器Ａ１の負極入力に接続されたＰＭＯＳＭ１とを備えている低ドロップアウト電圧レギュレータ回路である。
【００２３】
ドレイン端子Ｄ１に第１の直流電流源Ｉｂ０が接続され、ソース端子Ｓ１に基準電圧Ｖｒｅｆが印加され、ゲート端子Ｇ１がダイオード接続された第１のトランジスタＰＭＯＳＭｏｆｆと、ゲート端子Ｇ２に第１のトランジスタＰＭＯＳＭｏｆｆのゲート端子Ｇ１が接続され、ドレイン端子Ｄ２に第２の直流電流源Ｉｂ１が接続され、ソース端子Ｓ２に出力端子が接続された第２のトランジスタＰＭＯＳＭｃｏｎと、第１及び第２のトランジスタＰＭＯＳＭｏｆｆ，ＰＭＯＳＭｃｏｎのゲート端子Ｇ１，Ｇ２の電圧Ｖｃｏｎと、第２のトランジスタＰＭＯＳＭｃｏｎのドレイン端子Ｄ２の電圧Ｖｄを入力とし、第１及び第２のトランジスタＰＭＯＳＭｏｆｆ，ＰＭＯＳＭｃｏｎのゲート端子Ｇ１，Ｇ２の電圧Ｖｃｏｎから、第２のトランジスタＰＭＯＳＭｃｏｎのドレイン端子Ｄ２の電圧Ｖｄを減算した電圧を増幅した電圧Ｖｃを出力する第２の演算増幅回路Ａ２と、ゲート端子Ｇ３が第２の演算増幅器Ａ２の出力に接続され、ドレイン端子Ｄ３が出力端子に接続された第３のトランジスタＰＭＯＳＭｐａｓｓとを備えている。
【００２４】
ここで、第１のトランジスタＰＭＯＳＭｏｆｆのサイズ比をＷ０／Ｌ０、電流源Ｉｂ０の電流をＩｂ０、第２のトランジスタＰＭＯＳＭｃｏｎのサイズ比をＷ１／Ｌ１、電流源Ｉｂ１の電流をＩｂ１とすると、これらのサイズや電流量は、以下の関係式が成り立つように決定する。
【００２５】
【数８】
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【００２６】
続いて、本実施例１のＬＤＯ回路の動作について説明する。  
演算増幅器Ａ１は、正極入力に基準電圧Ｖｒｅｆが入力され、ＰＭＯＳＭ１のドレイン電圧Ｖａが負極入力に入力されているため、ノードＶａがＶｒｅｆとなるように帰還が掛かる。ＰＭＯＳＭｏｆｆはダイオード接続されているため、ゲート電圧Ｖｃｏｎは、以下の関係式で表される。
【００２７】
【数９】
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【００２８】
ここで、μはＰＭＯＳの移動度、Ｃｏｘは単位ゲート容量、ＶｔｈはＰＭＯＳの閾値電圧、λはチャネル長変調係数を示している。
ＰＭＯＳＭｃｏｎのソース電圧Ｖｏｕｔは、Ｖｃｏｎを用いて以下の関係式で表される。
【００２９】
【数１０】
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【００３０】
ここで、演算増幅器Ａ２は、ＰＭＯＳＭｐａｓｓのゲート電圧を制御し、ＶｄがＶｃｏｎと等しくなるように帰還が働くため、Ｖｄ＝Ｖｃｏｎとなる。
よって、上式にＶｄ＝Ｖｃｏｎを代入すれば、
【００３１】
【数１１】
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【００３２】
よって、チャネル長変調効果を考慮しても、Ｖｏは正確に基準電圧Ｖｒｅｆを出力し、より高精度なＬＤＯ回路を実現できる。
【実施例２】
【００３３】
図３は、本発明に係る低ドロップアウト電圧レギュレータ回路の実施例２を説明するための回路構成図である。上述した実施例１では、トランジスタＭ１、Ｍｏｆｆ、Ｍｃｏｎ、Ｍｐａｓｓを、ＰＭＯＳを用いて実現した場合について説明したが、ＮＭＯＳを用いて図３のように構成してもよい。このような場合にも、ＰＭＯＳを用いた場合と同様な効果を奏することは明らかである。
【符号の説明】
【００３４】
Ａ１，Ａ２  演算増幅器
ＤＢ  直流バイアス回路
Ｍｏｆｆ  第１のトランジスタ
Ｍｃｏｎ  第２のトランジスタ
Ｍｐａｓｓ  第３のトランジスタ
【図１】
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【図２】
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【図３】
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