(57)【要約】【課題】ＪＴＡＧ回路を利用してトリガーを検知し、省電力モードから通常電力モードに復帰させる。【解決手段】ＡＳＩＣ１３ａ，１３ｂ，１３ｃは、それぞれ、複数のセル３９及びこれらのセル３９が接続されたシフトレジスタ４１を備える。ＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数のセル３９に格納されている信号で構成される列を、一つの信号列とする。ＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数の入出力端子３１のいずれにも信号が入力されていない状態において、ＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数のセル３９に格納されている信号で構成される列を、初期信号列とする。省電力モードにおいて、信号列を、デイジーチェーン接続されている三つのシフトレジスタ４１から出力させる処理をする。信号列が初期信号列と一致しないと判定された場合、トリガーが検知されたと判定する。そして、ＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの論理コア部３５に電力を供給する。【選択図】図９
2014215667.tif 000002
【特許請求の範囲】
【請求項１】
通常電力モード、及び、前記通常電力モードよりも消費電力が少ない省電力モードを、選択して実行する半導体装置であって、
前記通常電力モードにおいて所定の処理をする回路部と、ＪＴＡＧ回路部と、前記通常電力モードにおいて、前記回路部に対して入力インターフェイスの機能を有し、かつ前記省電力モードにおいて、前記ＪＴＡＧ回路部に対して入力インターフェイスの機能を有するインターフェイス部と、を含む半導体集積回路と、
前記回路部に電力を供給する第１の電源と、
前記インターフェイス部に電力を供給する第２の電源と、
前記通常電力モードにおいて、前記第１の電源から前記回路部に電力を供給する制御をし、前記省電力モードにおいて、前記第１の電源から前記回路部に電力を供給しない制御をし、前記通常電力モード及び前記省電力モードのいずれにおいても、前記第２の電源から前記インターフェイス部に電力を供給する制御をする電力制御部と、
前記省電力モードにおいて、前記半導体装置の外部からトリガーが入力したことを前記ＪＴＡＧ回路部が検知したか否かを判定する判定部と、を備え、
前記判定部によって、前記ＪＴＡＧ回路部が前記検知をしたと判定された場合、前記電力制御部は、前記第１の電源から前記回路部に電力を供給しない制御から電力を供給する制御に切り替える半導体装置。
【請求項２】
前記半導体集積回路は、前記インターフェイス部に接続され、前記半導体装置の外部から信号が入力される複数の端子を含み、
前記ＪＴＡＧ回路部は、前記複数の端子に対応して設けられ、バウンダリースキャンテストにおいて、テストデータがそれぞれ格納される複数のセルと、前記複数のセルをシリアルに接続して構成されるシフトレジスタと、を含む請求項１に記載の半導体装置。
【請求項３】
前記判定部は、
前記省電力モードにおいて、前記複数の端子のいずれかに信号が入力したとき、前記複数のセルのうち、信号が入力した端子と対応するセルに信号を格納させる処理をする待受処理部と、
前記複数のセルのそれぞれに格納されている信号で構成される列を、一つの信号列とし、前記省電力モードにおいて、前記信号列を、前記シフトレジスタから出力させる処理をする出力処理部と、
前記複数の端子のいずれにも信号が入力されていない状態において、前記複数のセルに格納されている信号で構成される信号の列を、初期信号列とし、前記省電力モードにおいて、前記初期信号列と前記シフトレジスタから出力された前記信号列とが一致するか否かを判定する一致判定部と、
前記信号列が前記初期信号列と一致すると判定された場合、前記トリガーが検知されていないと判定し、前記信号列が前記初期信号列と一致しないと判定された場合、前記トリガーが検知されたと判定するトリガー検知判定部と、を含む請求項２に記載の半導体装置。
【請求項４】
前記半導体集積回路は、複数あり、
前記複数の半導体集積回路のそれぞれの前記シフトレジスタがデイジーチェーン接続されており、
前記出力処理部は、前記複数の半導体集積回路のそれぞれの前記複数のセルに格納されている信号で構成される列を、一つの前記信号列とし、前記省電力モードにおいて、前記信号列を、デイジーチェーン接続されている前記シフトレジスタから出力させる処理をし、
前記一致判定部は、前記複数の半導体集積回路のそれぞれの前記複数の端子のいずれにも信号が入力されていない状態において、前記複数の半導体集積回路のそれぞれの前記複数のセルに格納されている信号で構成される列を、前記初期信号列とし、当該初期信号列と、デイジーチェーン接続されている前記シフトレジスタから出力された前記信号列とが一致するか否かを判定する請求項３に記載の半導体装置。
【請求項５】
前記電力制御部は、前記通常電力モードにおいて、前記複数の半導体集積回路のそれぞれの前記回路部に電力を供給する制御をしており、前記省電力モードにおいて、前記複数の半導体集積回路のそれぞれの前記回路部に電力を供給しない制御をしており、
前記電力制御部は、前記省電力モードにおいて、前記信号列が前記初期信号列と一致すると判定された場合、前記複数の半導体集積回路のそれぞれの前記回路部に対して、電力を供給しない制御を継続し、前記信号列が前記初期信号列と一致しないと判定された場合、前記複数の半導体集積回路のそれぞれの前記回路部に対して、電力を供給しない制御から電力を供給する制御に切り替える請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、省電力機能を有する半導体装置に関する。
【背景技術】
【０００２】
ＪＴＡＧ(Joint Test Action Group)は、半導体チップの検査方式の一つであるバウンダリースキャンテスト(Boundary Scan Test)の標準方式である。バウンダリースキャンテストは、プローブを用いることなく、半導体チップを検査できるテストである。
【０００３】
ＪＴＡＧを実行できる半導体チップには、ＪＴＡＧ回路が含まれる。例えば、画像処理用ＡＳＩＣであれば、画像データの処理を実行する論理コア部、及、画像データを画像処理用ＡＳＩＣに入出力するための入出力インターフェイス部に加えて、ＪＴＡＧ回路が含まれる。
【０００４】
ＪＴＡＧ回路は、半導体チップに設けられた複数の端子のそれぞれに対応した、複数のセルを含む。このセルは、バウンダリースキャンセル等と称される。複数のセルがシリアルに接続されてシフトレジスタが構成される。バウンダリースキャンテストでのテストデータは、シフトレジスタを利用して、複数のセルのそれぞれに送られる。
【０００５】
ＪＴＡＧ回路を含む半導体装置として、スリープ復帰時におけるスリープ復帰処理の前に、ＪＴＡＧテストを実行するものが提案されている(例えば、特許文献１参照)。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１５６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＪＴＡＧ回路は、半導体チップの検査以外の用途でも利用され、例えば、ＦＰＧＡ(Field Programmable Gate Array)に対する書き込みや、ＣＰＵのデバッグにＪＴＡＧ回路を利用する技術が提案されている。
【０００８】
本発明は、ＪＴＡＧ回路を利用してトリガーを検知し、省電力モードから通常電力モードに復帰させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成する本発明に係る半導体装置は、通常電力モード、及び、前記通常電力モードよりも消費電力が少ない省電力モードを、選択して実行する半導体装置であって、前記通常電力モードにおいて所定の処理をする回路部と、ＪＴＡＧ回路部と、前記通常電力モードにおいて、前記回路部に対して入力インターフェイスの機能を有し、かつ前記省電力モードにおいて、前記ＪＴＡＧ回路部に対して入力インターフェイスの機能を有するインターフェイス部と、を含む半導体集積回路と、前記回路部に電力を供給する第１の電源と、前記インターフェイス部に電力を供給する第２の電源と、前記通常電力モードにおいて、前記第１の電源から前記回路部に電力を供給する制御をし、前記省電力モードにおいて、前記第１の電源から前記回路部に電力を供給しない制御をし、前記通常電力モード及び前記省電力モードのいずれにおいても、前記第２の電源から前記インターフェイス部に電力を供給する制御をする電力制御部と、前記省電力モードにおいて、前記半導体装置の外部からトリガーが入力したことを前記ＪＴＡＧ回路部が検知したか否かを判定する判定部と、を備え、前記判定部によって、前記ＪＴＡＧ回路部が前記検知をしたと判定された場合、前記電力制御部は、前記第１の電源から前記回路部に電力を供給しない制御から電力を供給する制御に切り替える。
【００１０】
本発明に係る半導体装置では、省電力モードにおいて、ＪＴＡＧ回路部に半導体装置の外部からトリガーが入力したことを検知させ、ＪＴＡＧ回路部がその検知をしたとき、回路部に電力を供給しない制御から回路部に電力を供給する制御に切り替える。従って、本発明に係る半導体装置によれば、ＪＴＡＧ回路を利用してトリガーを検知し、省電力モードから通常電力モードに復帰させることができる。
【００１１】
上記構成において、前記半導体集積回路は、前記インターフェイス部に接続され、前記半導体装置の外部から信号が入力される複数の端子を含み、前記ＪＴＡＧ回路部は、前記複数の端子に対応して設けられ、バウンダリースキャンテストにおいて、テストデータがそれぞれ格納される複数のセルと、前記複数のセルをシリアルに接続して構成されるシフトレジスタと、を含む。
【００１２】
この構成は、ＪＴＡＧ回路部の構成を示している。
【００１３】
上記構成において、前記判定部は、前記省電力モードにおいて、前記複数の端子のいずれかに信号が入力したとき、前記複数のセルのうち、信号が入力した端子と対応するセルに信号を格納させる処理をする待受処理部と、前記複数のセルのそれぞれに格納されている信号で構成される列を、一つの信号列とし、前記省電力モードにおいて、前記信号列を、前記シフトレジスタから出力させる処理をする出力処理部と、前記複数の端子のいずれにも信号が入力されていない状態において、前記複数のセルに格納されている信号で構成される信号の列を、初期信号列とし、前記省電力モードにおいて、前記初期信号列と前記シフトレジスタから出力された前記信号列とが一致するか否かを判定する一致判定部と、前記信号列が前記初期信号列と一致すると判定された場合、前記トリガーが検知されていないと判定し、前記信号列が前記初期信号列と一致しないと判定された場合、前記トリガーが検知されたと判定するトリガー検知判定部と、を含む。
【００１４】
この構成では、省電力モードにおいて、複数の端子のいずれかに信号が入力したとき、複数のセルのうち、信号が入力した端子と対応するセルに信号が格納される。複数のセルに格納されている信号で構成される列を、一つの信号列とし、省電力モードにおいて、信号列をシフトレジスタから出力させる処理をする。
【００１５】
複数の端子のいずれにも信号が入力されていない状態において、複数のセルに格納されている信号で構成される信号の列を、初期信号列とする。省電力モードにおいて、複数の端子のいずれかに信号が入力すると、シフトレジスタから出力される信号列は初期信号列と一致しない。これを利用して、トリガーを検知する。
【００１６】
すなわち、シフトレジスタから出力された信号列が初期信号列と一致すると判定された場合、省電力モードから通常電力モードに復帰させるトリガーが検知されていないと判定し、シフトレジスタから出力された信号列が初期信号列と一致しないと判定された場合、トリガーが検知されたと判定する。よって、省電力モードにおいて、複数の端子のいずれかに信号が入力すると、それをトリガーとして、省電力モードから通常電力モードに復帰させることができる。
【００１７】
上記構成において、前記半導体集積回路は、複数あり、前記複数の半導体集積回路のそれぞれの前記シフトレジスタがデイジーチェーン接続されており、前記出力処理部は、前記複数の半導体集積回路のそれぞれの前記複数のセルに格納されている信号で構成される列を、一つの前記信号列とし、前記省電力モードにおいて、前記信号列を、デイジーチェーン接続されている前記シフトレジスタから出力させる処理をし、前記一致判定部は、前記複数の半導体集積回路のそれぞれの前記複数の端子のいずれにも信号が入力されていない状態において、前記複数の半導体集積回路のそれぞれの前記複数のセルに格納されている信号で構成される列を、前記初期信号列とし、当該初期信号列と、デイジーチェーン接続されている前記シフトレジスタから出力された前記信号列とが一致するか否かを判定する。
【００１８】
この構成は、複数の半導体集積回路のそれぞれのシフトレジスタがデイジーチェーン接続(すなわち、ＪＴＡＧチェーン接続)された半導体装置に、本発明を適用したものである。
【００１９】
上記構成において、前記電力制御部は、前記通常電力モードにおいて、前記複数の半導体集積回路のそれぞれの前記回路部に電力を供給する制御をしており、前記省電力モードにおいて、前記複数の半導体集積回路のそれぞれの前記回路部に電力を供給しない制御をしており、前記電力制御部は、前記省電力モードにおいて、前記信号列が前記初期信号列と一致すると判定された場合、前記複数の半導体集積回路のそれぞれの前記回路部に対して、電力を供給しない制御を継続し、前記信号列が前記初期信号列と一致しないと判定された場合、前記複数の半導体集積回路のそれぞれの前記回路部に対して、電力を供給しない制御から電力を供給する制御に切り替える。
【００２０】
この構成は、通常電力モードにおいて、複数の半導体集積回路のそれぞれの回路部に電力を供給する制御する半導体装置を前提とする。
【００２１】
このような半導体装置では、省電力モードにおいて、複数の半導体集積回路のいずれかの半導体集積回路の端子に信号が入力したとき、信号が入力した半導体集積回路の回路部のみに対して、電力を供給しない制御から電力を供給する制御に切り替えるのではなく、複数の半導体集積回路のそれぞれの回路部に対して、電力を供給しない制御から電力を供給する制御に切り替える。
【００２２】
そこで、この構成によれば、省電力モードにおいて、デイジーチェーン接続されているシフトレジスタから出力された信号列が、初期信号列と一致しない場合、言い換えれば、複数の半導体集積回路のいずれかの半導体集積回路の端子に信号が入力した場合、トリガーが検知されたと判定する。そして、信号が入力した半導体集積回路を特定することなく、複数の半導体集積回路のそれぞれの回路部に対して、電力を供給しない制御から電力を供給する制御に切り換える。
【００２３】
従って、この構成によれば、省電力モードにおいて、複数の半導体集積回路のいずれかの半導体集積回路の端子に信号が入力したことを、簡易な構成で検知することができる。
【発明の効果】
【００２４】
本発明によれば、ＪＴＡＧ回路を利用してトリガーを検知し、省電力モードから通常電力モードに復帰させることができる。
【図面の簡単な説明】
【００２５】
【図１】本実施形態に係る半導体装置を利用できる画像形成装置の内部構造の概略を説明する説明図である。
【図２】図１に示す画像形成装置の構成を示すブロック図である。
【図３】本実施形態に係る半導体装置のハードウェア構成を示すブロック図である。
【図４】本実施形態に係る半導体装置に備えられるＡＳＩＣの構成を示すブロック図である。
【図５】本実施形態に係る半導体装置に備えられる三つのＡＳＩＣの平面図である。
【図６】セルのブロック図である。
【図７】三つのＡＳＩＣの入出力端子のいずれにも信号が入力されていない状態を示す三つのＡＳＩＣの平面図である。
【図８】初期信号列の具体例を説明する説明図である。
【図９】三つのＡＳＩＣの入出力端子のいずかに信号が入力された状態を示す三つのＡＳＩＣの平面図である。
【図１０】信号列の具体例を説明する説明図である。
【図１１】本実施形態に係る半導体装置の動作を説明するフローチャートである。
【図１２】通常電力モードにおいて、セル内の信号の流れを説明する説明図である。
【図１３】待受処理において、セル内の信号の流れを説明する説明図である。
【図１４】出力処理において、セル内の信号の流れを説明する説明図である。
【発明を実施するための形態】
【００２６】
以下、図面に基づいて本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る半導体装置を利用できる画像形成装置１の内部構造の概略を説明する説明図である。画像形成装置１は、例えば、コピー、プリンター、スキャナー及びファクシミリの機能を有するデジタル複合機に適用することができる。画像形成装置１は、装置本体１００、装置本体１００の上に配置された原稿読取部２００、原稿読取部２００の上に配置された原稿給送部３００及び装置本体１００の上部前面に配置された操作部４００を備える。
【００２７】
原稿給送部３００は、自動原稿送り装置として機能し、原稿載置部３０１に置かれた複数枚の原稿を連続的に原稿読取部２００で読み取ることができるように送ることができる。
【００２８】
原稿読取部２００は、露光ランプ等を搭載したキャリッジ２０１、ガラス等の透明部材により構成された原稿台２０３、不図示のＣＣＤ(Charge Coupled Device)センサー及び原稿読取スリット２０５を備える。原稿台２０３に載置された原稿を読み取る場合、キャリッジ２０１を原稿台２０３の長手方向に移動させながらＣＣＤセンサーにより原稿を読み取る。これに対して、原稿給送部３００から給送された原稿を読み取る場合、キャリッジ２０１を原稿読取スリット２０５と対向する位置に移動させて、原稿給送部３００から送られてきた原稿を、原稿読取スリット２０５を通してＣＣＤセンサーにより読み取る。ＣＣＤセンサーは読み取った原稿を画像データとして出力する。
【００２９】
装置本体１００は、用紙貯留部１０１、画像形成部１０３及び定着部１０５を備える。用紙貯留部１０１は、装置本体１００の最下部に配置されており、用紙の束を貯留することができる用紙トレイ１０７を備える。用紙トレイ１０７に貯留された用紙の束において、最上位の用紙がピックアップローラー１０９の駆動により、用紙搬送路１１１へ向けて送出される。用紙は、用紙搬送路１１１を通って、画像形成部１０３へ搬送される。
【００３０】
画像形成部１０３は、搬送されてきた用紙にトナー画像を形成する。画像形成部１０３は、感光体ドラム１１３、露光部１１５、現像部１１７及び転写部１１９を備える。露光部１１５は、画像データ(原稿読取部２００から出力された画像データ、パソコンから送信された画像データ、ファクシミリ受信の画像データ等)に対応して変調された光を生成し、一様に帯電された感光体ドラム１１３の周面に照射する。これにより、感光体ドラム１１３の周面には、画像データに対応する静電潜像が形成される。この状態で感光体ドラム１１３の周面に現像部１１７からトナーを供給することにより、周面には画像データに対応するトナー画像が形成される。このトナー像は、転写部１１９によって先ほど説明した用紙貯留部１０１から搬送されてきた用紙に転写される。
【００３１】
トナー像が転写された用紙は、定着部１０５に送られる。定着部１０５において、トナー像と用紙に熱と圧力が加えられて、トナー像は用紙に定着される。用紙はスタックトレイ１２１又は排紙トレイ１２３に排紙される。
【００３２】
操作部４００は、操作キー部４０１と表示部４０３を備える。表示部４０３は、タッチパネル機能を有しており、ソフトキーを含む画面が表示される。ユーザーは、画面を見ながらソフトキーを操作することによって、コピー等の機能の実行に必要な設定等をする。
【００３３】
操作キー部４０１には、ハードキーからなる操作キーが設けられている。具体的には、スタートキー４０５、テンキー４０７、ストップキー４０９、リセットキー４１１、コピー、プリンター、スキャナー及びファクシミリを切り換えるための機能切換キー４１３等が設けられている。
【００３４】
スタートキー４０５は、コピー、ファクシミリ送信等の動作を開始させるキーである。テンキー４０７は、コピー部数、ファクシミリ番号等の数字を入力するキーである。ストップキー４０９は、コピー動作等を途中で中止させるキーである。リセットキー４１１は、設定された内容を初期設定状態に戻すキーである。
【００３５】
機能切換キー４１３は、コピーキー及び送信キー等を備えており、コピー機能、送信機能等を相互に切り替えるキーである。コピーキーを操作すれば、コピーの初期画面が表示部４０３に表示される。送信キーを操作すれば、ファクシミリ送信及びメール送信の初期画面が表示部４０３に表示される。
【００３６】
図２は、図１に示す画像形成装置１の構成を示すブロック図である。画像形成装置１は、装置本体１００、原稿読取部２００、原稿給送部３００、操作部４００、制御部５００及び通信部６００がバスによって相互に接続された構成を有する。装置本体１００、原稿読取部２００、原稿給送部３００及び操作部４００に関しては既に説明したので、説明を省略する。
【００３７】
制御部５００は、ＣＰＵ(Central Processing Unit)、ＲＯＭ(Read Only Memory)、ＲＡＭ(Random Access Memory)及び画像メモリー等を備える。ＣＰＵは、画像形成装置１を動作させるために必要な制御を、装置本体１００等の画像形成装置１の上記構成要素に対して実行する。ＲＯＭは、画像形成装置１の動作の制御に必要なソフトウェアを記憶している。ＲＡＭは、ソフトウェアの実行時に発生するデータの一時的な記憶及びアプリケーションソフトの記憶等に利用される。画像メモリーは、画像データ(原稿読取部２００から出力された画像データ、パソコンから送信された画像データ、ファクシミリ受信の画像データ等)を一時的に記憶する。
【００３８】
制御部５００は、機能ブロックとして、モード制御部５０１、電力制御部５０３、待受処理部５０５、出力処理部５０７、一致判定部５０９、及び、トリガー検知判定部５１１を備える。これらのブロックの詳細は後で説明する。
【００３９】
通信部６００は、ファクシミリ通信部６０１及びネットワークＩ／Ｆ部６０３を備える。ファクシミリ通信部６０１は、相手先ファクシミリとの電話回線の接続を制御するＮＣＵ(Network Control Unit)及びファクシミリ通信用の信号を変復調する変復調回路を備える。ファクシミリ通信部６０１は、電話回線６０５に接続される。
【００４０】
ネットワークＩ／Ｆ部６０３は、ＬＡＮ(Local Area Network)６０７に接続される。ネットワークＩ／Ｆ部６０３は、ＬＡＮ６０７に接続されたパソコン等の端末装置との間で通信を実行するための通信インターフェイス回路である。
【００４１】
図３は、本実施形態に係る半導体装置１０のハードウェア構成を示すブロック図である。半導体装置１０は、制御部５００(図２)に設けられており、入出力インターフェイス回路１１、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃ、ＣＰＵ１５、メインメモリー１７、及び、これらが実装されるプリント基板１９を備える。入出力インターフェイス回路１１、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃ、ＣＰＵ１５、及び、メインメモリー１７は、プリント基板１９に形成されたバス２１によって接続されている。
【００４２】
入出力インターフェイス回路１１は、半導体装置１０と半導体装置１０の外部の装置との間で、入出力される信号に対してインターフェイスとなる回路である。
【００４３】
三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃは、それぞれ、半導体集積回路が形成された半導体チップであり、各種端子(入出力端子、電源端子、ＪＴＡＧ用の端子)、入出力インターフェイス部、論理コア部、及び、ＪＴＡＧ回路部を備える。ＡＳＩＣ１３ａを例にして、これらについて説明する。 
【００４４】
図４は、ＡＳＩＣ１３ａの構成を示すブロック図である。ＡＳＩＣ１３ａは、入出力端子３１、入出力インターフェイス部３３、論理コア部３５、ＪＴＡＧ回路部３７、ＪＴＡＧ用の端子４３，４５，４７，４９、及び、電源端子５１，５３を備える。
【００４５】
入出力端子３１は、複数あり、外部からＡＳＩＣ１３ａに信号が入力したり、ＡＳＩＣ１３ａから外部に信号が出力したりする端子である。
【００４６】
入出力インターフェイス部３３は、複数の入出力端子３１に入出力する信号に対して、外部と論理コア部３５との間のインターフェイスとなる回路である。
【００４７】
論理コア部３５は、回路部の例であり、ＡＳＩＣ１３ａが例えば、画像処理プロセッサーであれば、画像データを処理する論理回路である。論理コア部３５は、通常電力モードにおいて動作する。すなわち、複数の入出力端子３１のそれぞれに入力した信号が入出力インターフェイス部３３を経由して論理コア部３５に送られ、所定の処理がされ、所定の処理がされた信号は、入出力インターフェイス部３３を経由して入出力端子３１から外部へ送られる。なお、半導体集積回路がＣＰＵの場合、ＣＰＵコアが回路部となる。
【００４８】
ＪＴＡＧ回路部３７は、複数のセル３９及びシフトレジスタ４１を備える。複数のセル３９は、複数の入出力端子３１に対応して設けられており、対応する入出力端子３１と接続されている。セル３９は、バウンダリースキャンセルと称されたり、ＪＴＡＧセルと称されたり、バウンダリースキャンレジスタと称されたりする。複数のセル３９には、バウンダリースキャンテストにおいて、テストデータがそれぞれ格納される。
【００４９】
複数のセル３９は、シリアルに接続されて、シフトレジスタ４１が構成される。
【００５０】
ＪＴＡＧ用の端子として、ＴＤＩ(Test Data Input)端子４３、ＴＤＯ(Test Data Output)端子４５、ＴＣＫ(Test Clock)端子４７、及び、ＴＭＳ(Test Mode Select)端子４９がある。
【００５１】
ＴＤＩ端子４３は、シフトレジスタ４１の入力と接続されている。ＴＤＩ端子４３には、バウンダリースキャンテストのテストデータであるＴＤＩ信号が入力する。ＴＤＯ端子４５は、シフトレジスタ４１の出力と接続されており、バウンダリースキャンテストの結果であるＴＤＯ信号を出力する。ＴＣＫ端子４７には、ＪＴＡＧ回路部３７で使用されるクロックであるＴＣＫ信号が入力する。ＴＭＳ端子４９には、バウンダリースキャンテストを制御する信号であるＴＭＳ信号が入力する。
【００５２】
電源端子として、コア電源端子５１とＩＯ電源端子５３とがある。コア電源端子５１は、論理コア部３５の電源端子であり、ＡＳＩＣ１３ａの外部にあるコア電源Ｖａ(第１の電源)と接続されている。論理コア部３５の電力は、コア電源Ｖａから供給される。ＩＯ電源端子５３は、入出力インターフェイス部３３及びＪＴＡＧ回路部３７の電源端子であり、ＡＳＩＣの外部にあるＩＯ電源Ｖｉｏ(第２の電源)と接続されている。入出力インターフェイス部３３及びＪＴＡＧ回路部３７の電力は、ＩＯ電源Ｖｉｏから供給される。
【００５３】
図５は、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃの平面図である。三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれのシフトレジスタ４１は、デイジーチェーン接続(すなわち、ＪＴＡＧチェーン接続)されている。詳しく説明すると、ＡＳＩＣ１３ａのＴＤＩ端子４３とＡＳＩＣ１３ｂのＴＤＯ端子４５とが接続されており、ＡＳＩＣ１３ｂのＴＤＩ端子４３とＡＳＩＣ１３ｃのＴＤＯ端子４５とが接続されている。ＡＳＩＣ１３ａのＴＤＯ端子４５及びＡＳＩＣ１３ｃのＴＤＩ端子４３は、図３のＣＰＵに接続されている。
【００５４】
ＡＳＩＣ１３ａのコア電源端子５１は、コア電源Ｖａ(第１の電源)と接続されている。ＡＳＩＣ１３ｂのコア電源端子５１は、コア電源Ｖｂ(第１の電源)と接続されている。ＡＳＩＣ１３ｃのコア電源端子５１は、コア電源Ｖｃ(第１の電源)と接続されている。このように、ＡＳＩＣ１３ａの論理コア部３５、ＡＳＩＣ１３ｂの論理コア部３５、ＡＳＩＣ１３ｃの論理コア部３５には、それぞれ別々の電源から電力が供給される。
【００５５】
三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれのＩＯ電源端子５３は、ＩＯ電源Ｖｉｏ(第２の電源)と接続されている。このように、ＡＳＩＣ１３ａの入出力インターフェイス部３３及びＪＴＡＧ回路部３７、ＡＳＩＣ１３ｂの入出力インターフェイス部３３及びＪＴＡＧ回路部３７、並びに、ＡＳＩＣ１３ｃの入出力インターフェイス部３３及びＪＴＡＧ回路部３７には、共通の電源から電力が供給される。
【００５６】
セル３９について詳しく説明する。セル３９は、バウンダリースキャンテストの実行に必要が回路により構成される。図６は、セル３９のブロック図である。セル３９は、二つのマルチプレクサＭ１，Ｍ２、及び、二つのフリップフロップＦ１，Ｆ２を備える。
【００５７】
入出力端子３１に入力した信号は、入出力インターフェイス部３３(図４)を経由して、マルチプレクサＭ１，Ｍ２に入力する。マルチプレクサＭ２から出力した信号は、論理コア部３５へ送られる。
【００５８】
マルチプレクサＭ１には、前段のセル３９のフリップフロップＦ１から出力した信号が入力する。前段のセル３９がシフトレジスタ４１(図４)の最初の段のセル３９の場合、ＴＤＩ端子４３に入力した信号が入力する。
【００５９】
マルチプレクサＭ１から出力した信号は、フリップフロップＦ１に送られ、保持される。
【００６０】
フリップフロップＦ１で保持されている信号は、フリップフロップＦ２及び後段のセル３９のマルチプレクサＭ１に送られる。後段のセル３９がシフトレジスタ４１(図４)の最後の段のセル３９の場合、フリップフロップＦ１で保持されている信号は、ＴＤＯ端子４５に送られる。
【００６１】
フリップフロップＦ２に送られた信号は、フリップフロップＦ２で保持される。フリップフロップＦ２で保持されている信号は、マルチプレクサＭ２に送られ、入力する。
【００６２】
図３に示すＣＰＵ１５及びメインメモリー１７によって、図２に示すモード制御部５０１、電力制御部５０３、待受処理部５０５、出力処理部５０７、一致判定部５０９、及び、トリガー検知判定部５１１が実現される。
【００６３】
モード制御部５０１は、通常電力モードと省電力モードとを選択して実行する。省電力モードは、通常電力モードよりも半導体装置１０の消費電力が少ないモードである。
【００６４】
本実施形態において、通常電力モードは、画像形成装置１に対してジョブの実行命令がされるまで、画像形成装置１が待機するモード、及び、画像形成装置１に対してジョブの実行命令がされると、画像形成装置１がジョブを実行するモードである。また、本実施形態において、省電力モードは、画像形成装置１のスリープモードである。図４の入出力インターフェイス部３３は、通常電力モードにおいて、論理コア部３５に対して入力インターフェイスの機能を有し、かつ省電力モードにおいて、複数のセル３９に対して入力インターフェイスの機能を有するインターフェイス部である。
【００６５】
電力制御部５０３は、通常電力モード及び省電力モードのいずれにおいても、図５に示すＩＯ電源Ｖｉｏを作動させる制御をする。これにより、通常電力モード及び省電力モードのいずれにおいても、ＩＯ電源Ｖｉｏからの電力が三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃの入出力インターフェイス部３３及びＪＴＡＧ回路部３７に供給される。
【００６６】
電力制御部５０３は、通常電力モードにおいて、図５に示すコア電源Ｖａ，Ｖｂ，Ｖｃを作動させる制御をする。これにより、通常電力モードにおいて、コア電源Ｖａからの電力がＡＳＩＣ１３ａの論理コア部３５に供給され、コア電源Ｖｂからの電力がＡＳＩＣ１３ｂの論理コア部３５に供給され、コア電源Ｖｃからの電力がＡＳＩＣ１３ｃの論理コア部３５に供給される。
【００６７】
電力制御部５０３は、省電力モードにおいて、コア電源Ｖａ，Ｖｂ，Ｖｃを作動させない制御をする。よって、省電力モードにおいて、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃの論理コア部３５に電力が供給されない。これにより、半導体装置１０の消費電力を下げている。
【００６８】
待受処理部５０５は、待受処理を実行する。待受処理は、省電力モードにおいて、図５に示す三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃの入出力端子３１のいずれかに信号が入力することを待ち受け、いずれかの入出力端子３１に信号が入力した場合、その入出力端子３１と接続されているセル３９(対応するセル３９)に、その信号を格納する処理である。言い換えれば、待受処理は、省電力モードにおいて、複数の入出力端子３１のいずれかに信号が入力したとき、複数のセル３９のうち、信号が入力した端子と対応するセル３９に信号を格納させる処理を、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれに対して実行する処理である。
【００６９】
出力処理部５０７は、出力処理を実行する。出力処理は、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数のセル３９に格納されている信号で構成される列を、一つの信号列とし、省電力モードにおいて、この信号列を、デイジーチェーン接続されている三つのシフトレジスタ４１から出力させる処理である。
【００７０】
図７は、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃの入出力端子３１のいずれにも信号が入力されていない状態を示す三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃの平面図である。セル３９に格納されている信号のレベルを「Ｌ」で示す以外は、図５と同じである。セル３９に格納されている信号とは、図６のフリップフロップＦ１で保持されている信号である。
【００７１】
図７において、セル３９Ａは、ＡＳＩＣ１３ａのシフトレジスタ４１の最後の段を構成するセルである。セル３９Ｂは、ＡＳＩＣ１３ａのシフトレジスタ４１の最初の段を構成するセルである。セル３９Ｃは、ＡＳＩＣ１３ｂのシフトレジスタ４１の最後の段を構成するセルである。セル３９Ｄは、ＡＳＩＣ１３ｂのシフトレジスタ４１の最初の段を構成するセルである。セル３９Ｅは、ＡＳＩＣ１３ｃのシフトレジスタ４１の最後の段を構成するセルである。セル３９Ｆは、ＡＳＩＣ１３ｃのシフトレジスタ４１の最初の段を構成するセルである。
【００７２】
図７に示す状態で、デイジーチェーン接続されている三つのシフトレジスタ４１から出力された信号列は、図８に示すように「ＬＬＬ・・・ＬＬＬＬ・・・ＬＬＬＬ・・・Ｌ」、すなわち、全てＬレベルの信号列である。この信号列を、初期信号列とする。
【００７３】
図９は、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃの入出力端子３１のいずかに信号が入力された状態を示す三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃの平面図である。セル３９に格納されている信号のレベルを「Ｌ」や「Ｈ」で示す以外は、図５と同じである。三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃの入出力端子３１のうち、信号が入力した入出力端子３１と接続されているセル３９(３９Ｇ)には、Ｌレベルの信号の替わりにＨレベルの信号が格納される。この状態で、デイジーチェーン接続されている三つのシフトレジスタ４１から出力された信号列は、図１０に示すように、「ＬＨＬ・・・ＬＬＬＬ・・・ＬＬＬＬ・・・Ｌ」となる。セル３９Ｇに対応する信号がＨレベルになっている。
【００７４】
省電力モードにおいて、待受処理と出力処理とが交互に繰り返して実行される。
【００７５】
一致判定部５０９は、デイジーチェーン接続されている三つのシフトレジスタ４１から出力された信号列が、初期信号列と一致するか否かを判定する。初期信号列とは、前述したように、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数の入出力端子３１のいずれにも信号が入力されていない状態において、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数のセル３９に格納されている信号で構成される列である。一致判定部５０９には、初期信号列(本実施形態の場合は、全てＬレベルの信号列)のデータが予め記憶されている。
【００７６】
トリガー検知判定部５１１は、デイジーチェーン接続されている三つのシフトレジスタ４１から出力された信号列が初期信号列と一致すると判定された場合、省電力モードから通常電力モードに復帰させるトリガーが検知されていないと判定する。これに対して、トリガー検知判定部５１１は、デイジーチェーン接続されている三つのシフトレジスタ４１から出力された信号列が初期信号列と一致しないと判定された場合、トリガーが検知されたと判定する。
【００７７】
次に、本実施形態に係る半導体装置１０の動作を説明する。図１１は、その動作を説明するフローチャートである。画像形成装置１が通常電力モードの状態から説明する(ステップＳ１)。通常電力モードの場合、図５に示す三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのセル３９は、以下の動作を実行する。図１２は、通常電力モードにおいて、セル３９内の信号Ｓの流れを説明する説明図である。図１２は、信号Ｓの流れを示す矢印以外は、図６と同じである。
【００７８】
入出力端子３１に信号Ｓが入力した場合、その信号Ｓは、マルチプレクサＭ２を経由して、論理コア部３５に送られる。これは、モード制御部５０１が、図５に示すＴＭＳ端子４９を経由して送る信号とＴＣＫ端子４７を経由して送る信号との組み合わせを用いて、マルチプレクサＭ１，Ｍ２及びフリップフロップＦ１，Ｆ２を制御することによって実現される。論理コア部３５はその信号Ｓに対して所定の処理をする。
【００７９】
モード制御部５０１は、通常電力モードから省電力モードに移行する条件に該当するか判断する(ステップＳ２)。例えば、通常電力モードにおいて、画像形成装置１が使用されていない期間が予め定められた期間を超えると、通常電力モードから省電力モードに移行する条件に該当すると判断する。
【００８０】
モード制御部５０１は、通常電力モードから省電力モードに移行する条件に該当すると判断しない場合(ステップＳ２でＮｏ)、通常電力モードを継続する(ステップＳ１)。
【００８１】
モード制御部５０１は、通常電力モードから省電力モードに移行する条件に該当すると判断した場合(ステップＳ２でＹｅｓ)、通常電力モードから省電力モードに切り替える(ステップＳ３)。電力制御部５０３は、図５に示す三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの論理コア部３５に電力を供給する制御から電力を供給しない制御に切り替える。
【００８２】
待受処理部５０５は、待受処理をする(ステップＳ４)。待受処理において、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれに備えられるセル３９は、以下の動作を実行する。図１３は、待受処理において、セル３９内の信号Ｓの流れを説明する説明図である。図１３は、信号Ｓの流れを示す矢印以外は、図６と同じである。
【００８３】
入出力端子３１に信号Ｓが入力した場合、その信号Ｓは、マルチプレクサＭ１を経由して、フリップフロップＦ１に送られて、フリップフロップＦ１で保持される。これは、待受処理部５０５が、図５に示すＴＭＳ端子４９を経由して送る信号とＴＣＫ端子４７を経由して送る信号との組み合わせを用いて、マルチプレクサＭ１，Ｍ２及びフリップフロップＦ１，Ｆ２を制御することによって実現される。
【００８４】
出力処理部５０７は、待受処理が開始されてから予め定められた期間が経過したか判断する(ステップＳ５)。出力処理部５０７は、待受処理が開始されてから予め定められた期間が経過したと判断しない場合(ステップＳ５でＮｏ)、出力処理をしない。従って、待受処理部５０５による待受処理が継続される(ステップＳ４)。
【００８５】
出力処理部５０７は、待受処理が開始されてから予め定められた期間が経過したと判断した場合(ステップＳ５でＹｅｓ)、出力処理を実行する(ステップＳ６)。出力処理において、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのセル３９は、以下の動作を実行する。図１４は、出力処理において、セル３９内の信号Ｓの流れを説明する説明図である。図１４は、信号Ｓの流れを示す矢印以外は、図６と同じである。
【００８６】
フリップフロップＦ１で保持されている信号Ｓは、後段のセル３９に送られる。前段のセル３９のフリップフロップＦ１から送られた信号Ｓは、マルチプレクサＭ１を経由して、フリップフロップＦ１に送られて、フリップフロップＦ１で保持される。これは、出力処理部５０７が、図５に示すＴＭＳ端子４９を経由して送る信号とＴＣＫ端子４７を経由して送る信号との組み合わせを用いて、マルチプレクサＭ１，Ｍ２及びフリップフロップＦ１，Ｆ２を制御することによって実現される。
【００８７】
この出力処理が各セル３９で実行されることにより、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数のセル３９に格納されている信号を、一つの信号列とし、この信号列が、デイジーチェーン接続されているシフトレジスタ４１から出力される。
【００８８】
一致判定部５０９は、シフトレジスタ４１から出力された信号列が初期信号列と一致するか否かを判定する(ステップＳ７)。デイジーチェーン接続されている三つのシフトレジスタ４１から出力された信号列が、図７に示す状態の場合、図８に示すように、全てＬレベルの信号列であり、初期信号列と一致する。一方、デイジーチェーン接続されている三つのシフトレジスタ４１から出力された信号列が、図９に示す状態の場合、図１０に示すように、Ｈレベルの信号が含まれるので、初期信号列と一致しない。
【００８９】
電力制御部５０３は、信号列が初期信号列と一致すると判定された場合、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの論理コア部３５に対して、電力を供給しない制御を継続する(ステップＳ８)。そして、ステップＳ４へ戻る。
【００９０】
電力制御部５０３は、信号列が初期信号列と一致しないと判定された場合、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの論理コア部３５に対して、電力を供給しない制御から電力を供給する制御に切り替える(ステップＳ９)。そして、ステップＳ１に戻る。
【００９１】
本実施形態の具体的な適用例として、スリープモード中に、図１のスタートキー４０５が押下されたか否かの監視が挙げられる。スリープモード中に、スタートキー４０５が押下された場合、図５に示す三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのいずれかの入出力端子３１に信号が入力されるようにする。これにより、スリープモード中にスタートキー４０５が押下されると、トリガー検知判定部５１１は、トリガーが検知されたと判定する。
【００９２】
本実施形態の主な効果を説明する。本実施形態によれば、省電力モードにおいて、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数の入出力端子３１のいずれかに信号が入力したとき、複数のセル３９のうち、信号が入力した入出力端子３１と対応するセル３９に信号が格納される。三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数のセル３９に格納されている信号で構成される列を、一つの信号列とし(図８、図１０)、省電力モードにおいて、その信号列を、デイジーチェーン接続されている三つのシフトレジスタ４１から出力させる処理をする。
【００９３】
三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数の入出力端子３１のいずれにも信号が入力されていない状態において、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数のセル３９に格納されている信号で構成される列を、初期信号列とする(図８)。省電力モードにおいて、これらの入出力端子３１のいずれかに信号が入力すると(図９のセル３９Ｇ)、それによる信号列(図１０)は、初期信号列と一致しない。
【００９４】
本実施形態に係る半導体装置１０は、これを利用して、トリガーを検知する。すなわち、初期信号列と、デイジーチェーン接続されている三つのシフトレジスタ４１から出力された信号列と、が一致すると判定された場合、省電力モードから通常電力モードに復帰させるトリガーが検知されていないと判定する。これに対して、初期信号列と、デイジーチェーン接続されている三つのシフトレジスタ４１から出力された信号列と、が一致しないと判定された場合、トリガーが検知されたと判定する。よって、省電力モードにおいて、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの複数の入出力端子３１のいずれかに信号が入力すると、それをトリガーとして、省電力モードから通常電力モードに復帰させることができる。
【００９５】
以上の通り、本実施形態に係る半導体装置１０によれば、省電力モードから通常電力モードに復帰させるトリガーを、ＪＴＡＧ回路部３７を利用して検知できる。
【００９６】
また、本実施形態によれば、次の効果も有する。本実施形態では、通常電力モードにおいて、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの論理コア部３５に電力を供給する制御をする半導体装置１０を前提とする。
【００９７】
このような半導体装置１０では、省電力モードにおいて、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのいずれかのＡＳＩＣの入出力端子３１に信号が入力したとき、信号が入力したＡＳＩＣの論理コア部３５のみに対して、電力を供給しない制御から電力を供給する制御に切り替えるのではい。図１１のステップＳ９で説明したように、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの論理コア部３５に対して、電力を供給しない制御から電力を供給する制御に切り替える。
【００９８】
そこで、本実施形態によれば、省電力モードにおいて、デイジーチェーン接続されている三つのシフトレジスタ４１から出力された信号列が、初期信号列と一致しない場合、言い換えれば、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのいずれかのＡＳＩＣの入出力端子３１に信号が入力した場合、トリガーが検知されと判断する。そして、信号が入力したＡＳＩＣを特定することなく、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのそれぞれの論理コア部３５に対して、電力を供給しない制御から電力を供給する制御に切り換える。
【００９９】
従って、本実施形態によれば、省電力モードにおいて、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃのいずれかのＡＳＩＣの入出力端子３１に信号が入力したことを、簡易な構成で検知することができる。
【０１００】
本実施形態では、三つのＡＳＩＣ１３ａ，１３ｂ，１３ｃ(複数の半導体集積回路)を例に説明したが、ＡＳＩＣが一つ(半導体集積回路が一つ)でも、本発明を適用できる。これを、図２及び図４を参照して簡単に説明する。
【０１０１】
待受処理部５０５は、省電力モードにおいて、ＡＳＩＣ１３ａの複数の入出力端子３１のいずれかに信号が入力したとき、複数のセル３９のうち、信号が入力した端子と対応するセル３９に信号を格納させる処理をする。
【０１０２】
出力処理部５０７は、ＡＳＩＣ１３ａの複数のセル３９のそれぞれに格納されている信号で構成される列を、一つの信号列とし、省電力モードのときに、その信号列を、シフトレジスタ４１から出力させる処理をする。
【０１０３】
複数の入出力端子３１のいずれにも信号が入力されていない状態において、複数のセル３９に格納されている信号で構成される信号の列を初期信号列とする。一致判定部５０９は、初期信号列とシフトレジスタ４１から出力された信号列とが一致するか否かを判定する。
【０１０４】
トリガー検知判定部５１１は、信号列が初期信号列と一致すると判定された場合、省電力モードから通常電力モードに復帰させるトリガーが検知されていないと判定し、信号列が初期信号列と一致しないと判定された場合、トリガーが検知されたと判定する。
【符号の説明】
【０１０５】
１  画像形成装置
１０  半導体装置
１３ａ，１３ｂ，１３ｃ  ＡＳＩＣ(半導体集積回路)
３１  入出力端子(端子)
３３  入出力インターフェイス部(インターフェイス部)
３５  論理コア部(回路部)
３７  ＪＴＡＧ回路部
３９  セル
４１  シフトレジスタ
５０３  電力制御部
５０５  待受処理部
５０７  出力処理部
５０９  一致判定部
５１１  トリガー検知判定部
Ｖａ，Ｖｂ，Ｖｃ  コア電源(第１の電源)
Ｖｉｏ  ＩＯ電源(第２の電源)
【図１】
2014215667.tif 000003
【図２】
2014215667.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014215667.tif 000009
【図８】
2014215667.tif 000010
【図９】
2014215667.tif 000011
【図１０】
2014215667.tif 000012
【図１１】
2014215667.tif 000013
【図１２】
2014215667.tif 000014
【図１３】
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【図１４】
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