(57)【要約】【課題】広帯域映像信号をシリアル伝送する伝送システムにおいて、受信装置にて広帯域映像信号を低遅延で出力する。【解決手段】送信装置１に備えたマッピング部１３の２画素間引き部１４における書き込み制御部１８は、１フレーム分の４Ｋ映像データをメインメモリ１０に書き込む。２画素間引き制御部１９は、所定の画素マッピング規則に従って、メインメモリ１０から１ラインの４Ｋ映像データを２画素毎に間引きして読み出し、読み出した２画素毎のデータを４個のサブメモリ１１−１〜１１−４のいずれかに書き込む。そして、サブメモリ１１−１〜１１−４に書き込まれたデータは、ライン間引き部１５−１及びワード間引き部１６−１を介して、１６チャンネルのＨＤ−ＳＤＩデータとして伝送部３０へ出力され、８チャンネル毎に１０Ｇ−ＳＤＩ規格に従って多重処理され、２チャンネルの光信号に変換されて伝送路３へ送信される。【選択図】図３
2014003491.tif 000002
【特許請求の範囲】
【請求項１】
広帯域映像信号を入力し、前記広帯域映像信号のデータから所定チャンネル数のＨＤ−ＳＤＩデータを生成し、前記所定チャンネル数のＨＤ−ＳＤＩデータを、伝送部を介して送信する送信装置と、前記所定チャンネル数のＨＤ−ＳＤＩデータを、前記伝送部を介して受信し、前記所定チャンネル数のＨＤ−ＳＤＩデータから元の広帯域映像信号を生成して出力する受信装置とを備えて構成される伝送システムにおける前記送信装置であって、
前記広帯域映像信号のデータをライン毎に記憶するメインメモリと、
前記広帯域映像信号のデータから分割されたデータをそれぞれ記憶する複数のサブメモリと、
所定の画素マッピング規則に従って、前記メインメモリから１ライン毎のデータを所定数の画素毎に間引きして読み出し、前記読み出した所定数の画素毎のデータを分割データとして、前記複数のサブメモリのうちのいずれかの同一のサブメモリに書き込む間引き制御部と、を備え、
前記複数のサブメモリに書き込まれたデータから所定数のＨＤ−ＳＤＩデータを生成し、前記伝送部を介して送信する、ことを特徴とする送信装置。
【請求項２】
請求項１に記載の送信装置において、
前記広帯域映像信号のデータを、１ライン当たり３８４０サンプルのデータであって２１６０ラインからなる４Ｋ映像データとし、前記複数のサブメモリを４個のサブメモリとし、
前記メインメモリは、前記４Ｋ映像データの１フレームをライン毎に記憶し、
前記４個のサブメモリは、分割データとして、１ライン当たり１９２０サンプルのデータであって１０８０ラインからなるデータをそれぞれ記憶し、
前記間引き制御部は、所定の画素マッピング規則に従って、前記メインメモリから１ライン毎の４Ｋ映像データを隣り合う２画素毎に間引きして読み出し、前記読み出した２画素毎のデータを分割データとして、前記４個のサブメモリのうちのいずれかの同一のサブメモリに書き込む、ことを特徴とする送信装置。
【請求項３】
請求項１に記載の送信装置において、
前記広帯域映像信号のデータを、１ライン当たり７６８０サンプルのデータであって４３２０ラインからなる８Ｋ映像データとし、前記複数のサブメモリを１６個のサブメモリとし、
さらに、前記広帯域映像信号のデータから分割されたデータとして、１ライン当たり３８４０サンプルのデータであって２１６０ラインからなるデータをそれぞれ記憶する４個の中間メモリを備え、
前記メインメモリは、前記８Ｋ映像データの１フレームをライン毎に記憶し、
前記サブメモリは、前記中間メモリのデータから分割されたデータとして、１ライン当たり１９２０サンプルのデータであって１０８０ラインからなるデータをそれぞれ記憶し、前記１６個のサブメモリのうちの４個が、前記４個の中間メモリのうちの１個にそれぞれ対応して設けられ、
前記間引き制御部は、所定の画素マッピング規則に従って、前記メインメモリから１ライン毎の８Ｋ映像データを隣り合う２画素毎に間引きして読み出し、前記読み出した２画素毎のデータを分割データとして、前記４個の中間メモリのうちの２個の中間メモリに書き込み、前記中間メモリから１ライン毎のデータを隣り合う２画素毎に間引きして読み出し、前記読み出した２画素毎のデータを分割データとして、前記中間メモリに対応する４個のサブメモリのうちのいずれかの同一のサブメモリに書き込む、ことを特徴とする送信装置。
【請求項４】
請求項１に記載の送信装置から所定チャンネル数のＨＤ−ＳＤＩデータを、前記伝送部を介して受信し、前記所定チャンネル数のＨＤ−ＳＤＩデータから元の広帯域映像信号を生成して出力する受信装置であって、
前記所定チャンネル数のＨＤ−ＳＤＩデータが多重されたデータをそれぞれ記憶する複数のサブメモリと、
前記広帯域映像信号のデータをライン毎に記憶するメインメモリと、
前記所定チャンネル数のＨＤ−ＳＤＩデータのうち、所定数に分割したチャンネル数のＨＤ−ＳＤＩデータをそれぞれ多重し、前記多重したデータを前記複数のサブメモリにそれぞれ書き込む第１の多重部と、
所定の画素デマッピング規則に従って、前記第１の多重部により書き込みが完了したサブメモリからデータを所定数の画素毎に読み出し、前記読み出した所定数の画素毎のデータを多重し、前記メインメモリの同一ラインに書き込む第２の多重部と、
前記メインメモリにおける書き込みが完了したラインについて、１ライン目から順にデータを読み出し、前記元の広帯域映像信号として出力する読み出し制御部と、を備えたことを特徴とする受信装置。
【請求項５】
請求項２に記載の送信装置から所定チャンネル数のＨＤ−ＳＤＩデータを、前記伝送部を介して受信し、前記所定チャンネル数のＨＤ−ＳＤＩデータから元の広帯域映像信号を生成して出力する受信装置であって、
前記広帯域映像信号のデータを、１ライン当たり３８４０サンプルのデータであって２１６０ラインからなる４Ｋ映像データとし、
前記所定チャンネル数のＨＤ−ＳＤＩデータが多重されたデータをそれぞれ記憶する４個のサブメモリと、
前記４Ｋ映像データの１フレームをライン毎に記憶するメインメモリと、
前記所定チャンネル数のＨＤ−ＳＤＩデータのうち、所定数に分割したチャンネル数のＨＤ−ＳＤＩデータをそれぞれ多重し、前記多重したデータを前記４個のサブメモリにそれぞれ書き込む第１の多重部と、
所定の画素デマッピング規則に従って、前記第１の多重部により書き込みが完了したサブメモリからデータを２画素毎に読み出し、前記読み出した２画素毎のデータを多重し、前記メインメモリの同一ラインに書き込む第２の多重部と、
前記メインメモリにおける書き込みが完了したラインについて、１ライン目から順にデータを読み出し、前記元の４Ｋ映像データとして出力する読み出し制御部と、を備えたことを特徴とする受信装置。
【請求項６】
請求項３に記載の送信装置から所定チャンネル数のＨＤ−ＳＤＩデータを、前記伝送部を介して受信し、前記所定チャンネル数のＨＤ−ＳＤＩデータから元の広帯域映像信号を生成して出力する受信装置であって、
前記広帯域映像信号のデータを、１ライン当たり７６８０サンプルのデータであって４３２０ラインからなる８Ｋ映像データとし、
前記所定チャネル数のＨＤ−ＳＤＩデータが多重されたデータとして、１ライン当たり１９２０サンプルのデータであって１０８０ラインからなるデータをそれぞれ記憶する１６個のサブメモリと、
前記１６個のサブメモリのうちのそれぞれ４個のサブメモリのデータが多重されたデータとして、１ライン当たり３８４０サンプルのデータであって２１６０ラインからなるデータをそれぞれ記憶する４個の中間メモリと、
前記８Ｋ映像データの１フレームをライン毎に記憶するメインメモリと、
前記所定チャンネル数のＨＤ−ＳＤＩデータのうち、所定数に分割したチャンネル数のＨＤ−ＳＤＩデータをそれぞれ多重し、前記多重したデータを前記１６個のサブメモリにそれぞれ書き込む第１の多重部と、
所定の画素デマッピング規則に従って、前記第１の多重部により書き込みが完了した１個のサブメモリからデータを２画素毎に読み出し、前記読み出した２画素毎のデータを多重し、前記サブメモリに対応する中間メモリの同一ラインにそれぞれ書き込むと共に、前記書き込みが完了した２個の中間メモリからデータを２画素毎に読み出し、前記読み出した２画素毎のデータを多重し、前記メインメモリの同一ラインにそれぞれ書き込む第２の多重部と、
前記メインメモリにおける書き込みが完了したラインについて、１ライン目から順にデータを読み出し、前記元の８Ｋ映像データとして出力する読み出し制御部と、を備えたことを特徴とする受信装置。
【請求項７】
コンピュータを、請求項１から３までのいずれか一項に記載の送信装置として機能させるためのプログラム。
【請求項８】
コンピュータを、請求項４から６までのいずれか一項に記載の受信装置として機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広帯域映像信号をシリアル伝送する送信装置、受信装置及びプログラムに関する。
【背景技術】
【０００２】
従来、１フレーム（１画面分）が１９２０サンプル×１０８０ラインからなる高精細映像（ＨＤＴＶ）をシリアル伝送する規格として、ＳＭＰＴＥ（米国映画テレビ技術者協会）により定められたＳＭＰＴＥ  ２９２Ｍ規格等が知られている。この規格では、各画素が１０ビットで量子化された輝度／色差信号（ＹＰｂＰｒ  ４：２：２方式）から構成され、フレーム周波数３０Ｈｚの高精細映像として、１フレームを規定したＨＤ−ＳＤＩ伝送フォーマットに従って、１０８０ライン分の信号が１ライン目（１ライン目は、１フレームのうち最上部のラインを指す。）から順次シリアル伝送される。
【０００３】
また、更なる高精細化の需要、コンピュータグラフィクス技術、撮像及び表示デバイス等の進展により、高精細映像を超える超高精細の広帯域映像信号に関する研究開発が進められている。例えば、広帯域映像信号を１０Ｇ−ＳＤＩ（１０Ｇｂｐｓのシリアル・デジタル・インタフェース）に従って伝送する規格が定められている（非特許文献１を参照）。
【０００４】
ここで、広帯域映像信号とは、例えば、非特許文献１に記載されたシステムカテゴリの「ＵＨＤＴＶ１」または「ＵＨＤＴＶ２」における複数のシステム分類のうち、所定分類の信号を主に指す。図２２は、広帯域映像信号の仕様例を示す表であり、非特許文献１に規定されたシステムカテゴリにおける代表的なシステム分類、当該システム分類における１ライン当たりのサンプル数、１フレーム当たりのライン数及びフレーム周波数（Ｈｚ）を示している。図２２に示すように、広帯域映像信号は、例えば、１フレームが３８４０サンプル×２１６０ラインまたは７６８０サンプル×４３２０ラインからなる所定周波数の映像信号である。尚、「ＵＨＤＴＶ１」は４Ｋ、「ＵＨＤＴＶ２」は８Ｋと表記される場合もある。
【０００５】
また、将来のテレビジョンシステムとして、フレーム周波数１２０Ｈｚ等を用いた構成の研究開発も進められている。例えば、１フレームの画素数がＨＤ−ＳＤＩフォーマットで規定される画素数を超える場合に、各種の間引き処理を行うことにより、フレーム周波数１２０Ｈｚの４Ｋ及び８Ｋの各映像データを伝送するシステムを実現する手法が開示されている（特許文献１を参照）。
【０００６】
ところで、非特許文献１に記載された広帯域映像信号のうち、図２２に示した４Ｋ（各画素を１２ビットで量子化し、空間サンプル数の間引きを行わない色信号（ＲＧＢ  ４：４：４方式）を伝送するものとする。）の広帯域映像信号（４Ｋ映像データ）を伝送する場合には、入力した４Ｋ映像データをマッピングして１６チャンネルのＨＤ−ＳＤＩ信号（ＨＤ−ＳＤＩデータ）を生成し、光インタフェースを備える１０Ｇ−ＳＤＩ規格に従って８チャンネル毎のＨＤ−ＳＤＩデータを多重し、２チャンネルの光信号を送信する。このマッピング処理において、１フレームの４Ｋ映像データは、全体が均等になるように各ＨＤ−ＳＤＩデータへマッピングされる。このため、現在広く市販されているＨＤ−ＳＤＩデータ用のモニタ装置等を用いて、任意のＨＤ−ＳＤＩの１チャンネルを参照することにより、４Ｋ映像データ全体を観測することができる。このモニタ装置等は、伝送装置及び伝送路の不具合を解析する場合に有効である。
【０００７】
同様に、８Ｋ（各画素を１２ビットで量子化し、空間サンプル数の間引きを行わない色信号（ＲＧＢ  ４：４：４方式）を伝送するものとする。）の広帯域映像信号（８Ｋ映像データ）を伝送する場合には、入力した８Ｋ映像データをマッピングして６４チャンネルのＨＤ−ＳＤＩデータを生成し、８チャンネル毎のＨＤ−ＳＤＩデータを多重し、８チャンネルの光信号を送信する。
【０００８】
さらに、特許文献１に記載された広帯域映像信号を伝送する手法では、４Ｋ映像データの場合には３２チャンネルのＨＤ−ＳＤＩデータを生成し、８Ｋ映像データの場合には１２８チャンネルのＨＤ−ＳＤＩデータを生成し、同様に送信する。
【０００９】
図２３は、広帯域映像信号をシリアル伝送する従来の伝送システムにおけるデータの流れを説明する図である。この伝送システムは、非特許文献１に示した４Ｋ映像データの広帯域映像信号を伝送する場合の例を示しており、４Ｋ映像データの広帯域映像信号を入力し２チャンネルの光信号を送信する送信装置１００と、２チャンネルの光信号を受信し４Ｋ映像データの広帯域映像信号を出力する受信装置２００とを備えて構成される。
【００１０】
送信装置１００は、メインメモリ１０、サブメモリ１１−１〜１１−４及び電気／光変換部１２−１，１２−２を備えている。尚、図２３に示す送信装置１００の構成は、データの流れを説明するために必要な箇所のみ示してある。送信装置１００のメインメモリ１０には、送信装置１００が入力した４Ｋ映像データが１ライン毎にライン番号順に記憶される。そして、メインメモリ１０の４Ｋ映像データは、所定ラインについて所定画素毎に間引きされて読み出され、読み出されたデータがサブメモリ１１−１，１１−２にそれぞれ記憶され、他の所定ラインについて所定画素毎に間引きされて読み出され、読み出されたデータがサブメモリ１１−３，１１−４にそれぞれ記憶される。
【００１１】
図２４（１）は、従来の送信装置１００におけるメインメモリ１０から２個のサブメモリ１１−１，１１−２へのデータの流れを説明する図である。図２４（１）に示すように、メインメモリ１０における１ラインのデータに対して間引き処理が行われ、間引きされた１ラインのデータのうち半分のデータがサブメモリ１１−１に書き込まれ、他の半分のデータがサブメモリ１１−２に書き込まれる。メインメモリ１０のデータは４Ｋ映像データであり、そのサイズは３８４０サンプル×２１６０ラインである。この３８４０サンプル×２１６０ラインのデータに対し、１ラインのデータ毎に間引き処理が行われ、ライン毎の間引きされたデータがサブメモリ１１−１，１１−２またはサブメモリ１１−３，１１−４に書き込まれる。つまり、サブメモリ１１−１〜１１−４のデータのサイズは、それぞれ１９２０サンプル×１０８０ラインである。詳細については、後述する図７を参照されたい。
【００１２】
図２３に戻って、サブメモリ１１−１〜１１−４のデータは読み出され、合計１６チャンネルのＨＤ−ＳＤＩデータのうち８チャンネルのＨＤ−ＳＤＩデータが電気／光変換部１２−１へ入力され、他の８チャンネルのＨＤ−ＳＤＩデータが電気／光変換部１２−２へ入力される。そして、電気／光変換部１２−１，１２−２は、それぞれ８チャンネルのＨＤ−ＳＤＩデータを入力して多重し、ＨＤ−ＳＤＩデータの電気信号を光信号に変換し、２チャンネルの光信号として受信装置２００へ送信する。
【００１３】
受信装置２００の光／電気変換部２０−１，２０−２は、送信装置１００から送信された２チャンネルの光信号をそれぞれ受信して光信号を電気信号に変換し、１６チャンネルのＨＤ−ＳＤＩデータのうち４チャンネルのＨＤ−ＳＤＩデータがサブメモリ２１−１〜２１−４にそれぞれ書き込まれる。サブメモリ２１−１，２１−２のデータは読み出されて１ラインのデータに多重され、メインメモリ２２に書き込まれる。同様に、サブメモリ２１−３，２１−４に書き込まれたデータも読み出されて１ラインのデータに多重され、メインメモリ２２に書き込まれる。これにより、メインメモリ２２には、元の４Ｋ映像データが１ライン毎に記憶される。そして、メインメモリ２２に書き込まれた４Ｋ映像データは、１ライン毎にライン番号順に読み出され、４Ｋ映像データの広帯域映像信号として出力される。サブメモリ２１−１〜２１−４には、それぞれサブメモリ１１−１〜１１−４に書き込まれたデータと同様のデータが記憶され、メインメモリ２２には、メインメモリ１０に書き込まれた４Ｋ映像データと同様の４Ｋ映像データが記憶される。つまり、サブメモリ２１−１〜２１−４はサブメモリ１１−１〜１１−４にそれぞれ対応しており、メインメモリ２２はメインメモリ１０に対応している。
【００１４】
図２４（２）は、従来の受信装置２００における２個のサブメモリ２１−１，２１−２からメインメモリ２２へのデータの流れを説明する図である。図２４（２）に示すように、サブメモリ２１−１のデータとサブメモリ２１−２のデータとが読み出されて多重され、元の４Ｋ映像データにおける１ラインのデータが生成される。そして、生成された１ラインのデータが、メインメモリ２２に書き込まれ、メインメモリ２２から４Ｋ映像データが１ライン毎に読み出され、４Ｋ映像データの広帯域映像信号として出力される。サブメモリ２１−１，２１−２のデータのサイズは、サブメモリ１１−１，１１−２のデータのサイズと同じであり、１９２０サンプル×１０８０ラインである。この１９２０サンプル×１０８０ラインのデータがサブメモリ２１−１，２１−２から読み出されて多重され、４Ｋ映像データにおける１ラインのデータが生成されメインメモリ２２に書き込まれる。サブメモリ２１−３，２１−４についても同様である。また、メインメモリ２２のデータのサイズは、メインメモリ１０のデータのサイズと同じであり、３８４０サンプル×２１６０ラインである。
【００１５】
このように、広帯域映像信号は、電気信号から光信号への変換処理、光信号の伝送処理、及び光信号から電気信号への変換処理の際に、複数チャンネルを介した伝送が行われる。図２３に示した従来の伝送システムでは、送信装置１００のサブメモリ１１−１〜１１−４と受信装置２００のサブメモリ２１−１〜２１−４との間で、電気信号として１６チャンネル及び光信号として２チャンネルの伝送が行われる。具体的には、広帯域映像信号は、送信装置１００へ入力されてメインメモリ１０に書き込まれ、メインメモリ１０からサブメモリ１１−１〜１１−４へ転送され、サブメモリ１１−１〜１１−４のデータから１６チャンネルのＨＤ−ＳＤＩデータが生成されて２チャンネルの光信号として伝送される。そして、広帯域映像信号は、受信装置２００のサブメモリ２１−１〜２１−４に書き込まれ、メインメモリ２２へ転送され、そして、メインメモリ２２から広帯域映像信号として読み出されて再生される。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１１−１７６６３５号公報
【非特許文献】
【００１７】
【非特許文献１】ＳＭＰＴＥ  ＳＴ２０３６−３：２０１０
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、送信装置１００が広帯域映像信号を入力してから受信装置２００が出力し再生するまでの間の出力時間にばらつきがあり、その結果、広帯域映像信号の出力時間に遅延が生じるという問題があった。これは、実際の伝送路環境では、２チャンネルの光信号が伝送される光ケーブルの長さの違い、及び、クロックを用いて光信号を電気信号に変換する際のチャンネル（非特許文献１に記載された４Ｋ映像データの場合は１６チャンネル）間におけるクロックリカバリ処理のばらつき等が存在するからである。
【００１９】
例えば、図２４（２）に示したように、メインメモリ２２に書き込まれる４Ｋ映像データの１ラインのデータは、サブメモリ２１−１，２１−２に書き込まれたデータを多重したものである。このため、メインメモリ２２に１ラインのデータを書き込むためには、それに必要なデータがサブメモリ２１−１，２１−２に書き込まれ、そして、多重処理が行われる必要がある。この場合、サブメモリ２１−１，２１−２にデータが書き込まれるタイミングは、前述のとおり、光ケーブルの長さの違い及びクロックリカバリ処理のばらつき等が原因で、一定ではなくばらついてしまう。
【００２０】
仮に、必要なデータがサブメモリ２１−１に書き込まれたとしても、サブメモリ２１−２にも必要なデータが書き込まれるのを待つ必要がある。これは、メインメモリ２２の１ラインには、サブメモリ２１−１，２１−２のデータが多重されて書き込まれるからである。また、必要なデータがサブメモリ２１−３，２１−４に書き込まれ、多重されてメインメモリ２２の所定ラインに書き込まれたとしても、サブメモリ２１−１，２１−２に必要なデータが書き込まれ、これらのデータが多重されてメインメモリ２２の所定ラインに書き込まれるのを待つ必要がある。これは、メインメモリ２２に書き込まれたデータは、１ライン目（サブメモリ２１−１，２１−２の多重データが書き込まれたライン）が読み出され、次に２ライン目（サブメモリ２１−３，２１−４の多重データが書き込まれたライン）が読み出され、順次ライン番号順に読み出されることで、４Ｋ映像データの広帯域映像信号としてシリアル出力されるからである。このため、送信装置１００が広帯域映像信号を入力してから受信装置２００が出力し再生するまでの間の出力時間は一定にならず、遅延が生じてしまう。
【００２１】
そこで、本発明はこのような状況に鑑みてなされたものであり、その目的は、広帯域映像信号をシリアル伝送する伝送システムにおいて、シリアル伝送された広帯域映像信号を受信装置にて低遅延で出力することが可能な送信装置、受信装置及びプログラムを提供することにある。
【課題を解決するための手段】
【００２２】
前記課題を解決するため、本発明による請求項１の送信装置は、広帯域映像信号を入力し、前記広帯域映像信号のデータから所定チャンネル数のＨＤ−ＳＤＩデータを生成し、前記所定チャンネル数のＨＤ−ＳＤＩデータを、伝送部を介して送信する送信装置と、前記所定チャンネル数のＨＤ−ＳＤＩデータを、前記伝送部を介して受信し、前記所定チャンネル数のＨＤ−ＳＤＩデータから元の広帯域映像信号を生成して出力する受信装置とを備えて構成される伝送システムにおける前記送信装置であって、前記広帯域映像信号のデータをライン毎に記憶するメインメモリと、前記広帯域映像信号のデータから分割されたデータをそれぞれ記憶する複数のサブメモリと、所定の画素マッピング規則に従って、前記メインメモリから１ライン毎のデータを所定数の画素毎に間引きして読み出し、前記読み出した所定数の画素毎のデータを分割データとして、前記複数のサブメモリのうちのいずれかの同一のサブメモリに書き込む間引き制御部と、を備え、前記複数のサブメモリに書き込まれたデータから所定数のＨＤ−ＳＤＩデータを生成し、前記伝送部を介して送信する、ことを特徴とする。
【００２３】
また、本発明による請求項２の送信装置は、請求項１に記載の送信装置において、前記広帯域映像信号のデータを、１ライン当たり３８４０サンプルのデータであって２１６０ラインからなる４Ｋ映像データとし、前記複数のサブメモリを４個のサブメモリとし、前記メインメモリは、前記４Ｋ映像データの１フレームをライン毎に記憶し、前記４個のサブメモリは、分割データとして、１ライン当たり１９２０サンプルのデータであって１０８０ラインからなるデータをそれぞれ記憶し、前記間引き制御部が、所定の画素マッピング規則に従って、前記メインメモリから１ライン毎の４Ｋ映像データを隣り合う２画素毎に間引きして読み出し、前記読み出した２画素毎のデータを分割データとして、前記４個のサブメモリのうちのいずれかの同一のサブメモリに書き込む、ことを特徴とする。
【００２４】
また、本発明による請求項３の送信装置は、請求項１に記載の送信装置において、前記広帯域映像信号のデータを、１ライン当たり７６８０サンプルのデータであって４３２０ラインからなる８Ｋ映像データとし、前記複数のサブメモリを１６個のサブメモリとし、さらに、前記広帯域映像信号のデータから分割されたデータとして、１ライン当たり３８４０サンプルのデータであって２１６０ラインからなるデータをそれぞれ記憶する４個の中間メモリを備え、前記メインメモリが、前記８Ｋ映像データの１フレームをライン毎に記憶し、前記サブメモリが、前記中間メモリのデータから分割されたデータとして、１ライン当たり１９２０サンプルのデータであって１０８０ラインからなるデータをそれぞれ記憶し、前記１６個のサブメモリのうちの４個が、前記４個の中間メモリのうちの１個にそれぞれ対応して設けられ、前記間引き制御部が、所定の画素マッピング規則に従って、前記メインメモリから１ライン毎の８Ｋ映像データを隣り合う２画素毎に間引きして読み出し、前記読み出した２画素毎のデータを分割データとして、前記４個の中間メモリのうちの２個の中間メモリに書き込み、前記中間メモリから１ライン毎のデータを隣り合う２画素毎に間引きして読み出し、前記読み出した２画素毎のデータを分割データとして、前記中間メモリに対応する４個のサブメモリのうちのいずれかの同一のサブメモリに書き込む、ことを特徴とする。
【００２５】
さらに、本発明による請求項４の受信装置は、請求項１に記載の送信装置から所定チャンネル数のＨＤ−ＳＤＩデータを、前記伝送部を介して受信し、前記所定チャンネル数のＨＤ−ＳＤＩデータから元の広帯域映像信号を生成して出力する受信装置であって、前記所定チャンネル数のＨＤ−ＳＤＩデータが多重されたデータをそれぞれ記憶する複数のサブメモリと、前記広帯域映像信号のデータをライン毎に記憶するメインメモリと、前記所定チャンネル数のＨＤ−ＳＤＩデータのうち、所定数に分割したチャンネル数のＨＤ−ＳＤＩデータをそれぞれ多重し、前記多重したデータを前記複数のサブメモリにそれぞれ書き込む第１の多重部と、所定の画素デマッピング規則に従って、前記第１の多重部により書き込みが完了したサブメモリからデータを所定数の画素毎に読み出し、前記読み出した所定数の画素毎のデータを多重し、前記メインメモリの同一ラインに書き込む第２の多重部と、前記メインメモリにおける書き込みが完了したラインについて、１ライン目から順にデータを読み出し、前記元の広帯域映像信号として出力する読み出し制御部と、を備えたことを特徴とする。
【００２６】
さらに、本発明による請求項５の受信装置は、請求項２に記載の送信装置から所定チャンネル数のＨＤ−ＳＤＩデータを、前記伝送部を介して受信し、前記所定チャンネル数のＨＤ−ＳＤＩデータから元の広帯域映像信号を生成して出力する受信装置であって、前記広帯域映像信号のデータを、１ライン当たり３８４０サンプルのデータであって２１６０ラインからなる４Ｋ映像データとし、前記所定チャンネル数のＨＤ−ＳＤＩデータが多重されたデータをそれぞれ記憶する４個のサブメモリと、前記４Ｋ映像データの１フレームをライン毎に記憶するメインメモリと、前記所定チャンネル数のＨＤ−ＳＤＩデータのうち、所定数に分割したチャンネル数のＨＤ−ＳＤＩデータをそれぞれ多重し、前記多重したデータを前記４個のサブメモリにそれぞれ書き込む第１の多重部と、所定の画素デマッピング規則に従って、前記第１の多重部により書き込みが完了したサブメモリからデータを２画素毎に読み出し、前記読み出した２画素毎のデータを多重し、前記メインメモリの同一ラインに書き込む第２の多重部と、前記メインメモリにおける書き込みが完了したラインについて、１ライン目から順にデータを読み出し、前記元の４Ｋ映像データとして出力する読み出し制御部と、を備えたことを特徴とする。
【００２７】
さらに、本発明による請求項６の受信装置は、請求項３に記載の送信装置から所定チャンネル数のＨＤ−ＳＤＩデータを、前記伝送部を介して受信し、前記所定チャンネル数のＨＤ−ＳＤＩデータから元の広帯域映像信号を生成して出力する受信装置であって、前記広帯域映像信号のデータを、１ライン当たり７６８０サンプルのデータであって４３２０ラインからなる８Ｋ映像データとし、前記所定チャネル数のＨＤ−ＳＤＩデータが多重されたデータとして、１ライン当たり１９２０サンプルのデータであって１０８０ラインからなるデータをそれぞれ記憶する１６個のサブメモリと、前記１６個のサブメモリのうちのそれぞれ４個のサブメモリのデータが多重されたデータとして、１ライン当たり３８４０サンプルのデータであって２１６０ラインからなるデータをそれぞれ記憶する４個の中間メモリと、前記８Ｋ映像データの１フレームをライン毎に記憶するメインメモリと、前記所定チャンネル数のＨＤ−ＳＤＩデータのうち、所定数に分割したチャンネル数のＨＤ−ＳＤＩデータをそれぞれ多重し、前記多重したデータを前記１６個のサブメモリにそれぞれ書き込む第１の多重部と、所定の画素デマッピング規則に従って、前記第１の多重部により書き込みが完了した１個のサブメモリからデータを２画素毎に読み出し、前記読み出した２画素毎のデータを多重し、前記サブメモリに対応する中間メモリの同一ラインにそれぞれ書き込むと共に、前記書き込みが完了した２個の中間メモリからデータを２画素毎に読み出し、前記読み出した２画素毎のデータを多重し、前記メインメモリの同一ラインにそれぞれ書き込む第２の多重部と、前記メインメモリにおける書き込みが完了したラインについて、１ライン目から順にデータを読み出し、前記元の８Ｋ映像データとして出力する読み出し制御部と、を備えたことを特徴とする。
【００２８】
さらに、本発明による請求項７の送信プログラムは、コンピュータを、請求項１から３までのいずれか一項に記載の送信装置として機能させることを特徴とする。
【００２９】
さらに、本発明による請求項８の受信プログラムは、コンピュータを、請求項４から６までのいずれか一項に記載の受信装置として機能させることを特徴とする。
【発明の効果】
【００３０】
本発明によれば、広帯域映像信号をシリアル伝送する伝送システムにおいて、受信装置にて広帯域映像信号を低遅延で出力することが可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態による送信装置及び受信装置を含む伝送システムの概略構成を示すブロック図である。
【図２】送信装置に備えたマッピング部の構成を示すブロック図である。
【図３】２画素間引き部の構成を示すブロック図である。
【図４】２画素間引き部の処理を示すフローチャートである。
【図５】２画素間引き制御部にて用いる画素マッピング規則を説明する図である。
【図６】画素マッピング規則の詳細を説明する図である。
【図７】ＳＭＰＴＥ規格の画素マッピング規則を説明する図である。
【図８】ライン間引き部によるライン間引き制御及びワード間引き部によるワード間引き制御を説明する図である。
【図９】伝送路の構成を示すブロック図である。
【図１０】受信装置に備えたデマッピング部の構成を示すブロック図である。
【図１１】ワード多重部によるワード多重制御及びライン多重部によるライン多重制御を説明する図である。
【図１２】２画素多重部の構成を示すブロック図である。
【図１３】２画素多重部の処理を示すフローチャートである。
【図１４】２画素多重制御部にて用いる画素デマッピング規則を説明する図である。
【図１５】画素デマッピング規則の詳細を説明する図である。
【図１６Ａ】読み出し制御部の処理を示すフローチャートである。
【図１６Ｂ】読み出し制御部の他の処理を示すフローチャートである。
【図１７】理想状態（伝送部遅延差が存在しない状態）における４Ｋ映像データの入出力遅延を説明する図である。
【図１８】伝送部遅延差が存在する状態における４Ｋ映像データの入出力遅延を説明する図である。（ａ）は、本発明の実施形態における４Ｋ映像データの入出力遅延を説明する図である。（ｂ）は、ＳＭＰＴＥ規格における４Ｋ映像データの入出力遅延を説明する図である。
【図１９】本発明の実施形態における最大許容遅延をＳＭＰＴＥ規格に適用した場合の４Ｋ映像データの入出力遅延を説明する図である。
【図２０】８Ｋ映像データを扱う２画素間引き制御部にて用いる画素マッピング規則を説明する図である。
【図２１】８Ｋ映像データを扱うＳＭＰＴＥ規格の画素マッピング規則を示す参考図である。
【図２２】非特許文献１に規定されたシステムカテゴリにおける代表的なシステム分類、当該システム分類における１ライン当たりのサンプル数、１フレーム当たりのライン数及びフレーム周波数（Ｈｚ）を示す表である。
【図２３】広帯域映像信号をシリアル伝送する従来の伝送システムにおけるデータの流れを説明する図である。
【図２４】（１）は、従来の送信装置におけるメインメモリから２個のサブメモリへのデータの流れを説明する図である。（２）は、従来の受信装置における２個のサブメモリからメインメモリへのデータの流れを説明する図である。
【発明を実施するための形態】
【００３２】
以下、本発明を実施するための形態について図面を用いて詳細に説明する。
〔伝送システム〕
まず、広帯域映像信号をシリアル伝送する送信装置及び受信装置を含む伝送システムの概略について説明する。図１は、その伝送システムの概略構成を示すブロック図である。この伝送システムは、広帯域映像信号のシリアルデータを入力し光信号として伝送路３へ送信する送信装置１と、伝送路３から光信号を受信し広帯域映像信号のシリアルデータを出力する受信装置２とを備えて構成される。送信装置１を有する機器としてはカメラ等が想定され、受信装置２を有する機器としてはディスプレイ等が想定される。
【００３３】
例えば、カメラで撮影された４Ｋまたは８Ｋの超高精細の広帯域映像信号（４Ｋ映像データまたは８Ｋ映像データ）は、カメラに設けた送信装置１から、所定の伝送路インタフェースを用いた伝送路３を介して送信される。そして、広帯域映像信号は、当該広帯域映像信号を表示可能な超高精細ディスプレイに設けた受信装置２により受信され、図１には図示していない表示部等へ出力される。これにより、受信装置２において広帯域映像信号を再現することができる。広帯域映像信号を伝送する伝送路３としては、ケーブル接続された有線伝送路が一般的に用いられる。非特許文献１に記載されたＳＭＰＴＥ  ＳＴ２０３６−３：２０１０の規格では、広帯域映像信号であるＵＨＤＴＶ１またはＵＨＤＴＶ２を１０Ｇ−ＳＤＩインタフェースにより伝送するために、光ファイバを用いた伝送フォーマットが規定されている。４Ｋ映像データまたは８Ｋ映像データは、１フレームにおいて１ライン目からサンプル方向に、送信装置１にて順次シリアル入力され、受信装置２にて順次シリアル出力される。
【００３４】
図１に示した伝送システムが４Ｋ映像データ（３８４０サンプル×２１６０ライン）または８Ｋ映像データ（７６８０サンプル×４３２０ライン）の広帯域映像信号を伝送する場合、送信装置１は、入力した１フレーム分の４Ｋ映像データまたは８Ｋ映像データに対し、後述する所定の手順に従って画素データのマッピング処理を行う。そして、送信装置１は、マッピング処理を施したデータをＨＤ−ＳＤＩまたは１０Ｇ−ＳＤＩ等の伝送規格を用いて受信装置２へ送信する。
【００３５】
一方、受信装置２は、送信装置１からＨＤ−ＳＤＩまたは１０Ｇ−ＳＤＩ等の伝送規格を用いて送信された４Ｋ映像データまたは８Ｋ映像データを受信し、後述する所定の手順に従って画素データのデマッピング処理を行い、１フレーム分の４Ｋ映像データまたは８Ｋ映像データを復元する。復元された４Ｋ映像データまたは８Ｋ映像データは、所定の処理を行う後段の装置等へ出力される。以下、４Ｋ映像データの広帯域映像信号を伝送する場合を例にして、１０Ｇ−ＳＤＩの伝送規格に適用した場合の送受信手順について説明する。
【００３６】
〔送信装置〕
次に、図１に示した送信装置１について詳細に説明する。図２は、送信装置１に備えたマッピング部の構成を示すブロック図である。送信装置１はマッピング部１３を備えており、マッピング部１３は、２画素間引き部１４、ライン間引き部１５−１〜１５−４及び
ワード間引き部１６−１〜１６−８を備えている。
【００３７】
マッピング部１３は、４Ｋ映像データの広帯域映像信号をシリアル入力し、シリアル入力した１フレーム分の４Ｋ映像データをマッピング処理してＨＤ−ＳＤＩデータを生成し、生成したＨＤ−ＳＤＩデータを伝送部３０に出力する。以下、送信装置１のマッピング部１３による画素データのマッピング処理について詳細に説明する。
【００３８】
マッピング部１３の２画素間引き部１４は、４Ｋ映像データをシリアル入力し、４Ｋ映像データを２画素毎に間引きし、間引きしたデータをライン間引き部１５−１〜１５−４にそれぞれ出力する。具体的には、２画素間引き部１４は、１フレームが３８４０サンプル×２１６０ラインの４Ｋ映像データを入力し、２画素毎の間引きにより、フレーム周波数６０Ｈｚで構成される４出力の１９２０サンプル×１０８０ラインのデータを生成し、ライン間引き部１５−１〜１５−４にそれぞれ出力する。
【００３９】
ライン間引き部１５−１〜１５−４は、２画素間引き部１４から間引きされたデータを入力し、入力したデータを１ライン毎に間引きし、間引きしたデータをワード間引き部１６−１〜１６−８にそれぞれ出力する。具体的には、ライン間引き部１５−１は、２画素間引き部１４からフレーム周波数６０Ｈｚで構成される１９２０サンプル×１０８０ラインのデータを入力し、ライン毎の間引きにより、フレーム周波数３０Ｈｚで構成される２出力の１９２０サンプル×１０８０ラインの映像データを生成し、ワード間引き部１６−１，１６−２にそれぞれ出力する。ライン間引き部１５−２〜１５−４についても同様である。
【００４０】
ワード間引き部１６−１〜１６−８は、ライン間引き部１５−１〜１５−４により間引きされたデータを入力し、入力したデータをワード毎に間引きし、ＨＤ−ＳＤＩデータを生成して伝送部３０に出力する。具体的には、ワード間引き部１６−１は、ライン間引き部１５−１からフレーム周波数３０Ｈｚで構成される１つの１９２０サンプル×１０８０ラインの映像データ（１２ビット量子化、ＲＧＢ  ４：４：４）を入力し、ワード間引き処理により、２出力の１９２０サンプル×１０８０ラインのＨＤ−ＳＤＩ伝送フォーマットのデータ（１０ビット量子化、ＹＰｂＰｒ  ４：２：２）を生成し、２チャンネルのＨＤ−ＳＤＩデータを伝送部３０に出力する。ワード間引き部１６−２〜１６−８についても同様である。
【００４１】
このように、マッピング部１３は、１フレームが３８４０サンプル×２１６０ラインの４Ｋ映像データを入力し、画素データのマッピング処理により、１６チャンネルの１９２０サンプル×１０８０ラインのＨＤ−ＳＤＩデータを生成し、伝送部３０に出力する。
【００４２】
〔２画素間引き部〕
次に、図２に示した２画素間引き部１４について詳細に説明する。図３は、２画素間引き部１４の構成を示すブロック図である。図３において、実線はデータ信号の流れを示し、破線は制御信号またはクロック信号の流れを示す。この２画素間引き部１４は、メインメモリ１０、サブメモリ１１−１〜１１−４、クロック供給回路１７、書き込み制御部１８及び２画素間引き制御部１９を備えている。
【００４３】
メインメモリ１０には、２画素間引き部１４にシリアル入力された１フレーム分の３８４０サンプル×２１６０ラインの４Ｋ映像データが書き込まれる。サブメモリ１１−１〜１１−４には、４Ｋ映像データが４個に分割された１９２０サンプル×１０８０ラインのデータがそれぞれ書き込まれる。
【００４４】
書き込み制御部１８は、広帯域映像信号としてシリアル入力した４Ｋ映像データに対し、メインメモリ１０に書き込むための書き込み制御を行う。２画素間引き制御部１９は、４Ｋ映像データがメインメモリ１０に書き込まれた後、後述するマッピング手順に従って、メインメモリ１０から４Ｋ映像データを読み出すための読み出し制御を行い、読み出したデータを４個のサブメモリ１１−１〜１１−４に書き込むための書き込み制御を行う。クロック供給回路１７は、メインメモリ１０及びサブメモリ１１−１〜１１−４への書き込みタイミング及び読み出しタイミングのクロック信号を供給する。尚、サブメモリ１１−１〜１１−４に書き込まれたデータは、ライン間引き部１５−１〜１５−４により読み出され、図示しないメモリに書き込まれる。そして、ライン間引き部１５−１〜１５−４においてライン毎の間引き処理が行われる。
【００４５】
〔２画素間引き部の処理〕
次に、図３に示した２画素間引き部１４の処理について詳細に説明する。図４は、２画素間引き部１４の処理を示すフローチャートである。まず、２画素間引き部１４の書き込み制御部１８は、カメラ等から１フレーム分の３８４０サンプル×２１６０ラインの４Ｋ映像データをシリアル入力する（ステップＳ４０１）。そして、書き込み制御部１８は、クロック供給回路１７から供給されたクロック信号によるクロックタイミングに従って書込処理開始信号を生成して書き込み処理を開始し、メインメモリ１０に書込信号を出力することで、４Ｋ映像データをメインメモリ１０にライン毎に順次書き込む（ステップＳ４０２）。そして、書き込み制御部１８は、書込処理開始信号の生成を起点として、１フレーム分の４Ｋ映像データがメインメモリ１０に書き込まれたことを検知すると、書込完了信号を生成し、当該信号を２画素間引き制御部１９に出力する（ステップＳ４０３）。
【００４６】
２画素間引き制御部１９は、書き込み制御部１８から書込完了信号を入力し、クロック供給回路１７から供給されたクロック信号によるクロックタイミングに従って読出処理開始信号を生成して読み出し処理を開始する。２画素間引き制御部１９は、後述する画素マッピング規則に従って、メインメモリ１０に読出信号を出力することで、メインメモリ１０から１ラインの４Ｋ映像データを隣り合う２画素毎に間引きして読み出し（ステップＳ４０４）、サブメモリ１１−１〜１１−４のいずれかに書込信号を出力することで、２画素毎のデータを当該サブメモリ１１−１〜１１−４に書き込む（ステップＳ４０５）。
【００４７】
この場合、メインメモリ１０の４Ｋ映像データは、画素マッピング規則に従って、１ライン毎に、サブメモリ１１−１〜１１−４のいずれかに書き込まれるようになっており、かつ、メインメモリ１０の４Ｋ映像データが同一ラインにて２画素毎に間引かれ、当該サブメモリ１１−１〜１１−４の異なる２ラインに書き込まれるようになっている。詳細については、後述する図５を参照されたい。サブメモリ１１−１〜１１−４には、それぞれ１９２０サンプル×１０８０ラインの映像データが書き込まれる。ここで、サブメモリ１１−１〜１１−４へのデータ書き込みタイミングのクロック間隔は、メインメモリ１０へのデータ書き込みタイミングのクロック間隔に対して１／４倍となる。
【００４８】
２画素間引き制御部１９は、読出処理開始信号の生成を起点として、４Ｋ映像データから間引きされたデータの全てがサブメモリ１１−１〜１１−４に書き込まれたことを検知すると、サブメモリ１１−１〜１１−４に対応した読出完了信号をそれぞれ生成し、これらの信号をライン間引き部１５−１〜１５−４にそれぞれ出力する（ステップＳ４０６）。例えば、サブメモリ１１−１に対応した読出完了信号は、サブメモリ１１−１に全てのデータが書き込まれたときに生成される。
【００４９】
このように、２画素間引き部１４は、書き込み制御部１８及び２画素間引き制御部１９によって、１フレームが３８４０サンプル×２１６０ラインの４Ｋ映像データに対し、２画素毎の間引き処理により、フレーム周波数６０Ｈｚで構成される４出力の１９２０サンプル×１０８０ラインのデータを生成し、ライン間引き部１５−１〜１５−４にそれぞれ出力する。
【００５０】
〔画素マッピング規則〕
次に、メインメモリ１０に書き込まれた４Ｋ映像データとサブメモリ１１−１〜１１−４に書き込まれるデータとの関係を示す画素マッピング規則について説明する。この画素マッピング規則は、２画素間引き部１４の２画素間引き制御部１９により用いられる。図５は、２画素間引き制御部１９にて用いる画素マッピング規則を説明する図である。
【００５１】
図５の左側のデータは、メインメモリ１０に書き込まれた１フレーム分である３８４０サンプル×２１６０ラインの４Ｋ映像データの画素マッピングを表し、右側の４個のデータは、サブメモリ１１−１〜１１−４に書き込まれる１９２０サンプル×１０８０ラインのデータの画素マッピングを表す。また、画素マッピング中の数字１〜４は、メインメモリ１０とサブメモリ１１−１〜１１−４との間で対応するマッピング位置を示す。つまり、画素マッピング規則には、画素マッピング中で同一の位置に対応するように、４Ｋ映像データがメインメモリ１０から読み出され、サブメモリ１１−１〜１１−４の所定位置に書き込まれる規則が定義されている。
【００５２】
図３に示した２画素間引き制御部１９は、読出処理開始信号を生成した時点から、図５に示した画素マッピング規則に従って、メインメモリ１０に書き込まれた４Ｋ映像データの読み出し処理を開始し、対応するサブメモリ１１−１〜１１−４にデータを順次書き込む。具体的には、２画素間引き制御部１９は、図５に示した画素マッピング規則に従って、メインメモリ１０から１ライン毎の４Ｋ映像データを隣り合う２画素毎に間引きして読み出し、読み出した２画素毎のデータを、サブメモリ１１−１〜１１−４のうちのいずれかの同一のサブメモリに書き込む。例えば、２画素間引き制御部１９は、メインメモリ１０の１ライン目の４Ｋ映像データのうち、数字１の箇所のデータを２画素毎（斜め線の入っていない数字１の箇所の２画素及び斜め線の入った数字１の箇所の２画素）に間引きして読み出し、斜め線の入っていない数字１の箇所のデータをサブメモリ１１−１の第１ライン目に書き込むと共に、斜め線の入っている数字１の箇所のデータをサブメモリ１１−１の第２ライン目に書き込む。
【００５３】
図６は、図５に示した画素マッピング規則の詳細を説明する図である。図５において、各画素マッピングの水平方向一番上側の行を１ライン目とし、垂直方向一番左側の列を１サンプル目とし、メインメモリ１０をＭ、サブメモリ１１−１〜１１−４をそれぞれＳ１〜Ｓ４とする。また、メインメモリ１０及びサブメモリ１１−１〜１１−４に書き込まれたデータの画素位置を（Ｘ−Ｙ）とする。つまり、（Ｘ−Ｙ）は、Ｘライン目のＹサンプル目における画素位置を表す。さらに、メインメモリ１０の所定の画素位置から読み出されたデータがサブメモリ１１−１〜１１−４の所定の画素位置に書き込まれる処理を「→」と表記する。例えば、Ｍ（２−３）→Ｓ２（２−１）と表記した場合には、データが、メインメモリ１０における２ライン目の３サンプル目の画素位置から読み出され、サブメモリ１１−２における２ライン目の１サンプル目の画素位置に書き込まれる場合を表すものとする。図５に示した画素マッピング規則を具体的に示すと、図６のようになる。
【００５４】
図５及び図６に示した画素マッピング規則に従って、メインメモリ１０に書き込まれた４Ｋ映像データが読み出され、対応するサブメモリ１１−１〜１１−４に書き込まれる。そして、サブメモリ１１−１〜１１−４へのデータの書き込み処理が終了した時点で、２画素間引き制御部１９によりサブメモリ１１−１〜１１−４に対応した読出完了信号がそれぞれ生成され、データは、後段のライン間引き部１５−１〜１５−４に読み出される。
【００５５】
本発明の実施形態による画素マッピング規則では、図５及び図６に示したように、メインメモリ１０における１ライン目の４Ｋ映像データが、サブメモリ１１−１に書き込まれ、２ライン目の４Ｋ映像データが、サブメモリ１１−２に書き込まれ、３ライン目の４Ｋ映像データが、サブメモリ１１−３に書き込まれ、４ライン目の４Ｋ映像データが、サブメモリ１１−４に書き込まれる。つまり、メインメモリ１０における２１６０ラインのうち４ｍ＋１ライン（ｍ＝０，１，２，・・・）目の４Ｋ映像データが、サブメモリ１１−１に書き込まれ、４ｍ＋２ライン目の４Ｋ映像データが、サブメモリ１１−２に書き込まれ、４ｍ＋３ライン目の４Ｋ映像データが、サブメモリ１１−３に書き込まれ、４ｍ＋４ライン目の４Ｋ映像データが、サブメモリ１１−４に書き込まれる。
【００５６】
図７は、前述の非特許文献１（ＳＭＰＴＥ  ＳＴ２０３６−３：２０１０）に記載されたＳＭＰＴＥ規格の画素マッピング規則を説明する図である。図７に示すように、ＳＭＰＴＥ規格の画素マッピング規則は、メインメモリ１０における１ライン目の４Ｋ映像データが、サブメモリ１１−１，１１−２にそれぞれ書き込まれ、２ライン目の４Ｋ映像データが、サブメモリ１１−３，１１−４にそれぞれ書き込まれる。つまり、メインメモリ１０における奇数ライン目の４Ｋ映像データが、サブメモリ１１−１，１１−２にそれぞれ書き込まれ、偶数ライン目の４Ｋ映像データが、サブメモリ１１−３，１１−４にそれぞれ書き込まれる。
【００５７】
このように、ＳＭＰＴＥ規格の画素マッピング規則では、メインメモリ１０の１ラインの４Ｋ映像データとサブメモリ１１−１，１１−２のデータとが対応付けられており、メインメモリ１０の１ラインの４Ｋ映像データとサブメモリ１１−３，１１−４のデータとが対応付けられている。つまり、メインメモリ１０の４Ｋ映像データが、１ラインを単位として、２つのサブメモリ１１−１，１１−２または２つのサブメモリ１１−３，１１−４に書き込まれる。これに対し、本発明の実施形態による画素マッピング規則では、メインメモリ１０の１ラインの４Ｋ映像データとサブメモリ１１−１〜１１−４のうちのいずれかのデータとが対応付けられており、メインメモリ１０の４Ｋ映像データが、１ラインを単位として、同一のサブメモリ１１−１〜１１−４に書き込まれる。
【００５８】
〔ライン間引き部及びワード間引き部〕
次に、図２に示したライン間引き部１５−１〜１５−４及びワード間引き部１６−１〜１６−８について説明する。図８は、ライン間引き部１５−１〜１５−４によるライン間引き制御及びワード間引き部１６−１〜１６−８によるワード間引き制御を説明する図である。以下、ライン間引き部１５−１〜１５−４及びワード間引き部１６−１〜１６−８の内部構成は省略し、画素マッピングの関係についてのみ説明する。
【００５９】
図８の左側は、サブメモリ１１−１〜１１−４に書き込まれたそれぞれの１９２０サンプル×１０８０ラインのデータを示す。ライン間引き部１５−１〜１５−４は、これらのデータを、各々ＳＭＰＴＥ４３５−１−２００９に規定されたライン間引き制御によって、８出力の１９２０サンプル×１０８０ラインのデータに間引きして分割する。そして、ワード間引き部１６−１〜１６−８は、ライン間引き部１５−１〜１５−４により分割された８出力のデータのそれぞれを、各々ＳＭＰＴＥ４３５−１−２００９に規定されたワード間引き制御によって、各々２出力ずつ、合計１６チャンネルのＨＤ−ＳＤＩデータに間引きして分割する。そして、ワード間引き部１６−１〜１６−８は、１６チャンネルのＨＤ−ＳＤＩデータを伝送部３０に出力する。尚、ライン間引き制御及びワード間引き制御における画素マッピング規則については、ＳＭＰＴＥ４３５−１−２００９に規定されている内容と同等であるため、ここでは詳細な説明を省略する。
【００６０】
このように、図５及び図８に示したように、４Ｋ映像データ全体が、各ＨＤ−ＳＤＩデータに均等にマッピングされるから、モニタ解像度を従来技術と同等に保つことができる。
【００６１】
〔伝送路〕
次に、図２に示した伝送部３０について詳細に説明する。図９は、伝送路３０の構成を示すブロック図である。この伝送部３０は、図１に示した送信装置１及び受信装置２における伝送処理を行う構成部、並びに図１に示した伝送路３に相当し、送信装置１における電気／光変換部１２−１，１２−２、受信装置２における光／電気変換部２０−１，２０−２、及び光ファイバである伝送路３を備えている。伝送部３０は、送信装置１のマッピング部１３から出力された１６チャンネルのＨＤ−ＳＤＩデータを入力し、既存の伝送規格を適用して２チャンネルの光信号として伝送した後、１６チャンネルのＨＤ−ＳＤＩデータを受信装置２のデマッピング部２３に出力する。
【００６２】
伝送部３０の電気／光変換部１２−１は、マッピング部１３から１６チャンネルのうち８チャンネルの１９２０サンプル×１０８０ラインのＨＤ−ＳＤＩデータを入力し、８チャンネルのＨＤ−ＳＤＩデータを１０Ｇ−ＳＤＩ規格に従って多重処理し、８チャンネルのＨＤ−ＳＤＩデータの電気信号を１チャンネルの光信号に変換し、光信号を光ファイバである伝送路３へ出力する。同様に、電気／光変換部１２−２は、１６チャンネルのうち他の８チャンネルの１９２０サンプル×１０８０ラインのＨＤ−ＳＤＩデータを入力し、その８チャンネルのＨＤ−ＳＤＩデータを１０Ｇ−ＳＤＩ規格に従って多重処理し、電気信号を１チャンネルの光信号に変換し、光信号を光ファイバである伝送路３へ出力する。このように、合計２チャンネルの光信号が、光ファイバである伝送路３を介して光／電気変換部２０−１，２０−２へ送信される。
【００６３】
光／電気変換部２０−１は、電気／光変換部１２−１から伝送路３を介して１チャンネルの光信号を入力し、１チャンネルの光信号を８チャンネルのＨＤ−ＳＤＩデータの電気信号に変換し、８チャンネルのＨＤ−ＳＤＩデータをデマッピング部２３に出力する。同様に、光／電気変換部２０−２は、電気／光変換部１２−２から伝送路３を介して１チャンネルの光信号を入力し、１チャンネルの光信号を８チャンネルのＨＤ−ＳＤＩデータの電気信号に変換し、８チャンネルのＨＤ−ＳＤＩデータをデマッピング部２３に出力する。このように、合計１６チャンネルの１９２０サンプル×１０８０ラインのＨＤ−ＳＤＩデータが、デマッピング部２３へ出力される、尚、電気／光変換部１２−１，１２−２及び光／電気変換部２０−１，２０−２の動作については、非特許文献１のＳＭＰＴＥ  ＳＴ２０３６−３：２０１０の規格に記載されているため、ここでは詳細な説明を省略する。
【００６４】
このように、図９に示した伝送部３０によれば、従来技術である１０Ｇ−ＳＤＩ等を用いた広帯域映像信号の伝送インタフェースを変更することなく、光信号を送受信することができる。
【００６５】
以上のように、本発明の実施形態による送信装置１によれば、マッピング部１３の２画素間引き部１４における書き込み制御部１８は、シリアル伝送対象の広帯域映像信号である４Ｋ映像データに対し、１フレーム分のデータをメインメモリ１０に書き込むようにした。また、２画素間引き制御部１９は、所定の画素マッピング規則に従ったマッピング処理により、メインメモリ１０から１ラインの４Ｋ映像データを２画素毎に間引きして読み出し、読み出した２画素毎のデータを４個のサブメモリ１１−１〜１１−４のいずれかに書き込むようにした。この場合、メインメモリ１０の４Ｋ映像データは、所定の画素マッピング規則に従って、１ライン毎に、サブメモリ１１−１〜１１−４のいずれかに書き込まれるようになっており、かつ、メインメモリ１０の４Ｋ映像データが同一ラインにて２画素毎に間引かれ、当該サブメモリ１１−１〜１１−４の連続した２ラインに書き込まれるようになっている。また、サブメモリ１１−１〜１１−４に書き込まれたデータは、１６チャンネルのＨＤ−ＳＤＩデータとして、ライン間引き部１５−１〜１５−４及びワード間引き部１６−１〜１６−８を介して伝送部３０へ出力される。そして、１６チャンネルのＨＤ−ＳＤＩデータは、８チャンネル毎に１０Ｇ−ＳＤＩ規格に従って多重処理されて２チャンネルの光信号に変換され、光信号として伝送路３へ送信される。
【００６６】
これにより、前記光信号を受信する受信装置２に、送信装置１の逆の処理を行わせることで、元の広帯域映像信号である４Ｋ映像データを復元させることができる。この場合、４個のサブメモリ（サブメモリ１１−１〜１１−４に対応する受信装置２に備えたサブメモリ、後述のサブメモリ２１−１〜２１−４）に書き込まれたデータは、所定の画素デマッピング規則に従って、２ライン毎に、メインメモリ（メインメモリ１０に対応する受信装置２に備えたメインメモリ、後述のメインメモリ２２）の１ラインに書き込まれ、かつ、サブメモリの２ラインにおけるデータが２画素毎に多重され、メインメモリの同じラインに書き込まれるようにする。つまり、受信装置２において、メインメモリから１ライン毎に４Ｋ映像データを読み出し元の広帯域映像信号として出力する際に、１個のサブメモリとメインメモリの１ラインとを対応させた読み出し処理及び書き込み処理を行うことができる。ここで、複数のサブメモリにデータが書き込まれる（図２４（２）を参照）のを待つ必要がなく、１個のサブメモリにデータが書き込まれるのを待って、その１個のサブメモリのデータをメインメモリに書き込むようにすればよい。したがって、広帯域映像信号をシリアル伝送する伝送システムにおいて、受信装置２にて広帯域映像信号を低遅延で出力することが可能となる。
【００６７】
〔受信装置〕
次に、図１に示した受信装置２について詳細に説明する。図１０は、受信装置２に備えたデマッピング部２３の構成を示すブロック図である。受信装置２はデマッピング部２３を備えており、デマッピング部２３は、ワード多重部２４−１〜２４−８、ライン多重部２５−１〜２５−４及び２画素多重部２６を備えている。
【００６８】
デマッピング部２３は、伝送部３０から１６チャンネルのＨＤ−ＳＤＩデータを入力し、入力した１６チャンネルのＨＤ−ＳＤＩデータをデマッピング処理して１フレーム分の４Ｋ映像データを生成し、生成した４Ｋ映像データの広帯域映像信号をシリアル出力する。以下、受信装置２のデマッピング部２３による画素データのデマッピング処理について詳細に説明する。
【００６９】
デマッピング部２３のワード多重部２４−１〜２４−８は、伝送部３０により生成されたＨＤ−ＳＤＩデータを入力し、入力したＨＤ−ＳＤＩデータをワード毎に多重し、多重したデータをライン多重部２５−１〜２５−４に出力する。具体的には、１フレームが３８４０サンプル×２１６０ラインの４Ｋ映像データの場合、伝送部３０から１６チャンネルの１９２０サンプル×１０８０ラインのＨＤ−ＳＤＩデータが出力される。ワード多重部２４−１は、伝送部３０から１６チャンネルのうち２チャンネルのＨＤ−ＳＤＩデータ（１０ビット量子化、ＹＰｂＰｒ  ４：２：２）を入力し、ワード多重処理により、フレーム周波数３０Ｈｚで構成される１出力の１９２０サンプル×１０８０ラインの映像データ（１２ビット量子化、ＲＧＢ  ４：４：４）を生成し、ライン多重部２５−１に出力する。ワード多重部２４−２〜２４−８についても同様である。
【００７０】
ライン多重部２５−１〜２５−４は、ワード多重部２４−１〜２４−８から多重されたデータを入力し、入力したデータを１ライン毎に多重し、多重したデータを２画素多重部２６に出力する。具体的には、ライン多重部２５−１は、ワード多重部２４−１，２４−２からフレーム周波数３０Ｈｚで構成される２出力の１９２０サンプル×１０８０ラインのデータを入力し、ライン毎の多重処理により、フレーム周波数６０Ｈｚで構成される１出力の１９２０サンプル×１０８０ラインのデータを生成し、２画素多重部２６に出力する。ライン多重部２５−２〜２５−４についても同様である。
【００７１】
２画素多重部２６は、ライン多重部２５−１〜２５−４から多重されたデータを入力し、入力したデータを２画素毎に多重し、多重した４Ｋ映像データをシリアル出力する。具体的には、２画素多重部２６は、ライン多重部２５−１〜２５−４からフレーム周波数６０Ｈｚで構成される４出力の１９２０サンプル×１０８０ラインのデータを入力し、２画素毎の多重処理により、１フレームが３８４０サンプル×２１６０ラインの４Ｋ映像データを復元し、復元した４Ｋ映像データをシリアル出力する。
【００７２】
このように、デマッピング部２３は、伝送部３０から１６チャンネルの１９２０サンプル×１０８０ラインのＨＤ−ＳＤＩデータを入力し、画素データのデマッピング処理により、１フレームが３８４０サンプル×２１６０ラインの４Ｋ映像データを復元してシリアル出力する。
【００７３】
〔ワード多重部及びライン多重部〕
次に、図１０に示したワード多重部２４−１〜２４−８及びライン多重部２５−１〜２５−４について説明する。図１１は、ワード多重部２４−１〜２４−８によるワード多重制御及びライン多重部２５−１〜２５−４によるライン多重制御を説明する図である。以下、ワード多重部２４−１〜２４−８及びライン多重部２５−１〜２５−４の内部構成は省略し、画素デマッピングの関係についてのみ説明する。
【００７４】
図１１の右側は、サブメモリ２１−１〜２１−４に書き込まれたそれぞれの１９２０サンプル×１０８０ラインのデータを示す。ワード多重部２４−１〜２４−８は、１６チャンネルのＨＤ−ＳＤＩデータを、各々ＳＭＰＴＥ４３５−１−２００９に規定されたワード多重制御によって、合計８出力の１９２０サンプル×１０８０ラインのデータに多重する。この場合、各ワード多重部２４−１〜２４−８は、２チャンネルのＨＤ−ＳＤＩデータに対してワード多重制御を行う。そして、ライン多重部２５−１〜２５−４は、ワード多重部２４−１〜２４−８により多重された８出力の１９２０サンプル×１０８０ラインのデータを、各々ＳＭＰＴＥ４３５−１−２００９に規定されたライン多重制御によって、４出力の１９２０サンプル×１０８０ラインのデータに多重する。そして、ライン多重部２５−１〜２５−４は、４出力の１９２０サンプル×１０８０ラインの映像データを、サブメモリ２１−１〜２１−４に書き込む。このように、１６チャンネルのＨＤ−ＳＤＩデータは４チャンネルのＨＤ−ＳＤＩデータに分割され、４チャンネルのＨＤ−ＳＤＩデータ毎に多重制御が行われ、多重されたデータがサブメモリ２１−１〜２１−４にそれぞれ書き込まれる。尚、ワード多重制御及びライン多重制御における画素デマッピング規則については、ＳＭＰＴＥ４３５−１−２００９に規定されている内容と同等であるため、ここでは詳細な説明を省略する。
【００７５】
〔２画素多重部〕
次に、図１０に示した２画素多重部２６について詳細に説明する。図１２は、２画素多重部２６の構成を示すブロック図である。図１２において、実線はデータ信号の流れを示し、破線は制御信号またはクロック信号の流れを示す。この２画素多重部２６は、サブメモリ２１−１〜２１−４、メインメモリ２２、クロック供給回路２７、２画素多重制御部２８及び読み出し制御部２９を備えている。
【００７６】
サブメモリ２１−１〜２１−４には、２画素多重部２６の前段に設けられたライン多重部２５−１〜２５−４に備えたメモリ（図示せず）からのデータ（それぞれ１９２０サンプル×１０８０ラインのデータ）が書き込まれる。また、メインメモリ２２には、サブメモリ２１−１〜２１−４のデータが多重された４Ｋ映像データ、すなわち、広帯域映像信号としてシリアル出力される１フレーム分の３８４０サンプル×２１６０ラインの４Ｋ映像データが書き込まれる。
【００７７】
２画素多重制御部２８は、サブメモリ２１−１〜２１−４にデータが書き込まれた後、後述するデマッピング手順に従って、サブメモリ２１−１〜２１−４からデータを読み出すための読み出し制御を行い、読み出したデータをメインメモリ２２に書き込むための書き込み制御を行う。これらのサブメモリ２１−１〜２１−４からの読み出し制御及びメインメモリ２２への書き込み制御は、サブメモリ２１−１〜２１−４毎に独立して行われる。読み出し制御部２９は、メインメモリ２２から４Ｋ映像データを読み出し、広帯域映像信号としてシリアル出力するための読み出し制御を行う。クロック供給回路２７は、サブメモリ２１−１〜２１−４及びメインメモリ２２からの読み出しタイミング及び書き込みタイミングのクロック信号を供給する。
【００７８】
〔２画素多重部の処理〕
次に、図１２に示した２画素多重部２６の処理について詳細に説明する。図１３は、２画素多重部２６の処理を示すフローチャートである。まず、２画素多重部２６の２画素多重制御部２８は、ライン多重部２５−１〜２５−４から、サブメモリ２１−１〜２１−４に対するそれぞれ１９２０サンプル×１０８０ラインのデータの書き込みが完了した時点で、書き込みが完了したサブメモリ２１−１〜２１−４に対応する書込完了信号（サブメモリ２１−１書込完了信号、・・・、サブメモリ２１−４書込完了信号）を入力する（ステップＳ１３０１）。
【００７９】
２画素多重制御部２８は、書込完了信号を入力すると、クロック供給回路２７から供給されたクロック信号によるクロックタイミングに従って、書込完了信号に対応するサブメモリ２１−１〜２１−４の読出処理開始信号（サブメモリ２１−１読出処理開始信号、・・・、サブメモリ２１−４読出処理開始信号）を生成して読み出し処理を開始する。２画素多重制御部２８は、後述する画素デマッピング規則に従って、書込完了信号に対応するサブメモリ２１−１〜２１−４に読出信号を出力することで、当該サブメモリ２１−１〜２１−４からデータを２画素毎に読み出す（ステップＳ１３０２）。そして、２画素多重制御部２８は、メインメモリ２２に書込信号を出力することで、読み出した２画素毎のデータを多重してメインメモリ２２の同一ラインに書き込む（ステップＳ１３０３）。メインメモリ２２には、サブメモリ２１−１〜２１−４に対応する書込完了信号毎に、３８４０サンプル×５４０ラインのデータが順次書き込まれ、結果として、３８４０サンプル×２１６０ラインの４Ｋ映像データが書き込まれる。
【００８０】
この場合、サブメモリ２１−１〜２１−４から読み出されるデータは、画素デマッピング規則に従って、連続した２ラインのそれぞれについて２画素毎のデータであり、これらのデータが多重され、メインメモリ２２に１ラインのデータとして書き込まれるようになっている。詳細については、後述する図１４を参照されたい。
【００８１】
２画素多重制御部２８は、サブメモリ２１−１〜２１−４毎の読出処理開始信号の生成を起点として、３８４０サンプル×５４０ラインの映像データをメインメモリ２２に書き込んだことを検知すると、サブメモリ２１−１〜２１−４に対応した読出完了信号（サブメモリ２１−１読出完了信号、・・・、サブメモリ２１−４読出完了信号）を生成し、これらの信号を読み出し制御部２９に出力する（ステップＳ１３０４）。
【００８２】
読み出し制御部２９は、２画素多重制御部２８から読出完了信号（サブメモリ２１−１読出完了信号、・・・、サブメモリ２１−４読出完了信号）を入力し、これらの信号に基づいて、メインメモリ２２の１ライン目から順に、クロック供給回路２７から供給されたクロック信号のクロックタイミングに従って、メインメモリ２２に書き込まれた４Ｋ映像データを読み出し、広帯域映像信号として外部のディスプレイ等にシリアル出力する（ステップＳ１３０５）。読み出し制御部２９の処理の詳細については後述する。ここで、メインメモリ２２からのデータ読み出しタイミングのクロック間隔は、メインメモリ２２へのデータ書き込みタイミングクロック間隔の４倍となる。
【００８３】
このように、２画素多重部２６は、２画素多重制御部２８及び読み出し制御部２９によって、ライン多重部２５−１〜２５−４から入力してサブメモリ２１−１〜２１−４に書き込まれた１９２０サンプル×１０８０ラインのデータのそれぞれに対し、２画素毎の多重処理を行ってメインメモリ２２に書き込み、メインメモリ２２から３８４０サンプル×２１６０ラインの４Ｋ映像データを１ライン毎に読み出し、広帯域映像信号としてシリアル出力する。
【００８４】
〔画素デマッピング規則〕
次に、サブメモリ２１−１〜２１−４に書き込まれたデータとメインメモリ２２に書き込まれる４Ｋ映像データとの関係を示す画素デマッピング規則について説明する。この画素デマッピング規則は、２画素多重部２６の２画素多重制御部２８により用いられる。図１４は、２画素多重制御部２８にて用いる画素デマッピング規則を説明する図である。
【００８５】
図１４の左側の４個のデータは、サブメモリ２１−１〜２１−４に書き込まれた１９２０サンプル×１０８０ラインの映像データの画素マッピングを表し、右側のデータは、メインメモリ２２に書き込まれる１フレーム分である３８４０サンプル×２１６０ラインの４Ｋ映像データの画素マッピングを表す。また、画素マッピング中の数字１〜４は、サブメモリ２１−１〜２１−４とメインメモリ２２との間で対応するマッピング位置を示す。つまり、画素デマッピング規則には、画素マッピング中の同じ数字の位置に対応するように、データがサブメモリ２１−１〜２１−４から読み出され、メインメモリ２２の所定位置に４Ｋ映像データとして書き込まれる規則が定義されている。図１２に示した２画素多重制御部２８は、サブメモリ２１−１〜２１−４毎の読出処理開始信号を生成した時点から、図１４に示した画素デマッピング規則に従って、読出処理開始信号に対応するサブメモリ２１−１〜２１−４に書き込まれたデータの読み出し処理を開始し、メインメモリ２２にそのデータを書き込む。
【００８６】
図１５は、図１４に示した画素デマッピング規則の詳細を説明する図である。図１４において、各画素マッピングの水平方向一番上側の行を１ライン目とし、垂直方向一番左側の列を１サンプル目とし、サブメモリ２１−１〜２１−４をそれぞれＳ１〜Ｓ４とし、メインメモリ２２をＭとする。また、サブメモリ２１−１〜２１−４及びメインメモリ２２に書き込まれたデータの画素位置を（Ｘ−Ｙ）とする。つまり、（Ｘ−Ｙ）は、Ｘライン目のＹサンプル目における画素位置を表す。さらに、サブメモリ２１−１〜２１−４の所定の画素位置から読み出されたデータがメインメモリ２２の所定の画素位置に書き込まれる処理を「→」と表記する。例えば、Ｍ（１−３）←Ｓ１（２−１）と表記した場合には、データが、サブメモリ２１−１における２ライン目の１サンプル目の画素位置から読み出され、メインメモリ２２における１ライン目の３サンプル目の画素位置に書き込まれる場合を表すものとする。図１４に示した画素デマッピング規則を具体的に示すと、図１５のようになる。尚、図１５には、＜ａ＞サブメモリ２１−１読出処理開始信号が生成され、サブメモリ２１−１のデータをメインメモリ２２に書き込む場合と、＜ｂ＞サブメモリ２１−４読出処理開始信号が生成され、サブメモリ２１−４のデータをメインメモリ２２に書き込む場合の画素デマッピング規則が示されており、サブメモリ２１−２，２１−３については省略してある。
【００８７】
図１４及び図１５に示した画素デマッピング規則に従って、サブメモリ２１−１〜２１−４に書き込まれたデータが読み出され、メインメモリ２２に書き込まれる。そして、２画素多重制御部２８により、メインメモリ２２への書き込み処理が終了した時点で、サブメモリ２１−１〜２１−４毎の読出完了信号が生成される。また、読み出し制御部２９により、メインメモリ２２の１ライン目から順に４Ｋ映像データが読み出され、広帯域映像信号としてシリアル出力される。
【００８８】
本発明の実施形態による画素デマッピング規則では、図１４及び図１５に示したように、サブメモリ２１−１の１ライン目及び２ライン目のデータが、メインメモリ２２の１ライン目に書き込まれ、３ライン目及び４ライン目のデータが、メインメモリ２２の５ライン目に書き込まれる。また、サブメモリ２１−２の１ライン目及び２ライン目のデータが、メインメモリ２２の２ライン目に書き込まれ、３ライン目及び４ライン目のデータが、メインメモリ２２の６ライン目に書き込まれる。また、サブメモリ２１−３の１ライン目及び２ライン目のデータが、メインメモリ２２の３ライン目に書き込まれ、３ライン目及び４ライン目のデータが、メインメモリ２２の７ライン目に書き込まれる。また、サブメモリ２１−４の１ライン目及び２ライン目の映像データが、メインメモリ２２の４ライン目に書き込まれ、３ライン目及び４ライン目のデータが、メインメモリ２２の８ライン目に書き込まれる。つまり、サブメモリ２１−１における連続する奇数ライン目及び偶数ライン目のデータが、メインメモリ２２の４ｍ＋１ライン（ｍ＝０，１，２，・・・）に書き込まれる。また、サブメモリ２１−２における連続する奇数ライン目及び偶数ライン目のデータが、メインメモリ２２の４ｍ＋２ラインに書き込まれ、サブメモリ２１−３における連続する奇数ライン目及び偶数ライン目のデータが、メインメモリ２２の４ｍ＋３ラインに書き込まれ、サブメモリ２１−４における連続する奇数ライン目及び偶数ライン目のデータが、メインメモリ２２の４ｍ＋４ラインに書き込まれる。
【００８９】
これに対し、前述の非特許文献１（ＳＭＰＴＥ  ＳＴ２０３６−３：２０１０）に記載されたＳＭＰＴＥ規格の画素デマッピング規則では、図７に示した矢印が逆の方向で画素データがマッピングされる。具体的には、ＳＭＰＴＥ規格の画素デマッピング規則は、サブメモリ２１−１，２１−２の１ライン目のデータが、メインメモリ２２の１ライン目に書き込まれ、サブメモリ２１−３，２１−４の１ライン目のデータが、メインメモリ２２の２ライン目に書き込まれる。つまり、サブメモリ２１−１，２１−２のデータが、メインメモリ２２の奇数ライン目に書き込まれ、サブメモリ２１−３，２１−４のデータが、メインメモリ２２の偶数ライン目に書き込まれる。
【００９０】
このように、ＳＭＰＴＥ規格の画素デマッピング規則では、サブメモリ２１−１，２１−２のデータとメインメモリ２２の１ラインのデータとが対応付けられており、サブメモリ２１−３，２１−４のデータとメインメモリ２２の１ラインのデータとが対応付けられている。つまり、サブメモリ２１−１，２１−２のデータが、メインメモリ２２の奇数ライン目に書き込まれ、サブメモリ２１−３，２１−４のデータが、メインメモリ２２の偶数ライン目に書き込まれる。これに対し、本発明の実施形態による画素デマッピング規則では、サブメモリ２１−１〜２１−４のそれぞれのデータとメインメモリ２２の１ラインとが対応付けられており、サブメモリ２１−１〜２１−４に書き込まれたそれぞれのデータが、メインメモリ２２の各ラインに書き込まれる。
【００９１】
〔読み出し制御部の処理〕
次に、図１２に示した読み出し制御部２９の処理について詳細に説明する。図１６Ａは、読み出し制御部２９の処理を示すフローチャートである。まず、読み出し制御部２９は、２画素多重制御部２８からサブメモリ２１−１読出完了信号を入力したか否かを判定する（ステップＳ１６０１）。読み出し制御部２９は、ステップＳ１６０１において、サブメモリ２１−１読出完了信号を入力したと判定した場合（ステップＳ１６０１：Ｙ）、メインメモリ２２の１ライン目からデータを読み出し、４Ｋ映像データの広帯域映像信号としてシリアル出力する（ステップＳ１６０２）。
【００９２】
読み出し制御部２９は、ステップＳ１６０１において、サブメモリ２１−１読出完了信号を入力していないと判定した場合（ステップＳ１６０１：Ｎ）、またはステップＳ１６０２から移行して、サブメモリ２１−１読出完了信号を入力済みであり、かつサブメモリ２１−２読出完了信号を入力したか否かを判定する（ステップＳ１６０３）。読み出し制御部２９は、ステップＳ１６０３において、サブメモリ２１−１読出完了信号を入力済みであり、かつサブメモリ２１−２読出完了信号を入力したと判定した場合（ステップＳ１６０３：Ｙ）、メインメモリ２２の２ライン目からデータを読み出し、４Ｋ映像データの広帯域映像信号としてシリアル出力する（ステップＳ１６０４）。尚、読み出し制御部２９は、サブメモリ２１−２読出完了信号を入力した後に、サブメモリ２１−１読出完了信号を入力した場合も、ステップＳ１６０２の処理の後に、ステップＳ１６０４の処理を行う。
【００９３】
読み出し制御部２９は、ステップＳ１６０３において、サブメモリ２１−１読出完了信号を入力済みでなく、またはサブメモリ２１−２読出完了信号を入力していないと判定した場合（ステップＳ１６０３：Ｎ）、またはステップＳ１６０４から移行して、サブメモリ２１−１，２１−２読出完了信号を入力済みであり、かつサブメモリ２１−３読出完了信号を入力したか否かを判定する（ステップＳ１６０５）。読み出し制御部２９は、ステップＳ１６０５において、サブメモリ２１−１，２１−２読出完了信号を入力済みであり、かつサブメモリ２１−３読出完了信号を入力したと判定した場合（ステップＳ１６０５：Ｙ）、メインメモリ２２の３ライン目からデータを読み出し、４Ｋ映像データの広帯域映像信号としてシリアル出力する（ステップＳ１６０６）。尚、読み出し制御部２９は、サブメモリ２１−３読出完了信号を入力した後に、サブメモリ２１−１，２１−２読出完了信号を入力した場合も、ステップＳ１６０２及びステップＳ１６０４の処理の後に、ステップＳ１６０６の処理を行う。
【００９４】
読み出し制御部２９は、ステップＳ１６０５において、サブメモリ２１−１，２１−２読出完了信号を入力済みでなく、またはサブメモリ２１−３読出完了信号を入力していないと判定した場合（ステップＳ１６０５：Ｎ）、またはステップＳ１６０６から移行して、サブメモリ２１−１〜２１−３読出完了信号を入力済みであり、かつサブメモリ２１−４読出完了信号を入力したか否かを判定する（ステップＳ１６０７）。読み出し制御部２９は、ステップＳ１６０７において、サブメモリ２１−１〜２１−３読出完了信号を入力済みであり、かつサブメモリ２１−４読出完了信号を入力したと判定した場合（ステップＳ１６０７：Ｙ）、メインメモリ２２の４ライン目からデータを読み出し、４Ｋ映像データの広帯域映像信号としてシリアル出力する（ステップＳ１６０８）。尚、読み出し制御部２９は、サブメモリ２１−４読出完了信号を入力した後に、サブメモリ２１−１，２１−２，２１−３読出完了信号を入力した場合も、ステップＳ１６０２，ステップＳ１６０４及びステップＳ１６０６の処理の後に、ステップＳ１６０８の処理を行う。
【００９５】
読み出し制御部２９は、ステップＳ１６０７において、サブメモリ２１−１〜２１−３読出完了信号を入力済みでなく、またはサブメモリ２１−４読出完了信号を入力していないと判定した場合（ステップＳ１６０７：Ｎ）、ステップＳ１６０１へ移行する。また、読み出し制御部２９は、ステップＳ１６０８から移行して、メインメモリ２２の５〜２１６０ライン目からデータを順番に読み出し、４Ｋ映像データの広帯域映像信号としてシリアル出力する（ステップＳ１６０９）。
【００９６】
このように、読み出し制御部２９により、メインメモリ２２に書き込まれた４Ｋ映像データは、読出完了信号（サブメモリ２１−１読出完了信号、・・・、サブメモリ２１−４読出完了信号）に基づいて、１ライン目から順番に読み出され、４Ｋ映像データの広帯域映像信号としてシリアル出力される。
【００９７】
次に、図１２に示した読み出し制御部２９の他の処理について詳細に説明する。図１６Ｂは、読み出し制御部２９の他の処理を示すフローチャートである。読み出し制御部２９は、２画素多重制御部２８から読出完了信号を入力することなく、メインメモリ２２をライン毎に監視し、書き込みが完了したラインについて、１ライン目から順に、クロック供給回路２７から供給されたクロック信号のクロックタイミングに従って、メインメモリ２２に書き込まれたデータを読み出し、４Ｋ映像データの広帯域映像信号としてシリアル出力する。具体的には、まず、読み出し制御部２９は、パラメータｎの値を１（ステップＳ１６１１）から２１６０まで変えながら（ステップＳ１６１６，ステップＳ１６１７）、後述するステップＳ１６１２〜ステップＳ１６１６の処理を繰り返し、メインメモリ２２の１ライン目から２１６０ライン目まで順番に、メインメモリ２２のデータを読み出し、４Ｋ映像データの広帯域映像信号としてシリアル出力する。
【００９８】
読み出し制御部２９は、パラメータｎを設定し（ステップＳ１６１１，１６１７）、メインメモリ２２のｎライン目を監視し（ステップＳ１６１２）、ｎライン目にデータが書き込まれているか否かを判定する（ステップＳ１６１３）。読み出し制御部２９は、ステップＳ１６１３において、ｎライン目に３８４０画素のデータが書き込まれていない（全く書き込まれていない、または書き込みの途中である）と判定した場合（ステップＳ１６１３：Ｎ）、ステップＳ１６１２へ移行する。
【００９９】
一方、読み出し制御部２９は、ステップＳ１６１３において、ｎライン目に３８４０画素のデータが書き込まれていると判定した場合（ステップＳ１６１３：Ｙ）、メインメモリ２２のｎライン目からデータを読み出し（ステップＳ１６１４）、４Ｋ映像データの広帯域映像信号としてシリアル出力する（ステップＳ１６１５）。
【０１００】
読み出し制御部２９は、パラメータｎが２１６０よりも大きいか否かを判定し（ステップＳ１６１６）、パラメータｎが２１６０よりも大きくないと判定した場合（ステップＳ１６１６：Ｎ）、パラメータｎに１を加算し（ステップＳ１６１７）、ステップＳ１６１２へ移行する。一方、読み出し制御部２９は、ステップＳ１６１６において、パラメータｎが２１６０よりも大きいと判定した場合（ステップＳ１６１６：Ｙ）、処理を終了する。
【０１０１】
このように、読み出し制御部２９により、メインメモリ２２に書き込まれた４Ｋ映像データは、ライン毎に書き込み完了しているか否かが監視され、１ライン目から順番に読み出され、４Ｋ映像データの広帯域映像信号としてシリアル出力される。
【０１０２】
ここで、本発明の実施形態において、メインメモリ２２の１ライン分に書き込まれるデータは、サブメモリ２１−１〜２１−４のうちのいずれかの１つから読み出されたデータである。例えば、１ライン目のデータは、サブメモリ２１−１のみから読み出されたデータである。一方、ＳＭＰＴＥ規格において、メインメモリ２２の１ライン分に書き込まれるデータは、２つのサブメモリ２１−１，２１−２または２つのサブメモリ２１−３，２１−４から読み出されたデータである。例えば、１ライン目のデータは、サブメモリ２１−１，２１−２から読み出されたデータである。
【０１０３】
いま、サブメモリ２１−２にデータを書き込むタイミングが遅れ、サブメモリ２１−２からデータを読み出すタイミングが遅れた場合を想定すると、ＳＭＰＴＥ規格においては、メインメモリ２２の１ライン目にデータの書き込みが完了するのは、サブメモリ２１−１のデータ及びタイミングが遅れたサブメモリ２１−２のデータがメインメモリ２２の１ライン目に書き込まれた時点である。したがって、メインメモリ２２の１ライン目にデータの書き込みが完了し、広帯域映像信号としてシリアル出力されるタイミングは、サブメモリ２１−２におけるデータの書き込み及び読み出しのタイミングの遅れに影響されてしまう。これに対し、本発明の実施形態においては、メインメモリ２２の１ライン目にデータの書き込みが完了するのは、サブメモリ２１−１のデータがメインメモリ２２の１ライン目に書き込まれた時点である。
【０１０４】
したがって、本発明の実施形態では、サブメモリ２１−２におけるデータの書き込み及び読み出しのタイミングの遅れに影響されることなく、メインメモリ２２の１ライン目にデータの書き込みが完了するから、ＳＭＰＴＥ規格よりも早いタイミングで、広帯域映像信号をシリアル出力することができる。すなわち、広帯域映像信号をシリアル伝送する伝送システムにおいて、受信装置２にて広帯域映像信号を低遅延で出力することが可能となる。
【０１０５】
以上のように、本発明の実施形態による受信装置２によれば、デマッピング部２３における２画素多重部２６の２画素多重制御部２８は、送信装置１から受信したシリアル伝送対象の広帯域映像信号である４Ｋ映像データがそれぞれ書き込まれたサブメモリ２１−１〜２１−４から２画素毎のデータをそれぞれ読み出し、サブメモリ２１−１〜２１−４毎に２画素のデータを多重することで、メインメモリ２２に１ライン毎に書き込むようにした。この場合、サブメモリ２１−１〜２１−４から読み出されるデータは、画素デマッピング規則に従って、連続した２ラインのそれぞれについて２画素毎のデータであり、これらのデータが多重され、メインメモリ２２に１ラインのデータとして書き込まれるようになっている。そして、読み出し制御部２９は、メインメモリ２２の１ライン目から順にデータを読み出し、４Ｋ映像データの広帯域映像信号としてシリアル出力するようにした。
【０１０６】
すなわち、受信装置２は、メインメモリ２２から１ライン毎に４Ｋ映像データを読み出し元の広帯域映像信号として出力する際に、サブメモリ２１−１〜２１−４のうちの１個のサブメモリにおける２ラインのデータとメインメモリ２２における１ラインのデータとを対応させて、読み出し処理及び書き込み処理を行うようにした。これにより、複数のサブメモリ２１−１〜２１−４にデータが書き込まれるのを待つ必要がなく、サブメモリ２１−１〜２１−４のうちの１個にデータが書き込まれるのを待って、その１個のサブメモリにおける２ラインのデータをメインメモリ２２に書き込むことができる。したがって、広帯域映像信号をシリアル伝送する伝送システムにおいて、受信装置２にて広帯域映像信号を低遅延で出力することが可能となる。
【０１０７】
〔入出力遅延〕
次に、図２に示した送信装置１及び図１０に示した受信装置２により構成され、広帯域映像信号をシリアル伝送する伝送システムにおいて、受信装置２にて出力される広帯域映像信号の低遅延化について説明する。以下、４Ｋ映像データが送信装置１のメインメモリ１０にシリアル入力された後、シリアル伝送され、そして、受信装置２のメインメモリ２２からシリアル出力される場合に、メインメモリ１０へのシリアル入力が開始してからメインメモリ２２からのシリアル出力が完了するまでの間の時間遅れを入出力遅延といい、その時間を遅延時間という。
【０１０８】
入出力遅延を構成する要素は、図２に示した送信装置１のマッピング部１３において、４Ｋ映像データがメインメモリ１０へシリアル入力開始してから入力完了するまでの間の時間、図９に示した伝送部３０において、ＨＤ−ＳＤＩデータが電気／光変換部１２−１，１２−２へ入力開始してから光／電気変換部２０−１，２０−２から出力完了するまでの間における伝送部３０の遅延のばらつきに起因する時間（以下、伝送部遅延差という。）、及び、受信装置２のデマッピング部２３において、４Ｋ映像データがメインメモリ２２からシリアル出力開始してから出力完了するまでの間の時間が考えられる。尚、メインメモリ１０からサブメモリ１１−１〜１１−４へのデータ読み出し及び書き込み、サブメモリ１１−１〜１１−４からのデータ読み出し、サブメモリ２１−１〜２１−４へのデータ書き込み、サブメモリ２１−１〜２１−４からメインメモリ２２へのデータ読み出し及び書き込み、及び、その他のメモリ内／メモリ間のデータ読み出し及び書き込みに係る遅延は生じないものとする。また、これらのメモリへの書き込みは、当該メモリが関連するメモリの書き込みが各々完了した時点で実施されるものとする。さらに、伝送部遅延差が生じない場合には、伝送部３０自体の遅延がないものとする。
【０１０９】
まず、伝送部３０において伝送部遅延差が存在しない理想状態の入出力遅延について説明する。図１７は、理想状態における４Ｋ映像データの入出力遅延を説明する図である。図１７において、横軸は時間の経過を示し、破線の時間間隔Ｔは、送信装置１のメインメモリ１０へ４Ｋ映像データの１ライン分を書き込む時間、及び受信装置２のメインメモリ２２から４Ｋ映像データの１ライン分を読み出す時間を示す。すなわち、Ｔ＝１／（６０Ｈｚ×２１６０ライン）＝７．７μｓ相当となる。また、Ｌ××は、４Ｋ映像データにおける××番目のラインを示す。例えば、Ｌ１は１番目のラインを示し、Ｌ２１６０は２１６０番目のラインを示す。左端に示す送信装置１におけるメインメモリ１０への入力開始の時点から、右端に示す受信装置２におけるメインメモリ２２からの出力完了の時点までの間の時間が入出力遅延の遅延時間であり、後述する図１８及び図１９についても同様である。
【０１１０】
Ｌ１からＬ２１６０までの４Ｋ映像データが、送信装置１のメインメモリ１０へシリアル入力される。この間の時間は２１６０×Ｔ＝１６．６ｍｓであり、メインメモリ１０への入力が開始してから、約１６．６ｍｓ遅延して入力が完了する。つまり、メインメモリ１０へのシリアル入力による遅延時間は約１６．６ｍｓである。理想状態においては、伝送部３０における伝送部遅延差が存在しない。このため、Ｌ１からＬ２１６０までの４Ｋ映像データが、メインメモリ１０への入力が完了した直後に、受信装置２のメインメモリ２２からシリアル出力される。この間の時間も２１６０×Ｔ＝１６．６ｍｓであり、メインメモリ２２からの出力が開始してから、約１６．６ｍｓ遅延して出力が完了する。つまり、メインメモリ２２へのシリアル出力による遅延時間は約１６．６ｍｓである。したがって、メインメモリ１０へのシリアル入力が開始してからメインメモリ２２からのシリアル出力が完了するまでの間の入出力遅延の遅延時間は、約３３．３ｍｓとなる。
【０１１１】
次に、伝送部３０において伝送部遅延差が存在する状態の入出力遅延について説明する。図１８は、伝送部遅延差が存在する状態における４Ｋ映像データの入出力遅延を説明する図である。図１８（ａ）は、本発明の実施形態における４Ｋ映像データの入出力遅延を説明する図であり、図１８（ｂ）は、ＳＭＰＴＥ規格（非特許文献１のＳＭＰＴＥ  ＳＴ２０３６−３：２０１０記載のマッピング方法を用いた場合）における４Ｋ映像データの入出力遅延を説明する図である。図１８（ａ）（ｂ）において、横軸は時間の経過を示し、破線の時間間隔Ｔは、送信装置１のメインメモリ１０へ４Ｋ映像データの１ライン分を書き込む時間、及び受信装置２のメインメモリ２２から４Ｋ映像データの１ライン分を読み出す時間を示す。図１８（ａ）（ｂ）は、同一の入出力遅延の場合の例を示している。
【０１１２】
ここで、ｄ×は、×の画素に係る伝送部遅延差を示す。×は、図５、図７、図８、図１１及び図１４における、画素毎に付されたマッピング位置の番号に相当する。図１８（ａ）（ｂ）は、受信装置２のメインメモリ２２から読み出される４Ｋ映像データにおいて、Ｌ１の出力開始からＬ２１６０の出力完了までの間の時間が２１６０×Ｔ＝１６．６ｍｓとなるために許容される最大遅延時間（最大許容遅延時間）の例を示している。この場合、Ｌ１からＬ２１６０までの４Ｋ映像データは、時間的に連続して出力される。
【０１１３】
まず、図１８（ａ）について説明する。送信装置１において、４Ｋ映像データのメインメモリ１０への入力が完了し、ｄ１の伝送部遅延差である遅延時間を経た後、即座に、受信装置２のメインメモリ２２から、４Ｋ映像データのＬ１がシリアル出力開始される。次に、Ｌ２が時間的に連続してシリアル出力されるためには、ｄ２の伝送部遅延差である遅延時間は、Ｌ１のシリアル出力が完了するｄ１＋Ｔ以下であればよい（ｄ２≦ｄ１＋Ｔ）。図１８（ａ）では、ｄ２＝ｄ１＋Ｔの場合を示している。さらに、Ｌ３が時間的に連続してシリアル出力されるためには、ｄ３の伝送部遅延差である遅延時間は、Ｌ２のシリアル出力が完了するｄ２＋Ｔ以下であればよい（ｄ３≦ｄ２＋Ｔ）。図１８（ａ）では、ｄ３＝ｄ２＋Ｔ＝ｄ１＋２Ｔの場合を示している。同様に、ｄ４は、ｄ３＋Ｔ以下であればよく（ｄ４≦ｄ３＋Ｔ）、図１８（ａ）では、ｄ４＝ｄ３＋Ｔ＝ｄ１＋３Ｔの場合を示している。
【０１１４】
本発明の実施形態では、図５及び図１４に示したように、メインメモリ１０，２２に書き込まれた４Ｋ映像データのあるラインのデータは、１個のサブメモリ１１−１〜１１−４，２１−１〜２１−４のデータに対応しているから、図１８（ａ）に示したように、各伝送部遅延差経過後即座に、受信装置２のメインメモリ２２から４Ｋ映像データを出力することができる。すなわち、送信装置１のメインメモリ１０へＬ１の入力が開始した後、受信装置２のメインメモリ２２からＬ１の出力が開始（４Ｋ映像データの出力が開始）するまでの間の時間（遅延時間）は１６．６ｍｓ＋ｄ１であり、Ｌ２１６０の出力が完了（４Ｋ映像データの出力が完了）するまでの間の時間（遅延時間）は３３．３ｍｓ＋ｄ１である。したがって、入出力遅延の遅延時間は３３．３ｍｓ＋ｄ１となる。また、最大許容遅延時間は、ｄ２＝Ｔ＋ｄ１＝７．７μｓ＋ｄ１、ｄ３＝２Ｔ＋ｄ１＝１５．４μｓ＋ｄ１、ｄ４＝３Ｔ＋ｄ１＝２３．１μｓ＋ｄ１となる。
【０１１５】
次に、図１８（ｂ）について説明する。ＳＭＰＴＥ規格では、図７に示したように、メインメモリ１０（メインメモリ２２）に書き込まれた４Ｋ映像データのあるラインのデータは、２個の異なるサブメモリ１１−１，１１−２（サブメモリ２１−１，２１−２）または２個のサブメモリ１１−３，１１−４（サブメモリ２１−３，２１−４）のデータに対応しているから、各伝送部遅延差経過後即座に、受信装置２００のメインメモリ２２からデータを出力することができない。そのため、図１８（ａ）に示した本発明の実施形態と同様に、送信装置１００のメインメモリ１０へ４Ｋ映像データの入力が完了した後、ｄ１の伝送部遅延差である遅延時間で受信装置２００のメインメモリ２２からＬ１の出力が開始するためには、ｄ２の伝送部遅延差である遅延時間がｄ１以下でなければならない（ｄ２≦ｄ１）。図１８（ｂ）では、ｄ２＝ｄ１の場合を示している。さらに、Ｌ２が時間的に連続してシリアル出力されるためには、ｄ３の伝送部遅延差である遅延時間は、Ｌ１のシリアル出力が完了するｄ１＋Ｔ以下、かつ、ｄ４がｄ３以下でなければならない（ｄ３≦ｄ１＋Ｔ、かつｄ４≦ｄ３）。図１８（ｂ）では、ｄ３＝ｄ４＝ｄ１＋Ｔの場合を示している。すなわち、図１８（ｂ）のＳＭＰＴＥ規格では、図１８（ａ）に示した本発明の実施形態と同様の入出力遅延とするためには、最大許容遅延時間が、ｄ１＝ｄ２、ｄ３＝ｄ４＝Ｔ＋ｄ１＝７．７μｓ＋ｄ１となる。
【０１１６】
このように、本発明の実施形態とＳＭＰＴＥ規格との間で同じ入出力遅延を実現するためには、ｄ１＝０μｓと仮定すると、本発明の実施形態では、ｄ２＝７．７μｓ、ｄ３＝１５．４μｓ、及びｄ４＝２３．１μｓまで伝送部遅延差が許容できる。一方、ＳＭＰＴＥ規格では、ｄ２＝０μｓ、ｄ３及びｄ４＝７．７μｓとなる。したがって、本発明の実施形態の方が、伝送部遅延差に広く対応することができる。
【０１１７】
次に、本発明の実施形態における最大許容遅延をＳＭＰＴＥ規格に適用した場合の４Ｋ映像データの入出力遅延について説明する。図１９は、その入出力遅延を説明する図であり、具体的には、図１８（ａ）に示した本発明の実施形態における最大許容遅延を用いて、ＳＭＰＴＥ規格による４Ｋ映像データの入出力例を示している。本発明の実施形態における最大許容遅延は、ＳＭＰＴＥ規格の最大許容遅延を満たさないため、図１９のように、Ｌ１からＬ２１６０までの４Ｋ映像データは、時間的に連続して出力されない。ＳＭＰＴＥ規格では、送信装置１００のメインメモリ１０へＬ１の入力が開始した後、受信装置２００のメインメモリ２２からＬ１の出力が開始（４Ｋ映像データの出力が開始）するまでの間の時間（遅延時間）は、１６．６ｍｓ＋Ｔ＋ｄ１であり、Ｌ２１６０の出力が完了（４Ｋ映像データの出力が完了）するまでの間の時間（遅延時間）は、３３．３ｍｓ＋２Ｔ＋ｄ１である。したがって、入出力遅延の遅延時間は３３．３ｍｓ＋２Ｔ＋ｄ１となる。
【０１１８】
このように、本発明の実施形態と同じ最大許容遅延をＳＭＰＴＥ規格に適用して比較した場合、すなわち、図１８（ａ）に示した本発明の実施形態と図１９に示したＳＭＰＴＥ規格との間の入出力遅延を比較した場合、本発明の実施形態の方がＳＭＰＴＥ規格よりも、Ｌ１の出力開始時間をＴ＝７．７μｓ早くすることができ、入出力遅延の遅延時間を２Ｔ＝１５．４μｓ早くすることができる。
【０１１９】
〔８Ｋ映像データ〕
以上、４Ｋ映像データの広帯域映像信号を伝送する場合を例にして説明したが、前述のとおり、本発明は、８Ｋ映像データの広帯域映像信号を伝送する場合にも適用がある。図２０は、８Ｋ映像データを扱う２画素間引き制御部１９にて用いる画素マッピング規則を説明する図である。
【０１２０】
８Ｋ映像データの広帯域映像信号を伝送する送信装置１と受信装置２とを備えて構成される伝送システムでは、図３を参照して、送信装置１のマッピング部１３における２画素間引き部１４は、メインメモリ１０、１６個のサブメモリ（図示した４個のサブメモリ１１−１〜１１−４に加えてサブメモリ１１−５〜１１−１６）、クロック供給回路１７、書き込み制御部１８及び２画素間引き制御部１９に加え、さらに、メインメモリ１０と１６個のサブメモリ１１−１〜１１−１６との間に４個の中間メモリを備えている。メインメモリ１０には、１フレーム分の７６８０サンプル×４３２０ラインの８Ｋ映像データが書き込まれる。
【０１２１】
図２０の左側のデータは、メインメモリ１０に書き込まれた１フレーム分である７６８０サンプル×４３２０ラインの８Ｋ映像データの画素マッピングを表し、右側の４個のデータは、４個の中間メモリにそれぞれ書き込まれる３８４０サンプル×２１６０ラインのデータの画素マッピングを表す。また、画素マッピング中の数字１〜Ｇは、メインメモリ１０と４個の中間メモリとの間で対応するマッピング位置を示す。つまり、画素マッピング規則には、画素マッピング中で同一の位置に対応するように、８Ｋ映像データがメインメモリ１０から読み出され、４個の中間メモリの所定位置に書き込まれる規則が定義されている。
【０１２２】
２画素間引き制御部１９は、図２０に示した画素マッピング規則に従って、メインメモリ１０に書き込まれた８Ｋ映像データの読み出し処理を開始し、順次対応する４個の中間メモリ（３８４０サンプル×２１６０ラインの中間メモリ）にデータを書き込む。具体的には、２画素間引き制御部１９は、図２０に示した画素マッピング規則に従って、メインメモリ１０から１ライン毎の８Ｋ映像データを隣り合う２画素毎に間引きして読み出し、読み出した２画素毎のデータを、４個の中間メモリのうちの２個の中間メモリに書き込む。例えば、２画素間引き制御部１９は、メインメモリ１０の１ライン目の８Ｋ映像データのうち、数字１の箇所のデータを間引きして読み出し、第１の中間メモリの１ライン目に書き込むと共に、メインメモリ１０の１ライン目の８Ｋ映像データのうち、数字５の箇所のデータを間引きして読み出し、第２の中間メモリの１ライン目に書き込む。つまり、４個の中間メモリには、メインメモリ１０の８Ｋ映像データを４つに分割したデータがそれぞれ書き込まれる。
【０１２３】
そして、２画素間引き制御部１９は、図５に示した４Ｋ映像データの場合の画素マッピング規則に従って、４個の中間メモリに書き込まれたデータの読み出し処理を開始し、対応するサブメモリ１１−１〜１１−１６（１９２０サンプル×１０８０ラインのサブメモリ）にデータを順次書き込む。この場合、第１の中間メモリとサブメモリ１１−１〜１１−４とが対応し、第２の中間メモリとサブメモリ１１−５〜１１−８とが対応し、第３の中間メモリとサブメモリ１１−９〜１１−１２とが対応し、第４の中間メモリとサブメモリ１１−１３〜１１−１６とが対応している。つまり、第１の中間メモリのデータがサブメモリ１１−１〜１１−４に書き込まれ、第２の中間メモリのデータがサブメモリ１１−５〜１１−８に書き込まれ、第３の中間メモリのデータがサブメモリ１１−９〜１１−１２に書き込まれ、第４の中間メモリのデータがサブメモリ１１−１３〜１１−１６に書き込まれる。
【０１２４】
尚、８Ｋ映像データを伝送する伝送部３０は、６４チャンネルのＨＤ−ＳＤＩデータを入出力する。
【０１２５】
一方、８Ｋ映像データの画素デマッピング規則は、図２０に示した画素マッピング規則とは逆の規則となる。図１２を参照して、受信装置２のデマッピング部２３における２画素多重部２６は、１６個のサブメモリ（図示した４個のサブメモリ２１−１〜２１−４に加えてサブメモリ２１−５〜２１−１６）、クロック供給回路２７、２画素多重制御部２８及び読み出し制御部２９に加え、さらに、１６個のサブメモリ２１−１〜２１−１６とメインメモリ２２との間に４個の中間メモリを備えている。メインメモリ２２には、４個の中間メモリのデータが多重された８Ｋ映像データ、すなわち、広帯域映像信号としてシリアル出力される１フレーム分の７６８０サンプル×４３２０ラインの８Ｋ映像データが書き込まれる。
【０１２６】
２画素多重制御部２８は、図２０に示した画素マッピング規則の逆の規則である画素デマッピング規則に従って、サブメモリ２１−１〜２１−１６に書き込まれたデータの読み出し処理を開始し、対応する４個の中間メモリ（３８４０サンプル×２１６０ラインの中間メモリ）にデータを順次書き込む。具体的には、２画素多重制御部２８は、図２０に示した画素マッピング規則の逆の規則である画素デマッピング規則に従って、サブメモリ２１−１〜２１−１６への書き込みが完了した書込完了信号に対応するサブメモリ２１−１〜２１−１６に読出信号を出力することで、当該サブメモリ２１−１〜２１−１６からデータを２画素毎に読み出す。そして、２画素多重制御部２８は、対応する中間メモリに書込信号を出力することで、読み出した２画素毎のデータを多重してその中間メモリの同一ラインに書き込む。４個の中間メモリは、サブメモリ２１−１〜２１−４、サブメモリ２１−５〜２１−８、サブメモリ２１−９〜２１−１２、サブメモリ２１−１３〜２１−１６にそれぞれ対応している。つまり、中間メモリには、サブメモリ２１−１〜２１−１６のうちの対応した４個のサブメモリのデータから多重したデータがそれぞれ書き込まれる。そして、２画素多重制御部２８は、書き込みが完了した２個の中間メモリからデータを２画素毎に読み出し、読み出した２画素毎のデータを多重し、メインメモリ２２の同一ラインにそれぞれ書き込む。これにより、メインメモリ２２には、１フレーム分の７６８０サンプル×４３２０ラインの８Ｋ映像データが書き込まれる。この場合、メインメモリ２２の８Ｋデータは、読み出し制御部２９により、１ライン目から順番に８Ｋ映像データの広帯域映像信号としてシリアル出力される。
【０１２７】
尚、伝送部３０により出力された６４チャンネルのＨＤ−ＳＤＩデータは、４チャンネルのＨＤ−ＳＤＩデータに分割され、４チャンネルのＨＤ−ＳＤＩデータ毎に多重制御が行われ、多重されたデータが１６個のサブメモリ２１−１〜２１−１６にそれぞれ書き込まれる。
【０１２８】
参考までに、図２１に、前述の非特許文献１（ＳＭＰＴＥ  ＳＴ２０３６−３：２０１０）に記載された、８Ｋ映像データを扱うＳＭＰＴＥ規格の画素マッピング規則について示す。
【０１２９】
尚、本発明の実施形態による送信装置１及び受信装置２のハードウェア構成としては、通常のコンピュータを使用することができる。送信装置１及び受信装置２は、ＣＰＵ、ＲＡＭ等の揮発性の記憶媒体、ＲＯＭ等の不揮発性の記憶媒体、及びインタフェース等を備えたコンピュータによって構成される。送信装置１に備えたマッピング部１３における２画素間引き部１４、ライン間引き部１５−１〜１５−４及びワード間引き部１６−１〜１６−８の各機能は、これらの機能を記述したプログラムをＣＰＵに実行させることによりそれぞれ実現される。また、受信装置２に備えたデマッピング部２３におけるワード多重部２４−１〜２４−８、ライン多重部２５−１〜２５−４及び２画素多重部２６の各機能も、これらの機能を記述したプログラムをＣＰＵに実行させることによりそれぞれ実現される。これらのプログラムは、磁気ディスク（フロッピー（登録商標）ディスク、ハードディスク等）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤ等）、半導体メモリ等の記憶媒体に格納して頒布することもでき、ネットワークを介して送受信することもできる。
【０１３０】
以上、実施形態を挙げて本発明を説明したが、本発明は前記実施形態に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。例えば、前記実施形態では、送信装置１において、マッピング部１３における２画素間引き部１４の２画素間引き制御部１９は、画素マッピング規則に従って、メインメモリ１０から１ラインの４Ｋ映像データを隣り合う２画素毎に間引きして読み出し、読み出した２画素毎のデータをサブメモリ１１−１〜１１−４のいずれかに書き込むようにした。これに対し、本発明では、２画素は必ずしも隣り合っていなくてもよく、また、間引きして読み出す処理は２画素毎でなくてもよい。また、前記実施形態では、広帯域映像信号の例として４Ｋ映像データ及び８Ｋ映像データを挙げて説明したが、本発明では、広帯域映像信号をこれらのデータに限定するものではない。
【符号の説明】
【０１３１】
１，１００  送信装置
２，２００  受信装置
３  伝送路
１０，２２  メインメモリ
１１−１〜１１−４，２１−１〜２１−４  サブメモリ
１２−１，１２−２  電気／光変換部
１３  マッピング部
１４  ２画素間引き部
１５−１〜１５−４  ライン間引き部
１６−１〜１６−８  ワード間引き部
１７，２７  クロック供給回路
１８  書き込み制御部
１９  ２画素間引き制御部
２０−１，２０−２  光／電気変換部
２３  デマッピング部
２４−１〜２４−８  ワード多重部
２５−１〜２５−４  ライン多重部
２６  ２画素多重部
２８  ２画素多重制御部
２９  読み出し制御部
３０  伝送部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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