(57)【要約】【課題】ジッタトレランス試験の試験精度を向上させる。【解決手段】受信回路２は、ＣＤＲ回路１４と、ジッタ生成部１１と、テストパターン生成部１２と、照合部１５とを有している。ジッタ生成部１１は、第１の特性（周波数、振幅）を有するジッタを生成する。テストパターン生成部１２は、ジッタを加えたテストパターンを生成してＣＤＲ回路１４に供給する。照合部１５は、ＣＤＲ回路１４の出力値と期待値とを照合し、照合結果を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロックデータリカバリ回路と、
第１の特性を有するジッタを生成するジッタ生成部と、
前記ジッタを加えたテストパターンを生成して前記クロックデータリカバリ回路に供給するテストパターン生成部と、
前記テストパターンによる前記クロックデータリカバリ回路の出力値と、期待値とを照合し、照合結果を出力する照合部と、
を有することを特徴とする受信回路。
【請求項２】
前記第１の特性は、前記ジッタの周波数と振幅であることを特徴とする請求項１に記載の受信回路。
【請求項３】
前記クロックデータリカバリ回路で再生されたクロックからジッタを抽出するジッタ抽出部と、
抽出されたジッタの周波数及び振幅を検出するジッタ特性検出部と、
を有することを特徴とする請求項２に記載の受信回路。
【請求項４】
内部回路と、
受信信号からデータとクロックを再生し、前記内部回路に供給するクロックデータリカバリ回路と、第１の特性を有するジッタを生成するジッタ生成部と、前記ジッタを加えたテストパターンを生成して前記クロックデータリカバリ回路に供給するテストパターン生成部と、前記テストパターンによる前記クロックデータリカバリ回路の出力値と、期待値とを照合し、照合結果を出力する照合部と、を備えた受信回路と、
を有することを特徴とする半導体集積回路。
【請求項５】
前記第１の特性は、前記ジッタの周波数と振幅であることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記クロックデータリカバリ回路で再生されたクロックからジッタを抽出するジッタ抽出部と、
抽出されたジッタの周波数及び振幅を検出するジッタ特性検出部と、
を有することを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
クロックデータリカバリ回路を有する受信回路内で、第１の特性を有するジッタを生成し、
前記ジッタを加えたテストパターンを生成して前記クロックデータリカバリ回路に供給し、
前記クロックデータリカバリ回路の出力値と期待値とを照合し、照合結果を出力する、
ことを特徴とする試験方法。
【請求項８】
前記第１の特性は、前記ジッタの周波数と振幅であることを特徴とする請求項７に記載の試験方法。
【請求項９】
前記クロックデータリカバリ回路で再生されたクロックからジッタを抽出し、
抽出されたジッタの周波数及び振幅を検出する、ことを特徴とする請求項８に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路、半導体集積回路及び試験方法に関する。
【背景技術】
【０００２】
受信信号からデータとクロックを再生するＣＤＲ（Clock and Data Recovery）が、半導体装置における高速Ｉ／Ｆ（Interface）などにおいて用いられている。
ＣＤＲ機能を有する受信回路の試験では、たとえば、以下の２つの手法が用いられる。
【０００３】
１つ目は、テスタが受信回路に対してテストパターンを供給し、テストパターンを正しく取り込めたか否かの判定を受信回路内のＢＩＳＴ（Built-In Self Test）回路が行うものである。
【０００４】
２つ目は、テストパターンを生成し送信する送信回路を受信回路と同一チップ内、またはチップ外（たとえば、評価ボード）に配置し、送信回路と受信回路とをチップ外で接続しループバック試験を行うものである。
【０００５】
上記の手法では、テストパターンを生成する回路がもつ特定のジッタ条件で受信回路の試験を行っているだけで、様々なジッタ特性に対する耐力を測定する試験（ジッタトレランス試験）を行うものではない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１６４４４０号公報
【特許文献２】特開２００５−３１１５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
任意のジッタ特性をもつテストパターンを生成するには、テスタを用いることが考えられるが、その場合、たとえば、テスタや評価ボードの伝送線路による損失やインピーダンスアンマッチ、測定誤差などにより試験精度が悪化するという問題がある。
【課題を解決するための手段】
【０００８】
発明の一観点によれば、クロックデータリカバリ回路と、第１の特性を有するジッタを生成するジッタ生成部と、前記ジッタを加えたテストパターンを生成して前記クロックデータリカバリ回路に供給するテストパターン生成部と、前記テストパターンによる前記クロックデータリカバリ回路の出力値と、期待値とを照合し、照合結果を出力する照合部と、を有する受信回路が提供される。
【０００９】
また、発明の一観点によれば、内部回路と、受信信号からデータとクロックを再生し、前記内部回路に供給するクロックデータリカバリ回路と、第１の特性を有するジッタを生成するジッタ生成部と、前記ジッタを加えたテストパターンを生成して前記クロックデータリカバリ回路に供給するテストパターン生成部と、前記テストパターンによる前記クロックデータリカバリ回路の出力値と、期待値とを照合し、照合結果を出力する照合部と、を備えた受信回路と、を有する半導体集積回路が提供される。
【００１０】
また、発明の一観点によれば、クロックデータリカバリ回路を有する受信回路内で、第１の特性を有するジッタを生成し、前記ジッタを加えたテストパターンを生成して前記クロックデータリカバリ回路に供給し、前記クロックデータリカバリ回路の出力値と期待値とを照合し、照合結果を出力する、試験方法が提供される。
【発明の効果】
【００１１】
開示の受信回路、半導体集積回路及び試験方法によれば、ジッタトレランス試験の試験精度を向上できる。
【図面の簡単な説明】
【００１２】
【図１】本実施の形態の半導体集積回路の一例を示す図である。
【図２】ジッタ生成部の一例を示す図である。
【図３】変調コードの一例を示す図である。
【図４】ジッタ生成部でジッタが加えられた基準クロックの例を示す図である。
【図５】基準クロックの理想エッジに対する揺らぎのシミュレーション例を示す図である。
【図６】ＰＲＢＳの生成多項式の例を示す図である。
【図７】ＣＤＲ回路の一例を示す図である。
【図８】ジッタ生成部がない場合のＣＤＲ回路の内部波形の１つ目の例を示す図である。
【図９】ジッタ生成部がない場合のＣＤＲ回路の内部波形の２つ目の例を示す図である。
【図１０】本実施の形態の受信回路におけるＣＤＲ回路の内部波形の例を示す図である。
【図１１】ジッタ抽出部の一例を示す図である。
【図１２】ジッタ抽出部の他の例を示す図である。
【図１３】ジッタ特性検出部の一例を示す図である。
【図１４】ジッタの振幅と周波数のカウント例を説明するタイミングチャートである。
【図１５】半導体集積回路に対して試験を行うテスタの一例を示す図である。
【図１６】ジッタトレランス試験の一例の流れを示すフローチャートである。
【図１７】ジッタトレランス測定結果の一例を示す図である。
【図１８】サーバ装置とその周辺機器の例を示す図である。
【発明を実施するための形態】
【００１３】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
図１は、本実施の形態の半導体集積回路の一例を示す図である。
半導体集積回路１は、受信回路２と、受信回路２で受信したデータとクロックをもとに所定の動作を行う内部回路３、各種信号の入出力を行う端子Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５を有している。
【００１４】
受信回路２は、ＰＬＬ（Phase Locked Loop）回路１０、ジッタ生成部１１、テストパターン生成部１２、選択部１３ａ，１３ｂ，１３ｃ、ＣＤＲ回路１４、照合部１５、ジッタ抽出部１６、ジッタ特性検出部１７、制御部１８を有している。ここで、ジッタ生成部１１、テストパターン生成部１２、選択部１３ａ，１３ｂ，１３ｃ、照合部１５、ジッタ抽出部１６、ジッタ特性検出部１７、制御部１８はそれぞれ、たとえば、受信回路２内の回路として実現される。
【００１５】
ジッタ生成部１１は、ＰＬＬ回路１０を介して端子Ｐ３から入力される基準クロックを受け、所定の特性を有するジッタを生成する。ジッタの特性には、たとえば、ジッタの周波数と振幅が含まれる。
【００１６】
テストパターン生成部１２は、ジッタ生成部１１で生成されたジッタを加えたテストパターンを生成して、ジッタトレランス試験時には、そのテストパターンを、選択部１３ａを介してＣＤＲ回路１４に供給する。
【００１７】
選択部１３ａは、制御部１８の制御のもと、通常動作時には、端子Ｐ２から入力される受信データを選択してＣＤＲ回路１４に供給し、ジッタトレランス試験時には、テストパターン生成部１２で生成されたテストパターンを選択してＣＤＲ回路１４に供給する。
【００１８】
選択部１３ｂは、制御部１８の制御のもと、通常動作時には、ＣＤＲ回路１４の出力値（パラレルデータ）を内部回路３に供給し、ジッタトレランス試験時には、ＣＤＲ回路１４の出力値を照合部１５に供給する。
【００１９】
選択部１３ｃは、制御部１８の制御のもと、通常動作時には、ＣＤＲ回路１４で再生されたクロック（リカバードクロック）を内部回路３に供給し、ジッタトレランス試験時には、リカバードクロックを照合部１５及びジッタ抽出部１６に供給する。
【００２０】
ＣＤＲ回路１４は、ＰＬＬ回路１０からの基準クロックを受け、選択部１３ａから出力される受信データまたはテストパターンを取り込むとともに、受信データまたはテストパターンからリカバードクロックを抽出する。
【００２１】
照合部１５は、ＣＤＲ回路１４の出力値と期待値とを照合し、照合結果を出力する。期待値は、テストパターン生成部１２が生成するテストパターンに対応するものである。照合部１５は、期待値を生成し保持していてもよいし、照合部１５外で生成された期待値を受け取るようにしてもよい。
【００２２】
ジッタ抽出部１６は、たとえば、バンドパスフィルタであり、リカバードクロックからジッタを抽出する。
ジッタ特性検出部１７は、ジッタ抽出部１６で抽出されたジッタの特性を検出する。そして、ジッタ特性検出部１７は、ジッタ生成部１１で設定されたジッタの特性値（周波数、振幅）を期待値として、抽出されたジッタの特性を評価し、評価結果を出力する。
【００２３】
制御部１８は、受信回路２の試験を制御する。制御部１８から各部への制御信号線については図示が省略されている。
以下、半導体集積回路１のジッタトレランス試験時の動作例を簡単に説明する。
【００２４】
図示しないテスタから基準クロックが半導体集積回路１に入力されると、ＰＬＬ回路１０は、その基準クロックを所定の周波数でジッタ生成部１１に供給する。ジッタ生成部１１は、その基準クロックに対して、所定の周波数、振幅のジッタを発生させる。これにより、基準クロックの立ち上がりエッジ及び立ち下りエッジは、所定の周波数と振幅で揺れる。
【００２５】
テストパターン生成部１２は、ジッタを含む基準クロックをもとに、ジッタを加えたテストパターンを生成する。図１では、０，１，０，１，０と遷移するテストパターンが生成された例が示されている。信号が遷移する部分（エッジ）では、生成されたジッタの周波数及び振幅に応じた揺らぎが生じている。
【００２６】
ＣＤＲ回路１４は、ジッタを含むシリアルのテストパターンと、ＰＬＬ回路１０からの基準クロックを受け、テストパターンに応じたパラレルの出力値と、リカバードクロックを出力する。
【００２７】
照合部１５は、ＣＤＲ回路１４の出力値と期待値とを照合する。たとえば、期待値が“０１０１０１０”のとき、ＣＤＲ回路１４の出力値が“０１００１０１”であった場合、照合部１５は、正しくテストパターンが取り込めなかったと判定する。この場合、照合部１５は、エラーが発生した旨の信号を出力し、端子Ｐ４を介して、たとえば、図示しないテスタに通知する。出力値が期待値と等しい場合、照合部１５は、その旨の信号をテスタに通知する。
【００２８】
一方、ジッタ抽出部１６は、リカバードクロックからジッタを抽出し、ジッタ特性検出部１７は、そのジッタの特性（周波数、振幅）を検出する。そして、ジッタ特性検出部１７は、ジッタ生成部１１で設定されたジッタの特性値（周波数、振幅）を期待値として、抽出されたジッタの特性を評価し、評価結果を出力する。
【００２９】
このようなジッタトレランス試験により、どのような特性のジッタにより、ＣＤＲ回路１４でデータを正しく取り込めなくなるかが分かる。また、テスタで所定のジッタを生成して試験を行う場合は、伝送線路による損失などで試験精度が悪化するが、本実施の形態では、受信回路２内で、所定の特性を有するジッタが生成されるので、伝送線路による損失などが抑えられ、試験精度を向上できる。
【００３０】
また、所定の特性のジッタを生成するようなテスタが不要になるので、安価なテスタでジッタトレランス試験を行うことができ、試験コストを抑えられる。
また、リカバードクロックからジッタを抽出し、そのジッタの周波数及び振幅を検出できるようにしたので、データを正しく取り込めるか否かのタイムドメインの試験に加え、周波数ドメインの試験が行えるようになる。これにより、ＣＤＲ回路１４のジッタトレランス特性をより精密に評価することが可能となる。
【００３１】
以下、本実施の形態の受信回路２のジッタ生成部１１、テストパターン生成部１２、ＣＤＲ回路１４、照合部１５、ジッタ抽出部１６、ジッタ特性検出部１７の例をより詳細に説明する。
【００３２】
（ジッタ生成部）
図２は、ジッタ生成部の一例を示す図である。
ジッタ生成部１１として、ＳＳＣＧ（Spread Spectrum Clock Generator）が用いられている例が示されている。ジッタ生成部１１は、１／Ｎ分周器２０，２１、位相比較器２２、チャージポンプ２３、アナログ変調器２４、電圧加算器２５、抵抗Ｒと容量Ｃを備えたループフィルタ２６、電圧制御発振回路２７を有している。
【００３３】
このようなジッタ生成部１１では、ＰＬＬ回路１０からの基準クロックが１／Ｎ分周器２０に入力され、１／Ｎ分周器２０の出力信号と、１／Ｎ分周器２１の出力信号の位相が位相比較器２２にて比較される。位相比較器２２は比較結果（デジタル信号）をチャージポンプ２３に供給し、チャージポンプ２３は、比較結果に応じたアナログ信号を生成する。
【００３４】
アナログ変調器２４は、制御部１８から送られてくる変調コード（ジッタの周波数及び振幅の情報）に応じて、ジッタを生成する。
図３は、変調コードの一例を示す図である。
【００３５】
４ビットの各変調コードに対応したジッタ周波数、ジッタ振幅の例が示されている。たとえば、変調コードが“１０００”の場合、１０ＭＨｚ、１ＵＩ（Unit Interval）のジッタが生成される。
【００３６】
ジッタは、電圧加算器２５で、チャージポンプ２３で生成されたアナログ信号に加えられる。ジッタが加えられたアナログ信号は、ループフィルタ２６を介して電圧制御発振回路２７に送られ、電圧制御発振回路２７における発振周波数が調整される。電圧制御発振回路２７の出力信号は、テストパターン生成部１２に入力されるとともに、１／Ｎ分周器２１を介して位相比較器２２に入力される。
【００３７】
ジッタ生成部１１で生成されるジッタは、所望の試験スペックにより決定される。たとえば、トータルジッタ＝サイン波＋ランダムジッタ、という式でジッタの割り当てが決定され、それに応じて、ジッタ生成部１１の特性が決定される。
【００３８】
なお、図２では、ＳＳＣＧを用いたジッタ生成部１１の例が示されているが、他の位相（または遅延）変調回路を適用してもよい。
図４は、ジッタ生成部でジッタが加えられた基準クロックの例を示す図である。
【００３９】
基準クロックＣＫのエッジは、ジッタにより、斜線で示されている範囲で揺れる。ジッタ振幅とジッタサイクルは、前述の変調コードの値に応じて変わる。なお、ジッタサイクルは、ジッタ周波数の逆数である。
【００４０】
図５は、基準クロックの理想エッジに対する揺らぎのシミュレーション例を示す図である。横軸はジッタ振幅［ＵＩ］、縦軸はサイクル数［回］である。
ジッタ振幅が１ＵＩ、ジッタ周波数が１ＭＨｚである場合の、基準クロックＣＫに対する立ち上がりエッジの揺らぎがプロットされている。１ＭＨｚのジッタが１，０００，０００回プロットされている。
【００４１】
（テストパターン生成部）
テストパターン生成部１２としては、たとえば、ＰＲＢＳ（Pseudo-Random Bit Sequence）発生回路が用いられる。
【００４２】
図６は、ＰＲＢＳの生成多項式の例を示す図である。
テストパターン生成部１２は、図６に示されているような生成多項式を用いた乱数アルゴリズムによって、ランダムなビット列であるテストパターンを生成する。
【００４３】
なお、テストパターン生成部１２に入力される基準クロックには前述したジッタが加えられているため、図１に示したように、テストパターンの信号が遷移する部分では、設定されたジッタ特性に応じた揺らぎが生じている。
【００４４】
（ＣＤＲ回路）
図７は、ＣＤＲ回路の一例を示す図である。
ＣＤＲ回路１４は、アンプ３０、デマルチプレクサ３１、位相比較器３２、チャージポンプ３３、ループフィルタ３４、電圧制御発振回路３５、１／Ｎ分周器３６を有している。
【００４５】
図６の例では、差動信号でありシリアルデータの受信データまたはテストパターンがＣＤＲ回路１４のアンプ３０に入力されているものとしている。アンプ３０の出力信号はデマルチプレクサ３１に入力される。また、デマルチプレクサ３１には、電圧制御発振回路３５の出力信号が入力される。さらに、電圧制御発振回路３５の出力信号が１／Ｎ分周器３６で分周され、デマルチプレクサ３１に入力される。
【００４６】
デマルチプレクサ３１は、それらの入力信号をもとに、受信データまたはテストパターンをパラレルデータとして再生するとともに、リカバードクロックを出力する。たとえば、１／Ｎ分周器３６が１／１０で分周を行う場合、デマルチプレクサ３１は、１０個のパラレルデータを出力する。
【００４７】
リカバードクロックは、位相比較器３２でＰＬＬ回路１０から出力される基準クロックと比較され、比較結果（デジタル信号）はチャージポンプ３３に供給される。チャージポンプ３３は、比較結果に応じたアナログ信号を生成する。アナログ信号は、ループフィルタ３４を介して電圧制御発振回路３５に送られ、電圧制御発振回路３５における発振周波数が調整される。
【００４８】
（照合部）
照合部１５は、たとえば、前述したＰＲＢＳ発生回路を有し、図６に示したような生成多項式により、テストパターン生成部１２で生成したテストパターンに対応する期待値を生成する。そして、照合部１５は、ジッタトレランス試験時に、ＣＤＲ回路１４の出力値を、選択部１３ｂを介して入力し、期待値と照合する。
【００４９】
ここで、本実施の形態の受信回路２における照合例を説明する前に、ジッタ生成部１１がない場合の、ＣＤＲ回路１４の内部波形の一例を比較例として説明する。
図８は、ジッタ生成部がない場合のＣＤＲ回路の内部波形の１つ目の例を示す図である。
【００５０】
ＣＤＲ回路１４に入力されるシリアルデータとリカバードクロック、ＣＤＲ回路１４で取り込まれたラッチデータの例が示されている。図８のように、リカバードクロックの立ち上がりエッジがシリアルデータの各値の境界部分（データバウンダリ）に位置していない場合には、シリアルデータは、正しく取り込まれる。
【００５１】
図９は、ジッタ生成部がない場合のＣＤＲ回路の内部波形の２つ目の例を示す図である。
ＣＤＲ回路１４に入力されるシリアルデータとリカバードクロック、ＣＤＲ回路１４で取り込まれたラッチデータの例が示されている。図９のように、リカバードクロックの立ち上がりエッジがシリアルデータの各値の境界部分に位置している場合には、シリアルデータは、正しく取り込まれず、“Ｆａｉｌ”となる。このような結果となった場合、シリアルデータに加わっているジッタが不明であるため、回路の故障か、試験環境で“Ｆａｉｌ”が発生しているのか判別できない。
【００５２】
一方、本実施の形態の受信回路２では、ジッタ生成部１１を有していることで、ＣＤＲ回路１４の内部波形は以下のようになる。
図１０は、本実施の形態の受信回路におけるＣＤＲ回路の内部波形の例を示す図である。
【００５３】
ＣＤＲ回路１４に入力されるシリアルデータとリカバードクロック、ＣＤＲ回路１４で取り込まれたラッチデータの例が示されている。図１０のように、シリアルデータやリカバードクロックは、ジッタ生成部１１で生成されたジッタの周波数や振幅に応じて、エッジ部分に揺れが生じている。そのため、リカバードクロックには、ジッタの周波数や振幅に応じた複数のエッジが生じ、どのようなジッタでシリアルデータが正常に取り込めるか判定できるようになる。図１０の場合では、何れのエッジでも正常にシリアルデータが取り込めている。このような場合、ＣＤＲ回路１４の出力値と期待値とは一致するようになり、照合部１５は、シリアルデータを正常に取り込めた旨の照合結果を出力する。
【００５４】
（ジッタ抽出部）
図１１は、ジッタ抽出部の一例を示す図である。
ジッタ抽出部１６は、たとえば、２次のデジタルフィルタによるバンドパスフィルタであり、遅延回路（図中ではＺ-1と表記されている）４０，４１、乗算器４２，４３、加算器４４を有している。なお、抽出するジッタの特性に応じて、遅延回路４０，４１、乗算器４２，４３のパラメータが調整されている。図１１の例では、乗算器４２，４３のパラメータは、ａ0＝１、ａ2＝−１である。
【００５５】
ジッタ抽出部１６に入力されるリカバリクロックに対し、乗算器４２でａ0＝１が乗算され、加算器４４に入力される。また、リカバリクロックは、遅延回路４０，４１で遅延された後、乗算器４３でａ2＝−１が乗算され加算器４４に入力される。加算器４４は、乗算器４２，４３の出力信号を加算することで、ジッタをデジタル信号で出力する。
【００５６】
図１２は、ジッタ抽出部の他の例を示す図である。
ジッタ抽出部１６ａは、図１１のジッタ抽出部１６と同様、２次のデジタルフィルタによるバンドパスフィルタであるが、１次のローパスフィルタ５０と、１次のハイパスフィルタ５１を有している。
【００５７】
ローパスフィルタ５０は、遅延回路５２、乗算器５３，５４、加算器５５を有している。ハイパスフィルタ５１も同様に、遅延回路５６、乗算器５７，５８、加算器５９を有している。なお、抽出するジッタの特性に応じて、遅延回路５２，５６、乗算器５３，５４，５７，５８のパラメータが調整されている。図１２の例では、乗算器５３，５４のパラメータは、ａ0＝１、ａ1＝１であり、乗算器５７，５８のパラメータは、ａ0＝１、ａ1＝−１である。
【００５８】
ジッタ抽出部１６に入力されるリカバリクロックに対し、ローパスフィルタ５０の乗算器５３でａ0＝１が乗算され、加算器５５に入力される。また、リカバリクロックは、遅延回路５２で遅延された後、乗算器５４でａ1＝１が乗算され加算器５５に入力される。加算器５５は、乗算器４２，４３の出力信号を加算する。
【００５９】
ローパスフィルタ５０の加算器５５の加算結果に対し、ハイパスフィルタ５１の乗算器５７でａ0＝１が乗算され、加算器５９に入力される。また、ローパスフィルタ５０の加算器５５の加算結果は、遅延回路５６で遅延された後、乗算器５８でａ1＝−１が乗算され加算器５９に入力される。加算器５９は、乗算器５７，５８の出力信号を加算することで、ジッタをデジタル信号で出力する。
【００６０】
以上のようなジッタ抽出部１６，１６ａにより、リカバリクロックからジッタを抽出することができる。
なお、上記では、２次のデジタルフィルタの例を示しているが、次数は変更してもよいし、アナログフィルタを用いてもよい。ただ、デジタルフィルタの場合、ロジックスキャン試験により機能と動作速度を検証できる点でアナログフィルタを用いる場合よりも優れている。
【００６１】
（ジッタ特性検出部）
図１３は、ジッタ特性検出部の一例を示す図である。
ジッタ特性検出部１７は、ジッタ振幅カウント部６０、ジッタ周波数カウント部６１、コード生成部６２、コード比較部６３を有している。
【００６２】
ジッタ振幅カウント部６０は、ジッタ抽出部１６からデジタル信号として出力されるジッタの振幅をカウントする。
ジッタ周波数カウント部６１は、たとえば、制御部１８から供給される時間測定用のクロックを用いてジッタの周波数をカウントする。たとえば、ジッタ周波数カウント部６１は、ジッタ振幅カウント部６０でのカウント値が最大値のときから次の最大値のときまでの、時間測定用のクロックのクロック数をカウントし、ジッタの１サイクル（周期）（１／周波数）を求める。
【００６３】
コード生成部６２は、ジッタ振幅カウント部６０とジッタ周波数カウント部６１でのカウント結果をもとに、図３に示したような変調コードを生成する。
コード比較部６３は、制御部１８がジッタ生成部１１に設定した変調コードを期待値として、コード生成部６２で生成された変調コードと比較し、比較結果を出力する。また、コード比較部６３は、コード生成部６２で生成された変調コードを出力するようにしてもよい。
【００６４】
図１４は、ジッタの振幅と周波数のカウント例を説明するタイミングチャートである。
ジッタ抽出部１６から出力される８ビットのデジタル信号（ＪＡ［０］〜ＪＡ［７］）と、時間測定用のクロックｔＣＫの例が示されている。
【００６５】
ジッタ特性検出部１７において、ジッタ振幅カウント部６０は、ＪＡ［０］〜ＪＡ［７］のうち、変化した最小ビットをＬＳＢ（Least Significant Bit）とする。図１４の例では、タイミングｔ１０でＬ（Low）レベルからＨ（High）レベルに立ち上がるＪＡ［４］がＬＳＢとなる。
【００６６】
ジッタのデジタル信号は、タイミングｔ１１で“１１１”と最大となり、ジッタの振幅を示すカウント値とされる。
ジッタ特性検出部１７において、ジッタ周波数カウント部６１は、ジッタ振幅カウント部６０でのカウント値が最大値のとき（タイミングｔ１１）から次の最大値のとき（タイミングｔ１２）までの、クロックｔＣＫのクロック数をカウントする。
【００６７】
たとえば、ジッタの周波数が１ＭＨｚ（ジッタの周期が１０００ｎｓｅｃ）の場合、クロックｔＣＫの周波数が１００ＭＨｚ（１サイクルが１０ｎｓｅｃ）のとき、タイミングｔ１１とｔ１２の間でカウントされるクロック数は１００となる。なお、実際には多少の誤差があるため、たとえば、カウント値が−５〜＋５の範囲であれば、コード生成部６２では同じコードが生成されるようにしてもよい。
【００６８】
（テスタ例）
図１５は、半導体集積回路に対して試験を行うテスタの一例を示す図である。
テスタ７０は、テスト制御部７１、クロック生成部７２、テスト結果検出部７３、記憶部７４，７５を有している。なお、図１５では、半導体集積回路１がテスタ７０に接続（搭載）された状態が示されている。半導体集積回路１は、図示しない評価ボードに搭載された状態で試験が行われるようにしてもよい。
【００６９】
テスト制御部７１は、受信回路２の制御部１８に対して、たとえば、ジッタトレランス試験を行う旨の制御信号を供給する。また、テスト制御部７１は、シリアルデータを、端子Ｐ２を介して受信回路２に供給する。
【００７０】
クロック生成部７２は、テスト制御部７１の制御のもと、前述した基準クロックを生成し、端子Ｐ３を介して受信回路２に供給する。
テスト結果検出部７３は、受信回路２の照合部１５での照合結果や、ジッタ特性検出部１７での検出結果など、受信回路２での試験の結果を検出する。
【００７１】
記憶部７４，７５は、テスト制御部７１やテスト結果検出部７３で実行されるテストプログラム７４ａ，７５ａや、テストログ７５ｂを記憶する。なお、図１５の例では、テストプログラム７４ａ，７５ａをテスト制御部７１とテスト結果検出部７３が両方読み込むようにしているが、テスト制御部７１が、テストプログラム７４ａに応じて、テスト結果検出部７３を制御するようにしてもよい。また、図１５の例では、記憶部７４，７５を２つ設けているが、１つであっても３つ以上であってもよい。
【００７２】
（ジッタトレランス試験）
以下、上記のようなテスタ７０を用いたジッタトレランス試験の流れを説明する。
図１６は、ジッタトレランス試験の一例の流れを示すフローチャートである。
【００７３】
まず、テスタ７０のテスト制御部７１は、記憶部７４からテストプログラム７４ａを読み込む（ステップＳ１）。
クロック生成部７２は、テスト制御部７１の制御のもと基準クロックを生成し、受信回路２のＰＬＬ回路１０に供給する（ステップＳ２）。
【００７４】
さらに、テスト制御部７１は、ジッタトレランス試験の制御信号を受信回路２の制御部１８に供給する（ステップＳ３）。
ジッタトレランス試験の制御信号を受けて、受信回路２の制御部１８は、ＰＬＬ回路１０、ＣＤＲ回路１４を、スタンバイ状態から通常動作状態に設定する（ステップＳ４）。
【００７５】
さらに、制御部１８は、選択部１３ａ，１３ｂ，１３ｃに選択信号を送り、ジッタトレランス試験用のパスを設定する（ステップＳ５）。これにより、テスト制御部７１からＣＤＲ回路１４へシリアルデータを送るパスと、ＣＤＲ回路１４からリンクレイヤーである内部回路３へパラレルデータとリカバリクロックを送るパスが遮断される。
【００７６】
次に、制御部１８は、ジッタトレランス試験の条件を決定する（ステップＳ６）。たとえば、制御部１８は、発生させるジッタの周波数や振幅の試験範囲を決定する。ジッタトレランス試験の条件は、ユーザからテスタ７０に入力され、受信回路２の制御部１８に通知されるようにしてもよい。また、ジッタトレランス試験の条件は、予めテスタ７０内の記憶部７４などに記憶されていてもよい。
【００７７】
その後、制御部１８は、テストパターン生成部１２と照合部１５を試験モードに設定する（ステップＳ７）。たとえば、テストパターン生成部１２と照合部１５にて、ＰＲＢＳ発生回路を用いてテストパターンまたは期待値が生成される場合、使用される生成多項式（図６参照）が決定される。
【００７８】
さらに、制御部１８の制御のもと、ジッタ生成部１１は、生成するジッタの特性（周波数と振幅）を設定する（ステップＳ８）。制御部１８は、ステップＳ６の処理で決定された内容をもとに、図３に示したような変調コードをジッタ生成部１１に送る。
【００７９】
制御部１８によりジッタ生成部１１、ジッタ抽出部１６、ジッタ特性検出部１７に初期値の設定が行われた後、ジッタ生成部１１は、指定された特性のジッタを生成し、ＰＬＬ回路１０を介して送られてくる基準クロックに加える（ステップＳ９）。
【００８０】
テストパターン生成部１２は、ジッタが加えられた基準クロックをもとに、たとえば、ステップＳ７の処理で決定された生成多項式でテストパターンを生成する（ステップＳ１０）。
【００８１】
照合部１５は、たとえば、ステップＳ７の処理で決定された生成多項式で期待値を生成し、ＣＤＲ回路１４の出力値と照合し照合結果をテスタ７０に出力する（ステップＳ１１）。たとえば、ステップＳ１１の処理では、ＣＤＲ回路１４の出力値が期待値と一致していれば“Ｐａｓｓ”信号がテスタ７０に出力され、一致していなければ“Ｆａｉｌ”信号がテスタ７０に出力される。
【００８２】
また、ジッタ抽出部１６は、ＣＤＲ回路１４から出力されるリカバードクロックからジッタを抽出する（ステップＳ１２）。ジッタの抽出の際には、たとえば、図１１、図１２に示したようなバンドパスフィルタが用いられる。
【００８３】
そして、ジッタ特性検出部１７は、抽出されたジッタの特性を解析し、解析結果をテスタ７０に出力する（ステップＳ１３）。たとえば、ステップＳ１３の処理では、検出されたジッタの周波数と振幅に対応した変調コードが生成され、期待値と比較され、一致していれば“Ｐａｓｓ”信号がテスタ７０に出力され、一致していなければ“Ｆａｉｌ”信号がテスタ７０に出力される。なお、ステップＳ１１やステップＳ１３の処理でテスタ７０に出力された照合結果や解析結果は、テスト結果検出部７３で検出され、たとえば、テストログ７５ｂとして、記憶部７５に記憶される。
【００８４】
その後、ジッタ特性検出部１７は、設定されたジッタ特性での測定が終了した旨のエンド信号を制御部１８に対して出力する（ステップＳ１４）。
制御部１８は、ステップＳ６で決定されたジッタの周波数や振幅の全試験範囲についての測定が終わったか否かを判定する（ステップＳ１５）。全試験範囲についての測定が終わっていない場合に、次のジッタの特性の値（たとえば、前述した変調コード）を用いて、ステップＳ８からの処理が繰り返される。
【００８５】
全試験範囲についての測定が終了した場合には、テスト結果検出部７３は、ジッタトレランス測定結果を出力する（ステップＳ１６）。
なお、図１６において、各ステップは上記の順番に限定されず、適宜入れ替えるようにしてもよい。たとえば、照合部１５においてＣＤＲ回路１４の出力値と期待値とを照合するステップＳ１１の処理の前に、ステップＳ１２，Ｓ１３の処理を行ってもよい。
【００８６】
図１７は、ジッタトレランス測定結果の一例を示す図である。横軸はジッタ周波数［Ｈｚ］であり、縦軸はジッタ振幅［ＵＩ］である。
図１７において、ＵＳＢ（Universal Serial Bus）３．０におけるＣＤＲ回路１４を用いた受信回路２のジッタトレランスマスク（ジッタ特性の保証範囲）が、波形ｗ１で示されている。各周波数で、波形ｗ１よりもジッタ振幅が大きい領域で、ＣＤＲ回路１４で正しくデータが取り込まれることが求められる。
【００８７】
波形ｗ２は、本実施の形態の半導体集積回路１及び受信回路２で行ったジッタトレランス試験にて、各周波数で正しくデータが取り込まれた（“Ｐａｓｓ”した）ときのジッタ特性の例を示している。
【００８８】
また、波形ｗ３は、本実施の形態の半導体集積回路１及び受信回路２で行ったジッタトレランス試験にて、何れかの周波数で正しくデータが取り込まれなかった（“Ｆａｉｌ”した）ときのジッタ特性の例を示している。
【００８９】
このような波形ｗ２，ｗ３が得られることで、ＣＤＲ回路１４がもつ特性の極（ピーク）を確認することができ、ＣＤＲ回路１４の特性そのものを検出することができる。また、波形ｗ２から、各周波数において、波形ｗ１で示されているジッタトレランスマスクに対するマージンｍｇを検出することもできる。
【００９０】
なお、仮に波形ｗ３のようなジッタ特性で各周波数において“Ｐａｓｓ”している場合、ジッタ周波数が１０Ｈｚでは、波形ｗ１よりも下の領域で“Ｐａｓｓ”していることになる。このような場合は、保証範囲には入らないことも、本実施の形態のジッタトレランス試験により検出することができる。
【００９１】
（本実施の形態の半導体集積回路及び受信回路の適用例）
図１８は、サーバ装置とその周辺機器の例を示す図である。
サーバ装置８０は、ＣＰＵ（Central Processing Unit）８１，８２，８３，８４、メモリ８５、チップセット（複数の半導体集積回路（チップ）を含む回路部）８６、バス８７，８８，８９を有している。
【００９２】
各ＣＰＵ８１〜８４間を接続するバス８７は、たとえば、ＰＣＩ（Peripheral Component Interconnect）Ｅｘｐｒｅｓｓ  Ｇｅｎ３規格のものである。ＣＰＵ８１〜８４とメモリ８５を接続するバス８８は、たとえば、ＤＤＲ３（Double-Data-Rate3）に対応したものであり、ＣＰＵ８１〜８４とチップセット８６を接続するバス８９は、たとえば、ＤＭＩ（Desktop Management Interface）に準拠したものである。
【００９３】
上記のような規格に対応するように、ＣＰＵ８１〜８４は、それぞれ複数のＩ／Ｆ回路８１ａ，８２ａ，８３ａ，８４ａを有しており、メモリ８５、チップセット８６もＩ／Ｆ回路８５ａ，８６ａを有している。
【００９４】
また、チップセット８６は、サーバ装置８０外の周辺機器との接続のため、複数の規格に対応した複数のＩ／Ｆ回路８６ｂを有している。
Ｉ／Ｆの規格として、前述したＰＣＩ  Ｅｘｐｒｅｓｓ  Ｇｅｎ３のほか、ＵＳＢ  ３．０、シリアルＡＴＡ（Advanced Technology Attachment）、ＳＭ（System Management）  Ｂｕｓ、ＳＰＩ（Serial Peripheral Interface）  Ｆｌａｓｈがある。他には、Ｓｕｐｅｒ  Ｉ／Ｏ（Input / Output）、ＳＡＳ（Serial Attached SCSI（Small Computer System Interface））、ＬＡＮ  （Local Area Network）１０ＧＢａｓｅ、Ｅｘｐｒｅｓｓ  Ｃａｒｄ、ＷＬＡＮ（Wireless LAN）などがある。
【００９５】
図１８の例では、ＬＡＮ  １０ＧＢａｓｅに対応したＩ／Ｆ回路８６ｂに、ギガビットイーサネット（登録商標）スイッチ９０が接続された例が示されている。ギガビットイーサネットスイッチ９０には、Ｌ（Layer）３スイッチ９１が接続されており、Ｌ３スイッチ９１にはＬ２スイッチ９２が接続されている。さらにＬ２スイッチ９２にはＰＣ（Personal Computer）などのクライアント装置９３が接続されている。なお、Ｌ３スイッチ９１は、無線ＬＡＮのアクセスポイントに接続されていてもよい。
【００９６】
各周辺機器とも、Ｉ／Ｆ回路９０ａ，９０ｂ，９１ａ，９１ｂ，９２ａ，９２ｂ，９３ａを有している。
図１に示したような半導体集積回路１及び受信回路２は、たとえば、上記のような各Ｉ／Ｆ回路に適用可能である。
【００９７】
以上、実施の形態に基づき、本発明の受信回路、半導体集積回路及び試験方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【００９８】
１  半導体集積回路
２  受信回路
３  内部回路
１０  ＰＬＬ回路
１１  ジッタ生成部
１２  テストパターン生成部
１３ａ，１３ｂ，１３ｃ  選択部
１４  ＣＤＲ回路
１５  照合部
１６  ジッタ抽出部
１７  ジッタ特性検出部
１８  制御部
Ｐ１〜Ｐ５  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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