(57)【要約】【課題】リーク電流の低減および動作速度の向上の双方を実現しつつ、良好な製造容易性を維持する。【解決手段】トランジスタＴＲ１は、ゲート電極ＧＥ１上に設けられたゲートシリサイド層ＧＳ１と、ソース・ドレイン領域ＳＤ１上に設けられたソース・ドレインシリサイド層ＤＳ１と、を含む。また、トランジスタＴＲ２は、ゲート電極ＧＥ２上に設けられたゲートシリサイド層ＧＳ２を含む。ゲートシリサイド層ＧＳ１とゲートシリサイド層ＧＳ２は、層厚が互いに等しい。ソース・ドレイン領域ＳＤ２には、シリサイド層が設けられていない。【選択図】図１
2014078631.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタと、
第２トランジスタと、
を備え、
前記第１トランジスタは、
第１ゲート電極と、
前記第１ゲート電極の両側に設けられた第１ソース・ドレイン領域と、
前記第１ゲート電極上に設けられた第１ゲートシリサイド層と、
前記第１ソース・ドレイン領域上に設けられた第１ソース・ドレインシリサイド層と、
を含み、
前記第２トランジスタは、
第２ゲート電極と、
前記第２ゲート電極の両側に設けられた第２ソース・ドレイン領域と、
前記第２ゲート電極上に設けられた第２ゲートシリサイド層と、
を含み、
前記第１ゲートシリサイド層と前記第２ゲートシリサイド層は、層厚が互いに等しく、
前記第２ソース・ドレイン領域には、シリサイド層が設けられていない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１トランジスタは、ロジック回路を構成し、
前記第２トランジスタは、ＤＲＡＭのメモリセルを構成する半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１トランジスタは、ＤＲＡＭの周辺回路を構成し、
前記第２トランジスタは、ＤＲＡＭのメモリセルを構成する半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１ゲートシリサイド層、前記第２ゲートシリサイド層および前記第１ソース・ドレインシリサイド層は、互いに同一の金属材料から成る半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１ゲートシリサイド層、前記第２ゲートシリサイド層および前記第１ソース・ドレインシリサイド層は、Ｎｉを含む半導体装置。
【請求項６】
第１トランジスタと、
第２トランジスタと、
前記第１トランジスタと接続する第１コンタクトプラグと、
前記第２トランジスタと接続する第２コンタクトプラグと、
を備え、
前記第１トランジスタは、
第１ゲート電極と、
前記第１ゲート電極の両側に設けられた第１ソース・ドレイン領域と、
前記第１ゲート電極上に設けられた第１ゲートシリサイド層と、
前記第１ソース・ドレイン領域上に設けられた第１ソース・ドレインシリサイド層と、
を含み、
前記第２トランジスタは、
第２ゲート電極と、
前記第２ゲート電極の両側に設けられた第２ソース・ドレイン領域と、
前記第２ゲート電極上に設けられた第２ゲートシリサイド層と、
前記第２ソース・ドレイン領域上に設けられた第２ソース・ドレインシリサイド層と、
を含み、
前記第１ゲートシリサイド層と前記第２ゲートシリサイド層は、層厚が互いに等しく、
前記第２ソース・ドレインシリサイド層は、前記第１ソース・ドレインシリサイド層よりも層厚が薄く、
前記第２ソース・ドレインシリサイド層は、前記第２ソース・ドレイン領域のうち前記第２コンタクトプラグと接する部分を含む第１領域に設けられ、前記第１領域を囲む第２領域には設けられていない半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１トランジスタは、ロジック回路を構成し、
前記第２トランジスタは、ＤＲＡＭのメモリセルを構成する半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第１トランジスタは、ＤＲＡＭの周辺回路を構成し、
前記第２トランジスタは、ＤＲＡＭのメモリセルを構成する半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記第１ソース・ドレインシリサイド層は、前記第１ソース・ドレイン領域のうち前記第１コンタクトプラグと接する部分を含む第３領域、および前記第３領域を囲む第４領域に設けられる半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第３領域は、前記第４領域を構成する金属材料と異なる金属材料を含む半導体装置。
【請求項１１】
請求項６に記載の半導体装置において、
前記第１ゲートシリサイド層、前記第２ゲートシリサイド層、および前記第１ソース・ドレインシリサイド層は、Ｎｉを含む半導体装置。
【請求項１２】
請求項６に記載の半導体装置において、
前記第１ゲートシリサイド層、前記第２ゲートシリサイド層、前記第１ソース・ドレインシリサイド層および前記第２ソース・ドレインシリサイド層は、Ｐｔを含み、
前記第１ソース・ドレインシリサイド層と前記第２ソース・ドレインシリサイド層における、Ｐｔの含有率が互いに異なる半導体装置。
【請求項１３】
請求項６に記載の半導体装置において、
前記第１ゲートシリサイド層、前記第２ゲートシリサイド層および前記第１ソース・ドレインシリサイド層は、互いに同一の金属材料により構成されており、かつ前記第２ソース・ドレインシリサイド層と異なる金属材料により構成されている半導体装置。
【請求項１４】
半導体基板上に、第１ゲート電極および第２ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板の全面上に絶縁膜を形成する工程と、
前記第２ゲート電極の両側に第２ソース・ドレイン領域を形成する工程と、
前記絶縁膜を選択的に除去し、前記第１ゲート電極の上面、前記第２ゲート電極の上面、および前記半導体基板のうち前記第１ゲート電極の両側に位置する部分を露出させる工程と、
前記第１ゲート電極の両側であって、かつ前記半導体基板のうちの前記絶縁膜から露出した部分に第１ソース・ドレイン領域を形成する工程と、
前記第１ソース・ドレイン領域上に第１ソース・ドレインシリサイド層を形成し、前記第１ゲート電極上に第１ゲートシリサイド層を形成し、かつ前記第２ゲート電極上に第２ゲートシリサイド層を形成する工程と、
を備える半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第１ソース・ドレインシリサイド層、前記第１ゲートシリサイド層および前記第２ゲートシリサイド層を形成する前記工程の後において、
前記第１ソース・ドレイン領域上に第１コンタクトホールを、前記第２ソース・ドレイン領域上に第２コンタクトホールを、それぞれ形成する工程と、
前記第２ソース・ドレイン領域のうち前記第２コンタクトホール底部に露出した部分に第２ソース・ドレインシリサイド層を形成する工程と、
を備える半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法において、
前記第１ソース・ドレインシリサイド層、前記第１ゲートシリサイド層および前記第２ゲートシリサイド層を形成する前記工程の後において、
前記第２ソース・ドレイン領域上に第２コンタクトホールを形成する工程と、
前記第２ソース・ドレイン領域のうち前記第２コンタクトホール底部に露出した部分に第２ソース・ドレインシリサイド層を形成する工程と、
前記第１ソース・ドレイン領域上に第１コンタクトホールを形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、シリサイド層を有するロジックとメモリを同一基板上に形成した混載半導体装置およびその製造方法に適用可能な技術であり、例えばセルリーク電流の増加が懸念されるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）混載半導体装置に関する。
【背景技術】
【０００２】
半導体装置の動作速度を向上させるため、例えばゲート電極上やソース・ドレイン領域上にシリサイド層を形成する場合がある。シリサイド層を設けることより、ゲート電極やソース・ドレイン領域におけるコンタクト抵抗が低減され、半導体装置の動作速度が向上される。シリサイド膜を構成する金属材料としては、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等が用いられる。中でも、プラチナ（Ｐｔ）が添加されたニッケルシリサイドは、微細なゲート及びソース・ドレイン領域の抵抗が安定する等の利点から注目されている。一方、ＤＲＡＭセル領域において、容量コンタクトが接続されるセルトランジスタのソース・ドレイン領域をシリサイド化した場合は、微細化及び浅接合化の進展と共に、接合リーク電流が増加する懸念が高まっている。シリサイド層を有する半導体装置に関する技術として、例えば特許文献１〜４に記載のものが挙げられる。
【０００３】
特許文献１に記載の技術は、シリサイド形成領域における第１のサイドウォールを、非シリサイド形成領域における第３のサイドウォールをエッチングする際のエッチング材に対して耐性を持たせるというものである。特許文献２に記載の技術は、第１領域と第２領域のそれぞれに形成されたトランジスタのゲート電極に高融点金属を含むシリサイド層を形成し、かつ第１領域と第２領域でシリサイド層の膜厚を異ならせるというものである。特許文献３に記載の技術は、メモリセル部分を非シリサイド領域とし、メモリセル以外の周辺回路領域または論理回路領域をシリサイド領域とするというものである。特許文献４に記載の技術は、ロジックとＤＲＡＭのゲート電極とソース・ドレイン領域をシリサイド化することで素子の高速化と低コスト化を両立するというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３４９８号公報
【特許文献２】特開２０００−３３２２２０号公報
【特許文献３】特開平１１−９７６４９号公報
【特許文献４】特開平２００１−１２７２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置においては、動作速度を向上させる観点から、特許文献１〜４に記載されるようにシリサイド層を設ける場合がある。しかし、シリサイド層を設けることより、リーク電流が増大してしまうことがあった。このため、リーク電流の増大を抑えつつ、動作速度を向上させることが可能なように、シリサイド層の構成を検討する必要がある。
しかしながら、これらを実現するようシリサイド層の構成を変更する場合、半導体装置の製造工程が煩雑となるおそれがあった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、第１トランジスタの第１ゲート電極上に設けられた第１ゲートシリサイド層と、第２トランジスタの第２ゲート電極上に設けられた第２ゲートシリサイド層は、層厚が互いに等しい。また、第２トランジスタの第２ソース・ドレイン領域上には、第１トランジスタの第１ソース・ドレイン領域上に設けられた第１ソース・ドレインシリサイド層よりも層厚が薄い第２ソース・ドレインシリサイド層がコンタクトプラグ下に位置する領域にのみ設けられているか、またはシリサイド層が設けられていない。
【発明の効果】
【０００７】
前記一実施の形態によれば、リーク電流の低減および動作速度の向上の双方を実現しつつ、良好な製造容易性を維持することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置を示す平面図である。
【図３】図１に示す半導体装置のＤＲＡＭ部を示す平面拡大図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【図７】図１に示す半導体装置の製造方法を示す断面図である。
【図８】図１に示す半導体装置の製造方法を示す断面図である。
【図９】図１に示す半導体装置の製造方法を示す断面図である。
【図１０】図１に示す半導体装置の製造方法を示す断面図である。
【図１１】図１に示す半導体装置の製造方法を示す断面図である。
【図１２】図１に示す半導体装置の製造方法を示す断面図である。
【図１３】図１に示す半導体装置の製造方法を示す断面図である。
【図１４】図１に示す半導体装置の製造方法を示す断面図である。
【図１５】図１に示す半導体装置の製造方法を示す断面図である。
【図１６】第２の実施形態に係る半導体装置を示す断面図である。
【図１７】ＤＲＡＭ部におけるシリサイド層の構成を示す断面拡大図である。
【図１８】図１６に示す半導体装置の製造方法を示す断面図である。
【図１９】第２の実施形態に係る半導体装置の製造方法の変形例を示す断面図である。
【図２０】第２の実施形態に係る半導体装置の製造方法の変形例を示す断面図である。
【図２１】ＤＲＡＭ部におけるソース・ドレイン領域の構成を示す断面拡大図である。
【図２２】比較例に係るＤＲＡＭ部におけるシリサイド層の構成を示す断面拡大図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＭ１を示す断面図である。図１は半導体装置ＳＭ１を示す模式図であり、半導体装置ＳＭ１の構成は図１に示すものに限られない。
図１に示すように、半導体装置ＳＭ１は、トランジスタＴＲ１と、トランジスタＴＲ２と、トランジスタＴＲ１と接続するコンタクトプラグＣＯ１と、トランジスタＴＲ２と接続するコンタクトプラグＣＯ２と、を備えている。
【００１１】
トランジスタＴＲ１は、ゲート電極ＧＥ１と、ソース・ドレイン領域ＳＤ１と、ゲートシリサイド層ＧＳ１と、ソース・ドレインシリサイド層ＤＳ１と、を含む。ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１の両側に設けられている。ゲートシリサイド層ＧＳ１は、ゲート電極ＧＥ１上に設けられている。ソース・ドレインシリサイド層ＤＳ１は、ソース・ドレイン領域ＳＤ１上に設けられている。トランジスタＴＲ２は、ゲート電極ＧＥ２と、ソース・ドレイン領域ＳＤ２と、ゲートシリサイド層ＧＳ２と、を含んでいる。ソース・ドレイン領域ＳＤ２は、ゲート電極ＧＥ２の両側に設けられている。ゲートシリサイド層ＧＳ１は、ゲート電極ＧＥ２上に設けられている。ゲートシリサイド層ＧＳ１とゲートシリサイド層ＧＳ２は、層厚が互いに等しい。ソース・ドレイン領域ＳＤ２には、シリサイド層が設けられていない。
以下、本実施形態に係る半導体装置ＳＭ１について詳細に説明する。
【００１２】
図２は、図１に示す半導体装置ＳＭ１を示す平面図である。なお、図２は半導体装置ＳＭ１を示す模式図であり、半導体装置ＳＭ１の構成は図２に示すものに限られない。
図２に示すように、半導体装置ＳＭ１は、ＤＲＡＭ部ＤＰ１と、ロジック部ＬＰ１と、Ｉ／Ｏ部ＩＰ１と、ＤＲＡＭ周辺回路部ＰＰ１と、を含む混載ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。混載ＤＲＡＭである半導体装置ＳＭ１は、これらの各回路に加えてＳＲＡＭ部をさらに備えていてもよい。なお、これらの各回路の位置関係は、図２に示すものに限られず、適宜変更することができる。
【００１３】
また、半導体装置ＳＭ１は、汎用ＤＲＡＭであってもよい。汎用ＤＲＡＭである半導体装置ＳＭ１は、ＤＲＡＭ部ＤＰ１およびＤＲＡＭ周辺回路部ＰＰ１を含み、ロジック部ＬＰ１、Ｉ／Ｏ部ＩＰ１、およびＳＲＡＭ部を含まない。
ＤＲＡＭ部ＤＰ１は、複数のメモリセルＭＣ１を有している。ＤＲＡＭ周辺回路部ＰＰ１は、これらのメモリセルＭＣ１の読み出しや書き込み等を制御する回路を含む。ＤＲＡＭ周辺回路部ＰＰ１は、例えばデコーダ、センスアンプを含んでいる。
【００１４】
図３は、図２に示す半導体装置ＳＭ１のＤＲＡＭ部ＤＰ１を示す平面拡大図である。なお、図３はＤＲＡＭ部ＤＰ１を示す模式図であり、各構成の大小関係や位置関係等は図３に示すものに限られない。
図３に示すように、ＤＲＡＭ部ＤＰ１には、複数のソース・ドレイン領域ＳＤ２、複数のゲート配線ＧＬ１、および複数のビット線ＢＬ１が設けられている。ゲート配線ＧＬ１とビット配線ＢＬ１は、互いに直交するように設けられる。また、ＤＲＡＭ部ＤＰ１には、容量素子ＣＥ１とソース・ドレイン領域ＳＤ２を接続する複数の容量コンタクトＣＣ１と、ビット線ＢＬ１とソース・ドレイン領域ＳＤ２を接続する複数のビットコンタクトＢＣ１を含む。
本実施形態では、複数のソース・ドレイン領域ＳＤ２および複数のゲート配線ＧＬ１により、複数のトランジスタＴＲ２が構成される。すなわち、ゲート配線ＧＬ１は、ゲート電極ＧＥ２である。ＤＲＡＭ部ＤＰ１において、複数のトランジスタＴＲ２は、例えばアレイ状に配列される。
【００１５】
トランジスタＴＲ１は、例えばロジック部ＬＰ１、Ｉ／Ｏ部ＩＰ１、ＤＲＡＭ周辺回路部ＰＰ１またはＳＲＡＭ部を構成する。
図１に示すように、トランジスタＴＲ１は、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ１と、ソース・ドレイン領域ＳＤ１と、エクステンション領域ＥＸ１と、オフセットスペーサＯＳ１と、サイドウォールＳＷ１と、サイドウォールＳＷ３と、を備えている。
半導体装置ＳＭ１は、たとえばＮ型のトランジスタＴＲ１と、Ｐ型のトランジスタＴＲ１を備えている。Ｎ型のトランジスタＴＲ１は、Ｐ型のウェルＷＬ１上に設けられている。また、Ｐ型のトランジスタＴＲ１は、Ｎ型のウェルＷＬ２上に設けられている。
【００１６】
ゲート絶縁膜ＧＩ１は、半導体基板ＳＢ１上に設けられている。半導体基板ＳＢ１は、例えばシリコン基板である。また、ゲート絶縁膜ＧＩ１は、例えばシリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）、またはハフニウムシリケート膜（ＨｆＳｉＯ）や窒素を添加したＨｆＳｉＯ膜等の高誘電率膜により構成される。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に設けられている。ゲート電極ＧＥ１は、例えば多結晶Ｓｉ膜により構成される。トランジスタＴＲ１の特性に応じて、ゲート電極ＧＥ１の一部に窒化チタン（ＴｉＮ）などの金属を用いて、メタルゲートとしても良い。なお、ゲート電極ＧＥ１には、トランジスタＴＲ１の特性に応じた濃度の不純物が導入されていてもよい。
【００１７】
オフセットスペーサＯＳ１は、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上に設けられている。サイドウォールＳＷ３は、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上に、オフセットスペーサＯＳ１およびサイドウォールＳＷ１を介して設けられている。サイドウォールＳＷ１は、オフセットスペーサＯＳ１とサイドウォールＳＷ３の間、および半導体基板ＳＢ１とサイドウォールＳＷ３との間に設けられている。このため、サイドウォールＳＷ１は、Ｌ字状の形状を有することとなる。また、サイドウォールＳＷ１は、サイドウォールＳＷ１上に設けられ、かつサイドウォールＳＷ１とは異なる絶縁材料からなる膜をエッチングする際のエッチングストッパ膜として機能する。
【００１８】
サイドウォールＳＷ１およびサイドウォールＳＷ３は、例えばシリコン酸化膜、またはシリコン窒化膜により構成される。
例えばサイドウォールＳＷ１がシリコン窒化膜である場合、サイドウォールＳＷ３をシリコン酸化膜とする。また、例えばサイドウォールＳＷ１がシリコン酸化膜である場合、サイドウォールＳＷ３をシリコン窒化膜とする。このように、サイドウォールＳＷ３は、例えばサイドウォールＳＷ１に対してエッチング選択比が取れる材料により構成されていることが好ましい。
【００１９】
ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１の両側に位置するよう半導体基板ＳＢ１に設けられている。エクステンション領域ＥＸ１は、平面視でソース・ドレイン領域ＳＤ１とゲート電極ＧＥ１の間に位置するよう半導体基板ＳＢ１に設けられている。エクステンション領域ＥＸ１は、例えばオフセットスペーサＯＳ１をマスクとした不純物注入により形成される。
【００２０】
ゲート電極ＧＥ１上には、ゲートシリサイド層ＧＳ１が設けられている。ゲートシリサイド層ＧＳ１は、例えばＮｉシリサイドとすることができる。なお、ゲートシリサイド層ＧＳ１は、例えばＰｔシリサイド、Ｃｏシリサイド、またはＴｉシリサイドとしてもよい。
また、ゲートシリサイド層ＧＳ１は、例えばＰｔを含有したＮｉシリサイド（（Ｎｉ（１−ｘ）Ｐｔｘ）Ｓｉ）（０＜ｘ＜１）とすることができる。本実施形態において、ゲートシリサイド層ＧＳ１は、例えばＮｉが主成分のＰｔ含有Ｎｉシリサイド（（Ｎｉ（１−ｘ）Ｐｔｘ）Ｓｉ）（０．０１＜ｘ＜０．２）であることが好ましい。これにより、ゲート電極抵抗の低減を図りつつ、ゲート電極ＧＥ１におけるコンタクト抵抗を低減できる。
ゲートシリサイド層ＧＳ１の層厚は、例えば１０ｎｍ以上４０ｎｍ以下である。
【００２１】
ソース・ドレイン領域ＳＤ１上には、ソース・ドレインシリサイド層ＤＳ１が設けられている。ソース・ドレインシリサイド層ＤＳ１は、例えばＮｉシリサイドとすることができる。なお、ソース・ドレインシリサイド層ＤＳ１は、例えばＰｔシリサイド、Ｃｏシリサイド、またはＴｉシリサイドとしてもよい。また、ソース・ドレインシリサイド層ＤＳ１は、例えばＰｔを含有したＮｉシリサイド（（Ｎｉ（１−ｘ）Ｐｔｘ）Ｓｉ）（０＜ｘ＜１）とすることができる。本実施形態において、ソース・ドレインシリサイド層ＤＳ１は、例えばＮｉが主成分のＰｔ含有Ｎｉシリサイド（（Ｎｉ（１−ｘ）Ｐｔｘ）Ｓｉ）（０．０１＜ｘ＜０．２）であることが好ましい。これにより、リーク電流の低減を図りつつ、ソース・ドレイン領域ＳＤ１におけるコンタクト抵抗を低減できる。
ソース・ドレインシリサイド層ＤＳ１の層厚は、例えば１０ｎｍ以上３０ｎｍ以下である。
【００２２】
本実施形態において、ソース・ドレインシリサイド層ＤＳ１は、例えばゲートシリサイド層ＧＳ１と同時に形成される。すなわち、ソース・ドレインシリサイド層ＤＳ１は、ゲートシリサイド層ＧＳ１と同様の材料により構成されることとなる。この場合、トランジスタＴＲ１におけるシリサイド層を一工程で形成でき、製造容易性の良好な半導体装置ＳＭ１が実現できる。
【００２３】
本実施形態において、ソース・ドレインシリサイド層ＤＳ１は、ソース・ドレイン領域ＳＤ１のうちコンタクトプラグＣＯ１と接する部分を含む領域ＡＲ１、および領域ＡＲ１を囲む領域ＡＲ３に設けられている。領域ＡＲ１は、コンタクトプラグＣＯ１と接する部分、および当該部分から等方的に広がった周辺部分を指す。本実施形態では、サイドウォールＳＷ３およびサイドウォールＳＷ１をマスクとしてシリサイド層ＤＳ１を形成するため、コンタクトプラグＣＯ１下に位置する領域ＡＲ１以外の領域にも、ソース・ドレインシリサイド層ＤＳ１が設けられることとなる。本実施形態においてはソース・ドレインシリサイド層ＤＳ１を形成した後、ソース・ドレインシリサイド層ＤＳ１と接続するコンタクトホールＣＨ１（図１３参照）を形成している。このため、上述した構成を有することとなる。
なお、本実施形態において、領域ＡＲ１と領域ＡＲ３は、例えばいずれもソース・ドレイン領域ＳＤ２のうちのサイドウォールＳＷ３により覆われていない部分である。
【００２４】
トランジスタＴＲ２は、例えばＤＲＡＭ部ＤＰ１のメモリセルＭＣ１を構成する。また、半導体装置ＳＭ１がＳＲＡＭ部を含む混載ＤＲＡＭである場合、トランジスタＴＲ２はＳＲＡＭ部を構成していてもよい。
図１に示すように、トランジスタＴＲ２は、ゲート電極ＧＥ２と、ゲート絶縁膜ＧＩ２と、ソース・ドレイン領域ＳＤ２と、エクステンション領域ＥＸ２と、オフセットスペーサＯＳ２と、サイドウォールＳＷ２と、サイドウォールＳＷ４と、を備えている。
なお、トランジスタＴＲ２は、ウェルＷＬ３上に設けられている。トランジスタＴＲ２がＮ型トランジスタである場合、ウェルＷＬ３はＰ型となる。
【００２５】
ゲート絶縁膜ＧＩ２は、半導体基板ＳＢ１上に設けられている。また、ゲート絶縁膜ＧＩ２は、例えばシリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）、またはハフニウムシリケート膜（ＨｆＳｉＯＮ）や窒素を添加したＨｆＳｉＯ膜等の高誘電率膜により構成される。トランジスタＴＲ２の特性に応じて、ゲート絶縁膜ＧＩ２の膜厚をゲート絶縁膜ＧＩ１の膜厚と異ならせても良い。
ゲート電極ＧＥ２は、ゲート絶縁膜ＧＩ２上に設けられている。ゲート電極ＧＥ２は、例えば多結晶Ｓｉ膜により構成される。トランジスタＴＲ２の特性に応じて、ゲート電極ＧＥ１の一部に窒化チタン（ＴｉＮ）などの金属を用いて、メタルゲートとしても良い。なお、ゲート電極ＧＥ２には、トランジスタＴＲ２の特性に応じた濃度の不純物が導入されていてもよい。
なお、ゲート電極ＧＥ２は、例えばゲート電極ＧＥ１と同時に形成される。また、ゲート絶縁膜ＧＩ１は、例えばゲート絶縁膜ＧＩ２と同時に形成される。
【００２６】
オフセットスペーサＯＳ２は、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２の側面上に設けられている。サイドウォールＳＷ４は、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２の側面上に、オフセットスペーサＯＳ２およびサイドウォールＳＷ２を介して設けられている。
【００２７】
サイドウォールＳＷ２は、オフセットスペーサＯＳ２とサイドウォールＳＷ４の間、および半導体基板ＳＢ１とサイドウォールＳＷ４との間に設けられている。このため、サイドウォールＳＷ２は、Ｌ字状の形状を有することとなる。また、サイドウォールＳＷ２は、サイドウォールＳＷ２上に設けられ、かつサイドウォールＳＷ２とは異なる絶縁材料からなる膜をエッチングする際のエッチングストッパ膜として機能する。
なお、オフセットスペーサＯＳ２は、例えばオフセットスペーサＯＳ１と同時に形成される。また、サイドウォールＳＷ２は、例えばサイドウォールＳＷ１と同時に形成される。
【００２８】
サイドウォールＳＷ２およびサイドウォールＳＷ４は、例えばシリコン酸化膜、またはシリコン窒化膜により構成される。
例えばサイドウォールＳＷ２をシリコン窒化膜とした場合、サイドウォールＳＷ４をシリコン酸化膜とする。また、例えばサイドウォールＳＷ２をシリコン酸化膜とした場合、サイドウォールＳＷ４をシリコン窒化膜とする。このように、サイドウォールＳＷ４は、例えばサイドウォールＳＷ２に対してエッチング選択比が取れる材料により構成されていることが好ましい。
【００２９】
ソース・ドレイン領域ＳＤ２は、ゲート電極ＧＥ２の両側に位置するよう半導体基板ＳＢ１に設けられている。エクステンション領域ＥＸ２は、平面視でソース・ドレイン領域ＳＤ２とゲート電極ＧＥ２の間に位置するよう半導体基板ＳＢ１に設けられている。エクステンション領域ＥＸ２は、例えばオフセットスペーサＯＳ２をマスクとした不純物注入により形成される。エクステンション領域ＥＸ２は、例えばエクステンション領域ＥＸ１と別工程により設けられる。
【００３０】
ゲート電極ＧＥ２上には、ゲートシリサイド層ＧＳ２が設けられている。ゲートシリサイド層ＧＳ２は、例えばＮｉシリサイドとすることができる。なお、ゲートシリサイド層ＧＳ２は、例えばＰｔシリサイド、Ｃｏシリサイド、またはＴｉシリサイドとしてもよい。
また、ゲートシリサイド層ＧＳ２は、例えばＰｔを含有したＮｉシリサイド（（Ｎｉ（１−ｘ）Ｐｔｘ）Ｓｉ）（０＜ｘ＜１）とすることができる。本実施形態において、ゲートシリサイド層ＧＳ２は、例えばＮｉが主成分のＰｔ含有Ｎｉシリサイド（（Ｎｉ（１−ｘ）Ｐｔｘ）Ｓｉ）（０．０１＜ｘ＜０．２）であることが好ましい。これにより、ゲート電極抵抗の低減を図りつつ、ゲート電極ＧＥ２におけるコンタクト抵抗を低減できる。
ゲートシリサイド層ＧＳ２の層厚は、例えば１０ｎｍ以上４０ｎｍ以下である。
【００３１】
本実施形態において、ゲートシリサイド層ＧＳ２は、ゲートシリサイド層ＧＳ１と同時に形成される。すなわち、ゲートシリサイド層ＧＳ２とゲートシリサイド層ＧＳ１の層厚は、互いに等しくなる。また、ゲートシリサイド層ＧＳ２とゲートシリサイド層ＧＳ１は、互いに同様の材料により構成される。このような場合、トランジスタＴＲ１とトランジスタＴＲ２におけるゲート電極のシリサイド層を一工程で形成でき、製造容易性の良好な半導体装置ＳＭ１を実現できる。
また、ゲートシリサイド層ＧＳ１とゲートシリサイド層ＧＳ２の膜厚が等しいため、トランジスタＴＲ１とトランジスタＴＲ２の位相制御や電圧制御が容易となる。このため、半導体装置ＳＭ１の制御性を向上させることが可能となる。
【００３２】
また、本実施形態では、ゲートシリサイド層ＧＳ１およびゲートシリサイド層ＧＳ２と同時に、ソース・ドレインシリサイド層ＤＳ１を形成することができる。すなわち、ゲートシリサイド層ＧＳ１、ソース・ドレインシリサイド層ＤＳ１およびゲートシリサイド層ＧＳ２は、互いに同様の材料により構成される。このような場合、トランジスタＴＲ１とトランジスタＴＲ２におけるシリサイド層の形成を全て一工程で行うことができ、製造容易性のより良好な半導体装置ＳＭ１の実現が可能となる。
【００３３】
図１に示すように、本実施形態において、ソース・ドレイン領域ＳＤ２上には、シリサイド層が設けられていない。すなわち、シリサイド層の形成に起因した接合リークの発生が抑制される。このため、トランジスタＴＲ２におけるリーク電流の増大を抑制することができる。また、接合リークを抑制することにより、ソース・ドレイン領域ＳＤ２の接合を浅く設定することが可能になるという利点もある。その結果、トランジスタＴＲ２のショートチャネル効果を抑制することもできる。これにより、半導体装置の低消費電力化、トランジスタの閾値電圧のばらつき低減を図ることができる。
ロジック・ＤＲＡＭ混載デバイスにおいては、微細化に伴い、ＤＲＡＭのセルトランジスタを構成するソース・ドレイン領域における接合リーク電流を低減させて、ＤＲＡＭのリテンション特性を向上させることが求められる。本実施形態に係るトランジスタＴＲ２がＤＲＡＭ部ＤＰ１を構成する場合には、トランジスタＴＲ２における接合リーク電流を低減させ、ＤＲＡＭのリテンション特性向上させることができる。これにより、半導体装置の信頼性を向上させることが可能となる。また、半導体装置の微細化を実現することが容易となる。
また、本実施形態においては、ソース・ドレイン領域ＳＤ２上にシリサイド層が設けられない場合においても、ゲートシリサイド層ＧＳ１、ソース・ドレインシリサイド層ＤＳ１およびゲートシリサイド層ＧＳ２を設けることができる。このため、リーク電流の増大を抑制しつつ、半導体装置の動作速度を向上させることが可能となる。
【００３４】
半導体基板ＳＢ１には、例えば素子分離膜ＥＩ１が設けられている。素子分離膜ＥＩ１は、例えばメモリセルＭＣ１を構成するトランジスタＴＲ２を、他のメモリセルを構成するトランジスタから電気的に分離する機能を有する。また、素子分離膜ＥＩ１は、例えばトランジスタＴＲ１を他のトランジスタから電気的に分離する機能を有する。
素子分離膜ＥＩ１は、例えばシリコン酸化膜により構成される。
【００３５】
半導体基板ＳＢ１上、トランジスタＴＲ１上、およびトランジスタＴＲ２上には、エッチングストッパ膜ＥＳ１が設けられている。エッチングストッパ膜ＥＳ１は、例えば半導体基板ＳＢ１の全面上にトランジスタＴＲ１およびトランジスタＴＲ２を覆うように設けられる。素子分離膜ＥＩ１は、例えばシリコン窒化膜により構成される。
エッチングストッパ膜ＥＳ１は、層間絶縁膜ＩＩ１をエッチングする際のエッチングストッパとして機能することとなる。
【００３６】
エッチングストッパ膜ＥＳ１上には、層間絶縁膜ＩＩ１が設けられる。層間絶縁膜ＩＩ１は、例えばシリコン酸化膜により構成される。また、層間絶縁膜ＩＩ１は、例えば低誘電率膜であってもよい。
【００３７】
層間絶縁膜ＩＩ１中には、トランジスタＴＲ１と接続するコンタクトプラグＣＯ１、およびトランジスタＴＲ２と接続するコンタクトプラグＣＯ２が設けられている。
コンタクトプラグＣＯ１は、エッチングストッパ膜ＥＳ１および層間絶縁膜ＩＩ１を貫通して、ソース・ドレイン領域ＳＤ１に接続する。本実施形態において、コンタクトプラグＣＯ１は、ソース・ドレイン領域ＳＤ１上に設けられたソース・ドレインシリサイド層ＤＳ１に接続することとなる。半導体装置ＳＭ１には、例えば複数のコンタクトプラグＣＯ１が設けられる。
なお、後述するように、コンタクトプラグＣＯ１は、例えばバリアメタル膜ＢＭ１と導電部材ＣＭ１により構成されていてもよい。バリアメタル膜ＢＭ１は、例えばコンタクトプラグＣＯ１を埋め込むためのコンタクトホールＣＨ１の底面および側面を覆うように形成される。バリアメタル膜ＢＭ１は、例えばＴｉおよびＴｉＮを順に積層した積層膜により構成される。導電部材ＣＭ１は、バリアメタル膜ＢＭ１上に設けられ、コンタクトホールＣＨ１を埋め込む。導電部材ＣＭ１は、例えばＷにより構成される。
【００３８】
コンタクトプラグＣＯ２は、エッチングストッパ膜ＥＳ１および層間絶縁膜ＩＩ１を貫通して、ソース・ドレイン領域ＳＤ２に接続する。半導体装置ＳＭ１には、例えば複数のコンタクトプラグＣＯ２が設けられる。コンタクトプラグＣＯ２の一部は、ビット線ＢＬ１と接続し、ビットコンタクトＢＣ１を構成する。また、コンタクトプラグＣＯ２の他の一部は、容量素子ＣＥ１と接続し、容量コンタクトＣＣ１を構成する。
なお、後述するように、コンタクトプラグＣＯ２は、例えばバリアメタル膜ＢＭ２と導電部材ＣＭ２により構成されていてもよい。バリアメタル膜ＢＭ２は、例えばコンタクトプラグＣＯ２を埋め込むコンタクトホールＣＨ２の底面および側面を覆うように形成される。バリアメタル膜ＢＭ２は、例えばＴｉおよびＴｉＮを順に積層した積層膜により構成される。導電部材ＣＭ２は、バリアメタル膜ＢＭ２上に設けられ、コンタクトホールＣＨ２を埋め込む。導電部材ＣＭ２は、例えばＷにより構成される。
【００３９】
層間絶縁膜ＩＩ１上には、ビット線ＢＬ１が設けられている。ビット線ＢＬ１は、コンタクトプラグＣＯ２を介してソース・ドレイン領域ＳＤ２に接続している。ビット線ＢＬ１は、例えばＷにより構成されている。また、ビット線ＢＬ１は、例えばＴｉおよびＴｉＮを順に積層した積層膜、またはＴｉＮの単層膜により構成されるバリアメタル膜を有していてもよい。
層間絶縁膜ＩＩ１上には、ビット線ＢＬ１を覆うように層間絶縁膜ＩＩ２が設けられている。層間絶縁膜ＩＩ２は、例えばシリコン酸化膜により構成される。また、層間絶縁膜ＩＩ２は、例えば低誘電率膜であってもよい。
【００４０】
層間絶縁膜ＩＩ２中には、コンタクトプラグＣＯ１と接続するコンタクトプラグＣＯ３と、コンタクトプラグＣＯ２と接続するコンタクトプラグＣＯ４が設けられている。コンタクトプラグＣＯ３は、層間絶縁膜ＩＩ２を貫通して、コンタクトプラグＣＯ１に接続している。コンタクトプラグＣＯ４は、コンタクトプラグＣＯ２と接続するよう層間絶縁膜ＩＩ２中に設けられる。
なお、コンタクトプラグＣＯ３およびコンタクトプラグＣＯ４は、例えばバリアメタル膜、およびバリアメタル膜上に設けられた導電部材により構成されていてもよい。これらは、例えばバリアメタル膜ＢＭ１および導電部材ＣＭ１と同様の構成を有する。
【００４１】
層間絶縁膜ＩＩ２中には、容量素子ＣＥ１が設けられる。容量素子ＣＥ１は、コンタクトプラグＣＯ２およびコンタクトプラグＣＯ４を介してソース・ドレイン領域ＳＤ２と接続している。容量素子ＣＥ１は、下部電極ＬＥ１と、容量絶縁膜ＣＩ１と、上部電極ＵＥ１と、を含む。下部電極ＬＥ１は、コンタクトプラグＣＯ４と接続している。これにより、容量素子ＣＥ１がコンタクトプラグＣＯ４と接続することとなる。容量絶縁膜ＣＩ１は、下部電極ＬＥ１上に設けられている。上部電極ＵＥ１は、容量絶縁膜ＣＩ１上に設けられている。
【００４２】
層間絶縁膜ＩＩ２上には、層間絶縁膜ＩＩ３が設けられている。層間絶縁膜ＩＩ３は、例えばシリコン酸化膜により構成される。また、層間絶縁膜ＩＩ３は、例えば低誘電率膜であってもよい。
層間絶縁膜ＩＩ３中には、例えば配線ＩＣ１が埋め込まれている。配線ＩＣ１は、例えばコンタクトプラグＣＯ１およびコンタクトプラグＣＯ３を介して、ソース・ドレイン領域ＳＤ１と接続している。配線ＩＣ１は、例えば層間絶縁膜ＩＩ３に形成された開口内にＣｕを埋め込むことにより形成される。また、配線ＩＣ１は、例えばＴａやＴａＮなどを含むバリアメタル膜を有していてもよい。配線ＩＣ１は、例えばシングルダマシン法やデュアルダマシン法により形成される。
【００４３】
次に、本実施形態に係る半導体装置ＳＭ１の製造方法を説明する。
図４〜１３は、図１に示す半導体装置ＳＭ１の製造方法を示す断面図である。なお、図４〜１３は半導体装置ＳＭ１の製造方法を示す模式図であり、半導体装置ＳＭ１の製造方法は図４〜１３に示すものに限られない。
【００４４】
まず、図４（ａ）に示すように、半導体基板ＳＢ１上に素子分離膜ＥＩ１を形成する。素子分離膜ＥＩ１は、例えば半導体基板ＳＢ１に設けられた溝内に酸化膜を埋め込んで形成されるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）である。次いで、各トランジスタを形成する領域にイオン注入を行い、ウェルＷＬ１、ウェルＷＬ２およびウェルＷＬ３を形成する。
次いで、半導体基板ＳＢ１上に、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を構成する絶縁膜、およびゲート電極ＧＥ１およびゲート電極ＧＥ２を構成する多結晶シリコン膜を順に積層する。ゲート電極ＧＥ１およびゲート電極ＧＥ２の膜厚は、たとえば１００ｎｍ程度である。次いで、これらをパターニングする。これにより、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ１上に設けられたゲート電極ＧＥ１、ならびにゲート絶縁膜ＧＩ２及びゲート絶縁膜ＧＩ２上に設けられたゲート電極ＧＥ２が形成される。隣接する二つのゲート電極ＧＥ２間の距離は、たとえば１５０ｎｍ程度である。
また、以下のようにゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を形成することで、ゲート絶縁膜ＧＩ２の膜厚をゲート絶縁膜ＧＩ１の膜厚よりも厚くしてもよい。まず、半導体基板ＳＢ１上にゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を構成する絶縁膜を形成する。次いで、この絶縁膜のうちゲート絶縁膜ＧＩ１を構成する部分を、希フッ酸を用いたウェットエッチにより除去する。次いで、半導体基板ＳＢ１上に再度、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を構成する絶縁膜を形成する。これにより、パターニング後に得られるゲート絶縁膜ＧＩ２の膜厚をゲート絶縁膜ＧＩ１の膜厚よりも厚くすることができる。次いで、半導体基板ＳＢ１上に、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の膜厚は、たとえば１０ｎｍ程度である。絶縁膜ＩＦ１は、ゲート電極ＧＥ１およびゲート電極ＧＥ２を覆うよう半導体基板ＳＢ１上に設けられる。
【００４５】
次に、図４（ｂ）に示すように、絶縁膜ＩＦ１をエッチバックする。これにより、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上にオフセットスペーサＯＳ１が、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２の側面上にオフセットスペーサＯＳ２が形成されることとなる。なお、絶縁膜ＩＦ１は、エクステンション領域ＥＸ１およびエクステンション領域ＥＸ２を形成した後、エッチバックされてもよい。
次に、図４（ｂ）に示すように、Ｐ型のトランジスタＴＲ１を形成する領域上にフォトレジストＰＲ４を形成する。次いで、フォトレジストＰＲ４、ゲート電極ＧＥ１、ゲート電極ＧＥ２、オフセットスペーサＯＳ１、オフセットスペーサＯＳ２、および素子分離膜ＥＩ１をマスクとして、半導体基板ＳＢ１に対し不純物注入を行う。このとき注入される不純物は、たとえばＰまたはＡｓである。これにより、Ｎ型のトランジスタＴＲ１を構成するエクステンション領域ＥＸ１、およびトランジスタＴＲ２を構成するエクステンション領域ＥＸ２が形成される。次いで、フォトレジストＰＲ４を、アッシング処理や硫酸過酸化水素混合液（硫酸過水）によるウェット処理で除去する。なお、Ｎ型のトランジスタＴＲ１を構成するエクステンション領域ＥＸ１と、トランジスタＴＲ２を構成するエクステンション領域ＥＸ２と、はそれぞれ別工程により形成されてもよい。
【００４６】
次に、図５（ａ）に示すように、Ｎ型のトランジスタＴＲ１、およびトランジスタＴＲ２上にフォトレジストＰＲ５を形成する。次いで、フォトレジストＰＲ５、ゲート電極ＧＥ１、オフセットスペーサＯＳ１、および素子分離膜ＥＩ１をマスクとして、半導体基板ＳＢ１に対し不純物注入を行う。これにより、Ｐ型のトランジスタＴＲ１を構成するエクステンション領域ＥＸ１が形成される。このとき注入される不純物は、たとえばＢまたはＢＦ２である。次いで、フォトレジストＰＲ５をアッシング処理や硫酸過酸化水素混合液（硫酸過水）によるウェット処理で除去する。これにより、図５（ｂ）に示す構造が得られる。
【００４７】
次に、図６（ａ）に示すように、半導体基板ＳＢ１上に絶縁膜ＩＦ２および絶縁膜ＩＦ３を順に形成する。絶縁膜ＩＦ２および絶縁膜ＩＦ３は、たとえばゲート電極ＧＥ１およびゲート電極ＧＥ２を覆うように、半導体基板ＳＢ１の全面上に形成される。
絶縁膜ＩＦ２の膜厚は、たとえば１０ｎｍ程度である。絶縁膜ＩＦ３の膜厚は、たとえば２０ｎｍ以上２５ｎｍ以下である。絶縁膜ＩＦ２および絶縁膜ＩＦ３は、ゲート電極ＧＥ１、ゲート電極ＧＥ２、オフセットスペーサＯＳ１、およびオフセットスペーサＯＳ２を覆うように半導体基板ＳＢ１上に設けられる。絶縁膜ＩＦ２と絶縁膜ＩＦ３は、互いに異なる材料により構成される。例えば、絶縁膜ＩＦ２がシリコン窒化膜であり、絶縁膜ＩＦ３がシリコン酸化膜である。これにより、絶縁膜ＩＦ２は、絶縁膜ＩＦ３をエッチングする際のエッチングストッパとして機能することとなる。
【００４８】
次に、図６（ｂ）に示すように、絶縁膜ＩＦ３をエッチバックする。これにより、絶縁膜ＩＦ３のうち、ゲート電極ＧＥ１の側面上およびゲート電極ＧＥ２の側面上に位置する部分以外を除去する。このとき、絶縁膜ＩＦ２は、エッチングストッパとして機能する。
【００４９】
次に、図７（ａ）に示すように、ゲート電極ＧＥ１およびエクステンション領域ＥＸ１を覆うようにフォトレジストＰＲ１を形成する。フォトレジストＰＲ１は、例えば半導体基板ＳＢ１上に設けられたレジスト膜を露光・現像することにより形成される。フォトレジストＰＲ１は、例えばＤＲＡＭ部ＤＰ１以外の領域を覆うように設けられる。
次いで、ゲート電極ＧＥ２、ゲート電極ＧＥ２側面上に設けられた絶縁膜ＩＦ３、フォトレジストＰＲ１、および素子分離膜ＥＩ１をマスクとして、半導体基板ＳＢ１に不純物注入を行う。このとき注入される不純物は、たとえばＰまたはＡｓである。これにより、ゲート電極ＧＥ２の両側にソース・ドレイン領域ＳＤ２が形成される。
また、トランジスタＴＲ２の特性に応じて、絶縁膜ＩＦ３の膜厚を変えることにより、サイドウォールＳＷ２下に形成されるＰＮ接合の位置を変えることができる。絶縁膜ＩＦ３は後工程で除去されるため、絶縁膜ＩＦ３の膜厚は他の工程条件とは独立して設定することができる。
【００５０】
次に、図７（ｂ）に示すように、フォトレジストＰＲ１を除去する。フォトレジストＰＲ１は、例えばアッシング処理または硫酸過水によるウェット処理により除去される。
次いで、絶縁膜ＩＦ３を除去する。絶縁膜ＩＦ３は、例えば希フッ酸を用いた等方性エッチングにより除去される。このとき、絶縁膜ＩＦ２は、エッチングストッパとして機能することとなる。
【００５１】
次に、図８（ａ）に示すように、絶縁膜ＩＦ２上に絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４は、ゲート電極ＧＥ１およびゲート電極ＧＥ２を覆うように設けられる。絶縁膜ＩＦ４は、絶縁膜ＩＦ２と異なる材料により構成され、例えばシリコン酸化膜である。これにより、絶縁膜ＩＦ２に対するエッチング選択比が得られることとなる。
本実施形態においては、ＤＲＡＭ部ＤＰ１に設けられた複数のゲート電極ＧＥ２それぞれの間の空間は、例えば絶縁膜ＩＦ４により埋められる。このとき、ソース・ドレイン領域ＳＤ２上に位置する絶縁膜ＩＦ４の膜厚ａは、たとえばゲート電極ＧＥ２上に位置する絶縁膜ＩＦ４の膜厚ｂよりも厚くなる。ここで、ゲート電極ＧＥ２間の空間における絶縁膜ＩＦ４の成長は、ソース・ドレイン領域ＳＤ２の表面上からの成長と、ゲート電極ＧＥ２の側面上からの成長から成る。絶縁膜ＩＦ４の成膜条件および膜厚を調整することにより、ソース・ドレイン領域ＳＤ２を挟んで位置する二つのゲート電極ＧＥ２の側面から成長した絶縁膜ＩＦ４同士を接触させることができる。これにより、ソース・ドレイン領域ＳＤ２上に位置する絶縁膜ＩＦ４の膜厚を、ゲート電極ＧＥ２上に位置する絶縁膜ＩＦ４の膜厚よりも厚くすることができる。
【００５２】
絶縁膜ＩＦ４は、被覆性に優れる成膜方法により形成されることが好ましい。絶縁膜ＩＦ４を成膜する方法としては、例えばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いることが好ましい。
また、絶縁膜ＩＦ４の膜厚は、隣接する二つのゲート電極ＧＥ２間の距離の１／２以上の厚さに設定することが好ましい。絶縁膜ＩＦ４の膜厚は、例えば５５ｎｍ以上１００ｎｍ以下である。絶縁膜ＩＦ４の膜厚を上記上限値以下とすることにより、絶縁膜ＩＦ４の成膜や次工程のドライエッチングにおける、生産性および制御性が低下してしまうことを抑制できる。また、絶縁膜ＩＦ４の膜厚を上記下限値以上とすることにより、ソース・ドレイン領域ＳＤ２上に位置する絶縁膜ＩＦ４の膜厚を、ゲート電極ＧＥ２上に位置する絶縁膜ＩＦ４の膜厚よりも十分に厚くすることが可能となる。
【００５３】
次に、図８（ｂ）に示すように、絶縁膜ＩＦ４をドライエッチングによりエッチバックする。本実施形態においては、ソース・ドレイン領域ＳＤ２上における絶縁膜ＩＦ４の膜厚が、ゲート電極ＧＥ２上における絶縁膜ＩＦ４の膜厚よりも厚くなるように絶縁膜ＩＦ４を形成する。このため、ソース・ドレイン領域ＳＤ２の全面を覆うように絶縁膜ＩＦ４が残存することとなる。このため、ＤＲＡＭ部ＤＰ１において、絶縁膜ＩＦ４のうち、ゲート電極ＧＥ２の側面上に位置する部分、およびソース・ドレイン領域ＳＤ２の全面を覆うようにゲート電極ＧＥ２間に位置する部分が残存することとなる。一方、ＤＲＡＭ部ＤＰ１以外の領域において、絶縁膜ＩＦ４のうち、ゲート電極ＧＥ１の側面上に位置する部分以外は、除去される。
このとき、絶縁膜ＩＦ２は、エッチングストッパとして機能する。
この絶縁膜ＩＦ４を加工する工程について、ドライエッチング以外に、ＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いることも考えられる。しかし、ゲート電極のパターン密度は、ＤＲＡＭ部ＤＰ１とロジック部ＬＰ１との間、またはロジック部ＬＰ１内部で異なる。このため、ＤＲＡＭ部ＤＰ１とロジック部ＬＰ１との間、またはロジック部ＬＰ１内部において、ＣＭＰ法における研磨レートに差が生じてしまう。この場合、加工精度の観点で問題が生じるおそれがあった。したがって、絶縁膜ＩＦ４の加工は、ドライエッチングにより行われることが好ましい。
【００５４】
次に、図９（ａ）に示すように、ＤＲＡＭ部ＤＰ１を覆うようにフォトレジストＰＲ２を形成する。次いで、フォトレジストＰＲ２をマスクとして、ＤＲＡＭ部ＤＰ１以外の領域に位置する絶縁膜ＩＦ４を除去する。絶縁膜ＩＦ４の除去は、例えば希釈フッ酸を用いた等方性エッチングにより行われる。
【００５５】
次に、図９（ｂ）に示すように、フォトレジストＰＲ２を除去する。フォトレジストＰＲ２は、例えばアッシング処理または硫酸過水によるウェット処理により除去される。
次いで、絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば半導体基板ＳＢ１上の全面に設けられる。絶縁膜ＩＦ５の膜厚は、たとえば２０ｎｍ以上２５ｎｍ以下である。本実施形態においては、ゲート電極ＧＥ１およびゲート電極ＧＥ２を覆うよう、絶縁膜ＩＦ２上および絶縁膜ＩＦ４上に設けられることとなる。絶縁膜ＩＦ５は、例えば絶縁膜ＩＦ２と異なる材料により構成され、例えばシリコン酸化膜である。これにより、絶縁膜ＩＦ２に対するエッチング選択比が得られることとなる。
【００５６】
次に、図１０（ａ）に示すように、絶縁膜ＩＦ５、ゲート電極ＧＥ１上の絶縁膜ＩＦ２、およびゲート電極ＧＥ２上の絶縁膜ＩＦ２をエッチバックする。これにより、ＤＲＡＭ部ＤＰ１においては、絶縁膜ＩＦ５のうち、少なくともゲート電極ＧＥ２上に位置する部分が除去される。また、ＤＲＡＭ部ＤＰ１以外の領域においては、絶縁膜ＩＦ５のうちゲート電極ＧＥ１の側面上に位置する部分以外は、除去される。これにより、絶縁膜ＩＦ５のうちゲート電極ＧＥ１の側面上に位置する部分は、ゲート電極ＧＥ１の側面上に設けられるサイドウォールＳＷ３を構成することとなる。
このとき、ゲート電極ＧＥ１上の絶縁膜ＩＦ２、ゲート電極ＧＥ２上の絶縁膜ＩＦ２、および半導体基板ＳＢ１のうちゲート電極ＧＥ１の両側に位置する部分上の絶縁膜ＩＦ２も除去される。このように、絶縁膜ＩＦ２が選択的に除去され、ゲート電極ＧＥ１の上面と、ゲート電極ＧＥ２の上面と、半導体基板ＳＢ１のうちゲート電極ＧＥ１の両側に位置する部分（以下、露出部分とも呼ぶ）と、が露出することとなる。
なお、絶縁膜ＩＦ２の除去は、絶縁膜ＩＦ５を除去する工程の後に別工程により行ってもよく、絶縁膜ＩＦ５の除去と同時に行ってもよい。これにより、ゲート電極ＧＥ１の側面上にサイドウォールＳＷ１が、ゲート電極ＧＥ２の側面上にサイドウォールＳＷ２が設けられることとなる。
【００５７】
次に、図１０（ｂ）に示すように、ロジック領域ＬＰ１のうちＰ型のトランジスタＴＲ１が形成される領域、およびＤＲＡＭ部ＤＰ１を覆うように、フォトレジストＰＲ３を形成する。次いで、フォトレジストＰＲ３をマスクとして、半導体基板ＳＢ１に対し不純物注入を行う。このとき注入される不純物は、たとえばＰまたはＡｓである。これにより、Ｎ型のトランジスタＴＲ１を構成するソース・ドレイン領域ＳＤ１が形成される。このとき、ソース・ドレイン領域ＳＤ１は、たとえばゲート電極ＧＥ１の両側であって、かつ上記露出部分に形成される。次いで、フォトレジストＰＲ３を、アッシング処理や硫酸過水によるウェット処理により除去する。
次に、図１１（ａ）に示すように、ロジック領域ＬＰ１のうちＮ型のトランジスタＴＲ１が形成される領域、およびＤＲＡＭ部ＤＰ１を覆うように、フォトレジストＰＲ６を形成する。次いで、フォトレジストＰＲ６をマスクとして、半導体基板ＳＢ１に対し不純物注入を行う。このとき注入される不純物は、たとえばＢまたはＢＦ２である。これにより、Ｐ型のトランジスタＴＲ１を構成するソース・ドレイン領域ＳＤ１が形成される。このとき、ソース・ドレイン領域ＳＤ１は、たとえばゲート電極ＧＥ１の両側であって、かつ上記露出部分に形成される。次いで、フォトレジストＰＲ６を、アッシング処理や硫酸過水によるウェット処理により除去する。
【００５８】
次に、図１１（ｂ）に示すように、ロジック部ＬＰ１をフォトレジストＰＲ７で覆い、ＤＲＡＭ部ＤＰ１の絶縁膜ＩＦ４および絶縁膜ＩＦ５を除去する。絶縁膜ＩＦ４および絶縁膜ＩＦ５の除去は、例えば希釈フッ酸を用いた等方性エッチングにより行われる。
絶縁膜ＩＦ４および絶縁膜ＩＦ５を除去する際には、ゲート電極ＧＥ２の側面上およびソース・ドレイン領域ＳＤ２上に設けられたサイドウォールＳＷ２がエッチングストッパとして機能する。しかしながら、ウェットエッチングの条件によっては、オフセットスペーサＯＳ２のうちサイドウォールＳＷ２により覆われていない部分がエッチングされてしまう。このようにオフセットスペーサＯＳ２がエッチングされると、膜剥がれや、シリサイド形成の際にゲートシリサイドが異常に厚く形成されてしまうという問題が生じてしまうおそれがあった。このため、オフセットスペーサＯＳ２は、絶縁膜ＩＦ４よりもウェットエッチングにおけるエッチングレートが低い膜を選択することが好ましい。例えば、オフセットスペーサＯＳ２にＬＰＣＶＤを用い、かつ絶縁膜ＩＦ４にＳＡＣＶＤを用いることにより、このようなエッチングレートを実現することができる。ここで、絶縁膜ＩＦ４および絶縁膜ＩＦ５を除去することにより、コンタクトホールＣＨ２を形成する際に開口を容易にすることができる。
【００５９】
次に、図１２（ａ）に示すように、フォトレジストＰＲ７を除去する。フォトレジストＰＲ７の除去は、例えばアッシング処理により行われる。次いで、絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は、例えば半導体基板ＳＢ１上の全面に設けられる。本実施形態においては、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ソース・ドレイン領域ＳＤ１およびソース・ドレイン領域ＳＤ２を覆うよう設けられることとなる。絶縁膜ＩＦ６は、例えばシリコン酸化膜である。絶縁膜ＩＦ６の膜厚は、例えば１０ｎｍ以上２０ｎｍ以下である。
次いで、半導体基板ＳＢ１に対し不純物の活性化アニールを行う。当該活性化アニールは、例えば９００℃以上１１００℃以下でランプアニール法を用いて半導体基板ＳＢ１を熱処理することにより行われる。熱処理の方法としては、この他にフラッシュランプアニール、レーザーアニールまたはマイクロ波を用いたアニールなどの技術を用いても良い。ここでは、全面が絶縁膜ＩＦ６で覆われた状態で活性化アニールをおこなったが、次の絶縁膜ＩＦ６をエッチングした後で活性化アニールをおこなっても良い。
【００６０】
次に、図１２（ｂ）に示すように、絶縁膜ＩＦ６をドライエッチングにより選択的に除去する。本実施形態では、たとえばトランジスタＴＲ１およびトランジスタＴＲ２を形成する領域が露出するようフォトレジストを形成した後、当該ドライエッチングを行う。これにより、ＤＲＡＭ部ＤＰ１においては、絶縁膜ＩＦ６のうち、少なくともゲート電極ＧＥ２上に位置する部分が除去される。また、ＤＲＡＭ部ＤＰ１以外の領域においては、絶縁膜ＩＦ６のうちゲート電極ＧＥ１の側面上に位置する部分以外は、除去される。ここでは、ＤＲＡＭ部ＤＰ１において、ゲート電極ＧＥ２の側面上に位置する部分以外が除去される。これにより、サイドウォールＳＷ４が形成される。
【００６１】
次に、図１３（ａ）に示すように、ソース・ドレイン領域ＳＤ１上にソース・ドレインシリサイド層ＤＳ１を、ゲート電極ＧＥ１上にゲートシリサイド層ＧＳ１を、ゲート電極ＧＥ２上にゲートシリサイド層ＧＳ２を、それぞれ形成する。
このシリサイド層形成工程は、サリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）法を用いて、次のように行われる。
【００６２】
まず、ソース・ドレイン領域ＳＤ１上、ゲート電極ＧＥ１上、およびゲート電極ＧＥ２上に、シリサイド金属膜を形成する。当該シリサイド金属膜は、例えばソース・ドレイン領域ＳＤ１上、ゲート電極ＧＥ１上、およびゲート電極ＧＥ２と接し、かつ半導体基板ＳＢ１上の全面を覆うように設けられる。上記シリサイド金属膜は、形成されるシリサイド層の材料にあわせて適宜選択が可能であるが、例えばＮｉとＰｔの合金膜である。この場合、当該合金膜中におけるＰｔの含有率は、たとえば１原子％以上２０原子％以下である。シリサイド金属膜は、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの技術を用いて形成される。
次いで、第１アニールを行う。第１アニールは、例えば２００℃以上３５０℃以下で２０秒以上１２０秒以下の時間、半導体基板ＳＢ１および金属膜を、ランプアニール法を用いて熱処理することにより行われる。この第１アニールとしては、ランプアニールの他に、ファーネスアニールやヒーター加熱法を用いても良い。次いで、シリサイド金属膜のうちの未反応金属を除去する。未反応金属の除去は、例えば硫酸過水や王水などの薬液を使用したウェット剥離法を用いて行われる。次いで、第２アニールを行う。第２アニールは、例えば３５０℃以上５５０℃以下で２０秒以上１２０秒以下の時間、半導体基板ＳＢ１を、ランプアニール法を用いて熱処理することにより行われる。この第２アニールとしては、ランプアニールの他に、ファーネスアニールやヒーター加熱法を用いても良い。これにより低抵抗なＰｔ添加のニッケルモノシリサイドが形成される。
これにより、ソース・ドレイン領域ＳＤ１上にソース・ドレインシリサイド層ＤＳ１が、ゲート電極ＧＥ１上にゲートシリサイド層ＧＳ１が、ゲート電極ＧＥ２上にゲートシリサイド層ＧＳ２が、それぞれ設けられることとなる。なお、ソース・ドレイン領域ＳＤ１上には、ソース・ドレイン領域ＳＤ１のうち絶縁膜ＩＦ６により覆われていない部分にソース・ドレインシリサイド層ＤＳ１が形成されることとなる。また、ソース・ドレイン領域ＳＤ２は絶縁膜ＩＦ２により構成されるサイドウォールＳＷ２により覆われているため、ソース・ドレイン領域ＳＤ２上にはシリサイド層は設けられない。
【００６３】
本実施形態では、このようにして、ゲート電極ＧＥ１、ゲート絶縁膜ＧＩ１、ソース・ドレイン領域ＳＤ１、エクステンション領域ＥＸ１、オフセットスペーサＯＳ１、サイドウォールＳＷ１、サイドウォールＳＷ３からなるトランジスタＴＲ１が得られる。また、ゲート電極ＧＥ２、ゲート絶縁膜ＧＩ２、ソース・ドレイン領域ＳＤ２、エクステンション領域ＥＸ２、オフセットスペーサＯＳ２、サイドウォールＳＷ２、サイドウォールＳＷ４からなるトランジスタＴＲ２が得られる。
【００６４】
次に、図１３（ｂ）に示すように、エッチングストッパ膜ＥＳ１が設けられる。エッチングストッパ膜ＥＳ１は、半導体基板ＳＢ１上の全面に、トランジスタＴＲ１およびトランジスタＴＲ２を覆うように設けられる。エッチングストッパ膜ＥＳ１は、例えばシリコン窒化膜により構成される。
【００６５】
次に、図１４（ａ）に示すように、エッチングストッパ膜ＥＳ１上に層間絶縁膜ＩＩ１を形成する。次いで、層間絶縁膜ＩＩ１の表面を平坦化する。層間絶縁膜ＩＩ１の表面の平坦化は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により行われる。
【００６６】
次に、図１４（ｂ）に示すように、層間絶縁膜ＩＩ１にコンタクトホールＣＨ１およびコンタクトホールＣＨ２を形成する。
本実施形態において、コンタクトホールＣＨ１は、層間絶縁膜ＩＩ１およびエッチングストッパ膜ＥＳ１を貫通するよう、ソース・ドレイン領域ＳＤ１上に設けられる。また、コンタクトホールＣＨ１は、ソース・ドレインシリサイド層ＤＳ１上に位置するように設けられる。このため、コンタクトホールＣＨ１底部には、ソース・ドレインシリサイド層ＤＳ１が露出することとなる。
また、コンタクトホールＣＨ２は、層間絶縁膜ＩＩ１、エッチングストッパ膜ＥＳ１および絶縁膜ＩＦ２を貫通するよう、ソース・ドレイン領域ＳＤ２上に設けられる。コンタクトホールＣＨ２の底部には、ソース・ドレイン領域ＳＤ２が露出することとなる。
【００６７】
次に、図１５に示すように、コンタクトホールＣＨ１内にコンタクトプラグＣＯ１を、コンタクトホールＣＨ２内にコンタクトプラグＣＯ２を、それぞれ形成する。コンタクトプラグＣＯ１およびコンタクトプラグＣＯ２は、例えば次のように形成される。
まず、層間絶縁膜ＩＩ１上、コンタクトホールＣＨ１の内壁、およびコンタクトホールＣＨ２の内壁に、バリアメタル膜ＢＭ１とバリアメタル膜ＢＭ２を構成する金属膜、および導電部材ＣＭ１と導電部材ＣＭ２を構成する金属膜を順に堆積する。例えば、バリアメタル膜ＢＭ１及びバリアメタル膜ＢＭ２は、ＴｉおよびＴｉＮを順に積層した積層膜により構成される。導電部材ＣＭ１及びＣＭ２は、例えばＷにより構成される。次いで、これらの金属膜のうち、コンタクトホールＣＨ２外およびコンタクトホールＣＨ２外に設けられた余剰部分を、例えばＣＭＰにより除去する。これにより、コンタクトプラグＣＯ１およびコンタクトプラグＣＯ２が形成されることとなる。
【００６８】
その後、層間絶縁膜ＩＩ１上に、層間絶縁膜ＩＩ２、ならびにトランジスタＴＲ２と接続するビット線ＢＬ１および容量素子ＣＥ１を形成する。層間絶縁膜ＩＩ２中には、トランジスタＴＲ２と容量素子ＣＥ１を接続するコンタクトプラグＣＯ４が埋め込まれる。また、トランジスタＴＲ１と配線ＩＣ１を接続するコンタクトプラグＣＯ３が埋め込まれる。
次いで、層間絶縁膜ＩＩ２上に、配線ＩＣ１が埋め込まれた層間絶縁膜ＩＩ３を形成する。このようにして、図１に示す半導体装置ＳＭ１が得られることとなる。
【００６９】
次に、本実施形態の効果を説明する。
図２１は、ＤＲＡＭ部ＤＰ１におけるソース・ドレイン領域ＳＤ２の構成を示す断面拡大図である。図２１はソース・ドレイン領域ＳＤ２の構成を示す模式図であり、ソース・ドレイン領域ＳＤ２の構成は図２１に示すものに限られない。
本実施形態では、ゲート電極ＧＥ１上にはゲートシリサイド層ＧＳ１が、ゲート電極ＧＥ２上にはゲートシリサイド層ＧＳ２が、ソース・ドレイン領域ＳＤ１上にはソース・ドレインシリサイド層ＤＳ１が設けられている。一方、ソース・ドレイン領域ＳＤ２上には、シリサイド層が設けられていない。これにより、トランジスタＴＲ２におけるリーク電流の増大を抑えつつ、半導体装置ＳＭ１の動作速度を向上させることができる。
また、本実施形態では、ゲートシリサイド層ＧＳ１とゲートシリサイド層ＧＳ２が同時に形成されるため、ゲートシリサイド層ＧＳ２とゲートシリサイド層ＧＳ１の層厚は互いに等しくなる。この場合、トランジスタＴＲ１とトランジスタＴＲ２におけるゲート電極のシリサイド層を一工程で形成でき、製造容易性の良好な半導体装置ＳＭ１を実現できる。
従って、本実施形態によれば、リーク電流の低減および動作速度の向上の双方を実現しつつ、良好な製造容易性を維持することができる。
【００７０】
また、本実施形態によれば、図２１に示すように、ＤＲＡＭ部ＤＰ１を構成するソース・ドレイン領域ＳＤ２にシリサイド層が設けられていない。このため、ソース・ドレイン領域ＳＤ２のうちのコンタクトプラグＣＯ２との接合部と、ソース・ドレイン領域ＳＤ２のＰＮ接合部と、の距離を一定以上に保つことができる。このため、ＤＲＡＭ部におけるリーク電流の増大を抑制することが可能となる。
また、トランジスタＴＲ２の特性に応じて、図７（ａ）に示す絶縁膜ＩＦ３の膜厚を変えることにより、サイドウォールＳＷ２下に形成されるＰＮ接合の位置を変えることができる。これにより、ソース・ドレイン領域ＳＤ２のうちのコンタクトプラグＣＯ２との接合部と、ソース・ドレイン領域ＳＤ２のＰＮ接合部と、の距離を調節することもできる。
また、本実施形態によれば、ＤＲＡＭ部ＤＰ１に形成される絶縁膜ＩＦ４、ＩＦ５は、エッチングストッパ膜ＥＳ１の形成の前に除去される。これにより、ソース・ドレイン領域ＳＤ２上にエッチングストッパ膜ＥＳ１が厚く形成されることを防ぐことができる。このため、複数のゲート電極ＧＥ２が密集して形成される場合においても、コンタクトホールＣＨ２を容易に形成することが可能となる。
【００７１】
（第２の実施形態）
図１６は、第２の実施形態に係る半導体装置ＳＭ２を示す断面図であり、第１の実施形態に係る図１に対応している。なお、図１４は半導体装置ＳＭ２を示す模式図であって、半導体装置ＳＭ２の構成は図１４に示すものに限られない。
本実施形態に係る半導体装置ＳＭ２は、シリサイド層の構成を除いて第１の実施形態に係る半導体装置ＳＭ１と同様の構成を有する。
【００７２】
図１６に示すように、トランジスタＴＲ２は、ソース・ドレイン領域ＳＤ２上に設けられたソース・ドレインシリサイド層ＤＳ２を有している。ソース・ドレインシリサイド層ＤＳ２は、ソース・ドレインシリサイド層ＤＳ１よりも層厚が薄い。また、ソース・ドレインシリサイド層ＤＳ２は、ソース・ドレイン領域ＳＤ２のうちコンタクトプラグＣＯ２と接する部分を含む領域ＡＲ２に設けられ、領域ＡＲ２を囲む領域ＡＲ４には設けられていない。
【００７３】
領域ＡＲ２は、ソース・ドレイン領域ＳＤ２のうちコンタクトプラグＣＯ２と接する接触部分、および当該接触部分から等方的に広がった周辺部分を指す。この周辺部分は、ソース・ドレインシリサイド層ＤＳ２を形成する際に、ソース・ドレインシリサイド層ＤＳ２が周囲に拡散して形成された部分である。本実施形態では、このような領域ＡＲ２以外にはソース・ドレインシリサイド層ＤＳ２が設けられないこととなる。本実施形態においては、ソース・ドレイン領域ＳＤ２と接続するコンタクトホールＣＨ２を形成した後、コンタクトホールＣＨ２をマスクとしてソース・ドレインシリサイド層ＤＳ２を形成している。このため、上述した構成を有することとなる。
なお、本実施形態において、領域ＡＲ２と領域ＡＲ４は、例えばいずれもソース・ドレイン領域ＳＤ２のうちのサイドウォールＳＷ４により覆われていない部分である。
【００７４】
図１７は、ＤＲＡＭ部ＤＰ１におけるソース・ドレインシリサイド層ＤＳ２層の構成を示す断面拡大図である。図１７はソース・ドレインシリサイド層ＤＳ２の構成を示す模式図であり、ソース・ドレインシリサイド層ＤＳ２の構成は図１７に示すものに限られない。また、図２２は、比較例に係るＤＲＡＭ部におけるシリサイド層の構成を示す断面拡大図である。
ソース・ドレインシリサイド層ＤＳ２は、ゲートシリサイド層ＧＳ１、ソース・ドレインシリサイド層ＤＳ１、およびゲートシリサイド層ＧＳ２とは異なる工程により形成される。このため、ソース・ドレインシリサイド層ＤＳ２の材料および膜厚は、他のシリサイド層から独立に決定することができる。
【００７５】
図２２に示すように、比較例においては、ソース・ドレインシリサイド層ＤＳ２は、ソース・ドレインシリサイド層ＤＳ１と等しい層厚を有する。この場合、ソース・ドレインシリサイド層ＤＳ２と、トランジスタＴＲ２におけるソース・ドレイン領域ＳＤ２のＰＮ接合部と、の距離が短くなり、リーク電流の増大を招くおそれがあった。また、この場合、ソース・ドレインシリサイド層ＤＳ２の形成と、トランジスタＴＲ２におけるソース・ドレイン領域ＳＤ２の形成は、同一のサイドウォールをマスクとして使用する。このため、ソース・ドレインシリサイド層ＤＳ２と、サイドウォールＳＷ２下に形成されるＰＮ接合の距離が短くなり、リーク電流の増大を招くおそれもあった。
図１７に示すように、本実施形態においては、ソース・ドレインシリサイド層ＤＳ２は、ソース・ドレインシリサイド層ＤＳ１よりも層厚が薄い。これにより、ソース・ドレインシリサイド層ＤＳ２と、トランジスタＴＲ２におけるソース・ドレイン領域ＳＤ２のＰＮ接合部と、の距離を一定以上に保つことができる。従って、リーク電流の増大を抑制しつつ、ソース・ドレイン領域ＳＤ２におけるコンタクト抵抗の低減を図ることが可能となる。
第１の実施形態と同様に、絶縁膜ＩＦ３の膜厚を変えることにより、サイドウォールＳＷ２下に形成されるＰＮ接合の位置を変えることができる。これにより、ソース・ドレインシリサイド層ＤＳ２と、ソース・ドレイン領域ＳＤ２のＰＮ接合部と、の距離を調節することも可能となる。
【００７６】
また、本実施形態によれば、ＤＲＡＭ部ＤＰ１に形成される絶縁膜ＩＦ４、ＩＦ５は、エッチングストッパ膜ＥＳ１の形成の前に除去される。これにより、ソース・ドレイン領域ＳＤ２上にエッチングストッパ膜ＥＳ１が厚く形成されることを防ぐことができる。このため、複数のゲート電極ＧＥ２が密集して形成される場合においても、コンタクトホールＣＨ２を容易に形成することが可能となる。
【００７７】
ソース・ドレインシリサイド層ＤＳ２は、例えばＮｉ、Ｃｏ、ＴｉもしくはＰｔ、またはこれらの合金を含んでいる。また、ソース・ドレインシリサイド層ＤＳ２は、Ｐｔを含有したＮｉシリサイド（（Ｎｉ（１−ｘ）Ｐｔｘ）Ｓｉ）（０＜ｘ＜１）とすることができる。
ソース・ドレインシリサイド層ＤＳ２は、ゲートシリサイド層ＧＳ１、ソース・ドレインシリサイド層ＤＳ１、およびゲートシリサイド層ＧＳ２とは異なる工程により形成される。このため、ソース・ドレインシリサイド層ＤＳ２は、他のシリサイド層と金属材料の含有率が異なっていてもよく、また他のシリサイド層と異なる金属材料により構成されていてもよい。
ソース・ドレインシリサイド層ＤＳ２の層厚は、例えば１ｎｍ以上１５ｎｍ以下に設定することが好ましく、２ｎｍ以上１０ｎｍ以下に設定することがさらに好ましい。
【００７８】
本実施形態では、ゲートシリサイド層ＧＳ１、ソース・ドレインシリサイド層ＤＳ１、ゲートシリサイド層ＧＳ２およびソース・ドレインシリサイド層ＤＳ２は、例えばいずれもＰｔを含有したＮｉシリサイド（（Ｎｉ（１−ｘ）Ｐｔｘ）Ｓｉ）（０＜ｘ＜１）とすることができる。この場合において、ソース・ドレインシリサイド層ＤＳ１とソース・ドレインシリサイド層ＤＳ２におけるＰｔの含有率は、互いに異なっていてもよい。
ソース・ドレインシリサイド層ＤＳ２のＰｔ含有率をソース・ドレインシリサイド層ＤＳ１のＰｔ含有率よりも高くすることで、トランジスタＴＲ２のリーク電流を低減できる。また、ソース・ドレインシリサイド層ＤＳ１におけるＰｔ含有率を下げ、半導体装置ＳＭ１の製造コストを低減することができる。
【００７９】
また、ソース・ドレインシリサイド層ＤＳ２は、例えばゲートシリサイド層ＧＳ１、ソース・ドレインシリサイド層ＤＳ１およびゲートシリサイド層ＧＳ２と異なる金属材料により構成されていてもよい。これにより、ソース・ドレインシリサイド層ＤＳ２を構成する金属材料として、リーク電流の低減するために適当な金属材料を選択することができる。
このとき、ゲートシリサイド層ＧＳ１、ソース・ドレインシリサイド層ＤＳ１およびゲートシリサイド層ＧＳ２は、たとえば互いに同一の金属材料により構成される。
【００８０】
図１８は、図１６に示す半導体装置ＳＭ２の製造方法を示す断面図である。なお、図１６は半導体装置ＳＭ２の製造方法を示す模式図であって、半導体装置ＳＭ２の製造方法は図１６に示すものに限られない。
本実施形態における半導体装置ＳＭ２の製造方法は、ソース・ドレインシリサイド層ＤＳ２を形成する工程を含む。この点を除いて、半導体装置ＳＭ２の製造方法は、第１の実施形態に係る半導体装置ＳＭ１の製造方法と同様である。
【００８１】
ソース・ドレインシリサイド層ＤＳ２は、次のように形成される。
まず、図１５（ａ）に示すようにコンタクトホールＣＨ１およびコンタクトホールＣＨ２を形成した後、コンタクトホールＣＨ２から露出したソース・ドレイン領域ＳＤ２に接するようにシリサイド金属膜を形成する。本実施形態において、当該シリサイド金属膜は、層間絶縁膜ＩＩ１上、コンタクトホールＣＨ１の内壁、およびコンタクトホールＣＨ２の内壁に設けられる。このため、当該シリサイド金属膜は、コンタクトホールＣＨ１から露出したソース・ドレインシリサイド層ＤＳ１上にも接することとなる。なお、このシリサイド金属膜は、バリアメタル膜ＢＭ１およびバリアメタル膜ＢＭ２を構成してもよい。
【００８２】
シリサイド金属膜を構成する材料は、形成されるシリサイド層の材料にあわせて適宜選択が可能であるが、例えばＮｉ、Ｃｏ、ＴｉもしくはＰｔ、またはこれらの合金である。このシリサイド金属膜は、例えばＮｉとＰｔの合金膜とすることができる。この場合、合金膜中におけるＰｔの含有率は、ソース・ドレイン領域ＳＤ１上、ゲート電極ＧＥ１上、およびゲート電極ＧＥ２上に形成したシリサイド金属膜におけるＰｔの含有率と同じ、またはそれよりも高く設定してもよい。このシリサイド金属膜は、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの技術を用いて形成される。
次に、バリアメタル膜ＢＭ１およびバリアメタル膜ＢＭ２を成膜する。バリアメタル膜ＢＭ１およびバリアメタル膜ＢＭ２は、例えばＴｉおよびＴｉＮを順に積層した積層膜、またはＴｉＮの単層膜により構成される。
【００８３】
次いで、アニールを行い、上記金属膜を半導体基板ＳＢ１と反応させる。これにより、図１８（ａ）に示すように、ソース・ドレイン領域ＳＤ２のうちコンタクトホールＣＨ２底部に露出した部分にソース・ドレインシリサイド層ＤＳ２が形成される。当該アニールは、例えば２００℃以上５５０℃以下で２０秒以上１２０秒の時間、半導体基板ＳＢ１およびシリサイド金属膜を、ランプアニール法を用いて熱処理することにより行われる。このアニールとしては、ランプアニールの他に、ファーネスアニールやヒーター加熱法を用いても良い。なお、このアニール工程は、例えばシリサイド金属膜の成膜工程の後や、コンタクトホールＣＨ１外およびコンタクトホールＣＨ２外に設けられた余剰金属を除去するＣＭＰ工程の後に行われてもよい。
本実施形態では、ソース・ドレインシリサイド層ＤＳ１上にもシリサイド金属膜が接する。このため、ソース・ドレイン領域ＳＤ１のうちコンタクトホールＣＨ１の底部に位置する領域ＡＲ１は、さらにシリサイド化されることとなる。例えばソース・ドレインシリサイド層ＤＳ２がソース・ドレインシリサイド層ＤＳ１と異なる金属材料により構成される場合、領域ＡＲ１は領域ＡＲ３を構成する金属材料と異なる金属材料を含むこととなる。
【００８４】
未反応のシリサイド金属膜については除去してもよい。シリサイド金属膜の除去は、シリサイド金属膜の成膜の次にアニールをおこなった後で、例えば硫酸過水や王水などの薬液を使用したウェット剥離法を用いて行われる。上記シリサイド金属膜と半導体基板ＳＢ１との反応が不十分な場合には、ウェット剥離工程の後で、第２のアニールをおこなっても良い。第２アニールは、例えば３５０℃以上５５０℃以下で２０秒以上１２０秒以下の時間、半導体基板ＳＢ１を、ランプアニール法を用いて熱処理することにより行われる。この第２アニールとしては、ランプアニールの他に、ファーネスアニールやヒーター加熱法を用いても良い。次いで、バリアメタル膜ＢＭ１およびバリアメタル膜ＢＭ２を構成する金属膜を形成する。例えば、バリアメタル膜ＢＭ１及びバリアメタル膜ＢＭ２は、ＴｉおよびＴｉＮを順に積層した積層膜、またはＴｉＮの単層膜により構成される。
次いで、バリアメタル膜ＢＭ１およびバリアメタル膜ＢＭ２を構成する金属膜上に、導電部材ＣＭ１と導電部材ＣＭ２を構成する金属膜を堆積する。導電部材ＣＭ１及びＣＭ２は、例えばＷにより構成される。次いで、これらの金属膜のうち、コンタクトホールＣＨ２外およびコンタクトホールＣＨ２外に設けられた余剰部分を、例えばＣＭＰにより除去する。これにより、図１８（ｂ）に示すように、コンタクトプラグＣＯ１およびコンタクトプラグＣＯ２が形成されることとなる。
本実施形態では、このようにして、ソース・ドレインシリサイド層ＤＳ２が形成される。
【００８５】
図１９および図２０は、本実施形態に係る半導体装置ＳＭ２の製造方法の変形例を示す断面図である。本変形例に係る半導体装置ＳＭ２の製造方法は、ソース・ドレインシリサイド層ＤＳ２を形成する工程を除いて、上述した本実施形態に係る半導体装置ＳＭ２の製造方法と同様である。
【００８６】
本変形例においては、まず、図１４（ｂ）に示すように層間絶縁膜ＩＩ１を形成した後、図１９（ａ）に示すようにコンタクトホールＣＨ２を形成する。このとき、コンタクトホールＣＨ１は形成されない。
次いで、コンタクトホールＣＨ２から露出したソース・ドレイン領域ＳＤ２に接するようにシリサイド金属膜を形成する。本変形例において、当該シリサイド金属膜は、層間絶縁膜ＩＩ１上、およびコンタクトホールＣＨ２の内壁に設けられる。シリサイド金属膜を構成する材料としては、上述した本実施形態に係る半導体装置ＳＭ２の製造方法と同様のものが挙げられる。
【００８７】
次いで、第１アニールを行う。第１アニールは、例えば２００℃以上３５０℃以下で２０秒以上１２０秒以下の時間、半導体基板ＳＢ１および金属膜を、ランプアニール法を用いて熱処理することにより行われる。このアニールは、ランプアニールの他に、ファーネスアニールやヒーター加熱法を用いても良い。次いで、シリサイド金属膜のうちの未反応金属を除去する。未反応金属の除去は、例えばウェット剥離法を用いて行われる。上記金属膜と半導体基板ＳＢ１との反応が不十分な場合は、ウェット剥離工程の後で、第２のアニールをおこなっても良い。第２アニールは、例えば３５０℃以上５５０℃以下で２０秒以上１２０秒以下の時間、半導体基板ＳＢ１を、ランプアニール法を用いて熱処理することにより行われる。この第２アニールとしては、ランプアニールの他に、ファーネスアニールやヒーター加熱法を用いても良い。
これにより、図１９（ｂ）に示すように、ソース・ドレイン領域ＳＤ２のうちコンタクトホールＣＨ２底部に露出した部分にソース・ドレインシリサイド層ＤＳ２が設けられる。
【００８８】
次に、図２０（ａ）に示すように、層間絶縁膜ＩＩ１をエッチングし、ソース・ドレインシリサイド層ＤＳ１上にコンタクトホールＣＨ１を形成する。
【００８９】
次に、図２０（ｂ）に示すように、バリアメタル膜ＢＭ１と導電部材ＣＭ１からなるコンタクトプラグＣＯ１、およびバリアメタル膜ＢＭ２と導電部材ＣＭ２からなるコンタクトプラグＣＯ２を形成する。バリアメタル膜ＢＭ１およびバリアメタル膜ＢＭ２は、例えばＴｉおよびＴｉＮを順に積層した積層膜、またはＴｉＮの単層膜により構成される。導電部材ＣＭ１およびＣＭ２は、例えばＷにより構成される。コンタクトプラグＣＯ１およびコンタクトプラグＣＯ２は、第１の実施形態と同様に形成することができる。
本変形例では、このようにして、ソース・ドレインシリサイド層ＤＳ２が形成される。
【００９０】
本変形例によれば、ソース・ドレインシリサイド層ＤＳ２を形成する際にコンタクトプラグＣＯ１が設けられていない。このため、ソース・ドレインシリサイド層ＤＳ２を形成する際に、ソース・ドレインシリサイド層ＤＳ１が再度シリサイド化されてしまうことを回避できる。これにより、ソース・ドレインシリサイド層ＤＳ１の膜厚が過剰なシリサイド化によって厚くなることに起因した接合リークが発生してしまうことを抑制できる。
【００９１】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、ソース・ドレイン領域ＳＤ２上には、ソース・ドレインシリサイド層ＤＳ１よりも層厚が小さいソース・ドレインシリサイド層ＤＳ２が設けられる。また、ソース・ドレインシリサイド層ＤＳ２は、ソース・ドレイン領域ＳＤ２のうちコンタクトプラグＣＯ２の底部と接する部分を含む領域ＡＲ２にのみ設けられる。これにより、リーク電流の増大を抑制しつつ、ソース・ドレイン領域ＳＤ２におけるコンタクト抵抗の低減を効果的に実現することが可能となる。従って、半導体装置の動作速度をより向上させることが可能となる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９３】
ＳＭ１、ＳＭ２  半導体装置
ＤＰ１  ＤＲＡＭ部
ＬＰ１  ロジック部
ＩＰ１  Ｉ／Ｏ部
ＰＰ１  ＤＲＡＭ周辺回路部
ＳＢ１  半導体基板
ＭＣ１  メモリセル
ＴＲ１、ＴＲ２  トランジスタ
ＧＥ１、ＧＥ２  ゲート電極
ＧＩ１、ＧＩ２  ゲート絶縁膜
ＳＤ１、ＳＤ２  ソース・ドレイン領域
ＡＲ１、ＡＲ２、ＡＲ３、ＡＲ４  領域
ＥＸ１、ＥＸ２  エクステンション領域
ＷＬ１、ＷＬ２、ＷＬ３  ウェル
ＯＳ１、ＯＳ２  オフセットスペーサ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４  サイドウォール
ＧＳ１、ＧＳ２  ゲートシリサイド層
ＤＳ１、ＤＳ２  ソース・ドレインシリサイド層
ＣＯ１、ＣＯ２、ＣＯ３、ＣＯ４  コンタクトプラグ
ＢＣ１  ビットコンタクト
ＣＣ１  容量コンタクト
ＢＭ１、ＢＭ２  バリアメタル膜
ＣＭ１、ＣＭ２  導電部材
ＥＩ１、ＥＩ２  素子分離膜
ＥＳ１  エッチングストッパ膜
ＩＩ１、ＩＩ２、ＩＩ３  層間絶縁膜
ＩＣ１  配線
ＢＬ１  ビット線
ＧＬ１  ゲート配線
ＣＥ１  容量素子
ＵＥ１  上部電極
ＣＩ１  容量絶縁膜
ＬＥ１  下部電極
ＩＦ１、ＩＦ２、ＩＦ３、ＩＦ４、ＩＦ５、ＩＦ６  絶縁膜
ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６、ＰＲ７  フォトレジスト
ＣＨ１、ＣＨ２  コンタクトホール
【図１】
2014078631.tif 000003
【図２】
2014078631.tif 000004
【図３】
2014078631.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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