(57)【要約】【課題】小さい面積でラッチアップの発生を抑制できる半導体装置を提供する。【解決手段】少数キャリア捕獲領域では、Ｐ型拡散領域２２とＮ型ウェル２４とＰ型拡散領域２５とが、Ｐ型の半導体基板２７の表面に形成される。Ｎ型拡散領域２３が、Ｎ型ウェル２４の表面に形成される。この時、Ｎ型ウェル２４は、Ｐ型拡散領域２２とＰ型拡散領域２５とに挟まれている。Ｐ型拡散領域２２とＰ型拡散領域２５とは、最短距離でなくて迂回して配置された金属膜配線によって接続され、且つ、両方ともに接地パッド１２に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
パッド、接地パッド、および電源パッドを有するＰ型の半導体基板と、
前記半導体基板に設けられ、前記パッドに接続されたＮ型拡散領域と、
前記半導体基板に設けられた内部回路の領域と、
前記Ｎ型拡散領域と前記内部回路の領域との間に設けられた、
第一Ｐ型拡散領域と、
第二Ｐ型拡散領域と、
前記第一Ｐ型拡散領域と前記第二Ｐ型拡散領域とに挟まれたＮ型拡散領域と、の３重ガードリングを有する、
前記パッドへのサージにより前記半導体基板に発生する少数キャリアを捕獲する少数キャリア捕獲領域と、
を備え、
前記第一Ｐ型拡散領域と前記第二Ｐ型拡散領域とは、離間して配置された金属膜配線を介して、それぞれ前記接地パッドに接続され、
前記Ｎ型拡散領域は、前記電源パッドに接続されている、
ことを特徴とする半導体装置。
【請求項２】
ソース及びゲートが前記接地パッドに接続され、Ｎ型拡散領域であるドレインが前記パッドに接続された、ＥＳＤ保護回路として機能するＮＭＯＳトランジスタをさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
ソースが前記電源パッドに接続され、Ｐ型拡散領域であるドレインが前記パッドに接続されたオープンドレイン出力のＰＭＯＳトランジスタをさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項４】
ソースが前記接地パッドに接続され、Ｎ型拡散領域であるドレインが前記パッドに接続されたオープンドレイン出力のＮＭＯＳトランジスタをさらに備えることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。より詳細にはラッチアップの発生を抑制できる半導体装置に関する。
【背景技術】
【０００２】
まず、従来の半導体装置について説明する。図５は、従来の半導体装置を示す断面図である。
【０００３】
入力パッド７１への負の電圧を有するサージが印加された場合、Ｐ型半導体基板８７における少数キャリアである電子が、ＥＳＤ保護回路の領域のＮ型拡散領域８１からＰ型の半導体基板８７に漏れ出ることがある。この少数キャリアは、半導体基板８７から、接地パッド７２に接続されるＰ型拡散領域８２に、流れ込み、吸収される。ここで、ＥＳＤ保護回路から内部回路への方向におけるＰ型拡散領域８２の水平方向の長さは十分に長いので、少数キャリアは十分にＰ型拡散領域８２に吸収される。Ｐ型拡散領域８２に吸収されなかった少数キャリアは、半導体基板８７から、電源パッド７３に接続されるＮ型拡散領域８３〜８４に、強制的に引き抜かれる。入力パッド７１へのサージにより発生する少数キャリアは、内部回路でのラッチアップの発生の主要原因であるが、以上のように半導体基板８７から逃がすことで、内部回路でのラッチアップを発生しにくくしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−０１９３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１で開示された技術では、ＥＳＤ保護回路から内部回路への方向におけるＰ型拡散領域８２の水平方向の長さが長いので、その分、半導体装置の面積が大きくなってしまう。
【０００６】
本発明は、上記課題に鑑みてなされ、小さい面積でラッチアップの発生を抑制できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するため、パッドに接続される拡散領域であるドレインと、内部回路の領域と、前記ドレインと前記内部回路の領域との間に設けられ、第一Ｐ型拡散領域と、第二Ｐ型拡散領域と、前記第一Ｐ型拡散領域と前記第二Ｐ型拡散領域とに挟まれるＮ型拡散領域と、の３重ガードリングを備え、前記パッドへのサージによる少数キャリアを捕獲する少数キャリア捕獲領域と、を備え、前記第一Ｐ型拡散領域と前記第二Ｐ型拡散領域とは、最短距離でなくて迂回して金属膜配線によって接続され、且つ、それぞれ接地パッドに接続され、前記Ｎ型拡散領域は、電源パッドに接続される、ことを特徴とする半導体装置を提供する。
【発明の効果】
【０００８】
本発明では、３重ガードリング内において、正の電源電位を有するＮ型の拡散領域を接地電位を有するＰ型拡散領域によって挟むことで、ＥＳＤ保護回路から内部回路への方向におけるＰ型拡散領域の長さを短くしても、内部回路でのラッチアップの発生が抑制される。半導体装置の面積を小さくすることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置を示す断面図である。
【図２】半導体装置を示す平面図である。
【図３】半導体装置を示す断面図である。
【図４】半導体装置を示す平面図である。
【図５】従来の半導体装置を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、図面を参照して説明する。まず、半導体装置の構成について説明する。図１は、半導体装置を示す断面図であり、図２は、半導体装置を示す平面図である。
【００１１】
図１に示すように、半導体基板２７は、半導体装置をＥＳＤから保護するＥＳＤ保護回路の領域と、内部回路の領域と、入力あるいは出力のパッド１１への負の電圧を有するサージにより半導体基板に発生する少数キャリアを捕獲する少数キャリア捕獲領域と、の３つの領域からなっており、少数キャリア捕獲領域は内部回路の領域を取り囲み、通常ガードリングを形成している。入力あるいは出力のパッド１１、接地パッド、電源パッド、保護回路は基本的にはガードリングの外側に配置される。
【００１２】
ＥＳＤ保護回路の領域では、Ｎ型拡散領域２１が、Ｐ型の半導体基板２７の表面に形成される。このＮ型拡散領域２１は、通常半導体装置をＥＳＤから保護するＥＳＤ保護回路として機能するＮＭＯＳトランジスタのドレインである。このドレイン（Ｎ型拡散領域２１）は、パッド１１に接続される。図示しないが、このＮＭＯＳトランジスタのソース及びゲートが接地パッド１２に接続され、ドレインがパッド１１に接続されることにより、このＮＭＯＳトランジスタはＥＳＤ保護回路として機能する。また、他の構成として、Ｎ型拡散領域２１は、保護ダイオードのカソードであっても良い。
【００１３】
内部回路の領域では、Ｎ型ウェル２６が、Ｐ型の半導体基板２７の表面に形成される。Ｐ型拡散領域が、図示はしないが、Ｎ型ウェル２６の表面に形成される。このＰ型拡散領域は、ＰＭＯＳトランジスタのソースやドレインとなる。また、Ｎ型拡散領域が、図示はしないが、Ｐ型の半導体基板２７の表面に形成される。このＮ型拡散領域は、ＮＭＯＳトランジスタのソースやドレインとなる。
【００１４】
少数キャリア捕獲領域では、Ｐ型拡散領域２２とＮ型ウェル２４とＰ型拡散領域２５とが、Ｐ型の半導体基板２７の表面に形成される。Ｎ型拡散領域２３が、Ｎ型ウェル２４の表面に形成される。この時、Ｎ型ウェル２４は、Ｐ型拡散領域２２とＰ型拡散領域２５とに挟まれている。これらのＰ型拡散領域２２とＰ型拡散領域２５とＮ型ウェル２４内部のＮ型拡散領域２３とは、ドレイン（Ｎ型拡散領域２１）と内部回路の領域との間における、３重ガードリングとなる。Ｐ型拡散領域２２及びＰ型拡散領域２５は、それぞれ接地パッド１２に接続され、Ｎ型拡散領域２３は、電源パッド１３に接続される。
【００１５】
図２はＰ型拡散領域２２およびＰ型拡散領域２５と接地パッドの配置方法を示す例である。図２に示すように、Ｐ型拡散領域２２は、コンタクト２２Ａによって金属膜配線２２Ｂに電気的に接続され、Ｐ型拡散領域２５はコンタクト２５Ａによって金属膜配線２５Ｂに電気的に接続される。この金属膜配線２２Ｂは、外部接続用パッドである接地パッド１２に電気的に接続される。同様に、金属膜配線２５Ｂも、外部接続用パッドである接地パッド１２に電気的に接続される。この時、金属膜配線２２Ｂは、可能な限り接地パッド１２の近くまで、金属膜配線２５Ｂとは一緒にならずに別の配線として離間して、独立して配線されるようレイアウト設計する。同様に、金属膜配線２５Ｂも、可能な限り接地パッド１２の近くまで、金属膜配線２２Ｂとは一緒にならずに別の配線として離間して、独立して配線されるようレイアウト設計する。つまり、Ｐ型拡散領域２２とＰ型拡散領域２５とは、最短距離でなくて、相互に接触を避けて離間し、迂回した金属膜配線によって接続され、且つ、両方ともに接地パッド１２に接続される。
【００１６】
次に、半導体装置の動作について説明する。
パッド１１へのサージによる少数キャリア（電子）は、ＥＳＤ保護回路の領域のＮ型拡散領域２１（保護トランジスタのドレインあるいは保護ダイオードのカソード）からＰ型の半導体基板２７に漏れ出ることがある。この少数キャリアは、半導体基板２７から、接地パッド１２に接続されるＰ型拡散領域２２に、流れ込み、吸収される。Ｐ型拡散領域２２に吸収されなかった少数キャリアは、半導体基板２７から、電源パッド１３に接続されるＮ型拡散領域２３〜２４に、強制的に引き抜かれる。Ｎ型拡散領域２３〜２４に引き抜かれなかった少数キャリアは、半導体基板２７から、接地パッド１２に接続されるＰ型拡散領域２５に、流れ込み、吸収される。つまり、パッド１１へのサージによる少数キャリアを、Ｐ型拡散領域２２とＰ型拡散領域２５とＮ型ウェル２４内部のＮ型拡散領域２３との３重ガードリングにより、半導体基板２７から逃がすのである。
【００１７】
ここで、３重ガードリングにおけるＰ型拡散領域２２とＰ型拡散領域２５とは、最短距離でなくて迂回して金属膜配線によって接続されている。よって、Ｐ型拡散領域２２とＰ型拡散領域２５との間に、金属膜配線２２Ｂ及び金属膜配線２５Ｂによる寄生抵抗が存在する。この寄生抵抗により、Ｐ型拡散領域２２に吸収された少数キャリアは、Ｐ型拡散領域２５に流れ込まず、接地パッド１２に流れ込む。つまり、Ｐ型拡散領域２２による少数キャリア吸収機能が、確実に発揮される。パッド１１へのサージによる少数キャリアは、内部回路でのラッチアップの発生の主要原因であるが、前述のように半導体基板２７から逃がすことで、内部回路でのラッチアップを発生させにくくしている。
【００１８】
なお、図１では、Ｎ型拡散領域２１は、半導体装置をＥＳＤから保護するＥＳＤ保護回路として機能するＮＭＯＳトランジスタのドレインあるいは保護ダイオードのカソードである。ＮＭＯＳトランジスタの場合、このＮＭＯＳトランジスタのソース及びゲートが接地パッドに接続され、ドレインがパッド１１に接続される。
【００１９】
他の実施形態として、図３に示すように、Ｎ型拡散領域２１は、オープンドレイン出力のＮＭＯＳトランジスタのドレインでも良い。このＮＭＯＳトランジスタのソースが接地パッドに接続され、ドレインが出力パッド３１に接続される。
【００２０】
また、図４に示すように、ドレインは、オープンドレイン出力のＰＭＯＳトランジスタのドレインでも良い。このＰＭＯＳトランジスタのソースが電源パッドに接続され、ドレイン（Ｎ型ウェル２９内部のＰ型拡散領域２８）が出力パッドに接続される。
【符号の説明】
【００２１】
１１  入力パッド
１２  接地パッド
１３  電源パッド
２１  Ｎ型拡散領域
２２  Ｐ型拡散領域
２３  Ｎ型拡散領域
２４  Ｎ型ウェル
２５  Ｐ型拡散領域
２６  Ｎ型ウェル
２７  半導体基板
【図１】
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【図２】
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【図３】
2014123632.tif 000005
【図４】
2014123632.tif 000006
【図５】
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