(57)【要約】【課題】半導体集積回路の電源電圧を最適に制御すること。【解決手段】半導体集積回路は、電源電圧を生成する電源回路と、電源電圧に基づいて動作する記憶回路と、電圧制御回路と、を備える。電圧制御回路は、データ読み出しにおける記憶回路からの読み出しデータの出力タイミングが所望の期間に含まれるか否かを判定し、出力タイミングが所望の期間に含まれるように電源電圧を制御する。【選択図】図１
2014071916.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を生成する電源回路と、
前記電源電圧に基づいて動作する記憶回路と、
データ読み出しにおける前記記憶回路からの読み出しデータの出力タイミングが所望の期間に含まれるか否かを判定し、前記出力タイミングが前記所望の期間に含まれるように前記電源電圧を制御する電圧制御回路と
を備える
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記出力タイミングが前記所望の期間より前である場合、前記電圧制御回路は、前記電源電圧が低下するように前記電源回路を制御し、
前記出力タイミングが前記所望の期間より後である場合、前記電圧制御回路は、前記電源電圧が増加するように前記電源回路を制御する
半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路であって、
前記所望の期間は、第１タイミングから第２タイミングまでの期間であり、
前記電圧制御回路は、前記読み出しデータが出力される前記記憶回路の出力端子に接続されており、
前記電圧制御回路は、
前記第１タイミングにおいて前記出力端子に出力されているデータである第１データを保持する第１保持回路と、
前記第２タイミングにおいて前記出力端子に出力されているデータである第２データを保持する第２保持回路と、
前記第１データ及び前記第２データを前記読み出しデータの期待値と比較する比較回路と、
前記比較回路による比較結果に応じて、前記電源回路から出力される前記電源電圧を制御する制御回路と
を備える
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路であって、
前記第１データ及び前記第２データが共に前記読み出しデータの期待値と一致する場合、前記制御回路は、前記電源電圧が低下するように前記電源回路を制御し、
前記第１データ及び前記第２データが共に前記読み出しデータの期待値と不一致の場合、前記制御回路は、前記電源電圧が増加するように前記電源回路を制御する
半導体集積回路。
【請求項５】
請求項３に記載の半導体集積回路であって、
テスト用の前記読み出しデータのアドレスは予め決まっており、
前記電圧制御回路は、前記記憶回路における前記アドレスに書き込まれたデータを前記期待値として予め保持している
半導体集積回路。
【請求項６】
請求項３に記載の半導体集積回路であって、
前記電圧制御回路は、前記データ読み出し毎に、前記出力端子から出力されたデータに基づいて前記期待値を得る
半導体集積回路。
【請求項７】
半導体集積回路における電源電圧制御方法であって、
前記半導体集積回路は、
電源電圧を生成する電源回路と、
前記電源電圧に基づいて動作する記憶回路と
を備え、
前記電源電圧制御方法は、
データ読み出しにおける前記記憶回路からの読み出しデータの出力タイミングが所望の期間に含まれるか否かを判定するステップと、
前記出力タイミングが前記所望の期間に含まれるように前記電源電圧を制御するステップと
を含む
電源電圧制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における電源電圧制御技術に関する。
【背景技術】
【０００２】
半導体集積回路の分野において、省電力化のために有効なＤＶＦＳ（ＤｙｎａｍｉｃＶｏｌｔａｇｅ  Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ）技術が知られている。ＤＶＦＳによれば、処理負荷に応じて動作電圧及び動作周波数を動的に制御することにより、低消費電力を実現する。
【０００３】
特許文献１は、半導体集積回路が動作可能な最低電圧を調べる技術を開示している。当該技術によれば、あるデータに関して書き込み動作と読み出し動作が実施され、書き込みデータと読み出しデータの比較が行われる。書き込みデータと読み出しデータが一致した場合、動作可能と判定され、更に低い電源電圧で同じ処理が実施される。書き込みデータと読み出しデータが不一致になるまで同じ処理を繰り返すことによって、動作可能な最低電圧（限界電圧）を求めることができる。そして、電源電圧をその最低電圧に設定することにより、低消費電力が実現される。
【０００４】
特許文献２は、オンチップテスト回路を開示している。当該オンチップテスト回路は、半導体記憶装置のアクセスタイム等の半導体集積回路装置内の内部遅延時間を測定して、当該測定結果を外部に出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１２３８０７号公報
【特許文献２】特開２００６−２４４５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術によれば、書き込み動作と読み出し動作の両方が必要である。よって、読み出し機能しか有さないメモリに当該技術を適用することは不可能である。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。
【課題を解決するための手段】
【０００８】
一実施の形態において、半導体集積回路が提供される。その半導体集積回路は、電源電圧を生成する電源回路と、電源電圧に基づいて動作する記憶回路と、電圧制御回路と、を備える。電圧制御回路は、データ読み出しにおける記憶回路からの読み出しデータの出力タイミングが所望の期間に含まれるか否かを判定し、出力タイミングが所望の期間に含まれるように電源電圧を制御する。
【０００９】
一実施の形態において、半導体集積回路における電源電圧制御方法が提供される。半導体集積回路は、電源電圧を生成する電源回路と、電源電圧に基づいて動作する記憶回路と、を備える。電源電圧制御方法は、（Ａ）データ読み出しにおける記憶回路からの読み出しデータの出力タイミングが所望の期間に含まれるか否かを判定するステップと、（Ｂ）出力タイミングが所望の期間に含まれるように電源電圧を制御するステップと、を含む。
【発明の効果】
【００１０】
記憶回路からのデータ読み出しに基づいて、半導体集積回路の電源電圧を制御することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施の形態に係る半導体集積回路の構成を概略的に示すブロック図である。
【図２】図２は、第１の実施の形態に係る半導体集積回路における電源電圧制御方法を説明するための概念図である。
【図３】図３は、第２の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図４】図４は、第２の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。
【図５】図５は、第２の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。
【図６】図６は、第２の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。
【図７】図７は、第２の実施の形態に係る半導体集積回路における電源電圧制御方法を示すフローチャートである。
【図８】図８は、第３の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図９】図９は、第３の実施の形態に係る半導体集積回路における比較回路の構成を示す回路図である。
【図１０】図１０は、第３の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。
【図１１】図１１は、第３の実施の形態に係る半導体集積回路の動作を示す真理値表である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、実施の形態を説明する。
【００１３】
１．第１の実施の形態
図１は、第１の実施の形態に係る半導体集積回路１の構成を概略的に示すブロック図である。半導体集積回路１は、電源回路１０、記憶回路２０、及び電圧制御回路１００を備えている。電源回路１０は、半導体集積回路１の動作に必要な電源電圧ＶＤＤを生成する内部電源である。記憶回路２０は、その電源電圧ＶＤＤに基づいて動作する。記憶回路２０としては、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ、フラッシュメモリ等が例示される。
【００１４】
電圧制御回路１００は、電源電圧ＶＤＤの状態をモニタし、必要に応じて電源回路１０を制御する。より詳細には、電源電圧ＶＤＤの状態をモニタするために、電圧制御回路１００は、電源電圧ＶＤＤに基づいて動作する記憶回路２０の状態をモニタする。特に、電圧制御回路１００は、記憶回路２０が“読み出し動作”を行っている時の状態を示す読み出し動作情報ＤＲを受け取り、その読み出し動作情報ＤＲに基づいて電源電圧ＶＤＤの状態を把握する。そして、必要に応じて、電圧制御回路１００は、制御信号ＣＯＮを電源回路１０に出力し、電源電圧ＶＤＤを増加あるいは減少させる。
【００１５】
図２は、本実施の形態における電源電圧制御をより詳しく説明するための概念図である。記憶回路２０からのデータ読み出し期間は、読み出し対象アドレスが遷移した後、それが次に遷移するまでの期間である。記憶回路２０の読み出し対象アドレスから読み出されたデータは、データ読み出し期間中のあるタイミングで、記憶回路２０から出力される。
【００１６】
ここで、その読み出しデータの出力タイミングは、電源電圧ＶＤＤに依存して変動する。より詳細には、電源電圧ＶＤＤが高くなるにつれ、出力タイミングは早くなり、電源電圧ＶＤＤが低くなるにつれ、出力タイミングは遅くなる。従って、読み出しデータの出力タイミングをモニタすることによって、電源電圧ＶＤＤの状態を把握することが可能となる。
【００１７】
本実施の形態によれば、電源電圧ＶＤＤの変動をある範囲内に収めるために、読み出しデータの出力タイミングとして許される期間が定義される。その期間は、以下、「許容期間ＰＡ」と参照される。許容期間ＰＡは、先行する第１タイミングＴＦから後続する第２タイミングＴＳまでの期間として定義される。第１タイミングＴＦは、読み出しデータの出力タイミングとして許される最も早いタイミングである。一方、第２タイミングＴＳは、読み出しデータの出力タイミングとして許される最も遅いタイミングである。尚、第１タイミングＴＦと第２タイミングＴＳは、固定値ではなく、任意に設定され得る。すなわち、許容期間ＰＡは、固定期間ではなく、所望のデータ出力期間である。
【００１８】
電圧制御回路１００は、読み出し動作情報ＤＲに基づき、記憶回路２０からの読み出しデータの出力タイミングが許容期間ＰＡに含まれるか否かを判定する。そして、電圧制御回路１００は、出力タイミングが許容期間ＰＡに含まれるように電源電圧ＶＤＤ（つまり、電源回路１０）を制御する。
【００１９】
より詳細には、読み出しデータの出力タイミングが許容期間ＰＡよりも前である場合（Ｆａｓｔ）、電圧制御回路１００は、出力タイミングが早過ぎる、つまり、電源電圧ＶＤＤが高過ぎると判断する。そこで、電圧制御回路１００は、制御信号ＣＯＮを出力し、電源電圧ＶＤＤが低下するように電源回路１０を制御する。一方、読み出しデータの出力タイミングが許容期間ＰＡよりも後である場合（Ｓｌｏｗ）、電圧制御回路１００は、出力タイミングが遅過ぎる、つまり、電源電圧ＶＤＤが低過ぎると判断する。そこで、電圧制御回路１００は、制御信号ＣＯＮを出力し、電源電圧ＶＤＤが増加するように電源回路１０を制御する。
【００２０】
以上に説明されたように、本実施の形態によれば、記憶回路２０からの読み出しデータの出力タイミングがモニタされる。そして、その読み出しデータの出力タイミングが許容期間ＰＡに含まれるように、電源電圧ＶＤＤの制御が行われる。その結果、電源電圧ＶＤＤの変動やばらつきによる影響が抑えられる。
【００２１】
更に、本実施の形態によれば、記憶回路２０のデータ読み出し動作に基づいて、電源電圧ＶＤＤの制御が行われる。ここで、上記の特許文献１に記載されたようなデータ書き込みとデータ読み出しのセットを実行するといった処理は不要である。従って、記憶回路２０が読み出し機能しか有さないＲＯＭ等である場合にも、本実施の形態に係る技術を適用可能である。また、データ書き込み用の電流が不要であるため、消費電力も削減される。特に、記憶回路２０がデータ書き込みに大電流を要するフラッシュメモリ等の場合、その効果は絶大である。但し、記憶回路２０は、ＲＯＭやフラッシュメモリだけに限られず、ＳＲＡＭ、ＤＲＡＭ、ＭＲＡＭ等であってもよい。
【００２２】
２．第２の実施の形態
第２の実施の形態では、第１の実施の形態で説明された半導体集積回路１の１つの具体例を説明する。尚、第１の実施の形態と重複する説明は、適宜省略される。
【００２３】
２−１．構成
図３は、第２の実施の形態に係る半導体集積回路１の構成を示す回路ブロック図である。電源回路１０はレギュレータ回路であり、記憶回路２０はＳＲＡＭである。
【００２４】
ＳＲＡＭ２０には、対象アドレスを指定するアドレス選択信号Ａ［Ｎ：０］、ＳＲＡＭ２０を活性化するチップセレクト信号ＣＳＢ、データ書き込み／読み出しを制御するライトイネーブル信号ＷＥＢ等が入力される。また、データ書き込み時には、書き込みデータＤ［３：０］がＳＲＡＭ２０に入力され、データ読み出し時には、読み出しデータＤＱ［３：０］がＳＲＡＭ２０から出力される。読み出しデータＤＱ［３：０］は、以下、出力信号とも参照される。
【００２５】
また、ＳＲＡＭ２０から電圧制御回路１００には、アドレス遷移信号ＴＤ及び期待値情報ＤＥが出力される。アドレス遷移信号ＴＤは、アドレス選択信号Ａ［Ｎ：０］の遷移を通知する信号である。
【００２６】
期待値情報ＤＥは、電圧制御回路１００によって電源電圧制御が行われる際に用いられる読み出しデータを予め通知する情報である。つまり、期待値情報ＤＥは、電源電圧制御の際にＳＲＡＭ２０から読み出される読み出しデータの期待値を示す。例えば、電源電圧制御時、ＳＲＡＭ２０の所定のアドレスからデータが読み出されるとする。この場合の期待値情報ＤＥは、その所定のアドレスと、その所定のアドレスに書き込まれているデータを含む。電源電圧制御の際に複数のアドレスから読み出しデータが読み出される場合、期待値情報ＤＥも複数種類用意される。それら複数種類の期待値情報ＤＥは、電源電圧制御時の読み出し対象アドレスに基づいて区別することができる。
【００２７】
電圧制御回路１００は、読み出しデータが出力されるＳＲＡＭ２０の出力端子に接続されている。図３に示される例では、電圧制御回路１００は、出力信号ＤＱ０が出力されるＳＲＡＭ２０の出力端子に接続されている。よって、電圧制御回路１００は、出力信号ＤＱ０を受け取る。上述の読み出し動作情報ＤＲは、この出力信号ＤＱ０とアドレス遷移信号ＴＤ及び期待値情報ＤＥを含んでいる。尚、電圧制御回路１００が受け取るのは、出力信号ＤＱ０に限られず、他の出力信号ＤＱ１、ＤＱ２、ＤＱ３のうち１つあるいはそれ以上であってもよい。
【００２８】
図３に示されるように、電圧制御回路１００は、テスト制御回路１１０、出力信号保持回路１２０、比較回路１３０、及びレギュレータ制御回路１４０を備えている。
【００２９】
テスト制御回路１１０は、電源電圧制御時に、テスト信号ＴＥＳＴにより活性化される。このテスト制御回路１１０は、遅延生成部１１１と期待値記憶部１１２を備えている。
【００３０】
遅延生成部１１１は、ＳＲＡＭ２０から出力されるアドレス遷移信号ＴＤを受け取り、アドレス遷移が発生したことを認識する。そのアドレス遷移信号ＴＤに応答して、遅延生成部１１１は、第１タイミング信号ＴＡＦ及び第２タイミング信号ＴＡＳを生成する。第１タイミング信号ＴＡＦは、上記の許容期間ＰＡの開始である第１タイミングＴＦを規定するための信号であり、アドレス遷移から第１遅延時間経過後に立ち上がる。一方、第２タイミング信号ＴＡＳは、上記の許容期間ＰＡの終了である第２タイミングＴＳを規定するための信号であり、アドレス遷移から第２遅延時間経過後に立ち上がる。ここで、第２遅延時間は、第１遅延時間よりも長く設定される。尚、第１遅延時間及び第２遅延時間は、任意に設定され得る。
【００３１】
期待値記憶部１１２は、電源電圧制御が始まる前に、上述の期待値情報ＤＥを受け取り、格納する。期待値情報ＤＥは、電源電圧制御の際にＳＲＡＭ２０から読み出される読み出しデータ（本例の場合、出力信号ＤＱ０）の期待値を示す。期待値記憶部１１２は、その期待値を示す期待値信号ＥＸＰと、期待値信号ＥＸＰの反転信号である反転期待値信号ＥＸＰＢを出力する。
【００３２】
出力信号保持回路１２０は、第１タイミングＴＦにおいて出力されている出力信号ＤＱ０と、第２タイミングＴＳにおいて出力されている出力信号ＤＱ０を保持する。そのために、出力信号保持回路１２０は、第１レジスタ１２１（第１保持回路）と第２レジスタ１２２（第２保持回路）を備えている。
【００３３】
第１レジスタ１２１は、出力信号ＤＱ０と共に、上記の遅延生成部１１１から出力される第１タイミング信号ＴＡＦを受け取る。そして、第１タイミング信号ＴＡＦの立ち上がりに応答して、第１レジスタ１２１は、出力信号ＤＱ０をラッチする。すなわち、第１レジスタ１２１は、第１タイミングＴＦにおいて出力されている出力信号ＤＱ０（第１データ）をラッチする。第１レジスタ１２１は、第１タイミングＴＦでの出力信号ＤＱ０（第１データ）を示す第１タイミング出力信号ＰＯＵＴＦを出力する。
【００３４】
第２レジスタ１２２は、出力信号ＤＱ０と共に、上記の遅延生成部１１１から出力される第２タイミング信号ＴＡＳを受け取る。そして、第２タイミング信号ＴＡＳの立ち上がりに応答して、第２レジスタ１２２は、出力信号ＤＱ０をラッチする。すなわち、第２レジスタ１２２は、第２タイミングＴＳにおいて出力されている出力信号ＤＱ０（第２データ）をラッチする。第２レジスタ１２２は、第２タイミングＴＳでの出力信号ＤＱ０（第２データ）を示す第２タイミング出力信号ＰＯＵＴＳを出力する。
【００３５】
比較回路１３０は、第１タイミング出力信号ＰＯＵＴＦ、第２タイミング出力信号ＰＯＵＴＳ、期待値信号ＥＸＰ及び反転期待値信号ＥＸＰＢを受け取り、それらの一致／不一致を判定する。より詳細には、比較回路１３０は、ＸＯＲ回路（比較回路）１３１、１３２、１３３を備えている。
【００３６】
ＸＯＲ回路１３１は、第１タイミング出力信号ＰＯＵＴＦと期待値信号ＥＸＰを受け取り、それらの比較を行い、それらの一致／不一致を示す第１判定信号ＯＵＴＦを出力する。
【００３７】
ＸＯＲ回路１３２は、第２タイミング出力信号ＰＯＵＴＳと反転期待値信号ＥＸＰＢを受け取り、それらの比較を行い、それらの一致／不一致を示す第２判定信号ＯＵＴＳを出力する。
【００３８】
ＸＯＲ回路１３３は、第１判定信号ＯＵＴＦと第２判定信号ＯＵＴＳを受け取り、それらの比較を行い、それらの一致／不一致を示す判定信号ＯＵＴを出力する。
【００３９】
レギュレータ制御回路１４０は、比較回路１３０による比較結果に応じて、レギュレータ回路１０から出力される電源電圧ＶＤＤを制御する。具体的には、レギュレータ制御回路１４０は、比較結果を示す第１判定信号ＯＵＴＦ、第２判定信号ＯＵＴＳ及び判定信号ＯＵＴを、比較回路１３０から受け取る。そして、レギュレータ制御回路１４０は、それら第１判定信号ＯＵＴＦ、第２判定信号ＯＵＴＳ及び判定信号ＯＵＴのパターンに基づいて、電源電圧ＶＤＤの制御内容を決定する。レギュレータ制御回路１４０は、決定した制御内容に応じた制御信号ＣＯＮをレギュレータ回路１０に出力する。
【００４０】
２−２．動作
次に、電源電圧制御時の半導体集積回路１の動作を説明する。テスト制御回路１１０は、テスト信号ＴＥＳＴにより活性化されているとする。
【００４１】
２−２−１．Ｓｌｏｗの場合
図４は、読み出しデータの出力タイミングが許容期間ＰＡよりも後である場合（Ｓｌｏｗ）のタイミングチャートを示している。時刻Ｔ１〜Ｔ２の期間が１つのデータ読み出し期間であり、時刻Ｔ２〜Ｔ３の期間が他のデータ読み出し期間である。
【００４２】
データ読み出し期間Ｔ１〜Ｔ２における動作は、次の通りである。時刻Ｔ１において、読み出し対象アドレスが“Ａ１”に遷移する。この読み出し対象アドレス“Ａ１”に関する情報は、期待値記憶部１１２に送られる。期待値記憶部１１２は、読み出し対象アドレス“Ａ１”に対応する期待値信号ＥＸＰと反転期待値信号ＥＸＰＢを出力する。本例において、期待値は“１”であるとする。
【００４３】
ＳＲＡＭ２０の読み出し対象アドレス“Ａ１”から読み出されたデータは、時刻Ｔ１３において、ＳＲＡＭ２０から出力される。つまり、出力信号ＤＱ０＝“１”の出力タイミングは、時刻Ｔ１３である。本例において、時刻Ｔ１３は、許容期間ＰＡよりも後である。
【００４４】
遅延生成部１１１は、時刻Ｔ１（アドレス遷移）から第１遅延時間経過後の時刻Ｔ１１（第１タイミングＴＦ）に、第１タイミング信号ＴＡＦを立ち上げる。それに応答して、第１レジスタ１２１は、出力信号ＤＱ０をラッチする。時刻Ｔ１１（第１タイミングＴＦ）において、出力信号ＤＱ０は、まだ期待値“１”にはなっておらず、“０”のままである。従って、第１タイミング出力信号ＰＯＵＴＦは、期待値“１”と一致しない“０”となる。
【００４５】
また、遅延生成部１１１は、時刻Ｔ１（アドレス遷移）から第２遅延時間経過後の時刻Ｔ１２（第２タイミングＴＳ）に、第２タイミング信号ＴＡＳを立ち上げる。それに応答して、第２レジスタ１２２は、出力信号ＤＱ０をラッチする。時刻Ｔ１２（第２タイミングＴＳ）において、出力信号ＤＱ０は、まだ期待値“１”とはなっておらず、“０”のままである。従って、第２タイミング出力信号ＰＯＵＴＳは、期待値“１”と一致しない“０”となる。
【００４６】
比較回路１３０は、第１タイミング出力信号ＰＯＵＴＦ＝“０”、第２タイミング出力信号ＰＯＵＴＳ＝“０”、期待値信号ＥＸＰ＝“１”、及び反転期待値信号ＥＸＰＢ＝“０”の比較を行う。その結果、第１判定信号ＯＵＴＦは“０”となり、第２判定信号ＯＵＴＳは“１”となり、判定信号ＯＵＴは“０”となる。
【００４７】
時刻Ｔ２の直前に、レギュレータ制御回路１４０は、電源電圧ＶＤＤの制御内容を決定する。判定信号ＯＵＴ＝“０”は、読み出しデータの出力タイミングが許容期間ＰＡ内に含まれていないことを意味する。また、第２判定信号ＯＵＴＳ＝“１”は、その出力タイミングが許容期間ＰＡよりも後であることを意味する。つまり、レギュレータ制御回路１４０は、第１判定信号ＯＵＴＦ、第２判定信号ＯＵＴＳ、及び判定信号ＯＵＴのパターンから、出力タイミングが遅過ぎると判断することができる。この場合、レギュレータ制御回路１４０は、電源電圧ＶＤＤが増加するようにレギュレータ回路１０を制御する。
【００４８】
データ読み出し期間Ｔ２〜Ｔ３における動作は、次の通りである。時刻Ｔ２において、読み出し対象アドレスが“Ａ２”に遷移する。この読み出し対象アドレス“Ａ２”に関する情報は、期待値記憶部１１２に送られる。期待値記憶部１１２は、読み出し対象アドレス“Ａ２”に対応する期待値信号ＥＸＰと反転期待値信号ＥＸＰＢを出力する。本例において、期待値は“０”であるとする。
【００４９】
ＳＲＡＭ２０の読み出し対象アドレス“Ａ２”から読み出されたデータは、時刻Ｔ２３において、ＳＲＡＭ２０から出力される。つまり、出力信号ＤＱ０＝“０”の出力タイミングは、時刻Ｔ２３である。本例において、時刻Ｔ２３は、許容期間ＰＡよりも後である。
【００５０】
遅延生成部１１１は、時刻Ｔ２（アドレス遷移）から第１遅延時間経過後の時刻Ｔ２１（第１タイミングＴＦ）に、第１タイミング信号ＴＡＦを立ち上げる。それに応答して、第１レジスタ１２１は、出力信号ＤＱ０をラッチする。時刻Ｔ２１（第１タイミングＴＦ）において、出力信号ＤＱ０は、まだ期待値“０”にはなっておらず、“１”のままである。従って、第１タイミング出力信号ＰＯＵＴＦは、期待値“０”と一致しない“１”となる。
【００５１】
また、遅延生成部１１１は、時刻Ｔ２（アドレス遷移）から第２遅延時間経過後の時刻Ｔ２２（第２タイミングＴＳ）に、第２タイミング信号ＴＡＳを立ち上げる。それに応答して、第２レジスタ１２２は、出力信号ＤＱ０をラッチする。時刻Ｔ２２（第２タイミングＴＳ）において、出力信号ＤＱ０は、まだ期待値“０”とはなっておらず、“１”のままである。従って、第２タイミング出力信号ＰＯＵＴＳは、期待値“０”と一致しない“１”となる。
【００５２】
比較回路１３０は、第１タイミング出力信号ＰＯＵＴＦ＝“１”、第２タイミング出力信号ＰＯＵＴＳ＝“１”、期待値信号ＥＸＰ＝“０”、及び反転期待値信号ＥＸＰＢ＝“１”の比較を行う。その結果、第１判定信号ＯＵＴＦは“０”となり、第２判定信号ＯＵＴＳは“１”となり、判定信号ＯＵＴは“０”となる。
【００５３】
時刻Ｔ３の直前に、レギュレータ制御回路１４０は、電源電圧ＶＤＤの制御内容を決定する。上述のデータ読み出し期間Ｔ１〜Ｔ２の場合と同様に、レギュレータ制御回路１４０は、出力タイミングが遅過ぎると判断し、電源電圧ＶＤＤが増加するようにレギュレータ回路１０を制御する。
【００５４】
２−２−２．Ｆａｓｔの場合
図５は、読み出しデータの出力タイミングが許容期間ＰＡよりも前である場合（Ｆａｓｔ）のタイミングチャートを示している。期待値信号ＥＸＰ、反転期待値信号ＥＸＰＢ、第１タイミング信号ＴＡＦ、及び第２タイミング信号ＴＡＳの変化は、上記のＳｌｏｗの場合と同じである。
【００５５】
データ読み出し期間Ｔ１〜Ｔ２において、出力信号ＤＱ０＝“１”の出力タイミングＴ１３は、許容期間ＰＡよりも前である。時刻Ｔ１１（第１タイミングＴＦ）において、出力信号ＤＱ０は既に期待値“１”となっており、第１タイミング出力信号ＰＯＵＴＦは、期待値“１”と一致する“１”となる。また、時刻Ｔ１２（第２タイミングＴＳ）において、出力信号ＤＱ０は既に期待値“１”となっており、第２タイミング出力信号ＰＯＵＴＳは、期待値“１”と一致する“１”となる。
【００５６】
比較回路１３０は、第１タイミング出力信号ＰＯＵＴＦ＝“１”、第２タイミング出力信号ＰＯＵＴＳ＝“１”、期待値信号ＥＸＰ＝“１”、及び反転期待値信号ＥＸＰＢ＝“０”の比較を行う。その結果、第１判定信号ＯＵＴＦは“１”となり、第２判定信号ＯＵＴＳは“０”となり、判定信号ＯＵＴは“０”となる。
【００５７】
時刻Ｔ２の直前に、レギュレータ制御回路１４０は、電源電圧ＶＤＤの制御内容を決定する。判定信号ＯＵＴ＝“０”は、読み出しデータの出力タイミングが許容期間ＰＡ内に含まれていないことを意味する。また、第１判定信号ＯＵＴＦ＝“１”は、その出力タイミングが許容期間ＰＡよりも前であることを意味する。つまり、レギュレータ制御回路１４０は、第１判定信号ＯＵＴＦ、第２判定信号ＯＵＴＳ、及び判定信号ＯＵＴのパターンから、出力タイミングが早過ぎると判断することができる。この場合、レギュレータ制御回路１４０は、電源電圧ＶＤＤが低下するようにレギュレータ回路１０を制御する。
【００５８】
データ読み出し期間Ｔ２〜Ｔ３において、出力信号ＤＱ０＝“０”の出力タイミングＴ２３は、許容期間ＰＡよりも前である。時刻Ｔ２１（第１タイミングＴＦ）において、出力信号ＤＱ０は既に期待値“０”となっており、第１タイミング出力信号ＰＯＵＴＦは、期待値“０”と一致する“０”となる。また、時刻Ｔ２２（第２タイミングＴＳ）において、出力信号ＤＱ０は既に期待値“０”となっており、第２タイミング出力信号ＰＯＵＴＳは、期待値“０”と一致する“０”となる。
【００５９】
比較回路１３０は、第１タイミング出力信号ＰＯＵＴＦ＝“０”、第２タイミング出力信号ＰＯＵＴＳ＝“０”、期待値信号ＥＸＰ＝“０”、及び反転期待値信号ＥＸＰＢ＝“１”の比較を行う。その結果、第１判定信号ＯＵＴＦは“１”となり、第２判定信号ＯＵＴＳは“０”となり、判定信号ＯＵＴは“０”となる。
【００６０】
時刻Ｔ３の直前に、レギュレータ制御回路１４０は、電源電圧ＶＤＤの制御内容を決定する。上述のデータ読み出し期間Ｔ１〜Ｔ２の場合と同様に、レギュレータ制御回路１４０は、出力タイミングが早過ぎると判断し、電源電圧ＶＤＤが低下するようにレギュレータ回路１０を制御する。
【００６１】
２−２−３．ＯＫの場合
図６は、読み出しデータの出力タイミングが許容期間ＰＡ内に含まれている場合（ＯＫ）のタイミングチャートを示している。期待値信号ＥＸＰ、反転期待値信号ＥＸＰＢ、第１タイミング信号ＴＡＦ、及び第２タイミング信号ＴＡＳの変化は、上記のＦａｓｔ、Ｓｌｏｗの場合と同じである。
【００６２】
データ読み出し期間Ｔ１〜Ｔ２において、出力信号ＤＱ０＝“１”の出力タイミングＴ１３は、時刻Ｔ１１よりも後で、時刻Ｔ１２よりも前である。時刻Ｔ１１（第１タイミングＴＦ）において、出力信号ＤＱ０は、まだ期待値“１”にはなっておらず、“０”のままである。従って、第１タイミング出力信号ＰＯＵＴＦは、期待値“１”と一致しない“０”となる。一方、時刻Ｔ１２（第２タイミングＴＳ）において、出力信号ＤＱ０は既に期待値“１”となっており、第２タイミング出力信号ＰＯＵＴＳは、期待値“１”と一致する“１”となる。
【００６３】
比較回路１３０は、第１タイミング出力信号ＰＯＵＴＦ＝“０”、第２タイミング出力信号ＰＯＵＴＳ＝“１”、期待値信号ＥＸＰ＝“１”、及び反転期待値信号ＥＸＰＢ＝“０”の比較を行う。その結果、第１判定信号ＯＵＴＦは“０”となり、第２判定信号ＯＵＴＳは“０”となり、判定信号ＯＵＴは“１”となる。
【００６４】
時刻Ｔ２の直前に、レギュレータ制御回路１４０は、電源電圧ＶＤＤの制御内容を決定する。判定信号ＯＵＴ＝“１”は、読み出しデータの出力タイミングが許容期間ＰＡ内に含まれていることを意味する。この場合、レギュレータ制御回路１４０は、電源電圧ＶＤＤの増減を行わない。
【００６５】
データ読み出し期間Ｔ２〜Ｔ３において、出力信号ＤＱ０＝“１”の出力タイミングＴ２３は、時刻Ｔ２１よりも後で、時刻Ｔ２２よりも前である。時刻Ｔ２１（第１タイミングＴＦ）において、出力信号ＤＱ０は、まだ期待値“０”にはなっておらず、“１”のままである。従って、第１タイミング出力信号ＰＯＵＴＦは、期待値“０”と一致しない“１”となる。一方、時刻Ｔ２２（第２タイミングＴＳ）において、出力信号ＤＱ０は既に期待値“０”となっており、第２タイミング出力信号ＰＯＵＴＳは、期待値“０”と一致する“０”となる。
【００６６】
比較回路１３０は、第１タイミング出力信号ＰＯＵＴＦ＝“１”、第２タイミング出力信号ＰＯＵＴＳ＝“０”、期待値信号ＥＸＰ＝“０”、及び反転期待値信号ＥＸＰＢ＝“１”の比較を行う。その結果、第１判定信号ＯＵＴＦは“０”となり、第２判定信号ＯＵＴＳは“０”となり、判定信号ＯＵＴは“１”となる。
【００６７】
時刻Ｔ３の直前に、レギュレータ制御回路１４０は、電源電圧ＶＤＤの制御内容を決定する。上述のデータ読み出し期間Ｔ１〜Ｔ２の場合と同様に、レギュレータ制御回路１４０は、電源電圧ＶＤＤの増減を行わない。
【００６８】
２−２−４．フローチャート
図７は、本実施の形態に係る半導体集積回路１における電源電圧制御方法を示すフローチャートである。
【００６９】
ステップＳ１０１において、遅延生成部１１１における遅延時間（つまり、第１タイミング信号ＴＡＦに関する第１遅延時間、及び第２タイミング信号ＴＡＳに関する第２遅延時間）が所望の値に設定される。これにより、許容期間ＰＡが所望の期間に設定される。また、期待値データＤＥが期待値記憶部１１２に格納される。更に、電源電圧ＶＤＤがティピカル値に初期設定される。
【００７０】
ステップＳ１０２において、ＳＲＡＭ２０からのデータ読み出し動作が実施される。
【００７１】
ステップＳ１０３において、電圧制御回路１００（比較回路１３０）は、ＳＲＡＭ２０からの読み出しデータの出力タイミングが許容期間ＰＡに含まれるか否かを判定する。
【００７２】
判定信号ＯＵＴが“１”の場合（ステップＳ１０４；Ｙｅｓ）、読み出しデータの出力タイミングは許容期間ＰＡ内に含まれている。この場合、レギュレータ制御回路１４０は、電源電圧ＶＤＤの増減を行わず、電源電圧制御処理は終了する。
【００７３】
判定信号ＯＵＴが“０”であり（ステップＳ１０４；Ｎｏ）、且つ、第２判定信号ＯＵＴＳが“１”である場合（ステップＳ１０５；Ｙｅｓ）、読み出しデータの出力タイミングは許容期間ＰＡよりも遅い。この場合、レギュレータ制御回路１４０は、電源電圧ＶＤＤが増加するようにレギュレータ回路１０を制御する（ステップＳ１０６）。その後、処理は、ステップＳ１０２に戻る。そして、異なる読み出し対象アドレスで、ステップＳ１０２が実施される。
【００７４】
判定信号ＯＵＴが“０”であり（ステップＳ１０４；Ｎｏ）、且つ、第２判定信号ＯＵＴＳが“０”である場合（ステップＳ１０５；Ｎｏ）、読み出しデータの出力タイミングは許容期間ＰＡよりも早い。この場合、レギュレータ制御回路１４０は、電源電圧ＶＤＤが減少するようにレギュレータ回路１０を制御する（ステップＳ１０７）。その後、処理は、ステップＳ１０２に戻る。そして、異なる読み出しアドレスで、ステップＳ１０２が実施される。
【００７５】
このような処理が繰り返されることにより、読み出しデータの出力タイミングが許容期間ＰＡに含まれるように、電源電圧ＶＤＤが制御される。
【００７６】
３．第３の実施の形態
第３の実施の形態では、第１の実施の形態で説明された半導体集積回路１の他の具体例を説明する。尚、既出の実施の形態と重複する説明は、適宜省略される。
【００７７】
３−１．構成
図８は、第３の実施の形態に係る半導体集積回路１の構成を示す回路ブロック図である。既出の図３で示された構成と比較した差異について説明する。
【００７８】
まず、期待値記憶部１１２、期待値情報ＤＥ、期待値信号ＥＸＰ、及び反転期待値信号ＥＸＰＢが省略されている。つまり、読み出しデータの期待値を予め記憶しておくという処理は省かれる。その代わり、データ読み出し毎に、ＳＲＡＭ２０の出力端子から出力されるデータに基づいて期待値が直接得られる。そのために、バッファ回路１５０が追加されている。バッファ回路１５０は、ＳＲＡＭ２０の出力端子から出力信号ＤＱ０を受け取り、その出力信号ＤＱ０に応じた期待値信号ＴＱ０を出力する。
【００７９】
また、遅延生成部１１１は、第１タイミング信号ＴＡＦ及び第２タイミング信号ＴＡＳに加えて、トリガ信号ＴＲＧを生成する。具体的には、遅延生成部１１１は、アドレス遷移から第３遅延時間経過後に、トリガ信号ＴＲＧを立ち上げる。ここで、第３遅延時間は、第２タイミング信号ＴＡＳに関する第２遅延時間よりも更に長く設定される。
【００８０】
更に、図３における比較回路１３０が、比較回路１６０に置き換えられている。図９は、本実施の形態における比較回路１６０の構成例を示している。
【００８１】
比較回路１６０は、第１タイミング出力信号ＰＯＵＴＦ、第２タイミング出力信号ＰＯＵＴＳ、期待値信号ＴＱ０、及びトリガ信号ＴＲＧを受け取る。信号ＴＡＳＴは、第２タイミング出力信号ＰＯＵＴＳと同じレベルの信号であり、信号ＴＡＳＢは、第２タイミング出力信号ＰＯＵＴＳの反転信号である。信号ＴＡＦＴは、第１タイミング出力信号ＰＯＵＴＦと同じレベルの信号であり、信号ＴＡＦＢは、第１タイミング出力信号ＰＯＵＴＦの反転信号である。信号ＴＱ０Ｔは、期待値信号ＴＱ０と同じレベルの信号であり、信号ＴＱ０Ｂは、期待値信号ＴＱ０の反転信号である。
【００８２】
また、比較回路１６０は、判定回路１６１−０〜１６１−７を備えている。判定回路１６１−０には、信号ＴＡＳＢ、ＴＡＦＢ、ＴＱ０Ｂが入力信号として入力される。判定回路１６１−１には、信号ＴＡＳＢ、ＴＡＦＢ、ＴＱ０Ｔが入力信号として入力される。判定回路１６１−２には、信号ＴＡＳＢ、ＴＡＦＴ、ＴＱ０Ｂが入力信号として入力される。判定回路１６１−３には、信号ＴＡＳＢ、ＴＡＦＴ、ＴＱ０Ｔが入力信号として入力される。判定回路１６１−４には、信号ＴＡＳＴ、ＴＡＦＢ、ＴＱ０Ｂが入力信号として入力される。判定回路１６１−５には、信号ＴＡＳＴ、ＴＡＦＢ、ＴＱ０Ｔが入力信号として入力される。判定回路１６１−６には、信号ＴＡＳＴ、ＴＡＦＴ、ＴＱ０Ｂが入力信号として入力される。判定回路１６１−７には、信号ＴＡＳＴ、ＴＡＦＴ、ＴＱ０Ｔが入力信号として入力される。
【００８３】
各反転回路１６１−ｋ（ｋ＝０〜７）は、ＮＡＮＤ回路１６２、インバータ回路１６３、及びフリップフロップ１６４を備えている。ＮＡＮＤ回路１６２には上記の入力信号が入力される。ＮＡＮＤ回路１６２の出力端子は、インバータ回路１６３の入力端子に接続されている。インバータ回路１６３の出力端子は、フリップフロップ１６４のデータ入力端子に接続されている。また、フリップフロップ１６４のクロック入力端子には、上記のトリガ信号ＴＲＧが入力される。トリガ信号ＴＲＧの立ち上がりに応答して、フリップフロップ１６４は、データ入力端子に入力されているデータをラッチする。そして、フリップフロップ１６４は、ラッチしたデータを判定信号Ｒ［ｋ］として出力する。
【００８４】
このように、比較回路１６０は、第１タイミング出力信号ＰＯＵＴＦ、第２タイミング出力信号ＰＯＵＴＳ、及び期待値信号ＴＱ０に基づいて、判定信号Ｒ［７：０］を生成する。判定信号Ｒ［７：０］は、第１タイミング出力信号ＰＯＵＴＦ、第２タイミング出力信号ＰＯＵＴＳ、及び期待値信号ＴＱ０の組み合わせパターンに応じて変化する。すなわち、判定信号Ｒ［７：０］は、第１タイミング出力信号ＰＯＵＴＦ、第２タイミング出力信号ＰＯＵＴＳ、及び期待値信号ＴＱ０の一致／不一致を示すインデックスとなる。よって、レギュレータ制御回路１４０は、その判定信号Ｒ［７：０］のパターンに基づいて、電源電圧ＶＤＤの制御内容を決定することができる。
【００８５】
３−２．動作
図１０は、読み出しデータの出力タイミングが許容期間ＰＡよりも後である場合（Ｓｌｏｗ）のタイミングチャートを示している。第１タイミング信号ＴＡＦ、及び第２タイミング信号ＴＡＳ、第１タイミング出力信号ＰＯＵＴＦ、及び第２タイミング出力信号ＰＯＵＴＳの変化は、上述の第２の実施の形態の場合（図４参照）と同じである。
【００８６】
データ読み出し期間Ｔ１〜Ｔ２の時刻Ｔ１３において、ＳＲＡＭ２０から出力信号ＤＱ０＝“１”が出力される。バッファ回路１５０は、期待値信号ＴＱ０＝“１”を比較回路１６０に出力する。
【００８７】
時刻Ｔ２の直前の時刻Ｔ１４において、遅延生成部１１１は、トリガ信号ＴＲＧを立ち上げる。それに応答して、比較回路１６０は、第１タイミング出力信号ＰＯＵＴＦ＝“０”、第２タイミング出力信号ＰＯＵＴＳ＝“０”、及び期待値信号ＴＱ０＝“１”の組み合わせパターンに応じた判定信号Ｒ［７：０］を出力する。本例の場合、判定信号Ｒ［１］のみが“１”であり、その他は“０”である。この場合、レギュレータ制御回路１４０は、出力タイミングが遅過ぎると判断し、電源電圧ＶＤＤが増加するようにレギュレータ回路１０を制御する。
【００８８】
データ読み出し期間Ｔ２〜Ｔ３の時刻Ｔ２３において、ＳＲＡＭ２０から出力信号ＤＱ０＝“０”が出力される。バッファ回路１５０は、期待値信号ＴＱ０＝“０”を比較回路１６０に出力する。
【００８９】
時刻Ｔ３の直前の時刻Ｔ２４において、遅延生成部１１１は、トリガ信号ＴＲＧを立ち上げる。それに応答して、比較回路１６０は、第１タイミング出力信号ＰＯＵＴＦ＝“１”、第２タイミング出力信号ＰＯＵＴＳ＝“１”、及び期待値信号ＴＱ０＝“０”の組み合わせパターンに応じた判定信号Ｒ［７：０］を出力する。本例の場合、判定信号Ｒ［６］のみが“１”であり、その他は“０”である。この場合、レギュレータ制御回路１４０は、出力タイミングが遅過ぎると判断し、電源電圧ＶＤＤが増加するようにレギュレータ回路１０を制御する。
【００９０】
読み出しデータの出力タイミングが許容期間ＰＡよりも前あるいはそれに含まれている場合（Ｆａｓｔ、ＯＫ）も同様である。
【００９１】
図１１は、真理値表を示している。判定信号Ｒ［７：０］は、第１タイミング出力信号ＰＯＵＴＦ、第２タイミング出力信号ＰＯＵＴＳ、及び期待値信号ＴＱ０の組み合わせパターンに応じて変化する。すなわち、判定信号Ｒ［７：０］は、“Ｆａｓｔ”、“Ｓｌｏｗ”、“ＯＫ”といった状態を示すインデックスとなる。よって、レギュレータ制御回路１４０は、その判定信号Ｒ［７：０］のパターンに基づいて、電源電圧ＶＤＤの制御内容を決定することができる。
【００９２】
以上に説明されたように、本実施の形態によれば、電圧制御回路１００は、データ読み出し毎に、ＳＲＡＭ２０の出力端子から出力された出力信号ＤＱ０に基づいて期待値信号ＴＱ０を直接得る。所定のアドレスのデータを期待値として予め格納しておく必要がないため、処理の自由度が向上する。
【００９３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９４】
１    半導体集積回路
１０    電源回路、レギュレータ回路
２０    記憶回路、ＳＲＡＭ
１００    電圧制御回路
１１０    テスト制御回路
１１１    遅延生成部
１１２    期待値記憶部
１２０    出力信号保持回路
１２１    第１レジスタ
１２２    第２レジスタ
１３０    比較回路
１３１、１３２、１３３    ＸＯＲ回路
１４０    レギュレータ制御回路
１５０    バッファ回路
１６０    比較回路
１６１、１６１−０〜１６１−７    判定回路
１６２    ＮＡＮＤ回路
１６３    インバータ回路
１６４    フリップフロップ
Ａ［Ｎ：０］    アドレス選択信号
ＣＯＮ    制御信号
ＣＳＢ    チップセレクト信号
Ｄ［３：０］    書き込みデータ
ＤＥ      期待値情報
ＤＲ      読み出し動作情報
ＤＱ［３：０］    読み出しデータ、出力信号
ＥＸＰ    期待値信号
ＥＸＰＢ  反転期待値信号
ＯＵＴ    判定信号
ＯＵＴＦ  第１判定信号
ＯＵＴＳ  第２判定信号
ＰＡ      許容期間
Ｒ［７：０］  判定信号
ＰＯＵＴＦ    第１タイミング出力信号
ＰＯＵＴＳ    第２タイミング出力信号
ＴＡＦ    第１タイミング信号
ＴＡＳ    第２タイミング信号
ＴＤ      アドレス遷移信号
ＴＥＳＴ  テスト信号
ＴＦ      第１タイミング
ＴＳ      第２タイミング
ＴＱ０    期待値信号
ＴＲＧ    トリガ信号
ＶＤＤ    電源電圧
ＷＥＢ    ライトイネーブル信号
【図１】
2014071916.tif 000003
【図２】
2014071916.tif 000004
【図３】
2014071916.tif 000005
【図４】
2014071916.tif 000006
【図５】
2014071916.tif 000007
【図６】
2014071916.tif 000008
【図７】
2014071916.tif 000009
【図８】
2014071916.tif 000010
【図９】
2014071916.tif 000011
【図１０】
2014071916.tif 000012
【図１１】
2014071916.tif 000013