(57)【要約】【課題】特性を調整した後に、動作によって再び特性が変化してしまうことを防止することができる半導体回路、ＤＡ変換器、ミキサ回路、無線通信装置、閾値電圧調整方法及びトランジスタの良否判定方法を提供する。【解決手段】実施形態の半導体回路は、基板と、トンネル酸化膜と、電荷蓄積膜と、ブロック層と、複数のノードとを有する。基板は、ソース又はドレインのいずれかとなる２つの拡散層が形成された半導体からなる。トンネル酸化膜は、基板の拡散層間の領域上に形成されている。電荷蓄積膜は、トンネル酸化膜上に形成されて電荷を蓄積する。ブロック層は、電荷蓄積膜とゲート電極との間に形成され、層厚が５ｎｍ以上１５ｎｍ以下となるように第１酸化膜、窒化膜及び第２酸化膜が積層されている。複数のノードは、ソースとドレインとが入れ替わるように外部からの電圧を印加可能にするとともに、ゲート電圧、ドレイン電流及び基板電流を検出可能にする。【選択図】図１２
2014154847.tif 000002
【特許請求の範囲】
【請求項１】
ソース又はドレインのいずれかとなる２つの拡散層が形成された半導体からなる基板と、
前記基板の前記拡散層間の領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成されて電荷を蓄積する電荷蓄積膜と、
前記電荷蓄積膜とゲート電極との間に形成され、層厚が５ｎｍ以上１５ｎｍ以下となるように第１酸化膜、窒化膜及び第２酸化膜が積層されたブロック層と、
前記ソースと前記ドレインとが入れ替わるように外部からの電圧を印加可能にするとともに、ゲート電圧、ドレイン電流及び基板電流を検出可能にする複数のノードと、
を有する半導体回路。
【請求項２】
前記複数のノードを介して前記ゲート電圧、前記ドレイン電流及び前記基板電流を検出する検出部と、
前記検出部が検出する前記ゲート電圧、前記ドレイン電流及び前記基板電流に基づいて、前記電荷蓄積膜に蓄積される電荷により変化する閾値電圧が目標値に達したか否か、及び前記基板に流れた総電荷量が上限値に達したか否かを判定する判定部と、
前記目標値又は前記上限値のいずれかに達したと前記判定部が判定するまで、前記電荷蓄積膜に電荷を蓄積させるように前記基板電流を流すよう制御する制御部と、
をさらに有する請求項１に記載の半導体回路。
【請求項３】
複数の請求項１に記載の半導体回路を有する複数ビット分解能のＤＡ変換器。
【請求項４】
対となって差動信号を受入れる複数の請求項１に記載の半導体回路を有するミキサ回路。
【請求項５】
複数の請求項１に記載の半導体回路を有する複数ビット分解能のＤＡ変換器、及び、対となって差動信号を受入れる複数の請求項１に記載の半導体回路を有するミキサ回路の少なくともいずれかを有する無線通信装置。
【請求項６】
半導体からなる基板に設けられた２つの拡散層間の領域とゲート電極との間に電荷蓄積膜を具備するトランジスタの閾値電圧を調整する方法であって、
ゲート電圧、ドレイン電流及び基板電流を検出する工程と、
検出した前記ゲート電圧、前記ドレイン電流及び前記基板電流に基づいて、前記電荷蓄積膜に蓄積される電荷により変化する閾値電圧が目標値に達したか否か、及び前記基板に流れた総電荷量が上限値に達したか否かを判定する工程と、
前記目標値又は前記上限値のいずれかに達したと判定するまで、前記電荷蓄積膜に電荷を蓄積させるように前記基板電流を流すよう制御する工程と、
を含む閾値電圧調整方法。
【請求項７】
半導体からなる基板に設けられた２つの拡散層間の領域とゲート電極との間に電荷蓄積膜を具備するトランジスタの良否を判定する方法であって、
ゲート電圧、ドレイン電流及び基板電流を検出する工程と、
検出した前記ゲート電圧、前記ドレイン電流及び前記基板電流に基づいて、前記電荷蓄積膜に蓄積される電荷により変化する閾値電圧が目標値に達したか否か、及び前記基板に流れた総電荷量が上限値に達したか否かを判定する工程と、
前記目標値又は前記上限値のいずれかに達したと判定するまで、前記電荷蓄積膜に電荷を蓄積させるように前記基板電流を流すよう制御する工程と、
前記上限値に達する前に前記目標値に達した場合に良と判定し、前記目標値に達する前に前記上限値に達した場合に否と判定する工程と、
を含むトランジスタの良否判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体回路、ＤＡ変換器、ミキサ回路、無線通信装置、閾値電圧調整方法及びトランジスタの良否判定方法に関する。
【背景技術】
【０００２】
例えば、無線通信装置などにおいては、受信信号における２次歪み発生を抑える必要がある。ここで、対となるＭＯＳトランジスタを用いたシングルバランスドミキサが用いられる場合、チップ上で隣に配置されたトランジスタでも閾値電圧が大きく異なってしまい、２次歪み発生の要因となることがある。トランジスタのしきい値ばらつきのデメリットを解消するべく、付加回路を設けるという対策もある。例えば、ダイレクトコンバージョン方式のミキサの入力部に直流バイアスのキャリブレーションのための手段を設け、受信レベルと送信電力に設けた閾値に対して、あらかじめ直流バイアスのキャリブレーションを行うことで、２次歪みの影響を小さくする方法がある。しかしこのような負荷回路が必要な技術は、調整のための回路装置が非常に複雑で大きくなると想定され、ダイレクトコンバージョン方式がもつ、小型化というアドバンテージを損ねるものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３３５１８２号公報
【非特許文献】
【０００４】
【非特許文献１】L.  R.  Carley,  IEEE  J.  Solid-State  Circuits,  vol.  24,  pp.1569-1575,  Oct.  1989.
【非特許文献２】A.  Arreghini  et  al.,  Long  term  charge  retention  dynamics  of  SONOS  cells.  Solid-State  Electronics  52(2008)  1460-1466）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、これまで提案されてきているメモリトランジスタによる、閾値ばらつき補償回路の報告には、メモリトランジスタとして最も重要な特性の一つであるデータ保持特性の議論がなされていない。閾値ばらつきを補償した回路には、十分な保持特性が望まれる。本発明が解決しようとする課題は、特性を調整した後に、動作によって再び特性が変化してしまうことを防止することができる半導体回路、ＤＡ変換器、ミキサ回路、無線通信装置、閾値電圧調整方法及びトランジスタの良否判定方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体回路は、基板と、トンネル酸化膜と、電荷蓄積膜と、ブロック層と、複数のノードと、を有する。基板は、ソース又はドレインのいずれかとなる２つの拡散層が形成された半導体からなる。トンネル酸化膜は、基板の拡散層間の領域上に形成されている。電荷蓄積膜は、トンネル酸化膜上に形成されて電荷を蓄積する。ブロック層は、電荷蓄積膜とゲート電極との間に形成され、層厚が５ｎｍ以上１５ｎｍ以下となるように第１酸化膜、窒化膜及び第２酸化膜が積層されている。複数のノードは、ソースとドレインとが入れ替わるように外部からの電圧を印加可能にするとともに、ゲート電圧、ドレイン電流及び基板電流を検出可能にする。
【図面の簡単な説明】
【０００７】
【図１】実施形態にかかる半導体回路の構造の概要を示す断面図。
【図２】層厚が６ｎｍのブロック層を有する半導体回路の閾値電圧調整前後の半導体回路の動作による閾値電圧の変動を示すグラフ。
【図３】半導体回路の閾値電圧調整後の動作による閾値電圧の変動をブロック層の層厚、膜種ごとに示すグラフ。
【図４】層厚が６ｎｍのブロック層を有する半導体回路の書き込み時間別のドレイン電流−ゲート電圧特性を示すグラフ。
【図５】層厚が６ｎｍのブロック層を有する半導体回路の書込み時間に対するｇｍの劣化量を示すグラフ。
【図６】、層厚が９ｎｍのブロック層を有する半導体回路の書込み時間に対するｇｍの劣化量を示すグラフ。
【図７】層厚が１５ｎｍのブロック層を有する半導体回路の書込み時間に対するｇｍの劣化量を示すグラフ。
【図８】ブロック層の層厚が９ｎｍである半導体回路のドレイン電圧Ｖｄを３．３Ｖとした場合の基板電流とゲート電圧との関係（Ｉｓｕｂ−Ｖｇ特性）を示すグラフ。
【図９】異なる層厚のブロック層と基板電荷量との関係を示すグラフ。
【図１０】半導体回路の動作時における保持特性の寿命評価の結果を測定温度ごとにそれぞれ示すグラフ。
【図１１】図１０に示した近似曲線をもとに、各測定温度において閾値電圧が１ｍＶ負へシフトするまでの時間（保持時間）を算出した結果を示すグラフ。
【図１２】実施形態にかかる対となる複数の半導体回路を有するミキサ回路の構成例を示す図。
【図１３】実施形態にかかる複数の半導体回路を有する複数ビット分解能のＤＡ変換器の構成例を示す図。
【図１４】実施形態にかかるミキサ回路及びＤＡ変換器を有するダイレクトコンバージョン方式の無線通信装置の構成の概要を示す図。
【図１５】無線通信装置に含まれるトランジスタの閾値電圧を調整する処理を示すフローチャート。
【発明を実施するための形態】
【０００８】
（実施形態）
以下に添付図面を参照し、実施形態にかかる半導体回路について説明する。図１は、実施形態にかかる半導体回路１００の構造の概要を示す断面図である。
【０００９】
半導体回路１００は、例えば電荷蓄積型のメモリトランジスタである。図１に示すように、半導体回路１００は、Ｓｉ（ｐ−ｗｅｌｌ）の基板１０１にソース１０２及びドレイン１０３となる拡散層が形成されている。また、半導体回路１００は、基板１０１の拡散層間の領域とゲート電極１０４との間に例えばブロック層１０６、電荷蓄積膜１０７及びトンネル酸化膜１０８が形成されている。
【００１０】
トンネル酸化膜１０８は、基板１０１の拡散層間の領域上に形成される例えば酸化膜（ＳｉＯ２）である。電荷蓄積膜１０７は、トンネル酸化膜１０８上に形成されて電荷を蓄積する例えば絶縁性のチッ化珪素（ＳｉＮ：窒化膜）である。ブロック層１０６は、電荷蓄積層１０７とゲート電極１０４との間に形成され、層厚が５ｎｍ以上１５ｎｍ以下となるように例えば第１酸化膜、窒化膜及び第２酸化膜が積層された積層膜（ＯＮＯ膜）である。つまり、半導体回路１００は、ＳＯＮＯＳ（Silicon  Oxide  Nitride  Oxide  Semiconductor）トランジスタ（メモリトランジスタ）のブロック層中に窒化膜が形成された構成となっており、トンネル酸化膜とブロック層に挟まれた窒化膜（電荷蓄積膜）中のトラップに電荷を蓄積し、値を保持する機能を有する。半導体回路１００は、電荷蓄積膜１０７に蓄積された電荷量に応じて閾値電圧Ｖｔｈが変化し、電荷量が保たれると閾値電圧Ｖｔｈの値も保たれる。半導体回路１００に電荷を蓄積させる処理は、半導体回路１００に対する書込みとなる。
【００１１】
また、半導体回路１００は、後述するように、ソース１０２とドレイン１０３とが入れ替わるように外部からの電圧を印加可能にするとともに、ゲート電圧、ドレイン電流及び基板電流を検出可能にする複数のノード（図示せず）が設けられる。半導体回路１００は、電荷蓄積時（書込み時）と、動作時とにおいて、ソースとドレインとが入れ替わるように電圧が印加される。
【００１２】
一般に、トランジスタの閾値電圧ＶｔｈのランダムばらつきをσＶｔｈ、ゲート長をＬ、ゲート幅をＷとすると、σＶｔｈは、ＬＷの−１／２乗に比例する。つまり、トランジスタを微細化させるほど、トランジスタのＶｔｈばらつきは大きくなる。
【００１３】
半導体回路１００への電荷の蓄積方法は、ＦＮトンネル注入を用いる方法と、チャネル（例えばＮチャネル）のドレイン側でのインパクトイオン化（衝突電離）によって発生するホットキャリアを用いる方法とがある。ＦＮトンネル注入を起こさせるためには、典型的には１０Ｖ程度の高電圧が必要であり、電源電圧に対する昇圧回路が必要となる。これに対し、ホットキャリアを用いる方法では、電源電圧によって書き込み（電荷蓄積）が可能であり、昇圧回路は不要であるという利点がある。
【００１４】
半導体回路１００は、ゲート電極１０４に電圧が印加され、ドレイン・ソース間に電流が流されて電荷が蓄積される。上述したように、半導体回路１００は、動作時と書き込み時とではドレインとソースが逆となる。また、半導体回路１００は、書き込み時には、例えばドレイン電圧Ｖｄｓが電源電圧に設定され、回路動作時にはドレイン電圧Ｖｄｓが電源電圧よりも低くされて電荷蓄積膜１０７への意図しない書き込みが抑制される。
【００１５】
半導体回路１００の閾値電圧のばらつきをなくすためには、閾値電圧のばらつきの標準偏差である３０ｍＶ程度の調整が最大で必要になるとする。また、半導体回路１００は、閾値電圧を調整された後に、動作による閾値電圧のシフト量が１ｍＶ以内であることが必要であって、さらに１０年間の動作保証が必要とされる。
【００１６】
次に、半導体回路１００の動作による閾値電圧の変動について説明する。図２は、層厚が６ｎｍのブロック層１０６を有する半導体回路１００の閾値電圧調整後の８５℃における動作による閾値電圧Ｖｔｈの変動を示すグラフである。ここでは、半導体回路１００の動作時における電圧印可条件を、典型的な値として、オーバードライブ電圧Ｖｏｄ＝０．４Ｖ、ドレイン電圧Ｖｄ＝０．１Ｖとしている。なお、オーバードライブ電圧Ｖｏｄは、半導体回路１００が正常に動作するドレイン・ソース電圧間の値（Ｖｏｄ＝Ｖｇｓ−Ｖｔｈ）とする。
【００１７】
図２に示すように、半導体回路１００の閾値電圧を３０ｍＶシフトさせるように書込みを行った後に半導体回路１００を動作させた場合、動作開始時（動作初期）から時間の経過とともに正の方向にＶｔｈがシフトする。
【００１８】
一方、半導体回路１００の閾値電圧をシフトさせることなく（書込みなし）半導体回路１００を動作させた場合、動作開始時（動作初期）から時間が経過しても、Ｖｔｈはほとんど変化していない。
【００１９】
つまり、図２に示した半導体回路１００には、意図しない書き込みである“誤書き込み現象”が生じている。また、Ｖｔｈの変動は、半導体回路１００に対する書込みによって助長されていると考えられる。上述したように、半導体回路１００は、１０年間動作してもＶｔｈの変化が１ｍＶ以内であることが保持特性のターゲットとされていることから、この特性は到底許容できない。
【００２０】
図３は、半導体回路１００の閾値電圧調整後の８５℃における動作による閾値電圧Ｖｔｈの変動をブロック層１０６の層厚（種類）ごとに示すグラフである。図３には、層厚が６ｎｍのブロック層（ＯＮＯ膜）１０６を有する半導体回路１００と、層厚が９ｎｍのブロック層（ＯＮＯ）１０６を有する半導体回路１００とが示されている。両者の違いは、ブロック層１０６の層厚のみである。また、比較のために、ブロック層１０６を層厚が９ｎｍのＳｉＯ２に置き換えた場合の閾値電圧Ｖｔｈの変動も示されている。
【００２１】
図３に示されるように、層厚が６ｎｍのブロック層１０６において観測されていた誤書き込み現象は、層厚が９ｎｍに厚化されるだけでも抑制されることが明らかになった。また、層厚が９ｎｍであっても、ＳｉＯ２のみからなる膜では、誤書き込み現象の起こる進度が６ｎｍのブロック層１０６よりも遅くなるものの、やはり誤書き込み現象が起こっていることがわかる。これらの結果は、誤書き込み現象の抑制には、『ブロック層１０６を厚化すること』、及び『ブロック層１０６に窒化膜の存在が必要であること』を示している。
【００２２】
上述した誤書き込み現象は、書き込み時における半導体回路１００に対するダメージが原因と考えられる。つまり、書き込み動作において、なんらかの構造変化事象が半導体回路１００に起こっていると考えられる。
【００２３】
図４は、層厚が６ｎｍのブロック層１０６を有する半導体回路１００の書き込み時間別のドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を示すグラフである。図４においては、書込み時間を０秒（initial）から１００秒まで変化させた場合の各スイッチング特性が示されている。図４においては、左から書込み時間が０秒（initial）、１，３，１０，３０，１００，３００μｓｅｃ、１，３，１０，３０，１００，３００ｍｓｅｃ、１，３，３．６，１０，１６，３０，３６，５６，１００ｓｅｃの場合のスイッチング特性を示している。同図にみられるように、半導体回路１００は、書込み時間が長くなるにつれて、ドレイン電流Ｉｄの立ち上がりが鈍化し、スイッチング特性が劣化している。
【００２４】
そこで、相互コンダクタンス（ｇｍ＝ｄＩｄ／ｄＶｇ）を書込み時間ごとに測定し、相互コンダクタンスの変化率を調べることにより、半導体回路１００の劣化の様子を定量的に示すこととした。
【００２５】
図５は、層厚が６ｎｍのブロック層１０６を有する半導体回路１００の書込み時間に対するｇｍの劣化量（変化率）を示すグラフである。図５において、△ｇｍは、下式１によって算出されている。
【００２６】
△ｇｍ＝｛ｇｍ（書き込み後）−ｇｍ（イニシャル）｝／ｇｍ（イニシャル）
・・・（１）
【００２７】
図５においては、縦軸が−△ｇｍとされており、この値が大きいほど半導体回路１００の劣化が大きいことを示している。図５に示すように、半導体回路１００の劣化は書込み時間の長さに依存している。また、半導体回路１００の劣化は、ある時間を閾値として、進度が急激に変化している。
【００２８】
図５に示した半導体回路１００（層厚が６ｎｍであるブロック層１０６）においては、図中に示した２つの直線の交点を“書き込み閾値時間（劣化閾値時間）”とした。ここでは、書き込み閾値時間は、約１秒となっている。一方、図５に示した半導体回路１００においては、閾値を３０ｍＶシフトさせるために要した書込み時間が”書き込み閾値時間”を大きく超えている。
【００２９】
すなわち、図２に示した例においては、半導体回路１００の閾値を３０ｍＶシフトさせた後には、”書き込み閾値時間”を超えてしまっていたために、誤書き込み現象が起こってしまったと考えられる。つまり、半導体回路１００が動作時の良好な保持特性を備えるためには、書き込み時に”書き込み閾値時間”を超えないようにする必要がある。なお、”書き込み閾値時間”は、半導体回路１００に対する書込み条件（印加電圧など）によって変化する。よって、上述した”書き込み閾値時間”については、半導体回路１００の基板１０１に流れる総電荷量によって表されるものとして後述する。
【００３０】
図６は、層厚が９ｎｍのブロック層１０６を有する半導体回路１００の書込み時間に対するｇｍの劣化量（変化率）を示すグラフである。図６に示すように、ブロック層１０６の層厚が９ｎｍに厚化されると、図５において約１秒であった書き込み閾値時間が約３０秒まで長くなっている。これは、ブロック層１０６が厚くされたことにより、アノードホールインジェクションによるホットホールの注入、ひいてはそれによる膜のダメージが抑制されたものと考えられる。
【００３１】
さらに、図６に示した半導体回路１００（層厚が９ｎｍであるブロック層１０６）においては、閾値を３０ｍＶシフトさせるために要した書込み時間も短縮されている。そして、図６に示すように、半導体回路１００は、書き込み閾値時間よりも大幅に短い書込み時間で閾値を３０ｍＶシフトされている。ここで、半導体回路１００は、ブロック層１０６が厚くされたことにより、電荷蓄積膜１０７からゲート電極１０４へ抜ける電子が減り、書き込み効率が向上したものと考えられる。
【００３２】
図５及び図６に示した結果は、図３に示したブロック層１０６の層厚ごとに異なる閾値電圧Ｖｔｈの変動を説明できていると考えられる。つまり、書込み閾値時間を超えた後に３０ｍＶの閾値調整を完了する層厚が６ｎｍのブロック層１０６を有する半導体回路１００は、閾値調整後の動作時において、ｇｍ劣化に示唆される界面準位の増加、及びリーク電流の増加により、チャネルから電荷蓄積膜１０７へ電子が導入され、誤書き込み現象が起こっていると考えられる。
【００３３】
図３に示したように、ブロック層１０６を層厚が９ｎｍに置き換えられた場合に誤書き込み現象が起きていることを考慮すると、ブロック層１０６中の窒化膜は、キャリアのトラップによるキャリア走行の抑制やホールと電子のリコンビネーションによる不活性化を起こし、書込みによるダメージを抑制することに貢献していると考えられる。
【００３４】
また、書き込み時間に依存した半導体回路１００の劣化現象と、ブロック層１０６の層厚との関係を明確にするために、さらに厚いブロック層１０６を有する半導体回路１００についても書込み時間に対するｇｍの劣化量（変化率）を示す。
【００３５】
図７は、層厚が１５ｎｍのブロック層１０６を有する半導体回路１００の書込み時間に対するｇｍの劣化量（変化率）を示すグラフである。図７に示したように、ブロック層１０６の層厚が１５ｎｍである場合、書込み閾値時間は、約１０００秒と見積もられる。
【００３６】
図５〜７に示したグラフにより、ブロック層１０６と、動作時に誤書き込み現象が起きない書き込み時間との関係が得られる。この関係を一般化するために、ブロック層１０６の層厚と、書き込み時に発生するインパクトイオン化の指標である基板電荷量（Ｑｓｕｂ：総電荷量）との関係を示す。基板電荷量Ｑｓｕｂは、書込み時に基板１０１に流れる基板電流Ｉｓｕｂと書込み時間との積で示される。
【００３７】
図８は、ブロック層１０６の層厚が９ｎｍである半導体回路１００のドレイン電圧Ｖｄを３．３Ｖとした場合の基板電流とゲート電圧との関係（Ｉｓｕｂ−Ｖｇ特性）を示すグラフである。半導体回路１００は、例えば図８に示すようにゲート電圧Ｖｇが０．２Ｖにされた場合に書込み効率が最大となる。ここで、半導体回路１００に対してゲート電圧Ｖｇが０．２Ｖにされた場合、基板電流Ｉｓｕｂは２．４Ｅ−４（Ａ）となる。
【００３８】
ブロック層１０６の層厚が９ｎｍである場合、書き込み閾値時間を約３０秒（図６参照）とすると、上述した書き込み閾値時間までに基板１０１に流れる基板電荷量Ｑｓｕｂ（＝Ｉｓｕｂ×書込み時間）は、２．４Ｅ−４（Ａ）×３０（秒）＝７．２Ｅ−３（Ｃ）となる。つまり、７．２Ｅ−３（Ｃ）の基板電荷量Ｑｓｕｂは、半導体回路１００の劣化の進度を急変させることなく、電荷蓄積膜１０７に蓄積可能な総電荷量の上限値である。
【００３９】
図９は、異なる層厚（膜厚が６，９，１５ｎｍのＯＮＯ膜）のブロック層１０６と基板電荷量Ｑｓｕｂとの関係を示すグラフである。図９において、半導体回路１００が動作時に誤書き込み現象を起こさない条件を近似曲線ｙ＝１８．３７ｘ０．１４より上側の範囲として規定している。
【００４０】
ブロック層１０６の層厚は、トランジスタとしての駆動力を得るために１５ｎｍ以下であることが望ましく、さらに、直接トンネリングによる電荷抜けを防ぐために５ｎｍ以上であることが好ましい。
【００４１】
次に、半導体回路１００の動作時における保持特性の寿命について説明する。図１０は、半導体回路１００の動作時における保持特性の寿命評価の結果を測定温度ごとにそれぞれ示すグラフである。なお、図１０に示した寿命評価は、層厚が９ｎｍであるブロック層１０６を有する半導体回路１００に対して温度加速試験を行ったものである。測定温度は、１１０℃〜１５０℃までの９通りである。
【００４２】
ここで、ある時間（△ｔ）後の負に帯電したＳｉＮ中のトラップの割合（ｆ−）は、下式２によって表されることが知られている（非特許文献２）。
【００４３】
ｆ−（△ｔ）＝ｆ−（０）・ｅ−Ａ△ｔ              ・・・（２）
【００４４】
ここで、Ａは、トラップ深さ、ＳｉＯ２／ＳｉＮ界面の伝導帯オフセット、及び温度などによって決められる定数である。このように、電荷が蓄積層からディスチャージされる量（Ｖｔｈの変化）は、時間に対する指数関数によって近似される。よって、図１０においては、測定データの時間に対する挙動を指数関数によって近似している。
【００４５】
図１１は、図１０に示した近似曲線をもとに、各測定温度においてＶｔｈが１ｍＶ負へシフトするまでの時間（保持時間）を算出した結果を示すグラフである。閾値電圧Ｖｔｈが１ｍＶシフトするまでの保持時間と測定温度とは、冪乗則に良く従う。図１１に示したプロットを累乗関数（すなわち両対数グラフで線形となる関数）によって近似したところ、その外挿曲線が１０年となる場合の温度は室温を大きく超えている。つまり、半導体回路１００が動作している状態が例えば室温で１０年間続いても、その動作の補償が可能であることが示されている。
【００４６】
（第１実施例）
次に、半導体回路１００を有する回路の第１実施例について説明する。図１２は、実施形態にかかる対となる複数の半導体回路１００を有するミキサ回路１の構成例を示す図である。図１２に示すように、例えば、ミキサ回路１は、シングルバランスドミキサであり、差動入力ノード１０−１，１０−２、入力ノード１２、出力ノード１４−１，１４−２、ｎＭＯＳトランジスタ２２、負荷抵抗２４−１，２４−２、トランジスタ２６−１，２６−２、及びトランジスタ２８−１，２８−２を有する。トランジスタ２６−１，２６−２及びトランジスタ２８−１，２８−２は、図１に示した半導体回路１００と同様に構成されている。なお、トランジスタ２６−１，２６−２など複数ある構成部分のいずれかを特定せずに示す場合には、単に「トランジスタ２６」などと略記することがある。
【００４７】
ミキサ回路１は、例えば無線通信装置の受信回路及び送信回路（図１４参照）において、ＲＦ（Radio  Frequency）信号の周波数変換を行うために用いられる。例えば、電源電圧（Ｖｄｄ）が印加されたミキサ回路１がダイレクトコンバーション方式の受信回路で用いられる場合、差動入力ノード１０−１，１０−２には、局部発信器から周波数ｆ１のローカル信号ＬＯ（Local  Oscillator）が差動で入力される。ローカル信号ＬＯの差動信号は、それぞれトランジスタ２６−１，２６−２のゲート端子に入力される。
【００４８】
入力ノード１２には、周波数ｆ１と同じ、あるいは非常に近い周波数ｆ２のＲＦ信号が入力される。ＲＦ信号は、ｎＭＯＳトランジスタ２２のゲート端子に入力される。なお、負荷抵抗２４−１，２４−２及びトランジスタ２８−１，２８−２は、トランジスタ２６−１，２６−２に対してそれぞれ電源電圧を降下させている。
【００４９】
そして、ミキサ回路１は、ローカル信号ＬＯの差動信号とＲＦ信号とを混合し、出力ノード１４−１，１４−２から周波数ｆ２±ｆ１（ｆ２＞ｆ１の場合）の差動信号（ｆ２＜ｆ１の場合は周波数ｆ１±ｆ２）を出力する。ダイレクトコンバーション方式では、例えば周波数ｆ２−ｆ１の信号がベースバンド信号として用いられる。
【００５０】
トランジスタ２８−１，２８−２は、対として配置されている負荷抵抗２４−１，２４−２の抵抗値のばらつきを解消するために設けられている。例えば、トランジスタ２８は、電荷蓄積膜１０７に蓄積された電荷量に応じて閾値電圧Ｖｔｈが変化するので、オン抵抗が変化することになる。つまり、トランジスタ２８−１，２８−２の少なくともいずれかのオン抵抗を調整することにより、負荷抵抗２４−１，２４−２のばらつきによる影響を解消することが可能になる。
【００５１】
また、ミキサ回路１には、ｐＭＯＳトランジスタ３１−１、３１−２、３３−１、３３−２、３５−１、３５−２、３７−１、３７−２が設けられている。また、ミキサ回路１には、ｎＭＯＳトランジスタ３２−１、３２−２、３４−１、３４−２が設けられている。
【００５２】
そして、ミキサ回路１には、外部の回路に接続可能にされたノード４０、４１−１〜４９−１、４１−２〜４９−２と、内部のノードであるノード５１−１〜５５−１、５１−２〜５５−２とを有する。例えば、ノード４０、４１−１〜４９−１、４１−２〜４９−２は、外部からの制御によって電位が電源電圧からグランドまで任意に変更可能にされている。また、ノード４０、４１−１〜４９−１、４１−２〜４９−２は、書き込み時と回路動作時とでもそれぞれ異なる電位が設定され得る。
【００５３】
ｐＭＯＳトランジスタ３１は、ノード４５がゲート端子に接続されており、ノード４１に電源電圧などが印加される場合のドレイン端子が、トランジスタ２６のゲート端子とノード５４において接続されている。
【００５４】
ｐＭＯＳトランジスタ３３は、ノード４６がゲート端子に接続されており、ノード４２に電源電圧などが印加される場合のドレイン端子が、出力ノード１４とノード５５において接続されている。
【００５５】
ｐＭＯＳトランジスタ３５は、ノード４７がゲート端子に接続されており、ノード４３に電源電圧などが印加される場合のドレイン端子が、トランジスタ２８のゲート端子と接続されている。
【００５６】
ｐＭＯＳトランジスタ３７は、ノード４４がゲート端子に接続されており、ノード４０に電源電圧などが印加される場合のドレイン端子が、ｎＭＯＳトランジスタ２２のドレイン端子とノード５１において接続されている。
【００５７】
ｎＭＯＳトランジスタ３２は、ノード４９がゲート端子に接続されており、トランジスタ２６とトランジスタ２８との間に位置するノード５２にドレイン端子が接続されている。なお、ノード５５とノード５２とは同電位である。
【００５８】
ｎＭＯＳトランジスタ３４は、ノード４８がゲート端子に接続されており、負荷抵抗２４の低電位側とトランジスタ２８との間に位置するノード５３にドレイン端子が接続されている。
【００５９】
次に、トランジスタ２６に対する書き込み（電荷蓄積：閾値電圧調整）動作例について説明する。ノード４０に電源電圧（例えば３．３Ｖ）が印加され、ノード４４が０Ｖにされると、ｐＭＯＳトランジスタ３７がオンとなってノード５１の電位がほぼ電源電圧となる。さらに、ノード４９に電源電圧が印加されると、ｎＭＯＳトランジスタ３２がオンとなってノード５２の電位がほぼグランド（接地）となる。
【００６０】
この状態で、ノード４１に電源電圧が印加され、ノード４５が０Ｖにされると、ｐＭＯＳトランジスタ３１がオンとなってトランジスタ２６のゲート端子に電源電圧とほぼ同じ電圧が印加される。
【００６１】
このようにトランジスタ２６が動作すると、トランジスタ２６のドレイン側（ノード５１側）ではインパクトイオン化によりホットキャリアが発生し、電荷蓄積膜１０７（図１）に電子がトラップされ、閾値電圧Ｖｔｈが変化する。このとき、トランジスタ２６のゲート端子に印加される電圧は電源電圧以下であればよく、インパクトイオン化を効率よく発生させるよう、適宜変更してもよい。
【００６２】
作業者は、トランジスタ２６の閾値電圧Ｖｔｈを変化させた後に、ミキサ回路１を動作させて２次歪を測定する。そして、作業者は、ミキサ回路１の回路動作時の２次歪が所望の値に低減されるまで、トランジスタ２６の閾値電圧Ｖｔｈを調整する。つまり、トランジスタ２６−１，２６−２の少なくともいずれかの閾値電圧Ｖｔｈを調整することにより、トランジスタ２６−１，２６−２のばらつきによる特性の劣化を低減することができる。なお、閾値電圧Ｖｔｈの調整は、２次歪を実際に測定して行うことに限られず、閾値電圧Ｖｔｈを直接測定するなどの他の方法で行われもよい。
【００６３】
電荷蓄積膜１０７に蓄積された電荷量に応じて閾値電圧Ｖｔｈは変化し、電荷量が保たれると閾値電圧Ｖｔｈの値も保たれる。従って、閾値電圧Ｖｔｈの調整後にミキサ回路１が動作する場合、ノード５１、５２、５４には、トランジスタ２６の電荷蓄積膜１０７への書き込みが起きないように電位が設定される。例えば、トランジスタ２６に対し、ソースとなるノードには０Ｖ、ドレインとなるノードには０．１Ｖ、ゲートとなるノードには０．８Ｖが設定される。
【００６４】
次に、トランジスタ２８に対する書き込み（電荷蓄積：閾値電圧調整）動作例について説明する。ノード４２に電源電圧（例えば３．３Ｖ）が印加され、ノード４６が０Ｖにされると、ｐＭＯＳトランジスタ３３がオンとなってノード５５、５２の電位がほぼ電源電圧となる。さらに、ノード４８に電源電圧が印加されると、ｎＭＯＳトランジスタ３４がオンとなってノード５３の電位がほぼグランド（接地）となる。
【００６５】
この状態で、ノード４３に電源電圧が印加され、ノード４７が０Ｖにされると、ｐＭＯＳトランジスタ３５がオンとなってトランジスタ２８のゲート端子に電源電圧とほぼ同じ電圧が印加される。
【００６６】
このようにトランジスタ２８が動作すると、トランジスタ２８のドレイン側（ノード５２側）ではインパクトイオン化によりホットキャリアが発生し、電荷蓄積膜１０７（図１）に電子がトラップされ、閾値電圧Ｖｔｈ（即ちオン抵抗）が変化する。このとき、トランジスタ２８のゲート端子に印加される電圧は電源電圧以下であればよく、インパクトイオン化を効率よく発生させるよう、適宜変更してもよい。
【００６７】
作業者は、トランジスタ２８の閾値電圧Ｖｔｈを変化させた後に、ミキサ回路１を動作させて２次歪を測定する。そして、作業者は、ミキサ回路１の回路動作時の２次歪が所望の値に低減されるまで、トランジスタ２８の閾値電圧Ｖｔｈを調整する。つまり、トランジスタ２８−１，２８−２の少なくともいずれかの閾値電圧Ｖｔｈを調整することにより、負荷抵抗２４−１，２４−２のばらつきによる特性の劣化を低減することができる。なお、閾値電圧Ｖｔｈの調整は、２次歪を実際に測定して行うことに限られず、閾値電圧Ｖｔｈを直接測定するなどの他の方法で行われもよい。
【００６８】
上述したように、電荷蓄積膜１０７に蓄積された電荷量に応じてオン抵抗（閾値電圧Ｖｔｈ）は変化し、電荷量が保たれるとオン抵抗の値も保たれる。従って、オン抵抗の調整後にミキサ回路１が動作する場合、ノード４３、４７、５２、５３には、トランジスタ２８の電荷蓄積膜１０７への書き込みが起きないように電位が設定される。例えば、トランジスタ２８に対し、ソースとなるノードには０Ｖ、ドレインとなるノードには０．１Ｖ、ゲートとなるノードには０．８Ｖが設定される。
【００６９】
このように、トランジスタ２６及びトランジスタ２８は、電荷蓄積膜１０７に蓄積された電荷量に応じて特性が保たれるが、図２〜図１１を用いて説明したように、動作し続けると閾値電圧Ｖｔｈが変化する場合がある。
【００７０】
そこで、ミキサ回路１のトランジスタ２６−１，２６−２及びトランジスタ２８−１，２８−２には、ゲート電圧、ドレイン電流及び基板電流を検出可能にするノードＡ１〜Ａ４，Ｂ１〜Ｂ４，Ｃ１〜Ｃ４が設けられている。ノードＡ１〜Ａ４，Ｂ１〜Ｂ４，Ｃ１〜Ｃ４は、外部の回路に接続可能にされたノードであるが、ミキサ回路１の内部のノードであってもよい。
【００７１】
例えば、ノードＡ１〜Ａ４は、それぞれトランジスタ２６−１，２６−２及びトランジスタ２８−１，２８−２のゲート電圧を検出可能にしている。ノードＢ１〜Ｂ４は、トランジスタ２６−１，２６−２及びトランジスタ２８−１，２８−２のドレイン電流を検出可能にしている。また、ノードＣ１〜Ｃ４は、トランジスタ２６−１，２６−２及びトランジスタ２８−１，２８−２の基板電流を検出可能にしている。ただし、ミキサ回路１は、全てのノードのいずれかを用いてトランジスタ２６−１，２６−２及びトランジスタ２８−１，２８−２それぞれのゲート電圧、ドレイン電流及び基板電流を検出しつつ書込みが可能にされていればよい。
【００７２】
（第２実施例）
次に、半導体回路１００を有する回路の第２実施例について説明する。図１３は、実施形態にかかる複数の半導体回路１００を有する複数ビット分解能のＤＡ変換器２の構成例を示す図である。ＤＡ変換器２は、入力されるｎビットのデジタル電圧信号ＤＩＮをアナログ電流信号Ａｏｕｔに変換する電流加算型のＤＡ変換器である。ＤＡ変換器２は、カレントミラー部６０、書き込み部６２、及びｎ個の電圧電流変換部６４（ｎ−１）〜６４（０）を有する。
【００７３】
カレントミラー部６０は、電圧電流変換部６４（ｎ−１）〜６４（０）に所定のバイアス電圧を供給する。カレントミラー部６０は、例えば３．３Ｖの電源電圧Ｖｄｄを供給する電源端子と、０Ｖの接地電圧を供給する接地端子との間に縦続接続される電流源Ｉ０、ｎＭＯＳトランジスタＱ１，Ｑ２と、トランジスタＱ１のゲートとノードＶＮとの間に接続されるｎＭＯＳトランジスタＱ３とを有する。
【００７４】
電流源Ｉ０は、例えば所定の電圧がゲートに印加されるｐＭＯＳトランジスタである。トランジスタＱ１のゲートとドレインは接続されている。トランジスタＱ２は、ゲートに入力される制御信号ＣＮＴ０によりオン・オフ制御されるスイッチである。制御信号ＣＮＴ０がハイであればトランジスタＱ２はオンし、電源端子と接地端子との間に電流が流れる。トランジスタＱ３は、ゲートに入力される制御信号ＣＮＴ１によりオン・オフ制御されるスイッチである。制御信号ＣＮＴ１がハイであればトランジスタＱ３はオンし、トランジスタＱ１のゲート電圧がノードＶＮに出力される。
【００７５】
書き込み部６２は、例えばＦＮトンネル注入を用いて書込みを行う場合に、電圧電流変換部６４（ｎ−１）〜６４（０）内の後述するトランジスタＱ７（ｎ−１）〜Ｑ７（０）の閾値電圧Ｖｔｈを調整する。書き込み部６２は、トランジスタＱ４，Ｑ５と、スイッチＳＷ１，ＳＷ２とを有する。スイッチＳＷ１は、制御信号ＣＮＴ２の制御に応じて、トランジスタＱ４に０Ｖ又は書込み電圧Ｖｐｒｇを供給する。ここで、書込み電圧Ｖｐｒｇは、例えば電源電圧以下の電圧である。なお、ＦＮトンネル注入を用いて書込みを行う場合には、書込み電圧Ｖｐｒｇは、電源電圧よりも高い電圧にされる。トランジスタＱ４は、ゲートに入力される制御信号ＣＮＴ３によりオン・オフ制御されるスイッチである。制御信号ＣＮＴ３がハイであればトランジスタＱ４はオンし、スイッチＳＷ１が出力するいずれかの電圧がノードＶＮに供給される。
【００７６】
スイッチＳＷ２は、制御信号ＣＮＴ５の制御に応じて、後述するトランジスタＱ７（ｎ−１）〜Ｑ７（０）に０Ｖ又は書込み電圧Ｖｐｒｇを供給する。ここで、書込み電圧Ｖｐｒｇは、ＦＮトンネル注入を用いて書込みを行う場合には、電源電圧よりも高い電圧にされる。また、ホットキャリアを用いて書込みを行う場合には、書込み電圧Ｖｐｒｇは不要である。トランジスタＱ５は、ゲートに入力される制御信号ＣＮＴ４によりオン・オフ制御されるスイッチである。制御信号ＣＮＴ４がハイであればトランジスタＱ５はオンし、接地電圧がノードＶＮに供給される。
【００７７】
電圧電流変換部６４（ｎ−１）〜６４（０）は、いずれも同様の構成である。ここでは、電圧電流変換部６４（ｎ−１）について説明する。電圧電流変換部６４（ｎ−１）は、入力デジタル信号ＤＩＮのｎビット目の値ＤＩＮ（ｎ−１）がハイである場合に所定の電流を生成するものである。電圧電流変換部６４（ｎ−１）は、出力電流Ａｏｕｔが出力される出力端子と接地端子Ｇ（ｎ−１）との間に縦続接続されるｎＭＯＳトランジスタＱ６（ｎ−１），Ｑ７（ｎ−１），Ｑ８（ｎ−１）と、スイッチＳＷ３（ｎ−１）とを有する。スイッチＳＷ３（ｎ−１）は、ｎビット目の値ＤＩＮ（ｎ−１）及び０Ｖが入力され、制御信号ＣＮＴ６の制御に応じていずれか一方の電圧がトランジスタＱ６（ｎ−１）のゲートに出力される。トランジスタＱ６（ｎ−１）は、ゲートに入力される電圧に応じてオン・オフ制御されるスイッチである。
【００７８】
トランジスタＱ７（ｎ−１）のゲートはノードＶＮに接続され、基板にはスイッチＳＷ２から出力される電圧が供給される。トランジスタＱ７（ｎ−１）は、上述した半導体回路１００と同様に構成されている。つまり、トランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）は、閾値電圧Ｖｔｈがほぼ同じになるように調整されるものである。トランジスタＱ８（ｎ−１）は、制御信号ＣＮＴ７（ｎ−１）に応じてオン・オフ制御されるスイッチである。なお、ＤＡ変換器２において、明示していないｐＭＯＳトランジスタの基板は電源端子に接続され、ｎＭＯＳトランジスタの基板は接地端子に接続されている。
【００７９】
トランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）に接続された各端子及び各ノードは、電源電圧からグランドまでの電位も外部から供給可能にされている。例えば、ＤＡ変換器２は、書込み時にはトランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）それぞれのソースとドレインとが動作時とは逆になるように入れ替えられる。例えば、ＤＡ変換器２は、接地端子Ｇ（ｎ−１）〜Ｇ（０）などに電源電圧Ｖｄｄが印加され、出力電流Ａｏｕｔが出力される出力端子が接地されることも可能にされている。
【００８０】
また、ＤＡ変換器２は、ミキサ回路１と同様に、トランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）の電荷蓄積膜１０７に蓄積された電荷量に応じて特性が保たれるが、図２〜図１１を用いて説明したように、動作し続けるとトランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）の閾値電圧Ｖｔｈが変化する場合がある。
【００８１】
そこで、ＤＡ変換器２のトランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）には、ゲート電圧、ドレイン電流及び基板電流を検出可能にするノードＤ，Ｅ（ｎ−１）〜Ｅ（０），Ｆが設けられている。ノードＤ，Ｅ（ｎ−１）〜Ｅ（０），Ｆは、外部の回路に接続可能にされたノードであるが、ＤＡ変換器２の内部のノードであってもよい。
【００８２】
例えば、ノードＤは、トランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）のゲート電圧を検出可能にしている。ノードＥ（ｎ−１）〜Ｅ（０）は、トランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）のドレイン電流をそれぞれ検出可能にしている。また、ノードＦは、トランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）の基板電流を検出可能にしている。ただし、ＤＡ変換器２は、全てのノード及び端子（ノードともなる）のいずれかを用いてトランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）それぞれのゲート電圧、ドレイン電流及び基板電流を検出しつつ書込みが可能にされていればよい。また、トランジスタＱ７（ｎ−１）〜トランジスタＱ７（０）それぞれに、ノードＤ，Ｆが個別に設けられてもよい。
【００８３】
（第３実施例）
次に、ミキサ回路１及びＤＡ変換器２を有する無線通信装置８（第３実施例）について説明する。図１４は、ミキサ回路１及びＤＡ変換器２を有するダイレクトコンバージョン方式の無線通信装置８の構成の概要を示す図である。図１４に示すように、無線通信装置８は、アンテナ８０、スイッチ８１、ローノイズアンプ（ＬＮＡ）８２、ＰＬＬ（Phase  Locked  Loop）８３、２つのミキサ回路１、ローパスフィルタ（ＬＰＦ）８４、ＡＤ変換器（ＡＤＣ）８５、ＤＡ変換器（ＤＡＣ）２、パワーアンプ（ＰＡ）８６及び処理部７を有する。スイッチ８１、ローノイズアンプ（ＬＮＡ）８２、ＰＬＬ（Phase  Locked  Loop）８３、２つのミキサ回路１、ローパスフィルタ（ＬＰＦ）８４、ＡＤ変換器（ＡＤＣ）８５、ＤＡ変換器（ＤＡＣ）２、パワーアンプ（ＰＡ）８６及び処理部７は、個別のチップで構成されてもよいし、任意の組み合わせで１チップ化されてもよい。
【００８４】
アンテナ８０は、搬送波に信号が重畳された電波を受信する。スイッチ８１は、ＬＮＡ８２などを含む受信回路と、ＰＡ８６などを含む送信回路との切り替えを行う。ＬＮＡ８２は、アンテナ８０が受信した信号（ＲＦ信号）を増幅し、ミキサ回路１に対して出力する。ＰＬＬ８３は、ＶＣＯ（Voltage  Controlled  Oscillator）を含み、搬送波と同じ周波数の信号（ローカル信号ＬＯ）を位相同期させ、２つのミキサ回路１に対して出力する。
【００８５】
受信回路に含まれるミキサ回路１は、ＰＬＬ８３が出力したローカル信号ＬＯと、ＬＮＡ８２が出力したＲＦ信号とを混合し、ＬＰＦ８４に対して出力する。送信回路に含まれるミキサ回路１は、ＰＬＬ８３が出力したローカル信号ＬＯと、ＤＡ変換器２が出力した送信信号とを混合し、ＰＡ８６に対して出力する。
【００８６】
ＬＰＦ８４は、ミキサ回路１から信号を受け入れ、ベースバンド信号を通過させる。ＡＤＣ８５は、ベースバンド信号をＡＤ変換する。ここでのＡＤＣ８５は、内部にＤＡ変換器２を含む逐次比較型である。つまりＡＤＣ８５のＡＤ変換の精度は、そこに含まれる図１３に示されたＤＡ変換器２によって決定される。
【００８７】
ＤＡ変換器２は、送信信号をＤＡ変換し、送信回路のミキサ回路１に対して出力する。ＰＡ８６は、送信信号を増幅させる。
【００８８】
処理部７は、検出部７０、判定部７２及び制御部７４を有する。検出部７０は、２つのミキサ回路１、ＤＡ変換器２及びＡＤＣ８５が有する閾値電圧Ｖｔｈを調整可能なトランジスタの書込み時などにおけるゲート電圧、ドレイン電流及び基板電流を検出する。
【００８９】
判定部７２は、検出部７０が検出するゲート電圧、ドレイン電流及び基板電流に基づいて、電荷蓄積膜（窒化膜）１０７に蓄積される電荷により変化する閾値電圧Ｖｔｈが目標値に達したか否か、及び基板１０１に流れた総電荷量が上限値に達したか否かを判定する。
【００９０】
制御部７４は、２つのミキサ回路１、ＤＡ変換器２、及びＡＤＣ８５を制御するとともに、２つのミキサ回路１、ＤＡ変換器２及びＡＤＣ８５が有する閾値電圧Ｖｔｈを調整可能なトランジスタに対する書込みを制御する。例えば、制御部７４は、目標値又は上限値のいずれかに達したと判定部７２が判定するまで、電荷蓄積膜１０７に電荷を蓄積させるように基板電流を流すよう制御する。
【００９１】
次に、無線通信装置８に含まれるトランジスタの閾値電圧Ｖｔｈを調整する処理について説明する。図１５は、無線通信装置８に含まれるトランジスタの閾値電圧Ｖｔｈを調整する処理を示すフローチャートである。なお、図１５に示した処理については、例えば処理部７が全ての処理の制御を行うものとする。また、図１５に示した処理は、作業者と処理部７がそれぞれ処理の一部又は全部を行うものであってもよい。
【００９２】
ステップ１００（Ｓ１００）において、検出部７０は、無線通信装置８に含まれる閾値電圧Ｖｔｈをほぼ同じにすべき（Ｖｔｈの差分を１ｍＶ以内にすべき）トランジスタそれぞれの閾値電圧Ｖｔｈを順次に取得（検出）する。
【００９３】
ステップ１０２（Ｓ１０２）において、制御部７４は、Ｓ１００の処理で検出した閾値電圧Ｖｔｈの差分をそれぞれ順次に計算する。
【００９４】
ステップ１０４（Ｓ１０４）において、制御部７４は、Ｓ１０２の処理で計算した閾値電圧Ｖｔｈの差分が１ｍＶ以内であるか否かを判定する。制御部７４は、Ｓ１０２の処理で計算した閾値電圧Ｖｔｈの差分が１ｍＶ以内であると判定した場合（Ｓ１０４：Ｙｅｓ）には、処理を終了する。また、制御部７４は、Ｓ１０２の処理で計算した閾値電圧Ｖｔｈの差分が１ｍＶ以内でないと判定した場合（Ｓ１０４：Ｎｏ）には、Ｓ１０６の処理に進む。
【００９５】
ステップ１０６（Ｓ１０６）において、制御部７４は、閾値電圧Ｖｔｈをほぼ同じにすべきトランジスタの中から閾値電圧Ｖｔｈが低いトランジスタへ書き込みを行い、検出部７０を介して上述した総電荷量を取得する。
【００９６】
ステップ１０８（Ｓ１０８）において、制御部７４は、書き込みを行ったトランジスタの閾値電圧Ｖｔｈを、検出部７０を介して取得する。
【００９７】
ステップ１１０（Ｓ１１０）において、判定部７２は、書き込みを行ったトランジスタの閾値電圧Ｖｔｈと値をそろえるべきトランジスタの閾値電圧Ｖｔｈとの差分が例えば１ｍＶ以内であるか否かを判定する。ここで、Ｖｔｈの差分の判定基準は作業者によって任意に決められる。判定部７２は、Ｓ１０８の処理で取得した閾値電圧Ｖｔｈと値をそろえるべきトランジスタの閾値電圧Ｖｔｈとの差分が１ｍＶ以内であると判定した場合（Ｓ１１０：Ｙｅｓ）には、Ｓ１１２の処理に進む。また、判定部７２は、Ｓ１０８の処理で取得した閾値電圧Ｖｔｈと値をそろえるべきトランジスタの閾値電圧Ｖｔｈとの差分が１ｍＶ以内でないと判定した場合（Ｓ１１０：Ｎｏ）には、Ｓ１０６の処理に進む。
【００９８】
ステップ１１２（Ｓ１１２）において、制御部７４は、ｙ＞１８．３７ｘ０．１４の関係が満たされるか否かを判定する。なお、ｙは、ブロック層１０６の層厚である。ｘは、上述した総電荷量である。制御部７４は、ｙ＞１８．３７ｘ０．１４の関係が満たされると判定した場合（Ｓ１１２：Ｙｅｓ）には、正しく書込みが行われたもの（良）として（良品であるとして）処理を終了する。また、制御部７４は、ｙ＞１８．３７ｘ０．１４の関係が満たされないと判定した場合（Ｓ１１２：Ｎｏ）には、Ｓ１１４の処理に進む。
【００９９】
ステップ１１４（Ｓ１１４）において、制御部７４は、Ｓ１１２の処理でｙ＞１８．３７ｘ０．１４の関係が満たされないと判定したトランジスタ（又はトランジスタを含むデバイス）を良品でない（否）と判定する（不良判定）。
【０１００】
なお、処理部７は、例えば無線通信装置８に含まれる閾値電圧Ｖｔｈをほぼ同じにすべき（Ｖｔｈの差分を１ｍＶ以内にすべき）トランジスタの組み合わせそれぞれの閾値電圧Ｖｔｈを順次に調整するものとする。
【０１０１】
また、図１５に示した処理において、制御部７４はトランジスタの閾値電圧Ｖｔｈの差分が１ｍＶ以内になるまで基板電流を流すよう制御しているが、これに限定されない。例えば、検出部７０により検出されたゲート電圧、ドレイン電流及び基板電流に基づいて、電荷蓄積膜１０７に蓄積される電荷により変化する閾値電圧Ｖｔｈが目標値（差分が１ｍＶ以内）に達したか否か、及び基板１０１に流れた総電荷量が上限値（ｙ＝１８．３７ｘ０．１４となるｘ）に達したか否かを判定部７２が判定し、目標値又は上限値のいずれかに達したと判定部７２が判定するまで、制御部７４は、電荷蓄積膜１０７に電荷を蓄積させるように基板電流を流すよう制御してもよい。
【０１０２】
このように、実施形態の半導体回路１００（トランジスタ）は、書き込み時におけるソースとドレインとが入れ替わるように外部からの電圧を印加可能にするとともに、ゲート電圧、ドレイン電流及び基板電流を検出可能にする複数のノードを有しているので、特性を調整した後に、動作によって再び特性が変化してしまうことを防止することができる。
【０１０３】
また、本発明のいくつかの実施形態を複数の組み合わせによって説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
１  ミキサ回路
２  ＤＡ変換器
７  処理部
８  無線通信装置
１０  差動入力ノード
１２  入力ノード
１４  出力ノード
２２，３２，３４，３６  ｎＭＯＳトランジスタ
２４  負荷抵抗
２６，２８  トランジスタ
３１，３３，３５，３７  ｐＭＯＳトランジスタ
４０〜４９  ノード
５１〜５５  ノード
１００  半導体回路
１０１  基板
１０２  ソース
１０３  ドレイン
１０４  ゲート電極
１０６  ブロック層
１０７  電荷蓄積膜
１０８  トンネル酸化膜
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ  ノード
Ｑ７  トランジスタ
【図１】
2014154847.tif 000003
【図２】
2014154847.tif 000004
【図３】
2014154847.tif 000005
【図４】
2014154847.tif 000006
【図５】
2014154847.tif 000007
【図６】
2014154847.tif 000008
【図７】
2014154847.tif 000009
【図８】
2014154847.tif 000010
【図９】
2014154847.tif 000011
【図１０】
2014154847.tif 000012
【図１１】
2014154847.tif 000013
【図１２】
2014154847.tif 000014
【図１３】
2014154847.tif 000015
【図１４】
2014154847.tif 000016
【図１５】
2014154847.tif 000017