(57)【要約】【課題】低消費電力化を図り、高速駆動、高精度化を可能とする出力回路を備えた半導体装置の提供。            【解決手段】差動入力段（１０１）と、出力増幅段（１０２）と、増幅加速回路（２０１）を備え、増幅加速回路（２０１）は、浮遊電流源回路（５０）と第１、第２のカレントミラー（３０、４０）との接続ノード（Ｎ２、Ｎ４）にそれぞれ電流を供給する電流源を備え、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化開始から出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの１／Ｎに到達するまでの期間だけで電流源を活性化し、出力安定状態では電流源を非活性状態とする。【選択図】図１
2014078804.tif 000002
【特許請求の範囲】
【請求項１】
差動入力段と、出力増幅段と、増幅加速回路と、第１乃至第Ｎの入力端子（但し、Ｎは２以上の正整数）と、出力端子と、を含む出力回路を備え、
前記差動入力段は、前記第１乃至第Ｎの入力端子にそれぞれ供給される第１乃至第Ｎの入力信号と、前記出力端子の出力信号とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された、第１導電型の第１乃至第Ｎの差動段と、
前記第１乃至第Ｎの入力信号と、前記出力信号とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、
第１の電源端子と第１及び第２のノード間に接続され、前記第１導電型の前記第１乃至第Ｎの差動段の共通接続された出力対に一端がそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含む第１のカレントミラーと、
第２の電源端子と第３及び第４のノード間に接続され、前記第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段の共通接続された出力対に一端がそれぞれ接続され制御端子が共通接続された第１導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力ノードが接続された前記第２のノードと前記第２のカレントミラーの入力ノードが接続された前記第４のノードとの間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力ノードが接続された前記第１のノードと前記第２のカレントミラーの出力ノードが接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、
第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、
を備え、
前記増幅加速回路は、前記第１乃至第Ｎの入力信号と前記出力信号をそれぞれ入力する第１乃至第（Ｎ＋１）の入力ノードと、
前記第４のノードと前記第２のノードのうちの予め定められた一方のノードに接続された第１の出力ノードと、
前記第４のノードと前記第２のノードのうち前記一方とは異なる他方のノードに接続された第２の出力ノードと、
を備え、
前記増幅加速回路は、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と比べて高いか、低いかに応じて、前記第１の出力ノード又は前記第２の出力ノードから電流を出力し、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎと前記出力信号の電圧とが等しい出力安定状態では、前記第１及び第２の出力ノードへの電流出力をともに遮断する、半導体装置。
【請求項２】
前記増幅加速回路は、前記第１の電源端子と前記第１の出力ノード間に直列に接続される、第１の電流源と第２導電型の第１のトランジスタスイッチと、
前記第２の電源端子と前記第２の出力ノード間に直列に接続される、第２の電流源と第１導電型の第２のトランジスタスイッチと、
前記第１乃至第Ｎの入力信号の各入力信号の電圧と前記出力信号との電圧にそれぞれ対応する電流を、前記第１乃至第Ｎの入力信号分、それぞれ、電流加算して得た電流を、前記第１及び第２の電源端子の電圧を基準とする電圧に変換した比較結果を、第１及び第２の出力からそれぞれ出力する比較回路と、
を備え、
前記第１及び第２のトランジスタスイッチの制御端子は前記比較回路の前記第１及び第２の出力にそれぞれ接続され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも高い場合に、前記比較回路の前記第１の出力に基づき、前記第１のトランジスタスイッチがオンし、前記第１の電流源が活性化され、前記第１の電流源からの電流が、前記増幅加速回路の前記第１の出力ノードに出力され、前記比較回路の前記第２の出力に基づき、前記第２のトランジスタスイッチがオフし、前記第２の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも低い場合に、前記比較回路の前記第２の出力に基づき、前記第２のトランジスタスイッチがオンし、前記第２の電流源が活性化され前記第２の電流源からの電流が、前記増幅加速回路の前記第２の出力ノードに出力され、前記比較回路の前記第１の出力に基づき、前記第１のトランジスタスイッチがオフし、前記第１の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と等しい場合に、前記比較回路の前記第１及び第２の出力に基づき、前記第１及び第２のトランジスタスイッチがともにオフし、前記第１及び第２の電流源はともに非活性化される、請求項１記載の半導体装置。
【請求項３】
前記増幅加速回路において、前記比較回路は、
前記第１乃至第Ｎの入力信号と前記出力信号とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
一端が第６の電源端子に接続され、前記第１乃至第Ｎの差動対の各一つを個別に、又は、複数を共通に、駆動する少なくとも１つの第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
前記第１乃至第Ｎの入力信号と前記出力信号とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
一端が第５の電源端子に接続され、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の各一つを個別に、又は、複数を共通に、駆動する、少なくとも１つの第４の電流源と、
前記第２の電源端子と前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の共通接続された出力対間に接続される第２の負荷素子対と、
を備え、
前記第１乃至第Ｎの差動対の共通接続された出力対と、前記第１の負荷素子対の接続点対の一方の接続点を、前記比較回路の第１の出力とし、
前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の共通接続された出力対と、前記第２の負荷素子対の接続点対の一方の接続点を、前記比較回路の第２の出力とし、
前記第１及び第２のトランジスタスイッチの制御端子は前記比較回路の前記第１及び第２の出力にそれぞれ接続され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも高い場合に、前記比較回路の前記第１の出力に基づき、前記第１のトランジスタスイッチがオンし、前記第１の電流源が活性化され、前記第１の電流源からの電流が、前記増幅加速回路の前記第１の出力ノードに出力され、前記比較回路の前記第２の出力に基づき、前記第２のトランジスタスイッチがオフし、前記第２の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも低い場合に、前記比較回路の前記第２の出力に基づき、前記第２のトランジスタスイッチがオンし、前記第２の電流源が活性化され前記第２の電流源からの電流が、前記増幅加速回路の前記第２の出力ノードに出力され、前記比較回路の前記第１の出力に基づき、前記第１のトランジスタスイッチがオフし、前記第１の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と等しい場合に、前記比較回路の前記第１及び第２の出力に基づき、前記第１及び第２のトランジスタスイッチがともにオフし、前記第１及び第２の電流源はともに非活性化される、請求項１記載の半導体装置。
【請求項４】
前記増幅加速回路において、前記比較回路は、
前記第１乃至第Ｎの入力信号をそれぞれ入力し、出力同士が共通接続された第１導電型の第１乃至第Ｎのトランジスタと、
前記出力信号を入力し、前記第１乃至第Ｎのトランジスタのそれぞれの一端と一端が共通に接続され、前記第１乃至第Ｎのトランジスタのゲート幅の合計に相当するゲート幅を持つ第１導電型の第（Ｎ＋１）のトランジスタと、
第６の電源端子と、前記第１乃至第（Ｎ＋１）のトランジスタの共通接続された一端との間に接続された第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎのトランジスタの共通接続された出力との間に接続された第１の負荷素子、及び、前記第１の電源端子と前記第（Ｎ＋１）のトランジスタの出力との間に接続された第２の負荷素子からなる第１の負荷素子対と、
前記第１乃至第Ｎの入力信号をそれぞれ入力し、出力同士が共通接続された第２導電型の第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタと、
前記出力信号を入力し、第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタの一端と一端が共通に接続され、前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタのゲート幅の合計に相当するゲート幅を持つ第２導電型の第（２Ｎ＋２）のトランジスタと、
第５の電源端子と、前記第（Ｎ＋２）乃至第（２Ｎ＋２）のトランジスタの共通接続された一端との間に接続された第４の電流源と、
前記第２の電源端子と前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタの共通接続された出力との間に接続された第３の負荷素子、及び、前記第２の電源端子と前記第（２Ｎ＋２）のトランジスタの出力との間に接続された第４の負荷素子からなる第２の負荷素子対と、
を備え、
前記第１乃至第Ｎのトランジスタの共通接続された出力と前記第１の負荷素子との接続点を、前記比較回路の前記第１の出力とし、
前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタの共通接続された出力と、前記第３の負荷素子との接続点を、前記比較回路の前記第２の出力とする、請求項２記載の半導体装置。
【請求項５】
前記第１の浮遊電流源回路が、第５の電流源を備え、
前記第２の浮遊電流源回路が、前記第１のノードと前記第３のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノードと前記第３のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
を備えている、請求項１に記載の半導体装置。
【請求項６】
前記第１の浮遊電流源回路が、前記第２のノードと前記第４のノード間に並列に接続され、制御端子に第１のバイアス電圧と第２のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備え、
前記第２の浮遊電流源回路が、前記第１のノードと前記第３のノード間に並列に接続され、制御端子に第３のバイアス電圧と第４のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備えている、請求項１に記載の半導体装置。
【請求項７】
前記第１のカレントミラーが、前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
を備え、前記第２のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目トランジスタ対の制御端子に接続され、
前記第１乃至第Ｎの差動段の共通接続された出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第２のカレントミラーが、前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目トランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
備え、前記第４のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第１導電型の前記１段目のトランジスタ対の制御端子に接続されている、請求項１に記載の半導体装置。
【請求項９】
差動入力段と、出力増幅段と、増幅加速回路と、第１乃至第Ｎの入力端子（但し、Ｎは２以上の正整数）と、出力端子と、を含む出力回路を備え、
前記差動入力段は、前記第１乃至第Ｎの入力端子にそれぞれ供給される第１乃至第Ｎの入力信号と、前記出力端子の出力信号とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された、第１導電型の第１乃至第Ｎの差動段と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１導電型の前記第１乃至第Ｎの差動段の共通接続された出力対に一端がそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続され、制御端子が共通接続された第１導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力ノードが接続された前記第２のノードと前記第２のカレントミラーの入力ノードが接続された前記第４のノードとの間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力ノードが接続された前記第１のノードと前記第２のカレントミラーの出力ノードが接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、
前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、
を備え、
前記増幅加速回路は、前記第１乃至第Ｎの入力信号と前記出力信号をそれぞれ入力する第１乃至第（Ｎ＋１）の入力ノードと、
前記第４のノードと前記第２のノードのうちの予め定められた一方のノードに接続された第１の出力ノードと、
前記第１のノードに接続された第２の出力ノードと、
を備え、
前記増幅加速回路は、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と比べて高いか、低いかに応じて、前記第１の出力ノード又は前記第２の出力ノードから電流を出力し、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎと前記出力信号の電圧とが等しい出力安定状態では、前記第１及び第２の出力ノードへの電流出力をともに遮断する、半導体装置。
【請求項１０】
前記増幅加速回路は、前記第１の電源端子と前記第１の出力ノード間に直列に接続される、第１の電流源と第２導電型の第１のトランジスタスイッチと、
前記第１の電源端子と第２の出力ノード間に直列に接続される、第２の電流源と第２導電型の第２のトランジスタスイッチと、
前記第１乃至第Ｎの入力信号の各入力信号の電圧と前記出力信号との電圧の差電圧に対応する差電流を、前記第１乃至第Ｎの入力信号分、それぞれ、電流加算して得た差電流を、前記第１の電源端子の電圧を基準とする電圧に変換した比較結果を、第１及び第２の出力から差動出力する比較回路と、
を備え、
前記第１及び第２のトランジスタスイッチの制御端子は、前記比較回路の前記第１及び第２の出力にそれぞれ接続され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも高い場合に、前記比較回路の前記第１の出力に基づき、前記第１のトランジスタスイッチがオンし、前記第１の電流源が活性化され前記第１の電流源からの電流が前記第１の出力ノードに出力され、前記比較回路の前記第２の出力に基づき、前記第２のトランジスタスイッチがオフし、前記第２の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも低い場合に、前記比較回路の第２の出力に基づき、前記第２のトランジスタスイッチがオンし、前記第２の電流源が活性化され前記第２の電流源からの電流が前記第２の出力ノードに出力され、前記比較回路の第１の出力に基づき、前記第１のトランジスタスイッチがオフし、前記第１の電流源は非活性化され、
前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と等しい場合に、前記比較回路の第１及び第２の出力に基づき、前記第１及び第２のトランジスタスイッチがともにオフし、前記第１及び第２の電流源はともに非活性化される、請求項９に記載の半導体装置。
【請求項１１】
前記増幅加速回路において、前記比較回路は、
前記第１乃至第Ｎの入力信号と前記出力信号とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
一端が第６の電源端子に接続され、前記第１乃至第Ｎの差動対の一つ又は複数を駆動する第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
を備え、
前記第１乃至第Ｎの差動対の共通接続された出力対と、前記第１の負荷素子対の接続点対の一方の接続点を、前記比較回路の前記第１の出力とし、
前記第１乃至第Ｎの差動対の共通接続された出力対と、前記第１の負荷素子対の接続点対の他方の接続点を前記比較回路の前記第２の出力とする、請求項１０に記載の半導体装置。
【請求項１２】
前記増幅加速回路において、前記比較回路は、
前記第１乃至第Ｎの入力信号をそれぞれ入力し、出力同士が共通接続された第１導電型の第１乃至第Ｎのトランジスタと、
前記出力信号を入力し、前記第１乃至第Ｎのトランジスタの一端と一端が共通に接続され、前記第１乃至第Ｎのトランジスタのゲート幅の合計に相当するゲート幅を持つ第１導電型の第（Ｎ＋１）のトランジスタと
第６の電源端子と、前記第１乃至第（Ｎ＋１）のトランジスタの共通接続された一端との間に接続された第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎのトランジスタの共通接続された出力との間に接続された第１の負荷素子、及び、前記第１の電源端子と前記第（Ｎ＋１）のトランジスタの出力との間に接続された第２の負荷素子からなる第１の負荷素子対と、
を備え、
前記第１乃至第Ｎのトランジスタの共通接続された出力と前記第１の負荷素子との接続点を、前記比較回路の前記第１の出力とし、
前記第（Ｎ＋１）のトランジスタの出力と、前記第２の負荷素子との接続点を、前記比較回路の前記第２の出力とする、請求項１０に記載の半導体装置。
【請求項１３】
前記第１の浮遊電流源回路が、第５の電流源を備え、
前記第２の浮遊電流源回路が、前記第１のノードと前記第３のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノードと前記第３のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
を備えている、請求項９に記載の半導体装置。
【請求項１４】
前記第１の浮遊電流源回路が、前記第２のノードと前記第４のノード間に並列に接続され、制御端子に第１のバイアス電圧と第２のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備え、
前記第２の浮遊電流源回路が、前記第１のノードと前記第３のノード間に並列に接続され、制御端子に第３のバイアス電圧と第４のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備えている、請求項９に記載の半導体装置。
【請求項１５】
前記第１のカレントミラーが、前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
を備え、前記第２のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目トランジスタ対の制御端子に接続され、
前記第１乃至第Ｎの差動段の共通接続された出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする請求項９に記載の半導体装置。
【請求項１６】
前記第２のカレントミラーが、前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目トランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
備え、前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第１導電型の前記１段目のトランジスタ対の制御端子に接続されている、請求項９に記載の半導体装置。
【請求項１７】
請求項１記載の半導体装置が、
スタートパルスとクロック信号に基づき、データラッチのタイミングを決定するシフトレジスタと、
前記シフトレジスタで決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて出力するデータレジスタ／ラッチと、
前記データレジスタ／ラッチから出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して出力するレベルシフト回路群と、
各出力毎に、参照電圧群から、レベルシフト回路群でレベル変換されたデジタルデータ信号に応じた参照電圧を選択するデコーダ回路群と、
表示部の複数のデータ線に対応して前記出力回路を複数備え、各出力毎に、前記デコーダ回路群の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、前記参照電圧に対応した階調信号を増幅出力し、前記出力回路の前記出力端子は、前記表示部の対応するデータ線に接続されている、出力回路群と、
を備えた半導体装置。
【請求項１８】
請求項９記載の半導体装置が、
スタートパルスとクロック信号に基づき、データラッチのタイミングを決定するシフトレジスタと、
前記シフトレジスタで決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて出力するデータレジスタ／ラッチと、
前記データレジスタ／ラッチから出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して出力するレベルシフト回路群と、
各出力毎に、参照電圧群から、レベルシフト回路群でレベル変換されたデジタルデータ信号に応じた参照電圧を選択するデコーダ回路群と、
表示部の複数のデータ線に対応して前記出力回路を複数備え、各出力毎に、前記デコーダ回路群の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、前記参照電圧に対応した階調信号を増幅出力し、前記出力回路の前記出力端子は、前記表示部の対応するデータ線に接続されている、出力回路群と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば表示装置のデータドライバ等に適用して好適な半導体装置に関する。
【０００２】
近年、液晶表示装置や有機発光ダイオード表示装置等の薄型の表示装置が多く製品化されている。この表示装置の駆動方式の１つにアクティブマトリクス方式がある。一般に、アクティブマトリクス駆動方式の薄型表示装置は、走査線とデータ線が格子状に配線され、交差部に画素スイッチ（薄膜トランジスタ）と表示素子部を含む単位画素が配置された表示パネルと、各単位画素の画素スイッチのオン、オフを制御する走査信号を各走査線に出力するゲートドライバと、映像データに対応した階調電圧信号を各データ線に出力するデータドライバと、を備える。上記表示装置は、走査信号により画素スイッチがオンとなるときに、各データ線の階調電圧信号が表示素子部に印加され、該階調電圧信号に応じて表示素子部の輝度が変化することで画像を表示するものである。
【０００３】
液晶表示装置では、表示パネルは液晶が２つの基板間に封入された構造からなり、各単位画素の表示素子部では、印加される階調電圧信号に応じて液晶の透過率が制御されて輝度が変化する。そして表示パネルの背面に光源としてバックライトを備えている。一方、有機発光ダイオード表示装置では、表示パネルは、各単位画素に、表示素子として有機膜で形成される有機発光ダイオードと、有機発光ダイオードの駆動電流を制御する電流制御素子（薄膜トランジスタ）を更に備える。各単位画素の表示素子部では、印加される階調電圧信号に応じて有機発光ダイオードの駆動電流が制御され、該駆動電流に応じて有機発光ダイオードが発光して輝度が変化する。なお、有機発光ダイオード表示装置には、データ線に有機発光ダイオードの駆動電流を直接供給するものもあるが、データ線の階調電圧信号を供給する構成に即して説明する。
【０００４】
上記表示装置において、１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択（画素スイッチがオン）され、選択期間内に、各データ線より階調電圧信号が画素スイッチを介して表示素子部に供給される。１選択期間は、およそ１フレーム期間を走査線数で割った時間とされる。データドライバは、上記選択期間ごとに映像データに応じた階調電圧信号を各データ線に出力する。以下では、アクティブマトリクス型表示装置を駆動するデータドライバと、データドライバの出力回路に用いられる差動増幅器について説明する。
【０００５】
データドライバは、外部から印加されるγ電圧を抵抗で分圧して階調特性に対応した参照電圧を生成し、入力される映像デジタルデータに基づき、デジタルアナログ変換を行うデコーダにおいて対応する参照電圧（１つ又は複数）を選択する。選択された参照電圧は、例えば電圧フォロアの差動増幅器（以下出力アンプとする）に入力される。デコーダ及び差動増幅器（出力アンプ）は、表示パネルのデータ線数に対応して複数個設けられ、データ線ごとに映像データに対応した階調電圧信号を、表示パネルのデータ線に出力する。
【０００６】
近年、テレビやパソコン用ディスプレイに使用される表示装置では、大画面化・高精細化が進んでいる。それに伴い表示パネルのデータ線の負荷容量は増加し、データドライバの出力アンプには、より大きな容量負荷（データ線）を、より高速に駆動する能力が必要となってきている。また動画や３Ｄ対応などで、フレーム周波数も１２０Ｈｚ駆動や２４０Ｈｚ駆動などの高速駆動が必要とされる場合もある。
【０００７】
一方、カラー表示に関しては多色化（多階調化）が進み、ＲＧＢカラーの各６ビット映像デジタルデータによる２６万色表示から８ビットによる１６７０万色、さらに１０ビットによる１０億色の要求もある。このような映像デジタルデータのビット数の増加により、データドライバから出力される階調電圧のレベル数は、６ビットで６４階調、８ビットで２５６階調、１０ビットで１０２４階調と増加する。階調電圧のレベル数（階調数）の増加により、階調間電圧差の最小値が小さくなる。このため、出力アンプには、出力電圧精度の向上が要求される。例えば、出力偏差などの特性規格（例えばチップ内出力間の出力偏差が±３０ｍＶ以下など）として、出力アンプには、より小さな値が求められる。
【０００８】
また、多ビット映像データに対応したデータドライバは、階調数に対応して設けられた複数の参照電圧の中から映像データに対応する電圧を選択するデコーダの回路規模（素子数）が増加し、データドライバＬＳＩのチップ面積の増加（コスト高）を招く要因にもなっている。
【０００９】
表示装置のデータ線を高速駆動する技術として以下の技術が開示されている。
【００１０】
図１５は、非特許文献１（SID 10 DIGEST pp.74-76:6.6LのFig.3）から引用した図である。図１５には、表示用データドライバの出力回路の構成が示されており、差動増幅器７００（ＳＢＣ７１０を除く）とスルーレート加速回路（ＳＢＣ）７１０とから構成される。なお、差動増幅器７００は、特許文献１（特開平６−３２６５２９号公報）に基づく構成である。図１５を参照すると、図１５の差動増幅器７００は、
電流源ＩＮ１により駆動され、入力対（ゲート）が入力端子ＩＮＰと出力端子ＯＵＴに接続されたＮｃｈトランジスタ対（Ｎ１、Ｎ２）よりなるＮｃｈ差動対（Ｎ１、Ｎ２）と、
電流源ＩＰ１により駆動され、入力対（ゲート）が入力端子ＩＮＰと出力端子ＯＵＴに接続されたＰｃｈトランジスタ対（Ｐ１、Ｐ２）よりなるＰｃｈ差動対（Ｐ１、Ｐ２）と、
Ｎｃｈ差動対（Ｎ１、Ｎ２）の出力を受けるＰｃｈ低電圧カスコードカレントミラー（Ｐ３〜Ｐ６）と、
Ｐｃｈ差動対（Ｐ１、Ｐ２）の出力を受けるＮｃｈカスコードカレントミラー（Ｎ３〜Ｎ６）と、
Ｐｃｈ低電圧カスコードカレントミラー（Ｐ３〜Ｐ６）と、Ｎｃｈ低電圧カスコードカレントミラー（Ｎ３〜Ｎ６）の入力間及び出力間の電流をそれぞれ結合する連絡回路（Ｖ１、Ｖ２）と、を備える。
【００１１】
また、出力段として、高位側電源と出力端子ＯＵＴ間に接続され、Ｐｃｈ低電圧カスコードカレントミラー（Ｐ３〜Ｐ６）の出力（Ｐ６のドレイン）と連絡回路Ｖ２との接続ノードにゲートが接続されたＰｃｈトランジスタＰ０と、
ＧＮＤと出力端子ＯＵＴ間に接続され、Ｎｃｈ低電圧カスコードカレントミラーの出力（Ｎ６のドレイン）と連絡回路Ｖ２との接続ノードに、ゲートが接続されたＮｃｈトランジスタＮ０を備える。
【００１２】
図１５の差動増幅器７００は、Ｎｃｈ差動対（Ｎ１１、Ｎ１２）とＰｃｈ差動対（Ｐ１１、Ｐ１２）を備えており、高位側電源とＧＮＤ間のほぼ全電圧範囲で、ボルテージフォロワ動作が可能なＲａｉｌ−ｔｏ−Ｒａｉｌ差動増幅器である。
【００１３】
スルーレート加速回路（ＳＢＣ）７１０は、電流源ＩＮ１１により駆動され、入力対が入力端子ＩＮＰと出力端子ＯＵＴに接続されたＮｃｈ差動対（Ｎ１１、Ｎ１２）と、電流源ＩＰ１１により駆動され、入力対が入力端子ＩＮＰと出力端子ＯＵＴに接続されたＰｃｈ差動対（Ｐ１１、Ｐ１２）と、
Ｎｃｈ差動対（Ｎ１１、Ｎ１２）の出力対と高位側電源間に接続され、ゲートにバイアス電圧ＶＰ１を受けるＰｃｈトランジスタＰ１３、Ｐ１４と、を備える。また、高位側電源と、Ｎｃｈ低電圧カスコードカレントミラーの入力（Ｎ５のドレイン）と連絡回路Ｖ１との接続ノードＰＩ間に直列接続されたＰｃｈトランジスタＰ１５、Ｐ１６を備え、ＰｃｈトランジスタＰ１５のゲートにはバイアス電圧ＶＰ１が入力され、ＰｃｈトランジスタＰ１６のゲートはＮｃｈ差動対を構成するＮｃｈトランジスタＮ１１とＰｃｈトランジスタＰ１３との接続ノードに接続される。また、ＧＮＤと、Ｐｃｈ低電圧カスコードカレントミラーの入力（Ｐ５のドレイン）と連絡回路Ｖ１との接続ノードＮＩ間に直列接続されたＮｃｈトランジスタＮ１５、Ｎ１６を備え、ＮｃｈトランジスタＮ１５のゲートにはバイアス電圧ＶＮ１が入力され、ＮｃｈトランジスタＮ１６のゲートはＰｃｈ差動対を構成するＰｃｈトランジスタＰ１１とＮｃｈトランジスタＮ１３との接続ノードに接続される。ゲートにバイアス電圧ＶＰ１を受けるトランジスタＰ１３、Ｐ１４、Ｐ１５、及び、ゲートにバイアス電圧ＶＮ１を受けるトランジスタＮ１３、Ｎ１４、Ｎ１５はそれぞれ電流源を構成し、トランジスタＰ１６、Ｎ１６はそれぞれスイッチを構成する。
【００１４】
スルーレート加速回路（ＳＢＣ）７１０の作用について説明する。
【００１５】
入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧より高くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＮｃｈ差動対を構成するＮｃｈトランジスタＮ１１、Ｎ１２のドレイン電流がそれぞれ増加、減少する。
【００１６】
そして、ＮｃｈトランジスタＮ１１のドレイン電流がＰｃｈトランジスタＰ１３で設定される電流よりも大きくなると、ＮｃｈトランジスタＮ１１とＰｃｈトランジスタＰ１３の接続ノードの電位が低下し、ＰｃｈトランジスタＰ１６がオンとなり、ＰｃｈトランジスタＰ１５で設定される電流がノードＰＩに供給される。これにより、差動増幅器７００のＮｃｈカスコードカレントミラーの入力電流（Ｎ３、Ｎ５のドレイン電流）、出力電流（Ｎ４、Ｎ６のドレイン電流）が共に増加し、出力段トランジスタＰ０、Ｎ０のゲート電位の引き下げ作用が加速される。したがって、差動増幅器７００の増幅作用に、スルーレート加速回路（ＳＢＣ）７１０の作用が加わることで、出力端子ＯＵＴの充電動作が加速される。なお、出力端子ＯＵＴの電圧が入力端子ＩＮＰの電圧に近づくと、ＮｃｈトランジスタＮ１１のドレイン電流が減少し、ＰｃｈトランジスタＰ１６がオフとなり、ＰｃｈトランジスタＰ１５からノードＰＩへの電流の供給は停止される。スルーレート加速回路（ＳＢＣ）７１０の作用は停止し、出力端子ＯＵＴの電圧変化は、差動増幅器７００の増幅作用のみで行われる。
【００１７】
また、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧より高くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＰｃｈ差動対を構成するＰｃｈトランジスタＰ１１、Ｐ１２のドレイン電流（絶対値）がそれぞれ減少、増加する。しかし、ＰｃｈトランジスタＰ１１とＮｃｈトランジスタＮ１３の接続ノードは電位の引き下げ作用を受けるため、ＮｃｈトランジスタＮ１６はオフのままとされ、差動増幅器７００の増幅作用に影響を与えない。
【００１８】
一方、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧よりも低くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＰｃｈ差動対を構成するＰｃｈトランジスタＰ１１、Ｐ１２のドレイン電流（絶対値）がそれぞれ増加、減少する。そして、ＰｃｈトランジスタＰ１１のドレイン電流（絶対値）がＮｃｈトランジスタＮ１３で設定される電流より大きくなると、ＮｃｈトランジスタＮ１６がオンとなり、ＮｃｈトランジスタＮ１５で設定される電流がノードＮＩに供給される。これにより差動増幅器７００のＰｃｈカスコードカレントミラーの入力電流（Ｐ３、Ｐ５のドレイン電流（絶対値））、出力電流（Ｐ４、Ｐ６のドレイン電流（絶対値））が共に増加し、出力段トランジスタＰ０、Ｎ０のゲート電位の引き上げ作用が加速される。したがって、差動増幅器７００の増幅作用に、スルーレート加速回路（ＳＢＣ）７１０の作用が加わることで、出力端子ＯＵＴの放電動作が加速される。なお、出力端子ＯＵＴの電圧が入力端子ＩＮＰの電圧に近づくと、ＰｃｈトランジスタＰ１１のドレイン電流が減少し、ＮｃｈトランジスタＮ１６がオフとなり、ＮｃｈトランジスタＮ１５からノードＮＩへの電流の供給は停止される。スルーレート加速回路（ＳＢＣ）７１０の作用は停止し、出力端子ＯＵＴの電圧変化は、差動増幅器７００の増幅作用のみで行われる。
【００１９】
また、入力端子ＩＮＰの電圧が出力端子ＯＵＴの電圧よりも低くなるとき、スルーレート加速回路（ＳＢＣ）７１０のＮｃｈ差動対を構成するＮｃｈトランジスタＮ１１、Ｎ１２のドレイン電流（絶対値）がそれぞれ減少、増加する。しかし、このとき、ＰｃｈトランジスタＰ１６はオフのままとされ、差動増幅器７００の増幅作用に影響を与えない。
【００２０】
多ビット映像データに対応した表示用データドライバのデコーダの回路規模の増加を抑制する手段の一つとして、内挿機能を有するアンプ（以下、「内挿アンプ」という）を含む構成が特許文献２（特開２００６−５０２９６号公報）に開示されている。
【００２１】
図１６は、データドライバの一例を示す図である。なお、図１６は、特許文献２の図１５に対応している。図１６に示すように、データドライバは、ラッチアドレスセレクタ９８１、ラッチ９８２、参照電圧発生回路９８６、デコーダ９８７、出力アンプ９８８を有する。図１６のデータドライバは、データ線を駆動する出力アンプ９８８として、内挿アンプを用いる。
【００２２】
出力アンプ９８８は、入力電圧Ｖｉｎ１、Ｖｉｎ２を１対１で内挿する。つまり、出力アンプ９８８は、入力電圧Ｖｉｎ１、Ｖｉｎ２が同一電圧のときは、出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎ１（又は入力電圧Ｖｉｎ２）を出力する。一方、出力アンプ９８８は、入力電圧Ｖｉｎ１、Ｖｉｎ２が異なるときは、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２との中間電圧を出力する。
【００２３】
図１６のデータドライバによれば、内挿機能を持つ出力アンプ９８８備えることで、デコーダ９８７は、２階調おきの階調電圧に対応する参照電圧（Ｖ０、Ｖ２、Ｖ４、・・・、Ｖ２ｎ）から、デコーダ９８７は、入力される映像データ（ラッチ９８２の出力）に応じて、同一又は隣り合う２つの参照電圧を選択する構成とされており、デコーダ９８７で選択する参照電圧の数（参照電圧発生回路９８６で発生する参照電圧の数）を、内挿機能を持たない出力アンプに対応したデコーダと比べて、約半分にすることができる。このため、デコーダ９８７の回路規模（素子数）を削減する。
【００２４】
特許文献２に開示されている、内挿機能を持つ出力アンプの一例を図１７に示す（図１７は、特許文献２の図２４に対応する）。図１７を参照すると、この出力アンプは、差動入力段３００と、出力増幅段３７０を有する。差動入力段３００は、ＮＭＯＳトランジスタで構成された２組のＮｃｈ差動対とＰＭＯＳトランジスタで構成された２組のＰｃｈ差動対を有する差動部３１０、低電圧カスコードカレントミラー３３０、３４０、連絡回路（浮遊電流源回路）３５０、３６０を備える。出力増幅段３７０は、高電位電源ＶＤＤと出力端子２間に接続されたＰｃｈの出力トランジスタ３７１と、出力端子２と低電位電源ＶＳＳ間に接続されたＮｃｈの出力トランジスタ３７２を備える。
【００２５】
Ｐｃｈ低電圧カスコードカレントミラー３３０は、ＰＭＯＳトランジスタ３３１〜３３４を備え、差動部３１０のＮｃｈ差動対の差動電流出力を受ける。
【００２６】
Ｎｃｈ低電圧カスコードカレントミラー３４０は、ＮＭＯＳトランジスタ３４１〜３４４を備え、差動部３１０のＰｃｈ差動対の差動電流出力を受ける。
【００２７】
連絡回路３６０は、Ｐｃｈ低電圧カスコードカレントミラー３３０の出力（ＰＭＯＳトランジスタ３３４のドレイン）とＮｃｈ低電圧カスコードカレントミラー３４０の出力（ＮＭＯＳトランジスタ３４４のドレイン）とを接続する。
【００２８】
連絡回路３５０は、Ｐｃｈ低電圧カスコードカレントミラー３３０の入力（ＰＭＯＳトランジスタ３３３のドレイン）とＮｃｈ低電圧カスコードカレントミラー３４０の入力（ＮＭＯＳトランジスタ３４３のドレイン）とを接続する。
【００２９】
差動入力段３００の差動部３１０は、
２組のＮｃｈ差動対（（３１１、３１２）、（３１３、３１４））と、
２組のＰｃｈ差動対（（３１５、３１６）、（３１７、３１８））と、
を備えている。これら４組の差動対は、それぞれ、個別の電流源（３２１、３２２、３２３、３２４）で駆動される。
【００３０】
Ｎｃｈ差動対（３１１、３１２）とＰｃｈ差動対（３１５、３１６）の組は、入力対の第１入力端子（トランジスタ３１１、３１５の各ゲート）に入力電圧Ｖｉｎ１が入力され、入力対の第２入力端子（トランジスタ２１２、３１６の各ゲート）に出力電圧Ｖｏｕｔが入力される。
【００３１】
Ｎｃｈ差動対（３１３、３１４）とＰｃｈ差動対（３１７、３１８）の組は、入力対の第１入力端子（トランジスタ３１３、３１７の各ゲート）に入力電圧Ｖｉｎ２が入力され、入力対の第２入力端子（トランジスタ３１４、３１８の各ゲート）に出力電圧Ｖｏｕｔが入力される。Ｎｃｈ差動対（３１１、３１２）とＮｃｈ差動対（３１３、３１４）の出力対の一方の出力同士が共通接続され、Ｎｃｈ差動対（３１１、３１２）とＮｃｈ差動対（３１３、３１４）の出力対の他方の出力同士が共通接続される。
【００３２】
Ｎｃｈ差動対（３１１、３１２）とＮｃｈ差動対（３１３、３１４）の共通接続された出力対の一方の出力（ノードＮ３１）がカレントミラー３３０の出力側ノード（ＰＭＯＳトランジスタ３３２、３３４の接続点）に接続され、Ｎｃｈ差動対（３１１、３１２）とＮｃｈ差動対（３１３、３１４）の共通接続された出力対の他方の出力（ノードＮ３２）がカレントミラー３３０の入力側ノード（ＰＭＯＳトランジスタ３３１、３３３の接続点）に接続される。
【００３３】
また、Ｐｃｈ差動対（３１５、３１６）とＰｃｈ差動対（３１７、３１８）の出力対の一方の出力同士が共通接続され、Ｐｃｈ差動対（３１５、３１６）とＰｃｈ差動対（３１７、３１８）の出力対の他方の出力同士が共通接続される。
【００３４】
Ｐｃｈ差動対（３１５、３１６）とＰｃｈ差動対（３１７、３１８）の共通接続された出力対の一方の出力（ノードＮ３３）がカレントミラー３４０の出力側ノード（ＮＭＯＳトランジスタ３４２、３４４の接続ノード）に接続され、Ｐｃｈ差動対（３１５、３１６）とＰｃｈ差動対（３１７、３１８）の共通接続された出力対の他方の出力（ノードＮ３４）がカレントミラー３４０の入力側ノード（ＮＭＯＳトランジスタ３４１、３４３の接続ノード）に接続される。
【００３５】
出力増幅段３７０は、ソースが高電位側電源ＶＤＤに接続され、ドレインが出力端子に接続され、ゲートがＰｃｈ低電圧カスコードカレントミラー３３０の出力と連絡回路３６０の接続点Ｎ３５に接続されたＰＭＯＳトランジスタ３７１と、
ソースが低電位側電源ＶＳＳに接続され、ドレインが出力端子に接続され、ゲートがＮｃｈ低電圧カスコードカレントミラー３４０の出力と連絡回路３６０の接続点Ｎ３７に接続されたＮＭＯＳトランジスタ３７２と、
を備えている。
【００３６】
図１７の出力アンプは、差動部３１０がＮｃｈ差動対とＰｃｈ差動対を有するため、入力電圧が電源付近とされＮｃｈ差動対とＰｃｈ差動対の一方の差動対が停止する場合でも、他方の差動対が動作し、電源電圧と同じ電圧範囲で出力増幅動作が可能なアンプ（「Ｒａｉｌ−ｔｏ−Ｒａｉｌアンプ」という）を構成する。
【００３７】
Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）に関して、Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）を構成するトランジスタサイズが等しいものとすると、ＮＭＯＳトランジスタ３１１〜３１４のドレイン電流Ｉ（３１１）、Ｉ（３１２）、Ｉ（３１３）、Ｉ（３１４）は以下で与えられる。
【００３８】
Ｉ（３１１）＝（β／２）（Ｖｉｎ１−ＶＴＨ）＾２    ・・・（１）
Ｉ（３１２）＝（β／２）（Ｖｏｕｔ−ＶＴＨ）＾２    ・・・（２）
Ｉ（３１３）＝（β／２）（Ｖｉｎ２−ＶＴＨ）＾２    ・・・（３）
Ｉ（３１４）＝（β／２）（Ｖｏｕｔ−ＶＴＨ）＾２    ・・・（４）
【００３９】
ただし、βは利得係数であり、β＝μ（Ｗ／Ｌ）（εｘ／ｔｏｘ）で与えられる。ただし、μはキャリアの実効移動度、εｘはゲート絶縁膜の誘電率、ｔｏｘはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長）、ＶＴＨは閾値電圧である。＾はべき乗演算子である。
【００４０】
Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）の共通接続された出力対の一方のノードＮ３１の出力電流（Ｉ（３１１）＋Ｉ（３１３））は、カレントミラー３３０の出力側ノード（ＰＭＯＳトランジスタ３３２、３３４の接続点）を介して、カレントミラー３３０の出力電流に連結される。
【００４１】
Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）の共通接続された出力対の他方のノードＮ３２の出力電流（Ｉ（３１２）＋Ｉ（３１４））は、カレントミラー３３０の入力側ノード（ＰＭＯＳトランジスタ３３１、３３３の接続点）を介してカレントミラー３３０の入力電流に連結される。
【００４２】
図１７の出力アンプは、カレントミラー３３０の入力電流と出力電流が等しくなるように、出力電圧Ｖｏｕｔを制御する。つまり、ＮＭＯＳトランジスタ３１１〜３１４のドレイン電流Ｉ（３１１）〜Ｉ（３１４）は以下の関係を有する。
【００４３】
Ｉ（３１１）＋Ｉ（３１３）＝Ｉ（３１２）＋Ｉ（３１４）    ・・・（５）
【００４４】
また、Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）をそれぞれ駆動する電流源３２１、３２２の電流を同一電流とする。これにより、ＮＭＯＳトランジスタ３１１〜３１４のドレイン電流Ｉ（３１１）〜Ｉ（３１４）は以下の関係を有する。
【００４５】
Ｉ（３１１）＋Ｉ（３１２）＝Ｉ（３１３）＋Ｉ（３１４）    ・・・（６）
【００４６】
式（５）と式（６）より、以下の式（７）と式（８）が導出される。
Ｉ（３１１）＝Ｉ（３１４）      ・・・（７）
Ｉ（３１２）＝Ｉ（３１３）      ・・・（８）
【００４７】
ここで、式（１）乃至（４）を式（７）及び式（８）に代入し、Ｖｓ１、Ｖｓ２を消去すると、式（９）が導き出される。
【００４８】
Ｖｏｕｔ＝（Ｖｉｎ１＋Ｖｉｎ２）／２          ・・・（９）
【００４９】
あるいは、Ｎｃｈ差動対（３１１、３１２）、（３１３、３１４）の相互コンダクタンスをｇｍとして、Ｉ（３１１）−Ｉ（３１２）＝ｇｍ（Ｖｉｎ１−Ｖｏｕｔ）、Ｉ（３１３）−Ｉ（３１４）＝ｇｍ（Ｖｉｎ２−Ｖｏｕｔ）を式（５）に代入することで、式（９）が導かれる。
【００５０】
Ｐｃｈ差動対（３１５、３１６）、（３１７、３１８）についても、同様の計算を行うことで、式（９）と同等の関係式が得られる。
【００５１】
すなわち、図１７の出力アンプは、２つの入力電圧Ｖｉｎ１、Ｖｉｎ２を受け、その中間電圧（内挿電圧）を出力することができる。なお、このような内挿アンプの入出力電圧特性については、例えば特許文献３等にも開示されている。
【００５２】
図１６のデータドライバは、図１７のような内挿アンプを用いることで、多ビット映像データを処理するデコーダの回路規模の増加を抑制できる。
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特開平６−３２６５２９号公報
【特許文献２】特開２００６−５０２９６号公報
【特許文献３】特開２０００−１８３７４７号公報
【非特許文献】
【００５４】
【非特許文献１】SID 10 DIGEST pp.74-76 :6.6L, Fig.3
【発明の概要】
【発明が解決しようとする課題】
【００５５】
以下に関連技術の分析を与える。
【００５６】
以下では、高速駆動と多階調の両方に対応するための手法として、例えば図１５のスルーレート加速回路７１０と、図１７の内挿機能を持つ出力アンプとを組合せた構成について検討する。
【００５７】
図１７の内挿機能をもつ出力アンプに、図１５のスルーレート加速回路７１０を組合せただけでは、データドライバとして必要な性能を実現することはできない。図１７の出力アンプに図１５のスルーレート加速回路７１０を付加したアンプ（この構成は開示されたものでなく、あくまで検討対象のプロトタイプ例である）について以下説明する。
【００５８】
なお、図１５のスルーレート加速回路７１０の端子ＩＮＰには、図１７の出力アンプの入力（２つの入力電圧）Ｖｉｎ１とＶｉｎ２のいずれか一方を入力する。
【００５９】
また、図１５のスルーレート加速回路７１０の出力ＰＩ、ＮＩは、図１７のカレントミラー３４０の入力と連絡回路３５０との接続ノードＮ３８と、図１７のカレントミラー３３０の入力と連絡回路３５０との接続ノードＮ３６にそれぞれ接続する。
【００６０】
図１７の出力アンプは、上記（９）式で表されるように、２つの入力電圧Ｖｉｎ１とＶｉｎ２が異なる場合、出力安定状態において、該２つの入力電圧Ｖｉｎ１とＶｉｎ２の中間電圧（平均電圧）を出力電圧Ｖｏｕｔとして出力する。
【００６１】
表示装置のデータドライバでは、２つの入力電圧Ｖｉｎ１とＶｉｎ２の電圧差は、数百ｍＶ（例えば３００ｍＶ程度）になる。このとき、スルーレート加速回路７１０の端子ＩＮＰには、図１７の出力アンプの２つの入力電圧のＶｉｎ１とＶｉｎ２のいずれか一方が入力され、スルーレート加速回路７１０の端子ＯＵＴには、図１７の出力アンプの出力電圧Ｖｏｕｔが入力される。例えばスルーレート加速回路７１０の端子ＩＮＰに、Ｖｉｎ１を入力し、Ｖｉｎ２−Ｖｉｎ１≒（≦）３００ｍＶ）のとき、図１７の出力アンプの出力電圧Ｖｏｕｔを、出力安定状態における該２つの入力電圧Ｖｉｎ１とＶｉｎ２の中間電圧（平均電圧）とすると、図１７の出力アンプの出力電圧Ｖｏｕｔは（Ｖｉｎ１＋Ｖｉｎ２）／２から、Ｖｉｎ１＋１５０ｍＶ程度となり、スルーレート加速回路７１０の端子ＯＵＴの電圧≒Ｖｉｎ１＋１５０ｍＶとなる。
【００６２】
したがって、この場合、スルーレート加速回路７１０の端子ＩＮＰと端子ＯＵＴの電位差は、例えば最大で１５０ｍＶ程度となる。
【００６３】
しかしながら、図１５のスルーレート加速回路７１０の端子ＩＮＰと端子ＯＵＴに電位差があると、端子ＩＮＰと端子ＯＵＴの電圧を差動入力するＮｃｈ差動対（Ｎ１１、Ｎ１２）又はＰｃｈ差動対（Ｐ１１、Ｐ１２）が動作し、端子ＩＮＰと端子ＯＵＴ間の電位差に応じて、出力ＰＩ又はＮＩから、図１７の出力アンプ側（ノードＮ３８又はＮ３６）へ、吐出電流（source current）又は吸込電流(sink current）が流れる。このため、図１７の出力アンプの出力安定状態での電流バランス（例えばカレントミラー３３０、３４０の入力電流と出力電流のバランス）がずれて、出力電圧Ｖｏｕｔに出力誤差が発生する、という問題が生じる。このときの具体的な出力誤差の特性については、図１４（特性ｆ１）を参照して後に説明される。
【００６４】
このように、図１７の出力アンプに、図１５のスルーレート加速回路７１０を付加したアンプは出力誤差が増加するという問題が発生する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００６５】
一実施形態において、半導体装置は、（Ａ）差動入力段と、（Ｂ）出力増幅段と、（Ｃ）増幅加速回路とを含む出力回路を備えている。
（Ａ）前記差動入力段は、第１導電型の第１乃至第Ｎの差動段と、第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、第１、第２のカレントミラーと、第１、第２の浮遊電流源回路を備えている。なお、前記差動入力段は、差動段として、一方の導電型の差動段、例えば第１導電型の第１乃至第Ｎの差動段のみを備えた構成としてもよい。
第１導電型の第１乃至第Ｎの差動段は、第１乃至第Ｎの入力端子（但し、Ｎは２以上の正整数）にそれぞれ供給される第１乃至第Ｎの入力信号と、前記出力端子の出力信号とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続されている。
第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段は、前記第１乃至第Ｎの入力信号と、前記出力信号とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続されている。
第１のカレントミラーは、第１の電源端子と第１及び第２のノード間に接続され、前記第１導電型の前記第１乃至第Ｎの差動段の共通接続された出力対に一端がそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含む。
第２のカレントミラーは、第２の電源端子と第３及び第４のノード間に接続され、前記第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段の共通接続された出力対に一端がそれぞれ接続され制御端子が共通接続された第１導電型のトランジスタ対を含む。
第１の浮遊電流源回路は、前記第１のカレントミラーの入力ノードが接続された前記第２のノードと前記第２のカレントミラーの入力ノードが接続された前記第４のノードとの間に接続される。
第２の浮遊電流源回路は、前記第１のカレントミラーの出力ノードが接続された前記第１のノードと前記第２のカレントミラーの出力ノードが接続された前記第３のノード間に接続される。
（Ｂ）前記出力増幅段は、第３の電源端子と出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタとを備えている。
（Ｃ）前記増幅加速回路は、前記第１乃至第Ｎの入力信号と前記出力信号をそれぞれ入力する第１乃至第（Ｎ＋１）の入力ノードと、前記第４のノードと前記第２のノードのうちの予め定められた一方のノードに接続された第１の出力ノードと、前記第４のノードと前記第２のノードのうち前記一方とは異なる他方のノードに接続された第２の出力ノードと、を備えている。
前記増幅加速回路は、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と比べて高いか、低いかに応じて、前記第１の出力ノード又は前記第２の出力ノードから電流を出力し、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎと前記出力信号の電圧とが等しい出力安定状態では、前記第１及び第２の出力ノードへの電流出力をともに遮断する。
【発明の効果】
【００６６】
実施形態によれば、消費電力の増大を抑止し、高速動作に対応可能とし、高精度出力を可能としている
【図面の簡単な説明】
【００６７】
【図１】実施形態１の構成を示す図である。
【図２】実施形態１の増幅加速回路の構成の一例を示す図である。
【図３】実施形態１の増幅加速回路の構成の一例を示す図である。
【図４】実施形態１の増幅加速回路の構成の一例を示す図である。
【図５】実施形態２の構成を示す図である。
【図６】実施形態３の構成を示す図である。
【図７】実施形態４の構成を示す図である。
【図８】実施形態４の増幅加速回路の構成の一例を示す図である。
【図９】実施形態４の増幅加速回路の構成の一例を示す図である。
【図１０】実施形態４の増幅加速回路の構成の一例を示す図である。
【図１１】実施形態５の構成を示す図である。
【図１２】実施形態６の構成を示す図である。
【図１３】実施形態７の構成を示す図である。
【図１４】実施形態とプロトタイプの特性を示す図である。
【図１５】非特許文献１の構成を示す図である。
【図１６】特許文献２のデータドライバの構成を示す図である。
【図１７】特許文献２の出力回路の構成を示す図である。
【発明を実施するための形態】
【００６８】
いくつかの実施形態について以下に説明する。
【００６９】
実施形態において、出力回路は、例えば図１を参照すると、電圧信号を入力する第１乃至第Ｎの入力端子（出力回路の入力端子、但し、Ｎは２以上の正整数）（１＿１〜１＿Ｎ）と、出力信号を半導体装置の外部に出力する出力端子（２）と、差動入力段（１０１）と、出力増幅段（１０２）と、増幅加速回路（２０１）を備えている。
差動入力段（１０１）は、例えば図１を参照すると、第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）、第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段（１２＿１〜１２＿Ｎ）、第１のカレントミラー（３０）、第２のカレントミラー（４０）、第１の浮遊電流源回路（５０）、第２の浮遊電流源回路（６０）と、を備える。なお、前記差動入力段は、差動段として、一方の導電型の差動段（差動対トランジスタ＋電流源）、例えば第１導電型の第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）のみを備えた構成としてもよい。
第１導電型（Ｎｃｈ）の第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）は、第１乃至第Ｎの入力端子（１＿１〜１＿Ｎ）にそれぞれ供給される第１乃至第Ｎの入力信号と、出力端子（２）の出力信号（ＶＯ）とをそれぞれ差動で入力し、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続されている。
第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段（１２＿１〜１２＿Ｎ）は、第１乃至第Ｎの入力端子（１＿１〜１＿Ｎ）にそれぞれ供給される前記第１乃至第Ｎの入力信号と、出力端子（２）の出力信号（ＶＯ）とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続されている。
第１のカレントミラー（３０）は、第１の電源端子（Ｅ１）と第１及び第２のノード（Ｎ１、Ｎ２）間に接続され、第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）の共通接続された出力対に一端がそれぞれ接続され、制御端子が共通接続された第２導電型（Ｐｃｈ）のトランジスタ対（１３１、１３２）を含む。
第２のカレントミラー（４０）は、第２の電源端子（Ｅ２）と第３及び第４のノード（Ｎ３、Ｎ４）間に接続され、前記第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段の共通接続された出力対に一端がそれぞれ接続され制御端子が共通接続された第１導電型（Ｎｃｈ）のトランジスタ対（１４１、１４２）を含む。
第１の浮遊電流源回路（５０）は、第１のカレントミラー（３０）の入力が接続された第２のノード（Ｎ２）と、第２のカレントミラー（４０）の入力が接続された第４のノード（Ｎ４）との間に接続されている。
第２の浮遊電流源回路（６０）は、第１のカレントミラー（３０）の出力が接続された第１のノード（Ｎ１）と、第２のカレントミラー（４０）の出力が接続された第３のノード（Ｎ３）との間に接続されている。
出力増幅段（１０２）は、第３電源端子（Ｅ３）と出力端子（２）との間に接続され、制御端子が第１のノード（Ｎ１）に接続された第２導電型（Ｐｃｈ）の第１のトランジスタ（１７１）と、第４電源端子（Ｅ４）と出力端子（２）との間に接続され、制御端子が第３のノード（Ｎ３）に接続された第１導電型（Ｎｃｈ）の第２のトランジスタ（１７２）と、備える。
増幅加速回路（２０１）は、第１乃至第Ｎの入力端子（１＿１〜１＿Ｎ）にそれぞれ供給される前記第１乃至第Ｎの入力信号と前記出力端子（２）の前記出力信号をそれぞれ入力する第１乃至第（Ｎ＋１）の入力ノード（＋１〜＋Ｎ、−）と、
前記第４のノード（Ｎ４）（図１、図５）、又は、前記第２のノード（Ｎ２）（図６）の一方のノードに接続された第１の出力ノード（Ｉａ）と、
前記第４のノード（Ｎ４）と前記第２のノード（Ｎ２）のうち、前記一方とは異なる他方のノードである第２のノード（Ｎ２）（図１、図５）又は第４のノード（Ｎ４）（図６）に接続された第２の出力ノード（Ｉｂ）と、を備えている。
前記増幅加速回路（２０１）は、等価的に前記第１乃至第Ｎの入力信号の電圧（Ｖ１＿１〜Ｖ１＿Ｎ）の合計の１／Ｎと、前記出力信号の電圧（ＶＯ）と、を比較し、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と比べて高いか、低いかに応じて、前記第１の出力ノード又は前記第２の出力ノードから電流を出力し、前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎと前記出力信号の電圧とが等しい出力安定状態では、前記第１及び第２の出力ノードへの電流出力をともに遮断する。
【００７０】
前記増幅加速回路（２０１）は、例えば図２又は図３を参照すると、前記第１の電源端子（Ｅ１）と前記第１の出力ノード（Ｉａ）間に直列に接続される、第１の電流源（２３３）と第２導電型（Ｐｃｈ）の第１のトランジスタスイッチ（２３４）と、前記第２の電源端子（Ｅ２）と前記第２の出力ノード（Ｉｂ）間に直列に接続される、第２の電流源（２４３）と第１導電型の第２のトランジスタスイッチ（２４４）と、前記第１乃至第Ｎの入力信号の各入力信号の電圧と前記出力信号との電圧にそれぞれ対応する電流を、前記第１乃至第Ｎの入力信号分、それぞれ、電流加算して得た電流を、前記第１及び第２の電源端子（Ｅ１、Ｅ２）の電圧を基準とする電圧に変換した比較結果を、第１及び第２の出力（Ｎ２１、Ｎ２２）からそれぞれ出力する比較回路（２１−１〜２１−Ｎ、２３１、２３２、２２−１〜２２−Ｎ、２４１、２３２）と、を備えている。
前記第１及び第２のトランジスタスイッチ（２３４、２４４）の制御端子は、前記比較回路の前記第１及び第２の出力（Ｎ２１、Ｎ２２）にそれぞれ接続されている。
前記増幅加速回路（２０１）において、前記第１乃至第Ｎの入力信号の電圧（Ｖ１＿１〜Ｖ１＿Ｎ）の合計の１／Ｎが前記出力信号の電圧（ＶＯ）よりも高い場合に、前記比較回路の前記第１の出力（Ｎ２１）に基づき、前記第１のトランジスタスイッチ（２３４）がオンし、前記第１の電流源（２３３）が活性化され、前記第１の電流源（２３３）からの電流が、前記増幅加速回路の前記第１の出力ノード（Ｉａ）に出力され、前記比較回路の前記第２の出力（Ｎ２２）に基づき、前記第２のトランジスタスイッチ（２４４）がオフし、前記第２の電流源（２４３）は非活性化される。前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧よりも低い場合に、前記比較回路の前記第２の出力（Ｎ２２）に基づき、前記第２のトランジスタスイッチ（２４４）がオンし、前記第２の電流源（２４３）が活性化され前記第２の電流源（２４３）からの電流が、前記増幅加速回路の前記第２の出力ノード（Ｉｂ）に出力され、前記比較回路の前記第１の出力（Ｎ２１）に基づき、前記第１のトランジスタスイッチ（２３４）がオフし、前記第１の電流源（２３３）は非活性化される。前記第１乃至第Ｎの入力信号の電圧の合計の１／Ｎが前記出力信号の電圧と等しい場合に、前記比較回路の前記第１及び第２の出力（Ｎ２１、Ｎ２２）に基づき、前記第１及び第２のトランジスタスイッチ（２３４、２４４）がともにオフし、前記第１及び第２の電流源（２３３、２４３）はともに非活性化される。前記増幅加速回路（２０１）は、前記第１の電源端子（E1）に接続される第１の電流源（２３３）を有し、前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎ（（Ｖ１＿１＋・・・Ｖ１＿Ｎ）／Ｎ）と前記出力端子の前記出力信号電圧（ＶＯ）とを比較し、前記第１の電源端子（Ｅ１）の電圧と前記出力信号電圧（ＶＯ）との電位差（絶対値）｜Ｅ１−ＶＯ｜が、前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）｜Ｅ１−（Ｖ１＿１＋・・・Ｖ１＿Ｎ）／Ｎ｜より大きいか否かに応じて、前記第１及び第２のトランジスタスイッチ（２３４）をオン又はオフさせ、前記第１の電流源（２３３）を活性化させて前記第１の電流源（２３３）からの電流を、第１の出力ノード（Ｉａ）から、前記第１の浮遊電流源回路（５０）へ入力される側の電流、又は前記第１の浮遊電流源回路（５０）から出力される側の電流の一方の電流に結合させるか、前記第１の電流源（２３３）を非活性化させる。前記増幅加速回路（２０１）は、前記第２の電源端子（E２）に接続される第１の電流源（２４３）を有し、前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎ（（Ｖ１＿１＋・・・Ｖ１＿Ｎ）／Ｎ）と前記出力端子の前記出力信号電圧（ＶＯ）とを比較し、前記第２の電源端子（Ｅ１）の電圧と前記出力信号電圧（ＶＯ）との電位差（絶対値）｜ＶＯ−Ｅ２｜が、前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）｜（Ｖ１＿１＋・・・Ｖ１＿Ｎ）／Ｎ−Ｅ２｜より大きいか否かに応じて、前記第２のトランジスタスイッチ（２４４）をオン又はオフさせ、前記第２の電流源（２４３）を活性化させて前記第２の電流源（２４３）からの電流を第２の出力ノード（Ｉｂ）から、前記第１の浮遊電流源回路（５０）へ入力される側の電流又は前記第１の浮遊電流源回路（５０）から出力される側の電流のうち第１の出力ノード（Ｉａ）と異なる側の電流に結合させるか、前記第２の電流源（２４３）を非活性化させる。
【００７１】
前記増幅加速回路（２０１Ａ、２０１Ｂ）において、例えば図２、図３を参照すると、前記比較回路は、前記第１乃至第Ｎの入力信号と前記出力信号とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対（２１−１〜２１−Ｎ）と、
一端が第６の電源端子（Ｅ６）に接続され、前記第１乃至第Ｎの差動対（２１−１〜２１−Ｎ）の各一つを個別に（例えば図２参照）、又は、複数を共通に（例えば図３参照）、駆動する少なくとも１つの第３の電流源（２１３）と、
第１の電源端子（Ｅ１）と前記第１乃至第Ｎの差動対（２１−１〜２１−Ｎ）の共通接続された出力対間に接続される第１の負荷素子対（２３１、２３２）と、前記第１乃至第Ｎの入力信号と前記出力信号とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対（２２−１〜２２−Ｎ）と、
一端が前記第５の電源端子（Ｅ５）に接続され、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の一つを個別に（例えば図２参照）、又は、複数を共通に（例えば図３参照）、駆動する、少なくとも１つの第４の電流源（２２３）と、
前記第２の電源端子（Ｅ２）と前記第（Ｎ＋１）乃至第（２Ｎ）の差動対（２２−１〜２２−Ｎ）の共通接続された出力対間に接続される第２の負荷素子対（２４１、２４２）と、を備えている。
前記第１乃至第Ｎの差動対（２１−１〜２１−Ｎ）の共通接続された出力対と、前記第１の負荷素子対の接続点対の一方の接続点を、前記比較回路の前記第１の出力ノード（Ｎ２１）とし、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対（２２−１〜２２−Ｎ）の共通接続された出力対と、前記第２の負荷素子対の接続点対の一方の接続点を、前記比較回路の前記第２の出力（Ｎ２２）とする。
【００７２】
前記増幅加速回路（２０１Ｃ）において、例えば図４を参照すると、前記比較回路は、前記第１乃至第Ｎの入力信号をそれぞれ入力し、出力（ドレイン）同士が共通接続された第１導電型の第１乃至第Ｎのトランジスタ（２１１−１〜２１１−Ｎ）と、
前記出力信号を入力し、前記第１乃至第Ｎのトランジスタの各一端（ソース）と一端（ソース）が共通に接続され、前記第１乃至第Ｎのトランジスタのゲート幅（電流駆動能力）の合計に相当するゲート幅（電流駆動能力）を持つ第１導電型の第（Ｎ＋１）のトランジスタ（２１２）と、
第６の電源端子（Ｅ６）と、前記第１乃至第（Ｎ＋１）のトランジスタ（２１１−１〜２１１−Ｎ、２１２）の共通接続された一端（ソース）との間に接続された第３の電流源（２１３）と、
前記第１の電源端子（Ｅ１）と前記第１乃至第Ｎのトランジスタ（２１１−１〜２１１−Ｎ）の共通接続された出力（ドレイン）との間に接続された第１の負荷素子（２３１）、及び、前記第１の電源端子（Ｅ１）と前記第（Ｎ＋１）のトランジスタ（２１２）の出力（ドレイン）との間に接続された第２の負荷素子（２３２）からなる第１の負荷素子対（２３１、２３２）と、前記第１乃至第Ｎの入力信号をそれぞれ入力し、出力（ドレイン）同士が共通接続された第２導電型の第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタ（２２１−１〜２２１−Ｎ）と、
前記出力信号を入力し、第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタの各一端（ソース）と一端（ソース）が共通に接続され、前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタのゲート幅（電流駆動能力）の合計に相当するゲート幅（電流駆動能力）を持つ第２導電型の第（２Ｎ＋２）のトランジスタ（２２２）と、
前記第５の電源端子（Ｅ５）と、前記第（Ｎ＋２）乃至第（２Ｎ＋２）のトランジスタ（２２１−１〜２２１−Ｎ、２２２）の共通接続された一端（ソース）との間に接続された第４の電流源（２２３）と、
前記第２の電源端子（Ｅ２）と前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタ（２２１−１〜２２１−Ｎ）の共通接続された出力（ドレイン）との間に接続された第３の負荷素子（２４１）、及び、前記第２の電源端子（Ｅ２）と前記第（２Ｎ＋２）のトランジスタ（２２２）の出力（ドレイン）との間に接続された第４の負荷素子（２４２）からなる第２の負荷素子対（２４１、２４２）と、を備えている。
前記第１乃至第Ｎのトランジスタ（２１１−１〜２１１−Ｎ）の共通接続された出力と前記第１の負荷素子（２３１）との接続点を、前記比較回路の前記第１の出力（Ｎ２１）とし、前記第（Ｎ＋２）乃至第（２Ｎ＋１）のトランジスタ（２２１−１〜２２１−Ｎ）の共通接続された出力と、前記第３の負荷素子（２４１）との接続点を、前記比較回路の前記第２の出力（Ｎ２２）とする。
【００７３】
前記第１の浮遊電流源回路（５０）は、例えば図１を参照すると、第５の電流源（１５０）を備えている。前記第２の浮遊電流源回路（６０）が、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に接続され制御端子に第１のバイアス電圧（ＢＮ２）を受ける第１導電型のトランジスタ（１６２）と、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に接続され制御端子に第２のバイアス電圧（ＢＰ２）を受ける第２導電型のトランジスタ（１６１）と、を備えている。
【００７４】
前記第１の浮遊電流源回路（５０）は、例えば図６を参照すると、前記第２のノード（Ｎ２）と前記第４のノード（Ｎ４）間に並列に接続され、制御端子に第３のバイアス電圧（ＢＮ３）と第２のバイアス電圧（ＢＰ３）をそれぞれ受ける、第１導電型のトランジスタ（１５２）及び第２導電型のトランジスタ（１５１）と、を備えている。前記第２の浮遊電流源回路（６０）が、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に並列に接続され、制御端子に第３のバイアス電圧（ＢＮ３）と第４のバイアス電圧（ＢＰ３）をそれぞれ受ける、第１導電型のトランジスタ（１６２）及び第２導電型のトランジスタ（１６１）と、を備えている。
【００７５】
前記第１のカレントミラー（３０’）は、例えば図５を参照すると、前記第１の電源端子（Ｅ１）に第１端子（ソース）が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対（１３１、１３２）と、第２導電型の前記１段目のトランジスタ対の第２端子（ドレイン）に第１端子（ソース）がそれぞれ接続され、第２端子が前記第１のノード（Ｎ１）と前記第２のノード（Ｎ２）とにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対（１３３、１３４）と、を備え、前記第２のノード（Ｎ２）に接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタ（１３２）の第２端子（ドレイン）は、第２導電型の前記１段目トランジスタ（１３１、１３２）対の制御端子に接続されている。前記第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）の共通接続された出力対は、第２導電型の前記１段目のトランジスタ対（１３１、１３２）と前記２段目のトランジスタ対（１３３）、１３４）の接続点対（Ｎ６、Ｎ５）にそれぞれ接続されている。
【００７６】
前記第２のカレントミラー（４０’）は、例えば図５を参照すると、前記第２の電源端子（Ｅ２）に第１端子（ソース）が共通に接続され、制御端子同士が接続された第１導電型の１段目トランジスタ対（１４１、１４２）と、
第１導電型の前記１段目のトランジスタ対（１４１、１４２）の第２端子（ドレイン）に第１端子（ソース）がそれぞれ接続され、第２端子（ドレイン）が前記第３のノード（Ｎ３）と前記第４のノード（Ｎ４）とにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対（１４３、１４４）と、備え、前記第４のノード（Ｎ４）に接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタ（１４３）の第２端子（ドレイン）は、前記第１導電型の前記１段目のトランジスタ対（１４１、１４２）の制御端子に接続されている。
【００７７】
別の実施形態によれば、例えば図７を参照すると、前記差動入力段（１０３）は、第１導電型の第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）と、第１のカレントミラー（３０）と、第２のカレントミラー（４０）と、第１の浮遊電流源回路（５０）と、第２の浮遊電流源回路（６０）とを備えている。
第１導電型の第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）は、前記第１乃至第Ｎの入力端子（１＿１〜１＿Ｎ）にそれぞれ供給される第１乃至第Ｎの入力信号（ＶＩ＿１〜ＶＩ＿Ｎ）と、前記出力端子（２）の出力信号（ＶＯ）とをそれぞれ差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続されている。
第１のカレントミラー（３０）は、前記第１の電源端子（Ｅ１）と第１及び第２のノード（Ｎ１、Ｎ２）間に接続され、前記第１導電型の前記第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）の共通接続された出力対に一端（ドレイン）がそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対（１３１、１３２）を含む。
第２のカレントミラー（４０）は、前記第２の電源端子（Ｅ６）と第３及び第４のノード（Ｎ３、Ｎ４）間に接続され、制御端子が共通接続された第１導電型のトランジスタ対（１４１、１４２）を含む。
なお、前記差動入力段（１０３）は、差動段として、第１導電型の第１乃至第Ｎの差動段の代わりに、第２導電型の第１乃至第Ｎの差動段を備えた構成としてもよい。このとき、第２導電型の前記第１乃至第Ｎの差動段の共通接続された出力対は、前記第２のカレントミラー（４０）の第１導電型の前記トランジスタ対（１４１、１４２）のそれぞれの一端（ドレイン）に接続される。
第１の浮遊電流源回路（５０）は、前記第１のカレントミラー（３０）の入力ノードが接続された前記第２のノード（Ｎ２）と前記第２のカレントミラー（４０）の入力ノードが接続された前記第４のノード（Ｎ４）との間に接続されている。
第２の浮遊電流源回路（６０）は、前記第１のカレントミラー（３０）の出力ノードが接続された前記第１のノード（Ｎ１）と前記第２のカレントミラー（４０）の出力ノードが接続された前記第３のノード（Ｎ３）間に接続されている。
前記出力増幅段（１０２）は、前記第３の電源端子（Ｅ３）と前記出力端子（２）との間に接続され、制御端子が前記第１のノード（Ｎ１）に接続された第２導電型の第１の出力トランジスタ（１７１）と、前記第４の電源端子（Ｅ４）と前記出力端子（２）との間に接続され、制御端子が前記第３のノード（Ｎ３）に接続された第１導電型の第２の出力トランジスタ（１７２）と、を備えている。
前記増幅加速回路（２０２）は、前記第１乃至第Ｎの入力信号（ＶI＿１〜ＶI＿Ｎ）と前記出力信号（ＶＯ）をそれぞれ入力する第１乃至第（Ｎ＋１）の入力ノード（＋１〜＋Ｎ、−）と、
前記第４のノード（Ｎ４）（例えば図７、図１１）又は前記第２のノード（Ｎ２）（例えば図１２）のうちの予め定められた一方のノードに接続された第１の出力ノード（Ｉａ）と、
前記第１のノード（Ｎ１）（例えば図７、図１１、図１２）に接続された第２の出力ノード（Ｉｂ）と、を備えている。
前記増幅加速回路（２０２）は、前記第１乃至第Ｎの入力信号電圧（Ｖ１＿１〜ＶI＿Ｎ）の合計の１／Ｎと、前記出力信号電圧（ＶＯ）と、を等価的に比較し、前記第１乃至第Ｎの入力信号電圧（Ｖ１＿１〜ＶＩ＿Ｎ）の合計の１／Ｎが前記出力信号電圧（ＶＯ）と比べて高いか、低いかに応じて、前記第１の出力ノード（Ｉａ）又は前記第２の出力ノード（Ｉｂ）から電流を出力し、前記第１乃至第Ｎの入力信号電圧（Ｖ１＿１〜ＶＩ＿Ｎ）の合計の１／Ｎと前記出力信号電圧（ＶＯ）とが等しい出力安定状態では、前記第１及び第２の出力ノードへの電流出力をともに遮断する。
【００７８】
前記増幅加速回路（２０２Ａ）は、例えば図８を参照すると、前記第１の電源端子（Ｅ１）と前記第１の出力ノード（Ｉａ）間に直列に接続される、第１の電流源（２３３）と第２導電型の第１のトランジスタスイッチ（２３４）と、前記第１の電源端子（Ｅ１）と第２の出力ノード（Ｉｂ）間に直列に接続される、第２の電流源（２５３）と第２導電型の第２のトランジスタスイッチ（２５４）と、
前記第１乃至第Ｎの入力信号の各入力信号の電圧と前記出力信号との電圧の差電圧に対応する差電流を、前記第１乃至第Ｎの入力信号分、それぞれ、電流加算して得た差電流を、前記第１の電源端子の電圧を基準とする電圧に変換した比較結果を、第１及び第２の出力（Ｎ２１、Ｎ２３）から差動出力する比較回路（２１１＿１〜２１１＿Ｎ、２１３＿１〜１３＿Ｎ、２３１、２３２）と、を備えている。
前記増幅加速回路（２０２Ａ）において、前記第１及び第２のトランジスタスイッチ（２３４、２５４）の制御端子は、前記比較回路の前記第１及び第２の出力（Ｎ２１、Ｎ２３）にそれぞれ接続されている。
前記増幅加速回路（２０２Ａ）において、前記第１乃至第Ｎの入力信号電圧（ＶＩ＿１〜ＶI＿Ｎ）の合計の１／Ｎが前記出力信号電圧（ＶＯ）よりも高い場合に、前記比較回路の前記第１の出力（Ｎ２１）に基づき、前記第１のトランジスタスイッチ（２３４）がオンし、前記第１の電流源（２３３）が活性化され前記第１の電流源（２３３）からの電流が前記第１の出力ノード（Ｉａ）に出力され、前記比較回路の前記第２の出力（Ｎ２３）に基づき、前記第２のトランジスタスイッチがオフし、前記第２の電流源（２５３）は非活性化される。
前記増幅加速回路（２０２Ａ）において、前記第１乃至第Ｎの入力信号電圧（ＶＩ＿１〜ＶI＿Ｎ）の合計の１／Ｎが前記出力信号電圧（ＶＯ）よりも低い場合に、前記比較回路の第２の出力（Ｎ２３）に基づき、前記第２のトランジスタスイッチ（２５４）がオンし、前記第２の電流源（２５３）が活性化され前記第２の電流源（２５３）からの電流が前記第２の出力ノード（Ｉｂ）に出力され、前記比較回路の第１の出力（Ｎ２１）に基づき、前記第１のトランジスタスイッチ（２３４）がオフし、前記第１の電流源（２３３）は非活性化される。前記第１乃至第Ｎの入力信号電圧（ＶＩ＿１〜ＶI＿Ｎ）の合計の１／Ｎが前記出力信号電圧（ＶＯ）と等しい場合に、前記比較回路の第１及び第２の出力に基づき、前記第１及び第２のトランジスタスイッチ（２３４、２５４）がともにオフし、前記第１及び第２の電流源（２３３、２５３）はともに非活性化される。
【００７９】
前記増幅加速回路（２０２）において、例えば図８又は図９を参照すると、前記比較回路は、前記第１乃至第Ｎの入力信号（Ｖ１＿１〜ＶI＿Ｎ）と前記出力信号（ＶＯ）とをそれぞれの入力対に差動で入力し、出力対の第１の出力同士が共通接続され、前記出力対の第２の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対（２１＿１〜２１＿Ｎ）と、
一端（ソース）が第６の電源端子（Ｅ６）に接続され、前記第１乃至第Ｎの差動対の一つを個別に（例えば図８参照）、又は、複数を共通に（例えば図９参照）、駆動する第３の電流源（２１３）と、
前記第１の電源端子（Ｅ１）と前記第１乃至第Ｎの差動対（２１＿１〜２１＿Ｎ）の共通接続された出力対間に接続される第１の負荷素子対（２３１、２３２）と、
を備えている。前記第１乃至第Ｎの差動対（２１＿１〜２１＿Ｎ）の共通接続された出力対と、前記第１の負荷素子対（２３１、２３２）の接続点対の一方の接続点を、前記比較回路の前記第１の出力（Ｎ２１）とし、前記第１乃至第Ｎの差動対（２１＿１〜２１＿Ｎ）の共通接続された出力対と、前記第１の負荷素子対（２３１、２３２）の接続点対の他方の接続点を前記比較回路の前記第２の出力（Ｎ２３）とする。
【００８０】
あるいは、前記増幅加速回路において、前記比較回路は、例えば図１０を参照すると、前記第１乃至第Ｎの入力信号（Ｖ１＿１〜ＶI＿Ｎ）をそれぞれ入力し、出力同士が共通接続された第１導電型の第１乃至第Ｎのトランジスタ（２１１＿１〜２１１＿Ｎ）と、
前記出力信号（ＶＯ）を入力し、前記第１乃至第Ｎのトランジスタ（２１１＿１〜２１１＿Ｎ）の各一端（ソース）と一端（ソース）が共通に接続され、前記第１乃至第Ｎのトランジスタ（２１１＿１〜２１１＿Ｎ）のゲート幅の合計に対応するゲート幅を持つ第１導電型の第（Ｎ＋１）のトランジスタ（２１２）と、
第６の電源端子（Ｅ６）と、前記第１乃至第（Ｎ＋１）のトランジスタ（２１１＿１〜２１１＿Ｎ、２１２）の共通接続された一端（ソース）との間に接続された第３の電流源（２１３）と、
前記第１の電源端子（Ｅ１）と前記第１乃至第Ｎのトランジスタ（２１１＿１〜２１１＿Ｎ）の共通接続された出力（ドレイン）との間に接続された第１の負荷素子（２３１）、及び、前記第１の電源端子（Ｅ１）と前記第（Ｎ＋１）のトランジスタ（２１２）の出力（ドレイン）との間に接続された第２の負荷素子（２３２）からなる第１の負荷素子対（２３１、２３２）とを備えている。
前記第１乃至第Ｎのトランジスタ（２１１＿１〜２１１＿Ｎ）の共通接続された出力（ドレイン）と前記第１の負荷素子（２３１）との接続点を、前記比較回路の前記第１の出力（Ｎ２１）とし、前記第（Ｎ＋１）のトランジスタ（２１２）の出力（ドレイン）と、前記第２の負荷素子（２３２）との接続点を、前記比較回路の前記第２の出力（Ｎ２３）とする。
【００８１】
前記第１の浮遊電流源回路（５０）は、図７を参照すると、第５の電流源（１５０）を備え、前記第２の浮遊電流源回路は、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に接続され制御端子に第１のバイアス電圧（ＢＮ２）を受ける第１導電型のトランジスタ（１６２）と、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に接続され制御端子に第２のバイアス電圧（ＢＰ２）を受ける第２導電型のトランジスタ（１６１）と、を備えている。
【００８２】
あるいは、前記第１の浮遊電流源回路（５０）は、図１２を参照すると、前記第２のノード（Ｎ２）と前記第４のノード（Ｎ４）間に並列に接続され、制御端子に第１のバイアス電圧（ＢＮ３）と第２のバイアス電圧（ＢＰ３）をそれぞれ受ける、第１導電型のトランジスタ（１５２）及び第２導電型のトランジスタ（１５１）と、を備え、前記第２の浮遊電流源回路（６０）は、前記第１のノード（Ｎ１）と前記第３のノード（Ｎ３）間に並列に接続され、制御端子に第３のバイアス電圧（ＢＮ３）と第４のバイアス電圧（ＢＰ２）をそれぞれ受ける第１導電型のトランジスタ（１６２）及び第２導電型のトランジスタ（１６１）と、を備えている。
【００８３】
前記第１のカレントミラー（３０’）は、図１１を参照すると、前記第１の電源端子（Ｅ１）に第１端子（ソース）が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対（１３１、１３２）と、第２導電型の前記１段目のトランジスタ対の第２端子（ドレイン）に第１端子（ソース）がそれぞれ接続され、第２端子（ドレイン）が前記第１のノード（Ｎ１）と前記第２のノード（Ｎ２）とにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対（１３３、１３４）と、を備え、前記第２のノード（Ｎ２）に接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタ（１３２）の第２端子（ドレイン）は、第２導電型の前記１段目トランジスタ（１３１、１３２）対の制御端子に接続されている。前記第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）の共通接続された出力対は、第２導電型の前記１段目のトランジスタ対（１３１、１３２）と前記２段目のトランジスタ対（１３３）、１３４）の接続点対（Ｎ６、Ｎ５）にそれぞれ接続されている。
【００８４】
前記第２のカレントミラー（４０’）は、図１１を参照すると、前記第２の電源端子（Ｅ２）に第１端子（ソース）が共通に接続され、制御端子同士が接続された第１導電型の１段目トランジスタ対（１４１、１４２）と、第１導電型の前記１段目のトランジスタ対（１４１、１４２）の第２端子（ドレイン）に第１端子（ソース）がそれぞれ接続され、第２端子（ドレイン）が前記第３のノード（Ｎ３）と前記第４のノード（Ｎ４）とにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対（１４３、１４４）と、備え、前記第４のノード（Ｎ４）に接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタ（１４３）の第２端子（ドレイン）は、前記第１導電型の前記１段目のトランジスタ対（１４１、１４２）の制御端子に接続されている。
【００８５】
別の実施形態によれば、半導体装置（データドライバ）は、図１３を参照すると、スタートパルスとクロック信号に基づき、データラッチのタイミングを決定するシフトレジスタ（８０１）と、
前記シフトレジスタで決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて出力するデータレジスタ／ラッチ（８０２）と、
前記データレジスタ／ラッチから出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して出力するレベルシフト回路群（８０３）と、
各出力毎に、参照電圧群から、レベルシフト回路群でレベル変換されたデジタルデータ信号に応じた参照電圧を選択するデコーダ回路群（８０５）と、
表示部の複数のデータ線に対応して前記出力回路を複数備え、各出力毎に、前記デコーダ回路群の対応するデコーダで選択された一つ又は複数の参照電圧を入力し、前記参照電圧に対応した階調信号を増幅出力し、前記出力回路の前記出力端子は、前記表示部の対応するデータ線に接続されている出力回路群（８０６）と、を備えている。
【００８６】
増幅加速回路において、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化開始から出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの合計の１／Ｎに到達するまでの短い期間だけ電流源を活性化し、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの合計の１／Ｎにほぼ等しい出力安定状態では電流源を非活性（停止）状態とする制御を行うため、例えば、電流源の電流値を大きくしても、消費電力の増分は小さい。また、出力安定時における出力回路のアイドリング電流を小さくして静消費電力を抑えても、高速動作を実現することが可能である。すなわち、実施形態の半導体装置によれば、低消費電力化を実現するとともに、高速駆動を実現することができる。さらに複数の入力信号電圧の電圧差に依存せず、高精度出力を可能としている。
【００８７】
実施形態の半導体装置（データドライバ）によれば、デコーダに入力する参照電圧の数の縮減により、回路面積の縮減を可能としている。また実施形態の半導体装置（データドライバ）によれば、低消費電力、高精度出力、データ線の高速駆動を可能としている。
【００８８】
＜実施形態１＞
図１は、実施形態１の出力回路１００Ａの構成を示す図である。本実施形態において、出力回路１００Ａは、例えば配線負荷を駆動する。
【００８９】
図１を参照すると、出力回路１００Ａは、第１乃至第Ｎの入力端子１＿１乃至１＿Ｎにそれぞれ供給される第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎと、出力端子２の出力信号電圧ＶＯと、を差動で受ける差動入力段１０１と、
差動入力段１０１の第１及び第２の出力（ノードＮ１、Ｎ３）を受けプッシュプル動作して、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの合計の１／Ｎに応じた出力信号電圧ＶＯを出力端子２より出力する出力増幅段１０２と、
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの合計の１／Ｎと、出力信号電圧ＶＯとの電位差を検出し該電位差に応じて、差動入力段１０１と出力増幅段１０２の増幅動作を加速させる増幅加速回路１０１と、
を備える。なお、以下では、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの合計の１／Ｎを、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値という。
【００９０】
差動入力段１０１は、
Ｎ個の第１導電型（Ｎｃｈ）の差動段１１＿１〜１１＿Ｎと、
Ｎ個の第２導電型（Ｐｃｈ）の差動段１２＿１〜１２＿Ｎと、
第１のカレントミラー（Ｐｃｈカレントミラー）３０と、
第２のカレントミラー（Ｎｃｈカレントミラー）４０と、
第１及び第２の浮遊電流源回路５０、６０と、
を備える。
【００９１】
Ｎｃｈ差動段１１＿１は、
ソースが結合され、入力信号電圧ＶＩ＿１が供給される入力端子１＿１と出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（１１１＿１、１１２＿１）と、
一端が第６の電源端子Ｅ６に接続され、他端がＮｃｈ差動トランジスタ対（１１１＿１、１１２＿１）の結合されたソースに接続された電流源１１３＿１と、
を備えている。
【００９２】
Ｎｃｈ差動段１１＿２は、
ソースが結合され、入力信号電圧ＶＩ＿２が供給される入力端子１＿２と出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（１１１＿２、１１２＿２）と、
一端が第６の電源端子Ｅ６に接続され、他端がＮｃｈ差動トランジスタ対（１１１＿２、１１２＿２）の結合されたソースに接続された電流源１１３＿２と、
を備えている。
【００９３】
以下、同様に、Ｎｃｈ差動段１１＿Ｎは、
ソースが結合され、入力信号電圧ＶＩ＿Ｎが供給される入力端子１＿Ｎと出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（１１１＿Ｎ、１１２＿Ｎ）と、
一端が第６の電源端子Ｅ６に接続され、他端がＮｃｈ差動トランジスタ対（１１１＿Ｎ、１１２＿Ｎ）の結合されたソースに接続された電流源１１３＿Ｎと、
を備えている。
【００９４】
Ｎｃｈ差動段１１＿１〜１１＿Ｎは、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続されている（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎのドレイン同士が共通接続され、Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎのドレイン同士が共通接続されている）。
【００９５】
Ｐｃｈ差動段１２＿１は、
ソースが結合され、入力信号電圧ＶＩ＿１が供給される入力端子１＿１と出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（１２１＿１、１２２＿１）と、
一端が第５の電源端子Ｅ５に接続され、他端がＰｃｈ差動トランジスタ対（１２１＿１、１２２＿１）の結合されたソースに接続された電流源１２３＿１と、
を備えている。
【００９６】
以下同様に、Ｐｃｈ差動段１２＿Ｎは、ソースが結合され、入力信号電圧ＶＩ＿Ｎが供給される入力端子１＿Ｎと出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（１２１＿Ｎ、１２２＿Ｎ）と、
一端が第５の電源端子Ｅ５に接続され、他端がＰｃｈ差動トランジスタ対（１２１＿Ｎ、１２２＿Ｎ）の結合されたソースに接続された電流源１２３＿Ｎと、
を備えている。
【００９７】
Ｐｃｈ差動段１２＿１〜１２＿Ｎは、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続されている（Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎのドレイン同士が共通接続され、Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎのドレイン同士が共通接続されている）。
【００９８】
第１のカレントミラー３０は、高位側の電源電圧を与える第１の電源端子Ｅ１にソースが共通接続され、ドレインがそれぞれ第１ノードＮ１、第２ノードＮ２にそれぞれ接続されたＰｃｈトランジスタ対（１３１、１３２）を備えている。Ｐｃｈトランジスタ対（１３１、１３２）は、ゲート同士が接続され、Ｐｃｈトランジスタ１３１のドレインノードであるノードＮ２に接続される。
【００９９】
第１、第２ノードＮ１、Ｎ２は、それぞれ、カレントミラー３０の出力と入力とされる。
【０１００】
Ｎｃｈ差動段１１＿１〜１１＿Ｎの出力対（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン、Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）は、第１、第２ノードＮ１、Ｎ２にそれぞれ接続されている。なお、ＰｃｈＭＯＳトランジスタ、ＮｃｈＭＯＳトランジスタは、それぞれ、Ｐｃｈトランジスタ、Ｎｃｈトランジスタと略記される。
【０１０１】
第２のカレントミラー４０は、低位側電源電圧を与える第２の電源端子Ｅ２にソースが共通接続され、ドレインが第３ノードＮ３、第４ノードＮ４にそれぞれ接続されたＮｃｈトランジスタ対（１４２、１４１）を備えている。Ｎｃｈトランジスタ対（１４２、１４１）はゲートが共通接続され、Ｎｃｈトランジスタ１４１のドレインノードである第４ノードＮ４に接続されている。
【０１０２】
ノード対（Ｎ３、Ｎ４）は、それぞれＮｃｈカレントミラー４０の出力と入力とされる。Ｐｃｈ差動段１２＿１〜１２＿Ｎの出力対（Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン、Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン）は、第３、第４ノードＮ３、Ｎ４にそれぞれ接続されている。
【０１０３】
第１の浮遊電流源回路５０は、第１のカレントミラー３０の入力ノードであるノードＮ２と、第２のカレントミラー４０の入力ノードであるノードＮ４間に接続された浮遊電流源１５０を備えている。
【０１０４】
第２の浮遊電流源回路６０は、第１のカレントミラー３０の出力ノードであるノードＮ１と、第２のカレントミラー４０の出力ノードであるノードＮ３間に並列に接続されたＰｃｈトランジスタ１６１及びＮｃｈトランジスタ１６２を備えている。Ｐｃｈトランジスタ１６１及びＮｃｈトランジスタ１６２のゲートには、バイアス電圧ＢＰ２、ＢＮ２がそれぞれ供給される。
【０１０５】
第１の浮遊電流源回路５０は、例えば、第２の浮遊電流源回路６０と同様の、並列に接続されたＰｃｈトランジスタ及びＮｃｈトランジスタよりなる浮遊電流源で構成してもよい。あるいは、それぞれのゲートにバイアス電圧が供給され、カレントミラー３０、４０の入力ノード（ノードＮ２、Ｎ４）間に直列に接続されるＮｃｈトランジスタ及びＰｃｈトランジスタよりなる浮遊電流源で構成してもよい。後者の構成の場合、カレントミラー３０、４０の入力ノード（ノードＮ２、Ｎ４）間の電流はほぼ定電流に制御される。
【０１０６】
出力増幅段２０は、出力用の高位側電源電圧を与える第３の電源端子Ｅ３と出力端子２間に接続され、ゲートが差動入力段１０１のノードＮ１に接続されたＰｃｈトランジスタ１７１と、
出力用の低位側電源電圧を与える第４の電源端子Ｅ４と出力端子２間に接続され、ゲートが差動入力段１０１のノードＮ３に接続されたＮｃｈトランジスタ１７２と、
を有する。なお、電源端子Ｅ１とＥ３を共通の電源（ＶＤＤ）に接続し、電源端子Ｅ２とＥ４を共通の電源（ＶＳＳ）等に接続する構成としてもよい。各電源端子に供給される電源電圧については後述される。なお、本実施形態及び以下の各実施形態において、電源端子Ｅ１には、電源端子Ｅ２より高電位側の電源電圧が供給され、電源端子Ｅ３には、電源端子Ｅ４より高電位側の電源電圧が供給される。
【０１０７】
図１において、第１乃至第Ｎの入力端子１＿１乃至１＿Ｎは、Ｎｃｈ差動段１１＿１〜１１＿Ｎ及びＰｃｈ差動段１２＿１〜１２＿Ｎのそれぞれの非反転入力端子にそれぞれ接続されている。
【０１０８】
出力端子２は、Ｎｃｈ差動段１１＿１〜１１＿Ｎ及びＰｃｈ差動段１２＿１〜１２＿Ｎのそれぞれの反転入力端子に帰還接続される。
【０１０９】
入力端子１＿１乃至１＿Ｎにそれぞれ供給される入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎは、それぞれステップ信号電圧とされ、各入力信号電圧は、ステップ信号電圧範囲に対して十分小さい電圧範囲内の同一電圧を含むＮ個の電圧群とされる。
【０１１０】
出力信号電圧ＶＯは、Ｎ個の電圧群（入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎ）の平均値に同相で追従変化するボルテージフォロワとして動作する（以下の各実施形態も同様とされる）。
【０１１１】
増幅加速回路２０１は、第１乃至第Ｎの入力端子１＿１乃至１＿Ｎからの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎと、出力端子２の出力信号電圧ＶＯと、を受け、１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と出力信号電圧ＶＯとを比較し、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値よりも低電位の場合、出力電流Ｉａをソース電流として出力する。このとき、出力電流Ｉｂは出力されない。
【０１１２】
一方、増幅加速回路２０１は、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値よりも高電位の場合、出力電流Ｉｂをシンク電流（吸い込み電流）として出力する。このとき出力電流Ｉａは出力されない。
【０１１３】
なお、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と等しい場合は、出力電流Ｉａ、Ｉｂとも出力されない。増幅加速回路２０１の実施形態は、図２〜図４を参照して後述される。
【０１１４】
まず、増幅加速回路２０１を除く、出力回路１００Ａについて説明する。Ｎｃｈ差動段１１＿１〜１１＿Ｎの各Ｎｃｈ差動対を構成するトランジスタサイズは互いに等しいものとする。
【０１１５】
第ｋ（ｋ＝１〜Ｎ）のＮｃｈ差動対（１１１＿ｋ、１１２＿ｋ）のドレイン電流Ｉ（１１１＿ｋ）、Ｉ（１１２＿ｋ）は、以下で与えられる。
【０１１６】
Ｉ（１１１＿ｋ）＝（β／２）（ＶＩ＿ｋ−ＶＴＨ）＾２    ・・・（１０）
Ｉ（１１２＿ｋ）＝（β／２）（ＶＯ−ＶＴＨ）＾２        ・・・（１１）
ただし、βは利得係数、ＶＴＨは閾値電圧である。
【０１１７】
Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通接続された出力対Ｎ２、Ｎ１は、カレントミラー３０の入力（ノードＮ２）と出力（ノードＮ１）に接続され、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通接続された出力対Ｎ２、Ｎ１の出力電流が等しくなるように制御されるため、Ｎｃｈ差動段１１＿１〜１１＿Ｎの出力電流は以下の関係を有する。
【０１１８】
Ｉ（１１１＿１）＋Ｉ（１１１＿２）＋…＋Ｉ（１１１＿Ｎ）
＝Ｉ（１１２＿１）＋Ｉ（１１２＿２）＋…＋Ｉ（１１２＿Ｎ）    ・・・（１２）
【０１１９】
式（１０）、（１１）において、ｋ＝１〜Ｎまでを展開して、式（１２）に代入する。ＶＴＨの一次項に関しては、両辺が等しいとすると、
ＶＩ＿１＋ＶＩ＿２＋…＋ＶＩ＿Ｎ＝Ｎ×ＶＯ          ・・・（１３）
【０１２０】
したがって、以下の式（１４）が得られる。
【０１２１】
ＶＯ＝（ＶＩ＿１＋ＶＩ＿２＋…＋ＶＩ＿Ｎ）／Ｎ      ・・・（１４）
【０１２２】
あるいは、Ｎ個のＮｃｈ差動対の相互コンダクタンスをｇｍと置き、第ｋ（ｋ＝１〜Ｎ）のＮｃｈ差動対（１１１＿ｋ、１１２＿ｋ）について、
Ｉ（１１１＿ｋ）−Ｉ（１１２＿ｋ）＝ｇｍ（ＶＩ＿ｋ−ＶＯ）  ・・・（１５）
とする。ｋ＝１〜Ｎまでの式を式（１２）に代入することでも、上記の式（１４）が導かれる。
【０１２３】
Ｐｃｈ差動段１２＿１〜１２＿Ｎについて、同様の計算を行うことで式（１４）と同等の関係式が得られる。したがって、出力回路１００Ａは、式（１４）で表されるように、入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの総和をＮで割った電圧値、すなわち入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値が出力信号電圧ＶＯとして出力される。
【０１２４】
＜増幅加速回路＞
図２は、図１の増幅加速回路２０１として構成例を示す図である。図２の増幅加速回路を２０１Ａとする。図２を参照すると、増幅加速回路２０１Ａは、
Ｎ個の第１導電型（Ｎｃｈ）の差動段２１＿１〜２１＿Ｎの動作に応じて、出力電流Ｉａを出力する第１の回路２１０と、
Ｎ個の第２導電型（Ｐｃｈ）の差動段２２＿１〜２２＿Ｎの動作に応じて、出力電流Ｉｂを出力する第２の回路２２０と、
を備える。
【０１２５】
増幅加速回路２０１Ａの第１の回路２１０において、
Ｎｃｈ差動段２１＿１は、ソースが結合され、入力信号電圧ＶＩ＿１が供給される入力端子１＿１と出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（２１１＿１、２１２＿１）と、
一端が第６の電源端子Ｅ６に接続され、他端がＮｃｈ差動トランジスタ対（２１１＿１、２１２＿１）の結合されたソースに接続された電流源２１３＿１を備えている。
【０１２６】
以下同様に、Ｎｃｈ差動段２１＿Ｎは、ソースが結合され、入力信号電圧ＶＩ＿Ｎが供給される入力端子１＿Ｎと出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（２１１＿Ｎ、２１２＿Ｎ）と、
一端が第６の電源端子Ｅ６に接続され、他端がＮｃｈ差動トランジスタ対（２１１＿Ｎ、２１２＿Ｎ）の結合されたソースに接続された電流源２１３＿Ｎと、
を備えている。
【０１２７】
Ｎｃｈ差動段２１＿１〜２１＿Ｎは、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続されている（Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎのドレイン同士が共通接続され、Ｎｃｈトランジスタ２１２＿１〜２１２＿Ｎのドレインが共通接続されている）。
【０１２８】
また、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と、第１の電源端子Ｅ１との間に接続される負荷素子対（２３１、２３２）を備える。
【０１２９】
さらに、第１の電源端子Ｅ１とカレントミラー４０の入力側の所定のノード（Ｎ４）との間に直列形態で接続される、電流源２３３とＰｃｈトランジスタスイッチ２３４を備える。
【０１３０】
Ｐｃｈトランジスタスイッチ２３４のゲートは、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の接続対の一方（Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎの共通ドレインと負荷素子２３１の接続点）に接続される。
【０１３１】
Ｐｃｈトランジスタスイッチ２３４がオンのとき、電流源２３３の電流が出力電流Ｉａ（ソース電流）として、カレントミラー４０の入力側の所定のノード（Ｎ４）に結合される。
【０１３２】
増幅加速回路２０１Ａの第２の回路２２０において、
Ｐｃｈ差動段２２＿１は、
ソースが結合され、入力信号電圧ＶＩ＿１が供給される入力端子１＿１と出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（２２１＿１、２２２＿１）と、
一端が第５の電源端子Ｅ５に接続され、他端がＰｃｈ差動トランジスタ対（２２１＿１、２２２＿１）の結合されたソースに接続された電流源２２３＿１と、
を備えている。以下同様に、
Ｐｃｈ差動段２２＿Ｎは、
ソースが結合され、入力信号電圧ＶＩ＿Ｎが供給される入力端子１＿Ｎと出力信号電圧ＶＯが出力される出力端子２にそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（２２１＿Ｎ、２２２＿Ｎ）と、
一端が第５の電源端子Ｅ５に接続され、他端がＰｃｈ差動トランジスタ対（２２１＿Ｎ、２２２＿Ｎ）の結合されたソースに接続された電流源２２３＿Ｎと、
を備えている。
【０１３３】
Ｐｃｈ差動段２２＿１〜２２＿Ｎは、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続されている（Ｐｃｈトランジスタ２２１＿１〜２２１＿Ｎのドレイン同士が共通接続され、Ｐｃｈトランジスタ２２２＿１〜２２２＿Ｎのドレイン同士が共通接続されている）。
【０１３４】
また、Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と第２の電源端子Ｅ２との間に接続される負荷素子対（２４１、２４２）を備える。
【０１３５】
さらに、第２の電源端子Ｅ２とカレントミラー３０の入力側の所定のノード（Ｎ２）との間に直列形態で接続される、電流源２４３とＮｃｈトランジスタスイッチ２４４を備える。
【０１３６】
Ｎｃｈトランジスタスイッチ２４４のゲートは、Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と負荷素子対（２４１、２４２）の接続対の一方（Ｐｃｈトランジスタ２２１＿１〜２２１＿Ｎの共通ドレインと負荷素子２４１の接続点）に接続される。
【０１３７】
Ｎｃｈトランジスタスイッチ２４４がオンのとき、電流源２４３の電流が出力電流Ｉｂ（シンク電流）として、カレントミラー３０の入力側の所定のノード（Ｎ２）に結合される。
【０１３８】
図２において、負荷素子対（２３１、２３２）は、それぞれ、電流源で構成されているが、電流源に制限されるものでないことは勿論である。例えば、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の出力電流に応じて、電流源２３３の活性化と非活性化の切替え可能な素子であればよい。具体的には、負荷素子対をなす電流源２３１、２３２は、抵抗素子（対）やダイオード（対）に置き換えてもよい。同様に、負荷素子対（２４１、２４２）についても、抵抗素子（対）やダイオード（対）に置き換えてもよい。
【０１３９】
＜増幅加速回路の作用＞
図２に示した増幅加速回路２０１Ａの作用について説明する。
【０１４０】
Ｎｃｈ差動段２１＿１〜２１＿Ｎの各Ｎｃｈ差動対を構成するトランジスタサイズが等しいものとする。第ｋ（ｋ＝１〜Ｎ）のＮｃｈ差動対（２１１＿ｋ、２１２＿ｋ）のドレイン電流Ｉ（２１１＿ｋ）、Ｉ（２１２＿ｋ）は以下で与えられる。
【０１４１】
Ｉ（２１１＿ｋ）＝（β／２）（ＶＩ＿ｋ−ＶＴＨ）＾２    ・・・（１６）
Ｉ（２１２＿ｋ）＝（β／２）（ＶＯ−ＶＴＨ）＾２        ・・・（１７）
ただし、βは利得係数であり、ＶＴＨは閾値電圧である。
【０１４２】
Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対は負荷素子対（２３１、２３２）に接続されている。
【０１４３】
負荷素子対２３１、２３２を同等の特性に設定すると（電流源の場合は同一電流に設定する、抵抗素子の場合は同一抵抗値に設定する）、動作安定時（出力安定状態）において、Ｎｃｈ差動段２１＿１〜２１＿Ｎの各出力対の一方の出力の共通接続点の電流と、各出力対の他方の出力の共通接続点の電流とが等しくなり、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対２３１、２３２との接続点対が同電位となるように制御される。
【０１４４】
また、動作安定時（出力安定状態）では、Ｐｃｈトランジスタスイッチ２３４はオフとなるように設定される。このとき、
・Ｎｃｈ差動段２１＿１〜２１＿Ｎの各出力対の一方の出力の電流（Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎのドレイン電流Ｉ（２１１＿１）〜Ｉ（２１１＿Ｎ））と、
・Ｎｃｈ差動段２１＿１〜２１＿Ｎの各出力対の他方の出力の電流（Ｎｃｈトランジスタ２１２＿１〜２１２＿Ｎのドレイン電流Ｉ（２１２＿１）〜Ｉ（２１２＿Ｎ））と、
は以下の関係を有する。
【０１４５】
Ｉ（２１１＿１）＋Ｉ（２１１＿２）＋…＋Ｉ（２１１＿Ｎ）
＝Ｉ（２１２＿１）＋Ｉ（２１２＿２）＋…＋Ｉ（２１２＿Ｎ）    ・・・（１８）
【０１４６】
式（１６）、（１７）のｋ＝１〜Ｎまでを展開して式（１８）に代入する。Ｖｔｈの一次項に関しては、両辺が等しいとすると、
ＶＩ＿１＋ＶＩ＿２＋…＋ＶＩ＿Ｎ＝Ｎ×ＶＯ          ・・・（１９）
【０１４７】
したがって、以下の式（２０）が得られる。
【０１４８】
ＶＯ＝（ＶＩ＿１＋ＶＩ＿２＋…＋ＶＩ＿Ｎ）／Ｎ      ・・・（２０）
【０１４９】
Ｐｃｈ差動段２２＿１〜２２＿Ｎについても各出力対の一方の出力の電流と他方の出力について、同様の計算を行うことで、式（２０）と同等の関係式が得られる。なお、動作安定時（出力安定状態）では、Ｎｃｈトランジスタスイッチ２４４はオフとなるように設定される。
【０１５０】
増幅加速回路２０１Ａは、式（２０）で表されるように、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値となるときに、動作安定（出力安定状態）となる。
【０１５１】
一方、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値よりも低電位の場合（入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値が、出力信号電圧ＶＯに対して電源端子Ｅ１側（高電圧側）にある場合）には、第１の回路２１０のＮｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎの共通ドレインと負荷素子２３１の接続点Ｎ２１）の出力電流の値が、動作安定時の電流値に比べて、増加する。これにより、Ｐｃｈトランジスタスイッチ２３４のゲート電位が低下し、Ｐｃｈトランジスタスイッチ２３４がオンとなり、電流源２３３が活性化され、電流源２３３からの出力電流Ｉａがカレントミラー４０の入力（図１のノードＮ４）に結合される。このとき、第２の回路２２０のＰｃｈ差動段２２＿１〜２２＿Ｎの共通出力対の他方（Ｐｃｈトランジスタ２２１＿１〜２２１＿Ｎの共通ドレインと負荷素子２４１の接続点Ｎ２２）の出力電流の値は、動作安定時の電流値に比べて減少する。この結果、Ｎｃｈトランジスタスイッチ２４４のゲート電位は引き下げ作用を受ける。このため、Ｎｃｈトランジスタスイッチ２４４はオフのままとされ、電流源２４３は非活性状態とされる（電流Ｉｂは流れない）。
【０１５２】
一方、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値よりも高電位の場合（入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値が、出力信号電圧ＶＯに対して電源端子Ｅ２側（低電圧側）にある場合）には、第２の回路２２０のＰｃｈ差動段２２＿１〜２２＿Ｎの共通出力対の他方（Ｐｃｈトランジスタ２２１＿１〜２２１＿Ｎの共通ドレインと負荷素子２４１の接続点Ｎ２２）の出力電流の値が、動作安定時の電流値に比べて増加する。これにより、Ｎｃｈトランジスタスイッチ２４４のゲート電位が上昇して、Ｎｃｈトランジスタスイッチ２４４がオンとされ、電流源２４３が活性化される。そして、電流源２４３からの出力電流Ｉｂがカレントミラー３０の入力（ノードＮ３）に結合される。このとき、第１の回路２１０のＮｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎの共通ドレインと負荷素子２３１の接続点Ｎ２１）の出力電流の値は、動作安定時の電流値に比べて減少する。これにより、Ｐｃｈトランジスタスイッチ２３４のゲート電位は、引き上げ作用を受けるため、Ｐｃｈトランジスタスイッチ２３４はオフのままとされ、電流源２３３は非活性化されている（電流Ｉａは流れない）。
【０１５３】
＜出力回路の動作＞
図１に示した出力回路１００Ａの動作について以下に説明する。はじめに、増幅加速回路２０１Ａ以外の出力回路の動作を説明する。
【０１５４】
第１乃至第Ｎの入力端子１＿１乃至１＿Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎがそれぞれステップ電圧として変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）の出力電流が増加し、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流の電流値は減少する。
【０１５５】
Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインの出力電流の電流値の減少により、カレントミラー３０のダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流（絶対値）の値も減少する。
【０１５６】
ここで、増幅加速回路２０１Ａの出力電流Ｉｂを０とすると、Ｐｃｈトランジスタ１３１のドレイン電流は、Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインからの出力電流と、第１の浮遊電流源回路５０に流れる電流の和に対応し、Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインからの出力電流の減少は、Ｐｃｈトランジスタ１３１のドレイン電流の減少に対応する。
【０１５７】
Ｐｃｈトランジスタ１３１のドレイン電流の減少に対応して、Ｐｃｈトランジスタ１３１のゲート・ソース間電圧（絶対値）が縮小する（Ｐｃｈトランジスタ１３１のゲート電圧はより高電圧側となる）。これにより、Ｐｃｈトランジスタ１３１とゲートが共通接続されたＰｃｈトランジスタ１３２のゲート・ソース間電圧（絶対値）が縮減し（ゲート電圧が高電圧側に上昇する）、Ｐｃｈトランジスタ１３２のドレイン電流（絶対値）は減少する。
【０１５８】
Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインの出力電流は増加するため、ノードＮ１の電位が低下する。すなわち、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインは、Ｐｃｈトランジスタ１３２のドレインとノードＮ１で接続され、Ｐｃｈトランジスタ１３２のドレイン電流（吐出電流）が減少し、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインの電流（吸込電流）が増加すると、ノードＮ１の電荷の放電量が増加し、その電位は低下する。
【０１５９】
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の一方（Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン）の出力電流が減少し、他方（Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン）の出力電流が増加する。
【０１６０】
Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレインからの出力電流の増加により、カレントミラー４０のダイオード接続されたＮｃｈトランジスタ１４１のドレイン電流も増加する。Ｎｃｈトランジスタ１４１のドレイン電流の増加に対応して、Ｎｃｈトランジスタ１４１のゲート・ソース間電圧が増加し、Ｎｃｈトランジスタ１４１のゲートにゲートが共通接続されたＮｃｈトランジスタ１４２のゲート・ソース間電圧も増加し、Ｎｃｈトランジスタ１４２のドレイン電流も増加する。
【０１６１】
また、Ｐｃｈ差動段１２＿１〜１２＿ＮのＰｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレインの出力電流は減少するため、第２の浮遊電流源回路６０からＰｃｈトランジスタ１４２に流れる電流が増加する。このため、ノードＮ３の電位は低下する。
【０１６２】
ノードＮ１、Ｎ３の電位の低下により、出力増幅段１０２のＰｃｈトランジスタ１７１のドレイン電流（電源端子Ｅ３から出力端子２への充電電流）が増加し、Ｎｃｈトランジスタ１７２のドレイン電流（出力端子２から電源端子Ｅ４への放電電流）は減少する。これにより、出力端子２の出力信号電圧ＶＯは上昇する。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の出力電流の差は小さくなり、Ｐｃｈ差動段１２＿１〜１２＿Ｎの出力電流の差は小さくなり、カレントミラー３０、４０や浮遊電流源回路（１６１、１６２）の各ノードの電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０１６３】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したときは、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したときと逆の動作になる。すなわち、ノードＮ１、Ｎ３の電位が上昇し、出力増幅段１０２のＰｃｈトランジスタ１７１における電源端子Ｅ３から出力端子２への充電電流が減少し、Ｎｃｈトランジスタ１７２における出力端子２から電源端子Ｅ４への放電電流は増加する。これにより、出力端子２の出力信号電圧ＶＯは低下し、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０１６４】
＜増幅加速回路の動作＞
次に、増幅加速回路２０１のＡの動作について図１及び図２を参照して説明する。
【０１６５】
図２の増幅加速回路２０１Ａの動作は、増幅加速回路２０１Ａの制御を受けない出力回路１００Ａの通常の差動増幅動作への追加の作用となる。
【０１６６】
増幅加速回路２０１Ａのトランジスタスイッチ２３４、２４４は、出力安定状態時（すなわち、出力信号電圧ＶＯ＝入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値で平衡時）において、オフとされ、増幅加速回路２０１Ａの出力電流Ｉａ、Ｉｂは遮断されている（流れない）。
【０１６７】
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して電源端子Ｅ１（高電圧）側へ変化したとき、上記したように、Ｐｃｈトランジスタスイッチ２３４がオンとなり、電流源２３３が活性化され、電流源２３３からの出力電流Ｉａ（吐出電流）が、図１のカレントミラー４０の入力（ノードＮ４）に結合される。
【０１６８】
これにより、図１のカレントミラー４０の入力電流（Ｎｃｈトランジスタ１４１のドレイン電流）が増加し、それに対応して、カレントミラー４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）も増加し、ノードＮ３の電位低下が加速される。
【０１６９】
さらに、ノードＮ３の電位が低下すると、第２の浮遊電流源回路６０のＮｃｈトランジスタ１６２のゲート・ソース間電圧が増大し、そのドレイン電流が増加する。Ｎｃｈトランジスタ１６２のドレイン電流の増大により、ノードＮ１の電位低が加速され、出力増幅段１０２のＰｃｈトランジスタ１７１による出力端子２の充電作用が加速される。
【０１７０】
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、図２のＰｃｈトランジスタスイッチ２３４がオフとなり、電流源２３３が非活性化される。電流源２３３からの出力電流Ｉａは遮断され、増幅加速回路１０２Ａの増幅加速作用も停止される。
【０１７１】
この後は、増幅加速回路２０１Ａの制御を受けない出力回路１００Ａの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０１７２】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したとき、上記したように、Ｎｃｈトランジスタスイッチ２４４がオンとなり、電流源２４３が活性化され、電流源２４３からの出力電流Ｉｂ（吸込電流）がカレントミラー３０の入力（ノードＮ２）に結合される（ノードＮ２から増幅加速回路１０２Ａの電流源２４３により電流を吸い込む）。
【０１７３】
これにより、Ｐｃｈカレントミラー３０の入力電流（Ｐｃｈトランジスタ１３１のドレイン電流（絶対値））が増加し、それに対応してＰｃｈカレントミラー３０の出力電流（Ｐｃｈトランジスタ１３２のドレイン電流（絶対値））が増加する。これにより、ノードＮ１の電位上昇が加速される。さらに、ノードＮ１の電位上昇により、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が増大し、Ｐｃｈトランジスタ１６１のドレイン電流（絶対値）が増加する。このため、ノードＮ３の電位上昇も加速され、出力増幅段１０２のＮｃｈトランジスタ１７２による出力端子２の放電作用が加速される。
【０１７４】
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、Ｎｃｈトランジスタスイッチ２４４がオフとなり、電流源２４３が非活性化される。電流源２４３からの出力電流Ｉｂは遮断され、増幅加速回路１０２Ａの増幅加速作用も停止される。この後は、増幅加速回路２０１Ａの制御を受けない出力回路１００Ａの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０１７５】
以上より、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎが変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯよりも高電位側に変化するとき、増幅加速回路２０１Ａは、その出力電流Ｉａにより、カレントミラー４０の入力電流と出力電流を増加させ、出力端子２の充電動作を加速する。
【０１７６】
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯよりも低電位側に変化するとき、増幅加速回路２０１Ａは、その出力電流Ｉｂにより、カレントミラー３０の入力電流と出力電流を増加させ、出力端子２の放電動作を加速する。
【０１７７】
なお、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と、出力信号電圧ＶＯとが等しい電圧となる出力安定状態では、トランジスタスイッチ２３４と２４４は共にオフとなるようにノードＮ２１、Ｎ２２（トランジスタスイッチ２３４、２４４のそれぞれのゲート端子）の電位は電源端子Ｅ１の電圧と電源端子Ｅ２の電圧にそれぞれ設定されている。
【０１７８】
したがって、ノードＮ２１、Ｎ２２の一方が変化し、トランジスタスイッチ２３４、２４４のうちの一方がオフからオンに切り替わる手前までの、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と、出力信号電圧ＶＯとの電位差が十分小さい範囲においては、増幅加速回路１０２Ａの増幅加速作用は停止されている。
【０１７９】
増幅加速回路１０２Ａの増幅加速作用を停止させる電位差の範囲は、第１の回路２１０では、Ｎｃｈ差動段２１＿１〜２１＿Ｎの電流源２１３＿１〜２１３＿Ｎの電流値と、負荷素子対をなす電流源２３１、２３２の電流値の設定により定まる。また、第２の回路２２０では、Ｐｃｈ差動段２２＿１〜２２＿Ｎの電流源２２３＿１〜２２３＿Ｎの電流値と負荷素子対をなす電流源２４１、２４２の電流値の設定により定まる。
【０１８０】
この増幅加速作用を停止させる電位差の範囲は、Ｎｃｈ差動段２１＿１〜２１＿Ｎ、及び、Ｐｃｈ差動段２２＿１〜２２＿Ｎの差動トランジスタ対の閾値電圧には依存しない。
【０１８１】
また、この増幅加速作用を停止させる電位差の範囲は、負荷素子対（２３１、２３２）、（２４１、２４２）が抵抗素子（対）の場合にはその抵抗値、ダイオード（対）の場合には、その特性により定まる。
【０１８２】
また、増幅加速回路２０１ＡのＮｃｈ差動段２１＿１〜２１＿Ｎの各差動トランジスタ対、及び、Ｐｃｈ差動段２２＿１〜２２＿Ｎの各差動トランジスタ対は、十分小さいサイズとしてよい。例えば、入力端子１＿１〜１＿Ｎに接続されているトランジスタのゲート寄生容量を小さく抑え、図１の出力回路１００Ａの入力容量の増加が最小限に抑えられることが好ましい。
【０１８３】
＜増幅加速回路の変形例１＞
次に図３を参照して増幅加速回路２０１の変更例について説明する。図３は、図１の増幅加速回路２０１として図２の増幅加速回路２０１Ａとは別の実施形態である。
【０１８４】
図３の増幅加速回路を２０１Ｂは、図２の幅加速回路２０１Ａにおいて、第１の回路２１０のＮｃｈ差動段２１＿１〜２１＿Ｎの各差動トランジスタ対が共通の１つの電流源２１３で駆動される構成である。
【０１８５】
増幅加速回路２０１Ｂにおいて、それぞれのゲートが入力端子１＿１〜１＿Ｎに接続されるＮｃｈトランジスタ２１１＿１〜２１１＿Ｎは、ドレイン同士が共通接続されて負荷素子（電流源）２３１に接続され、ソース同士が共通接続され電流源２１３に接続される。
【０１８６】
また、それぞれのゲートが出力端子２に接続されるＮｃｈトランジスタ２１２＿１〜２１２＿Ｎは、ドレイン同士が共通接続されて負荷素子（電流源）２３２に接続され、ソース同士が共通接続されて電流源２１３に接続される。
【０１８７】
図３において、Ｎ個のＮｃｈ差動トランジスタ対と電流源２１３を、Ｎｃｈ差動段２１とする。同様に、増幅加速回路２０１Ｂは、図２の増幅加速回路２０１Ａにおいて、第２の回路２２０のＰｃｈ差動段２２＿１〜２２＿Ｎの各差動トランジスタ対が共通の１つの電流源２２３で駆動される構成である。
【０１８８】
増幅加速回路２０１Ｂにおいて、それぞれのゲートが入力端子１＿１〜１＿Ｎに接続されるＰｃｈトランジスタ２２１＿１〜２２１＿Ｎは、ドレイン同士が共通接続されて負荷素子（電流源）２４１に接続され、ソース同士が共通接続され電流源２２３に接続される。
【０１８９】
また、それぞれのゲートが出力端子２に接続されるＰｃｈトランジスタ２２２＿１〜２２２＿Ｎは、ドレイン同士が共通接続されて負荷素子（電流源）２４２に接続され、ソース同士が共通接続されて、電流源２２３に接続される。
【０１９０】
図３において、Ｎ個のＰｃｈ差動トランジスタ対と電流源２２３をＰｃｈ差動段２２とする。上記以外の構成は図２の幅加速回路２０１Ａと同様である。
【０１９１】
図３においても、負荷素子対（２３１、２３２）は、それぞれ電流源で構成されているが、図２と同様に、抵抗素子（対）やダイオード（対）に置き換えてもよい。同様に、負荷素子対（２４１、２４２）についても、抵抗素子（対）やダイオード（対）に置き換えてもよい。
【０１９２】
増幅加速回路２０１Ｂの作用は、Ｎｃｈ差動段２１の各Ｎｃｈ差動対を構成するトランジスタサイズが等しいとすると、上記式（１６）〜式（２０）が同様に成り立つ。Ｐｃｈ差動段２２ついても同様である。したがって、増幅加速回路２０１Ｂの作用は増幅加速回路２０１Ａの作用と同様となる。これにより、増幅加速回路２０１Ｂの動作は増幅加速回路２０１Ａの動作と同様となる。
【０１９３】
＜増幅加速回路の変形例２＞
次に図４を参照して増幅加速回路２０１の変更例について説明する。図４は、図１の増幅加速回路２０１として、図２、図３とは更に別の実施形態を示す図である。
【０１９４】
図４を参照すると、増幅加速回路２０１Ｃは、図３の幅加速回路２０１Ｂにおいて、第１の回路２１０のＮｃｈ差動段２１のゲートが出力端子２に共通接続されるトランジスタ２１２＿１〜２１２＿Ｎを１つのトランジスタ２１２に置き換えた構成である。トランジスタ２１２は差動対を構成するトランジスタ２１１＿１〜２１１＿Ｎの合計のゲート幅に対応するゲート幅を有する。すなわち、増幅加速回路２０１Ｃは、トランジスタ２１１＿１〜２１１＿Ｎが等しいサイズで構成されるとき、トランジスタ２１２はトランジスタ２１１＿１〜２１１＿Ｎの各ゲート幅のＮ倍とされる。同様に、増幅加速回路２０１Ｃは、図３の幅加速回路２０１Ｂにおいて、第２の回路２２０のＰｃｈ差動段２２のゲートが出力端子２に共通接続されるトランジスタ２２２＿１〜２２２＿Ｎが１つのトランジスタ２２２に置き換えられた構成である。トランジスタ２２２は差動対を構成するトランジスタ２２１＿１〜２２１＿Ｎの合計のゲート幅に対応するゲート幅を有する。すなわち、増幅加速回路２０１Ｃは、トランジスタ２２１＿１〜２２１＿Ｎが等しいサイズで構成されるとき、トランジスタ２２２はトランジスタ２１１＿１〜２１１＿Ｎの各ゲート幅のＮ倍とされる。上記以外の構成は図３の幅加速回路２０１Ｂと同様である。
【０１９５】
図４においても、負荷素子対（２３１、２３２）は、それぞれ電流源で構成されているが、図２と同様に、抵抗素子（対）やダイオード（対）に置き換えてもよい。同様に、負荷素子対（２４１、２４２）についても、抵抗素子（対）やダイオード（対）に置き換えてもよい。
【０１９６】
増幅加速回路２０１Ｃは、増幅加速回路２０１Ｂと実質同等であり、増幅加速回路２０１Ｃの作用は、増幅加速回路２０１Ｂと同様に、増幅加速回路２０１Ａの作用と同様となる。これにより、増幅加速回路２０１Ｃの動作は増幅加速回路２０１Ａの動作と同様となる。
【０１９７】
＜駆動速度、消費電力＞
次に、本実施形態における駆動速度、消費電力について説明する。
【０１９８】
図１の出力回路１００Ａにおいて、出力端子２の充電速度と放電速度は、増幅加速回路２０１（図２の２０１Ａ、図３の２０１Ｂ、図４の２０１Ｃ）の電流源２３３、２３４の電流値（出力電流Ｉａ、Ｉｂに対応）の設定により制御できる。
【０１９９】
電流源２３３、２３４は、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化開始から出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達するまでの短い期間だけ活性化され、出力安定状態では、非活性（停止）状態とされる。このため、電流源２３３、２３４の電流値を大きくしても、消費電力の増分は小さい。出力安定時における出力回路１００Ａのアイドリング電流を小さくして静消費電力を抑えても、高速動作を実現することが可能である。すなわち、本実施形態によれば、出力回路１００Ａの低消費電力化、高速駆動を実現することができる。
【０２００】
＜電源端子の供給電圧＞
次に、本実施形態における電源端子の供給電圧について説明する。液晶表示装置のデータドライバは、コモン電圧に対して高電位側の正極レンジの階調電圧と、コモン電圧に対して低電位側の負極レンジの階調電圧と、を、所定の周期で切替える交流駆動が行われる。このため、電源電圧として、少なくとも高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳが与えられ、更に、正極レンジの下限、負極レンジの上限にそれぞれ対応した、中位電源電圧ＶＭＬ、ＶＭＨ（ＶＭＬとＶＭＨが等しい場合も含む）が与えられる場合もある。
【０２０１】
一方、有機発光ダイオード表示装置のデータドライバは、液晶表示装置のような極性はなく、電源電圧として高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳが与えられる。
【０２０２】
例えば、増幅加速回路２０１（図２の２０１Ａ、図３の２０１Ｂ、図４の２０１Ｃ）を備えた図１の出力回路１００Ａを、有機発光ダイオード表示装置のデータドライバの出力回路として用いる場合には、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第４、第６の電源端子Ｅ２、Ｅ４、Ｅ６の電源電圧は共に低位側電源電圧ＶＳＳとすることができる。
【０２０３】
一方、増幅加速回路２０１（図２の２０１Ａ、図３の２０１Ｂ、図４の２０１Ｃ）を備えた図１の出力回路１００Ａを、液晶表示装置のデータドライバの正極及び負極出力レンジを駆動する出力回路として用いる場合には、有機発光ダイオード表示装置のデータドライバと同様に、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第４、第６の電源端子Ｅ２、Ｅ４、Ｅ６の電源電圧は共に低位側電源電圧ＶＳＳとすることができる。
【０２０４】
また、正極レンジを駆動する出力回路の場合には、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第４、第６の電源端子Ｅ２、Ｅ４、Ｅ６の電源電圧は共に中位電源電圧ＶＭＬとしてもよい。あるいは、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧は共に高位側電源電圧ＶＤＤ、第２、第６の電源端子Ｅ２、Ｅ６の電源電圧は共に低位側電源電圧ＶＳＳ、第４の電源端子Ｅ４の電源電圧は中位電源電圧ＶＭＬとしてもよい。特に、第４の電源端子Ｅ４の電源電圧を中位電源電圧ＶＭＬとすることで、流れる電流が大きい出力増幅段１０２の第３、第４の電源端子Ｅ３、Ｅ４間の電源電圧差を小さくすることで、（電流×電圧）に依存する消費電力が低減され、発熱抑制効果もある。
【０２０５】
また、負極レンジを駆動する出力回路の場合には、第１、第３、第５の電源端子Ｅ１、Ｅ３、Ｅ５の電源電圧は共に中位側電源電圧ＶＭＨ、第２、第４、第６の電源端子Ｅ２、Ｅ４、Ｅ６の電源電圧は共に低位電源電圧ＶＳＳとしてもよい。あるいは、第１、第５の電源端子Ｅ１、Ｅ５の電源電圧は共に高位側電源電圧ＶＤＤ、第３の電源端子Ｅ３の電源電圧は中位電源電圧ＶＭＨ、第２、第４、第６の電源端子Ｅ２、Ｅ４、Ｅ６の電源電圧は共に低位電源電圧ＶＳＳとしてもよい。特に、第３の電源端子Ｅ３の電源電圧を中位電源電圧ＶＭＨとすることで、流れる電流が大きい出力増幅段１０２の第３、第４の電源端子Ｅ３、Ｅ４間の電源電圧差を小さくすることで、（電流×電圧）に依存する消費電力が低減され、発熱抑制効果もある。
【０２０６】
＜実施形態と関連技術との比較＞
以下では、図２の増幅加速回路２０１Ａを備えた図１の出力回路１００Ａと、関連技術の内挿機能をもつ出力アンプ（図１７）に図１５のスルーレート加速回路（ＳＢＣ）７１０を組み合わせた出力回路とを比較して説明する。なお、比較を容易にするため、図１の出力回路１００Ａ、増幅加速回路２０１ＡのそれぞれのＮｃｈ差動段は１１＿１、１１＿２及び２１＿１、２１＿２の各２対（Ｎ＝２）とし、Ｐｃｈ差動段は１２＿１、１２＿２及び２２＿１、２２＿２の各２対（Ｎ＝２）とする。この場合、図１７の出力アンプと、図１の出力回路１００Ａは、出力信号電圧の期待値として２つの入力信号電圧の平均値が出力される。
【０２０７】
図１４は、図２の増幅加速回路２０１Ａを備えた図１の出力回路１００Ａと、図１７の出力アンプに図１５のスルーレート加速回路（ＳＢＣ）７１０を組み合わせた出力回路において、２つの入力信号電圧の電圧差（横軸）に対する、出力信号電圧の期待値（２つの入力信号電圧の平均値）からの出力誤差のシミュレーション結果を示す図である。
【０２０８】
破線ｆ１は、図１７の出力アンプに、図１５のスルーレート加速回路（ＳＢＣ）７１０を組み合わせた出力回路の結果（比較例）である（なお、図１５のスルーレート加速回路（ＳＢＣ）７１０の入力は図１７の入力Ｖｉｎ１、Ｖｉｎ２の一方である）。
【０２０９】
実線ｆ２は、図２の増幅加速回路２０１Ａを備えた図１の出力回路１００Ａの結果である。入力はＶＩ＿１、ＶＩ＿２である（特に制限されないが、このシミュレーションでは、図１、図２のＮ＝２としている）。
【０２１０】
破線ｆ１は、一つの入力信号電圧（図１７のＶｉｎ１、Ｖｉｎ２）の電圧差が４０ｍＶ以上になると、出力誤差が急激に増大する。
【０２１１】
実線ｆ２は、２つの入力信号電圧（図１のＶＩ＿１、ＶＩ＿２（Ｎ＝２））の電圧差が、４００ｍＶであっても、その出力誤差は６ｍＶ程度とされ、十分小さいことがわかる。
【０２１２】
破線ｆ１について、２つの入力信号電圧の電圧差が増加すると、出力誤差が増大する原因は、スルーレート加速回路（ＳＢＣ）７１０にある。
【０２１３】
図１５のスルーレート加速回路（ＳＢＣ）７１０は、１組のＮｃｈ差動対（Ｎ１１、Ｎ１２）、Ｐｃｈ差動対（Ｐ１１、Ｐ１２）しか備えておらず、その非反転入力（ＩＮＰ）には２つの入力信号電圧（図１７のＶｉｎ１、Ｖｉｎ２）の一方が入力され、反転入力（ＯＵＴ）には２つの入力信号電圧の平均値を期待値とする出力信号電圧が入力される。
【０２１４】
このため、２つの入力信号電圧の電圧差が増加すると、図１５のスルーレート加速回路（ＳＢＣ）７１０の非反転入力（ＩＮＰ）と、反転入力（ＯＵＴ）の電圧差が増加し、トランジスタスイッチＰ１６又はＮ１６がオンとなり、電流源トランジスタＰ１５又はＮ１５からの電流が、ノードＰＩ又はＮＩを介して、図１７の出力アンプに供給される。
【０２１５】
これにより、図１７の出力アンプは、出力安定状態でありながら、スルーレート加速回路（ＳＢＣ）７１０からの電流が供給されることで、図１７の出力アンプの電流バランスが変化して、出力誤差が発生する。
【０２１６】
出力安定状態において、２つの入力信号電圧の電圧差の増加に伴う、スルーレート加速回路（ＳＢＣ）７１０から図１７の出力アンプへの電流供給が増加するほど、出力誤差も増加する。
【０２１７】
一方、実線ｆ２について、図２の増幅加速回路２０１Ａは、図１の出力回路１００Ａと同数の差動対を備えており、出力信号電圧ＶＯが２つの入力信号電圧（図１のＶＩ＿１、ＶＩ＿２（Ｎ＝２））の平均値に等しいときには、トランジスタスイッチ２３４、２４４はオフとされ、電流源２３３、２４３は非活性（停止）とされる。
【０２１８】
したがって、出力安定状態において、図２の増幅加速回路２０１Ａから図１の出力回路１００Ａに出力電流Ｉａ又はＩｂは流れない。
【０２１９】
このため、２つの入力信号電圧の電圧差が増加しても、出力誤差は十分小さく抑えられている。
【０２２０】
図２の増幅加速回路２０１Ａを、図３、図４の増幅加速回路２０１Ｂ、２０１Ｃで置換えた場合についても、図１５のスルーレート加速回路（ＳＢＣ）７１０を組み合わせた出力回路に比べて、十分小さい出力誤差の特性を有する。
【０２２１】
以上のように、本実施形態によれば、複数の入力信号電圧に対して、該複数の入力信号電圧の平均値を出力する出力回路において、関連技術と比べて、該複数の入力信号電圧の電圧差に依存せず、高精度な電圧出力が可能である。
【０２２２】
＜実施形態２＞
図５は、実施形態２の出力回路１００Ｂの構成を示す図である。図５の出力回路１００Ｂは、図１のカレントミラー３０、４０を、低電圧カスコード・カレントミラー３０’、４０’に変更したものである。
【０２２３】
図５の出力回路は、第１乃至第Ｎの入力端子１＿１乃至１＿Ｎにそれぞれ供給される第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎと、出力端子２の出力信号電圧ＶＯを差動で受ける差動入力段１０２と、
差動入力段１０２の第１及び第２の出力（ノードＮ１、Ｎ３）を受けプッシュプル動作して入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に応じた出力信号電圧ＶＯを出力端子２より出力する出力増幅段１０２と、
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と出力信号電圧ＶＯとの電位差を検出して、該電位差に応じて差動入力段１０２と出力増幅段１０２の増幅動作を加速させる増幅加速回路２０１と、を備える。カレントミラー３０’、４０’の構成以外は、図１と同様である。増幅加速回路２０１は、図２〜図４の増幅加速回路２０１Ａ〜２０１Ｃを適用できる。以下では、カレントミラー３０’、４０’の構成について説明し、それ以外の構成の詳細説明は省略する。
【０２２４】
Ｐｃｈのカレントミラー３０’は、第１の電源端子Ｅ１とノード対（Ｎ１、Ｎ２）間に接続された低電圧カスコード・カレントミラーで構成されている。具体的には、ゲートが共通接続され、ソースが電源端子Ｅ３に共通接続された１段目のＰｃｈトランジスタ対（１３２、１３１）と、ゲートが共通接続されてバイアス電圧ＢＰ１を受け、ソースが１段目のＰｃｈトランジスタ対（１３２、１３１）のドレインにそれぞれ接続され、ドレインがノード対（Ｎ１、Ｎ２）に接続された２段目のＰｃｈトランジスタ対（１３４、１３３）と、を備えている。
【０２２５】
１段目のＰｃｈトランジスタ対（１３２、１３１）の共通接続ゲートは、ノードＮ２に接続されている。ノード対（Ｎ１、Ｎ２）は、それぞれＰｃｈカレントミラー３０’の出力と入力とされる。
【０２２６】
Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通接続された出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）は、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）に接続され、出力対の他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）は、Ｐｃｈトランジスタ１３１、１３３の接続点（ノードＮ６）に接続されている。
【０２２７】
Ｎｃｈのカレントミラー４０’は、電源端子Ｅ４とノード対（Ｎ２、Ｎ４）間に接続された低電圧カスコード・カレントミラーで構成される。具体的には、ゲートが共通接続され、ソースが電源端子Ｅ２に共通接続された１段目のＮｃｈトランジスタ対（１４２、１４１）と、ゲートが共通接続されてバイアス電圧ＢＮ１を受け、ソースが１段目のＮｃｈトランジスタ対（１４２、１４１）のドレインにそれぞれ接続され、ドレインがノード対（Ｎ３、Ｎ４）に接続された２段目のＮｃｈトランジスタ対（１４４、１４３）とを備えている。
【０２２８】
１段目のＮｃｈトランジスタ対（１４２、１４１）の共通接続ゲートはノードＮ４に接続されている。ノード対（Ｎ３、Ｎ４）は、それぞれＮｃｈカレントミラー４０’の出力と入力とされる。Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通接続された出力対の一方（Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン）はＮｃｈトランジスタ１４２、１４４の接続点（ノードＮ７）に接続され、出力対の他方（Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン）はＮｃｈトランジスタ１４１、１４３の接続点（ノードＮ８）に接続されている。
【０２２９】
図５において、増幅加速回路２０１の出力電流Ｉａ、Ｉｂは、カレントミラー４０’、３０’の入力端（ノードＮ４、Ｎ２）に結合される構成とされている。
【０２３０】
図５の出力回路１００Ｂは、図１のカレントミラー３０、４０を、低電圧カスコード・カレントミラー３０’、４０’に変更しただけなので、図１の出力回路１００Ａと同様の作用を有する。すなわち、入力端子１＿１乃至１＿Ｎにそれぞれ供給される入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎを受け、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値を出力端子２から出力するボルテージフォロワとして動作する
【０２３１】
＜出力回路の動作＞
図５に示した出力回路１００Ｂの動作について以下に説明する。まず、増幅加速回路２０１以外の出力回路１００Ｂの動作を説明する。
【０２３２】
第１乃至第Ｎの入力端子１＿１乃至１＿Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎがそれぞれステップ電圧として変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）の出力電流が増加し、他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流が減少する。
【０２３３】
Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流の減少により、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）は減少する。このため、Ｐｃｈトランジスタ１３１のドレイン・ソース間電圧（ノードＮ６と第１の電源端子Ｅ１間の差電圧の絶対値）を小さくする作用を生じるが、Ｐｃｈトランジスタ１３３のゲート・ソース間電圧（電圧ＢＰ１とノードＮ６間の差電圧の絶対値）が増加する。このため、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の充電作用が強まる。結果として、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）の減少に対応して、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の電位が上昇する。
【０２３４】
一方、Ｐｃｈトランジスタ１３１と共にゲートがノードＮ２に共通接続されたＰｃｈトランジスタ１３２のドレイン電流（絶対値）も減少する。また、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）の出力電流が増加するため、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）の電位は低下する。これにより、Ｐｃｈトランジスタ１３４のゲート・ソース間電圧（絶対値）が縮小し、ノードＮ１に供給するＰｃｈトランジスタ１３４のドレイン電流（絶対値）が減少する。このため、ノードＮ１の電位は低下する。
【０２３５】
またＰｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の他方（Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン）の出力電流の増加により、Ｎｃｈトランジスタ１４１のドレイン電流は増加する。このため、Ｎｃｈトランジスタ１４１のドレイン・ソース間電圧（ノードＮ８と第２の電源端子Ｅ２間の差電圧）を大きくする作用を生じるが、Ｎｃｈトランジスタ１４３のゲート・ソース間電圧（電圧ＢＮ１とノードＮ８間の差電圧）が減少する。このため、Ｎｃｈトランジスタ１４３のドレイン（ノードＮ４）の放電作用が弱まる。結果として、Ｎｃｈトランジスタ１４１のドレイン電流（絶対値）の減少に対応して、Ｎｃｈトランジスタ１４３のドレイン（ノードＮ４）の電位が上昇する。
【０２３６】
一方、Ｎｃｈトランジスタ１４１のゲートと共通にゲートがノードＮ４に共通接続されたＮｃｈトランジスタ１４２のドレイン電流も増加する。
【０２３７】
また、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の一方（Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン）の出力電流は減少するため、Ｎｃｈトランジスタ１４２、１４４の接続点（ノードＮ７）の電位は低下する。
【０２３８】
これにより、Ｎｃｈトランジスタ１４４のゲート・ソース間電圧（絶対値）が拡大し、Ｎｃｈトランジスタ１４４のドレイン電流（ノードＮ３に対する吸い込み電流となる）が増加する。このため、ノードＮ３の電位は低下する。
【０２３９】
ノードＮ１、Ｎ３の電位の低下により、出力増幅段１０２のＰｃｈトランジスタ１７１のゲート電位が低下し、Ｐｃｈトランジスタ１７１のドレイン電流（電源端子Ｅ１から出力端子２への充電電流）が増加し、Ｎｃｈトランジスタ１７２のゲート電位が低下し、Ｎｃｈトランジスタ１７２のドレイン電流（出力端子２から電源端子Ｅ２への放電電流）が減少する。
【０２４０】
これにより、出力端子２の出力信号電圧ＶＯは上昇する。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の出力電流の差は小さくなり、Ｐｃｈ差動段１２＿１〜１２＿Ｎの出力電流の差は小さくなり、カレントミラー３０’、４０’や浮遊電流源回路（１６１、１６２）の各ノード電位や、各トランジスタの電流は平衡状態へと回復していく。
【０２４１】
そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０２４２】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したときは、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したときと逆の動作になる。すなわち、ノードＮ１、Ｎ３の電位が上昇し、出力増幅段１０２のＰｃｈトランジスタ１７１のゲート電位の上昇により、そのドレイン電流（電源端子Ｅ１から出力端子２への充電電流）が減少し、Ｎｃｈトランジスタ１７２のゲート電位の上昇におり、そのドレイン電流（出力端子２から電源端子Ｅ２への放電電流）は増加する。これにより、出力端子２の出力信号電圧ＶＯは低下し、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０２４３】
＜増幅加速回路の動作＞
次に、増幅加速回路２０１の動作について説明する。増幅加速回路２０１（図２の２０１Ａ、図３の２０１Ｂ、図４の２０１Ｃ）の動作は、図１の出力回路１００Ａと同様に、増幅加速回路２０１の制御を受けない出力回路１００Ｂの通常の差動増幅動作への追加の作用となる。
【０２４４】
増幅加速回路２０１（図２の２０１Ａ、図３の２０１Ｂ、図４の２０１Ｃ）のトランジスタスイッチ２３４、２４４は、出力安定状態（すなわち出力信号電圧ＶＯ＝入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値で平衡時）において、オフとされ、増幅加速回路２０１の出力電流Ｉａ、Ｉｂは遮断されている。
【０２４５】
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、増幅加速回路２０１の出力電流Ｉａ（ソース電流）がカレントミラー４０’の入力（ノードＮ４）に結合される。
【０２４６】
これにより、Ｎｃｈカレントミラー４０’の入力電流（Ｎｃｈトランジスタ１４１、１４３のドレイン電流）が増加し、それに対応してＮｃｈカレントミラー４０’の出力電流（Ｎｃｈトランジスタ１４２、１４４のドレイン電流）も増加する。そして、ノードＮ３の電位低下が加速される。
【０２４７】
さらにノードＮ３の電位低下により、第２の浮遊電流源回路６０のＮｃｈトランジスタ１６２のゲート・ソース間電圧が増大し、そのドレイン電流が増加する。このため、ノードＮ１の電位低下も加速され、出力増幅段１０２のＰｃｈトランジスタ１７１による出力端子２の充電作用が加速される。
【０２４８】
なお、出力信号電圧ＶＯが、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、増幅加速回路２０１の出力電流Ｉａは遮断され、増幅加速回路２０１の増幅加速作用も停止される。この後は、増幅加速回路２０１の制御を受けない出力回路１００Ｂの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０２４９】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したとき、増幅加速回路２０１の出力電流Ｉｂ（吸込電流）がカレントミラー３０’の入力（ノードＮ２）に結合される。これにより、Ｐｃｈカレントミラー３０’の入力電流（Ｐｃｈトランジスタ１３１、１３２のドレイン電流（絶対値））が増加し、それに対応して、Ｐｃｈカレントミラー３０’の出力電流（Ｐｃｈトランジスタ１３２、１３４のドレイン電流（絶対値））も増加する。そして、ノードＮ１の電位上昇が加速される。
【０２５０】
さらに、ノードＮ１の電位の上昇により、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が増大し、そのドレイン電流（絶対値）が増加する。このため、ノードＮ３の電位上昇が加速され、出力増幅段１０２のＮｃｈトランジスタ１７２による出力端子２の放電作用が加速される。
【０２５１】
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、増幅加速回路２０１の出力電流Ｉｂは遮断され、増幅加速回路２０１の増幅加速作用も停止される。
【０２５２】
この後は、増幅加速回路２０１の制御を受けない出力回路１００Ｂの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０２５３】
以上より、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎが変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより高電位側に変化するとき、増幅加速回路２０１は、出力電流Ｉａによりカレントミラー４０’の入力電流と出力電流（ミラー電流）を増加させ、出力端子２の充電動作を加速する。
【０２５４】
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより低電位側に変化するとき、増幅加速回路２０１は、出力電流Ｉｂによりカレントミラー３０’の入力電流、出力電流（ミラー電流）を増加させ、出力端子２の放電動作を加速する。
【０２５５】
なお、図５の出力回路１００Ｂにおいて、増幅加速回路２０１の出力電流Ｉａ、Ｉｂの結合点を、それぞれノードＮ８、Ｎ６としてもよい。増幅加速回路２０１の出力電流Ｉａ（吐出電流）がノードＮ８に結合された場合の作用は、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の他方（Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン）の出力電流の増加と同じ作用となり、出力端子２の充電作用が加速される。
【０２５６】
増幅加速回路２０１の出力電流Ｉｂ（吸込電流）がノードＮ６に結合された場合の作用は、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流の増加と同じ作用となり、出力端子２の放電作用が加速される。
【０２５７】
図５の出力回路１００Ｂは、図１の出力回路１００Ａと同様に、増幅加速回路２０１（２０１Ａ、２０１Ｂ、２０１Ｃ）の電流源２３３、２３４の電流値（出力電流Ｉａ、Ｉｂに対応）の設定により、駆動速度（出力端子２の充電速度と放電速度）を制御し加速させることができる。このため、出力安定時における出力回路１００Ｂのアイドリング電流を小さくして静消費電力を抑えるようにした場合であっても、高速動作を実現することができる。すなわち、図５の出力回路１００Ｂは、低消費電力化を実現しつつ高速駆動を実現することができる。
【０２５８】
図５の出力回路１００Ｂの各電源端子の供給電圧も、図１の出力回路１００Ａの場合と同様の設定が可能である。
【０２５９】
本実施形態において、図２の増幅加速回路２０１Ａを備えた図５の出力回路１００Ｂ（Ｎ＝２）も、図２の増幅加速回路２０１Ａを備えた図１の出力回路１００Ａ（Ｎ＝２）と同様、図１４の実線ｆ２の特性を有する。したがって、本実施形態においても、複数の入力信号電圧に対して、該複数の入力信号電圧の平均値を出力する出力回路１００Ｂは、関連技術に比べて、該複数の入力信号電圧の電圧差に依存せず高精度な電圧出力が可能である。
【０２６０】
＜実施形態３＞
図６は、実施形態３の出力回路１００Ｃの構成を示す図である。図６を参照すると、出力回路１００Ｃは、図１の浮遊電流源回路５０（電流源１５０）が、ノードＮ２、Ｎ４間に並列接続されたＰｃｈトランジスタ１５１とＮｃｈトランジスタ１５２からなる浮遊電流源回路に変更されている。
【０２６１】
また、増幅加速回路２０１の出力電流Ｉａ、Ｉｂの結合点が、カレントミラー４０、３０の入力ノード（Ｎ４、Ｎ２）から、カレントミラー３０、４０の入力ノード（Ｎ２、Ｎ４）に変更されている。なお、図６の出力回路１００Ｃにおいて、浮遊電流源回路５０のＰｃｈトランジスタ１５１とＮｃｈトランジスタ１５２のゲートにはそれぞれバイアス電圧ＢＰ３、ＢＮ３が印加されている。上記以外の出力回路１００Ｃの構成は図１の出力回路１００Ａと同様である。増幅加速回路２０１は、図２〜図４の増幅加速回路２０１Ａ〜２０１Ｃを適用できる。
【０２６２】
以下では、図６の出力回路１００Ｃにおける増幅加速回路２０１の動作について説明する。
【０２６３】
＜増幅加速回路の動作＞
増幅加速回路２０１は、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎが変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより高電位側に変化するとき、増幅加速回路２０１は出力電流Ｉａ（吐出電流）を供給する。
【０２６４】
出力電流Ｉａがカレントミラー３０の入力ノード（Ｎ２）に供給されると、ノードＮ２の電位は上昇する。
【０２６５】
これにより、第１の浮遊電流源回路５０のＰｃｈトランジスタ１５１のドレイン電流（絶対値）が増加し、出力電流Ｉａは、第１の浮遊電流源回路５０を介して、カレントミラー４０の入力電流と出力電流の増加に寄与する。その結果、ノードＮ３、Ｎ１の電位が低下し、Ｐｃｈトランジスタ１７１による出力端子２の充電動作が加速される。なお、ノードＮ２の電位上昇は、カレントミラー３０の入力電流、出力電流の減少に寄与し、これも出力端子２の充電加速動作に寄与する。
【０２６６】
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより低電位側に変化するとき、増幅加速回路２０１は出力電流Ｉｂ（吸込電流）を供給する。出力電流Ｉｂ（吸込電流）がカレントミラー４０の入力ノード（Ｎ４）に供給されると、ノードＮ４の電位は低下する。これにより、第１の浮遊電流源回路５０のＮｃｈトランジスタ１５２のドレイン電流が増加し、出力電流Ｉｂは、第１の浮遊電流源回路５０を介して、カレントミラー３０の入力電流と出力電流の増加に寄与する。その結果、ノードＮ１、Ｎ３の電位が上昇し、Ｎｃｈトランジスタ１７２による出力端子２の放電動作が加速される。なお、ノードＮ４の電位低下は、カレントミラー４０の入力電流と出力電流の減少に寄与し、ノードＮ３の電位の上昇、及び、Ｎｃｈトランジスタ１７２による出力端子２の放電加速に寄与する。
【０２６７】
以上より、図６の出力回路１００Ｃにおいても、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより高電位側に変化するとき、増幅加速回路２０１は、出力電流Ｉａによりカレントミラー４０の入力電流、出力電流を増加させ、出力端子２の充電動作を加速する。
【０２６８】
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより低電位側に変化するとき、増幅加速回路２０１は、出力電流Ｉｂによりカレントミラー３０の入力電流、出力電流を増加させ、出力端子２の放電動作を加速する。
【０２６９】
なお、カレントミラー３０、４０を図５のカレントミラー３０’、４０’にそれぞれ置換えても同様の効果を得ることができる。
【０２７０】
本実施形態において、出力安定時における出力回路１００Ｃのアイドリング電流を小さくして静消費電力を抑えるようにした場合であっても、高速動作を実現することができる。すなわち、図６の出力回路１００Ｃは、低消費電力化を実現しつつ高速駆動を実現することができる
【０２７１】
＜実施形態４＞
図７は、実施形態４の出力回路１００Ｄの構成を示す図である。図７を参照すると、出力回路１００Ｄは、図１の出力回路１００Ａから、Ｐｃｈ差動段１２＿１〜１２＿Ｎが削除され、増幅加速回路２０１が増幅加速回路２０２に変更された構成である。  増幅加速回路２０２の出力電流Ｉａ、Ｉｂは、カレントミラー４０の入力端（ノードＮ４）、カレントミラー３０の出力端（ノードＮ１）に結合される構成とされている。
【０２７２】
増幅加速回路２０２は、増幅加速回路２０１と同様に、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎと、出力端子２の出力信号電圧ＶＯを受け、第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と出力信号電圧ＶＯとを比較し、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値よりも低電位の場合、出力電流Ｉａをソース電流として出力し、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値よりも高電位の場合、出力電流Ｉｂをシンク電流として出力する。出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値と等しい場合は、出力電流Ｉａ、Ｉｂとも出力されない。増幅加速回路２０２の具体例は、図８〜図１０を参照して後述される。
【０２７３】
＜増幅加速回路＞
次に図８を参照して、図７の増幅加速回路２０２を説明する。図８の増幅加速回路２０２Ａは、図７の増幅加速回路２０２の一実施形態である。図８を参照すると、増幅加速回路２０２Ａは、図２の増幅加速回路２０１Ａにおいて、第２の回路２２０が削除され、第１の回路２１０に、電流源２５３とＰｃｈトランジスタスイッチ２５４が付加された構成である。
【０２７４】
第１の回路２１０の構成は、図２と同様であるため、説明を省略する。
【０２７５】
電流源２５３とＰｃｈトランジスタスイッチ２５４は、第１の電源端子Ｅ１とカレントミラー４０の出力端（ノードＮ１）との間に直列形態で接続される。Ｐｃｈトランジスタスイッチ２５４のゲートは、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の接続対の他方（Ｎｃｈトランジスタ２１２＿１〜２１２＿Ｎの共通ドレインと負荷素子２３１の接続点ノードＮ２３）に接続される。Ｐｃｈトランジスタスイッチ２５４がオンのとき、電流源２５３の電流が出力電流Ｉｂ（ソース電流）として、カレントミラー４０の出力端（ノードＮ１）に結合される。
【０２７６】
増幅加速回路２０２Ａの作用は、増幅加速回路２０１Ａの第1の回路２１０と同様、Ｎｃｈ差動段２１＿１〜２１＿Ｎと負荷素子対（２３１、２３２）について、上記式（１６）〜（２０）が成り立つ。したがって、増幅加速回路２０２Ａは、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値となるときに動作安定となる。
【０２７７】
出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値より低電位の場合、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の一方（ノードＮ２１）の出力電流が増加し、Ｐｃｈトランジスタスイッチ２３４がオンとされると、電流源２３３が活性化される。そして電流源２３３からの出力電流Ｉａがカレントミラー４０の入力（ノードＮ４）に結合される。このときＰｃｈトランジスタスイッチ２５４はオフのままとなる。
【０２７８】
また、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの平均値より高電位の場合、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の他方（ノードＮ２３）の出力電流が増加し、Ｐｃｈトランジスタスイッチ２５４がオンとされると、電流源２５３が活性化される。そして電流源２５３からの出力電流Ｉｂがカレントミラー３０の出力端（ノードＮ１）に結合される。このときＰｃｈトランジスタスイッチ２３４はオフのままとなる。
【０２７９】
＜出力回路の動作＞
次に、図７において、増幅加速回路２０２を除く、出力回路１００Ｄの動作について説明する。
【０２８０】
第１乃至第Ｎの入力端子１＿１乃至１＿Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎがそれぞれステップ電圧として変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）の出力電流が増加し、他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流が減少する。
【０２８１】
Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインからの出力電流の減少により、カレントミラー３０のダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流（絶対値）も減少し、それに対応してＰｃｈトランジスタ１３１のゲート・ソース間電圧（絶対値）が縮小する。
【０２８２】
これにより、Ｐｃｈトランジスタ１３１とゲートが共通接続されたＰｃｈトランジスタ１３２のドレイン電流（絶対値）も減少する。また、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインの出力電流は増加するため、ノードＮ１の電位が低下する。
【０２８３】
一方、カレントミラー４０の入力電流（Ｎｃｈトランジスタ１４１のドレイン電流）、出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）は第１の浮遊電流源回路５０の電流源１５０からの電流に制御され、出力安定状態と同等の電流が流れる。
【０２８４】
ノードＮ１の電位が低下すると、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が減少して、そのドレイン電流が減少する。このため、カレントミラー４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）と、第２の浮遊電流源回路６０の電流の差により、ノードＮ３の電位が低下する。
【０２８５】
ノードＮ１、Ｎ３の電位の低下により、出力増幅段１０２のＰｃｈトランジスタ１７１のドレイン電流（電源端子Ｅ１から出力端子２への充電電流）が増加し、Ｎｃｈトランジスタ１７２のドレイン電流（出力端子２から電源端子Ｅ２への放電電流）は減少する。これにより、出力端子２の出力信号電圧ＶＯは上昇する。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０２８６】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したとき、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方（Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン）の出力電流が減少し、他方（Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン）の出力電流が増加する。
【０２８７】
Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインからの出力電流の増加により、カレントミラー３０のダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流（絶対値）が増加し、Ｐｃｈトランジスタ１３２のドレイン電流（絶対値）も増加する。また、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインの出力電流は減少するため、Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインとＰｃｈトランジスタ１３２のドレインの接続点であるノードＮ１の電位が上昇する。
【０２８８】
一方、カレントミラー４０の入力電流（Ｎｃｈトランジスタ１４１のドレイン電流）、出力電流（Ｎｃｈトランジスタ１４２のドレイン電流）は、第１の浮遊電流源回路５０の電流源１５０からの電流に制御され、出力安定状態と同等の電流が流れる。
【０２８９】
ノードＮ１の電位が上昇すると、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が増大し、そのドレイン電流が増加する。このため、カレントミラー４０の出力電流（Ｎｃｈトランジスタ１４２のドレイン）と第２の浮遊電流源回路６０の電流差により、ノードＮ３の電位が上昇する。
【０２９０】
ノードＮ１、Ｎ３の電位の上昇により、出力増幅段１０２のＰｃｈトランジスタ１７１のドレイン電流（電源端子Ｅ１から出力端子２への充電電流）が減少し、Ｎｃｈトランジスタ１７２のドレイン電流（出力端子２から電源端子Ｅ２への放電電流）は増加する。これにより、出力端子２の出力信号電圧ＶＯは低下する。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０２９１】
＜増幅加速回路の動作＞
次に、図８の増幅加速回路２０２Ａの動作について、図７及び図８を参照して説明する。
【０２９２】
増幅加速回路２０２Ａの動作は、増幅加速回路２０２Ａの制御を受けない出力回路１００Ｄの通常の差動増幅動作への追加の作用となる。増幅加速回路２０２Ａのトランジスタスイッチ２３４、２５４は、出力安定状態時（すなわち出力信号電圧ＶＯ＝入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値で平衡時）においてオフとされ、出力電流Ｉａ、Ｉｂは遮断されている。
【０２９３】
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｐｃｈトランジスタスイッチ２３４がオンとなり、電流源２３３が活性化され、電流源２３３からの出力電流Ｉａ（ソース電流）がカレントミラー４０の入力（ノードＮ４）に結合される。これにより、Ｎｃｈカレントミラー４０の入力電流、出力電流（Ｎｃｈトランジスタ１４１、１４２のドレイン電流）が増加し、ノードＮ３の電位低下が加速される。
【０２９４】
さらにノードＮ３を介して浮遊電流源回路６０のＮｃｈトランジスタ１６２のドレイン電流が増加するため、ノードＮ１の電位低下も加速され、出力増幅段１０２による出力端子２の充電作用が加速される。
【０２９５】
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、Ｐｃｈトランジスタスイッチ２３４がオフとなり、出力電流Ｉａは遮断され、増幅加速回路１０２Ａの増幅加速作用も停止される。この後は、増幅加速回路２０２Ａの制御を受けない出力回路１００Ａの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０２９６】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したとき、Ｐｃｈトランジスタスイッチ２５４がオンとなり、電流源２５３が活性化され、電流源２５３からの出力電流Ｉｂ（ソース電流）がカレントミラー３０の出力（ノードＮ１）に結合される。これによりノードＮ１の電位上昇が加速される。さらに、ノードＮ１を介して第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のドレイン電流（絶対値）が増加するため、ノードＮ３の電位上昇も加速され、出力増幅段１０２による出力端子２の放電作用が加速される。
【０２９７】
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に近づくと、Ｐｃｈトランジスタスイッチ２５４がオフとなり、出力電流Ｉｂは遮断され、増幅加速回路２０２Ａの増幅加速作用も停止される。この後は、増幅加速回路２０２Ａの制御を受けない出力回路１００Ｄの差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値に到達すると、出力安定状態となる。
【０２９８】
以上より、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎが変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより高電位側に変化するとき、増幅加速回路２０２Ａは、出力電流Ｉａによりカレントミラー４０の入力電流、出力電流を増加させ、出力端子２の充電動作を加速する。
【０２９９】
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより低電位側に変化するとき、増幅加速回路２０２Ａは、カレントミラー３０の出力電流に出力電流Ｉｂを加算し、出力端子２の放電動作を加速する。なお、増幅加速回路２０２Ａは、図１、図５、図６の増幅加速回路２０１と置換えることも可能である。
【０３００】
＜増幅加速回路の変形例１＞
次に図９を参照して増幅加速回路２０２の変更例について説明する。図９の増幅加速回路２０２Ｂは、図７の増幅加速回路２０２として図８の増幅加速回路２０２Ａとは別の構成例である。図９を参照すると、増幅加速回路２０２Ｂは、図８の幅加速回路２０２Ａにおいて、Ｎｃｈ差動段２１＿１〜２１＿Ｎの各差動トランジスタ対が共通の１つの電流源２１３で駆動される構成である。図９において、Ｎ個のＮｃｈ差動トランジスタ対と電流源２１３をＮｃｈ差動段２１とする。上記以外の構成は、図８の幅加速回路２０２Ａと同様である。なお、図９は、図３の増幅加速回路２０１Ｂの第２回路２２０が削除され、第１の回路２１０に、電流源２５３とＰｃｈトランジスタスイッチ２５４が付加された構成でもある。図９の増幅加速回路２０２Ｂの作用及び動作は、図８の増幅加速回路２０２Ａの作用及び動作と同様となる。また図９においても、負荷素子対（２３１、２３２）は、それぞれ電流源で構成されているが、図２と同様に、抵抗素子（対）やダイオード（対）に置き換えてもよい。
【０３０１】
＜増幅加速回路の変形例２＞
次に図１０を参照して図７の増幅加速回路２０２の別の変更例について説明する。図１０を参照すると、増幅加速回路２０２Ｃは、図９の幅加速回路２０１Ｂにおいて、ゲートが出力端子２に共通接続されるトランジスタ２１２＿１〜２１２＿Ｎを１つのトランジスタ２１２に置き換えた構成である。トランジスタ２１２は差動対を構成するトランジスタ２１１＿１〜２１１＿Ｎの合計のゲート幅に対応するゲート幅を有する。すなわち、増幅加速回路２０１Ｃは、トランジスタ２１１＿１〜２１１＿Ｎが等しいサイズで構成されるとき、トランジスタ２１２はトランジスタ２１１＿１〜２１１＿Ｎのゲート幅のＮ倍とされる。上記以外の構成は図９の幅加速回路２０２Ｂと同様である。図１０においても、負荷素子対（２３１、２３２）は、それぞれ電流源で構成されているが、図２と同様に、抵抗素子（対）やダイオード（対）に置き換えてもよい。図１０の増幅加速回路２０２Ｃは、増幅加速回路２０２Ｂと実質同等であり、増幅加速回路２０２Ｃの作用は、増幅加速回路２０２Ｂと同様に、増幅加速回路２０２Ａの作用と同様となる。これにより、増幅加速回路２０２Ｃの動作は増幅加速回路２０２Ａの動作と同様となる。
【０３０２】
なお、上記実施形態４では、図７の第１乃至第Ｎの差動段１１−１〜１１−ＮをＮｃｈトランジスタで構成したが、Ｎｃｈの第１乃至第Ｎの差動段１１−１〜１１−Ｎを削除し、図１のＰｃｈの第１乃至第Ｎの差動段１２−１〜１２−Ｎで構成してもよい。この場合、図８乃至図１０の増幅加速回路において、第１乃至第Ｎの差動対２１−１〜２１−ＮはＮｃｈトランジスタ、トランジスタスイッチ２３４、２５４はＰｃｈトランジスタで構成されているが、第１乃至第Ｎの差動対２１−１〜２１−ＮをＰｃｈトランジスタ、トランジスタスイッチ２３４、２５４をＮｃｈトランジスタで構成される。この場合、負荷素子２３１、２３２、電流源２３３、２５３は、それぞれ、第２の電源端子Ｅ２側に接続される。
【０３０３】
＜実施形態５＞
図１１は、実施形態５の出力回路１００Ｅの構成を示す図である。図１１の出力回路１００Ｅは、図７のカレントミラー３０、４０を、低電圧カスコード・カレントミラー３０’、４０’に変更したものである。図１、及び、図５でカレントミラーの構成が変更された場合の作用及び動作を説明したが、カレントミラー３０、４０をカレントミラー３０’、４０’に変更しても作用及び動作は変わらない。したがって、図１１の出力回路１００Ｅは図７の出力回路１００Ｄと同様の作用及び動作となる（作用、動作の説明は省略する）。増幅加速回路２０２として、図８〜図１０の増幅加速回路２０２Ａ〜２０２Ｃを適用することができる。
【０３０４】
図１１において、増幅加速回路２０２の出力電流Ｉａ、Ｉｂは、カレントミラー４０’の入力端（ノードＮ４）、カレントミラー３０’の出力端（ノードＮ１）に結合される構成とされている。なお、図５で説明したのと同様に、図１１において、増幅加速回路２０２の出力電流Ｉａの結合点をノードＮ４からノードＮ８に変更してもよい。
【０３０５】
＜実施形態６＞
図１２は、実施形態６の出力回路１００Ｆの構成を示す図である。図１２の出力回路１００Ｆは、図７の第１の浮遊電流源回路５０（電流源１５０）が、ノードＮ２、Ｎ４間に並列接続されたＰｃｈトランジスタ１５１とＮｃｈトランジスタ１５２からなる浮遊電流源回路に変更されている。また、増幅加速回路２０２の出力電流Ｉａの結合点が、カレントミラー４０の入力ノード（Ｎ４）から、カレントミラー３０の入力ノード（Ｎ２）に変更されている。なお、図１２の出力回路１００Ｆにおいて、浮遊電流源回路５０のＰｃｈトランジスタ１５１とＮｃｈトランジスタ１５２のゲートにはそれぞれバイアス電圧ＢＰ３、ＢＮ３が印加されている。上記以外の出力回路１００Ｆの構成は、図７の出力回路１００Ｄと同様である（このため、上記以外の同一部分の説明は省略する）。増幅加速回路２０２として、図２〜図４の増幅加速回路２０２Ａ〜２０２Ｃを適用することができる。
【０３０６】
増幅加速回路２０２の出力電流Ｉａは、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が出力信号電圧ＶＯより高電位側に変化するとき、カレントミラー３０の入力ノード（Ｎ２）に供給される。図６の出力回路１００Ｃと同様に、ノードＮ２、Ｎ４間にトランジスタ１５１、１５２が並列接続された浮遊電流源回路５０を介して、出力電流Ｉａは、カレントミラー４０の入力電流、出力電流の増加に寄与する。したがって、図１２の出力回路１００Fは、図７の出力回路１００Ｄと同様の動作となる。
【０３０７】
以上より、図１、図５、図６、図７、図１１、図１２の各出力回路は、増幅加速回路２０１（２０１Ａ、２０１Ｂ、２０１Ｃ）、２０２（２０２Ａ、２０２Ｂ、２０２Ｃ）を備えることで、出力信号電圧ＶＯに対して、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値が変化するとき、増幅加速回路の作用により、出力端子２の充電動作及び放電動作が加速される。したがって高速動作が可能である。
【０３０８】
また、出力回路のアイドリング電流を抑えても高速動作が実現できるため、消費電力を低減出来る。また複数の入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの電圧差に依存せず高精度な電圧出力が可能である。
【０３０９】
＜実施形態７＞
図１３は、実施形態７の表示装置のデータドライバ（ＬＳＩ（Large Scale Integrated Circuit）等の半導体装置）の要部構成を示す図である。図１３を参照すると、このデータドライバは、シフトレジスタ８０１と、データレジスタ／ラッチ８０２と、レベルシフト回路群８０３と、参照電圧発生回路８０４と、デコーダ回路群８０５と、出力回路群８０６と、を含んで構成される。
【０３１０】
出力回路群８０６の各出力回路は、図１乃至図１２を参照して説明した各実施形態の出力回路を用いることができる。出力回路群８０６は、出力数に対応して、出力回路を複数個備えている。
【０３１１】
シフトレジスタ８０１は、スタートパルスとクロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。
【０３１２】
データレジスタ／ラッチ８０２は、シフトレジスタ８０１で決定されたタイミングに基づいて、入力された映像デジタルデータを各出力単位のデジタルデータ信号に展開し、所定の出力数毎ラッチし、制御信号に応じて、レベルシフト回路群８０３に出力する。
【０３１３】
レベルシフト回路群８０３は、データレジスタ／ラッチ８０２から出力される各出力単位のデジタルデータ信号を低振幅信号から高振幅信号にレベル変換して、デコーダ回路群８０５に出力する。
【０３１４】
デコーダ回路群８０５は、各出力毎に、参照電圧発生回路８０４で生成された参照電圧群から、レベル変換されたデジタルデータ信号に応じてＮ個の参照電圧（ＶＩ＿１乃至ＶＩ＿Ｎ）を選択する。
【０３１５】
出力回路群８０６は、各出力毎に、デコーダ回路群８０５の対応するデコーダで選択されたＮ個の参照電圧（ＶＩ＿１乃至ＶＩ＿Ｎ）を入力し、その参照電圧に対応した階調信号を増幅出力する。出力回路群８０６の出力端子群は表示装置のデータ線に接続されている。出力回路群８０６の各出力回路として、図１乃至図１２の増幅加速回路を備えた出力回路を適用できる。
【０３１６】
シフトレジスタ８０１及びデータレジスタ／ラッチ８０２はロジック回路で、一般に低電圧（例えば０Ｖ〜３．３Ｖ）で構成され、対応する電源電圧が供給されている。
【０３１７】
レベルシフタ群８０３、デコーダ回路群８０５及び出力回路群８０６は、一般に表示素子を駆動するのに必要な高電圧（例えば０Ｖ（ＶＳＳ）〜１８Ｖ（ＶＤＤ））で構成され、対応する電源電圧が供給されている。
【０３１８】
液晶表示装置のデータドライバでは、更に中位電源電圧（ＶＭＬ、ＶＭＨ）が供給される場合もある。液晶表示装置のデータドライバの場合、参照電圧回路８０４、デコーダ回路群８０５は正極、負極に対応して構成される。また、出力回路群８０６には極性反転信号を含む制御信号が入力される。
【０３１９】
図１乃至図１２を参照して説明した各実施形態、実施形態の出力回路は、出力回路の出力端子に接続するデータ線の充電動作及び放電動作が加速され、さらに高精度出力や消費電力の縮減に好適とされるため、表示装置のデータドライバの出力回路群８０６の各出力回路として構成されている。
【０３２０】
本実施形態によれば、各出力回路は、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎを受け、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの平均値を増幅出力する内挿機能を有する出力回路であるため、デコーダ回路群８０５の面積を削減でき、省面積のデータドライバを実現することができる。さらに本実施形態によれば、低消費電力、高精度出力、高速駆動が可能なデータドライバ、表示装置を実現可能としている。
【０３２１】
上記した実施形態は以下のように付記される（ただし以下に限定されない）。
【０３２２】
（付記１）
差動入力段と、出力増幅段と、増幅加速回路と、第１乃至第Ｎの入力端子（但しＮは２以上の正数）と、出力端子と、第１乃至第４の電源端子と、を備えた出力回路であって、
前記差動入力段は、
前記第１乃至第Ｎの入力端子にそれぞれ供給される第１乃至第Ｎの入力信号電圧と、前記出力端子の出力信号電圧とがそれぞれ差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の差動トランジスタ対を有する第１乃至第Ｎの差動段と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１乃至第Ｎの差動段の共通接続された出力対からの出力電流を受ける第２導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続された第１導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、
前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１のトランジスタと、
前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２のトランジスタと、
を備え、
前記増幅加速回路は、
前記第１の電源端子に接続される第１の電流源を有し、前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎと前記出力端子の前記出力信号電圧とを比較し、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の平均値との電位差（絶対値）より大きいか否かに応じて、
前記第１の電流源を活性化させて前記第１の電流源からの電流を、前記第１の浮遊電流源回路へ入力される側の電流又は前記第１の浮遊電流源回路から出力される側の電流の一方の電流に結合させるか、
前記第１の電流源を非活性化させる、
ように切替制御する第１の回路と、
を含む、ことを特徴とする出力回路。
【０３２３】
（付記２）
前記増幅加速回路は、
前記第２の電源端子に接続される第２の電流源を有し、前記第１乃至第Ｎの入力端子にそれぞれ供給される前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎと前記出力端子の前記出力信号電圧とを比較し、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、
前記第２の電流源を活性化させて前記第２の電流源からの電流を、前記第１の浮遊電流源回路へ入力される側の電流又は前記第１の浮遊電流源回路から出力される側の電流の他方の電流に結合させるか、
前記第２の電流源を非活性化させる、
ように切替制御する第２の回路と、
を更に含む、ことを特徴とする付記１に記載の出力回路。
【０３２４】
（付記３）
前記増幅加速回路において、
前記第1の回路が、
前記第１の電源端子に接続される第２の電流源を更に有し、前記第１乃至第Ｎの入力端子にそれぞれ供給される前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎと前記出力端子の前記出力信号電圧とを比較し、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第２の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、
前記第２の電流源を活性化させて前記第２の電流源からの電流を、前記第１のノードを介して前記第２の浮遊電流源回路の電流に結合させるか、
前記第２の電流源を非活性化させる、
ように切替制御する、ことを特徴とする付記１に記載の出力回路。
【０３２５】
（付記４）
前記増幅加速回路において、
前記第1の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第２の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される負荷素子対と、
前記第１又は第２のカレントミラーの入力側の所定のノードと前記第１の電源端子との間に直列形態に接続される前記第１の電流源と第２導電型の第１のトランジスタスイッチを備え、
前記第１のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記負荷素子対の接続点対の一方に接続され、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記１記載の出力回路。
【０３２６】
（付記５）
前記増幅加速回路において、
前記第1の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
前記第２のカレントミラーの入力側の所定のノードと前記第１の電源端子との間に直列形態に接続される前記第１の電流源と第２導電型の第１のトランジスタスイッチを備え、
前記第１のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の一方に接続され、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定され、
前記第２の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第２導電型の差動トランジスタ対で構成される第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
前記第第（Ｎ＋１）乃至第（２Ｎ）の差動対の少なくとも一つを駆動する第４の電流源と、
前記第２の電源端子と前記第（Ｎ＋１）乃至第（２N）の差動対の共通接続された出力対間に接続される第２の負荷素子対と、
前記第１のカレントミラーの入力側の所定のノードと前記第２の電源端子との間に直列形態に接続される前記第２の電流源と第１導電型の第２のトランジスタスイッチを備え、
前記第２のトランジスタスイッチの制御端子は、前記第（Ｎ＋１）乃至第（２N）の差動対の共通接続された出力対と前記第２の負荷素子対の接続点対の一方に接続され、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第２の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記２に記載の出力回路。
【０３２７】
（付記６）
前記増幅加速回路において、
前記第1の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
前記第１のカレントミラーの入力側の所定のノードと前記第１の電源端子との間に直列形態に接続される前記第１の電流源と第２導電型の第１のトランジスタスイッチを備え、
前記第１のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の一方に接続され、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定され、
前記第２の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
前記第第（Ｎ＋１）乃至第（２Ｎ）の差動対の少なくとも一つを駆動する第４の電流源と、
前記第２の電源端子と前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の共通接続された出力対間に接続される第２の負荷素子対と、
前記第２のカレントミラーの入力側の所定のノードと前記第２の電源端子との間に直列形態に接続される前記第２の電流源と第１導電型の第２のトランジスタスイッチを備え、
前記第２のトランジスタスイッチの制御端子は、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の共通接続された出力対と前記第２の負荷素子対の接続点対の一方に接続され、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第２の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記２に記載の出力回路。
【０３２８】
（付記７）
前記増幅加速回路において、
前記第1の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
前記第２のカレントミラーの入力側の所定のノードと前記第１の電源端子との間に直列形態に接続される前記第１の電流源と第２導電型の第１のトランジスタスイッチと、
前記第１のノードと前記第１の電源端子との間に直列形態に接続される前記第２の電流源と第２導電型の第２のトランジスタスイッチと、
を備え、
前記第１のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の一方に接続され、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定され、
前記第２のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の他方に接続され、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第２の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記３に記載の出力回路。
【０３２９】
（付記８）
前記増幅加速回路において、
前記第1の回路が、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第３の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される第１の負荷素子対と、
前記第１のカレントミラーの入力側の所定のノードと前記第１の電源端子との間に直列形態に接続される前記第１の電流源と第２導電型の第１のトランジスタスイッチと、
前記第１のノードと前記第１の電源端子との間に直列形態に接続される前記第２の電流源と第２導電型の第２のトランジスタスイッチと、
を備え、
前記第１のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の一方に接続され、前記第１の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第１の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定され、
前記第２のトランジスタスイッチの制御端子は、前記第１乃至第Ｎの差動対の共通接続された出力対と前記第１の負荷素子対の接続点対の他方に接続され、前記第２の電源端子の電圧と前記出力信号電圧との電位差（絶対値）が前記第２の電源端子の電圧と前記第１乃至第Ｎの入力信号電圧の合計の１／Ｎとの電位差（絶対値）より大きいか否かに応じて、それぞれオンとオフに設定される、ことを特徴とする付記３に記載の出力回路。
【０３３０】
（付記９）
前記増幅加速回路の前記第1の回路において、
前記第１乃至第Ｎの差動対が、それぞれ個別の電流源で駆動されることを特徴とする付記４乃至８のいずれか一に記載の出力回路。
【０３３１】
（付記１０）
前記増幅加速回路の前記第1の回路において、
前記第１乃至第Ｎの差動対が、前記第３の電流源で共通に駆動されることを特徴とする付記５乃至８のいずれか一に記載の出力回路。
【０３３２】
（付記１１）
前記増幅加速回路の前記第1の回路において、
前記第１乃至第Ｎの差動対が、
第１端子同士が共通接続されて前記第３の電流源に接続され、第２端子同士が共通接続されて前記第１の負荷素子対の一方に接続され、制御端子がそれぞれ前記第１乃至第Ｎの入力端子に接続される第１導電型の第１乃至第Ｎのトランジスタと、
第１端子が前記第３の電流源に接続され、第２端子が前記第１の負荷素子対の他方に接続され、制御端子が前記出力端子に接続される第１導電型の第（Ｎ＋１）のトランジスタと、で構成され、
前記第（Ｎ＋１）のトランジスタのゲート幅が前記第１乃至第Ｎのトランジスタのゲート幅の合計値と同一とされる、ことを特徴とする付記１０に記載の出力回路。
【０３３３】
（付記１２）
前記増幅加速回路の前記第２の回路において、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対が、前記第４の電流源で共通に駆動されることを特徴とする付記５又は６に記載の出力回路。
【０３３４】
（付記１３）
前記第１のカレントミラーが、
前記第２導電型のトランジスタ対として、
前記第１の電源端子に第１端子が共通に接続され、制御端子同士が接続された第２導電型の１段目のトランジスタ対と、
第２導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第１のノードと前記第２のノードとにそれぞれ接続され、制御端子同士が接続された第２導電型の２段目のトランジスタ対と、
を備え、
前記第２のノードに接続する第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、第２導電型の前記１段目トランジスタ対の制御端子に接続され、
前記第１乃至第Ｎの差動段の共通接続された出力対は、第２導電型の前記１段目のトランジスタ対と前記２段目のトランジスタ対の接続点対にそれぞれ接続されている、ことを特徴とする付記１乃至１２のいずれか一に記載の出力回路。
【０３３５】
（付記１４）
前記第２のカレントミラーが、
前記第１導電型のトランジスタ対として、
前記第２の電源端子に第１端子が共通に接続され、制御端子同士が接続された第１導電型の１段目トランジスタ対と、
第１導電型の前記１段目のトランジスタ対の第２端子に第１端子がそれぞれ接続され、第２端子が前記第３のノードと前記第４のノードとにそれぞれ接続され、制御端子同士が接続された第１導電型の２段目のトランジスタ対と、
備え、
前記第４のノードに接続する前記第２導電型の前記２段目のトランジスタ対の一方のトランジスタの第２端子は、前記第１導電型の前記１段目のトランジスタ対の制御端子に接続されている、ことを特徴とする付記１乃至１３のいずれか一に記載の出力回路。
【０３３６】
（付記１５）
前記差動入力段は、
前記第１乃至第Ｎの入力端子にそれぞれ供給される前記第１乃至第Ｎの入力信号電圧と、前記出力端子の前記出力信号電圧とがそれぞれ差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段を更に備え、
前記第（Ｎ＋１）乃至第（２Ｎ）の差動段の共通接続された出力対が前記第２のカレントミラーの入力側と出力側の所定のノードにそれぞれ接続される、ことを特徴とする付記１に記載の出力回路。
【０３３７】
（付記１６）
前記第１の浮遊電流源回路が、電流源を備え、
前記第２の浮遊電流源回路が、
前記第１のノードと前記第３のノード間に接続され制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノードと前記第３のノード間に接続され制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、
を備えている、ことを特徴とする付記１乃至５又は７のいずれか一に記載の出力回路。
【０３３８】
（付記１７）
前記第１の浮遊電流源回路が、
前記第２のノードと前記第４のノード間に並列に接続され、制御端子に第１のバイアス電圧と第２のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備え、
前記第２の浮遊電流源回路が、
前記第１のノードと前記第３のノード間に並列に接続され、制御端子に第３のバイアス電圧と第４のバイアス電圧をそれぞれ受ける、第１導電型のトランジスタ及び第２導電型のトランジスタと、
を備えている、ことを特徴とする付記６又は８記載の出力回路。
【０３３９】
（付記１８）
差動入力段と、出力増幅段と、増幅加速回路と、第１乃至第Ｎの入力端子（但しNは２以上の正数）と、出力端子と、第１乃至第４の電源端子と、を備えた出力回路であって、
前記差動入力段は、
前記第１乃至第Ｎの入力端子にそれぞれ供給される第１乃至第Ｎの入力信号電圧と、前記出力端子の出力信号電圧とがそれぞれ差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動段と、
前記第１の電源端子と第１及び第２のノード間に接続され、前記第１乃至第Ｎの差動段の共通接続された出力対からの出力電流を受ける第２導電型のトランジスタ対を含む第１のカレントミラーと、
前記第２の電源端子と第３及び第４のノード間に接続された第１導電型のトランジスタ対を含む第２のカレントミラーと、
前記第１のカレントミラーの入力が接続された前記第２のノードと前記第２のカレントミラーの入力が接続された前記第４のノード間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力が接続された前記第１のノードと前記第２のカレントミラーの出力が接続された前記第３のノード間に接続された第２の浮遊電流源回路と、
を備え、
前記出力増幅段は、
前記第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第１導電型の第１のトランジスタと、
前記第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第２導電型の第２のトランジスタと、
を備え、
前記増幅加速回路は、
前記第１乃至第Ｎの入力信号と前記出力信号とがそれぞれの入力対に差動で入力され、出力対の一方の出力同士が共通接続され、前記出力対の他方の出力同士が共通接続された第１導電型の第１乃至第Ｎの差動対と、
前記第１乃至第Ｎの差動対の少なくとも一つを駆動する第１の電流源と、
前記第１の電源端子と前記第１乃至第Ｎの差動対の共通接続された出力対間に接続される負荷素子対と、
前記第１の電源端子に接続される第２の電流源と、
を備え、
前記第１乃至第Ｎの入力信号電圧に応じて前記第１乃至第Ｎの差動対の共通接続された出力対の一方から出力される第１の出力電流と、前記出力信号電圧に応じて前記第１乃至第Ｎの差動対の共通接続された出力対の他方から出力される第２の出力電流とを比較し、前記第１の出力電流が前記第２の出力電流より大きいか否かに応じて、
前記第１の電流源を活性化させて前記第１の電流源からの電流を、前記第１の浮遊電流源回路へ入力される側の電流又は前記第１の浮遊電流源回路から出力される側の電流の一方の電流に結合させるか、
前記第１の電流源を非活性化させる、
ように切替制御する第１の回路と、
を含む、ことを特徴とする出力回路。
【０３４０】
以上、発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。例えば、電流源は、ソースに所定の電源が供給され、ゲートに所定のバイアス電圧が供給されるトランジスタとしてよい。また、請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０３４１】
１＿１〜１＿Ｎ  入力端子
２  出力端子
１１＿１〜１１＿Ｎ  Ｎｃｈ差動対
１２＿１〜１２＿Ｎ  Ｐｃｈ差動対
２１、２１＿１〜２１＿Ｎ  Ｎｃｈ差動対
２２＿１〜２２＿Ｎ  Ｐｃｈ差動対
３０、４０  カレントミラー
３０’  Ｐｃｈ低電圧カスコードカレントミラー
４０’  Ｎｃｈ低電圧カスコードカレントミラー
５０  第１の浮遊電流源回路
６０  第２の浮遊電流源回路
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ
１０１、１０３、１０４  差動入力段
１０２  出力増幅段    
１１３＿１〜１１３＿Ｎ  定電流源
１１１＿１〜１１１＿Ｎ、１１２＿１〜１１２＿Ｎ  ＮＭＯＳトランジスタ
１２１＿１〜１２１＿Ｎ、１２２＿１〜１２２＿Ｎ  ＰＭＯＳトランジスタ
１２３＿１〜１２３＿Ｎ  定電流源
１３１、１３２、１３３、１３４  ＰＭＯＳトランジスタ
１４１、１４２、１４３、１４４  ＮＭＯＳトランジスタ
１５０  電流源
１５１、１６１  ＰＭＯＳトランジスタ
１５２、１６２  ＮＭＯＳトランジスタ
１７１  Ｐｃｈの出力トランジスタ
１７２  Ｎｃｈの出力トランジスタ
２０１、２０１Ａ、２０１Ｂ、２０１Ｃ、２０２、２０２Ａ、２０２Ｂ、２０２Ｃ  増幅加速回路
２１０  第１の回路
２２０  第２の回路
２１３、２１３＿１〜２１３＿Ｎ  定電流源
２１１＿１〜２１１＿Ｎ、２１２、２１２＿１〜２１２＿Ｎ  ＮＭＯＳトランジスタ
２２１＿１〜２２１＿Ｎ、２２２、２２２＿１〜２２２＿Ｎ  ＰＭＯＳトランジスタ
２２３、２２３＿１〜２２３＿Ｎ  定電流源
２３１、２３２、２３３、２４１、２４２、２４３  電流源（負荷素子）
２３４  ＰＭＯＳトランジスタスイッチ
２４４  ＮＭＯＳトランジスタスイッチ
３００  差動入力段
３７０  出力増幅段
３１０  差動部
３３０  Ｐｃｈ低電圧カスコードカレントミラー
３４０  Ｎｃｈ低電圧カスコードカレントミラー
３５０、３６０  連絡回路（浮遊電流源回路）
３７１  Ｐｃｈの出力トランジスタ
３７２  Ｎｃｈの出力トランジスタ
３３１〜３３４  ＰＭＯＳトランジスタ
３４１〜３４４  ＮＭＯＳトランジスタ
３１１、３１２、３１３、３１４  Ｎｃｈトランジスタ
３１５、３１６、３１７、３１８  Ｐｃｈトランジスタ
３２１、３２２、３２３、３２４  電流源
７００  差動増幅器
７１０  スルーレート加速回路（ＳＢＣ）
８０１  シフトレジスタ
８０２  データレジスタ／ラッチ
８０３  レベルシフト回路群
８０４  参照電圧発生回路
８０５  デコーダ回路群
８０６  出力回路群
９８１  ラッチアドレスセレクタ
９８２  ラッチ
９８６  参照電圧発生回路
９８７  デコーダ
９８８  出力アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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