(57)【要約】【課題】ある信号を用いて遅延時間を測定し、同じ信号の波形を調整することが出来る、リアルタイム性に優れたバス通信トランシーバを提供する。【解決手段】バス通信トランシーバは、ある信号の立ち上がりに注目して遅延時間を測定し、この測定の結果に基づいて同じ信号の立ち下がりの波形を調整する。バスに供給される電圧の変動や、バスに接続された負荷の合計の変動などからの影響を受けることなく、信号の波形を、特にそのデューティー比を所定の規格範囲内に調整可能で、かつ、リアルタイム性に優れたバス通信トランシーバが実現することが出来る。【選択図】図１Ｂ
2014154894.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を入力する入力部と、
前記入力部から前記入力信号を入力して送信信号を生成する送信回路部と、
外部単線バスに接続されて、前記送信信号を前記外部単線バスに送信し、前記外部単線バスから受信信号を受信するバス接続部と、
前記外部単線バスから前記受信信号または前記送信信号を入力して出力信号を生成する受信回路部と、
前記出力信号を出力する出力部と、
一つの入力信号の立ち上がりから、前記一つの入力信号から生成される一つの出力信号の立ち上がりまでの遅延時間を測定し、前記測定の結果を表す遅延時間測定結果信号群を生成する遅延時間測定回路部と
を具備し、
前記送信回路部は、
前記一つの入力信号から生成される一つの送信信号の立ち下がりにおける電圧傾斜を、前記一つの入力信号の立ち上がりに基づく前記遅延時間測定結果信号群に応じて調整する出力波形調整回路部
を具備する
バス通信トランシーバ。
【請求項２】
請求項１に記載のバス通信トランシーバにおいて、
前記出力波形調整回路部は、
前記遅延時間測定結果信号群に応じて異なる電流を供給する電流源回路部と、
前記入力信号を入力し、前記電流源回路部から供給される電流に応じて異なる電圧傾斜を有する中間信号を出力するインバータ回路部と
を具備し、
前記送信回路部は、
前記中間信号から前記送信信号を生成する出力回路部
をさらに具備する
バス通信トランシーバ。
【請求項３】
請求項２に記載のバス通信トランシーバにおいて、
前記電流源回路部は、
主電流を前記インバータ回路部に供給する主電流源と、
複数の副電流を前記インバータ回路部にそれぞれ供給する複数の副電流源と、
前記複数の副電流源のそれぞれに直列にそれぞれ接続されて、前記遅延時間測定結果信号群に応じて前記複数の副電流源の一部または全てを前記インバータ回路部に導通または遮断する複数のスイッチと
を具備する
バス通信トランシーバ。
【請求項４】
請求項３に記載のバス通信トランシーバにおいて、
前記遅延時間測定回路部は、
バッファ用電流を供給するバッファ用定電流源と、
前記入力信号を入力して、前記バッファ用電流に応じた電圧傾斜で出力するバッファと、
前記バッファの出力部に接続された容量と、
第１電源および第２電源の間に直列に接続されて、前記第１電源が供給する第１電圧および前記第２電源が供給する第２電圧の間で分圧された複数の基準電圧を生成する複数の抵抗と、
前記容量に印加されている電圧を前記複数の基準電圧にそれぞれ比較して前記比較の結果を示す比較結果信号群を出力する複数の比較器と、
前記出力信号が立ち上がる際における前記比較結果信号群を記憶して前記遅延時間測定結果信号群として出力するラッチ回路部と
を具備する
バス通信トランシーバ。
【請求項５】
請求項３に記載のバス通信トランシーバにおいて、
前記遅延時間測定回路部は、
複数のバッファ電流を供給する複数のバッファ用定電流源と、
前記入力信号を入力して、前記複数のバッファ用電流にそれぞれ応じた複数の電圧傾斜でそれぞれ出力する複数のバッファと、
前記複数のバッファの出力部にそれぞれ接続された複数の容量と、
第１電源および第２電源の間に直列に接続されて、前記第１電源が供給する第１電圧および前記第２電源が供給する第２電圧の間で分圧された基準電圧を生成する複数の抵抗と、
前記複数の容量に印加されている電圧を前記基準電圧にそれぞれ比較して前記比較の結果を示す比較結果信号群を出力する複数の比較器と、
前記出力信号が立ち上がる際における前記比較結果信号群を記憶して前記遅延時間測定結果信号群として出力するラッチ回路部と
を具備する
バス通信トランシーバ。
【請求項６】
請求項４または５に記載のバス通信トランシーバにおいて、
前記ラッチ回路部は、
入力部が前記複数の比較器の出力部にそれぞれ接続され、出力部が前記複数のスイッチの制御信号入力部にそれぞれ接続された複数のラッチ
を具備する
バス通信トランシーバ。
【請求項７】
請求項４または５に記載のバス通信トランシーバにおいて、
前記遅延時間の測定を行う間は前記複数の抵抗を前記第１または前記第２の電源に導通し、前記遅延時間の測定が不要な時間の一部または全てにおいて前記複数の抵抗を前記第１または前記第２の電源から遮断するスイッチ
をさらに具備する
バス通信トランシーバ。
【請求項８】
請求項６に記載のバス通信トランシーバにおいて、
前記遅延時間の測定を行う間は前記複数の抵抗を前記第１または前記第２の電源に導通し、前記遅延時間の測定が不要な時間の一部または全てにおいて前記複数の抵抗を前記第１または前記第２の電源から遮断するスイッチ
をさらに具備する
バス通信トランシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバス通信トランシーバに関し、例えば、単線バスに接続可能なバス通信トランシーバに好適に利用できるものである。
【背景技術】
【０００２】
ＬＩＮ（Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｎｅｔｗｏｒｋ：ローカル相互接続ネットワーク）などのように、単線のバスを介して通信を行うネットワークプロトコルが知られている。ＬＩＮの場合は、主に自動車に搭載されており、ドアミラーやドアロックなどの各種デバイスを制御する目的で使用されている。
【０００３】
ＬＩＮでは、バスに入出力する信号の波形が各種の条件を満たすよう規格化されている。これらの条件には、デューティー比、すなわち信号の電圧が所定値より高い時間と、同じく低い時間との比率が含まれている。しかし、ＬＩＮが使用される環境の変動に応じて、そのデューティー比も変動して規格の範囲から外れてしまう場合がある。
【０００４】
ＬＩＮの場合は、車載バッテリーがバスに電圧を供給する電源として用いられる。ここで、車載バッテリーは、その基準電圧が例えば１２ボルトの場合でも、放電したり充電したりする際におよそ７〜１８ボルトの間で大きく変動することが知られている。また、バスに接続された負荷の合計の変動によっても、デューティー比の変動が引き起こされる場合がある。
【０００５】
特許文献１には、ＬＳＩの出力回路に係る記載が開示されている。特許文献１に記載のＬＳＩの出力回路は、ある信号の立ち上がりおよび立ち下がりのなまりを検出し、その次の信号の波形を検出結果に基づいて調整する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２７４６７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ある信号を用いて遅延時間を測定し、同じ信号の波形を調整することが出来る、リアルタイム性に優れたバス通信トランシーバを提供する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
以下に、（発明を実施するための形態）で使用される符号を用いて、課題を解決するための手段を説明する。これらの符号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの符号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
一実施の形態によれば、バス通信トランシーバ（ＬＴｒ）は、ある信号の立ち上がりに注目して遅延時間を測定し、この測定の結果に基づいて同じ信号の立ち下がりの波形を調整する。
【発明の効果】
【００１０】
前記一実施の形態によれば、バスに供給される電圧の変動や、バスに接続された負荷の合計の違いなどからの影響を受けることなく、信号の波形を、特にそのデューティー比を所定の規格範囲内に調整可能で、かつ、リアルタイム性に優れたバス通信トランシーバを実現することが出来る。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、第１の実施形態によるバス通信トランシーバおよびバスの構成例を示すブロック回路図である。
【図１Ｂ】図１Ｂは、第１の実施形態によるバス通信トランシーバの、そのうち特に遅延時間測定回路部および出力波形調整回路部の、より詳細な構成を示す回路図である。
【図１Ｃ】図１Ｃは、第１の実施形態によるラッチ回路部の構成例を示すブロック回路図である。
【図２】図２は、第１の実施形態によるバス通信トランシーバが動作する際に各部で得られる信号の時間変化の一例を示すタイムチャートである。
【図３Ａ】図３Ａは、第１の実施形態によるバス通信トランシーバＬＴｒで波形の調整を行わない場合のバス信号の波形の一例を示すグラフである。
【図３Ｂ】図３Ｂは、図３Ａに示したバス信号の立ち下がりの電圧傾斜を、第１の実施形態によるバス通信トランシーバＬＴｒで調整した場合のバス信号の波形の一例を示すグラフである。
【図３Ｃ】図３Ｃは、第１の実施形態によるバス通信トランシーバＬＴｒで波形の調整を行わない場合のバス信号の波形の他の一例を示すグラフである。
【図３Ｄ】図３Ｄは、図３Ｃに示したバス信号の立ち下がりの電圧傾斜を、第１の実施形態によるバス通信トランシーバＬＴｒで調整した場合のバス信号の波形の一例を示すグラフである。
【図４】図４は、第２の実施形態によるバス通信トランシーバの、そのうち特に遅延時間測定回路部および出力波形調整回路部の構成を示す回路図である。
【図５】図５は、第３の実施形態によるバス通信トランシーバの、そのうち特に遅延時間測定回路部および出力波形調整回路部の構成を示す回路図である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明によるバス通信トランシーバを実施するための形態を以下に説明する。
【００１３】
（第１の実施形態）
図１Ａは、第１の実施形態によるバス通信トランシーバＬＴｒおよびバスＬＢＳの構成例を示すブロック回路図である。図１に示したバス通信トランシーバＬＴｒおよびバスＬＢＳの構成要素について説明する。
【００１４】
図１Ａに示したバス通信トランシーバＬＴｒは、送信信号入力部ＴＸと、送信回路部ＴＸＣと、バス接続部ＬＢＴと、受信回路部ＲＸＣと、受信信号出力部ＲＸと、遅延時間測定回路部ＤＴＭと、スレーブ抵抗ＩｓＳと、第１のダイオードＤ１とを含んでいる。送信回路部ＴＸＣは、出力波形調整回路部ＯＷＲと、出力回路部ＯＰＣとを含んでいる。出力回路部ＯＰＣは、第２のダイオードＤ２と、Ｎチャネル型トランジスタＮ１とを含んでいる。バスＬＢＳは、バスに共通のマスター抵抗ＩｓＭと、バスに結合された全ての負荷の容量を含む総バス容量である容量Ｃとを含んでいる。バスには、通常１つ以上の負荷が接続される。その他、図１Ａには、第２の電源ＶＳｕｐと、グランドとがさらに示されている。ここで、図１Ａには、第１の電源ＶＤＤが図示されていない。第１の電源ＶＤＤは、バス通信トランシーバＬＴｒの内部で使用する比較的低電圧の電源であり、一般的には５Ｖ（Ｖｏｌｔ：ボルト）や３．３Ｖなどの電圧を供給する図示しない定電圧源であることが好ましい。また、第２の電源ＶＳｕｐは、ＬＩＮの場合は図示しない車載バッテリーなどであって、供給される電圧は７〜１８Ｖの範囲で変動することが許容されている。
【００１５】
図１Ａに示したバス通信トランシーバＬＴｒの構成要素の接続関係について説明する。送信信号入力部ＴＸは、出力波形調整回路部ＯＷＲの入力部と、遅延時間測定回路部ＤＴＭの第１の入力部とに共通接続されている。遅延時間測定回路部ＤＴＭの出力部群は、出力波形調整回路部ＯＷＲの他の入力部群に接続されている。出力波形調整回路部ＯＷＲの出力部は、トランジスタＮ１のゲートに接続されている。トランジスタＮ１のソースは、グランドに接地されている。トランジスタＮ１のドレインは、第２のダイオードＤ２のカソードに接続されている。第２のダイオードＤ２のアノードと、第１のダイオードＤ１のカソードと、受信回路部ＲＸＣの入力部とは、バス接続部ＬＢＴに共通接続されている。第１のダイオードＤ１のアノードは、スレーブ抵抗ＩｓＳの一方の端部に接続されている。スレーブ抵抗ＩｓＳの他方の端部は、第１の電源ＶＤＤに接続されている。受信回路部ＲＸＣの出力部は、遅延時間測定回路部ＤＴＭの第２の入力部と、受信信号出力部ＲＸとに共通接続されている。
【００１６】
図１に示したバスＬＢｓの構成要素の接続関係について説明する。第２の電源ＶＳｕｐは、マスター抵抗ＩｓＭの一方の端部に接続されている。マスター抵抗ＩｓＭの他方の端部は、バス接続部ＬＢＴと、容量Ｃの一方の端部とに共通接続されている。容量Ｃの他方の端部は、グランドに接地されている。
【００１７】
図１に示した第１の実施形態によるバス通信トランシーバＬＴｒの動作について説明する。送信回路部ＴＸＣは、送信信号入力部ＴＸから入力した送信信号を、所定の調整を加えた上でバス接続部ＬＢＴを介してバスＬＢＳに向けて送信する。受信回路部ＲＸＣは、バス接続部ＬＢＴを介してバスＬＢＳから受信した受信信号を、受信信号出力部ＲＸに向けて出力する。
【００１８】
なお、送信回路部ＴＸＣが出力する信号は、バスＬＢＳに供給されるのみならず、同じくバス接続部ＬＢＴに接続されている受信回路部ＲＸＣの入力部にも同時に供給される。ただし、送信信号入力部ＴＸに外部から供給された送信信号の立ち上がり波形が送信回路部ＴＸＣおよび受信回路部ＲＸＣを通過して受信信号出力部ＲＸに到達するまでには、遅延が発生する。遅延時間測定回路部ＤＴＭは、この遅延時間を測定し、その測定結果を示す制御信号を生成して送信回路部ＴＸＣの出力波形調整回路部ＯＷＲに向けて出力する。出力波形調整回路部ＯＷＲは、入力した送信信号の波形を、制御信号に応じて調整する。出力回路部ＯＰＣは、調整後の送信信号をバス接続部ＬＢＴに伝達する。
【００１９】
図１Ｂは、第１の実施形態によるバス通信トランシーバＬＴｒの、そのうち特に遅延時間測定回路部ＤＴＭおよび出力波形調整回路部ＯＷＲの、より詳細な構成を示す回路図である。図１Ｂに示したバス通信トランシーバＬＴｒのうち、特に遅延時間測定回路部ＤＴＭおよび出力波形調整回路部ＯＷＲの構成要素について説明する。
【００２０】
図１Ｂに示したバス通信トランシーバＬＴｒは、送信信号入力部ＴＸと、出力波形調整回路部ＯＷＲと、出力回路部ＯＰＣとバス接続部ＬＢＴと、受信回路部ＲＸＣと、受信信号出力部ＲＸと、遅延時間測定回路部ＤＴＭと、スレーブ抵抗ＩｓＳと、第１のダイオードＤ１とを含んでいる。出力波形調整回路部ＯＷＲは、第０〜第４の定電流源ＩＣＣ０〜ＩＣＣ４と、第１〜第３のスイッチＳＷ１〜ＳＷ３と、インバータＩＮＶ１とを含んでいる。インバータＩＮＶ１は、Ｐチャネル型トランジスタＰと、Ｎチャネル型トランジスタＮとを含む、いわゆるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）型インバータである。遅延時間測定回路部ＤＴＭは、バッファＢＵＦ１と、容量Ｃ１と、第１〜第４の抵抗Ｒ１〜Ｒ４と、第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３と、ラッチ回路部Ｌａｔとを含んでいる。出力回路部ＯＰＣは、第２のダイオードＤ２と、Ｎチャネル型トランジスタＮ１とを含んでいる。その他、図１Ｂには、第１の電源ＶＤＤと、第２の電源ＶＳｕｐと、グランドとがさらに示されている。
【００２１】
図１Ｂでは、比較器ＣＭＰ１〜ＣＭＰ３の総数が３であり、スイッチＳＷ１〜ＳＷ３の総数が３であり、抵抗Ｒ１〜Ｒ４の総数が４であり、定電流源ＩＣＣ０〜ＩＣＣ５の総数が６であるが、これらの数はあくまでも一例にすぎない。すなわち、これらの数は必要に応じて変更可能であって、本実施形態によるバス通信トランシーバＬＴｒの構成を限定するものではない。
【００２２】
また、本実施形態では、バスＬＢｓとして、ＬＩＮを用いるが、これはあくまでも一例に過ぎない。すなわち、本実施形態によるバス通信トランシーバは、ＬＩＮ以外のバスを用いる場合にも適用可能であって、本実施形態によるバスＬＢｓの種類を限定するものではない。
【００２３】
図１Ｂに示したバス通信トランシーバＬＴｒの構成要素の接続関係について説明する。第１の電源ＶＤＤは、第０〜第３の定電流源ＩＣＣ０〜ＩＣＣ３のそれぞれにおける一方の端部と、第５の定電流源ＩＣＣ５の一方の端部とに共通接続されている。第１の定電流源ＩＣＣ１の他方の端部は、第１のスイッチＳＷ１の一方の端部に接続されている。第２の定電流源ＩＣＣ２の他方の端部は、第２のスイッチＳＷ２の一方の端部に接続されている。第３の定電流源ＩＣＣ３の他方の端部は、第３のスイッチＳＷ３の一方の端部に接続されている。第０の定電流源ＩＣＣ１の他方の端部と、第１〜第３のスイッチＳＷ１〜ＳＷ３のそれぞれにおける他方の端部とは、Ｐチャネル型トランジスタＰのソースに共通接続されている。Ｐチャネル型トランジスタＰのドレインと、Ｎチャネル型トランジスタＮのドレインとは、Ｎチャネル型トランジスタＮ１のゲートに共通接続されている。Ｎチャネル型トランジスタＮのソースは、第４の定電流源ＩＣＣ４の一方の端部に接続されている。第４の定電流源ＩＣＣ４の他方の端部は、グランドに接地されている。
【００２４】
ここで、第０〜第３の定電流源ＩＣＣ０〜ＩＣＣ３と、第１〜第３のスイッチＳＷ１〜ＳＷ３の集合体をまとめて電流源回路部と呼ぶ。
【００２５】
送信信号入力部ＴＸは、バッファＢＵＦ１の入力部と、Ｐチャネル型トランジスタＰのゲートと、Ｎチャネル型トランジスタＮのゲートとに共通接続されている。バッファＢＵＦ１の出力部は、容量Ｃ１の一方の端部と、第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３のそれぞれにおける一方の入力部とに共通接続されている。バッファＢＵＦ１のマイナス側給電端部と、容量Ｃ１の他方の端部と、第１の抵抗Ｒ１の一方の端部とは、グランドに接地されている。第１の抵抗Ｒ１の他方の端部は、第１の比較器ＣＭＰ１の他方の入力部と、第２の抵抗Ｒ２の一方の端部とに共通接続されている。第２の抵抗Ｒ２の他方の端部は、第２の比較器ＣＭＰ２の他方の入力部と、第３の抵抗Ｒ３の一方の端部とに共通接続されている。第３の抵抗Ｒ３の他方の端部は、第３の比較器ＣＭＰ３の他方の入力部と、第４の抵抗Ｒ４の一方の端部とに共通接続されている。第４の抵抗Ｒ４の他方の端部は、第１の電源ＶＤＤに接続されている。バッファＢＵＦ１のプラス側給電部は、第５の定電流源ＩＣＣ５の他方の端部に接続されている。第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３のそれぞれにおける出力部は、ラッチ回路部Ｌａｔの第１〜第３の入力部にそれぞれ接続されている。ラッチ回路部Ｌａｔの第１〜第３の出力部は、第１〜第３のスイッチＳＷ１〜ＳＷ３のそれぞれにおける制御信号入力部にそれぞれ接続されている。受信回路部ＲＸＣの出力部は、受信信号出力部ＲＸと、ラッチ回路部Ｌａｔの制御信号入力部とに共通接続されている。
【００２６】
その他、第２の電源ＶＳｕｐは、スレーブ抵抗ＩｓＳの一方の端部に接続されている。スレーブ抵抗ＩｓＳの他方の端部は、第１のダイオードＤ１のアノードに接続されている。第１のダイオードＤ１のカソードは、バス接続部ＬＢＴと、受信回路部ＲＸＣの入力部と、第２のダイオードＤ２のアノードとに共通接続されている。第２のダイオードＤ２のカソードは、Ｎチャネル型トランジスタＮ１のドレインに接続されている。Ｎチャネル型トランジスタＮ１のソースは、グランドに接地されている。
【００２７】
図１Ｂに示したバス通信トランシーバＬＴｒのうち、特に遅延時間測定回路部ＤＴＭおよび出力波形調整回路部ＯＷＲの動作について説明する。
【００２８】
バッファＢＵＦ１は、第５の定電流源ＩＣＣ５から供給される電流に応じた電圧傾斜を入力信号に加えた上で出力する。容量Ｃ１の両端部間には、バッファＢＵＦ１が出力する信号の電圧が印加される。直列に接続された第１〜第４の抵抗Ｒ１〜Ｒ４は、第１の電源ＶＤＤの電圧と、グランド電圧との間で分圧した第１〜第３の基準電圧を生成する。第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３は、容量Ｃ１に印加された電圧を、第１〜第３の基準電圧とそれぞれ比較して、その比較結果を示す第１〜第３の比較結果信号を生成してラッチ回路部Ｌａｔに向けてそれぞれ出力する。ラッチ回路部Ｌａｔは、受信回路部ＲＸＣが出力する信号が立ち上がる際の第１〜第３の比較結果信号を記憶して出力し続ける。
【００２９】
ここで、第５の定電流源ＩＣＣ５が供給する電流の強さと、バッファＢＵＦ１が有する特性と、容量Ｃ１が有する容量値と、分圧回路として機能する第１〜第４の抵抗Ｒ１〜Ｒ４がそれぞれ有する抵抗値とを適宜に組み合わせておくことが重要である。こうすることによって、容量Ｃ１の両端部間における電圧が第１〜第３の基準電圧に達するまでの時間を調整することが可能となる。
【００３０】
すなわち、第１の実施形態による遅延時間測定回路部ＤＴＭは、容量Ｃ１の電圧が第１〜第３の基準電圧のどれまで上昇するのかを測定することで、送信信号入力部ＴＸが入力する入力信号が立ち上がってから、この入力信号から生成されて受信回路部ＲＸＣから出力される出力信号が立ち上がるまでの時間を測定する。
【００３１】
入力信号に基づいて出力回路部ＯＰＣがバス接続部ＬＢＴに出力した立ち上がり信号波形は、バスＬＢｓの容量Ｃと第２の電源ＶＳｕｐの電圧によって波形なまりを生じる。ここで、ある入力信号の立ち上がり時間（立ち上がりスルーレート）と、バス接続部ＬＢＴにおける立ち上がり信号の立ち上がり時間（立ち上がりスーレート）との差を、当該入力信号の立ち下がり時間（立ち下がりスルーレート）と、バス接続部ＬＢＴにおける立ち下がり信号の立ち下がり時間（立ち下がりスーレート）の差に反映させれば、当該入力信号のデューティー比を調整して規格の範囲内に収めることができると発明者は考えついた。遅延時間測定回路部ＤＴＭは、入力信号の立ち上がり時間（立ち上がりスルーレート）と、バス接続部ＬＢＴにおける立ち上がり信号の立ち上がり時間（立ち上がりスーレート）との差を測定する一例である。当該入力信号の立ち下がり時間（立ち下がりスルーレート）と、バス接続部ＬＢＴにおける立ち下がり信号の立ち下がり時間（立ち下がりスーレート）の差への反映については、以降に説明する。
【００３２】
図１Ｂに示した例では、３つの基準電圧を用いて、遅延時間を４段階で測定する。すなわち、容量Ｃ１の電圧が、第１の基準電圧未満である第０段階と、第１の基準電圧以上第２の基準電圧未満である第１段階と、第２の基準電圧以上第３の基準電圧未満である第２段階と、第３の基準電圧以上である第３段階の４つの段階である。
【００３３】
第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３が出力する第１〜第３の比較結果信号は、これら４つの段階（第０〜第３段階）を表す比較結果信号群として用いられる。ここでは、一例として、それぞれの比較器において、容量Ｃ１の電圧が、対応する番号の基準電圧より低ければロー状態の信号を出力し、高ければハイ状態の信号を出力するものとして説明する。この場合、第０段階では、全ての比較結果信号がロー状態となり、第１段階では第１の比較結果信号だけがハイ状態となり、第２段階では第１および第２の比較結果信号だけがハイ状態になり、第３段階ではすべての比較結果信号がハイ状態になる。
【００３４】
これら４つの段階を表す比較結果信号群は、ラッチ回路部Ｌａｔで記憶されて、遅延時間測定結果信号群として出力波形調整回路部ＯＷＲに伝達される。
【００３５】
出力波形調整回路部ＯＷＲでは、第０〜第３の定電流源ＩＣＣ０〜ＩＣＣ３のそれぞれは、第１のインバータＩＮＶ１のＰチャネル型トランジスタＰに定電流を供給する。第１〜第３のスイッチＳＷ１〜ＳＷ３は、それぞれ、第１〜第３の定電流源ＩＣＣ１〜ＩＣＣ３と、第１のインバータＩＮＶ１のＰチャネル型トランジスタＰとを、第１〜第３のラッチＬ１〜Ｌ３から出力される遅延時間測定結果信号群に応じて導通または遮断する。第１のインバータＩＮＶ１は、送信信号入力部ＴＸから供給される送信信号の立ち下がり電圧波形の傾斜を、第０〜第４の定電流源ＩＣＣ０〜ＩＣＣ４の一部または全てから供給される電流の総量に応じた変更を加えて、出力回路部ＯＰＣ内のトランジスタＮ１のゲートに出力する。トランジスタＮ１の駆動能力（バス接続部ＬＢＴの立ち下がり電圧波形の傾斜）は、入力信号の立ち上がりの遅延時間測定結果に基づいて設定されており、従って、当該入力信号の立ち下がり時間（立ち下がりスルーレート）が調整される。
【００３６】
ここで、第１〜第３のスイッチＳＷ１〜ＳＷ３が遅延時間測定結果信号群に応じて導通状態または遮断状態に切り替わることについて説明する。ここでは、一例として、遅延時間測定結果信号がハイ状態のスイッチＳＷ１〜ＳＷ３が導通し、ロー状態のスイッチＳＷ１〜ＳＷ３が遮断するとする。すなわち、第０段階では第１〜第３のスイッチＳＷ１〜ＳＷ３の全てが遮断状態になり、第１段階では第１のスイッチＳＷ１だけが導通状態になり、第２段階では第３のスイッチＳＷ３だけが遮断状態になり、第３段階では全てのスイッチが導通状態になる。つまり、第０段階では定電流源ＩＣＣ０だけがインバータＩＮＶ１を駆動し、段階が進むにつれて定電流源ＩＣＣ１からＩＣＣ３の電流が順次加算されてインバータＩＮＶ１を駆動することになる。その結果、ＣＭＯＳ型インバータＩＮＶ１のＰチャネル型トランジスタＰに供給される電流が４段階に調整されて、ＣＭＯＳ型インバータＩＮＶ１が出力する中間信号の電圧傾斜も４段階に調整される。
【００３７】
図１Ｃは、第１の実施形態によるラッチ回路部Ｌａｔの構成例を示すブロック回路図である。第１の実施形態によるラッチ回路部Ｌａｔの構成要素について説明する。
【００３８】
第１の実施形態によるラッチ回路部Ｌａｔは、第１〜第３のラッチＬ１〜Ｌ３を含んでいる。なお、ここではラッチ回路部Ｌａｔに含まれるラッチＬ１〜Ｌ３の総数を３としたが、この数は比較器ＣＭＰ１〜ＣＭＰ３の総数に合わせたものであって、本実施形態によるラッチ回路部Ｌａｔの構成を限定するものではない。
【００３９】
第１の実施形態によるラッチ回路部Ｌａｔの構成要素の接続関係について説明する。第１〜第３のラッチＬ１〜Ｌ３のそれぞれにおけるラッチ入力部Ｌ１Ｉ〜Ｌ３Ｉは、第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３の出力部にそれぞれ接続されている。第１〜第３のラッチＬ１〜Ｌ３のそれぞれにおけるラッチ出力部Ｌ１Ｏ〜Ｌ３Ｏは、第１〜第３のスイッチＳＷ１〜ＳＷ３のそれぞれにおける制御信号入力部に接続されている。第１〜第３のラッチＬ１〜Ｌ３のそれぞれにおける制御信号入力部は、受信回路部ＲＸＣの出力部に共通接続されて、共通制御信号入力部ＬＣとなっている。
【００４０】
第１の実施形態によるラッチ回路部Ｌａｔの動作について説明する。第１〜第３のラッチＬ１〜Ｌ３のそれぞれは、制御信号の立ち上がりエッジにおけるラッチ入力部Ｌ１Ｉ〜Ｌ３Ｉの値を記憶し、次の制御信号ＬＣの立ち上がりエッジまで、記憶した値の信号を出力し続ける。
【００４１】
なお、第１〜第３のラッチＬ１〜Ｌ３のそれぞれは、図示しないリセット信号入力部をさらに備えていても良い。しかし、第１の実施形態によるバス通信トランシーバＬＴｒでは、受信回路部ＲＸＣの出力信号が立ち上がる度に第１〜第３のラッチＬ１〜Ｌ３の記憶が上書きされるので、基本的にはリセット信号を必要としない。ＬＩＮの場合は、自動車に搭載された電子回路を起動する際に第１〜第３のラッチＬ１〜Ｌ３の記憶をリセットしても良いので、この場合はリセット信号として例えばイグニッション信号やアクセサリ電源の立ち上げに応じたパワーオンリセット信号を用いても良い。また、リセットした時のラッチＬａｔの値は、例えば全段階の中心付近（４段階であれば、第２段階等）にして、実際の波形が、よりスルーレートが大きい場合にも、小さい場合にも調整可能なようにすると効率が良い。
【００４２】
図２は、第１の実施形態によるバス通信トランシーバＬＴｒが動作する際に各部で得られる信号の時間変化の一例を示すタイムチャートである。
【００４３】
図２に示したタイムチャートは、第１〜第４の、合計４つのグラフ（ａ）〜（ｄ）を含んでいる。第１のグラフ（ａ）は、バス通信トランシーバＬＴｒが送信信号入力部ＴＸから入力する入力信号の、時間経過に伴う電圧変化を示している。第２のグラフ（ｂ）は、バッファＢＵＦ１が出力するバッファ信号の、時間経過に伴う電圧変化を示している。第３のグラフ（ｃ）は、バス通信トランシーバＬＴｒがバス接続部ＬＢＴから入出力するバス信号の、時間経過に伴う電圧変化を示している。第４のグラフ（ｄ）は、バス通信トランシーバＬＴｒが受信信号出力部ＲＸから出力する出力信号の、時間経過に伴う電圧変化を示している。なお、第１〜第４のグラフ（ａ）〜（ｄ）のそれぞれにおいて、横軸は時間の経過を示し、縦軸は各信号の電圧変化を示している。
【００４４】
図２に示した時刻ｔ０において、第１のグラフ（ａ）に示した入力信号が立ち上がり、それまでのロー状態からハイ状態に切り替わる。このとき同時に、第２のグラフ（ｂ）に示したバッファ信号が生成されて、バッファＢＵＦ１の特性、第５の定電流源ＩＣＣ５の電流値および容量Ｃ１の容量値などで決定される電圧傾斜による容量Ｃ１の充電が開始される。この電圧傾斜は、主に第５の定電流源ＩＣＣ５が供給する電流値と容量Ｃ１の容量値で決定される。さらに同時に、第３のグラフ（ｃ）に示したバス信号が、主に第２の電源ＶＳｕｐの電圧とバスＬＢｓのマスター抵抗ＩｓＭの抵抗値およびバスＬＢｓに結合されている容量Ｃの容量値で決定される電圧傾斜を有する波形で立ち上がり始める。実際には、インバータＩＮＶ１の遅延と出力回路部ＯＰＣの出力波形傾きに依存しない遅延があるが、この時間軸では無視できるほど小さいとする。
【００４５】
図２に示した時刻ｔ１は、第３のグラフ（ｃ）が受信回路部ＲＸＣの論理閾値Ｖｔｈと交差する時刻である。この時刻ｔ１において、第４のグラフ（ｄ）に示した出力信号が立ち上がる。実際には、受信回路部ＲＸＣの、入力波形傾きに依存しない遅延があるが、この時間軸では無視できるほど小さいとする。すなわち、測定される遅延時間は、図２に示した時刻ｔ０から時刻ｔ１までの時間となる。この時刻ｔ１の時の第２のグラフ（ｂ）の電圧値を、それぞれコンパレータＣＭＰ１〜ＣＭＰ３に入力する基準電圧と比較した結果の値をラッチＬａｔに記憶する。ラッチ回路部Ｌａｔは、この時刻における入力信号の状態を記憶して、以降、出力し続ける。
【００４６】
その後、図２に示した時刻ｔ２において、第３のグラフ（ｃ）に示したバス信号の立ち上がりが完了し、同じく時刻ｔ３において第２のグラフ（ｂ）に示したバッファ信号の立ち上がりが完了する。
【００４７】
図２に示した時刻ｔ４において、第１のグラフ（ａ）に示した入力信号が立ち下がる。このとき同時に、第２のグラフ（ｂ）に示したバッファ信号も立ち下がり、容量Ｃ１が放電される。さらに同時に、第３のグラフ（ｃ）に示したバス信号が、出力波形調整回路部ＯＷＲで調整された電圧傾斜を有する波形で立ち下がり始める。
【００４８】
その後、図２に示した時刻ｔ５において、第４のグラフ（ｄ）に示した出力信号が立ち下がり、同じく時刻ｔ６において、第３のグラフ（ｃ）に示したバス信号の立下りが完了する。時刻ｔ５は、第３のグラフ（ｃ）が受信回路部ＲＸＣの論理閾値Ｖｔｈと交差する時刻である。
【００４９】
第１の実施形態によるバス通信トランシーバＬＴｒを用いてバス信号の立ち下がり波形が調整されることについて説明する。
【００５０】
図３Ａは、第１の実施形態によるバス通信トランシーバＬＴｒで波形の調整を行わない場合のバス信号の波形の一例を示すグラフである。図３Ｂは、図３Ａに示したバス信号の立ち下がりの電圧傾斜を、第１の実施形態によるバス通信トランシーバＬＴｒで調整した場合のバス信号の波形の一例を示すグラフである。図３Ａおよび図３Ｂにおいて、横軸は時間ｔの経過を示し、縦軸はバス信号の電圧ＶＬＢｓを示している。
【００５１】
図３Ａおよび図３Ｂに示した例では、測定された遅延時間が事前に定めた値（ラッチ回路部Ｌａｔに記憶されている値または初期値）よりも短い場合を想定している。このような場合には、バス信号の立ち下がりの電圧傾斜Ｇ１をより急峻な電圧傾斜Ｇ２に調整する、つまり立ち下がり波形のスルーレートをより大きくする。
【００５２】
図３Ｃは、第１の実施形態によるバス通信トランシーバＬＴｒで波形の調整を行わない場合のバス信号の波形の他の一例を示すグラフである。図３Ｄは、図３Ｃに示したバス信号の立ち下がりの電圧傾斜を、第１の実施形態によるバス通信トランシーバＬＴｒで調整した場合のバス信号の波形の一例を示すグラフである。図３Ｃおよび図３Ｄにおいても、横軸は時間ｔの経過を示し、縦軸はバス信号の電圧ＶＬＢｓを示している。
【００５３】
図３Ｃおよび図３Ｄに示した例では、測定された遅延時間が事前に定めた値（ラッチ回路部Ｌａｔに記憶されている値または初期値）よりも長い場合を想定している。このような場合には、バス信号の立ち下がりの電圧傾斜Ｇ３をより緩やかな電圧傾斜Ｇ４に調整する、つまり立ち下がり波形のスルーレートをより小さくする。
【００５４】
ＬＩＮ規格の場合は、波形のデューティ（ハイレベル期間）は図３Ａ〜図３Ｄに示した時間Ｄ１および時間Ｄ２を用いて定義される。時間Ｄ１は、バス信号が立ち上がる際に所定の電圧に達した時刻ｔ２から、立ち下がる際に所定の電圧に達した時刻ｔ３までの時間として定義されている。同様に、時間Ｄ２は、バス信号が立ち上がる際に所定の電圧に達した時刻ｔ１から、立ち下がる際に所定の電圧に達した時刻ｔ４までの時間として定義されている。
【００５５】
第１の実施形態によるバス通信トランシーバでは、このような定義に基づいて、バッファＢＵＦ１の特性、第０〜第５の定電流源ＩＣＣ０〜ＩＣＣ５が供給する電流量、第１〜第４の抵抗Ｒ１〜Ｒ４の抵抗値、容量Ｃ１の容量値などを予め適宜に設定することで、遅延時間の測定結果ごとに適切な電圧傾斜をバス信号の立ち下がりに与えることが可能となる。その結果として、バス信号をＬＩＮ規格などに定められた範囲から外れないようにすることが可能となる。
【００５６】
ところで、一般的なバス規格の場合に、立ち上がり時間（立ち上がりスルーレート）と立ち下がり時間（立ち下がりスルーレート）を等しくする方が良い理由を説明する。図３Ａ〜図３Ｄの説明では、ＬＩＮ規格の場合を例示したため、ハイレベルの単一信号について説明したが、実際には、図２に示すように、データがハイレベルとローレベルとを繰り返すことがある。この時、時刻ｔ０（送信信号入力部ＴＸから入力する入力信号の立ち上がり）から時刻ｔ４（送信信号入力部ＴＸから入力する入力信号の立ち下がり）の時間と、時刻ｔ４から次の送信信号入力部ＴＸから入力する入力信号の立ち上がりの時間は、一般的には、等しい時間Ｔ（周期）である。これをデューティー比５０％という。ここで、説明の簡単化のために、バスの信号電圧（グラフ（ｃ）の波形）が、受信回路部ＲＸＣの論理閾値Ｖｔｈより大きい時をハイレベル時間、小さい時をローレベル時間とする。ハイレベル信号とローレベル信号が時間Ｔで繰り返す時、図３Ａのように立ち上がり時間より立下り時間が大きいと、ハイレベル時間がローレベル時間よりも長くなる。逆に立ち上がり時間より立ち下がり時間が短い時は、ハイレベル時間がローレベル時間より短くなる。これをデューティー５０％に近づけるためには、立ち上がり時間と立ち下がり時間とを等しくなるようにすればよいことが分かる。つまり、第１の実施形態のバス通信トランシーバは、バス信号の立ち上がり時間と立ち下がり時間とが等しくなるように調整することで、信号のハイレベルの時間とローレベルの時間が等しくなるようにする。これにより、ハイレベル信号の処理可能時間とローレベル信号の処理可能時間をそれぞれ最大にすることができる。つまり、本実施の形態によれば、ＬＩＮ規格に限らず、一般的なバス規格においても、信号の高速化や、信号取り込みの安定化に効果を発揮することができる。
【００５７】
（第２の実施形態）
図４は、第２の実施形態によるバス通信トランシーバＬＴｒの、そのうち特に遅延時間測定回路部ＤＴＭおよび出力波形調整回路部ＯＷＲの構成を示す回路図である。なお、第２の実施形態によるバス通信トランシーバＬｔｒおよびバスＬＢｓの全体的な構成については、図１Ａに示した第１の実施形態の場合と同様であるので、省略する。
【００５８】
図４に示した第２の実施形態によるバス通信トランシーバＬＴｒの構成は、図１Ｂに示した第１の実施形態によるバス通信トランシーバＬＴｒの構成とほぼ同様であるが、以下の点で異なる。すなわち、第２の実施形態によるバス通信トランシーバＬＴｒは、第１の実施形態によるバス通信トランシーバＬＴｒに、第２のインバータＩＮＶ２と、第４のスイッチＳＷ４とを追加したものに等しい。
【００５９】
第２の実施形態によるバス通信トランシーバＬＴｒのその他の構成要素については、第１の実施形態によるバス通信トランシーバＬＴｒの場合と同様であるので、さらなる詳細な説明を省略する。
【００６０】
第２のインバータＩＮＶ２および第４のスイッチＳＷ４に係る接続関係について説明する。第２のインバータＩＮＶ２の入力部は、送信信号入力部ＴＸに接続されている。第２のインバータＩＮＶ２の出力部は、第４のスイッチＳＷ４の制御信号入力部に接続されている。第４のスイッチＳＷ４の一方の端部は、第１の電源ＶＤＤに接続されている。第４のスイッチＳＷ４の他方の端部は、第４の抵抗Ｒ４の他方の端部に接続されている。
【００６１】
第２の実施形態によるバス通信トランシーバＬＴｒの構成要素のその他の接続関係については、第１の実施形態によるバス通信トランシーバＬＴｒの場合と同様であるので、さらなる詳細な説明を省略する。
【００６２】
第２のインバータＩＮＶ２および第４のスイッチＳＷ４に係る動作について説明する。第２のインバータＩＮＶ２は、送信信号入力部ＴＸから供給される送信信号がロー状態である場合にはハイ状態の出力信号を出力し、反対に送信信号入力部ＴＸから供給される送信信号がハイ状態である場合にはロー状態の出力信号を出力する。第４のスイッチＳＷ４は、第２のインバータＩＮＶ２の出力信号がハイ状態である場合には遮断状態になり、反対に第２のインバータＩＮＶ２の出力信号がロー状態である場合には導通状態になる。したがって、送信信号入力部ＴＸから供給される送信信号がハイ状態である場合に電源電圧を分圧した３種類の電圧が第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３の入力部に供給され、送信信号がロー状態の場合は、第１〜第４の抵抗Ｒ１〜Ｒ４に電源電圧が供給されないようにする。言い換えれば、送信信号がロー状態である期間の、第１〜第４の抵抗Ｒ１〜Ｒ４を電流が流れることによって消費される電力を、第２の実施形態によるバス通信トランシーバでは節約することが可能である。
【００６３】
第２の実施形態によるバス通信トランシーバＬＴｒのその他の動作については、第１の実施形態によるバス通信トランシーバＬＴｒの場合と同様であるので、さらなる詳細な説明を省略する。
【００６４】
第２の実施形態の作用効果は、出力波形調整回路部ＯＷＲが波形調整を行わない、送信信号がロー状態の時に、第１〜第４の抵抗Ｒ１〜Ｒ４を電流が流れることによって消費される電力を節約できることである。したがって、この目的に適合する限り、他の構成も当然に適用可能である。
【００６５】
（第３の実施形態）
図５は、第３の実施形態によるバス通信トランシーバＬＴｒの、そのうち特に遅延時間測定回路部ＤＴＭおよび出力波形調整回路部ＯＷＲの構成を示す回路図である。なお、第２の実施形態によるバス通信トランシーバＬｔｒおよびバスＬＢｓの全体的な構成については、図１Ａに示した第１の実施形態の場合と同様であるので、省略する。
【００６６】
図５に示した第２の実施形態によるバス通信トランシーバＬＴｒの構成は、図１Ｂに示した第１の実施形態によるバス通信トランシーバＬＴｒの構成とほぼ同様であるが、遅延時間測定回路部ＤＴＭの構成が異なる。第３の実施形態による遅延時間測定回路部ＤＴＭの構成要素について説明する。
【００６７】
第３の実施形態による遅延時間測定回路部ＤＴＭは、第１〜第３のバッファＢＵＦ１〜ＢＵＦ３と、第１〜第３の容量Ｃ１〜Ｃ３と、第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３と、ラッチ回路部Ｌａｔと、第１および第２の抵抗Ｒ１およびＲ２と、第５〜第７の定電流源ＩＣＣ５〜ＩＣＣ７と、第２のインバータＩＮＶ１と、第４のスイッチＳＷ４とを含んでいる。
【００６８】
第３の実施形態によるバス通信トランシーバＬＴｒのその他の構成要素については、第１または第２の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００６９】
第３の実施形態による遅延時間測定回路部ＤＴＭの構成要素の接続関係について説明する。第５〜第７の定電流源ＩＣＣ５〜ＩＣＣ７のそれぞれにおける一方の端部は、第１の電源ＶＤＤに接続されている。第５〜第７の定電流源ＩＣＣ５〜ＩＣＣ７のそれぞれにおける他方の端部は、第１〜第３のバッファＢＵＦ１〜ＢＵＦ３のそれぞれにおける一方の電力供給部に接続されている。第１〜第３のバッファＢＵＦ１〜ＢＵＦ３のそれぞれにおける他方の電力供給部は、グランドに接地されている。第１〜第３のバッファＢＵＦ１〜ＢＵＦ３のそれぞれにおける入力部と、第２のインバータＩＮＶ２の入力部とは、送信信号入力部ＴＸに共通接続されている。第１〜第３のバッファＢＵＦ１〜ＢＵＦ３のそれぞれにおける出力部は、第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３のそれぞれにおける一方の入力部に接続されている。第１〜第３のバッファＢＵＦ１〜ＢＵＦ３のそれぞれにおける出力部は、さらに、第１〜第３の容量Ｃ１〜Ｃ３のそれぞれにおける一方の端部にも接続されている。第１〜第３の容量Ｃ１〜Ｃ３のそれぞれにおける他方の端部は、グランドに接地されている。第２のインバータＩＮＶ２の出力部は、第４のスイッチＳＷ４の制御信号入力部に接続されている。第４のスイッチＳＷ４の一方の端部は、第１の電源ＶＤＤに接続されている。第１の抵抗Ｒ１の一方の端部は、グランドに接地されている。第１の抵抗Ｒ１の他方の端部は、第２の抵抗Ｒ１の一方の端部と、第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３のそれぞれにおける他方の入力部とに共通接続されている。第２の抵抗Ｒ２の他方の端部は、第４のスイッチＳＷ４の他方の端部に接続されている。第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３のそれぞれにおける出力部は、ラッチ回路部Ｌａｔの第１〜第３の入力部にそれぞれ接続されている。ラッチ回路部Ｌａｔの制御信号入力部は、受信回路部ＲＸＣの出力部に接続されている。ラッチ回路部Ｌａｔの第１〜第３の出力部は、第１〜第３のスイッチＳＷ１〜ＳＷ３のそれぞれにおける制御信号入力部に、それぞれ接続されている。
【００７０】
第３の実施形態によるバス通信トランシーバＬＴｒの構成要素のその他の接続関係については、第１または第２の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００７１】
第３の実施形態による遅延時間測定回路部ＤＴＭの動作について説明する。
【００７２】
第１〜第３のバッファＢＵＦ１〜ＢＵＦ３は、第５〜第７の定電流源からそれぞれ供給される電流に応じた電圧傾斜を入力信号に加えた上で出力する。第１〜第３の容量Ｃ１〜Ｃ３の両端部間には、第１〜第３のバッファＢＵＦ１〜ＢＵＦ３のそれぞれが出力する信号の電圧が印加される。第４のスイッチＳＷ４が導通状態にある間、第１および第２の抵抗Ｒ１およびＲ２は、第１の電源ＶＤＤの電圧と、グランド電圧との間で分圧した基準電圧を生成する。第１〜第３の比較器ＣＭＰ１〜ＣＭＰ３は、第１〜第３の容量Ｃ１〜Ｃ３に印加された電圧を、基準電圧とそれぞれ比較して、その比較結果を示す第１〜第３の比較結果信号を生成してラッチ回路部Ｌａｔに向けてそれぞれ出力する。ラッチ回路部Ｌａｔは、受信回路部ＲＸＣが出力する信号が立ち上がる際の第１〜第３の比較結果信号を記憶して出力し続ける。
【００７３】
ここで、第５〜第７の定電流源ＩＣＣ５〜ＩＣＣ７がそれぞれ供給する電流の大きさと、第１〜第３の容量Ｃ１〜Ｃ３がそれぞれ有する容量値と、分圧回路として機能する第１および第２の抵抗Ｒ１およびＲ２がそれぞれ有する抵抗値とを適宜に組み合わせておくことが重要である。こうすることによって、第１〜第３の容量Ｃ１〜Ｃ３の両端部間における電圧が基準電圧に達するまでの時間を調整することが可能となり、第３の実施形態による遅延時間測定回路部ＤＴＭでも、第１または第２の実施形態の場合と同様の比較結果信号群を生成出力することが可能となる。
【００７４】
第３の実施形態によるバス通信トランシーバＬＴｒのその他の動作については、第１または第２の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００７５】
なお、第３の実施形態によるバス通信トランシーバＬＴｒに設けられた第２のインバータＩＮＶ２および第４のスイッチＳＷ４は、図４に示した第２の実施形態の場合と同様に、他の構成への差し替えが可能である。さらには、図１Ｂに示した第１の実施形態の場合と同様に、省略することも可能である。
【００７６】
以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。特に、ここでは主にＬＩＮ規格に適合するバス通信トランシーバの場合に注目して説明したが、単線バスを用いる他の構成にも当然に適用可能である。ここで、単線のバスとは、複数の入力端子、出力端子、双方向端子が、共通の１つ（１組）の信号線に接続しているバス構成をいう。信号線は、１本で１つのシングルエンド信号を伝達するものでもよいし、２本で１組のコンプリメンタリ信号を伝達するものでもよい。さらに、また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
【符号の説明】
【００７７】
ＢＵＦ１〜ＢＵＦ３  （第１〜第３の）バッファ
Ｃ  容量
Ｃ１〜Ｃ３  （第１〜第３の）容量
ＣＭＰ１〜ＣＭＰ３  （第１〜第３の）比較器
Ｄ１  （第１の）ダイオード
Ｄ２  （第２の）ダイオード
ＤＴＭ  遅延時間測定回路部
ＩＣＣ０〜ＩＣＣ７  （第０〜第７の）定電流源
ＩＮＶ１  （第１の）インバータ
ＩＮＶ２  （第２の）インバータ
ＩｓＭ  マスター抵抗
ＩｓＳ  スレーブ抵抗
Ｌ１〜Ｌ３  ラッチ
Ｌ１Ｉ〜Ｌ３Ｉ  ラッチ入力部
Ｌ１Ｏ〜Ｌ３Ｏ  ラッチ出力部
Ｌａｔ  ラッチ回路部
ＬＢｓ  （ＬＩＮ）バス
ＬＢＴ  （ＬＩＮ）バス接続端部
ＬＴｒ  （ＬＩＮ）バス通信トランシーバ
Ｎ１  Ｎチャネル型トランジスタ
ＯＰＣ  出力回路部
ＯＷＲ  出力波形調整回路部
Ｐ  Ｐチャネル型トランジスタ
Ｎ  Ｎチャネル型トランジスタ
Ｒ１〜Ｒ４  抵抗
ＲＸ  受信信号出力部
ＲＸＣ  受信回路部
ＳＷ１〜ＳＷ４  （第１〜第４の）スイッチ
ｔ  時間
ＴＸ  送信信号入力部
ＴＸＣ  送信回路部
ＶＤＤ  （第１の）電源
ＶＬＢｓ  バス信号の電圧
ＶＳｕｐ  （第２の）電源
【図１Ａ】
2014154894.tif 000003
【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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