(57)【要約】【課題】電流センサによらずに、負荷に流れる電流を取得する。【解決手段】波形演算部２００は、負荷に電源電圧ＶＤＤを供給するメイン電源とともに使用され、負荷にインピーダンス変動が生じたときの負荷電流ｉＤＵＴの交流成分である第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を取得する。第１波形取得部２０２は、電源電圧ＶＤＤがメイン電源により安定化される第２環境の定常状態において、インピーダンス変動が生じたときの電源電圧ＶＤＤの波形である第１波形ｖＡ（ｔ）を取得する。第２波形取得部２０６は、第２環境の定常状態において、電源ラインにパルス電流を供給したときの、パルス電流に対する電源電圧のインパルス応答波形である第２波形ｚＡ（ｔ）を取得する。第１デコンボリューション処理部２１０は、第１波形ｖＡ（ｔ）に対して、第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を算出する。【選択図】図１５
2014215048.tif 000002
【特許請求の範囲】
【請求項１】
第１環境においてターゲット電源からの電源電圧を受けて動作する負荷に対して、前記第１環境と異なる第２環境において電源電圧を供給する電源装置であって、
前記電源装置は、
その出力端子が電源ラインを介して前記負荷の電源端子に接続されており、前記電源端子の電源電圧に応じた検出値が所定の目標値に近づくように、前記出力端子から出力する出力電圧をフィードバック制御するメイン電源と、
前記負荷に所定のインピーダンス変動が生じたときに前記負荷に流れる負荷電流の交流成分の波形である第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を算出する波形演算部と、
を備え、
前記波形演算部は、
前記電源電圧が前記メイン電源により安定化されている前記第２環境の定常状態において、前記負荷に前記所定のインピーダンス変動が生じたときの電源電圧の波形である第１波形ｖＡ（ｔ）を取得する第１波形取得部と、
前記第２環境の定常状態において、前記電源ラインに所定のパルス電流を供給したときの、前記パルス電流に対する電源電圧のインパルス応答波形である第２波形ｚＡ（ｔ）を取得する第２波形取得部と、
前記第１波形ｖＡ（ｔ）に対して、前記第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を算出する第１デコンボリューション処理部と、
を含むことを特徴とする電源装置。
【請求項２】
前記波形演算部は、（i）前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に加えて、（ii）前記電源電圧が前記ターゲット電源により安定化されている前記第１環境の定常状態において、前記負荷に前記所定のインピーダンス変動が生じたときの電源電圧の波形である第５波形ｖＴ（ｔ）を算出可能であり、
前記波形演算部は、
前記第１環境の定常状態において、前記電源ラインに所定のパルス電流を供給したときの、前記パルス電流に対する前記電源電圧のインパルス応答波形である第４波形ｚＴ（ｔ）を取得する第４波形取得部と、
前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）と前記第４波形ｚＴ（ｔ）を畳み込み演算することにより前記第５波形ｖＴ（ｔ）を算出する第１コンボリューション処理部と、
をさらに含むことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記電源装置は、前記電源電圧を任意の目標波形に制御するときに、（i）補償電流を前記メイン電源とは別経路から前記電源端子に注入し、および／または、（ii）前記メイン電源から前記負荷へ流れる電源電流から、補償電流を前記負荷とは別経路に引きこむように構成された補償回路をさらに備え、
前記波形演算部は、（i）前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）、（ii）前記第５波形ｖＴ（ｔ）に加えて、（iii）前記補償回路が生成すべき前記補償電流の波形を算出可能であり、
前記波形演算部は、前記第５波形ｖＴ（ｔ）と前記第１波形ｖＡ（ｔ）の差分ｖＴ（ｔ）−ｖＡ（ｔ）に対して、前記第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、前記補償電流の波形を記述する第６波形ｉＣＭＰ（ｔ）を算出する第２デコンボリューション処理部をさらに含むことを特徴とする請求項２に記載の電源装置。
【請求項４】
前記第４波形取得部は、
前記第１環境の定常状態において、前記電源ラインに所定のパルス電流を供給したときの、前記パルス電流に対する前記電源電圧のインパルス応答波形のスペクトルである第４スペクトルｚＴ（ｆ）を取得する第４スペクトル取得部と、
前記第４スペクトルｚＴ（ｆ）を逆フーリエ変換し、前記第４波形ｚＴ（ｔ）を算出する逆フーリエ変換部と、
を含むことを特徴とする請求項２または３に記載の電源装置。
【請求項５】
第１環境においてターゲット電源からの電源電圧を受けて動作する負荷に対して、前記第１環境と異なる第２環境において電源電圧を供給する電源装置であって、
前記電源装置は、
その出力端子が電源ラインを介して前記負荷の電源端子に接続されており、前記電源端子の電源電圧に応じた検出値が所定の目標値に近づくように、前記出力端子から出力する出力電圧をフィードバック制御するメイン電源と、
前記負荷に所定のインピーダンス変動が生じたときに前記負荷に流れる負荷電流の交流成分の波形である第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を算出する波形演算部と、
を備え、
前記波形演算部は、
前記電源電圧が前記ターゲット電源により安定化されている前記第１環境の定常状態において、前記負荷に前記所定のインピーダンス変動が生じたときの電源電圧の波形である第５波形ｖＴ（ｔ）を取得する第５波形取得部と、
前記第１環境の定常状態において、前記電源ラインに所定のパルス電流を供給したときの、前記パルス電流に対する前記電源電圧のインパルス応答波形である第４波形ｚＴ（ｔ）を取得する第４波形取得部と、
前記第５波形ｖＴ（ｔ）に対して、前記第４波形ｚＴ（ｔ）を逆畳み込み演算することにより、前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を算出する第３デコンボリューション処理部と、
を含むことを特徴とする電源装置。
【請求項６】
前記波形演算部は、（i）前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に加えて、（ii）前記電源電圧が前記メイン電源により安定化されている前記第２環境の定常状態において、前記電源ラインに所定のパルス電流を供給したときの、前記パルス電流に対する電源電圧のインパルス応答波形である第２波形ｚＡ（ｔ）を算出可能であり、
前記波形演算部は、
前記電源電圧が前記メイン電源により安定化されている前記第２環境の定常状態において、前記負荷に前記所定のインピーダンス変動が生じたときの電源電圧の波形である第１波形ｖＡ（ｔ）を取得する第１波形取得部と、
前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に対して、前記第１波形ＶＡ（ｔ）を逆畳み込み演算することにより、前記第２波形ｚＡ（ｔ）を算出する第４デコンボリューション処理部と、
をさらに含むことを特徴とする請求項５に記載の電源装置。
【請求項７】
前記電源装置は、前記電源電圧を任意の目標波形に制御するときに、（i）補償電流を前記メイン電源とは別経路から前記電源端子に注入し、および／または、（ii）前記メイン電源から前記負荷へ流れる電源電流から、補償電流を前記負荷とは別経路に引きこむように構成された補償回路をさらに備え、
前記波形演算部は、（i）前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）、（ii）前記第５波形ｖＴ（ｔ）に加えて、（iii）前記補償回路が生成すべき前記補償電流の波形を算出可能であり、
前記波形演算部は、前記第５波形ｖＴ（ｔ）と前記第１波形ｖＡ（ｔ）の差分ｖＴ（ｔ）−ｖＡ（ｔ）に対して、前記第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、前記補償電流の波形を記述する第６波形ｉＣＭＰ（ｔ）を算出する第５デコンボリューション処理部をさらに含むことを特徴とする請求項６に記載の電源装置。
【請求項８】
前記波形演算部は、（i）前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に加えて、（ii）前記電源電圧が前記メイン電源により安定化されている前記第２環境の定常状態において、前記負荷に前記所定のインピーダンス変動が生じたときの電源電圧の波形である第１波形ｖＡ（ｔ）を算出可能であり、
前記波形演算部は、
前記第２環境の定常状態において、前記電源ラインに所定のパルス電流を供給したときの、前記パルス電流に対する電源電圧のインパルス応答波形である第２波形ｚＡ（ｔ）を取得する第２波形取得部と、
前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）と前記第２波形ｚＡ（ｔ）を畳み込み演算することにより前記第１波形ｖＡ（ｔ）を算出する第２コンボリューション処理部と、
をさらに含むことを特徴とする請求項５に記載の電源装置。
【請求項９】
前記電源装置は、前記電源電圧を任意の目標波形に制御するときに、（i）補償電流を前記メイン電源とは別経路から前記電源端子に注入し、および／または、（ii）前記メイン電源から前記負荷へ流れる電源電流から、補償電流を前記負荷とは別経路に引きこむように構成された補償回路をさらに備え、
前記波形演算部は、（i）前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）、（ii）前記第５波形ｖＴ（ｔ）に加えて、（iii）前記補償回路が生成すべき前記補償電流の波形を算出可能であり、
前記波形演算部は、前記第５波形ｖＴ（ｔ）と前記第１波形ｖＡ（ｔ）の差分ｖＴ（ｔ）−ｖＡ（ｔ）に対して、前記第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、前記補償電流の波形を記述する第６波形ｉＣＭＰ（ｔ）を算出する第５デコンボリューション処理部をさらに含むことを特徴とする請求項８に記載の電源装置。
【請求項１０】
前記第４波形取得部は、
前記第１環境の定常状態において、前記電源ラインに所定のパルス電流を供給したときの、前記パルス電流に対する前記電源電圧のインパルス応答波形のスペクトルである第４スペクトルｚＴ（ｆ）を取得する第４スペクトル取得部と、
前記第４スペクトルｚＴ（ｆ）を逆フーリエ変換し、前記第４波形ｚＴ（ｔ）を算出する逆フーリエ変換部と、
を含むことを特徴とする請求項５から９のいずれかに記載の電源装置。
【請求項１１】
負荷である被試験デバイスに電源電圧を供給する請求項１から１０のいずれかに記載の電源装置を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。
【０００３】
ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
【０００４】
特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。補償回路は、スイッチ素子のオン状態において、メイン電源とは別の経路から被試験デバイスの電源端子にパルス状の補償電流を注入（ソース）し、および／または、パルス状の補償電流を被試験デバイスとは別の経路に引き込む（シンク）よう構成される。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、補償回路のスイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチ素子を制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。
【０００５】
あるいは、特許文献２に記載の技術では、スイッチ素子に対する制御パターンを適切に定義し、補償電流の波形を制御することにより、電源電圧を所望の波形とすることも可能である。すなわち、試験装置を用いてＤＵＴを試験する試験環境において、適切な制御パターンを定義することにより、ＤＵＴに供給される電源電圧を、ＤＵＴが実際に搭載されるプラットフォーム（以下、実動作環境とも称する）において生ずる電源電圧と同様に変動させ、実動作環境を模擬（エミュレート）することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０５８１３号公報
【特許文献２】国際公開第１０／０２９７０９Ａ１号パンフレット
【特許文献３】特開２０１２−０９８１５６号公報
【特許文献４】特開２００１−３５６７７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、試験環境において実動作環境を模擬するために、ＤＵＴに流れる負荷電流の変動波形を知りたい場合がある。
【０００８】
しかしながら、負荷電流を測定するためには、電源回路とＤＵＴの電源端子の間に、電流センサを挿入する必要がある。電流センサの挿入により、電源ラインに、微少抵抗、電流トランスあるいは電流クランプメータが挿入されることになるため、電流センサはさらなる電源電圧変動を引き起こす要因となる。したがって多くのシステムでは、負荷電流を直接測定することは困難である。
【０００９】
負荷電流の測定が難しい場合、シミュレーションによって負荷電流波形を推定する必要があるが、シミュレーション環境の構築も容易ではなく、構築できたとしても、十分な精度が得られない場合も想定される。
【００１０】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、電流センサによらずに、負荷電流波形を計算可能な電源装置の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、電源装置に関する。この電源装置は、第１環境においてターゲット電源からの電源電圧を受けて動作する負荷に対して、第１環境と異なる第２環境において電源電圧を供給する。
電源装置は、メイン電源と、波形演算部と、を備える。メイン電源は、その出力端子が電源ラインを介して負荷の電源端子に接続されており、電源端子の電源電圧に応じた検出値が所定の目標値に近づくように、出力端子から出力する出力電圧をフィードバック制御する。波形演算部は、負荷に所定のインピーダンス変動が生じたときに負荷に流れる負荷電流の交流成分の波形である第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を算出する。
波形演算部は、電源電圧がメイン電源により安定化されている第２環境の定常状態において、負荷に所定のインピーダンス変動が生じたときの電源電圧の波形である第１波形ｖＡ（ｔ）を取得する第１波形取得部と、第２環境の定常状態において、電源ラインに所定のパルス電流を供給したときの、パルス電流に対する電源電圧のインパルス応答波形である第２波形ｚＡ（ｔ）を取得する第２波形取得部と、第１波形ｖＡ（ｔ）に対して、第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を算出する第１デコンボリューション処理部と、を含む。
この態様によると、第１波形ｖＡ（ｔ）と第２波形ｚＡ（ｔ）が既知の状況下において、電流センサを用いることなく、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を計算することができる。
【００１２】
波形演算部は、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に加えて、（ii）電源電圧がターゲット電源により安定化されている第１環境の定常状態において、負荷に所定のインピーダンス変動が生じたときの電源電圧の波形である第５波形ｖＴ（ｔ）を算出可能であってもよい。波形演算部は、第１環境の定常状態において、電源ラインに所定のパルス電流を供給したときの、パルス電流に対する電源電圧のインパルス応答波形である第４波形ｚＴ（ｔ）を取得する第４波形取得部と、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）と第４波形ｚＴ（ｔ）を畳み込み演算することにより第５波形ｖＴ（ｔ）を算出する第１コンボリューション処理部と、をさらに含んでもよい。
この態様によると、第１波形ｖＡ（ｔ）、第２波形ｚＡ（ｔ）および第４波形ｚＴ（ｔ）が既知の状況下において、第１環境における電源電圧の変動波形である第５波形ｖＴ（ｔ）を計算することができる。
【００１３】
第４波形取得部は、第１環境の定常状態において、電源ラインに所定のパルス電流を供給したときの、パルス電流に対する電源電圧のインパルス応答波形のスペクトルである第４スペクトルｚＴ（ｆ）を取得する第４スペクトル取得部と、第４スペクトルｚＴ（ｆ）を逆フーリエ変換し、第４波形ｚＴ（ｔ）を算出する逆フーリエ変換部と、を含んでもよい。
【００１４】
電源装置は、電源電圧を任意の目標波形に制御するときに、（i）補償電流をメイン電源とは別経路から電源端子に注入し、および／または、（ii）メイン電源から負荷へ流れる電源電流から、補償電流を負荷とは別経路に引きこむように構成された補償回路をさらに備えてもよい。波形演算部は、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）、（ii）第５波形ｖＴ（ｔ）に加えて、（iii）補償回路が生成すべき補償電流の波形を算出可能であってもよい。波形演算部は、第５波形ｖＴ（ｔ）と第１波形ｖＡ（ｔ）の差分ｖＴ（ｔ）−ｖＡ（ｔ）に対して、第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、補償電流の波形を記述する第６波形ｉＣＭＰ（ｔ）を算出する第２デコンボリューション処理部をさらに含んでもよい。
この態様によると、第１波形ｖＡ（ｔ）、第２波形ｚＡ（ｔ）および第４波形ｚＴ（ｔ）が既知のときに、第２環境において、第１環境における電源電圧の変動波形である第５波形ｖＴ（ｔ）をエミュレートするために必要な補償電流ｉＣＭＰの波形を計算することができる。
【００１５】
本発明の別の態様もまた、電源装置である。波形演算部は、電源電圧がターゲット電源により安定化されている第１環境の定常状態において、負荷に所定のインピーダンス変動が生じたときの電源電圧の波形である第５波形ｖＴ（ｔ）を取得する第５波形取得部と、第１環境の定常状態において、電源ラインに所定のパルス電流を供給したときの、パルス電流に対する電源電圧のインパルス応答波形である第４波形ｚＴ（ｔ）を取得する第４波形取得部と、第５波形ｖＴ（ｔ）に対して、第４波形ｚＴ（ｔ）を逆畳み込み演算することにより、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を算出する第３デコンボリューション処理部と、を含む。
【００１６】
この態様によると、第５波形ｖＴ（ｔ）と第４波形ｚＴ（ｔ）が既知の状況下において、電流センサを用いることなく、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を計算することができる。
【００１７】
第４波形取得部は、第１環境の定常状態において、電源ラインに所定のパルス電流を供給したときの、パルス電流に対する電源電圧のインパルス応答波形のスペクトルである第４スペクトルｚＴ（ｆ）を取得する第４スペクトル取得部と、第４スペクトルｚＴ（ｆ）を逆フーリエ変換し、第４波形ｚＴ（ｔ）を算出する逆フーリエ変換部と、を含んでもよい。
【００１８】
波形演算部は、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に加えて、（ii）電源電圧がメイン電源により安定化されている第２環境の定常状態において、電源ラインに所定のパルス電流を供給したときの、パルス電流に対する電源電圧のインパルス応答波形である第２波形ｚＡ（ｔ）を算出可能であってもよい。波形演算部は、電源電圧がメイン電源により安定化されている第２環境の定常状態において、負荷に所定のインピーダンス変動が生じたときの電源電圧の波形である第１波形ｖＡ（ｔ）を取得する第１波形取得部と、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に対して、第１波形ＶＡ（ｔ）を逆畳み込み演算することにより、第２波形ｚＡ（ｔ）を算出する第４デコンボリューション処理部と、をさらに含んでもよい。
この態様によると、第５波形ｖＴ（ｔ）、第４波形ｚＴ（ｔ）および第１波形ｖＡ（ｔ）が既知の状況下において、第２波形ｚＡ（ｔ）を計算することができる。
【００１９】
波形演算部は、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に加えて、（ii）電源電圧がメイン電源により安定化されている第２環境の定常状態において、負荷に所定のインピーダンス変動が生じたときの電源電圧の波形である第１波形ｖＡ（ｔ）を算出可能であってもよい。波形演算部は、第２環境の定常状態において、電源ラインに所定のパルス電流を供給したときの、パルス電流に対する電源電圧のインパルス応答波形である第２波形ｚＡ（ｔ）を取得する第２波形取得部と、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）と第２波形ｚＡ（ｔ）を畳み込み演算することにより第１波形ｖＡ（ｔ）を算出する第２コンボリューション処理部と、をさらに含んでもよい。
この態様によると、第５波形ｖＴ（ｔ）、第４波形ｚＴ（ｔ）および第２波形ｚＡ（ｔ）が既知の状況下において、第１環境におけるターゲット電源および負荷を含む系のインパルス応答である第５波形ｖＴ（ｔ）を計算することができる。
【００２０】
電源装置は、電源電圧を任意の目標波形に制御するときに、（i）補償電流をメイン電源とは別経路から電源端子に注入し、および／または、（ii）メイン電源から負荷へ流れる電源電流から、補償電流を負荷とは別経路に引きこむように構成された補償回路をさらに備えてもよい。波形演算部は、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）、（ii）第５波形ｖＴ（ｔ）に加えて、（iii）補償回路が生成すべき補償電流の波形を算出可能であってもよい。波形演算部は、第５波形ｖＴ（ｔ）と第１波形ｖＡ（ｔ）の差分ｖＴ（ｔ）−ｖＡ（ｔ）に対して、第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、補償電流の波形を記述する第６波形ｉＣＭＰ（ｔ）を算出する第５デコンボリューション処理部をさらに含んでもよい。
この態様によると、第１波形ｖＡ（ｔ）、第２波形ｚＡ（ｔ）の一方と、第５波形ｖＴ（ｔ）、第４波形ｚＴ（ｔ）が既知のときに、第２環境において、第１環境における電源電圧の変動波形である第５波形ｖＴ（ｔ）をエミュレートするために必要な補償電流ｉＣＭＰの波形を計算することができる。
【００２１】
本発明の別の態様は試験装置に関する。試験装置は、負荷である被試験デバイスに電源電圧を供給する上述のいずれかの電源装置を備える。
【００２２】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明のある態様によれば、電流センサによらずに、負荷電流を取得できる。
【図面の簡単な説明】
【００２４】
【図１】実施の形態に係る試験装置の構成を示す回路図である。
【図２】負荷電流ｉＤＵＴ、電源電流ｉＤＤ、補償電流ｉＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。
【図３】図３（ａ）は、第１波形ｖＡ（ｔ）を説明する回路図であり、図３（ｂ）は、第２波形ｖＴ（ｔ）を説明する回路図である。
【図４】第３波形ｚＡ（ｔ）を説明する回路図である。
【図５】第３波形ｚＡ（ｔ）を説明する波形図である。
【図６】図６（ａ）、（ｂ）は、電源装置８およびＤＵＴ１の等価回路図である。
【図７】補償電流ＩＣＭＰ（ｔ）を計算する補償電流波形算出部の構成を示すブロック図である。
【図８】フーリエ変換を用いたデコンボリューション処理部の構成例を示すブロック図である。
【図９】行列演算を用いたデコンボリューション処理部の構成例を示すブロック図である。
【図１０】図１０（ａ）、（ｂ）は、第３波形行列ｚＡを示す図である。
【図１１】デコンボリューション処理部の別の構成例を示すブロック図である。
【図１２】第２波形取得部の構成例を示すブロック図である。
【図１３】変形例に係る補償電流波形算出部の構成の一部を示すブロック図である。
【図１４】複数の電源端子を有するＤＵＴと、ＤＵＴに電源電圧を供給する複数の電源装置の構成を示すブロック図である。
【図１５】第２の実施の形態に係る波形演算部の構成を示すブロック図である。
【図１６】図１５の波形演算部の変形例を示すブロック図である。
【図１７】図１６の波形演算部の変形例を示すブロック図である。
【図１８】第３の実施の形態に係る波形演算部の構成を示すブロック図である。
【図１９】図１８の波形演算部の第１の変形例を示すブロック図である。
【図２０】図１８の波形演算部の第２の変形例を示すブロック図である。
【発明を実施するための形態】
【００２５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２６】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２７】
（第１の実施の形態）
図１は、第１の実施の形態に係る試験装置２の構成を示す回路図である。図１には、試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。
【００２８】
ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧ＶＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）ＳＴＥＳＴを受け、あるいは試験信号ＳＴＥＳＴに応じたデータを試験装置２に対して出力する。図１には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。
【００２９】
試験装置２は、電源装置８、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲを備える。
【００３０】
試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図１では、ｎ＝６の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。
【００３１】
電源装置８は、メイン電源１０、補償回路１２およびパターン発生器ＰＧの一部、ドライバＤＲ５、６、インタフェース回路４５，６を含んでもよい。
【００３２】
メイン電源１０は、その出力端子が電源ラインを介して負荷であるＤＵＴ１の電源端子Ｐ１に接続されており、電源端子Ｐ１の電源電圧ＶＤＤに応じた検出値が目標値に近づくように、出力端子から出力する出力電圧ＶＯＵＴをフィードバック制御する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧ＶＤＤを、目標値ＶＲＥＦと一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧ＶＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流ｉＤＤと称する。
【００３３】
メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の負荷電流ｉＤＵＴの急峻な変化に追従できない場合がある。たとえば負荷電流ｉＤＵＴがステップ状に変化するとき、電源電圧ＶＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧ＶＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧ＶＤＤの変動によるものなのかを区別することができないからである。
【００３４】
補償回路１２は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号ＳＴＥＳＴ（テストパターンＳＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の負荷電流ｉＤＵＴの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
【００３５】
一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される負荷電流ｉＤＵＴに応答してメイン電源１０が生成する電源電流ｉＤＤ、あるいは電源電圧ＶＤＤもまた予測することができる。そうすると、予測される負荷電流ｉＤＵＴとエミュレート対象の電源から供給される電源電流ｉＤＤの差分を、補償回路１２によって補うことにより、任意の電源電圧波形をエミュレートできる。
【００３６】
なお電源電圧ＶＤＤと電源電流ｉＤＤの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源１０ならびにメイン電源１０から電源端子Ｐ１までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
【００３７】
補償回路１２は、ソース電流源１２ｂ、シンク電流源１２ｃを備える。ソース電流源１２ｂ、シンク電流源１２ｃはそれぞれ、たとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を利用したスイッチを含み、それぞれが制御信号ＳＣＮＴ１、ＳＣＮＴ２に応じて制御される。
【００３８】
ソース電流源１２ｂが制御信号ＳＣＮＴ１に応じてオンすると、補償パルス電流（ソースパルス電流ともいう）ＩＳＲＣが生成される。補償回路１２は、ソースパルス電流ＩＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。シンク電流源１２ｃは、別の固定電圧端子（たとえば接地端子）とＤＵＴ１の電源端子Ｐ１の間に設けられる。シンク電流源１２ｃが制御信号ＳＣＮＴ２に応じてオンすると、補償パルス電流ＩＳＩＮＫ（シンクパルス電流ともいう）が生成される。補償回路１２は、電源端子Ｐ１に流れ込む電源電流ｉＤＤから、シンクパルス電流ＩＳＩＮＫを、ＤＵＴ１とは別経路に引きこむ。
【００３９】
ＤＵＴ１の電源端子Ｐ１に流れ込む負荷電流ｉＤＵＴ、メイン電源１０が出力する電源電流ｉＤＤ、および補償回路１２が出力する補償電流ｉＣＭＰの間には、電流保存則から以下の式が成り立つ。
ｉＤＵＴ＝ｉＤＤ＋ｉＣＭＰ
ｉＣＭＰ＝ＩＳＲＣ−ＩＳＩＮＫ
つまり、補償電流ｉＣＭＰの正の成分が、ソースパルス電流ＩＳＲＣとしてソース電流源１２ｂから供給され、補償電流ｉＣＭＰの負の成分が、シンクパルス電流ＩＳＩＮＫとしてシンク電流源１２ｃから供給される。
【００４０】
ドライバＤＲ１〜ＤＲ６のうち、ドライバＤＲ６は、ソース電流源１２ｂに割り当てられ、ドライバＤＲ５はシンク電流源１２ｃに割り当てられる。別の少なくともひとつのドライバＤＲ１〜ＤＲ４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。
【００４１】
波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４１〜４６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ１〜ＤＲ６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４ｉは、入力されたパターン信号ＳＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲｉへと出力する。
【００４２】
パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４１〜４６に対するパターン信号ＳＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ１〜ＤＲ４に対しては、各ドライバＤＲｉが生成すべき試験信号ＳＴＥＳＴを記述するテストパターンＳＰＴＮｉを、そのドライバＤＲｉに対応するインタフェース回路４ｉに対して出力する。テストパターンＳＰＴＮｉは、試験信号ＳＴＥＳＴの各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。
【００４３】
またパターン発生器ＰＧは、必要な補償電流ｉＣＭＰに応じて定められた補償用の制御パターンＳＰＴＮ＿ＣＭＰを生成する。制御パターンＳＰＴＮ＿ＣＭＰは、ソース電流源１２ｂに割り当てられたドライバＤＲ６が生成すべき制御信号ＳＣＮＴ１を記述する制御パターンＳＰＴＮ＿ＣＭＰ１と、シンク電流源１２ｃに割り当てられたドライバＤＲ５が生成すべき制御信号ＳＣＮＴ２を記述する制御パターンＳＰＴＮ＿ＣＭＰ２を含む。制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２はそれぞれ、各サイクルにおけるソース電流源１２ｂ、シンク電流源１２ｃのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。
【００４４】
パターン発生器ＰＧは、テストパターンＳＰＴＮ１〜ＳＰＴＮ４にもとづいて、つまりＤＵＴ１の負荷電流の変動に応じて、それを補償しうる制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２を生成し、対応するインタフェース回路４６、４５に出力する。
【００４５】
上述のように、テストパターンＳＰＴＮ１〜ＳＰＴＮ４が既知であれば、ＤＵＴ１の負荷電流ｉＤＵＴの時間波形が予測でき、電源電圧ＶＤＤを一定に保つために発生すべき補償電流ｉＣＭＰ、すなわちＩＳＲＣ、ＩＳＩＮＫの時間波形を計算することができる。
予測される負荷電流ｉＤＵＴが電源電流ｉＤＤより大きい場合、補償回路１２はソース補償電流ＩＳＲＣを発生して不足する電流を補う。ソース補償電流ＩＳＲＣに必要な電流波形は予測可能であるから、それが適切に得られるようにソース電流源１２ｂを制御する。たとえばソース電流源１２ｂを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
【００４６】
図２は、負荷電流ｉＤＵＴ、電源電流ｉＤＤ、補償電流ｉＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。ある試験信号ＳＴＥＳＴが供給されたＤＵＴ１の負荷電流ｉＤＵＴがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流ｉＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流ＩＳＲＣを供給しなければ、電源電圧ＶＤＤは破線で示すように低下する。
【００４７】
補償回路１２は、負荷電流ｉＤＵＴと電源電流ｉＤＤの差分に対応するソース補償電流ｉＣＭＰを生成する。ソース補償電流ｉＣＭＰは、制御信号ＳＣＮＴ１に応じて生成されるソースパルス電流ＩＳＲＣで与えられる。ソース補償電流ｉＣＭＰは、負荷電流ｉＤＵＴの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばＰＷＭ（パルス幅変調）を用いてソース電流源１２ｂのオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流ｉＣＭＰを生成できる。
【００４８】
試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号ＳＣＮＴ１の周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号ＳＣＮＴ１の周期が４ｎｓであれば、制御信号ＳＣＮＴ１に含まれる各パルスのオン期間ＴＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流ｉＣＭＰの波形は、制御信号ＳＣＮＴ１に含まれる数百個のパルスによって制御できる。ソース補償電流ＩＳＲＣの波形から、それを生成するために必要な制御信号ＳＣＮＴ１を導出する方法については後述する。
【００４９】
反対に負荷電流ｉＤＵＴが電源電流ｉＤＤより小さい場合、補償回路１２はシンク補償電流ｉＣＭＰが得られるように、シンクパルス電流ＩＳＩＮＫを発生して、過剰な電流を引き抜く。
【００５０】
補償回路１２を設けることにより、メイン電源１０の応答速度の不足を補い、図２に実線で示すように、電源電圧ＶＤＤを一定に保つことができる。あるいは、以下で説明するように、任意の電源特性をエミュレートし、任意の電源電圧波形を得ることができる。
【００５１】
以上が試験装置２の基本的な構成である。続いて、任意の電源特性のエミュレートについて説明する。以下では、エミュレート対象である任意の特性を有する仮想的な電源を、ターゲット電源１１と称する。
【００５２】
図３（ａ）は、第１波形ｖＡ（ｔ）を説明する回路図であり、図３（ｂ）は、第２波形ｖＴ（ｔ）を説明する回路図である。ＺＰＳはメイン電源１０のインピーダンスを、ＺＤＵＴはＤＵＴ１のインピーダンスを示す。図３（ａ）に示すように、補償回路１２を動作させず、メイン電源１０のみによってＤＵＴ１に電源電圧を供給し、かつ電源電圧ＶＤＤが所定の目標値ＶＲＥＦに安定化された定常状態を考える。この定常状態でＤＵＴ１が所定のシーケンスで動作し、ＤＵＴ１のインピーダンスＺＤＵＴが変動すると、メイン電源１０のフィードバックがインピーダンスＺＤＵＴの変動に追従できず、電源電圧ＶＤＤが変動する。このときの電源電圧の変動波形、つまりインピーダンス変動が生じたときの電源電圧波形とインピーダンス変動が生じないときの電源電圧波形の差分を第１波形ｖＡ（ｔ）と称する。
【００５３】
図３（ｂ）に示すように、メイン電源１０に代えて仮想的なターゲット電源１１によってＤＵＴ１に電源電圧を供給し、電源電圧ＶＤＤが目標値ＶＲＥＦに安定化される定常状態を考える。ターゲット電源１のインピーダンスをＺＴＧＴと記す。この定常状態において、ＤＵＴ１のインピーダンスＺＤＵＴが変動すると、電源電圧ＶＤＤは変動する。このときの電源電圧の変動波形が、エミュレートすべき目標波形であり、以下、第２波形ｖＴ（ｔ）と称する。ターゲット電源１１が理想電源である場合、第２波形ｖＴ（ｔ）は一定の電圧となる。
【００５４】
本実施の形態に係る電源装置８は、実動作時において、補償回路１２が生成する補償電流ｉＣＭＰの波形を最適化することにより、電源電圧ＶＤＤの波形を、任意の第２波形ｖＴ（ｔ）に近づける。
【００５５】
以下では、任意の電源特性をエミュレートするために必要とされる補償電流ｉＣＭＰの波形を導出する技術を説明する。
【００５６】
図４は、第３波形ｚＡ（ｔ）を説明する回路図である。図５は、第３波形ｚＡ（ｔ）を説明する波形図である。
補償回路１２を停止し、メイン電源１０からＤＵＴ１に電源電圧ＶＤＤを供給した状態で、ＤＵＴ１に所定のインピーダンス変動が生ずると、電源電圧ＶＤＤは第１波形ＶＡ（ｔ）にしたがって変動する。メイン電源１０およびＤＵＴ１を含む制御系に対して、時刻ｔｉにパルス電流ＩＰを注入すると、電源電圧ＶＤＤは、第１波形ＶＡ（ｔ）とは異なった波形ＶＡ’（ｔ）となる。このとき、パルス電流ＩＰによって引き起こされる電源電圧ＶＤＤの変動、すなわちインパルス応答ｚＡ（ｔ）は、波形ＶＡ’（ｔ）とＶＡ（ｔ）の差分で与えられる。以下、このインパルス応答ｚＡ（ｔ）を第３波形と称する。第３波形ｚＡ（ｔ）は、ＤＵＴ１のインピーダンスＺＤＵＴに応じて、言い換えればパルス電流ＩＰを供給する時刻ｔｉに応じて異なった波形を有することに留意すべきである。
【００５７】
第５波形ｚＴ（ｔ）も、第３波形ｚＡ（ｔ）と同様に定義される。すなわち、メイン電源１０をターゲット電源１１に置き換え、補償回路１２が接続されるべきノードに対し、ある時刻ｔｉにパルス電流ＩＰを供給したときに、パルス電流ＩＰによって引き起こされる電源電圧ＶＤＤの変動が、第５波形ｚＴ（ｔ）となる。
【００５８】
実施の形態では、系は線形であるものと仮定し、重ね合わせの理が成り立つものとする。したがって、たとえばパルス電流ＩＰの振幅がＫ倍（Ｋは任意の実数）となれば、第３波形ｚＡ（ｔ）、第５波形ｚＴ（ｔ）の変動の振幅はＫ倍となる。
【００５９】
なお、ＤＵＴ１とメイン電源１０の並列回路の合成インピーダンスが、ＤＵＴ１のインピーダンス変動によらずに一定とみなせる場合、第３波形ｚＡ（ｔ）および第５波形ｚＴ（ｔ）は、パルス電流ＩＰを供給する時刻ｔｉによらずに同じ波形となる。たとえばＤＵＴ１のインピーダンスがメイン電源１０のインピーダンスに比べて十分に高いとき、この仮定がなりたつ。この場合、第３波形ｚＡ（ｔ）および第５波形ｚＴ（ｔ）はそれぞれ、ＤＵＴ１を動作させない状態におけるインパルス応答として求めてもよい。
【００６０】
図３（ａ）に戻る。第１波形ｖＡ（ｔ）は、第３波形ｚＡ（ｔ）および負荷電流ｉＤＵＴ（ｔ）を用いて、式（５ａ）で与えられる。ここで「＊」は畳み込みの演算子を示す。
ｖＡ（ｔ）＝ＶＲＥＦ−ｉＤＵＴ（ｔ）＊ｚＡ（ｔ）      …（５ａ）
【００６１】
同様に図３（ｂ）を参照すると、第２波形ｖＴ（ｔ）は、第５波形ｚＴ（ｔ）および負荷電流ｉＤＵＴ（ｔ）を用いて、式（５ｂ）で与えられる。
ｖＴ（ｔ）＝ＶＲＥＦ−ｉＤＵＴ（ｔ）＊ｚＴ（ｔ）      …（５ｂ）
【００６２】
図６（ａ）、（ｂ）は、電源装置８およびＤＵＴ１の等価回路図である。ＤＵＴ１がテストパターンＳＴＥＳＴに応じて動作することにより、インピーダンスＺＤＵＴは時間に応じて変動し、その結果、負荷電流ｉＤＵＴ（ｔ）も時間に応じて変化する。
【００６３】
図６（ｂ）に示すように、メイン電源１０とＤＵＴ１の並列回路に対して、単位パルス電流ＩＰを供給したときの電源電圧変動の波形をｚＡ（ｔ）とする。補償回路１２のインピーダンスが十分に高いとき、補償回路１２によって補償電流ｉＣＭＰ（ｔ）を供給したときの電源電圧の波形ｖ（ｔ）は式（６）で与えられる。
ｖ（ｔ）＝ＶＲＥＦ−ｉＤＵＴ（ｔ）＊ｚＡ（ｔ）＋ｉＣＭＰ（ｔ）＊ｚＡ（ｔ）    …（６）
【００６４】
任意の電源特性をエミュレートするためには、式（６）で与えられるｖ（ｔ）が、式（５ｂ）で与えられる目標波形である第２波形ｖＴ（ｔ）と等しくなればよい。
ＶＲＥＦ−ｉＤＵＴ（ｔ）＊ｚＴ（ｔ）＝ＶＲＥＦ−ｉＤＵＴ（ｔ）＊ｚＡ（ｔ）＋ｉＣＭＰ（ｔ）＊ｚＡ（ｔ）      …（７）
【００６５】
式（７）を満たす補償電流ｉＣＭＰ（ｔ）を生成することが、任意の電源特性をエミュレートするための必要条件となる。
【００６６】
式（７）を変形すると、式（８）を得る。
ｉＣＭＰ（ｔ）＊ｚＡ（ｔ）＝ｖＴ（ｔ）−ｖＡ（ｔ）      …（８）
【００６７】
すなわち、ｖＴ（ｔ）−ｖＡ（ｔ）に対して、インパルス応答ｚＡ（ｔ）を逆畳み込み（デコンボリューション）することにより、補償電流ｉＣＭＰ（ｔ）を求めることができる。
【００６８】
以上が、電源装置８における補償電流ｉＣＭＰ（ｔ）の導出方法である。続いて電源装置８の構成を説明する。
【００６９】
図７は、補償電流ＩＣＭＰ（ｔ）を計算する補償電流波形算出部１００の構成を示すブロック図である。補償電流波形算出部１００は、図１のパターン発生器ＰＧの一部として構成される。なお、補償電流波形算出部１００は、パーソナルコンピュータやワークステーションなどの電子計算機で構成してもよい。この場合、補償電流波形算出部１００である電子計算機は、エミュレーション動作時に、補償電流ｉＣＭＰ（ｔ）を計算する処理の一部をリアルタイムで行ってもよい。あるいは、エミュレーション動作に先立ち、あらかじめ補償電流ｉＣＭＰ（ｔ）を計算しておき、補償電流ｉＣＭＰ（ｔ）の波形を示すデータあるいは制御パターンＳＰＴＮ＿ＣＭＰを、パターン発生器ＰＧに設けられたパターンメモリに格納しておいてもよい。
【００７０】
パターン発生器ＰＧは、補償電流波形算出部１００と、パルス変調器１１０を備える。補償電流波形算出部１００は、補償電流ｉＣＭＰ（ｔ）を計算する。パルス変調器１１０は、補償回路１２が生成すべき補償電流ｉＣＭＰ（ｔ）を記述するデータを受け、それをパルス変調することにより、制御パターンＳＰＴＮ＿ＣＭＰ１，２を生成する。ここで、パルス変調は、パルス振幅変調、パルス幅変調、パルス密度変調、その他のパルス変調、およびそれらの組み合わせを含んでもよい。
【００７１】
補償電流波形算出部１００は、第１波形取得部１０２、第２波形取得部１０４、第３波形取得部１０６、デコンボリューション処理部１０８を備える。
第１波形取得部１０２は、上述の第１波形ｖＡ（ｔ）を取得する。第１波形ｖＡ（ｔ）は、補償回路１２を停止し、メイン電源１０によって負荷であるＤＵＴ１に電源電圧ＶＤＤを供給した状態で、負荷のインピーダンスを変動させたときの電源電圧の変動波形である。
【００７２】
第２波形取得部１０４は、エミュレートしたい電源電圧の目標波形である第２波形ｖＴ（ｔ）を取得する。第３波形取得部１０６は、第３波形ｚＡ（ｔ）を取得する。上述したように第３波形ｚＡ（ｔ）は、メイン電源１０によってＤＵＴ１に電源電圧ＶＤＤを供給したときに、補償回路１２が接続されるべきノードに所定のパルス電流ＩＰを供給したときのインパルス応答波形である。
【００７３】
第１波形取得部１０２、第２波形取得部１０４、第３波形取得部１０６は、演算処理によって各波形を取得してもよいし、あらかじめ実測された波形をメモリから読み出してもよい。
【００７４】
デコンボリューション処理部１０８は、第２波形ｖＴ（ｔ）と第１波形ｖＡ（ｔ）の差分ｖＴ（ｔ）−ｖＡ（ｔ）に対して、第３波形ｚＡ（ｔ）を逆畳み込み演算することにより、補償電流ｉＣＭＰの波形を記述する第４波形ｉＣＭＰ（ｔ）を算出する。
【００７５】
以上が補償電流波形算出部１００の構成である。
【００７６】
デコンボリューション処理部１０８による逆畳み込み処理のアルゴリズムは特に限定されないが、たとえば、ブラインドデコンボリューション法を用いてもよいし、フーリエ変換を用いてもよいし、行列演算を用いてもよい。
【００７７】
図８は、フーリエ変換を用いたデコンボリューション処理部１０８ａの構成例を示すブロック図である。デコンボリューション処理部１０８ａは、フーリエ変換部１１２、第４スペクトル生成部１１４、逆フーリエ変換部１１６を含む。
フーリエ変換部１１２は、第１波形ｖＡ（ｔ）、第２波形ｖＴ（ｔ）、第３波形ｚＡ（ｔ）それぞれをフーリエ変換した第１スペクトルＶＡ（ｆ）、第２スペクトルＶＴ（ｆ）、第３スペクトルＺＡ（ｆ）を生成する。第４スペクトル生成部１１４は、第１スペクトルＶＡ（ｆ）、第２スペクトルＶＴ（ｆ）、第３スペクトルＺＡ（ｆ）にもとづき、式（１）で与えられる第４スペクトルＩＣＭＰ（ｆ）を生成する。
ＩＣＭＰ（ｆ）＝｛ＶＴ（ｆ）−ＶＡ（ｆ）｝／ＺＡ（ｆ）    …（１）
【００７８】
逆フーリエ変換部１１６は、補償電流ｉＣＭＰの波形を記述する第４波形ｉＣＭＰ（ｔ）を、第４スペクトルＩＣＭＰ（ｆ）を逆フーリエ変換することにより生成する。
【００７９】
このデコンボリューション処理部１０８ａによれば、フーリエ変換、逆変換によって、第４波形ｉＣＭＰ（ｔ）を生成できる。フーリエ変換部１１２、逆フーリエ変換部１１６はそれぞれ、高速フーリエ変換、逆高速フーリエ変換を行ってもよい。
【００８０】
図９は、行列演算を用いたデコンボリューション処理部１０８ｂの構成例を示すブロック図である。デコンボリューション処理部１０８ｂは、第１波形行列生成部１２０、第２波形行列生成部１２２、第３波形行列生成部１２４、逆行列生成部１２６、第４波形行列生成部１２８、第４波形生成部１３０を含む。
【００８１】
第１波形行列生成部１２０は、第１波形ｖＡ（ｔ）にもとづいて、１行Ｎ列（Ｎは２以上の整数）の第１波形行列ｖＡを生成する。第１波形行列ｖＡは、離散的なＮ個の時刻における第１波形ｖＡ（ｔ）の値ｖＡ［０］、ｖＡ［１］…、ｖＡ［Ｎ−１］を要素として含む。
【００８２】
第２波形行列生成部１２２は、第２波形ｖＴ（ｔ）にもとづいて、１行Ｎ列の第２波形行列ｖＴを生成する。第２波形行列ｖＴは、離散的なＮ個の時刻における第２波形ｖＴ（ｔ）の値ｖＴ［０］、ｖＴ［１］…、ｖＴ［Ｎ−１］を要素として含む。
【００８３】
第３波形行列生成部１２４は、Ｎ行Ｎ列の第３波形行列ｚＡを生成する。第３波形行列ｚＡのｉ行目（１≦ｉ≦Ｎ）は、時刻（ｉ−１）においてパルス電流ＩＰを供給したときの第３波形ｚＡ，ｉ−１（ｔ）を離散的なＮ個の時刻でサンプリングした値ｚＡ，ｉ−１［０］、ｚＡ，ｉ−１［１］…、ｚＡ，ｉ−１［Ｎ−１］を含む。図１０（ａ）、（ｂ）は、第３波形行列ｚＡを示す図である。
【００８４】
負荷であるＤＵＴ１のインピーダンスが、電源装置８のインピーダンスに比べて十分に高いとき、それらの合成インピーダンスは、電源装置８のインピーダンスと等しいものと近似できる。この場合、電源電圧ＶＤＤのパルス電流ＩＰに対するインパルス応答波形ｚＡ（ｔ）は、パルス電流ＩＰを供給するタイミングによらない。
この場合、図１０（ｂ）に示すように、第３波形行列ｚＡのｉ行目（１≦ｉ≦Ｎ）の行ベクトルは、（ｉ−１）行目の行ベクトルを列方向に１要素分シフトした波形とすることができる。
【００８５】
図９に戻る。逆行列生成部１２６は、第３波形行列ｚＡの逆行列ｚＡ−１を生成する。第４波形行列生成部１２８は、補償電流ｉＣＭＰの波形を記述する１行Ｎ列の第４波形行列ｉＣＭＰを、式（２）の行列演算により生成する。
ｉＣＭＰ＝［ｖＴ−ｖＡ］［ｚＡ−１］      …（２）
【００８６】
第４波形生成部１３０は、第４波形行列ｉＣＭＰを第４波形ｉＣＭＰ（ｔ）に変換する。
【００８７】
このデコンボリューション処理部１０８ｂによれば、行列演算によって第４波形ｉＣＭＰ（ｔ）を生成できる。
【００８８】
第１波形行列ｖＡ、第２波形行列ｖＴ、第３波形行列ｚＡ、第４波形行列ｉＣＭＰは、それぞれ１行Ｎ列、１行Ｎ列、Ｎ行Ｎ列、１行Ｎ列の行列に限定されない。第１波形行列ｖＡ、第２波形行列ｖＴ、第３波形行列ｚＡ、第４波形行列ｉＣＭＰは、それぞれ１行Ｎ列、１行Ｎ列、Ｍ行Ｎ列、１行Ｍ列の行列でもよい。このとき、第３波形行列ｚＡが正方行列ではないため、ｚＡの逆行列［ｚＡ−１］は求まらない。この場合は、逆行列［ｚＡ−１］をｚＡの一般化逆行列（または、擬似逆行列と呼ばれる）として求めて、式（２）を演算してもよい。
【００８９】
ｚＡが正方行列ではない場合、Ｎ＝ｋ×Ｍであることが望ましい。負荷であるＤＵＴ１のインピーダンスが、電源装置８のインピーダンスに比べて十分に高いとき、第１波形行列ｖＡ、第２波形行列ｖＴ、第３波形行列ｚＡ、第４波形行列ｉＣＭＰは、それぞれ１行（ｋ×Ｍ）列、１行（ｋ×Ｍ）列、Ｍ行（ｋ×Ｍ）列、１行Ｍ列であることが望ましい。ｋは自然数である。この場合、図１０（ｂ）に示した第３波形行列ｚＡのｉ行目（１≦ｉ≦Ｍ）の行ベクトルは、（ｉ−１）行目の行ベクトルを列方向にｋ要素分シフトした波形としてよい。
【００９０】
なおｋは非整数であってもよい。負荷であるＤＵＴ１のインピーダンスが、電源装置８のインピーダンスに比べて十分に高いとき、第３波形行列ｚＡのｉ行目（１≦ｉ≦Ｎ）の行ベクトルは、（ｉ−１）行目の行ベクトルを列方向にｋ’要素分シフトした波形としてもよい。ｋ’は、ｋに隣接する整数である。あるいは、ｋ要素分シフトした波形を、補間処理により生成してもよい。
【００９１】
図１１は、デコンボリューション処理部１０８ｃの別の構成例を示すブロック図である。デコンボリューション処理部１０８ｃは、第５波形取得部１３２、負荷電流取得部１３４、フーリエ変換部１３６、第６波形生成部１３８、第４波形生成部１４０を含む。
第５波形取得部１３２は、第５波形ｚＴ（ｔ）を取得する。図４（ｂ）に示すように、第５波形ｚＴ（ｔ）は、メイン電源１０に代えてエミュレート対象のターゲット電源１１がＤＵＴ１に電源電圧ＶＤＤを供給するときに、補償回路１２が接続されるべきノードに所定のパルス電流ＩＰを供給したときの、パルス電流ＩＰに対する電源電圧ＶＤＤのインパルス応答波形である。負荷電流取得部１３４は、ＤＵＴ１にインピーダンス変動が生じたときの負荷電流ｉＤＵＴ（ｔ）を取得する。
【００９２】
フーリエ変換部１３６は、第３波形ｚＡ（ｔ）、第５波形ｚＴ（ｔ）それぞれをフーリエ変換することにより、第３スペクトルＺＡ（ｆ）、第５スペクトルＺＴ（ｆ）を生成する。第６波形生成部１３８は、ＺＴ（ｆ）／ＺＡ（ｆ）を逆フーリエ変換することにより、第６波形Ａ（ｔ）を生成する。第４波形生成部１４０は、第６波形Ａ（ｔ）および負荷電流ｉＤＵＴ（ｔ）にもとづき、式（３）で与えられる第４波形ｉＣＭＰ（ｔ）を生成する。「＊」は畳み込み演算子を示す。
ｉＣＭＰ（ｔ）＝Ａ（ｔ）＊ｉＤＵＴ（ｔ）−ｉＤＵＴ（ｔ）    …（３）
【００９３】
このデコンボリューション処理部１０８ｃによれば、フーリエ変換および畳み込み演算によって第４波形ｉＣＭＰ（ｔ）を生成できる。
【００９４】
図１２は、第２波形取得部１０４の構成例を示すブロック図である。第２波形取得部１０４は、第５波形取得部１３２、負荷電流取得部１３４、演算部１４２を含む。
【００９５】
第５波形取得部１３２、負荷電流取得部１３４は、図１１のそれらと同様である。演算部１４２は、目標値ＶＲＥＦ、第５波形ｚＴ（ｔ）、負荷電流ｉＤＵＴ（ｔ）にもとづき、式（４）で与えられる第２波形ｖＴ（ｔ）を生成する。
ｖＴ（ｔ）＝ＶＲＥＦ−ｉＤＵＴ（ｔ）＊ｚＴ（ｔ）      …（４）
「＊」は畳み込み演算子を示す。これにより、ターゲット電源１１の特性が既知である場合に、さまざまな負荷電流ＩＤＵＴの波形に対する第２波形ｖＴ（ｔ）を計算できる。
【００９６】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【００９７】
（変形例１）
実際の電源装置８は非線形性を有するところ、補償電流波形算出部１００による電源装置８による演算処理の一部は、系が線形であるとの前提で行われる。そのため、補償回路１２から第４波形ｉＣＭＰ（ｔ）に応じた補償電流ｉＣＭＰを供給したときの電源電圧ＶＤＤの波形ｖＥ（ｔ）は、目標波形である第２波形ｖＴ（ｔ）とは完全に一致せず、誤差ΔＶが生ずることになる。この問題は、以下の変形例により解決できる。
【００９８】
図１３は、変形例に係る補償電流波形算出部１００ａの構成の一部を示すブロック図である。図１３には、図７と重複するブロックは省略される。補償電流波形算出部１００ａは、図７の構成に加えて、第７波形取得部１５０および誤差算出部１５２をさらに備える。第７波形取得部１５０は、補償回路１２が第４波形ｉＣＭＰ（ｔ）により記述される補償電流ＩＣＭＰを供給したときの電源電圧の変動波形である第７波形ｖＥ（ｔ）を算出する。第７波形ｖＥ（ｔ）は、式（６）から計算することができる。
【００９９】
誤差算出部１５２は、第７波形ｖＥ（ｔ）と第２波形ｖＴ（ｔ）の誤差ΔＶ（ｔ）を計算する。補償電流波形算出部１００は、誤差がゼロに近づくように、再帰的に第４波形ｉＣＭＰ（ｔ）を計算する。
【０１００】
この変形例によれば、補償回路１２を動作させたときの電源電圧の変動波形を、さらに目標波形に近づけることができる。
【０１０１】
（変形例２）
実施の形態では、補償回路１２がソース電流源１２ｂとシンク電流源１２ｃを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。ソース電流源１２ｂのみ設ける場合、ソース電流源１２ｂに定常的な電流ＩＤＣを発生させる。そして、電源電流ｉＤＤが負荷電流ｉＤＵＴに対して不足するときは、ソース電流源１２ｂが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に増加させる。反対に、電源電流ｉＤＤが負荷電流ｉＤＵＴに対して過剰なときは、ソース電流源１２ｂが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に減少させる。
シンク電流源１２ｃのみ設ける場合、シンク電流源１２ｃに定常的な電流ＩＤＣを発生させる。そして、電源電流ｉＤＤが負荷電流ｉＤＵＴに対して不足するときは、シンク電流源１２ｃが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に減少させる。反対に、電源電流ｉＤＤが負荷電流ｉＤＵＴに対して過剰なときは、シンク電流源１２ｃが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に増加させる。
これにより、試験装置全体の消費電流は、定常的な電流ＩＤＣ分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ＩＳＲＣ、ＩＳＩＮＫを発生させることができる。
【０１０２】
（変形例３）
実施の形態では、メイン電源１０、補償回路１２および補償電流波形算出部１００を含む電源装置８を、試験装置に利用する場合を説明したが、本発明はそれには限定されず、任意の装置に用いることができる。たとえばＤＵＴ１の実使用状態において使用される電源装置に、実施の形態に係る電源装置８を利用してもよい。
【０１０３】
（変形例４）
実施の形態では、補償回路１２が、補償電流ｉＣＭＰをパルス電流として生成する場合を説明したが、補償電流ｉＣＭＰは連続的な電流であってもよい。
【０１０４】
（変形例５）
実施の形態では、単一ノードの電圧を動的に制御する場合を説明したが、本発明はそれには限定されず、複数ノードの電圧を制御する場合にも応用できる。
図１４は、複数の電源端子を有するＤＵＴ１と、ＤＵＴ１に電源電圧を供給する複数の電源装置の構成を示すブロック図である。ＤＵＴ１は、２つの電源端子Ｐ１［１］、［２］を備える。第１電源装置８［１］の出力端子は、電源ラインを介して電源端子Ｐ１［１］と接続され、電源端子の電圧ＶＤＤ１が目標値ＶＲＥＦ１と近づくように、フィードバック制御により出力電圧ＶＯＵＴ１を調節する。同様に、第２電源装置８［２］の出力端子は、電源ラインを介して電源端子Ｐ１［２］と接続され、電源端子の電圧ＶＤＤ２が目標値ＶＲＥＦ２と近づくように、フィードバック制御により出力電圧ＶＯＵＴ２を調節する。
【０１０５】
この変形例では、補償回路１２［１］、１２［２］が生成する補償電流ｉＣＭＰ１、ｉＣＭＰ２を制御することによって、電源電圧ＶＤＤ１、ＶＤＤ２を任意の目標波形である第２波形ｖＴ１（ｔ）、ｖＴ２（ｔ）と一致させる。
【０１０６】
いま、補償回路１２［１］、１２［２］を停止し、２つの電源電圧ＶＤＤ１、ＶＤＤ２がそれぞれの目標値ＶＲＥＦ１、ＶＲＥＦ２に安定化される定常状態を考える。この状態において、ＤＵＴ１のインピーダンスが変動したときの、２つの電源電圧ＶＤＤ１、ＶＤＤ２それぞれの変動波形を、ｖＡ１（ｔ）、ｖＡ２（ｔ）とする。これは、実施の形態における第１波形ｖＡ（ｔ）に対応する。
【０１０７】
２つの電源電圧ＶＤＤ１、ＶＤＤ２がそれぞれの目標値ＶＲＥＦ１、ＶＲＥＦ２に安定化される定常状態において、補償回路１２［１］から単位パルス電流ＩＰを供給したときの、２つの電源電圧ＶＤＤ１、ＶＤＤ２それぞれの変動波形を、ｚＡ１１（ｔ）、ｚＡ１２（ｔ）とする。
同様に定常状態において、補償回路１２［２］から単位パルス電流ＩＰを供給したときの、２つの電源電圧ＶＤＤ１、ＶＤＤ２それぞれの変動波形を、ｚＡ２１（ｔ）、ｚＡ２２（ｔ）とする。ｚＡ１１（ｔ）、ｚＡ１２（ｔ）、ｚＡ２１（ｔ）、ｚＡ２２（ｔ）は、実施の形態における第３波形ｚＡ（ｔ）に対応する。
【０１０８】
補償回路１２［１］、１２［２］から任意の補償電流ｉＣＭＰ１（ｔ）、ｉＣＭＰ２（ｔ）を供給したときの電源電圧ＶＤＤ１、ＶＤＤ２の変動波形ｖ１（ｔ）、ｖ２（ｔ）は、重ね合わせの理によって、それぞれ式（９）、（１０）で与えられる。
ｖ１（ｔ）＝ｖＡ１（ｔ）＋ｉＣＭＰ１（ｔ）＊ｚＡ１１（ｔ）＋ｉＣＭＰ２（ｔ）＊ｚＡ１２（ｔ）
…（９）
ｖ２（ｔ）＝ｖＡ２（ｔ）＋ｉＣＭＰ１（ｔ）＊ｚＡ２１（ｔ）＋ｉＣＭＰ２（ｔ）＊ｚＡ２２（ｔ）
…（１０）
【０１０９】
ｖ１（ｔ）＝ｖＴ１（ｔ）、ｖ２（ｔ）＝ｖＴ２（ｔ）を式（９）、（１０）に代入すると、式（１１）、（１２）を得る。
ｖＴ１（ｔ）−ｖＡ１（ｔ）＝ｉＣＭＰ１（ｔ）＊ｚＡ１１（ｔ）＋ｉＣＭＰ２（ｔ）＊ｚＡ１２（ｔ）        …（１１）
ｖＴ２（ｔ）−ｖＡ２（ｔ）＝ｉＣＭＰ１（ｔ）＊ｚＡ２１（ｔ）＋ｉＣＭＰ２（ｔ）＊ｚＡ２２（ｔ）      …（１２）
【０１１０】
この変形例によれば、ｉＣＭＰ１（ｔ）およびｉＣＭＰ２（ｔ）を未知数として、連立方程式（１１）、（１２）を解くことにより、２つの電源電圧ＶＤＤ１、ＶＤＤ２を任意の波形とすることができる。
【０１１１】
（第２の実施の形態）
第２の実施の形態では、電流センサによらない実動作環境における電源電流波形の取得について説明する。
【０１１２】
はじめに、第１の実施の形態と、第２、第３の実施の形態における、波形の対応関係を説明する。
第１の実施の形態      第２、第３の実施の形態
ｖＡ（ｔ）    第１波形            第１波形
ｖＴ（ｔ）    第２波形            第５波形
ｚＡ（ｔ）    第３波形            第２波形
ｉＣＭＰ（ｔ）  第４波形            第６波形
ｚＴ（ｔ）    第５波形            第４波形
ｉＤＵＴ（ｔ）  負荷電流            第３波形
【０１１３】
第２の実施の形態に係る電源装置８も、図１に示すように、負荷であるＤＵＴ１に電源電圧ＶＤＤを供給する。ＤＵＴ１は、実動作環境（第１環境）においては、図示しないターゲット電源（１１）からの電源電圧を受けて動作する。またＤＵＴ１は、試験環境（第２環境）においては、メイン電源１０（および補償回路１２）からの電源電圧ＶＤＤを受けて動作する。
【０１１４】
この電源装置８は、メイン電源１０に加えて、波形演算部を備える。図１に示すように、メイン電源１０の出力端子は、電源ラインを介してＤＵＴ１の電源端子Ｐ１に接続されている。メイン電源１０は、電源端子Ｐ１の電源電圧ＶＤＤに応じた検出値が所定の目標値に近づくように、出力端子から出力する出力電圧ＶＯＵＴをフィードバック制御する。
【０１１５】
実動作環境において、ターゲット電源によって電源電圧ＶＤＤが安定化された定常状態において、ＤＵＴ１に所定のインピーダンス変動が発生すると、電源電圧ＶＤＤに変動が引き起こされる。同様に試験環境においても、メイン電源によって電源電圧ＶＤＤが安定化された定常状態において、ＤＵＴ１に所定のインピーダンス変動が発生すると、電源電圧ＶＤＤに変動が引き起こされる。
【０１１６】
そして、電源電圧ＶＤＤの変動とともに、ＤＵＴ１に流れる負荷電流ＩＤＵＴも変動する。第２の実施の形態で説明する波形演算部は、ＤＵＴ１に所定のインピーダンス変動が生じたときにＤＵＴ１に流れる負荷電流ｉＤＵＴの交流成分の波形である第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を、電流センサによらずに、演算処理によって計算する。
【０１１７】
図１５は、第２の実施の形態に係る波形演算部２００の構成を示すブロック図である。波形演算部２００は、メイン電源１０とともに、試験装置２の電源装置８の一部を構成する。
【０１１８】
波形演算部２００は、第１波形取得部２０２、第２波形取得部２０６および第１デコンボリューション処理部２１０を備える。
第１波形取得部２０２は、電源電圧ＶＤＤがメイン電源１０により安定化されている試験環境の定常状態において、ＤＵＴ１に所定のインピーダンス変動が生じたときの電源電圧ＶＤＤの波形である第１波形ｖＡ（ｔ）を取得する。第１波形取得部２０２は、第１の実施の形態における第１波形取得部１０２に対応する。
【０１１９】
第２波形取得部２０６は、試験環境の定常状態において、電源ラインに所定のパルス電流ＩＰを供給したときの、パルス電流ＩＰに対する電源電圧ＶＤＤのインパルス応答波形である第２波形ｚＡ（ｔ）を取得する。この第２波形取得部２０６は、第１の実施の形態における第３波形取得部１０６に対応する。
【０１２０】
第１デコンボリューション処理部２１０は、第１波形ｖＡ（ｔ）に対して、第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、前記第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を算出する。ｉＤＵＴ（０）は、インピーダンス変動がスタートする時刻ｔ＝０における負荷電流ｉＤＵＴ（０）の初期値である。
【０１２１】
以上が波形演算部２００の構成である。続いてその原理を説明する。
図３を参照する。パルス電流ＩＰを生成する電流源、つまり補償回路１２が、メイン電源１０に比べて十分に高速であるとする。すべての時間ｔにおいて、電源電圧ＶＤＤの目標波形の交流成分ｖＴ（ｔ）＝０、つまり、電源電圧ＶＤＤが変動しないとの条件下で計算される補償電流ｉＣＭＰ（ｔ）は、ＤＵＴ１に流れる負荷電流の交流成分ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に等しい。なぜなら、負荷電流の変動が発生した分だけ、外部から電流を注入したときに電源電圧変動がゼロとなるからである。
【０１２２】
つまり式（８）において、ｖＴ（ｔ）＝０としたときに得られるｉＣＭＰ（ｔ）は、ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に相当するため、式（８ａ）が得られる。
｛ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）｝＊ｚＡ（ｔ）＝−ｖＡ（ｔ）      …（８ａ）
【０１２３】
したがって、第１波形ｖＡ（ｔ）の符号を反転した波形に対して、インパルス応答である第２波形ｚＡ（ｔ）を逆畳み込みすることにより、負荷電流の変動波形である第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を計算することができる。
【０１２４】
つまり、図１５の波形演算部２００の第１デコンボリューション処理部２１０の処理は、図７の補償電流波形算出部１００において、ｖＴ（ｔ）＝０としたときの、デコンボリューション処理部１０８の処理と等価である。
【０１２５】
従来のアーキテクチャでは、負荷電流ｉＤＵＴの波形を検出するためには、その経路上に電流センサを挿入する必要があるが、電流センサによって系のインピーダンスが乱されるために、電流センサの有無によって負荷電流ｉＤＵＴが異なり、正確な負荷電流ｉＤＵＴを測定することは難しい場合が多い。図１５の波形演算部２００によれば、電流センサを用いることなく、負荷電流ｉＤＵＴの変動波形を計算することができる。
【０１２６】
たとえば、図１５の波形演算部２００は、第１の実施の形態の図１２の負荷電流取得部１３４として利用してもよい。
【０１２７】
この波形演算部２００は、補償回路１２がメイン電源１０よりも高速な場合に限られず、メイン電源１０と同程度の応答速度を有する場合にも適用可能である。メイン電源１０がある程度高速な場合、一見すると、ＤＵＴ１に流れる負荷電流の高周波成分の一部が、メイン電源１０自身によって供給されてしまい、負荷電流を正しく測定できなくなるようにも思えるが、それは正しくない。なぜなら測定過程において、メイン電源１０からの供給電流の変動がゼロとなる電流源の設定条件を求める演算を経ているからであり、メイン電源１０が低速であることは、本実施の形態において前提条件ではない。
【０１２８】
また、補償回路１２は、デジタルあるいはアナログの設定値に応答して、その設定値に応じた電流を発生する可変電流源と把握することができる。この補償回路１２の応答遅延が遅い場合には、以下の処理を行ってもよい。すなわち、補償回路１２に、所定の単位入力となる設定値を与えたときに、補償回路１２が生成する電流波形を、インパルス応答として予め取得する。そして、補償回路１２に対する実際の設定値（すなわち上述の補償電流ｉＣＭＰの波形）に対して、インパルス応答波形を畳込むことで、補償回路１２が実際に生成する電流波形を正確に求めることができる。補償回路１２のインパルス応答は、工場出荷前に、あるいは出荷後に、補償回路１２に既知の負荷を接続して、波形測定を行うことにより取得してもよい。
【０１２９】
図１６は、図１５の波形演算部の変形例を示すブロック図である。図１６の波形演算部２００ａは、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に加えて、（ii）第５波形ｖＴ（ｔ）を計算可能に構成される。第５波形ｖＴ（ｔ）は、電源電圧ＶＤＤがターゲット電源により安定化されている第１環境（実動作環境）の定常状態において、ＤＵＴ１に所定のインピーダンス変動が生じたときの電源電圧ＶＤＤの波形である。
【０１３０】
波形演算部２００ａは、すでに説明した第１波形取得部２０２、第２波形取得部２０６、第１デコンボリューション処理部２１０に加えて、第４波形取得部２３２、第１コンボリューション処理部２４２をさらに含む。
【０１３１】
第４波形取得部２３２は、第４波形ｚＴ（ｔ）を取得する。第４波形ｚＴ（ｔ）は、実動作環境の定常状態において、電源ラインに所定のパルス電流を供給したときの、パルス電流に対する電源電圧ＶＤＤのインパルス応答波形である。
【０１３２】
電源電圧ＶＤＤのインパルス応答波形を直接測定するよりも、そのスペクトルを測定する方が容易な場合がある。この場合、第４波形取得部２３２は、第４スペクトル取得部２３２ａおよび逆フーリエ変換部２３２ｂを含んでもよい。第４スペクトル取得部２３２ａは、インパルス応答波形あるいはステップ応答のスペクトルである第４スペクトルｚＴ（ｆ）を取得する。第４スペクトルｚＴ（ｆ）は、系の周波数応答を実測することにより、あるいはシミュレーションにより求めることができる。逆フーリエ変換部２３２ｂは、第４スペクトルｚＴ（ｆ）を逆フーリエ変換することにより、第４波形ｚＴ（ｔ）を取得する。
【０１３３】
第１コンボリューション処理部２４２は、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）と第４波形ｚＴ（ｔ）を畳み込み演算することにより第５波形ｖＴ（ｔ）を計算する。
ｖＴ（ｔ）＝｛ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）｝＊ｚＴ（ｔ）
【０１３４】
実動作環境における電源電圧ＶＤＤの変動波形ｖＴ（ｔ）を知りたい場合に、それを実測し、あるいはシミュレーションにより計算することが困難な場合がある。図１６の波形演算部２００ａによれば、第１波形ｖＡ（ｔ）、第２波形ｚＡ（ｔ）および第４波形ｚＴ（ｔ）が既知である場合に、電源電圧ＶＤＤの変動波形ｖＴ（ｔ）を計算により求めることができる。
【０１３５】
この波形演算部２００ａは、第１の実施の形態における第５波形取得部１３２として利用することも可能である。
【０１３６】
図１７は、図１６の波形演算部の変形例を示すブロック図である。図１７の波形演算部２００ｂは、メイン電源１０および補償回路１２を備える電源装置８に使用される。波形演算部２００ｂは、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）、（ii）第５波形ｖＴ（ｔ）に加えて、（iii）補償回路１２が生成すべき補償電流ｉＣＭＰの波形を算出可能である。
【０１３７】
図１７の波形演算部２００ｂは、図１６の波形演算部２００ａに加えて、第２デコンボリューション処理部２０８をさらに備える。第２デコンボリューション処理部２０８は、第５波形ｖＴ（ｔ）と第１波形ｖＡ（ｔ）の差分ｖＴ（ｔ）−ｖＡ（ｔ）に対して、第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、補償電流ｉＣＭＰの波形を記述する第６波形ｉＣＭＰ（ｔ）を算出する。この第２デコンボリューション処理部２０８は、図７のデコンボリューション処理部１０８に他ならない。
【０１３８】
図１７の波形演算部２００ｂによれば、第１波形ｖＡ（ｔ）、第２波形ｚＡ（ｔ）、第４波形ｚＴ（ｔ）が既知であるときに、目標波形となる実動作環境における電源電圧波形ｖＴ（ｔ）を計算し、その目標波形ｖＴ（ｔ）を実現するために必要な補償電流ｉＣＭＰの波形ｉＣＭＰ（ｔ）を計算することができる。
【０１３９】
（第３の実施の形態）
第３の実施の形態では、第２の実施の形態と同様に、電流センサによらない実動作環境における電源電流波形の取得について説明する。第２の実施の形態では、第１波形ｖＡ（ｔ）、第２波形ｚＡ（ｔ）が既知であることを前提としたが、常にそれらが既知であるとは限らず、それらに代えて、第５波形ｖＴ（ｔ）、第４波形ｚＴ（ｔ）が既知である場合もあり得る。第３の実施の形態では、このような状況において、さまざまな波形を生成する技術を説明する。
【０１４０】
図１８は、第３の実施の形態に係る波形演算部３００の構成を示すブロック図である。波形演算部３００は、メイン電源１０とともに、試験装置２の電源装置８の一部を構成する。
【０１４１】
波形演算部３００は、第５波形取得部３０１、第４波形取得部３３２、第３デコンボリューション処理部３１０を含む。
【０１４２】
第５波形取得部３０１は、電源電圧ＶＤＤがターゲット電源により安定化されている実動作環境の定常状態において、ＤＵＴ１に所定のインピーダンス変動が生じたときの電源電圧ＶＤＤの波形である第５波形ｖＴ（ｔ）を取得する。
【０１４３】
第４波形取得部３３２は、実動作環境の定常状態において、電源ラインＶＤＤに所定のパルス電流ＩＰを供給したときの、パルス電流ＩＰに対する電源電圧ＶＤＤのインパルス応答波形である第４波形ｚＴ（ｔ）を取得する。なお第４波形取得部３３２は、図１６の第４波形取得部２３２と同様に構成してもよい。
【０１４４】
第３デコンボリューション処理部３１０は、第５波形ｖＴ（ｔ）に対して、第４波形ｚＴ（ｔ）を逆畳み込み演算することにより、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を算出する。
【０１４５】
この波形演算部３００によれば、第５波形ｖＴ（ｔ）、第４波形ｚＴ（ｔ）が既知である場合に、電流センサによることなく、負荷電流の変動波形である第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）を計算することができる。
【０１４６】
図１９は、図１８の波形演算部の第１の変形例を示すブロック図である。
【０１４７】
図１９の波形演算部３００ａは、図１８の波形演算部３００に加えて、第１波形取得部３０２、第４デコンボリューション処理部３１４、第５デコンボリューション処理部３０８を備える。
【０１４８】
波形演算部３００ａは、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に加えて、（ii）第２波形ｚＡ（ｔ）を算出可能に構成される。第２波形ｚＡ（ｔ）は、電源電圧ＶＤＤがメイン電源１０により安定化されている試験環境の定常状態において、電源ラインに所定のパルス電流ＩＰを供給したときの、パルス電流ＩＰに対する電源電圧ＶＤＤのインパルス応答波形である。
【０１４９】
第１波形取得部３０２、第４デコンボリューション処理部３１４は、第２波形ｚＡ（ｔ）の算出のために設けられる。
【０１５０】
第１波形取得部３０２は、電源電圧ＶＤＤがメイン電源１０により安定化されている試験環境の定常状態において、ＤＵＴ１に所定のインピーダンス変動が生じたときの電源電圧ＶＤＤの波形である第１波形ｖＡ（ｔ）を取得する。
【０１５１】
第４デコンボリューション処理部３１４は、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に対して、第１波形ＶＡ（ｔ）を逆畳み込み演算することにより、第２波形ｚＡ（ｔ）を算出する。
【０１５２】
また波形演算部３００ａは、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）、（ii）第５波形ｖＴ（ｔ）に加えて、（iii）補償回路１２が生成すべき補償電流ｉＣＭＰの波形ｉＣＭＰ（ｔ）を算出可能である。このために波形演算部３００ａは、第５デコンボリューション処理部３０８をさらに備える。
【０１５３】
第５デコンボリューション処理部３０８は、第５波形ｖＴ（ｔ）と第１波形ｖＡ（ｔ）の差分ｖＴ（ｔ）−ｖＡ（ｔ）に対して、第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、補償電流ｉＣＭＰ（ｔ）の波形を記述する第６波形ｉＣＭＰ（ｔ）を算出する。第５デコンボリューション処理部３０８は、図１７の第２デコンボリューション処理部２０８に対応する。
【０１５４】
このように、図１９の波形演算部３００ａによれば、さまざまな波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）、ｚＡ（ｔ）、ｉＣＭＰ（ｔ）を算出できる。
【０１５５】
図２０は、図１８の波形演算部の第２の変形例を示すブロック図である。図２０の波形演算部３００ｂは、図１８の波形演算部３００に加えて、第２波形取得部３０６、第２コンボリューション処理部３２０、第５デコンボリューション処理部３０８を備える。
【０１５６】
波形演算部３００ｂは、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）に加えて、（ii）第１波形ｖＡ（ｔ）を算出可能に構成される。第１波形ｖＡ（ｔ）は、電源電圧ＶＤＤがメイン電源１０により安定化されている試験環境の定常状態において、ＤＵＴ１に所定のインピーダンス変動が生じたときの電源電圧ＶＤＤの波形である。
【０１５７】
第２波形取得部３０６および第２コンボリューション処理部３２０は、第１波形ｖＡ（ｔ）の算出のために設けられる。
【０１５８】
第２波形取得部３０６は、試験環境の定常状態において、電源ラインに所定のパルス電流ＩＰを供給したときの、パルス電流ＩＰに対する電源電圧ＶＤＤのインパルス応答波形である第２波形ｚＡ（ｔ）を取得する。この第２波形取得部３０６は、図１７の第２波形取得部２０６に対応する。
【０１５９】
第２コンボリューション処理部３２０は、第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）と第２波形ｚＡ（ｔ）を畳み込み演算することにより第１波形ｖＡ（ｔ）を算出する。
【０１６０】
また波形演算部３００ｂは、（i）第３波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）、（ii）第５波形ｖＴ（ｔ）に加えて、（iii）補償回路１２が生成すべき補償電流ｉＣＭＰの波形を算出可能である。
【０１６１】
第５デコンボリューション処理部３０８は、このために設けられる。図２０の第５デコンボリューション処理部３０８は、図１９の第５デコンボリューション処理部３０８と同様に、第５波形ｖＴ（ｔ）と第１波形ｖＡ（ｔ）の差分ｖＴ（ｔ）−ｖＡ（ｔ）に対して、第２波形ｚＡ（ｔ）を逆畳み込み演算することにより、第６波形ｉＣＭＰ（ｔ）を算出する。
【０１６２】
このように、図２０の波形演算部３００ｂによれば、さまざまな波形ｉＤＵＴ（ｔ）−ｉＤＵＴ（０）、ｖＡ（ｔ）、ｉＣＭＰ（ｔ）を算出できる。
【０１６３】
第２、第３の実施の形態で説明したデコンボリューション処理部は、第１の実施の形態で説明したのと同様に、フーリエ変換や行列演算によって実現することができる。
【符号の説明】
【０１６４】
１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、８…電源装置、１０…メイン電源、１１…ターゲット電源、１２…補償回路、２０…電圧測定部、２２…制御パターン生成部、１２ａ…補助電源、１２ｂ…ソーススイッチ、１２ｃ…シンクスイッチ、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、１００…補償電流波形算出部、１０２…第１波形取得部、１０４…第２波形取得部、１０６…第３波形取得部、１０８…デコンボリューション処理部、１１０…パルス変調器、１１２…フーリエ変換部、１１４…第４スペクトル生成部、１１６…逆フーリエ変換部、１２０…第１波形行列生成部、１２２…第２波形行列生成部、１２４…第３波形行列生成部、１２６…逆行列生成部、１２８…第４波形行列生成部、１３０…第４波形生成部、１３２…第５波形取得部、１３４…負荷電流取得部、１３６…フーリエ変換部、１３８…第６波形生成部、１４０…第４波形生成部、１４２…演算部、１５０…第７波形取得部、１５２…誤差算出部、２００…波形演算部、２０２…第１波形取得部、２０６…第２波形取得部、２１０…第１デコンボリューション処理部、２３２…第４波形取得部、２３２ａ…第４スペクトル取得部、２３２ｂ…逆フーリエ変換部、２０８…第２デコンボリューション処理部、２４２…第１コンボリューション処理部、３００…波形演算部、３０１…第５波形取得部、３３２…第４波形取得部、３１０…第３デコンボリューション処理部、３０２…第１波形取得部、３１４…第４デコンボリューション処理部、３０８…第５デコンボリューション処理部、３０６…第２波形取得部、３２０…第２コンボリューション処理部。
【図１】
2014215048.tif 000003
【図２】
2014215048.tif 000004
【図３】
2014215048.tif 000005
【図４】
2014215048.tif 000006
【図５】
2014215048.tif 000007
【図６】
2014215048.tif 000008
【図７】
2014215048.tif 000009
【図８】
2014215048.tif 000010
【図９】
2014215048.tif 000011
【図１０】
2014215048.tif 000012
【図１１】
2014215048.tif 000013
【図１２】
2014215048.tif 000014
【図１３】
2014215048.tif 000015
【図１４】
2014215048.tif 000016
【図１５】
2014215048.tif 000017
【図１６】
2014215048.tif 000018
【図１７】
2014215048.tif 000019
【図１８】
2014215048.tif 000020
【図１９】
2014215048.tif 000021
【図２０】
2014215048.tif 000022