(57)【要約】  【課題】  パッケージ内に局所的に熱が集中するのを抑制し、破壊される虞を低減することが可能な素子収納用パッケージおよび実装構造体を提供すること。  【解決手段】  素子収納用パッケージ２は、放熱基板５と、放熱基板上に設けられたセラミックパッケージ６と、第１パワーＭＯＳＦＥＴが実装される第１実装基板７と、第２パワーＭＯＳＦＥＴが実装される第２実装基板８を備えている。さらに、セラミックパッケージ６内には、第１パワーＭＯＳＦＥＴのゲート電極と電気的に接続される第１基板９と、第２パワーＭＯＳＦＥＴ４のゲート電極と電気的に接続される第２基板１０と、第２パワーＭＯＳＦＥＴ４のソース電極が電気的に接続される第３基板１１が設けられている。そして、素子収納用パッケージ２は、セラミックパッケージを貫通するように複数のリード端子１２と、を備えている。【選択図】  図１
2014003213.tif 000002
【特許請求の範囲】
【請求項１】
放熱基板と、
前記放熱基板上に設けられたセラミックパッケージと、
前記セラミックパッケージ内に設けられ、第１パワーＭＯＳＦＥＴが実装される第１実装基板と、
前記セラミックパッケージ内に設けられ、第２パワーＭＯＳＦＥＴが実装され、且つ前記第１パワーＭＯＳＦＥＴのソース電極が電気的に接続される第２実装基板と、
前記セラミックパッケージ内に設けられ、前記第１パワーＭＯＳＦＥＴのゲート電極が電気的に接続される第１基板と、
前記セラミックパッケージ内に設けられ、前記第２パワーＭＯＳＦＥＴのゲート電極が電気的に接続される第２基板と、
前記セラミックパッケージ内に設けられ、前記第２パワーＭＯＳＦＥＴのソース電極が電気的に接続される第３基板と、
前記セラミックパッケージを貫通するように配置され、前記第１実装基板、前記第２実装基板、前記第１基板、前記第２基板および前記第３基板上から前記セラミックパッケージ外にまでそれぞれ延出された複数のリード端子と、を備えたことを特徴とする素子収納用パッケージ。
【請求項２】
請求項１に記載の素子収納用パッケージであって、
前記第１実装基板、前記第２実装基板、前記第１基板、前記第２基板および前記第３基板は、矩形状の板体であって、
前記第１実装基板および前記第２実装基板の面積を合わせた面積は、前記第１基板、前記第２基板および前記第３基板の面積を合わせた面積よりも大きいことを特徴とする素子収納用パッケージ。
【請求項３】
請求項２に記載の素子収納用パッケージであって、
前記第１実装基板、前記第２実装基板、前記第１基板、前記第２基板および前記第３基板は、一方向に並んでおり、
前記第２実装基板は、並んでいる順番の真ん中に位置するとともに、面積が前記第１実装基板の面積よりも大きいことを特徴とする素子収納用パッケージ。
【請求項４】
請求項３に記載の素子収納用パッケージであって、
前記第１実装基板と前記第１基板とが隣接しており、前記第２実装基板と前記第２基板とが隣接していることを特徴とする素子収納用パッケージ。
【請求項５】
請求項１ないし請求項４のいずれかに記載の素子収納用パッケージと、
前記素子収納用パッケージ内の前記第１実装基板に実装された第１パワーＭＯＳＦＥＴおよび前記第２実装基板に実装された第２パワーＭＯＳＦＥＴと、を備えた実装構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を実装することが可能な素子収納用パッケージ、およびパワーＭＯＳＦＥＴを実装し
た実装構造体に関する。
【背景技術】
【０００２】
大電力を取り扱うように設計されたＭＯＳＦＥＴとして、パワーＭＯＳＦＥＴを実装することが可能なパッケージが提案されている（例えば、下記特許文献１参照）。なお、特許文献１に開示されているパッケージは、２つのパワーＭＯＳＦＥＴを積層し、それを樹脂でモールドしたものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３０２９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１で開示されているパッケージは、２つのパワーＭＯＳＦＥＴが積層されて樹脂でモールドされているため、パワーＭＯＳＦＥＴで発生する熱がパッケージ内にこもり易く、樹脂が熱によって破壊される虞がある。
【０００５】
本発明は、パッケージ内に局所的に熱が集中するのを抑制し、破壊される虞を低減することが可能な素子収納用パッケージおよび実装構造体を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る素子収納用パッケージは、放熱基板と、前記放熱基板上に設けられたセラミックパッケージと、前記セラミックパッケージ内に設けられ、第１パワーＭＯＳＦＥＴが実装される第１実装基板と、前記セラミックパッケージ内に設けられ、第２パワーＭＯＳＦＥＴが実装され、且つ前記第１パワーＭＯＳＦＥＴのソース電極が電気的に接続される第２実装基板と、前記セラミックパッケージ内に設けられ、前記第１パワーＭＯＳＦＥＴのゲート電極が電気的に接続される第１基板と、前記セラミックパッケージ内に設けられ、前記第２パワーＭＯＳＦＥＴのゲート電極が電気的に接続される第２基板と、前記セラミックパッケージ内に設けられ、前記第２パワーＭＯＳＦＥＴのソース電極が電気的に接続される第３基板と、前記セラミックパッケージを貫通するように配置され、前記第１実装基板、前記第２実装基板、前記第１基板、前記第２基板および前記第３基板上から前記セラミックパッケージ外にまでそれぞれ延出された複数のリード端子と、を備えたことを特徴とする。
【０００７】
また、本発明の一実施形態に係る実装構造体は、前記素子収納用パッケージと、前記素子収納用パッケージ内の前記第１実装基板に実装された第１パワーＭＯＳＦＥＴおよび前記第２実装基板に実装された第２パワーＭＯＳＦＥＴと、を備えている。
【発明の効果】
【０００８】
本発明は、パッケージ内に局所的に熱が集中するのを抑制し、破壊される虞を低減することが可能な素子収納用パッケージおよび実装構造体を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係る実装構造体であって、斜め前方からセラミックパッケージ内を示した概観斜視図である。
【図２】本発明の一実施形態に係る実装構造体であって、斜め公報からセラミックパッケージ内を示した概観斜視図である。
【図３】本発明の一実施形態に係る実装構造体であって、セラミックパッケージ内を示した平面図である。
【図４】本発明の一実施形態に係る実装構造体であって、下方から放熱基板を示した底面図である。
【図５】本発明の一実施形態に係る実装構造体であって、図３のＡ−Ａ線に沿った断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の一実施形態に係る素子収納用パッケージおよび実装構造体について、図面を参照しながら説明する。
【００１１】
＜実装構造体の構成＞
実装構造体１は、複数のパワーＭＯＳＦＥＴを実装した構造体である。パワーＭＯＳＦＥＴは、大電力を取り扱うように設計されたＭＯＳＦＥＴのことであって、例えば、スイッチング電源や、DC-DCコンバータ等に用いられる。パワーＭＯＳＦＥＴは、下面にドレ
イン電極を有し、上面にゲート電極、ソース電極を有している。ドレイン電極は、実装基板上に実装されて電気的に接続される。ソース電極およびゲート電極は、それぞれワイヤを介して隣接する基板と電気的に接続される。実装構造体１は、素子収納用パッケージ２と、素子収納用パッケージ２内に実装した第１パワーＭＯＳＦＥＴ３および第２パワーＭＯＳＦＥＴ４と、を備えている。
【００１２】
素子収納用パッケージ２は、放熱基板５と、放熱基板上に設けられたセラミックパッケージ６と、第１パワーＭＯＳＦＥＴが実装される第１実装基板７と、第２パワーＭＯＳＦＥＴが実装される第２実装基板８を備えている。さらに、セラミックパッケージ６内には、第１パワーＭＯＳＦＥＴのゲート電極が電気的に接続される第１基板９と、第２パワーＭＯＳＦＥＴ４のゲート電極が電気的に接続される第２基板１０と、第２パワーＭＯＳＦＥＴ４のソース電極が電気的に接続される第３基板１１が設けられている。そして、素子収納用パッケージ２は、セラミックパッケージを貫通するように配置され、第１実装基板７、第２実装基板８、第１基板９、第２基板１０および第３基板１１上からセラミックパッケージ６外にまでそれぞれ延出された複数のリード端子１２と、を備えている。また、第１パワーＭＯＳＦＥＴ３のソース電極は、第２実装基板８にワイヤを介して電気的に接続される。
【００１３】
放熱基板５は、長方形状の金属板であって、例えば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルト等の金属材料、あるいはこれらの金属材料を含有する合金から成る。なお、放熱基板５の熱伝導率は、例えば１５Ｗ／（ｍ・Ｋ）以上４５０Ｗ／（ｍ・Ｋ）以下に設定されている。放熱基板５の熱膨張係数は、例えば３×１０−６／Ｋ以上２８×１０−６／Ｋ以下に設定されている。
【００１４】
また、放熱基板５は、溶融した金属材料を型枠に鋳込んで固化させたインゴットに対して、従来周知の圧延加工または打ち抜き加工等の金属加工法を用いることで、所定形状に製作される。なお、放熱基板５は、平面視したときの一辺の長さは、例えば２５ｍｍ以上１００ｍｍ以下に設定されている。また、放熱基板５の上下方向の厚みは、例えば０．５ｍｍ以上５ｍｍ以下に設定されている。なお、放熱基板５は、放熱基板５の長手方向に位置する両端に上下方向に貫通する貫通孔５ａが設けられている。貫通孔５ａは、螺子やボルトを用いて、外部の基板に固定するのに用いる。
【００１５】
また、放熱基板５の表面は、酸化腐食を防止するために、電気めっき法または無電解めっき法を用いて、ニッケルまたは金等の金属層が形成されている。なお、金属層の厚みは、例えば０．１μｍ以上１０μｍ以下に設定されている。
【００１６】
セラミックパッケージ６は、セラミック基板６ａと、セラミック基板６ａ上に設けられたセラミック枠体６ｂとから構成されている。セラミック基板６ａは、下面に設けられた金属層とろう材等を介して放熱基板５上に設けられる。セラミック基板６ａは、放熱基板５の一対の貫通孔５ａと重ならず、放熱基板５の短手方向に位置する両辺をまたぐように設けられる。セラミック基板６ａは、絶縁性の基板であって、例えば、アルミナまたはムライト等のセラミック材料、或いはガラスセラミック材料等から成る。または、これらの材料のうち複数の材料を混合した複合系材料から成る。また、セラミック基板６ａは、セラミック基板６ａの熱膨張を調整することが可能な金属酸化物微粒子を分散させた高分子樹脂を用いることができる。なお、セラミック基板６ａは、平面視したときの一辺の長さは、例えば２０ｍｍ以上８０ｍｍ以下に設定されている。また、セラミック基板６ａの上下方向の厚みは、例えば０．３ｍｍ以上３ｍｍ以下に設定されている。
【００１７】
セラミック枠体６ｂは、セラミック基板６ａ上にセラミック基板６ａの外周に沿って積層され、第１パワーＭＯＳＦＥＴ３、第２パワーＭＯＳＦＥＴ４を外部から保護するための部材である。セラミック枠体６ｂは、平面視したときに四角形状に形成された枠状体であって、四つの側面から構成されている。また、セラミック枠体６ｂは、側面の一つに、複数の貫通孔が設けられるとともに、外周面の貫通孔の周囲に金属層（ハッチング部）が設けられている。この貫通孔には、リード端子１２が設けられる。なお、リード端子１２は、ろう材を介してセラミック枠体６ｂの側面の貫通孔の周囲に設けられた金属層（ハッチング部）にろう付けされる。
【００１８】
セラミック枠体６ｂは、絶縁性の材料からなり、例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック等のセラミックス、或いは、これらの材料のうち複数の材料を混合した複合系材料から成る。なお、セラミック枠体６ｂの熱膨張率は、例えば４×１０−６／℃以上１０×１０−６／℃以下に設定されている。
【００１９】
また、セラミック枠体６ｂは、平面視したときにセラミック基板６ａに対応する大きさであって、一辺の長さが、例えば２０ｍｍ以上８０ｍｍ以下に設定されている。また、セラミック枠体６ｂの上下方向の厚みは、例えば２．５ｍｍ以上１０ｍｍ以下に設定されている。また、セラミック枠体６ｂを平面視したときの枠の厚みは、例えば１ｍｍ以上４ｍｍ以下に設定されている。
【００２０】
また、セラミック枠体６ｂ上には、セラミック枠体６ｂの上面に沿ってシールリングが設けられてもよい。シールリングは、セラミック枠体６ｂ内を覆うように蓋体１３を設けるときに、シーム溶接等によって蓋体１３と接続するものである。なお、シールリングは、蓋体１３とのシーム溶接性に優れた、例えば銅、タングステン、鉄、ニッケルまたはコバルト等の金属、あるいはこれらの金属を複数種含む合金からなる。また、セラミック枠体６ｂの内側には、第１パワーＭＯＳＦＥＴ３、第２パワーＭＯＳＦＥＴ４を外部から保護するために耐熱性樹脂が充填されるとともに硬化されてもよい。耐熱性樹脂としては、エポキシ樹脂やシリコーン樹脂が用いられる。
【００２１】
セラミック枠体６ｂは、一つの側面に設けられた複数の貫通孔は、リード端子１２を通すことができる大きさに設定されている。リード端子１２のそれぞれは、独立して、第１実装基板７、第２実装基板８、第１基板９、第２基板１０および第３基板１１の上面にろ
う材を介して接続される。
【００２２】
ここで、複数のリード端子１２について、第１実装基板７と接続される端子をリード端子１２ａとし、第２実装基板８と接続される端子をリード端子１２ｂとし、第１基板と接続される端子をリード端子１２ｃとし、第２基板と接続される端子をリード端子１２ｄとし、第３基板と接続される端子をリード端子１２ｅとする。各リード端子１２は、間を空けてそれぞれが電気的に絶縁されている。各リード端子１２は、外部の電子機器と電気的に接続される。
【００２３】
第１実装基板７は、セラミック基板６ａ上であってセラミック枠体６ｂで囲まれる領域に設けられた金属層（ハッチング部）にろう材を介して接合される。第１実装基板７は、リード端子１２ａとろう材等の導電性部材を介して電気的に接続される。また、第１実装基板７は、金錫はんだ等のはんだ材によって第１パワーＭＯＳＦＥＴ３がドレイン電極を介して実装される。第１実装基板７は、長方形状の導電性基板であって、放熱基板５より熱膨張係数が大きいアルミニウムや銅等の材料から成る。第１実装基板７は、長辺が例えば２．５ｍｍ以上２５ｍｍ以下であって、短辺が例えば３ｍｍ以上１２ｍｍ以下に設定されている。第１実装基板７の上下方向の厚みは、例えば０．２ｍｍ以上２ｍｍ以下に設定されている。
【００２４】
第２実装基板８は、セラミック基板６ａ上であってセラミック枠体６ｂで囲まれる領域に設けられた金属層（ハッチング部）にろう材を介して接合される。第２実装基板８は、リード端子１２ｂとろう材等の導電性部材を介して電気的に接続される。また、第１実装基板８は、第１パワーＭＯＳＦＥＴ３のソース電極とボンディングワイヤによって電気的に接続される。さらに、第１実装基板８は、金錫はんだ等のはんだ材によって第２パワーＭＯＳＦＥＴ４がドレイン電極を介して実装される。第２実装基板８は、長方形状の導電性基板であって、放熱基板５と同様の材料から成る。第２実装基板８は、長辺が例えば２．５ｍｍ以上２５ｍｍ以下であって、短辺が例えば４ｍｍ以上１５ｍｍ以下に設定されている。第２実装基板８の上下方向の厚みは、例えば０．２ｍｍ以上２ｍｍ以下に設定されている。
【００２５】
第１基板９は、セラミック基板６ａ上であってセラミック枠体６ｂで囲まれる領域に設けられた金属層（ハッチング部）にろう材を介して接合される。第１基板９は、リード端子１２ｃとろう材等の導電性部材を介して電気的に接続される。また、第１基板９は、第１パワーＭＯＳＦＥＴ３のゲート電極とボンディングワイヤによって電気的に接続される。第１基板９は、長方形状の導電性基板であって、放熱基板５より熱膨張係数が大きいアルミニウムや銅等の材料から成る。第１基板９は、長辺が例えば２．５ｍｍ以上２５ｍｍ以下であって、短辺が例えば１ｍｍ以上２ｍｍ以下に設定されている。第１基板９の上下方向の厚みは、例えば０．２ｍｍ以上２ｍｍ以下に設定されている。
【００２６】
第２基板１０は、セラミック基板６ａ上であってセラミック枠体６ｂで囲まれる領域に設けられた金属層（ハッチング部）にろう材を介して接合される。第２基板１０は、リード端子１２ｄとろう材等の導電性部材を介して電気的に接続される。また、第２基板１０は、第２パワーＭＯＳＦＥＴ４のゲート電極とボンディングワイヤによって電気的に接続される。第２基板１０は、長方形状の導電性基板であって、放熱基板５より熱膨張係数が大きいアルミニウムや銅等の材料から成る。第２基板１０は、長辺が例えば２．５ｍｍ以上２５ｍｍ以下であって、短辺が例えば１ｍｍ以上２ｍｍ以下に設定されている。第２基板１０の上下方向の厚みは、例えば０．２ｍｍ以上２ｍｍ以下に設定されている。
【００２７】
第３基板１１は、セラミック基板６ａ上であってセラミック枠体６ｂで囲まれる領域に設けられた金属層（ハッチング部）にろう材を介して接合される。第３基板１１は、リー
ド端子１２ｅとろう材等の導電性部材を介して電気的に接続される。また、第３基板１１は、第２パワーＭＯＳＦＥＴ４のソース電極とボンディングワイヤによって電気的に接続される。第３基板１１は、長方形状の導電性基板であって、放熱基板５より熱膨張係数が大きいアルミニウムや銅等の材料から成る。第３基板１１は、長辺が例えば２．５ｍｍ以上２５ｍｍ以下であって、短辺が例えば１．５ｍｍ以上６ｍｍ以下に設定されている。第３基板１１の上下方向の厚みは、例えば０．２ｍｍ以上２ｍｍ以下に設定されている。
【００２８】
第１パワーＭＯＳＦＥＴ３および第２パワーＭＯＳＦＥＴ４が実装される第１実装基板７および第２実装基板８の短辺の長さは、第１基板９、第２基板１０および第３基板１１の短辺の長さよりも長く設定されている。また、第１実装基板７、第２実装基板８、第１基板９、第２基板１０および第３基板１１の長辺の長さは、同じ長さになるように設定されている。ここで、同じ長さとは、各基板の長辺の長さの誤差が、０．５ｍｍ以下のものをいう。
【００２９】
第１実装基板７および第２実装基板８の短辺の長さが、第１基板９、第２基板１０および第３基板１１の短辺の長さよりも長く設定されていることで、第１実装基板７および第２実装基板８の合わせた面積の大きさを、第１基板９、第２基板１０および第３基板１１の面積の合わせた大きさよりも大きくすることができる。そして、第１パワーＭＯＳＦＥＴ３および第２パワーＭＯＳＦＥＴ４を実装しやすくすることができる。さらに、第１基板９、第２基板１０のそれぞれの面積を第２実装基板８の面積より小さくすることにより、素子収納用パッケージ２の製造工程で第１基板９、第２基板１０に生じる熱応力が、セラミックパッケージ６と第２実装基板８との接合部に影響することが抑制され、第２実装基板８が配置されるセラミックパッケージ６への応力集中とセラミックパッケージ６に生じるクラックが抑制される。
【００３０】
また、第２実装基板８の面積の大きさは、第１実装基板７の面積の大きさよりも大きくなるように設定されている。第１実装基板７、第２実装基板８、第１基板９、第２基板１０および第３基板１１は、一方向に沿って間を空けて並んで配置されている。具体的には、第１実装基板７がセラミック枠体６ｂで囲まれる領域の一端側に配置されており、第１実装基板７と隣接して第１基板９が配置され、第１基板９と隣接して第２実装基板８が配置され、第２実装基板８と隣接して第２基板１０が配置され、第２基板１０と隣接して第３基板１１が配置されている。そして、第２実装基板８が、並んで配置された順番の真ん中に位置する。また、第２実装基板８が、セラミック枠体６ｂで囲まれる領域の中心と重なるように配置されており、第２実装基板８が占める面積が、セラミック枠体６ｂで囲まれる面積の中で一番大きくなるように設定されている。その結果、第２パワーＭＯＳＦＥＴ４の発する熱を効果的にセラミックパッケージ６の中央部から、第２実装基板８を介してセラミックパッケージ６の外周部にかけて伝達させ、素子収納用パッケージ２の外部に放熱することができるとともに、第１実装基板７、第２実装基板８、第３基板１１とセラミックパッケージ６との間に生じる応力がそれぞれ干渉することを抑制できる。
【００３１】
また、第２実装基板１０は、各基板の中で一番大きく設定することで、第２パワーＭＯＳＦＥＴ４を実装することができる面積を確保するとともに、第１パワーＭＯＳＦＥＴ３のソース電極と電気的に接続することができる箇所を、第２パワーＭＯＳＦＥＴ４と間を空けて確保することができる。
【００３２】
また、第３基板１１の面積は、第１基板９および第２基板１０のそれぞれの面積よりも大きくなるように設定されている。第３基板１１は、第２パワーＭＯＳＦＥＴ４のソース電極と電気的に接続される。パワーＭＯＳＦＥＴに流れる電流は、ソース電極とドレイン電極との間に流れ、熱がゲート電極と接続されている基板より発生しやすい。そこで、パワーＭＯＳＦＥＴのゲート電極と電気的に接続される基板の面積より、パワーＭＯＳＦＥ
Ｔのソース電極と電気的に接続される基板の面積を大きくし、ソース電極とドレイン電極との間に流れる電流に起因して発生する熱を効率よく放熱することができる。
【００３３】
リード端子１２ａは、セラミック枠体６ｂ内の領域に位置する各基板が配列されている配列方向に沿った幅と、セラミック枠体６ｂ外の領域に位置する配列方向に沿った幅とが一致するように設定されている。また、リード端子１２ｂは、セラミック枠体６ｂ内の領域に位置する配列方向に沿った幅が、セラミック枠体６ｂ外の配列方向に沿った幅よりも小さくなるように設けられている。また、リード端子１２ｃは、セラミック枠体６ｂ内の領域に位置する配列方向に沿った幅が、セラミック枠体６ｂ外の領域に位置する配列方向に沿った幅よりも小さくなるように設定されている。また、リード端子１２ｄは、リード端子１２ｃと同様に、セラミック枠体６ｂ内の領域に位置する配列方向に沿った幅が、セラミック枠体６ｂ外の領域に位置する配列方向に沿った幅よりも小さくなるように設定されている。また、リード端子１２ｅは、セラミック枠体６ｂ内の領域に位置する配列方向に沿った幅が、セラミック枠体６ｂ外の配列方向に沿った幅よりも小さくなるように設けられている。
【００３４】
パワーＭＯＳＦＥＴは、大電力を取り扱うため、発熱量が通常の電子部品よりも多く、高温になりやすい。さらに、複数のパワーＭＯＳＦＥＴをパッケージ内に設けることは、パッケージの破壊を起こしやすくする原因となる。本実施形態に係る素子収納用パッケージ２は、セラミックパッケージ６内に、５つの基板を独立配置するとともに、第１パワーＭＯＳＦＥＴ３のソース電極と第２パワーＭＯＳＦＥＴ４のドレイン電極を他の基板よりも大きな第２実装基板８に接続し、発生する熱、伝わる熱を考慮し、パッケージ内に局所的に熱が集中するのを抑制することができる。その結果、実装構造体１または素子収納用パッケージ２が、破壊される虞を低減することができる。
【００３５】
また、第１パワーＭＯＳＦＥＴ３および第２パワーＭＯＳＦＥＴ４が実装される第１実装基板７および第２実装基板８の合わせた面積の大きさを、第１基板９、第２基板１０および第３基板１１の合わせた面積の大きさより大きくする。熱が発生する第１パワーＭＯＳＦＥＴ３および第２パワーＭＯＳＦＥＴ４が実装される第１実装基板７および第２実装基板８のそれぞれの面積を大きくすることで、両実装基板の放熱性を向上させて、両実装基板が熱によってパッケージから剥離したりするのを抑制することができる。
【００３６】
また、第２実装基板８を、並んで配置された５つの基板の中で真ん中に位置するように配置する。第１実装基板７と第２実装基板８の間に、第１基板９を配置する。第２実装基板８と第３基板１１の間に第２基板１０を配置する。そして、第１実装基板７よりも熱が集中しやすい第２実装基板８をパッケージの中心にそろえるように配置することができるとともに、第１実装基板７、第２実装基板８、第３基板１１とセラミックパッケージ６との間に生じる応力がそれぞれ干渉することを抑制できる。即ち、各基板とセラミックパッケージ６との間に生じる応力は、セラミックパッケージ６の一部に偏ることなく分散させることができる。その結果、セラミックパッケージ６が熱によって偏って変形するのを抑制することができ、セラミックパッケージ６が破壊されるのを抑制することができる。
【００３７】
本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
【００３８】
＜実装構造体の製造方法＞
ここで、図１または図２に示す実装構造体１の製造方法を説明する。まず、放熱基板５、第１実装基板７、第２実装基板８、第１基板９、第２基板１０、第３基板１１、各リード端子１２および蓋体１３を準備する。これらの部材のそれぞれは、溶融した金属材料を型枠に鋳込んだ固化させたインゴットに対して、金属加工法を用いることで、所定形状に
製作される。
【００３９】
また、セラミックパッケージ６を準備する。セラミックパッケージ６を構成するセラミック基板６ａおよびセラミック枠体６ｂは、例えば、酸化アルミニウム質焼結体からなる場合、グリーンシートは、酸化アルミニウムからなる原料粉末に、有機バインダー、可塑剤、溶剤または分散剤等を混合添加してペースト状とし、ドクターブレード法やカレンダーロール法等によって形成される。平板形状のグリーンシートにモリブデン−マンガンの金属粒子と樹脂バインダーとを混合してペースト状にしたものを所定位置に塗布するとともに、金型を用いた打ち抜きを施すことによってそれぞれの形状に合わせて製作される。そして、両者を積層するとともに焼成し、両者を焼結させることで、金属層が所定位置に設けられたセラミックパッケージ６が製作される。
【００４０】
次に、準備したセラミックパッケージ６の下面に放熱基板５を所定位置に設けられた金属層に配置し、セラミックパッケージ６内に、第１実装基板７、第２実装基板８、第１基板９、第２基板１０、第３基板１１を所定位置に設けられた金属層に配置し、各リード端子１２をセラミックパッケージ６の外からセラミックパッケージ６の側面に差し込むとともに、各リード端子１２の差し込んだ先端部分を各基板上に配置した後、セラミックパッケージ６と放熱基板５、各基板とセラミックパッケージ６、各リード端子１２とセラミックパッケージ６、各リード端子１２と各基板を銀ロウを介して接合固定する。このようにして、素子収納用パッケージ２を作製することができる。
【００４１】
そして、第１実装基板７上に第１パワーＭＯＳＦＥＴ３を金錫はんだによって実装し、第１パワーＭＯＳＦＥＴ３のドレイン電極を第１実装基板７と電気的に接続する。また、第２実装基板８上に第２パワーＭＯＳＦＥＴ４を金錫はんだによって実装し、第２パワーＭＯＳＦＥＴ４のドレイン電極を第２実装基板８に電気的に接続する。第１パワーＭＯＳＦＥＴ３のゲート電極を第１基板９とアルミニウムからなるボンディングワイヤを介して電気的に接続する。第１パワーＭＯＳＦＥＴ３のソース電極を第２実装基板８とアルミニウムからなるボンディングワイヤを介して電気的に接続する。第２パワーＭＯＳＦＥＴ４のゲート電極を第２基板１０とアルミニウムからなるボンディングワイヤを介して電気的に接続する。第２パワーＭＯＳＦＥＴ４のソース電極を第３基板１１とアルミニウムからなるボンディングワイヤを介して電気的に接続する。
【００４２】
最後に、セラミックパッケージ６のセラミック枠体６ｂで囲まれる領域を覆うようにセラミック枠体６ｂの上端縁に沿って蓋体１３を設ける。蓋体１３は、ろう材を介してセラミック枠体６ｂの上端縁と接続することができる。このようにして、実装構造体１を作製することができる。
【符号の説明】
【００４３】
１  実装構造体
２  素子収納用パッケージ
３  第１パワーＭＯＳＦＥＴ
４  第２パワーＭＯＳＦＥＴ
５  放熱基板
６  セラミックパッケージ
６ａ  セラミック基板
６ｂ  セラミック枠体
７  第１実装基板
８  第２実装基板
９  第１基板
１０  第２基板
１１  第３基板
１２  リード端子
１３  蓋体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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