(57)【要約】【課題】効率低下を抑止し、各種調整や温度補償を不要とした増幅回路を提供する。【解決手段】バイアス回路５０は、トランジスタＱ４と、当該トランジスタＱ４のベースに接続される抵抗Ｒ１および抵抗Ｒ２と、を備えている。抵抗Ｒ１の一端は、トランジスタＱ７のベースに接続され、抵抗Ｒ２の一端は、トランジスタＱ６のベースに接続されている。そして、バイアス回路５０は、アイドリング時において、トランジスタＱ７に印加される電圧が、トランジスタＱ７の動作Ｖｂｅよりも十分に低い電圧になるように、抵抗Ｒ１と抵抗Ｒ２の比が設定されている。また、アイドリング電流は抵抗Ｒ５で設定され、アイドリング時にトランジスタＱ８がオン状態になるように抵抗Ｒ６が設定されている。この場合、アイドリング時には、トランジスタＱ７は、カットオフしたままとなるため、トランジスタＱ７には電流が流れず、正側電源から負側電源には、トランジスタＱ５から、入出力ラインおよびトランジスタＱ８を経て電流が流れることになる。【選択図】図３
2014154930.tif 000002
【特許請求の範囲】
【請求項１】
出力段のダーリントン接続トランジスタを相補的に動作させる増幅回路であって、
前記ダーリントン接続トランジスタに電圧を印加するバイアス回路を備え、
当該バイアス回路は、アイドリング時に、前記ダーリントン接続トランジスタのうち、最終段のいずれか１つのトランジスタをカットオフさせていることを特徴とする増幅回路。
【請求項２】
前記バイアス回路は、バイアス電圧印加用トランジスタと、当該バイアス電圧印加用トランジスタのベースに接続される電圧帰還用抵抗と、を備えた電圧帰還回路であり、
前記ダーリントン接続トランジスタにおける、前段トランジスタのエミッタと後段トランジスタのベースとの間に前記電圧帰還用抵抗の一端が接続され、かつ前記後段トランジスタのベースとエミッタとの間にアイドリング電流設定用抵抗が接続されることを特徴とする請求項１に記載の増幅回路。
【請求項３】
請求項１または請求項２に記載の増幅回路において、
前記ダーリントン接続トランジスタのうち、アイドリング時にカットオフしない側の最終段のトランジスタは、インバーテッド接続であることを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、信号を増幅する増幅回路に関する。
【背景技術】
【０００２】
従来の一般的なＢ級増幅回路は、クロスオーバー歪みを低減するためにバイアス回路が設けられている。（例えば特許文献１を参照）。
【０００３】
図１は、従来のＢ級増幅回路の主要構成を示す回路図である。図１に示すＢ級増幅回路は、電圧増幅回路２０および電流増幅回路１０を備えている。電流増幅回路１０は、４つのトランジスタ（トランジスタＱ１１、Ｑ１２、Ｑ１３、およびＱ１４）、３つの抵抗（抵抗Ｒ１１、Ｒ１２、およびＲ１３）、およびバイアス回路１００を備えている。
【０００４】
ｎｐｎ型のトランジスタＱ１１およびトランジスタＱ１３は、ダーリントン接続されている。同様に、ｐｎｐ型のトランジスタＱ１２およびトランジスタＱ１４もダーリントン接続されている。トランジスタＱ１１およびトランジスタＱ３１のコレクタは、正側電源に接続され、トランジスタＱ１２およびトランジスタＱ１４のコレクタは、負側電源に接続されている。トランジスタＱ１１およびトランジスタＱ１２のエミッタ間には、抵抗Ｒ１１が接続されている。最終段のトランジスタＱ１３およびトランジスタＱ１４のエミッタは、それぞれ抵抗Ｒ１２および抵抗Ｒ１３を介して出力端子に接続されている。
【０００５】
バイアス回路１００は、トランジスタＱ１１およびトランジスタＱ１２のベース間を定電圧に維持する回路である。バイアス回路１００は、トランジスタＱ１乃至Ｑ４のベース−エミッタ間に、それぞれのトランジスタがオンする電圧（以下、Ｖｂｅと言う。）が印加されるように、トランジスタＱ１１およびトランジスタＱ１２のベース間の電圧が設定されている。これにより、入力がない状態あるいは入力が低レベルの状態（以下、アイドリング時と言う。）でも最終段に電流が流れ、負荷を駆動できない状態をなくすことができ、クロスオーバー歪みを低減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−７４５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、トランジスタは、素子毎にＶｂｅにばらつきが存在するため、各トランジスタがカットオフしないように、機器毎にバイアス回路自体の調整が必要になる。
【０００８】
また、各トランジスタは、発熱に伴ってＶｂｅが変化するため、バイアス回路に温度補償が必要になる。すなわち、最終段のトランジスタの発熱を検出し、バイアス回路にフィードバックさせる必要がある（例えば、バイアス回路内のトランジスタを最終段のトランジスタと熱結合させる必要がある）。
【０００９】
さらに、発熱によって最終段のトランジスタのＶｂｅが変化すると、温度補償に伴って電流値が高くなるため、最終段のトランジスタにエミッタ抵抗（図１に示した抵抗Ｒ１および抵抗Ｒ２）が必要になる。この場合、最大出力が低下したり、効率が低下したりする。
【００１０】
そこで、この発明は、効率低下を抑止し、各種調整や温度補償を不要とした増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の増幅回路は、出力段のダーリントン接続トランジスタを相補的に動作させる増幅回路である。そして、本発明の増幅回路は、前記ダーリントン接続トランジスタに電圧を印加するバイアス回路を備え、当該バイアス回路は、アイドリング時に、前記ダーリントン接続トランジスタのうち、最終段のいずれか１つのトランジスタをカットオフさせていることを特徴とする。
【００１２】
具体的には、バイアス回路は、バイアス電圧印加用トランジスタと、当該バイアス電圧印加用トランジスタのベースに接続される電圧帰還用抵抗と、を備えた負帰還回路である。この電圧帰還用抵抗は、ダーリントン接続トランジスタにおける、前段トランジスタのエミッタと後段トランジスタのベースとの間に一端が接続されている。また、後段トランジスタのベース−エミッタ間に、アイドリング電流設定用抵抗が接続されている。
【００１３】
このアイドリング電流設定用抵抗の値を調整すれば、アイドリング電流が決定される。したがって、バイアス回路の電圧帰還抵抗を適切に設定すれば、最終段のトランジスタ（後段トランジスタ）のベース−エミッタ間の電圧を、当該後段トランジスタがカットオフする程度の値に維持することができる。この場合、アイドリング時には、前段トランジスタにのみ電流が流れる。
【００１４】
なお、前記ダーリントン接続の最終段トランジスタのうち、アイドリング時にカットオフしない側のトランジスタをインバーテッド接続とすることも可能である。
【発明の効果】
【００１５】
本発明によれば、効率低下を抑止し、調整や温度補償が不要となる。
【図面の簡単な説明】
【００１６】
【図１】従来のＢ級増幅回路の主要構成を示す回路図である。
【図２】第１の実施形態に係るＢ級増幅回路の主要構成を示す回路図である。
【図３】アイドリング時の電流を示す図である。
【図４】第２の実施形態に係るＢ級増幅回路の主要構成を示す回路図である。
【図５】正負を入れ替えた場合の回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の増幅回路について、図面を参照して説明する。図２は、第１の実施形態に係るＢ級増幅回路の主要構成を示す回路図である。
【００１８】
図２に示す増幅回路は、電流増幅回路１および電圧増幅回路２を備えている。なお、実際には、位相調整用の回路等、他の構成も存在するが、本実施形態においては図示せず、説明を省略する。
【００１９】
本実施形態の増幅回路は、入力信号として、例えば、オーディオ信号を増幅するパワーアンプとして用いられる。
【００２０】
電圧増幅回路２は、３つのトランジスタ（トランジスタＱ１、Ｑ２、およびＱ３）、８つの抵抗（抵抗Ｒ５１〜Ｒ５８）、コンデンサＣ１、およびコンデンサＣ２を備えている。
【００２１】
ｐｎｐ型のトランジスタＱ１およびトランジスタＱ２のエミッタは、それぞれ抵抗Ｒ５２を介して正側電源に接続されている。トランジスタＱ１のコレクタは、抵抗Ｒ５３を介して負側電源に接続されているとともに、ｎｐｎ型のトランジスタＱ３のベースに接続されている。また、トランジスタＱ１のベースは、入力端子に接続されている。入力端子とトランジスタＱ１のベースは、抵抗Ｒ５１を介してグランドに接続され、接地されている。
【００２２】
トランジスタＱ２のコレクタは、負側電源に接続されている。トランジスタＱ２のベースは、抵抗Ｒ５５を介して出力端子に接続されている。出力端子とトランジスタＱ２のベースは、抵抗Ｒ５４を介してグランドに接続され、接地されている。
【００２３】
これらトランジスタＱ１、トランジスタＱ２、抵抗Ｒ５４、および抵抗Ｒ５５は、安定化（帰還）のための回路として機能する。
【００２４】
一方、トランジスタＱ３のコレクタは、コンデンサＣ２、抵抗Ｒ５７、および抵抗Ｒ５６を介して正側電源に接続されている。また、トランジスタＱ３のエミッタは、抵抗Ｒ５８を介して負側電源に接続されている。
【００２５】
そして、正側電源とトランジスタＱ３のコレクタ間が、電流増幅回路１に接続されている。これにより、電圧増幅回路２は、抵抗Ｒ５２〜抵抗Ｒ５７の値を適切に設定することで、入力信号の電圧を所定の増幅率で増幅し、当該増幅された電圧を電流増幅回路１に印加する。
【００２６】
なお、抵抗Ｒ５６および抵抗Ｒ５７の間と、入出力ライン（入力端子と出力端子の接続ライン）と、の間には、コンデンサＣ１が接続されている。コンデンサＣ１は、電解コンデンサ等の容量が大きいものを使用し、電源からの直流成分を遮断し、入力信号に対応した交流成分のみを通過させる。なお、コンデンサＣ２は、抵抗Ｒ５６および抵抗Ｒ５７を介して正側電極に接続されるとともに、コンデンサＱ３のコレクタに接続されているが、当該コンデンサＣ２は、コンデンサＣ１に対して容量が小さく、後述のバイアス回路５０の動作用の容量として機能するものである。
【００２７】
次に、電流増幅回路１について説明する。電流増幅回路１は、４つのトランジスタ（トランジスタＱ５、Ｑ６、Ｑ７、およびＱ８）、抵抗Ｒ５、抵抗Ｒ６、およびバイアス回路５０を備えている。
【００２８】
ｎｐｎ型のトランジスタＱ５およびトランジスタＱ７は、ダーリントン接続されている。同様に、ｐｎｐ型のトランジスタＱ６およびトランジスタＱ８もダーリントン接続されている。
【００２９】
トランジスタＱ５およびトランジスタＱ７のコレクタは、正側電源に接続され、トランジスタＱ６およびトランジスタＱ８のコレクタは、負側電源に接続されている。
【００３０】
トランジスタＱ５およびトランジスタＱ６のエミッタ間には、抵抗Ｒ５および抵抗Ｒ６が接続されている。また、抵抗Ｒ５と抵抗Ｒ６の間は、出力端子に接続されている。これら抵抗Ｒ５は、本発明のアイドリング電流設定用抵抗に相当する。
【００３１】
最終段のトランジスタＱ７およびトランジスタＱ８のエミッタは、それぞれ出力端子に接続されている。
【００３２】
これら回路構成により、電流増幅回路１は、トランジスタＱ５およびトランジスタＱ７からなるダーリントン接続トランジスタと、トランジスタＱ６およびトランジスタＱ８からなるダーリントン接続トランジスタと、を相補的に動作させ、入力信号を所定の増幅率で電流増幅する。増幅された電流は、出力端子から出力される。例えば、入力信号が音声信号であれば、増幅された音声信号が出力端子から出力され、スピーカに供給される。
【００３３】
次に、バイアス回路５０について説明する。バイアス回路５０は、負帰還型の回路であり、トランジスタＱ４と、当該トランジスタＱ４のベースに接続される抵抗Ｒ１および抵抗Ｒ２と、を備えている。トランジスタＱ４は、本発明のバイアス電圧印加用トランジスタに相当する。抵抗Ｒ１および抵抗Ｒ２は、本発明の電圧帰還用抵抗に相当する。
【００３４】
ここで、抵抗Ｒ１の一端は、トランジスタＱ７のベース（トランジスタＱ５のエミッタ）に接続され、抵抗Ｒ２の一端は、トランジスタＱ６のベース（トランジスタＱ４のエミッタ）に接続されている。
【００３５】
したがって、バイアス回路５０は、アイドリング時において、トランジスタＱ７とトランジスタＱ６のベース間電圧を一定に保つ負帰還回路として作用することになる。
【００３６】
例えば、電圧帰還用の抵抗Ｒ１と抵抗Ｒ２でトランジスタＱ７とトランジスタＱ６のベース間電圧を１．５Ｖに設定したとすると、トランジスタＱ６とトランジスタＱ８はオン状態になる。各トランジスタのＶｂｅは、それぞれ約０．６Ｖであり、合計で約１．２Ｖとなる。残りの電圧約０．３Ｖが、Ｑ７のベース、エミッタ間に印加される。この電圧は、トランジスタＱ７のＶｂｅよりも十分に低いため、トランジスタＱ７は、カットオフする。したがって、抵抗Ｒ５の抵抗値によってアイドリング電流が決まる（例えば、電流Ｉ＝０．３／Ｒ５となる）。なお、抵抗Ｒ６は、抵抗Ｒ５に比べて十分に大きな値（例えば、Ｒ５：Ｒ６＝１：２）に設定されている。
【００３７】
この場合、アイドリング時には、トランジスタＱ７は、カットオフしたままとなるため、図３の実線の太い矢印に示すように、正側電源から負側電源には、トランジスタＱ５から、入出力ラインおよびトランジスタＱ８を経て電流が流れることになる。
【００３８】
これにより、最終段のトランジスタＱ７には、アイドリング電流が流れないため、アイドリング時にトランジスタＱ７が発熱することがない。また、トランジスタＱ６およびトランジスタＱ８の発熱も、アイドリング状態では軽微であるため、これらトランジスタＱ６およびトランジスタＱ８のＶｂｅの低下も、トランジスタＱ７のカットオフには、ほとんど影響がない。したがって、バイアス回路５０に温度補償が必要なく、最終段のトランジスタＱ７とバイアス回路のトランジスタＱ４を熱結合させる必要はない。
【００３９】
前述のように、発熱によって最終段のトランジスタのＶｂｅが変化するが、アイドリング電流に対する感度が低く、アイドリング時にトランジスタＱ７がカットオフする条件の下、最終段のトランジスタにエミッタ抵抗は不要になり、最大出力が低下したり、効率が低下したりすることはない。
【００４０】
さらに、最終段のトランジスタＱ７に印加される電圧が、トランジスタＱ７の動作Ｖｂｅよりも十分に低い電圧になるように、抵抗Ｒ１と抵抗Ｒ２の比を設定しておけば、トランジスタの個体差によってＶｂｅがある程度ばらついたとしても、トランジスタＱ７がカットオフしているため、バイアス回路の機器毎の調整が不要になる。例えば、上述の例では、トランジスタＱ７のベースには、Ｖｂｅのばらつきに比べると十分に低い０．３Ｖの電圧が印加されるように設定されているため、Ｖｂｅが例えば±十数ｍＶ程度ばらついたとしても、トランジスタＱ７はカットオフを維持している。
【００４１】
また、負荷の駆動時にトランジスタＱ７自体が発熱したとしても、トランジスタＱ７のベースに印加される電圧は、十分に低いため、アイドリング時にトランジスタがオンすることはない。例えば、トランジスタＱ７のＶｂｅが０．６Ｖであり、温度特性が３ｍＶ／℃程度であったとしても、１００℃程度の温度上昇までトランジスタＱ７はカットオフしたままとなる。なお、トランジスタＱ７のベースに印加される電圧は、さらに低く（例えば０．２Ｖに）設定することも可能である。この場合、さらに温度上昇に対するマージンが大きくなる。
【００４２】
次に、図４は、第２の実施形態に係るＢ級増幅回路の主要構成を示す回路図である。図２と共通する構成については、同一の符号を付し、説明を省略する。
【００４３】
図４に示す増幅回路は、相補動作するダーリントン接続トランジスタのうち、負側の最終段のトランジスタ（図２のトランジスタＱ８）をｎｐｎ型のトランジスタに変えて、負側をインバーテッドダーリントン接続としたものである。
【００４４】
この場合も、抵抗Ｒ５の両端にトランジスタＱ７がカットオフする程度の電圧（例えば０．３Ｖ）がかかるように設定すれば、正側電源から負側電源には、トランジスタＱ５から、入出力ラインおよびトランジスタＱ８０を経て電流が流れることになる。
【００４５】
また、この場合、トランジスタＱ６におけるベース−エミッタ間の電圧は、図２の回路に比べて半分（０．６Ｖ程度）となる。
【００４６】
図４に示す増幅回路では、負側の最終段のトランジスタＱ８０のＶｂｅが、バイアス回路５０の外にかかるため、当該トランジスタＱ８０の温度が上昇してＶｂｅが低下しても、バイアス回路５０への影響はなくなり、さらに熱的安定性が向上する。
【００４７】
また、第１の実施形態および第２の実施形態ともに、トランジスタＱ４およびトランジスタＱ６を同じ基板上に実装すれば、トランジスタＱ６の発熱がある程度トランジスタＱ４に伝達するため、当該トランジスタＱ６の温度補償として機能することが期待できる。
【００４８】
なお、第１の実施形態および第２の実施形態ともに、２段のダーリントン接続トランジスタについて説明したが、例えば３段のダーリントン接続トランジスタにおいても、本発明の適用は可能である。
【００４９】
また、図５（Ａ）に示すように、図２に示した回路のトランジスタＱ４以降のトランジスタの極性を逆にして、正側および負側を入れ替えた回路においても、同様の効果を得ることができる。すなわち、トランジスタＱ６のベースに接続される抵抗Ｒ１と、トランジスタＱ７のベースに接続される抵抗Ｒ２との比を、最終段のトランジスタＱ７に印加される電圧がトランジスタＱ７の動作Ｖｂｅよりも十分に低い電圧になるように設定する。例えば、トランジスタＱ６とトランジスタＱ７のベース間電圧を例えば約１．５Ｖに設定したとすると、トランジスタＱ６とトランジスタＱ８がオン状態となり、トランジスタＱ７に印加される電圧は残りの電圧約０．３Ｖとなり、トランジスタＱ７をカットオフさせることができる。この場合も、アイドリング時には、図５（Ａ）の実線の太い矢印に示すように、トランジスタＱ８から、入出力ラインおよびトランジスタＱ５を経て電流が流れることになり、図２に示した回路と同様の効果を得ることができる。また、この場合においても、図５（Ｂ）に示すように、最終段のトランジスタＱ８をｐｎｐ型のトランジスタＱ８０に代えることで、トランジスタＱ６におけるベース−エミッタ間の電圧を半分（０．６Ｖ程度）に抑え、当該トランジスタＱ８０のＶｂｅをバイアス回路５０の外にかけることもできる。
【符号の説明】
【００５０】
Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８…トランジスタ
Ｒ１，Ｒ２，Ｒ５，Ｒ６…抵抗
１…電流増幅回路
２…電圧増幅回路
５０…バイアス回路
【図１】
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【図２】
2014154930.tif 000004
【図３】
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【図４】
2014154930.tif 000006
【図５】
2014154930.tif 000007