(57)【要約】【課題】クロックバッファ間における電源ノイズの影響を低減する。【解決手段】クロック信号ＣＫ，ＣＫＢが伝送されるクロック配線４１，４２と、クロック信号ＣＫ，ＣＫＢをバッファリングするクロックバッファ５１，５２と、クロックバッファ５１に動作電圧を供給する電源配線Ｖ１，Ｓ１と、クロックバッファ５２に動作電圧を供給する電源配線Ｖ２，Ｓ２とを備える。電源配線Ｖ１，Ｖ２は電源端子３１の近傍に位置する分岐点３１Ｂにて分岐しており、電源配線Ｓ１，Ｓ２は電源端子３２の近傍に位置する分岐点３２Ｂにて分岐している。本発明によれば、隣接するクロックバッファ間おける電源ノイズの影響が低減されるため、各クロックバッファを設計通りの条件で動作させることができる。【選択図】図２
2014116048.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号が伝送されるクロック配線と、
前記クロック信号をバッファリングする第１及び第２のクロックバッファと、
前記第１及び第２のクロックバッファに動作電圧を供給する電源配線と、を備え、
前記クロック配線のうち前記第１のクロックバッファと前記第２のクロックバッファとを接続する第１の配線部分の長さよりも、前記電源配線のうち前記第１のクロックバッファと前記第２のクロックバッファとを接続する第２の配線部分の長さの方が長いことを特徴とする半導体装置。
【請求項２】
前記電源配線は、外部から前記動作電圧が供給される電源端子と分岐点とを接続する第１の区間と、前記分岐点と前記第１のクロックバッファの電源ノードとを接続する第２の区間と、前記分岐点と前記第２のクロックバッファの電源ノードとを接続する第３の区間とを含み、
前記第２及び第３の区間の少なくとも一方の長さは、前記第１の配線部分の長さよりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２及び第３の区間の長さは、いずれも前記第１の配線部分の長さよりも長いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記分岐点は、前記第１及び第２のクロックバッファよりも前記電源端子に近い位置に配置されていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１及び第２のクロックバッファは前記クロック配線に直列に挿入されていることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記クロック信号をバッファリングする第３のクロックバッファをさらに備え、
前記第１のクロックバッファの出力ノードは前記第２のクロックバッファの入力ノードに接続され、
前記第２のクロックバッファの出力ノードは前記第３のクロックバッファの入力ノードに接続され、
前記電源配線は、前記第１乃至第３の区間とは異なる区間であって、前記第１のクロックバッファの電源ノードと前記第３のクロックバッファの電源ノードとを接続する第４の区間をさらに含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記クロック信号をバッファリングする第４のクロックバッファをさらに備え、
前記第３のクロックバッファの出力ノードは前記第４のクロックバッファの入力ノードに接続され、
前記電源配線は、前記第１乃至第４の区間とは異なる区間であって、前記第２のクロックバッファの電源ノードと前記第４のクロックバッファの電源ノードとを接続する第５の区間をさらに含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記電源配線は、外部から前記動作電圧が供給される別の電源端子と別の分岐点とを接続する第６の区間と、前記別の分岐点と前記第３のクロックバッファの電源ノードとを接続する第７の区間と、前記別の分岐点と前記第４のクロックバッファの電源ノードとを接続する第８の区間とをさらに含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記電源端子は半導体基板の第１の辺に沿って配置されており、前記別の電源端子は前記半導体基板の前記第１の辺とは異なる第２の辺に沿って配置されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第１の電源端子と、
前記第１の電源端子に接続された第１の電源配線と、
前記第１の電源配線から分岐して設けられた第２及び第３の電源配線と、
入力ノードにクロック信号が供給され、電源ノードが前記第２の電源配線に接続された第１のクロックバッファと、
入力ノードが前記第１のクロックバッファの出力ノードに接続され、電源ノードが前記第３の電源配線に接続された第２のクロックバッファと、を備え、
前記第２及び第３の電源配線の分岐点は、前記第１の電源配線の近傍に位置していることを特徴とする半導体装置。
【請求項１１】
第２の電源端子と、
前記第２の電源端子に接続された第４の電源配線と、をさらに備え、
前記第２及び第３の電源配線は、前記第２の電源配線の近傍において前記第４の電源配線に接続されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
第２の電源端子と、
前記第２の電源端子に接続された第４の電源配線と、
前記第２の電源配線から分岐して設けられた第５及び第６の電源配線と、
入力ノードに前記第２のクロックバッファから出力されたクロック信号が供給され、電源ノードが前記第５の電源配線に接続された第３のクロックバッファと、
入力ノードが前記第３のクロックバッファの出力ノードに接続され、電源ノードが前記第６の電源配線に接続された第４のクロックバッファと、を備え、
前記第５及び第６の電源配線の分岐点は、前記第２の電源配線の近傍に位置しており、
前記第１乃至第３の電源配線と前記第４乃至第６の電源配線は、半導体基板上において分離されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１の電源端子は半導体基板の第１の辺に沿って配置されており、前記第２の電源端子は前記半導体基板の前記第１の辺とは異なる第２の辺に沿って配置されていることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
互いに同じ電位が供給される第１及び第２の電源端子と、
前記第１の電源端子に接続された第１の電源配線と、
前記第２の電源端子に接続された第２の電源配線と、
入力ノードにクロック信号が供給され、電源ノードが前記第１の電源配線に接続された第１のクロックバッファと、
入力ノードが前記第１のクロックバッファの出力ノードに接続され、電源ノードが前記第２の電源配線に接続された第２のクロックバッファと、を備え、
前記第１の電源配線と前記第２の電源配線は、半導体基板上において分離されていることを特徴とする半導体装置。
【請求項１５】
前記第１の電源端子は半導体基板の第１の辺に沿って配置されており、前記第２の電源端子は前記半導体基板の前記第１の辺とは異なる第２の辺に沿って配置されていることを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、クロック信号をバッファリングする複数のクロックバッファを備える半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）の多くは、パッド電極が半導体基板の中央部に位置するセンターパッド構造を有している。これに対し、パッド電極数の多いＤＲＡＭにおいては、半導体基板の対向する２つの辺に沿ってパッド電極が配置されたエッジパッド構造が採用されることがある（特許文献１参照）。
【０００３】
エッジパッド構造を有するＤＲＡＭにおいては、半導体基板の一方の辺側から入力されたクロック信号を他方の辺の近傍に配置された周辺回路まで伝達する必要があることから、クロック配線の配線距離が非常に長くなってしまう。このため、クロック配線上におけるクロック信号の信号品質を確保すべく、クロック信号をバッファリングする複数のクロックバッファがクロック配線上に挿入されることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１０８３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、クロック信号の周波数によっては、あるクロックバッファのスイッチングによって生じた電源ノイズが別のクロックバッファに影響を与えることがあった。このような現象が生じると、クロック信号の周波数によってクロック配線上におけるクロック信号の伝達速度に差が生じてしまう。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、クロック信号が伝送されるクロック配線と、前記クロック信号をバッファリングする第１及び第２のクロックバッファと、前記第１及び第２のクロックバッファに動作電圧を供給する電源配線と、を備え、前記クロック配線のうち前記第１のクロックバッファと前記第２のクロックバッファとを接続する第１の配線部分の長さよりも、前記電源配線のうち前記第１のクロックバッファと前記第２のクロックバッファとを接続する第２の配線部分の長さの方が長いことを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、第１の電源端子と、前記第１の電源端子に接続された第１の電源配線と、前記第１の電源配線から分岐して設けられた第２及び第３の電源配線と、入力ノードにクロック信号が供給され、電源ノードが前記第２の電源配線に接続された第１のクロックバッファと、入力ノードが前記第１のクロックバッファの出力ノードに接続され、電源ノードが前記第３の電源配線に接続された第２のクロックバッファと、を備え、前記第２及び第３の電源配線の分岐点は、前記第１の電源配線の近傍に位置していることを特徴とする。
【０００８】
本発明のさらに他の側面による半導体装置は、互いに同じ電位が供給される第１及び第２の電源端子と、前記第１の電源端子に接続された第１の電源配線と、前記第２の電源端子に接続された第２の電源配線と、入力ノードにクロック信号が供給され、電源ノードが前記第１の電源配線に接続された第１のクロックバッファと、入力ノードが前記第１のクロックバッファの出力ノードに接続され、電源ノードが前記第２の電源配線に接続された第２のクロックバッファと、を備え、前記第１の電源配線と前記第２の電源配線は、半導体基板上において分離されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、あるクロックバッファのスイッチングによって生じた電源ノイズが隣接するクロックバッファにほとんど伝達されないため、各クロックバッファを設計通りの条件で動作させることができる。これにより、クロック信号の周波数に関わらず、クロック配線上におけるクロック信号の伝達速度をほぼ一定とすることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置のレイアウトを示す略平面図である。
【図２】本発明の第１の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【図３】第１の実施形態によるクロックバッファ５１〜５４の回路図である。
【図４】本発明者らが発明に至る過程で考えた第１のプロトタイプによる半導体装置の構成を説明するための模式的な平面図である。
【図５】電源ノイズとクロックバッファの出力波形との関係を説明するための波形図である。
【図６】本発明者らが発明に至る過程で考えた第２のプロトタイプによる半導体装置の構成を説明するための模式的な平面図である。
【図７】第２のプロトタイプによるクロックバッファ５１〜５４の回路図である。
【図８】第２のプロトタイプにおける電源ノイズの波形を示すグラフであり、（ａ）はクロックバッファ５１の電源ノードに現れる接地電圧ＶＳＳの波形であり、（ｂ）はクロックバッファ５２の電源ノードに現れる接地電圧ＶＳＳの波形である。
【図９】第２のプロトタイプにおけるクロックバッファの遅延量とクロック周期との関係を示すグラフである。
【図１０】第１の実施形態における電源ノイズの波形を示すグラフであり、（ａ）はクロックバッファ５１の電源ノードに現れる接地電圧ＶＳＳの波形であり、（ｂ）はクロックバッファ５２の電源ノードに現れる接地電圧ＶＳＳの波形である。
【図１１】第１の実施形態におけるクロックバッファの遅延量とクロック周期との関係を示すグラフである。
【図１２】本発明の第２の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【図１３】クロック信号ＣＬＫ０〜ＣＬＫ３の波形図である。
【図１４】第２の実施形態におけるクロックバッファ５１〜５４の回路図である。
【図１５】本発明の第３の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【図１６】本発明の第４の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【図１７】本発明の第５の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【図１８】本発明の第６の実施形態による半導体装置の回路図である。
【図１９】図１８に示したバッファ回路ＢＵＦを用いたラッチ回路ＬＴの回路図である。
【図２０】本発明の第７の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置のレイアウトを示す略平面図である。
【００１３】
本実施形態による半導体装置はＤＲＡＭであるが、本発明の適用対象がこれに限定されるものではない。したがって、ＤＲＡＭ以外の半導体メモリデバイス、例えばフラッシュメモリやＲｅＲＡＭに本発明を適用することも可能であるし、ＣＰＵなどのロジック系の半導体デバイスに本発明を適用することも可能である。
【００１４】
図１に示すように、本実施形態による半導体装置は、４つのメモリバンクＢＫ０〜ＢＫ３が形成されたメモリ領域ＭＡと、メモリ領域ＭＡのＹ方向両側に位置する周辺回路領域とを含む半導体チップによって構成されている。
【００１５】
周辺回路領域には半導体チップの周縁部に沿って配置されたパッドエリアＤＱＰＡＤを含む周辺回路領域ＰＳＩＤＥと、周辺回路領域ＰＳＩＤＥとは反対側の半導体チップの周縁部に沿って配置され、パッドエリアＣＡＰＡＤを含む周辺回路領域ＦＳＩＤＥとが含まれている。多くのＤＲＡＭにおいては、半導体チップの中央にパッドエリアが設けられているが、データ入出力端子の数が多い場合には、半導体チップの中央にパッドエリアを設けることが困難となる。このような場合、図示のように、半導体チップの周縁部に複数のパッドエリアが設けられる。
【００１６】
パッドエリアＤＱＰＡＤには、データ入出力端子や電源端子などが配置される。そして、周辺回路領域ＰＳＩＤＥには、データ入出力端子にリードデータを出力するための出力バッファや、データ入出力端子を介して供給されたライトデータを受け付ける入力レシーバなどが形成されている。
【００１７】
一方、パッドエリアＣＡＰＡＤには、アドレス端子、コマンド端子、クロック端子、電源端子などが配置される。そして、周辺回路領域ＦＳＩＤＥには、これらの信号端子を介して供給されるアドレス信号、コマンド信号、クロック信号などを受ける入力レシーバや、クロック信号に同期してアドレス信号やコマンド信号をラッチするラッチ回路などが形成されている。
【００１８】
メモリ領域ＭＡは、周辺回路領域ＰＳＩＤＥと周辺回路領域ＦＳＩＤＥとの間に配置されている。メモリ領域ＭＡに形成されたメモリバンクＢＫ０〜ＢＫ３は、周辺回路領域ＰＳＩＤＥと周辺回路領域ＦＳＩＤＥとを結ぶ方向（Ｙ方向）に沿って順番に配列されている。
【００１９】
メモリ領域ＭＡ内に設けられたメモリバンクＢＫ０〜ＢＫ３の各々は、メモリセルアレイ領域ＡＲＹと、メモリセルアレイ領域ＡＲＹとＸ方向（Ｙ方向と直交する方向）に隣接して設けられたロウデコーダＸＤＥＣと、メモリセルアレイ領域ＡＲＹとＹ方向に隣接して設けられたカラムデコーダＹＤＥＣと、カラムデコーダ領域とＹ方向に隣接して設けられた複数のメインアンプＡＭＰとを備えている。
【００２０】
図２は、本発明の第１の実施形態による半導体装置の構成を説明するための模式的な平面図である。なお、図２においては周辺回路領域ＰＳＩＤＥ，ＦＳＩＤＥを拡大して示しており、実際にはこれら周辺回路領域ＰＳＩＤＥ，ＦＳＩＤＥの面積はメモリ領域ＭＡと比べて非常に小さい。
【００２１】
図２には、パッドエリアＤＱＰＡＤに含まれるいくつかの電源端子１１〜１６と、パッドエリアＣＡＰＡＤに含まれるクロック端子２１，２２及びいくつかの電源端子３１〜３６を図示している。電源端子１１，１３，１５，３１，３３，３５はいずれも電源電位ＶＤＤが供給される端子であり、電源端子１２，１４，１６，３２，３４，３６はいずれも接地電位ＶＳＳが供給される端子である。また、クロック端子２１，２２は、それぞれクロック信号ＣＫ，ＣＫＢが供給される端子である。クロック信号ＣＫ，ＣＫＢは互いに相補の信号である。他の外部端子、例えばデータ入出力端子やアドレス端子などは図示を省略してある。
【００２２】
図２に示すように、クロック端子２１，２２にはそれぞれクロック配線４１，４２が接続されている。クロック配線４１，４２は、周辺回路領域ＦＳＩＤＥに配置された複数のクロック回路７０に接続されるとともに、複数のクロックバッファ５１〜５４を介して周辺回路領域ＰＳＩＤＥに配置されたクロック配線６１，６２に接続されている。クロック配線６１，６２にもクロックバッファ５５，５６が挿入されており、これらクロックバッファ５５，５６によってバッファリングされたクロック信号ＣＫ，ＣＫＢは、それぞれクロック回路７１，７２に供給される。
【００２３】
クロック回路７０は、周辺回路領域ＦＳＩＤＥにおいてクロック信号ＣＫ，ＣＫＢを用いる回路である。クロック回路７０は、クロック端子２１，２２が設けられた周辺回路領域ＦＳＩＤＥに配置されているため、クロック回路７０に供給するクロック信号ＣＫ，ＣＫＢをバッファリングする必要性は少ない。これに対し、クロック回路７１，７２は、周辺回路領域ＰＳＩＤＥにおいてクロック信号ＣＫ，ＣＫＢを用いる回路であり、クロック端子２１，２２から距離が離れた周辺回路領域ＰＳＩＤＥに配置されている。このため、これらクロック回路７１，７２には、クロックバッファ５１〜５６によってバッファリングされたクロック信号ＣＫ，ＣＫＢが供給される。
【００２４】
図２に示すように、クロックバッファ５１〜５４は電源配線Ｖ１，Ｖ２のいずれか及び電源配線Ｓ１，Ｓ２のいずれかに接続されている。電源配線Ｖ１，Ｖ２はいずれも電源端子１１，３１に接続された配線であり、電源端子１１の近傍に位置する分岐点１１Ｂ及び電源端子３１の近傍に位置する分岐点３１Ｂにおいて電源配線Ｖ１，Ｖ２に分岐する。同様に、電源配線Ｓ１，Ｓ２はいずれも電源端子１２，３２に接続された配線であり、電源端子１２の近傍に位置する分岐点１２Ｂ及び電源端子３２の近傍に位置する分岐点３２Ｂにおいて電源配線Ｓ１，Ｓ２に分岐する。電源端子の近傍とは、少なくとも対応するクロックバッファよりも電源端子に近い必要があるが、可能な限り電源端子に近いことが望まれる。
【００２５】
これら電源配線Ｖ１，Ｖ２，Ｓ１，Ｓ２は、クロックバッファ５１〜５４に専用の配線であり、本実施形態においては他の回路には接続されていない。例えば、周辺回路領域ＦＳＩＤＥに配置された回路８０は電源配線Ｖ０，Ｓ０に接続されており、これら電源配線Ｖ０，Ｓ０を介して供給される電源電位に基づいて動作する。電源配線Ｖ０は電源端子３３，３５に接続され、電源配線Ｖ１，Ｖ２とは分離されている。同様に、電源配線Ｓ０は電源端子３４，３６に接続され、電源配線Ｓ１，Ｓ２とは分離されている。このため、回路８０の動作によって生じる電源ノイズがチップ上においてクロックバッファ５１〜５４に伝達することはない。
【００２６】
これに対し、クロックバッファ５５は電源配線Ｖ４，Ｓ４に接続されており、これら電源配線Ｖ４，Ｓ４を介して供給される電源電位に基づいて動作する。電源配線Ｖ４，Ｓ４はそれぞれ電源端子１３，１４に接続されている。同様に、クロックバッファ５６は電源配線Ｖ５，Ｓ５に接続されており、これら電源配線Ｖ５，Ｓ５を介して供給される電源電位に基づいて動作する。電源配線Ｖ５，Ｓ５はそれぞれ電源端子１５，１６に接続されている。電源端子１３〜１６は、周辺回路領域ＰＳＩＤＥに配置された図示しない他の回路にも接続されているが、電源配線Ｖ４，Ｖ５，Ｓ４，Ｓ５への分岐点１３Ｂ〜１６Ｂがいずれも電源端子１３〜１６の近傍に位置しているため、当該他の回路の動作によって生じる電源ノイズがクロックバッファ５５，５６に及ぼす影響は最小限にとどめられる。
【００２７】
図２に示すように、クロックバッファ５１，５３は電源配線Ｖ１，Ｓ１に接続され、クロックバッファ５２，５４は電源配線Ｖ２，Ｓ２に接続されている。つまり、この順に直列接続されたクロックバッファ５１〜５４が電源配線Ｖ１，Ｓ１及び電源配線Ｖ２，Ｓ２に交互に接続されていることになる。
【００２８】
図３は、クロックバッファ５１〜５４の回路図である。
【００２９】
図３に示すように、クロックバッファ５１〜５４はいずれも２個のインバータ回路ＩＮＶによって構成されている。一方のインバータ回路はクロック信号ＣＫをバッファリングする回路であり、他方のインバータ回路はクロック信号ＣＫＢをバッファリングする回路である。初段のクロックバッファ５１の出力ノード５１ｏＡ，５１ｏＢは次段のクロックバッファ５２の入力ノード５２ｉＡ，５２ｉＢに接続され、クロックバッファ５２の出力ノード５２ｏＡ，５２ｏＢは次段のクロックバッファ５３の入力ノード５３ｉＡ，５３ｉＢに接続され、クロックバッファ５３の出力ノード５３ｏＡ，５３ｏＢは次段のクロックバッファ５４の入力ノード５４ｉＡ，５４ｉＢに接続されている。
【００３０】
そして、クロックバッファ５１，５３の電源ノード、つまり、Ｐチャンネル型ＭＯＳトランジスタのソース及びＮチャンネル型ＭＯＳトランジスタのソースは、それぞれ電源配線Ｖ１，Ｓ１に接続され、クロックバッファ５２，５４の電源ノード、つまり、Ｐチャンネル型ＭＯＳトランジスタのソース及びＮチャンネル型ＭＯＳトランジスタのソースは、それぞれ電源配線Ｖ２，Ｓ２に接続されている。かかる構成により、あるクロックバッファのスイッチングによって生じる電源ノイズが隣接するクロックバッファに直接伝達されることが無くなる。例えば、クロックバッファ５２によって生じた電源ノイズは、矢印Ｎｖ，Ｎｓに示すように、前段のクロックバッファ５１や次段のクロックバッファ５３に直接伝達されることが無い。
【００３１】
これに対し、隣接しないクロックバッファ間、例えばクロックバッファ５１とクロックバッファ５３との間においては、電源ノイズの影響が及ぶ。しかしながら、隣接しないクロックバッファ間はある程度の距離が離れていることから、あるクロックバッファ（例えばクロックバッファ５１）の動作によって生じた電源ノイズが他のクロックバッファ（例えばクロックバッファ５３）に到達する時点では、電源ノイズはある程度減衰しており、或いは、他のクロックバッファ（例えばクロックバッファ５３）の動作タイミングと異なるタイミングで電源ノイズが到達する。このため、隣接しないクロックバッファ間における電源ノイズの影響は少ない。
【００３２】
一方、隣接するクロックバッファ間においても、電源配線の分岐点１１Ｂ，１２Ｂ，３１Ｂ，３２Ｂを経由して電源ノイズが伝達しうるが、分岐点１１Ｂ，１２Ｂ，３１Ｂ，３２Ｂを経由した電源経路は非常に長いため、その影響はほとんど無い。つまり、あるクロックバッファ（例えばクロックバッファ５１）の動作によって生じた電源ノイズが分岐点（例えば分岐点３１Ｂ，３２Ｂ）を経由して他のクロックバッファ（例えばクロックバッファ５２）に到達する時点では、電源ノイズはほとんど減衰している。このため、隣接するクロックバッファ間における電源ノイズの影響はほとんどない。
【００３３】
このような効果を得るためには、隣接するクロックバッファ間を接続するクロック配線の長さよりも、隣接するクロックバッファ間を接続する電源配線の長さを長く設計することが好ましい。つまり、あるクロックバッファ（例えばクロックバッファ５１）とこれに隣接するクロックバッファ（例えばクロックバッファ５２）とを接続するクロック配線の長さをＬ０とし、あるクロックバッファ（例えばクロックバッファ５１）の電源ノードと分岐点３１Ｂ，３２Ｂとの距離をＬ１とし、他のクロックバッファ（例えばクロックバッファ５２）の電源ノードと分岐点３１Ｂ，３２Ｂとの距離をＬ２とした場合、
Ｌ０＜Ｌ１＋Ｌ２  （条件Ａ）
に設計すればよい。
【００３４】
特に、
Ｌ０＜Ｌ１  又は  Ｌ０＜Ｌ２  （条件Ｂ）
に設計することがより好ましく、
Ｌ０＜Ｌ１  且つ  Ｌ０＜Ｌ２  （条件Ｃ）
に設計することがよりいっそう好ましい。
本実施形態においては、全てのクロックバッファ間において条件Ａ，Ｂが満たされており、クロックバッファ５２，５３間において条件Ｃが満たされている。
【００３５】
本発明においては、長さＬ０を「第１の配線部分の長さ」、Ｌ１＋Ｌ２を「第２の配線部分の長さ」と呼ぶことがある。また、ある電源端子（例えば電源端子３１）から対応する分岐点（例えば分岐点３１Ｂ）までの区間を「第１の区間」又は「第６の区間」、隣接する２つのクロックバッファの一方（例えばクロックバッファ５１）の電源ノードと該分岐点３１Ｂとの区間を「第２の区間」又は「第７の区間」、隣接する２つのクロックバッファの他方（例えばクロックバッファ５２）の電源ノードと該分岐点３１Ｂとの区間を「第３の区間」又は「第８の区間」と呼ぶことがある。さらに、同じ電源配線に接続された２つのクロックバッファ（例えばクロックバッファ５１，５３）の電源ノード間を「第４の区間」又は「第５の区間」と呼ぶことがある。
【００３６】
以上説明した構成により、クロックバッファ間における電源ノイズの干渉が大幅に抑制されることから、クロック信号ＣＫ，ＣＫＢの信号品質を高品質に保ったまま、チップ上を長距離に亘って伝送することが可能となる。
【００３７】
図４は、本発明者らが発明に至る過程で考えた第１のプロトタイプによる半導体装置の構成を説明するための模式的な平面図である。
【００３８】
図４に示す半導体装置では、クロックバッファ５１〜５４用の電源配線Ｖ１，Ｖ２，Ｓ１，Ｓ２が削除され、回路８０と共用される電源配線Ｖ０，Ｓ０にクロックバッファ５１〜５６が接続されている。かかる構成の場合、回路８０の動作に伴って生じる電源ノイズが電源配線Ｖ０，Ｓ０を介してクロックバッファ５１〜５６に伝達されるおそれがある。
【００３９】
例えば、図５（ａ）に示すように電源ノイズが生じていない場合におけるクロックバッファ５１〜５４の出力波形が波形Ａで表されるとすると、図５（ｂ）に示すように電源ノイズによってＶＤＤ−ＶＳＳ間の電圧が瞬間的に大きくなった場合には、クロックバッファ５１〜５４の駆動能力が上昇し、出力波形が波形Ｂに変化してしまう。波形Ｂは、波形Ａよりも急峻であり、したがってクロック信号ＣＫ，ＣＫＢの伝達速度は設計値よりも速くなる。逆に、図５（ｃ）に示すように電源ノイズによってＶＤＤ−ＶＳＳ間の電圧が瞬間的に小さくなった場合には、クロックバッファ５１〜５４の駆動能力が低下し、出力波形が波形Ｃに変化してしまう。波形Ｃは、波形Ａよりもなだらかであり、したがってクロック信号ＣＫ，ＣＫＢの伝達速度は設計値よりも遅くなる。
【００４０】
このように、クロックバッファ５１〜５４に供給される電源電圧がノイズによって変動すると、クロック信号ＣＫ，ＣＫＢの伝達速度が設計値からずれてしまう。この場合、クロック信号ＣＫ，ＣＫＢをタイミング信号として用いる各種回路（例えばクロック回路７１，７２）の動作マージンが低下し、場合によっては誤動作を起こす可能性がある。
【００４１】
図６は、本発明者らが発明に至る過程で考えた第２のプロトタイプによる半導体装置の構成を説明するための模式的な平面図である。
【００４２】
図６に示す半導体装置では、図４に示した半導体装置とは異なり、クロックバッファ５１〜５４に専用の電源配線Ｖ１，Ｓ１を割り当てている。したがって、他の回路の動作によって生じる電源ノイズが電源配線Ｖ１，Ｓ１を介してクロックバッファ５１〜５４に伝達されることはない。しかしながら、図６に示す半導体装置では、図２に示した本実施形態による半導体装置とは異なり、各クロックバッファ５１〜５４に同じ電源配線Ｖ１，Ｓ１が用いられている。このため、例えば図７に示すように、クロックバッファ５１のスイッチングによって生じる電源ノイズＮｖ，Ｎｓが次段のクロックバッファ５２に伝達され、クロックバッファ５２の出力波形が設計値からずれてしまうおそれがある。
【００４３】
図８は第２のプロトタイプにおける電源ノイズの波形を示すグラフであり、（ａ）はクロックバッファ５１の電源ノードに現れる接地電圧ＶＳＳの波形であり、（ｂ）はクロックバッファ５２の電源ノードに現れる接地電圧ＶＳＳの波形である。
【００４４】
図８に示すように、クロックバッファ５１の電源ノードに現れる接地電圧ＶＳＳと、クロックバッファ５２の電源ノードに現れる接地電圧ＶＳＳは、互いに位相の異なるノイズ成分を有している。このような位相差が生じるのは、クロック信号ＣＫ，ＣＫＢがクロックバッファ５１〜５４の順に伝送されることから、電源ノイズの発生タイミングがクロックバッファ５１〜５４ごとに相違するからである。
【００４５】
図８において破線で示しているのは、クロック信号ＣＫ，ＣＫＢの周期が４ｎｓ（２５０ＭＨｚ）である場合の電圧波形であり、実線で示しているのはクロック信号ＣＫ，ＣＫＢの周期が１ｎｓ（１ＧＨｚ）である場合の電圧波形である（後述する図１０においても同様）。ここで、破線で示すようにクロック信号ＣＫ，ＣＫＢの周期が長い場合（周波数が低い場合）には、発生した電源ノイズが１クロックサイクルでほぼ減衰するため、電源ノイズとクロック信号ＣＫ，ＣＫＢとの干渉はあまり生じない。これに対し、実線で示すようにクロック信号ＣＫ，ＣＫＢの周期が短い場合（周波数が高い場合）には、発生した電源ノイズが減衰する前に次のクロックエッジが到来するため、電源ノイズとクロック信号ＣＫ，ＣＫＢとが干渉してしまう。その結果、電源ノイズのピークがより大きくなり、クロック信号ＣＫ，ＣＫＢの周期が４ｎｓである場合と比べて△Ｖの差が生じる。
【００４６】
図９は、第２のプロトタイプにおけるクロックバッファの遅延量とクロック周期との関係を示すグラフである。
【００４７】
図９に示すように、第２のプロトタイプでは、クロック信号ＣＫ，ＣＫＢの周期が短いほど（周波数が高いほど）、クロックバッファの遅延量が大きくなっていることが分かる。このように、第２のプロトタイプではクロック信号ＣＫ，ＣＫＢの周波数によってクロックバッファの遅延量が変化するため、クロック信号ＣＫ，ＣＫＢの周波数を複数種類使用可能とするための設計が困難となる。
【００４８】
図１０は本実施形態における電源ノイズの波形を示すグラフであり、（ａ）はクロックバッファ５１の電源ノードに現れる接地電圧ＶＳＳの波形であり、（ｂ）はクロックバッファ５２の電源ノードに現れる接地電圧ＶＳＳの波形である。
【００４９】
図１０に示すように、本実施形態においても、クロックバッファ５１の電源ノードに現れる接地電圧ＶＳＳと、クロックバッファ５２の電源ノードに現れる接地電圧ＶＳＳは、互いに位相の異なるノイズ成分を有している。しかしながら、本実施形態では、クロック信号ＣＫ，ＣＫＢの周期が４ｎｓ（２５０ＭＨｚ）である場合の電源ノイズのピークと、クロック信号ＣＫ，ＣＫＢの周期が１ｎｓ（１ＧＨｚ）である場合の電源ノイズのピークがほぼ一致する。これは、隣接するクロックバッファ間において電源配線が共有されておらず、このため隣接するクロックバッファ間において電源ノイズとクロック信号ＣＫ，ＣＫＢとの干渉が生じないからである。
【００５０】
図１１は、本実施形態におけるクロックバッファの遅延量とクロック周期との関係を示すグラフである。
【００５１】
図１１に示すように、本実施形態による半導体装置では、クロック信号ＣＫ，ＣＫＢの周期に関わらずクロックバッファの遅延量がほぼ一定である。このため、クロック信号ＣＫ，ＣＫＢの周波数を複数種類使用可能とする場合であっても、設計が困難となることはない。なお、図１１においてクロック信号ＣＫ，ＣＫＢの転送回数が少ない場合（１回〜４回）、クロック信号ＣＫ，ＣＫＢの周波数によってクロックバッファの遅延量が異なっているが、実際には、ある程度の回数が転送された後の安定したクロック信号ＣＫ，ＣＫＢが使用されるため問題はない。
【００５２】
以上説明したように、本実施形態による半導体装置は、隣接するクロックバッファ間において電源配線を分離していることから、隣接するクロックバッファ間における電源ノイズの影響を防止することができる。これにより、使用するクロック信号ＣＫ，ＣＫＢの周波数にかかわらず、ほぼ一定の転送速度を実現することが可能となる。
【００５３】
次に、本発明の第２の実施形態について説明する。
【００５４】
図１２は、本発明の第２の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【００５５】
図１２に示す半導体装置は、クロックバッファ５１の前段に分周回路９１が接続され、クロックバッファ５４の前段に逓倍回路９２が接続されている点において、第１の実施形態と相違している。分周回路９１は、図１３に示すようにクロック信号ＣＫ，ＣＫＢに基づいて４相のクロック信号ＣＬＫ０〜ＣＬＫ３を生成する回路であり、クロック信号ＣＬＫ０〜ＣＬＫ３の立ち上がりエッジは、それぞれクロック信号ＣＫ，ＣＫＢの異なる立ち上がりエッジ又は立ち下がりエッジに同期する。これにより、クロック信号ＣＬＫ０〜ＣＬＫ３の位相は互いに異なり、且つ、その周波数はクロック信号ＣＫ，ＣＫＢの半分となる。逓倍回路９２は４相のクロック信号ＣＬＫ０〜ＣＬＫ３に基づいてクロック信号ＣＫ，ＣＫＢを再生する回路である。逓倍回路９２によって再生されたクロック信号ＣＫ，ＣＫＢは、データ入出力回路５７，５８に供給される。データ入出力回路５７，５８は、メモリ領域から読み出されたデータをクロック信号ＣＫ，ＣＫＢに同期してそれぞれデータ端子１７，１８に出力する回路である。
【００５６】
図１４は、第２の実施形態におけるクロックバッファ５１〜５４の回路図である。
【００５７】
図１４に示すように、本実施形態においては各クロックバッファ５１〜５４が４つのインバータ回路ＩＮＶによって構成されている。そして、クロックバッファ５１，５３を構成するインバータ回路の電源ノードについては電源配線Ｖ１，Ｓ１に接続され、クロックバッファ５２，５４を構成するインバータ回路の電源ノードについては電源配線Ｖ２，Ｓ２に接続されている。かかる構成により、第１の実施形態と同様、隣接するクロックバッファ間における電源ノイズの影響を防止することが可能となる。しかも、本実施形態では、周辺回路領域ＦＳＩＤＥと周辺回路領域ＰＳＩＤＥとを接続する距離の長いクロック配線上を伝送されるクロック信号ＣＬＫ０〜ＣＬＫ３の周波数が低減されていることから、第１の実施形態に比べて消費電流を削減することも可能となる。
【００５８】
次に、本発明の第３の実施形態について説明する。
【００５９】
図１５は、本発明の第３の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【００６０】
図１５に示すように、本実施形態による半導体装置は、直列接続された９個のクロックバッファ１０１〜１０９と、クロックバッファ１０９の後段に並列接続されたクロックバッファ１１０，１１１を備えている。また、分岐点１１Ｂ，３１Ｂからは３つの電源配線Ｖ１〜Ｖ３が分岐しており、分岐点１２Ｂ，３２Ｂからは３つの電源配線Ｓ１〜Ｓ３が分岐している。そして、クロックバッファ１０１，１０４，１０７の電源ノードについては電源配線Ｖ１，Ｓ１に接続され、クロックバッファ１０２，１０５，１０８の電源ノードについては電源配線Ｖ２，Ｓ２に接続され、クロックバッファ１０３，１０６，１０９の電源ノードについては電源配線Ｖ３，Ｓ３に接続されている。
【００６１】
本実施形態ではクロックバッファの数が多く、このため、隣接するクロックバッファ間における距離が第１及び第２の実施形態よりも短くなっている。しかしながら、本実施形態では、３種類の電源配線Ｖ１〜Ｖ３及びＳ１〜Ｓ３を用いていることから、隣接するクロックバッファ間のみならず、２つ隣のクロックバッファ間における電源ノイズの影響も防止される。本実施形態においては、３つ隣のクロックバッファ間においては同じ電源配線が用いられるため、電源ノイズが相互に影響しうるが、３つ隣のクロックバッファ間における距離は十分に離れていることから、伝達する電源ノイズは大幅に減衰する。これにより、隣接するクロックバッファ間の距離が近い場合であっても、第１及び第２の実施形態と同様の効果を得ることが可能となる。
【００６２】
次に、本発明の第４の実施形態について説明する。
【００６３】
図１６は、本発明の第４の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【００６４】
図１６に示すように、本実施形態による半導体装置においては、クロックバッファ５１の電源ノードが電源配線Ｖ１，Ｓ１に接続され、クロックバッファ５２の電源ノードが電源配線Ｖ２，Ｓ２に接続され、クロックバッファ５３の電源ノードが電源配線Ｖ１１，Ｓ１１に接続され、クロックバッファ５４の電源ノードが電源配線Ｖ１２，Ｓ１２に接続されている。第１の実施形態と同様、電源配線Ｖ１，Ｖ２はいずれも電源端子３１に接続され分岐点３１Ｂにて分岐する配線であり、電源配線Ｓ１，Ｓ２はいずれも電源端子３２に接続され分岐点３２Ｂにて分岐する配線である。一方、電源配線Ｖ１１，Ｖ１２はいずれも電源端子１１に接続され分岐点１１Ｂにて分岐する配線であり、電源配線Ｓ１１，Ｓ１２はいずれも電源端子１２に接続され分岐点１２Ｂにて分岐する配線である。
【００６５】
本実施形態では、電源配線Ｖ１，Ｖ２と電源配線Ｖ１１，Ｖ１２とがチップ上で分離されている。同様に、電源配線Ｓ１，Ｓ２と電源配線Ｓ１１，Ｓ１２とがチップ上で分離されている。これにより、クロックバッファ５１，５２にて発生する電源ノイズがクロックバッファ５３，５４に影響を与えることはほとんど無くなる。逆もまた然りである。これにより、あるクロックバッファにて発生する電源ノイズが他のクロックバッファに与える影響がよりいっそう小さくなる。しかも、電源配線に必要な長さも短くなることから、当該配線層における配線レイアウトにも余裕が生じる。
【００６６】
なお、電源端子１１，３１は同じ電源電位ＶＤＤが供給される端子であるため、当該半導体装置が搭載されるパッケージ又はモジュール基板上においては、両者は短絡される。電源端子１２，３２についても同様である。しかしながら、パッケージやモジュール基板を経由するルートは配線距離が非常に長く、且つ、寄生容量も大きいことから、このようなルートを介した電源ノイズの伝達はほぼ無視することができる。
【００６７】
次に、本発明の第５の実施形態について説明する。
【００６８】
図１７は、本発明の第５の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【００６９】
図１７に示すように、本実施形態による半導体装置においては、電源配線Ｖ１，Ｖ２，Ｓ１，Ｓ２にいくつかのクロック回路７３が接続されている。クロック回路７３は、クロック回路７０と同様、クロック信号ＣＫ，ＣＫＢを用いる回路であるが、電源ノイズの発生源とはなりにくい回路である。このように、電源ノイズの発生源とはなりにくい回路については、電源配線Ｖ１，Ｖ２，Ｓ１，Ｓ２に接続しても構わない。電源ノイズの発生源とはなりにくい回路としては、駆動能力の大きなトランジスタを持たない回路が挙げられる。
【００７０】
次に、本発明の第６の実施形態について説明する。
【００７１】
図１８は、本発明の第６の実施形態による半導体装置の回路図である。
【００７２】
既に説明した第１〜第５の実施形態では、長距離なクロック配線に挿入されたクロックバッファを対象としていたが、図１８に示すように、２段のインバータ回路ＩＮＶ１，ＩＮＶ２が直列接続された単純なバッファ回路ＢＵＦに本発明を適用することも可能である。図１８に示すバッファ回路ＢＵＦは、初段のインバータ回路ＩＮＶ１の電源ノードについては電源配線Ｖ１，Ｓ１に接続され、次段のインバータ回路ＩＮＶ２の電源ノードについては電源配線Ｖ２，Ｓ２に接続されている。これにより、初段のインバータ回路ＩＮＶ１と次段のインバータ回路ＩＮＶ２の電源ノイズが相互に影響を及ぼさないことから、高い信号品質を維持しつつクロック信号ＣＫをバッファリングすることが可能となる。
【００７３】
図１９は、図１８に示したバッファ回路ＢＵＦを用いたラッチ回路ＬＴの回路図である。
【００７４】
図１９に示すラッチ回路ＬＴは、２つのインバータ回路ＩＮＶ３，ＩＮＶ４が循環接続された構成を有しており、入力信号ＩＮが供給される端子とインバータ回路ＩＮＶ３の入力ノードとの間にはトランスファゲートＴＧ１が接続され、インバータ回路ＩＮＶ４の出力ノードとインバータ回路ＩＮＶ３の入力ノードとの間にはトランスファゲートＴＧ２が接続されている。トランスファゲートＴＧ１，ＴＧ２は、クロック信号ＣＫに同期して排他的に導通する回路であり、かかる構成によりクロック信号ＣＫに同期して入力信号ＩＮをラッチし、ラッチした信号を出力信号ＯＵＴとして出力する。
【００７５】
そして、トランスファゲートＴＧ１，ＴＧ２の動作は、バッファ回路ＢＵＦによって制御される。このように、ラッチ回路ＬＴに使用する相補のクロック信号を生成するためのバッファ回路ＢＵＦに本発明を適用することも可能である。
【００７６】
次に、本発明の第７の実施形態について説明する。
【００７７】
図２０は、本発明の第７の実施形態による半導体装置の構成を説明するための模式的な平面図である。
【００７８】
図２０に示す半導体装置はＡＳＩＣ（Application Specific Integrated Circuit）であり、複数の機能ブロック１２１〜１２５を有している。各機能ブロック１２１〜１２５は互いに異なる機能を実現する回路であるが、その動作は当該チップに供給されるクロック信号ＣＫ，ＣＫＢに同期して行われる。図２０に示すように、各機能ブロック１２１〜１２５にはそれぞれクロックバッファ１３１〜１３５が含まれている。ここで、クロックバッファ１３４とクロックバッファ１３５とを接続するクロック配線の配線距離が比較的短く、これらクロックバッファ間において電源ノイズが影響し合うおそれがある。このような場合、クロックバッファ１３４用の電源配線Ｖ２１，Ｓ２１とクロックバッファ１３５用の電源配線Ｖ２２，Ｓ２２とを、電源端子３７，３８の近傍にて分岐させれば、相互間における電源ノイズの影響を防止することが可能となる。
【００７９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８０】
１１〜１６，３１〜３８    電源端子
１７，１８    データ端子
１３Ｂ〜１６Ｂ，３１Ｂ，３２Ｂ    分岐点
２１，２２    クロック端子
４１，４２，６１，６２    クロック配線
５１〜５６，１０１〜１１１，１３１〜１３５    クロックバッファ
５７，５８    データ入出力回路
７０〜７３    クロック回路
８０      回路
９１      分周回路
９２      逓倍回路
１２１〜１２５    機能ブロック
ＢＵＦ    バッファ回路
ＣＡＰＡＤ，ＤＱＰＡＤ    パッドエリア
ＦＳＩＤＥ，ＰＳＩＤＥ    周辺回路領域
ＩＮＶ，ＩＮＶ１〜ＩＮＶ４    インバータ回路
ＬＴ      ラッチ回路
ＭＡ      メモリ領域
Ｓ０〜Ｓ５，Ｓ１１，Ｓ１２，Ｖ０〜Ｖ５３，Ｖ１１，Ｖ１２    電源配線
ＴＧ１，ＴＧ２    トランスファゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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