(57)【要約】      （修正有）【課題】高速イーサネット（登録商標）リンクに対して省電力型イーサネット（ＥＥＥ）リフレッシュとウェイク信号を実施するための方法、装置および、システムを提供する。【解決手段】ＥＥＥリフレッシュ又はウェイク信号期間の最中に、ＡＬＥＲＴフレームが、リンクの相対する端の第１及び第２イーサネットインターフェイス間で送信される。第１ＡＬＥＲＴフレームは第１イーサネットインターフェイスから送付され、第２ＡＬＥＲＴフレームが第２イーサネットインターフェイスから戻される。ＡＬＥＲＴフレームは物理媒体接続（ＰＭＡ）フレームの長さとは異なる長さを有し、戻されたＡＬＥＲＴフレームは、リンクトレーニングモードからデータモードへの素早い移行を促進するために、ＡＬＥＲＴフレームとＰＭＡフレームの中の既定の位置との間の相対的なオフセットを特定するフレームアライメントオフセットデータ及びカウントダウンデータを含む。【選択図】図１７
2014116943.tif 000002
【特許請求の範囲】
【請求項１】
高速イーサネットリンクに対して低電力モードからデータモードへの移行を促進するための方法であって：
前記低電力モードから前記データモードへの移行を示す信号に応じて、
リンクの第１端における第１コンポーネントの送信ポートから、前記リンクの相対する端における第２コンポーネントの受信ポートにおいて受取られるようにＡＬＥＲＴフレームを送信するステップであり、前記ＡＬＥＲＴフレームは、第１の長さを有し、前記第１の長さとは異なる第２の長さを有するフレームを使用した物理媒体接続（ＰＭＡ）フレームロジックを使用して送信される、ステップと；
前記第２コンポーネントの送信ポートから送信されたＡＬＥＲＴフレームを前記第１コンポーネントの受信ポートにおいて受取るステップであり、受取られた前記ＡＬＥＲＴフレームは、ＡＬＥＲＴフレームの開始とＰＭＡフレームにおける既定の位置との間の相対的なオフセットを特定しているアライメントオフセットデータ、および、カウントダウンデータ値を含んでいる、ステップと；
前記低電力モードから前記データモードへの移行を促進するために、フレームアライメントオフセットデータと前記カウントダウンデータを使用するステップ、とを含む、
ことを特徴とする方法。
【請求項２】
受取られた現在のＡＬＥＲＴフレームは、以降に続くＡＬＥＲＴフレームの前記開始と前記ＰＭＡフレームにおける前記既定の位置との間の相対的なオフセットを特定するデータを含んでいる、
請求項１に記載の方法。
【請求項３】
前記ＰＭＡフレームにおける前記既定の位置は、前記ＰＭＡフレームに対する４０ビットのオーバーヘッドである、
請求項２に記載の方法。
【請求項４】
ＡＬＥＲＴフレームは第１の長さを有し、かつ、前記ＡＬＥＲＴフレームの前記長さの整数倍から成る第２の長さを有する、
請求項１に記載の方法。
【請求項５】
前記ＡＬＥＲＴフレームは、複数の９２ビット終了ブロック（ＴＢ９２）を含み、かつ、前記ＡＬＥＲＴフレームは、５８  ＴＢ９２の長さを有する、
請求項１に記載の方法。
【請求項６】
前記ＡＬＥＲＴフレームは、フレームマーカー領域、コントロールチャネル領域、および、トレーニングパターン領域を含み、
前記フレームアライメントオフセットと前記カウントダウンデータは、前記ＡＬＥＲＴフレームの前記コントロールチャネル領域の中に含まれている、
請求項１に記載の方法。
【請求項７】
前記ＡＬＥＲＴフレームの前記コントロールチャネル領域は、係数更新領域とステータスレポート領域を含み、その中に前記フレームアライメントオフセットデータと前記カウントダウンデータが保管されるセルを含んでいる、
請求項６に記載の方法。
【請求項８】
前記係数更新領域と前記ステータスレポート領域のそれぞれは、差動マンチェスターエンコーディング（ＤＭＥ）を使用してエンコードされたデータを含み、さらに、前記コントロールチャネル領域と前記ステータスレポート領域のそれぞれは、ＤＣバランスを達成するように選択されたオーバーヘッドビットを含む、
請求項７に記載の方法。
【請求項９】
前記ＬＡＥＲＴフレームはトレーニングパターンを含み、
前記方法は、さらに、前記トレーニングパターンの少なくとも一つの領域に対して１３ビット疑似ランダムビットシーケンス（ＰＲＢＳ１３）ビットパターンを使用している、
請求項１に記載の方法。
【請求項１０】
前記低電力モードは、低電力アイドル（ＬＰＩ）モードを含み、
前記低電力モードから前記データモードへの移行を開始する前記信号は、ディアサートＬＰＩ信号を含む、
請求項１に記載の方法。
【請求項１１】
前記イーサネットリンクは、複数のレーンを含むマルチレーンリンクを含み、さらに、複数のレーンにわたりＡＬＥＲＴフレームを送信することを含む、
請求項１に記載の方法。
【請求項１２】
前記イーサネットリンクは、中間プレーンまたはバックプレーンのうち一方におけるワイヤリングを介して実施される物理媒体を含む、
請求項１に記載の方法。
【請求項１３】
前記高速イーサネットリンクは、１００ギガバイト毎秒のバンド幅をサポートする、
請求項１に記載の方法。
【請求項１４】
送信ポートと受信ポートを有する高速イーサネットインターフェイスを含む装置であって、前記装置は、動作する場合にオペレーションを実行するように構成されており、前記オペレーションは：
送信器を低電力アイドル（ＬＰＩ）モードで動作させ、
前記送信器から、第２装置の高速イーサネットの受信器において受取られるようにＡＬＥＲＴフレームのシーケンスを送信し、前記ＡＬＥＲＴフレームは、第１の長さを有し、第２の長さを有する物理媒体接続（ＰＭＡ）フレームの中で送信され、
それぞれのフレームは、ＰＭＡフレームの中で次のＡＬＥＲＴフレームの相対的な位置を特定するフレームアライメントオフセットデータと、既定の値またはデータモードへの移行の以前に残っているＡＬＥＲＴフレームの数のうち一つを示すＡＬＥＲＴフレームカウントダウン値とを含んでいる、
ことを特徴とする装置。
【請求項１５】
前記装置は、動作する場合にさらなるオペレーションを実行するように構成されており、前記オペレーションは：
ＡＬＥＲＴフレームカウントダウン値が０であるＡＬＥＲＴフレームの直後に続いてＰＭＡデータフレームを送信することによって前記ＬＰＩモードから前記データモードへ移行する、
請求項１４に記載の装置。
【請求項１６】
前記装置は、動作する場合にオペレーションを実行するように構成されており、前記オペレーションは：
ディアサートＬＰＩ信号を受取り：
前記ディアサートＬＰＩ信号の受取りに応じて、ＡＬＥＲＴ信号の前記シーケンスを送信する、
請求項１４に記載の装置。
【請求項１７】
ＡＬＥＲＴフレームは第１の長さを有し、かつ、前記ＡＬＥＲＴフレームの前記長さの整数倍から成る第２の長さを有する、
請求項１４に記載の装置。
【請求項１８】
前記ＡＬＥＲＴフレームは、複数の９２ビット終了ブロック（ＴＢ９２）を含み、かつ、前記ＡＬＥＲＴフレームは、５８  ＴＢ９２の長さを有する、
請求項１４に記載の装置。
【請求項１９】
受取られた現在のＡＬＥＲＴフレームは、以降に続くＡＬＥＲＴフレームの開始と前記ＰＭＡフレームにおける前記既定の位置との間の相対的なオフセットを特定するデータを含んでいる、
請求項１４に記載の装置。
【請求項２０】
前記高速イーサネットの送信ポートは、複数のレーンを有するマルチレーンのリンクを実施するように構成され、前記イーサネットの送信ポートは、さらに、複数のレーンそれぞれにわたりＡＬＥＲＴフレームを送信する、
請求項１４に記載の装置。
【請求項２１】
前記高速イーサネット送信ポートは、１００ギガバイト毎秒のバンド幅をサポートする、
請求項１４に記載の装置。
【請求項２２】
前記装置は、さらに、前記第２装置からＡＬＥＲＴフレームを受取るように構成された高速イーサネット受信ポートを含む、
請求項１４に記載の装置。
【請求項２３】
装置であって：
物理層（ＰＨＹ）回路であり、
物理的コーディングサブレイヤー（ＰＣＳ）モジュールと；
自動ネゴシエーションモジュールと；
リンクトレーニングモジュールと；
送信器回路を含む送信ポートと；
受信器回路を含む受信ポートと、を含む物理層（ＰＨＹ）回路と；
媒体アクセス制御（ＭＡＣ）モジュールと；
リコンシリレーションサブレーヤー（ＲＳ）モジュールと；
ペリフェラルコンポーネントインターコネクト（ＰＣＩｅ）インターフェイスと；
を含み、
前記装置は、動作する場合にオペレーションを実行するように構成されており、前記オペレーションは：
省電力型イーサネット（ＥＥＥ）ウェイク期間の最中に、前記送信ポートを介してリンクパートナーの受信ポートに対してＡＬＥＲＴフレームを送信し、前記ＡＬＥＲＴフレームは、第１の長さを有し、前記第１の長さとは異なる第２の長さを有するフレームを使用した物理媒体接続（ＰＭＡ）フレームロジックを使用して送信され；
前記リンクパートナーの送信ポートから送信されたＡＬＥＲＴフレームを前記装置の受信ポートにおいて受取り、受取られた前記ＡＬＥＲＴフレームは、ＡＬＥＲＴフレームの開始とＰＭＡフレームにおける既定の位置との間の相対的なオフセットを特定しているアライメントオフセットデータ、および、カウントダウンデータ値を含んでおり；
低電力モードからデータモードへの移行を促進するために、フレームアライメントオフセットデータと前記カウントダウンデータを使用する、
ことを特徴とする装置。
【請求項２４】
ＡＬＥＲＴフレームは第１の長さを有し、かつ、前記ＡＬＥＲＴフレームの前記長さの整数倍から成る第２の長さを有する、
請求項２３に記載の装置。
【請求項２５】
前記ＡＬＥＲＴフレームは、複数の９２ビット終了ブロック（ＴＢ９２）を含み、かつ、前記ＡＬＥＲＴフレームは、５８  ＴＢ９２の長さを有する、
請求項２３に記載の装置。
【請求項２６】
受取られた現在のＡＬＥＲＴフレームは、以降に続くＡＬＥＲＴフレームの前記開始と前記ＰＭＡフレームにおける前記既定の位置との間の相対的なオフセットを特定するデータを含んでいる、
請求項２３に記載の装置。
【請求項２７】
前記装置は、１００ギガバイト毎秒のイーサネットネットワークインターフェイスコントローラーを含む、
請求項２３に記載の装置。
【請求項２８】
シャーシと；
前記シャーシの中にマウントされ、第１と第２中間プレーンコネクター、および、１００ビガビット毎秒（Ｇｂｐｓ）イーサネットリンクを促進するように構成されたコネクター間に接続されたワイヤリングを有する中間プレーンと；
前記第１の中間プレーンコネクターに接続された第１ボードコネクターに動作可能に接続された１００Ｇｂｐｓイーサネット送信ポートと受信ポートを含む第１ネットワークインターフェイスコントローラー（ＮＩＣ）を有する第１ボードと；
前記第２の中間プレーンコネクターに接続された第２ボードコネクターに動作可能に接続された１００Ｇｂｐｓイーサネット送信ポートと受信ポートを含む第２ＮＩＣを有する第２ボードと；を含むシステムであって、
省電力型イーサネット（ＥＥＥ）ウェイク期間の最中に、前記送信ポートを介してリンクパートナーの受信ポートに対してＡＬＥＲＴフレームを送信し、前記ＡＬＥＲＴフレームは、第１の長さを有し、前記第１の長さとは異なる第２の長さを有するフレームを使用した物理媒体接続（ＰＭＡ）フレームロジックを使用して送信され；
前記リンクパートナーの送信ポートから送信されたＡＬＥＲＴフレームを装置の受信ポートにおいて受取り、受取られた前記ＡＬＥＲＴフレームは、ＡＬＥＲＴフレームの開始とＰＭＡフレームにおける既定の位置との間の相対的なオフセットを特定しているアライメントオフセットデータ、および、カウントダウンデータ値を含んでおり；
低電力モードからデータモードへの移行を促進するために、フレームアライメントオフセットデータと前記カウントダウンデータを使用する、
ことを特徴とするシステム。
【請求項２９】
ＡＬＥＲＴフレームは第１の長さを有し、かつ、前記ＡＬＥＲＴフレームの前記長さの整数倍から成る第２の長さを有する、
請求項２８に記載のシステム。
【請求項３０】
受取られた現在のＡＬＥＲＴフレームは、以降に続くＡＬＥＲＴフレームの前記開始と前記ＰＭＡフレームにおける前記既定の位置との間の相対的なオフセットを特定するデータを含んでいる、
請求項２８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にイーサネット（登録商標）ベースの相互接続に関する。より特定的、しかし、排他的ではなく、本発明は、省電力型イーサネット（ＥＥＥ）及び高速イーサネットリンクのためのウェイク（ｗａｋｅ）信号に関する。
【背景技術】
【０００２】
マイクロプロセッサが登場してから、コンピューターシステムは、ますます速くなってきている。ムーアの法則におよそ従って（集積回路上のトランジスタの数量が２年ごとに２倍になることを予測しているインテルコーポレーションの共同創立者であるゴードン・ムーア氏の１９６５年の出版物に基づくもの）、最近３０年の速度上昇は、かなり一定な比率で増え続けてきている。同時に、メモリーと不揮発性ストレージの両方のサイズも、また、順調に増加しており、今日のパーソナルコンピューターの多くは、ほんの１０年から１５年前のスーパーコンピューターよりもパワフルである。加えて、ネットワーク通信の速度も、同様に、天文学的に速くなっている。
【０００３】
プロセッサ速度、メモリー、ストレージ、そして、ネットワークバンド幅の増加は、かなり大量のキャパシティをもったネットワークの補償と展開を結果として生じている。より最近では、アマゾン（例えば、Ａｍａｚｏｎ  Ｅｌａｓｔｉｃ  Ｃｏｍｐｕｔｅｒ  Ｃｌｏｕｄ（ＥＣ２）及び  Ｓｉｍｐｌｅ  Ｓｔｏｒａｇｅ  Ｓｅｒｖｉｃｅ（Ｓ３））とマイクロソフト（例えば、Ａｚｕｒｅ及び  Ｏｆｆｉｃｅ３６５）によって提供されるものといった、クラウドベースのサービスが紹介され、プライベートなネットワークインフラストラクチャーを使用するこうしたサービスをサポートするための巨大なデータセンターの展開に加えて、パブリックなネットワークインフラストラクチャーに対する追加的なネットワーク補償が結果として生じている。
【０００４】
典型的なデータセンターの展開は、多数のサーバーラックを含み、それぞれのハウジングには多くのラックマウントサーバー又はブレードサーバーが載っている。ラックマウントサーバー間の通信は、典型的には銅線ケーブルを通じてイーサネット（ＩＥＥＥ  ８０２．３）プロトコルを使用して促進される。ケーブルを使用したオプションに加えて、ブレードサーバーとネットワークのスイッチ、及びルーターが、電気的バックプレーン（ｂａｃｋｐｌａｎｅ）又は中間プレーン（ｍｉｄ−ｐｌａｎｅ）の相互接続を通じて、ラック内のブレード又はカード間の通信をサポートするように構成されてよい。
【０００５】
近年、銅線を通じたイーサネット接続の速度は１秒間あたり１０ギガビット（Ｇｐｂｓ）に達しており、４０Ｇｐｂｓのレベルである。さらに、ＩＥＥＥ（Ｉｎｓｕｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｒｒｓ）は、１００ＧＢＡＳＥ−ＫＰ４と呼ばれる新たなバックプレーンＰＨＹタイプを規定するスペック（ＩＥＥＥ  ８０２．３ｂｊ）を現在開発している。１００ＧＢＡＳＥ−ＫＰ４は、７ＧＨｚにおいて上限３３ｄＢの損失を伴なう電気的バックプレーンを通じた１００Ｇｂｐｓのバンド幅を目標としている。ケーブル接続を通じた新たな１００Ｇｂｐｓに対する類似のスペックもＩＥＥＥによって規定されている。１００Ｇｂｐｓの実施を成功裡に促進するために重要な態様はリンクトレーニングであり、ＰＭＡアライメント（ａｌｉｇｎｍｅｎｔ）とリンクトレーニングモードからデータモードへの移行を含んでいる。
【０００６】
省電力型イーサネット（ＥＥＥ）は、ＩＥＥＥ  ８０２．３の媒体アクセス制御（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ：ＭＡＣ）サブレイヤーを低電力アイドル（Ｌｏｗ  Ｐｏｗｅｒ  Ｉｄｅｌ：ＬＰＩ）モードにおけるオペレーションをサポートするために規定された物理層のファミリーと結合する任意の機能である。ＬＰＩモードがイネーブル（ｅｎａｂｌｅ）された場合、リンクの両側にあるシステムは、低リンク利用期間の最中に電力をセーブすることができる。ＥＥＥは、また、低レベル電力消費への、または、低レベル電力消費からの移行をコーディネートし、リンクステータスを変更することなく、かつ、フレームをドロップ又は破損することなくこれを行うためのプロトコルを提供する。低レベル電力消費への、または、低レベル電力消費からの移行時間は、上位層のプロトコル及びアプリケーションに対して明らかであるように十分小さく保持される。
【０００７】
本出願は、米国特許法第１１９条（ｅ）の下で、米国特許仮出願第６１／７３４１２０号、出願日２０１２年１２月６日、タイトル“ＥＥＥ  ＲＥＦＲＥＳＨ  ＡＮＤ  Ｗａｋｅ  ｓｉｇｎａｌｉｎｇ  ｆｏｒ  １００ＧＢＡＳＥ−ＫＰ４”、の優先権を主張するものである。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＥＥＥは、また、低レベル電力消費への、または、低レベル電力消費からの移行をコーディネートし、リンクステータスを変更することなく、かつ、フレームをドロップ又は破損することなくこれを行うためのプロトコルを提供する。
【課題を解決するための手段】
【０００９】
省電力型イーサネット（ＥＥＥ）及び高速イーサネットリンクのためのウェイク信号のための方法、装置、および、システムの実施例が、ここにおいて説明される。
【図面の簡単な説明】
【００１０】
本発明に係る上述の態様および付随する多くの利点は、添付の図面を伴なって、以降の詳細な説明を参照することによって直ちに正しく理解され、同様により良く理解される。類似の参照番号は、そうでないものと規定されていなければ、種々の図面の全部を通じて類似のパーツを参照するものである。
【図１】図１は、本発明の一つの実施例に従った、１００ＧＢＡＳＥ−ＫＰ４の構成のブロックダイヤグラムである。
【図２】図２は、ＰＡＭ４エンコーディングに対するマップを示すダイヤグラムである。
【図３】図３は、１０ＧＢＡＳＥ−ＫＲ  ＰＨＹに対するトレーニング状態ダイヤグラムである。
【図４ａ】図４ａは、本発明の一つの実施例に従った、トレーニングフレームのコンポーネントを示すブロックダイヤグラムである。
【図４ｂ】図４ｂは、本発明の一つの実施例に従った、トレーニングフレームと典型的なシグナルを示すブロックダイヤグラムである。
【図４ｃ】図４ｃは、本発明の一つの実施例に従った、ＥＥＥ  ＡＬＥＲＴフレームのコンポーネントを示すダイヤグラムである。
【図４ｄ】図４ｄは、本発明の一つの実施例に従った、ＡＬＥＲＴフレームと典型的な信号を示すダイヤグラムである。
【図５ａ】図５ａは、本発明の一つの実施例に従った、フレームマーカー（Ｆｒａｍｅ  Ｍａｋｅｒ）とトレーニングフレームの係数更新（Ｃｏｅｆｆｉｃｉｅｎｔ  Ｕｐｄａｔｅ）領域に対する典型的な構成を示している。
【図５ｂ】図５ｂは、本発明の一つの実施例に従った、トレーニングフレームのステータスレポート（Ｓｔａｔｕｓ  Ｒｅｐｏｒｔ）領域に対する典型的な構成を示している。
【図６】図６は、作動マンチェスタ（ｄｉｆｆｅｒｅｎｔｉａｌ  Ｍａｎｃｈｅｓｔｅｒ）コーディングを示すダイヤグラムである。
【図７】図７は、係数更新フィールドにおけるセルに対する典型的なエンコーディングを示すテーブルである。
【図８】図８は、ステータスレポートフィールドにおけるセルに対する典型的なエンコーディングを示すテーブルである。
【図９ａ】図９ａは、ＯＳＩ参照モデルのデータリンク層及び物理層と、ＩＥＥＥ  Ｐ８０２．３ｂｊ  Ｄｒａｆｔ１．０における１００ＧＢＡＳＥ−ＫＰ４の現在の草案に対応するＩＥＥＥ８０２．３  ＬＡＮ  ＣＳＭＡ／ＣＤ  ＬＡＮモデル層との間の関係を示す模式図である。
【図９ｂ】図９ｂは、図９ａにおける選択されたＬＡＮ  ＣＳＭＡ／ＣＤ層のさらなる詳細を示す模式図である。
【図１０】図１０は、リンクアップ移行オペレーションの最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す移行適応ダイヤグラムである。
【図１０ａ】図１０ａは、本発明の一つの実施例に従って、トレーニングフレームのフレームマーカー及びコントロールチャネル領域の移行の最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す移行適応ダイヤグラムである。
【図１０ｂ】図１０ｂは、本発明の一つの実施例に従って、トレーニングフレームのトレーニングパターン領域の移行の最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す移行適応ダイヤグラムである。
【図１１】図１１は、リンクアップ受取りオペレーションの最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す受取り移行適応ダイヤグラムである。
【図１１ａ】図１１ａは、本発明の一つの実施例に従って、トレーニングフレームのフレームマーカー及びコントロールチャネル領域の受取り最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す受取り適応ダイヤグラムである。
【図１１ｂ】図１１ｂは、本発明の一つの実施例に従って、トレーニングフレームのトレーニングパターン領域の受取り最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す受取り適応ダイヤグラムである。
【図１２ａ】図１２ａは、本発明の一つの実施例に従った、トレーニングフレームのフレームマーカー及びコントロールチャネル領域を示すデータ構造ダイヤグラムであり、それぞれのパリティスキームをさらに示している。
【図１２ｂ】図１２ｂは、本発明の一つの実施例に従った、トレーニングフレームのフレームマーカー及びコントロールチャネル領域を示すデータ構造ダイヤグラムであり、それぞれのパリティスキームをさらに示している。
【図１３】図１３は、本発明の一つの実施例に従った、ＡＬＥＲＴフレームを示すデータ構造ダイヤグラムである。
【図１４】図１４は、アクティブデータモードからＬＰＩモードへの第１移行、および、２つのＥＥＥリフレッシュ期間と一つのウェイク期間を含むアクティブモードへ戻る第２移行を示すタイミングダイヤグラムである。
【図１５】図１５は、本発明の一つの実施例に従った、ＬＰＩ移行状態機械ダイヤグラムを示している。
【図１６】図１６は、複数のＡＬＥＲＴフレームとＰＭＡフレームに対するそれらのアライメント（ａｌｉｇｎｍｅｎｔ）を示しており、ＡＬＥＲＴフレームと１（ｍｏｄ６）のＰＭＡフレームとの間のアライメントオフセットにおいて結果として生じるアドバンスメント（ａｄｖａｎｃｅｍｅｎｔ）を伴なっている。
【図１７】図１７は、サイクル毎に６ＡＬＥＲＴフレームを使用するＡＬＥＲＴフレームサイクル及び１（ｍｏｄ６）のＡＬＥＲＴフレーム間の対応するＰＭＡアライメントオフセットアドバンスメントを示している。
【図１８】図１８は、典型的な４つのＰＲＢＳ１３初期状態のセットを示している。
【図１９ａ】図１９ａは、複数のサーバーブレードが搭載される典型的なブレードサーバーのシャーシ前面のアイソメ図である。
【図１９ｂ】図１９ｂは、ブレードサーバーシャーシの後面のアイソメ図である。
【図１９ｃ】図１９ｃは、図１９ａと図１９ｂに対応する複数のサーバーシャーシがラックマウントされた典型的なブレードサーバーラックの前面のアイソメ図である。
【図２０】図２０は、本発明の一つの実施例に従った、典型的なサーバーブレードのコンポーネントの詳細を示している。
【図２１】図２１は、ここにおいて開示された実施例に従って、リンクトレーニングと初期化オペレーションを実行するように構成されたネットワークチップを使用するネットワークノードに対する構成を示す模式図である。
【発明を実施するための形態】
【００１１】
省電力型イーサネット（ＥＥＥ）及び高速イーサネットリンクのためのウェイク信号のための方法、装置、および、システムの実施例が、ここにおいて説明される。以降の説明において、本発明の実施例に係る完全な理解を提供するために、数多くの所定の詳細が明らかにされる（１００Ｇｂｐｓイーサネットリンクの実施といったもの）。しかしながら、当業者であれば、一つまたはそれ以上の所定の詳細部がなくても、また、他の方法、コンポーネント、材料、等を使用しても本発明が実施され得ることが理解されよう。別の実施例では、本発明の態様を不明瞭にしないように、周知の構成、材料、または、オペレーションは示されないか、説明されない。
【００１２】
この明細書の全体にわたり「一つの実施例（“ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ”ｏｒ”ａｎ  ｅｍｂｏｄｉｍｅｎｔ“）」への言及は、実施例に関して説明された所定の特徴、構成、または、特性が、本発明の少なくとも一つの実施例に含まれていることを意味するものである。従って、この明細書の全体にわたる種々の場所において表れる「一つの実施例」というフレーズは、必ずしも全てが同一の実施例について言及するものではない。さらに、一つまたはそれ以上の実施例において、所定の特徴、構成、または、特性を組合わせることができる。
【００１３】
提案された１００ＧＢＡＳＥ−ＫＰ４  ＰＨＹを含む高速イーサネットリンクに対してリンクトレーニングモードからデータモードへの素早い移行を伴なうリンクトレーニングを促進するための実施例が、ここにおいて開示される。既存のトレーニングメカニズムとのコンパチビリティを保持するために、１００ＧＢＡＳＥ−ＫＰ４  ＰＨＹに対するリンクトレーニングのいくつかの態様は、ＩＥＥＥ  １０ＧＢＡＳＥ−ＫＲ  ＰＨＹのために規定された類似の態様と共通である。１０ＧＢＡＳＥ−ＫＲ  ＰＨＹは、１０Ｇｂｐｓを目標としたリンクであり、現在はスイッチやルーターといった種々のタイプの装置において使用されている。加えて、ＩＥＥＥ  Ｓｔｄ  ８０２．３ａｐ−２００７において規定されたものと共通な他の態様も存在する。こうした共通の態様が、ここにおいて、特定され簡潔に説明される一方で、こうした態様がどのようにオペレーション又は実施されるかについての対応する詳細な説明は、実施例に係る発明の態様を不明瞭にすることを避けるために、ここにおいては一般的に提供されない。いくつかの実施例の他の態様は、ＩＥＥＥ  Ｐ８０２．３ｂｊ  Ｄｒａｆｔ１．２とＩＥＥＥ  Ｐ８０２．３ｂｈ  Ｄｒａｆｔ３．１においてさらに詳しく説明されている。
【００１４】
１００ＧＢＡＳＥ−ＫＰ４の一つの実施例における物理層（“ＰＨＹ”としても参照される）の構成が、図１に説明されている。ＰＨＹは、相互接続の物理的構成を規定し、コンポーネントＡおよびＢにより示されているように、２つのリンクパートナー間の所定のリンク上における信号のオペレーションを取扱う責任がある。この層は、信号ワイヤー上のデータ転送を管理する。電気的レベル、タイミング態様、および、パラレルレーン（ｌａｎｅ）にわたり情報のそれぞれのビットを送付し、受取ることに含まれる論理的な問題を含んでいる。図１に示されるように、それぞれの相互接続リンクの物理的な接続性は、信号１００の４つの異なるペアから成り立っており、それぞれの方向（ｄｉｒｅｃｔｉｏｎ）においてレーン０から３を含んでいる。それぞれのポートは、２つのコンポーネント間の接続を完成するために２つの単一方向性リンクから成るリンクペアをサポートしている。これは、両方向におけるトラフィックを同時にサポートするものである。
【００１５】
１００ＧＢＡＳＥ−ＫＰ４  ＰＨＹのポートを伴なうコンポーネントは、図１に示すように、リンクペアとして規定される、ポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）リンクを使用して通信する。それぞれのポートは、送信（Ｔｘ）リンクインターフェイスと受信（Ｒｘ）リンクインターフェイスを含んでいる。図示された実施例に関して、コンポーネントＡはＴｘポート１０２を有しており、コンポーネントＢのＲｘポート１０４に接続されている。一方、コンポーネントＢはＴｘポート１０６を有しており、コンポーネントＡのＲｘポート１０６に接続されている。一つの単一方向性リンクは、コンポーネントＡからコンポーネントＢへ送信し、他のリンクは、コンポーネントＢからコンポーネントＡへ送信する。「送信」リンクと「受信」リンクは、どちらのコンポーネントポートが送信し、どちらがデータを受信しているかに応じて定義される。図１に示した構成においては、コンポーネントＡ送信リンクがコンポーネントＡのＴｘポート１０２からコンポーネントＢのＲｘポート１０４に対してデータを送信する。これと同様に、コンポーネントＡの送信リンクは、ポートＢの受信リンクである。
【００１６】
１００ＧＢＡＳＥ−ＫＰ４  ＰＨＹは、チャネルをわたってデータを送信及び受信するために４つのレベルのパルス振幅変調（ＰＡＭ４として参照される）を使用する。図２に示すように、ＰＡＭ４は、以下のようにマップされる４つの論理レベルから成っている。
０        −１に対してマップする
１        −１／３に対してマップする
２        ＋１／３に対してマップする
３        ＋１に対してマップする
論理レベル０と３は、それぞれ信号レベル−１及び＋１を有する低レベル及び高レベル信号にそれぞれ対応している。一方、論理レベル１及び２は、信号レベル−１／３及び＋１／３を有する中間レベルの信号に対応している。
【００１７】
１００ＧＢＡＳＥ−ＫＰ４  ＰＨＹのための物理的信号は、１３．５９３７５Ｇｂｐｓシンボル（およそ７３．６ｐｓｅｃ）に対応する時間を有する１ビットのユニットインターバル（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ：ＵＩ）を使用する。一つの実施例においては、リンクトレーニングのために４６ＵＩのトレーニングフレームワード（Ｔｒａｉｎｉｎｇ  Ｆｒａｍｅ  Ｗｏｒｄ：ＴＦＷ）が使用される。それぞれのＴＦＷは、一つの９２ビットのタ−ミネートされたブロック（ＴＢ９２）に対応している。
【００１８】
一つの実施例においては、１００ＧＢＡＳＥ−ＫＰ４  ＰＨＹに対するトレーニングシーケンスのためのフォーマットは、ＩＥＥＥ  Ｓｔｄ．  ８０２．３ａｐ−２００７スペックにおいて規定された１０ＧＢＡＳＥ−ＫＲ  ＰＨＹのために使用されるものと類似している。１０ＧＢＡＳＥ−ＫＲ  ＰＨＹのためのトレーニング状態ダイヤグラムが、図３に示されている。１０ＧＢＡＳＥ−ＫＲ  ＰＨＹと１００ＧＢＡＳＥ−ＫＰ４  ＰＨＹとの間の顕著な違いは、前者が、ＮＲＺ（非ゼロ復帰）２レベル（ＰＡＭ２）ＰＨＹを、４レベルＰＡＭ４より、むしろ規定していることである。
【００１９】
１００ＧＢＡＳＥ−ＫＰ４リンクは、以下のシーケンスを使用して確立される。
１）リンクパートナーに対する自動ネゴシエーション能力
２）チャネル特性に対してＰＨＹを調整するためにトレーニングシーケンスを送付
フレームロックの獲得
ＴＸ  ＦＦＥ  ハンドシェイク：Ｒｘをチャネルに対してトレーン（ｔｒａｉｎ）する
ＤＳＰ収束：  Ｒｘをチャネルに対してトレーンする
ステータス交換：レディ（Ｒｅａｄｙ）かどうか？
３）データモードへのカウントダウンとアイドルシンボルの送付
【００２０】
トレーニングフレームは、トレーニングの最中に継続的に送付される固定長構成のトレーニングフレームである。図４ａに示されるように、一つの実施例において、トレーニングフレーム４００は、１  ＴＢ９２を含むフレームマーカー４０２、４  ＴＢ９２を含む係数更新４０４と５  ＴＢ９２を含むステータスレポート４０６、および、３３８  ＴＢ９２または３４８  ＴＦＷの全体長に対する３３８  ＴＢ９２を含むトレーニングパターン４０８、を含んでいる。トレーニングフレーム４００のさらなる詳細は、図４ｂに示され、以下に説明される。
【００２１】
一つの実施例において、トレーニングフレームは、ビットパターンによって範囲が定められる。１３．５９３７５Ｇｂｄシンボルにおいて表わされるように、ヘキサデシマルの３ＦＦＦＦＦＦ８０００００である（２３個の１の後に２３個のゼロが続き、１は＋１ＰＡＭ４シンボルであり、ゼロは−１ＰＡＭ４シンボルである）。このことは、図４ａ、５ａ、５ｂ、１２ａ、１２ｂ、１３、そして、１４において示されるフレームマーカーによって示されている。
【００２２】
コントロールチャネルは、差動マンチェスターエンコーディングＤＭＥを使用して送信される。ＤＭＥの実施例が図６に示されている。差動マンチェスターエンコーディングのルールは、以下のとおりである。
ａ）それぞれのセル境界においてデータ移行が発生する
ｂ）論理値１を合図するために中間セルデータ移行が使用される
ｃ）論理値ゼロを合図するために中間セルデータ移行の不存在が使用される
与えられたトレーニングフレームにおいてコントロールチャネルの境界の中にコード違反が検知された場合は、そのフレームに対するコントロールチャネルのコンテンツが無視される。
【００２３】
図４ａ、５ａ、および、５ｂに示されるように、一つの実施例において、係数更新４０４０は、１６データセルリクエストを含み、一方、ステータスレポート４０６は、２０データセル状態を含んでいる。係数更新４０４とステータスレポート４０６のそれぞれにおけるセルの長さは１０ＵＩであり、４個のＴＦＷのそれぞれは４つのセルとして構成されて６ＵＩのオーバーヘッドフィールドが続き、結果として、コントロールチャネル長は、９×４６＝４１４ＵＩとなる。一つの実施例において、最後に、係数更新４０４におけるセルの領域は、図７において示される１０ＧＢＡＳＥ−ＫＲ  ＰＨＹに対して規定された対応する係数更新フィールドに対してマップされる。一方、最後に、ステータスレポート４０６におけるセルの領域は、図８において示される１０ＧＢＡＳＥ−ＫＲ  ＰＨＹに対して規定された対応するステータスレポートフィールドに対してマップされる。
【００２４】
図９ａは、ＯＳＩ参照モデルのデータリンク層及び物理層と、ＩＥＥＥ  Ｐ８０２．３ｂｊ  Ｄｒａｆｔ１．２における１００ＧＢＡＳＥ−ＫＰ４の現在の草案に対応するＩＥＥＥ８０２．３  ＬＡＮ  ＣＳＭＡ／ＣＤ  ＬＡＮモデル層との間の関係の詳細を示している。図９ｂは、選択されたＬＡＮ  ＣＳＭＡ／ＣＤ層のさらなる詳細を示しており、ＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層９００、１００ＢＡＳＥ−Ｒ物理的コーディングサブレイヤー（Ｐｈｙｓｉｃａｌ  Ｃｏｄｉｎｇ  Ｓｕｂｌａｙｅｒ：ＰＣＳ）９０２、フォワードエラー訂正（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ：ＦＥＣ）サブレイヤー９０４、物理媒体アタッチメント（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉａ  Ａｔｔａｃｈｍｅｎｔ：ＰＭＡ）サブレイヤー９０６、物理媒体デペンデント（Ｐｈｙｓｉｃａｌ  Ｍｅｄｉａ  Ｄｅｐｅｎｄｅｎｔ：ＰＭＤ）サブレイヤー９０８、および、オートネゴシエーション（Ａｕｔｏ−Ｎｅｇｏｔｉａｔｉｏｎ：ＡＮ）サブレイヤー９１０を含んでいる。データは、ＭＡＣ層９００によって、バイナリーのビットストリームとしてのデジタルフォーマットで受取られる。ＭＡＣ層は、バイナリーデータを処理して、１００ＧＢＡＳＥ−Ｒ  ＰＣＳサブレイヤー９０２に転送し、ＰＣＳサブレイヤーは、以下に説明するように、バイナリーデータに対してデジタルルールを適用してデータを変換する。変換されたデジタルデータは、次に、ＦＥＣサブレイヤー９０４に渡され、フォワードエラー訂正が実行される。ＦＥＣは、与えられたチャネル上でリンクバジェット（ｂｕｄｇｅｔ）とＢＥＲパフォーマンスを増加させるためにコーディングがインターフェイスを使用する。リンクバジェットは、送信回路と受信回路との間の接続を定義する電気的なパラメーターから構成されている。挿入損失、リターン損失、パルス反応、等といったものである。
【００２５】
送信方向（ｄｉｒｅｃｔｉｏｎ）において、ＰＭＡサブレイヤー９０６の役割は、ＦＥＣサブレイヤー９０４による信号出力を、取り付けられた媒体を通じた転送のために、ＰＭＤサブレイヤー９０８及びＬＡＮサブレイヤー９１０に対して渡せるようにＰＡＭ４エンコードされた信号に適応させることである。図１０に示される適応プロセスの一つの実施例は、挿入オーバーヘッドブロック１００２、挿入終了ビットブロック１００４、グレイコーディングブロック１００６、〔１／（１＋Ｄ）ｍｏｄ４〕プリコーディングブロック１００８、および、ＰＡＭ４エンコーディングブロック１０１０を含んでいる。
【００２６】
さらなる詳細において、図１０において入ってくるデータ１０００は、ＦＥＣサブレイヤー９０４からＰＭＡサブレイヤー９０６によって受取られ、ＰＭＡクライアントからＰＭＡに対するデータの４つのストリームの転送を定義するために使用されるＰＭＡ：ＩＳ＿ＵＮＩＴＤＡＴＡ＿ｉ．ｒｅｑｕｅｓｔ（ｗｈｅｒｅ  ｉ＝０ｔｏ３）プリミティブを含んでいる。ＰＭＡ：ＩＳ＿ＵＮＩＴＤＡＴＡ＿０．ｒｅｑｕｅｓｔによってＰＭＡ：ＩＳ＿ＵＮＩＴＤＡＴＡ＿３．ｒｅｑｕｅｓｔに対して伝えられたデータは、４つのエンコードされたビットのパラレルストリームと、レーン０−３のそれぞれに対する一つのストリームを含んでいる。それぞれのｔｘ＿ｂｉｔパラメーターは、「１」または「０」のいずれかである。コンカレント（ｃｏｎｃｕｒｒｅｎｔ）ｔｘ＿ｂｉｔが、ＦＥＣコードワード（ｃｏｄｅｗｏｒｄ）において第１、第２、第３、第４のＦＥＣシンボルの最初のビットであることを示すためにはスタートパラメーターがＴＲＵＥであり、または、そうでなければＦＡＬＳＥである。それぞれのトランザクション上で、ｔｘ＿ｂｉｔにＦ（ｉ，ｍ，ｎ）が割り当てられる。ｉはレーン番号であり、ｍはＦＥＣコードワード番号を示すインデックスであってそれぞれのコードワードのスタートにおいてインクリメント（ｉｎｃｒｅｍｅｎｔ）され、ｎはコードワードの中のビット番号を示すインデックスである。
【００２７】
挿入オーバーヘッドブロック１００２は、各３１２８０ＦＥＣビットに対して４０オーバーヘッドビットを挿入することによりオーバーヘッドフレームのシーケンスを生成する。ＦＥＣビット、Ｆ（ｉ，ｍ，ｎ）は、オーバーヘッドフレームの連続的なシーケンスの中にマップされる。オーバーヘッドフレームは、３１３２０ビット長である。オーバーヘッドフレームの中のそれぞれのビットは、Ｖ（ｉ，ｐ，ｄ）で示される。ここで、ｉはレーン番号であり、ｐはフレーム番号を示すインデックスであってそれぞれのフレームのスタートにおいてインクリメントされ、ｑはフレームの中のビット番号を１から３１３２０の範囲で示すインデックスである。フレームの最初の４０ビット、Ｖ（ｉ，ｐ，１）からＶ（ｉ，ｐ，４０）は、オーバーヘッドビットである。次の３１２８０ビット、Ｖ（ｉ，ｐ，４１）からＶ（ｉ，ｐ，３１３２０）は、２３個の連続したＦＥＣコードワードからのビットで構成されている。
【００２８】
オーバーヘッドビットは、以下のようにして、フレームに挿入される。
Ｖ（ｉ，ｐ，１）＝Ｈ（ｉ，ｐ，１）
Ｖ（ｉ，ｐ，２）＝Ｈ（ｉ，ｐ，２）
Ｖ（ｉ，ｐ，・・・）＝Ｈ（ｉ，ｐ，・・・）
Ｖ（ｉ，ｐ，４０）＝Ｈ（ｉ，ｐ，４０）
【００２９】
ＦＥＣコードワードは、Ｖ（ｉ，ｐ，４）がコードワードの最初のビットであるように整列される。例えば、Ｖ（ｉ，ｐ，４１）＝Ｆ（ｉ，ｍ，１）である。ＦＥＣビットは、それらがＦＥＣから受取られた順番でフレームの中に挿入される。例えば、Ｖ（ｉ，ｐ，４２）＝Ｆ（ｉ，ｍ，２）、Ｖ（ｉ，ｐ，４３）＝Ｆ（ｉ，ｍ，３）、等である。
【００３０】
挿入終了ビットブロック１００４は、各９０オーバーヘッドフレームビットに対して２つの終了ビットを挿入することにより終了ブロックのシーケンスを生成する。終了ブロックは９２ビット長であり、ＴＦＷと同じである。終了ブロックの中のそれぞれのビットは、Ｔ（ｉ，ｒ，ｓ）で示される。ここで、ｉはレーン番号であり、ｒはブロック番号を示すインデックスであってそれぞれのブロックのスタートにおいてインクリメントされ、ｓは終了ブロックの中のビット番号を１から９２の範囲で示すインデックスである。それぞれの終了ブロックの最初の２ビット、Ｔ（ｉ，ｒ，１）とＴ（ｉ，ｒ，２）は、ＰＲＢＳ１３ジェネレーターＲ（ｉ，ｖ）の出力と供に加えられる。ここで、Ｔ（ｉ，ｒ，１）＝Ｒ（ｉ，ｖ）かつＴ（ｉ，ｒ，２）＝Ｒ（ｉ，ｖ＋１）である。それぞれの終了ブロックの残りの９０ビット、Ｔ（ｉ，ｒ，３）からＴ（ｉ，ｒ，９２）は、上記に説明したように、オーバーヘッドフレームビットである。フレームビットは、オーバーヘッドビットＶ（ｉ，ｐ，１）が終了ブロックの第３ビットＴ（ｉ，ｒ，３）に対応するように終了ブロックに関して整列される。オーバーヘッドフレームビットは、オーバーヘッドフレームにおける位置の順番で終了ブロックに対してマップされる。例えば、Ｔ（ｉ，ｒ，４）＝Ｖ（ｉ，ｐ，２）、（ｉ，ｒ，５）＝Ｖ（ｉ，ｐ、３）、等である。終了ビットＰＲＢＳ１３ジェネレーターは、トレーニングプロセスの最中に初期化される。トレーニングが完了すると、終了ビットＰＲＢＳ１３ジェネレーターの状態は保持され、結果として生じた出力はＰＭＡフレームにおける終了ビットのために使用される。
【００３１】
ＰＭＡサブレイヤーは、次に、ビットの連続したペアをグレーコーディングブロック１００６を介して、グレーコード化された４つのうちの一つにマップする。各終了ブロックに係るそれぞれのビットのペア｛Ａ,Ｂ｝は、以下のとおりに、４つのグレーコード化レベルのうちの一つを用いてグレーコード化されたシンボルに変換される。
｛０,０｝は、０に対してマップされ、
｛０,１｝は、１に対してマップされ、
｛１,１｝は、２に対してマップされ、
｛１,０｝は、３に対してマップされる。
【００３２】
それぞれの終了ブロックに対応するグレーコード化されたシンボルは、Ｇ（ｉ，ｒ，ｔ）として示される。ここで、ｉはレーン番号であり、ｒは終了ブロック番号を示すインデックスであり、ｔは終了ブロックの中のシンボル番号を１から４６の範囲で示すインデックスである。ビットのぺリングは、それぞれの終了ブロック、Ｔ（ｉ，ｒ，１）とＴ（ｉ，ｒ，２）、の最初の２つのビットがペアを形成するように行われる。それぞれのビットペア｛Ｔ（ｉ，ｒ，２ｔ−１）,Ｔ（ｉ，ｒ，２ｔ）｝は｛Ａ,Ｂ｝にマップされ、グレーコード化された結果はＧ（ｉ，ｒ，ｔ）に割り当てられる。グレーコード化されたシンボルＧ（ｉ，ｒ，ｔ）は、終了ブロックの最初の二つのビットから形成されており、終了ビットは、このように終了シンボルを形成している。
【００３３】
グレーコード化されたシンボルのプリコーディングが、次に〔１／（１＋Ｄ）ｍｏｄ４〕プリコーディングブロック１００８によって実行される。プリコーダー出力シンボルは、Ｐ（ｉ，ｒ，ｔ）として示される。ここで、ｉはレーン番号であり、ｒは終了ブロック番号を示すインデックスであり、ｔは終了ブロックの中のシンボル番号を１から４６の範囲で示すインデックスである。それぞれのグレーコード化されたシンボルＧ（ｉ，ｒ，ｔ）に対して、プリコード化されたシンボルＰ（ｉ，ｒ，ｔ）が、以下のアルゴリズムによって決定される。
Ｉｆ  ｔ＝１  ｔｈｅｎ
Ｐ（ｉ，ｒ，ｔ）＝Ｇ（ｉ，ｒ，ｔ）
Ｅｌｓｅ
Ｐ（ｉ，ｒ，ｔ）＝（Ｇ（ｉ，ｒ，ｔ）−Ｐ（ｉ，ｒ，ｔ−１））ｍｏｄ４
ＥｎｄＩｆ
【００３４】
グレーコード化された終了シンボルＧ（ｉ，ｒ，ｔ）に寄与しているビットは、終了ビットである。プリコーディングアルゴリズムは、以前の非確定的なシンボルと結合するよりむしろ、このシンボルを直接的に出力に適応させる。従って、この終了シンボルは、常に確定しているものである。
【００３５】
ＰＭＡサブレイヤー９０６によって実行される最後のオペレーションは、ＰＡＭ４エンコーディングブロック１０１０によって実行されるＰＡＭ４エンコーディングである。ＰＡＭ４エンコード化されたシンボルはＭ（ｉ，ｕ）として示される。ここで、ｉはレーン番号であり、ｕはシンボル番号を示すインデックスである。それぞれの連続するプリコーダー出力シンボルＰ（ｉ，ｒ，ｔ）は、４つのＰＡＭ４レベルのうち一つにマップされ、ＰＡＭ４エンコード出力Ｍ（ｉ，ｕ）に割り当てられる。プリコーダー出力シンボルＰ（ｉ，ｒ，ｔ）からＰＡＭ４エンコード化シンボルＭ（ｉ，ｕ）へのマップは、図２に示され、上述されている。
【００３６】
受取り方向において、１００ＧＢＡＳＥ−ＫＰ４  ＰＭＡの役割は、ＰＭＤからのＰＡＭ４エンコード化信号を、さらなる処理のためにＦＥＣに対して渡せるようにＦＥＣエンコード化信号に適応させることである。適応プロセスの一つの実施例が図１１に示され、ＰＡＭ４デコーディングブロック１１１０、〔（１＋Ｄ）ｍｏｄ４〕コーディングブロック１１０２、逆グレーコーディングブロック１１０４、終了ビット除去ブロック１１０６、および、オーバーヘッド除去ブロック１１０８を含んでいる。一般的に、これらの各ブロックは、上述の図１０における対応するブロックに対して逆のオペレーションを実行するものである。従って、ここにおいては、さらなる詳細は提供されない。
【００３７】
図３に示すようにＴＲＡＮＳＭＩＴ（ＴＲＡＩＮＩＮＧ）の際に、上述のリンク確立プロセスを簡素化するために、ＰＡＭ４マルチレベル信号は、フレームマーカー、係数更新、および、ステータスレポートのデータに対しては使用されない。フレームマーカー４０２、係数更新４０４、および、ステータスレポート４０６の最中に、ＰＡＭ４送信器は、オーバーヘッドフレーム、終了ブロック、グレーコード、および、ＰＭＡ送信の１／（１＋Ｄ）ｍｏｄ４プレコーディングステージをバイパスし、機能スペックを受取る。このことは、図１０ａに示されており、データ１０１４は、マルチプレクサ（ＭＵＸ）によってＰＡＭ４エンコーディングブロック１００６に対してリダイレクト（ｒｅｄｉｒｅｃｔ）される。挿入オーバーヘッドブロック１００２、挿入終了ビットブロック１００４、グレーコーディングブロック１００６、および、〔１／（１＋Ｄ）ｍｏｄ４〕プリコーディングブロック１００８のそれぞれをバイパスすることによるものである。従って、出力レベルは、論理値０に対して−１ＰＡＭ４シンボルレベルに制限され、論理値１に対して＋１ＰＡＭ４シンボルレベルに制限されている。劣る品質とイコライズされていないチャネルを通じてトレーニングパターンに対する容易な受信器ロックを可能にするためである。
【００３８】
図１１ａには、フレームマーカー４０２、係数更新４０４、および、ステータスレポート４０６の送信の最中に受取ったデータを処理するための対応する受信器オペレーションが示されている。図示のように、ＭＵＸ１１１２は、ＰＡＭ４デコーディングブロック１１０４からデータ１１１４を出力するように構成されており、〔１／（１＋Ｄ）ｍｏｄ４〕コーディングブロック１１０２、逆グレーコーディングブロック１１０４、終了ビットブロック除去１１０６、および、オーバーヘッドブロック１１０８除去のオペレーションをバイパスしている。
【００３９】
上述のように、係数更新４０４及びステータスレポート４０６に対するそれぞれのＴＦＷは、６オーバーヘッドビットを含む６ＵＩオーバーヘッドフィールドを含んでいる。一つの実施例において、オーバーヘッドビットは、ＤＭＥ論理値「１」を備えるように設定される。例えば、０００１１１または１１１０００としてコード化される。このことは、ＴＦＷに対するＤＣバランスを保持するために使用される。
【００４０】
一つの実施例において、係数更新及びステータスレポートフィールドの使用を通じてパリティスキームが実施される。一つの実施例の下で、図７の係数更新フィールドテーブルのセル６及び図８のステータスレポートフィールドテーブルのセル１９は、パリティビットを送信するために使用される。１０ＧＢＡＳＥ−ＫＲ  ＰＨＹスペックによって、このセルに対して定義された全部０（ゼロ）の送信とは対照的なものである。それぞれのフィールド（係数更新及びステータスレポート）に対して２つのパリティビットが別々に計算される。パリティビットを含んで、全体としてそれぞれのフィールドがイーブンパリティ（ｅｖｅｎ  ｐａｒｉｔｙ）を有するようにである。パリティは、フィールドにおける論理的１であるセルの数量であり、モジュロ（ｍｏｄｕｌｏ）２である（オーバーヘッドビットは含まれていない）。このパリティスキームの下で、コントロールチャネル領域のＤＣバランスを維持し、重要なメッセージの受取り失敗に対する保護を増すためにパリティチェックが実施され得る。例えば、プリセット、初期化、受信器準備である。一つの実施例において、与えられたトレーニングフレームにおけるそれぞれのフィールドの境界の中にパリティ違反が検知された場合には、そのフレームに対するコントロールチャネルの中のフィールドのコンテンツが無視される。例えば、係数更新フィールドのパリティだけが正しくない場合、その係数更新フィールドのコンテンツだけが無視されるのである。
【００４１】
図１２aと１２ｂは、本発明の一つの実施例に従って、それぞれにパリティスキームの実施例を示している。図１２ａにおいて、ビットパターン００００００００００が、セル６のパリティビットに対して使用される。図１２ｂではビットパターン１１１１１０００００が、セル６のパリティビットに対して使用されている。
【００４２】
一つの実施例において、トレーニングパターン４０８は、ＩＥＥＥ  Ｐ８０２．３ｂｊ  Ｄｒａｆｔ１．０において現在規定されているようなＰＭＡ送信および受信機能スペックを使用して、送信器および受信器が、終了ブロック、グレーコーディング、および、１／（１＋Ｄ）ｍｏｄ４プレコーディングステージを遂行できるようにする。一方、オーバーヘッドフレームはバイパスされる。送信と受信を促進するための対応するブロックダイヤグラムが、図１０ａと１１ｂに、それぞれ示されている。トレーニングパターン４０８は、受信器の較正を促進するためにＰＡＭ４信号の４つのレベル全てを使用する。
【００４３】
一つの実施例において、終了ブロックロジック（つまり、図１０ｂにおける挿入終了ビットブロック１００４）に対する入力データ１０１６は、ＰＲＢＳ１３として知られる１３ビットの偽ランダムビットシーケンスを含んでいる。ＰＲＢＳ１３は、多項式関数を伴なうフィボナッチ（Ｆｉｂｏｎａｃｃｉ）ＬＦＳＲから派生する８１９１ビットシーケンスであり、多項式関数は、Ｇ（ｘ）＝１＋ｘ＋ｘ２＋ｘ１２＋ｘ１３  である。
【００４４】
一つの実施例において、トレーニングパターンにおけるそれぞれのＴＦＷ終了ブロックは、ＰＲＢＳ１３の９２ビットを含んでおり、最初の２ビットは終了ビットを含んでいる。一つの実施例において、トレーニングパターン４０８は、ＰＲＢＳ１３のフルシーケンス（つまり、８１９１ビット）３個に、６５２３ビットの短縮されたＰＲＢＳ１３シーケンスを加えて、全部で３１０９６ビットを含んでいる。図４ｂ、４ｃ、および１３に示されるように、これは、トレーニングパターン４０８に対応する３３８個のＴＢ９２ブロック（３３８ＴＦＷ）の最中に送信される。一つの実施例において、第２のＰＲＢＳ１３シーケンスは、図１４ｃのＰＲＢＳ１３ａとＰＲＢＳ１３ｂによって示されるように、最初のビット反転を含んでいる。一方、第１および第３ＰＲＢＳ１シーケンスであるＰＲＢＳ１３ａおよびＰＲＢＳ１３ｃは同一である。加えて、短縮されたＰＲＢＳ１３シーケンスは、また、ＰＲＢＳ１３ａの最初の６５２３ビットの反転された領域である。
【００４５】
ＥＥＥウェイクアップのための短縮されたトレーニングフレーム
トレーニングモードの最中に、データは、リンクの第１端におけるコンポーネントの中の送信器から、リンクの相対する端（第２端）におけるコンポーネントの中の受信器に対して送信される。同時に、データは、リンクの第２端におけるコンポーネントの中の送信器から、リンクの第１端におけるコンポーネントの中の受信器に対して送信される。このことは、図１に模式的に示されており、上記に説明されたものである。トレーニングモードの目的は、リンクのそれぞれの端におけるポート間の同期化と調整を実行して、データモードの最中に正確なデータ転送ができるようにすることである。トレーニングモードの最中には、データモードへの移行を可能にするための十分な同期化と調整が得られる。データモードは、つまり、リンクの相対する端におけるコンポーネント間でデータが転送される最中のリンクに対する通常オペレーションモード（すなわち、データモード）である。
【００４６】
リンクを起動させることの重要な態様は、トレーニングモードからデータモードへの移行を促進することを含んでいる。リンクをＬＰＩモードからデータモードへ戻す移行の場合に、オペレーションモード間の類似の移行が実行される。この移行は、素早いＥＥＥウェイクプロセスを含んでいる。
【００４７】
さらなる詳細において、図１４は、アクティブデータモードからＬＰＩモードへの第１移行、および、アクティブモードへ戻る第２移行を示すタイミングダイヤグラムである。データモードの最中には、リンクの相対する端におけるコンポーネント間でデータが交換され、リンク状態は「アクティブ（“Ａｃｔｉｖｅ”）」であると考えられる。
【００４８】
延長されたアイドル期間を検知した際、または他の理由により、アクティブリンク状態はＬＰＩモードに対応する低電力状態に移行してよい。ＬＰＩモードに入るために、信号がアサート（ａｓｓｅｒｔ）され、アクティブデータモードからスリープ（ｓｌｅｅｐ）状態への移行に対するリンクを生じさせる。長さはＴｓである。リンク状態は、そして、Ｔｑの期間を有するクワイエット（ｑｕｉｅｔ）状態において動作する。Ｔｑの期間には、Ｔｒの期間を有する短時間のリフレッシュ（ｒｅｆｒｅｓｈ）状態が定期的に散りばめられている。（図１４においては、明確化のためにＴｑ期間の長さに関するＴｒ期間の長さが誇張されていることに留意すべきである。）
【００４９】
ＬＰＩモードからデータモードへ戻る移行は、ＬＰＩ信号のディアサート（ｄｅａｓｓｅｒｔ）を通じて起動される。それに応じて、ＥＥＥウェイク期間の最中に、ＬＰＩモードからのリンク移行がアクティブ状態に戻る。この後に続いて、アクティブデータモードへ戻る。一つの実施例において、ウェイクアップとデータモードへの移行の時間（Ｔｗ＿ＰＨＹ）は、１００ＧｂｐｓＰＨＹについて５μｓを目標としている。
【００５０】
図１５は、一つの実施例に従って、ＬＰＩ移行状態機械ダイヤグラムを示している。ＱＵＩＥＴ状態（ＴＸ＿ＱＵＩＥＴ）からＷＡＫＥ（ＴＸ＿ＷＡＫＥ）またはＲＥＦＲＥＳＨ（ＴＸ＿ＲＦ＿ＷＡＫＥ）のいずれかへの移行の際に、ＡＬＥＲＴ信号が送信される。ＡＬＥＲＴ信号は、１）ウェイクアップを検知して初期化するための強い信号を提供し、２）トレーニングフレーム及びラインコーディングに対する早いアライメントのためのフレームアライメント信号を提供し、３）ＥＥＥ状態を示してＡＬＥＲＴフレームからＰＭＡフレームへハンドオフ（ｈａｎｄｏｆｆ）するためのコントロールチャネルを備えている。
【００５１】
データモードの最中、データは、ＰＭＡフレームを使用してコンポーネント間で交換される。一つの実施例の下では、長さが３４８  ＴＢ９２（３４８ＴＦＷ）のＰＭＡフレームが使用される。この長さの観点において、一つの実施例では、３４８  ＴＢ９２／ｎに等しいサイズのＥＥＥウェイクアップの最中にＡＬＥＲＴフレームが使用される。ここで、ｎ＞１である。一つの実施例において、ｎ＝６であり、従って、ＡＬＥＲＴフレームの長さは３４８／６＝５８  ＴＢ９２（５８ＴＦＷ）である。
【００５２】
５８  ＴＢ９２ワード長をもった典型的なＡＬＥＲＴフレーム４５０が、図４ｃと４ｄに示されている。ＡＬＥＲＴフレーム４５０の最初の領域は、図４ａと４ｂのトレーニングフレーム４００と同一の構成を共有しており、フレームマーカー４０２及び係数更新４０４とステータスレポート４０６を有するコントロールチャネルを含んでいる。トレーニングフレームの残りの領域は、長さが４８  ＴＢ９２のトレーニングパターン４５２を含んでいる。一つの実施例において、トレーニングパターン４５２は、ＰＲＢＳ１３ビットパターンの最初の４４１６ビットを有している。
【００５３】
上述のように、ＰＭＡフレームの長さは３４８ＴＦＷであり、一方、一つの実施例では、ＡＬＥＲＴフレームの長さは５８ＴＦＷである。ＬＰＩモードから抜け出す場合には、図１４に示されるように、リンクはデータモードに戻る。データモードへ戻る移行のために、ＰＭＡフレームロジックは、この移行が生じる際に、フレームのオフセットを決定する必要がある。一つの実施例において、ｐｍａ＿ａｌｉｇｎ＿ｏｆｆｓｅｔ（ＰＡＯ）と呼ばれるアライメントデータ変数が、ＰＭＡフレームに関して次のＡＬＥＲＴフレームの相対的な位置を示すために使用される。５８ＴＦＷ長を使用する場合、ＰＡＯは、ＰＭＡフレームから６つの有効なオフセットのうちの一つに整列されるように構成される。ここで、６つの有効なオフセットは以下のとおりである。
０：マーカーが４０ビットオーバーヘッドに整列される（つまり、ＰＭＡフレームのスタート）
１：マーカーが４０ビットオーバーヘッドから５８ワードオだけフセットされる
２：マーカーが４０ビットオーバーヘッドから１１６ワードオだけフセットされる
３：マーカーが４０ビットオーバーヘッドから１７４ワードオだけフセットされる
４：マーカーが４０ビットオーバーヘッドから２３２ワードオだけフセットされる
５：マーカーが４０ビットオーバーヘッドから２９０ワードオだけフセットされる
【００５４】
一つの実施例において、図８に示すように、ＰＡＯは、ステータスレポートの１１：７セルに保管されている５ビットの値から成っている。５ビットの値を使用する理由は、一つの実施例では、ＰＡＯが、０から２８の範囲のＰＡＯ値を用いるスキームを使用してＰＭＡフレームに対してトレーニングフレームを整列させるためにも使用されるからであり、従って、少なくとも５ビットが必要とされる。ＰＭＡサイズ化トレーニングフレームの別の実施例においては、トレーニングフレームのアライメントのためにＰＡＯ値は使用されず、従って、ＰＡＯは３ビットの値から成ってもよい。
【００５５】
図１４に示されるリフレッシュとウェイク期間の最中には、図１６に示されるように、ＡＬＥＲＴフレームが連続的に送信される。リフレッシュとウェイク期間の最中に、ＡＬＥＲＴフレームはＰＭＡフレームの中に送付されない。しかしながら、ＡＬＥＲＴフレームを作成して処理するためにＰＭＡロジックとデータパス（ｐａｔｈ）が使用される。
【００５６】
一つの実施例において、ＡＬＥＲＴフレームは、それぞれのＰＭＡフレームのスタートにおいて使用される４０ビットのオーバーヘッドに関して５８＊ＰＡＯ  ＴＢ９２ブロックのオフセットを伴なって送信され、ＰＡＯ∈｛０・・・５｝である。この結果として、オフセットは、３４８／５８＝６ＡＬＥＲＴフレームのサイクルをもった連続的なものである。これらのパラメーターの下で、ＰＡＯに対する等式は以下のとおりである。
ＰＡＯ＝ｍｏｄ（５８＊ｎ、６）／（３４８／６）、
または、単純に（ｍｏｄ  ｎ＋６、６）
ここで、ｎは、ＡＬＲＥＴフレームシーケンスの数である。
この等式はｋに対して一般化された等式から導かれる。
ＰＡＯ＝ｍｏｄ（ｌｔｆ＊ｎ、ｍ）／（ｌｐｍａ／ｍ）
ここで、ｌｔｆはＡＬＥＲＴフレームの長さであり、ｌｐｍａはＰＭＡフレームの長さであり、ｍはオフセットサイクルにおけるＡＬＥＲＴフレームの数であり、そして、ｎはＡＬＥＲＴフレームシーケンスの数である。
【００５７】
図１６には、このスキームに習った一つの典型的な実施例が示されている。ＡＬＥＲＴフレーム４５０ａ−４５０ｇは、ＰＭＡフレーム１６００ａ及び１６００ｂのスタートに関してオフセットするように、連続的に送信される。この実施例において、最初のＡＬＥＲＴフレーム４５０ａは、最初のＰＭＡフレーム１６００ａの開始に整列するように送信され、ＡＬＥＲＴフレームの開始とＰＭＡフレームの開始との間のオフセットは０であり、ｋ＝０である。この初期条件の下で（つまり、ＰＡＯ＝０）、次のＡＬＥＲＴフレームは、５８（ＰＡＯ＝１）オフセットを有し、１１６（ＰＡＯ＝２）、１７４（ＰＡＯ＝３）、そして、２３２（ＰＡＯ＝４）等が続く。
【００５８】
図１７は、対応するＰＡＯマーカーを伴なった６つのＡＬＥＲＴフレームのＡＬＥＲＴフレームサイクルを示している。この実施例において、ＡＬＥＲＴフレーム１（ＡＦ（ｎ））はＰＡＯ値が１であり、ＰＭＡフレームロジックの中で、次のＡＬＥＲＴフレーム（ＡＦ（ｎ＋１））を示すために５８倍される。図示のように、次のＡＦ（ｎ＋１）に対するＰＡＯ値は２であり、値が５に達した後で０に戻るまで、ＡＬＥＲＴフレーム間で１だけＰＡＯ値が進んでいる。このことは、サイクルシーケンスの最後の２つのＡＬＥＲＴフレームに対するＰＡＯ値によって示されている。それらは、５と０であり、シーケンスはスタートのアライメントに戻ってくる（この実施例では、ＡＬＥＲＴフレームの開始がＰＭＡフレームの４０ビットオーバーヘッドに整列されていることを示している）。
【００５９】
一つの実施例において、ＰＭＡアライメントオフセットデータは、ＡＬＥＲＴモードからデータモードへの移行を促進するために、カウントダウン値と組合わせて使用される。カウントダウン値の使用は、受信側に対して、移行がｊ、ｊ−１、・・・１、０  ＡＬＥＲＴフレームにおいて生じることを示す指標を提供する。データモードオペレーション以前に送付されるべき残りのＡＬＥＲＴフレームの数を示すために、対応するＡＬＥＲＴ＿ｆｒａｍｅ＿ｃｏｕｎｔｄｏｗｎ変数が使用される。
【００６０】
図８に戻ると、ステータスフィールドセルは、ＡＬＥＲＴモードからデータモードへの素早い移行を促進するために使用される３つのセルを含んでおり、以下のようにオペレーションする。第１コンポーネントの送信器から第２コンポーネントの受信器に対してリンク上で十分な同期化と調整が確立されたことを検知すると、第２コンポーネントの送信器は第１コンポーネントの受信器に対してステータスフィールドのセル６において１の値を返して、ローカル受信器が、トレーニングは完了してデータを受取る準備ができていると判断したことを示す。５ビットのｐｍａ＿ａｌｉｇｎ＿ｏｆｆｓｅｔ値も、また、データセル１１：７におけるデータを介してステータスフィールドに返されており（上述のように、ＰＡＯ＝１（ｍｏｄ６）の値を有する）、セル１３：１２における２ビットのＡＬＥＲＴ＿ｆｒａｍｅ＿ｃｏｕｎｔｄｏｗｎ値を伴なって、カウントダウンシーケンス３、２、１、０を促進している。
【００６１】
図７に関して、リフレッシュ及びウェイク期間の最中、係数更新フィールドセルは０であるとして送信される。同様に、ステータスレポートフィールドのセル５：０（図８）は、０として送信され、受取りにおいて無視される。トレーニングが完了しているので、セル６は１に設定される。トレーニングフレームに対するのと同じやり方でパリティチェックが計算される。
【００６２】
ＥＥＥモード及び状態は、図８のステータスレポートフィールドにおける１８：１４セルによって特定される。セル１８はモードを示しており、０はリンクがスタートアップトレーニングモードにあることを示し、１はリンクがＬＰＩモードにあることを示す。セル１８が１ｂである場合、セル１７：１６は、ＥＥＥ状態を示している。００はウェイク状態、０１はリフレッシュ状態を示し、１０と１１はリザーブされている。セル１３：１２は、上述のように、カウントダウンタイマーのために使用される。
【００６３】
一つの実施例において、レーン０−３に対するＡＬＥＲＴパターン初期状態が、以下のやり方で定義される。望ましくは、初期の４つの状態は、図１８ａと１８ｂに示されるように、結果として生じる４つのＰＡＭ４シーケンスが、それぞれのペア間で低い自己相関（オフセット０を除く）と低い相互相関を有するように選択される。上述の条件を満たす初期状態の典型的なセット（データパス上で送付される初期ビット、ＬＳＢファースト）は、ＰＭＤレーン０：０ｘＣＤ９２、ＰＭＤレーン１：０ｘ２ＡＦＢ、ＰＭＤレーン２：０ｘＣ３Ｄ３、ＰＭＤレーン３：０ｘＥ２Ｆ６を含んでいる。
【００６４】
図１８は、上述の初期状態を使用したＰＲＢＳ、グレーコード、および、プリコーダーデータシーケンスを示している。それぞれの物理的レーンｉ＝０・・３に対して、トレーニングシーケンスは状態Ｓｉからスタートする。このことは、また、レーンがスワップされた場合にレーンを唯一に識別し、後にレーン順序識別子を保存する。
【００６５】
典型的な実施例環境およびブレードサーバーアーキテクチャ
ここにおける実施例の態様は、スイッチ、ルーターといった種々タイプののコンピューターやネットワーク設備、および、データセンター及び／又はサーバーファーム（ｆａｒｍ）環境において使用されるようなブレードサーバーにおいて実施され得ることが予想される。典型的に、データセンター及びサーバーファームで使用されるサーバーは、ラックベースサーバー又はブレードサーバーといったアレイ（ａｒｒａｙ）サーバーを含んでいる。これらのサーバーは、種々のネットワークプロビジョン（ｐｒｏｖｉｓｉｏｎ）を介して通信において相互接続されている。プライベートＬＡＮを形成するためのＬＡＮ間における好適なスイッチングとルーティング能力をもったＬＡＮの中のサーバーのパーティショニング（ｐａｒｔｉｔｉｏｎｉｎｇ）といったことである。例えば、クラウドホスティング能力は、典型的に多くのサーバーを伴なう大きなデータセンターを使用する。
【００６６】
概略として、典型的なブレードサーバーコンポーネント及びシステムが図１９ａ−１９ｃと２０に示されている。典型的な構成の下では、ラック１９マウントシャーシ１９００が使用され、複数のサーバーブレード１９０２（つまり、ブレード）のために電力と通信機能を提供しており、それぞれのブレードが対応するスロットを占有している。（シャーシの中の必ずしも全てのスロットが占有される必要はないことに留意すべきである。）逆に、図１９ｃでは、一つまたはそれ以上のシャーシ１９００がブレードサーバーラック１９０３の中に導入され得ることが示されている。それぞれのブレードは、一つまたはそれ以上の組合せコネクターを介して導入の際にインターフェイスプレーン１９０４（つまり、バックプレーン又は中間プレーン）に接続されている。典型的に、インターフェイスプレーンは、ブレードに対して電力及び通信信号を提供する複数の組合せコネクターそれぞれを含んでいる。現在の実践の下で、多くのインターフェイスプレーンは「ホットスワップ“ｈｏｔ−ｓｗａｐｐｉｎｇ”」機能を提供する。すなわち、シャーシ全体を適切な電力及びデータ信号バッファーを通じてダウンさせることなく、ブレードをオンザフライ（ｏｎ  ｔｈｅ  ｆｌｙ）で追加、または、除去（「ホットスワップ」）することができる。
【００６７】
図１９ａと１９ｂには、典型的な中間プレーンのインターフェイスプレーン構成が示されている。インターフェイスプレーン１９０４のバックサイドは、一つまたはそれ以上の電源１９０６に接続されている。しばしば、電源は重複しており、ホットスワップ可能であり、好適な電力プレーンに接続され、コンディショニング（ｃｏｎｄｉｔｉｏｎｉｎｇ）回路が、電源供給故障が生じた際にも継続したオペレーションを可能にする。任意的な構成においては、電源アレイが、ブレードのラック全体に対して電力供給するために使用され得る。一つのシャーシに一つの電源という対応ではない。複数の冷却ファン１９０８がシャーシを通して空気を引き寄せるように使用されサーバーブレードを冷やす。
【００６８】
全てのブレードサーバーに必要とされる重要な機能は、外部で他のＩＴインフラストラクチャーと通信する能力である。このことは、典型的には一つまたはそれ以上のネットワーク接続カード１９１０を介して促進され、それぞれがインターフェイスプレーン１９０４に接続されている。一般的に、ネットワーク接続カードは、複数のネットワークポート接続を有する物理的インターフェイスを含み（例えば、ＲＪ−４５ポート）、ネットワークスイッチ、ハブ、または、ルーターといったネットワークデバイスに直接的に接続するように設計された高密度コネクターを含み得る。
【００６９】
ブレードサーバーは、たいてい個々のブレードのオペレーションを管理するためのいくつかのタイプのマネージメントインターフェイスを備えている。このことは、一般的に、ビルトイン（ｂｕｉｌｔ−ｉｎ）ネットワーク又は通信チャネルによって促進される。例えば、「プライベート」又は「マネージメント」ネットワーク及び好適なスイッチングを促進するための一つまたはそれ以上のバスがインターフェイスプレーンの中に設置され、または、親密に接続されたネットワークケーブルとネットワークを通じてプライベートネットワークが実施され得る。任意的に、インターフェイスプレーンのバックサイド又はフロントサイドに接続されたマネージメントスイッチカード１９１２によって、スイッチングと他のマネージメント機能が提供され得る。さらに別のオプションとして、ブレード活動を管理するためにマネージメント又はコンフィグレーション（ｃｏｎｆｉｇｕｒａｔｉｏｎ）サーバーが使用されてもよく、例えば、イ−サネットといった標準コンピューターネットワークインフラストラクチャーを介して通信が取扱われる。
【００７０】
図２０に関して、典型的なブレード２０００のさらなる詳細が示されている。上述のように、それぞれのブレードは、サーバータイプの機能を実行するように構成された分離したコンピュータープラットフォームを含んでいる。つまり、「サーバーオンカード（“ｓｅｒｖｅｒ  ｏｎ  ｃａｒｄ”）」である。従って、それぞれのブレードは、従来のサーバーと共通のコンポーネントを含み、好適な集積回路（ＩＣ）および他の搭載されたコンポーネントをボードに対して接続するための内部ワイヤリング（つまり、バス）を備えるメインプリント回路基板（メインボード）２００１を含んでいる。こうしたコンポーネントは、システムメモリー２００４（例えば、ランダムアクセスメモリーセル（ＲＡＭ）、キャッシュメモリー２００６（例えば、ＳＤＲＡＭ）、および、ファームウェアストレージデバイス２００８（例えば、フラッシュメモリー）の形式）に接続された一つまたはそれ以上のプロセッサ２００２を含んでいる。ＮＩＣ（ｎｅｔｗｏｒｋ  ｉｎｔｅｒｆａｃｅ  ｃｏｎｔｒｏｌｌｅｒ）チップ２０１０が、従来のネットワーク通信機能のサポートのために備えられている。ブレードと外部ネットワークインフラストラクチャーとの間の通信をサポートするといったものである。他の図示されたコンポーネントは、ステータスＬＥＤ（発光ダイオード）２０１２、一式のＲＪ−４５コンソールポート２０１４（簡略化のために一つだけしか図示されていない）、および、インターフェイスプレーンコネクター２０１６に接続されたＮＩＣ２０１５を含んでいる。追加的なコンポーネントとしては、種々の自動コンポーネント（つまり、抵抗、キャパシター）、電力整形コンポーネント、周辺機器コネクターを含んでいる。
【００７１】
一般的に、それぞれのブレード２０００は、また、オンボードストレージを備えている。このことは、典型的には、一つまたはそれ以上のビルトインディスクコントローラー及び一つまたはそれ以上のディスクデバイス２０１８が接続される対応するコネクターを介して促進される。例えば、典型的なディスクコントローラーは、ＳＡＴＡコントローラー、ＳＣＳＩコントローラー、といったようなものを含んでいる。任意的に、ディスクドライブは、同一または別個のラックの中のブレードから分離して収容されてよい。大容量のデータを保管するためにネットワークアッタチストレージ（ＮＡＳ）装置、または、バックエンドストレージサブシステムが使用されるような場合である。
【００７２】
ＮＩＣ２０１０は、物理層（Ｌ１）及びリンク層オペレーション（Ｌ２）をサポートするといった、対応するネットワークオペレーションを促進するための回路及びロジックを含んでいる。典型的には、上位層のオペレーションは、プロセッサ２００２上で実行されているオペレーティングシステムによってホストされるであろうオペレーティングシステムネットワークスタック（ｓｔａｃｋ）によって促進される。しかしながら、いくつかの実施例において、ＮＩＣはエンベッドされたロジック又は類似のものを介して自分自身のネットワークスタックを使用してもよい。
【００７３】
典型的なデータセンター配置において、ネットワークスイッチイングエレメントは、１Ｕ、２Ｕ、または、４Ｕスロットを占めるであろうといった、ラックマウント装置を含んでおり、一つまたはそれ以上のサーバーブレードを介して実行され得る。任意的に、ネットワークスイッチングエレメントは、一つまたはそれ以上のサーバーブレードを使用して実行され得る。
【００７４】
ＮＩＣ２０１５は、インターフェイスプレーン１９０４を介して複数のブレード２０００の間で高速通信を実施するための回路及びロジックを含んでいる。一つの実施例において、ＮＩＣ２０１５は、ここにおいて開示された１００Ｇｂｐｓの実施例に対応すする信号及びロジックを実施するように構成されており、１００ＧＢＡＳＥ−ＫＰ４ポートおよび関連のリンクトレーニングオペレーティングシステムを実施するための回路及びロジックを含んでいる。１００ＧＢＡＳＥ−ＫＰ４をわたるブレード内の通信をさらに促進するために、インターフェイスプレーン１９０４は、ＰＨＹ態様の物理媒体を促進するための好適なコネクター、回路、および、ワイヤリング（ｗｉｒｉｎｇ）を含んでいる（ワイヤリングは図示されていない）。例えば、回路は、図１に示された構成に従って８個のディファレンシャルペアを通じた信号を促進するためのコネクター及びワイヤリングを含んでいる。
【００７５】
一般的に、ここにおいて開示されたリンクトレーニング実施例の態様は、ハードウェア（例えば、エンベッドされたロジック）を介して、または、ハードウェアとソフトウェアの組合せを介して実施され得る。例えば、ネットワークエレメントは、ソフトウェアベースのネットワークスタックを実行しているプロセッサ、および、ここにおいて説明されたオペレーションの態様を実行するためのソフトウェアを介して実施される関連のロジックを含み得る。任意的には、類似のロジックが、ＮＩＣ、大規模ネットワークインターフェイス、というようなものを介して実施され得る。
【００７６】
ブレードサーバーにおける実施に加えて、電子通信ルーター及びスイッチといった、他のタイプの装置を介して、ここにおける趣旨及び開示が実施され得る。例えば、電子通信スイッチは、バックプレーンに接続された複数のカードを伴なうラックを含んでいる。カードは一般的にブレードに類似しており、バックプレーンはブレードサーバーにおけるインターフェイスプレーンに類似している。従って、カードは、実施される１００ＧＢＡＳＥ−ＫＰ４ポートのための回路とロジックを伴なって構成され、バックプレーンは、１００ＧＢＡＳＥ−ＫＰ４  ＰＨＹの物理媒体態様を促進するためのコネクター、回路、および、ワイヤリングを含み得る。
【００７７】
図２１は、ここにおいて開示された実施例に従って、リンクトレーニングと初期化オペレーションを実行するように構成されたネットワークチップ２１０２を使用するネットワークノードに対する構成２１００を示す模式図である。ネットワークチップ２１０２は、ＰＣＳモジュール２１０６、自動ネゴシエーションモジュール２１０８、リンクトレーニングモジュール２１１０、送信器回路２１１３を含む送信ポート２１１２、および、受信器回路２１１５を有する受信ポート２１１４を含むＰＨＹ回路２１０４を有している。ネットワークチップは、さらに、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）インターフェイス２１１６、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インターフェイス２１１８、ＭＡＣモジュール２１２０、および、リコンシリレーションサブレーヤー（ＲＳ）モジュール２１２２を含んでいる。ネットワークノード２１００は、また、一つまたはそれ以上のプロセッサコアを有する中央処理ユニット（ＣＰＵ）２１２６を含むシステムオンチップ（ＳｏＣ）２１２４を含み、インターコネクト２１３２を介してメモリーインターフェイス２１２８とＰＣＩｅインターフェイス２１３０に接続されている。メモリーインターフェイスは、さらに、メモリー２１３４に接続されているものとして示されている。典型的な構成の下では、ネットワークチップ２１０２、ＳｏＣ２１２４、および、メモリー２１３４は、回路基板２１３６上に設置され、または、そうでなければ動作可能に接続される。回路基板は、ＤＭＡ２１１６をメモリー２１３４に接続し、ＰＣＩｅポート２１３８においてＰＣＩｅインターフェイス２１１８をＰＣＩｅインターフェイス２１３０に接続している単一直線によって示されているように、これらのコンポーネントが通信で接続するためのワイヤリングトレースを含んでいる。
【００７８】
一つの実施例において、ＭＡＣモジュール２１２０は、ここにおいて説明された実施例によって実行されるＭＡＣレイヤーオペレーションの態様を実施するように構成されている。同様に、ＲＳモジュール２１２２は、図９ａで示されるといった、ここにおいて説明された実施例によって実行されるリコンシリレーションサブレーヤーオペレーションを実施するように構成されている。
【００７９】
リンクトレーニングモジュール２１１０は、さらに、トレーニングフレーム２１４０を含んでいるものとして示されており、ここにおいて開示されたトレーニングフレームの実施例に従って構成されている。自動ネゴシエーションモジュール２１０８、さらに、ベースページ２１４２を含んでいるものとして示されている。リンク初期化の最中、自動ネゴシエーションモジュール２１０８は、リンク速度と性能の自動ネゴシエーションのために実施される。自動ネゴシエーションフォーマットは、ベースページ（例えば、ベースページ２１４２）から成っている。リンクパートナーと交換したフォーマットされた情報の最初のセットであり、受信ポート２１４６と送信ポート２１４８を含むリンクパートナー２１４４として示されている。一つの実施例において、ノード２１０とリンクパートナー２１４４の構成は類似している。一つの実施例において、ベースペジ２１４２のフォーマットは、ＩＥＥＥ８０２．３ｂｈ  Ｄｒａｆｔ３．１において規定されたベースページに従っている。リンクトレーニングモジュール２１１０は、さらに、ここにおいて開示された実施例の態様に従ってネットワークチップ２１０２とリンクパートナー２１４４との間に通信可能に接続されたリンク２１５０に対する初期化に関するリンクトレーニングオペレーションを実行するように構成されている。
【００８０】
一つの実施例において、ネットワークチップ２１０２は、１００Ｇｂｐｓイーサネットネットワークインターフェイスコントローラー（ＮＩＣ）チップを含んでいる。しかしながら、ネットワークチップ２１０２の回路及びコンポーネントは、ＳｏＣ、マルチチップモジュール、そして、複数のネットワークインターフェイスのためのサポート（例えば、有線又は無線）を有するＮＩＣチップを含む他のタイプのチップ及びコンポーネントにおいても実行され得る。
【００８１】
加えて、本発明開示に係る実施例は、ＮＩＣといった半導体値チップの中においてだけでなく、不揮発性の機械で読取り可能な媒体の中においても実施され得る。例えば、上述のデザインは、半導体デバイスの設計のために使用されるデザインツールに関する不揮発性の機械で読取り可能な媒体上に保管され、及び／又は、媒体の中にエンベッドされてよい。実施例は、ＶＨＳＩＣハードウェア記述言語（ＶＨＤＬ）、ベリログ（Ｖｅｒｉｌｏｇ）言語又はＳＰＩＣＥ言語、もしくは、他のハードウェア記述言語でフォーマットされたネットリストを含んでいる。いくつかのネットリストは、行動レベルネットリスト、ゲートレベルネットリスト、および、トランジスタレベルネットリストを含んでいる。機械で読取り可能な媒体も、また、ＧＤＳ−ＩＩファイルといったレイアウト情報を有する媒体を含んでいる。さらに、半導体チップデザインのためのネットリスト又は他の機械で読取り可能な媒体は、上述の開示に係る方法を実行するためにシミュレーション環境において使用されてもよい。
【００８２】
いくつかの実施例が所定の実施に関して説明されてきたが、いくつかの実施例に従った他の実施も可能である。加えて、図面に示され、及び／又は、ここにおいて説明されたエレメントまたは他の特徴に係る構成及び／又は順序は、図示され、説明された所定のやり方に構成される必要はない。いくつかの実施例に従って、多くの他の構成が可能である。
【００８３】
図示されたそれぞれのシステムにおいて、いくつかのケースにおけるエレメントは、それぞれ同じ参照番号または異なる参照番号を有することができ、表示されたエレメントは異なり、及び／又は、同じであってよい。しかしながら、エレメントは、ここにおいて示され、または、説明されたいくつかの、または、全てのシステムとは異なる実施及び作業を有するよう十分に順応性がある。図示された種々のエレメントは、同一、または、異なるものであってよい。どれを第１のエレメントとして参照し、どれを第２のエレメントと呼ぶかは任意である。
【００８４】
明細書および特許請求の範囲において、用語「結合された（“ｃｏｕｐｌｅｄ”）」と「接続された（“ｃｏｎｎｅｃｔｅｄ”）」が、その派生語を伴なって、使用され得る。これらの用語は、お互いに類義語であるとして意図されたものではない。むしろ、所定の実施例において、「接続された」は、２つまたはそれ以上のエレメントがお互いに直接に物理的または電気的に接触していることを示すために使用され得る。「結合された」は、２つまたはそれ以上のエレメントが直接に物理的または電気的に接触していることを意味することができる。しかしながら、「結合された」は、また、２つまたはそれ以上のエレメントがお互いに直接的に接触していないことも意味することもあるが、それでもなお、お互いに協働または相互作用するものである。
【００８５】
実施例は、本発明の実施または例である。明細書における「実施例（“ａｎ  ｅｍｂｏｄｉｍｅｎｔ”）」、「一つの実施例（“ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ”）」、「いくつかの実施例（“ｓｏｍｅ  ｅｍｂｏｄｉｍｅｎｔ”）」、および、「他の実施例（“ｏｔｈｅｒ  ｅｍｂｏｄｉｍｅｎｔ”）」への言及は、実施例に関して説明された所定の特徴、構成、または、特性が、少なくともいくつかの本発明に係る実施例に含まれているが、必ずしも全ての実施例に含まれる必要はない、ことを意味している。種々の表現である「実施例」、「一つの実施例」、「いくつかの実施例」、および、「他の実施例」は、必ずしも全て同一の実施例を参照することを要しない。
【００８６】
ここにおいて説明され、図示されたコンポーネント、特徴、構成、特性、等の全てが、所定の実施例に含まれる必要があるということはない。例えば、明細書で、コンポーネント、特徴、構成、または、特性が含まれ「得る（“ｍａｙ”、“ｍｉｇｈｔ”、“ｃａｎ”、または、“ｃｏｕｌｄ”）」と記載している場合は、その所定のコンポーネント、特徴、構成、または、特性が含まれることを要しない。明細書または特許請求の範囲が「一つの（“ａ”ｏｒ“ａｎ”）」エレメントに言及している場合は、そのエレメントが唯一つ存在することを意味するものではない。明細書または特許請求の範囲が「追加の（“ａｎ  ａｄｄｉｔｉｏｎａｌ”）」エレメントに言及している場合は、追加のエレメントの一つ以上の存在を排除することを意味するものではない。
【００８７】
本発明の図示された実施例に係る上記の説明は、要約に記載されているものを含めて、本発明が、開示されたまさにその形式について網羅的であり、または限定的であることを意図するものではない。一方、ここにおいて説明された本発明の所定の実施例は、説明目的のものであり、本発明の範囲から逸脱することなく種々の均等な変形が可能であることが、当業者であれば理解されよう。
【００８８】
こうした変形は、上記の詳細な説明に照らして本発明に対して成し得るものである。添付の特許請求の範囲において使用される用語は、本発明を明細書及び図面に開示された所定の実施例に限定するものと理解されるべきではない。むしろ、本発明の範囲は、添付の特許請求の範囲によって全体的に決定されるべきものであり、請求項解釈の確立された方策に従って解釈されるべきものである。
【図１】
2014116943.tif 000003
【図２】
2014116943.tif 000004
【図３】
2014116943.tif 000005
【図４ａ】
2014116943.tif 000006
【図４ｂ】
2014116943.tif 000007
【図４ｃ】
2014116943.tif 000008
【図４ｄ】
2014116943.tif 000009
【図５ａ】
2014116943.tif 000010
【図５ｂ】
2014116943.tif 000011
【図６】
2014116943.tif 000012
【図７】
2014116943.tif 000013
【図８】
2014116943.tif 000014
【図９ａ】
2014116943.tif 000015
【図９ｂ】
2014116943.tif 000016
【図１０】
2014116943.tif 000017
【図１０ａ】
2014116943.tif 000018
【図１０ｂ】
2014116943.tif 000019
【図１１】
2014116943.tif 000020
【図１１ａ】
2014116943.tif 000021
【図１１ｂ】
2014116943.tif 000022
【図１２ａ】
2014116943.tif 000023
【図１２ｂ】
2014116943.tif 000024
【図１３】
2014116943.tif 000025
【図１４】
2014116943.tif 000026
【図１５】
2014116943.tif 000027
【図１６】
2014116943.tif 000028
【図１７】
2014116943.tif 000029
【図１８】
2014116943.tif 000030
【図１９ａ】
2014116943.tif 000031
【図１９ｂ】
2014116943.tif 000032
【図１９ｃ】
2014116943.tif 000033
【図２０】
2014116943.tif 000034
【図２１】
2014116943.tif 000035