(57)【要約】      （修正有）【課題】電力消費量、発熱量及び製造コストの増大を抑えつつ、表示パネルに表示される画像内でのちらつきを防止することができるソースドライバＩＣチップを提供する。【解決手段】表示パネルの第１ガンマ特性に基づく基準階調電圧に基づき第１の階調電圧を生成すると共に、第２ガンマ特性に基づく基準階調電圧に基づき第２の階調電圧を生成するにあたり、一方のガンマ特性に基づく基準階調電圧のみを生成してこれを出力する。更に、第１及び第２階調電圧を有する駆動パルスを生成して表示パネルのソースラインに印加する駆動部を、第１ソースライン群に印加する第１駆動部と、第２ソースライン群に印加する第２駆動部とに分割する。そして、ＩＣチップ内においてこれら第１及び第２駆動部を、チップの辺縁部各々の内の１の辺縁部に沿って夫々配置し、第１及び第２駆動部の間の中間領域に、上記した基準階調電圧を生成する基準階調電圧生成部を配置する。【選択図】図７
2014071133.tif 000002
【特許請求の範囲】
【請求項１】
映像信号に応じて第１ガンマ特性に基づく第１階調電圧を有する駆動パルス及び第２ガンマ特性に基づく第２階調電圧を有する駆動パルスを夫々表示パネルに形成されている複数のソースライン各々に印加する矩形状の基板上に形成されたソースドライバＩＣチップであって、
第１及び第２外部端子を介して入力された第１及び第２電源電圧に基づいて前記第１ガンマ特性又は前記第２ガンマ特性に基づく基準階調電圧を生成しこれを第３外部端子を介して出力する基準階調電圧生成部と、
第４外部端子を介して入力された前記第１ガンマ特性に基づく基準階調電圧に基づいて前記第１階調電圧を生成する第１階調電圧生成部と、
第５外部端子を介して入力された前記第２ガンマ特性に基づく基準階調電圧に基づいて前記第２階調電圧を生成する第２階調電圧生成部と、
前記映像信号に応じて前記第１階調電圧を有する前記駆動パルス及び前記第２階調電圧を有する前記駆動パルスを生成して、前記複数のソースラインの内の第１ソースライン群に印加する第１駆動部と、
前記映像信号に応じて前記第１階調電圧を有する前記駆動パルス及び前記第２階調電圧を有する前記駆動パルスを生成して、前記複数のソースラインの内の第２ソースライン群に印加する第２駆動部と、を有し、
前記第１及び第２駆動部は前記基板の辺縁部各々の内の１の辺縁部に沿って夫々配置されており、前記第１駆動部が配置されている領域と前記第２駆動部が配置されている領域とに挟まれた中間領域に前記基準階調電圧生成部が配置されていることを特徴とするソースドライバＩＣチップ。
【請求項２】
前記中間領域には、前記第１及び第２階調電圧生成部の各々が更に配置されており、
前記１の辺縁部に対向する辺縁部における中心位置を隔てた２つの領域に夫々前記第４及び第５外部端子が配置されていることを特徴とする請求項１記載のソースドライバＩＣチップ。
【請求項３】
前記１の辺縁部に対向する前記辺縁部における中心位置を隔てた２つの領域に夫々前記第１及び第２外部端子が更に配置されており、
前記１の辺縁部に対向する前記辺縁部における前記第２外部端子に隣接した位置に前記第３外部端子が配置されていることを特徴とする請求項１又は２記載のソースドライバＩＣチップ。
【請求項４】
前記第２外部端子は前記第３外部端子よりも前記中心位置に近い位置に配置されていることを特徴とする請求項３記載のソースドライバＩＣチップ。
【請求項５】
前記第３外部端子は前記第２外部端子よりも前記中心位置に近い位置に配置されていることを特徴とする請求項３記載のソースドライバＩＣチップ。
【請求項６】
前記１の辺縁部に前記第１〜第３外部端子が配置されていることを特徴とする請求項１又は２記載のソースドライバＩＣチップ。
【請求項７】
前記基準階調電圧生成部の形成領域の上部又は下部に前記第１〜第３外部端子が配置されていることを特徴とする請求項１又は２記載のソースドライバＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを駆動するドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、特に表示パネルのソースラインの各々に、入力映像信号にて示される輝度レベルに対応した階調電圧を印加するソースドライバＩＣチップに関する。
【背景技術】
【０００２】
液晶表示パネル又は有機ＥＬ表示パネルの如き平面型の表示パネルには、２次元画面の水平方向に夫々が伸張して配列されている複数の走査ラインと、２次元画面の垂直方向に夫々が伸張して配列されている複数のソースラインとが設けられてる。このような表示パネルは、ガラス又はフィルム状の基板上に設置されている。更に、かかる基板上における表示パネルの外周領域には、入力映像信号によって表される輝度レベルに対応した階調電圧を生成し、この階調電圧に対応した駆動パルスを表示パネルのソースラインの各々に印加するソースドライバが搭載されている。
【０００３】
このようなソースドライバとして、上記した如き複数の階調電圧を生成する階調電圧発生回路を含むものが知られている（例えば、特許文献１の図２参照）。かかる階調電圧発生回路では、外部供給された複数の基準階調電圧（ＶＥ１〜ＶＥｍ）を夫々オペアンプ（２３１〜２３ｍ）で増幅したものを抵抗ラダー（２４）の入力タップに印加することにより、階調電圧（Ｖ１〜Ｖｎ）を生成するようにしている。
【０００４】
また、近年、表示画面の高精細化に伴うソースライン数の増加に対応すべく、ソースドライバを複数のＩＣチップ（以下、単にチップと称する場合もある）に分割してなる複数のソースドライバＩＣチップを表示パネルの周囲に配置するようにしたものが知られている（例えば、特許文献１の図３参照）。
【０００５】
しかしながら、ソースドライバを複数のソースドライバＩＣチップに分割して構築した場合に、上記オペアンプのオフセット電圧が各ソースドライバＩＣチップ毎にばらついていると、ソースドライバＩＣチップ各々の間で階調電圧にばらつきが生じ、表示パネルに表示される画像にちらつきが発生するという問題が生じた。
【０００６】
また、上記した如き階調電圧発生回路をソースドライバＩＣチップ各々に含ませることにより外部回路が不要となってコスト低減を図ることができるが、このような階調電圧発生回路を搭載した分だけ各ソースドライバＩＣチップのチップサイズが大となり、且つ発熱量及び電力消費量が増大してしまうという問題があった。
【０００７】
更に、各ソースドライバＩＣチップ内において配線抵抗が比較的大となるラインが存在すると、製造上のばらつきに伴い、製造後のテストで不良と判断される可能性が高くなり、製造コストの増加を招いていた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１５１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、かかる問題を解決すべく為されたものであり、電力消費量、発熱量及び製造コストの増大を抑えつつ、表示パネルに表示される画像内でのちらつきを防止することができるソースドライバＩＣチップを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るソースドライバＩＣチップは、映像信号に応じて第１ガンマ特性に基づく第１階調電圧を有する駆動パルス及び第２ガンマ特性に基づく第２階調電圧を有する駆動パルスを夫々表示パネルに形成されている複数のソースライン各々に印加する矩形状の基板上に形成されたソースドライバＩＣチップであって、第１及び第２外部端子を介して入力された第１及び第２電源電圧に基づいて前記第１ガンマ特性又は前記第２ガンマ特性に基づく基準階調電圧を生成しこれを第３外部端子を介して出力する基準階調電圧生成部と、第４外部端子を介して入力された前記第１ガンマ特性に基づく基準階調電圧に基づいて前記第１階調電圧を生成する第１階調電圧生成部と、 第５外部端子を介して入力された前記第２ガンマ特性に基づく基準階調電圧に基づいて前記第２階調電圧を生成する第２階調電圧生成部と、前記映像信号に応じて前記第１階調電圧を有する前記駆動パルス及び前記第２階調電圧を有する前記駆動パルスを生成して、前記複数のソースラインの内の第１ソースライン群に印加する第１駆動部と、前記映像信号に応じて前記第１階調電圧を有する前記駆動パルス及び前記第２階調電圧を有する前記駆動パルスを生成して、前記複数のソースラインの内の第２ソースライン群に印加する第２駆動部と、を有し、前記第１及び第２駆動部は前記基板の辺縁部各々の内の１の辺縁部に沿って夫々配置されており、前記第１駆動部が配置されている領域と前記第２駆動部が配置されている領域とに挟まれた中間領域に前記基準階調電圧生成部が配置されている。
【発明の効果】
【００１１】
本発明においては、表示パネルの第１ガンマ特性に基づく基準階調電圧に基づき第１の階調電圧を生成すると共に、第２ガンマ特性に基づく基準階調電圧に基づき第２の階調電圧を生成するにあたり、一方のガンマ特性に基づく基準階調電圧のみを生成してこれを出力するようにしている。この際、この一方のガンマ特性に基づく基準階調電圧及び他方のガンマ特性に基づく基準階調電圧に関しては、入力によってこれを取得するようにしている。
【００１２】
ここで、ソースドライバＩＣを複数個に分割して構築する場合、例えば第１のソースドライバＩＣチップでは第１及び第２ガンマ特性の内の第１ガンマ特性に基づく基準階調電圧のみを生成させると共にこれを出力させ、第２のソースドライバＩＣチップでは第２ガンマ特性に基づく基準階調電圧のみを生成させると共にこれを出力させる。これにより、第１のソースドライバＩＣチップは、自身が出力した第１ガンマ特性に基づく基準階調電圧を入力することにより第１階調電圧の生成を行うと共に、第２のソースドライバＩＣチップから出力された第２ガンマ特性に基づく基準階調電圧を入力することにより第２階調電圧の生成を行うことが可能となる。同様に、第２のソースドライバＩＣチップも、自身が出力した第２ガンマ特性に基づく基準階調電圧を入力することにより第２階調電圧の生成を行うと共に、第１のソースドライバＩＣチップから出力された第１ガンマ特性に基づく基準階調電圧を入力することにより第１階調電圧の生成を行うことが可能となる。
【００１３】
要するに、複数のソースドライバＩＣチップの内の１つに搭載されている基準階調電圧生成部で生成された基準階調電圧を、全てのソースドライバＩＣチップで共有して用いることが可能となる。
【００１４】
よって、本来、各ソースドライバＩＣチップ内に第１ガンマ特性に基づく基準階調電圧を生成する為のオペアンプと、第２ガンマ特性に基づく基準階調電圧を生成する為のオペアンプとからなる２系統分のオペアンプを搭載しなければならないところを、１系統分だけで済ませることが可能となる。すなわち、各ソースドライバＩＣチップ内において、基準階調電圧を生成すべく搭載されるオペアンプの数が少なくなる分だけ、チップサイズ、電力消費量及び発熱量を低下させることが可能となる。
【００１５】
また、本発明によれば、複数のソースドライバＩＣチップの内の１つに搭載されている基準階調電圧生成部で生成された基準階調電圧を各ソースドライバＩＣチップで共有使用することが可能なので、例え各ソースドライバＩＣチップ間で上記したオペアンプのオフセット電圧にずれが生じていても、各ガンマ特性内では、その影響を基準階調電圧が受けることはない。これにより、表示パネルに表示される画像内でのちらつきを防止することが可能となる。
【００１６】
更に、本発明においては、上記した如き第１階調電圧を有する駆動パルス及び第２階調電圧を有する駆動パルスを生成して表示パネルのソースラインに印加する駆動部を、複数のソースライン各々の内の第１ソースライン群に駆動パルスを印加する第１駆動部と、かかる駆動パルスを第２ソースライン群に印加する第２駆動部とに分割している。そして、ＩＣチップ内においてこれら第１駆動部及び第２駆動部を、チップ基板の辺縁部各々の内の１の辺縁部に沿って夫々配置し、第１駆動部及び第２駆動部の間の中間領域に、上記した基準階調電圧を生成する基準階調電圧生成部を配置するようにしている。かかる配置によれば、チップの外部端子を介して入力された電源電圧を基準階調電圧生成部に供給する為の配線長及び基準階調電圧生成部において生成された基準階調電圧を外部端子まで伝送させる為の配線長を短縮化することが可能となり、配線抵抗に起因する電圧ロスを抑制することができる。これにより、製造上のバラツキに伴うチップの製造不良率を低下させることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るソースドライバを搭載した有機ＥＬ表示装置の概略構成を示す図である。
【図２】ソースドライバ２２１〜２２３各々の内部構成を示すブロック図である。
【図３】基準階調電圧生成部２２０の内部構成の一例を示す回路図である。
【図４】ソースドライバ２２１〜２２３各々と、コントロール基板１との内部接続形態の一例を示すブロック図である。
【図５】ソースドライバ２２１〜２２３各々と、コントロール基板１との内部接続形態の他の一例を示すブロック図である。
【図６】４つのソースドライバ２２１〜２２４を搭載した有機ＥＬ表示装置の概略構成の他の一例を示す図である。
【図７】ＣＯＧ形態でソースドライバ２２１を表示基板２上に設けた場合のソースドライバ２２１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。
【図８】ＣＯＧ形態で表示基板２上に設置したチップ３と、コントロール基板１とをＦＰＣ４によって接続する際の接続形態の一例を示す図である。
【図９】図７に示すチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【図１０】図７に示すチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【図１１】図７に示すチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【図１２】ＣＯＦ形態でソースドライバ２２１をフィルム基板７上に設けた場合のソースドライバ２２１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。
【図１３】ＣＯＦ形態でフィルム基板２上に設置したチップ３と、コントロール基板１とをＦＰＣ８によって接続する際の接続形態の一例を示す図である。
【図１４】図１２に示すチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【図１５】本発明に係るソースドライバを搭載した液晶表示装置の概略構成を示す図である。
【図１６】ソースドライバ６２１〜６２２各々の内部構成を示すブロック図である。
【図１７】基準階調電圧生成部６２０の内部構成の一例を示す回路図である。
【図１８】ソースドライバ６２１及び６２２各々と、コントロール基板５との内部接続形態の一例を示すブロック図である。
【図１９】ソースドライバ６２１及び６２２各々と、コントロール基板５との内部接続形態の他の一例を示すブロック図である。
【図２０】４つのソースドライバ６２１〜６２４を搭載した液晶表示装置の概略構成の他の一例を示す図である。
【図２１】ＣＯＧ形態でソースドライバ６２１を表示基板６上に設けた場合のソースドライバ６２１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。
【図２２】ＣＯＧ形態で表示基板６上に設置したチップ３と、コントロール基板５とをＦＰＣ４によって接続する際の接続形態の一例を示す図である。
【図２３】図２１に示されるチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【図２４】ＣＯＦ形態でソースドライバ６２１をフィルム基板７上に設けた場合のソースドライバ６２１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。
【図２５】図２４に示すチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【図２６】コントロール基板及び各ソースドライバ間の配線形態の一例を概略的に示す図である。
【図２７】コントロール基板及び各ソースドライバ間の配線形態の他の一例を概略的に示す図である。
【図２８】図２７に示される配線形態の変形例を概略的に示す図である。
【図２９】基準階調電圧生成部６２０の内部構成の他の一例を示す回路図である。
【発明を実施するための形態】
【００１８】
本発明は、映像信号に応じて第１ガンマ特性に基づく第１階調電圧及び第２ガンマ特性に基づく第２階調電圧を有する駆動パルスの各々を表示パネルのソースラインに印加するソースドライバＩＣチップであり、基準階調電圧生成部（２２０、６２０）、第１階調電圧生成部（２２３Ｒ、６２３Ｐ）、第２階調電圧生成部（２２３Ｇ、６２３Ｎ）、第１駆動部（２２２ａ、２２４ａ、６２２ａ、６２４ａ）及び第２駆動部（２２２ｂ、２２４ｂ、６２２ｂ、６２４ｂ）を有する。基準階調電圧生成部は、第１外部端子（ＰＡ２）及び第２外部端子（ＰＡ３）を介して入力された第１電源電圧（ＶＨ）及び第２電源電圧（ＶＬ）に基づき、表示パネルの第１ガンマ特性又は第２ガンマ特性に基づく基準階調電圧（ＧＭＡ）を生成しこれを第３外部端子（ＰＡ４）を介して出力する。第１階調電圧生成部は、第４外部端子（ＰＡ６）を介して入力された前記第１ガンマ特性に基づく基準階調電圧（ＧＭＡＲ、ＧＭＡＰ）に基づいて上記した第１階調電圧を生成する。第２階調電圧生成部は、第５外部端子（ＰＡ７）を介して入力された前記第２ガンマ特性に基づく基準階調電圧（ＧＭＡＧ、ＧＭＡＮ）に基づいて上記した第２階調電圧を生成する。第１駆動部は、映像信号に応じて第１階調電圧を有する駆動パルス及び第２階調電圧を有する駆動パルスを生成して、複数のソースラインの内の第１ソースライン群（Ｓ１〜ＳＫ／２）に印加する。第２駆動部は、映像信号に応じて第１階調電圧を有する駆動パルス及び第２階調電圧を有する駆動パルスを生成して、複数のソースラインの内の第２ソースライン群（Ｓ（Ｋ／２＋１）〜ＳＫ）に印加する。上記した第１及び第２駆動部はＩＣチップの辺縁部各々の内の１の辺縁部に沿って夫々配置されており、第１駆動部が配置されている領域と第２駆動部が配置されている領域とに挟まれた中間領域に、上記した基準階調電圧生成部が配置されている。
【実施例】
【００１９】
図１は、本発明に係るソースドライバを搭載した有機ＥＬ表示装置の概略構成を示す図である。
【００２０】
図１において、コントロール基板１には、夫々が個別のＩＣチップからなるパネルコントローラ１０及び電源回路１１が設置されている。
【００２１】
表示基板２の表面には、有機ＥＬ表示パネルとしての表示パネル２０、走査ドライバ２１及びソースドライバ２２が設置されている。尚、表示基板２は、フィルム状の基板、或いはガラス基板からなる。表示パネル２０には、夫々が２次元画面の水平方向に伸張するｎ個（ｎは２以上の自然数）の走査ラインＣ１〜Ｃｎと、夫々が２次元画面の垂直方向に伸張するｍ個（ｍは２以上の自然数）のソースラインＳ１〜Ｓｍとが設けられており、走査ラインＣ及びソースラインＳの各交叉部には、画素を担う有機ＥＬセルが形成されている。
【００２２】
コントロール基板１に形成されている電源回路１１は、基準階調電圧（後述する）を生成する為の高電位側の電源電圧ＶＨ及び低電位側の電源電圧ＶＬを生成し、夫々を表示基板２のソースドライバ２２に供給する。コントロール基板１に形成されているパネルコントローラ１０は、入力映像信号に応じて、表示パネル２０の走査ラインＣ１〜Ｃｎを順次択一的に選択させるべき走査制御信号を生成し、これを表示基板２に設置されている走査ドライバ２１に供給する。走査ドライバ２１は、走査制御信号に応じて表示パネル２０の走査ラインＣ１〜Ｃｎに対して順次択一的に走査パルスを印加する。また、パネルコントローラ１０は、入力映像信号に基づき、各画素毎の輝度レベルを表す画素データＰＤを生成する。この際、表示パネル２０における１表示ライン分（ｍ個）の画素データＰＤ１〜ＰＤｍの生成が為される度に、パネルコントローラ１０は、画素データＰＤ１〜ＰＤｍを、ＰＤ１〜ＰＤｋ（ｋ＝ｍ／３）、ＰＤｋ＋１〜ＰＤ２ｋ、及びＰＤ２ｋ＋１〜ＰＤｍなる３つの分割画素データ系列に分割する。そして、パネルコントローラ１０は、３系統分の分割画素データ系列ＰＤ１〜ＰＤｋ、ＰＤｋ＋１〜ＰＤ２ｋ、及びＰＤ２ｋ＋１〜ＰＤｍを、夫々個別にソースドライバ２２に供給する。更に、コントロール基板１には、赤色基準階調電圧群ＧＭＡＲ（後述する）を供給する為の基準階調電圧供給ライン群１２Ｒ、緑色基準階調電圧群ＧＭＡＧ（後述する）を供給する為の基準階調電圧供給ライン群１２Ｇ、及び青色基準階調電圧群ＧＭＡＧ（後述する）を供給する為の基準階調電圧供給１２Ｂが夫々プリント配線されている。尚、基準階調電圧供給ライン群１２Ｒ、１２Ｇ及び１２Ｂの各々は、表示パネル２０の画面水平方向に伸長する形態にてコントロール基板１にプリント配線されている。
【００２３】
尚、上述したようにコントロール基板１で生成された走査制御信号、画素データＰＤ１〜ＰＤｍ、電源電圧ＶＨ及び電源電圧ＶＬは、後述するＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔｓ）を介して表示基板２側に供給される。又、コントロール基板１上にプリント配線されている基準階調電圧供給ライン群１２Ｒ、１２Ｇ、１２Ｂ各々も、かかるＦＰＣを介して表示基板２側に接続されている。
【００２４】
表示基板２の表面上に設けられているソースドライバ２２は、図１に示す如く、夫々が独立した矩形状のシリコン基板上に形成されているソースドライバＩＣチップからなる３つのソースドライバ２２１〜２２３によって分割構築されている。
【００２５】
ソースドライバ２２１は、パネルコントローラ１０から供給された分割画素データ系列ＰＤ１〜ＰＤｋを各画素毎に順次取り込み、各画素データＰＤにて示される輝度レベルに対応した階調電圧を有するｋ個の駆動パルス（後述する）を生成し、夫々を表示パネル２０のソースラインＳ１〜Ｓｋに印加する。ソースドライバ２２２は、パネルコントローラ１０から供給された分割画素データ系列ＰＤｋ＋１〜ＰＤ２ｋを各画素毎に順次取り込み、各画素データＰＤにて示される輝度レベルに対応した階調電圧を有するｋ個の駆動パルスを生成し、夫々を表示パネル２０のソースラインＳｋ＋１〜Ｓ２ｋに印加する。ソースドライバ２２３は、パネルコントローラ１０から供給された分割画素データ系列ＰＤ２ｋ＋１〜ＰＤｍを各画素毎に順次取り込み、各画素データＰＤにて示される輝度レベルに対応した階調電圧を有するｋ個の駆動パルスを生成し、夫々を表示パネル２０のソースラインＳ２ｋ＋１〜Ｓｍに印加する。
【００２６】
ソースドライバ２２１〜２２３の各々は、図２に示すように夫々が同一の内部構成を有する。尚、以降、外部端子、中継端子、入力又は出力バッファを含む接続部を「パッド」と称する。
【００２７】
図２において、基準階調電圧生成部２２０は、電源パッドＰＡ２を介して入力された電源電圧ＶＨ、及び電源パッドＰＡ３を介して入力された電源電圧ＶＬに基づき、夫々が９種類の電圧からなる赤色画素用の基準階調電圧Ｖ１Ｒ〜Ｖ９Ｒ、緑色画素用の基準階調電圧Ｖ１Ｇ〜Ｖ９Ｇ、及び青色画素用の基準階調電圧Ｖ１Ｂ〜Ｖ９Ｂを生成する。この際、基準階調電圧生成部２２０は、パッド群ＰＡ１を介して入力されたアドレスＡ０−３に基づき、上記した基準階調電圧Ｖ１Ｒ〜Ｖ９Ｒ、Ｖ１Ｇ〜Ｖ９Ｇ、及びＶ１Ｂ〜Ｖ９Ｂの内の１の電圧群を選択する。この際、基準階調電圧Ｖ１Ｒ〜Ｖ９Ｒを選択した場合には、基準階調電圧生成部２２０は、この選択した基準階調電圧Ｖ１Ｒ〜Ｖ９Ｒを夫々個別に増幅したものを赤色基準階調電圧群ＧＭＡＲとし、これをパッド群ＰＡ４を介してチップ外部に出力する。また、基準階調電圧Ｖ１Ｇ〜Ｖ９Ｇを選択した場合には、基準階調電圧生成部２２０は、この選択した基準階調電圧Ｖ１Ｇ〜Ｖ９Ｇを夫々個別に増幅したものを緑色基準階調電圧群ＧＭＡＧとし、これをパッド群ＰＡ４を介してチップ外部に出力する。また、基準階調電圧Ｖ１Ｂ〜Ｖ９Ｂを選択した場合には、基準階調電圧生成部２２０は、この選択した基準階調電圧Ｖ１Ｂ〜Ｖ９Ｂを夫々個別に増幅したものを青色基準階調電圧群ＧＭＡＢとし、これをパッド群ＰＡ４を介してチップ外部に出力する。
【００２８】
図３は、かかる基準階調電圧生成部２２０の内部構成の一例を示す図である。
【００２９】
図３において、分圧抵抗回路２２０１は、直列に接続された１０個の抵抗Ｒ１〜Ｒ１０からなる。分圧抵抗回路２２０１の抵抗Ｒ１の一端にはデマルチプレクサ２２００の出力端子Ａが接続されており、分圧抵抗回路２２０１の抵抗Ｒ１０の一端には上記電源電圧ＶＬが固定供給されている。この際、デマルチプレクサ２２００を介して上記電源電圧ＶＨが分圧抵抗回路２２０１の抵抗Ｒ１の一端に供給されると、抵抗Ｒ１〜Ｒ１０における各抵抗同士の接続点から、赤色画素用のガンマ特性に基づく電圧を有する基準階調電圧Ｖ１Ｒ〜Ｖ９Ｒが生成される。
【００３０】
分圧抵抗回路２２０２は、直列に接続された１０個の抵抗Ｒ２１〜Ｒ３０からなる。分圧抵抗回路２２０２の抵抗Ｒ２１の一端にはデマルチプレクサ２２００の出力端子Ｂが接続されており、分圧抵抗回路２２０２の抵抗Ｒ３０の一端には上記電源電圧ＶＬが固定供給されている。この際、デマルチプレクサ２２００を介して上記電源電圧ＶＨが分圧抵抗回路２２０２の抵抗Ｒ２１の一端に供給されると、抵抗Ｒ２１〜Ｒ３０における各抵抗同士の接続点から、緑色画素用のガンマ特性に基づく電圧を有する基準階調電圧Ｖ１Ｇ〜Ｖ９Ｇが生成される。
【００３１】
分圧抵抗回路２２０３は、直列に接続された１０個の抵抗Ｒ３１〜Ｒ４０からなる。分圧抵抗回路２２０３の抵抗Ｒ３１の一端にはデマルチプレクサ２２００の出力端子Ｃが接続されており、分圧抵抗回路２２０３の抵抗Ｒ４０の一端には上記電源電圧ＶＬが固定供給されている。この際、デマルチプレクサ２２００を介して上記電源電圧ＶＨが分圧抵抗回路２２０３の抵抗Ｒ３１の一端に供給されると、抵抗Ｒ３１〜Ｒ４０における各抵抗同士の接続点から、青色画素用のガンマ特性に基づく電圧を有する基準階調電圧Ｖ１Ｂ〜Ｖ９Ｂが生成される。
【００３２】
デコーダ２２０５は、アドレスＡ０−３が［１０００］である場合には、赤色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬを生成しこれをデマルチプレクサ２２００に供給する。また、デコーダ２２０５は、アドレスＡ０−３が［０１００］である場合には、緑色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬを生成しこれをデマルチプレクサ２２００に供給する。また、デコーダ２２０５は、アドレスＡ０−３が［００１０］である場合には、青色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬを生成しこれをデマルチプレクサ２２００に供給する。
【００３３】
デマルチプレクサ２２００は、赤色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬが供給された場合には、その出力端子Ａを介して上記電源電圧ＶＨを、分圧抵抗回路２２０１〜２２０３の内の２２０１だけに供給する。よって、この際、分圧抵抗回路２２０１によって基準階調電圧Ｖ１Ｒ〜Ｖ９Ｒが生成され、これらがオペアンプ２２０６に供給される。
【００３４】
また、デマルチプレクサ２２００は、緑色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬが供給された場合には、その出力端子Ｂを介して上記電源電圧ＶＨを、分圧抵抗回路２２０１〜２２０３の内の２２０２だけに供給する。よって、この際、分圧抵抗回路２２０２によって基準階調電圧Ｖ１Ｇ〜Ｖ９Ｇが生成され、これらがオペアンプ２２０６に供給される。
【００３５】
また、デマルチプレクサ２２００は、青色画素用の基準階調電圧を生成させるべき選択信号ＳＥＬが供給された場合には、その出力端子Ｃを介して上記電源電圧ＶＨを、分圧抵抗回路２２０１〜２２０３の内の２２０３だけに供給する。よって、この際、分圧抵抗回路２２０３によって基準階調電圧Ｖ１Ｂ〜Ｖ９Ｂが生成され、これらがオペアンプ２２０６に供給される。
【００３６】
なお、上述のデマルチプレクサ２２００を選択回路（マルチプレクサ）に置き換えてオペアンプ２２０６の前段に配置することも可能である。その場合、例えば、電源電圧ＶＨは分圧抵抗回路２２０１〜２２０３の夫々に接続されることとなる。
【００３７】
オペアンプ２２０６は、上記した如き基準階調電圧Ｖ１Ｒ〜Ｖ９Ｒ、Ｖ１Ｇ〜Ｖ９Ｇ、及びＶ１Ｂ〜Ｖ９Ｂからなる３系統分の基準階調電圧の内で、実際に生成された１系統分（９個）の基準階調電圧を夫々個別に増幅する９個のオペアンプからなる。オペアンプ２２０６は、基準階調電圧Ｖ１Ｒ〜Ｖ９Ｒが生成された場合には夫々を個別に増幅したものを赤色基準階調電圧群ＧＭＡＲとして出力する。また、オペアンプ２２０６は、基準階調電圧Ｖ１Ｇ〜Ｖ９Ｇが生成された場合には夫々を個別に増幅したものを緑色基準階調電圧群ＧＭＡＧとして出力する。また、オペアンプ２２０６は、基準階調電圧Ｖ１Ｂ〜Ｖ９Ｂが生成された場合には夫々を個別に増幅したものを青色基準階調電圧群ＧＭＡＢとして出力する。
【００３８】
ここで、図１に示す実施例において、ソースドライバ２２１には［１０００］なるアドレスＡ０−３が固定入力されている。よって、ソースドライバ２２１に形成されている基準階調電圧生成部２２０は、図４に示すように、赤色基準階調電圧群ＧＭＡＲだけを生成してチップ外部に出力し、これをコントロール基板１の基準階調電圧供給ライン群１２Ｒ上に送出する。これにより、赤色基準階調電圧群ＧＭＡＲは、図４に示す如くコントロール基板１に形成されている基準階調電圧供給ライン群１２Ｒを介して、ソースドライバ２２１〜２２３各々の赤色階調電圧生成部２２３Ｒに供給される。
【００３９】
また、ソースドライバ２２２には［０１００］なるアドレスＡ０−３が固定入力されている。よって、ソースドライバ２２２に形成されている基準階調電圧生成部２２０は、図４に示すように、緑色基準階調電圧群ＧＭＡＧだけを生成してチップ外部に出力し、これをコントロール基板１の基準階調電圧供給ライン群１２Ｇ上に送出する。これにより、緑色基準階調電圧群ＧＭＡＧは、図４に示す如くコントロール基板１に形成されている基準階調電圧供給ライン群１２Ｇを介して、ソースドライバ２２１〜２２３各々の緑色階調電圧生成部２２３Ｇに供給される。
【００４０】
また、ソースドライバ２２３には［００１０］なるアドレスＡ０−３が固定入力されている。よって、ソースドライバ２２３に形成されている基準階調電圧生成部２２０は、図４に示すように、青色基準階調電圧群ＧＭＡＢだけを生成してチップ外部に出力し、これをコントロール基板１の基準階調電圧供給ライン群１２Ｂ上に送出する。これにより、青色基準階調電圧群ＧＭＡＢは、図４に示す如くコントロール基板１に形成されている基準階調電圧供給ライン群１２Ｂを介して、ソースドライバ２２１〜２２３各々の青色階調電圧生成部２２３Ｂに供給される。
【００４１】
このように、基準階調電圧生成部２２０は、外部入力されたガンマ特性設定信号としてのアドレスＡ０−３により、
赤色画素用の第１ガンマ特性に基づく基準階調電圧Ｖ１Ｒ〜Ｖ９Ｒ（ＧＭＡＲ）、
緑青色画素用の第２ガンマ特性に基づく基準階調電圧Ｖ１Ｇ〜Ｖ９Ｇ（ＧＭＡＧ）、
青色画素用の第３ガンマ特性に基づく基準階調電圧Ｖ１Ｂ〜Ｖ９Ｂ（ＧＭＡＢ）、
の内のいずれか１系統分の基準階調電圧を生成する。
【００４２】
よって、ソースドライバ２２１〜２２３各々に搭載されている基準階調電圧生成部２２０は夫々異なるガンマ特性に基づく基準階調電圧を生成するものの、その内部構成（図２に示す）は全て同一である。従って、ソースドライバ２２１〜２２３の各々を共通のマスクパターンで製造することができるので、システム全体の製造コストを抑えることが可能となる。
【００４３】
シフトレジスタラッチ部２２１は、パッド群ＰＡ９を介して入力された分割画素データ系列中における各画素データＰＤを順次取り込み、ｋ個（ｋ＝ｍ／３）分の取り込みが終了する度に、これらｋ個の画素データＰＤを画素データＰ１〜Ｐｋとして同時にＤ／Ａ変換部２２２に供給する。
【００４４】
赤色階調電圧生成部２２３Ｒは、コントロール基板１から供給された赤色基準階調電圧群ＧＭＡＲをパッド群ＰＡ６を介して取り込み、このＧＭＡＲによる基準階調電圧Ｖ１Ｒ〜Ｖ９Ｒに基づき、赤色用のガンマ特性に基づく２５６階調分の赤色用階調電圧ＶＲ１〜ＶＲ２５６を生成してＤ／Ａ変換部２２２に供給する。緑色階調電圧生成部２２３Ｇは、コントロール基板１から供給された緑色基準階調電圧群ＧＭＡＧをパッド群ＰＡ７を介して取り込み、このＧＭＡＧによる基準階調電圧Ｖ１Ｇ〜Ｖ９Ｇに基づき、緑色用のガンマ特性に基づく２５６階調分の緑色用階調電圧ＶＧ１〜ＶＧ２５６を生成してＤ／Ａ変換部２２２に供給する。青色階調電圧生成部２２３Ｂは、コントロール基板１から供給された青色基準階調電圧群ＧＭＡＢをパッド群ＰＡ８を介して取り込み、このＧＭＡＢによる基準階調電圧Ｖ１Ｂ〜Ｖ９Ｂに基づき、青色用のガンマ特性に基づく２５６階調分の青色用階調電圧ＶＢ１〜ＶＢ２５６を生成してＤ／Ａ変換部２２２に供給する。尚、上記実施例では、２５６階調分の階調電圧を用いているが、２５６階調以上の階調電圧、或いは２５６階調未満の階調電圧を用いるようにしても良い。
【００４５】
Ｄ／Ａ変換部２２２は、画素データＰ１〜Ｐｋの内の赤色画素に対応した画素データＰ１、Ｐ４、Ｐ７、・・・、Ｐ（ｋ−２）の各々毎に、その画素データＰによって表される輝度レベルに対応した階調電圧を赤色用階調電圧ＶＲ１〜ＶＲ２５６の中から１つ選出し、夫々を階調輝度電圧Ｂ１、Ｂ４、Ｂ７、・・・、Ｂ（ｋ−２）として出力アンプ２２４に供給する。また、Ｄ／Ａ変換部２２２は、画素データＰ１〜Ｐｋの内の緑色画素に対応した画素データＰ２、Ｐ５、Ｐ８、・・・、Ｐ（ｋ−１）の各々毎に、その画素データＰによって表される輝度レベルに対応した階調電圧を緑色用階調電圧ＶＧ１〜ＶＧ２５６の中から１つ選出し、夫々を階調輝度電圧Ｂ２、Ｂ５、Ｂ８、・・・、Ｂ（ｋ−１）として出力アンプ２２４に供給する。また、Ｄ／Ａ変換部２２２は、画素データＰ１〜Ｐｋの内の青色画素に対応した画素データＰ３、Ｐ６、Ｐ９、・・・、Ｐｋの各々毎に、その画素データＰによって表される輝度レベルに対応した階調電圧を青色用階調電圧ＶＢ１〜ＶＢ２５６の中から１つ選出し、夫々を階調輝度電圧Ｂ３、Ｂ６、Ｂ９、・・・、Ｂｋとして出力アンプ２２４に供給する。
【００４６】
出力アンプ２２４は、上述したようにＤ／Ａ変換部２２２から供給された階調輝度電圧Ｂ１〜Ｂｋを夫々増幅したものを駆動パルスＤ１〜Ｄｋとして出力する。この際、図１に示すソースドライバ２２１に形成されている出力アンプ２２４は、これら駆動パルスＤ１〜Ｄｋを夫々表示パネル２０のソースラインＳ１〜Ｓｋに印加する。また、ソースドライバ２２２に形成されている出力アンプ２２４は、これら駆動パルスＤ１〜Ｄｋを夫々表示パネル２０のソースラインＳｋ＋１〜Ｓ２ｋに印加する。また、ソースドライバ２２３に形成されている出力アンプ２２４は、これら駆動パルスＤ１〜Ｄｋを夫々表示パネル２０のソースラインＳ２ｋ＋１〜Ｓｍに印加する。
【００４７】
以上の如く、図１に示される有機ＥＬ表示装置では、入力映像信号によって表される輝度レベルに対応した階調電圧を有する駆動パルスＤを表示パネル２０のソースラインＳに印加するソースドライバ２２を、夫々が独立したＩＣチップである３つのソースドライバ２２１〜２２３に分割して構築している。ここで、ソースドライバ２２内において、階調電圧の基準となる各色（赤、緑、青）毎のガンマ特性に基づく赤色基準階調電圧群ＧＭＡＲ、緑色基準階調電圧群ＧＭＡＧ及び青色基準階調電圧群ＧＭＡＢを生成するにあたり、ソースドライバ２２１には赤色基準階調電圧群ＧＭＡＲだけを生成する基準階調電圧生成部２２０を設ける。また、ソースドライバ２２２には緑色基準階調電圧群ＧＭＡＧだけを生成する基準階調電圧生成部２２０を設け、ソースドライバ２２３には青色基準階調電圧群ＧＭＡＢだけを生成する基準階調電圧生成部２２０を設けるようにしている。そして、図４に示す如く、ソースドライバ２２１の基準階調電圧生成部２２０で生成されたＧＭＡＲを一旦、チップ外部に出力し、これをコントロール基板１上にプリント配線されている基準階調電圧供給ライン群１２Ｒを介して、ソースドライバ２２１〜２２３各々に形成されている赤色階調電圧生成部２２３Ｒに供給する。また、ソースドライバ２２２の基準階調電圧生成部２２０で生成されたＧＭＡＧを一旦、チップ外部に出力し、これをコントロール基板１上にプリント配線されている基準階調電圧供給ライン群１２Ｇを介して、ソースドライバ２２１〜２２３各々に形成されている緑色階調電圧生成部２２３Ｇに供給する。更に、ソースドライバ２２３の基準階調電圧生成部２２０で生成されたＧＭＡＢを一旦、チップ外部に出力し、これをコントロール基板１上にプリント配線されている基準階調電圧供給ライン群１２Ｂを介して、ソースドライバ２２１〜２２３各々に形成されている青色階調電圧生成部２２３Ｂに供給するようにしている。
【００４８】
要するに、入力映像信号の輝度レベルに対するガンマ特性が夫々異なる赤色基準階調電圧群ＧＭＡＲ、緑色基準階調電圧群ＧＭＡＧ及び青色基準階調電圧群ＧＭＡＢを生成するのに必要となる３系統分の基準階調電圧生成部を、１系統分ずつ分散してソースドライバ２２１〜２２３の各々に搭載することと等価になるのである。そして、ソースドライバ２２１〜２２３毎に生成したＧＭＡＲ、ＧＭＡＧ及びＧＭＡＢを一旦、チップ外部に出力し、これをコントロール基板１の基準階調電圧供給ライン群１２Ｒ、１２Ｇ及び１２Ｂを介して、ソースドライバ２２１〜２２３各々の赤色階調電圧生成部２２３Ｒ、青色階調電圧生成部２２３Ｂ及び緑色階調電圧生成部２２３Ｇに供給するのである。
【００４９】
かかる構成によれば、基準階調電圧生成部２２０がソースドライバ内に搭載されているので、システム全体のコストを低下させることが可能となる。
【００５０】
又、上記した構成によれば、図３に示す如く、赤色基準階調電圧群ＧＭＡＲ、緑色基準階調電圧群ＧＭＡＧ及び青色基準階調電圧群ＧＭＡＢを夫々生成するのに必要となる３系統分のオペアンプ２２０６が１系統分ずつ分散してソースドライバ２２１〜２２３各々に搭載されることになる。
【００５１】
よって、３系統分のオペアンプ２２０６が各ソースドライバに搭載される場合に比して、ソースドライバ各々のチップサイズが小さくなると共に、各ソースドライバの電力消費量及び発熱量を低下させることが可能となる。
【００５２】
更に、図１に示す構成では、ソースドライバ２２１〜２２３各々の内の１つに搭載されている基準階調電圧生成部２２０で生成された基準階調電圧群（ＧＭＡＲ、ＧＭＡＧ又はＧＭＡＢ）を、ソースドライバ２２１〜２２３各々で共有して用いるようにしている。この際、赤色基準階調電圧群ＧＭＡＲを生成する基準階調電圧生成部２２０に含まれるオペアンプ２２０６は、ソースドライバ２２１〜２２３各々の内の２２１だけに搭載されている。また、緑色基準階調電圧群ＧＭＡＧを生成する基準階調電圧生成部２２０に含まれるオペアンプ２２０６は、ソースドライバ２２１〜２２３各々の内の２２２だけに搭載されている。また、緑色基準階調電圧群ＧＭＡＢを生成する基準階調電圧生成部２２０に含まれるオペアンプ２２０６は、ソースドライバ２２１〜２２３各々の内の２２３だけに搭載されている。
【００５３】
よって、例えソースドライバ２２１〜２２３各々間でオペアンプ２２０６のオフセット電圧にずれが生じていても、夫々ガンマ特性が異なる各色（赤、緑、青）単位では、１の基準階調電圧生成部２２０で生成されたものであるため、ソースドライバ２２１〜２２３各々間でその影響を基準階調電圧群（ＧＭＡＲ、ＧＭＡＧ又はＧＭＡＢ）が受けることはない。これにより、表示パネル２０に表示される画像内でのちらつきを防止することが可能となる。
【００５４】
尚、上記実施例におけるソースドライバ２２１（２２２、２２３）では、基準階調電圧生成部２２０で生成した赤色基準階調電圧群ＧＭＡＲ（ＧＭＡＧ、ＧＭＡＢ）を、図４に示す如くコントロール基板１側の基準階調電圧供給ライン群１２Ｒ（１２Ｇ、１２Ｂ）を経由させてから自身の赤色階調電圧生成部２２３Ｒ（２２３Ｇ、２２３Ｂ）に供給するようにしている。しかしながら、ソースドライバ２２１（２２２、２２３）の基準階調電圧生成部２２０で生成した赤色基準階調電圧群ＧＭＡＲ（ＧＭＡＧ、ＧＭＡＢ）を、図５に示すように、このソースドライバ２２１（２２２、２２３）内の配線をもって自身の赤色階調電圧生成部２２３Ｒ（２２３Ｇ、２２３Ｂ）に供給するようにしても良い。
【００５５】
図５に示す構成によれば、図４に示す構成に比して、各ソースドライバ２２１〜２２３に設けるべきパッド群ＰＡの数が少なくなる。  
【００５６】
又、上記実施例では、ソースドライバ２２を３つのソースドライバ２２１〜２２３で分割して構築させる場合を例にとってその構成を説明したが、４つ以上のソースドライバに分割して構築する場合にも同様に適用可能である。
【００５７】
図６は、ソースドライバ２２を４つのソースドライバ２２１〜２２４で分割構築させる場合の構成の一例を示す図である。
【００５８】
尚、図６に示す構成では、表示パネル２０のソースラインＳ１〜Ｓｍを４つのソースドライバ２２１〜２２４で分割して駆動する点を除く他の構成は、図１に示すものと同一である。
【００５９】
ただし、図６に示す構成においてパネルコントローラ１０は、入力映像信号に基づいて生成された１表示ライン分の画素データＰＤ１〜ＰＤｍを、ＰＤ１〜ＰＤｋ（ｋ＝ｍ／４）、ＰＤｋ＋１〜ＰＤ２ｋ、ＰＤ２ｋ＋１〜ＰＤ３ｋ、及びＰＤ３ｋ＋１〜ＰＤｍなる４つの分割画素データ系列に分割する。パネルコントローラ１０は、分割画素データ系列ＰＤ１〜ＰＤｋをソースドライバ２２１、ＰＤｋ＋１〜ＰＤ２ｋをソースドライバ２２２、ＰＤ２ｋ＋１〜ＰＤ３ｋをソースドライバ２２３、ＰＤ３ｋ＋１〜ＰＤｍをソースドライバ２２４に夫々供給する。尚、ソースドライバ２２１〜２２４は、全て同一の内部構成（図２に示す）を有する。
【００６０】
よって、ソースドライバ２２１は、画素データＰＤ１〜ＰＤｋ各々に対応した駆動パルスＤ１〜Ｄｋを生成し、夫々を表示パネル２０のソースラインＳ１〜Ｓｋに印加する。また、ソースドライバ２２２は、画素データＰＤｋ＋１〜ＰＤ２ｋ各々に対応した駆動パルスＤ１〜Ｄｋを生成し、夫々を表示パネル２０のソースラインＳｋ＋１〜Ｓ２ｋに印加する。また、ソースドライバ２２３は、画素データＰＤ２ｋ＋１〜ＰＤ３ｋ各々に対応した駆動パルスＤ１〜Ｄｋを生成し、夫々を表示パネル２０のソースラインＳ２ｋ＋１〜Ｓ３ｋに印加する。また、ソースドライバ２２４は、画素データＰＤ３ｋ＋１〜ＰＤｍ各々に対応した駆動パルスＤ１〜Ｄｋを生成し、夫々を表示パネル２０のソースラインＳ３ｋ＋１〜Ｓｍに印加する。
【００６１】
尚、図６に示す構成では、図１に示す構成と同様に、ソースドライバ２２１には［１０００］なるアドレスＡ０−３が固定入力されており、ソースドライバ２２２には［０１００］なるアドレスＡ０−３が固定入力されており、ソースドライバ２２３には［００１０］なるアドレスＡ０−３が固定入力されている。よって、図１に示す構成と同様に、ソースドライバ２２１が全てのソースドライバ２２１〜２２４に対する赤色基準階調電圧群ＧＭＡＲの供給元、ソースドライバ２２２が全ソースドライバ２２１〜２２４に対する緑色基準階調電圧群ＧＭＡＧの供給元、ソースドライバ２２３が全ソースドライバ２２１〜２２４に対する青色基準階調電圧群ＧＭＡＢの供給元となる。この際、図６に示す構成においては、ソースドライバ２２４には、アドレスＡ０−３、電源電圧ＶＨ及びＶＬ各々の供給が為されていない。すなわち、ソースドライバ２２４では、上記した如きアドレスＡ０−３、電源電圧ＶＨ及びＶＬ各々を入力する為のパッド群ＰＡ１、電源パッドＰＡ２及びＰＡ３を空き状態にしておくのである。この際、ソースドライバ２２４には、電源電圧ＶＨ及びＶＬの供給が為されないので、このソースドライバ２２４に搭載されている基準階調電圧生成部２２０は動作停止状態となる。つまり、ソースドライバ２２４では基準階調電圧の生成を行う必要が無いので、アドレスＡ０−３、電源電圧ＶＨ及びＶＬ各々用のパッド群ＰＡ１、電源パッドＰＡ２及びＰＡ３を空き状態にすることにより基準階調電圧生成部２２０の動作を停止させて、電力消費を抑えるのである。
【００６２】
尚、上記実施例においては、ＲＧＢの３色の画素を用いた有機ＥＬ表示装置に適用した場合の構成を一例にとって本発明に係るソースドライバについて説明したが、４色、或いはそれ以上の種類の色の画素を用いた有機ＥＬ表示装置に対しても同様に適用可能である。例えば、ＲＧＢ以外に黄色に発光する画素を含む表示パネルを駆動する場合には、ソースドライバ２２を４つのソースドライバに分割構築し、各ソースドライバ内に黄色用のガンマ特性に基づく２５６階調分の黄色用階調電圧を生成する黄色階調電圧生成部２２３を追加する。この際、４つのソースドライバ各々の内の１つに、黄色画素用の基準階調電圧各々を生成する基準階調電圧生成部２２０を搭載する。更に、コントロール基板１に、黄色画素用の基準階調電圧を伝送する為の基準階調電圧供給ライン群１２Ｙを設け、この基準階調電圧供給ライン群１２Ｙを介して、４つのソースドライバ各々に黄色画素用の基準階調電圧を供給するようにする。
【００６３】
また、ソースドライバ２２４では基準階調電圧の生成を行う必要が無いので、アドレスＡ０−３に［００００］を割り当ててオペアンプ２２０６の動作を停止させることも可能であり、また、アドレスＡ０−３にソースドライバ２２１〜２２３のいずれかと同様の設定にして並列に基準階調電圧を生成させることも可能である。電源電圧ＶＨ及びＶＬについても空き状態とせず、グランド電位等の固定電位とすることも可能である。
【００６４】
次に、夫々が独立したＩＣチップとしての各ソースドライバ２２１〜２２３内での各機能ブロックの配置及び配線形態、並びにコントロール基板１と各ソースドライバ２２１〜２２３との接続形態について、ソースドライバ２２１を抜粋して説明する。
【００６５】
図７は、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）の形態でソースドライバ２２１、２２２、及び２２３が表示基板２上に形成される場合、つまり表示基板２がガラス基板である場合に適用される、ソースドライバ２２１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。
【００６６】
図７に示すように、チップ内において、機能ブロックとしてのシフトレジスタラッチ部２２１、Ｄ／Ａ変換部２２２及び出力アンプ２２４は、夫々駆動パルスＤ１〜Ｄｋの内のＤ１〜Ｄｋ／２の生成を担う部分と、Ｄ（ｋ／２＋１）〜Ｄｋの生成を担う部分とに２分割されて配置される。
【００６７】
すなわち、チップの中心よりも表示パネル２０の画面水平方向において左側の領域に、入力映像信号に応じて駆動パルスＤ１〜Ｄｋ／２を生成して表示パネル２０のソースラインＳ１〜Ｓｋ／２に印加する第１駆動部としてのシフトレジスタラッチ部２２１ａ、Ｄ／Ａ変換部２２２ａ及び出力アンプ２２４ａが形成されている。又、チップの中心よりも画面水平方向において右側の領域に、入力映像信号に応じて駆動パルスＤ（ｋ／２＋１）〜Ｄｋを生成して表示パネル２０のソースラインＳ（ｋ／２＋１）〜Ｓｋに印加する第２駆動部としてのシフトレジスタラッチ部２２１ｂ、Ｄ／Ａ変換部２２２ｂ及び出力アンプ２２４ｂが形成されている。そして、シフトレジスタラッチ部２２１ａ、Ｄ／Ａ変換部２２２ａ及び出力アンプ２２４ａの形成領域と、シフトレジスタラッチ部２２１ｂ、Ｄ／Ａ変換部２２２ｂ及び出力アンプ２２４ｂの形成領域との間に挟まれた中間領域、すなわちチップの中央領域には基準階調電圧生成部２２０が形成されている。この中間領域において、基準階調電圧生成部２２０よりも表示パネル２０側に近い位置に、赤色階調電圧生成部２２３Ｒ、緑色階調電圧生成部２２３Ｇ及び青色階調電圧生成部２２３Ｂが形成されている。更に、この中間領域において、基準階調電圧生成部２２０よりもコントロール基板１側に近い位置に、データ分離部２６０が構築されている。
【００６８】
又、図７に示すように、チップの４つの辺縁部の内でコントロール基板１側の辺縁部には、上記した電源パッドＰＡ２及びＰＡ３、パッド群ＰＡ４〜ＰＡ９が形成されている。すなわち、上記したソースドライバ２２が形成されている図８（ａ）に示す如きチップ３の底面において、コントロール基板１側の辺縁部に沿って電源パッドＰＡ２及びＰＡ３、パッド群ＰＡ４〜ＰＡ９が形成されている。尚、パッド群とは、複数の入出力パッドが配置されたものを示す。図７において、画素データＰＤを入力する為のパッド群ＰＡ９は、チップ辺縁部における中央位置に配置されている。電源電圧ＶＨ及びＶＬを夫々入力する為の電源パッドＰＡ２及びＰＡ３が、パッド群ＰＡ９の左右に夫々隣接して配置されている。緑色基準階調電圧群ＧＭＡＧを入力する為のパッド群ＰＡ７は、電源パッドＰＡ２に隣接した位置においてこの電源パッドＰＡ２よりも上記中央位置から離れた位置に配置されている。青色基準階調電圧群ＧＭＡＢを入力する為のパッド群ＰＡ８は、パッド群ＰＡ７に隣接した位置においてこのパッド群ＰＡ７よりも上記中央位置から離れた位置に配置されている。基準階調電圧生成部２２０によって生成された基準階調電圧群（ＧＭＡＲ、ＧＭＡＧ又はＧＭＡＢ）を外部出力する為のパッド群ＰＡ４は、電源パッドＰＡ３に隣接した位置においてこの電源パッドＰＡ３よりも上記中央位置から離れた位置に配置されている。赤色基準階調電圧群ＧＭＡＲを入力する為のパッド群ＰＡ６は、パッド群ＰＡ４に隣接した位置においてこのパッド群ＰＡ４よりも上記中央位置から離れた位置に配置されている。
【００６９】
これら電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４〜ＰＡ９は、図８（ｂ）に示す如くコントロール基板１及び表示基板２同士を結合するＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔｓ）４と、表示基板２の表面（又は基板内）とに形成されている金属ライン群（ＰＬ２〜４、ＰＬ６〜ＰＬ９）を介して、コントロール基板１に形成されている電源回路１１、パネルコントローラ１０、基準階調電圧供給ライン群１２Ｒ、１２Ｇ、１２Ｂに接続されている。
【００７０】
すなわち、パッド群ＰＡ９は、ＦＰＣ４及び表示基板２内に配線されている金属ライン群ＰＬ９を介してパネルコントローラ１０に接続されている。上記電源パッドＰＡ２及びＰＡ３の各々は、ＦＰＣ４及び表示基板２内に配線されている金属ラインＰＬ２及びＰＬ３を夫々介して電源回路１１に接続されている。パッド群ＰＡ４は、ＦＰＣ４及び表示基板２内に配線されている金属ライン群ＰＬ４を介して、図８（ｃ）に示す如き多層基板としてのコントロール基板１の第１基板層Ｋ１に形成されている基準階調電圧供給ライン群１２Ｒに接続されている。パッド群ＰＡ６は、ＦＰＣ４及び表示基板２内に配線されている金属ライン群ＰＬ６を介して、図８（ｃ）に示す如きコントロール基板１の第１基板層Ｋ１に形成されている基準階調電圧供給ライン群１２Ｒに接続されている。パッド群ＰＡ７は、ＦＰＣ４及び表示基板２内に配線されている金属ライン群ＰＬ７を介して、図８（ｃ）に示す如きコントロール基板１の第２基板層Ｋ２に形成されている基準階調電圧供給ライン群１２Ｇに接続されている。パッド群ＰＡ８は、ＦＰＣ４及び表示基板２内に配線されている金属ライン群ＰＬ８を介して、図８（ｃ）に示す如きコントロール基板１の第３基板層Ｋ３に形成されている基準階調電圧供給ライン群１２Ｂに接続されている。なお、ガラス基板である表示基板２として、多層の配線層を有するものを用いる場合は、ＦＰＣ４やコントロール基板１を使用することなく、このガラス基板上に直接パネルコントローラ１０や電源ＩＣ１１を搭載することも可能である。
【００７１】
かかるチップ内において、データ分離部２６０は、パッド群ＰＡ９を介して入力された分割画素データ系列ＰＤを前半部の画素データ系列と後半部の画素データ系列とに分離し、この前半部の画素データ系列をチップ内の第１配線層（図示せぬ）に形成されている金属ライン群Ｌ０を介してシフトレジスタラッチ部２２１ａに供給する。また、データ分離部２６０は、上記した如き後半部の画素データ系列を上記第１配線層に形成されている金属ライン群Ｌ１を介してシフトレジスタラッチ部２２１ｂに供給する。
【００７２】
上記電源パッドＰＡ２を介して入力された電源電圧ＶＨは、上記第１配線層とは異なる第２配線層（図示せぬ）に形成されている金属ラインＬ２を介して基準階調電圧生成部２２０に供給される。上記電源パッドＰＡ３を介して入力された電源電圧ＶＬは、上記第２配線層に形成されている金属ラインＬ３を介して基準階調電圧生成部２２０に供給される。
【００７３】
基準階調電圧生成部２２０によって生成された基準階調電圧群ＧＭＡＲ（ＧＭＡＧ、ＧＭＡＢ）は、上記第２配線層に形成されている金属ライン群Ｌ４を介してパッド群ＰＡ４に送出される。
【００７４】
パッド群ＰＡ６を介して入力された赤色基準階調電圧群ＧＭＡＲは、上記第２配線層に形成されている金属ライン群Ｌ６を介して赤色階調電圧生成部２２３Ｒに供給される。パッド群ＰＡ７を介して入力された緑色基準階調電圧群ＧＭＡＧは、上記第２配線層に形成されている金属ライン群Ｌ７を介して緑色階調電圧生成部２２３Ｇに供給される。パッド群ＰＡ８を介して入力された青色基準階調電圧群ＧＭＡＢは、上記第２配線層に形成されている金属ライン群Ｌ８を介して青色階調電圧生成部２２３Ｂに供給される。
【００７５】
赤色階調電圧生成部２２３Ｒによって生成された赤色用階調電圧ＶＲ１〜ＶＲ２５６は、上記第１配線層に形成されている金属ライン群Ｌ９を介してＤ／Ａ変換部２２２ａ及び２２２ｂ各々に供給される。緑色階調電圧生成部２２３Ｇによって生成された緑色用階調電圧ＶＧ１〜ＶＧ２５６は、上記第１配線層に形成されている金属ライン群Ｌ１０を介してＤ／Ａ変換部２２２ａ及び２２２ｂ各々に供給される。青色階調電圧生成部２２３Ｂによって生成された青色用階調電圧ＶＢ１〜ＶＢ２５６は、上記第１配線層に形成されている金属ライン群Ｌ１１を介してＤ／Ａ変換部２２２ａ及び２２２ｂ各々に供給される。
【００７６】
ここで、図７に示されるレイアウトでは、低電圧（例えば、３．３ボルト）で動作する低電圧機能ブロック群（２６０、２２１ａ、２２１ｂ）は、チップ表面上においてコントロール基板１側に区画されている低耐圧用のウェル領域ＷＬ１に形成される。一方、表示パネル２０のソースラインに印加すべき比較的高い電圧を扱う高電圧機能ブロック群（２２０、２２２ａ、２２２ｂ、２２４ａ、２２４ｂ、２２３Ｒ、２２３Ｇ、２２３Ｂ）は、チップ表面上において上記ウェル領域ＷＬ１よりも表示パネル２０側に区画されている高耐圧用のウェル領域ＷＬ２に形成される。
【００７７】
このように、図７に示されるレイアウトでは、表示パネル２０に印加すべき高電圧を生成する高電圧機能ブロック群をチップ内の表示パネル２０側に形成することにより、高電圧機能ブロック群及び表示パネル２０間の配線長に伴う電圧ロスを抑えている。
【００７８】
尚、図７に示されるＤ／Ａ変換部（２２２ａ、２２２ｂ）は、実際には、ソースラインＳ１〜Ｓｋ各々に対応したｋ個のＤ／Ａ変換素子（図示せぬ）が、チップの４つの辺縁部の内の１の辺縁部（表示パネル２０側の辺縁部）に沿って夫々配列されたものである。
【００７９】
よって、Ｄ／Ａ変換部（２２２ａ、２２２ｂ）が図７に示す如き形態で分割されていないと、ソースラインＳ１に対応したＤ／Ａ変換素子に階調電圧を供給する為の金属ライン群Ｌ９〜Ｌ１１の配線長と、ソースラインＳｋに対応したＤ／Ａ変換素子に階調電圧を供給する為の金属ライン群Ｌ９〜Ｌ１１の配線長との間に大幅な差が生じる。つまり、ｋ個のＤ／Ａ変換素子各々に対する金属ライン群Ｌ９〜Ｌ１１による最長配線長と、最短配線長との差が大となり、配線抵抗の大幅な差異に伴う輝度変動が生じてしまうのである。
【００８０】
そこで、図７に示されるレイアウトでは、上記Ｄ／Ａ変換部を含む駆動部を、チップの４つの辺縁部の内の１の辺縁部に沿って、チップの中心よりも画面水平方向において左側の領域と、右側の領域とに分割して構築し、両者の中間領域に、赤色階調電圧生成部２２３Ｒ、緑色階調電圧生成部２２３Ｇ及び青色階調電圧生成部２２３Ｂを形成するようにしている。
【００８１】
これにより、ｋ個のＤ／Ａ変換素子各々に対する金属ライン群Ｌ９〜Ｌ１１による最長配線長と最短配線長との差が小さくなり、輝度変動の低減が図られる。
【００８２】
また、図７に示すレイアウトでは、基準階調電圧生成部２２０を上記中間領域に形成し、コントロール基板１側のチップ辺縁部の中央位置の左右の位置に夫々設けられた電源パッドＰＡ２及びＰＡ３を介して入力された電源電圧ＶＨ及びＶＬを夫々金属ラインＬ２及びＬ３を介して上記基準階調電圧生成部２２０に供給するようにしている。更に、この基準階調電圧生成部２２０にて生成された基準階調電圧群（ＧＭＡＲ、ＧＭＡＧ又はＧＭＡＢ）を、上記パッドＰＡ３よりも画面水平方向において左側に隣接するパッド群ＰＡ４を介して外部出力する。
【００８３】
すなわち、基準階調電圧生成部２２０をチップの中央領域に形成し、この基準階調電圧生成部２２０に供給すべき電源電圧ＶＨ及びＶＬを入力する為の電源パッドＰＡ２及びＰＡ３を、表示パネル側のチップ辺縁部における中央位置を隔てた２つの領域に夫々配置する。そして、この基準階調電圧生成部２２０によって生成された基準階調電圧群（ＧＭＡＲ、ＧＭＡＧ又はＧＭＡＢ）を外部出力する為のパッドＰＡ４を電源パッドＰＡ３に隣接した位置に配置することにより、基準階調電圧生成部２２０及びコントロール基板１間を接続する配線長の短縮化を図り、配線抵抗に起因する電圧ロスを抑制するのである。
【００８４】
更に、パッド群ＰＡ４よりも画面水平方向において左側に隣接するパッド群ＰＡ６を介して入力された赤色基準階調電圧群ＧＭＡＲを金属ライン群Ｌ６を介して赤色階調電圧生成部２２３Ｒに供給する。また、上記パッドＰＡ２よりも画面水平方向において右側に隣接するパッド群ＰＡ７を介して入力された緑色基準階調電圧群ＧＭＡＧを、金属ライン群Ｌ７を介して緑色階調電圧生成部２２３Ｇに供給する。また、パッドＰＡ７よりも画面水平方向において右側に隣接するパッド群ＰＡ８を介して入力された青色基準階調電圧群ＧＭＡＢを金属ライン群Ｌ８を介して青色階調電圧生成部２２３Ｂに供給するようにしている。
【００８５】
以上の如きレイアウトにより、チップ中心に対して画面水平方向において左側の領域に、基準階調電圧群（ＧＭＡＲ）を伝送する為の２系統分の金属ライン群（Ｌ４、Ｌ６）及びパッド群（ＰＡ４、ＰＡ６）が配置されることになる。更に、チップ中心に対して画面水平方向において右側の領域に、基準階調電圧群（ＧＭＡＧ、ＧＭＡＢ）を伝送する為の２系統分の金属ライン群（Ｌ７、Ｌ８）及びパッド群（ＰＡ７、ＰＡ８）が配置されることになる。
【００８６】
これにより、チップ中心に対する左側領域及び右側領域には夫々均等に２系統分の金属ライン群が配線されることになるので、図７に示す如く、データ分離部２６０を画面水平方向における中央位置に配置することが可能となる。よって、シフトレジスタ２２１ａ及び２２１ｂに夫々画素データの供給を行う為の金属ライン群Ｌ０の配線長と金属ライン群Ｌ１の配線長とを一致，或いは両者の差を小さくすることが可能となる。
【００８７】
更に、図７に示す構成では、各ソースドライバチップ毎に生成されて外部出力された基準階調電圧を、表示パネル２０の画面水平方向に伸長する形態にてコントロール基板１にプリント配線されている基準階調電圧供給ライン（１２Ｒ、１２Ｇ、１２Ｂ）を介してソースドライバチップの各々に供給するようにしている。
【００８８】
よって、ソースドライバチップ毎に、コントロール基板１に形成されている基準階調電圧供給ラインとの接続をＦＰＣによって行えば良いので、各チップ間を独立したラインで個別に接続する場合に比して製造工程数を減らし、その製造コストを抑制させることが可能となる。
【００８９】
図９は、図７に示されるチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【００９０】
尚、図９において、各機能ブロック（２２０、２２１ａ、２２１ｂ、２２２ａ、２２２ｂ、２２３Ｒ、２２３Ｇ、２２３Ｂ、２２４ａ、２２４ｂ、２６０）及びパッド群ＰＡ６〜ＰＡ９の配置位置、並びに、金属ライン群Ｌ０、Ｌ１、Ｌ６〜Ｌ１１各々の配線形態については、図７及び図８（ａ）〜図８（ｃ）に示されるものと同一である。
【００９１】
ただし、図９に示すレイアウトでは、基準階調電圧生成部２２０にて生成された基準階調電圧群ＧＭＡＲを外部出力する為のパッド群ＰＡ４、基準階調電圧生成部２２０が用いる電源電圧ＶＨ及びＶＬを入力する為の電源パッドＰＡ２及びＰＡ３を、基準階調電圧生成部２２０が形成されている領域の下部に設けている。すなわち、これら電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４を図７に示す如きチップの辺縁部ではなく、このチップ底面における、基準階調電圧生成部２２０の形成領域に対応した位置に設けるのである。これにより、チップ内においては、図７に示す如き基準階調電圧生成部２２０と、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４各々とを接続する金属ラインＬ２、Ｌ３及び金属ライン群Ｌ４が不要となる。
【００９２】
このように、図９に示されるレイアウトでは、基準階調電圧生成部２２０が形成されている領域の下部に電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４を設けることにより、図７に示す如きチップ内部の金属配線（Ｌ２〜Ｌ３）を介すことなく、表示基板２及びＦＰＣ４に形成されている金属配線（ＰＬ２〜ＰＬ４、ＰＬ６〜ＰＬ９）にてコントロール基板１との接続を行うようにしている。この際、表示基板２及びＦＰＣ４に設ける配線としては様々な材料が検討されているが、例えば銅であり、チップ内部の配線に比べ太い配線で形成可能となっている。尚、チップ内部の金属配線（Ｌ２〜Ｌ３）の材料は銅よりも高抵抗のアルミである。
【００９３】
よって、図９に示す如きレイアウトによれば、図７に示すレイアウトを採用した場合に比して、配線抵抗に伴う電圧ロスを抑えることが可能となる。尚、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４と共に、パット群ＰＡ６〜８も夫々赤色階調電圧生成部２２３Ｒ、緑色階調電圧生成部２２３Ｇ、青色階調電圧生成部２２３Ｂ各々が形成されている領域の下部に設けるようにしても良い。
【００９４】
図１０は、図７に示されるチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【００９５】
尚、図１０に示すレイアウトでは、各色毎の階調電圧生成部（２２３Ｒ、２２３Ｇ、２２３Ｂ）の形成位置と、基準階調電圧生成部２２０の形成位置とを入れ替え、且つ電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４の形成位置を、表示パネル２０側のチップ辺縁部に変更した点を除く他のレイアウト及び配線は図７及び図８（ａ）〜図８（ｃ）に示すものと同一である。
【００９６】
図１０に示すレイアウトによれば、基準階調電圧生成部２２０と、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４との間のチップ内部での金属配線（Ｌ２〜Ｌ３）の長さが、図７に示すレイアウトを採用した場合に比して短くなる。
【００９７】
よって、図７に示すレイアウトを採用した場合に比して、配線抵抗に伴う電圧ロスを抑えることが可能となる。
【００９８】
図１１は、図７に示されるチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【００９９】
尚、図１１に示すレイアウトでは、電源パッドＰＡ３と、パッド群ＰＡ４との配置位置を互いに入れ替えた点を除く他のレイアウト及び配線は図７及び図８（ａ）〜図８（ｃ）に示すものと同一である。図１１に示すレイアウトによれば、図７に示すレイアウトを採用した場合に比べて、基準階調電圧生成部２２０で生成された基準階調電圧群（ＧＭＡ）をパッド群ＰＡ４まで伝送する金属ライン群Ｌ４の配線長が短くなる。従って、基準階調電圧群をコントロール基板１側に送出する際のチップ内部での電圧ロスが大きくなる場合には、図７に示すレイアウトに代えて図１１に示すレイアウトを採用するのが好ましい。
【０１００】
図１２は、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）の形態でソースドライバ２２１、２２２、及び２２３が形成される場合、つまり表示基板２に接続されている例えばポリイミド (polyimide)等からなるフィルム基板７上に形成されている場合に適用される、ソースドライバ２２１のチップ内部の機能ブロック配置、及び配線形態を示すレイアウト図である。
【０１０１】
尚、図１２に示すレイアウトでは、各機能ブロック（２２０、２２１ａ、２２１ｂ、２２２ａ、２２２ｂ、２２３Ｒ、２２３Ｇ、２２３Ｂ、２２４ａ、２２４ｂ、２６０）の配置位置については、図７に示すものと同一である。更に、データ分離部２６０と、シフトレジスタラッチ部２２１ａ及び２２１ｂ各々とを第１配線層に形成されている金属ライン群Ｌ０及びＬ１にて接続する点、並びに、各階調電圧生成部（２２３Ｒ、２２３Ｇ、２２３Ｂ）と、Ｄ／Ａ変換部２２２ａ及び２２２ｂ各々とを金属ライン群Ｌ９〜Ｌ１１にて接続する点についても、図７に示すものと同一である。
【０１０２】
ただし、図１２に示すレイアウトでは、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４は、基準階調電圧生成部２２０の形成領域の下部、パッド群ＰＡ６〜ＰＡ８は、赤色階調電圧生成部２２３Ｒ、緑色階調電圧生成部２２３Ｇ及び青色階調電圧生成部２２３Ｂ各々の形成領域の下部に夫々設けられている。
【０１０３】
すなわち、図１３（ａ）に示す如く、チップ３の底部表面における、基準階調電圧生成部２２０、赤色階調電圧生成部２２３Ｒ、緑色階調電圧生成部２２３Ｇ及び青色階調電圧生成部２２３Ｂ各々の形成領域に対応した位置に、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４〜ＰＡ８が設けられている。また、チップ３の底部表面におけるチップ辺縁部にパッド群ＰＡ９が設けられているのである。
【０１０４】
更に、図１２に示すレイアウトでは、フィルム基板７の４つの辺縁部の内でコントロール基板１側の辺縁部に、パッドＦ２及びＦ３、パッド群Ｆ４〜Ｆ９が配置されている。この際、パッド群Ｆ９は、フィルム基板辺縁部における中央位置に配置されている。パッドＦ２及びＦ３は、パッド群Ｆ９の左右に夫々隣接して配置されている。パッド群Ｆ７は、パッドＦ２に隣接した位置においてこのパッドＦ２よりも上記中央位置から離れた位置に配置されている。パッド群Ｆ８は、パッド群Ｆ７に隣接した位置においてこのパッド群Ｆ７よりも上記中央位置から離れた位置に配置されている。パッド群Ｆ４は、パッドＦ３に隣接した位置においてこのパッドＦ３よりも上記中央位置から離れた位置に配置されている。パッド群Ｆ６は、パッド群Ｆ４に隣接した位置においてこのパッド群Ｆ４よりも上記中央位置から離れた位置に配置されている。
【０１０５】
この際、チップ内に設けられている電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４〜ＰＡ９の各々は、フィルム基板７の表面又は基板内に形成されている金属ラインＦＬ２及びＦＬ３、金属ライン群ＦＬ４〜ＦＬ９（二重破線にて示す）によって、フィルム基板７の辺縁部に配置されている上記パッドＦ２、Ｆ３及びパッド群Ｆ４〜Ｆ９に接続されている。すなわち、パッド群ＰＡ９は、金属ライン群ＦＬ９によって上記パッド群Ｆ９に接続されている。電源パッドＰＡ２は、金属ラインＦＬ２によって上記パッドＦ２に接続されている。電源パッドＰＡ３は、金属ラインＦＬ３によって上記パッドＦ３に接続されている。パッド群ＰＡ４は、金属ライン群ＦＬ４によって上記パッド群Ｆ４に接続されている。パッド群ＰＡ６は、金属ライン群ＦＬ６によって上記パッド群Ｆ６に接続されている。パッド群ＰＡ７は、金属ライン群ＦＬ７によって上記パッド群Ｆ７に接続されている。パッド群ＰＡ８は、金属ライン群ＦＬ８によって上記パッド群Ｆ８に接続されている。この際、フィルム基板７に形成されている上記金属ライン（ＦＬ２〜ＦＬ４及びＦＬ６〜ＦＬ９）の材料は、チップ内部の金属配線の材料（例えばアルミ）よりも低抵抗な例えば銅である。
【０１０６】
ここで、図１２に示すレイアウトを採用した場合には、フィルム基板７の辺縁部に設けられているパッドＦ２、Ｆ３、及びパッド群Ｆ４〜Ｆ９と、コントロール基板１との間を図１３（ｂ）に示す如くＦＰＣ８によって接続する。すなわち、パッド群Ｆ９は、ＦＰＣ８内に配線されている金属ライン群ＰＬ９を介してパネルコントローラ１０に接続されている。また、パッドＦ２及びＦ３の各々は、ＦＰＣ８内に配線されている金属ラインＰＬ２及びＰＬ３を夫々介して電源回路１１に接続されている。パッド群Ｆ４は、ＦＰＣ８内に配線されている金属ライン群ＰＬ４を介して、図８（ｃ）に示す如き多層基板としてのコントロール基板１の第１基板層Ｋ１に形成されている基準階調電圧供給ライン群１２Ｒに接続されている。パッド群Ｆ６は、ＦＰＣ８内に配線されている金属ライン群ＰＬ６を介して、図８（ｃ）に示す如きコントロール基板１の第１基板層Ｋ１に形成されている基準階調電圧供給ライン群１２Ｒに接続されている。パッド群Ｆ６は、ＦＰＣ８内に配線されている金属ライン群ＰＬ７を介して、図８（ｃ）に示す如きコントロール基板１の第２基板層Ｋ２に形成されている基準階調電圧供給ライン群１２Ｇに接続されている。パッド群Ｆ６は、ＦＰＣ８内に配線されている金属ライン群ＰＬ８を介して、図８（ｃ）に示す如きコントロール基板１の第３基板層Ｋ３に形成されている基準階調電圧供給ライン群１２Ｂに接続されている。
【０１０７】
このように、図１２に示されるレイアウトでは、基準階調電圧生成部２２０及び各色毎の階調電圧生成部（２２３Ｒ、２２３Ｇ、２２３Ｂ）の下部に電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４〜ＰＡ８を設ける。そして、これら電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４〜ＰＡ８と、コントロール基板１とを、フィルム基板７に形成されている金属配線（ＦＬ２〜ＦＬ４、ＦＬ６〜ＦＬ９）及びＦＰＣ８内に形成されている金属配線（ＰＬ２〜ＰＬ４、ＰＬ６〜ＰＬ９）を介して接続するようにしている。この際、フィルム基板７及びＦＰＣ８内に形成されている金属配線は、チップ内部の金属配線よりも低抵抗な材料であり、且つチップ内部の金属配線よりも太い配線を用いることが可能である。
【０１０８】
よって、図１２に示す如きＣＯＦ形態のレイアウトによれば、図７に示す如きＣＯＧ形態のレイアウトを採用した場合に比して、配線抵抗に伴う電圧ロスを抑えることが可能となる。
【０１０９】
図１４は、ＣＯＦ形態でソースドライバ２２１、２２２、及び２２３がフィルム基板７上に形成される場合に適用される、図１２に示す如きチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【０１１０】
尚、図１４に示すレイアウトでは、そのチップ内の機能ブロック配置、及び金属ライン群Ｌ０、Ｌ１、Ｌ９〜Ｌ１１各々の配線形態については図７に示すものと同一である。また、図１２に示す構成と同様に、フィルム基板７の４つの辺縁部の内でコントロール基板１側の辺縁部に、パッドＦ２、Ｆ３、及びパッド群Ｆ４〜Ｆ９が配置されている。
【０１１１】
ただし、図１４に示すレイアウトでは、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４〜ＰＡ９をチップ辺縁部へ配置した点が図１２とは異なる。この際、これら電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４〜ＰＡ９の各々は、フィルム基板７の表面又は基板内に形成されている金属ライン群ＦＬ２、ＦＬ３及び金属ライン群ＦＬ４〜ＦＬ９（二重破線にて示す）によって、フィルム基板７の辺縁部に配置されている上記パッドＦ２、Ｆ３及びパッド群Ｆ４〜Ｆ９に接続されている。そして、図１２に示す構成と同様に、フィルム基板７の辺縁部に設けられているパッドＦ２、Ｆ３及びパッド群Ｆ４〜Ｆ９と、コントロール基板１との間は、図１３（ｂ）に示す如きＦＰＣ８内に形成されている金属ラインＰＬ２及びＰＬ３、金属ライン群ＰＬ４、ＰＬ６〜ＰＬ９によって接続されている。
【０１１２】
尚、上記実施例では、本発明を有機ＥＬ表示パネルを駆動するソースドライバに適用した場合の構成について説明したが、液晶表示パネルを駆動するソースドライバにも同様に適用可能である。
【０１１３】
図１５は、本発明に係るソースドライバＩＣチップを搭載した液晶表示装置の概略構成を示す図である。
【０１１４】
図１５において、コントロール基板５には、夫々が個別のＩＣチップからなるパネルコントローラ５０及び電源回路５１が設置されている。
【０１１５】
表示基板６の表面には、液晶表示パネルとしての表示パネル６０、走査ドライバ６１及びソースドライバ６２が設置されている。尚、表示基板６は、ポリイミド (polyimide)等からなるフィルム状の基板、或いはガラス基板からなる。表示パネル６０には、夫々が２次元画面の水平方向に伸張するｎ個（ｎは２以上の自然数）の走査ラインＣ１〜Ｃｎと、夫々が２次元画面の垂直方向に伸張するｍ個（ｍは２以上の自然数）のソースラインＳ１〜Ｓｍとが設けられており、走査ラインＣ及びソースラインＳの各交叉部には、画素を担う液晶セルが形成されている。
【０１１６】
コントロール基板５に形成されている電源回路５１は、基準階調電圧を生成する為の高電位側の電源電圧ＶＨ及び低電位側の電源電圧ＶＬを生成し、夫々を表示基板６のソースドライバ６２に供給する。コントロール基板５に形成されているパネルコントローラ５０は、入力映像信号に応じて、表示パネル６０の走査ラインＣ１〜Ｃｎを順次択一的に選択させるべき走査制御信号を生成し、これを表示基板６に設置されている走査ドライバ６１に供給する。走査ドライバ６１は、走査制御信号に応じて表示パネル６０の走査ラインＣ１〜Ｃｎに対して順次択一的に走査パルスを印加する。また、パネルコントローラ５０は、入力映像信号に基づき、各画素毎の輝度レベルを表す画素データＰＤを生成する。この際、表示パネル６０における１表示ライン分（ｍ個）の画素データＰＤ１〜ＰＤｍの生成が為される度に、パネルコントローラ５０は、画素データＰＤ１〜ＰＤｍを、ＰＤ１〜ＰＤｋ（ｋ＝ｍ／２）、ＰＤｋ＋１〜ＰＤｍなる２つの分割画素データ系列に分割する。そして、パネルコントローラ５０は、これら２系統分の分割画素データ系列ＰＤ１〜ＰＤｋ、ＰＤｋ＋１〜ＰＤｍを、夫々個別にソースドライバ６２に供給する。更に、コントロール基板５には、正極基準階調電圧群ＧＭＡＰ（後述する）を供給する為の基準階調電圧供給ライン群５２Ｐ、及び負極基準階調電圧群ＧＭＡＮ（後述する）を供給する為の基準階調電圧供給ライン群５２Ｎが夫々プリント配線されている。尚、基準階調電圧供給ライン群５２Ｐ及び５２Ｎの各々は、表示パネル６０の画面水平方向に伸長する形態にてコントロール基板５にプリント配線されている。
【０１１７】
尚、上述したようにコントロール基板５で生成された走査制御信号、画素データＰＤ１〜ＰＤｍ、電源電圧ＶＨ及びＶＬは、後述するＦＰＣを介して表示基板６側に供給される。又、コントロール基板５上にプリント配線されている基準階調電圧供給ライン群５２Ｐ及び５２Ｇ各々も、かかるＦＰＣを介して表示基板６側に接続されている。
【０１１８】
表示基板６の表面上に設けられているソースドライバ６２は、図１５に示す如く、夫々が独立した矩形状のシリコン基板上に形成されているソースドライバＩＣチップからなる２つのソースドライバ６２１及び６２２によって分割構築されている。
【０１１９】
ソースドライバ６２１は、パネルコントローラ５０から供給された分割画素データ系列ＰＤ１〜ＰＤｋを各画素毎に順次取り込み、各画素データＰＤにて示される輝度レベルに対応した階調電圧を有するｋ個の駆動パルスを生成し、夫々を表示パネル６０のソースラインＳ１〜Ｓｋに印加する。ソースドライバ６２２は、パネルコントローラ５０から供給された分割画素データ系列ＰＤｋ＋１〜ＰＤｍを各画素毎に順次取り込み、各画素データＰＤにて示される輝度レベルに対応した階調電圧を有するｋ個の駆動パルスを生成し、夫々を表示パネル６０のソースラインＳｋ＋１〜Ｓｍに印加する。
【０１２０】
ソースドライバ６２１及び６２２の各々は、図１６に示すように夫々が同一の内部構成を有する。
【０１２１】
図１６において、基準階調電圧生成部６２０は、電源パッドＰＡ２を介して入力された電源電圧ＶＨ及び電源パッドＰＡ３を介して入力された電源電圧ＶＬに基づき、夫々が９種類の電圧からなる正極階調駆動用の基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐ、及び逆相階調駆動用の基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎを生成する。この際、基準階調電圧生成部６２０は、パッド群ＰＡ１を介して入力されたアドレスＡ０−１に基づき、上記した基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐ、及びＶ１Ｎ〜Ｖ９Ｎの内の１の電圧群を選択する。この際、基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐを選択した場合には、基準階調電圧生成部６２０は、この選択した基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐを夫々個別に増幅したものを正極基準階調電圧群ＧＭＡＰとし、これをパッド群ＰＡ４を介してチップ外部に出力する。また、基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎを選択した場合には、基準階調電圧生成部６２０は、この選択した基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎを夫々個別に増幅したものを逆相基準階調電圧群ＧＭＡＮとし、これをパッド群ＰＡ４を介してチップ外部に出力する。
【０１２２】
図１７は、かかる基準階調電圧生成部６２０の内部構成の一例を示す図である。
【０１２３】
図１７において、分圧抵抗回路６２０１は、電源電圧ＶＨ及びＶＬ間に直列に接続された抵抗Ｒ１〜Ｒ１０の各抵抗同士の接続点から、夫々が正極階調駆動用のガンマ特性に基づく電圧を有する正極性の基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐを送出し、これらをセレクタ６２０２及び極性反転回路６２０３に供給する。極性反転回路６２０３は、基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐを夫々個別に負極性の電圧に変換したものを負極階調駆動用の基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎとしてセレクタ６２０２に供給する。デコーダ６２０５は、アドレスＡ０−１が［１０］を示す場合には、正極階調駆動用の基準階調電圧を選択させるべき選択信号ＳＥＬを生成しこれをセレクタ６２０２に供給する。また、デコーダ６２０５は、アドレスＡ０−１が［０１］を示す場合には、負極階調駆動用の基準階調電圧を選択させるべき選択信号ＳＥＬを生成しこれをセレクタ６２０２に供給する。
【０１２４】
セレクタ６２０２は、上記した如き２系統分の基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐ及びＶ１Ｎ〜Ｖ９Ｎの内から、選択信号ＳＥＬによって示される１系統分だけを選択してオペアンプ６２０６に供給する。すなわち、セレクタ６２０２は、正極階調駆動用の基準階調電圧を選択させるべき選択信号ＳＥＬが供給された場合には、基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐを選択してオペアンプ６２０６に供給する。一方、負極階調駆動用の基準階調電圧を選択させるべき選択信号ＳＥＬが供給された場合には、セレクタ６２０２は、基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎを選択してオペアンプ６２０６に供給する。オペアンプ６２０６は、実際には、セレクタ６２０２から供給された基準階調電圧Ｖ１〜Ｖ９を夫々個別に増幅する９個のオペアンプからなる。オペアンプ６２０６は、セレクタ６２０２から基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐが供給された場合には夫々を個別に増幅したものを正極基準階調電圧群ＧＭＡＰとして出力する。一方、セレクタ６２０２から基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎが供給された場合には、オペアンプ６２０６は、これら基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎを夫々個別に増幅したものを逆相基準階調電圧群ＧＭＡＮとして出力する。
【０１２５】
ここで、図１５に示す実施例では、ソースドライバ６２１には［１０］なるアドレスＡ０−１が固定入力されている。よって、ソースドライバ６２１に形成されている基準階調電圧生成部６２０は、図１８に示すように、正極基準階調電圧群ＧＭＡＰだけをチップ外部に出力し、これをコントロール基板５の基準階調電圧供給ライン群５２Ｐ上に送出する。これにより、正極基準階調電圧群ＧＭＡＰは、図１８に示す如くコントロール基板５に形成されている基準階調電圧供給ライン群５２Ｐを介して、ソースドライバ６２１及び６２２各々の正極階調電圧生成部６２３Ｐに供給される。また、図１５に示す実施例では、ソースドライバ６２２には［０１］なるアドレスＡ０−１が固定入力されている。よって、ソースドライバ６２２に形成されている基準階調電圧生成部６２０は、図１８に示すように、負極基準階調電圧群ＧＭＡＮだけをチップ外部に出力し、これをコントロール基板５の基準階調電圧供給ライン群５２Ｎ上に送出する。これにより、負極基準階調電圧群ＧＭＡＮは、図１８に示す如くコントロール基板５に形成されている基準階調電圧供給ライン群５２Ｎを介して、ソースドライバ６２１〜６２２各々の逆送階調電圧生成部６２３Ｎに供給される。
【０１２６】
このように、基準階調電圧生成部６２０は、入力されたガンマ特性設定信号としてのアドレスＡ０−１により、
正極階調用の第１ガンマ特性に基づく基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐ（ＧＭＡＰ）、
負極階調用の第２ガンマ特性に基づく基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎ（ＧＭＡＮ）、
の内のいずれか１系統分の基準階調電圧を生成する。
【０１２７】
よって、ソースドライバ６２１、６２２各々に搭載されている基準階調電圧生成部６２０は夫々異なる基準階調電圧を出力するものの、その内部構成（図１６に示す）は全て同一である。従って、ソースドライバ６２１及び６２２を共通のマスクパターンで製造することができるので、システム全体の製造コストを抑えることが可能となる。
【０１２８】
シフトレジスタラッチ部６２１は、パッド群ＰＡ９を介して入力された分割画素データ系列中における各画素データＰＤを順次取り込み、ｋ個（ｋ＝ｍ／２）の取り込みが終了する度に、これらｋ個の画素データＰＤを画素データＰ１〜Ｐｋとして同時にＤ／Ａ変換部６２２に供給する。
【０１２９】
正極階調電圧生成部６２３Ｐは、コントロール基板５を介して供給された正極基準階調電圧群ＧＭＡＰをパッド群ＰＡ６を介して取り込み、このＧＭＡＰによる基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐに基づき、正極階調駆動用のガンマ特性に基づく２５６階調分の正極駆動階調電圧ＶＰ１〜ＶＰ２５６を生成してＤ／Ａ変換部６２２に供給する。
【０１３０】
逆相階調電圧生成部６２３Ｎは、コントロール基板５を介して供給された負極基準階調電圧群ＧＭＡＮをパッド群ＰＡ７を介して取り込み、このＧＭＡＮによる基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎに基づき、逆相階調駆動用のガンマ特性に基づく２５６階調分の逆相駆動階調電圧ＶＮ１〜ＶＮ２５６を生成してＤ／Ａ変換部６２２に供給する。
【０１３１】
Ｄ／Ａ変換部６２２は、例えば奇数フレームに対応した画素データＰ１〜Ｐｋに対しては、画素データＰの各々毎にその画素データＰによって表される輝度レベルに対応した階調電圧を、上記した正極駆動階調電圧ＶＰ１〜ＶＰ２５６の中から１つ選出し夫々を階調輝度電圧Ｂ１〜Ｂｋとして出力アンプ６２４に供給する。一方、偶数フレームに対応した画素データＰ１〜Ｐｋに対しては、Ｄ／Ａ変換部６２２は、画素データＰの各々毎にその画素データＰによって表される輝度レベルに対応した階調電圧を、上記した逆相駆動階調電圧ＶＮ１〜ＶＮ２５６の中から１つ選出し、夫々を階調輝度電圧Ｂ１〜Ｂｋとして出力アンプ６２４に供給する。かかるＤ／Ａ変換部６２２の動作によれば、画素データによるフレーム毎に階調輝度電圧Ｂ１〜Ｂｋの極性が反転する。
【０１３２】
出力アンプ６２４は、Ｄ／Ａ変換部６２２から供給された階調輝度電圧Ｂ１〜Ｂｋを夫々増幅したものを駆動パルスＤ１〜Ｄｋとして出力する。この際、図１に示すソースドライバ６２１に形成されている出力アンプ６２４は、これら駆動パルスＤ１〜Ｄｋを夫々表示パネル６０のソースラインＳ１〜Ｓｋに夫々印加する。また、ソースドライバ６２２に形成されている出力アンプ６２４は、これら駆動パルスＤ１〜Ｄｋを夫々表示パネル６０のソースラインＳｋ＋１〜Ｓｍに夫々印加する。また、ソースドライバ６２３に形成されている出力アンプ６２４は、これら駆動パルスＤ１〜Ｄｋを夫々表示パネル６０のソースラインＳ２ｋ＋１〜Ｓｍに印加する。
【０１３３】
以上の如く、図１５に示される液晶表示装置では、入力映像信号によって表される輝度レベルに対応した階調電圧を有する駆動パルスＤを生成して表示パネル６０のソースラインＳに印加するソースドライバ６２を、夫々が独立したＩＣチップである２つのソースドライバ６２１及び６２２に分割して構築している。ここで、ソースドライバ６２内において、階調電圧の基準となる各極性（正極、負極）毎のガンマ特性に基づく正極基準階調電圧群ＧＭＡＰ、及び負極基準階調電圧群ＧＭＡＮを生成するにあたり、ソースドライバ６２１には正極基準階調電圧群ＧＭＡＰだけを生成する基準階調電圧生成部６２０を設ける。また、ソースドライバ６２２には負極基準階調電圧群ＧＭＡＮだけを生成する基準階調電圧生成部６２０を設けるようにしている。そして、図１８に示す如く、ソースドライバ６２１の基準階調電圧生成部６２０で生成されたＧＭＡＰを一旦、チップ外部に出力し、これをコントロール基板５上にプリント配線されている基準階調電圧供給ライン群５２Ｐを介して、ソースドライバ６２１及び６２２各々に形成されている正極階調電圧生成部６２３Ｐに供給する。また、ソースドライバ６２２の基準階調電圧生成部６２０で生成されたＧＭＡＮを一旦、チップ外部に出力し、これをコントロール基板５上にプリント配線されている基準階調電圧供給ライン群５２Ｎを介して、ソースドライバ６２１〜６２２各々に形成されている負極階調電圧生成部６２３Ｎに供給するようにしている。
【０１３４】
要するに、入力映像信号の輝度レベルに対するガンマ特性が夫々異なる正極基準階調電圧群ＧＭＡＰ及び負極基準階調電圧群ＧＭＡＮを生成するのに必要となる２系統分の基準階調電圧生成部を、１系統分ずつ分散してソースドライバ６２１〜６２２の各々に搭載する。そして、ソースドライバ６２１及び６２２の各々毎に、ＧＭＡＰ及びＧＭＡＮを一旦、チップ外部に出力し、これらをコントロール基板５の基準階調電圧供給ライン群５２Ｐ及び５２Ｎを介して、ソースドライバ６２１〜６２２各々の正極階調電圧生成部６２３Ｐ及び負極階調電圧生成部６２３Ｎに供給するようにしたのである。
【０１３５】
かかる構成によれば、基準階調電圧生成部６２０がソースドライバ内に搭載されているので、システム全体のコストを低下させることが可能となる。
【０１３６】
又、上記した構成によれば、図１７に示す如き正極基準階調電圧群ＧＭＡＰ及び負極基準階調電圧群ＧＭＡＮを夫々生成するのに必要となる２系統分のオペアンプ６２０６が１系統分ずつ分散してソースドライバ６２１及び６２２各々に搭載されることになる。
【０１３７】
よって、２系統分のオペアンプ６２０６が各ソースドライバに搭載される場合に比して、ソースドライバ各々のチップサイズが小さくなると共に、各ソースドライバの電力消費量及び発熱量を低下させることが可能となる。
【０１３８】
更に、図１５に示す構成では、ソースドライバ６２１及び６２２各々の内の１つに搭載されている基準階調電圧生成部６２０で生成された基準階調電圧群（ＧＭＡＰ又はＧＭＡＮ）を、ソースドライバ６２１及び６２２で共有して用いるようにしている。この際、正極基準階調電圧群ＧＭＡＰを生成する基準階調電圧生成部６２０に含まれるオペアンプ６２０６は、ソースドライバ６２１及び６２２各々の内の６２１だけに搭載されている。一方、負極基準階調電圧群ＧＭＡＮを生成する基準階調電圧生成部６２０に含まれるオペアンプ６２０６は、ソースドライバ６２１及び６２２各々の内の６２２だけに搭載されている。
【０１３９】
よって、例えソースドライバ６２１及び６２２各々間でオペアンプ６２０６のオフセット電圧にずれが生じていても、夫々ガンマ特性が異なる階調駆動電圧の各極性（正極、負極）単位では、その影響を基準階調電圧群（ＧＭＡＰ又はＧＭＡＮ）が受けることはないので、表示パネル６０に表示される画像内でのちらつきを防止することが可能となる。
【０１４０】
尚、上記実施例におけるソースドライバ６２１（６２２）では、基準階調電圧生成部６２０で生成した正極基準階調電圧群ＧＭＡＰ（ＧＭＡＮ）を、図１８に示す如くコントロール基板５側の基準階調電圧供給ライン群５２Ｐ（５２Ｎ）を経由させてから自身の正極階調電圧生成部６２３Ｐ（６２３Ｎ）に供給するようにしている。しかしながら、ソースドライバ６２１（６２２）の基準階調電圧生成部６２０で生成した正極基準階調電圧群ＧＭＡＰ（ＧＭＡＮ）を、図１９に示すように、このソースドライバ６２１（６２２）内の配線をもって自身の正極階調電圧生成部６２３Ｐ（６２３Ｎ）に供給するようにしても良い。
【０１４１】
図１９に示す構成によれば、図１５に示す構成に比して、各ソースドライバ６２１及び６２２に設けるべきパッド群ＰＡの数が少なくなる。  
【０１４２】
又、図１５に示す実施例では、ソースドライバ６２を２つのソースドライバ６２１及び６２２で分割して構築させる場合を例にとってその構成を説明したが、３つ以上のソースドライバに分割して構築する場合にも同様に適用可能である。
【０１４３】
図２０は、ソースドライバ６２を４つのソースドライバ６２１〜６２４で分割構築させる場合の構成の一例を示す図である。
【０１４４】
尚、図２０に示す構成では、表示パネル６０のソースラインＳ１〜Ｓｍを４つのソースドライバ６２１〜２２４で分割して駆動する点を除く他の構成は、図１５に示すものと同一である。
【０１４５】
ただし、図２０に示す構成においてパネルコントローラ５０は、入力映像信号に基づいて生成された１表示ライン分の画素データＰＤ１〜ＰＤｍを、ＰＤ１〜ＰＤｋ（ｋ＝ｍ／４）、ＰＤｋ＋１〜ＰＤ２ｋ、ＰＤ２ｋ＋１〜ＰＤ３ｋ、及びＰＤ３ｋ＋１〜ＰＤｍなる４つの分割画素データ系列に分割する。パネルコントローラ５０は、分割画素データ系列ＰＤ１〜ＰＤｋをソースドライバ６２１、ＰＤｋ＋１〜ＰＤ２ｋをソースドライバ６２２、ＰＤ２ｋ＋１〜ＰＤ３ｋをソースドライバ６２３、ＰＤ３ｋ＋１〜ＰＤｍをソースドライバ６２４に夫々供給する。尚、ソースドライバ６２１〜６２４は、全て同一の内部構成（図１６に示す）を有する。よって、ソースドライバ６２１は、画素データＰＤ１〜ＰＤｋ各々に対応した駆動パルスＤ１〜Ｄｋを生成し、夫々を表示パネル６０のソースラインＳ１〜Ｓｋに印加する。また、ソースドライバ６２２は、画素データＰＤｋ＋１〜ＰＤ２ｋ各々に対応した駆動パルスＤ１〜Ｄｋを生成し、夫々を表示パネル６０のソースラインＳｋ＋１〜Ｓ２ｋに印加する。また、ソースドライバ６２３は、画素データＰＤ２ｋ＋１〜ＰＤ３ｋ各々に対応した駆動パルスＤ１〜Ｄｋを生成し、夫々を表示パネル６０のソースラインＳ２ｋ＋１〜Ｓ３ｋに印加する。また、ソースドライバ６２４は、画素データＰＤ３ｋ＋１〜ＰＤｍ各々に対応した駆動パルスＤ１〜Ｄｋを生成し、夫々を表示パネル６０のソースラインＳ３ｋ＋１〜Ｓｍに印加する。
【０１４６】
尚、図２０に示す構成では、図１５に示す構成と同様に、ソースドライバ６２１には［１０］なるアドレスＡ０−１が固定入力されており、ソースドライバ６２２には［０１］なるアドレスＡ０−１が固定入力されている。よって、図１５に示す構成と同様に、ソースドライバ６２１が全てのソースドライバ６２１〜６２４に対する正極基準階調電圧群ＧＭＡＰの供給元、ソースドライバ６２２が全てのソースドライバ６２１〜６２４に対する負極基準階調電圧群ＧＭＡＮの供給元となる。
【０１４７】
この際、図２０に示す構成においては、ソースドライバ６２３及び６２４各々には、アドレスＡ０−１、電源電圧ＶＨ及びＶＬの供給が為されていない。すなわち、ソースドライバ６２３及び６２４各々では、上記した如きアドレスＡ０−１、電源電圧ＶＨ及びＶＬ各々を入力する為のパッド群ＰＡ１、電源パッドＰＡ２及びＰＡ３を空き状態にしておくのである。この際、ソースドライバ６２３及び６２４には、電源電圧ＶＨ及びＶＬの供給が為されないので、ソースドライバ６２３及び６２４各々に搭載されている基準階調電圧生成部６２０は動作停止状態となる。つまり、ソースドライバ６２３及び６２４では基準階調電圧の生成を行う必要が無いので、アドレスＡ０−１、電源電圧ＶＨ及びＶＬ各々用のパッド群ＰＡ１、電源パッドＰＡ２及びＰＡ３を空き状態にすることにより基準階調電圧生成部６２０の動作を停止させて、電力消費を抑えるのである。尚、ソースドライバ６２３及び６２４では基準階調電圧の生成を行う必要が無いので、夫々のアドレスＡ０−３に［００００］を割り当ててオペアンプ２２０６の動作を停止させることも可能であり、また、アドレスＡ０−３にソースドライバ６２１及び６２２のいずれかと同様の設定にして並列に基準階調電圧を生成させることも可能である。電源電圧ＶＨ及びＶＬについても空き状態とせず、グランド電位等の固定電位とすることも可能である。
【０１４８】
以下に、夫々が独立したＩＣチップとしての各ソースドライバ６２１及び６２２内に構築される機能ブロックの配置及び配線形態、並びにコントロール基板５と各ソースドライバ６２１及び６２２との接続形態について、ソースドライバ６２１を抜粋して説明する。
【０１４９】
図２１は、ＣＯＧの形態でソースドライバ６２１及び６２２が表示基板６上に形成される場合、つまり表示基板６がガラス基板である場合に適用される、ソースドライバ６２１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。
【０１５０】
図２１に示すように、チップ内において、機能ブロックとしてのシフトレジスタラッチ部６２１、Ｄ／Ａ変換部６２２及び出力アンプ６２４は、夫々駆動パルスＤ１〜Ｄｋの内のＤ１〜Ｄｋ／２の生成を担う部分と、Ｄ（ｋ／２＋１）〜Ｄｋの生成を担う部分とに２分割されて配置される。
【０１５１】
すなわち、チップの中心よりも画面水平方向において左側の領域に、入力映像信号に応じて駆動パルスＤ１〜Ｄｋ／２を生成して表示パネル６０のソースラインＳ１〜Ｓｋ／２に印加する第１駆動部としてのシフトレジスタラッチ部６２１ａ、Ｄ／Ａ変換部６２２ａ及び出力アンプ６２４ａが形成されている。又、チップの中心よりも画面水平方向において右側の領域に、入力映像信号に応じて駆動パルスＤ（ｋ／２＋１）〜Ｄｋを生成して表示パネル６０のソースラインＳ（ｋ／２＋１）〜Ｓｋに印加する第２駆動部としてのシフトレジスタラッチ部６２１ｂ、Ｄ／Ａ変換部６２２ｂ及び出力アンプ６２４ｂが形成されている。そして、シフトレジスタラッチ部６２１ａ、Ｄ／Ａ変換部６２２ａ及び出力アンプ６２４ａの形成領域と、シフトレジスタラッチ部６２１ｂ、Ｄ／Ａ変換部６２２ｂ及び出力アンプ６２４ｂの形成領域との間に挟まれた中間領域、すなわちチップの中央領域には基準階調電圧生成部６２０が形成されている。この中間領域において、基準階調電圧生成部６２０よりも表示パネル６０側に近い位置に、正極階調電圧生成部６２３Ｐ、負極階調電圧生成部６２３Ｎが形成されている。更に、この中間領域において、基準階調電圧生成部６２０よりもコントロール基板１側に近い位置に、データ分離部６６０が構築されている。
【０１５２】
尚、例えばロジック電源の如き低電圧（例えば、３．３ボルト）の電源電圧で動作する機能ブロック（６６０、６２１ａ、６２１ｂ）は、図２１に示す如くコントロール基板１側に設置し、その他の高電圧の電源電圧で動作する機能ブロック（６２０、６２２ａ、６２２ｂ、６２４ａ、６２４ｂ、６２３Ｐ、６２３Ｎ、６２３Ｂ）は、表示パネル６０側に設置される。
【０１５３】
又、図２１に示すように、チップの４つの辺縁部の内でコントロール基板１側の辺縁部の下部、すなわち、図２２（ａ）に示す如きチップ３の底面には、電源パッドＰＡ２及びＰＡ３、パッド群ＰＡ４、ＰＡ６、ＰＡ７及びＰＡ９が形成されている。尚、パッド群とは、複数の入出力パッドが配置されたものを示す。図２１において、画素データＰＤを入力する為のパッド群ＰＡ９は、チップ辺縁部における中央位置に配置されている。電源電圧ＶＨ及びＶＬを夫々入力する為の電源パッドＰＡ２及びＰＡ３が、パッド群ＰＡ９の左右に夫々隣接して配置されている。負極基準階調電圧群ＧＭＡＮを入力する為のパッド群ＰＡ７は、電源パッドＰＡ２に隣接した位置においてこの電源パッドＰＡ２よりも上記中央位置から離れた位置に配置されている。基準階調電圧生成部６２０によって生成された基準階調電圧群（ＧＭＡＰ又はＧＭＡＮ）を外部出力する為のパッド群ＰＡ４は、電源パッドＰＡ３に隣接した位置においてこの電源パッドＰＡ３よりも上記中央位置から離れた位置に配置されている。正極基準階調電圧群ＧＭＡＰを入力する為のパッド群ＰＡ６は、パッド群ＰＡ４に隣接した位置においてこのパッド群ＰＡ４よりも上記中央位置から離れた位置に配置されている。
【０１５４】
ここで、上記したソースドライバ（６２１、６２２）を含むチップ３の底面に形成されている電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４、ＰＡ６、ＰＡ７及びＰＡ９は、図２２（ｂ）に示す如くコントロール基板５及び表示基板６同士を結合するＦＰＣ４と、表示基板６の表面（又は基板内）とに形成されている金属ライン群（ＰＬ２〜ＰＬ４、ＰＬ６、ＰＬ７、ＰＬ９）を介して、コントロール基板５に形成されている電源回路５１及びパネルコントローラ５０に接続されている。
【０１５５】
すなわち、パッド群ＰＡ９は、ＦＰＣ４及び表示基板６内に配線されている金属ライン群ＰＬ９を介してパネルコントローラ５０に接続されている。上記電源パッドＰＡ２及びＰＡ３の各々は、ＦＰＣ４及び表示基板６内に配線されている金属ラインＰＬ２及びＰＬ３を夫々介して電源回路５１に接続されている。パッド群ＰＡ４は、ＦＰＣ４及び表示基板６内に配線されている金属ライン群ＰＬ４を介して図２２（ｃ）に示す如き多層基板としてのコントロール基板５の第１基板層Ｋ１に形成されている基準階調電圧供給ライン群５２Ｐに接続されている。パッド群ＰＡ６は、ＦＰＣ４及び表示基板６内に配線されている金属ライン群ＰＬ６を介して、図２２（ｃ）に示す如きコントロール基板５の第２基板層Ｋ２に形成されている基準階調電圧供給ライン群５２Ｐに接続されている。パッド群ＰＡ７は、ＦＰＣ４及び表示基板６内に配線されている金属ライン群ＰＬ７を介して基準階調電圧供給ライン群５２Ｎに接続されている。
【０１５６】
かかるチップ内において、データ分離部６６０は、パッド群ＰＡ９を介して入力された分割画素データ系列ＰＤを前半部の画素データ系列と後半部の画素データ系列とに分離し、この前半部の画素データ系列を第１配線層（図示せぬ）に形成されている金属ライン群Ｌ０を介してシフトレジスタラッチ部６２１ａに供給する。また、データ分離部６６０は、上記した如き後半部の画素データ系列を上記第１配線層に形成されている金属ライン群Ｌ１を介してシフトレジスタラッチ部６２１ｂに供給する。
【０１５７】
上記電源パッドＰＡ２を介して入力された電源電圧ＶＨは、上記第１配線層とは異なる第２配線層（図示せぬ）に形成されている金属ラインＬ２を介して基準階調電圧生成部６２０に供給される。上記電源パッドＰＡ３を介して入力された電源電圧ＶＬは、上記第２配線層に形成されている金属ラインＬ３を介して基準階調電圧生成部６２０に供給される。
【０１５８】
基準階調電圧生成部６２０によって生成された基準階調電圧群ＧＭＡＰ（ＧＭＡＮ）は、上記第２配線層に形成されている金属ライン群Ｌ４を介してパッド群ＰＡ４に送出される。
【０１５９】
パッド群ＰＡ６を介して入力された正極基準階調電圧群ＧＭＡＰは、上記第２配線層に形成されている金属ライン群Ｌ６を介して正極階調電圧生成部６２３Ｐに供給される。パッド群ＰＡ７を介して入力された負極基準階調電圧群ＧＭＡＮは、上記第２配線層に形成されている金属ライン群Ｌ７を介して負極階調電圧生成部６２３Ｎに供給される。
【０１６０】
正極階調電圧生成部６２３Ｐによって生成された正極用階調電圧ＶＰ１〜ＶＰ２５６は、上記第１配線層に形成されている金属ライン群Ｌ９を介してＤ／Ａ変換部６２２ａ及び６２２ｂ各々に供給される。負極階調電圧生成部６２３Ｎによって生成された負極用階調電圧ＶＮ１〜ＶＮ２５６は、上記第１配線層に形成されている金属ライン群Ｌ１０を介してＤ／Ａ変換部６２２ａ及び６２２ｂ各々に供給される。
【０１６１】
ここで、図２１に示されるレイアウトでは、低電圧（例えば、３．３ボルト）で動作する低電圧機能ブロック群（６６０、６２１ａ、６２１ｂ）は、チップ表面上においてコントロール基板１側に区画されている低耐圧用のウェル領域ＷＬ１に形成される。一方、表示パネル６０のソースラインに印加すべき比較的高い電圧を扱う高電圧機能ブロック群（６２０、６２２ａ、６２２ｂ、６２４ａ、６２４ｂ、６２３Ｐ、６２３Ｎ）は、チップ表面上において上記ウェル領域ＷＬ１よりも表示パネル６０側に区画されている高耐圧用のウェル領域ＷＬ２に形成される。
【０１６２】
このように、図２１に示されるレイアウトでは、表示パネル６０に印加すべき高電圧を生成する高電圧機能ブロック群をチップ内の表示パネル６０側に形成することにより、高電圧機能ブロック群及び表示パネル６０間の配線長に伴う電圧ロスを抑えている。
【０１６３】
尚、図２１に示されるＤ／Ａ変換部（６２２ａ、６２２ｂ）は、実際には、ソースラインＳ１〜Ｓｋ各々に対応したｋ個のＤ／Ａ変換素子（図示せぬ）が、チップの４つの辺縁部の内の１の辺縁部（表示パネル６０側の辺縁部）に沿って夫々配列されたものである。
【０１６４】
よって、Ｄ／Ａ変換部（６２２ａ、６２２ｂ）が図２１に示す如き形態で分割されていないと、ソースラインＳ１に対応したＤ／Ａ変換素子に階調電圧を供給する為の金属ライン群Ｌ９〜Ｌ１０の配線長と、ソースラインＳｋに対応したＤ／Ａ変換素子に階調電圧を供給する為の金属ライン群Ｌ９〜Ｌ１０の配線長との間に大幅な差が生じる。つまり、ｋ個のＤ／Ａ変換素子各々に対する金属ライン群Ｌ９〜Ｌ１０による最長配線長と、最短配線長との差が大となり、配線抵抗の大幅な差異に伴う輝度変動が生じてしまうのである。
【０１６５】
そこで、図２１に示されるレイアウトでは、上記Ｄ／Ａ変換部を含む駆動部を、チップの４つの辺縁部の内の１の辺縁部に沿って、チップの中心よりも画面水平方向において左側の領域と、右側の領域とに分割して構築し、両者の中間領域に、正極階調電圧生成部６２３Ｐ、負極階調電圧生成部６２３Ｎを形成するようにしている。
【０１６６】
これにより、ｋ個のＤ／Ａ変換素子各々に対する金属ライン群Ｌ９〜Ｌ１０による最長配線長と最短配線長との差が小さくなり、輝度変動の低減が図られる。
【０１６７】
また、図２１に示すレイアウトでは、基準階調電圧生成部６２０を上記中間領域に形成し、コントロール基板５側のチップ辺縁部の中央位置の左右の位置に夫々設けられた電源パッドＰＡ２及びＰＡ３を介して入力された電源電圧ＶＨ及びＶＬを夫々金属ラインＬ２及びＬ３を介して上記基準階調電圧生成部６２０に供給するようにしている。更に、この基準階調電圧生成部６２０にて生成された基準階調電圧群（ＧＭＡＰ又はＧＭＡＮ）を、上記パッドＰＡ３よりも画面水平方向において左側に隣接するパッド群ＰＡ４を介して外部出力するようにしている。
【０１６８】
すなわち、基準階調電圧生成部６２０をチップの中央領域に形成し、この基準階調電圧生成部６２０に供給すべき電源電圧ＶＨ及びＶＬを入力する為の電源パッドＰＡ２及びＰＡ３を、表示パネル側のチップ辺縁部における中央位置を隔てた２つの領域に夫々配置する。そして、この基準階調電圧生成部６２０によって生成された基準階調電圧群（ＧＭＡＰ又はＧＭＡＮ）を外部出力する為のパッドＰＡ４を電源パッドＰＡ３に隣接した位置に配置することにより、基準階調電圧生成部６２０及びコントロール基板５間を接続する配線長の短縮化を図り、配線抵抗に起因する電圧ロスを抑制するのである。
【０１６９】
更に、このパッド群ＰＡ４よりも画面水平方向において左側に隣接するパッド群ＰＡ６を介して入力された正極基準階調電圧群ＧＭＡＰを金属ライン群Ｌ６を介して正極階調電圧生成部６２３Ｐに供給する。また、上記パッドＰＡ２よりも画面水平方向において右側に隣接するパッド群ＰＡ７を介して入力された負極基準階調電圧群ＧＭＡＮを、金属ライン群Ｌ７を介して負極階調電圧生成部６２３Ｎに供給するようにしている。
【０１７０】
かかるレイアウトにより、図２１に示す如く、チップ中心に対して画面水平方向において左側の領域に、基準階調電圧群（ＧＭＡＰ）を伝送する為の２系統分の金属ライン群（Ｌ４、Ｌ６）及びパッド群（ＰＡ４、ＰＡ６）が配置されることになる。更に、チップ中心に対して画面水平方向において右側の領域に、基準階調電圧群（ＧＭＡＮ）を伝送する為の１系統分の金属ライン群（Ｌ７）及びパッド群（ＰＡ７）が配置されることになる。
【０１７１】
これにより、図２１に示す如く、データ分離部６６０を画面水平方向における中央位置に配置することが可能となる。よって、シフトレジスタ６２１ａ及び６２１ｂに夫々画素データの供給を行う為の金属ライン群Ｌ０の配線長と金属ライン群Ｌ１の配線長との差を小さくすることが可能となる。
【０１７２】
更に、図２１に示す構成では、各ソースドライバチップ毎に生成されて外部出力された基準階調電圧を、表示パネル６０の画面水平方向に伸長する形態にてコントロール基板５にプリント配線されている基準階調電圧供給ライン（１２Ｐ、１２Ｎ）を介してソースドライバチップの各々に供給するようにしている。
【０１７３】
よって、ソースドライバチップ毎に、コントロール基板５に形成されている基準階調電圧供給ラインとの接続をＦＰＣによって行えば良いので、各チップ間を独立したラインで個別に接続する場合に比して製造工程数を減らし、その製造コストを抑制させることが可能となる。
【０１７４】
図２３は、図２１に示されるチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【０１７５】
尚、図２３に示すレイアウトでは、電源パッドＰＡ３と、パッド群ＰＡ６との配置位置を互いに入れ替えた点を除く他のレイアウト及び配線形態は図２１に示すものと同一である。
【０１７６】
図２３に示すレイアウトによれば、図２１に示すレイアウトを採用した場合に比べて、基準階調電圧生成部６２０で生成された基準階調電圧群（ＧＭＡ）をパッド群ＰＡ４まで伝送する金属ライン群Ｌ４の配線長が短くなる。従って、基準階調電圧群をコントロール基板５側に送出する際のチップ内部での電圧ロスが大きくなる場合には、図２１に示すレイアウトに代えて図２３に示すレイアウトを採用するのが好ましい。
【０１７７】
図２４は、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）の形態でソースドライバ６２１及び６２が上記した如きフィルム基板７上に形成される場合に適用される、ソースドライバ６２１のチップ内部の機能ブロック配置及び配線を示すレイアウト図である。
【０１７８】
尚、図２４に示すレイアウトでは、各機能ブロック（６２０、６２１ａ、６２１ｂ、６２２ａ、６２２ｂ、６２３Ｐ、６２３Ｎ、６２４ａ、６２４ｂ、６６０）の配置位置については、図２１に示すものと同一である。更に、データ分離部６６０と、シフトレジスタラッチ部６２１ａ及び６２１ｂ各々とを金属ライン群Ｌ０及びＬ１にて接続する点、並びに、各階調電圧生成部（６２３Ｐ、６２３Ｎ）と、Ｄ／Ａ変換部６２２ａ及び６２２ｂ各々とを金属ライン群Ｌ９及びＬ１０にて接続する点についても、図２１に示すものと同一である。
【０１７９】
ただし、図２４に示すレイアウトでは、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４は、基準階調電圧生成部６２０の形成領域の下部、パッド群ＰＡ６及びＰＡ７は、正極階調電圧生成部６２３Ｐ、負極階調電圧生成部６２３Ｎ各々の形成領域の下部に夫々設けられている。すなわち、図１３（ａ）に示す如く、チップ３の底部表面における、基準階調電圧生成部６２０、正極階調電圧生成部６２３Ｐ、負極階調電圧生成部６２３Ｎ各々の形成領域に対応した位置に、電源パッドＰＡ２、ＰＡ３及びパッド群ＰＡ４、ＰＡ６、ＰＡ７、ＰＡ９が設けられている。
【０１８０】
更に、図２４に示すレイアウトでは、フィルム基板７の４つの辺縁部の内でコントロール基板１側の辺縁部に、パッドＦ２及びＦ３、パッド群Ｆ４、Ｆ６、Ｆ７及びＦ９が配置されている。この際、パッド群Ｆ９は、フィルム基板辺縁部における中央位置に配置されている。パッドＦ２及びＦ３は、パッド群Ｆ９の左右に夫々隣接して配置されている。パッド群Ｆ７は、パッドＦ２に隣接した位置においてこのパッドＦ２よりも上記中央位置から離れた位置に配置されている。パッド群Ｆ４は、パッドＦ３に隣接した位置においてこのパッドＦ３よりも上記中央位置から離れた位置に配置されている。パッド群Ｆ６は、パッド群Ｆ４に隣接した位置においてこのパッド群Ｆ４よりも上記中央位置から離れた位置に配置されている。
【０１８１】
この際、チップ内に設けられている電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４、ＰＡ６、ＰＡ７、ＰＡ９の各々は、フィルム基板７の表面又は基板内に形成されている金属ラインＦＬ２及びＦＬ３、金属ライン群ＦＬ４、ＦＬ６、ＦＬ７、ＦＬ９（二重破線にて示す）にて、フィルム基板７の辺縁部に配置されている上記パッドＦ２、Ｆ３及びパッド群Ｆ４、Ｆ６、Ｆ７及びＦ９に接続されている。すなわち、パッド群ＰＡ９は、金属ライン群ＦＬ９によって上記パッド群Ｆ９に接続されている。電源パッドＰＡ２は、金属ラインＦＬ２によって上記パッドＦ２に接続されている。電源パッドＰＡ３は、金属ラインＦＬ３によって上記パッドＦ３に接続されている。パッド群ＰＡ４は、金属ライン群ＦＬ４によって上記パッド群Ｆ４に接続されている。パッド群ＰＡ６は、金属ライン群ＦＬ６によって上記パッド群Ｆ６に接続されている。パッド群ＰＡ７は、金属ライン群ＦＬ７によって上記パッド群Ｆ７に接続されている。
【０１８２】
尚、図２４に示すレイアウトを採用した場合には、フィルム基板７の辺縁部に設けられているパッドＦ２、Ｆ３、パッド群Ｆ４、Ｆ６、Ｆ７及びＦ９と、コントロール基板１との間は図１３（ｂ）に示す如きＦＰＣ８によって接続する。
【０１８３】
このように、図２４に示すレイアウトでは、基準階調電圧生成部６２０及び各階調極性毎の階調電圧生成部（６２３Ｐ、６２３Ｎ）の下部に電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４、ＰＡ６、ＰＡ７及びＰＡ９を設ける。そして、これら電源パッドＰＡと、コントロール基板５とを、フィルム基板７に形成されている金属配線（ＦＬ２〜ＦＬ４、ＦＬ６、ＦＬ７、ＦＬ９）及びＦＰＣ８内に形成されている金属配線（ＰＬ２〜ＰＬ４、ＰＬ６、ＰＬ７、ＰＬ９）を介して接続するようにしている。この際、フィルム基板７及びＦＰＣ８内に形成されている金属配線は、チップ内部の金属配線よりも低抵抗な材料であり、且つチップ内部の金属配線よりも太い配線を用いることが可能である。
【０１８４】
よって、図２４に示す如きＣＯＦ形態のレイアウトによれば、図２１に示す如きＣＯＧ形態のレイアウトを採用した場合に比して、配線抵抗に伴う電圧ロスを抑えることが可能となる。
【０１８５】
図２５は、ＣＯＦ形態でソースドライバ６２１及び６２２がフィルム基板７上に形成される場合に適用される、図２４に示す如きチップ内部の機能ブロック配置及び配線形態の変形例を示すレイアウト図である。
【０１８６】
尚、図２５に示すレイアウトでは、そのチップ内の機能ブロック配置、及び金属ライン群Ｌ０、Ｌ１、Ｌ９及びＬ１０各々の配線形態については図２１に示すものと同一であるが、電源パッドＰＡ２、ＰＡ３、パッド群ＰＡ４、ＰＡ６、ＰＡ７及びＰＡ９をチップ辺縁部へ配置した点が図２４とは異なる。また、図２４に示す構成と同様に、フィルム基板７の４つの辺縁部の内でコントロール基板５側の辺縁部に、パッドＦ２、Ｆ３、パッド群Ｆ４、Ｆ６、Ｆ７及びＦ９が配置されている。そして、チップに設けられている電源パッドＰＡ３、ＰＡ４及びパッド群ＰＡ４、ＰＡ６、ＰＡ７及びＰＡ９の各々は、フィルム基板７の表面又は基板内に形成されている金属ラインＦＬ２、ＦＬ３、金属ライン群ＦＬ４、ＦＬ６、ＦＬ７及びＦＬ９（二重破線にて示す）によってフィルム基板７の辺縁部に配置されている上記パッドＦ２、Ｆ３、パッド群Ｆ４、Ｆ６、Ｆ７及びＦ９に接続されている。この際、図２４に示す構成と同様に、フィルム基板７の辺縁部に設けられているパッドＦ２、Ｆ３、パッド群Ｆ４、Ｆ６、Ｆ７及びＦ９と、コントロール基板５との間は図１３（ｂ）に示す如きＦＰＣ８によって接続されている。
【０１８７】
ここで、上記実施例では、コントロール基板１（５）及び各ソースドライバ２２（６２）間をＦＰＣ４（８）を中継して接続するようにしているが、コントロール基板１（５）自体をＦＰＣ化することにより中継手段としてのＦＰＣを省くようにしても良い。
【０１８８】
図２６は、かかる点に鑑みて為された、コントロール基板及び各ソースドライバ間の配線形態の一例を概略的に示す図である。
【０１８９】
図２６において、コントロール基板１ａは、図１に示されるパネルコントローラ１０及び電源回路１１をＦＰＣ上に形成してなるＦＰＣ化されたコントロール基板である。ただし、コントロール基板１ａには、コントロール基板１に形成されていた基準階調電圧供給ライン群（１２Ｒ、１２Ｇ、１２Ｂ）は設けられていない。コントロール基板１ａのパネルコントローラ１０は、上記した走査制御信号を走査制御ラインＳＬに送出しつつ、上記画素データＰＤ１〜ＰＤｍをデータラインＤＬ１に送出する。コントロール基板１ａの電源回路１１は上記電源電圧ＶＨ及びＶＬを電源ラインＧＬ１に送出する。
【０１９０】
表示基板２ａは、図１に示される表示パネル２０、ソースドライバ２２１〜２２３、走査ドライバ２１が形成されている点については、図１に示される表示基板２と同一内部構成を有する。ただし、表示基板２ａの走査ドライバ２１には上記した走査制御ラインＳＬ及び電源ラインＧＬ１が接続されており、表示基板２ａのソースドライバ２２１には上記したデータラインＤＬ１及び電源ラインＧＬ１が夫々接続されている。すなわち、コントロール基板１ａのパネルコントローラ１０及び電源回路１１は、中継手段としての上記ＦＰＣ４を介すことなく、表示基板２ａのソースドライバ２２１及び走査ドライバ２１に電気的に接続されているのである。
【０１９１】
ここで、ソースドライバ２２１は、データラインＤＬ１を介して供給された画素データＰＤを、このデータラインＤＬ１を受けた端子とは異なる端子を介してデータラインＤＬ２に送出する。また、ソースドライバ２２１は、電源ラインＧＬ１を介して供給された電源電圧ＶＨ及びＶＬを、この電源ラインＧＬ１を受けた端子とは異なる端子を介して電源ラインＧＬ２に送出する。
【０１９２】
ソースドライバ２２２には、これらデータラインＤＬ２及び電源ラインＧＬ２が接続されている。ソースドライバ２２２は、データラインＤＬ２を介して供給された画素データＰＤを、このデータラインＤＬ２を受けた端子とは異なる端子を介してデータラインＤＬ３に送出する。また、ソースドライバ２２２は、電源ラインＧＬ２を介して供給された電源電圧ＶＨ及びＶＬを、この電源ラインＧＬ２を受けた端子とは異なる端子を介して電源ラインＧＬ３に送出する。尚、ソースドライバ２２１及び２２２は、上記した基準階調電圧供給ライン群（１２Ｒ、１２Ｇ、１２Ｂ）をチップ間で連結させる為の基準階調電圧中継ラインＱＬ１によって互いに接続されている。
【０１９３】
ソースドライバ２２３には、これらデータラインＤＬ３及び電源ラインＧＬ３が接続されている。尚、ソースドライバ２２２及び２２３は、上記した基準階調電圧供給ライン群（１２Ｒ、１２Ｇ、１２Ｂ）をチップ間で連結させる為の基準階調電圧中継ラインＱＬ２によって互いに接続されている。
【０１９４】
かかる配線形態により、コントロール基板１ａのパネルコントローラ１０から送出された画素データＰＤ１〜ＰＤｍは、表示基板２ａに形成されているデータラインＤＬ１〜ＤＬ３及び各ソースドライバ２２を介してソースドライバ２２１〜２２３の各々に供給される。また、電源回路１１で生成された電源電圧ＶＨ及びＶＬは、表示基板２ａに形成されている電源ラインＧＬ１〜ＧＬ３及び各ソースドライバ２２を介してソースドライバ２２１〜２２３の各々に供給される。
【０１９５】
よって、図２６に示す配線形態によれば、コントロール基板及び表示基板間を電気的に接続するにあたり中継手段としてのＦＰＣが不要となるので、配線抵抗に伴う電圧ロスを抑えることが可能となる。
【０１９６】
尚、図２６では、ソースドライバ２２１〜２２３が表示基板２ａ上に設けられている場合での配線形態を示しているが、各ソースドライバが図１２、図１４、図２４又は図２５に示す如くフィルム基板７上に設けられている場合にも同様な配線形態を採用することが可能である。
【０１９７】
図２７は、かかる点に鑑みて為された、コントロール基板及び各ソースドライバ間の配線形態の他の一例を概略的に示す図である。
【０１９８】
図２７に示される実施例では、ソースドライバ２２１〜２２３が形成されているフィルム基板７１〜７３、走査ドライバ２１が形成されているフィルム基板８、及び上記したコントロール基板１ａの各々が、表示基板２ｂに接続されている。コントロール基板１ａのパネルコントローラ１０は、走査制御信号を走査制御ラインＳＬに送出しつつ、画素データＰＤ１〜ＰＤｍをデータラインＤＬ１に送出する。コントロール基板１ａの電源回路１１は上記電源電圧ＶＨ及びＶＬを電源ラインＧＬ１に送出する。
【０１９９】
表示基板２ｂには、図１に示される表示パネル２０が形成されていると共に、以下の如き各種ラインが形成されている。すなわち、表示基板２ｂには、ソースドライバ２２１及び走査ドライバ２１各々と電源回路１１とを接続する電源ラインＧＬ１、パネルコントローラ１０とソースドライバ２２１とを接続するデータラインＤＬ１、パネルコントローラ１０と走査ドライバ２１とを接続する走査制御ラインＳＬが形成されている。更に、表示基板２ｂには、図２６に示される表示基板２ａと同様に、ソースドライバ２２１及び２２２を接続するデータラインＤＬ２、電源ラインＧＬ２及び基準階調電圧中継ラインＱＬ１と、ソースドライバ２２２及び２２３を接続するデータラインＤＬ３、電源ラインＧＬ３及び基準階調電圧中継ラインＱＬ２と、が形成されている。ただし、表示基板２ｂでは、電源回路１１及びソースドライバ２２１同士が、コントロール基板１ａ及びフィルム基板７１内を経由して配線された電源ラインＧＬ１によって接続されており、更にパネルコントローラ１０及びソースドライバ２２１同士がデータラインＤＬ１によって接続されている。また、表示基板２ｂでは、ソースドライバ２２１及び２２２同士が、フィルム基板７１及び７２内を夫々経由して配線されたデータラインＤＬ２、電源ラインＧＬ２及び基準階調電圧中継ラインＱＬ１によって接続されている。更に、表示基板２ｂでは、ソースドライバ２２２及び２２３同士が、フィルム基板７２及び７３内を夫々経由して配線されたデータラインＤＬ３、電源ラインＧＬ３及び基準階調電圧中継ラインＱＬ２によって接続されている。
【０２００】
尚、図２７に示す実施例では、ＦＰＣ化されたコントロール基板（１ａ）を表示基板（２ｂ）に直接接続するようにしているが、紙フェノール又はガラス・エキシポ等の板材からなるコントロール基板を、フィルム基板７１〜７３の内のいずれか１に接続するような配線形態を採用しても良い。
【０２０１】
図２８は、かかる点に鑑みて為された、図２７に示す配線形態の変形例を概略的に示す図である。
【０２０２】
尚、図２８においては、ＦＰＣ化されたコントロール基板１ａに代えて、紙フェノール又はガラス・エキシポ等の板材からなるコントロール基板１ｂを採用し、これをフィルム基板７１に接続した点を除く他の構成は、図２７に示すものと同一である。この際、コントロール基板１ｂにおいてもコントロール基板１ａと同様に、上記したパネルコントローラ１０及び電源回路１１が形成されているものの、基準階調電圧供給ライン群（１２Ｒ、１２Ｇ、１２Ｂ）は設けられていない。
【０２０３】
図２８に示す構成を採用した場合、パネルコントローラ１０及び走査ドライバ２１同士が、コントロール基板１ｂ、フィルム基板７１、コントロール基板１ｂ及びフィルム基板８内を夫々経由して配線された走査制御ラインＳＬによって接続されている。また、パネルコントローラ１０及びソースドライバ２２１同士が、コントロール基板１ｂ及びフィルム基板７１内を夫々経由して配線されたデータラインＤＬ１によって接続されている。また、電源回路１１及びソースドライバ２２１同士が、コントロール基板１ｂ及びフィルム基板７１内を夫々経由して配線された電源ラインＧＬ１によって接続されている。更に、電源回路１１及び走査ドライバ２１同士が、コントロール基板１ｂ、フィルム基板７１、コントロール基板１ｂ及びフィルム基板８内を夫々経由して配線された電源ラインＧＬ１によって接続されている。
【０２０４】
また、図１７に示す実施例では、分圧抵抗回路６２０１にて生成された正極性の基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐ各々の極性を極性反転回路６２０３で反転させることにより負極性の基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎを生成しているが、極性反転回路６２０３を用いずに分圧抵抗回路によって直接、負極性の基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎを生成するようにしても良い。
【０２０５】
図２９は、かかる点に鑑みて為された基準階調電圧生成部６２０の内部構成の他の例を示すブロック図である。
【０２０６】
尚、図２９に示す構成では、分圧抵抗回路６２０１に代えて分圧抵抗回路６２０１ａを採用し、極性判定回路６２０３に代えて分圧抵抗回路６２０１ｂを採用して点を除く他の構成は図１７に示すものと同一である。また、図２９に示す構成を採用するにあたり、電源回路１１は、上記した高電位側の電源電圧ＶＨ及び低電位側の電源電圧ＶＬと共に、これら電源電圧ＶＨ及びＶＬの中間の電圧を有する電源電圧ＶＭを生成してソースドライバ２２に供給するようにしている。
【０２０７】
図２９において、分圧抵抗回路６２０１ａは、電源電圧ＶＨ及びＶＭ間に直列に接続された抵抗Ｒ１〜Ｒ１０の各抵抗同士の接続点から、夫々が正極階調駆動用のガンマ特性に基づく電圧を有する正極性の基準階調電圧Ｖ１Ｐ〜Ｖ９Ｐを送出し、これらをセレクタ６２０２に供給する。分圧抵抗回路６２０１ｂは、電源電圧ＶＭ及びＶＬ間に直列に接続された抵抗ＲＲ１〜ＲＲ１０の各抵抗同士の接続点から、夫々が負極階調駆動用のガンマ特性に基づく電圧を有する負極性の基準階調電圧Ｖ１Ｎ〜Ｖ９Ｎを送出し、これらをセレクタ６２０２に供給する。
【符号の説明】
【０２０８】
１、５                              コントロール基板      
２、６                              表示基板
４、８                              ＦＰＣ
７                                  フィルム基板
１２Ｒ、１２Ｇ、１２Ｂ、５２Ｐ、５２Ｎ    基準階調電圧供給ライン群
２２１〜２２３、６２１〜６２２          ソースドライバ
２２０、６２０                      基準階調電圧生成部
２２３Ｒ                            赤色階調電圧生成部
２２３Ｇ                            緑色階調電圧生成部
２２３Ｂ                            青色階調電圧生成部
６２３Ｐ                            正極階調電圧生成部
６２３Ｎ                            負極階調電圧生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2014071133.tif 000007
【図６】
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【図７】
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【図８】
2014071133.tif 000010
【図９】
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【図１０】
2014071133.tif 000012
【図１１】
2014071133.tif 000013
【図１２】
2014071133.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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