(57)【要約】【課題】内蔵不揮発性メモリの電源電圧の低下時には中央処理ユニットによる内蔵不揮発性メモリの読み出し動作を中断して電源電圧の変動が終了した際に中央処理ユニットによる内蔵不揮発性メモリの再読み出し動作を実行する。【解決手段】内蔵不揮発性メモリ１２は、中央処理ユニット１１Ａにより実行されるプログラムを格納する。内部電源回路１３Ａ、Ｂ、Ｃは内部動作電圧ＶＤＤ＿ＲＯＭを生成して、内部動作電圧をメモリ１２に供給する。メモリ１２の読み出し動作が危険となるレベルへの内部動作電圧の低下を内部電源電圧検出回路１６が検出して、中央処理ユニットによるメモリの読み出し動作が停止される。内部動作電圧の低下後にメモリの読み出し動作が安全となるレベルへの内部動作電圧の上昇を内部電源電圧検出回路１６が検出して、中央処理ユニットによるメモリの読み出し動作が再開される。【選択図】図１
2014123185.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路は、中央処理ユニットと内蔵不揮発性メモリと内部電源回路と内部電源電圧検出回路とを具備して、
前記内蔵不揮発性メモリは、前記中央処理ユニットにより実行されるプログラムを格納可能とされ、
前記内部電源回路は内部動作電圧を生成して、当該内部動作電圧を前記内蔵不揮発性メモリに供給可能とされ、
前記内蔵不揮発性メモリの読み出し動作が危険となるレベルに前記内部動作電圧が低下することを前記内部電源電圧検出回路が検出可能とされ、この検出結果に応答して前記中央処理ユニットによる前記内蔵不揮発性メモリの前記読み出し動作が停止され、
前記内部動作電圧の低下後に前記内蔵不揮発性メモリの読み出し動作が安全となるレベルに前記内部動作電圧が上昇することを前記内部電源電圧検出回路が検出可能とされ、この検出結果に応答して前記中央処理ユニットによる前記内蔵不揮発性メモリの前記読み出し動作が再開される
半導体集積回路。
【請求項２】
請求項１において、
前記内蔵不揮発性メモリの読み出し動作が不可能となる前記内部動作電圧の動作下限電圧の電圧レベルよりも高い電圧レベルに設定された第１しきい値以下に前記内部動作電圧が低下することを、前記内部電源電圧検出回路が検出可能とされ、
前記第１しきい値以下に前記内部動作電圧が低下した後に前記第１しきい値の電圧レベルよりも高い電圧レベルに設定された第２しきい値以上に前記内部動作電圧が上昇することを、前記内部電源電圧検出回路が検出可能とされ、
前記第１しきい値以下に前記内部動作電圧が低下することを前記内部電源電圧検出回路が検出して、前記内部電源電圧検出回路は第１検出結果を生成して、
前記第１しきい値以下に前記内部動作電圧が低下した際に前記内部電源電圧検出回路から生成される前記第１検出結果に応答して、前記中央処理ユニットによる前記内蔵不揮発性メモリの前記読み出し動作が停止され、
前記第２しきい値以上に前記内部動作電圧が上昇することを前記内部電源電圧検出回路が検出して、前記内部電源電圧検出回路は第２検出結果を生成して、
前記第２しきい値以上に前記内部動作電圧が上昇した際に前記内部電源電圧検出回路から生成される前記第２検出結果に応答して、前記中央処理ユニットによる前記内蔵不揮発性メモリの前記読み出し動作が再開される
半導体集積回路。
【請求項３】
請求項２において、
前記中央処理ユニットは、前記内蔵不揮発性メモリの前記読み出し動作を実行することにより前記内蔵不揮発性メモリに格納された前記プログラムの命令フェッチ動作を実行する命令フェッチユニットを含み、
前記第１しきい値以下に前記内部動作電圧が低下した際に前記内部電源電圧検出回路から生成される前記第１検出結果に応答して、前記命令フェッチユニットによる前記命令フェッチ動作が停止され、
前記第２しきい値以上に前記内部動作電圧が上昇した際に前記内部電源電圧検出回路から生成される前記第２検出結果に応答して、前記命令フェッチユニットによる前記命令フェッチ動作が再開される
半導体集積回路。
【請求項４】
請求項３において、
前記半導体集積回路は、フェッチ割り込みコントローラを更に具備して、
前記フェッチ割り込みコントローラには、前記内部電源電圧検出回路から生成される前記第１検出結果と前記内部電源電圧検出回路から生成される前記第２検出結果とが供給され、
前記第１しきい値以下に前記内部動作電圧が低下した際に前記内部電源電圧検出回路から生成される前記第１検出結果に応答して、前記フェッチ割り込みコントローラは前記命令フェッチユニットによる前記命令フェッチ動作を停止して、
前記第２しきい値以上に前記内部動作電圧が上昇した際に前記内部電源電圧検出回路から生成される前記第２検出結果に応答して、前記フェッチ割り込みコントローラは前記中央処理ユニットによる前記命令フェッチユニットによる前記命令フェッチ動作を再開する
半導体集積回路。
【請求項５】
請求項４において、
前記半導体集積回路は、命令フェッチステージと命令デコードステージと命令実行ステージとメモリアクセスステージとを少なくとも含むパイプライン動作を実行するものであり、
前記命令フェッチステージは、前記命令フェッチユニットの前記命令フェッチ動作によって実行され、
前記命令デコードステージは、前記命令フェッチステージの前記命令フェッチ動作によりフェッチされた命令のデコードを実行して、
前記命令実行ステージは、前記命令デコードステージでデコードされた命令を実行して、
前記メモリアクセスステージは、前記命令実行ステージで実行された命令の実行結果のメモリへの格納を実行する
半導体集積回路。
【請求項６】
請求項５において、
前記第１しきい値以下に前記内部動作電圧が低下した期間中に前記命令フェッチユニットの前記命令フェッチ動作によってフェッチされるべき命令に関して、当該フェッチされるべき命令の前記命令実行ステージの期間中にノーオペレーションが実行される
半導体集積回路。
【請求項７】
請求項４において、
前記半導体集積回路は、他の機能ブロックを更に具備して、
前記内部電源回路は、前記内部動作電圧を前記中央処理ユニットと前記他の機能ブロックとに更に供給可能とされ、
前記中央処理ユニットの動作電圧と前記他の機能ブロックの動作電圧とが前記内蔵不揮発性メモリに供給される前記内部動作電圧に重畳され、当該重畳された前記内部動作電圧の電圧レベルを前記内部電源電圧検出回路が検出可能とされ、
前記第１しきい値以下に前記重畳された内部動作電圧が低下することを前記内部電源電圧検出回路が検出して、前記内部電源電圧検出回路は前記第１検出結果を生成して、
前記第２しきい値以上に前記重畳された内部動作電圧が上昇することを前記内部電源電圧検出回路が検出して、前記内部電源電圧検出回路は第２検出結果を生成する
半導体集積回路。
【請求項８】
請求項７において、
前記他の機能ブロックは、浮動小数点演算ユニットである
半導体集積回路。
【請求項９】
請求項４において、
前記内蔵不揮発性メモリは、複数のビット線の各ビット線に複数の不揮発性メモリセルが並列に接続されたＮＯＲ型不揮発性メモリである
半導体集積回路。
【請求項１０】
請求項９において、
前記複数の不揮発性メモリセルの各メモリセルは、前記各ビット線と接地電位の間に直列接続された選択トランジスタとメモリトランジスタとを含んだスプリットゲート型不揮発性メモリセルである
半導体集積回路。
【請求項１１】
請求項１０において、
前記メモリトランジスタは、第１酸化膜と窒化膜と第２酸化膜との三層ゲート絶縁膜を使用するＭＯＮＯＳ型構造を有する
半導体集積回路。
【請求項１２】
請求項１１において、
前記内蔵不揮発性メモリは、前記中央処理ユニットによる命令の実行結果を格納可能とされた
半導体集積回路。
【請求項１３】
請求項１１において、
前記中央処理ユニットと前記内蔵不揮発性メモリと前記内部電源回路と前記内部電源電圧検出回路と前記フェッチ割り込みコントローラとを含むＣＰＵコアには、ダイレクトメモリアクセスコントローラとバスステートコントローラと割り込みコントローラとを少なくとも含む周辺コアが接続され、
前記ＣＰＵコアには、アナログ・デジタル変換器とデジタル・アナログ変換器とを少なくとも含むアナログコアが更に接続された
半導体集積回路。
【請求項１４】
請求項１３において、
前記ＣＰＵコアと前記周辺コアと前記アナログコアとを具備する前記半導体集積回路は、シングルチップマイクロコンピュータである
半導体集積回路。
【請求項１５】
中央処理ユニットと内蔵不揮発性メモリと内部電源回路と内部電源電圧検出回路とを具備する半導体集積回路の動作方法であって、
前記内蔵不揮発性メモリは、前記中央処理ユニットにより実行されるプログラムを格納可能とされ、
前記内部電源回路は内部動作電圧を生成して、当該内部動作電圧を前記内蔵不揮発性メモリに供給可能とされ、
前記内蔵不揮発性メモリの読み出し動作が危険となるレベルに前記内部動作電圧が低下することを前記内部電源電圧検出回路が検出可能とされ、この検出結果に応答して前記中央処理ユニットによる前記内蔵不揮発性メモリの前記読み出し動作が停止され、
前記内部動作電圧の低下後に前記内蔵不揮発性メモリの読み出し動作が安全となるレベルに前記内部動作電圧が上昇することを前記内部電源電圧検出回路が検出可能とされ、この検出結果に応答して前記中央処理ユニットによる前記内蔵不揮発性メモリの前記読み出し動作が再開される
半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記内蔵不揮発性メモリの読み出し動作が不可能となる前記内部動作電圧の動作下限電圧の電圧レベルよりも高い電圧レベルに設定された第１しきい値以下に前記内部動作電圧が低下することを、前記内部電源電圧検出回路が検出可能とされ、
前記第１しきい値以下に前記内部動作電圧が低下した後に前記第１しきい値の電圧レベルよりも高い電圧レベルに設定された第２しきい値以上に前記内部動作電圧が上昇することを、前記内部電源電圧検出回路が検出可能とされ、
前記第１しきい値以下に前記内部動作電圧が低下することを前記内部電源電圧検出回路が検出して、前記内部電源電圧検出回路は第１検出結果を生成して、
前記第１しきい値以下に前記内部動作電圧が低下した際に前記内部電源電圧検出回路から生成される前記第１検出結果に応答して、前記中央処理ユニットによる前記内蔵不揮発性メモリの前記読み出し動作が停止され、
前記第２しきい値以上に前記内部動作電圧が上昇することを前記内部電源電圧検出回路が検出して、前記内部電源電圧検出回路は第２検出結果を生成して、
前記第２しきい値以上に前記内部動作電圧が上昇した際に前記内部電源電圧検出回路から生成される前記第２検出結果に応答して、前記中央処理ユニットによる前記内蔵不揮発性メモリの前記読み出し動作が再開される
半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記中央処理ユニットは、前記内蔵不揮発性メモリの前記読み出し動作を実行することにより前記内蔵不揮発性メモリに格納された前記プログラムの命令フェッチ動作を実行する命令フェッチユニットを含み、
前記第１しきい値以下に前記内部動作電圧が低下した際に前記内部電源電圧検出回路から生成される前記第１検出結果に応答して、前記命令フェッチユニットによる前記命令フェッチ動作が停止され、
前記第２しきい値以上に前記内部動作電圧が上昇した際に前記内部電源電圧検出回路から生成される前記第２検出結果に応答して、前記命令フェッチユニットによる前記命令フェッチ動作が再開される
半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記半導体集積回路は、フェッチ割り込みコントローラを更に具備して、
前記フェッチ割り込みコントローラには、前記内部電源電圧検出回路から生成される前記第１検出結果と前記内部電源電圧検出回路から生成される前記第２検出結果とが供給され、
前記第１しきい値以下に前記内部動作電圧が低下した際に前記内部電源電圧検出回路から生成される前記第１検出結果に応答して、前記フェッチ割り込みコントローラは前記命令フェッチユニットによる前記命令フェッチ動作を停止して、
前記第２しきい値以上に前記内部動作電圧が上昇した際に前記内部電源電圧検出回路から生成される前記第２検出結果に応答して、前記フェッチ割り込みコントローラは前記中央処理ユニットによる前記命令フェッチユニットによる前記命令フェッチ動作を再開する
半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記半導体集積回路は、命令フェッチステージと命令デコードステージと命令実行ステージとメモリアクセスステージとを少なくとも含むパイプライン動作を実行するものであり、
前記命令フェッチステージは、前記命令フェッチユニットの前記命令フェッチ動作によって実行され、
前記命令デコードステージは、前記命令フェッチステージの前記命令フェッチ動作によりフェッチされた命令のデコードを実行して、
前記命令実行ステージは、前記命令デコードステージでデコードされた命令を実行して、
前記メモリアクセスステージは、前記命令実行ステージで実行された命令の実行結果のメモリへの格納を実行する
半導体集積回路の動作方法。
【請求項２０】
請求項１９において、
前記第１しきい値以下に前記内部動作電圧が低下した期間中に前記命令フェッチユニットの前記命令フェッチ動作によってフェッチされるべき命令に関して、当該フェッチされるべき命令の前記命令実行ステージの期間中にノーオペレーションが実行される
半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関し、特に内蔵不揮発性メモリの電源電圧の低下時には中央処理ユニットによる内蔵不揮発性メモリの読み出し動作を中断して更に電源電圧の変動が終了した際に中央処理ユニットによる内蔵不揮発性メモリの再読み出し動作を実行するのに有効な技術に関するものである。
【背景技術】
【０００２】
下記特許文献１には、複数のＮＡＮＤ型フラッシュメモリチップを実装した半導体記憶システムにおいて、プログラム動作時もしくはベリファイ動作時のピーク電流を低減する技術が記載されている。複数のメモリチップに電源配線が共通接続され、電源配線によって複数のメモリチップに電源電圧が供給される。複数のメモリチップの各チップは電源配線の電源電圧を検知する電圧検知回路を含み、電圧検知回路によって電源電圧の低下が検知された場合には、電源電圧が復帰するまで、フラッシュメモリチップの動作が消費電流の大きい、例えばプログラム動作に遷移しないように制御される。すなわち、メモリチップはプログラム状態に移行せずに待ち状態とされ、電源電圧の更なる低下を防止することが可能とされる。
【０００３】
下記特許文献２には、メモリゲートと選択ゲートとを有するスプリットゲート型ＭＯＮＯＳメモリを使用したフラッシュメモリが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１３８１５８号  公報
【特許文献２】特開２０１１−２１０２９２号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者等は本発明に先立って、中央処理ユニット(ＣＰＵ)と内蔵不揮発性メモリとを搭載してこの内蔵不揮発性メモリに中央処理ユニット(ＣＰＵ)のための制御プログラムが格納可能なシングルチップマイクロコンピュータ等の半導体集積回路の開発に従事した。
【０００６】
この開発において、本発明者等はシングルチップマイクロコンピュータに搭載される内蔵不揮発性メモリの読み出し動作の高速性と記憶保持性能の高信頼性とに関して、以下のような検討を行った。
【０００７】
以前のシングルチップマイクロコンピュータでは、中央処理ユニット(ＣＰＵ)のための制御プログラムはマスクＲＯＭ(Read Only Memory)に格納されていたが、マスクＲＯＭに格納した制御プログラムにバグが有った場合には半導体製造プロセスでマスクＲＯＭを製造する製造マスクを変更する必要があり、開発期間が長くなると言う問題があった。この問題を解消するために、近年のシングルチップマイクロコンピュータの大部分は、中央処理ユニット(ＣＰＵ)の制御プログラムを格納可能な内蔵不揮発性メモリが搭載されたものとなっている。
【０００８】
不揮発性メモリは、紫外線によってデータ消去が可能なＥＰＲＯＭから出発して、１バイト単位の電気的な書き込み・消去が可能なＥＥＰＲＯＭが開発され、更にブロック単位で電気的なフラッシュ消去が可能なフラッシュメモリが開発されている。フラッシュメモリは、セルアレイの観点から分類すると、ＮＡＮＤ型とＮＯＲ型とに分類される。ＮＡＮＤ型フラッシュメモリでは、１本のビット線に複数のメモリセルが直列接続されビット線コントクト面積が小さくなるので、大容量記憶のためのデータストレージに好適である。ＮＯＲ型フラッシュメモリでは、１本のビット線に複数のメモリセルが並列接続されるので、ＮＡＮＤ型と比較して読み出し速度が高速となる。しかし、ＮＯＲ型フラッシュメモリは、並列接続された２個のメモリセルが１個のビット線コントクトによって１本のビット線に接続されビット線コントクト面積が大きくなるので、大容量記憶のためのデータストレージに好適ではない。従って、ＮＯＲ型フラッシュメモリは、読み出し速度が高速であると言う特徴を活用して、中央処理ユニット(ＣＰＵ)の制御プログラムを格納するための比較的小容量の内蔵不揮発性メモリとして利用される。
【０００９】
比較的小容量の内蔵不揮発性メモリとしてのＮＯＲ型フラッシュメモリを搭載したシングルチップマイクロコンピュータは通常キャッシュメモリを持たずに内蔵不揮発性メモリから直接プログラムを読み出すものであり、プログラムの条件分岐等の理由によってランダムアクセスが要求されるので、高速のランダムアクセス性能が必要とされる。
【００１０】
更にＮＯＲ型フラッシュメモリは、メモリセルのトランジスタ個数から分類すると、単一トランジスタ型メモリセルと複数トランジスタ型メモリセルとに分類される。
【００１１】
単一トランジスタ型は、１個の不揮発性メモリセルは単一のトランジスタを含み、ソースとドレインとの間のチャネルの表面上にゲート絶縁膜を介して電荷蓄積層が形成され、電荷蓄積層の表面上には層間絶縁膜を介して制御ゲートが形成される。制御ゲートに正電圧を印加すると、チャネルから電荷蓄積層に負電荷の電子が注入され、ＭＯＳトランジスタのしきい値電圧が高くなり書き込みが行われる。一方、制御ゲートに負電圧を印加すると、電荷蓄積層から負電荷の電子が放出され、ＭＯＳトランジスタのしきい値電圧が低くなり消去が行われる。ＮＯＲ型フラッシュメモリで単一トランジスタを採用する場合には、低しきい値電圧と高しきい値電圧の両者はエンハンスメント・モードとされる。例えば、低しきい値電圧がデプリーション・モードとなると、ＮＯＲ型フラッシュメモリではビット線と接地電位との間に常時リーク電流が流れるためである。
【００１２】
複数トランジスタ型は、１個の不揮発性メモリセルはメモリトランジスタと選択トランジスタとの少なくとも２個のトランジスタを含む。ソースとドレインとの間のチャネルでソースに近接した部分の表面上にはゲート絶縁膜を介してメモリトランジスタの電荷蓄積層としてのメモリゲート電極が形成されて、ソースとドレインとの間のチャネルでドレインに近接した部分の表面上にはゲート絶縁膜を介して選択トランジスタのゲート電極としての選択ゲート電極が形成される。メモリゲート電極と選択ゲート電極とに正電圧を印加すると、ソースに近接した部分からメモリトランジスタの電荷蓄積層としてのメモリゲート電極に負電荷の電子が注入され、ＭＯＳトランジスタのしきい値電圧が高くなり書き込みが行われる。このようにソースに近接した部分からメモリゲート電極に負電荷の電子が注入されることは、ソースサイドインジェクションと呼ばれている。メモリゲート電極に負電圧を印加すると、電荷蓄積層としてのメモリゲート電極から負電荷の電子が放出され、ＭＯＳトランジスタのしきい値電圧が低くなり消去が行われる。不揮発性メモリセルの読み出し動作は、選択ゲート電極に正電圧を印加することによって選択トランジスタをオン状態に制御する期間中に行われる。このように選択トランジスタがオン状態に制御される期間中に、メモリゲート電極に低しきい値電圧と高しきい値電圧の中間レベルの読み出し電圧が印加される。メモリトランジスタが高しきい値電圧の書き込み状態である場合には、メモリトランジスタはオフ状態となるのでビット線は高電圧であるプリチャージ電圧レベルに維持される。メモリトランジスタが低しきい値電圧の書き込み状態である場合には、メモリトランジスタはオン状態となるので、ビット線は高電圧であるプリチャージ電圧レベルから接地電圧に変化する。従って、センスアンプによってビット線電位が高電圧であるか低電圧であるかを判定することによって、不揮発性メモリセルが書き込み状態であるか消去状態であるかを判定することが可能となる。この複数トランジスタ型では、メモリトランジスタのしきい値電圧は、低しきい値電圧のデプリーション・モードから高しきい値電圧のエンハンスメント・モードの広範囲とすることが可能である。すなわち、不揮発性メモリセルを非選択とする場合には、選択トランジスタがオフ状態に制御される。従って、低しきい値電圧のデプリーション・モードとなっても、オフ状態に制御された選択トランジスタによりビット線と接地電位との間に常時リーク電流が流れることが防止される。更にメモリトランジスタのしきい値電圧が広範囲に設定されることによって不揮発性メモリセルの読み出し電流を大きくすることができるので、高速の読み出し動作を実現することが可能となる。尚、メモリゲート電極と選択ゲート電極とを含む複数トランジスタ型は、スプリットゲート構造と呼ばれるものである。
【００１３】
更に、ＮＯＲ型またはＮＡＮＤ型のフラッシュメモリは、デバイス構造から分類すると、浮遊ゲート型とＭＯＮＯＳ型とに分類される。浮遊ゲート型は、２層ポリシリコンの製造プロセスによって製造され、下層ポリシリコンによって電荷蓄積層としての浮遊ゲートが形成され、上層ポリシリコンによって制御ゲートが形成される。ＭＯＮＯＳ型はMetal Oxide Nitride Oxideの略称であり、酸化膜(Oxide)と窒化膜(Nitride)と酸化膜(Oxide)との三層積層ゲート絶縁膜を電荷蓄積層として使用するものである。より詳細に説明すると、窒化膜中に存在する電子トラップ準位と正孔トラップ準位に負電荷の電子と正電荷の正孔とをそれぞれ注入して保持することによって、高しきい値の書き込み状態と低しきい値の消去状態とを実現するものである。更にＭＯＮＯＳ型は蓄積電荷をトラップ準位に保持するものであるので、浮遊ゲート型と比較して記憶保持性能が高く高信頼性であると言う特徴を有するものである。すなわち、浮遊ゲート型フラッシュメモリでは、導電体であるポリシリコンで形成された浮遊ゲートに電荷が充電されるので、ゲート絶縁膜や層間絶縁膜等に欠陥等による電荷放出ルートが形成されると浮遊ゲートの全蓄積電荷が流出する危険性があり、記憶保持性能と信頼性に問題がある。それに対して、ＭＯＮＯＳ型フラッシュメモリでは、絶縁膜である窒化膜中のトラップ準位に電荷がトラップされるので、ゲート絶縁膜や層間絶縁膜等に欠陥等による電荷放出ルートが形成されたとしても、窒化膜中の全蓄積電荷が流出する危険性が低く、記憶保持性能が高く高信頼性となるものである。
【００１４】
上述した本発明に先立って本発明者等によって検討によって、本発明者等は以下のような結論に到達したものである。
【００１５】
すなわち、中央処理ユニット(ＣＰＵ)による内蔵不揮発性メモリの読み出し動作の高速性を実現するためには、１本のビット線に複数のメモリセルが並列接続されたＮＯＲ型フラッシュメモリが好適である。更に、読み出し動作の高速性を改善するためには、単一トランジスタ型メモリセルではなく、複数トランジスタ型メモリセル(スプリッゲート型メモリセル)を使用してメモリセルの読み出し電流を大きくすることが好適である。
【００１６】
更にシングルチップマイクロコンピュータの内蔵不揮発性メモリには中央処理ユニット(ＣＰＵ)のための制御プログラムが格納されるので内蔵不揮発性メモリに格納された制御プログラムのデータが破壊すると、マイクロコンピュータを搭載したシステムの動作に重大な障害が発生する危険性がある。例えば、マイクロコンピュータが自動車のブレーキ制御を実行している場合には、重大な交通事故の直接的な原因となる場合もある。従って、中央処理ユニット(ＣＰＵ)のための制御プログラムを格納する内蔵不揮発性メモリの記憶保持性能の信頼性を向上するには、浮遊ゲート型ではなく、蓄積電荷が流出する危険性が低いＭＯＮＯＳ型フラッシュメモリが好適である。
【００１７】
以上説明した背景によって本発明に先立って本発明者等は、シングルチップマイクロコンピュータの中央処理ユニット(ＣＰＵ)のための制御プログラムを格納するための内蔵不揮発性メモリにＭＯＮＯＳ型で複数トランジスタ型(スプリッゲート型)メモリセルのＮＯＲ型フラッシュメモリの採用を決定したものである。
【００１８】
しかし、本発明に先立って本発明者等は上述した制御プログラム格納のための内蔵不揮発性メモリを搭載したシングルチップマイクロコンピュータの検討において、以下のような問題に遭遇したものである。
【００１９】
すなわち、内蔵不揮発性メモリの読み出し動作の高速性の実現によってシングルチップマイクロコンピュータのＣＰＵコアの電源電圧が変動して、中央処理ユニット(ＣＰＵ)による内蔵不揮発性メモリの読み出し動作が不可能となる。従って、電源電圧の変動が終了して読み出し動作が再び可能となるタイミングを確認できないことが、本発明に先立って本発明者等による検討によって明らかとされた。
【００２０】
この原因を本発明に先立って本発明者等が詳細に検討したところ、以下に説明するメカニズムが明らかとされた。すなわち、中央処理ユニット(ＣＰＵ)による命令フェッチ動作によって制御プログラムの格納のための内蔵不揮発性メモリのアクセス動作が開始されて、ＭＯＮＯＳ型で複数トランジスタ型メモリセルのＮＯＲ型フラッシュメモリの全ビット線の電源電圧レベルのプリチャージが開始される。従って、アクセス動作開始時の全ビット線のプリチャージによって電源電圧レベルが低下するものである。その後、全ビット線に接続された全センスアンプが活性化され、全センスアンプの全センス出力信号からカラムゲート回路により選択された少なくとも３２ビットのデータ出力信号が少なくとも３２個の活性化されたデータ出力バッファ回路を介して内部データバスに出力される。従って、全センスアンプと少なくとも３２個のデータ出力バッファ回路とが活性化されて、内蔵不揮発性メモリの内部データバスへのデータ出力動作によって内蔵不揮発性メモリの電源電圧レベルが大幅に低下する。尚、内蔵不揮発性メモリの電源電圧は、シングルチップマイクロコンピュータのＣＰＵコアの電源電圧によって決定される。
【００２１】
一方、マイクロコンピュータはパイプライン動作を実行するので、中央処理ユニット(ＣＰＵ)による命令フェッチ動作と平行して、マイクロコンピュータの命令実行動作が実行される。一方、命令実行動作には、中央処理ユニット(ＣＰＵ)の命令実行動作だけではなく、浮動小数点演算ユニット(ＦＰＵ)やデジタル乗算器(ＭＵＬＴ)の命令実行動作と更にダイレクトメモリアクセスコントローラ(ＤＭＡＣ)の命令実行動作が含まれる。尚、中央処理ユニット(ＣＰＵ)と浮動小数点演算ユニット(ＦＰＵ)とデジタル乗算器(ＭＵＬＴ)の電源電圧はシングルチップマイクロコンピュータのＣＰＵコアの電源電圧によって決定され、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)もＣＰＵコアの電源電圧を使用する。上述した種々の命令実行動作のうちで重負荷の命令実行動作に際しては、ＣＰＵコアの電源電圧レベルが大幅に低下する。
【００２２】
その結果、内蔵不揮発性メモリの内部データバスへのデータ出力動作によるＣＰＵコアの電源電圧レベルの大幅な低下と重負荷の命令実行動作によるＣＰＵコアの電源電圧レベルの大幅な低下とが重畳されるので、ＣＰＵコアの電源電圧レベルは更に大幅に低下するものである。従って、この重畳によりＣＰＵコアの電源電圧レベルが大幅に低下する期間では、内蔵不揮発性メモリの内部データバスへのデータ出力動作が不可能となる。その結果、中央処理ユニット(ＣＰＵ)による内蔵不揮発性メモリの読み出し動作が不可能となり、電源電圧の変動が終了して読み出し動作が再び可能となるタイミングを確認できないものとなる。
【００２３】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。
【００２５】
すなわち、代表的な実施の形態による半導体集積回路(１)は、中央処理ユニット(１１Ａ)と内蔵不揮発性メモリ(１２)と内部電源回路(１３Ａ、Ｂ、Ｃ)と内部電源電圧検出回路(１６)とを具備する。
【００２６】
前記内蔵不揮発性メモリ(１２)は、前記中央処理ユニット(１１Ａ)により実行されるプログラムを格納可能とされる。
【００２７】
前記内部電源回路(１３Ａ、Ｂ、Ｃ)は内部動作電圧(ＶＤＤ＿ＲＯＭ)を生成して、当該内部動作電圧(ＶＤＤ＿ＲＯＭ)を前記内蔵不揮発性メモリ(１２)に供給可能とされる。
【００２８】
前記内蔵不揮発性メモリ(１２)の読み出し動作が危険となるレベルに前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が低下することを前記内部電源電圧検出回路(１６)が検出可能とされ、この検出結果に応答して前記中央処理ユニット(１１Ａ)による前記内蔵不揮発性メモリ(１２)の前記読み出し動作が停止される。
【００２９】
前記内部動作電圧(ＶＤＤ＿ＲＯＭ)の低下後に前記内蔵不揮発性メモリ(１２)の読み出し動作が安全となるレベルに前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が上昇することを前記内部電源電圧検出回路(１６)が検出可能とされ、この検出結果に応答して前記中央処理ユニット(１１Ａ)による前記内蔵不揮発性メモリ(１２)の前記読み出し動作が再開されることを特徴とする(図１参照)。
【発明の効果】
【００３０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００３１】
すなわち、本半導体集積回路によれば、内蔵不揮発性メモリの電源電圧の低下時には中央処理ユニットによる内蔵不揮発性メモリの読み出し動作を中断して更に電源電圧の変動が終了した際に中央処理ユニットによる内蔵不揮発性メモリの再読み出し動作を実行することができる。
【図面の簡単な説明】
【００３２】
【図１】図１は、実施の形態１による半導体集積回路１のＣＰＵコア１０の構成を示す図である。
【図２】図２は、図１に示した実施の形態１の半導体集積回路１でＣＰＵコア１０により実行される命令フェッチ動作を含む理想的なパイプライン動作を説明する図である。
【図３】図３は、図１に示した実施の形態１の半導体集積回路１のＣＰＵコア１０の電源電圧検出回路１６が内蔵不揮発性メモリ１２の動作電源電圧ＶＤＤ＿ＲＯＭの低下を検出してこの第１検出結果に応答してフェッチ割り込みコントローラ１７がハイレベル“Ｈ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱを生成する様子を示す図である。
【図４】図４は、図３に示した第３サイクル時間Ｔ３から第６サイクル時間Ｔ６の期間でのフェッチ割り込み要求信号Ｆ＿ＩＲＱと内部バスクロックＩｎｔ＿Ｂｕｓ＿Ｃｌｋと内部アドレスバスＩｎｔ＿Ａｄｒ＿Ｂｕｓと内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓとその他のメモリアクセス信号の波形変化を示す図である。
【図５】図５は、図１に示した実施の形態１の半導体集積回路１でＣＰＵコア１０により実行される命令フェッチ動作を含む実際のパイプライン動作を説明する図である。
【図６】図６は、図１に示した実施の形態１の半導体集積回路１のＣＰＵコア１０に含まれた内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の構造を示す図である。
【図７】図７は、図６に示した実施の形態１の半導体集積回路１のＣＰＵコア１０に含まれた内蔵不揮発性メモリ１２のスプリットゲート型メモリセルを構成する不揮発性フラッシュメモリセルＦ＿ＭＣの構造を示す図である。
【図８】図８は、図７に示した実施の形態１の半導体集積回路１のＣＰＵコア１０に含まれた内蔵不揮発性メモリ１２のスプリットゲート型メモリセルを構成する不揮発性フラッシュメモリセルＦ＿ＭＣの電気的特性を示す図である。
【図９】図９は、本発明の比較参考例としての単一トランジスタ型メモリセルを構成する不揮発性フラッシュメモリセルＦ＿ＭＣの構造を示す図である。
【図１０】図１０は、実施の形態１によるＣＰＵコア１０を含んだシングルチップマイクロコンピュータとして構成された半導体集積回路１の構成を示す図である。
【発明を実施するための形態】
【００３３】
１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３４】
〔１〕代表的な実施の形態による半導体集積回路(１)は、中央処理ユニット(１１Ａ)と内蔵不揮発性メモリ(１２)と内部電源回路(１３Ａ、Ｂ、Ｃ)と内部電源電圧検出回路(１６)とを具備する。
【００３５】
前記内蔵不揮発性メモリ(１２)は、前記中央処理ユニット(１１Ａ)により実行されるプログラムを格納可能とされる。
【００３６】
前記内部電源回路(１３Ａ、Ｂ、Ｃ)は内部動作電圧(ＶＤＤ＿ＲＯＭ)を生成して、当該内部動作電圧(ＶＤＤ＿ＲＯＭ)を前記内蔵不揮発性メモリ(１２)に供給可能とされる。
【００３７】
前記内蔵不揮発性メモリ(１２)の読み出し動作が危険となるレベルに前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が低下することを前記内部電源電圧検出回路(１６)が検出可能とされ、この検出結果に応答して前記中央処理ユニット(１１Ａ)による前記内蔵不揮発性メモリ(１２)の前記読み出し動作が停止される。
【００３８】
前記内部動作電圧(ＶＤＤ＿ＲＯＭ)の低下後に前記内蔵不揮発性メモリ(１２)の読み出し動作が安全となるレベルに前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が上昇することを前記内部電源電圧検出回路(１６)が検出可能とされ、この検出結果に応答して前記中央処理ユニット(１１Ａ)による前記内蔵不揮発性メモリ(１２)の前記読み出し動作が再開されることを特徴とする(図１参照)。
【００３９】
前記実施の形態によれば、内蔵不揮発性メモリの電源電圧の低下時には中央処理ユニットによる内蔵不揮発性メモリの読み出し動作を中断して更に電源電圧の変動が終了した際に中央処理ユニットによる内蔵不揮発性メモリの再読み出し動作を実行することができる。
【００４０】
好適な実施の形態では、前記内蔵不揮発性メモリ(１２)の読み出し動作が不可能となる前記内部動作電圧(ＶＤＤ＿ＲＯＭ)の動作下限電圧(ＶＤＤ＿ｌｉｍｉｔ)の電圧レベルよりも高い電圧レベルに設定された第１しきい値(Ｖｔｈ１)以下に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が低下することを、前記内部電源電圧検出回路(１６)が検出可能とされる。
【００４１】
前記第１しきい値(Ｖｔｈ１)以下に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が低下した後に前記第１しきい値(Ｖｔｈ１)の電圧レベルよりも高い電圧レベルに設定された第２しきい値(Ｖｔｈ２)以上に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が上昇することを、前記内部電源電圧検出回路(１６)が検出可能とされる。
【００４２】
前記第１しきい値(Ｖｔｈ１)以下に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が低下することを前記内部電源電圧検出回路(１６)が検出して、前記内部電源電圧検出回路(１６)は第１検出結果を生成する。
【００４３】
前記第１しきい値(Ｖｔｈ１)以下に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が低下した際に前記内部電源電圧検出回路(１６)から生成される前記第１検出結果に応答して、前記中央処理ユニット(１１Ａ)による前記内蔵不揮発性メモリ(１２)の前記読み出し動作が停止される。
【００４４】
前記第２しきい値(Ｖｔｈ２)以上に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が上昇することを前記内部電源電圧検出回路(１６)が検出して、前記内部電源電圧検出回路(１６)は第２検出結果を生成する。
【００４５】
前記第２しきい値(Ｖｔｈ２)以上に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が上昇した際に前記内部電源電圧検出回路(１６)から生成される前記第２検出結果に応答して、前記中央処理ユニット(１１Ａ)による前記内蔵不揮発性メモリ(１２)の前記読み出し動作が再開されることを特徴とするものである(図１参照)。
【００４６】
他の好適な実施の形態では、前記中央処理ユニット(１１Ａ)は、前記内蔵不揮発性メモリ(１２)の前記読み出し動作を実行することにより前記内蔵不揮発性メモリ(１２)に格納された前記プログラムの命令フェッチ動作を実行する命令フェッチユニット(１１Ａ)を含む。
【００４７】
前記第１しきい値(Ｖｔｈ１)以下に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が低下した際に前記内部電源電圧検出回路(１６)から生成される前記第１検出結果に応答して、前記命令フェッチユニット(１１Ａ)による前記命令フェッチ動作が停止される。
【００４８】
前記第２しきい値(Ｖｔｈ２)以上に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が上昇した際に前記内部電源電圧検出回路(１６)から生成される前記第２検出結果に応答して、前記命令フェッチユニット(１１Ａ)による前記命令フェッチ動作が再開されることを特徴とするものである(図１参照)。
【００４９】
更に他の好適な実施の形態では、前記半導体集積回路(１)は、フェッチ割り込みコントローラ(１７)を更に具備する。
【００５０】
前記フェッチ割り込みコントローラ(１７)には、前記内部電源電圧検出回路(１６)から生成される前記第１検出結果と前記内部電源電圧検出回路(１６)から生成される前記第２検出結果とが供給される。
【００５１】
前記第１しきい値(Ｖｔｈ１)以下に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が低下した際に前記内部電源電圧検出回路(１６)から生成される前記第１検出結果に応答して、前記フェッチ割り込みコントローラ(１７)は前記命令フェッチユニット(１１Ａ)による前記命令フェッチ動作を停止する。
【００５２】
前記第２しきい値(Ｖｔｈ２)以上に前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が上昇した際に前記内部電源電圧検出回路(１６)から生成される前記第２検出結果に応答して、前記フェッチ割り込みコントローラ(１７)は前記中央処理ユニット(１１Ａ)による前記命令フェッチユニット(１１Ａ)による前記命令フェッチ動作を再開することを特徴とするものである(図１参照)。
【００５３】
より好適な実施の形態では、前記半導体集積回路は、命令フェッチステージ(ＩＦ)と命令デコードステージ(ＩＤ)と命令実行ステージ(ＥＸ)とメモリアクセスステージ(ＭＥＭ)とを少なくとも含むパイプライン動作を実行するものである。
【００５４】
前記命令フェッチステージ(ＩＦ)は、前記命令フェッチユニット(１１Ａ)の前記命令フェッチ動作によって実行される。
【００５５】
前記命令デコードステージ(ＩＤ)は、前記命令フェッチステージ(ＩＦ)の前記命令フェッチ動作によりフェッチされた命令のデコードを実行する。
【００５６】
前記命令実行ステージ(ＥＸ)は、前記命令デコードステージ(ＩＤ)でデコードされた命令を実行する。
【００５７】
前記メモリアクセスステージ(ＭＥＭ)は、前記命令実行ステージ(ＥＸ)で実行された命令の実行結果のメモリへの格納を実行することを特徴とするものである(図２参照)。
【００５８】
他のより好適な実施の形態では、前記第１しきい値以下に前記内部動作電圧が低下した期間中(Ｔ４、Ｔ５)に前記命令フェッチユニット(１１Ａ)の前記命令フェッチ動作によってフェッチされるべき命令に関して、当該フェッチされるべき命令の前記命令実行ステージ(ＥＸ)の期間中にノーオペレーション(Ｎｏｐ)が実行されることを特徴とする(図５参照)。
【００５９】
更に他のより好適な実施の形態は、前記半導体集積回路(１)は、他の機能ブロック(１１Ｂ)を更に具備する。
【００６０】
前記内部電源回路(１３Ａ、Ｂ、Ｃ)は、前記内部動作電圧(ＶＤＤ＿ＲＯＭ)を前記中央処理ユニット(１１Ａ)と前記他の機能ブロック(１１Ｂ)とに更に供給可能とされる。
【００６１】
前記中央処理ユニット(１１Ａ)の動作電圧(ＶＤＤ＿ＣＰＵ)と前記他の機能ブロック(１１Ｂ)の動作電圧(ＶＤＤ＿ＦＰＵ)とが前記内蔵不揮発性メモリ(１２)に供給される前記内部動作電圧(ＶＤＤ＿ＲＯＭ)に重畳され、当該重畳された前記内部動作電圧(ＶＤＤ＿ＲＯＭ)の電圧レベルを前記内部電源電圧検出回路(１６)が検出可能とされる。
【００６２】
前記第１しきい値(Ｖｔｈ１)以下に前記重畳された内部動作電圧(ＶＤＤ＿ＲＯＭ)が低下することを前記内部電源電圧検出回路(１６)が検出して、前記内部電源電圧検出回路(１６)は前記第１検出結果を生成する。
【００６３】
前記第２しきい値(Ｖｔｈ２)以上に前記重畳された内部動作電圧(ＶＤＤ＿ＲＯＭ)が上昇することを前記内部電源電圧検出回路(１６)が検出して、前記内部電源電圧検出回路(１６)は第２検出結果を生成することを特徴とするものである(図１参照)。
【００６４】
別のより好適な実施の形態では、前記他の機能ブロックは、浮動小数点演算ユニット(１１Ｂ)であることを特徴とするものである(図１参照)。
【００６５】
更に別のより好適な実施の形態では、前記内蔵不揮発性メモリ(１２)は、複数のビット線の各ビット線に複数の不揮発性メモリセル(Ｆ＿ＭＣ)が並列に接続されたＮＯＲ型不揮発性メモリであることを特徴とするものである(図６参照)。
【００６６】
具体的な実施の形態では、前記複数の不揮発性メモリセルの各メモリセル(Ｆ＿ＭＣ)は、前記各ビット線と接地電位の間に直列接続された選択トランジスタ(ＱｎＳ)とメモリトランジスタ(ＱｎＭ)とを含んだスプリットゲート型不揮発性メモリセルであることを特徴とするものである(図６参照)。
【００６７】
他の具体的な実施の形態では、前記メモリトランジスタ(ＱｎＭ)は、第１酸化膜と窒化膜と第２酸化膜との三層ゲート絶縁膜を使用するＭＯＮＯＳ型構造を有することを特徴とするものである(図１０参照)。
【００６８】
より具体的な実施の形態では、前記内蔵不揮発性メモリ(１２)は、前記中央処理ユニット(１１Ａ)による命令の実行結果を格納可能とされたことを特徴とするものである。
【００６９】
他のより具体的な実施の形態では、前記中央処理ユニットと前記内蔵不揮発性メモリと前記内部電源回路と前記内部電源電圧検出回路と前記フェッチ割り込みコントローラとを含むＣＰＵコア(１０)には、ダイレクトメモリアクセスコントローラ(２１)とバスステートコントローラ(２２)と割り込みコントローラ(２３)とを少なくとも含む周辺コア(２０)が接続される。
【００７０】
前記ＣＰＵコア(１０)には、アナログ・デジタル変換器(３１)とデジタル・アナログ変換器(３２)とを少なくとも含むアナログコア(３０)が更に接続されたことを特徴とするものである。
【００７１】
最も具体的な実施の形態では、前記ＣＰＵコア(１０)と前記周辺コア(２０)と前記アナログコア(３０)とを具備する前記半導体集積回路(１)は、シングルチップマイクロコンピュータであることを特徴とするものである(図１０参照)。
【００７２】
〔２〕別の観点の代表的な実施の形態は、中央処理ユニット(１１Ａ)と内蔵不揮発性メモリ(１２)と内部電源回路(１３Ａ、Ｂ、Ｃ)と内部電源電圧検出回路(１６)とを具備する半導体集積回路(１)の動作方法である。
【００７３】
前記内蔵不揮発性メモリ(１２)は、前記中央処理ユニット(１１Ａ)により実行されるプログラムを格納可能とされる。
【００７４】
前記内部電源回路(１３Ａ、Ｂ、Ｃ)は内部動作電圧(ＶＤＤ＿ＲＯＭ)を生成して、当該内部動作電圧(ＶＤＤ＿ＲＯＭ)を前記内蔵不揮発性メモリ(１２)に供給可能とされる。
【００７５】
前記内蔵不揮発性メモリ(１２)の読み出し動作が危険となるレベルに前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が低下することを前記内部電源電圧検出回路(１６)が検出可能とされ、この検出結果に応答して前記中央処理ユニット(１１Ａ)による前記内蔵不揮発性メモリ(１２)の前記読み出し動作が停止される。
【００７６】
前記内部動作電圧(ＶＤＤ＿ＲＯＭ)の低下後に前記内蔵不揮発性メモリ(１２)の読み出し動作が安全となるレベルに前記内部動作電圧(ＶＤＤ＿ＲＯＭ)が上昇することを前記内部電源電圧検出回路(１６)が検出可能とされ、この検出結果に応答して前記中央処理ユニット(１１Ａ)による前記内蔵不揮発性メモリ(１２)の前記読み出し動作が再開されることを特徴とする(図１参照)。
【００７７】
前記実施の形態によれば、内蔵不揮発性メモリの電源電圧の低下時には中央処理ユニットによる内蔵不揮発性メモリの読み出し動作を中断して更に電源電圧の変動が終了した際に中央処理ユニットによる内蔵不揮発性メモリの再読み出し動作を実行することができる。
【００７８】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００７９】
［実施の形態１］
《半導体集積回路のＣＰＵコアの構成》
図１は、実施の形態１による半導体集積回路１のＣＰＵコア１０の構成を示す図である。
【００８０】
図１に示した実施の形態１の半導体集積回路１のＣＰＵコア１０は、中央処理ユニット(ＣＰＵ)１１Ａと浮動小数点演算ユニット(ＦＰＵ)１１Ｂと内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２と内部電源回路１３Ａ、Ｂ、Ｃと内部電源スイッチ１４Ａ、Ｂと基準電圧発生回路１５と内部電源電圧検出回路１６とフェッチ割り込みコントローラ(Ｆｅｔａｃｈ＿ＩＣＵ)１７とを含んでいる。更に、このＣＰＵコア１０は、接地配線ＧＮＤと内部アドレスバスＩｎｔ＿Ａｄｒ＿Ｂｕｓと内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓとを含んだものである。
【００８１】
≪中央処理ユニットと内蔵不揮発性メモリ≫
中央処理ユニット(ＣＰＵ)１１Ａは内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２に格納された制御プログラムを読み出すための命令フェッチ動作を実行するフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１を含んでいる。このフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１は、内部アドレスバスＩｎｔ＿Ａｄｒ＿Ｂｕｓと内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓとを介して、内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２に接続されている。内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２は、上述した本発明者等による本発明に先立った検討されたように複数トランジスタ型メモリセルとＭＯＮＯＳ構造とを採用したＮＯＲ型フラッシュメモリにより構成されたものである。
【００８２】
≪浮動小数点演算ユニット≫
図１では図示されていないが浮動小数点演算ユニット(ＦＰＵ)１１Ｂは、中央処理ユニット(ＣＰＵ)１１Ａと粗結合されている。従って、中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１によってフェッチされた命令が浮動小数点演算である場合には、粗結合を介して中央処理ユニット(ＣＰＵ)１１Ａから浮動小数点演算命令が浮動小数点演算ユニット(ＦＰＵ)１１Ｂに供給される。この浮動小数点演算命令に従って浮動小数点演算ユニット(ＦＰＵ)１１Ｂは、図示されない内蔵揮発性メモリ(ＲＡＭ)に格納されたオペランドを読み出してこのオペランドに関して浮動小数点演算を実行して、その演算結果も内蔵揮発性メモリ(ＲＡＭ)に格納する。
【００８３】
≪基準電圧発生回路≫
基準電圧発生回路(ＲＶＧ)１５は、例えば半導体製造プロセス(Ｐ)と半導体チップ温度(Ｔ)と電源電圧(Ｖ)との変化に実質的に依存しない略一定の電圧である基準電圧Ｖｒｅｆを生成して、この基準電圧Ｖｒｅｆは内部電源回路１３Ａ、Ｂ、Ｃに供給される。例えば、基準電圧発生回路(ＲＶＧ)１５はバンドギャップ基準電圧発生回路であり、シリコンのバンドギャップ電圧である略１．２ボルトの電圧レベルを有する基準電圧Ｖｒｅｆが生成される。
【００８４】
≪内部電源回路≫
内部電源回路１３Ａは差動増幅器１３Ａ１と出力トランジスタ１３Ａ２とを含み、差動増幅器１３Ａ１の反転入力端子−には基準電圧発生回路(ＲＶＧ)１５から生成される基準電圧Ｖｒｅｆが供給される。例えば、出力トランジスタ１３Ａ２はＰチャネルＭＯＳトランジスタによって構成され、このトランジスタのソースには半導体集積回路１の外部から供給される外部電源電圧Ｖｃｃが供給され、このトランジスタのゲートとドレインは差動増幅器１３Ａ１の出力端子と非反転入力端子＋とそれぞれ接続される。内部電源回路１３Ａの出力トランジスタ１３Ａ２からは基準電圧Ｖｒｅｆの電圧レベルと一致するように負帰還制御された動作電源電圧ＶＤＤ＿ＣＰＵが生成されて、この動作電源電圧ＶＤＤ＿ＣＰＵは中央処理ユニット(ＣＰＵ)１１Ａに供給される。
【００８５】
内部電源回路１３Ｂは差動増幅器１３Ｂ１と出力トランジスタ１３Ｂ２とを含み、差動増幅器１３Ｂ１の反転入力端子−には基準電圧発生回路(ＲＶＧ)１５から生成される基準電圧Ｖｒｅｆが供給される。例えば、出力トランジスタ１３Ｂ２はＰチャネルＭＯＳトランジスタによって構成され、このトランジスタのソースには半導体集積回路１の外部から供給される外部電源電圧Ｖｃｃが供給され、このトランジスタのゲートとドレインは差動増幅器１３Ｂ１の出力端子と非反転入力端子＋とそれぞれ接続される。内部電源回路１３Ｂの出力トランジスタ１３Ｂ２からは基準電圧Ｖｒｅｆの電圧レベルと一致するように負帰還制御された動作電源電圧ＶＤＤ＿ＦＰＵが生成されて、この動作電源電圧ＶＤＤ＿ＦＰＵは浮動小数点演算ユニット(ＦＰＵ)１１Ｂに供給される。
【００８６】
内部電源回路１３Ｃは差動増幅器１３Ｃ１と出力トランジスタ１３Ｃ２とを含み、差動増幅器１３Ｃ１の反転入力端子−には基準電圧発生回路(ＲＶＧ)１５から生成される基準電圧Ｖｒｅｆが供給される。例えば、出力トランジスタ１３Ｃ２はＰチャネルＭＯＳトランジスタによって構成され、このトランジスタのソースには半導体集積回路１の外部から供給される外部電源電圧Ｖｃｃが供給され、このトランジスタのゲートとドレインは差動増幅器１３Ｃ１の出力端子と非反転入力端子＋とそれぞれ接続される。内部電源回路１３Ｃの出力トランジスタ１３Ｃ２からは基準電圧Ｖｒｅｆの電圧レベルと一致するように負帰還制御された動作電源電圧ＶＤＤ＿ＲＯＭが生成されて、この動作電源電圧ＶＤＤ＿ＲＯＭは内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２に供給される。
【００８７】
≪内部電源スイッチ≫
図１に示したように内部電源回路１３Ａの電源出力端子と内部電源回路１３Ｃの電源出力端子との間には内部電源スイッチ１４Ａが接続され、内部電源回路１３Ａの電源出力端子と内部電源回路１３Ｂの電源出力端子との間には内部電源スイッチ１４Ｂが接続されている。
【００８８】
低消費電力の実現のために内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２を電源遮断状態に制御する場合には、内部電源回路１３Ｃの差動増幅器１３Ｃ１と出力トランジスタ１３Ｃ２とはオフ状態に制御されて、更に内部電源スイッチ１４Ａがオフ状態に制御される。従って、複数の動作電源電圧ＶＤＤ＿ＣＰＵ、ＶＤＤ＿ＦＰＵ、ＶＤＤ＿ＲＯＭの内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２への供給が停止されるので、内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２は電源遮断状態に制御される。
【００８９】
また、低消費電力の実現のために中央処理ユニット(ＣＰＵ)１１Ａを電源遮断状態に制御する場合には、内部電源回路１３Ａの差動増幅器１３Ａ１と出力トランジスタ１３Ａ２とはオフ状態に制御され、更に内部電源スイッチ１４Ａ、１４Ｂがオフ状態に制御される。従って、複数の動作電源電圧ＶＤＤ＿ＣＰＵ、ＶＤＤ＿ＦＰＵ、ＶＤＤ＿ＲＯＭの中央処理ユニット(ＣＰＵ)１１Ａへの供給が停止されるので、中央処理ユニット(ＣＰＵ)１１Ａは電源遮断状態に制御される。
【００９０】
ま低消費電力の実現のために浮動小数点演算ユニット(ＦＰＵ)１１Ｂを電源遮断状態に制御する場合には、内部電源回路１３Ｂの差動増幅器１３Ｂ１と出力トランジスタ１３Ｂ２とはオフ状態に制御され、更に内部電源スイッチ１４Ｂがオフ状態に制御される。従って、複数の動作電源電圧ＶＤＤ＿ＣＰＵ、ＶＤＤ＿ＦＰＵ、ＶＤＤ＿ＲＯＭの中央処理ユニット(ＣＰＵ)１１Ａへの供給が停止されるので、浮動小数点演算ユニット(ＦＰＵ)１１Ｂは電源遮断状態に制御される。
【００９１】
≪内部電源電圧検出回路と中央処理ユニットのフェッチユニット≫
更に図１に示した実施の形態１のＣＰＵコア１０は、中央処理ユニット(ＣＰＵ)１１Ａによる内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の読み出し動作が不可能となるような内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の動作電源電圧ＶＤＤ＿ＲＯＭの変動を検出する内部電源電圧検出回路１６を含むものである。この内部電源電圧検出回路１６は、第１しきい値Ｖｔｈ１と第２しきい値Ｖｔｈ２を基準判定レベルとするヒステリシス電圧比較器として動作するものである。内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の動作電源電圧ＶＤＤ＿ＲＯＭが内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の動作下限電圧ＶＤＤ＿ｌｉｍｉｔの電圧レベルに低下すると、冒頭で説明したように、内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の内部データバスへの内部データの読み出し動作が不可能となるものである。
【００９２】
従って、動作下限電圧ＶＤＤ＿ｌｉｍｉｔの電圧レベルより若干高い電圧レベルに設定された第１しきい値Ｖｔｈ１以下に内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の動作電源電圧ＶＤＤ＿ＲＯＭが低下することを、内部電源電圧検出回路１６が検出する。内部電源電圧検出回路１６の検出結果がフェッチ割り込みコントローラ(Ｆｅｔａｃｈ＿ＩＣＵ)１７に供給されて、この第１検出結果に応答してフェッチ割り込みコントローラ(Ｆｅｔａｃｈ＿ＩＣＵ)１７はハイレベル“Ｈ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱを生成して中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１に供給する。従って、中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１による命令フェッチ動作が停止され、内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の無効データが制御プログラムとして中央処理ユニット(ＣＰＵ)１１Ａによってフェッチされると言う問題を解消することが可能となる。
【００９３】
内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の動作電源電圧ＶＤＤ＿ＲＯＭが第１しきい値Ｖｔｈ１以下に低下してフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１による命令フェッチ動作が停止された後に、内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の動作電源電圧ＶＤＤ＿ＲＯＭが回復して上昇する場合を想定する。内部電源電圧検出回路１６は、第１しきい値Ｖｔｈ１の電圧レベルよりも若干高い電圧レベルに設定された第２しきい値Ｖｔｈ２以上に内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の動作電源電圧ＶＤＤ＿ＲＯＭが上昇したことを検出する。その結果、内部電源電圧検出回路１６の第２検出結果としてのローレベル“Ｌ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱがフェッチ割り込みコントローラ(Ｆｅｔａｃｈ＿ＩＣＵ)１７に供給され、中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１による命令フェッチ動作が再開される。従って、内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２から読み出される有効データである制御プログラムが中央処理ユニット(ＣＰＵ)１１Ａによってフェッチされるものとなる。
【００９４】
尚、中央処理ユニット(ＣＰＵ)１１Ａには、後に説明する周辺コアに含まれる割り込みコントローラ(ＩＣＵ)から生成される割り込み要求ＩＲＱが供給される。
【００９５】
≪命令フェッチ動作を含む理想的なパイプライン動作≫
図２は、図１に示した実施の形態１の半導体集積回路１でＣＰＵコア１０により実行される命令フェッチ動作を含む理想的なパイプライン動作を説明する図である。
【００９６】
図２の命令フェッチＩＦは、中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１により実行される命令フェッチ動作を示し、図２の命令デコードＩＤは、中央処理ユニット(ＣＰＵ)１１Ａの内部の命令デコーダにより実行されるフェッチされた命令のデコード動作を示すものである。更に、図２の命令実行ＥＸは、中央処理ユニット(ＣＰＵ)１１Ａの内部の算術論理ユニット(ＡＬＵ：Arithmetic Logic Unit)等の演算器もしくは浮動小数点演算ユニット(ＦＰＵ)１１Ｂにより実行される命令の命令実行動作を示す。図２のメモリアクセスＭＥＭは、命令実行ＥＸによる実行結果の図示されない内蔵揮発性メモリ(ＲＡＭ)への格納動作を示す。また、図２のライトバックＷＢは、命令実行ＥＸによる実行結果の中央処理ユニット(ＣＰＵ)１１Ａの内部の汎用レジスタ(レジスタファイル)への格納動作を示す。
【００９７】
図２に示した時間Ｔ１、Ｔ２、…Ｔ６は、中央処理ユニット(ＣＰＵ)１１Ａの図示されない動作クロックＣＬＫによって決定されるサイクル時間を示している。
【００９８】
第１サイクル時間Ｔ１では、第１番目の命令Ａが内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２から読み出され、中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１によってフェッチされる。
【００９９】
第２サイクル時間Ｔ２では、第２番目の命令Ｂが内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２から読み出され、中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１によってフェッチされる。それと同時に、第１番目の命令Ａが中央処理ユニット(ＣＰＵ)１１Ａの内部の命令デコーダによりデコードされる。
【０１００】
第３サイクル時間Ｔ３では、第３番目の命令Ｃが内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２から読み出され、中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１によってフェッチされる。それと同時に、第２番目の命令Ｂが中央処理ユニット(ＣＰＵ)１１Ａの内部の命令デコーダによりデコードされ、第１番目の命令Ａが中央処理ユニット(ＣＰＵ)１１または浮動小数点演算ユニット(ＦＰＵ)１１Ｂにより実行される。
【０１０１】
第４サイクル時間Ｔ４では、第４番目の命令Ｄが内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２から読み出され、中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１によってフェッチされる。それと同時に、第３番目の命令Ｃが中央処理ユニット(ＣＰＵ)１１Ａの内部の命令デコーダによりデコードされ、第２番目の命令Ｂが中央処理ユニット(ＣＰＵ)１１または浮動小数点演算ユニット(ＦＰＵ)１１Ｂにより実行されて、第１番目の命令Ａの実行結果の図示されない内蔵揮発性メモリ(ＲＡＭ)に格納される。
【０１０２】
第５サイクル時間Ｔ５では、第５番目の命令Ｅが内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２から読み出され、中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１によってフェッチされる。それと同時に、第４番目の命令Ｄが中央処理ユニット(ＣＰＵ)１１Ａの内部の命令デコーダによりデコードされ、第３番目の命令Ｃが中央処理ユニット(ＣＰＵ)１１または浮動小数点演算ユニット(ＦＰＵ)１１Ｂにより実行されて、第２番目の命令Ｂの実行結果の図示されない内蔵揮発性メモリ(ＲＡＭ)に格納が実行される。更にそれと同時に、第１番目の命令Ａの実行結果の中央処理ユニット(ＣＰＵ)１１Ａの内部の汎用レジスタ(レジスタファイル)への格納が実行される。
【０１０３】
第６サイクル時間Ｔ６では、第６番目の命令Ｆが内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２から読み出され、中央処理ユニット(ＣＰＵ)１１Ａのフェッチユニット(Ｆｅｔｃｈ＿Ｕｎｉｔ)１１Ａ１によってフェッチされる。それと同時に、第５番目の命令Ｅが中央処理ユニット(ＣＰＵ)１１Ａの内部の命令デコーダによりデコードされ、第４番目の命令Ｄが中央処理ユニット(ＣＰＵ)１１または浮動小数点演算ユニット(ＦＰＵ)１１Ｂにより実行されて、第３番目の命令Ｃの実行結果の図示されない内蔵揮発性メモリ(ＲＡＭ)に格納が実行される。更にそれと同時に、第２番目の命令Ｂの実行結果の中央処理ユニット(ＣＰＵ)１１Ａの内部の汎用レジスタ(レジスタファイル)への格納が実行される。
【０１０４】
《フェッチ割り込み要求信号Ｆ＿ＩＲＱの生成》
図３は、図１に示した実施の形態１の半導体集積回路１のＣＰＵコア１０の電源電圧検出回路１６が内蔵不揮発性メモリ１２の動作電源電圧ＶＤＤ＿ＲＯＭの低下を検出してこの第１検出結果に応答してフェッチ割り込みコントローラ１７がハイレベル“Ｈ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱを生成する様子を示す図である。
【０１０５】
図３(Ａ)には、浮動小数点演算ユニット(ＦＰＵ)１１Ｂの重負荷の命令実行動作によって、浮動小数点演算ユニット(ＦＰＵ)１１Ｂの動作電源電圧ＶＤＤ＿ＦＰＵが、第４サイクル時間Ｔ４と第５サイクル時間Ｔ５で大幅に低下していることが示されている。
【０１０６】
図３(Ｂ)には、内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の動作電源電圧ＶＤＤ＿ＲＯＭが第１サイクル時間Ｔ１、第２サイクル時間Ｔ２…第６サイクル時間Ｔ６の各サイクル時間の後半で低下していることが示されている。この各サイクル時間の後半における内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の動作電源電圧ＶＤＤ＿ＲＯＭの低下は、内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の全ビット線に接続された全センスアンプの活性化と少なくとも３２個のデータ出力バッファ回路の活性化に起因するものである。
【０１０７】
図３(Ｃ)には、浮動小数点演算ユニット１１Ｂの動作電源電圧ＶＤＤ＿ＦＰＵと内蔵不揮発性メモリ１２の動作電源電圧ＶＤＤ＿ＲＯＭが重畳した半導体集積回路１のＣＰＵコア１０の動作電源電圧ＶＤＤが、第４サイクル時間Ｔ４と第５サイクル時間Ｔ５で大幅に低下していることが示されている。
【０１０８】
図３(Ｄ)には、内部電源電圧検出回路１６とフェッチ割り込みコントローラ(Ｆｅｔａｃｈ＿ＩＣＵ)１７とにより生成されるフェッチ割り込み要求信号Ｆ＿ＩＲＱの波形図も示されている。
【０１０９】
第４サイクル時間Ｔ４では、上述したように内蔵不揮発性メモリ１２の内部データバスへの内部データの読み出し動作が不可能となる動作下限電圧ＶＤＤ＿ｌｉｍｉｔの電圧レベルより若干高い電圧レベルに設定された第１しきい値Ｖｔｈ１以下にＣＰＵコア１０の動作電源電圧ＶＤＤが低下することを、内部電源電圧検出回路１６が検出する。内部電源電圧検出回路１６の検出結果がフェッチ割り込みコントローラ１７に供給され、この第１検出結果に応答してフェッチ割り込みコントローラ１７はハイレベル“Ｈ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱを生成して中央処理ユニット１１Ａのフェッチユニット１１Ａ１に供給する。その結果、中央処理ユニット１１Ａのフェッチユニット１１Ａ１による命令フェッチ動作が停止され、内蔵不揮発性メモリ１２の無効データが制御プログラムとして中央処理ユニット１１Ａによってフェッチされると言う問題を解消することが可能となる
第５サイクル時間Ｔ５では、ＣＰＵコア１０の動作電源電圧ＶＤＤが低下した状態に維持されているので、フェッチ割り込みコントローラ１７はハイレベル“Ｈ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱの生成を継続して中央処理ユニット１１Ａのフェッチユニット１１Ａ１への供給を継続する。
【０１１０】
第６サイクル時間Ｔ６では、ＣＰＵコア１０の動作電源電圧ＶＤＤが回復して上昇を開始する。その結果、内部電源電圧検出回路１６は、第１しきい値Ｖｔｈ１の電圧レベルよりも若干高い電圧レベルに設定された第２しきい値Ｖｔｈ２以上にＣＰＵコア１０の動作電源電圧ＶＤＤが上昇したことを検出する。従って、内部電源電圧検出回路１６の第２検出結果としてのローレベル“Ｌ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱがフェッチ割り込みコントローラ１７に供給されて、中央処理ユニット１１Ａのフェッチユニット１１Ａ１による命令フェッチ動作が再開される。従って、内蔵不揮発性メモリ１２から読み出される有効データである制御プログラムが中央処理ユニット１１Ａによってフェッチされるものとなる。
【０１１１】
《内部バスクロックと内部アドレスバスと内部データバス等の波形変化》
図４は、図３に示した第３サイクル時間Ｔ３から第６サイクル時間Ｔ６の期間でのフェッチ割り込み要求信号Ｆ＿ＩＲＱと内部バスクロックＩｎｔ＿Ｂｕｓ＿Ｃｌｋと内部アドレスバスＩｎｔ＿Ａｄｒ＿Ｂｕｓと内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓとその他のメモリアクセス信号の波形変化を示す図である。
【０１１２】
図４に示すように、図３(Ｄ)と同様に第４サイクル時間Ｔ４の途中から第６サイクル時間Ｔ６の初期までの期間に、フェッチ割り込み要求信号Ｆ＿ＩＲＱがハイレベル“Ｈ”に設定される。
【０１１３】
図４に示すように、内部バスクロックＩｎｔ＿Ｂｕｓ＿Ｃｌｋに同期して中央処理ユニット(ＣＰＵ)１１Ａから内部アドレスＡｄｄｒｅｓｓが、内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２に供給される。この内部アドレスＡｄｄｒｅｓｓは、内部アドレスバスＩｎｔ＿Ａｄｒ＿Ｂｕｓを介して、中央処理ユニット(ＣＰＵ)１１Ａから内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２に供給される。
【０１１４】
第３サイクル時間Ｔ３から第６サイクル時間Ｔ６の各期間の初期においては中央処理ユニット１１Ａから内蔵不揮発性メモリ１２に供給される反転チップイネーブル信号／ＣＥはハイレベルとされ、第３サイクル時間Ｔ３から第６サイクル時間Ｔ６の各期間の中間および後半では反転チップイネーブル信号／ＣＥはローレベルとされる。
【０１１５】
第３サイクル時間Ｔ３から第６サイクル時間Ｔ６の全期間において、中央処理ユニット１１Ａから内蔵不揮発性メモリ１２に供給される反転ライトイネーブル信号／ＷＥはハイレベルとされる。
【０１１６】
第３サイクル時間Ｔ３から第６サイクル時間Ｔ６の各期間の初期においては中央処理ユニット１１Ａから内蔵不揮発性メモリ１２に供給される反転出力イネーブル信号／ＯＥはハイレベルとされて、第３サイクル時間Ｔ３から第６サイクル時間Ｔ６の各期間の中間および後半では反転出力イネーブル信号／ＯＥはローレベルとされる。
【０１１７】
フェッチ割り込み要求信号Ｆ＿ＩＲＱがローレベル“Ｌ”に設定される第３サイクル時間Ｔ３の後半では、内蔵不揮発性メモリ１２からは有効なデータＤａｔａが読み出され内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓに供給される。
【０１１８】
第１しきい値Ｖｔｈ１以下にＣＰＵコア１０の動作電源電圧ＶＤＤが低下してフェッチ割り込み要求信号Ｆ＿ＩＲＱがハイレベル“Ｈ”に設定される第４サイクル時間Ｔ４の後半と第５サイクル時間Ｔ５とでは、内蔵不揮発性メモリ１２から無効データＩｎｖａｌｉｄ  Ｄａｔａが読み出されて内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓに供給される。
【０１１９】
ＣＰＵコア１０の動作電源電圧ＶＤＤが回復して第２しきい値Ｖｔｈ２以上に上昇してフェッチ割り込み要求信号Ｆ＿ＩＲＱがローレベル“Ｌ”に設定される第６サイクル時間Ｔ６の後半で、内蔵不揮発性メモリ１２から有効なデータＤａｔａが読み出され内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓに供給される。
【０１２０】
更に図４に示すように、フェッチ割り込み要求信号Ｆ＿ＩＲＱがハイレベル“Ｈ”に設定される第４サイクル時間Ｔ４の後半と第５サイクル時間Ｔ５では、中央処理ユニット１１Ａから内部アドレスバスＩｎｔ＿Ａｄｒ＿Ｂｕｓに無効内部アドレスＩｎｖａｌｉｄ  Ａｄｄｒｅｓｓに供給される可能性もある。
【０１２１】
≪命令フェッチ動作を含む実際のパイプライン動作≫
図５は、図１に示した実施の形態１の半導体集積回路１でＣＰＵコア１０により実行される命令フェッチ動作を含む実際のパイプライン動作を説明する図である。
【０１２２】
図５に示す実際のパイプライン動作が図２に示した理想的なパイプライン動作が相違するのは、下記の点である。
【０１２３】
すなわち、図５に示した実際のパイプライン動作の第４サイクル時間Ｔ４の命令フェッチＩＦでは、第４番目の命令Ｄの無効データが内蔵不揮発性メモリ１２から読み出される。一方、第４サイクル時間Ｔ４にはハイレベル“Ｈ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱによって中央処理ユニット１１Ａのフェッチユニット１１Ａ１による第４番目の命令Ｄの無効データの命令フェッチ動作が停止される。このように第４サイクル時間Ｔ４における第４番目の命令Ｄの命令フェッチ動作が不成功であるので、第４サイクル時間Ｔ４のハイレベル“Ｈ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱに応答してパイプライン動作の第５サイクル時間Ｔ５の命令フェッチＩＦで第４番目の命令Ｄが内蔵不揮発性メモリ１２から読み出される。しかしながら、第５サイクル時間Ｔ５でも第４番目の命令Ｄが無効データであり、第５サイクル時間Ｔ５でのハイレベル“Ｈ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱによって中央処理ユニット１１Ａのフェッチユニット１１Ａ１による第４番目の命令Ｄの無効データの命令フェッチ動作が停止される。このように第５サイクル時間Ｔ５における第４番目の命令Ｄの命令フェッチ動作が不成功であるので、第５サイクル時間Ｔ５のハイレベル“Ｈ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱに応答してパイプライン動作の第６サイクル時間Ｔ６の命令フェッチＩＦで第４番目の命令Ｄが内蔵不揮発性メモリ１２から読み出される。今回の第６サイクル時間Ｔ６では第４番目の命令Ｄが有効データであり、第６サイクル時間Ｔ６のローレベル“Ｌ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱによって中央処理ユニット１１Ａのフェッチユニット１１Ａ１による第４番目の命令Ｄの有効データの命令フェッチ動作が実行される。
【０１２４】
更に第５サイクル時間Ｔ５の命令デコードＩＤと第６サイクル時間Ｔ６の命令デコードＩＤでは、第４番目の命令Ｄの命令非実行のためにノーオペレーション(ＮｏＰ:Ｎｏ Operation)の命令デコード結果がハイレベル“Ｈ”のフェッチ割り込み要求信号Ｆ＿ＩＲＱに応答して中央処理ユニット１１Ａの内部の命令デコーダにより生成される。
【０１２５】
また図５に示した実際のパイプライン動作の第６サイクル時間Ｔ６の命令実行ＥＸでは、第４番目の命令Ｄの命令非実行のためにノーオペレーション(ＮｏＰ)の命令実行が行われる。それと同時に、パイプライン動作の第６サイクル時間Ｔ６の命令フェッチＩＦでは、第４番目の命令Ｄの有効なデータが、内蔵不揮発性メモリ１２から読み出され、中央処理ユニット１１Ａのフェッチユニット１１Ａ１によってフェッチされる。
【０１２６】
中央処理ユニット１１Ａの内部のプログラムカウンタ(ＰＣ：Program Counter)は第６サイクル時間Ｔ６のタイミングで第４番目の命令Ｄが命令非実行の状態であることを認識しているので、このプログラムカウンタの情報に応答して中央処理ユニット１１Ａのフェッチユニット１１Ａ１は第６サイクル時間Ｔ６のタイミングで第４番目の命令Ｄの再フェッチ動作を実行する。
【０１２７】
《ＣＰＵコア含まれた内蔵不揮発性メモリの構造》
図６は、図１に示した実施の形態１の半導体集積回路１のＣＰＵコア１０に含まれた内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２の構造を示す図である。
【０１２８】
図６に示すように内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２は、ｙ＋１本のビット線ＢＬ０、ＢＬ１、ＢＬ２…ＢＬｙを含んでいる。
【０１２９】
ビット線ＢＬ０の一端はＰチャネルＭＯＳトランジスタＱｐ０のドレイン・ソース電流経路を介して内蔵不揮発性メモリ２の動作電源電圧ＶＤＤ＿ＲＯＭが供給され、ビット線ＢＬ１の一端はＰチャネルＭＯＳトランジスタＱｐ１のドレイン・ソース電流経路を介して内蔵不揮発性メモリ２の動作電源電圧ＶＤＤ＿ＲＯＭが供給される。ビット線ＢＬ２の一端はＰチャネルＭＯＳトランジスタＱｐ２のドレイン・ソース電流経路を介して内蔵不揮発性メモリ２の動作電源電圧ＶＤＤ＿ＲＯＭが供給され、ビット線ＢＬｙの一端はＰチャネルＭＯＳトランジスタＱｐｙのドレイン・ソース電流経路を介して内蔵不揮発性メモリ２の動作電源電圧ＶＤＤ＿ＲＯＭが供給される。
【０１３０】
ｙ＋１本のビット線ＢＬ０、ＢＬ１、ＢＬ２…ＢＬｙの各線は複数の不揮発性フラッシュメモリセルＦ＿ＭＣに接続され、複数の不揮発性フラッシュメモリセルＦ＿ＭＣの各セルはスプリットゲート型メモリセルを構成するように選択トランジスタＱｎＳとメモリトランジスタＱｎＭを含んでいる。不揮発性フラッシュメモリセルＦ＿ＭＣの選択トランジスタＱｎＳとメモリトランジスタＱｎＭとは、ビット線と接地電位との間に直列接続される。１行目の不揮発性フラッシュメモリセルＦ＿ＭＣの複数の選択トランジスタＱｎＳのゲートは１行目の選択ゲート線ＳＧ０に接続され、１行目の不揮発性フラッシュメモリセルＦ＿ＭＣの複数のメモリトランジスタＱｎＭのゲートは１行目のメモリゲート線ＭＧ０に接続される。また、２行目の不揮発性フラッシュメモリセルＦ＿ＭＣの複数の選択トランジスタＱｎＳのゲートは２行目の選択ゲート線ＳＧ１に接続され、２行目の不揮発性フラッシュメモリセルＦ＿ＭＣの複数のメモリトランジスタＱｎＭのゲートは２行目のメモリゲート線ＭＧ１に接続される。同様に３行目の不揮発性フラッシュメモリセルＦ＿ＭＣの複数の選択トランジスタＱｎＳのゲートは３行目の選択ゲート線ＳＧ２に接続され、３行目の不揮発性フラッシュメモリセルＦ＿ＭＣの複数のメモリトランジスタＱｎＭのゲートは３行目のメモリゲート線ＭＧ２に接続される。また、Ｘ行目の不揮発性フラッシュメモリセルＦ＿ＭＣの複数の選択トランジスタＱｎＳのゲートはＸ行目の選択ゲート線ＳＧＸに接続され、Ｘ行目の不揮発性フラッシュメモリセルＦ＿ＭＣの複数のメモリトランジスタＱｎＭのゲートはＸ行目のメモリゲート線ＭＧＸに接続される。
【０１３１】
ビット線ＢＬ０の他端はセンス増幅器ＳＡ０の入力端子に接続され、ビット線ＢＬ１の他端はセンス増幅器ＳＡ１の入力端子に接続され、ビット線ＢＬ２の他端はセンス増幅器ＳＡ２の入力端子に接続され、更にビット線ＢＬｙの他端はセンス増幅器ＳＡｙの入力端子に接続される。センス増幅器ＳＡ０、ＳＡ１、ＳＡ２…ＳＡｙの複数の出力端子はカラム選択ゲート回路ＹＧの複数の入力端子に接続され、カラム選択ゲート回路ＹＧの３２個の出力端子は３２個のデータ出力バッファ回路ＯＢ０、ＯＢ１、ＯＢ２…ＯＢ３１の３２個の入力端子に接続される。３２個のデータ出力バッファ回路ＯＢ０、ＯＢ１、ＯＢ２…ＯＢ３１の３２個の出力端子は３２個のデータ出力端子Ｏ０、Ｏ１、Ｏ２…Ｏ３１に接続され、３２個のデータ出力端子Ｏ０、Ｏ１、Ｏ２…Ｏ３１は内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓを介してＣＰＵコア１０の中央処理ユニット(ＣＰＵ)１１Ａに接続される。
【０１３２】
《スプリットゲート型不揮発性フラッシュメモリセルの構造》
図７は、図６に示した実施の形態１の半導体集積回路１のＣＰＵコア１０に含まれた内蔵不揮発性メモリ１２のスプリットゲート型メモリセルを構成する不揮発性フラッシュメモリセルＦ＿ＭＣの構造を示す図である。
【０１３３】
図７(Ａ)に示したように、不揮発性フラッシュメモリセルＦ＿ＭＣは、ビット線ＢＬ０と接地電位との間に直列接続された選択トランジスタＱｎＳとメモリトランジスタＱｎＭとを含んでいる。
【０１３４】
図７(Ｂ)に示したように、不揮発性フラッシュメモリセルＦ＿ＭＣを形成するために、図１に示した実施の形態１の半導体集積回路１のＰ型シリコン基板Ｓｕｂの主表面上にはＮ型ウェル領域Ｎ−ＷｅｌｌとＰ型ウェル領域Ｐ−Ｗｅｌｌとが順番に形成されている。
【０１３５】
Ｐ型ウェル領域Ｐ−Ｗｅｌｌの内部に一対のＮ型高不純物濃度領域Ｎ＋が形成され、左側のＮ型高不純物濃度領域Ｎ＋は選択トランジスタＱｎＳのドレインとして機能するようにビット線ＢＬ０と接続され、右側のＮ型高不純物濃度領域Ｎ＋はメモリトランジスタＱｎＭのソースとして機能するように接地電位ＧＮＤに接続される。
【０１３６】
Ｐ型ウェル領域Ｐ−Ｗｅｌｌの内部には一対のＮ型高不純物濃度領域Ｎ＋の間に一対のＮ型低不純物濃度領域Ｎ−が形成されて、左側のＮ型低不純物濃度領域Ｎ−は選択トランジスタＱｎＳの低不純物濃度ドレイン領域として機能して、右側のＮ型低不純物濃度領域Ｎ−はメモリトランジスタＱｎＭの低不純物濃度ソース領域として機能する。
【０１３７】
一対のＮ型低不純物濃度領域Ｎ−の間のＰ型ウェル領域Ｐ−Ｗｅｌｌの主表面上にゲート酸化膜Ｇａｔｅ＿Ｏｘｉｄｅがゲート絶縁膜として形成され、ゲート酸化膜Ｇａｔｅ＿Ｏｘｉｄｅの上部には選択トランジスタＱｎＳのゲート電極ＱｎＳ＿Ｇとしての多結晶シリコン層が形成される。
【０１３８】
選択トランジスタＱｎＳのゲート電極ＱｎＳ＿Ｇの側壁とゲート酸化膜Ｇａｔｅ＿Ｏｘｉｄｅの除去部分のＰ型ウェル領域Ｐ−Ｗｅｌｌ主表面上に電荷蓄積層としての酸化膜と窒化膜と酸化膜との三層積層ゲート絶縁膜(ＯＮＯ)が形成され、三層積層ゲート絶縁膜(ＯＮＯ)の上部にメモリトランジスタＱｎＭのゲート電極ＱｎＭ＿Ｇとしての多結晶シリコン層が形成される。
【０１３９】
選択トランジスタＱｎＳのゲート電極ＱｎＳ＿Ｇは選択ゲート線ＳＧ０に接続され、メモリトランジスタＱｎＭのゲート電極ＱｎＭ＿Ｇはメモリゲート線ＭＧ０に接続される。
【０１４０】
《スプリットゲート型不揮発性フラッシュメモリセルの電気的特性》
図８は、図７に示した実施の形態１の半導体集積回路１のＣＰＵコア１０に含まれた内蔵不揮発性メモリ１２のスプリットゲート型メモリセルを構成する不揮発性フラッシュメモリセルＦ＿ＭＣの電気的特性を示す図である。
【０１４１】
図８(Ａ)に示したようにビット線ＢＬ０と接地電位の間に直列接続された選択トランジスタＱｎＳとメモリトランジスタＱｎＭとを含む不揮発性フラッシュメモリセルＦ＿ＭＣのメモリ動作の電気的特性が図８(Ｂ)に示されている。
【０１４２】
図８(Ａ)に示した選択ゲート線ＳＧ０にハイレベルのワード選択信号を印加することによって、選択トランジスタＱｎＳがオン状態に制御される。一方、メモリトランジスタＱｎＭは、高しきい値電圧ＶｔｈＨと低しきい値電圧ＶｔｈＬとのいずれかにプログラム(書き込み)されることが可能である。すなわち、メモリトランジスタＱｎＭの三層積層ゲート絶縁膜(ＯＮＯ)の窒化膜に存在する電子トラップ準位に負電荷の電子を注入することにより、メモリトランジスタＱｎＭは高しきい値電圧ＶｔｈＨにプログラムされる。メモリトランジスタＱｎＭの三層積層ゲート絶縁膜(ＯＮＯ)の窒化膜に存在する正孔トラップ準位に正電荷の正孔を注入することにより、メモリトランジスタＱｎＭは低しきい値電圧ＶｔｈＬにプログラムされる。すなわち、不揮発性フラッシュメモリセルＦ＿ＭＣのプログラム(書き込み)の動作中に正の高電圧をメモリゲート線ＭＧ０に印加することによって、メモリトランジスタＱｎＭの三層積層ゲート絶縁膜(ＯＮＯ)の窒化膜に存在する電子トラップ準位に負電荷の電子が注入されてメモリトランジスタＱｎＭは高しきい値電圧ＶｔｈＨにプログラムされる。また、不揮発性フラッシュメモリセルＦ＿ＭＣのプログラム(書き込み)の動作中に負の大きな電圧をメモリゲート線ＭＧ０に印加することによって、メモリトランジスタＱｎＭの三層積層ゲート絶縁膜(ＯＮＯ)の窒化膜に存在する正孔トラップ準位に正電荷の正孔が注入されてメモリトランジスタＱｎＭは低しきい値電圧ＶｔｈＬにプログラムされる。すなわち、高しきい値電圧ＶｔｈＨは正のしきい値であるので、高しきい値電圧ＶｔｈＨにプログラムされたメモリトランジスタＱｎＭはエンハンスメント・モードとなる。また。低しきい値電圧ＶｔｈＬは負のしきい値であるので、低しきい値電圧ＶｔｈＬにプログラムされたメモリトランジスタＱｎＭはデプリーション・モードとなる。
【０１４３】
不揮発性フラッシュメモリセルＦ＿ＭＣの読み出し動作においては、選択ゲート線ＳＧ０にハイレベルのワード選択信号が印加されることにより選択トランジスタＱｎＳがオン状態に制御され、図８(Ａ)に示したように高しきい値電圧ＶｔｈＨと低しきい値電圧ＶｔｈＬとの間の電圧レベルを有するバイアス電圧Ｖｂｉａｓがメモリゲート線ＭＧ０に印加される。不揮発性フラッシュメモリセルＦ＿ＭＣのメモリトランジスタＱｎＭが高しきい値電圧ＶｔｈＨにプログラムされた場合には、バイアス電圧Ｖｂｉａｓに応答してメモリトランジスタＱｎＭは非導通状態となり、ビット線ＢＬ０と接地電位の間に直列接続された選択トランジスタＱｎＳとメモリトランジスタＱｎＭには読み出し電流はゼロとなる。一方、不揮発性フラッシュメモリセルＦ＿ＭＣのメモリトランジスタＱｎＭが低しきい値電圧ＶｔｈＬにプログラムされた場合には、図８(Ａ)に示すようにバイアス電圧Ｖｂｉａｓに応答してメモリトランジスタＱｎＭは比較的大きな読み出し電流Ｉｒｅａｄが流れる。従って、不揮発性フラッシュメモリセルＦ＿ＭＣのメモリトランジスタＱｎＭが低しきい値電圧ＶｔｈＬにプログラムされた場合には、ビット線ＢＬ０と接地電位の間に直列接続された選択トランジスタＱｎＳとメモリトランジスタＱｎＭにも読み出し電流Ｉｒｅａｄが流れる。
【０１４４】
その結果、実施の形態１の半導体集積回路１のＣＰＵコア１０に含まれた内蔵不揮発性メモリ１２を図７と図８とに示したスプリットゲート型メモリセルを構成する不揮発性フラッシュメモリセルＦ＿ＭＣにより構成することによってメモリセルの読み出し電流を大きくすることが可能となり、内蔵不揮発性メモリ１２の読み出し動作の高速性を実現することが可能となる。
【０１４５】
《比較参考例としての単一トランジスタ型不揮発性フラッシュメモリセル》
図９は、本発明の比較参考例としての単一トランジスタ型メモリセルを構成する不揮発性フラッシュメモリセルＦ＿ＭＣの構造を示す図である。
【０１４６】
図９(Ａ)に示したように不揮発性フラッシュメモリセルＦ＿ＭＣは、ビット線ＢＬ０と接地電位との間に接続された単一メモリトランジスタＱｎを含んでいる。単一メモリトランジスタＱｎは、ソースとドレインの間のチャネルの表面上にゲート絶縁膜を介して電荷蓄積層としてのフローティングゲートＦＧが形成され、フローティングゲートＦＧの表面上に層間絶縁膜を介して制御ゲートＣＧが形成される。
【０１４７】
制御ゲートＣＧに正電圧を印加すると、チャネルから電荷蓄積層に負電荷の電子が注入されて、図９(Ｂ)に示したようにＭＯＳトランジスタが高いしきい値電圧ＶｔｈＨとなって書き込みが行われる。一方、制御ゲートＣＧに負電圧を印加すると電荷蓄積層から負電荷の電子が放出され、図９(Ｂ)に示したようにＭＯＳトランジスタが低いしきい値電圧ＶｔｈＬとなって消去が行われる。ＮＯＲ型フラッシュメモリで単一トランジスタを採用する場合には、低しきい値電圧ＶｔｈＬと高しきい値電圧ＶｔｈＨの両者はエンハンスメント・モードとされる。例えば、低しきい値電圧ＶｔｈＬがデプリーション・モードに設定されると、ＮＯＲ型フラッシュメモリではビット線と接地電位との間に常時リーク電流が流れるためである。
【０１４８】
単一トランジスタ型不揮発性フラッシュメモリセルＦ＿ＭＣの読み出し動作においては、制御ゲートＣＧに図９(Ａ)に示したように高しきい値電圧ＶｔｈＨと低しきい値電圧ＶｔｈＬとの間の電圧レベルを有するバイアス電圧Ｖｂｉａｓがメモリゲート線ＣＧ０に印加される。不揮発性フラッシュメモリセルＦ＿ＭＣのメモリトランジスタＱｎが高しきい値電圧ＶｔｈＨにプログラムされた場合には、バイアス電圧Ｖｂｉａｓに応答してメモリトランジスタＱｎは非導通状態となり、ビット線ＢＬ０と接地電位の間に直列接続された選択トランジスタＱｎＳとメモリトランジスタＱｎには読み出し電流はゼロとなる。一方、不揮発性フラッシュメモリセルＦ＿ＭＣのメモリトランジスタＱｎが低しきい値電圧ＶｔｈＬにプログラムされた場合には、図９(Ａ)に示したようにバイアス電圧Ｖｂｉａｓに応答してメモリトランジスタＱｎＭは比較的小さな読み出し電流Ｉｒｅａｄが流れる。従って、単一トランジスタ型不揮発性フラッシュメモリセルＦ＿ＭＣのメモリトランジスタＱｎが低しきい値電圧ＶｔｈＬにプログラムされた場合には、ビット線ＢＬ０と接地電位の間に接続されたメモリトランジスタＱｎに比較的小さな読み出し電流Ｉｒｅａｄが流れる。
【０１４９】
その結果、実施の形態１の半導体集積回路１のＣＰＵコア１０に含まれた内蔵不揮発性メモリ１２を図９に示した単一トランジスタ型型メモリセルを構成する不揮発性フラッシュメモリセルＦ＿ＭＣによって構成した場合には、メモリセルの読み出し電流が小さくなり、内蔵不揮発性メモリ１２の読み出し動作の高速性を実現することが不可能となる。
【０１５０】
《シングルチップマイクロコンピュータの構成》
図１０は、実施の形態１によるＣＰＵコア１０を含んだシングルチップマイクロコンピュータとして構成された半導体集積回路１の構成を示す図である。
【０１５１】
図１０に示した実施の形態１によるＣＰＵコア１０の処理ユニット１１は、中央処理ユニット(ＣＰＵ)と浮動小数点演算ユニット(ＦＰＵ)とデジタル乗算器(ＭＵＬＴ)とを含んでいる。図１０に示した実施の形態１によるＣＰＵコア１０は、内蔵不揮発性メモリ１２と内蔵揮発性メモリ１８と内部電源電圧検出回路１６とフェッチ割り込みコントローラ１７とを含んでいる。更に、ＣＰＵコア１０は、内部アドレスバスＩｎｔ＿Ａｄｒ＿Ｂｕｓと内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓを含んでいる。図１０に示した実施の形態１によるＣＰＵコア１０の動作は、図１に示した実施の形態１によるＣＰＵコア１０の動作と同一であるので、その説明は省略する。尚、内蔵揮発性メモリ１８は、オンチップＲＡＭ(ランダムアクセスメモリ)によって構成されたものである。
【０１５２】
《周辺コアおよびアナログコア》
ＣＰＵコア１０の内部アドレスバスＩｎｔ＿Ａｄｒ＿Ｂｕｓと内部データバスＩｎｔ＿Ｄｔ＿Ｂｕｓには周辺コア２０とアナログコア３０とが接続されている。
【０１５３】
図１０に示したように、周辺コア２０は、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)２１とバスステートコントローラ(ＢＳＣ)２２と割り込みコントローラ(ＩＣＵ)２３とタイマー(Ｔｉｍｅｒ)２４とコントローラエリアネットワーク(ＣＡＮ)２５と外部ポート(Ｅｘｔ＿Ｐｏｒｔ)２６とシリアルコミュニケーションインターフェース(ＳＣＩ)２７を含む。
【０１５４】
ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)２１は、中央処理ユニット(ＣＰＵ)からの指示に従って内蔵揮発性メモリ１８と半導体集積回路１の外部のメモリまたは入出力デバイス(Ｉ／Ｏ)の間で直接データ転送を実行することにより、このデータ転送の期間中に中央処理ユニット(ＣＰＵ)はその他のタスクを実行することが可能なものである。
【０１５５】
バスステートコントローラ(ＢＳＣ)２２は、半導体集積回路１の接続されるＳＲＡＭやＲＯＭ等の外部メモリを周辺アドレスバスＰｈ＿Ａｄｒ＿Ｂｕｓと周辺データバスＰｈ＿Ｄａ＿Ｂｕｓと外部ポート(Ｅｘｐ＿Ｐｏｒｔ)とを介してアクセスすることが可能なものである。
【０１５６】
割り込みコントローラ(ＩＣＵ)２３は、半導体集積回路１の接続される外部の入出力デバイスやその他の周辺機器からの割り込み要求ＩＲＱを中央処理ユニット(ＣＰＵ)１１Ａに供給するものである。外部からの割り込み要求ＩＲＱは外部ポート(Ｅｘｐ＿Ｐｏｒｔ)と周辺データバスＰｈ＿Ｄａ＿Ｂｕｓとを介して割り込みコントローラ(ＩＣＵ)２３に供給され、割り込みコントローラ(ＩＣＵ)２３からの割り込み要求ＩＲＱに応答して中央処理ユニット(ＣＰＵ)１１Ａはそれ以前にて実行中の通常処理を中断した後に割り込み処理を実行する。この割り込み処理の実行が完了すると、中央処理ユニット(ＣＰＵ)１１Ａは中断した通常処理を再開するものである。
【０１５７】
タイマー(Ｔｉｍｅｒ)２４は、ウオッチドッグタイマー等のハードウェア時間計測器である。例えばタイムアウト処理のための時間計測をタイマー(Ｔｉｍｅｒ)２４が実行して、中央処理ユニット(ＣＰＵ)１１Ａの処理がハングアップの状態になった際に、システムリセット等の例外処理が実行されるものである。
【０１５８】
コントローラエリアネットワーク(ＣＡＮ)２５は、自動車における速度、エンジンの回転数、ブレーキの状態、故障診断の情報等の転送に使用され、耐ノイズ性の強化を考慮して設計され、相互接続された機器間のデータ転送に使われるものである。それ以外に機器の制御情報の転送用途にも普及しており、輸送用機械、工場、工作機械等のロボット分野においても利用可能である。
【０１５９】
外部ポート(Ｅｘｔ＿Ｐｏｒｔ)２６は、上述したように半導体集積回路１の外部デバイスをアクセスするために使用される。
【０１６０】
シリアルコミュニケーションインターフェース(ＳＣＩ)２７は、半導体集積回路１の外部デバイスとシリアルデータ通信を可能とするものである。
【０１６１】
アナログコア３０に含まれたアナログ・デジタル変換器(ＡＤＣ)３１は半導体集積回路１の外部から供給されるアナログ入力信号をデジタル信号に変換して、変換後のデジタル信号は周辺データバスＰｈ＿Ｄａ＿Ｂｕｓとダイレクトメモリアクセスコントローラ２１またはバスステートコントローラ２２を介してＣＰＵコア１０に供給される。
【０１６２】
アナログコア３０に含まれたデジタル・アナログ変換器(ＤＡＣ)３２はＣＰＵコア１０から生成されるデジタル信号をアナログ信号に変換して、変換後のアナログ信号を半導体集積回路１の外部に供給する。
【０１６３】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１６４】
例えば、図１と図１０とに示した実施の形態１による半導体集積回路１の内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２には中央処理ユニット(ＣＰＵ)１１Ａのための制御プログラムが格納されるだけではなく、中央処理ユニット１１Ａと浮動小数点演算ユニット１１Ｂとデジタル乗算器(ＭＵＬＴ)とによる演算結果を格納することも可能である。例えば、自動車の走行距離の情報や自動車のエンジン制御情報等は、半導体集積回路１の電源遮断後も不揮発性メモリに格納保持することが必要とされるので、上述した演算結果の半導体集積回路１の内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)１２への格納は極めて有用である。
【０１６５】
更に中央処理ユニット１１Ａと内蔵不揮発性メモリ１２と内部電源電圧検出回路１６とフェッチ割り込みコントローラ１７とを含む半導体集積回路１は、自動車やハイブリッド車両等に搭載されるシングルチップマイクロコンピュータに適用されるばかりではなく、家電製品や産業用途等のマイクロコントローラやシステムＬＳＩに適用することが可能である。
【符号の説明】
【０１６６】
１…半導体集積回路
１０…ＣＰＵコア
１１Ａ…中央処理ユニット(ＣＰＵ)
１１Ｂ…浮動小数点演算ユニット(ＦＰＵ)
１２…内蔵不揮発性メモリ(Ｆｌａｓｈ  ＲＯＭ)
１３Ａ、Ｂ、Ｃ…内部電源回路
１４Ａ、Ｂ…内部電源スイッチ
１５…基準電圧発生回路
１６…内部電源電圧検出回路
１７…フェッチ割り込みコントローラ(Ｆｅｔａｃｈ＿ＩＣＵ)
ＧＮＤ…接地配線
Ｉｎｔ＿Ａｄｒ＿Ｂｕｓ…内部アドレスバス
Ｉｎｔ＿Ｄｔ＿Ｂｕｓ…内部データバス
１８…内蔵揮発性メモリ
２０…周辺コア
２１…ダイレクトメモリアクセスコントローラ(ＤＭＡＣ)
２２…バスステートコントローラ(ＢＳＣ)
２３…割り込みコントローラ(ＩＣＵ)
２４…タイマー(Ｔｉｍｅｒ)
２５…コントローラエリアネットワーク(ＣＡＮ)
２６…外部ポート(Ｅｘｔ＿Ｐｏｒｔ)
２７…シリアルコミュニケーションインターフェース(ＳＣＩ)
３０…アナログコア
３１…アナログ・デジタル変換器(ＡＤＣ)
３２…デジタル・アナログ変換器(ＤＡＣ)
【図１】
2014123185.tif 000003
【図２】
2014123185.tif 000004
【図３】
2014123185.tif 000005
【図４】
2014123185.tif 000006
【図５】
2014123185.tif 000007
【図６】
2014123185.tif 000008
【図７】
2014123185.tif 000009
【図８】
2014123185.tif 000010
【図９】
2014123185.tif 000011
【図１０】
2014123185.tif 000012