(57)【要約】【課題】レシーバ利得適応に基づいてトランスミッタ等化係数を適応させるための方法および装置を提供する。【解決手段】チャネルを介してレシーバと通信するトランスミッタの等化係数は、レシーバの中の増幅器についての利得値が、増幅器の限度内にあるかどうかを決定すること、および利得値が増幅器の上限または下限を満たさない場合に、トランスミッタの等化係数に対する１つまたは複数の調整を防止することにより適応させられる。利得調整は、例えば、トランスミッタの等化係数についてのアップ要求およびダウン要求を含んでいる。１つまたは複数のイネーブル・フラグは、オプションとして、利得値が、増幅器の限度内にあるかどうかに基づいて、設定され得る。【選択図】図１
2014023156.tif 000002
【特許請求の範囲】
【請求項１】
チャネルを介してレシーバと通信するトランスミッタの中の等化器の係数を適応させる方法であって、
前記レシーバの中の増幅器についての利得値が前記増幅器の限度内にあるかどうかを決定するステップと、
前記利得値が前記増幅器の前記限度を満たさないときには、前記等化器係数に対する１つまたは複数の調整を防止するステップとを備える、方法。
【請求項２】
前記調整は前記等化器係数についてのアップ要求およびダウン要求を含む、請求項１に記載の方法。
【請求項３】
前記利得値が前記増幅器の前記限度内にあるかどうかに基づいて、１つまたは複数のフラグを設定するステップをさらに備える、請求項１に記載の方法。
【請求項４】
前記等化器は、送信有限インパルス応答（ＴＸＦＩＲ）フィルタおよび可変利得増幅器のうちの１つまたは複数を備える、請求項１に記載の方法。
【請求項５】
チャネルを介してレシーバと通信するトランスミッタの中の等化器の１つまたは複数の係数を適応させる装置であって、
メモリと、
前記メモリに結合された少なくとも１つのハードウェア・デバイスであって、
前記レシーバの中の増幅器についての利得値が前記増幅器の限度内にあるかどうかを決定し、そして、
前記利得値が前記増幅器の前記限度を満たさないときには、前記等化器係数に対する１つまたは複数の調整を防止する、ように動作可能である前記少なくとも１つのハードウェア・デバイスとを備える、装置。
【請求項６】
前記調整は前記係数についてのアップ要求およびダウン要求を含む、請求項５に記載の装置。
【請求項７】
前記少なくとも１つのハードウェア・デバイスは、前記利得値が前記増幅器の前記限度内にあるかどうかに基づいて、１つまたは複数のフラグを設定するようにさらに構成される、請求項５に記載の装置。
【請求項８】
チャネルを介してレシーバと通信するトランスミッタの中の等化器の係数を適応させる製品であって、実行されるときに、
前記レシーバの中の増幅器についての利得値が前記増幅器の限度内にあるかどうかを決定するステップと、
前記利得値が前記可変利得増幅器の前記限度を満たさないときには、前記係数に対する１つまたは複数の調整を防止するステップと、
を実施する１つまたは複数のプログラムを含む有形の機械読取可能記録可能媒体を備える、製品。
【請求項９】
チャネルを介してレシーバと通信するトランスミッタの中の等化器の係数を適応させる集積回路であって、
前記レシーバの中の増幅器についての利得値が前記増幅器の限度内にあるかどうかを決定するように動作可能な利得制限回路と、
前記利得値が前記増幅器の前記限度を満たさないときには、前記係数に対する１つまたは複数の調整を防止するように動作可能な要求ゲート回路と、
を備える集積回路。
【請求項１０】
前記調整は前記係数についてのアップ要求およびダウン要求を含む、請求項９に記載の集積回路。
【発明の詳細な説明】
【背景技術】
【０００１】
多数のデータ通信アプリケーションにおいては、シリアライザおよびデシリアライザ（ｓｅｒｉａｌｉｚｅｒ  ａｎｄ  ｄｅ−ｓｅｒｉａｌｉｚｅｒ：ＳｅｒＤｅｓ）デバイスは、シリアル・リンクを通してパラレル・データの伝送を容易にする。パラレル・データは、レシーバに対する通信チャネルを通しての伝送の前に、トランスミッタにおけるシリアライザによってシリアル・データに変換される。レシーバの中のデシリアライザは、シリアル・データをパラレル・データへと変換する。レシーバに到着する信号は、通常、シンボル間干渉（ＩＳＩ：ｉｎｔｅｒｓｙｍｂｏｌ  ｉｎｔｅｒｆｅｒｅｎｃｅ）、クロストーク、エコーおよび他のノイズによって破損される。したがって、レシーバは、通常、多くの場合にいくつかの異なる等化技法を使用して、そのような歪みを補償するようにチャネルを増幅し、等化する。例えば、決定フィードバック等化（ＤＦＥ：Ｄｅｃｉｓｉｏｎ−ｆｅｅｄｂａｃｋ  ｅｑｕａｌｉｚａｔｉｏｎ）は、シンボル間干渉を取り除くために、広く使用される技法である。決定フィードバック等化器についての詳細な考察のためには、例えば、各々が参照により本明細書に組み込まれているＲ．Ｇｉｔｌｉｎ等、Ｄｉｇｉｔａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｐｒｉｎｃｉｐｌｅｓ、（Ｐｌｅｎｕｍ  Ｐｒｅｓｓ  １９９２年）と、Ｅ．Ａ．  ＬｅｅおよびＤ．Ｇ．Ｍｅｓｓｅｒｓｃｈｍｉｔｔ、Ｄｉｇｉｔａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、（Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｒｅｓｓ、１９８８年）を参照されたい。等化はまた、トランスミッタによって使用されて、伝送に先立って信号を事前に条件付ける（例えば、プリエンファシス（ｐｒｅ−ｅｍｐｈａｓｉｚｅ）する）こともできる。
【０００２】
等化には、一般に、等化パラメータを確立するためのチャネルの伝達関数の推定値が必要である。しかしながら、通信チャネルの周波数依存の信号劣化特性は、多くの場合に、時間とともに変化し、または先験的に知られていない可能性がある。したがって、そのような環境においては、適応等化は、時間とともに等化パラメータを変化させて信号劣化を軽減するために、多くの場合に使用される。このようにして、等化は、チャネル特性、または温度や湿度などの周囲条件の変化に適応的に応答する可能性があり、かつ／またはデフォルト値から現在のチャネル特性へと適応させることができる。適応アルゴリズムは、一般的に、信号統計または信号スペクトルに従って、フィルタ係数を適応させる。例えば、最小二乗平均（ＬＭＳ：ｌｅａｓｔ  ｍｅａｎ  ｓｑｕａｒｅ）適応技法は、時間とともに受信された信号の観察に基づいて等化パラメータを確立するために、多くの場合に使用される。
【０００３】
しかしながら、トランスミッタにおける等化パラメータの適応は、レシーバにおいて実行される利得の調整および／または等化に悪影響を及ぼす可能性がある（または逆も同様である）。例えば、高い減衰のチャネルの場合には、トランスミッタにおける等化器の係数が、多くの場合に、それらの上限に向かって増大され、レシーバにおける可変利得増幅器（ＶＧＡ：ｖａｒｉａｂｌｅ  ｇａｉｎ  ａｍｐｌｉｆｉｅｒ）が、同様にその上限に落ち着くようにさせることが分かっている。それゆえに、ＶＧＡの出力は、送信等化器によってエンファシスされる、さらなる増大に従わないことになる。結果として、データ・アイ開口部は、さらに小さくなり、レシーバにおけるジッタ耐性が、低減される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１０／００４６５９８号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
レシーバにおける利得適応に基づいてトランスミッタの等化係数を調整する改善された適応等化技法についての必要性が、それゆえに存在している。
【課題を解決するための手段】
【０００６】
一般に、レシーバの利得適応に基づいてトランスミッタの等化係数を適応させるための方法および装置が、提供される。本発明の一実施形態によれば、チャネルを介してレシーバと通信するトランスミッタの等化係数は、レシーバの中の増幅器についての利得値が、増幅器の限度内にあるかどうかを決定すること、およびその利得値が、増幅器の限度を満たさない場合に、等化係数に対する１つまたは複数の調整を防止することにより、適応させられる。
【０００７】
本発明の一実施形態においては、利得調整は、トランスミッタの等化係数についてのアップ要求とダウン要求とを含んでいる。例えば、上方調整要求は、利得値が、増幅器の下限を満たさない場合に、防止され得、下方調整要求は、利得値が、増幅器の上限を満たさない場合に、防止され得る。さらに、１つまたは複数のフラグは、利得値が、増幅器の限度内にあるかどうかに基づいて、オプションとして設定され得る。トランスミッタの等化係数の調整についてのトランスミッタへの伝送は、フラグに基づいてオプションとして、イネーブルにされ、またはディスエーブルにされる。
【０００８】
本発明の実施形態についてのより完全な理解は、以下の詳細な説明と、図面とを参照することにより得られるであろう。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態を使用することができる通信システムのブロック図である。
【図２】図１のスライサによる、一連のデータ・アイについてのサンプリングを示す図である。
【図３】図２のエラー・スライサを適応させるＶＧＡ／Ｈ０適応ブロックを示すブロック図である。
【図４】ＴＸＦＩＲフィルタ係数適応ブロックを示すブロック図である。
【図５】例示のデータ・スライサおよびエラー・スライサを用いてオーバーレイされるデータ・アイ図である。
【図６】本発明の一実施形態を組み込んでいる制限されたＴＸＦＩＲ適応プロセスを説明するフロー・チャートである。
【図７】本発明の一実施形態を組み込んでいる制限されたＴＸＦＩＲ適応システムのブロック図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態は、レシーバにおけるＶＧＡ利得適応に基づいてトランスミッタの等化係数を調整する適応等化技法においては明らかである可能性がある。上記で示されるように、トランスミッタにおける（例えば、ＴＸＦＩＲフィルタについての）等化係数が、それらの負の値において増大されるときに、レシーバの中のＶＧＡは、その上限に落ち着く可能性がある。それゆえに、レシーバの中のＶＧＡの出力は、送信等化器によるエンファシスのさらなる増大に従うことはなくなる。結果として、データ・アイ開口部は、さらに小さくなり、またジッタ耐性は、悪化させられることになる。本発明の一実施形態によれば、トランスミッタの等化係数の適応は、等化器が、着信する受信信号を必要とされるレベルまで増幅するＶＧＡの能力を超えることができないように制限される。一実施形態においては、ＶＧＡ利得適応は、監視され、またＶＧＡが上限または下限に到達するときに、送信等化器の係数のさらなる調整は防止される。
【００１１】
図１は、本発明の実施形態を使用することができる通信システム１００のブロック図である。図１に示されるように、通信システム１００は、チャネル１２０を介して通信する２つのＳｅｒＤｅｓデバイス１１０−１および１１０−２を備える。図１の構成においては、ＳｅｒＤｅｓデバイス１１０−１は、送信モードで動作しており、またＳｅｒＤｅｓデバイス１１０−２は、受信モードで動作している。さらに、以下でさらに論じられるように、受信ＳｅｒＤｅｓデバイス１１０−２における適応アルゴリズムは、送信ＳｅｒＤｅｓデバイス１１０−１についての１つまたは複数の適応等化パラメータを決定し、これらの適応等化パラメータは、バック・チャネル１３０を使用して受信ＳｅｒＤｅｓデバイス１１０−２から送信ＳｅｒＤｅｓデバイス１１０−１へと通信される。
【００１２】
上記で示されるように、パラレル・データは、受信ＳｅｒＤｅｓデバイス１１０−２に対する通信チャネル１２０を通しての伝送の前に、送信ＳｅｒＤｅｓデバイス１１０−１の中のシリアライザ１１２によってシリアル・データへと変換され、この受信ＳｅｒＤｅｓデバイス１１０−２においては、それは、デシリアライザ１４８によってシリアル・データからパラレル・データへと変換される。シリアル化された送信データは、送信有限インパルス応答（ＴＸＦＩＲ：ｔｒａｎｓｍｉｔ  ｆｉｎｉｔｅ  ｉｍｐｕｌｓｅ  ｒｅｓｐｏｎｓｅ）フィルタ１１４によって事前に条件付けされて（例えば、プリエンファシスされて）、知られているやり方でチャネル１２０によって引き起こされる障害について補償される。ＴＸＦＩＲフィルタ１１４についての係数は、式（１）および図４に関連して以下でさらに論じられるように、受信ＳｅｒＤｅｓデバイス１１０−２の中のレシーバ等化（ＲＸＥＱ：ｒｅｃｅｉｖｅｒ  ｅｑｕａｌｉｚａｔｉｏｎ）適応ブロック１６０の内部の適応アルゴリズムによって決定される。
【００１３】
図１に示されるように、ＴＸＦＩＲフィルタ１１４のフィルタがかけられたシリアル出力は、チャネル１２０に対して適用され、また受信ＳｅｒＤｅｓデバイス１１０−２によって受信される。受信信号は、可変利得増幅器（ＶＧＡ）１４０によって最初に増幅され、次いで、典型的には、調整可能な高域フィルタを使用してチャネル障害をさらに軽減するために、レシーバ・フロント・エンド（ＲＸＦＥ：ｒｅｃｅｉｖｅｒ  ｆｒｏｎｔ  ｅｎｄ）１４２の中で強化される。ＲＸＦＥ１４２の出力は、加算器１４４に対して適用される。さらに、決定フィードバック等化器（ＤＦＥ：Ｄｅｃｉｓｉｏｎ−ｆｅｅｄｂａｃｋ  ｅｑｕａｌｉｚｅｒ）１５０からのＤＦＥ補正は、フィードバックするようにして加算器１４４に適用されて、ＤＦＥ補正された信号１４１を生成する。ＤＦＥ補正は、チャネル１２０において起こるシンボル間干渉（ＩＳＩ：Ｉｎｔｅｒ  Ｓｙｍｂｏｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）について補正する。次いで、ＤＦＥ補正された信号１４１は、スライサ１４６によってサンプリングされる。図２に関連して以下でさらに論じられるように、スライサ１４６は、典型的には、シリアル・データと、ビット・クロックとを回復するために、各シリアル・ビット持続時間の単位間隔（ＵＩ：Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）の間に１回または複数回、シリアル・データをサンプリングする。スライサ１４６からのサンプリングされたシリアル・データは、次いで、デシリアライザ１４８によって非シリアル化される。デシリアライザ１４８からの回復されたデータは、ＤＦＥ１５０によりフィードバック・ループの中で処理されて、ＤＦＥ補正を生成する。ビット・クロックの回復と、他のタイミング課題とは、当業者にはよく知られている。
【００１４】
デシリアライザ１４８からの回復されたデータはまた、受信ＳｅｒＤｅｓデバイス１１０−２の中のＲＸＥＱ適応ブロック１６０の内部の１つまたは複数の適応アルゴリズムによって処理されて、ＶＧＡ１４０と、ＲＸＦＥ１４２と、ＤＦＥ１５０とについての等化パラメータを決定する。概して、適応は、ＲＸＥＱ適応ブロック１６０を通して、回復されたデータと、エラー情報とを使用して実行される。ＲＸＥＱ適応ブロック１６０の内部の適応アルゴリズムは、例えば、よく知られたＬＭＳアルゴリズム、またはゼロ・フォーシング（ＺＦ：Ｚｅｒｏ  Ｆｏｒｃｉｎｇ）アルゴリズムとして実装されることもある。例示の適応アルゴリズムは、「例示の適応アルゴリズム（Ｅｘｅｍｐｌａｒｙ  Ａｄａｐｔａｔｉｏｎ  Ａｌｇｏｒｉｔｈｍｓ）」と題名が付けられた節において以下でさらに論じられる。例えば、ＶＧＡ１４０は、ＲＸＥＱ適応ブロック１６０から利得制御信号を受信する。ＲＸＦＥ１４２と、ＤＦＥ１５０とは、ＲＸＥＱ適応ブロック１６０からフィルタ係数を受信する。
【００１５】
さらに、上記で示されるように、送信ＳｅｒＤｅｓデバイス１１０−１の中のＴＸＦＩＲフィルタ１１４についてのフィルタ係数の調整は、またＲＸＥＱ適応ブロック１６０によって決定される。例えば、ＲＸＥＱ適応ブロック１６０は、ＬＭＳアルゴリズムを使用して、異なるＴＸＦＩＲ係数についてのＴＸＦＩＲのアップ調整要求またはＤＮ（ダウン）調整要求を生成することができる。ＲＸＥＱ適応ブロック１６０によって生成されるＴＸＦＩＲのアップ調整要求またはダウン調整要求は、ＴＸＦＩＲフィルタ１１４の中のメイン・カーソル、プレ・カーソル、ポスト・カーソルについてのエンファシスの量を変更し、このようにしてリモートの送信ＳｅｒＤｅｓデバイス１１０−１を特定のチャネル１２０の状態に対してトレーニングする。プレ・カーソルＴＸＦＩＲ係数と、ポスト・カーソルＴＸＦＩＲ係数とは、通常、プリエンファシス（ｐｒｅ−ｅｍｐｈａｓｉｓ）を生成する負の値である。したがって、ダウン調整要求は、プリエンファシスの量における増大を示し、またアップ調整要求は、プリエンファシスの量における低減を示す。
【００１６】
ＲＸＥＱ適応ブロック１６０は、決定されたＴＸＦＩＲ係数の調整をリンク・ロジック１６５に対して適用し、これは、次には、係数調整要求を受信ＳｅｒＤｅｓデバイス１１０−２の送信（ＴＸ）部分１７０に対して適用する。受信ＳｅｒＤｅｓデバイス１１０−２のＴＸ部分１７０は、係数についてのアップ要求またはＤＮ（ダウン）要求をバック・チャネル１３０を介してＳｅｒＤｅｓデバイス１１０−１の受信（ＲＸ）部分１１６に対して送信する。リンク・ロジック１１８は、係数についての受信されたフィルタのアップ要求またはダウン要求をＴＸＦＩＲフィルタ１１４に対して適用し、このようにしてプリエンファシスの量またはメイン・カーソル値を変更する。
【００１７】
本発明は、２つのＳｅｒＤｅｓデバイス１１０−１および１１０−２を有する通信システム１００の文脈で説明されるが、本発明は、トランスミッタからレシーバへのシリアル通信を有する任意の通信システムに対して適用することもでき、またここでは、等化アップデートは、当業者には明らかになるように、レシーバからトランスミッタへと提供されることもある。
【００１８】
図２は、スライサ１４６による、ＤＦＥ補正された信号１４１に対応する一連のデータ・アイ２１０−１ないし２１０−３についてのサンプリングを示すものである。図１のスライサ１４６は、２つのデータ・スライサ２２０−Ｄｉおよび２２０−Ｄｉ−１と、遷移スライサ２３０−Ｔｉと、エラー・スライサ２４０−Ｅｉとを備える。ＣＤＲが、１つの実施形態において着信するデータに適切にロックされるときに、遷移スライサ２３０−Ｔｉは、レベル「０」に交差するデータ遷移の統計的中央値に揃えられ、データ・スライサ２２０−Ｄｉは、ゼロの垂直（電圧）オフセットを有するデータ・アイの統計的中心値に揃えられ、またエラー・スライサ２４０−Ｅｉは、データ・スライサ２２０−Ｄｉと同じタイミング・アラインメントを有するが、Ｈ０の垂直オフセットを有しており、典型的には、図５に関連して以下でさらに論じられるように、データ・レベルの統計的中央値の中のエラー・スライサ２４０−Ｅｉをアイの中心（内側データ・アイと、外側データ・アイとの間の統計的中央値）に位置づけている。Ｈ０垂直オフセットは、ＶＧＡ適応の一部分として達成され、またエラー・スライサ２４０−Ｅｉは、知られているやり方で、すべてのＲＸＥＱパラメータ、ならびにリモートのＴＸＦＩＲ係数についてのＬＭＳ適応アルゴリズムにおいて使用される。データ・アイ当たりに１つまたは複数のエラー・スライサ２４０−Ｅｉが存在していることもある。
【００１９】
例示の適応アルゴリズム
ＤＦＥ係数、ｃｎ、についてのＬＭＳ適応アルゴリズムは、データ・アイ当たりに１つのエラー・スライサについての例示の場合において、以下の式によって記述され得る。
【００２０】
【数１】
2014023156.tif 000003
【００２１】
式（１）において、データ・スライサ２２０−Ｄｋからの現在のデータ・サンプルＤｋが、エラー・オフセットＥｓｉｇｎｋと同じ符号（ｓｉｇｎ）を有する場合、そのときには排他的なＮＯＲ（「ＸＮＯＲ」）オペレーションは、係数インデックスｎによるデータ・サンプル・オフセットＤｋ−ｎと、エラー・スライサ２４０−Ｅｋからの現在のエラー・サンプル、Ｅｋとに対して適用され、またアップ調整またはダウン調整として係数値の中に蓄積される。
【００２２】
リモートのＴＸＦＩＲフィルタ１１４についての係数についての適応アルゴリズムは、プレ・カーソル適応およびポスト・カーソル適応についての対応する＋１または−１のインデックス・オフセットｎを有する式（１）によって説明される可能性もある。
【００２３】
図２のＶＧＡ１４０についての利得調整と、エラー・ラッチ、２４０−Ｅｉ、についてのオフセットＨ０とについての適応アルゴリズムは、類似している。Ｈ０適応と、ＶＧＡ適応との相互依存については、図３に関連して以下でさらに論じられる。
【００２４】
概して、図２のエラー・ラッチ、２４０−Ｅｉ、についてのオフセットＨ０についての適応は、
【００２５】
【数２】
2014023156.tif 000004
のように記述され得る。
【００２６】
式（２）において、データ・スライサ２２０−Ｄｋからの現在のデータ・サンプルＤｋが、エラー・オフセットＥｓｉｇｎｋと同じ符号を有する場合、そのときには排他的なＮＯＲ「ＸＮＯＲ」オペレーションは、現在のデータ・サンプルＤｋと、エラー・スライサ２４０−Ｅｋからの現在のエラー・サンプル、Ｅｋ、とに対して適用され、またアップ調整またはダウン調整としてエラー・スライサ・オフセット値の中に蓄積される。
【００２７】
等化適応技法のより詳細な考察のためには、例えば、参照により本明細書に組み込まれている「Ａｄａｐｔａｔｉｏｎ  Ｏｆ  Ａ  Ｌｉｎｅａｒ  Ｅｑｕａｌｉｚｅｒ  Ｕｓｉｎｇ  Ａ  Ｖｉｒｔｕａｌ  Ｄｅｃｉｓｉｏｎ  Ｆｅｅｄｂａｃｋ  Ｅｑｕａｌｉｚｅｒ（ＶＤＦＥ）」という名称の米国特許出願公開第２０１０／００４６５９８号を参照されたい。
【００２８】
図３は、式（２）に基づいたＶＧＡ／Ｈ０適応ブロック３００を示すブロック図である。図３に示されるように、データ・スライサ２２０−Ｄｋからの現在のデータ・サンプルＤｋと、エラー・スライサ２４０−Ｅｋからの現在のエラー・サンプル、Ｅｋ、とは、式（２）によって記述されるアップ／ダウン決定ブロック３１０に対して適用され、次いで、アキュムレータ３２０は、Ｈ０の現在のレベルに、それぞれ加算することにより、または現在のレベルから減算することにより、それらの値を蓄積する。コンパレータ３３０は、典型的には、全範囲のＨ０制御よりも狭いＨ０についての上限および下限を受信する。Ｈ０の限度の間の範囲は、ＶＧＡ制御の１つのステップに関係づけられ、またこのステップよりも大きくするべきである。コンパレータ３３０が、Ｈ０制御が上限または下限のＨ０限度に到達していることを決定するときはいつでも、Ｈ０アキュムレータは、フィードバック経路３３５を使用して、（上限と下限との間の）その再スタート・レベルにリセットされ、またＶＧＡ制御３４０は、１だけ増分され、または減分される。例えば、Ｈ０適応がそのアキュムレータ３２０が、下限に到達するようにさせる場合、そのときにはチャネル１２０からの信号は、十分に強くはなく、また信号は、（ＶＧＡ１４０に対して加えられる利得調整信号を増大させることにより）より高い増幅を得るべきである。この場合には、ＶＧＡ利得調整信号（制御）は、１だけ増分される。
【００２９】
図３に示されるアルゴリズムは、Ｈ０が、対応する下限と上限との間の安定したレベルに落ち着くまで、またはＶＧＡ制御３４０が、所定の下限または上限（すべての限度は、典型的にはプログラマブルである）に到達するまで、実行される。後者の場合には、ＶＧＡ制御３４０は、対応して下限または上限において停止し、またＨ０は、使用可能な範囲内のどこでもそのプリセットされた限度を超えて蓄積することが許可される。この場合には、ＶＧＡ増幅は、十分でない可能性があり、また垂直アイ開口部は、悪影響を受ける可能性があり、劣ったジッタ耐性をもたらす。逆に、ＶＧＡ制御３４０が下限に到達する場合、これは、信号が十分に減衰され得ないことを意味することもあり、またＲＸＦＥ１４２を通して、典型的には増幅の欠如ほど致命的ではない飽和を受ける可能性があるが、望ましくない非線形効果を引き起こしてしまう可能性がある。
【００３０】
図４は、式（１）に基づいてリモートのＴＸＦＩＲフィルタ１１４についてのＴＸＦＩＲフィルタ係数適応ブロック４００を示すブロック図である。図４に示されるように、データ・スライサ２２０−Ｄｋからの現在のデータ・サンプルＤｋ、およびエラー・スライサ２４０−Ｅｋからの現在のエラー・サンプル、Ｅｋ、ならびに対応するデータ・スライサ２２０からの先行のデータ・サンプル、または後続のデータ・サンプルＤｋ＋／−１は、式（１）によって記述されるアップ／ダウン決定ブロック４１０に適用され、次いで、アキュムレータ４２０は、それぞれ、現在のアキュムレータ４２０の値に、加算することにより、または現在のアキュムレータ４２０の値から減算することにより、それらの値を蓄積する。アキュムレータ４２０が、上限または下限に到達する場合、クリップ・ブロック４３０は、値をラッチし、また値は、リモートのＳｅｒＤｅｓ１１０−１に対してバック・チャネル１３０を通して送信されるべきアップ要求またはダウン要求としてリンク・ロジック１６５へと伝えられる。このようにして、ＴＸＦＩＲ係数値は、通信チャネル１２０のパラメータに合わせて調整される。
【００３１】
図５は、データ・スライサ２２０−Ｄｉと、エラー・スライサ２４０−Ｅｉとを用いてオーバーレイされたデータ・アイ図５００を示すものである。データ・アイは、内部アイ５１０とも称される内部アイ開口部５１０を有しており、この内部アイ開口部は、トレースが通過していない最小の開口部である。さらに、データ・アイは、外部アイ５２０とも称される外部アイ開口部５２０を有しており、この外部アイ開口部は、データ・アイの最大のものである。多数の実用的なアプリケーションにおいては、データ・スライサ２２０−Ｄｉは、ゼロの垂直（電圧）オフセットを伴ってデータ・アイの統計的中心値に揃えられ、またエラー・スライサ２４０−Ｅｉは、データ・スライサ２２０−Ｄｉと同じタイミング・アラインメントを有するが、ただしＨ０の垂直オフセットを伴っており、典型的には、アイの中心（内部アイ５１０と、外部アイ５２０との間の統計的中央値）におけるデータ・レベルの統計的中央の中にエラー・スライサ２４０−Ｅｉを位置づけている。
【００３２】
内部アイ５１０と外部アイ５２０との上の等化の影響
概して、等化は、データ・アイのサイズを開く（すなわち、データ・マージンを増大させる）ことを目指している。それにもかかわらず、等化は、外部アイ５２０が低減する量よりも少ない量だけ内部アイ５１０を増大させる（例えば、外部アイ５２０は、内部アイ５１０が開くよりももっと閉じる）ことができることが分かっている。これは、内部アイ５１０と、外部アイ５２０との間の統計的中央値を低減するようにさせることになり、またエラー・ラッチ２４０−Ｅｉについてのオフセット・レベルＨ０は、より低い値に再適応させることになる。Ｈ０レベルへの低減は、次には、図３に関連して上記で考察されるように、ＶＧＡ利得調整における増大を引き起こす可能性がある。
【００３３】
外部アイ５２０が閉じるよりも少ない程度まで内部アイ５１０に開くようにさせるいくつかのファクタが存在している。例えば、ＴＸＦＩＲフィルタ１１４は、典型的には、限られた帯域幅を有しており、また低域通過フィルタとしての役割を果たす。したがって、シリアル・データの中のより低い周波数成分は、プリエンファシス・レベルと同じ劣化を受けないようになる。
【００３４】
上記で示されるように、送信ＳｅｒＤｅｓ１１０−１における等化パラメータの適応は、受信ＳｅｒＤｅｓ１１０−２において実行される利得調整および／または等化に悪影響を及ぼす可能性がある（または逆もまた同様である）。例えば、高減衰チャネルの場合には、送信ＳｅｒＤｅｓ１１０−１におけるＴＸＦＩＲ１１４についての係数は、多くの場合に、それらの負の上限に向かって増大され、受信ＳｅｒＤｅｓ１１０−２におけるＶＧＡ１４０に、同様にその上限に落ち着くようにさせることが分かっている。したがって、ＶＧＡ１４０の出力は、ＴＸＦＩＲフィルタ１１４によるエンファシスのさらなる増大に従うことはない。結果として、データ・アイ開口部は、より小さくなり、またレシーバにおけるジッタ耐性は、低減される。
【００３５】
図６は、本発明の限られたＴＸＦＩＲ適応プロセス６００の一実施形態を説明するフロー・チャートである。限られたＴＸＦＩＲ適応プロセス６００は、例えば、ＲＸＥＱ適応ブロック１６０によって実装されることもある。概して、限られたＴＸＦＩＲ適応プロセス６００は、ＴＸＦＩＲ１１４が、ＶＧＡ１４０の能力を超えて、着信ＲＸ信号を必要とされるレベルまで増幅することのないようにする。
【００３６】
図６に示されるように、限られたＴＸＦＩＲ適応プロセス６００は、最初に、ステップ６１０中にＴＸＦＩＲフィルタ１１４のプレ・カーソルと、ポスト・カーソルと、メイン・カーソルとについてのアップ／ダウン調整要求を蓄積する。テストが、ステップ６２０中に実行されて、要求が、アップ要求（プリエンファシスにおける低減は、内部アイ５１０における低減と、外部アイ５２０における増大とを引き起こす）であるかどうかを決定する。ステップ６２０中に、要求がアップ要求（例えば、０１という２進値）であることが決定される場合、そのときにはさらなるテストが、ステップ６３０中に実行されて、ＶＧＡ１４０が、既にその下限にあるかどうかを決定する。ステップ６３０中に、ＶＧＡ１４０が、既にその下限にあることが決定される場合、そのときにはアップ要求は、ステップ６５０において抑制され、またバック・チャネル１４０を介して送信されない。しかしながら、ステップ６３０中に、ＶＧＡ１４０が、その下限にないことが決定される場合、そのときにはアップ要求は、ステップ６４０中にバック・チャネル１４０を介して送信されることが許可される。
【００３７】
しかしながら、ステップ６２０中に、要求が、アップ要求ではないことが決定された場合、そのときにはさらなるテストが、ステップ６６０中に実行されて、要求が、ダウン要求（例えば、１１の２進値または−１の２の補数）であるかどうかを決定し、次いでさらなるテストが、ステップ６７０中に実行されて、ＶＧＡ１４０が、既にその上限にあるかどうかを決定する。ステップ６７０中に、ＶＧＡ１４０が、既にその上限にあることが決定される場合、そのときにはダウン要求（プリエンファシスにおける増大）は、ステップ６８０において抑制され、またバック・チャネル１４０を介して送信されない。しかしながら、ステップ６７０中に、ＶＧＡ１４０が、その上限にないことが決定される場合、そのときにはダウン要求は、ステップ６９０中にバック・チャネル１４０を介して送信されることが許可される。
【００３８】
最終的には、ステップ６２０中に、要求が、アップ要求ではないことが決定され、またステップ６６０中に、要求が、ダウン要求ではないことが決定された場合、そのときには要求は、ステップ６９５中にバック・チャネル１４０を通して送信されない。
【００３９】
同じアルゴリズムが、メイン・カーソルと、プレ・カーソルと、ポスト・カーソルとについて独立して実行されることに留意されたい。
【００４０】
図７は、本発明の限られたＴＸＦＩＲ適応システム７００の一実施形態のブロック図である。図７に示されるように、限られたＴＸＦＩＲ適応システム７００は、図３のＶＧＡ／Ｈ０適応ブロック３００と、図４のＴＸＦＩＲ適応ブロック４００とを備える。図３のＶＧＡ／Ｈ０適応ブロック３００は、それぞれＶＧＡの上限と、下限とが、いつ到達されているかを示す２つのフラグ７０５−Ｈと７０５−Ｌとを生成するように修正されている。
【００４１】
さらに、限られたＴＸＦＩＲ適応システム７００は、それぞれアップ／ダウン要求をゲートする要求ゲート・ブロック（ｒｅｑｕｅｓｔ  ｇａｔｉｎｇ  ｂｌｏｃｋｓ）７１０、７２０を含んでいる。図７に示されるように、要求ゲート・ブロック７１０は、ＴＸＦＩＲ適応ブロック４００からのアップ要求、ならびにＶＧＡ１４０がその下限に到達しているかどうかを示すＶＧＡフラグ７０５−Ｌを受信する。ＶＧＡ下限フラグ７０５−Ｌは、要求ゲート・ブロック７１０についてのディスエーブル信号としての機能を果たす。概して、要求ゲート・ブロック７１０により、アップ要求は、ＶＧＡ１４０が下限の上にある限り、バック・チャネル１４０へと通過することができるようになる。
【００４２】
同様に、要求ゲート・ブロック７２０は、ＴＸＦＩＲ適応ブロック４００からのダウン要求、ならびにＶＧＡ１４０が、その上限に到達しているかどうかを示すＶＧＡフラグ７０５−Ｈを受信する。ＶＧＡ上限フラグ７０５−Ｈは、要求ゲート・ブロック７２０についてのディスエーブル信号としての機能を果たす。概して、要求ゲート・ブロック７２０により、ダウン要求は、ＶＧＡ１４０が、下限の下にある限り、バック・チャネル１４０へと通過することができるようになる。
【００４３】
他の利点のうちでも、開示された例示の改善された適応等化技法は、ＶＧＡ利得適応に基づいてＴＸＦＩＲ係数を調整し、またＶＧＡの限度を超えているＴＸＦＩＲ係数を確立しない。
【００４４】
本発明の技法のうちの少なくとも一部分は、１つまたは複数のＩＣの形で実装されることもある。ＩＣを形成する際に、ダイは、典型的には、半導体ウェーハの表面の上で反復されたパターンの形で製造される。ダイの各々は、本明細書において説明されるストリップライン・デバイスを含んでおり、また他の構造または回路を含むことができる。個別のダイは、ウェーハから切り出され、またはダイシングされ、次いで集積回路としてパッケージングされる。当業者なら、どのようにしてウェーハをダイシングし、またダイをパッケージングして、集積回路を製造するかを知っているであろう。そのようにして製造された集積回路は、本発明の一部分と考えられる。
【００４５】
本発明によるＩＣは、多数のアプリケーション・システムおよび／または電子システムの形で使用される可能性がある。本発明を実装するための適切なシステムは、それだけには限定されないが、通信デバイスと、ケーブル・テレビジョン信号および他の高速信号を配信するためのデバイスとを含むことができる。そのような集積回路を組み込んでいるシステムは、本発明の一部分と考えられる。本明細書において提供される本発明の教示を与えられると、当業者なら、本発明の技法の他の実装形態とアプリケーションとを企図することができるであろう。
【００４６】
方法を利用して、本発明の集積回路の実施形態を形成することができる。集積回路設計は、グラフィカル・コンピュータ・プログラミング言語の形で作り出されることもあり、またコンピュータ・ストレージ媒体（ディスク、テープ、物理的ハード・ドライブ、ストレージ・アクセス・ネットワークなどにおける仮想ハード・ドライブなど）に記憶されることもある。記憶された設計は、フォトリソグラフィー・マスクの製造のための適切なフォーマット（例えば、グラフィック設計システムＩＩ（ＧＤＳＩＩ：Ｇｒａｐｈｉｃ  Ｄｅｓｉｇｎ  Ｓｙｓｔｅｍ  ＩＩ））へと変換されることもあり、このフォトリソグラフィー・マスクは、典型的には、ウェーハに形成される集積回路設計の複数のコピーを含んでいる。フォトリソグラフィー・マスクを利用して、エッチングされ、または他の方法で処理されるべきウェーハ（および／またはその上のレイヤ）のエリアを定める。
【００４７】
結果として得られる集積回路は、ベア・ダイとして、またはパッケージングされた形態で、生のウェーハの形態で（すなわち、複数のパッケージングされていない集積回路を有する単一のウェーハとして）製造業者によって流通させられることもある。後者の場合には、集積回路は、単一の集積回路パッケージ（例えば、マザーボードまたは他のより高レベルのキャリアに取り付けられるリードを有するプラスチック・キャリア）の形で、あるいは複数の集積回路のパッケージ（例えば、表面相互接続または埋込み相互接続のいずれかまたは両方を有するセラミック・キャリア）の形でマウントされる。いずれの場合にも、集積回路は、中間製品（例えば、マザーボード）または最終製品のいずれかの一部分として他のチップ、ディスクリート回路要素、および／または他の信号処理デバイスと一体化される可能性がある。最終製品は、集積回路を含む任意の製品とすることができる。
【００４８】
本明細書において示され、また説明される実施形態および変形形態は、本発明の原理についての単に例示的なものにすぎないこと、また様々な修正形態は、本発明の範囲および趣旨を逸脱することなく当業者によって実装され得ることを理解すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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