(57)【要約】【課題】グローバルシャッタ制御およびローリング読出制御を行う固体撮像素子において、信号電荷の転送ノイズを抑制するとともに消費電力の低減を図る。【解決手段】入射光に応じた信号電荷を発生する光電変換層１０７と、上記信号電荷が蓄積される第１の電荷蓄積部Ｃｐと、電流源１２ｂにより駆動されて第１の電荷蓄積部Ｃｐに蓄積された信号電荷に応じた信号電圧を出力する第１の増幅回路１２、第１の増幅回路１２から出力された信号電圧が蓄積される第２の電荷蓄積部Ｃｓ、上記蓄積された信号電圧を出力する第２の増幅回路１６および第１の増幅回路１２から出力された信号電圧を第２の電荷蓄積部Ｃｓに蓄積させる転送スイッチ１３を含む読出回路１１６が形成された回路基板１０１とが積層された画素部１０が２次元状に複数配列され、電流源１２ｂに対し、第１の増幅回路１２の駆動をオン・オフするスイッチ素子１９を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
入射光の光量に応じた信号電荷を発生する光電変換層と、
該光電変換層において発生した信号電荷が蓄積される第１の電荷蓄積部、電流源を有し、該電流源によって駆動されて前記第１の電荷蓄積部に蓄積された信号電荷に応じた信号電圧を出力する第１の増幅回路、第１の増幅回路から出力された信号電圧が蓄積される第２の電荷蓄積部、第２の電荷蓄積部に蓄積された信号電圧を出力する第２の増幅回路および前記第１の増幅回路と前記第２の増幅回路との間に接続され、前記第１の増幅回路から出力された信号電圧を前記第２の電荷蓄積部に蓄積させる転送スイッチを含む読出回路が形成された回路基板とが積層された画素部が２次元状に複数配列され、
全ての前記画素部が同時に前記第１の電荷蓄積部への前記信号電荷の蓄積を開始し、該第１の電荷蓄積部へ蓄積された信号電荷に応じた信号電圧を前記転送スイッチを介して前記第２の電荷蓄積部へ蓄積した後、該第２の電荷蓄積部へ蓄積された信号電圧が前記画素部の行毎に順次読み出されるよう前記読出回路を制御する制御部を備え、
前記電流源に対し、前記第１の増幅回路の駆動をオン・オフするスイッチ素子が設けられていることを特徴とする固体撮像素子。
【請求項２】
前記第２の電荷蓄積部が、ＭＯＳ（Metal Oxide Semiconductor）キャパシタ、ＭＩＭ（Metal-Insulator-Metal）キャパシタまたはＰＩＰ（Poly-Insulator-Poly）キャパシタで形成されたものであることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記第１の電荷蓄積部の容量よりも前記第２の電荷蓄積部の容量の方が大きいことを特徴とする請求項１または２記載の固体撮像素子。
【請求項４】
前記第１の増幅回路が、ソースフォロワ回路と該ソースフォロワ回路のソース端子に接続された前記電流源とを備えたものであることを特徴とする請求項１から３いずれか１項記載の固体撮像素子。
【請求項５】
前記スイッチ素子が、前記ソースフォロワ回路のソース端子と前記電流源との間に接続されたものであることを特徴とする請求項４記載の固体撮像素子。
【請求項６】
前記電流源が、カレントミラー回路で構成されたものであることを特徴とする請求項１から５いずれか１項記載の固体撮像素子。
【請求項７】
前記信号電荷が正孔であり、
前記読出回路が、ｎＭＯＳで構成されたものであることを特徴とする請求項１から６いずれか１項記載の固体撮像素子。
【請求項８】
前記光電変換層が、有機光電変換膜を含むものであることを特徴とする請求項１から７いずれか１項記載の固体撮像素子。
【請求項９】
前記有機光電変換膜が、全ての前記画素部について共通なものあることを特徴とする請求項８記載の固体撮像素子。
【請求項１０】
請求項１から９いずれか１項記載の固体撮像素子を備えたことを特徴とする撮像装置。
【請求項１１】
入射光の光量に応じた信号電荷を発生する光電変換層と、
該光電変換層において発生した信号電荷が蓄積される第１の電荷蓄積部、電流源を有し、該電流源によって駆動されて前記第１の電荷蓄積部に蓄積された信号電荷に応じた信号電圧を出力する第１の増幅回路、第１の増幅回路から出力された信号電圧が蓄積される第２の電荷蓄積部、第２の電荷蓄積部に蓄積された信号電圧を出力する第２の増幅回路および前記第１の増幅回路と前記第２の増幅回路との間に接続され、前記第１の増幅回路から出力された信号電圧を前記第２の電荷蓄積部に蓄積させる転送スイッチを含む読出回路が形成された回路基板とが積層された画素部が２次元状に複数配列された固体撮像素子の駆動制御方法であって、
全ての前記画素部が同時に前記第１の電荷蓄積部への前記信号電荷の蓄積を開始し、該第１の電荷蓄積部へ蓄積された信号電荷に応じた信号電圧を前記転送スイッチを介して前記第２の電荷蓄積部へ蓄積した後、該第２の電荷蓄積部へ蓄積された信号電圧が前記画素部の行毎に順次読み出されるよう前記読出回路を制御し、
かつ全ての前記画素部の第１の電荷蓄積部へ蓄積された信号電荷を前記第２の電荷蓄積部へ蓄積する際に、前記電流源に対して設けられたスイッチ素子をオンして前記第１の増幅回路を駆動することを特徴とする固体撮像素子の駆動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光の照射を受けて電荷を発生する光電変換部を備えた固体撮像素子およびその固体撮像素子を備えた撮像装置並びにその固体撮像素子の駆動制御方法に関するものである。
【背景技術】
【０００２】
近年、ビデオカメラやデジタルカメラなどが広く一般に普及している。これらのカメラには、ＣＣＤ(Charge Coupled Device)やＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが用いられるが、高速駆動が可能などの観点から、ＣＣＤに変えてＣＭＯＳイメージセンサが主流となってきている。
【０００３】
しかしながら、ＣＭＯＳイメージセンサの問題として、ローリングシャッタ歪の問題がある。ＣＣＤにおいては、全画素を一括で露光し、その後、画素行毎に信号を順次読み出すことによって１フレームの画像信号を取得する。一方、ＣＭＯＳイメージセンサにおいては、画素行毎に露光を順次開始し、画素行毎に信号を順次読み出すことによって１フレームの画像信号を取得する。すなわち、ＣＭＯＳイメージセンサにおいては、画素行毎に露光タイミングが異なることになる。このため、たとえば被写体が高速で動いている場合などは画像が歪んでしまう。この歪みがローリングシャッタ歪である。
【０００４】
このようなローリングシャッタ歪の問題を解決するため、ＣＭＯＳイメージセンサにおいても全画素を一括で露光し、その後、画素行毎に信号を順次読み出す、いわゆるグローバルシャッタ制御およびローリング読出制御を行う方法が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２６３１７８号公報
【特許文献２】特開２０１２−４１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、上述したようなグローバルシャッタ制御およびローリング読出制御を行う場合、一般的には、まず、全ての画素を同時に露光して全ての画素の第１の電荷蓄積部（フォトダイオード）へ信号電荷を蓄積した後、全ての画素で同時に第１の電荷蓄積部に蓄積された信号電荷を第２の電荷蓄積部へ転送し、その第２の電荷蓄積部へ蓄積された信号を画素行毎に順次読み出すことが行われる。
【０００７】
しかしながら、第１の電荷蓄積部から第２の電荷蓄積部に電荷を転送する際、第１の電荷蓄積部が完全空乏化されていない場合には、これに起因して完全な転送が出来ない場合がある。その結果、転送ノイズの影響が大きくなり、またリニアリティ不良などが発生する問題がある。
【０００８】
一方、上述したグローバルシャッタ制御は高速で動く被写体などを撮像するために用いられるケースが多いことから、必然的に露光期間を短くすることが求められる。このため、感度の高いセンサと、Ｆ値の小さい開放系のレンズを用いることが望ましい。
【０００９】
近年、上述したような高い感度を有するセンサとして、受光部に有機光電変換膜を用いた有機ＣＭＯSセンサが提案されている（たとえば特許文献１参照）。この有機ＣＭＯＳセンサは感度が高く、かつＦ値の小さい開放系のレンズを使用することができるなどのメリットを有する。
【００１０】
しかしながら、有機ＣＭＯSセンサのような受光部を読み出し回路の上方に設けた積層型固体撮像素子では、受光部と読み出し回路を電気的に接続する必要があるため、この接続部を完全空乏化することが出来ない。したがって、グローバルシャッタ制御およびローリング読出制御を行う場合、上記の不完全転送の問題が発生する。
【００１１】
また、特許文献２においては、フォトダイオードに蓄積された電荷信号に応じた電圧信号をフォトダイオードに接続されたソースフォロワを構成する増幅回路を用いて出力させて、電圧信号を容量素子に保持する読出回路が提案されている。この構成では、フォトダイオードの出力を容量素子へ保持する際に電荷転送を行わないため、不完全転送に伴う問題が発生しない。
【００１２】
しかしながら、特許文献２の読出回路においては、増幅回路が常に駆動されている状態なので増幅回路による消費電流が大きくなってしまう。特許文献２では１次元のラインセンサの構成が示されているが、特に、特許文献２に記載の読出回路を２次元のイメージセンサに用いた場合には、画素数が多いので増幅回路による消費電流が益々増大することになる。近年、イメージセンサの画素数は高解像度化にともなって増加する傾向にあるので、上述した増幅回路の消費電流の増大は益々影響が大きいものとなる。
【００１３】
本発明は、上記の事情に鑑み、グローバルシャッタ制御およびローリング読出制御を行う積層型固体撮像素子において、上述したような転送ノイズなどの問題を解消するとともに、消費電力の低減を図ることができる固体撮像素子およびその固体撮像素子を備えた撮像装置並びにその固体撮像素子の駆動制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の固体撮像素子は、入射光の光量に応じた信号電荷を発生する光電変換層と、光電変換層において発生した信号電荷が蓄積される第１の電荷蓄積部、電流源を有し、その電流源によって駆動されて第１の電荷蓄積部に蓄積された信号電荷に応じた信号電圧を出力する第１の増幅回路、第１の増幅回路から出力された信号電圧が蓄積される第２の電荷蓄積部、第２の電荷蓄積部に蓄積された信号電圧を出力する第２の増幅回路および第１の増幅回路と第２の増幅回路との間に接続され、第１の増幅回路から出力された信号電圧を第２の電荷蓄積部に蓄積させる転送スイッチを含む読出回路が形成された回路基板とが積層された画素部が２次元状に複数配列され、全ての画素部が同時に第１の電荷蓄積部への信号電荷の蓄積を開始し、第１の電荷蓄積部へ蓄積された信号電荷に応じた信号電圧を転送スイッチを介して第２の電荷蓄積部へ蓄積した後、第２の電荷蓄積部へ蓄積された信号電圧が画素部の行毎に順次読み出されるよう読出回路を制御する制御部を備え、電流源に対し、第１の増幅回路の駆動をオン・オフするスイッチ素子が設けられていることを特徴とする。
【００１５】
また、上記本発明の固体撮像素子においては、第２の電荷蓄積部を、ＭＯＳ（Metal Oxide Semiconductor）キャパシタ、ＭＩＭ（Metal-Insulator-Metal）キャパシタまたはＰＩＰ（Poly-Insulator-Poly）キャパシタで形成することができる。
【００１６】
また、第１の電荷蓄積部の容量よりも第２の電荷蓄積部の容量の方を大きくすることができる。
【００１７】
また、第１の増幅回路を、ソースフォロワ回路と該ソースフォロワ回路のソース端子に接続された電流源とを備えたものとできる。
【００１８】
また、スイッチ素子を、ソースフォロワ回路のソース端子と電流源との間に接続することができる。
【００１９】
また、電流源を、カレントミラー回路で構成することができる。
【００２０】
また、上記信号電荷を正孔とし、読出回路をｎＭＯＳで構成することができる。
【００２１】
また、光電変換層を、有機光電変換膜を含むものとできる。
【００２２】
また、有機光電変換を、全ての画素部について共通なものとできる。
【００２３】
本発明の撮像装置は、上述した固体撮像素子を備えたことを特徴とする。
【００２４】
本発明の固体撮像素子の駆動制御方法は、入射光の光量に応じた信号電荷を発生する光電変換層と、光電変換層において発生した信号電荷が蓄積される第１の電荷蓄積部、電流源を有し、該電流源によって駆動されて第１の電荷蓄積部に蓄積された信号電荷に応じた信号電圧を出力する第１の増幅回路、第１の増幅回路から出力された信号電圧が蓄積される第２の電荷蓄積部、第２の電荷蓄積部に蓄積された信号電圧を出力する第２の増幅回路および第１の増幅回路と第２の増幅回路との間に接続され、第１の増幅回路から出力された信号電圧を第２の電荷蓄積部に蓄積させる転送スイッチを含む読出回路が形成された回路基板とが積層された画素部が２次元状に複数配列された固体撮像素子の駆動制御方法であって、全ての画素部が同時に第１の電荷蓄積部への信号電荷の蓄積を開始し、該第１の電荷蓄積部へ蓄積された信号電荷に応じた信号電圧を転送スイッチを介して第２の電荷蓄積部へ蓄積した後、該第２の電荷蓄積部へ蓄積された信号電圧が画素部の行毎に順次読み出されるよう読出回路を制御し、かつ全ての画素部の第１の電荷蓄積部へ蓄積された信号電荷に応じた信号電圧を第２の電荷蓄積部へ蓄積する際に、電流源に対して設けられたスイッチ素子をオンして第１の増幅回路を駆動することを特徴とする。
【発明の効果】
【００２５】
本発明の固体撮像素子およびその固体撮像素子を備えた撮像装置並びにその固体撮像素子の駆動制御方法によれば、全ての画素部が同時に第１の電荷蓄積部への信号電荷の蓄積を開始し、第１の電荷蓄積部へ蓄積された信号電荷に応じた信号電圧を転送スイッチを介して第２の電荷蓄積部へ蓄積した後、第２の電荷蓄積部へ蓄積された信号電圧が画素部の行毎に順次読み出されるよう制御する固体撮像素子において、第１の電荷蓄積部に蓄積された信号電荷に応じた信電圧号を第１の増幅回路を用いて出力させ、第１の増幅回路から出力された信号電圧を転送スイッチを介して第２の電荷蓄積部に蓄積し、その第２の電荷蓄積部に蓄積した信号電圧を第２の増幅回路を用いて信号線に出力させるようにしたので、上述したような信号電荷の不完全な転送による転送ノイズの発生やリニアリティ不良を解消することができる。
【００２６】
さらに、第１の増幅回路に含まれる電流源に対してスイッチ素子を設け、第１の電荷蓄積部へ蓄積された信号電荷に応じた信号電圧を第２の電荷蓄積部へ蓄積する際に、上記スイッチ素子をオンして第１の増幅回路を駆動するようにしたので、第１の増幅回路を使用しないときにはスイッチ素子をオフして第１の増幅回路をオフ動作させることができるので、第１の増幅回路の消費電力を低減することができる。
【００２７】
また、上記本発明の固体撮像素子において、第２の電荷蓄積部を、ＭＯＳ（Metal Oxide Semiconductor）キャパシタ、ＭＩＭ（Metal-Insulator-Metal）キャパシタまたはＰＩＰ（Poly-Insulator-Poly）キャパシタで形成するようにした場合には、第２の電荷蓄積部を不純物領域から形成する場合と比較すると第２の電荷蓄積部への漏れ光の入射の影響を小さくすることができ、また、暗電流も少なくすることができる。
【００２８】
また、第１の電荷蓄積部の容量よりも第２の電荷蓄積部の容量の方を大きくした場合には、第２の増幅回路によるノイズを無視することができる。
【００２９】
また、第１の増幅回路をソースフォロワ回路から構成するようにすれば、第１の増幅回路の面積を小さくすることができる。
【００３０】
また、第１の増幅回路に含まれる電流源をカレントミラー回路から構成するようにした場合には、電流源の面積を小さくすることができる。
【００３１】
また、第１の電荷蓄積部に蓄積される信号電荷を正孔とし、読出回路をｎＭＯＳから構成するようにした場合には、第１の電荷蓄積部および第２の電荷蓄積部の暗電流の影響を小さくすることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の固体撮像素子の一実施形態を構成する画素部を示す図
【図２】本発明の固体撮像素子の一実施形態の断面模式図
【図３】図２に示す固体撮像素子の周辺回路を含む全体構成を示す図
【図４】本発明の固体撮像素子の一実施形態の動作を説明するためのタイミングチャート
【発明を実施するための形態】
【００３３】
以下、図面を参照して本発明の固体撮像素子の一実施形態について説明する。図１は、本実施形態の固体撮像素子を構成する多数の画素部のうちの１つの画素部の回路構成を示す図である。本実施形態の固体撮像素子は、図１に示す画素部１０を２次元状に多数配列したものである。
【００３４】
画素部１０は、図１に示すように、光電変換部１１と、第１の電荷蓄積部Ｃｐと、第１の増幅回路１２と、転送トランジスタ１３（請求項における転送スイッチに相当するものである）と、第２の電荷蓄積部Ｃｓと、第２の増幅回路１６と、選択トランジスタ１７と、リセットトランジスタ１８と、書き込みトランジスタ１９（請求項におけるスイッチ素子に相当するものである）とを備えている。第１の増幅回路１２と、転送トランジスタ１３と、第２の増幅回路１６と、選択トランジスタ１７と、リセットトランジスタ１８と、書き込みトランジスタ１９は、それぞれｎチャネルのＭＯＳトランジスタで構成されている。ノードＰＤおよびフローティングディフュージョンノードＦＤはそれぞれ第１、第２の増幅回路１２，１６の入力ノードである。
【００３５】
光電変換部１１は、画素電極１０４と、画素電極１０４に対向して設けられた対向電極１０８と、画素電極１０４と対向電極１０８との間に設けられた光電変換層１０７とを備えている。
【００３６】
画素電極１０４は、画素部１０毎に区分された電極であり、たとえばＩＴＯやアルミニウムや窒化チタンなどのような透明または不透明な導電性材料から形成されるものである。画素電極１０４は、光電変換層１０７において発生した電荷を画素部１０毎に捕集するものである。
【００３７】
対向電極１０８は、画素電極１０４との間で光電変換層１０７に電圧を印加し、光電変換層１０７に電界を生じさせるための電極である。対向電極１０８は、光電変換層１０７よりも光の入射面側に設けられており、対向電極１０８を透過して光電変換層１０７に光を入射させる必要があるため、入射光に対して透明なＩＴＯなどの導電性材料から形成される。なお、本実施形態における対向電極１０８は、全ての画素部１０で共通の１枚の電極から構成されるものであるが、画素部１０毎に分割する構成としてもよい。また、本実施形態においては、この対向電極１０８に正のバイアス電圧が印加され、画素電極１０４によって正孔が捕集されるものとする。
【００３８】
光電変換層１０７は、入射光を吸収し、その吸収した光量に応じた電荷を発生する有機光電変換膜または無機光電変換膜を含むものである。なお、光電変換層１０７と対向電極１０８との間、または光電変換層１０７と画素電極１０４との間に、電極から光電変換層１０７へ電荷が注入されるのを抑制する電荷ブロッキング層などの機能層を設けるようにしてもよい。
【００３９】
ノードＰＤは、第１の増幅回路１２の入力ノードであり、画素電極１０４と読出回路１１６をつなぐノードである。具体的には、ノードＰＤは、画素電極１０４、ソースフォロワ回路１２ａのゲート、リセットトランジスタ１８のドレインが電気的につながったノードである。画素電極１０４と読出回路１１６をつなぐために、ノードＰＤにはｎ型不純物領域がつながっており、このため、ノードＰＤは完全空乏化できない。
【００４０】
第１の電荷蓄積部ＣｐはノードＰＤにつながった電荷蓄積部である。ノードＰＤのｎ型不純物領域や配線の寄生容量などによって第１の電荷蓄積部Ｃｐは形成される。光電変換層１０７で発生し、画素電極１０４に捕集され、第１の電荷蓄積部Ｃｐに蓄積された信号電荷（電子または正孔）の量に応じてノードＰＤの電位が変化する。
【００４１】
第１の増幅回路１２は、電流源１２ｂを有し、この電流源１２ｂによって駆動されて第１の電荷蓄積部Ｃｐに蓄積された信号電荷に応じた信号電圧をノードＰＤから第２の電荷蓄積部Ｃｓに向かって出力するものである。本実施形態における第１の増幅回路１２は、ソースフォロワ回路１２ａと上述した電流源１２ｂとを備えたものであり、ソースフォロワ回路１２ａのトランジスタのソース端子に書き込みトランジスタ１９を介して電流源１２ｂが接続されている。電流源１２ｂは、画素部１０毎に設けられるものであり、本実施形態における電流源１２ｂはカレントミラー回路によって構成されるものである。
【００４２】
転送トランジスタ１３は、第１の増幅回路１２から出力された信号電圧を第２の電荷蓄積部Ｃｓに蓄積させるものである。
【００４３】
フローティングディフュージョンノードＦＤは、第２の増幅回路１６のゲートにつながっており、第２の増幅回路１６の入力ノードである。また、フローティングディフュージョンノードＦＤは転送トランジスタ１３を介して第１の増幅回路１２の出力にもつながっている。フローティングディフュージョンノードＦＤには第２の電荷蓄積部Ｃｓがつながっている。
【００４４】
第２の電荷蓄積部Ｃｓは、第１の増幅回路１２から出力された信号電圧を蓄積するために、フローティングディフュージョンノードＦＤにつながったものである。第２の電荷蓄積部Ｃｓとしては、ＭＯＳ（Metal Oxide Semiconductor）キャパシタ、ＭＩＭ（Metal-Insulator-Metal）キャパシタまたはＰＩＰ（Poly-Insulator-Poly）キャパシタで形成することが望ましい。第２の電荷蓄積部Ｃｓをこれらのキャパシタよって形成することによって、不純物領域から形成する場合と比較すると第２の電荷蓄積部Ｃｓへの漏れ光の入射の影響を小さくすることができ、また、暗電流も少なくすることができる。
【００４５】
また、第２の電荷蓄積部Ｃｓは、転送トランジスタ１３のスイッチング等によるノイズを低減するため、容量が大きい方が好ましい。第１の電荷蓄積部Ｃｐは光電変換膜から発生した信号電荷を電圧に変換するため、容量を大きくすると感度低下の問題を引き起こすが、第２の電荷蓄積部Ｃｓは第１の増幅回路１２からの信号電圧を保持するため、容量を大きくしても感度には影響しない。したがって、第２の電荷蓄積部Ｃｓの容量を第１の電荷蓄積部Ｃｐの容量よりも大きくなるように形成することが望ましい。第２の電荷蓄積部Ｃｓの容量制御の方法としては、たとえば第２の電荷蓄積部Ｃｓを構成する電極の面積を制御するようにすればよい。
【００４６】
第２の増幅回路１６は、第２の電荷蓄積部Ｃｓに蓄積された信号電圧を信号線に出力するものである。第２の増幅回路１６は、そのソース端子に接続された選択トランジスタ１７がオンされたときに駆動して信号電圧を信号線に出力するものである。
【００４７】
選択トランジスタ１７は、そのソース端子が信号線に接続されるものであり、各画素部１０の第２の増幅回路１６から出力される信号を列ごとに設けられた信号線に選択的に出力するためのものである。選択トランジスタ１７のゲート端子ＲＷに印加される選択パルスがハイレベルになると、選択トランジスタ１７はオンし、これにより各画素部１０の第２の増幅回路１６から出力された信号が信号線に出力される。
【００４８】
リセットトランジスタ１８は、ノードＰＤの電位を基準電位にリセットするものである。リセットトランジスタ１８のドレイン端子はノードＰＤにつながっており、また、ソース端子はリセット電源が接続されており、このリセット電源によって基準電圧ＲＤ１が供給される。リセットトランジスタ１８のゲート端子ＲＳ１に印加されるリセットパルスがハイレベルになると、リセットトランジスタ１８がオンし、リセットトランジスタ１８のソースからドレインに電子が注入される。そして、この電子の注入によってノードＰＤの電位が降下して基準電位ＲＤ１にリセットされる。
【００４９】
書き込みトランジスタ１９は、電流源１２ｂによる第１の増幅回路１２の駆動をオン・オフするものである。書き込みトランジスタ１９は、第１の増幅回路１２のソースフォロワ回路１２ａのソース端子と電流源１２ｂとの間に接続されるものであり、書き込みトランジスタ１９のゲート端子Ｗｒｉｔｅに印加される書き込みパルスがハイレベルになると、書き込みトランジスタ１９はオンし、これによりソースフォロワ回路１２ａと電流源１２ｂとが接続されて第１の増幅回路１２が駆動することになる。このように書き込みトランジスタ１９を設けて書き込みのときにのみ選択した画素部１０の第１の増幅回路１２をオンすることで、書き込みトランジスタ１９を設けずに全ての画素部１１の第１の増幅回路１２を常にオンしていた場合と比較して、消費電力を劇的に低減することができる。
【００５０】
図２は、図１に示した画素部１０を２次元状に多数配列した固体撮像素子１００の断面模式図である。なお、図２においては、図１に示した画素部１０と同じ構成については同じ名称と符号を付している。
【００５１】
固体撮像素子１００は、図２に示すように、回路基板１０１と、配線層１０２と、接続電極１０３と、画素電極１０４と、接続配線１０５と、接続部１０６と、光電変換層１０７と、対向電極１０８と、封止層１１０と、カラーフィルタ１１１と、遮光層１１３と、保護層１１４と、対向電極電圧供給部１１５と、読出回路１１６とを備えている。
【００５２】
回路基板１０１は、読出回路１１６が形成されるものであり、Ｓｉなどの半導体基板から構成されるものである。回路基板１０１上には配線層１０２が形成されており、この配線層１０２に形成された接続配線１０５によって読出回路１１６と画素電極１０４とが接続されている。また、配線層１０２の表面には複数の画素電極１０４と１つ以上の接続電極１０３とが形成されている。
【００５３】
光電変換層１０７は、上述したように受光した光に応じて電荷を発生するものである。光電変換層１０７は、複数の画素電極１０４を覆うように設けられている。光電変換層１０７は、画素電極１０４の上では一定の膜厚となっているが、画素部以外（有効画素領域外）では膜厚が変化していても問題ない。
【００５４】
対向電極１０８は、画素電極１０４と対向する電極であり、光電変換層１０７を覆うように設けられている。対向電極１０８は、光電変換層１０７よりも外側に配置された接続電極１０３の上にまで形成されており、接続電極１０３と電気的に接続されている。
【００５５】
接続部１０６は、配線層１０２に埋設されており、接続電極１０３と対向電極電圧供給部１１５とを電気的に接続するためのプラグなどである。対向電極電圧供給部１１５は、回路基板１０１に形成され、接続部１０６および接続電極１０３を介して対向電極１０８に所定の電圧を印加するものである。なお、対向電圧供給部１１５は、回路基板１０１に形成された構成ではなく、直接外部の電源とつながった構成としても良い。
【００５６】
読出回路１１６は、図１に示した第１の電荷蓄積部Ｃｐと、第１の増幅回路１２と、転送トランジスタ１３と、第２の電荷蓄積部Ｃｓと、第２の増幅回路１６と、選択トランジスタ１７と、リセットトランジスタ１８と、書き込みトランジスタ１９と、第１の増幅回路１２の入力ノードＰＤと、第２の増幅回路１６の入力ノードであるフローティングディフュージョンノードＦＤとを備え、配線層１０２中の金属配線によって配線されたものである。読出回路１１６は、複数の画素電極１０４の各々に対応して回路基板１０１に設けられており、対応する画素電極１０４で捕集された電荷に応じた信号を読み出すものである。
【００５７】
封止層１１０は、対向電極１０８を覆うように設けられている。
【００５８】
カラーフィルタ１１１は、封止層１１０上の各画素電極１０４と対向する位置に形成されている。遮光層１１３は、封止層１１０上のカラーフィルタ１１１を設けた領域以外に形成されており、有効画素領域以外に形成された光電変換層１０７に光が入射するのを防止するものである。カラーフィルタ１１１としては、たとえばベイヤー配列のカラーフィルタを用いることができるが、これに限らず、補色型のカラーフィルタやその他の公知なカラーフィルタを用いることができる。
【００５９】
保護層１１４は、カラーフィルタ１１１および遮光層１１３上に形成されており、固体撮像素子全体を保護するものである。
【００６０】
図３は、図２に示した固体撮像素子１００の周辺回路を含む全体構成を示す図である。図３に示すように、本実施形態の固体撮像素子１００は、垂直ドライバ１２１と、制御部１２２と、信号処理回路１２３と、水平ドライバ１２４と、ＬＶＤＳ１２５と、シリアル変換部１２６と、パッド１２７とを備えている。図３に示す画素領域は、図２に示した固体撮像素子１００の画素部１０が配列された領域を表している。
【００６１】
制御部１２２は、タイミングジェネレータなどを備えたものであり、フレーム同期信号ＶＤや行同期信号ＨＤを出力するとともに、垂直ドライバ１２１や水平ドライバ１２４の動作を制御することによって画素部１０における信号電荷の読出しなどを制御するものである。特に、本実施形態における制御部１２２は、全ての画素部１０が同時に第１の電荷蓄積部Ｃｐへの信号電荷の蓄積を開始し、その第１の電荷蓄積部Ｃｐへ蓄積された信号電荷に応じた信号電圧を同時に第２の電荷蓄積部Ｃｓへ蓄積した後、その第２の電荷蓄積部Ｃｓへ蓄積された信号電圧が画素部１０の行毎に順次読み出されるように読出回路１１６を制御するものである。すなわち、制御部１２２は、いわゆるグローバルシャッタ制御かつローリング読出制御を行うものである。
【００６２】
垂直ドライバ１２１は、制御部１２２から出力された制御信号に基づいて、読出回路１１６に対して転送パルス、リセットパルス、および選択パルスを出力し、読出回路１１６におけるリセット動作や電荷信号の読出し動作を制御するものである。また、本実施形態における垂直ドライバ１２１は、読出回路１１６における書き込みトランジスタ１９をオン・オフするための書き込みパルスも出力するものである。
【００６３】
信号処理回路１２３は、読出回路１１６の各列に対応して設けられるものである。信号処理回路１２３は、対応する列から出力された信号に対し、相関二重サンプリング（ＣＤＳ）処理を行ない、処理後の信号をデジタル信号に変換するＡＤＣ回路を備えたものである。信号処理回路１２３で処理後の信号は、列毎に設けられたメモリに記憶される。
【００６４】
水平ドライバ１２４は、信号処理回路１２３のメモリに記憶された画素部１０の１行分の信号を順次読出してＬＶＤＳ１２５に出力する制御を行なうものである。
【００６５】
ＬＶＤＳ１２５は、ＬＶＤＳ（ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）に従ってデジタル信号を伝送する。シリアル変換部１２６は、入力されるパラレルのデジタル信号をシリアルに変換して出力するものである。パッド１２７は、外部との入出力に用いるインターフェースである。
【００６６】
次に、本実施形態の固体撮像素子１００の動作について説明する。図４は、グローバルシャッタ制御による全画素部の露光タイミングと、所定の画素部１０の行の信号電荷の読出タイミングの一例を示すものである。
【００６７】
本実施形態の固体撮像素子１００においては、まず、図４に示すように、全画素部１０のリセットトランジスタ１８のゲート端子ＲＳ１に対してリセットパルスが供給され、これにより全画素部１０のリセットトランジスタ１８がオンすることによって全画素部１０で第１の電荷蓄積部ＣｐおよびノードＰＤがリセットされる。また、このとき全画素部１０の転送トランジスタ１３がオンするように、全画素部１０の転送トランジスタ１３のゲート端子Ｔｘに対してもパルスが供給され、これによって全画素部１０のフローティングディフュージョンノードＦＤおよび第２の電荷蓄積部Ｃｓがリセットされる。
【００６８】
そして、リセットパルスをローレベルにして全画素部１０のリセットトランジスタ１８および転送トランジスタ１３をオフし、全画素部１０の第１の電荷蓄積部Ｃｐへの信号電荷の蓄積を開始する。蓄積期間中は、第１の電荷蓄積部Ｃｐへの蓄積信号電荷量に応じて、ノードＰＤの電位が変化する。
【００６９】
第１の電荷蓄積部Ｃｐへの信号電荷の蓄積を開始した後、所定期間が経過した時点において、全画素部１０の転送トランジスタ１３のゲート端子Ｔｘに対して転送パルスを供給するとともに、書き込みトランジスタ１９のゲート端子Ｗｒｉｔｅに対して書き込みパルスを供給する。そして、これにより全画素部１０の転送トランジスタ１３がオンするとともに、第１の増幅回路１２のソースフォロワ回路１２ａと電流源１２ｂとが書き込みトランジスタ１９を介して接続されて第１の増幅回路１２が駆動され、全画素部１０のノードＰＤの信号電圧がフローティングディフュージョンノードＦＤに出力され、第２の電荷蓄積部Ｃｓに保持される。その後、転送トランジスタ１３をオフにし、書き込みパルスをローレベルにして第１の増幅回路１２からの信号電圧の出力を完了する。
【００７０】
上記のようにして第１フレームのグローバルシャッタ制御が行われ、全画素部１０の第２の電荷蓄積部Ｃｓに対して信号電圧が保持される。
【００７１】
次いで、上述したようにして第２の電荷蓄積部Ｃｓに蓄積された信号電圧が、画素部１０の行毎に順次読み出される。図４においては、画素部１０の全ての行のうちの所定の１行の読出制御を示しているが、図４に示す読出制御が各行毎に順次行われるものとする。
【００７２】
まず、所定行の画素部１０の選択トランジスタ１７のゲート端子ＲＷに対して選択パルスが供給され、これにより所定行の画素部１０の選択トランジスタ１７がオンすることによって所定行の画素部１０の第２の電荷蓄積部Ｃｓに蓄積された信号電圧が読み出され、第２の増幅回路１６から信号線に蓄積信号が出力される。
【００７３】
その後、所定行の画素部１０のリセットトランジスタ１８のゲート端子ＲＳ１に対してリセットパルスが供給され、これにより所定行の画素部１０のリセットトランジスタ１８がオンされ、所定行の画素部１０のノードＰＤが再びリセットされる。
【００７４】
次いで、このリセットの直後に、全画素部１０の転送トランジスタ１３のゲート端子Ｔｘに対して転送パルスが供給されるとともに、書き込みトランジスタ１９のゲート端子Ｗｒｉｔｅに対して書き込みパルスが供給される。そして、これにより全画素部１０の転送トランジスタ１３がオンするとともに、第１の増幅回路１２のソースフォロワ回路１２ａと電流源１２ｂとが書き込みトランジスタ１９を介して接続されて第１の増幅回路１２が駆動され、全画素部１０のノードＰＤのリセット直後の信号電圧が、フローティングディフュージョンノードＦＤおよび第２の電荷蓄積部Ｃｓに向かって出力される。
【００７５】
次に、転送トランジスタ１３に供給されているリセットパルスがローレベルとなって転送トランジスタ１３はオフされるとともに、書き込みトランジスタ１９に供給されている書き込みパルスがローレベルとなって書き込みトランジスタ１９がオフされることによって、所定行の画素部１０の第２の電荷蓄積部Ｃｓにリセット電圧が保持され、フローティングディフュージョンノードＦＤから第２の増幅回路１６を介して信号線にリセット信号が出力される。
【００７６】
そして、各信号線に出力された蓄積信号とリセット信号が信号処理回路１２３に出力され、信号処理回路１２３において相関２重サンプリング処理が行われ、蓄積信号とリセット信号との差分が画像信号として取得される。
【００７７】
上述したような読出制御が画素部１０の各行について順次行われ、第１フレームの画像信号が取得される。
【００７８】
そして、再び、上述したグローバルシャッタ制御とローリング読出制御とが行われることによって第２フレームの画像信号が取得され、その後、同じ処理が順次繰り返されて行われることによって各フレームの画像信号が順次取得される。
【００７９】
上記実施形態の固体撮像素子１００によれば、第１の電荷蓄積部Ｃｐに蓄積された信号電荷に応じた信号を第１の増幅回路１２を用いて出力させ、第１の増幅回路１２から出力された信号電圧を転送スイッチ１３を介して第２の電荷蓄積部Ｃｓに蓄積し、その第２の電荷蓄積部Ｃｓに蓄積した信号を第２の増幅回路１６を用いて信号線に出力させるようにしたので、従来のような第１の電荷蓄積部Ｃｐに蓄積された信号電荷の不完全な転送による転送ノイズの発生やリニアリティ不良を解消することができる。
【００８０】
さらに、第１の増幅回路１２に含まれる電流源１２ｂに対して書き込みトランジスタ１９を設け、第１の電荷蓄積部Ｃｐへ蓄積された信号電荷に応じた信号電圧を第２の電荷蓄積部Ｃｓへ蓄積する際に、上記書き込みトランジスタ１９をオンして第１の増幅回路１２を駆動するようにしたので、第１の増幅回路１２を使用しないときには書き込みトランジスタ１９をオフして第１の増幅回路１２をオフ動作させることができるので、第１の増幅回路１２の消費電力を低減することができる。
【００８１】
また、本実施形態の固体撮像素子１００において、たとえば電流源１２ｂをカレントミラー回路で構成することで、１つの画素部１０あたり２個のトランジスタで安定な電流源を構成することができる。この場合、１つの画素部１０に８個のトランジスタを含むことになり、１つの画素部の読出回路１１６のサイズが比較的大きくなることになるが、本実施形態の固体撮像素子１００は、図２に示すように読出回路１１６が形成された回路基板１０１の上に配線層１０２および光電変換層１０７が積層される構成なので、読出回路１１６のサイズに影響されることなく受光部の開口を十分に確保することができる。
【００８２】
また、本実施形態の固体撮像素子１００において、第１の電荷蓄積部Ｃｐに蓄積される信号電荷を正孔とし、読出回路１１６をｎＭＯＳから構成するようにした場合には、第１の電荷蓄積部Ｃｐおよび第２の電荷蓄積部Ｃｓとも信号電荷量が少ない場合に電圧が低くなるため、第１の電荷蓄積部Ｃｐおよび第２の電荷蓄積部Ｃｓの暗電流の影響を小さくすることができる。
【００８３】
なお、上記実施形態の固体撮像素子１００においては、対向電極１０８に正のバイアス電圧を印加し、画素電極１０４によって正孔を捕集するようにしたが、これに限らず、対向電極１０８に負のバイアス電圧を印加し、画素電極１０４によって電子を捕集するようにしてもよい。
【００８４】
また、上記実施形態の固体撮像素子１００においては、読出回路１１６の各トランジスタにｎＭＯＳを用いるようにしたが、ｐＭＯＳを用いるようにしてもよい。
【００８５】
上述した駆動タイミングでは行順次読み出し期間中、リセットトランジスタはオフとしたが、オンとしても構わない。これにより行順次読み出し期間中に光電変換層１０７で発生した信号電荷が第１の電荷蓄積部Ｃｐに蓄積せず、常にＲＤ１へ排出されるため、基板中にあふれた電荷が他のノードへ流入する不具合をより効果的に抑制することが出来る。
【００８６】
画素電極で正孔を捕集する構成の場合、ノードＰＤの電位が上がりすぎるのを防ぐための保護回路を設けても良い。これにより、ノードＰＤの電位が上がりすぎることによる故障を抑えることが出来る。
【００８７】
また、上述した実施形態の固体撮像素子は、種々の撮像装置に用いることができる。撮像装置としては、たとえばデジタルカメラ、デジタルビデオカメラ、電子内視鏡、カメラ付携帯電話などがある。
【符号の説明】
【００８８】
１０   画素部
１１   光電変換層
１２   第１の増幅回路
１２ａ ソースフォロワ回路
１２ｂ 電流源
１３   転送トランジスタ
１６   第２の増幅回路
１７   選択トランジスタ
１８   リセットトランジスタ
１９   書き込みトランジスタ
１００ 固体撮像素子
１０１ 回路基板
１０２ 配線層
１０４ 画素電極
１０７ 光電変換層
１１６ 読出回路
１２１ 垂直ドライバ
１２２ 制御部
１２３ 信号処理回路
Ｃｐ   第１の電荷蓄積部
ＰＤ   第１の増幅回路の入力ノード
ＦＤ   フローティングディフュージョンノード
Ｃｓ   第２の電荷蓄積部
【図１】
2014078869.tif 000003
【図２】
2014078869.tif 000004
【図３】
2014078869.tif 000005
【図４】
2014078869.tif 000006