(57)【要約】【課題】本発明は、伝送路において生じるノイズを、簡易な構成で抑制できるデータ伝送装置およびデータ伝送方法を提供することを目的とする。【解決手段】本発明は、第１クロック期間における各画像信号と、第１クロック期間の次のクロック期間である第２クロック期間における、対応する各画像信号とを比較する比較部５０と、比較部５０における比較の結果、第１クロック期間における各画像信号と、第２クロック期間における対応する各画像信号とがすべて一致する場合、第２クロック期間における各画像信号を無効化させる無効化部５３とを備える。【選択図】図７
2014215486.tif 000002
【特許請求の範囲】
【請求項１】
１つのクロック期間において複数の画像信号が割り当てられたデジタルデータを用いて、画像表示装置に前記画像信号をシリアル伝送するデータ伝送装置において、
第１クロック期間における各前記画像信号と、前記第１クロック期間の次のクロック期間である第２クロック期間における、対応する各前記画像信号とを比較する比較部と、
前記比較部における比較の結果、前記第１クロック期間における各前記画像信号と、前記第２クロック期間における対応する各前記画像信号とがすべて一致する場合、前記第２クロック期間における各前記画像信号を無効化させる無効化部とを備えることを特徴とする、
データ伝送装置。
【請求項２】
前記無効化部が、前記第２クロック期間の連続する時間領域に割り当てられた各前記画像信号間で、前記デジタルデータのＨｉｇｈ状態およびＬｏｗ状態の違いをなくすことで、前記第２クロック期間における各前記画像信号を無効化させることを特徴とする、
請求項１に記載のデータ伝送装置。
【請求項３】
前記比較部における比較の結果、前記第１クロック期間における各前記画像信号と、前記第２クロック期間における対応する各前記画像信号とがすべて一致する場合、前記第２クロック期間の前記デジタルデータにおいてフラグ信号を設定するフラグ設定部をさらに備えることを特徴とする、
請求項１または２に記載のデータ伝送装置。
【請求項４】
前記無効化部が、前記第２クロック期間における前記フラグ信号を除く前記デジタルデータを、すべてＨｉｇｈ状態にする、または、すべてＬｏｗ状態にすることで、前記第２クロック期間におけるすべての前記画像信号を無効化させることを特徴とする、
請求項３に記載のデータ伝送装置。
【請求項５】
前記フラグ設定部が、前記第２クロック期間の前記デジタルデータにおいて前記画像信号が割り当てられていない時間領域に、前記フラグ信号を設定することを特徴とする、
請求項３または４に記載のデータ伝送装置。
【請求項６】
前記フラグ設定部が、前記第２クロック期間の前記デジタルデータにおいて、画像の制御内容を示す複数の制御信号間の、特定の組み合わせに対して、前記フラグ信号を設定することを特徴とする、
請求項３または４に記載のデータ伝送装置。
【請求項７】
前記シリアル伝送された前記第２クロック期間の各前記画像信号が前記無効化されている場合、前記第１クロック期間における各前記画像信号に基づいて、前記画像表示装置において画像を出力させる出力制御部をさらに備えることを特徴とする、
請求項１〜６のいずれかに記載のデータ伝送装置。
【請求項８】
請求項３に記載の前記フラグ信号が設定されていた場合に、前記出力制御部が、前記第１クロック期間における各前記画像信号に基づいて、前記画像表示装置において画像を出力させることを特徴とする、
請求項７に記載のデータ伝送装置。
【請求項９】
１つのクロック期間において複数の画像信号が割り当てられたデジタルデータを用いて、画像表示装置に前記画像信号をシリアル伝送するデータ伝送装置において、
（ａ）第１クロック期間における各前記画像信号と、前記第１クロック期間の次のクロック期間である第２クロック期間における、対応する各前記画像信号とを比較する工程と、
（ｂ）前記工程（ａ）における比較の結果、前記第１クロック期間における各前記画像信号と、前記第２クロック期間における対応する各前記画像信号とがすべて一致する場合、前記第２クロック期間における各前記画像信号を無効化させる工程とを備えることを特徴とする、
データ伝送方法。
【請求項１０】
前記工程（ｂ）が、前記第２クロック期間の連続する時間領域に割り当てられた各前記画像信号間で、前記デジタルデータのＨｉｇｈ状態およびＬｏｗ状態の違いをなくすことで、前記第２クロック期間における各前記画像信号を無効化させる工程であることを特徴とする、
請求項９に記載のデータ伝送方法。
【請求項１１】
（ｃ）前記工程（ａ）における比較の結果、前記第１クロック期間における各前記画像信号と、前記第２クロック期間における対応する各前記画像信号とがすべて一致する場合、前記第２クロック期間の前記デジタルデータにおいてフラグ信号を設定する工程をさらに備えることを特徴とする、
請求項９または１０に記載のデータ伝送方法。
【請求項１２】
前記工程（ｂ）が、前記第２クロック期間における前記フラグ信号を除く前記デジタルデータを、すべてＨｉｇｈ状態にする、または、すべてＬｏｗ状態にすることで、前記第２クロック期間におけるすべての前記画像信号を無効化させる工程であることを特徴とする、
請求項１１に記載のデータ伝送方法。
【請求項１３】
前記工程（ｃ）が、前記第２クロック期間の前記デジタルデータにおいて前記画像信号が割り当てられていない時間領域に、前記フラグ信号を設定する工程であることを特徴とする、
請求項１１または１２に記載のデータ伝送方法。
【請求項１４】
前記工程（ｃ）が、前記第２クロック期間の前記デジタルデータにおいて、画像の制御内容を示す複数の制御信号間の、特定の組み合わせに対して、前記フラグ信号を設定する工程であることを特徴とする、
請求項１１または１２に記載のデータ伝送方法。
【請求項１５】
（ｄ）前記シリアル伝送された前記第２クロック期間の各前記画像信号が前記無効化されている場合、前記第１クロック期間における各前記画像信号に基づいて、前記画像表示装置において画像を出力させる工程をさらに備えることを特徴とする、
請求項９〜１４のいずれかに記載のデータ伝送方法。
【請求項１６】
前記工程（ｄ）が、請求項１１に記載の前記工程（ｃ）において前記フラグ信号が設定されていた場合に、前記第１クロック期間における各前記画像信号に基づいて、前記画像表示装置において画像を出力させる工程であることを特徴とする、
請求項１５に記載のデータ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ伝送装置およびデータ伝送方法に関し、特に、１つのクロック期間において複数の画像信号が割り当てられたデジタルデータを用いて、画像表示装置に画像信号をシリアル伝送するデータ伝送装置およびデータ伝送方法に関するものである。
【背景技術】
【０００２】
省電力化および伝送路の削減等を目的として、１つのクロック期間において複数の画像信号を割り当てて（マッピングして）シリアル伝送するＬＶＤＳ（Ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）等を用いたデータ伝送装置が、広く用いられている（例えば特許文献１および２）。この伝送方法では、割り当てられた複数の画像信号は、２本の配線ペア間の電圧差を検出することで識別される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２８７１５４号公報
【特許文献２】特開２０１０−２１０６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の伝送方法では、１つのクロック期間内に複数の画像信号を集約して伝送する性質上、各画像信号間の識別のために、伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態を繰り返す必要がある。なお、この伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態は、２本の配線ペア間の電圧差の大きさによって定められるものである。
【０００５】
上記のような必要性から、例えば画面一面が単一色で表示される場合であっても、１つのクロック期間内に割り当てられた各画像信号間では、デジタルデータのＨｉｇｈ状態およびＬｏｗ状態が繰り返される。デジタルデータのＨｉｇｈ状態およびＬｏｗ状態の繰り返しは省電力化を妨げるものであり、また、伝送路における当該Ｈｉｇｈ状態およびＬｏｗ状態の繰り返しは、電磁波として放出されるノイズ（ＥＭＩ：Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を発生させるものである。
【０００６】
実際、ＰＣ等の表示画像において、中間調の単一色を用いている表示状態は数多く見受けられるが、伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態の繰り返しによって、電磁波として放出されるノイズ（ＥＭＩ）が発生している。
【０００７】
このようなノイズを抑制しようとする場合には、デジタルデータを伝送するためのトランスミッタおよびレシーバにおいて、複雑な演算回路を設ける必要がある。特許文献１および特許文献２においては、ＬＶＤＳ等の差動インターフェイスのデジタルデータに対して演算を加えることでノイズ（ＥＭＩ）の抑制を計っているが、そのためにトランスミッタおよびレシーバにおいて複雑な回路を設けている。
【０００８】
さらに、１つのクロック期間中に割り当てられた各画像信号は時間的に圧縮されてマッピングされていることから、伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態の繰り返し周波数は、クロック周期の数倍になっている。これにより、電磁波として放射されるノイズの発生はさらに促進される。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、複数の画像信号が割り当てられたデジタルデータを用いて、画像表示装置に画像信号をシリアル伝送するデータ伝送装置において、伝送路において生じるノイズを簡易な構成で抑制できるデータ伝送装置およびデータ伝送方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に関するデータ伝送装置は、１つのクロック期間において複数の画像信号が割り当てられたデジタルデータを用いて、画像表示装置に前記画像信号をシリアル伝送するデータ伝送装置において、第１クロック期間における各前記画像信号と、前記第１クロック期間の次のクロック期間である第２クロック期間における、対応する各前記画像信号とを比較する比較部と、前記比較部における比較の結果、前記第１クロック期間における各前記画像信号と、前記第２クロック期間における対応する各前記画像信号とがすべて一致する場合、前記第２クロック期間における各前記画像信号を無効化させる無効化部とを備えることを特徴とする。
【００１１】
本発明の一態様に関するデータ伝送方法は、１つのクロック期間において複数の画像信号が割り当てられたデジタルデータを用いて、画像表示装置に前記画像信号をシリアル伝送するデータ伝送装置において、（ａ）第１クロック期間における各前記画像信号と、前記第１クロック期間の次のクロック期間である第２クロック期間における、対応する各前記画像信号とを比較する工程と、（ｂ）前記工程（ａ）における比較の結果、前記第１クロック期間における各前記画像信号と、前記第２クロック期間における対応する各前記画像信号とがすべて一致する場合、前記第２クロック期間における各前記画像信号を無効化させる工程とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明の上記態様によれば、第１クロック期間における各画像信号と、第２クロック期間における対応する各画像信号とがすべて一致する場合、第２クロック期間における各画像信号を無効化する。よって当該無効化された各画像信号が割り当てられたデジタルデータを伝送することで、伝送路において生じるノイズを、簡易な構成で抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】前提技術に関する、液晶モジュールに対して入力される画像信号のマッピング構成を示す図である。
【図２】前提形態に関する、液晶モジュールに対して、信号を入力する様子を示した概略図である。
【図３】前提形態に関する、スケーラチップとタイミングコントローラとの間における伝送線路の接続の様子を示す図である。
【図４】前提形態に関する相反するデジタルデータが送信される様子を示す図である。
【図５】実施形態に関する、液晶モジュールに対して入力される画像信号のマッピング構成を示す図である。
【図６】前提形態に関する伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態を含めて、画像信号のマッピング構成を示した図である。
【図７】実施形態に関する伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態を含めて、画像信号のマッピング構成を示した図である。
【図８】トランスミッタ側で実施形態を実現するための回路を示す図である。
【図９】レシーバ側で実施形態を実現するための回路を示す図である。
【図１０】前提技術に関する、液晶モジュールに対して入力される画像信号のマッピング構成を示す図である。
【図１１】実施形態に関する伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態を含めて、画像信号のマッピング構成を示した図である。
【図１２】トランスミッタ側で実施形態を実現するための回路を示す図である。
【図１３】レシーバ側で実施形態を実現するための回路を示す図である。
【図１４】実施形態に関するデータ伝送装置の機能的構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、添付の図面を参照しながら実施形態について説明する。
【００１５】
図１は、前提技術に関する、ＬＶＤＳの伝送技術を用いて８ｂｉｔのＲＧＢ画像信号を液晶モジュールに対して入力する場合の、画像信号のマッピング構成を示す図である。
【００１６】
図１において、それぞれの信号は、Ｒｅｄ（Ｒ［７］〜Ｒ［０］）、Ｇｒｅｅｎ（Ｇ［７］〜Ｇ［０］）またはＢｌｕｅ（Ｂ［７］〜Ｂ［０］）で表される画像信号、水平同期信号（ＨＤ）、垂直同期信号（ＶＤ）およびデータイネーブル信号（ＤＥＮＡ）の、画像の制御内容を示す各制御信号を示している。また、当該マッピング構成の中で、未使用の部分（画像信号等が割り当てられていない時間領域）をＮＣと表現している。
【００１７】
図２は、液晶モジュール１に対して信号を入力する様子を示した概略図である。さらに図３は、図２中のスケーラチップ１５（トランスミッタ側）とタイミングコントローラ１４（レシーバ側）との間における伝送路の接続の様子を示す図である。
【００１８】
液晶モジュール１は、液晶パネル２と、液晶パネル２に接続され走査線３１を駆動する走査線駆動回路３〜５と、液晶パネル２に接続され画像信号線３２を駆動する画像信号線駆動回路６〜１３と、走査線駆動回路３〜５および画像信号線駆動回路６〜１３と接続されたタイミングコントローラ１４と、タイミングコントローラ１４と接続されたスケーラチップ１５とを備える。液晶モジュール１におけるデータ伝送装置としては、スケーラチップ１５（トランスミッタ側）、さらにはタイミングコントローラ１４（レシーバ側）が対応する。
【００１９】
なお、図２において、水平スタートパルスＳＴＨ、基準水平クロックＣＬＫＨ、ラッチパルスＬＰ、ゲートドライバ出力イネーブル信号ＯＥ、垂直クロックＣＬＫＶ、垂直スタートパルスＳＴＶを例示しておく。
【００２０】
図２に示されるように、ＬＶＤＳは、液晶モジュール毎の解像度にスケーリング処理する回路（スケーラチップ１５）から液晶モジュール１までの区間で利用される。なお、データは、図３に示されるように２本の配線（データ線）を１対のペアとして伝送しているので、Ｌｉｎｋ０＋とＬｉｎｋ０−との組み合わせをＬｉｎｋ０＋／−、Ｌｉｎｋ１＋とＬｉｎｋ１−との組み合わせをＬｉｎｋ１＋／−、Ｌｉｎｋ２＋とＬｉｎｋ２−との組み合わせをＬｉｎｋ２＋／−、Ｌｉｎｋ３＋とＬｉｎｋ３−との組み合わせをＬｉｎｋ３＋／−と表現する。
【００２１】
クロック信号についても同様に２本の配線（クロック線）を１対のペアとして伝送しているので、ＣＬＫＩＮ＋とＣＬＫＩＮ−との組み合わせをＣＬＫＩＮ＋／−と表現している（ただし、不必要な配線等は一部省略している）。
【００２２】
図１に示されるように、８ｂｉｔのＲＧＢ画像信号がＬＶＤＳで伝送される場合、１組のクロック線（ＣＬＫＩＮ＋／−）と４組のデータ線（Ｌｉｎｋ０＋／−、Ｌｉｎｋ１＋／−、Ｌｉｎｋ２＋／−およびＬｉｎｋ３＋／−）とを用いて伝送が行われる。
【００２３】
また、割り当てられる信号のうち、画像信号（Ｒ［７］〜Ｒ［０］、Ｇ［７］〜Ｇ［０］およびＢ［７］〜Ｂ［０］）および制御信号（ＤＥＮＡ、ＨＤおよびＶＤ）は、それぞれ４組のデータ線で伝送するために、図１のように１クロック周期毎に時間的に圧縮されてマッピングされる。これにより、全体の伝送路（配線）の数が削減されている。
【００２４】
このとき、図４に示されるように、ＣＬＫＩＮ＋とＣＬＫＩＮ−、Ｌｉｎｋ０＋とＬｉｎｋ０−、Ｌｉｎｋ１＋とＬｉｎｋ１−、Ｌｉｎｋ２＋とＬｉｎｋ２−およびＬｉｎｋ３＋とＬｉｎｋ３−それぞれの間で（Ｌｉｎｋ１＋とＬｉｎｋ１−、Ｌｉｎｋ２＋とＬｉｎｋ２−およびＬｉｎｋ３＋とＬｉｎｋ３−については、図示を省略する）、相反するデジタルデータが送信されることで、小振幅、省電力かつ高速な通信が実現される。
【００２５】
デジタルデータは、バイアスとして配線に与えられた電圧Ｖｃｏｍに対して、各ペア同士で相反して与えられた電圧値の差が差動電圧Ｖｄｉｆｆとして検出され、その差動電圧Ｖｄｉｆｆによって、デジタル的なＨｉｇｈ状態（Ｈｉｇｈレベル）であるか、Ｌｏｗ状態（Ｌｏｗレベル）であるかが判断される。
【００２６】
しかし、各画像信号間の識別のため伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態が繰り返されるため、例えば画面一面が単一色で表示される場合であっても、１つのクロック期間内に割り当てられた各画像信号間では、デジタルデータのＨｉｇｈ状態およびＬｏｗ状態が繰り返される。デジタルデータのＨｉｇｈ状態およびＬｏｗ状態の繰り返しは省電力化を妨げるものであり、また、電磁波ノイズを発生させるものである。
【００２７】
以下の実施形態は、上記のような問題を解決する、伝送路において生じるノイズを簡易な構成で抑制できるデータ伝送装置に関するものである。
【００２８】
＜第１実施形態＞
以下の実施形態では、液晶表示装置（液晶モジュール）を例示して説明するが、本発明は、有機ＥＬ表示装置またはプラズマディスプレイ装置等、表示コントローラと画像表示装置との間のデータインターフェース（データ伝送装置）に適用可能である。
【００２９】
図１４は、本発明に関するデータ伝送装置の機能的構成を示す図である。
【００３０】
図１４に示されるように、データ伝送装置は、比較部５０と、無効化部５３と、フラグ設定部５１と、出力制御部５２とを備えている。これらの機能部のうち、比較部５０、無効化部５３およびフラグ設定部５１は、データ伝送のトランスミッタ側（例えばスケーラチップ１５に対応）における機能部である。一方、出力制御部５２は、データ伝送のレシーバ側（例えばタイミングコントローラ１４に対応）における機能部である。なお、フラグ設定部５１については、省略されてもよい。それぞれの機能部の詳しい動作については、後述する。
【００３１】
図５は、第１実施形態に関する、液晶モジュールに対して入力される画像信号のマッピング構成を示す図である。具体的には、ＬＶＤＳの伝送技術を用いて８ｂｉｔのＲＧＢ画像信号を液晶モジュールに対して入力する場合を示している。
【００３２】
図１においては、マッピングの中で、ＮＣと表記してある何にも利用されていない時間領域（マッピング領域）が存在する。それに対して図５では、ＮＣと表記されていた時間領域（マッピング領域）をフラグ信号を設定する時間領域として利用する（ここでは、フラグ信号の信号名をＥＮＡとする）。
【００３３】
ＬＶＤＳに代表される差動信号は、相反する２つの信号の差分により、デジタル的なＨｉｇｈ状態とＬｏｗ状態とを判別するものである。本実施形態においては混乱をさけるために、実波形ではなく、“Ｈｉｇｈ状態＝デジタル信号における１”、“Ｌｏｗ状態＝デジタル信号における０”として説明する。
【００３４】
図６は、伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態を含めて、画像信号のマッピング構成を示した図である。図６は図１（前提技術）に対応するものである。
【００３５】
画素ＤＡＴＡ１においては、ＲＧＢ共に１７０階調であり、画素ＤＡＴＡ２においては、画素ＤＡＴＡ１と同じ画像信号のマッピング（デジタルデータのＨｉｇｈ状態およびＬｏｗ状態を含む）が繰り返されており、画素ＤＡＴＡ３においては、画素ＤＡＴＡ１および２に対して、赤の輝度のみが０（Ｌｏｗ状態）になった例である。
【００３６】
ここで、本実施形態においては、ＤＥＮＡ（データイネーブル信号）は、Ｈｉｇｈ状態のときが画像信号の有効期間である。またＨＤ（水平同期信号）は、Ｈｉｇｈ状態のときがａｃｔｉｖｅ期間である。またＶＤ（垂直同期信号）は、Ｈｉｇｈ状態のときがａｃｔｉｖｅ期間である。
【００３７】
図６では、ＤＥＮＡ、ＨＤおよびＶＤがともにＨｉｇｈ状態であることから、同じ周期帯にマッピングされている画像信号（Ｒ［７］〜Ｒ［０］（赤の輝度データ）、Ｇ［７］〜Ｇ［０］（緑の輝度データ）、Ｂ［７］〜Ｂ［０］（青の輝度データ））は、そのクロック期間に属する有効画素の表示データを示している。Ｒ［７］、Ｇ［７］およびＢ［７］はそれぞれ、各データのＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）を示している。Ｒ［０］、Ｇ［０］およびＢ［０］はそれぞれ、各データのＬＳＢ（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）を示している。
【００３８】
一方図７も、伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態を含めて、画像信号のマッピング構成を示した図である。図７は図５（本実施形態）に対応するものである。
【００３９】
図７においては、図６に示された場合とは異なり、ＮＣと表記された時間領域がＥＮＡと表記され、フラグ信号を設定する時間領域として利用されている。
【００４０】
また画素ＤＡＴＡ２においては、前クロック期間（画素ＤＡＴＡ１期間）でマッピングされたＥＮＡ以外のデジタルデータ（少なくとも画像信号）と画素ＤＡＴＡ２期間でマッピングされたＥＮＡ以外のデジタルデータ（少なくとも画像信号）とが同一であった場合に、ＥＮＡについてはＨｉｇｈ状態とし他のデジタルデータ（少なくとも画像信号）についてはＬｏｗ状態としたデジタルデータが示されている。
【００４１】
本実施形態では、データ伝送装置における比較部５０が、トランスミッタ側において画像信号をマッピングをする際に、前クロック期間でマッピングされたＥＮＡ以外のデジタルデータ（少なくとも画像信号）と、次のクロック期間でマッピングされたＥＮＡ以外の対応するデジタルデータ（少なくとも画像信号）とを比較する。そして、それらが一部でも異なる場合は、データ伝送装置におけるフラグ設定部５１が、ＥＮＡをＬｏｗ状態に設定して（すなわち、比較結果を示すフラグ信号（目印）を設定して）、そのほかのデジタルデータはそのまま（すなわち、各信号の割り当てられた時間領域、および、各信号のＨｉｇｈ状態またはＬｏｗ状態をそのまま維持して）出力する（画素ＤＡＴＡ３に対応）。そして、伝送路において当該デジタルデータが伝送される。
【００４２】
逆に、データ伝送装置における比較部５０が、前クロック期間でマッピングされたＥＮＡ以外のデジタルデータ（少なくとも画像信号）と、次のクロック期間でマッピングされたＥＮＡ以外の対応するデジタルデータ（少なくとも画像信号）とを比較して、それらが同一である場合（全デジタルデータが同一である場合）は、データ伝送装置におけるフラグ設定部５１がＥＮＡをＨｉｇｈ状態に設定して（すなわち、比較結果を示すフラグ信号（目印）を設定して）、データ伝送装置における無効化部５３が、そのほかのデジタルデータすべてを無効化させるためＬｏｗ状態に設定する（画素ＤＡＴＡ２に対応）。そして、伝送路において当該デジタルデータが伝送される。
【００４３】
このとき、レシーバ側は、ＥＮＡがＬｏｗ状態に設定されている場合は、そのクロック期間のデジタルデータをそのまま認識し、ＥＮＡがＨｉｇｈ状態に設定されている場合は、伝送されてきたデジタルデータは認識せず、前クロック期間のデジタルデータを流用することになる。
【００４４】
ここで、上記の「無効化」は、クロック期間内で連続する（隣り合う）時間領域において割り当てられた２つの画像信号間で、同じデジタル的な状態（Ｈｉｇｈ状態またはＬｏｗ状態）を保持させる動作をいう。
【００４５】
次に、トランスミッタ側で第１実施形態を実現するための回路（上記のスケーラチップ１５に対応）を図８に示し、レシーバ側で第１実施形態を実現するための回路（上記のタイミングコントローラ１４に対応）を図９に示す。
【００４６】
図８において、動作の流れは以下のようになる。
【００４７】
画像信号（ＲＩ１、ＧＩ１、ＢＩ１）および制御信号（ＨＤＩ１、ＶＤＩ１、ＤＥＮＡＩ１）をそれぞれフィリップフロップ回路１０で１クロック分遅らせて、画像信号（ＲＩ２、ＧＩ２、ＢＩ２）および制御信号（ＨＤＩ２、ＶＤＩ２、ＤＥＮＡＩ２）を生成する。
【００４８】
その上で、ＡＮＤ回路１１において、前クロック期間のデジタルデータ（ＲＩ２、ＧＩ２、ＢＩ２、ＨＤＩ２、ＶＤＩ２、ＤＥＮＡＩ２）と次のクロック期間のデジタルデータ（ＲＩ１、ＧＩ１、ＢＩ１、ＨＤＩ１、ＶＤＩ１、ＤＥＮＡＩ１）とを各ビットごとに比較する（比較部５０に対応）。そして、全ビットの比較、すなわち、前クロック期間のデジタルデータと次クロック期間の対応するデジタルデータとが完全に一致するか否かを比較する。
【００４９】
その比較結果をＥＮＡとして出力し（フラグ設定部５１に対応）、ＥＮＡ＝Ｈｉｇｈ状態（完全に一致の場合）であれば、ＭＵＸ（ｍｕｌｔｉｐｌｅｘｅｒ）１２からデジタルデータ（ＲＩ、ＧＩ、ＢＩ、ＨＤＩ、ＶＤＩ、ＤＥＮＡＩ）をすべてＬｏｗ状態として出力する（無効化部５３に対応）。また、ＥＮＡ＝Ｌｏｗ状態（一部でも一致しない場合）であれば、ＭＵＸ１２から、デジタルデータ（ＲＩ、ＧＩ、ＢＩ、ＨＤＩ、ＶＤＩ、ＤＥＮＡＩ）として、デジタルデータ（ＲＩ１、ＧＩ１、ＢＩ１、ＨＤＩ１、ＶＤＩ１、ＤＥＮＡＩ１）をそのままＣＭＯＳ−ＬＶＳＤ変換回路１３へ出力する。そして、伝送路において当該デジタルデータが伝送される。
【００５０】
また、図９において、動作の流れは以下のようになる。
【００５１】
ＣＭＯＳ信号としてＬＶＳＤ−ＣＭＯＳ変換回路２１から出力されたＥＮＡは、ＭＵＸ２２において利用され、ＥＮＡ＝Ｈｉｇｈ状態（完全に一致の場合）であれば、伝送されてきたデジタルデータは用いずに、ＭＵＸ２２にフィードバックされた、前クロック期間のデジタルデータであるデジタルデータ（ＲＯ２、ＧＯ２、ＢＯ２、ＨＤＯ２、ＶＤＯ２、ＤＥＮＡＯ２）をそのままデジタルデータ（ＲＯ１、ＧＯ１、ＢＯ１、ＨＤＯ１、ＶＤＯ１、ＤＥＮＡＯ１）として出力する（出力制御部５２に対応）。なお、ＥＮＡがフラグ信号として設定されていなくとも、出力制御部５２が伝送されてきたデジタルデータを参照し、デジタルデータにおける画像信号が無効化されている場合（例えばＬｏｗ状態に設定されている場合）には、同様に、ＭＵＸ２２にフィードバックされた、前クロック期間のデジタルデータであるデジタルデータ（ＲＯ２、ＧＯ２、ＢＯ２、ＨＤＯ２、ＶＤＯ２、ＤＥＮＡＯ２）をそのままデジタルデータ（ＲＯ１、ＧＯ１、ＢＯ１、ＨＤＯ１、ＶＤＯ１、ＤＥＮＡＯ１）として出力する（出力制御部５２に対応）ことができる。
【００５２】
ＥＮＡ＝Ｌｏｗ状態（一部でも一致しない場合）であれば、デジタルデータ（ＲＯ１、ＧＯ１、ＢＯ１、ＨＤＯ１、ＶＤＯ１、ＤＥＮＡＯ１）として、伝送されてきた次クロック期間のデジタルデータ（ＲＯ、ＧＯ、ＢＯ、ＨＤＯ、ＶＤＯ、ＤＥＮＡＯ）をそのまま出力する（出力制御部５２に対応）。なお、ＥＮＡがフラグ信号として設定されていなくとも、出力制御部５２が伝送されてきたデジタルデータを参照し、デジタルデータにおける画像信号が無効化されていない場合（例えば、画像信号間でＨｉｇｈ状態およびＬｏｗ状態の切り替えが残存している場合）には、同様に、伝送されてきた次クロック期間のデジタルデータ（ＲＯ、ＧＯ、ＢＯ、ＨＤＯ、ＶＤＯ、ＤＥＮＡＯ）をそのまま出力する（出力制御部５２に対応）ことができる。
【００５３】
ここで、デジタルデータ（ＲＯ２、ＧＯ２、ＢＯ２、ＨＤＯ２、ＶＤＯ２、ＤＥＮＡＯ２）は、デジタルデータ（ＲＯ１、ＧＯ１、ＢＯ１、ＨＤＯ１、ＶＤＯ１、ＤＥＮＡＯ１）に対して、フィリップフロップ回路２３で１クロック分遅らせているため、ＥＮＡ＝Ｈｉｇｈ状態の場合は、前クロック期間のデジタルデータを流用したことに相当する。
【００５４】
前クロック期間のデジタルデータを流用して出力がなされる場合には、トランスミッタとレシーバとの間の伝送路を伝送されるデジタルデータは、ＥＮＡ以外のデジタルデータがすべて無効化されて（Ｌｏｗ状態で）伝送されるため、トランスミッタとレシーバとの間の伝送路におけるＨｉｇｈ状態およびＬｏｗ状態の反転数を削減することができる。
【００５５】
以上より、トランスミッタ側およびレシーバー側の双方で簡単な回路追加を行うだけで、本発明は実現可能である。
【００５６】
したがって、本実施形態によれば、トランスミッタ側およびレシーバ側の双方に簡単な回路を追加することによって、差動で伝送される、トランスミッタとレシーバとの間の伝送路上のＨｉｇｈ状態およびＬｏｗ状態の反転数を削減することができ、当該伝送路から電磁波として放射されるノイズを削減することができる。
【００５７】
また、本実施形態の説明においては、ＥＮＡ以外のデジタルデータ（制御信号および画像信号）について対応したが、制御信号を含まず、画像信号のみに対して対応してもかまわない。
【００５８】
＜効果＞
本実施形態によれば、データ伝送装置が、比較部５０と、無効化部５３とを備える。
【００５９】
比較部５０は、第１クロック期間における各画像信号と、第１クロック期間の次のクロック期間である第２クロック期間における、対応する各画像信号とを比較する機能部である。
【００６０】
無効化部５３は、比較部５０における比較の結果、第１クロック期間における各画像信号と、第２クロック期間における対応する各画像信号とがすべて一致する場合、第２クロック期間における各画像信号を無効化させる機能部である。
【００６１】
このような構成によれば、第１クロック期間における各画像信号と、第２クロック期間における対応する各画像信号とがすべて一致する場合、無効化部５３が、第２クロック期間における各画像信号を無効化する。よって、当該無効化された各画像信号が割り当てられたデジタルデータを伝送することで、伝送路において生じるノイズを抑制することができる。
【００６２】
また、本実施形態によれば、無効化部５３が、第２クロック期間の連続する（隣り合う）時間領域に割り当てられた各画像信号間で、デジタルデータのＨｉｇｈ状態およびＬｏｗ状態の違いをなくすことで、第２クロック期間における各画像信号を無効化させる。
【００６３】
このような構成によれば、複数の画像信号がシリアル伝送される際の、各画像信号間におけるデジタルデータの変動に起因して生じるノイズ（ＥＭＩ）を効果的に抑制することができる。
【００６４】
また、本実施形態によれば、データ伝送装置が、さらにフラグ設定部５１を備える。
【００６５】
フラグ設定部５１は、比較部５０における比較の結果、第１クロック期間における各画像信号と、第２クロック期間における対応する各画像信号とがすべて一致する場合、第２クロック期間のデジタルデータにおいてフラグ信号を設定する機能部である。
【００６６】
このような構成によれば、デジタルデータを受信する側（レシーバ側）において当該フラグ信号を参照することで、レシーバ側は、伝送されたデジタルデータにおける各画像信号が無効化されているか否かを容易に判断できる。
【００６７】
また、本実施形態によれば、無効化部５３が、第２クロック期間におけるフラグ信号を除くデジタルデータ（少なくとも画像信号）を、すべてＨｉｇｈ状態にする、または、すべてＬｏｗ状態にすることで、第２クロック期間におけるすべての画像信号を無効化させる。
【００６８】
このような構成によれば、複数の画像信号がシリアル伝送される際の、各画像信号間におけるデジタルデータの変動に起因して生じるノイズ（ＥＭＩ）を抑制することができる。
【００６９】
また、本実施形態によれば、フラグ設定部５１が、第２クロック期間のデジタルデータにおいて画像信号が割り当てられていない時間領域に、フラグ信号を設定する。
【００７０】
このような構成によれば、クロック期間において画像信号が割り当てられていない時間領域を有効に使って、フラグ信号を設定することができる。
【００７１】
また、本実施形態によれば、データ伝送装置が、さらに出力制御部５２を備える。
【００７２】
出力制御部５２は、シリアル伝送された第２クロック期間の各画像信号が無効化されている場合に、第１クロック期間における各画像信号に基づいて、画像表示装置において画像を出力させる機能部である。
【００７３】
このような構成によれば、無効化された画像信号を用いずに、前のクロック期間の各画像信号を流用することで、画像表示装置において適切な画像を表示させることができる。
【００７４】
また、本実施形態によれば、フラグ信号が設定されていた場合に、出力制御部５２が、第１クロック期間における各画像信号に基づいて、画像表示装置において画像を出力させる。
【００７５】
このような構成によれば、フラグ信号を参照することにより、無効化された画像信号を用いずに、前のクロック期間の各画像信号を流用することができる。よって、画像表示装置において適切な画像を表示させることができる。
【００７６】
＜第２実施形態＞
図１０は、前提技術に関する、ＬＶＤＳの伝送技術を用いて６ｂｉｔのＲＧＢ画像信号を液晶モジュールに対して入力する場合の、画像信号のマッピング構成を示す図である。
【００７７】
図１０に示されるようにマッピングに空き領域（画像信号等が割り当てられていない時間領域）がない場合は、第１実施形態の手法を用いることができない。そこで、第２実施形態においては、クロック期間内に割り当てられた複数の制御信号間の、特定の組み合わせを利用する。
【００７８】
第１実施形態と同様に制御信号（ＤＥＮＡ、ＨＤ、ＶＤ）を定義した場合、ＨＤおよびＶＤのＨｉｇｈ状態期間は、ＤＥＮＡのＨｉｇｈ状態期間に同期していなければならない。逆にいえば、ＤＥＮＡのＨｉｇｈ状態期間に同期した、ＨＤおよびＶＤのＬｏｗ状態期間は、ありえない制御信号の組み合わせとなる。考え方を変えると、これは使っていない組み合わせ（機能が割り当てられていない特定の組み合わせ）といえる。
【００７９】
第２実施形態においては、前述した特定の制御信号の組み合わせを第１実施形態のＥＮＡ信号に相当させる。
【００８０】
すなわち、画像信号の有効期間において、ＤＥＮＡ、ＨＤおよびＶＤがすべてＨｉｇｈ状態の場合は、通常通り、ＲＧＢデータを用いる。逆に、ＤＥＮＡがＨｉｇｈ状態であるが、ＨＤもしくはＶＤがＬｏｗ状態である場合は、画像信号の有効期間であり、かつ、第１実施形態のＥＮＡがＨｉｇｈ状態に相当する場合であると定義することにより、トランスミッタとレシーバとの間の伝送路上のＨｉｇｈ状態およびＬｏｗ状態の反転数を削減することができる。
【００８１】
図１１は、図７と同様に、伝送路におけるデジタルデータのＨｉｇｈ状態およびＬｏｗ状態を含めて、画像信号のマッピング構成を示した図である。
【００８２】
画素ＤＡＴＡ２においては、前クロック期間（画素ＤＡＴＡ１期間）でマッピングされた制御信号（ＤＥＮＡ、ＨＤ、ＶＤ）以外のデジタルデータ（少なくとも画像信号）と、画素ＤＡＴＡ２期間でマッピングされた制御信号（ＤＥＮＡ、ＨＤ、ＶＤ）以外のデジタルデータ（少なくとも画像信号）とが同一であった場合に、ＤＥＮＡおよびＶＤについてはＨｉｇｈ状態とし、ＨＤについてはＬｏｗ状態とし、他のデジタルデータ（少なくとも画像信号）についてはＬｏｗ状態としたデジタルデータが示されている。
【００８３】
本実施形態では、データ伝送装置における比較部５０が、トランスミッタ側において画像信号をマッピングをする際に、前クロック期間でマッピングされた制御信号（ＤＥＮＡ、ＨＤ、ＶＤ）以外のデジタルデータ（少なくとも画像信号）と、次のクロック期間でマッピングされた制御信号（ＤＥＮＡ、ＨＤ、ＶＤ）以外の対応するデジタルデータ（少なくとも画像信号）とを比較する。そして、それらが一部でも異なる場合は、データ伝送装置におけるフラグ設定部５１が、ＤＥＮＡ、ＨＤおよびＶＤをＨｉｇｈ状態に設定して（すなわち、比較結果を示すフラグ信号（目印）を設定して）、そのほかのデジタルデータはそのまま（すなわち、各信号の割り当てられた時間領域、および、各信号のＨｉｇｈ状態またはＬｏｗ状態をそのまま維持して）出力する（画素ＤＡＴＡ３に対応）。そして、伝送路において当該デジタルデータが伝送される。
【００８４】
逆に、データ伝送装置における比較部５０が、前クロック期間でマッピングされた制御信号（ＤＥＮＡ、ＨＤ、ＶＤ）以外のデジタルデータ（少なくとも画像信号）と、次のクロック期間でマッピングされた制御信号（ＤＥＮＡ、ＨＤ、ＶＤ）以外の対応するデジタルデータ（少なくとも画像信号）とを比較して、それらが同一である場合（全デジタルデータが同一である場合）は、データ伝送装置におけるフラグ設定部５１がＤＥＮＡをＨｉｇｈ状態に設定して、ＨＤをＬｏｗ状態に設定して、ＶＤをＨｉｇｈ状態に設定して（すなわち、比較結果を示すフラグ信号（目印）を設定して）、データ伝送装置における無効化部５３が、そのほかのデジタルデータすべてを無効化させるためＬｏｗ状態に設定する（画素ＤＡＴＡ２に対応）。そして、伝送路において当該デジタルデータが伝送される。
【００８５】
このとき、レシーバ側は、ＤＥＮＡ＝Ｈｉｇｈ状態、ＨＤ＝Ｌｏｗ状態、かつ、ＶＤ＝Ｈｉｇｈ状態以外である場合は、そのクロック期間のデジタルデータをそのまま認識し、ＤＥＮＡ＝Ｈｉｇｈ状態、ＨＤ＝Ｌｏｗ状態、かつ、ＶＤ＝Ｈｉｇｈ状態である場合は、伝送されてきたデジタルデータは認識せず、前クロック期間のデジタルデータを流用することになる（さらに、ＤＥＮＡ＝Ｈｉｇｈ状態、ＨＤ＝Ｈｉｇｈ状態、かつ、ＶＤ＝Ｈｉｇｈ状態に戻す必要がある）。
【００８６】
次に、トランスミッタ側で第２実施形態を実現するための回路（上記のスケーラチップ１５に対応）を図１２に示し、レシーバ側で第２実施形態を実現するための回路（上記のタイミングコントローラ１４に対応）を図１３に示す。
【００８７】
図１２において、動作の流れは以下のようになる。
【００８８】
画像信号（ＲＩ１、ＧＩ１、ＢＩ１）をそれぞれフィリップフロップ回路３０で１クロック分遅らせて、画像信号（ＲＩ２、ＧＩ２、ＢＩ２）を生成する。
【００８９】
その上で、ＡＮＤ回路３４において、前クロック期間のデジタルデータ（ＲＩ２、ＧＩ２、ＢＩ２）と次のクロック期間のデジタルデータ（ＲＩ１、ＧＩ１、ＢＩ１）とを各ビットごとに比較する（比較部５０に対応）。そして、全ビットの比較、すなわち、前クロック期間のデジタルデータと次クロック期間の対応するデジタルデータとが完全に一致するか否かを比較する。
【００９０】
さらに、有効画素期間（ＤＥＮＡ＝Ｈｉｇｈ状態、ＨＤ＝Ｈｉｇｈ状態、ＶＤ＝Ｈｉｇｈ状態）であるかを判定して、その結果をＥＮＡとして出力する（フラグ設定部５１に対応）。ＥＮＡ＝Ｈｉｇｈ状態（完全に一致の場合）であれば、ＭＵＸ３２からデジタルデータ（ＲＩ、ＧＩ、ＢＩ）をすべてＬｏｗ状態として出力する（無効化部５３に対応）。さらに、ＭＵＸ３２からＤＥＮＡＩ＝Ｈｉｇｈ状態、ＨＤＩ＝Ｌｏｗ状態、ＶＤＩ＝Ｈｉｇｈ状態に設定して出力する。また、ＥＮＡ＝Ｌｏｗ状態（一部でも一致しない場合）であれば、ＭＵＸ３２から、デジタルデータ（ＲＩ、ＧＩ、ＢＩ、ＨＤＩ、ＶＤＩ、ＤＥＮＡＩ）として、デジタルデータ（ＲＩ１、ＧＩ１、ＢＩ１、ＨＤＩ１、ＶＤＩ１、ＤＥＮＡＩ１）をそのままＣＭＯＳ−ＬＶＳＤ変換回路３３へ出力する。そして、伝送路において当該デジタルデータが伝送される。
【００９１】
また、図１３において、動作の流れは以下のようになる。
【００９２】
ＣＭＯＳ信号としてＬＶＳＤ−ＣＭＯＳ変換回路４１から出力された制御信号（ＤＥＮＡＯ、ＨＤＯ、ＶＤＯ）は、一方はＭＵＸ４２に入力され、もう一方はＡＮＤ回路４４に入力される。
【００９３】
ＡＮＤ回路４４では、ＤＥＮＡＯ＝Ｈｉｇｈ状態、ＨＤＯ＝Ｌｏｗ状態、ＶＤＯ＝Ｈｉｇｈ状態であるか否かを判断し、ＤＥＮＡＯ＝Ｈｉｇｈ状態、ＨＤＯ＝Ｌｏｗ状態、ＶＤＯ＝Ｈｉｇｈ状態である場合は、ＥＮＡをＨｉｇｈ状態に設定し、そうでない場合はＥＮＡをＬｏｗ状態に設定する。このＥＮＡは、ＭＵＸ４２において利用され、ＥＮＡ＝Ｈｉｇｈ状態（完全に一致の場合）であれば、伝送されてきたデジタルデータは用いずに、ＭＵＸ４２にフィードバックされた、前クロック期間のデジタルデータであるデジタルデータ（ＲＯ２、ＧＯ２、ＢＯ２）をそのままデジタルデータ（ＲＯ１、ＧＯ１、ＢＯ１）として出力し（出力制御部５２に対応）、ＨＤＯ１＝Ｈｉｇｈ状態、ＶＤＯ１＝Ｈｉｇｈ状態、ＤＥＮＡＯ１＝Ｈｉｇｈ状態に設定する。なお、制御信号の組み合わせを用いたフラグ信号が設定されていなくとも、出力制御部５２が伝送されてきたデジタルデータを参照し、デジタルデータにおける画像信号が無効化されている場合（例えばＬｏｗ状態に設定されている場合）には、同様に、ＭＵＸ４２にフィードバックされた、前クロック期間のデジタルデータであるデジタルデータ（ＲＯ２、ＧＯ２、ＢＯ２）をそのままデジタルデータ（ＲＯ１、ＧＯ１、ＢＯ１）として出力する（出力制御部５２に対応）ことができる。
【００９４】
ＥＮＡ＝Ｌｏｗ状態（一部でも一致しない場合）であれば、デジタルデータ（ＲＯ１、ＧＯ１、ＢＯ１、ＨＤＯ１、ＶＤＯ１、ＤＥＮＡＯ１）として、伝送されてきた次クロック期間のデジタルデータ（ＲＯ、ＧＯ、ＢＯ、ＨＤＯ、ＶＤＯ、ＤＥＮＡＯ）をそのまま出力する（出力制御部５２に対応）。なお、制御信号の組み合わせを用いたフラグ信号が設定されていなくとも、出力制御部５２が伝送されてきたデジタルデータを参照し、デジタルデータにおける画像信号が無効化されていない場合（例えば、画像信号間でＨｉｇｈ状態およびＬｏｗ状態の切り替えが残存している場合）には、同様に、伝送されてきた次クロック期間のデジタルデータ（ＲＯ、ＧＯ、ＢＯ、ＨＤＯ、ＶＤＯ、ＤＥＮＡＯ）をそのまま出力する（出力制御部５２に対応）ことができる。
【００９５】
ここで、デジタルデータ（ＲＯ２、ＧＯ２、ＢＯ２、ＨＤＯ２、ＶＤＯ２、ＤＥＮＡＯ２）は、デジタルデータ（ＲＯ１、ＧＯ１、ＢＯ１、ＨＤＯ１、ＶＤＯ１、ＤＥＮＡＯ１）に対して、フィリップフロップ回路４３で１クロック分遅らせているため、ＥＮＡ＝Ｈｉｇｈ状態の場合は、前クロック期間のデジタルデータを流用したことに相当する。
【００９６】
前クロック期間のデジタルデータを流用して出力がなされる場合には、トランスミッタとレシーバとの間の伝送路を伝送されるデジタルデータは、ＥＮＡ以外のデジタルデータがすべて無効化されて（Ｌｏｗ状態で）伝送されるため、トランスミッタとレシーバとの間の伝送路におけるＨｉｇｈ状態およびＬｏｗ状態の反転数を削減することができる。
【００９７】
以上より、トランスミッタ側およびレシーバ側の双方で簡単な回路追加を行うだけで、本発明は実現可能である。
【００９８】
したがって、本実施形態によれば、トランスミッタ側およびレシーバ側の双方に簡単な回路を追加することによって、差動で伝送される、トランスミッタとレシーバとの間の伝送路上のＨｉｇｈ状態およびＬｏｗ状態の反転数を削減することができ、当該伝送路から電磁波として放射されるノイズを削減することができる。
【００９９】
また、本実施形態においては、ＤＥＮＡ＝Ｈｉｇｈ状態、ＨＤ＝Ｌｏｗ状態、ＶＤ＝Ｈｉｇｈ状態の組み合わせを第１実施形態のＥＮＡ＝Ｈｉｇｈ状態に相当するものと定義したが、ＤＥＮＡ＝Ｈｉｇｈ状態、ＨＤ＝Ｈｉｇｈ状態、ＶＤ＝Ｌｏｗ状態の組み合わせをＥＮＡ＝Ｈｉｇｈ状態に相当するものと定義してもかまわない。
【０１００】
＜効果＞
本実施形態によれば、フラグ設定部５１が、第２クロック期間のデジタルデータにおいて、画像の制御内容を示す複数の制御信号間の、特定の組み合わせに対して、フラグ信号を設定する。
【０１０１】
このような構成によれば、制御信号の機能が割り当てられていない特定の組み合わせを有効に使って、フラグ信号を設定することができる。
【０１０２】
また、上記の実施形態では、画像信号を無効化させる方法としてフラグ信号以外のデジタルデータすべてをＬｏｗ状態に設定する場合が示されているが、画像信号を無効化させる方法としてフラグ信号以外のデジタルデータすべてをＨｉｇｈ状態に設定する場合であっても適用可能である。その場合、フラグ信号に設定される電圧もＨｉｇｈ状態およびＬｏｗ状態を逆に設定すればよい。
【０１０３】
また、上記の実施形態では、無効化させる画像信号は、１つのクロック期間における画像信号のすべてであったが、１つのクロック期間において割り当てられた複数の画像信号のうちの一部の画像信号について無効化させる場合であってもよい。
【０１０４】
また、上記の実施形態では、ＬＶＤＳの技術を使った例を用いて説明したが、ＤＶＩ（Ｄｉｇｉｔａｌ  Ｖｉｓｕａｌ  Ｉｎｔｅｒｆａｃｅ）や、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）（登録商標）等、他の画像および同期信号を集約して伝送するインターフェース技術を用いる場合等にも簡単に利用することができる。
【０１０５】
上記実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【０１０６】
なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。
【符号の説明】
【０１０７】
１  液晶モジュール、２  液晶パネル、３〜５  走査線駆動回路、６〜１３  画像信号線駆動回路、１０，２３，３０，４３  フィリップフロップ回路、１１，３４，４４  ＡＮＤ回路、１２，２２，３２，４２  ＭＵＸ、１３，３３  ＣＭＯＳ−ＬＶＳＤ変換回路、１４  タイミングコントローラ、１５  スケーラチップ、２１，４１  ＬＶＳＤ−ＣＭＯＳ変換回路、３１  走査線、３２  画像信号線、５０  比較部、５１  フラグ設定部、５２  出力制御部、５３  無効化部。
【図１】
2014215486.tif 000003
【図２】
2014215486.tif 000004
【図３】
2014215486.tif 000005
【図４】
2014215486.tif 000006
【図５】
2014215486.tif 000007
【図６】
2014215486.tif 000008
【図７】
2014215486.tif 000009
【図８】
2014215486.tif 000010
【図９】
2014215486.tif 000011
【図１０】
2014215486.tif 000012
【図１１】
2014215486.tif 000013
【図１２】
2014215486.tif 000014
【図１３】
2014215486.tif 000015
【図１４】
2014215486.tif 000016