(57)【要約】【課題】複数の表示パネルドライバの間の階調電圧の差異に起因する表示品位の劣化を抑制する。【解決手段】表示パネルドライバ（４）が、入力階調基準電圧を受け取って、入力階調基準電圧に対応する出力階調基準電圧を生成する階調アンプ（１３ｉ）と、出力階調基準電圧が供給され、出力階調基準電圧を用いて複数の階調電圧を生成する分割抵抗（１４）と、画像データに応じて複数の階調電圧を選択し、選択された階調電圧を出力するデコーダ回路（１５）と、選択された階調電圧に対応する駆動電圧を、表示パネルのソース線に接続される出力端子に出力する出力回路（１６）とを具備する。階調アンプ（１３ｉ）は、オフセット電圧を調節することにより、出力階調基準電圧が調節可能であるように構成されている。【選択図】図２
2014174413.tif 000002
【特許請求の範囲】
【請求項１】
入力階調基準電圧を受け取って、前記入力階調基準電圧に対応する出力階調基準電圧を生成する階調アンプと、
前記出力階調基準電圧が供給され、前記出力階調基準電圧を用いて複数の階調電圧を生成する分割抵抗と、
画像データに応じて前記複数の階調電圧を選択し、選択された階調電圧を出力するデコーダ回路と、
前記選択された階調電圧に対応する駆動電圧を、表示パネルのソース線に接続される出力端子に出力する出力回路
とを具備し、
前記階調アンプは、前記階調アンプのオフセット電圧を調節することにより、前記出力階調基準電圧が調節可能であるように構成された
表示パネルドライバ。
【請求項２】
請求項１に記載の表示パネルドライバであって、
前記階調アンプのオフセット電圧は、不揮発的に記憶された調整データに応じて生成される制御信号に応答して制御される
表示パネルドライバ。
【請求項３】
請求項２に記載の表示パネルドライバであって、
更に、調整データを不揮発的に記憶する記憶部を具備し、
前記記憶部が、前記階調アンプ、前記分割抵抗、前記デコーダ回路、及び、前記出力回路とモノリシックに集積化されている
表示パネルドライバ。
【請求項４】
請求項２に記載の表示パネルドライバであって、
更に、前記制御信号を外部から受け取る外部端子を具備する
表示パネルドライバ。
【請求項５】
請求項２乃至４のいずれかに記載の表示パネルドライバであって、
前記階調アンプは、
前記入力階調基準電圧を受け取る入力ノードと、
入力段と
出力段と、
前記出力階調基準電圧を出力する出力ノードと、
とを備え、
前記入力段が、
ソースが第１ノードに接続され、ゲートが前記入力ノードに接続され、ドレインが第２ノードに接続された第１ＭＯＳトランジスタと、
ソースが前記第１ノードに接続され、ゲートが前記出力ノードに接続され、ドレインが第３ノードに接続された第２ＭＯＳトランジスタと、
第１出力電圧調整回路と、
第２出力電圧調整回路
とを含み、
前記出力段は、前記第２ノードを流れる第１電流及び前記第３ノードを流れる第２電流に応じて前記出力階調基準電圧を前記出力ノードから出力するように構成され、
前記第１出力電圧調整回路は、前記第１ノードと前記第２ノードの間に接続された少なくとも一の第１調節レッグを含み、
前記第１調節レッグは、
第１スイッチと、
ゲートが前記入力ノードに接続された第３ＭＯＳトランジスタ
とを含み、
前記第１スイッチと前記第３ＭＯＳトランジスタとは、前記第１ノードと前記第２ノードの間に直列に接続され、
前記第２出力電圧調整回路は、前記第１ノードと前記第３ノードの間に接続された少なくとも一の第２調節レッグを含み、
前記第２調節レッグは、
第２スイッチと、
ゲートが前記入力ノードに接続された第４ＭＯＳトランジスタ
を含み、
前記第２スイッチと前記第４ＭＯＳトランジスタとは、前記第１ノードと前記第３ノードの間に直列に接続され、
前記第１スイッチと前記第２スイッチとが、前記制御信号に応答して制御される
表示パネルドライバ。
【請求項６】
請求項２乃至４のいずれかに記載の表示パネルドライバであって、
前記階調アンプは、
前記入力階調基準電圧を受け取る入力ノードと、
入力段と
出力段と、
前記出力階調基準電圧を出力する出力ノードと、
とを備え、
前記入力段が、
ソースが第１ノードに接続され、ゲートが前記入力ノードに接続され、ドレインが第２ノードに接続された第１ＭＯＳトランジスタと、
ソースが前記第１ノードに接続され、ゲートが前記出力ノードに接続され、ドレインが第３ノードに接続された第２ＭＯＳトランジスタ
とを具備し、
前記出力段は、前記第２ノードを流れる第１電流及び前記第３ノードを流れる第２電流に応じて前記出力階調基準電圧を前記出力ノードから出力するように構成されると共に、前記第２ノードと前記第３ノードに接続される負荷回路を備え、
前記負荷回路は、前記制御信号に応答して、前記第２ノードを流れる第１電流及び前記第３ノードを流れる第２電流を制御するように構成された
表示パネルドライバ。
【請求項７】
請求項６に記載の表示パネルドライバであって、
前記負荷回路が、
前記第１電流が流される第１可変抵抗と、
前記第２電流が流される第２可変抵抗
とを含み、
前記第１可変抵抗の抵抗値と前記第２可変抵抗の抵抗値とが、前記制御信号に応答して制御される
表示パネルドライバ。
【請求項８】
請求項６に記載の表示パネルドライバであって、
前記負荷回路が、
複数の第１ＭＯＳトランジスタと、
複数の第２ＭＯＳトランジスタと、
前記複数の第１ＭＯＳトランジスタと同一の数の第１スイッチと、
前記複数の第２ＭＯＳトランジスタと同一の数の第２スイッチ
とを具備し、
前記複数の第１ＭＯＳトランジスタのうちの第ｉトランジスタと、前記複数の第１スイッチのうちの第ｉスイッチとは、所定電位を有する電源線と前記第２ノードの間に直列に接続され、
前記複数の第２ＭＯＳトランジスタのうちの第ｋトランジスタと、前記複数の第２スイッチのうちの第ｋスイッチとは、前記電源線と前記第３ノードの間に直列に接続され、
前記複数の第１ＭＯＳトランジスタのゲートと、前記複数の第２ＭＯＳトランジスタのゲートは、前記第２ノード又は前記第３ノードに共通に接続され、
前記複数の第１スイッチと前記複数の第２スイッチとが、前記制御信号に応答して制御される
表示パネルドライバ。
【請求項９】
表示パネルと、
複数の表示パネルドライバ
とを具備し、
前記複数の表示パネルドライバのそれぞれは、
入力階調基準電圧を受け取って、前記入力階調基準電圧に対応する出力階調基準電圧を生成する階調アンプと、
前記出力階調基準電圧が供給され、前記出力階調基準電圧を用いて複数の階調電圧を生成する分割抵抗と、
画像データに応じて前記複数の階調電圧を選択し、選択された階調電圧を出力するデコーダ回路と、
前記選択された階調電圧に対応する駆動電圧を、前記表示パネルのソース線に接続される出力端子に出力する出力回路
とを具備し、
前記階調アンプは、前記階調アンプのオフセット電圧を調節することにより、前記出力階調基準電圧が調節可能であるように構成された
表示装置。
【請求項１０】
請求項９に記載の表示装置であって、
前記階調アンプのオフセット電圧は、不揮発的に記憶された調整データに応じて生成される制御信号に応答して制御される
表示装置。
【請求項１１】
請求項１０に記載の表示装置であって、
更に、前記複数の表示パネルドライバにそれぞれに対応する調整データを不揮発的に記憶する外部記憶装置を具備し、
前記外部記憶装置は、前記複数の表示パネルドライバにそれぞれに、対応する前記調整データに応じて前記制御信号を供給する
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルドライバ及び表示装置に関し、特に、階調アンプを用いて階調電圧を生成する構成の表示パネルドライバに関する。
【背景技術】
【０００２】
液晶表示パネルは、近年、ＴＶ等の大型用のみならずスマートフォンやタブレットなどの携帯端末用においても高精細・大型化が進んでいる。大型の液晶表示パネルを備えた表示装置では、複数のドライバＩＣ（integrated  circuit）を用いて液晶表示パネルを駆動することがある。
【０００３】
このような液晶表示装置の表示品位を決める要素の一つが、液晶表示パネルのソース線（データ線、信号線とも呼ばれる）を駆動するドライバＩＣ間の階調電圧の均一性である。階調電圧とは、デジタルデータである画像データをアナログの駆動電圧に変換する際に用いられる一連の電圧である。一般的なドライバＩＣでは、第１の分割抵抗による電圧分割によって発生した電圧（本明細書では、階調基準電圧ということがある）を、階調アンプと呼ばれるバッファアンプを通して第２の分割抵抗に供給し、その第２の分割抵抗における電圧分割によって、一連の階調電圧が生成される。階調電圧は、画像データを駆動電圧に変換するデコーダ（又は、Ｄ／Ａコンバータ）に供給され、デコーダは、画像データに示された各画素の階調値に応じて選択した階調電圧を出力する。出力アンプは、デコーダによって出力された階調電圧に対応する駆動電圧にソース線を駆動する。ここで、複数のドライバＩＣの間で階調電圧に差異があると、ブロック状の表示ムラが発生し、表示品位が低下してしまう。
【０００４】
ドライバＩＣ間の階調電圧の不均一性の一つの要因は、階調アンプのバラツキ、特に、階調アンプのオフセット電圧のバラツキである。ドライバＩＣ間で階調アンプの特性にバラツキがあると、階調電圧の差異が生じてしまう。
【０００５】
階調アンプのバラツキに起因するドライバＩＣ間の階調電圧の不均一性を解消するための一つの方策は、各階調アンプのオフセット電圧を低減することである。アンプ回路のオフセット電圧の低減方法はいろいろ提案されている。例えば、アンプの差動入力段のトランジスタサイズの最適化やレイアウトでの工夫など製造ばらつきに対する低減を目的にしたものや、回路を工夫してオフセットを見かけ上キャンセルする方法が提案されている。しかしながら、ドライバＩＣ間の階調アンプの特性の差を完全になくすことは難しい。
【０００６】
階調アンプのバラツキに起因するドライバＩＣ間の階調電圧の不均一性を解消する他の対策として、ドライバＩＣそれぞれの内部において階調電圧を伝送する配線（階調電圧ライン）を、液晶表示パネル上の配線を使用して接続し、複数のドライバＩＣの階調電圧の差を緩和する方法が提案されている。この方法は、階調電圧差の緩和には有効であるが、ドライバＩＣの間の階調電圧に差が大きい場合、ドライバＩＣの間で不要な電流が発生し、消費電流が多くなる問題が発生する。不要な電流により消費電流が多くなることは携帯電話、スマートフォン、タブレット等の携帯機器では重大な問題となる。
【０００７】
なお、本発明に関連し得る技術として、特開２００８−２６８４７３号公報（特許文献１）及び特開２００８−２５８７２５号公報（特許文献２）は、出力アンプのオフセットをキャンセルする技術を開示している。
【０００８】
また、特開２００８−１１１８７５号公報（特許文献３）は、出力アンプ又は階調アンプとして用いられる演算増幅器のオフセット電圧を、見掛け上キャンセルする技術を開示している。
【０００９】
更に、特開２００１−３４３９４８号公報（特許文献４）は、階調電圧を加重平均した電圧を得る構成の出力アンプにおいて、オフセットキャンセルを行う技術を開示している。
【００１０】
また、特開２００１−１８８６１５号公報（特許文献５）は、オフセットキャンセル回路を用いずに、インピーダンス変換回路（出力アンプ）からの出力電圧を負荷容量に供給して負荷容量に必要な充電電圧を得るための技術を開示している。
【００１１】
更に、特開２０００−２４２２３３号公報（特許文献６）は、デジタル映像データの上位ビットに応じて階調電圧を選択すると共に、下位ビットに応じて出力アンプのオフセット電圧を制御する表示装置の駆動回路を開示している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−２６８４７３号公報
【特許文献２】特開２００８−２５８７２５号公報
【特許文献３】特開２００８−１１１８７５号公報
【特許文献４】特開２００１−３４３９４８号公報
【特許文献５】特開２００１−１８８６１５号公報
【特許文献６】特開２０００−２４２２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従って、本発明の目的は、複数の表示パネルドライバの間の階調電圧の差異に起因する表示品位の劣化を抑制するための技術を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一の観点では、表示パネルドライバが、入力階調基準電圧を受け取って、入力階調基準電圧に対応する出力階調基準電圧を生成する階調アンプと、出力階調基準電圧が供給され、出力階調基準電圧を用いて複数の階調電圧を生成する分割抵抗と、画像データに応じて複数の階調電圧を選択し、選択された階調電圧を出力するデコーダ回路と、選択された階調電圧に対応する駆動電圧を、表示パネルのソース線に接続される出力端子に出力する出力回路とを具備する。階調アンプは、階調アンプのオフセット電圧を調節することにより、出力階調基準電圧が調節可能であるように構成されている。
【００１５】
本発明の他の観点では、表示装置が、表示パネルと、複数の表示パネルドライバとを具備する。複数の表示パネルドライバのそれぞれは、入力階調基準電圧を受け取って、入力階調基準電圧に対応する出力階調基準電圧を生成する階調アンプと、出力階調基準電圧が供給され、出力階調基準電圧を用いて複数の階調電圧を生成する分割抵抗と、画像データに応じて複数の階調電圧を選択し、選択された階調電圧を出力するデコーダ回路と、選択された階調電圧に対応する駆動電圧を、表示パネルのソース線に接続される出力端子に出力する出力回路とを具備する。階調アンプは、階調アンプのオフセット電圧を調節することにより、出力階調基準電圧が調節可能であるように構成されている。
【発明の効果】
【００１６】
本発明によれば、複数の表示パネルドライバの間の階調電圧の差異に起因する表示品位の劣化を抑制するための技術を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態の表示装置の構成を示すブロック図である。
【図２】第１の実施形態におけるドライバＩＣの構成を示す回路図である。
【図３】本発明の第２の実施形態の表示装置の構成を示すブロック図である。
【図４】第２の実施形態におけるドライバＩＣの構成を示す回路図である。
【図５Ａ】実施例１の階調アンプの構成を示す回路図である。
【図５Ｂ】実施例２の階調アンプの構成を示す回路図である。
【図５Ｃ】実施例３の階調アンプの構成を示す回路図である。
【図６Ａ】実施例４の階調アンプの構成を示す回路図である。
【図６Ｂ】実施例５の階調アンプの構成を示す回路図である。
【図６Ｃ】実施例４、５の階調アンプで用いられる可変抵抗の構成の例を示す回路図である。
【図７Ａ】実施例６の階調アンプの構成を示す回路図である。
【図７Ｂ】実施例７の階調アンプの構成を示す回路図である。
【発明を実施するための形態】
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態の表示装置１の構成を示すブロック図である。表示装置１は、液晶表示装置として構成されており、液晶表示パネル２と、複数のドライバＩＣ３とを備えている。液晶表示パネル２は、画素と、ソース線（データ線、信号線とも呼ばれる）と、ゲート線（アドレス線、走査線とも呼ばれる）とが配置された表示部４と、表示部４のゲート線を駆動するゲートドライバ回路５とを備えている。一実施形態では、ゲートドライバ回路５は、ＣＯＧ（circuit  on  glass）技術を用いて、液晶表示パネル２のガラス基板上に形成してもよい。ドライバＩＣ３は、外部装置（例えば、ＣＰＵ（central  processing  unit）から受け取った画像データ及び制御データに応答して表示部４のソース線を駆動すると共に、ゲートドライバ回路５を制御する制御信号を生成する。なお、図１には２つのドライバＩＣ３が図示されているが、ドライバＩＣ３の数は、２個に限定されない。
【００１９】
図２は、各ドライバＩＣ３の構成を示すブロック図である。各ドライバＩＣ３は、分割抵抗１１と、トーナメント回路１２と、階調アンプ回路１３と、分割抵抗１４と、デコーダ回路１５と、出力回路１６と、出力電圧調整データレジスタ１７とを備えている。
【００２０】
分割抵抗１１とトーナメント回路１２とは、階調アンプ回路１３に入力階調基準電圧ＶＲＥＦ１〜ＶＲＥＦｍを供給する階調基準電圧生成部として機能する。詳細には、分割抵抗１１は、電源ＶＤＤと接地端子の間に接続されており、抵抗分割によって互いに異なる複数の電圧を生成する。トーナメント回路１２は、分割抵抗１１によって生成された複数の電圧から、ｍ個の電圧を選択し、選択したｍ個の電圧を、入力階調基準電圧ＶＲＥＦ１〜ＶＲＥＦｍとして階調アンプ回路１３に供給する。
【００２１】
階調アンプ回路１３は、階調アンプ１３１〜１３ｍを備えている。階調アンプ１３１〜１３ｍは、それぞれ、入力階調基準電圧ＶＲＥＦ１〜ＶＲＥＦｍから出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴを生成する。階調アンプ１３１〜１３ｍのそれぞれは、出力電圧調整データレジスタ１７から供給される制御信号Ｓ１〜Ｓｍに応答して、出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴを制御するように構成されている。本実施形態のドライバＩＣ３では、各出力階調基準電圧ＶＲＥＦｉＯＵＴの制御が、階調アンプ１３ｉのオフセット電圧を制御信号Ｓｉに応じて調節することによって行われる。各階調アンプ１３ｉの構成については、後に詳細に説明する。
【００２２】
分割抵抗１４は、階調アンプ１３１〜１３ｍの出力に接続されており、階調アンプ１３１〜１３ｍから出力された出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦ１ＯＵＴを用いて階調電圧Ｖ１〜Ｖｎを生成する。詳細には、分割抵抗１４には、階調アンプ１３１〜１３ｍの出力が適宜の位置に接続されると共に、ｎ本の階調電圧ライン１８が適宜の位置に接続されており、抵抗分割により、階調電圧Ｖ１〜Ｖｎがｎ本の階調電圧ライン１８のそれぞれに生成される。階調電圧ライン１８は、デコーダ回路１５に接続されている。
【００２３】
デコーダ回路１５は、デコーダ１５１〜１５Ｎを備えている。デコーダ１５１〜１５Ｎは、それぞれ、画像データＤ１〜ＤＮの値に応じて階調電圧Ｖ１〜Ｖｎのいずれかを選択し、選択した階調電圧を出力回路１６に出力する。ここで、画像データＤ１〜ＤＮとは、駆動される各画素の階調を示すデータである。デコーダ１５１〜１５Ｎのそれぞれによって選択された階調電圧は、出力回路１６に供給される。
【００２４】
出力回路１６は、出力アンプ１６１〜１６Ｎを備えている。出力アンプ１６１〜１６Ｎは、それぞれ、デコーダ１５１〜１５Ｎから受け取った階調電圧に対応する（基本的には、該階調電圧と同一電圧レベルを有する）駆動電圧をソース出力１９１〜１９Ｎに出力する。ここで、ソース出力１９１〜１９Ｎは、表示部４のソース線に接続される出力端子である。出力アンプ１６１〜１６Ｎから出力された駆動電圧により、表示部４の画素が駆動される。
【００２５】
出力電圧調整データレジスタ１７は、階調アンプ１３１〜１３ｍから出力される出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴを制御するための調整データを、不揮発的に記憶する記憶部である。出力電圧調整データレジスタ１７は、該調整データの値に対応する制御信号Ｓ１〜Ｓｍを出力し、それぞれ、階調アンプ１３１〜１３ｍに供給する。なお、本実施形態では、出力電圧調整データレジスタ１７が、分割抵抗１１と、トーナメント回路１２と、階調アンプ回路１３と、分割抵抗１４と、デコーダ回路１５と、出力回路１６と同一のチップに、即ち、モノリシックに（monolithically）集積化されている。
【００２６】
本実施形態の表示装置１は、階調アンプ１３１〜１３ｍから出力される出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴを、出力電圧調整データレジスタ１７から出力される制御信号Ｓ１〜Ｓｍによって調整することができるように構成されている。制御信号Ｓ１〜Ｓｍの設定は、出力電圧調整データレジスタ１７に不揮発的に記憶される調整データを適宜の手段で設定することによって行われる。このような構成を用いれば、複数のドライバＩＣ３の間での出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴのバラツキを低減させることができる。
【００２７】
出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴの調整は、例えば、ドライバＩＣ３の出荷テストの際に行うことができる。出荷テストにおける出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴの調整は、例えば、下記の手順で行ってもよい。まず、階調アンプ１３１〜１３ｍの出力電圧が測定される。一実施形態では、階調電圧ライン１８のうち、階調アンプ１３１〜１３ｍの出力電圧（出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴ）がそのまま出力されるラインの電圧を測定することで、階調アンプ１３１〜１３ｍの出力電圧を測定しても良い。更に、測定された出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴが所望の電圧レベルになるように出力電圧調整データレジスタ１７に記憶されている調整データが設定される。出力電圧調整データレジスタ１７への調整データの設定を、全ての階調アンプ１３１〜１３ｍについて行うことで、出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴを所望の電圧値に調節することができる。
【００２８】
留意すべきことは、出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴの設定、即ち、階調アンプ１３１〜１３ｍのオフセット電圧の設定は、出力電圧調整データレジスタ１７に不揮発的に記憶されている調整データによって行われ、表示装置１が通常動作する場合においては変更されないことである。階調アンプ１３１〜１３ｍのオフセット電圧の設定は、表示タイミングに依存しない。例えば、階調アンプ１３１〜１３ｍのオフセット電圧の制御は、水平同期信号及び垂直同期信号に非同期であり、表示装置１が通常動作する際には、全ての水平同期期間、垂直同期期間について共通の調整データが用いられる。本実施形態の表示装置１では、階調アンプ１３１〜１３ｍの特性がドライバＩＣ３の間で相違することを前提として、各ドライバＩＣ３が、階調アンプ１３１〜１３ｍのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴを個別に制御可能に構成されている。
【００２９】
以上に説明されているように、本実施形態では、階調アンプ回路１３の階調アンプ１３１〜１３ｍの出力電圧が、それぞれ、出力電圧調整データレジスタ１７に不揮発的に記憶されている調整データに応じて生成される制御信号Ｓ１〜Ｓｍによって制御される。このような構成のドライバＩＣ３によれば、調整データを適切に設定することにより、複数のドライバＩＣ３の間での出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴのバラツキを低減させることができる。
【００３０】
（第２の実施形態）
図３は、本発明の第２の実施形態の表示装置１の構成を示すブロック図であり、図４は、第２の実施形態におけるドライバＩＣ３の構成を示すブロック図である。
【００３１】
図３に図示されているように、第２の実施形態では、ドライバＩＣ３とは別のＩＣチップとして外部記憶装置６が設けられている。本実施形態では、図４に図示されているように、出力電圧調整データレジスタ１７は、各ドライバＩＣ３に集積化されていないことに留意されたい。外部記憶装置６は、各ドライバＩＣ３に対応する調整データを不揮発的に記憶しており、その調整データに応じて各ドライバＩＣ３に制御信号Ｓ１〜Ｓｍを供給する。一方、各ドライバＩＣ３は、制御信号Ｓ１〜Ｓｍを外部から受け取るための外部端子を有しており、該外部端子を用いて制御信号Ｓ１〜Ｓｍを外部記憶装置６から受け取る。各ドライバＩＣ３の階調アンプ１３１〜１３ｍは、外部記憶装置６から供給された制御信号Ｓ１〜Ｓｍに応答して出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴを制御するように構成されている。
【００３２】
上述された第２の実施形態の表示装置１及びドライバＩＣ３によっても、外部記憶装置６に記憶される調整データを適切に設定することにより、複数のドライバＩＣ３の間での出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴのバラツキを低減させることができる。
【００３３】
以下では、上記の実施形態（第１及び第２の実施形態）で用いられる階調アンプ１３ｉの様々な実施例について記載する。以下に述べられる階調アンプ１３ｉは、いずれも、制御信号Ｓｉに応答して出力電圧を調節する機能を有する点で共通していることに留意されたい。
【実施例１】
【００３４】
図５Ａは、階調アンプ１３ｉの実施例１を示す回路図である。実施例１では、階調アンプ１３ｉが、Ｎ型入力段２１と、出力段２２とを備えるボルテッジフォロアとして構成されている。Ｎ型入力段２１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、出力電圧調整回路２３、２４と、定電流源２５とを備えている。
【００３５】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、そのソースがノードＮ１１に共通に接続されており、差動トランジスタ対を構成している。ＮＭＯＳトランジスタＭＮ１のゲートは、入力階調基準電圧ＶＲＥＦｉが入力される入力ノードＩＮに接続され、ＮＭＯＳトランジスタＭＮ２のゲートは、出力階調基準電圧ＶＲＥＦｉＯＵＴが出力される出力ノードＯＵＴに接続されている。また、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレインは、それぞれ、ノードＮ１２、Ｎ１３に接続されている。
【００３６】
出力電圧調整回路２３、２４は、階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴの調節に用いられる一対の回路である。出力電圧調整回路２３は、スイッチＳＷ１１、ＳＷ１２と、ゲートが入力ノードＩＮに共通に接続されたＮＭＯＳトランジスタＭＮ２１、ＭＮ２２とを備えている。スイッチＳＷ１１とＮＭＯＳトランジスタＭＮ２１とは、ノードＮ１１とノードＮ１２の間に直列に接続されており、第１の調整レッグを構成している。スイッチＳＷ１２とＮＭＯＳトランジスタＭＮ２２とは、ノードＮ１１とノードＮ１２の間に直列に接続されており、第２の調整レッグを構成している。第１及び第２の調整レッグは、並列に接続されており、スイッチＳＷ１１、ＳＷ１２のオンオフ制御によって、Ｎ型入力段２１を流れる電流ＩＮ１を制御する機能を有している。ここで、電流ＩＮ１は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２１、ＭＮ２２を流れる電流の和である。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のゲート幅は、ＮＭＯＳトランジスタＭＮ１のゲート幅よりも小さく設計されており、電流ＩＮ１は、主として、ＮＭＯＳトランジスタＭＮ１を流れる電流で決まる。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、電流ＩＮ１を微調整するために用いられる。
【００３７】
同様に、出力電圧調整回路２４は、スイッチＳＷ１３、ＳＷ１４と、ゲートが出力ノードＯＵＴに共通に接続されたＮＭＯＳトランジスタＭＮ２３、ＭＮ２４とを備えている。スイッチＳＷ１３とＮＭＯＳトランジスタＭＮ２３とは、ノードＮ１１とノードＮ１３の間に直列に接続されており、第３の調整レッグを構成している。スイッチＳＷ１４とＮＭＯＳトランジスタＭＮ２４とは、ノードＮ１１とノードＮ１３の間に直列に接続されており、第４の調整レッグを構成している。第３及び第４の調整レッグは、並列に接続されており、スイッチＳＷ１３、ＳＷ１４のオンオフ制御によって、Ｎ型入力段２１を流れる電流ＩＮ２を制御する機能を有している。ここで、電流ＩＮ２は、ＮＭＯＳトランジスタＭＮ２、ＭＮ２３、ＭＮ２４を流れる電流の和である。ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４のゲート幅は、ＮＭＯＳトランジスタＭＮ２のゲート幅よりも小さく設計されており、電流ＩＮ２は、主として、ＮＭＯＳトランジスタＭＮ２を流れる電流で決まる。ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４は、電流ＩＮ２を微調整するために用いられる。
【００３８】
スイッチＳＷ１１〜ＳＷ１４のそれぞれは、階調アンプ１３ｉに供給される制御信号Ｓｉに応じてオン状態又はオフ状態に設定される。後述されるように、図５Ａの階調アンプ１３ｉは、制御信号Ｓｉに応じてスイッチＳＷ１１〜ＳＷ１４を切り替えることにより、オフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが制御可能である。
【００３９】
定電流源２５は、ノードＮ１１と低電位電源線２９の間に接続されており、一定の電流をノードＮ１１から引き出す動作を行う。定電流源２５の動作により、電流ＩＮ１、ＩＮ２の和は一定に保たれる。ここで、低電位電源線２９は、電位ＶＬを有する電源線であり、接地電位を有していてもよい。
【００４０】
出力段２２は、Ｎ型入力段２１を流れる電流ＩＮ１、ＩＮ２に応じて出力階調基準電圧ＶＲＥＦｉＯＵＴを出力ノードＯＵＴから出力するように構成された回路部であり、カレントミラー２６と、ＰＭＯＳトランジスタＭＰ１３と、定電流源２７とを備えている。
【００４１】
カレントミラー２６は、Ｎ型入力段２１の負荷として用いられ、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２を備えている。ＰＭＯＳトランジスタＭＰ１１のドレインはノードＮ１２に接続され、ソースは、高電位電源線３０に接続されている。ＰＭＯＳトランジスタＭＰ１２のドレインはノードＮ１３に接続され、ソースは、高電位電源線３０に接続されている。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のゲートは共通に接続されており、該共通接続ゲートは、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のいずれかのドレイン（本実施例では、ＰＭＯＳトランジスタＭＰ１２のドレイン）に接続される。ここで、高電位電源線３０は、電位ＶＬよりも高い電位ＶＨを有する電源線であり、電源電位を有していても良い。
【００４２】
ＰＭＯＳトランジスタＭＰ１３は、出力ノードＯＵＴを駆動する出力トランジスタとして動作する。ＰＭＯＳトランジスタＭＰ１３は、高電位電源線３０に接続されたソースと、ノードＮ１２に接続されたゲートと、出力ノードＯＵＴに接続されたドレインを有している。また、定電流源２７は、一定の電流をＰＭＯＳトランジスタＭＰ１３のドレインから引き出す。
【００４３】
スイッチＳＷ１１〜ＳＷ１４がオフ状態である場合、上記の構成の階調アンプ１３ｉは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の特性が同一で、他のトランジスタも理想的な特性を持っていれば、入力階調基準電圧ＶＲＥＦｉがそのまま出力階調基準電圧ＶＲＥＦｉＯＵＴに出てくるように動作する。ところが、ドライバＩＣ３に集積化されたＭＯＳトランジスタには製造上のバラツキが存在し、且つ、バラツキがドライバＩＣ３の間で、且つ、階調アンプ毎に異なる。したがって、複数個のドライバＩＣ３を使用する表示装置１では、ドライバＩＣ３の間で階調電圧のバラツキが発生し得る。
【００４４】
図５Ａの構成の階調アンプ１３ｉは、出力電圧調整回路２３、２４のスイッチＳＷ１１〜ＳＷ１４のオンオフを制御信号Ｓｉによって設定することで階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節可能である。詳細には、スイッチＳＷ１１〜ＳＷ１４を制御信号Ｓｉに応じて切り替えることでＮ型入力段２１を流れる電流ＩＮ１、ＩＮ２を微調整することができる。Ｎ型入力段２１を流れる電流ＩＮ１、ＩＮ２は、階調アンプ１３ｉのオフセット電圧に影響する。例えば、電流ＩＮ１、ＩＮ２が不均一であれば、階調アンプ１３ｉにオフセット電圧が発生する。これは、制御信号ＳｉによってスイッチＳＷ１１〜ＳＷ１４のオンオフを適切に設定することで、階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節可能であることを意味する。階調電圧Ｖ１〜Ｖｎは、出力階調基準電圧ＶＲＥＦ１ＯＵＴ〜ＶＲＥＦｍＯＵＴで決定されるので、各ドライバＩＣ３の各階調アンプ１３ｉの出力階調基準電圧ＶＲＥＦｉＯＵＴを調整することにより、表示装置１におけるドライバＩＣ３の間の階調電圧のばらつきを低減することができる。
【００４５】
階調アンプ１３ｉの出力階調基準電圧ＶＲＥＦｉＯＵＴの調整は、例えば、下記の手順で行うことができる。ドライバＩＣ３の出荷テスト時に、階調電圧ライン１８のうち、階調アンプ１３ｉの出力階調基準電圧ＶＲＥＦｉＯＵＴがそのまま出力されているラインで出力階調基準電圧ＶＲＥＦｉＯＵＴを測定する。測定された出力階調基準電圧ＶＲＥＦｉＯＵＴが所望の電圧値になるように出力電圧調整回路２３、２４のスイッチＳＷ１１〜ＳＷ１４のオン／オフを設定する。言い換えれば、スイッチＳＷ１１〜ＳＷ１４を制御する制御信号Ｓｉの設定値を決定する。この手順を、全ての階調アンプ１３ｉについて行い、制御信号Ｓｉの設定値を調整データとして各ドライバＩＣ３の出力電圧調整データレジスタ１７（第１の実施形態）、又は、外部記憶装置６（第２の実施形態）に不揮発的に記憶させる。
【００４６】
表示装置１を通常使用する場合には、各ドライバＩＣ３の出力電圧調整データレジスタ１７、又は、外部記憶装置６に不揮発的に記憶されている調整データに応じて制御信号Ｓｉが生成されてスイッチＳＷ１１〜ＳＷ１４の状態（オン又はオフ）が設定され、階調アンプ１３ｉの出力階調基準電圧ＶＲＥＦｉＯＵＴが所望の電圧値に設定される。各ドライバＩＣ３でこのような動作が行われることにより、ドライバＩＣ３間の階調電圧の差を低減することができる。
【００４７】
なお、出力電圧調整回路２３において、（それぞれが直列に接続されるスイッチ及びＮＭＯＳトランジスタで構成された）調節レッグの数は、適宜に変更可能である。原理的には、出力電圧調整回路２３に少なくとも一の調節レッグが含まれていれば、出力階調基準電圧ＶＲＥＦｉＯＵＴの調節の機能は達成し得る。同様に、出力電圧調整回路２４においても、直列に接続されるスイッチ及びＮＭＯＳトランジスタの組の数は、適宜に変更可能である。原理的には、出力電圧調整回路２４に少なくとも一のスイッチ及びＮＭＯＳトランジスタが含まれていれば、出力階調基準電圧ＶＲＥＦｉＯＵＴの調節の機能は達成し得る。
【実施例２】
【００４８】
図５Ｂは、階調アンプ１３ｉの実施例２を示す回路図である。実施例２の階調アンプ１３ｉの回路構成は、概略的には、実施例１の回路構成において、各ＭＯＳトランジスタの導電型（Ｐ型、Ｎ型）を逆転させたものに相当する。
【００４９】
詳細には、実施例２では、階調アンプ１３ｉが、Ｐ型入力段３１と、出力段３２とを備えるボルテッジフォロアとして構成されている。Ｐ型入力段３１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、出力電圧調整回路３３、３４と、定電流源３５とを備えている。
【００５０】
ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、そのソースがノードＮ２１に共通に接続されており、差動トランジスタ対を構成している。ＰＭＯＳトランジスタＭＰ１のゲートは、入力階調基準電圧ＶＲＥＦｉが入力される入力ノードＩＮに接続され、ＰＭＯＳトランジスタＭＰ２のゲートは、出力階調基準電圧ＶＲＥＦｉＯＵＴが出力される出力ノードＯＵＴに接続されている。また、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のドレインは、それぞれ、ノードＮ２２、Ｎ２３に接続されている。
【００５１】
出力電圧調整回路３３、３４は、階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴの調節に用いられる一対の回路である。出力電圧調整回路３３は、スイッチＳＷ２１、ＳＷ２２と、ゲートが入力ノードＩＮに共通に接続されたＰＭＯＳトランジスタＭＰ２１、ＭＰ２２とを備えている。スイッチＳＷ２１とＰＭＯＳトランジスタＭＰ２１とは、ノードＮ２１とノードＮ２２の間に直列に接続されており、第１の調整レッグを構成している。スイッチＳＷ２２とＰＭＯＳトランジスタＭＰ２２とは、ノードＮ２１とノードＮ２２の間に直列に接続されており、第２の調整レッグを構成している。第１及び第２の調整レッグは、並列に接続されており、スイッチＳＷ２１、ＳＷ２２のオンオフ制御によって、Ｐ型入力段３１を流れる電流ＩＰ１を制御する機能を有している。ここで、電流ＩＰ１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２１、ＭＰ２２を流れる電流の和である。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲート幅は、ＰＭＯＳトランジスタＭＰ１のゲート幅よりも小さく設計されており、電流ＩＰ１は、主として、ＰＭＯＳトランジスタＭＰ１を流れる電流で決まる。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、電流ＩＰ１を微調整するために用いられる。
【００５２】
同様に、出力電圧調整回路３４は、スイッチＳＷ２３、ＳＷ２４と、ゲートが出力ノードＯＵＴに共通に接続されたＰＭＯＳトランジスタＭＰ２３、ＭＰ２４とを備えている。スイッチＳＷ２３とＰＭＯＳトランジスタＭＰ２３とは、ノードＮ２１とノードＮ２３の間に直列に接続されており、第３の調整レッグを構成している。スイッチＳＷ２４とＰＭＯＳトランジスタＭＰ２４とは、ノードＮ２１とノードＮ２３の間に直列に接続されており、第４の調整レッグを構成している。第３及び第４の調整レッグは、並列に接続されており、スイッチＳＷ２３、ＳＷ２４のオンオフ制御によって、Ｐ型入力段３１を流れる電流ＩＰ２を制御する機能を有している。ここで、電流ＩＰ２は、ＰＭＯＳトランジスタＭＰ２、ＭＰ２３、ＭＰ２４を流れる電流の和である。ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４のゲート幅は、ＰＭＯＳトランジスタＭＰ２のゲート幅よりも小さく設計されており、電流ＩＰ２は、主として、ＰＭＯＳトランジスタＭＰ２を流れる電流で決まる。ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４は、電流ＩＰ２を微調整するために用いられる。
【００５３】
スイッチＳＷ２１〜ＳＷ２４のそれぞれは、階調アンプ１３ｉに供給される制御信号Ｓｉに応じてオン状態又はオフ状態に設定される。図５Ｂの階調アンプ１３ｉは、制御信号Ｓｉに応じてスイッチＳＷ１１〜ＳＷ１４を切り替えることにより、オフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが制御可能である。
【００５４】
定電流源３５は、ノードＮ２１と高電位電源線４０の間に接続されており、一定の電流をノードＮ２１に供給する動作を行う。定電流源３５の動作により、電流ＩＰ１、ＩＰ２の和が一定に保たれる。ここで、高電位電源線４０は、電位ＶＨを有する電源線である。
【００５５】
出力段３２は、Ｐ型入力段３１を流れる電流ＩＰ１、ＩＰ２に応じて出力階調基準電圧ＶＲＥＦｉＯＵＴを出力ノードＯＵＴから出力するように構成された回路部であり、カレントミラー３６と、ＮＭＯＳトランジスタＭＮ１３と、定電流源３７とを備えている。
【００５６】
カレントミラー３６は、Ｐ型入力段３１の負荷として用いられ、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２を備えている。ＮＭＯＳトランジスタＭＮ１１のドレインはノードＮ２２に接続され、ソースは、低電位電源線３９に接続されている。ＮＭＯＳトランジスタＭＮ１２のドレインはノードＮ２３に接続され、ソースは、低電位電源線３９に接続されている。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートは共通に接続されており、該共通接続ゲートは、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のいずれかのドレイン（本実施例では、ＮＭＯＳトランジスタＭＮ１２のドレイン）に接続される。ここで、低電位電源線３９は、電位ＶＬを有する電源線である。
【００５７】
ＮＭＯＳトランジスタＭＮ１３は、出力ノードＯＵＴを駆動する出力トランジスタとして動作する。ＮＭＯＳトランジスタＭＮ１３は、低電位電源線３９に接続されたソースと、ノードＮ２２に接続されたゲートと、出力ノードＯＵＴに接続されたドレインを有している。また、定電流源３７は、一定の電流をＮＭＯＳトランジスタＭＮ１３のドレインに供給する。
【００５８】
図５Ｂの構成の階調アンプ１３ｉも、出力電圧調整回路３３、３４のスイッチＳＷ２１〜ＳＷ２４のオンオフを制御信号Ｓｉによって設定することで階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節可能である。スイッチＳＷ２１〜ＳＷ２４を制御する制御信号Ｓｉの設定値を調整データとして各ドライバＩＣ３の出力電圧調整データレジスタ１７（第１の実施形態）又は外部記憶装置６（第２の実施形態）に不揮発的に記憶させて各ドライバＩＣ３の各階調アンプ１３ｉの出力階調基準電圧ＶＲＥＦｉＯＵＴを調整することにより、表示装置１におけるドライバＩＣ３の間の階調電圧のばらつきを低減することができる。
【００５９】
なお、出力電圧調整回路３３、３４において、（それぞれが直列に接続されるスイッチ及びＰＭＯＳトランジスタで構成された）調節レッグの数は、適宜に変更可能である。原理的には、出力電圧調整回路３３、３４に少なくとも一のスイッチ及びＰＭＯＳトランジスタが含まれていれば、出力階調基準電圧ＶＲＥＦｉＯＵＴの調節の機能は達成し得る。
【実施例３】
【００６０】
図５Ｃは、階調アンプ１３ｉの実施例３の構成を示すブロック図である。実施例３の階調アンプ１３ｉは、Ｎ型入力段２１とＰ型入力段３１の両方を備えたＲａｉｌ−ｔｏ−Ｒａｉｌアンプとして構成される。Ｎ型入力段２１とＰ型入力段３１には、Ｎ型入力段２１を流れる電流ＩＮ１、ＩＮ２及びＰ型入力段３１を流れる電流ＩＰ１、ＩＰ２に応じて出力階調基準電圧ＶＲＥＦｉＯＵＴを出力する出力段４２が接続される。実施例３の階調アンプ１３ｉのＮ型入力段２１の構成は、実施例１の階調アンプ１３ｉと同一であり、実施例３の階調アンプ１３ｉのＰ型入力段３１の構成は、実施例２の階調アンプ１３ｉと同一である。
【００６１】
出力段４２は、ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３３と、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３と、定電流源４３、４４とを備えている。
【００６２】
ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２は、カレントミラーを構成している。詳細には、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のソースは、高電位電源線４６に共通に接続され、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のゲートは、ＰＭＯＳトランジスタＭＰ３２のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のドレインは、それぞれ、定電流源４３、４４に接続されている。
【００６３】
ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２は、もう一つのカレントミラーを構成している。詳細には、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２のソースは、低電位電源線４５に共通に接続され、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２のゲートは、ＮＭＯＳトランジスタＭＮ３２のドレインに共通に接続されている。ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２のドレインは、それぞれ、定電流源４３、４４に接続されている。
【００６４】
定電流源４３は、ＰＭＯＳトランジスタＭＰ３１のドレインからＮＭＯＳトランジスタＭＮ３１のドレインに向かう方向に定電流を流し、定電流源４４は、ＰＭＯＳトランジスタＭＰ３２のドレインからＮＭＯＳトランジスタＭＮ３２のドレインに向かう方向に定電流を流す。
【００６５】
ＰＭＯＳトランジスタＭＰ３３、ＮＭＯＳトランジスタＭＮ３３は、出力ノードＯＵＴを駆動する出力トランジスタとして用いられる。ＰＭＯＳトランジスタＭＰ３３は、高電位電源線４６に接続されたソースと、ＰＭＯＳトランジスタＭＰ３１のドレインに接続されたゲートと、出力ノードＯＵＴに接続されたドレインとを備えている。ＮＭＯＳトランジスタＭＮ１５は、低電位電源線４５に接続されたソースと、ＮＭＯＳトランジスタＭＮ３１のドレインに接続されたゲートと、出力ノードＯＵＴに接続されたドレインとを有している。
【００６６】
図５Ｃの構成の階調アンプ１３ｉも、出力電圧調整回路２３、２４、３３、３４のスイッチＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４のオンオフを制御信号Ｓｉによって設定することで階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節可能である。スイッチＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４を制御する制御信号Ｓｉの設定値を調整データとして各ドライバＩＣ３の出力電圧調整データレジスタ１７（第１の実施形態）又は外部記憶装置６（第２の実施形態）に不揮発的に記憶させて各ドライバＩＣ３の各階調アンプ１３ｉの出力階調基準電圧ＶＲＥＦｉＯＵＴを調整することにより、表示装置１におけるドライバＩＣ３の間の階調電圧のばらつきを低減することができる。
【００６７】
なお、出力電圧調整回路２３、２４、３３、３４において、（それぞれが直列に接続されるスイッチ及びＭＯＳトランジスタで構成された）調節レッグの数は、適宜に変更可能である。
【実施例４】
【００６８】
図６Ａは、階調アンプ１３ｉの実施例４を示す回路図である。実施例４では、階調アンプ１３ｉが、Ｎ型入力段２１Ａと、出力段２２Ａとを備えるボルテッジフォロアとして構成されている。実施例４の階調アンプ１３ｉでは、出力段２２Ａに、カレントミラー２６に直列に接続された可変抵抗負荷２８が設けられることで、Ｎ型入力段２１Ａを流れる電流ＩＮ１、ＩＮ２が調節され、これにより、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節される。ここで、カレントミラー２６と可変抵抗負荷２８とは、全体として、Ｎ型入力段２１Ａの負荷回路として機能することに留意されたい。出力段２２Ａの他の部分の構成は、実施例１の出力段２２と同一である。また、実施例４で用いられるＮ型入力段２１Ａには、実施例１のＮ型入力段２１と異なり、出力電圧調整回路２３、２４は設けられない。
【００６９】
詳細には、可変抵抗負荷２８は、可変抵抗Ｒ１、Ｒ２を備えている。可変抵抗Ｒ１は、ＰＭＯＳトランジスタＭＰ１１のソースと高電位電源線３０の間に接続されており、電流ＩＮ１が流される。一方、可変抵抗Ｒ２は、ＰＭＯＳトランジスタＭＰ１２のソースと高電位電源線３０の間に接続されており、電流ＩＮ２が流される。本実施例では、可変抵抗Ｒ１、Ｒ２の抵抗値が制御信号Ｓｉに応じて制御され、これにより、階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節される。
【００７０】
図６Ｃは、可変抵抗Ｒ１の構成の一例を示している。一例としては、可変抵抗Ｒ１のそれぞれは、スイッチＲＳＷ１〜ＲＳＷαと、抵抗素子ＲＲ１〜ＲＲαとを備えている。スイッチＲＳＷｊと抵抗素子ＲＲｊは、ノードＮ１４とノードＮ１５との間に直列に接続されている。ノードＮ１４は、ＰＭＯＳトランジスタＭＰ１１のソースに接続され、ノードＮ１５は、高電位電源線３０に接続される。スイッチＲＳＷ１〜ＲＳＷαのオンオフを制御信号Ｓｉに応じて制御することにより、可変抵抗Ｒ１の抵抗値を制御することができる。
【００７１】
可変抵抗Ｒ２も、可変抵抗Ｒ１と同様に構成してもよい。この場合、ノードＮ１４は、ＰＭＯＳトランジスタＭＰ１２のソースに接続される。
【００７２】
図６Ａの構成の階調アンプ１３ｉは、可変抵抗負荷２８の可変抵抗Ｒ１、Ｒ２の抵抗値を制御信号Ｓｉによって設定することでＮ型入力段２１を流れる電流ＩＮ１、ＩＮ２を微調整し、階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節可能である。可変抵抗Ｒ１、Ｒ２を制御する制御信号Ｓｉの設定値を調整データとして各ドライバＩＣ３の出力電圧調整データレジスタ１７（第１の実施形態）又は外部記憶装置６（第２の実施形態）に不揮発的に記憶させて各ドライバＩＣ３の各階調アンプ１３ｉの出力階調基準電圧ＶＲＥＦｉＯＵＴを調整することにより、表示装置１におけるドライバＩＣ３の間の階調電圧のばらつきを低減することができる。
【００７３】
なお、可変抵抗負荷２８の位置は、カレントミラー２６と高電位電源線３０の間ではなく、ノードＮ１２、Ｎ１３と、カレントミラー２６の間でもよい、この場合、可変抵抗Ｒ１は、ノードＮ１２とＰＭＯＳトランジスタＭＰ１１のドレインの間に接続され、可変抵抗Ｒ２は、ノードＮ１３とＰＭＯＳトランジスタＭＰ１２のドレインの間に接続される。
【実施例５】
【００７４】
図６Ｂは、階調アンプ１３ｉの実施例５を示す回路図である。実施例５では、階調アンプ１３ｉが、Ｐ型入力段３１Ａと、出力段３２Ａとを備えるボルテッジフォロアとして構成されている。実施例５の階調アンプ１３ｉでは、出力段３２Ａに、カレントミラー３６に直列に接続された可変抵抗負荷３８が設けられることで、Ｐ型入力段３１Ａを流れる電流ＩＰ１、ＩＰ２が調節され、これにより、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節される。ここで、カレントミラー３６と可変抵抗負荷３８とは、全体として、Ｐ型入力段３１Ａの負荷回路として機能することに留意されたい。出力段３２Ａの他の部分の構成は、実施例２の出力段３２と同一である。また、実施例５で用いられるＰ型入力段３１Ａには、実施例２のＰ型入力段３１と異なり、出力電圧調整回路３３、３４は設けられない。
【００７５】
詳細には、可変抵抗負荷３８は、可変抵抗Ｒ３、Ｒ４を備えている。可変抵抗Ｒ３は、ＮＭＯＳトランジスタＭＮ１１のソースと低電位電源線３９の間に接続され、可変抵抗Ｒ４は、ＮＭＯＳトランジスタＭＮ１２のソースと低電位電源線３９の間に接続されている。本実施例では、可変抵抗Ｒ３、Ｒ４の抵抗値が制御信号Ｓｉに応じて制御され、これにより、階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節される。可変抵抗Ｒ３、Ｒ４の構成としては、図６Ｃに示された可変抵抗の構成を用いてもよい。
【００７６】
図６Ｂの構成の階調アンプ１３ｉは、可変抵抗負荷３８の可変抵抗Ｒ３、Ｒ４の抵抗値を制御信号Ｓｉによって設定することでＰ型入力段３１を流れる電流ＩＰ１、ＩＰ２を微調整し、階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節可能である。可変抵抗Ｒ３、Ｒ４を制御する制御信号Ｓｉの設定値を調整データとして各ドライバＩＣ３の出力電圧調整データレジスタ１７（第１の実施形態）又は外部記憶装置６（第２の実施形態）に不揮発的に記憶させて各ドライバＩＣ３の各階調アンプ１３ｉの出力階調基準電圧ＶＲＥＦｉＯＵＴを調整することにより、表示装置１におけるドライバＩＣ３の間の階調電圧のばらつきを低減することができる。
【００７７】
なお、可変抵抗負荷３８の位置は、カレントミラー３６と低電位電源線３９の間ではなく、ノードＮ２２、Ｎ２３と、カレントミラー３６の間でもよい、この場合、可変抵抗Ｒ３は、ノードＮ２２とＮＭＯＳトランジスタＭＮ１１のドレインの間に接続され、可変抵抗Ｒ４は、ノードＮ２３とＮＭＯＳトランジスタＭＮ１２のドレインの間に接続される。
【実施例６】
【００７８】
図７Ａは、階調アンプ１３ｉの実施例６を示す回路図である。実施例６では、階調アンプ１３ｉが、Ｎ型入力段２１Ａと、出力段２２Ｂとを備えるボルテッジフォロアとして構成されている。実施例６の階調アンプ１３ｉでは、出力段２２ＢにおいてＮ型入力段２１Ａの負荷回路として機能するカレントミラー２６Ｂが、電流ＩＮ１、ＩＮ２を調節する機能を有しており、これにより、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節可能になっている。出力段２２Ｂの他の部分の構成は、実施例１の出力段２２と同一である。なお、実施例６の階調アンプ１３ｉで用いられるＮ型入力段２１Ａは、実施例４の階調アンプ１３ｉで用いられるＮ型入力段２１Ａと同一の構成を有しており、出力電圧調整回路２３、２４は設けられない。
【００７９】
詳細には、実施例６では、カレントミラー２６Ｂが、ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４４と、スイッチＴＳＷ１〜ＴＳＷ４とを備えている。ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４４のゲートは共通に接続されており、更に、当該共通接続ゲートは、ノードＮ１２、ノードＮ１３のいずれか（本実施例では、ノードＮ１３）に接続される。ＰＭＯＳトランジスタＭＰ４１とスイッチＴＳＷ１とは、ノードＮ１２と高電位電源線３０の間に直列に接続され、同様に、ＰＭＯＳトランジスタＭＰ４２とスイッチＴＳＷ２とは、ノードＮ１２と高電位電源線３０の間に直列に接続される。ここで、ＰＭＯＳトランジスタＭＰ４１とスイッチＴＳＷ１とは、ＰＭＯＳトランジスタＭＰ４２とスイッチＴＳＷ２とに対して並列に接続される。更に、ＰＭＯＳトランジスタＭＰ４３とスイッチＴＳＷ３とは、ノードＮ１３と高電位電源線３０の間に直列に接続され、同様に、ＰＭＯＳトランジスタＭＰ４４とスイッチＴＳＷ４とは、ノードＮ１３と高電位電源線３０の間に直列に接続される。ここで、ＰＭＯＳトランジスタＭＰ４３とスイッチＴＳＷ３は、ＰＭＯＳトランジスタＭＰ４４とスイッチＴＳＷ４に対して並列に接続される。
【００８０】
なお、図７Ａでは、ノードＮ１２とＰＭＯＳトランジスタＭＰ４１、ＭＰ４２の間にスイッチＴＳＷ１、ＴＳＷ２が接続されている構成が図示されているが、スイッチＴＳＷ１、ＴＳＷ２は、ＰＭＯＳトランジスタＭＰ４１、ＭＰ４２のソースと高電位電源線３０の間に接続されても良い。同様に、スイッチＴＳＷ３、ＴＳＷ４は、ＰＭＯＳトランジスタＭＰ４３、ＭＰ４４のソースと高電位電源線３０の間に接続されても良い。
【００８１】
ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４４のゲート幅の設計は、電流ＩＮ１、ＩＮ２の調節に関係する。一実施例では、ＰＭＯＳトランジスタＭＰ４１、ＭＰ４３は、それらのゲート幅が実質的に同一であるように形成され、ＰＭＯＳトランジスタＭＰ４２、ＭＰ４４は、それらのゲート幅が実質的に同一であるように形成される。ここで、「実質的に」とは、製造上、不可避的に生じるバラツキを無視することを意味している。また、ＰＭＯＳトランジスタＭＰ４１、ＭＰ４２のゲート幅は、互いに異なるように設計され、ＰＭＯＳトランジスタＭＰ４３、ＭＰ４４のゲート幅は、互いに異なるように設計される。このようなゲート幅の設計によれば、電流ＩＮ１、ＩＮ２の調節範囲を大きくすることができる。
【００８２】
図７Ａの構成の階調アンプ１３ｉは、カレントミラー２６ＢのスイッチＴＳＷ１〜ＴＳＷ４のオンオフを制御信号Ｓｉによって設定することで階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節可能である。スイッチＴＳＷ１〜ＴＳＷ４を制御する制御信号Ｓｉの設定値を調整データとして各ドライバＩＣ３の出力電圧調整データレジスタ１７（第１の実施形態）又は外部記憶装置６（第２の実施形態）に不揮発的に記憶させて各ドライバＩＣ３の各階調アンプ１３ｉの出力階調基準電圧ＶＲＥＦｉＯＵＴを調整することにより、表示装置１におけるドライバＩＣ３の間の階調電圧のばらつきを低減することができる。
【００８３】
なお、カレントミラー２６Ｂにおいて、ノードＮ１２と高電位電源線３０の間に接続されるＰＭＯＳトランジスタの数は、２に限定されず、３以上であってもよい。この場合、ノードＮ１２と高電位電源線３０の間に、各ＰＭＯＳトランジスタと直列にスイッチが接続され、該スイッチのオンオフが、制御信号Ｓｉによって設定される。３以上のＰＭＯＳトランジスタがノードＮ１２と高電位電源線３０の間に接続される場合でも、当該ＰＭＯＳトランジスタのゲート幅が、互いに異なることが好ましい。同様に、ノードＮ１３と高電位電源線３０の間に接続されるＰＭＯＳトランジスタの数は、２に限定されず、３以上であってもよい。この場合、ノードＮ１３と高電位電源線３０の間に、各ＰＭＯＳトランジスタと直列にスイッチが接続され、該スイッチのオンオフが、制御信号Ｓｉによって設定される。３以上のＰＭＯＳトランジスタがノードＮ１３と高電位電源線３０の間に接続される場合でも、当該ＰＭＯＳトランジスタのゲート幅が、互いに異なることが好ましい。
【実施例７】
【００８４】
図７Ｂは、階調アンプ１３ｉの実施例７を示す回路図である。実施例７では、階調アンプ１３ｉが、Ｐ型入力段３１Ａと、出力段３２Ｂとを備えるボルテッジフォロアとして構成されている。実施例７の階調アンプ１３ｉでは、出力段３２ＢにおいてＰ型入力段３１Ａの負荷回路として機能するカレントミラー３６Ｂが、電流ＩＰ１、ＩＰ２を調節する機能を有しており、これにより、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節可能になっている。出力段３２Ｂの他の部分の構成は、実施例１の出力段３２と同一である。なお、実施例７の階調アンプ１３ｉで用いられるＰ型入力段３１Ａは、実施例５の階調アンプ１３ｉで用いられるＰ型入力段３１Ａと同一の構成を有しており、出力電圧調整回路３３、３４は設けられない。
【００８５】
詳細には、実施例７では、カレントミラー３６Ｂが、ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４４と、スイッチＴＳＷ５〜ＴＳＷ８とを備えている。ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４４のゲートは共通に接続されており、更に、当該共通接続ゲートは、ノードＮ２２、ノードＮ２３のいずれか（本実施例では、ノードＮ２３）に接続される。ＮＭＯＳトランジスタＭＮ４１とスイッチＴＳＷ５とは、ノードＮ２２と低電位電源線３９の間に直列に接続され、同様に、ＮＭＯＳトランジスタＭＮ４２とスイッチＴＳＷ６とは、ノードＮ２２と低電位電源線３９の間に直列に接続される。ここで、ＮＭＯＳトランジスタＭＮ４１とスイッチＴＳＷ５は、ＮＭＯＳトランジスタＭＮ４２とスイッチＴＳＷ６に対して並列に接続される。更に、ＮＭＯＳトランジスタＭＮ４３とスイッチＴＳＷ７は、ノードＮ２３と低電位電源線３９の間に直列に接続され、同様に、ＮＭＯＳトランジスタＭＮ４４とスイッチＴＳＷ８とは、ノードＮ２３と低電位電源線３９の間に直列に接続される。ここで、ＮＭＯＳトランジスタＭＮ４３とスイッチＴＳＷ７は、ＮＭＯＳトランジスタＭＮ４４とスイッチＴＳＷ８に対して並列に接続される。
【００８６】
なお、図７Ｂでは、ノードＮ２２とＮＭＯＳトランジスタＭＮ４１、ＭＮ４２の間にスイッチＴＳＷ５、ＴＳＷ６が接続されている構成が図示されているが、スイッチＴＳＷ５、ＴＳＷ６は、ＮＭＯＳトランジスタＭＮ４１、４２のソースと低電位電源線３９の間に接続されても良い。同様に、スイッチＴＳＷ７、ＴＳＷ８は、ＮＭＯＳトランジスタＭＮ４３、ＭＮ４４のソースと低電位電源線３９の間に接続されても良い。
【００８７】
ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４４のゲート幅の設計は、電流ＩＰ１、ＩＰ２の調節に関係する。一実施例では、ＮＭＯＳトランジスタＭＮ４１、ＭＮ４３は、それらのゲート幅が実質的に同一であるように形成され、ＮＭＯＳトランジスタＭＮ４２、ＭＮ４４は、それらのゲート幅が実質的に同一であるように形成される。ここで、「実質的に」とは、製造上、不可避的に生じるバラツキを無視することを意味している。また、ＮＭＯＳトランジスタＭＮ４１、ＭＮ４２のゲート幅は、互いに異なるように設計され、ＮＭＯＳトランジスタＭＮ４３、ＭＮ４４のゲート幅は、互いに異なるように設計される。このようなゲート幅の設計によれば、電流ＩＰ１、ＩＰ２の調節範囲を大きくすることができる。
【００８８】
図７Ｂの構成の階調アンプ１３ｉも、カレントミラー３６ＢのスイッチＴＳＷ５〜ＴＳＷ８のオンオフを制御信号Ｓｉによって設定することで階調アンプ１３ｉのオフセット電圧、即ち、出力階調基準電圧ＶＲＥＦｉＯＵＴが調節可能である。スイッチＴＳＷ５〜ＴＳＷ８を制御する制御信号Ｓｉの設定値を調整データとして各ドライバＩＣ３の出力電圧調整データレジスタ１７（第１の実施形態）又は外部記憶装置６（第２の実施形態）に不揮発的に記憶させて各ドライバＩＣ３の各階調アンプ１３ｉの出力階調基準電圧ＶＲＥＦｉＯＵＴを調整することにより、表示装置１におけるドライバＩＣ３の間の階調電圧のばらつきを低減することができる。
【００８９】
なお、カレントミラー３６Ｂにおいて、ノードＮ２２と低電位電源線３９の間に接続されるＮＭＯＳトランジスタの数は、２に限定されず、３以上であってもよい。この場合、ノードＮ２２と低電位電源線３９の間に、各ＰＭＯＳトランジスタと直列にスイッチが接続され、該スイッチのオンオフが、制御信号Ｓｉによって設定される。３以上のＮＭＯＳトランジスタがノードＮ２２と低電位電源線３９の間に接続される場合でも、当該ＮＭＯＳトランジスタのゲート幅が、互いに異なることが好ましい。同様に、ノードＮ２３と低電位電源線３９の間に接続されるＮＭＯＳトランジスタの数は、２に限定されず、３以上であってもよい。この場合、ノードＮ２３と低電位電源線３９の間に、各ＮＭＯＳトランジスタと直列にスイッチが接続され、該スイッチのオンオフが、制御信号Ｓｉによって設定される。３以上のＮＭＯＳトランジスタがノードＮ２３と低電位電源線３９の間に接続される場合でも、当該ＮＭＯＳトランジスタのゲート幅が、互いに異なることが好ましい。
【００９０】
以上には、本発明の具体的な実施形態及び実施例が説明されているが、本発明は、上記の実施形態及び実施例に限定されると解釈してはならない。本発明が、様々な変更と共に実施され得ることは、当業者には自明的であろう。例えば、上記には表示装置１の実施形態が述べられているが、本発明は、他の表示パネルをドライバＩＣ（表示パネルドライバ）で駆動するパネル表示装置において、階調電圧をドライバＩＣで生成する場合にも適用可能である。また、上述の実施例１〜７における出力段の構成は、設計上の理由により様々に変更可能であることは、当業者には容易に理解されよう。
【符号の説明】
【００９１】
１        ：表示装置
２        ：液晶表示パネル
３        ：ドライバＩＣ
４        ：表示部
５        ：ゲートドライバ回路
６        ：外部記憶装置
１１      ：分割抵抗
１２      ：トーナメント回路
１３      ：階調アンプ回路
１３ｉ    ：階調アンプ
１４      ：分割抵抗
１５      ：デコーダ回路
１５ｉ    ：デコーダ
１６      ：出力回路
１６ｉ    出力アンプ
１７      ：出力電圧調整データレジスタ
１８      ：階調電圧ライン
１９ｉ    ：ソース出力
２１、２１Ａ：Ｎ型入力段
２２、２２Ａ、２２Ｂ：出力段
２３、２４：出力電圧調整回路
２５      ：定電流源
２６、２６Ｂ：カレントミラー
２７      ：定電流源
２８      ：可変抵抗負荷
２９      ：低電位電源線
３０      ：高電位電源線
３１、３１Ａ：Ｐ型入力段
３２、３２Ａ、３２Ｂ：出力段
３３、３４：出力電圧調整回路
３５      ：定電流源
３６、３６Ｂ：カレントミラー
３７      ：定電流源
３８      ：可変抵抗負荷
３９      ：低電位電源線
４０      ：高電位電源線
４２      ：出力段
４３、４４：定電流源
４５      ：低電位電源線
４６      ：高電位電源線
Ｄｉ      ：画像データ
ＩＮ      ：入力ノード
ＯＵＴ    ：出力ノード
ＭＮ１、ＭＮ２、ＭＮ１１〜ＭＮ１３、ＭＮ２１〜ＭＮ２４、ＭＮ３１〜ＭＮ３３、ＭＮ４１〜ＭＮ４４：ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ１１〜ＭＰ１３、ＭＰ２１〜ＭＰ２４、ＭＰ３１〜ＭＰ３３、ＭＰ４１〜ＭＰ４４：ＰＭＯＳトランジスタ
Ｎ１１〜Ｎ１５、Ｎ２１〜Ｎ２３：ノード
Ｒ１〜Ｒ４：可変抵抗
ＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４：スイッチ
ＴＳＷ１〜ＴＳＷ８：スイッチ
ＲＲｊ    ：抵抗素子
ＲＳＷｊ  ：スイッチ
【図１】
2014174413.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2014174413.tif 000008
【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
2014174413.tif 000011
【図６Ｃ】
2014174413.tif 000012
【図７Ａ】
2014174413.tif 000013
【図７Ｂ】
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