(57)【要約】【課題】容量記憶方式を用いて多値出力型差動増幅回路における出力オフセットを高精度に補正する。【解決手段】反転入力部、出力部及び２以上の非反転入力部を有する多値出力型差動増幅回路と、前記非反転入力部に対応付けて設けられ、一端が前記反転入力部に接続された前記非反転入力部と同数の複数のキャパシタと、前記複数のキャパシタの他端の接続先を、対応する前記非反転入力部と前記出力部との間で切り換える第１切換部と、前記反転入力部と前記出力部との間の接続を切り換える第２切換部と、を備える。【選択図】図１
2014171114.tif 000002
【特許請求の範囲】
【請求項１】
反転入力部、出力部及び２以上の非反転入力部を有する多値出力型差動増幅回路と、
当該多値出力型差動増幅回路の前記非反転入力部ごとに発生するオフセット電圧をキャパシタに記憶し、当該オフセット電圧を前記出力部の出力電圧から差し引くオフセットキャンセル回路と、
を備えるレベル変換回路。
【請求項２】
前記オフセットキャンセル回路は、
前記非反転入力部に対応付けて設けられ、一端が前記反転入力部に接続された前記非反転入力部と同数の複数のキャパシタと、
前記複数のキャパシタの他端の接続先を、対応する前記非反転入力部と前記出力部との間で切り換える第１切換部と、
前記反転入力部と前記出力部との間の接続を切り換える第２切換部と、
を備える請求項１に記載のレベル変換回路。
【請求項３】
前記多値出力型差動増幅回路は、
前記非反転入力部に対応付けて設けられ、対応する前記非反転入力部に入力される入力信号と前記反転入力部に入力される入力信号との差動信号を生成する複数の差動信号生成部と、
前記複数の差動信号生成部が出力する差動信号の加算を所定の増幅率で増幅して前記出力部へ出力する増幅部と、
を有する請求項２に記載のレベル変換回路。
【請求項４】
前記第１切換部と前記第２切換部を制御して第１状態と第２状態とを切り換える制御部を更に備え、
前記第１状態は、前記第１切換部が前記複数のキャパシタの他端を前記非反転入力部に接続し且つ、前記第２切換部が前記反転入力部と前記出力部の間を接続した状態であり、
前記第２状態は、前記第１切換部が前記キャパシタの他端を前記出力部に接続し且つ、前記第２切換部が前記反転入力部と前記出力部の間を接続しない状態である
請求項２に記載のレベル変換回路。
【請求項５】
前記キャパシタの容量は、対応する前記非反転入力部の利得に応じた値である
請求項２に記載のレベル変換回路。
【請求項６】
反転入力部と、
出力部と、
２以上の非反転入力部と、
前記非反転入力部に対応付けて設けられ、一端が前記反転入力部に接続された前記非反転入力部と同数の複数のキャパシタと、
前記複数のキャパシタの他端の接続先を、対応する前記非反転入力部と前記出力部との間で切り換える第１切換部と、
前記反転入力部と前記出力部との間の接続を切り換える第２切換部と、
前記非反転入力部に対応付けて設けられ、対応する前記非反転入力部に入力される入力信号と前記反転入力部に入力される入力信号との差動信号を生成する複数の差動信号生成部と、
前記複数の差動信号生成部が出力する差動信号の加算を所定の増幅率で増幅して前記出力部へ出力する増幅部と、
を備える多値出力型差動増幅器。
【請求項７】
請求項１に記載のレベル変換回路を用いて生成した階調電圧で表示素子を駆動する表示装置。
【請求項８】
画像データの上位所定数ビットにより表される複数の階調値に対応する複数の階調電圧を生成する階調電圧生成回路と、
前記画像データに対応する階調電圧を前記レベル変換回路に出力させるために必要な複数の階調電圧を、前記階調電圧生成回路が生成する複数の階調電圧の中から選択して、前記レベル変換回路の各非反転入力部に入力する選択回路と、
を備え、
前記レベル変換回路は、前記非反転入力部に入力される階調電圧から前記画像データに対応する階調電圧を生成して出力する請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、レベル変換回路、多値出力型差動増幅器及び表示装置に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイなどの表示装置において多階調化が進んでおり、例えば、１２ビットの液晶ディスプレイでは４０９６階調（約６８７億色）もの多階調表示が必要である。このような多階調表示に対応した表示装置では、全ての階調をデジタルアナログコンバーター（ＤＡＣ）で生成するとＤＡＣの回路面積の増大を招く。
【０００３】
そこで、ビット変換機能をＤＡＣとＤＡＣの出力を増幅する差動増幅器とに振り分けることが一般的になっている。例えば、上位９ビット分の変換機能をＤＡＣに担当させ、下位３ビット分の変換機能は差動増幅器に担当させる。
【０００４】
ただし、階調電圧に用いる出力電圧範囲を１８Ｖとすると、１２ビット階調の場合、１階調当たりの電圧変化が約４ｍＶと非常に小さく、多値出力型差動増幅器に高い精度での電圧出力が要求されることになる。
【０００５】
しかしながら、差動増幅器は、主として能動素子の特性バラツキに起因する出力オフセットが生じる。この特性バラツキは、ＭＯＳトランジスタの酸化膜のバラツキや不純物濃度のバラツキ、或いは、素子サイズ（Ｗ（ゲート幅）／Ｌ（ゲート長））のバラツキ等に起因するため、完全に無くすことはできない。
【０００６】
このような実情に鑑みて、差動増幅器における出力オフセットを無くして、高精度な出力を可能とするための各種の工夫が提案されている（例えば、特許文献１〜４参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２５９１１４号公報
【特許文献２】特開２００７−０９６５０４号公報
【特許文献３】特開２００７−０８９０７４号公報
【特許文献４】特開２００５−２８６６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１〜４とは方式が異なるが、従来、差動増幅器のオフセットを高精度に補正する方法として、容量記憶方式が一般的である。この容量記憶方式はオフセットキャンセル回路を用いるものであり、入力電圧と出力電圧の差分としてのオフセット電圧をキャパシタに記憶し、このオフセット電圧を入力電圧と演算することによりオフセットをキャンセルする。
【０００９】
しかしながら、多値出力型差動増幅器に、このオフセットキャンセル回路を適用しようとした場合、以下に説明するように精度が悪化してしまう問題が想定される。
【００１０】
図８は、多値出力型差動増幅器に、従来の容量記憶方式のオフセットキャンセル回路を適用した回路である。多値出力型差動増幅回路は、その分解能に応じて複数の入力ラインを有する。このため、各入力ラインの入力電圧が異なった状態ではオフセット電圧が決まらず、全ての入力ラインの入力電圧を一度ある電圧に固定にしてから、キャパシタにオフセット電圧を記憶させる必要がある。
【００１１】
この場合、オフセット電圧記憶時とオフセット電圧出力時とで、入力ラインへの入力電圧が異なるため、その変動した電圧がオフセット記憶用のキャパシタと入力部の寄生容量で容量分割され、キャパシタに記憶されたオフセット電圧を変化させてしまう。この結果、出力電圧に誤差が生じる。
【００１２】
本技術は、前記課題に鑑みてなされたもので、容量記憶方式を用いて多値出力型差動増幅器における出力オフセットを高精度に補正することを目的とする。
【課題を解決するための手段】
【００１３】
本技術の態様の１つは、反転入力部、出力部及び２以上の非反転入力部を有する多値出力型差動増幅回路と、当該多値出力型差動増幅回路の前記非反転入力部ごとに発生するオフセット電圧をキャパシタに記憶し、当該オフセット電圧を前記出力部の出力電圧から差し引くオフセットキャンセル回路と、を備えるレベル変換回路である。
【００１４】
このようなレベル変換回路は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は、前記レベル変換回路を内蔵した多値出力型差動増幅器や、前記レベル変換回路や前記対置出力型差動増幅器を出力段に用いた液晶表示装置等の電子機器としても実現可能である。
【発明の効果】
【００１５】
本技術によれば、容量記憶方式を用いて多値出力型差動増幅器における出力オフセットを高精度に補正することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係るレベル変換回路の構成を示すブロック図である。
【図２】レベル変換回路の具体的な一例を示す図である。
【図３】多値出力型差動増幅器の内部構成の一例を示す図である。
【図４】オフセット電圧記憶状態における回路図である。
【図５】出力状態における回路図である。
【図６】出力電圧のシミュレーション結果を示している。
【図７】一般的な信号線駆動回路の構成例を示すブロック図である。
【図８】多値出力型差動増幅器に、従来のオフセットキャンセル回路を適用した回路である。
【発明を実施するための形態】
【００１７】
以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
（Ｄ）まとめ：
【００１８】
（Ａ）第１の実施形態：
図１は、第１の実施形態に係るレベル変換回路の構成を示すブロック図である。同図において、レベル変換回路１００は、多値出力型差動増幅回路１０と、複数のキャパシタとしてのキャパシタ２０，２１と、第１切換部３０と、第２切換部４０と、を備えている。
【００１９】
多値出力型差動増幅回路１０は、反転入力部１１、出力部１２及び非反転入力部１３，１４を備えている。非反転入力部の数は２以上の任意の数とすることができる。また、キャパシタの数も、非反転入力部の数に合わせて２以上の任意の数とすることができる。
【００２０】
多値出力型差動増幅回路１０は、反転入力部１１に対する入力信号と非反転入力部１３に対する入力信号を第１の差動入力とし、反転入力部１１に対する入力信号と非反転入力部１４に対する入力信号を第２の差動入力として、これら差動入力に応じた出力信号を出力部１２から出力する。
【００２１】
すなわち、出力部１２からは、差動入力の組み合わせに応じて各種の出力信号が出力される。例えば、反転入力部１１に対する入力信号が固定値であり、非反転入力部１３，１４に対する入力信号がそれぞれ二値（例えば、オン／オフの二値）を取る場合、出力部１２は、入力信号の組み合わせに応じて４種類の出力信号を出力することができる。
【００２２】
キャパシタ２０は、その一端が反転入力部１１に接続され、キャパシタ２１も、その一端が反転入力部１１に接続されている。
【００２３】
第１切換部３０は、キャパシタ２０の他端の接続先を非反転入力部１３と出力部１２との間で切り換え、キャパシタ２１の他端の接続先を非反転入力部１４と出力部１２との間で切り換える。
【００２４】
反転入力部１１は、第２切換部４０を介して出力部１２に接続されている。第２切換部４０は、反転入力部１１と出力部１２との間の接続／非接続を切り換える。
【００２５】
キャパシタ２０，２１の容量Ｃ１，Ｃ２は、対応する非反転入力部の利得に応じた値に設定されており、容量Ｃ１と容量Ｃ２の容量比は、非反転入力部１３の利得ｇｍ１と非反転入力部１４の利得ｇｍ２の利得比に等しい。このため、キャパシタ２０，２１で、対応する非反転入力部と出力部１２とを接続すると、キャパシタ２０，２１は、対応する非反転入力部の利得と入力信号のレベルとに応じた電荷を蓄積することになる。
【００２６】
以上のように構成されたレベル変換回路１００は、制御部２００の制御に従って、第１切換部３０と第２切換部４０を制御することにより、レベル変換回路１００の状態を、第１状態と第２状態の間で適宜に切り換える制御を行う。
【００２７】
第１状態とは、第１切換部３０が、対応する非反転入力部にキャパシタ２０，２１の他端を接続し、且つ、反転入力部１１と出力部１２の間を接続した状態である。すなわち、反転入力部１１と出力部１２の間を接続しつつ、キャパシタ２０にて非反転入力部１３と反転入力部１１の間を接続し、キャパシタ２１にて非反転入力部１４と反転入力部１１の間を接続した状態である。
【００２８】
第２状態とは、第１切換部３０が、出力部１２にキャパシタ２０，２１の他端を接続し、且つ、第２切換部４０が、反転入力部１１と出力部１２の間を非接続とした状態である。すなわち、反転入力部１１と出力部１２の間を接続せず、キャパシタ２０にて反転入力部１１と出力部１２の間を接続し、キャパシタ２１にて反転入力部１１と出力部１２の間を接続した状態である。
【００２９】
以上のレベル変換回路１００によれば、制御部２００が第１切換部３０と第２切換部４０を制御することにより、各非反転入力部１３，１４にそれぞれ異なる所望の入力信号を印加しつつも、非反転入力部１３，１４と出力部１２との間のオフセット電圧をキャパシタ２０，２１にそれぞれ記憶させ、その後、この記憶したオフセット電圧の加算値を反転入力部１１と出力部１２の間に印加することができる。
【００３０】
これにより、複数の入力系統（非反転入力部）を持つ多値出力型差動増幅回路において、各入力の電圧が出力時と同じ状態（各入力の電圧が異なった状態）のままで容量記憶方式のオフセットキャンセル動作が可能となる。結果、入力部の電圧変動と寄生容量によるオフセット記憶電圧への影響が無い、高精度なオフセットキャンセルが実現できる。
【００３１】
（Ｂ）第２の実施形態： 
次に、第２の実施形態として、レベル変換回路のより具体的な構成の一例を説明する。図２は、レベル変換回路の具体的な一例を示す図である。同図には、３ｂｉｔの多値出力型差動増幅回路を用いたレベル変換回路３００を例示してある。
【００３２】
同図に示すレベル変換回路３００は、プラスの入力端子ＩＮ０〜ＩＮ３、マイナスの入力端子ＩＮ４並びに出力端子ＯＵＴを有する多値出力型差動増幅回路３１０、及び、スイッチＳ１１〜Ｓ１５，Ｓ２１〜Ｓ２４並びにキャパシタ３４１〜３４４を備えている。各スイッチＳ１１〜Ｓ１５，Ｓ２１〜Ｓ２４のオン／オフは、外部の制御部（不図示）などによって適宜に制御される。
【００３３】
多値出力型差動増幅回路３１０においては、出力電圧Ｖｏｕｔによって３ｂｉｔの階調を実現するように、入力端子ＩＮ０〜ＩＮ３の各入力に対する利得に適宜の重み付けを行っている。具体的には、各入力端子ＩＮ０〜ＩＮ３の入力に対する差動信号を生成する差動信号生成回路を構成するＭＯＳトランジスタのサイズを適宜の比率に調整してある。
【００３４】
図３は、多値出力型差動増幅回路３１０の内部構成の一例を示す図である。同図に示す多値出力型差動増幅回路３１０は、差動段３２０と増幅部としての増幅段３３０を備える。
【００３５】
差動段３２０は、第１導電型のＭＯＳトランジスタとしてのＰＭＯＳトランジスタで構成された差動信号生成部３２１〜３２４と、第２導電型のＭＯＳトランジスタとしてのＮＭＯＳトランジスタで構成された差動信号生成部３２５〜３２８とを備える。
【００３６】
差動信号生成部３２１は入力端子ＩＮ０と入力端子ＩＮ４の差動信号を生成し、差動信号生成部３２２は入力端子ＩＮ１と入力端子ＩＮ４の差動信号を生成し、差動信号生成部３２３は入力端子ＩＮ２と入力端子ＩＮ４の差動信号を生成し、差動信号生成部３２４は入力端子ＩＮ３と入力端子ＩＮ４の差動信号を生成する。
【００３７】
差動信号生成部３２１〜３２４を構成するＰＭＯＳトランジスタは、Ｗ（ゲート幅）／Ｌ（ゲート長）サイズ比率に重み付けがされており、差動信号生成部３２１のＷ／ＬサイズをＷ１、差動信号生成部３２２のＷ／ＬサイズをＷ２、差動信号生成部３２３のＷ／ＬサイズをＷ３、差動信号生成部３２４のＷ／ＬサイズをＷ４とすると、下記（１）式に示す関係が成立する。
【００３８】
【数１】
2014171114.tif 000003
【００３９】
同様に、差動信号生成部３２５は入力端子ＩＮ０と入力端子ＩＮ４の差動信号を生成し、差動信号生成部３２６は入力端子ＩＮ１と入力端子ＩＮ４の差動信号を生成し、差動信号生成部３２７は入力端子ＩＮ２と入力端子ＩＮ４の差動信号を生成し、差動信号生成部３２８は入力端子ＩＮ３と入力端子ＩＮ４の差動信号を生成する。
【００４０】
差動信号生成部３２５〜２８を構成するＮＭＯＳトランジスタも、Ｗ／Ｌサイズ比率に重み付けがされており、差動信号生成部３２５のＷ／ＬサイズをＷ５、差動信号生成部３２６のＷ／ＬサイズをＷ６、差動信号生成部３２７のＷ／ＬサイズをＷ７、差動信号生成部３２８のＷ／ＬサイズをＷ８とすると、下記（２）式に示す関係が成立する。
【００４１】
【数２】
2014171114.tif 000004
【００４２】
このように、各差動信号生成部を構成するＭＯＳトランジスタのＷ／Ｌサイズ比率を適宜に調整することにより、上述した重み付けが実現される。
【００４３】
なお、図３には、ＰＭＯＳトランジスタにより構成された差動信号生成部と、ＮＭＯＳトランジスタにより構成された差動信号生成部と、を組み合わせた多値出力型差動増幅回路３１０を例示したが、本技術に用いる多値出力型差動増幅回路はこれに限るものではなく、その他の様々な多値出力型差動増幅回路を用いてもよいことは言うまでも無い。
【００４４】
図２に示す回路において、入力端子ＩＮ０〜ＩＮ３の各利得ｇｍ１〜ｇｍ４、すなわち、入力端子ＩＮ０〜ＩＮ３にそれぞれ接続されている差動回路の相互コンダクタンスは、例えば、下記（３）式のように設定することができる。入力端子ＩＮ０〜ＩＮ３の利得に適切な重み付けを行うことにより、入力端子ＩＮ０〜ＩＮ３のそれぞれに対する入力２値（入力有／入力無）に対して線型８値（３ｂｉｔ）の出力が可能となる。
【００４５】
【数３】
2014171114.tif 000005
【００４６】
入力端子ＩＮ０〜ＩＮ３に利得を設定した場合、各キャパシタ３４１〜３４４の容量は、下記（４）式に示すように各利得ｇｍ１〜ｇｍ４と同じ比率で重み付けを行う。これにより、高精度なオフセットキャンセルが可能となり、誤差の少ない理論値と略同等の電圧を出力可能となる。
【００４７】
【数４】
2014171114.tif 000006
【００４８】
次に、図４，５を参照しつつ、上記（３），（４）式のように利得と容量を設定した場合に実現される高精度オフセットキャンセルについて説明する。図４は、オフセット電圧記憶状態における回路図、図５は、出力状態における回路図である。
【００４９】
まず、図４に示すオフセット電圧記憶状態においては、スイッチＳ１１〜Ｓ１４をＯＮとし、スイッチＳ２１〜Ｓ２４をＯＦＦとし、各入力端子ＩＮ０〜ＩＮ３に所望の電圧を印加する。なお、同図には、簡潔に接続関係を示すため、スイッチＯＦＦのスイッチＳ２１〜Ｓ２４は図示を省略してある。
【００５０】
このとき、出力端子ＯＵＴには、下記（５）式に示す出力電圧Ｖｏｕｔが出力される。下記（５）式において、電圧Ｖｉｎ１〜Ｖｉｎ４は、入力端子ＩＮ０〜ＩＮ３にそれぞれ入力される電圧を示し、ΔＶは、回路全体に発生するオフセット電圧を示す。
【００５１】
【数５】
2014171114.tif 000007
【００５２】
また、キャパシタ３４１〜３４４のそれぞれには、下記（６）式に示すように、入力端子ＩＮ０〜ＩＮ３に係るオフセット電圧（対応する入力端子に入力されている電圧と出力電圧Ｖｏｕｔとの差分ΔＶ１〜ΔＶ４）及び各キャパシタの容量Ｃ１〜Ｃ４に応じた電荷Ｑ１〜Ｑ４が蓄積される。
【００５３】
【数６】
2014171114.tif 000008
【００５４】
すなわち、キャパシタ３４１〜３４４に蓄積されている電荷の合計Ｑｔｏｔａｌは、下記（７）式により表されることが分かる。
【００５５】
【数７】
2014171114.tif 000009
【００５６】
次に、図５に示す出力状態においては、スイッチＳ１１〜Ｓ１４をＯＦＦとし、スイッチＳ２１〜Ｓ２４をＯＮとし、各入力端子ＩＮ０〜ＩＮ３に所望の電圧を印加する。なお、同図には、簡潔に接続関係を示すため、スイッチＯＦＦのスイッチＳ１１〜Ｓ１４は図示を省略してある。
【００５７】
このとき、キャパシタ３４１〜３４４の容量の合計Ｃｔｏｔａｌは、キャパシタ３４１〜３４４がパラレルに接続されるので下記（８）式で表される。
【００５８】
【数８】
2014171114.tif 000010
【００５９】
そして、キャパシタ３４１〜３４４に発生する電圧Ｖｃａｐは、下記（９）式で表される。
【００６０】
【数９】
2014171114.tif 000011
【００６１】
また、このときの出力電圧は、下記（１０）式で表される。
【００６２】
【数１０】
2014171114.tif 000012
【００６３】
つまり、オフセット電圧ΔＶはキャンセルされ、所望の出力電圧が出力されることが分かる。以上のように、本発明の高精度オフセットキャンセル回路は多値出力型増幅器の各入力電圧を揃える必要はなく、所望の入力電圧のままで出力オフセットを高精度に補正することが可能である。その結果、入力電圧変動よるオフセット電圧への影響がなく、高精度なオフセットキャンセルが実現される。
【００６４】
図６は、出力電圧のシミュレーション結果を示している。図６（ａ）は、図８に示した従来のオフセットキャンセル回路を適用した多値出力型差動増幅回路の場合の出力電圧、図６（ｂ）は、図２の回路の場合の出力電圧をシミュレーションした結果である。
【００６５】
図６（ａ）に示すように、従来のオフセットキャンセル回路を適用した多値出力型差動増幅回路の場合、１階調毎に約４％程度の誤差が生じており、７階調目ではトータルで約３０％もの誤差が生じている。一方、図６（ｂ）に示すように、出力オフセットを補正する本実施形態に係る回路を備えた場合、誤差がほぼ無くなり、高精度に出力オフセットが補正されていることが分かる。
【００６６】
なお、このような出力オフセットの補正は、多値出力型増幅器を用いるあらゆるシステムに応用できる。例えば、ディスプレイ用データドライバに応用すれば、階調数を保ったままより階調性の高い出力が可能である。以下、本技術をディスプレイ用データドライバに適用した一例について説明する。
【００６７】
（Ｃ）第３の実施形態：
第３の実施形態では、上述した第１実施形態や第２実施形態に係るレベル変換回路１００，３００を用いた電子機器について説明する。本実施形態では、電子機器の一例として、液晶表示装置を例に取り説明を行う。この液晶表示装置では、データ線を駆動するデータドライバのバッファアンプに、上述した第１実施形態や第２実施形態に係るレベル変換回路１００，３００を用いる。
【００６８】
図７は、一般的な信号線駆動回路の構成例を示すブロック図である。同図に示す信号線駆動回路４００は、インタフェース（Ｉ／Ｆ）回路４１０、制御ロジック部４２０、バイアス部４３０、データラッチ４４０、セレクタ回路４５０、バッファアンプ部４６０、および階調抵抗回路４７０を有する。
【００６９】
信号線駆動回路４００は、液晶パネル５００のいわゆるソースドライバＩＣとして用いられる。信号線駆動回路４００において、液晶パネル５００の表示素子としての画素への出力回路には、アナログのバッファアンプ部４６０が用いられる。
【００７０】
Ｉ／Ｆ回路４１０にて制御信号および画像データ信号を受け取り、制御ロジック部４２０およびデータラッチ４４０を経由して階調電圧のセレクタ回路４５０に供給する。
【００７１】
セレクタ回路４５０は、階調抵抗回路４７０が発生する階調電圧の中から画像データに対応する所望のアナログ電圧を選択してバッファアンプ部４６０に供給し、バッファアンプ部４６０でインピーダンス変換して負荷を駆動する。このように、信号線駆動回路４００の出力段はＤＡ変換機能を持っている。
【００７２】
制御ロジック部４２０は、Ｉ／Ｆ回路４１０により入力された制御データに基づいて、データラッチ４４０にＩ／Ｆ回路４１０により入力した画像データをラッチするように制御する。また、制御ロジック部４２０は、バッファアンプ部４６０の出力段アンプのバイアス状態を制御する。
【００７３】
バイアス部４３０は、制御ロジック部４２０の制御の下、バッファアンプ部４６０の出力段アンプのバイアス信号を選択的に出力する。
【００７４】
データラッチ４４０は、制御ロジック部４２０の制御の下、Ｉ／Ｆ回路４１０から入力された画像データをラッチする。データラッチ４４０にラッチされた画像データは、信号線を駆動するための駆動データとして用いられる。
【００７５】
セレクタ回路４５０は、階調抵抗回路４７０から複数の階調電圧を入力されており、階調抵抗回路４７０から供給される複数の階調電圧の中から、適宜に選択した複数の階調電圧をバッファアンプ部４６０の各バッファアンプの非反転入力端子にそれぞれ供給する。
【００７６】
なお、上述したレベル変換回路１００，３００の場合は４つの非反転入力端子を有するため、セレクタ回路４５０は、階調抵抗回路４７０が生成する複数の階調電圧の中から、入力された画像データの階調に対応する階調電圧を出力させるために必要な４つの階調電圧を選択してバッファアンプに入力する。
【００７７】
セレクタ回路４５０は、画像データの階調値と、当該階調値に対応する階調電圧を出力させるためにバッファアンプの非反転入力端子に入力すべき４つの階調電圧と、の対応関係を予め記憶している。セレクタ回路４５０は、この対応関係を参照しつつ、データラッチ４４０から入力される画像データに応じた４つの階調電圧を適宜に選択して、バッファアンプの各非反転入力端子に出力する。
【００７８】
バッファアンプ部４６０は、セレクタ回路４５０で選択されて入力される複数の階調電圧を分圧した出力電圧Ｖｏｕｔを生成する。この出力電圧Ｖｏｕｔは、ｎビット階調の階調電圧の何れかに対応する。
【００７９】
すなわち、階調抵抗回路４７０は、ｎビットの画像データのうち上位所定ｍビット（ｍ＜ｎ）に対応する階調電圧を出力するものであり、上位ｍビット分のビット変換機能を担当する。一方、バッファアンプ部４６０は、ｎビットの画像データ信号のｎビット全てに対応する階調電圧を出力するものであり、下位（ｎ−ｍ）ビット分のビット変換機能を担当する。
【００８０】
これにより、バッファアンプ部４６０は、画像データにて指定可能な全てのレベルの階調電圧を発生することができる。このようにして高精度にオフセット電圧をキャンセルして生成された階調電圧で、液晶パネル５００を構成する各画素が駆動される。これにより、液晶パネル５００には、多階調且つ高い階調性を維持した表示が行われる。
【００８１】
（Ｄ）まとめ：
以上説明したように、本技術によれば、反転入力部、出力部及び２以上の非反転入力部を有する多値出力型差動増幅回路と、当該多値出力型差動増幅回路の前記非反転入力部ごとに発生するオフセット電圧をキャパシタに記憶し、当該オフセット電圧を前記出力部の出力電圧から差し引くオフセットキャンセル回路と、を備えているため、容量記憶方式を用いて多値出力型差動増幅回路における出力オフセットを高精度に補正した出力電圧を出力することができる。
【００８２】
なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００８３】
そして、本技術は、以下のような構成を取ることができる。
【００８４】
（１）
反転入力部、出力部及び２以上の非反転入力部を有する多値出力型差動増幅回路と、
当該多値出力型差動増幅回路の前記非反転入力部ごとに発生するオフセット電圧をキャパシタに記憶し、当該オフセット電圧を前記出力部の出力電圧から差し引くオフセットキャンセル回路と、
を備えるレベル変換回路。
【００８５】
（２）
前記オフセットキャンセル回路は、
前記非反転入力部に対応付けて設けられ、一端が前記反転入力部に接続された前記非反転入力部と同数の複数のキャパシタと、
前記複数のキャパシタの他端の接続先を、対応する前記非反転入力部と前記出力部との間で切り換える第１切換部と、
前記反転入力部と前記出力部との間の接続を切り換える第２切換部と、
を備える（１）に記載のレベル変換回路。
【００８６】
（３）
前記多値出力型差動増幅回路は、
前記非反転入力部に対応付けて設けられ、対応する前記非反転入力部に入力される入力信号と前記反転入力部に入力される入力信号との差動信号を生成する複数の差動信号生成部と、
前記複数の差動信号生成部が出力する差動信号の加算を所定の増幅率で増幅して前記出力部へ出力する増幅部と、
を有する（２）に記載のレベル変換回路。
【００８７】
（４）
前記第１切換部と前記第２切換部を制御して第１状態と第２状態とを切り換える制御部を更に備え、
前記第１状態は、前記第１切換部が前記複数のキャパシタの他端を前記非反転入力部に接続し且つ、前記第２切換部が前記反転入力部と前記出力部の間を接続した状態であり、
前記第２状態は、前記第１切換部が前記キャパシタの他端を前記出力部に接続し且つ、前記第２切換部が前記反転入力部と前記出力部の間を接続しない状態である
（２）又は（３）に記載のレベル変換回路。
【００８８】
（５）
前記キャパシタの容量は、対応する前記非反転入力部の利得に応じた値である
（２）〜（４）の何れか１つに記載のレベル変換回路。
【００８９】
（６）
反転入力部と、
出力部と、
２以上の非反転入力部と、
前記非反転入力部に対応付けて設けられ、一端が前記反転入力部に接続された前記非反転入力部と同数の複数のキャパシタと、
前記複数のキャパシタの他端の接続先を、対応する前記非反転入力部と前記出力部との間で切り換える第１切換部と、
前記反転入力部と前記出力部との間の接続を切り換える第２切換部と、
前記非反転入力部に対応付けて設けられ、対応する前記非反転入力部に入力される入力信号と前記反転入力部に入力される入力信号との差動信号を生成する複数の差動信号生成部と、
前記複数の差動信号生成部が出力する差動信号の加算を所定の増幅率で増幅して前記出力部へ出力する増幅部と、
を備える多値出力型差動増幅器。
【００９０】
（７）
（１）〜（５）の何れか１つに記載のレベル変換回路、又は、（６）に記載の多値出力型差動増幅器を用いて生成した階調電圧で表示素子を駆動する表示装置。
【００９１】
（８）
画像データの上位所定数ビットにより表される複数の階調値に対応する複数の階調電圧を生成する階調電圧生成回路と、
前記画像データに対応する階調電圧を前記レベル変換回路に出力させるために必要な複数の階調電圧を、前記階調電圧生成回路が生成する複数の階調電圧の中から選択して、前記レベル変換回路の各非反転入力部に入力する選択回路と、
を備え、
前記レベル変換回路は、前記非反転入力部に入力される階調電圧から前記画像データに対応する階調電圧を生成して出力する（７）に記載の表示装置。
【符号の説明】
【００９２】
１０…多値出力型差動増幅回路、１１…反転入力部、１２…出力部、１３…非反転入力部、１４…非反転入力部、２０…キャパシタ、２１…キャパシタ、３０…第１切換部、４０…第２切換部、１００…レベル変換回路、２００…制御部、３００…レベル変換回路、３１０…多値出力型差動増幅回路、３２０…差動段、３３０…増幅段、３２１〜３２４…差動信号生成部、３２５〜３２８…差動信号生成部、３４１〜３４４…キャパシタ、ＩＮ０〜ＩＮ３…入力端子、ＩＮ４…入力端子、Ｓ１１〜Ｓ１５…スイッチ、Ｓ２１〜Ｓ２４…スイッチ、ＯＵＴ…出力端子、Ｖｏｕｔ…出力電圧、ｇｍ１〜ｇｍ４…利得
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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