(57)【要約】【課題】シリコン貫通ビアを持つメモリチップを、複数積層してなるマルチチップメモリモジュールにおいて、ウェハどうしを積層しても歩留まりが低下せず、また実装面積を増やすこともなく、さらに高速動作も可能である積層マルチチップメモリモジュールの提供を目的とする。【解決手段】複数のメモリチップには冗長用メモリセルが設けられた冗長用メモリチップが含まれ、他のメモリチップには不良箇所の情報を記憶する記憶回路が組み込まれ、不良箇所がアクセスされた場合に、アクセス先が冗長用メモリチップに切り替わる機能を有し、不良箇所に対応した冗長用メモリセルによって正常動作を維持することを特徴とする、マルチチップメモリモジュール。【選択図】    図４
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【特許請求の範囲】
【請求項１】
シリコン貫通ビアを持つメモリチップを、複数積層してなるマルチチップメモリモジュールであって、
複数のメモリチップには冗長用メモリセルが設けられた冗長用メモリチップが含まれ、
他のメモリチップには不良箇所の情報を記憶する記憶回路が組み込まれ、
不良箇所がアクセスされた場合に、アクセス先が冗長用メモリチップに切り替わる機能を有し、不良箇所に対応した冗長用メモリセルによって正常動作を維持することを特徴とする、マルチチップメモリモジュール。
【請求項２】
前記記憶回路が、不揮発性メモリであることを特徴とする請求項１に記載のマルチチップメモリモジュール。
【請求項３】
メモリチップには、冗長用メモリチップを除き、冗長用メモリセルが搭載されていないことを特徴とする請求項１または２に記載のマルチチップメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にシリコン貫通ビアを用いたチップスタック型の大容量半導体記憶装置の不良救済機能に関する。
【背景技術】
【０００２】
ＤＲＡＭなどの半導体メモリに要求される記憶容量は年々増大しており、これに応えるため近年は、図１に示すような複数のメモリチップを積層したマルチチップメモリモジュールが提案されている。図１において記号１はメモリチップを示し、ここでは４枚のメモリチップを積層した例を示している。各メモリチップ１はワイヤ３によってパッケージ基板２と接続されている。この積層マルチチップメモリモジュール１４によって、従来品に対し大容量化と小型化を同時に実現することが可能となった。しかし、積層する各チップとパッケージ基板とをワイヤボンディングで接続する必要があるため、積層するチップが増えるとワイヤの本数も増えてしまい、ワイヤループのためのスペースの確保やパッケージ基板のワイヤボンディングパッドの確保が難しくなり、多数のチップを積層することが困難であった。
【０００３】
それに対し最近では図２に示すような、シリコン貫通ビア（ＴＳＶ；Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を使ったチップ積層技術が開発されている。ＴＳＶはシリコン基板に設けた貫通電極であり、積層したチップ間及びチップとパッケージ基板間の電気的接続について、ＴＳＶを介して行うことができる。図２において記号１はメモリチップを示し、ここでは８枚のメモリチップを積層した例を示している。各メモリチップ間及びメモリチップとパッケージ基板２の間はＴＳＶ４を介して接続されている。これにより、従来使用していたボンディングワイヤが必要なくなることから積層するチップの枚数を増やすことが可能となり、さらにチップ間及びチップとパッケージ基板間の距離が短縮され高速信号の伝達にも有利となり、大容量化、小型化、高速化を同時に実現できる技術として注目されている。
【０００４】
ここで図３を参照してＴＳＶを使ったチップ積層技術によるマルチチップメモリモジュールの製造過程を説明する。図３（ａ）に積層する前のＴＳＶ付きメモリウェハ６を示す。図３（ｂ）は２枚のＴＳＶ付きメモリウェハ６を積層した図である。ウェハどうしの接合は図３（ｇ）に示すようにＴＳＶ４を介して微小はんだバンプ８により行う。このウェハどうしの接合を、積層するウェハの枚数分だけ繰り返す。この例ではウェハを８枚積層している。積層が完了した状態を図３（ｃ）に示す。次に図３（ｄ）に示すようにダイサー刃５によりダイシングを行い、チップサイズのモジュールに切り出す。図３（ｅ）に切り出したチップサイズモジュール７を示す。その後、図３（ｆ）に示すようにチップサイズモジュール７をパッケージ基板２に実装して、マルチチップメモリモジュールを得る。
【０００５】
このようにＴＳＶを使ったチップ積層は従来のワイヤボンディングによるチップ積層に比べ大容量化に有効な技術であるが、積層するチップの枚数を増やすほどモジュールとしての不良率が高くなってしまうという問題がある。例えばウェハ内のチップの歩留まりを８０％とすると、このウェハを２枚積層した場合、モジュールとしての歩留まりは８０％の２乗で６４％、３枚では５１％、８枚では１７％まで低下してしまう。通常、メモリチップには不良救済のため冗長回路が搭載されている。冗長回路はメモリセルに不具合があった場合に不良アドレスの情報を記憶しておき、不良アドレスがアクセスされた場合に同じチップ内に形成された冗長用の正常なメモリセルにアクセス先を切り替えることでチップを救済する機能を持っている。不良アドレスの情報を記憶する方法としては、ウェハをプロービングテストする際に不良アドレスを取得し、レーザーによって不良アドレス記憶
用回路の配線を切断する方法が一般的である。そのほかに小容量の不揮発性メモリを搭載しておき、その不揮発性メモリに不良アドレスを記憶させる方法も考えられる。しかし、そのような方法によっても救済可能なメモリセルの数には限界がある。多数の不良メモリセルを救済するには多数の冗長用メモリセルが必要になり、その分チップサイズが増大してしまうからである。従って多数のメモリセルに不具合が及ぶ場合には救済が不可能となり、そのようなチップは不良チップと判定される。
【０００６】
そこで現在、ＴＳＶを使ったチップ積層を行う場合は、ウェハどうしを積層するのではなく、ベースとするウェハ以外は前もってダイシングしておき、良品と判定されたチップだけをベースとなるウェハに順次積層するという方法が採用されることが多い。このとき、ベースとなるウェハも積層に先立って試験を行い、良品チップの位置を把握しておくことで、完全に良品のチップだけを積層したマルチチップメモリモジュールを得ることができる。
【０００７】
しかし、このような方法ではダイシングをウェハの枚数分だけ繰り返す必要があり、さらに積層時においてもチップの枚数分だけ位置合わせ及び接合工程を繰り返す必要があるため、コストの面で不利となってしまう。そこで特許文献１に示すような技術が開示されている。特許文献１ではメモリチップの不良を救済するため、各メモリチップの不良情報を別途積層するコトローラチップに格納しておき、メモリチップの不良セルにアクセスがあった場合は別のパッケージに搭載した冗長用メモリチップにアクセスするという方法を採用している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−４５１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に示される方法では、マルチチップメモリモジュールの他に別パッケージによる冗長用メモリを実装する必要があり、実装面積の面で不利になるという欠点があった。さらに、冗長用メモリが別パッケージとなるため、冗長が選択された際のアクセスタイムに遅延が発生し、高速なシステムには適用できないという欠点もあった。
【００１０】
そこで本発明においては、ＴＳＶを介してチップ間及びチップとパッケージ基板間を接続する積層マルチチップメモリモジュールにおいて、ウェハどうしを積層しても歩留まりが低下せず、また、実装面積を増やすこともなく、さらに高速動作も可能である積層マルチチップメモリモジュールの提供を目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため本発明では、シリコン貫通ビアを持つメモリチップを、複数積層してなるマルチチップメモリモジュールであって、
複数のメモリチップには冗長用メモリセルが設けられた冗長用メモリチップが含まれ、
他のメモリチップには不良箇所の情報を記憶する記憶回路が組み込まれ、
不良箇所がアクセスされた場合に、アクセス先が冗長用メモリチップに切り替わる機能を有し、不良箇所に対応した冗長用メモリセルによって正常動作を維持することを特徴とする。
【００１２】
また、本発明では、前記記憶回路が、不揮発性メモリであることを特徴とする。
【００１３】
さらに、本発明では、メモリチップには、冗長用メモリチップを除き、冗長用メモリセルが搭載されていないことを特徴とする。
【発明の効果】
【００１４】
本発明によるマルチチップメモリモジュールにおいては、メモリチップに不良箇所の情報を記憶する記憶回路が組み込まれており、同じマルチチップメモリモジュールに冗長用のメモリチップが積層されるため、冗長用として大きな容量を確保できる。そのため、メモリチップの積層手法としてウェハどうしの積層を採用した場合でも歩留まりを低下させることなく低コストで製造が可能となる。
また、メモリチップ間をＴＳＶを介して短距離で接続することで冗長セルにアクセスする場合でも遅延が少なく高速動作が可能となる。
【００１５】
さらに、本発明では前記不良箇所の情報を記憶する記憶回路が不揮発性メモリであるため、レーザーでヒューズを切断する方法に比べ少ない面積で多くの不良箇所の情報を格納できる。
【００１６】
さらに、本発明ではメモリチップに冗長用メモリセルが搭載されていないため、チップの小面積化が可能となる。
【図面の簡単な説明】
【００１７】
【図１】ワイヤボンディングを利用した従来の積層マルチチップメモリモジュールの例を断面で示した説明図である。
【図２】ＴＳＶを利用した積層マルチチップメモリモジュールの例を断面で示した説明図である。
【図３】ＴＳＶを利用した積層マルチチップメモリモジュールの製造工程例の説明図である。
【図４】本発明のマルチチップメモリモジュールの実施形態の一例を断面で示した説明図である。
【図５】本発明のマルチチップメモリモジュールの回路ブロックの一例の説明図である。
【図６】本発明のマルチチップメモリモジュールの製造工程例の説明図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態の例を図４及び図５を用いて説明する。図４は本発明によるマルチチップメモリモジュール１４の例である。パッケージ基板２の上にＴＳＶ４が形成された複数のメモリチップ１及び冗長用メモリチップ１１が積層されている。この例ではメモリチップは全部で８枚積層されている。各メモリチップ及び冗長用メモリチップはＴＳＶを介して接続される。チップ間及びチップとパッケージ基板の間は図示しない微小はんだバンプなどにより接合されている。
【００１９】
図５は、本発明によるマルチチップメモリモジュールの回路ブロックの例である。図５において、メモリチップは１から８までの８枚、冗長用メモリチップは１枚が搭載されているものとする。なおメモリチップは代表としてメモリチップ１のみ詳細を記すが、メモリチップ２から８も同様の回路構成である。メモリチップには不良情報記憶回路が組み込まれており、メモリチップ内の不良アドレスにアクセスしようとした場合は、アドレスを冗長用アドレスに変換する。変換された冗長用アドレスは、冗長用メモリチップに伝達され、冗長用メモリチップ内のアドレスにアクセスを行う。さらに不良アドレスがアクセスされた場合は、不良情報記憶回路から切替え制御信号が出力され、切替え回路に伝達される。切替え回路は、正常アドレスがアクセスされた場合はメモリチップ内のメモリセルに対してデータの入出力を行い、不良アドレスにアクセスしようとした場合は、冗長用メモ
リチップのメモリセルに対してデータの入出力を行うよう、データの入出力先を切替える。このように不良アドレスに対するデータ入出力を冗長用メモリセルの正常アドレスに対する入出力に切替えることで、メモリチップ内に不良アドレスがあっても、モジュールとしては不良とならず正常品と同じように使用できる。この不良アドレスの冗長用メモリチップへの振り替えによる救済機能については、図５に示すように搭載する全てのメモリチップに備えることが望ましい。
【００２０】
従来のメモリチップでは同一チップ内に冗長用メモリセルが搭載されていたが、その場合は確保できる冗長用のメモリ容量が小さく、同一チップ内に多数の不良セルが存在する場合には冗長機能による不良の救済が不可能となる場合があった。
しかし、本発明によれば、冗長用として１枚のメモリチップ全体を使用できるため、従来よりもはるかに大きな容量を救済することが可能となるため、歩留まりを低下させることなく、ウェハどうしの積層によるマルチチップメモリモジュールの製造が可能となる。
【００２１】
また、メモリチップと冗長用メモリチップはＴＳＶを介して接続されるため、従来のワイヤボンディングによる接続に比べ高速な動作が可能となる。
【００２２】
さらに、メモリチップには冗長用メモリセルを搭載する必要がないため、チップ面積を削減することができる。
【００２３】
一方、冗長用メモリチップには、不良箇所に対応した冗長用メモリセル（図５ではメモリセル）以外に、冗長用メモリチップ自身の不良セルを救済するために、さらに冗長用メモリセル（図５では冗長用メモリセル）を搭載することが望ましい。これらの冗長用メモリセルについても従来よりも大きな容量を冗長用に割り当てることができるため、歩留まりの向上が期待できる。
【００２４】
次に本発明のマルチチップメモリモジュールの製造方法の例について、図６を用いて説明する。
まず、ウェハプロセスが完了し、図５に示すようなメモリチップの回路を有するチップが多面付けされたウェハに対し、図６（ａ）に示すようにプロービング試験を行う。図６（ａ）ではメモリウェハ６と冗長用メモリウェハ１３の各１枚を示しているが、実際には積層するウェハ全てについてプロービング試験を行う。プロービング試験は、あらかじめ各チップに設けられたプロービング試験用の電極に、ＬＳＩテスタ等の検査装置に接続されたプローバ１２の先端を接触させて行う。ここで不良が発見されたチップについては、不良アドレスの情報を各チップの不良情報記憶回路に記憶させる。不良アドレスを記憶させる機構としては、不良情報記憶用の導体配線をレーザーで切断する方法が一般に広く使用されているが、それでは多数のアドレスを記憶させるために多くの配線面積を必要とする。そのため、より小さい面積で多くのアドレスを記憶できる不揮発性メモリへの書き込みが望ましい。不揮発性メモリとしては、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリ等が使用できる。
【００２５】
次に図６（ｂ）に示すように各ウェハを積層する。ここではメモリチップのウェハを８枚、冗長用メモリチップのウェハを１枚積層する場合を示すが、本発明ではこれらのウェハ枚数に特に制限はない。またこの図では冗長用メモリチップのウェハを最も上に配置しているが、この配置についても特に制限はない。ウェハどうしの接続方法の例として、図６（ｅ）に微小はんだバンプ８による接合を示す。
【００２６】
次に図６（ｃ）に示すように積層したウェハを各チップにダイシングする。ダイシングは一般的なダイサーによって行うことができる。
【００２７】
次に図６（ｄ）に示すように積層しダイシングしたチップサイズモジュール７をパッケージ基板２に実装する。チップサイズモジュール７とパッケージ基板２の接続は、図示しない微小なはんだバンプ等によって行うことができる。
【産業上の利用可能性】
【００２８】
本発明は半導体記憶装置に関し、特にＴＳＶを用いたチップスタック型の大容量半導体記憶装置に利用できる。
【符号の説明】
【００２９】
１・・・メモリチップ
２・・・パッケージ基板
３・・・ボンディングワイヤ
４・・・ＴＳＶ（シリコン貫通ビア）
５・・・ダイサー刃
６・・・メモリウェハ
７・・・チップサイズモジュール
１１・・・冗長用メモリチップ
１２・・・プローバ
１３・・・冗長用メモリウェハ
１４・・・マルチチップメモリモジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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