(57)【要約】【課題】デカップリングコンデンサを必要とすることなく、電源層間での電磁エネルギーの共振による電磁放射と電源電圧の変動を防止可能で、かつ電圧供給部から半導体集積回路の間で生じる電圧降下も抑えた電源構造体および回路基板を提供する。【解決手段】２つの電源層１１，１３と、電源層１１−電源層１３間に挟持された層間絶縁膜１５とを備えた電源構造体１であり、電源層１１，１３のうちの少なくとも一方が、有機材料に導電性微粒子を分散させた導電性微粒子分散膜ａで、導電性微粒子分散膜ａ上に層間絶縁膜１５を介して設けたバイパス配線１４を導電性微粒子分散膜ａに接続した構造からなることを特徴としている。また、回路基板は、このような構成の電源構造体１を備えたものである。【選択図】図１
2014116377.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜と、
前記層間絶縁膜を挟持する状態で設けられたもので、少なくとも一方が有機材料に導電性微粒子を分散させた導電性微粒子分散膜を有する２つの電源層と、
前記導電性微粒子分散膜上に、層間絶縁膜を介して設けられ、前記導電性微粒子分散膜に接続された、バイパス配線を備えた
電源構造体。
【請求項２】
層間絶縁膜と、
前記層間絶縁膜を挟持する状態で設けられたもので、少なくとも一方が有機材料に導電性微粒子を分散させた導電性微粒子分散膜を有する２つの電源層と、
前記導電性微粒子分散膜上に、層間絶縁膜を介して設けられ、前記導電性微粒子分散膜に接続された、バイパス配線を備えた電源構造体を有する
回路基板。
【請求項３】
層間絶縁膜と、
前記層間絶縁膜を挟持する状態で設けられたもので、少なくとも一方が有機材料に導電性微粒子を分散させた導電性微粒子分散膜を有する２つの電源層と、
前記導電性微粒子分散膜と同一層に配置され、前記導電性微粒子分散膜に接続された、バイパス配線を備えた
電源構造体。
【請求項４】
層間絶縁膜と、
前記層間絶縁膜を挟持する状態で設けられたもので、少なくとも一方が有機材料に導電性微粒子を分散させた導電性微粒子分散膜を有する２つの電源層と、
前記導電性微粒子分散膜と同一層に配置され、前記導電性微粒子分散膜に接続された、バイパス配線を備えた電源構造体を有する
回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源構造体および回路基板に関し、特には基板中に２枚の電源層間に層間絶縁膜を挟持させた電源構造体にバイパス配線を設けた構造と、この構造の電源構造体を有する回路基板に関する。
【背景技術】
【０００２】
近年、コンピュータや移動体通信機器など、ＩＣチップを搭載した電子機器の高速化および高実装密度化が進展している。このような電子機器においては、ＩＣチップに形成された半導体集積回路のスイッチング動作に起因する電源電圧の変動、および電磁ノイズの発生を防止することが重要な課題となっている。そこで、ＩＣチップの電源端子にデカップリングコンデンサを並列に接続してデカップリング回路を構成し、半導体集積回路のスイッチング動作に伴う電流の急激な変動をデカップリングコンデンサに吸収させることにより、電源電圧の変動および電磁ノイズの発生を抑えている。
【０００３】
以上のようなデカップリング回路においては、ＩＣチップとデカップリングコンデンサとの間の経路に発生する寄生インダクタンスが電源電圧に影響を与える。このため、ＩＣチップを搭載する回路基板の内部に、全面平板の電源層（以下、ベタ電源層と記す）を対向配置し、これをデカップリングコンデンサとしてＩＣチップに近接させ、これによって寄生インダクタンスを小さく押さえる構成が採用されている。このようなデカップリングコンデンサは、誘電体層の両面に金属板を設け、これをベタ電源層として用いている（例えば、下記特許文献１参照）。
【０００４】
ところが、ベタ電源層を設けた回路基板においては、高周波の電源電流が流れ込むことで２枚のベタ電源層間で電磁エネルギーが共振を起こす。この共振は、電磁放射の要因となると共に、電源電圧の変動を引き起こす新たな要因となる。
【０００５】
そこでこの共振を防止する構成として、各周波数帯域に対応する複数のデカップリングコンデンサを、ＩＣチップと並列に接続させた状態で回路基板上に配置する構成が実施されている。
【０００６】
また、銅箔の替わりに導電性微粒子分散膜を電源配線に用いた電源構造体が提案されている（下記特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−１８１４４５号公報（段落００１３〜００１４参照）
【特許文献２】特開２０１２−０９４８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、各周波数帯域に対応する複数のデカップリングコンデンサを回路基板上に配置する構成では、デカップリングコンデンサの存在によって電子機器の高集積化および小型化が妨げられている。しかも、半導体集積回路のスイッチング速度をさらに高速化するためには、さらに高周波の帯域に対応するデカップリングコンデンサを追加する必要がある。したがって、回路基板上におけるＩＣチップや他の機能素子のレイアウト設計の余裕は、ますます狭められる。さらに現実のコンデンサは抵抗成分やインダクタンス成分があるため自己共振周波数を持ち、ＧＨｚオーダーの高周波領域ではインピーダンスが下がらないという大きな技術的課題がある。クラウドコンピュータ世代における半導体集積回路には、１０ＧＨｚ以上のスイッチング速度が要求されている。ところが、現時点においては、１０ＧＨｚ付近かそれ以上の共振点を持つデカップリングコンデンサは存在していない。したがって、デカップリング回路を適用しての電子機器の高速化は限界に達している。
【０００９】
また、電圧供給部から半導体集積回路までの距離が長い場合には、電源配線長が長くなることから、導電性微粒子分散膜を電源配線に用いて電源構造体を構成すると、電源配線の直流抵抗が高くなる。それにより、電圧供給部から半導体集積回路までの間で電圧降下が生じてしまい、半導体集積回路が動作に必要とする電圧を供給できない可能性がある。
【００１０】
そこで本発明は、デカップリングコンデンサを必要とすることなく、電源層間での電磁エネルギーの共振による電磁放射と電源電圧の変動を防止可能な電源構造体および回路基板を提供し、これによって電子機器の高集積化および小型化を図ることを目的とする。
【課題を解決するための手段】
【００１１】
このような目的を達成するための本発明の電源構造体および回路基板は、層間絶縁膜と、この層間絶縁膜を挟持する状態で設けられた２つの電源層とを備えたものであって、少なくとも一方が有機材料に導電性微粒子を分散させた導電性微粒子分散膜を有しており、導電性微粒子分散膜にはバイパス配線を接続した構造をもつことを特徴としている。本発明の電源構造体および回路基板において、導電性微粒子分散膜に接続するバイパス配線は、導電性微粒子分散膜上に層間絶縁膜を介して設けられた構成、もしくは、導電性微粒子分散膜と同一層に配置された構成とする。
【００１２】
このような構成の電源構造体および回路基板は、通常のプリント配線基板、ＬＳＩパッケージ基板、パワーデバイスの電源配線を有するハウジングなどに適用することが可能である。
【００１３】
上述した構成の電源構造体および回路基板においては、電源層の少なくとも一方が導電性微粒子分散膜で構成されている。この導電性微粒子分散膜における導通は、膜中に含有された導電性微粒子同士の接触部分のオーミック接合によって図られる。また導電性微粒子同士が接触しなくても、トンネル効果やホットキャリア効果によっても導通が図られる。さらに導電性微粒子同士が離れた場合であっても、電界集中による放電効果や、さらに導電性微粒子を分散させる物質が半導体であればショットキー効果など多くの種類の近接場効果によって導通が補助される。以上のような様々な導通状態において、オーミック接合以外は、電磁エネルギーの進行に対して現象変化の時間を必要とするため、電磁エネルギーの進行に対して時間遅れを生じさせる要因となる。
【００１４】
また各導電性微粒子間には、導電性微粒子の間隔に対応する電圧差があり、この電圧差が変化しているときはその間の容量に応じた変位電流が流れる。すなわち容量性結合となる。これも電磁エネルギーの伝達を補助するだけでなく、電磁エネルギーの進行に対して時間遅れを生じさせる要因となる。
【００１５】
さらに複雑な現象として、電磁エネルギーの進行方向に電界ベクトルがある場合、導電性微粒子の表面にはその電界に応じた電子の粗密波が現れる。この粗密波エネルギーを量子化したものをプラズモンと呼ぶが、プラズモンとフォトン（電磁エネルギーの量子化したもの）とのエネルギー交換現象も、電磁エネルギーの伝達の補助をすると共に電磁エネルギーの進行に対して時間遅れを生じさせる要因となる。
【００１６】
尚、銀、金、など酸化しない金属、あるいはグラファイトからなる導電性微粒子を用いた場合には、オーミック接合の成分が大きくなる。一方、銅やアルミニウムなどの酸化する金属からなる導電性微粒子を用いた場合であっても、接触部の機械的酸化膜破壊などでオーミック接合がある程度確保される。しかしながら、どちらともに、上述したようなオーミック接合以外の電磁エネルギーの進行に対して時間遅れを生じさせる多くの成分によって導通状態が保たれる。
【００１７】
このため、２つの電源層のうちの少なくとも一方に、導電性微粒子を分散させてなる導電性微粒子分散膜を用いたことにより、変化する電流、電圧によって生じるあらゆる周波数帯域の電磁エネルギーの進行が、導電性微粒子同士の無数の接点および非接点で複雑に時間遅れを生じ、電流電圧の変化勾配が緩やか(電磁エネルギーの時間分散)になる。これにより、デカップリングコンデンサを用いることなく、電源層間においての電磁エネルギーの共振を、広い周波数帯域で抑えることが可能になる。しかも、オーミック接合以外のこれら導通現象は電磁エネルギーの損失とはならず、エネルギー効率のよい時間遅延分散回路となる。しかしながら、このようにエネルギー効率の良い導電体といえども、バルク金属より直流抵抗が高くなる欠点を有している。
【００１８】
また、導電性微粒子を分散させてなる導電性微粒子分散膜にバイパス配線を接続することにより、電源配線の直流抵抗が導電性微粒子分散膜のみで構成されるものよりも小さくできる。この結果、この電源構造体を備えた回路基板を用いることにより、電子機器の高集積化および小型化と共に高速化を達成でき、動作電圧の低い省電力型の半導体集積回路などにおいても、電源配線の電圧降下に煩わされることなく設計することが可能になる。
【発明の効果】
【００１９】
以上説明したように、本発明の電源構造体および回路基板によれば、電源層の少なくとも一方を構成する導電性微粒子分散膜の作用により、デカップリングコンデンサを用いることなく、電源層間においての電磁エネルギーの共振を広い周波数帯域で抑えることが可能になる。このため、電磁放射と電源電圧の変動を防止することができ、バイパス配線を接続した構造により、電源配線の直流抵抗を導電性微粒子分散膜のみで構成されるものよりも小さくできる。この結果、この電源構造体を備えた回路基板を用いることにより、電子機器の高集積化および小型化と共に高速化を達成でき、電圧供給部から半導体集積回路までの距離が長い場合や、動作電圧の低い省電力型の半導体集積回路などにおいても、電源配線の電圧降下に煩わされることなく設計することが可能になる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態の電源構造体の断面模式図である。
【図２】Ａ、Ｂ  第２実施形態の電源構造体の断面模式図である。
【図３】第３実施形態の電源構造体を備えた回路基板の断面模式図である。
【図４】第４実施形態の電源構造体を備えた回路基板の断面模式図である。
【図５】実施例で作製した回路基板のブロック図である。
【図６】Ａ、Ｂ  回路基板の層構成を説明するための断面図である。
【図７】Ａ、Ｂ  図６Ａ、図６Ｂの回路基板にそれぞれワイヤーを接続した回路基板の断面概略図である。
【図８】Ａ、Ｂ  図７Ａの回路基板について測定したメモリーの電源電圧と信号の変動のグラフである。
【図９】Ａ、Ｂ  図７Ｂの回路基板について測定したメモリーの電源電圧と信号の変動のグラフである。
【図１０】Ａ、Ｂ  図７Ａの回路基板について測定したＦＰＧＡのＩＯ電源電圧と信号の変動のグラフである。
【図１１】Ａ、Ｂ  図７Ｂの回路基板について測定したＦＰＧＡのＩＯ電源電圧と信号の変動のグラフである。
【発明を実施するための形態】
【００２１】
以下本発明の実施の形態を図面に基づいて、次に示す順に実施の形態を説明する。
１．第１実施形態（電源構造体の第１例）
２．第２実施形態（電源構造体の第２例）
３．第３実施形態（電源構造体を備えた回路基板の第１例）
４．第４実施形態（電源構造体を備えた回路基板の第２例）
尚、これらの各実施形態においては、構造を説明する。同一の構成要素には同一の符号を付し、重複する構成の説明は省略する。
【００２２】
≪１．第１実施形態≫
＜電源構造体の構成−１＞
図１は、第１実施形態の電源構造体１の断面模式図である。図１に示す電源構造体１は、２つの電源層１１,１３と、電源層１３のバイパス層である電源バイパス層１４と、これらの間に挟持された層間絶縁膜１５とを備えた５層構造である。２つの電源層１１，１３は、それぞれが異なる電源に接続されるものであり、電源バイパス層１４は電源層１３に接続されるものである。そして、図１の断面図に示されていない部分で、電源バイパス層１４と電源層１３とが接続されている。以下、これらの構成要素の詳細について、電源層１１、電源層１３、電源バイパス層１４、層間絶縁膜１５の順に説明する。尚、２つの電源層１１，１３は、一方に高い電圧が印加され、他方に低い電圧が印加されて、お互いに参照し合うペアとして用いられ、通常は一方が電源、他方がグランドと称される。電源バイパス層１４は電源層１３に接続されるものである。ここでは、２つの電源層１１，１３のうち、どちらが電源でどちらがグランドであっても良い。さらに、このような電源のペアが複数組あるときには、分割構成で形成される。
【００２３】
また、この電源構造体１は、層間絶縁膜１５の全面に対して電源層１１，１３、電源バイパス層１４が設けられていなくても良く、層間絶縁膜１５を挟持する状態であれば、層間絶縁膜１５の両面において電源層１１，１３、電源バイパス層１４がパターニングされた構成であって良い。例えば、異なる複数の電源電圧の供給に用いられる場合、電源層１１，１３、電源バイパス層１４のうち、少なくとも電源として用いられる電源層が、層間絶縁膜１５上において複数に分割された形状にパターニングされていることとする。また、パターニングされた電源層１１，１３、電源バイパス層１４の間に層間絶縁膜１５が挟持された状態が保たれれば、電源層１１，１３、電源バイパス層１４の両方がパターニングされていて良く、これにより複数の電源構造体部分を備えた電源構造体とする。
【００２４】
電源層１１および電源バイパス層１４は、バルク状の材料を平面的に引き伸ばした薄膜として構成されている。このような電源層１１を構成する材料は、導電性が良好な材料であれば限定されることはなく、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、およびこれらを主成分とする合金が金属箔として用いられる。ここでは例えば、銅箔からなる電源層１１および電源バイパス層１４が設けられていることとする。
【００２５】
電源層１３は、導電性微粒子を有機材料に分散させた導電性微粒子分散膜ａを有する。導電性微粒子分散膜ａに用いる導電性微粒子は、導電性の良好な材料を用いて構成されていることとする。このような導電性微粒子は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、またはグラファイトを用いて構成される。これらの材料は、単体で用いられても良く、またはこれらの材料を主成分とした合金として用いられても良い。さらに、これらの材料からなる複数種類の粒子や、さらに他の導電性材料からなる粒子を混ぜ合わせて導電性微粒子を構成しても良い。
【００２６】
これらの導電性微粒子は、薄片状（フレーク状）、球状、長粒状などの形状で用いられ、複数種類の形状を合わせて用いても良い。
【００２７】
導電性微粒子としてグラファイトを用いる場合、ａ，ｂ面を底面とした円盤形状のグラファイト粒子が用いられる。このグラファイト粒子は、グラフェンをａｂ面方向に積層させた粒子である。ここで、銅は、自由電子密度は１．３×１０23／ｃｍ３であるが、電子移動度は５．１×１０１ｃｍ２／Ｖ・ｓしかない。一方、グラファイトのａ，ｂ面は、自由電子密度は１０13／ｃｍ３しかないが、電子移動度は１×１０４ｃｍ２／Ｖ・ｓと高く、しかも平均自由行程が長い。そのため、グラファイトのａ，ｂ面の電気伝導度は銅より良いとされている。なおグラファイトのｃ軸方向は大きな抵抗を持つ。このため、グラフェンの薄い結晶粒子を導電性微粒子として用いることが望ましい。
【００２８】
また導電性微粒子の形状は、例えば長辺方向が５０μｍ以下、短辺方向が１０μｍ以下、その厚みが５μｍ以下の粒子形状を主とし、１０μｍ以下の球形、楕円球体、等方的異形態の粒子形状のものが含まれていることとする。
【００２９】
以上のような導電性微粒子を分散させる有機材料は、導電性微粒子を分散可能な材料を用いることとする。このような有機材料としては、例えばエポキシ樹脂、ポリイミド樹脂、ポリアミドイミド樹脂、ＢＴ（ビスマレイド・トリアジン）レジンなど、一般に使われている有機絶縁性材料の中から、適宜選択して用いることができる。また、先に列挙した有機絶縁性材料は熱硬化性樹脂であるが、はんだ付け温度以上のＴｇ(ガラス転位点)をもつ熱可塑性樹脂を分散材として用いることも可能である。例えば、ポリカーボネート、ＡＢＳ、熱硬化でないポリアミドなどがある。
【００３０】
尚、以上のような導電性微粒子を有機材料中に分散させた後、硬化させてなる導電性微粒子分散膜ａは、その電気抵抗率が、導電性微粒子を構成する材料のバルク材料の電気抵抗率の１０倍以下であることが好ましいが、さらには好ましくは５倍程度である。このような導電性微粒子分散膜ａの電気抵抗率は、膜厚を厚くすることで引き下げられる。
【００３１】
以上の微粒子分散膜ａは、溶剤で希釈した有機材料に導電性微粒子を分散させたペーストを用いて形成される。例えば一般的に市販されている銀ペーストを用いて形成される。銀ペーストは、例えば有機材料としてのエポキシ樹脂の前駆体および硬化剤、さらには必要に応じた他の添加を溶剤で希釈した溶液に、銀粒子を分散させてなる。このような銀ペーストを用いて薄膜を形成し、この薄膜中の有機材料を硬化させることにより、導電性粒子同士が、前記総合作用が起る距離まで互いに接近し、または部分的に接触することで導通状態が保たれ、導電性微粒子分散膜ａが得られる。
【００３２】
尚、このような導電性微粒子分散膜ａにおいては、有機材料（例えばエポキシ樹脂やポリアミドイミド樹脂）を硬化または乾燥させる過程で、膜中から溶剤が除去されている場合もある。また微粒子分散膜ａには、導電性微粒子の分散性を向上させるための分散剤や助溶剤等の添加剤が含有されていても良い。
【００３３】
また、例えば銅箔からなる電源層１１および電源バイパス層１４、導電性微粒子分散膜ａからなる電源層１３の膜厚は、電源構造体１が取り扱う電流容量によって決められる。この電源構造体１が、電子回路に用いられるものであれば、電源層１１，１３および電源バイパス層１４の膜厚は数μｍ〜十数μｍが望ましい。またこの電源構造体１が、電力回路に用いられるものであれば、電源層１１，１３および電源バイパス層１４の膜厚は数μｍから数十ｍｍである。
【００３４】
導電性微粒子分散膜ａからなる電源層１３と電源バイアス層１４との接続は、これら２層が並列接続されて抵抗が低減されるように、少なくとも２箇所で接続する。例えば、電源層１３と電源バイアス層１４とに挟まれた層間絶縁膜１５に、この層間絶縁膜１５を貫く接続孔を２箇所以上設けて、この接続孔を導体（電源バイアス層１４と同じ導体材料、もしくは、他の導体材料）で埋めることにより、電源層１３と電源バイアス層１４を接続することができる。
【００３５】
以上のような電源層１１−電源層１３の間、並びに、電源層１３−電源バイパス層１４の間に挟持された層間絶縁膜１５は、導電性微粒子分散膜ａを構成する有機材料と同一の溶剤に希釈可能な有機材料を用いて構成されていることが好ましい。この場合、層間絶縁膜１５および微粒子分散膜ａを構成するそれぞれの有機材料を乾燥させる前または硬化させる前の前駆体が、同一の溶剤で希釈可能であるかあるいは溶解可能であれば良い。このような層間絶縁膜１５は、例えば導電性微粒子分散膜ａを構成する有機材料と同様の材料が用いられる。例えば、エポキシ樹脂に銀粒子を分散させた導電性微粒子分散膜ａを設けた場合であれば、層間絶縁膜１５にはエポキシ樹脂、ポリイミド樹脂、またはポリアミドイミド樹脂等が用いられる。これらの樹脂やその前駆体は、アルコール、ケトン、エステル、などの溶剤で希釈あるいは溶解が可能である。それら希釈あるいは溶解が可能な溶剤の他の具体例としては、Ｎ-メチルピロリドン、γ-ブチロラクトン、ジグライム、シクロペンタノン、安息香酸エチルなどがある。
【００３６】
尚、このような有機絶縁膜からなる層間絶縁膜１５においては、有機材料の硬化または乾燥の過程で膜中から溶剤が除去されている場合もある。
【００３７】
また層間絶縁膜１５は、この電源構造体１に要求される性能に応じて適切な分子構造や誘電率に調整して用いられる。例えば、ポリアミドイミド樹脂からなる層間絶縁膜１５を用いる場合、ポリアミドイミドの分子構造の改良、もしくは高誘電率の粉末または低誘電率の粉末などを樹脂中に分散させることによって、誘電率が調整される。
【００３８】
以上のような層間絶縁膜１５の膜厚は、電源層１１，１３に所定の特性インピーダンスが得られるように設定される。この電源構造体１が、電子回路に用いられるものであれば、層間絶縁膜１５の膜厚は数μｍ〜２００μｍに設定される。また、この電源構造体１が、電力回路に用いられるものであれば、層間絶縁膜１５の膜厚は、数μｍ〜数ｍｍに設定される。このような範囲であれば、電源層１１，１３の特性インピーダンスが０．０１〜数Ωになり、高速用の電源特性インピーダンスとしてふさわしいものとなる。
【００３９】
このような構成の電源構造体１は、回路基板やそれ以外の用途、例えば電源ケーブルあるいはバスバーとして用いられる。この場合、例えば基板取り出し電極に対して接続させて用いられる。また電源構造体１は、コネクタの中に埋め込まれた構成として用いられても良い。さらにこの電源構造体１は、無機絶縁膜または有機絶縁膜で電源層１１，１３、電源バイパス層１４が覆われていても良い。
【００４０】
なお、導電性微粒子分散膜ａからなる電源層１３に対して、電源層１３上に直接電源バイパス層１４を積層した場合や、電源層１３と電源バイパス層１４との間の層間絶縁膜１５の膜厚が薄過ぎる場合には、金属膜を用いた電源バイアス層１４による影響を受けるために、導電性微粒子分散膜ａによる電磁エネルギーの共振を抑制する効果が弱められることがある。したがって、電源層１３と電源バイアス層１４との間の層間絶縁膜１５の膜厚は、所望する電磁エネルギーの共振の抑制効果が得られるように選定する。
【００４１】
≪２．第２実施形態≫
＜電源構造体の構成−２＞
図２Ａおよび図２Ｂは、第２実施形態の電源構造体２の断面模式図である。図２Ａおよび図２Ｂに示す電源構造体２が、第１実施形態の電源構造体と異なるところは、電源バイパス層１４が導電性微粒子分散膜ａとして構成された電源層１３と同一層（すなわち、同じ高さの層）に配置されているところにあり、上部が有機絶縁膜１７で覆われているところにある。他の構成は第１実施形態と同様である。つまりこの電源構造体２は、例えば銅箔からなる電源層１１と、導電性微粒子分散膜ａからなる電源層１３と、電源バイパス層１４と、これらの間に挟持された層間絶縁膜１５と、導電性微粒子分散膜ａと電源バイパス層１４を覆う有機絶縁膜１７とで構成された４層構造である。この電源構造体２では、図２Ｂに示すように、導電性微粒子分散膜ａによる電源層１３上に、電源バイパス層１４を一部重ねて形成することにより、電源バイパス層１４を電源層１３に接続している。図２Ｂに示すような、電源バイパス層１４を電源層１３上に一部重ねて形成した接続部を２箇所以上設けることにより、電源バイパス層１４を電源層１３と並列接続することができる。
【００４２】
有機絶縁膜１７は、層間絶縁膜１５を構成する有機絶縁膜と類似の性質を有する膜である。すなわち有機絶縁膜１７は、微粒子分散膜ａを構成する有機材料と同一の溶剤に希釈あるいは溶解が可能な有機材料を用いて構成されていることが好ましい。つまり、有機絶縁膜１７および導電性微粒子分散膜ａを構成するそれぞれの有機材料を硬化させる前の前駆体および乾燥前の樹脂が、同一の溶剤で希釈あるいは溶解が可能であれば良い。このような有機絶縁膜１７は、例えば導電性微粒子分散膜ａを構成する有機材料と同一材料（例えばエポキシ樹脂、ポリイミド樹脂、またはポリアミドイミド樹脂）で構成されていることとする。このような有機絶縁膜１７は、層間絶縁膜１５よりも厚膜であっても良い。
【００４３】
したがって電源構造体２の構成は、導電性微粒子分散膜ａと、これを挟持する層間絶縁膜１５および有機絶縁膜１７の３層が、同一の溶剤で希釈あるいは溶解される有機材料を用いた構成である。尚、このような有機絶縁膜１７においては、有機材料の硬化の過程で膜中から溶剤が除去されている場合もある。
【００４４】
この第２実施形態の電源構造体２において、導電性微粒子分散膜ａからなる電源層１３上に電源バイパス層１４を一部重ねて形成する接続部は、電源バイパス層１４と電源性１３との接続の信頼性が十分に確保され、かつ接続抵抗が十分に低減される程度の、長さや面積を有していれば良い。このような接続部は、電源層１３上のごく一部に形成されるので、前述したような、導電性微粒子分散膜ａによる電磁エネルギーの共振を抑制する効果に対する電源バイアス層１４の影響は、ごくわずかであると考えられる。
【００４５】
≪３．第３実施形態≫
＜回路基板の構成＞
図３は、第３実施形態の回路基板の断面模式図である。ここでは、本発明の回路基板の一例として、先の第１実施形態で説明した電源構造体１を用いた回路基板３の構成を説明する。
【００４６】
すなわち回路基板３は、例えば銅箔からなる電源層１１と電源バイパス層１４、導電性微粒子分散膜ａからなる電源層１３と、これらの間に挟持された層間絶縁膜１５で構成された５層構造の電源構造体１を備えている。ここで、２つの電源層１１,１３のうちの一方（ここでは電源層１１）は、例えばグランド層として設けられていることとする（以下、グランド層１１と記す）。
【００４７】
電源バイパス層１４は層間絶縁膜１５に設けられた接続孔１７ｄを介して導電性微粒子分散膜ａからなる電源層１３に接続されている。この接続孔１７ｄは、内部が導電性材料で埋め込まれたものあるいは内壁をめっきによって導通させたものである。
【００４８】
電源バイパス層１４の上方には、電源配線３１ｄ、および他の配線としてのグランド配線３１ｇが設けられている。電源配線３１ｄは、絶縁膜３３、層間絶縁膜１５に設けられた接続孔１７ｄを介して導電性微粒子分散膜ａからなる電源層１３に接続されている。この接続孔１７ｄは、内部が導電性材料で埋め込まれたものあるいは内壁をめっきによって導通させたものであり、以下の接続孔もこれと同様である。一方、グランド配線３１ｇは、絶縁膜３３および層間絶縁膜１５に設けられた接続孔１７ｇを介してグランド層１１に接続されている。この接続孔１７ｇは、導電性微粒子分散膜ａからなる電源層１３に設けられた開口１３ａの内側に配置され、電源層１３に対して絶縁性が保たれている。また、電源バイパス層１４の上方には、電源配線３１ｄおよびグランド配線３１ｇの他にも、接続配線を含む他の配線３１が設けられていることとする。
【００４９】
また電源バイパス層１４上には、これらの配線３１，電源配線３１ｄ，グランド配線３１ｇを覆う状態で、絶縁膜３３が設けられている。この絶縁膜３３の材質が限定されることはなく、有機材料または無機材料が用いられる。ここでは例えば有機材料で構成されていることとする。このような絶縁膜３３上には、上層配線３５が設けられている。これらの上層配線３５の一部は、それぞれが絶縁膜３３に設けられた接続孔３３ａを介して、電源配線３１ｄ、グランド配線３１ｇ、さらには他の配線３１に接続されている。
【００５０】
また、上層配線３５の一部は、ＩＣチップを搭載するための電極パッドの形状に成形されている。これにより、この回路基板５の上部に搭載したＩＣチップが、電源配線３１ｄを介して電源層１３に接続され、またグランド配線３１ｇを介してグランド層１１に接続されると共に、さらに他のＩＣチップに繋がる配線３１や外部端子に繋がる上層配線３５に接続される構成となっている。
【００５１】
一方、グランド層１１上には、絶縁膜４１が設けられている。この絶縁膜４１の材質が限定されることはなく、有機材料または無機材料が用いられる。ここでは例えば有機材料で構成されていることとする。このような絶縁膜４１上には、裏面側グランド配線４３ｇ、および他の配線としての裏面側電源配線４３ｄが設けられている。裏面側グランド配線４３ｇは、絶縁膜４１に設けられた接続孔４１ｇを介してグランド層１１に接続されている。一方、裏面側電源配線４３ｄは、絶縁膜４１および層間絶縁膜１５に設けられた接続孔４１ｄを介して微粒子分散膜ａからなる電源層１３に接続されている。この接続孔４１ｄは、グランド層１１に設けられた開口１１ａの内側に配置され、グランド層１１に対して絶縁性が保たれている。また絶縁膜４１の上部には、以上の他にも、接続配線を含む他の配線４３が設けられていることとする。これらの配線４３の一部は、有機絶縁膜１７に形成した接続孔１７ａおよび絶縁膜４１に形成した接続孔４１ａを介して、有機絶縁膜１７上の配線３１に接続されていても良い。この場合、接続孔４１ａは、グランド層１１に設けられた開口１１ａの内側に配置され、グランド層１１に対して絶縁性が保たれていることとする。また、接続孔１７ａは、電源層１３に設けられた開口１３ａの内側に配置され、電源層１３に対して絶縁性が保たれていることとする。
【００５２】
これらの裏面側グランド配線４３ｇ、裏面側電源配線４３ｄ、および配線４３の一部は、ＩＣチップを搭載するための電極パッドの形状に成形されている。これにより、この回路基板４の上部に搭載したＩＣチップが、裏面側電源配線４３ｄを介して電源層１３に接続され、また裏面側グランド配線４３ｇを介してグランド層１１に接続されると共に、さらに他のＩＣチップに繋がる配線４３や外部端子に繋がる配線４３に接続される構成となっている。
【００５３】
尚、裏面側グランド配線４３ｇ、裏面側電源配線４３ｄ、および配線４３の一部は、さらに他の基板に回路基板３を搭載するための電極パッドの形状に成形されていても良い。
【００５４】
また以上のような構成において、グランド層１１−電源層１３間、電源層１３−電源バイパス層１４の層間絶縁膜１５は、他の絶縁膜３３，絶縁膜４１よりも膜厚が小さく、要求される性能に応じて適切な誘電率を有して形成されていることが好ましい。
【００５５】
さらにこの回路基板３は、層間絶縁膜１５の全面に対してグランド層１１および電源層１３が設けられている必要はなく、層間絶縁膜１５を挟持する状態であれば、層間絶縁膜１５の両面においてグランド層１１および電源層１３がパターニングされた構成であって良い。
【００５６】
例えば、層間絶縁膜１５の一方の面には、グランド層１１と同一層を用いて構成された他の信号配線が設けられても良く、層間絶縁膜１５の他方の面には、電源層１３と同一層を用いて構成された他の信号配線が設けられていても良い。つまり、回路基板３は、これを構成する複数の配線層のうち、所定の誘電率を有する層間絶縁膜１５を挟んで設けられた２つの配線層の一部をグランド層１１および電源層１３として用いた構成であって良い。
【００５７】
さらにこのような回路基板３に設けられる電源構造体２は、電源電圧に応じて、グランド層１１および電源層１３のうち少なくとも電源層１３が、層間絶縁膜１５上において複数に分割された形状にパターニングされていることは、先の電源構造体の構成において説明した通りである。
【００５８】
≪４．第４実施形態≫
＜回路基板の構成＞
図４は、第４実施形態の回路基板の断面模式図である。ここでは、本発明の回路基板の一例として、先の第２実施形態で説明した電源構造体２を用いた回路基板４の構成を説明する。
【００５９】
図４に示す回路基板４が、第３実施形態の回路基板と異なるところは、電源バイパス層１４が導電性微粒子分散膜ａとして構成された電源層１３と同一層に配置されているところにあり、上部が有機絶縁膜１７で覆われているところにある。他の構成は第３実施形態と同様である。つまりこの電源構造体２は、例えば銅箔からなる電源層１１と、導電性微粒子分散膜ａからなる電源層１３と、電源バイパス層１４と、これらの間に挟持された層間絶縁膜１５と、導電性微粒子分散膜ａと電源バイパス層１４を覆う有機絶縁膜１７とで構成された４層構造である。
【００６０】
すなわち回路基板４は、例えば銅箔からなる電源層１１、電源バイパス層１４と、導電性微粒子分散膜ａからなる電源層１３と、これらの間に挟持された層間絶縁膜１５と、導電性微粒子分散膜ａと電源バイパス層１４を覆う有機絶縁膜１７とで構成された４層構造の電源構造体２を備えている。ここで、２つの電源層１１,１３のうちの一方（ここでは電源層１１）は、例えばグランド層として設けられていることとする（以下、グランド層１１と記す）。
【実施例】
【００６１】
≪実験１≫
＜回路基板の構成＞
図５に示す構成で、導電性微粒子分散膜からなる電源層を適用した回路基板と、従来構成の回路基板を作製する。これらの回路基板は、コア電源電圧１．２Ｖ、ＩＯ電源電圧１．５ＶのＦＰＧＡチップと動作電圧１．５ＶのＤＤＲ３メモリー４つが搭載されている。ＦＰＧＡチップとＤＤＲ３メモリー間ではデータの入出力が行われ、かつ全ての配線が等しい長さでつながるよう設計されている。そのため配線長さの違いによる信号の遅延がなく、メモリー４つが同時に動作するようになっている。
【００６２】
図６Ａは試料Ｓ３１の回路基板の層構造を説明する断面図であり、図６Ｂは試料Ｃ４の回路基板の層構造を説明する断面図である。以下、各回路基板の層構成を説明する。
【００６３】
＜試料Ｓ３１の層構成＞
図６Ａに示す試料Ｓ３１の回路基板は、第１導電層Ｌ１〜第８導電層Ｌ８までの８層の導電層を有する。このうち、第２導電層Ｌ２と第７導電層Ｌ７はＣｕ箔（１８μｍ厚み）で構成されてグランド層（ＧＮＤ）として用いられる。また第３導電層Ｌ３と第６導電層Ｌ６は導電性微粒子分散膜ａ（膜厚１０〜１５μｍ）で構成されて電源層（ＶＤＤ）として用いられる。この導電性微粒子分散膜ａは、薄片状のＡｇ粒子を含有するＡｇペースト（溶剤：Ｎ-メチル-２-ピロリドン）を用いて塗布成膜された層であり、Ａｇ粒子の平均粒子径７μｍ、含有量８５重量％である。これ以外の第１導電層Ｌ１，第４導電層Ｌ４，第５導電層Ｌ５および第８導電層Ｌ８は、Ｃｕ箔（１８μｍ厚み）で構成されている。
【００６４】
また第１導電層Ｌ１〜第８導電層Ｌ８の間には、第１絶縁層Ｒ１〜第９絶縁層Ｒ９までの９層の絶縁層を有する。このうち、第３導電層Ｌ３および第６導電層Ｌ６の導電性微粒子分散膜ａを挟持して配置された第２絶縁層Ｒ２、第３絶縁層Ｒ３および第７絶縁層Ｒ７および第８絶縁層Ｒ８は、Ｎ-メチル-２-ピロリドンを溶剤とした溶剤可溶型のポリアミドイミド（ＰＡＩ）を塗布し、これを乾燥させてＰＡＩ（１）からなる有機絶縁膜で構成される。硬化または乾燥完了後のＰＡＩ（１）の比誘電率は２．９である。また、第１導電層Ｌ１および第８導電層Ｌ８はソルダーレジスト層ＳＲで覆われている。
【００６５】
これ以外の第１絶縁層Ｒ１，第４絶縁層Ｒ４，第５絶縁層Ｒ５、第６絶縁層Ｒ６および第９絶縁層Ｒ９は、ガラス布基材エポキシ樹脂（耐熱性グレードＦＲ−４）で構成される。尚、導電性微粒子分散膜ａで構成された第３導電層Ｌ３と、第４導電層Ｌ４との間には、第３絶縁層Ｒ３と第４絶縁層Ｒ４との２層が配置され、導電性微粒子分散膜ａで構成された第６導電層Ｌ６と、第５導電層Ｌ５との間には、第６絶縁層Ｒ６と第７絶縁層Ｒ７との２層が配置される。また第１絶縁層Ｒ１〜第９絶縁層Ｒ９の膜厚は、図示の通りである。
【００６６】
以上のような層構成において、第１導電層Ｌ１〜第８導電層Ｌ８のうち、導電性微粒子分散膜ａからなる第３導電層Ｌ３、第６導電層Ｌ６は全面にベタ膜状で配置されて接続用の貫通孔および開口部のみが設けられており、これ以外の層は信号配線としてパターン形成される。ただし、電源層（ＶＤＤ）として用いられる第２導電層Ｌ２には、異なる電源電圧ＶＤＤを印加するための３本の電源層がパターン形成されている。これらの電源層は、他の信号配線と比較して十分に幅広で形成されている。
【００６７】
また、第１絶縁層Ｒ１〜第９絶縁層Ｒ９には、接続孔が設けられ、上下の導電層を接続する接続部が設けられている。
【００６８】
さらに第１導電層Ｌ１には、この回路基板に搭載されるＩＣチップの搭載位置に、それぞれ第３導電層Ｌ３に接続された電源端子と、第２導電層Ｌ２に接続されたグランド端子、および信号端子が設けられている。
【００６９】
＜試料Ｃ４の層構成＞
図６Ｂに示す試料Ｃ４の回路基板が、図６Ａに示した試料Ｓ３１の回路基板と異なるところは、図示した通り、第３導電層Ｌ３と第６導電層Ｌ６をＣｕ箔（１８μｍ厚み）とし、絶縁層を第１絶縁層Ｒ１〜第７絶縁層Ｒ７の７層構造として全てガラス布基材エポキシ樹脂（耐熱性グレードＦＲ−４）で構成したところにあり、他の構成は同様である。
【００７０】
＜実験１の回路基板の評価＞
以上のような各回路基板について、ＤＤＲ３メモリー４つを同時動作させた場合においての電源電圧変動を測定する。このときメモリーの動作速度が６００Ｍｂｐｓの場合は問題なく動作したが、８００Ｍｂｐｓになると、試料Ｓ３１の回路基板は、電圧供給部からチップまでの間で電圧降下が生じ、一部動作不具合が生じた。
【００７１】
≪実験２≫
＜回路基板の構成＞
図６Ａに示した試料Ｓ３１の回路基板において、電圧降下の生じた導電性微粒子分散膜ａからなる第３導電層Ｌ３に、図７Ａに示すように、ワイヤーＷ１を接続することによりバイパス配線の付与を行った。すなわち、図７Ａに示す回路基板は、本発明構成の回路基板である。また、比較対照として、図７Ｂに示すように、図６Ｂに示した試料Ｃ４の回路基板において、第３導電層Ｌ３にワイヤーＷ１を接続することによりバイパス配線の付与を行った。
【００７２】
図７Ａに示す回路基板および図７Ｂに示す回路基板について、ＤＤＲ３メモリー４つを同時動作させた場合においての電源電圧変動を測定する。この測定には、ＦＰＧＡへの動作命令入力装置として、ＵＳＢケーブルを介してノートパソコンと接続した。出力信号および電源電圧の測定装置としてＬｅＣｒｏｙ社製オシロスコープＷＡＶＥ  ＭＡＳＴＥＲ８５００を、基板端子との接点にはＬｅＣｒｏｙ社製差動プローブＷＡ６００を用いた。図８〜図９に、ＤＤＲ３メモリー４つを８００Ｍｂｐｓで同時動作させた場合の、ＤＤＲ３メモリーの電源電圧入力部における電源電圧と信号の経時変化の測定結果を示す。図８Ａおよび図８Ｂは図７Ａに示した試料Ｓ３１のデータであり、図９Ａおよび図９Ｂは図７Ｂに示した試料Ｃ４のデータである。図１０〜図１１に、ＦＰＧＡチップのＩＯ電源電圧と信号の経時変化の測定結果を示す。図１０Ａおよび図１０Ｂは図７Ａに示した試料Ｓ３１のデータであり、図１１Ａおよび図１１Ｂは図７Ｂに示した試料Ｃ４のデータである。メモリーの電源電圧測定、ＦＰＧＡチップのＩＯ電源電圧測定の際は、Ｗｒｉｔｅ  Ｅｎａｂｌｅ信号、ＣＡＳ（Compare And Swap）信号も同時に測定し、ＣＡＳ信号をトリガ信号とした。
【００７３】
図８Ａおよび図９Ａに示されるように、ＤＤＲ３メモリーの電源電圧変動は、導電性微粒子分散膜ａを用いた試料Ｓ３１の電源電圧の変動は、最大振幅が７９ｍＶで、電圧変動は定格の−２．５７％〜＋２．７％であったのに対して、導電性微粒子分散膜ａを用いていない試料Ｃ４の電源電圧の変動は、最大振幅が２０７ｍＶで、電圧変動は定格の−６．１８％〜＋７．６２％であった。
【００７４】
図１０Ａおよび図１１Ａに示されるように、ＦＰＧＡチップのＩＯ電源の電圧変動は、導電性微粒子分散膜ａを用いた試料Ｓ３１の電源電圧の変動は、最大振幅が７９ｍＶで、電圧変動は定格の−２．７％〜＋２．５７％であったのに対して、導電性微粒子分散膜ａを用いていない試料Ｃ４の電源電圧の変動は、最大振幅が１９５ｍＶで、電圧変動は定格の−６．８７％〜＋６．１７％であった。
【００７５】
この結果から、導電性微粒子分散膜ａを用いた本発明の回路基板では、高周波数帯域においての電源層間での電磁エネルギーの共振が抑えられたこと、および、ＣＡＳシグナル波形のパルス形状の完全性が向上していること、が確認された。ＣＡＳシグナル波形では、図８Ａおよび図１０Ａに示す本発明の回路基板の方が、図９Ａおよび図１１Ａに示す比較対照の回路基板よりも、パルスの立ち下がりが良好になっており、サージノイズが低減されている。このように、高周波数帯域における電源層間での電磁エネルギーの共振が抑えられ、ＣＡＳシグナル波形のパルス形状の完全性が向上していることにより、高速動作領域においての電源電圧の安定化が図られる。これにより、本発明の電源構造体を用いることにより、電子機器の高集積化および小型化と共に高速化の達成が可能であることが確認された。また導電性微粒子を分散させてなる導電性微粒子分散膜にバイパス配線を接続することにより、電源配線の直流抵抗が導電性微粒子分散膜のみで構成されるものよりも小さくでき、電圧供給部から半導体集積回路までの距離が長い場合や動作電圧の低い省電力型の半導体集積回路などにおいても、電源配線の電圧降下に煩わされることなく設計することが可能になることが確認された。
【符号の説明】
【００７６】
１，２…電源構造体、３，４…回路基板、１１，１３…電源層、１１ａ，１３ａ…開口、１５…層間絶縁膜、１７…有機絶縁膜、１７ｄ，１７ｇ…接続孔、３１ｄ…電源配線（配線）、３１ｇ…グランド配線（他の配線）、３３，４１…絶縁膜、４３…裏面側電源配線（他の配線）、４３ｇ…裏面側グランド配線（配線）、ａ…導電性微粒子分散膜
【図１】
2014116377.tif 000003
【図２】
2014116377.tif 000004
【図３】
2014116377.tif 000005
【図４】
2014116377.tif 000006
【図５】
2014116377.tif 000007
【図６】
2014116377.tif 000008
【図７】
2014116377.tif 000009
【図８】
2014116377.tif 000010
【図９】
2014116377.tif 000011
【図１０】
2014116377.tif 000012
【図１１】
2014116377.tif 000013