(57)【要約】【課題】同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができるアライメントマーク、及びそれを使った合せ精度の検査方法を含む積層半導体の製造方法を提供する。【解決手段】積層される複数の半導体チップの一方の面に、それぞれ同じ面内位置に同じ形状で形成されたアライメントマークの形状を、チップ表面から所定の角度から透視したときに、異なるチップのアライメントマークどうしが、所定の隙間を有して離れて配置され、または、所定の飛び出し量を有して重なるように設計する。所定の間隔または飛び出し量は、合せ精度の仕様によって許容される最大のずれ量のときに、隙間及び／または飛び出し量がなくなるように設計する。合せ精度の検査方法では、半導体チップの基板を透過する電磁波を照射して、アライメントマークどうしの隙間または飛び出し量を観測することにより、アライメント状態を判定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
遮光材料で形成された第１アライメントマークを備えた第１半導体チップと、前記第１アライメントマークと同一形状で、前記第１半導体チップと合せずれなしに積層されたとき、チップ表面に垂直の方向から見たときに同一の位置に配置される、遮光材料で形成された第２アライメントマークを備えた第２半導体チップを積層して形成する積層半導体装置の製造方法であって、
前記第１半導体チップと前記第２半導体チップを積層して貼り合せる工程と、前記第１半導体チップと前記第２半導体チップが積層された積層半導体装置の合せ精度の検査工程を含み、
前記合せ精度の検査工程は、前記第１及び第２半導体チップの基板材料を透過し前記遮光材料で遮蔽される電磁波を、前記積層半導体装置の表面から所定の角度を持った斜めの方向から照射し、前記電磁波の入射方向または透過方向から、前記第１アライメントマークと前記第２アライメントマークを観測し、前記第１アライメントマークの像の第１辺と、前記第２アライメントマークの像の第２辺が重なったときに、前記第１半導体チップと前記第２半導体チップが合せ精度の許容最大値でずれて積層されたものと判定する、積層半導体装置の製造方法。
【請求項２】
請求項１において、前記積層半導体装置を、前記電磁波の入射方向に垂直な平面から前記所定の角度に傾け、さらに前記平面内で、前記積層半導体装置の表面に平行な面内で互いに直交するｘ方向とｙ方向が、前記電磁波の入射方向に垂直な前記平面と、前記積層半導体装置の表面に平行な面との交線からの傾きが４５度となる角度で回転させて、載置し、
前記第１アライメントマークと前記第２アライメントマークのそれぞれは、前記ｘ方向に延びる第１辺と第２辺と第３辺と、前記ｙ方向に延びる第４辺と第５辺と第６辺を持ち、
前記検査工程は、
前記第１半導体チップの前記第１アライメントマークの前記第４辺と前記第２半導体チップの前記第２アライメントマークの前記第５辺が重なって観測されたとき、前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の正の許容最大値でずれて積層されたものと判定し、
前記第１半導体チップの前記第１アライメントマークの前記第５辺と前記第２半導体チップの前記第２アライメントマークの前記第６辺が重なって観測されたとき、前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の負の許容最大値でずれて積層されたものと判定し、
前記第１半導体チップの前記第１アライメントマークの前記第３辺と前記第２半導体チップの前記第２アライメントマークの前記第２辺が重なって観測されたとき、前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の正の許容最大値でずれて積層されたものと判定し、
前記第１半導体チップの前記第１アライメントマークの前記第２辺と前記第２半導体チップの前記第２アライメントマークの前記第１辺が重なって観測されたとき、前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の負の許容最大値でずれて積層されたものと判定する、積層半導体装置の製造方法。
【請求項３】
請求項１において、前記第１及び第２半導体チップの基板材料がシリコンであり、前記電磁波が赤外線である、積層半導体装置の製造方法。
【請求項４】
請求項１において、前記電磁波がＸ線である、積層半導体装置の製造方法。
【請求項５】
請求項１において、前記第１半導体チップは前記第１アライメントマークを前記第２半導体チップと貼り合わされる面に備え、前記第２半導体チップは前記第１半導体チップと貼り合わされる面に、遮光材料パターンをさらに備え、
前記検査工程は、前記第１アライメントマークに合焦したときの焦点深度と、前記遮光材料パターンに合焦したときの焦点深度を測定する、積層半導体装置の製造方法。
【請求項６】
第１及び第２半導体チップを含む２個以上の半導体チップが積層されて構成された、積層半導体装置であって、前記第１半導体チップは遮光材料で形成された第１アライメントマークを備え、前記第２半導体チップは遮光材料で形成された前記第１アライメントマークと同一形状の第２アライメントマークを備え、
前記第１アライメントマークと前記第２アライメントマークのそれぞれは、チップ表面内のｘ方向に延びる第１辺と第２辺と第３辺と、チップ表面内で前記ｘ方向と直交するｙ方向に延びる第４辺と第５辺と第６辺を持ち、
前記第１及び第２半導体チップの表面に垂直の方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップが合せずれなしに積層されていれば、前記第１アライメントマークと前記第２アライメントマークが重なり、
前記第１及び第２半導体チップの表面から所定の角度を持った斜めの方向から、前記第１及び第２半導体チップを透視したときに、
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第４辺と前記第２半導体チップの前記第２アライメントマークの前記第５辺が重なり、
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第５辺と前記第２半導体チップの前記第２アライメントマークの前記第６辺が重なり、
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第３辺と前記第２半導体チップの前記第２アライメントマークの前記第２辺が重なり、
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第２辺と前記第２半導体チップの前記第２アライメントマークの前記第１辺が重なる、積層半導体装置。
【請求項７】
第１及び第２半導体チップを含む２個以上の半導体チップが積層されて構成された、積層半導体装置であって、前記第１半導体チップは遮光材料で形成された第１アライメントマークと第３アライメントマークを備え、前記第２半導体チップは遮光材料で形成された、前記第１アライメントマークと同一形状の第２アライメントマークと前記第３アライメントマークと同一形状の第４アライメントマークを備え、
前記第１アライメントマークと前記第２アライメントマークのそれぞれは、チップ表面内のｘ方向に延びる第２辺と第３辺と、チップ表面内で前記ｘ方向と直交するｙ方向に延びる第５辺と第６辺を持ち、
前記第３アライメントマークと前記第４アライメントマークのそれぞれは、前記ｘ方向に延びる第７辺と第８辺と、前記ｙ方向に延びる第９辺と第１０辺を持ち、
前記第１及び第２半導体チップの表面に垂直の方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップが合せずれなしに積層されていれば、前記第１アライメントマークと前記第２アライメントマークが重なり、前記第３アライメントマークと前記第４アライメントマークが重なり、
前記第１及び第２半導体チップの表面から所定の角度を持った斜めの方向から、前記第１及び第２半導体チップを透視したときに、
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第３アライメントマークの前記第１０辺と前記第２半導体チップの前記第４アライメントマークの前記第９辺が重なり、
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第５辺と前記第２半導体チップの前記第２アライメントマークの前記第６辺が重なり、
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第３辺と前記第２半導体チップの前記第２アライメントマークの前記第２辺が重なり、
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第３アライメントマークの前記第８辺と前記第２半導体チップの前記第４アライメントマークの前記第７辺が重なる、積層半導体装置。
【請求項８】
請求項６において、前記第１半導体チップは遮光材料で形成された第３アライメントマークをさらに備え、前記第２半導体チップは遮光材料で形成され、前記第３アライメントマークと同一形状の第４アライメントマークをさらに備え、
前記第３アライメントマークと前記第４アライメントマークのそれぞれは、前記ｘ方向に延びる第７辺と第８辺と、前記ｙ方向に延びる第９辺と第１０辺を持ち、
前記第１及び第２半導体チップの表面に垂直の方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップが合せずれなしに積層されていれば、前記第３アライメントマークと前記第４アライメントマークが重なり、
前記第１及び第２半導体チップの表面に斜めの方向から、前記第１及び第２半導体チップを透視したときに、
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第３アライメントマークの前記第１０辺と前記第２半導体チップの前記第４アライメントマークの前記第９辺が重なり、
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第３アライメントマークの前記第８辺と前記第２半導体チップの前記第４アライメントマークの前記第７辺が重なる、積層半導体装置。
【請求項９】
請求項７において、前記第１半導体チップは、前記第１アライメントマークと前記第３アライメントマークを２か所のチップコーナー部に備え、それぞれ対角のチップコーナー部に第５アライメントマークと第７アライメントマークをさらに備え、前記第２半導体チップは、前記第２アライメントマークと前記第４アライメントマークを２か所のチップコーナー部に備え、それぞれ対角のチップコーナー部に前記第５アライメントマークと同一形状の第６アライメントマークと前記第７アライメントマークと同一形状の第８アライメントマークをさらに備え、
前記第５アライメントマークと前記第６アライメントマークのそれぞれは、前記ｘ方向に延びる第１２辺と第１３辺と、前記ｙ方向に延びる第１５辺と第１６辺を持ち、
前記第７アライメントマークと前記第８アライメントマークのそれぞれは、前記ｘ方向に延びる第１７辺と第１８辺と、前記ｙ方向に延びる第１９辺と第２０辺を持ち、
前記第１及び第２半導体チップの表面に垂直の方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップが合せずれなしに積層されていれば、前記第５アライメントマークと前記第６アライメントマークが重なり、前記第７アライメントマークと前記第８アライメントマークが重なり、
前記第１及び第２半導体チップの表面に斜めの方向から、前記第１及び第２半導体チップを透視したときに、
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第７アライメントマークの前記第１９辺と前記第２半導体チップの前記第８アライメントマークの前記第２０辺が重なり、
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第５アライメントマークの前記第１６辺と前記第２半導体チップの前記第６アライメントマークの前記第１５辺が重なり、
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第５アライメントマークの前記第１２辺と前記第２半導体チップの前記第６アライメントマークの前記第１３辺が重なり、
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第７アライメントマークの前記第１７辺と前記第２半導体チップの前記第８アライメントマークの前記第１８辺が重なる、積層半導体装置。
【請求項１０】
請求項７において、前記第１アライメントマークと前記第２アライメントマークと前記第３アライメントマークと前記第４アライメントマークのそれぞれがＬ形である、積層半導体装置。
【請求項１１】
請求項７において、前記第１アライメントマークと前記第２アライメントマークと前記第３アライメントマークと前記第４アライメントマークのそれぞれが同一層に形成される、積層半導体装置。
【請求項１２】
請求項１１において、前記第１アライメントマークと前記第２アライメントマークと前記第３アライメントマークと前記第４アライメントマークのそれぞれが回路形成面に形成される、積層半導体装置。
【請求項１３】
請求項６において、前記第１半導体チップと前記第２半導体チップが同一品種である、積層半導体装置。
【請求項１４】
請求項６において、前記第１半導体チップは遮光材料で形成された第９アライメントマークをさらに備え、前記第２半導体チップは遮光材料で形成され、前記第９アライメントマークと同一形状の第１０アライメントマークをさらに備え、
前記第１及び第２半導体チップの表面に垂直の方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップが合せずれなしに積層されていれば、前記第９アライメントマークと前記第１０アライメントマークが重なり、
前記第９アライメントマークは、前記第１半導体チップにおいて前記第１アライメントマークが形成される面と反対側の面に形成され、前記第１０アライメントマークは、前記第２半導体チップにおいて前記第２アライメントマークが形成される面と反対側の面に形成される、積層半導体装置。
【請求項１５】
請求項１４において、前記第１アライメントマークと前記第２アライメントマークのそれぞれが回路形成面に形成され、前記第９アライメントマークと前記第１０アライメントマークのそれぞれがチップ裏面に形成される、積層半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層半導体装置に関し、特に複数の同一半導体チップを積層したときのアライメント不良を精度良く検出するためのアライメントマークに好適に利用できるものである。
【背景技術】
【０００２】
ＣｏＣ（Chip On Chip）及びＴＳＶ（Through Silicon Via）技術などを適用した多段のチップ積層構造について、各チップに形成されたアライメントマークを、各チップの基板材料を透過する、赤外光やＸ線などの電磁波を使って観測し、チップ積層のアライメント状態を判定する検査方法が利用されている。各チップに形成されるアライメントマークのデザインと配置を工夫することにより、チップ積層の水平方向の位置や回転角度が、許容される精度範囲に収まっているか、また、チップ間のギャップや傾きが、許容される精度範囲に収まっているかを判定することができる。
【０００３】
特許文献１には、半導体ペレット（半導体チップ）と基板を積層するときに、Ｘ線を使って位置合せマーク（アライメントマーク）を観測する、半導体製造装置が開示されている。Ｘ線発生源から半導体ペレットに向けて入射するＸ線は、半導体ペレットと基板を透過してＸ線受光部に達する。位置合せマークはＸ線を透過しない材料で、半導体ペレットと基板に形成されている。半導体ペレットと基板のそれぞれの位置合せマークによる、Ｘ線受光部における投影像（影）を一致させることにより、位置合せ（アライメント）を行う。位置合せマークは半導体ペレットのコーナー部に設けられるのが望ましい。位置合せマークを半導体ペレットのコーナー部に設け、点光源であるＸ線発生源を半導体ペレットの中央の上部に配置すると、コーナー部に入射するＸ線は、半導体ペレット表面と基板表面に対して斜めに入射することとなる。半導体ペレットの位置合せマークと基板における位置合せマークをそれぞれの同じ位置に配置すると、入射するＸ線が傾いているために、正確に位置合せされていても、投影像（影）が一致しないことになる。そこで、特許文献１には、入射するＸ線の入射角を考慮して、予め位置合せマークの位置をずらして設計する。
【０００４】
特許文献２には、複数の半導体ウェハの積層工程における重ね合せ方法が開示されている。複数の半導体ウェハのそれぞれに設けられたアライメントマークを、赤外線顕微鏡で観察して位置合せ（アライメント）を行う。複数の半導体ウェハに設けられたアライメントマークが、赤外線顕微鏡の視野内で互いに重なって観測されると、重ね精度が低下する。この課題を解決するために、隣接して積層されるウェハ上のアライメントマークを互いに所定の間隔を持たせて形成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−１７５６４７号公報
【特許文献２】特開２００６−１００６５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び２について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【０００７】
特許文献１及び２に記載される技術は、いずれも、積層される、基板と半導体チップあるいは複数の半導体ウェハにおけるアライメントマークを、予めずらして形成しておくものである。一方、半導体の積層技術には、同一品種の半導体チップを複数積層するものも少なくない。同一品種の複数の半導体チップとは、同じマスクパターンを使って製造され、単に個体が異なるだけの半導体チップを言う。例えば、同じ記憶容量のメモリチップを複数積層して集積することにより、大容量のメモリモジュールを構成する。このように、同一品種の半導体チップを複数積層する場合には、同じマスクパターンを使うのでアライメントマークも全く同じ位置に形成されているため、予めずらして形成しておくことができない。
【０００８】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、下記の通りである。
【００１０】
すなわち、複数の半導体チップによる積層半導体の製造方法であって、アライメントマークが以下のように設計されていることを前提とした、以下の合せ精度の検査方法を含む。積層される複数の半導体チップの一方の面に、それぞれ同じ面内位置に同じ形状で形成されたアライメントマークの形状を、積層された半導体チップをチップ表面から斜めの方向から透視したときに、異なるチップのアライメントマークどうしが、所定の間隔を有して離れて配置され、及び／又は、所定の飛び出し量を有して重なるように設計する。所定の間隔または所定の飛び出し量は、合せ精度の仕様によって許容される最大のずれ量のときに、間隔がなくなり、及び／又は、飛び出し量がなくなるように設計する。合せ精度の検査工程は、半導体チップの基板材料を透過しアライメントマークで遮蔽される電磁波を、積層半導体の表面に所定の角度をもった斜めの方向から照射し、その入射方向または透過方向から、積層された複数の半導体チップのそれぞれに形成されたアライメントマークを観測する。アライメントマークの上記設計における、所定の間隔または所定の飛びだし量がなくなった場合に、合せ精度の許容最大値でずれて積層されたものと判定する。
【発明の効果】
【００１１】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施形態１に係る積層された半導体チップの積層状態、及び、その合せ精度の検査方法を表す説明図である。
【図２】図２は、積層された半導体チップの合せ精度の検査方法を表す説明図である。
【図３】図３は、実施形態１、実施形態２及び実施形態３に係る、積層された半導体チップの合せ精度の検査方法を表す説明図である。
【図４】図４は、アライメントマークの設計例を表す説明図である。
【図５】図５は、実施形態２に係る積層された半導体チップの積層状態、及び、その合せ精度の検査方法を表す説明図である。
【図６】図６は、実施形態３に係る積層された半導体チップの積層状態、及び、その合せ精度の検査方法を表す説明図である。
【図７】図７は、実施形態４に係るアライメントマークを有する半導体チップを用いて、積層された半導体チップ間のギャップの測定方法を表す説明図である。
【図８】図８は、積層された半導体チップ間のギャップの測定方法を表す説明図である。
【図９】図９は、実施形態５に係る積層半導体の製造方法を表すフロー図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕＜合せ精度の検査方法を含む積層半導体の製造方法＞
遮光材料で形成された第１アライメントマーク（１＿１）を備えた第１半導体チップ（２＿１）と、遮光材料で形成された第２アライメントマーク（１＿２）を備えた第２半導体チップ（２＿２）を積層して形成する積層半導体装置の製造方法であって、以下のように構成される。前記第２アライメントマークは、前記第１アライメントマークと同一形状で、前記第１半導体チップと合せずれなしに積層されたとき、チップ表面に垂直の方向から見たときに同一の位置に配置される。
【００１６】
前記積層半導体装置の製造方法は、前記第１半導体チップと前記第２半導体チップを積層して貼り合せる工程と、前記第１半導体チップと前記第２半導体チップが積層された積層半導体装置の合せ精度の検査工程を含む。
【００１７】
前記合せ精度の検査工程は、前記第１及び第２半導体チップの基板材料を透過し前記遮光材料で遮蔽される電磁波（３）を、前記積層半導体装置の表面から所定の角度（θｍ及びθｔ）を持った斜めの方向から照射し、前記電磁波の入射方向または透過方向から、前記第１アライメントマークと前記第２アライメントマークを観測する。前記第１アライメントマークの像の第１辺（ｓ５、ｓ４、ｓ３、ｓ２、ｓ１０、ｓ８）と、前記第２アライメントマークの像の第２辺（ｓ６、ｓ５、ｓ２、ｓ１、ｓ９、ｓ７）が重なったときに、前記第１半導体チップと前記第２半導体チップが合せ精度の許容最大値でずれて積層されたものと判定する。
【００１８】
これにより、同一品種の半導体チップを複数積層する製造方法において、チップ積層のアライメント状態を精度よく判定することができる。
【００１９】
〔２〕＜試料ホルダにおける傾きと試料の回転角＞
項１において、前記積層半導体装置を、前記電磁波の入射方向に垂直な平面から前記所定の角度に傾け、さらに前記平面内で、前記積層半導体装置の表面に平行な面内で互いに直交するｘ方向とｙ方向が、前記電磁波の入射方向に垂直な前記平面と、前記積層半導体装置の表面に平行な面との交線からの傾きが４５度となる角度で回転させて、載置する。
【００２０】
前記第１アライメントマークと前記第２アライメントマークのそれぞれは、前記ｘ方向に延びる第１辺（ｓ１）と第２辺（ｓ２）と第３辺（ｓ３）と、前記ｙ方向に延びる第４辺（ｓ４）と第５辺（ｓ５）と第６辺（ｓ６）を持つように設計される。
【００２１】
前記検査工程は、前記第１半導体チップと前記第２半導体チップの積層ずれを以下のように判定する。
【００２２】
前記第１半導体チップの前記第１アライメントマークの前記第４辺と前記第２半導体チップの前記第２アライメントマークの前記第５辺が重なって観測されたとき、前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の正の許容最大値でずれて積層されたものと判定する。
【００２３】
前記第１半導体チップの前記第１アライメントマークの前記第５辺と前記第２半導体チップの前記第２アライメントマークの前記第６辺が重なって観測されたとき、前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の負の許容最大値でずれて積層されたものと判定する。
【００２４】
前記第１半導体チップの前記第１アライメントマークの前記第３辺と前記第２半導体チップの前記第２アライメントマークの前記第２辺が重なって観測されたとき、前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の正の許容最大値でずれて積層されたものと判定する。
【００２５】
前記第１半導体チップの前記第１アライメントマークの前記第２辺と前記第２半導体チップの前記第２アライメントマークの前記第１辺が重なって観測されたとき、前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の負の許容最大値でずれて積層されたものと判定する。
【００２６】
これにより、ｘ方向の合せずれとｙ方向の合せずれを独立に検査することができる。
【００２７】
〔３〕＜赤外光による観測＞
項１において、前記第１及び第２半導体チップの基板材料がシリコンであり、前記電磁波が赤外線である。
【００２８】
これにより、シリコンを透過して観測することができる。また、市販の赤外線顕微鏡を用いて判定することができる。
【００２９】
〔４〕＜Ｘ線よる観測＞
項１において、前記電磁波がＸ線である。
【００３０】
これにより、半導体基板を透過し、アライメントパターンの投影像を観測することによって、アライメント状態を判定することができる。
【００３１】
〔５〕＜チップ間のギャップの測定＞
項１において、前記第１半導体チップは前記第１アライメントマークを前記第２半導体チップと貼り合わされる面に備え、前記第２半導体チップは前記第１半導体チップと貼り合わされる面に、遮光材料パターン（１＿１０）をさらに備え、前記検査工程は、前記第１アライメントマークに合焦したときの焦点深度と、前記遮光材料パターンに合焦したときの焦点深度を測定する。
【００３２】
これにより、積層されたチップ間のギャップを測定することができる。
【００３３】
〔６〕＜各チップに１個のアライメントマークを備える積層半導体装置＞
第１及び第２半導体チップ（２＿１、２＿２）を含む２個以上の半導体チップが積層されて構成された、積層半導体装置（２０）であって、前記第１半導体チップは遮光材料で形成された第１アライメントマーク（１＿１）を備え、前記第２半導体チップは遮光材料で形成された前記第１アライメントマークと同一形状の第２アライメントマーク（１＿２）を備える。各アライメントマークは以下の条件を全て満たすように設計される。
【００３４】
前記第１アライメントマークと前記第２アライメントマークのそれぞれは、チップ表面内のｘ方向に延びる第１辺（ｓ１）と第２辺（ｓ２）と第３辺（ｓ３）と、チップ表面内の前記ｘ方向と直交するｙ方向に延びる第４辺（ｓ４）と第５辺（ｓ５）と第６辺（ｓ６）を持つ。
【００３５】
前記第１及び第２半導体チップの表面に垂直の方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップが合せずれなしに積層されていれば、前記第１アライメントマークと前記第２アライメントマークが重なる。
【００３６】
前記第１及び第２半導体チップの表面から所定の角度（θｍ及びθｔ）を持った斜めの方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップの積層状態にずれがある場合に、以下のように観察される。
【００３７】
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第４辺と前記第２半導体チップの前記第２アライメントマークの前記第５辺が重なる。
【００３８】
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第５辺と前記第２半導体チップの前記第２アライメントマークの前記第６辺が重なる。
【００３９】
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第３辺と前記第２半導体チップの前記第２アライメントマークの前記第２辺が重なる。
【００４０】
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第２辺と前記第２半導体チップの前記第２アライメントマークの前記第１辺が重なる。
【００４１】
これにより、同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができる。特に、チップ積層の位置ずれが、全ての方向において許容される最大値以内であるか否かを、１方向のみからの観測によって判定することができる。
【００４２】
〔７〕＜各チップに２個のアライメントマークを備える積層半導体装置＞
第１及び第２半導体チップ（２＿１、２＿２）を含む２個以上の半導体チップが積層されて構成された、積層半導体装置（２０）であって、前記第１半導体チップは遮光材料で形成された第１アライメントマーク（１＿１）と第３アライメントマーク（１＿３）を備える。前記第２半導体チップは遮光材料で形成された、前記第１アライメントマークと同一形状の第２アライメントマーク（１＿２）と前記第３アライメントマークと同一形状の第４アライメントマーク（１＿４）を備える。各アライメントマークは以下の条件を全て満たすように設計される。
【００４３】
前記第１アライメントマークと前記第２アライメントマークのそれぞれは、チップ表面内のｘ方向に延びる第２辺（ｓ２）と第３辺（ｓ３）と、チップ表面内で前記ｘ方向と直交するｙ方向に延びる第５辺（ｓ５）と第６辺（ｓ６）を持つ。前記第３アライメントマークと前記第４アライメントマークのそれぞれは、前記ｘ方向に延びる第７辺（ｓ７）と第８辺（ｓ８）と、前記ｙ方向に延びる第９辺（ｓ９）と第１０辺（ｓ１０）を持つ。
【００４４】
前記第１及び第２半導体チップの表面に垂直の方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップが合せずれなしに積層されていれば、前記第１アライメントマークと前記第２アライメントマークが重なり、前記第３アライメントマークと前記第４アライメントマークが重なる。
【００４５】
前記第１及び第２半導体チップの表面から所定の角度（θｍ及びθｔ）を持った斜めの方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップの積層状態にずれがある場合に、以下のように観察される。
【００４６】
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第３アライメントマークの前記第１０辺と前記第２半導体チップの前記第４アライメントマークの前記第９辺が重なる。
【００４７】
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第５辺と前記第２半導体チップの前記第２アライメントマークの前記第６辺が重なる。
【００４８】
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第１アライメントマークの前記第３辺と前記第２半導体チップの前記第２アライメントマークの前記第２辺が重なる。
【００４９】
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第３アライメントマークの前記第８辺と前記第２半導体チップの前記第４アライメントマークの前記第７辺が重なる。
【００５０】
これにより、同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができる。特に、チップ積層の位置ずれが、全ての方向において許容される最大値以内であるか否かを、１方向のみからの観測によって判定することができる。
【００５１】
〔８〕＜項１＋各チップに１個のアライメントマークを備える積層半導体装置＞
項６において、前記第１半導体チップは遮光材料で形成された第３アライメントマーク（１＿３）をさらに備え、前記第２半導体チップは遮光材料で形成され、前記第３アライメントマークと同一形状の第４アライメントマーク（１＿４）をさらに備え、各アライメントマークはさらに以下の全ての条件を満たすように設計される。
【００５２】
前記第３アライメントマークと前記第４アライメントマークのそれぞれは、前記ｘ方向に延びる第７辺（ｓ７）と第８辺（ｓ８）と、前記ｙ方向に延びる第９辺（ｓ９）と第１０辺（ｓ１０）を持つ。
【００５３】
前記第１及び第２半導体チップの表面に垂直の方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップが合せずれなしに積層されていれば、前記第３アライメントマークと前記第４アライメントマークが重なる。
【００５４】
前記第１及び第２半導体チップの表面に斜めの方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップの積層状態にずれがある場合に、以下のように観察される。
【００５５】
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第３アライメントマークの前記第１０辺と前記第２半導体チップの前記第４アライメントマークの前記第９辺が重なる。
【００５６】
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第３アライメントマークの前記第８辺と前記第２半導体チップの前記第４アライメントマークの前記第７辺が重なる。
【００５７】
これにより、同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができる。
【００５８】
〔９〕＜各チップのコーナー部に４個のアライメントマーク＞
項７または項８において、前記第１半導体チップは、前記第１アライメントマークと前記第３アライメントマークを２か所のチップコーナー部に備え、それぞれ対角のチップコーナー部に第５アライメントマーク（１＿５）と第７アライメントマーク（１＿７）をさらに備える。前記第２半導体チップは、前記第２アライメントマークと前記第４アライメントマークを２か所のチップコーナー部に備え、それぞれ対角のチップコーナー部に前記第５アライメントマークと同一形状の第６アライメントマーク（１＿６）と前記第７アライメントマークと同一形状の第８アライメントマーク（１＿８）をさらに備える。各アライメントマークはさらに以下の全ての条件を満たすように設計される。
【００５９】
前記第５アライメントマークと前記第６アライメントマークのそれぞれは、前記ｘ方向に延びる第１２辺（ｓ１２）と第１３辺（ｓ１３）と、前記ｙ方向に延びる第１５辺（ｓ１５）と第１６辺（ｓ１６）を持つ。
【００６０】
前記第７アライメントマークと前記第８アライメントマークのそれぞれは、前記ｘ方向に延びる第１７辺（ｓ１７）と第１８辺（ｓ１８）と、前記ｙ方向に延びる第１９辺（ｓ１９）と第２０辺（ｓ２０）を持つ。
【００６１】
前記第１及び第２半導体チップの表面に垂直の方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップが合せずれなしに積層されていれば、前記第５アライメントマークと前記第６アライメントマークが重なり、前記第７アライメントマークと前記第８アライメントマークが重なる。
【００６２】
前記第１及び第２半導体チップの表面に斜めの方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップの積層状態にずれがある場合に、以下のように観察される。
【００６３】
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第７アライメントマークの前記第１９辺と前記第２半導体チップの前記第８アライメントマークの前記第２０辺が重なる。
【００６４】
前記第１半導体チップに対して前記第２半導体チップが前記ｘ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第５アライメントマークの前記第１６辺と前記第２半導体チップの前記第６アライメントマークの前記第１５辺が重なる。
【００６５】
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の正の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第５アライメントマークの前記第１２辺と前記第２半導体チップの前記第６アライメントマークの前記第１３辺が重なる。
【００６６】
前記第１半導体チップに対して前記第２半導体チップが前記ｙ方向に合せ精度の負の許容最大値でずれて積層されていれば、前記第１半導体チップの前記第７アライメントマークの前記第１７辺と前記第２半導体チップの前記第８アライメントマークの前記第１８辺が重なる。
【００６７】
これにより、積層された２個の半導体チップが、互いに回転してずれた場合であっても、チップ積層のアライメント状態を判定することができる。
【００６８】
〔１０〕＜Ｌ形のアライメントマーク＞
項７または項８において、前記第１アライメントマークと前記第２アライメントマークと前記第３アライメントマークと前記第４アライメントマークのそれぞれがＬ形である。
【００６９】
これにより、チップ積層のアライメント状態を判定するためのアライメントマークを、単純な形状にすることができる。
【００７０】
〔１１〕＜同一層で形成されるアライメントマーク＞
項７または項８において、前記第１アライメントマークと前記第２アライメントマークと前記第３アライメントマークと前記第４アライメントマークのそれぞれが同一層に形成される。
【００７１】
これにより、同一品種の半導体チップを複数積層する場合にも、同じアライメントマークを利用することができる。
【００７２】
〔１２〕＜回路形成面に形成されるアライメントマーク＞
項１１において、前記第１アライメントマークと前記第２アライメントマークと前記第３アライメントマークと前記第４アライメントマークのそれぞれが回路形成面に形成される。
【００７３】
これにより、裏面に形成する場合よりも、加工寸法精度の高いアライメントマークを形成することができる。
【００７４】
〔１３〕＜同一品種に形成された同じアライメントマーク＞
項６または項７において、前記第１半導体チップと前記第２半導体チップが同一品種である。
【００７５】
これにより、同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができる。
【００７６】
〔１４〕＜チップ間のギャップを測定するためのアライメントマーク＞
項６または項７において、前記第１半導体チップは遮光材料で形成された第９アライメントマーク（１＿９）をさらに備え、前記第２半導体チップは遮光材料で形成され、前記第９アライメントマークと同一形状の第１０アライメントマーク（１＿１０）をさらに備え、各アライメントマークはさらに以下の全ての条件を満たすように設計される。
【００７７】
前記第１及び第２半導体チップの表面に垂直の方向から、前記第１及び第２半導体チップを透視したときに、前記第１半導体チップと前記第２半導体チップが合せずれなしに積層されていれば、前記第９アライメントマークと前記第１０アライメントマークが重なる。
【００７８】
前記第９アライメントマークは、前記第１半導体チップにおいて前記第１アライメントマークが形成される面と反対側の面に形成され、前記第１０アライメントマークは、前記第２半導体チップにおいて前記第２アライメントマークが形成される面と反対側の面に形成される。
【００７９】
これにより、積層されたチップ間のギャップを測定することができる。
【００８０】
〔１５〕＜チップ裏面に形成されるギャップ測定のためのアライメントマーク＞
項１４において、前記第１アライメントマークと前記第２アライメントマークのそれぞれが回路形成面に形成され、前記第９アライメントマークと前記第１０アライメントマークのそれぞれがチップ裏面に形成される。
【００８１】
これにより、アライメント状態の判定精度を高く保ったまま、積層されたチップ間のギャップを測定することができる。チップ間のギャップを測定するためのアライメントマークには、寸法精度に対する要求が高くないため、加工寸法精度の比較的低い裏面に形成すればよく、加工寸法精度の高い回路形成面に、アライメント状態の判定のためのアライメントマークを形成することができる。
【００８２】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００８３】
〔実施形態１〕＜積層チップ毎に１個のアライメントマーク＞
図１は、実施形態１に係る積層された半導体チップの積層状態、及び、その合せ精度の検査方法を表す説明図であり、図２は、積層された半導体チップの合せ精度の検査方法を表す説明図である。図１は正面図Ａ、上面図Ｂ及び右側面図Ｃからなり、図２は図１の正面図Ａに加えて、観測系の構成例を模式的に示したものである。半導体チップ２＿１と２＿２を貼りあわせて構成された積層半導体装置２０を、斜めから観測して、積層における合せずれが、仕様で許容される範囲内にあるか否かの検査を行う。半導体チップ２＿１と２＿２には、それぞれのチップ内の同じ位置に同じ形状のアライメントマーク１＿１と１＿２が配置されている。同じ位置で同じ形状であるから、合せずれがない状態で、各半導体チップの表面に垂直な方向から見たときに、アライメントマーク１＿１と１＿２は重なって観測される。
【００８４】
アライメント状態を判定する際には、図２に示すように、積層半導体装置２０は支持台６により角度θｍで斜めに傾けて載置される。光源４から発生した電磁波３がハーフミラー７によって垂直方向から照射される。積層半導体装置２０は斜めに載置されているので、半導体チップ２＿１〜２＿２の基板への入射角度はθｍとなる。積層半導体装置２０上のアライメントマーク１＿１と１＿２によって反射された電磁波３がハーフミラー７を通過して対物レンズ８と接眼レンズ９によって結像され、観測点５で観測される。電磁波３は、半導体チップ２＿１と２＿２の基板材料を透過する電磁波で、例えば基板材料がシリコンの場合、赤外光やＸ線が好適である。アライメントマーク１＿１と１＿２は、電磁波３を遮蔽または反射する材料、例えば金属配線層で形成する。電磁波３をＸ線とした場合には、赤外線とした場合に比べ、レンズを構成するのが困難または高コストになるので、支持台６に受光部を備えて、透過光によって投影される像を観測してもよい。
【００８５】
アライメントマーク１＿１と１＿２は、同じ形状で同じ位置に配置されているが、後述のように積層半導体装置２０が角度θｔだけ回転して載置されているため、図１の正面図Ａに示すように所定の角度θｍから観測することにより、後述する所定の隙間と所定の飛び出し量となるように、設計されている。右側面図Ｃに示すように、積層半導体装置２０は、載置された平面内、即ち、半導体チップ２＿１と２＿２の基板表面と平行な平面内で、角度θｔだけ回転して載置される。言い換えれば、半導体チップ２＿１と２＿２の基板表面と平行な平面内には、互いに直交するｘ方向とｙ方向の座標軸が割り当てられており、その平面と電磁波３に垂直な平面が交わる交線と、ｘ軸とは角度θｔで交わる。半導体チップ２＿１と２＿２のそれぞれ４つの頂点を、頂点Ｅ，Ｗ，Ｓ，Ｎとする。アライメントマーク１＿１と１＿２は、頂点Ｗ側のチップコーナー部に配置されている。チップコーナー部とは、チップの幾何学的な角部（頂点）そのものである必要はなく、角部（頂点）に近い部分であればよい。上面図Ｂに示すように、アライメントマーク１＿１と１＿２は、頂点Ｗに近いチップコーナー部に配置されており、下側の半導体チップ２＿２のアライメントマーク１＿２は、上側の半導体チップ２＿１のアライメントマーク１＿１よりも左側にずれて観測され、後述する所定の隙間と所定の飛び出し量をもって観測される。
【００８６】
図３は、実施形態１に係る積層された半導体チップの合せ精度の検査方法を表す説明図である。図３には、頂点Ｎ，Ｅ，Ｓ側のチップコーナー部にもアライメントマークを配置する、実施形態２及び実施形態３についての説明も合わせて示してあるが、実施形態１に係る、積層された半導体チップの合せ精度の検査方法については、頂点Ｗ側のみを参照して説明する。最上段には合せ誤差がない場合の像が示される。図３には、一例としてＬ字型のアライメントマークが示される。アライメントマーク１＿１と１＿２は、以下の条件を満たすように設計されていればよく、Ｌ字である必要はない。Ｔ字型、中空の四角形等でもよいし、離れた帯状の長方形で構成しても良い。
【００８７】
半導体チップ２＿１に対して半導体チップ２＿２がｘ方向に合せ精度の正の許容最大値（＋ｔｒｘ）でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿１の第４辺ｓ４と半導体チップ２＿２のアライメントマーク１＿２の第５辺ｓ５が重なる（図３頂点Ｗ側第３段）。
【００８８】
半導体チップ２＿１に対して半導体チップ２＿２がｘ方向に合せ精度の負の許容最大値（−ｔｒｘ）でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿１の第５辺ｓ５と半導体チップ２＿２のアライメントマーク１＿２の第６辺ｓ６が重なる（図３頂点Ｗ側第２段）。
【００８９】
半導体チップ２＿１に対して半導体チップ２＿２がｙ方向に合せ精度の正の許容最大値（＋ｔｒｙ）でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿１の第３辺ｓ３と半導体チップ２＿２のアライメントマーク１＿２の第２辺ｓ２が重なる（図３頂点Ｗ側第４段）。
【００９０】
半導体チップ２＿１に対して半導体チップ２＿２がｙ方向に合せ精度の負の許容最大値（−ｔｒｙ）でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿１の第２辺ｓ２と半導体チップ２＿２のアライメントマーク１＿２の第１辺ｓ１が重なる（図３頂点Ｗ側第５段）。
【００９１】
これにより、半導体チップ１個当たり１個のアライメントマークを使って、同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができる。特に、チップ積層の位置ずれが、全ての方向において許容される最大値以内であるか否かを、１方向のみからの観測によって判定することができる。
【００９２】
理解を助けるために単純化して、同一形状の半導体チップが２個のみの場合を示したが、同じ位置に同じ形状のアライメントパターンが配置されていれば、半導体チップの数は３個以上でもよい。
【００９３】
図４は、実施形態１に係るＬ形のアライメントマークの設計例を表す説明図である。上側に半導体チップ２の上面図を示し、下側に断面図を示す。半導体チップ２＿１と２＿２は、例えば、電極１１＿１〜１１＿４を備え、バンプ１０を使って相互に接続されている。電極１１＿１と１１＿２は半導体チップ２＿１を貫通するＴＳＶであってもよい。半導体チップ２＿１と２＿２が位置ずれなしにアライメントされた状態を示しており、上面図は半導体チップ２＿１と２＿２の表面に垂直な方向から見たもので、アライメントマーク１＿１と１＿２は完全に重なっている。Ｌ字の幅をＷとし、ｘ方向とｙ方向に最も長い辺の長さをＬとする。
【００９４】
幅Ｗは下式で表される。
【００９５】
【数１】
2014123656.tif 000003
【００９６】
長さＬは下式で表される。
【００９７】
【数２】
2014123656.tif 000004
【００９８】
ここで、Ｔｃは半導体チップ２＿１と２＿２の厚さ、Ｇは積層のギャップ、Ｔｍはアライメントマーク１＿１と１＿２の厚さである。回転角θｔ＝４５°とした。
これにより、チップ積層のアライメント状態を判定するためのアライメントマークを、単純な形状にすることができる。特に、回転角θｔは０°や９０°以外の任意の角度を取り得るが、４５°が最も好適である。これにより、ｘ方向とｙ方向の合せずれが、互いに他方の隙間量及び／又は飛び出し量に影響を与えないので、ｘ方向の合せずれとｙ方向の合せずれを独立に検査することができる。
【００９９】
設計例を示す。半導体チップ２の厚さＴｃ＝６０μｍ、積層のギャップＧ＝２０μｍ、アライメントマーク１の厚さＴｍ＝５μｍ、測定時の傾きθｍ＝３０°、回転角θｔ＝４５°、積層したときのずれの許容値を±１０μｍとすると、適切なマーク寸法は、Ｌ＝６３．２８μｍ、Ｗ＝２０．６２μｍとなる。
【０１００】
なお、理解を容易にするために、上の式では、電磁波３に対する半導体チップ２の基板材料やアンダーフィル材の屈折率の成分を無視して説明した。電磁波３の屈折を考慮することにより、より正確に算出することができる。
【０１０１】
アライメントマーク１＿１と１＿２は、同一層で形成されると好適である。例えば、バンプ１０によって接続される金属配線層１１＿２と１１＿４もそれぞれアライメントマーク１＿１と１＿２と同一の金属配線層を使うことができる。これにより、同一品種の半導体チップを複数積層する場合にも、同じアライメントマークを利用することができる。
【０１０２】
アライメントマーク１＿１と１＿２は、回路形成面に形成されるのが好適である。これにより、裏面に形成する場合よりも、加工寸法精度の高いアライメントマークを形成することができる。
【０１０３】
同一品種に形成された同じアライメントマークを、上の式に規定される大きさとすることにより、同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができる。積層する半導体チップの数は、２チップに限られず、３チップ以上でも良い。このとき、全ての半導体チップの同じ位置に同一形状のアライメントマークを配置しておくと良い。
【０１０４】
〔実施形態２〕＜積層チップ毎に２個のアライメントマーク＞
実施形態１は、積層チップ毎に１個のアライメントマークを備える実施形態について説明した。これに対し、実施形態２は、積層チップ毎に２個のアライメントマークを備える実施形態である。図５は、実施形態２に係る積層された半導体チップの積層状態、及び、その合せ精度の検査方法を表す説明図である。頂点Ｗ側に加え、頂点Ｎ側にもアライメントマーク１＿３と１＿４を配置する。このときにアライメントマーク１＿１〜１＿４が満たすべき条件について、図３を使って説明する。図３には実施形態３についての説明も合わせて示してあるが、実施形態２に係る検査方法については、頂点Ｗ側と頂点Ｎ側のみを参照して説明する。最上段には合せ誤差がない場合の像が示される。
【０１０５】
アライメントマーク１＿１と１＿２が半導体チップ２＿１と２＿２において同じ位置に同じ形状であるのと同様に、アライメントマーク１＿３と１＿４も同じ形状で半導体チップ２＿１と２＿２において同じ位置に配置されている。同じ位置で同じ形状であるから、合せずれがない状態で、各半導体チップの表面に垂直な方向から見たときに、アライメントマーク１＿１と１＿２は重なって観測され、アライメントマーク１＿３と１＿４も重なって観測される。観測方法は実施形態１で説明したのと同様であるので、説明を省略する。
【０１０６】
アライメントマーク１＿１と１＿２のそれぞれは、チップ表面内のｘ方向に延びる第２辺ｓ２と第３辺ｓ３と、チップ表面内のｙ方向に延びる第５辺ｓ５と第６辺ｓ６を持つ。アライメントマーク１＿３と１＿４のそれぞれは、チップ表面内のｘ方向に延びる第７辺ｓ７と第８辺ｓ８と、チップ表面内のｙ方向に延びる第９辺ｓ９と第１０辺ｓ１０を持つ。
【０１０７】
半導体チップ２＿１と２＿２の表面に斜めの方向から透視したときに、半導体チップ２＿１と２＿２の積層状態にずれがある場合に、以下のように観察される。
【０１０８】
半導体チップ２＿１に対して半導体チップ２＿２がｘ方向に合せ精度の正の許容最大値でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿３の第１０辺ｓ１０と半導体チップ２＿２のアライメントマーク１＿４の第９辺ｓ９が重なる（図３の頂点Ｎ側第３段）。
【０１０９】
半導体チップ２＿１に対して半導体チップ２＿２がｘ方向に合せ精度の負の許容最大値でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿１の第５辺ｓ５と半導体チップ２＿２のアライメントマーク１＿２の第６辺ｓ６が重なる（図３の頂点Ｗ側第２段）。
【０１１０】
半導体チップ２＿１に対して半導体チップ２＿２がｙ方向に合せ精度の正の許容最大値でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿１の第３辺ｓ３と半導体チップ２＿２のアライメントマーク１＿２の第２辺ｓ２が重なる（図３の頂点Ｗ側第４段）。
【０１１１】
半導体チップ２＿１に対して半導体チップ２＿２がｙ方向に合せ精度の負の許容最大値でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿３の第８辺ｓ８と半導体チップ２＿２のアライメントマーク１＿４の第７辺ｓ７が重なる（図３の頂点Ｎ側第５段）。
【０１１２】
これにより、同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができる。本実施形態においても実施形態１と同様に、チップ積層の位置ずれが、全ての方向において許容される最大値以内であるか否かを、１方向のみからの観測によって判定することができる。
【０１１３】
図３には、一例としてＬ字型のアライメントマークを示したが、アライメントマーク１＿１〜１＿４は、上記の条件を満たすように設計されていればよく、Ｌ字である必要はない。実施形態１が１チップ当たり１個のアライメントマークで全ての方向の合せずれを検出するために、６辺について条件を規定したが、実施形態２においては、アライメントマーク１＿１と１＿２について満たすべき条件が４辺について規定され、アライメントマーク１＿３と１＿４について満たすべき条件が４辺について規定される。このため、実施形態１の場合よりもそれぞれのアライメントマークの取り得る形状の自由度は、大きくなる。
【０１１４】
図４を参照して説明した、Ｌ形のアライメントマークの設計例は、本実施形態２のアライメントマーク１＿１〜１＿４にもそのまま適用することができる。また、アライメントマーク１＿１と１＿２及び１＿３と１＿４は、同一層で形成されると好適であり、裏面に形成する場合よりも加工寸法精度の高い回路形成面に形成されるのが好適である点も、実施形態１と同様である。
【０１１５】
同一品種に形成された同じアライメントマークを、上に規定される条件を満たす形状、大きさとすることにより、同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができる。積層する半導体チップの数は、２チップに限られず、３チップ以上でも良い。このとき、全ての半導体チップの同じ位置に同一形状のアライメントマークを配置しておくと良い。
【０１１６】
〔実施形態３〕＜積層チップ毎に４個のアライメントマーク＞
実施形態１と実施形態２は、それぞれ積層チップ毎に１個と２個のアライメントマークを備える実施形態について説明した。これに対し、実施形態３は、積層チップ毎に４個のアライメントマークを備える実施形態である。図６は、実施形態３に係る積層された半導体チップの積層状態、及び、その合せ精度の検査方法を表す説明図である。４か所のチップコーナー部に、アライメントマーク１＿１〜１＿８を配置する。このときにアライメントマーク１＿１〜１＿８が満たすべき条件について、図３を使って説明する。
【０１１７】
アライメントマーク１＿１と１＿２、１＿３と１＿４、１＿５と１＿６及び１＿７と１＿８がそれぞれ同じ形状で半導体チップ２＿１と２＿２において同じ位置に配置されている。同じ位置で同じ形状であるから、合せずれがない状態で、各半導体チップの表面に垂直な方向から見たときに、アライメントマーク１＿１と１＿２、１＿３と１＿４、１＿５と１＿６及び１＿７と１＿８はそれぞれ重なって観測される。観測方法は実施形態１で説明したのと同様であるので、説明を省略する。
【０１１８】
アライメントマーク１＿１と１＿２のそれぞれは、チップ表面内のｘ方向に延びる第２辺ｓ２と第３辺ｓ３と、チップ表面内でｘ方向と直交するｙ方向に延びる第５辺ｓ５と第６辺ｓ６を持つ。アライメントマーク１＿３と１＿４のそれぞれは、ｘ方向に延びる第７辺ｓ７と第８辺ｓ８と、ｙ方向に延びる第９辺ｓ９と第１０辺ｓ１０を持つ。アライメントマーク１＿５と１＿６のそれぞれは、ｘ方向に延びる第１２辺ｓ１２と第１３辺ｓ１３と、ｙ方向に延びる第１５辺ｓ１５と第１６辺ｓ１６を持つ。アライメントマーク１＿７と１＿８のそれぞれは、ｘ方向に延びる第１７辺ｓ１７と第１８辺ｓ１８と、ｙ方向に延びる第１９辺ｓ１９と第２０辺ｓ２０を持つ。
【０１１９】
半導体チップ２＿１と２＿２の表面に斜めの方向から透視したときに、半導体チップ２＿１と２＿２の積層状態にずれがある場合に、以下のように観察される。
【０１２０】
半導体チップ２＿１に対して半導体チップ２＿２がｘ方向に合せ精度の正の許容最大値でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿３の第１０辺ｓ１０と半導体チップ２＿２のアライメントマーク１＿４の第９辺ｓ９が重なる（図３の頂点Ｎ側第３段）。また、半導体チップ２＿１のアライメントマーク１＿７の第１９辺ｓ１９と半導体チップ２＿２のアライメントマーク１＿８の第２０辺ｓ２０が重なる（図３の頂点Ｓ側第３段）。
【０１２１】
半導体チップ２＿１に対して半導体チップ２＿２がｘ方向に合せ精度の負の許容最大値でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿１の第５辺ｓ５と半導体チップ２＿２のアライメントマーク１＿２の第６辺ｓ６が重なる（図３の頂点Ｗ側第２段）。また、半導体チップ２＿１のアライメントマーク１＿５の第１６辺ｓ１６と半導体チップ２＿２のアライメントマーク１＿６の第１５辺ｓ１５が重なる（図３の頂点Ｅ側第２段）。
【０１２２】
半導体チップ２＿１に対して半導体チップ２＿２がｙ方向に合せ精度の正の許容最大値でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿１の第３辺ｓ３と半導体チップ２＿２のアライメントマーク１＿２の第２辺ｓ２が重なる（図３の頂点Ｗ側第４段）。また、半導体チップ２＿１のアライメントマーク１＿５の第１２辺ｓ１２と半導体チップ２＿２のアライメントマーク１＿６の第１３辺ｓ１３が重なる（図３の頂点Ｅ側第４段）。
【０１２３】
半導体チップ２＿１に対して半導体チップ２＿２がｙ方向に合せ精度の負の許容最大値でずれて積層されていれば、半導体チップ２＿１のアライメントマーク１＿３の第８辺ｓ８と半導体チップ２＿２のアライメントマーク１＿４の第７辺ｓ７が重なる（図３の頂点Ｎ側第５段）。また、半導体チップ２＿１のアライメントマーク１＿７の第１７辺ｓ１７と半導体チップ２＿２のアライメントマーク１＿８の第１８辺ｓ１８が重なる（図３の頂点Ｓ側第５段）。
【０１２４】
これにより、積層される２個の半導体チップが回転してずれた場合であっても、チップ積層のアライメント状態を判定することができる。特に、アライメントマーク１＿１〜１＿８を４か所のチップコーナー部に配置することにより、４か所のチップコーナー部全てにおいて、仕様で規定される最大の合せずれ量以内であれば、チップ全体として合せずれが許容される範囲内であると判定することができる。積層される２個の半導体チップが回転してずれた場合には、ずれの大きさが各チップコーナー部で異なるが、最大のずれ量はいずれか少なくとも１か所のチップコーナー部で観測されるので、回転ずれがあった場合でもチップ積層のアライメント状態を判定することができる。
【０１２５】
図４を参照して説明した、Ｌ形のアライメントマークの設計例は、本実施形態３のアライメントマーク１＿１〜１＿８にもそのまま適用することができる。また、アライメントマーク１＿１と１＿２、１＿３と１＿４、１＿５と１＿６及び１＿７と１＿８はそれぞれ、同一層で形成されると好適であり、裏面に形成する場合よりも加工寸法精度の高い回路形成面に形成されるのが好適である点も、実施形態１と同様である。
【０１２６】
同一品種に形成された同じアライメントマークを、上の式に規定される大きさとすることにより、同一品種の半導体チップを複数積層する場合にも、チップ積層のアライメント状態を判定することができる。積層する半導体チップの数は、２チップに限られず、３チップ以上でも良い。このとき、全ての半導体チップの同じ位置に同一形状のアライメントマークを配置しておくと良い。
【０１２７】
〔実施形態４〕＜チップ間のギャップを測定するためのアライメントマーク＞
図７は、実施形態４に係るアライメントマークを有する半導体チップを用いて、積層された半導体チップ間のギャップの測定方法を表す説明図であり、図８は、積層された半導体チップ間のギャップの測定方法を表す説明図である。
【０１２８】
積層半導体装置２０を構成する半導体チップ２＿１と２＿２は、実施形態３で示したアライメントマーク１＿１〜１＿８に加えてさらに、アライメントマーク１＿９〜１＿１６を備えている。アライメントマーク１＿９と１＿１０、１＿１１と１＿１２、１＿１３と１＿１４、及び１＿１５と１＿１６は、それぞれ同一形状で、チップ内の同じ位置に配置される。即ち、チップ表面に垂直の方向から透視したときに、半導体チップ２＿１と２＿２が合せずれなしに積層されていれば、それぞれのアライメントマークは重なって観測される。アライメントマーク１＿９〜１＿１６は、アライメントマーク１＿１〜１＿８が形成されている半導体チップの面とは反対側の面に形成される。図７には、チップの４つのチップコーナー部に形成された例を示したが、１ヵ所でもよい。
【０１２９】
積層半導体装置２０は、実施形態１〜３と同様に傾けて載置され、赤外線やＸ線などの基板材料を透過する電磁波によって観測される。
【０１３０】
図８を参照して積層された半導体チップ間のギャップの測定方法を説明する。図８には頂点Ｗ側を拡大して示す。各半導体チップ２＿１〜２に対して電磁波３は角度θｍで斜めに入射することになる。それぞれが厚さＴｃの半導体チップ２＿１と２＿２がギャップＧの隙間を有して積層され、貼り合わされた面には半導体チップ２＿１のアライメントマーク１＿１と半導体チップ２＿２のアライメントマーク１＿１０が配置されている。アライメントマーク１＿１とアライメントマーク１＿１０は平面視で距離Ｄだけ離れて配置されているものとする。対物レンズ８、接眼レンズ９及び観測点５などからなる観測系を移動して、アライメントマーク１＿１とアライメントマーク１＿１０をそれぞれ観測し、アライメントマーク１＿１に合焦したときの焦点深度とアライメントマーク１＿１０に合焦したときの焦点深度の差ｄｐを求める。ギャップＧは下式により算出することができる。
G = (dp - Dsinθm)/cosθm - Tm
これにより、積層されたチップ間のギャップを測定することができる。
【０１３１】
チップ内の少なくとも１ヵ所に上記のような対応するアライメントマークを形成しておけば、ギャップを測定することができる。図７に示すように、４つのチップコーナー部に形成することにより、半導体チップ２＿１と２＿２が平行でない場合にも、ギャップを正確に測定することができる。特にチップコーナー部に配置することにより、チップ全体で仕様に規定される所定のギャップの範囲内で積層されているか否かの判定を行うことができる。
【０１３２】
実施形態１〜３に示した合せずれの判定のためのアライメントマーク１＿１〜１＿８を回路形成面に形成し、アライメントマーク１＿９〜１＿１６は、チップ裏面に形成すると、より好適である。これにより、アライメント状態の判定精度を高く保ったまま、積層されたチップ間のギャップを測定することができる。チップ間のギャップを測定するためのアライメントマークには、寸法精度に対する要求が高くないため、加工寸法精度の比較的低い裏面に形成すればよく、加工寸法精度の高い回路形成面に、アライメント状態の判定のためのアライメントマークを形成することができる。
【０１３３】
〔実施形態５〕＜合せ精度の検査方法を含む積層半導体の製造方法＞
図９は、実施形態５に係る積層半導体の製造方法を表すフロー図である。合せ精度の検査方法を含む積層半導体の製造方法は、半導体チップ２＿１と２＿２を積層して貼り合せる工程３４と、半導体チップ２＿１と２＿２が積層された積層半導体装置２０の合せ精度の検査工程を含んで構成される。貼り合せる工程３４の前に、半導体チップ２＿１と２＿２にバンプを形成する工程３１と位置合せ工程３３が実施される。位置合せ３３と貼り合せにより、積層工程３２が構成される。
【０１３４】
半導体チップ２＿１と２＿２には、同一形状で同一位置に配置されたアライメントパターン１＿１と１＿２をそれぞれ形成しておく。合せ精度の検査工程は、半導体チップ２＿１と２＿２の基板材料を透過する電磁波３を、積層半導体装置２０の表面に斜めの方向から照射し、電磁波３の入射方向または透過方向から、アライメントパターン１＿１と１＿２を観測する。アライメントパターン１＿１の像の１辺と、前記アライメントパターン１＿２の像の１辺が重なったときに、半導体チップ２＿１と２＿２が合せ精度の許容最大値でずれて積層されたものと判定する。
【０１３５】
これにより、同一品種の半導体チップを複数積層する製造方法において、チップ積層のアライメント状態を精度よく判定することができる。アライメントパターン１＿１と１＿２の形状が、実施形態１〜３に示したような条件を満たしていなくても、電磁波３の入射方向を変えながら測定することにより、ｘ方向とｙ方向の正と負のずれ量すべてについて、許容される最大値以内の範囲にあるか否かの判定を行うことができる。一方、実施形態１〜３に示したような条件を満たすアライメントパターンを備えれば、電磁波３の１方向のみ入射方向による観測で、ｘ方向とｙ方向の正と負のずれ量すべてについて、許容される最大値以内の範囲にあるか否かの判定を行うことができる。
【０１３６】
図２は、積層された半導体チップの合せ精度の検査方法を表す説明図である。積層半導体装置２０は支持台６により角度θｍで斜めに載置される。光源４から発生した電磁波３がハーフミラー７によって垂直方向から照射される。積層半導体装置２０は斜めに載置されているので、基板への入射角度はθｍとなる。積層半導体装置２０上のアライメントマーク１＿１と１＿２によって反射された電磁波３がハーフミラー７を通過して対物レンズ８と接眼レンズ９によって結像され、観測点５で観測される。電磁波３は、半導体チップ２＿１と２＿２の基板材料を透過する電磁波で、例えば基板材料がシリコンの場合、赤外光やＸ線が好適である。アライメントマーク１＿１と１＿２は、電磁波３を遮蔽または反射する材料、例えば金属配線層で形成する。電磁波３をＸ線とした場合には、赤外線とした場合に比べ、レンズを構成するのが困難または高コストになるので、支持台６に受光部を備えて、透過光によって投影される像を観測するとよい。
【０１３７】
観測に用いる電磁波を赤外光とすることにより、シリコンを透過して観測することができる。また、市販の赤外線顕微鏡を用いて判定することができる。観測に用いる電磁波をＸ線とすることにより、半導体基板を透過し、アライメントパターンの投影像を観測することによって、アライメント状態を判定することができる。
【０１３８】
回転角θｔは０°や９０°以外の任意の角度を取り得るが、４５°が最も好適である。これにより、ｘ方向とｙ方向の合せずれが、互いに他方の隙間量及び／又は飛び出し量に影響を与えないので、ｘ方向の合せずれとｙ方向の合せずれを独立に検査することができる。
【０１３９】
積層する半導体チップの数は、２チップに限られず、３チップ以上でも良い。このとき、全ての半導体チップの同じ位置に同一形状のアライメントマークを配置しておくと良い。上記合せ精度の検査工程は、全ての半導体チップの貼り合せを終えた後に１度だけ実施することもでき、１チップを貼り合せる毎に新たに貼り合せた半導体チップと既に張り合わされた半導体チップとの間で、合せ精度の検査工程を実施しても良い。また、貼り合せる前の半導体チップの位置合せのために、上記合せ精度の検査工程を実施しても良い。
【０１４０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４１】
例えば、半導体チップ２は、シリコン基板上に形成されたメモリ、プロセッサ、システムＬＳＩ、その他如何なる半導体チップでもよい。また、基板材料はシリコンに限定されるものではなく、如何なる材料でもよい。そのとき、電磁波３は、その基板材料を透過する波長を持つものを選び、アライメントパターンを形成する材料は、その波長の電磁波を遮断または反射する材料とすればよい。
【符号の説明】
【０１４２】
１  アライメントマーク
２  半導体チップ
３  電磁波（赤外光またはＸ線）の光束
４  光源（電磁波（赤外光またはＸ線）の発生源）
５  観測点
６  支持台
７  ハーフミラー
８  対物レンズ
９  接眼レンズ
１０  バンプ
１１  バンプ用電極
２０  積層半導体装置
３１  バンプ形成工程
３２  チップ積層工程
３３  位置合せ工程
３４  貼り合せ工程
３５  合せ精度の検査工程
ｓ１〜ｓ２０  アライメントマークの辺
Ｅ，Ｗ，Ｓ，Ｎ  半導体チップの頂点
【図１】
2014123656.tif 000005
【図２】
2014123656.tif 000006
【図３】
2014123656.tif 000007
【図４】
2014123656.tif 000008
【図５】
2014123656.tif 000009
【図６】
2014123656.tif 000010
【図７】
2014123656.tif 000011
【図８】
2014123656.tif 000012
【図９】
2014123656.tif 000013