(57)【要約】【課題】本発明が解決しようとする課題は、曲率を有する終端部における耐圧向上を可能にする半導体装置を提供することである。【解決手段】実施形態の半導体装置は、第１導電型のドレイン層と、前記ドレイン層上に設けられた第１導電型のドリフト層と、前記ドリフト層上に設けられた第２導電型のベース層と、前記ベース層の表面に選択的に設けられた第１導電型のソース層と、前記ソース層上にゲート絶縁膜を介して設けられたゲート電極とを有する素子部と、前記ベース層と前記ソース層に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記素子部を囲む終端部に設けられ、角部における内部側壁の曲率は外部側壁の曲率よりも大きくなるように設けられた終端トレンチと、前記終端トレンチ内に設けられた終端絶縁膜と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、前記ドレイン層上に設けられた第１導電型のドリフト層と、前記ドリフト層上に設けられた第２導電型のベース層と、前記ベース層の表面に選択的に設けられた第１導電型のソース層と、前記ソース層上にゲート絶縁膜を介して設けられたゲート電極とを有する素子部と、
前記ベース層と前記ソース層に電気的に接続されたソース電極と、
前記ドレイン層に電気的に接続されたドレイン電極と、
前記素子部を囲む終端部に設けられ、角部における内部側壁の曲率は外部側壁の曲率よりも大きくなるように、前記ドリフト層の表面から前記ドレイン電極方向に設けられた終端トレンチと、
前記終端トレンチ内に設けられた終端絶縁膜と、
を有する半導体装置。
【請求項２】
前記終端絶縁膜が酸化膜を介して前記終端トレンチ内に設けられた請求項１に記載の半導体装置。
【請求項３】
前記ベース層に接続され、前記ドリフト層の表面と平行な方向において前記ドリフト層と交互に延在するピラー層をさらに有し、前記終端トレンチの底部が前記ピラー層の底部よりも前記ドレイン電極側に位置する請求項１または２に記載の半導体装置。
【請求項４】
前記終端トレンチの底部が前記ドレイン電極に達する請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記終端トレンチの側面に接する前記ベース層をさらに有する請求項１乃至４のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の１つである上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、安定動作等を目的として、高い耐圧を有することが望まれる。特に、電流を流す主動作部である素子部を取り囲む終端部は、高い耐圧が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２２０７１８号公報
【特許文献２】特開２０００−１５０８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、曲率を有する終端部における耐圧向上を可能にする半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１導電型のドレイン層と、前記ドレイン層上に設けられた第１導電型のドリフト層と、前記ドリフト層上に設けられた第２導電型のベース層と、前記ベース層の表面に選択的に設けられた第１導電型のソース層と、前記ソース層上にゲート絶縁膜を介して設けられたゲート電極とを有する素子部と、前記ベース層と前記ソース層に電気的に接続されたソース電極と、前記ドレイン層に電気的に接続されたドレイン電極と、前記素子部を囲む終端部に設けられ、角部における内部側壁の曲率は外部側壁の曲率よりも大きくなるように設けられた終端トレンチと、前記終端トレンチ内に設けられた終端絶縁膜と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置１ａの平面図。
【図２】第１の実施形態に係る半導体装置１ａの要部断面図。
【図３】第１の実施形態に係る半導体装置１ａの製造プロセス毎について断面構造を示す断面図。
【図４】比較例に係る半導体装置１ｂの要部断面図。
【図５】第２の実施形態に係る半導体装置１ｃの要部断面図。
【図６】第３の実施形態に係る半導体装置１ｄの要部断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電型をｎ型、第２導電型をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコン（Ｓｉ）を一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体にも適用可能である。絶縁膜としては、酸化シリコン（ＳｉＯ２）を一例に説明するが、窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ２Ｏ３）などの他の絶縁体を用いることも可能である。また、ｎ型の導電型をｎ＋、ｎで表記した場合は、この順にｎ型不純物濃度が低いものとする。
【０００８】
［第１の実施形態］
（半導体装置１ａの構造）
図１及び図２を用いて、本発明の第１の実施形態に係る半導体装置１ａを説明する。図１は第１の実施形態に係る半導体装置１ａの平面図、図２は第１の実施形態に係る半導体装置１ａの要部断面図を示している。なお、図１においては、ｐ型ベース層１２、ｎ型ソース層１３、ゲート絶縁膜１５、ゲート電極１６、及びソース電極１８を省略した平面図を示している。
【０００９】
半導体装置１ａは、電流を流すメイン部分となる素子部と、素子部を囲む終端部からなる。詳細には、半導体装置１ａは、ｎ＋型ドレイン層１０（ドレイン層）、ｎ型ドリフト層１１（ドリフト層）、ｐ型ベース層１２（ベース層）、ｎ型ソース層１３（ソース層）、ｐ型ピラー層１４（ピラー層）、ゲート絶縁膜１５、ゲート電極１６、ドレイン電極１７、ソース電極１８、終端トレンチ１９、及びポリイミド層２０（終端絶縁膜）を有する。
【００１０】
ｎ＋型ドレイン層１０は、例えばシリコン基板である。ｎ＋型ドレイン層１０よりも低いｎ型の不純物濃度を有するｎ型ドリフト層１１が、ｎ＋型ドレイン層１０上に設けられる。ｎ型ドリフト層１１は、例えば、ＣＶＤ法（Chemical Vapor Deposition法）によりエピタキシャル成長されたｎ型エピタキシャル層である。
【００１１】
半導体装置１ａの素子部におけるｎ型ドリフト層１１上には、複数のｐ型ベース層１２が設けられている。また、ｎ型ドリフト層１１中には、ｐ型ベース層１２のそれぞれに接続されるｐ型ピラー層１４が設けられている。すなわち、ｎ型ドリフト層１１内においては、ｎ型ドリフト層１１の主面に平行な方向にｎ型半導体層（ｎ型ドリフト層１１）とｐ型半導体層（ｐ型ピラー層１４）とが交互に並んでいる。なお、ｐ型ピラー層１４と、隣接するｐ型ピラー層１４との間の距離は一定でなくてもよい。
【００１２】
上記のように、ｎ型ドリフト層１１内に、交互に並んだｐ型半導体層とｎ型半導体層をスーパージャンクション構造（Super Junction Structure；ＳＪ構造）と呼ぶ。ＳＪ構造は、ｐ型半導体層とｎ型半導体層とに含まれるチャージ量（不純物量）を同量とすることで、擬似的にノンドープ領域を作り出して高耐圧を保持することを可能にする。さらに、以降における半導体装置１ａの動作でも述べるように、高ドープされたｎ型半導体層を通して電流を流すことで、材料限界に迫る低オン抵抗を実現する。
【００１３】
素子部におけるｐ型ベース層１２の表面には、ｎ型ソース層１３が選択的に設けられる。そして、一方のｐ型ベース層１２に形成されたｎ型ソース層１３、ｎ型ドリフト層１１、及び他方のｐ型ベース層１２に形成されたｎ型ソース層１３上には、絶縁膜１５を介してゲート電極１６が設けられている。なお、ゲート電極１６には、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）が用いられる。
【００１４】
ｎ＋ドレイン層１０と電気的に接続するようにドレイン電極１７が設けられる。そして、ｐ型ベース層１２及びｎ型ソース層１３と電気的に接続するようにソース電極１８が設けられる。ドレイン電極１７及びソース電極１８には、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属が用いられる。半導体装置１ａの素子部は以上のような構成を有する。
【００１５】
次に、半導体装置１ａの終端部について説明する。図１に示すような半導体装置１ａの素子部を囲む終端部には、ｐ型ベース層１２を貫通する終端トレンチ１９が設けられる。そして、終端トレンチ１９内にはポリイミド層２０が設けられる。終端トレンチ１９は半導体装置１ａの素子部を囲んでいる。半導体装置１ａの場合、角部における終端トレンチ１９の内部側壁（素子部と隣接する側壁）の曲率の方が、終端トレンチ１９の外部側壁（素子部と隣接していない側壁）の曲率よりも大きくなるように終端トレンチ１９及びポリイミド層２０が設けられている。言い換えれば、図１に示すように、角部における終端トレンチ１９の幅（ポリイミド層２０の幅）・Ｗ１の長さは、角部以外における終端トレンチ１９の幅・Ｗ２よりも長くなっている。すなわち、半導体装置１ａにおいては、Ｗ１＞Ｗ２となる。
【００１６】
半導体装置１ａの終端部は以上のような構成を有する。
【００１７】
なお、ポリイミド層２０上、すなわち終端部にはソース電極１８は設けられていないように図示したが、あくまで一例であり、ソース電極１８が素子部と終端部の両方に形成されていても実施は可能である。また、終端トレンチ１９内にはポリイミド層２０を設けたが、あくまで一例であり、絶縁膜であれば実施は可能である。例えば、ポリベンゾシクロブテンやスピンオンガラス等がポリイミド層２０の代わりに終端トレンチ１９に設けられてもよい。
【００１８】
また、終端トレンチ１９の側面にはｐ型ベース層１２が設けられているよう説明するが、終端部のｐ型ベース層１２が無くても実施は可能である。
【００１９】
なお、本実施形態ではＳＪ構造を有するＭＯＳＦＥＴ構造で説明しているが、それに限定されず、通常のＭＯＳＦＥＴ構造（ｐ型ピラー層１４を有していないＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）構造、及びダイオード構造等であっても実施は可能である。例えばＩＧＢＴ構造の場合、ｎ＋型ドレイン層１０とドレイン電極１７の間にｐ型コレクタ層が設けられる。
【００２０】
（半導体装置１ａの動作）
半導体装置１ａの動作について説明する。
【００２１】
例えば、ソース電極１８に対して、ドレイン電極１７に正電位を印加した状態で、ゲート電極１６に閾値電圧よりも大きな正の電圧を印加する。この場合、ゲート絶縁膜１５を介して設けられたゲート電極１６近傍のｐ型ベース層１２に反転層が形成される。これにより、半導体装置１ａがオン状態になり、電子電流が流れる。
【００２２】
この電子電流は、ｎ型ソース層１３、ｐ型ベース領域１２に形成されたｎ型の反転層（すなわち半導体装置１ａのチャネル）、ｎ型ドリフト層１１、及びｎ＋型ドレイン層１０を経て、ソース電極１８からドレイン電極１７へ流れる。すなわち、オン状態において、電流はドレイン電極１７からソース電極１８へ流れる。
【００２３】
一方、ゲート電極１６の印加電圧をゼロ、または負の電圧を印加することにより、電子の通路である反転層が無くなり、ソース電極１８からの電子電流が遮断され、半導体装置１ａはオフ状態（逆バイアス印加状態）となる。
【００２４】
半導体装置１ａをオフ状態にした際、ソース電極１８とドレイン電極１７の間に印加されている電圧により、ｎ型ドリフト層１１とｐ型ベース層１２との界面からｎ型ドリフト層１１に向かって空乏層が広がる。また、ｎ型ドリフト層１１とｐ型ピラー層１４との界面からｎ型ドリフト層１１に向かっても空乏層が広がる。
【００２５】
以上のように、半導体装置１ａは、ゲート電極１７の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。
【００２６】
（半導体装置１ａの製造方法）
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図３Ａ〜Ｃは第１の実施形態に係る半導体装置１ａの製造プロセス毎について断面構造を示す断面図を示している。
【００２７】
まず、前述したようにｎ＋型ドレイン層１０である半導体基板上に、ｎ型ドリフト層１１がエピタキシャル成長により形成される。そして、ｎ型ドリフト層１１の表面に対してフォトリソグラフィーにより、ｐ型ピラー層１４を形成する場所以外のｎ型ドリフト層１１上にレジスト３１を形成する。その後、反応性イオンエッチング法（Reactive Ion Etching；ＲＩＥ）を行うことにより、図３Ａに示すようなｐ型ピラー層形成用トレンチ３０が形成される。ｐ型ピラー層形成用トレンチ３０は、例えば、図３Ａの奥行き方向に延在するストライプ状であって、ｎ型ドリフト層１１の表面からｎ＋型ドレイン層１０に向かう方向に形成される。
【００２８】
次に、ＣＶＤ法等を用いることにより、ｐ型ピラー層形成用トレンチ３０内にｐ型ピラー層１４を形成する。そして、ｐ型ベース層１２及びｎ型ソース層１３が、イオン注入と不純物活性化のための熱処理によって形成される。なお、ｐ型ベース層１２を形成する際はｐ型不純物であるボロン（Ｂ）、ｎ型ソース層１３を形成する場合はｎ型不純物であるホウ素（Ｂ）がｎ型ドリフト層１１にイオン注入される。そして、レジスト３１が除去される。
【００２９】
その後、図３Ｂに示すように、ゲート絶縁膜１５、ゲート電極１６、ドレイン電極１７、及びソース電極１８が形成される。ゲート絶縁膜１５は例えば熱酸化等によって形成される。ゲート電極１６は、ポリシリコンまたはアモルファスシリコンに例えばリン（Ｐ）を注入し、拡散させることにより電極化される。ドレイン電極１７及びソース電極１８は、例えば、スパッタ法により形成される。
【００３０】
次に、ｎ型ドリフト層１１及びソース電極１８の表面に対してフォトリソグラフィーにより、終端トレンチ１９を形成する場所以外のｎ型ドリフト層１１上にレジスト３１を形成する。その後、ＲＩＥ法を行うことにより、図３Ｃに示すような終端トレンチ１９が形成される。終端トレンチ１９は素子部を囲むように形成され、ｎ型ドリフト層１１の表面からｎ＋型ドレイン層１０に向かう方向に形成される。また、終端トレンチ１９の角部における内部側壁（素子部と隣接する側壁）の曲率は、終端トレンチ１９の外部側壁（素子部と隣接していない側壁）の曲率よりも大きくなるように、終端トレンチ１９は形成される。
【００３１】
終端トレンチ１９の側壁のシリコン（ｎ型ドリフト層１１）を、ケミカルドライエッチング（Chemical Dry Etching；ＣＤＥ）等により終端トレンチ１９の側壁を平滑にする。そして、終端トレンチ１９内にポリイミド層２０が形成される。以上の工程により、半導体装置１ａは製造される。
【００３２】
上記説明した製造方法はあくまで一例であり、素子部と終端部の形成順序等は特に限定されない。また、成膜方法についてはＣＶＤ法の他に、原子層単体での成長制御が可能な原子層成長（Atomic Layer Deposition；ＡＬＤ）法や、スパッタ法、物理気相成長（Physical Vapor Deposition；ＰＶＤ）法、塗布法、及び噴霧法等でも実施は可能である。
【００３３】
（半導体装置１ａの効果）
第１の実施形態の半導体装置１ａの効果について、比較例を参照して説明する。図４は、比較例に係る半導体装置１ｂの要部断面図を示している。
【００３４】
比較例に係る半導体装置１ｂと第１の実施形態の半導体装置１ａとが異なる点は、角部における終端トレンチ１９の内部側壁の曲率が、終端トレンチ１９の外部側壁の曲率以下となる点である。すなわち、半導体装置１ｂにおいては、角部における終端トレンチ１９の幅・Ｗ１’の長さが、角部以外における終端トレンチ１９の幅・Ｗ２’以下の長さとなる。その他の構成及び基本的な動作については半導体装置１ａと同様であるので省略する。
【００３５】
前述したように、半導体装置１ａをオフ状態にすると、ｎ型ドリフト層１１とｐ型ベース層１２との界面からｎ型ドリフト層１１に向かって広がる空乏層と、ｎ型ドリフト層１１とｐ型ピラー層１４との界面からｎ型ドリフト層１１に向かって広がる空乏層とが発生する。その空乏層はｎ型ドリフト層１１全体に広がるが、半導体装置１ａの端部に到達すると、半導体装置１ａの破壊の原因となる可能性がある。特に、半導体装置１ａ終端のコーナー部は曲率による電界集中が起こりやすいため、耐圧破壊が生じやすい。しかしながら、半導体装置１ａの場合、ポリイミド層２０が空乏層の半導体装置１ａ端部への到達を防いでいる。ポリイミド層２０の幅は、半導体装置１ａに求められる耐圧によって異なるが、半導体装置１ａの角部には電界集中が生じやすいため、角部におけるポリイミド層２０の幅は広くする必要がある。
【００３６】
第１の実施形態に係る半導体装置１ａの場合、角部における終端トレンチ１９の幅・Ｗ１の長さが、角部以外における終端トレンチ１９の幅・Ｗ２よりも広くなっているため、角部におけるポリイミド層２０の幅を確保しやすい。そのため、素子部の面積は同じまま、第１の実施形態に係る半導体装置１ａのＷ２は、比較例に係る半導体装置１ｂのＷ２’よりも小さくすることが可能となる。結果として、半導体装置１ａの全体面積の大きさは半導体装置１ｂの全体面積の大きさよりも小さくすることができる。
【００３７】
以上のように、第１の実施形態に係る半導体装置１ａは、耐圧を維持したまま、全体面積を縮小させることが可能となるため、半導体装置の小型化やコスト削減といった利点を有する。
【００３８】
また、本実施形態のように終端部にｐ型ベース層１２を設けることにより、終端部において、ｎ型ドリフト層１１の深さ方向に空乏層を伸ばすことが可能となる。その結果、ｎ型ドリフト層１１の表面での電界集中を緩和することが可能となる。
【００３９】
さらにまた、本実施形態では終端トレンチ１９の断面形状は矩形であるように示したが、特に限定はされない。例えば、終端トレンチ１９の断面形状が台形型（上底がソース電極１８側、下底がドレイン電極１７側でトレンチ上部幅よりも下部の幅が広い）の場合、ｎ型ドリフト層１１と終端トレンチ１９との接合端部の沿面距離が傾斜分長くなるため、終端トレンチ１９への電界緩和が抑制されるという効果を有する。
【００４０】
［第２の実施形態］
以下に、図５を用いて第２の実施形態に係る半導体装置１ｃについて説明する。なお、第２の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００４１】
（半導体装置１ｃの構造）
図５は、第２の実施形態に係る半導体装置１ｃの要部断面図を示している。第２の実施形態に係る半導体装置１ｃと、第１の実施形態に係る半導体装置１ａとが異なる点は、終端トレンチ１９とポリイミド層２０との間に酸化膜２１が設けられている点である。すなわち、ポリイミド層２０は酸化膜２１を介して終端トレンチ１９内に設けられている。
【００４２】
なお、半導体装置１ｃの動作については半導体装置１ａと同様であるため省略する。
【００４３】
（半導体装置１ｃの製造方法）
次に、第２の実施形態の半導体装置１ｃの製造方法について説明する。
【００４４】
半導体装置１ｃにおける酸化膜２１は、終端トレンチ１９を形成後、終端トレンチ１９内の側壁及び底部に形成される（図示せず）。酸化膜２１は、酸素（Ｏ２）プラズマにより、自然酸化膜以上の厚さを形成することが可能である。酸素プラズマ以外にも、紫外線による酸化や、オゾン水等を用いた薬液処理などでも、終端トレンチ１９内に酸化膜２１を形成することは可能である。
【００４５】
それ以外の工程については、第１の実施形態に係る半導体装置１ａと同じ工程であるため省略する。
【００４６】
（半導体装置１ｃの効果）
半導体装置１ｃの効果について説明する。
【００４７】
半導体装置１ｃの場合も、角部における終端トレンチ１９の幅・Ｗ１の長さが、角部以外における終端トレンチ１９の幅・Ｗ２よりも広くなっているため、角部におけるポリイミド層２０の幅を確保しやすい。そのため、半導体装置１ｃは、耐圧を維持したまま、全体面積を縮小させることが可能となるため、半導体装置の小型化やコスト削減といった利点を有する。
【００４８】
また、半導体装置１ｃの場合、酸化膜２１を介してポリイミド層２０が終端トレンチ１９内に設けられている。終端トレンチ１９の側壁及び底部に酸化膜２１を設けることにより、ｎ型ドリフト層１１を構成するシリコン表面のダングリングボンドや、不安定なシリコンと水素の結合（Ｓｉ−Ｈ）等の構造を、安定なシリコンと酸素の結合（Ｓｉ−Ｏ）へ置換することが可能となる。終端トレンチ１９の側壁及び底部において、シリコンと酸素の結合を形成することにより、ダングリングボンドによるリーク電流の発生が抑制され、電界が均一になるため、安定したデバイス特性という効果も半導体装置１ｃは有している。
【００４９】
［第３の実施形態］
以下に、図６を用いて第２の実施形態に係る半導体装置１ｄについて説明する。なお、第３の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００５０】
（半導体装置１ｄの構造）
図６は、第３の実施形態に係る半導体装置１ｄの要部断面図を示している。第３の実施形態に係る半導体装置１ｄと、第１の実施形態に係る半導体装置１ａとが異なる点は、終端トレンチ１９の底部がドレイン電極１７に達するように設けられている点である。すなわち、終端トレンチ１９（ポリイミド層２０）はｎ型ドリフト層１１及びｎ＋型ドレイン層１０を貫通している。
【００５１】
なお、半導体装置１ｄの動作及び製造方法については半導体装置１ａと同様であるため省略する。
【００５２】
（半導体装置１ｄの効果）
半導体装置１ｄの効果について説明する。
【００５３】
半導体装置１ｄの場合も、角部における終端トレンチ１９の幅・Ｗ１の長さが、角部以外における終端トレンチ１９の幅・Ｗ２よりも広くなっているため、角部におけるポリイミド層２０の幅を確保しやすい。そのため、半導体装置１ｄは、耐圧を維持したまま、全体面積を縮小させることが可能となるため、半導体装置の小型化やコスト削減といった利点を有する。
【００５４】
また、半導体装置１ｄの場合、ポリイミド層２０がｎ型ドリフト層１１及びｎ＋型ドレイン層１０を貫通している。すなわち、終端トレンチ１９の底部の深さが、ｐ型ピラー層１４の底部よりも深くなるように設けられている。そのため、半導体装置１ｄのオフ状態の場合に、ｐ型ピラー層１４からｎ型ドリフト層１１に延びる空乏層が、半導体装置１ｄの端部へ到達することを確実に防ぐことが可能となる。よって、スーパージャンクション構造を有するＭＯＳＦＥＴである半導体装置１ｄの破壊をさらに防ぐことができる。
【００５５】
さらにまた、終端トレンチ１９はｎ型ドリフト層１１及びｎ＋型ドレイン層１０を貫通しているため、ＲＩＥ法等により終端トレンチ１９を設ける工程において、終端トレンチ１９の底部の位置調整が必要ない。したがって、製造工程が簡便になるという利点も有している。
【００５６】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５７】
１ａ，１ｂ，１ｃ，１ｄ…半導体装置、１０…ｎ＋型ドレイン層（ドレイン層）、１１…ｎ型ドリフト層（ドリフト層）、１２…ｐ型ベース層（ベース層）、１３…ｎ型ソース層（ソース層）、１４…ｐ型ピラー層（ピラー層）、１５…ゲート絶縁膜、１６…ゲート電極、１７…ドレイン電極、１８…ソース電極、１９…終端トレンチ、２０…ポリイミド層（終端絶縁膜）、２１…酸化膜、３０…ｐ型ピラー層形成用トレンチ、３１…レジスト
【図１】
2014154609.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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