(57)【要約】【課題】スパッタリング時のアーキングの発生を防止することにより半導体装置特性の劣化を防ぐ。半導体装置の歩留まりを向上させることができる。【解決手段】半導体基板の主面上に接着層を介して支持基板を貼り付ける工程と、半導体基板と接着層の境界部上に保護膜を形成する工程と、半導体基板の裏面上に、スパッタリング法により第1の膜を形成する工程と、を有する半導体装置の製造方法。【選択図】図１１
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【特許請求の範囲】
【請求項１】
半導体基板の主面上に接着層を介して支持基板を貼り付ける工程と、
前記半導体基板と接着層の境界部上に保護膜を形成する工程と、
前記半導体基板の裏面上に、スパッタリング法により第１の膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記保護膜はフォトレジスト膜である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護膜を形成する工程は、
前記半導体基板と接着層の境界部上に前記フォトレジスト膜を形成する工程と、
前記フォトレジスト膜に熱処理を行うことにより、前記フォトレジスト膜を硬化させる工程と、
を有する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記フォトレジスト膜を硬化させる工程では、
前記フォトレジスト膜に１００〜１５０℃の熱処理を行う、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記支持基板を貼り付ける工程の後に、
前記半導体基板の裏面の方から、前記半導体基板を薄膜化する工程と、
前記半導体基板の裏面上に、前記半導体基板と接着層の境界部及び前記半導体基板のチップ領域の一部を覆うフォトレジスト膜のパターンを形成する工程と、
フォトレジスト膜のパターンをマスクに用いて、前記半導体基板の裏面の方から、前記半導体基板のチップ領域内に貫通孔を形成する工程と、
を有し、
前記保護膜を形成する工程の後に、
前記貫通孔内に貫通電極を形成する工程と、
を有する、請求項２〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記貫通電極を形成する工程は、
前記スパッタリング法により、前記貫通孔の内壁上に、前記第１の膜としてバリア膜及びシード膜をこの順に形成する工程を有する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記バリア膜は、チタン（Ｔｉ）膜又はタンタル（Ｔａ）膜であり、
前記シード膜は、銅（Ｃｕ）膜である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記貫通孔を形成する工程の後に更に、
前記半導体基板と接着層の境界部上のフォトレジスト膜が残留するように、前記半導体基板のチップ領域上のフォトレジスト膜に対して選択的にアッシング処理を行うことにより、前記チップ領域上のフォトレジスト膜を除去する工程を有する、請求項５〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記チップ領域上のフォトレジスト膜を除去する工程では、
前記半導体基板と接着層の境界部上に位置するフォトレジスト膜に対して遮蔽板を配置することにより、前記境界部上のフォトレジスト膜がアッシング用のガスに対して露出しないように前記アッシング処理を行う、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記貫通孔を形成する工程では、
前記貫通孔を形成すると共に、前記半導体基板と接着層の境界部上のフォトレジスト膜が残留し、且つ前記チップ領域上のフォトレジスト膜が選択的に除去されるようにドライエッチングを行う、請求項５〜７の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記貫通孔を形成する工程では、
前記半導体基板と接着層の境界部上に位置するフォトレジスト膜に対して遮蔽板を配置することにより、前記境界部上のフォトレジスト膜がドライエッチング用のガスに対して露出しないように前記ドライエッチングを行う、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記貫通電極を形成する工程の後に更に、
前記半導体基板と接着層の境界部上のフォトレジスト膜を除去する工程と、
前記半導体基板にダイシングを行い、半導体チップを形成する工程と、
を有する、請求項５〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
更に、複数の前記半導体チップをマウントする工程を有する、請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体チップでは、最初にシリコン基板の主面側に貫通電極の配線層及び表面バンプを形成する。その後、シリコン基板の表面上に接着層を介して支持基板を貼り付ける。このようにシリコン基板の主面側を保護した状態で、シリコン基板を裏面側から研削して薄板化する。そして、シリコン基板を貫通するように、裏面側から貫通孔を形成する。スパッタリング法により、バリア膜等を形成することにより最終的に貫通電極の裏面バンプを形成する。
【０００３】
特許文献１（特開２００２−２４６３４４号公報）には、シート状の支持体と、粘着剤層と、支持体と粘着剤層の間に発泡樹脂層とを設けた半導体ウエハ保護用シートが開示されている。特許文献１には、この半導体ウエハ保護用シートにより、半導体ウエハの回路が形成されていない面を研磨する際に半導体ウエハが欠けたり割れたりせず、且つ回路と半導体ウエハ保護用シートとの間に隙間が生じることを防げる、と記載されている（段落[００５３]）。
【０００４】
特許文献２（特開２００２−２４６３４４号公報）には、第一金属層と、第一金属層に重ねて配された第二金属層とから構成されたシード層を有する貫通配線基板が開示されている。特許文献２には、第一金属層を構成する柱状形状は緻密に隣接した形態となるため、第一金属層と第二金属層間の境界に生じる隙間が大幅に低減されて、２層間の密着性が著しく改善される、と記載されている（段落[００１１]）。
【０００５】
特許文献３（特開２００３−２０１４５０号公報）には、シート状の支持体と、粘着剤層と、支持体と粘着剤層の間にクッション層を有し、クッション層が特定の材料からなる半導体ウエハ保護用シートが開示されている。特許文献３には、電子回路と半導体ウエハ保護用シートとの間に隙間を生じさせないと共に半導体ウエハの電子回路が形成されていない面を研磨する際に半導体ウエハが欠けたり割れたりすることがない、と記載されている（段落[００５２]）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２４６３４４号公報
【特許文献２】特開２００２−２４６３４４号公報
【特許文献３】特開２００３−２０１４５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の貫通電極の形成方法では、スパッタリング法によりバリア膜を形成する際に、アーキング（異常放電）が発生していた。このアーキングは、接着層を介してシリコン基板の主面上に支持基板を貼り付けた際に、接着層とシリコン基板の間に隙間が生じ、この隙間により脱ガスが発生したり電位差が生じたためと考えられる。アーキングが発生すると半導体装置の特性が劣化して不良品を発生させ、歩留まりの低下を招いていた。
【課題を解決するための手段】
【０００８】
一実施形態は、
半導体基板の主面上に接着層を介して支持基板を貼り付ける工程と、
前記半導体基板と接着層の境界部上に保護膜を形成する工程と、
前記半導体基板の裏面上に、スパッタリング法により第１の膜を形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【０００９】
スパッタリング時のアーキングの発生を防止することにより半導体装置特性の劣化を防ぐことができる。この結果、歩留まりを向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態を説明する図である。
【図２】第１実施例の半導体装置の製造方法を説明する図である。
【図３】第１実施例の半導体装置の製造方法を説明する図である。
【図４】第１実施例の半導体装置の製造方法を説明する図である。
【図５】第1実施例の半導体装置の製造方法を説明する図である。
【図６】第１実施例の半導体装置の製造方法を説明する図である。
【図７】第１実施例の半導体装置の製造方法を説明する図である。
【図８】第1実施例の半導体装置の製造方法を説明する図である。
【図９】第１実施例の半導体装置の製造方法を説明する図である。
【図１０】第１実施例の半導体装置の製造方法を説明する図である。
【図１１】第１実施例の半導体装置の製造方法を説明する図である。
【図１２】第１実施例の半導体装置の製造方法を説明する図である。
【図１３】第１実施例の半導体装置の製造方法を説明する図である。
【図１４】第１実施例の半導体装置の製造方法を説明する図である。
【図１５】第２実施例の半導体装置の製造方法を説明する図である。
【図１６】第２実施例の半導体装置の製造方法を説明する図である。
【図１７】第１実施例の半導体装置の製造方法を説明する図である。
【発明を実施するための形態】
【００１１】
図１は、本発明の半導体装置の製造方法の一実施形態を説明する図である。図１を参照して、本発明の一実施形態を説明する。まず、半導体基板２の主面２ａ上に接着層２２を介して支持基板２４を貼り付ける。半導体基板２と接着層２２の境界部４３上に保護膜２３を形成する。この後、半導体基板２の裏面２ｂ上に、スパッタリング法により第１の膜（図示していない）を形成する。この第１の膜の成膜の際、半導体基板２と接着層２２の境界部４３上には保護膜２３が形成されており、接着層２２と半導体基板２間の隙間は保護膜２３で被覆され、保護されている。このため、接着層２２と半導体基板２間の隙間に起因して、脱ガスが発生したり電位差が生じて、アーキング（異常放電）が発生することを防止できる。この結果、半導体装置の特性が劣化して不良品となることを防いで、歩留まりを向上させることができる。
【００１２】
以下に、図面を参照して、本発明に係る半導体装置を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１３】
また、以下の実施例では、便宜上、その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１４】
（第1実施例）
図２〜１３を参照して、本実施例の、貫通電極を備えた半導体装置の製造方法について説明する。
【００１５】
図２に示すように、シリコン（Ｓｉ）からなる半導体基板（ウェハ）２を用意する。半導体基板２の主面（おもて面）２ａには、後述するように、ＭＩＳトランジスタ等の素子や層間絶縁膜を設ける。フォトリソグラフィー技術を使用したドライエッチングにより、半導体基板２の主面２ａにリング状の開口を形成する。リング状の開口の深さは、最終的に研削して形成する半導体基板２の厚さに応じて設定する。リング状の開口幅は例えば、２〜３μｍに設定する。
【００１６】
ＣＶＤ法により、リング状の開口の内壁を覆うように窒化シリコン膜を形成する。この後にＣＶＤ法を用いて、リング状の開口内を酸化シリコン膜で充填する。半導体基板２の表面２ａ上の窒化シリコン膜および酸化シリコン膜をエッチングによって除去し、リング状の開口内にのみ窒化シリコン膜および酸化シリコン膜を残存させる。これにより絶縁リング３を形成する。絶縁リング３は、半導体基板２の所定の領域を囲むように形成される。後述するように、この所定の領域上に、表面バンプ等の貫通電極の一部が形成される。すなわち、所定の領域は、貫通電極の一部の下方に位置する。
【００１７】
ＳＴＩ法を用いて、半導体基板２の表面に、活性領域を区画するための素子分離領域４を形成する。活性領域に、トランジスタ等の素子１を形成する。スピンナ法でＳＯＤ膜（Ｓｐｉｎ  Ｏｎ  Ｄｉｒｅｃｔｒｉｃｓ：ポリシラザン等の塗布系絶縁膜）を堆積した後に、高温の水蒸気（Ｈ2Ｏ）雰囲気中でアニール処理を行い、固体の堆積膜を改質して第１の層間絶縁膜５を形成する。この際、第１の層間絶縁膜５の形成前に、半導体基板２の主面２ａ上に、耐酸化性を備えた窒化シリコン膜などによりライナー膜を形成しても良い。ライナー膜を形成することにより、ＳＯＤ膜のアニール処理に際して、すでに形成されている下層の素子が酸化されてダメージを受けることを防止できる。なお、ＳＯＤ膜の代わりに、ＣＶＤ法で形成した酸化シリコン膜を形成してもよい。
【００１８】
次に、第１の層間絶縁膜５内に、トランジスタ１の不純物拡散層に到達するコンタクトプラグ７を形成する。この後、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次、堆積した積層膜を形成しパターニングすることで、コンタクトプラグ７と接続された局所配線８ａを形成する。この際、同時に貫通電極形成領域（絶縁リング３、絶縁リング３で囲まれた半導体基板２内の領域、並びに、これらの領域の上方及び下方の領域）にも、局所配線８ｂを形成する。
【００１９】
局所配線８ｂは、図示していない部分で他の局所配線と導通していてもかまわない。局所配線８ｂは、後の工程で形成する貫通電極プラグと接続するためのパッドとして機能する。次に、局所配線８ｂ上を覆うように、ＳＯＤ膜を用いて、第２の層間絶縁膜６を形成する。第２の層間絶縁膜６は、ＣＶＤ法によって形成しても良い。
【００２０】
この後に、局所配線８ｂに接続する局所コンタクトプラグ１５Ａを、タングステン等の金属膜で形成する。次に、局所コンタクトプラグ１５Ａに接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）等で上層の第１配線１４Ａを形成する。第１配線１４Ａを覆うように、第３の層間絶縁膜９を、酸化シリコン膜等で形成する。第３の層間絶縁膜９内に、第１配線１４Ａに接続する第１コンタクトプラグ１５Ｂを、タングステン等の金属膜で形成する。
【００２１】
次に、第３の層間絶縁膜９上に、第１コンタクトプラグ１５Ｂに接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）等で第２配線１４Ｂを形成する。第２配線１４Ｂを覆うように、第４の層間絶縁膜１０を、酸化シリコン膜等で形成する。第４の層間絶縁膜１０内を貫通して第２配線１４Ｂに接続するように、第２コンタクトプラグ１５Ｃを、タングステン等の金属膜で形成する。
【００２２】
次に、第２コンタクトプラグ１５Ｃに接続されるように、第３配線１４Ｃをアルミニウム等で形成する。第３配線１４Ｃは最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねるので、銅等の自然酸化されやすい金属膜を避けることが好ましい。第３配線１４Ｃを覆うように表面に、シリコン酸窒化膜（ＳｉＯＮ）１１を形成する。なお、第２配線１４Ｂや第３配線１４Ｃを形成する際に、デュアルダマシン法やアルミリフロー法を用いて、各配線の下面に接続するコンタクトプラグの形成と配線層の形成を同時に行ってもよい。
【００２３】
この後、酸窒化シリコン膜１１上にポリイミド膜１２を形成した後、パターニングする。ポリイミド膜１２をマスクに用いたエッチングにより、第３配線１４Ｃの上面を露出させるように酸窒化シリコン膜内に第１の開口５０を形成する。スパッタにより、半導体基板２の主面２ａ側に、チタン（Ｔｉ）膜上に銅を積層したシード膜１３を形成する。
【００２４】
図３に示すように、半導体基板２の主面２ａ側のシード膜１３上にフォトレジスト２１を形成した後、パターニングを行って、第１の開口５０内に設けたシード膜１３を露出させるように第２の開口５１を形成する。電界メッキ法により、第１の開口５０内のシード膜１３上に順に銅バンプ１６、Ｃｕの拡散防止用のＮｉ膜１７、及びＮｉの酸化防止用のＡｕ膜１８を形成する。この銅バンプ１６、Ｎｉ膜１７、及びＡｕ膜１８から表面バンプが構成される。
【００２５】
図４に示すように、半導体基板２の外周部を研削して、半導体基板２の径を後の工程で貼り付ける支持基板の径よりも小さくする。なお、図４において、２０は一つのチップ形成するチップ領域を表す。例えば、径が３００ｍｍの半導体基板では、研削により２９８．５ｍｍとする。これにより、支持基板への張合わせのずれや、支持基板から接着層がはみ出るのを防ぐことができる。更に、研削後の基板外周のナイフエッジ化を低減できる。
【００２６】
図５に示すように、フォトレジスト２１を除去した後、半導体基板の主面２ａ側に、接着層２２を介して、アクリル樹脂または石英等の支持基板からなる支持基板２４を貼り付ける。図５Ａはこの状態を表す一部の断面図、図５Ｂは半導体基板２、接着層２２、及び支持基板２４の関係が明確となるように図５Ａよりも広い、基板の端部付近を簡略化して示した断面概略図を表す。
【００２７】
以下では、場合によって、断面図、断面概略図、又はこれらの図の両方を用いて、本実施例の製造工程を説明する。また、断面概略図を示す場合には、説明する内容に応じて、主面、又は裏面が図の上側となるように示す。第２実施例も同様である。
【００２８】
図５Ｂに示すように、図４の工程で研削により半導体基板２の径を小さくしたため、支持基板２４は、半導体基板２の半径方向の外周側に向って半導体基板２よりも突出している。そして、支持基板２４の突出した部分上にも接着層２２が設けられ、接着層２２は露出している。図６は、半導体基板２の裏面２ｂ側からこれらの構造を見た平面図である。
【００２９】
図７に示すように、研磨パッド及び研磨剤を用いた研磨や、ＣＭＰ処理などにより半導体基板２の裏面２ｂ側を研削して、絶縁リング３の底部が露出する所定の厚さまで薄膜化する。研削後の半導体基板２は例えば、４０〜５０μｍとする。ブラシ又は薬液により、半導体基板２を洗浄する。半導体基板２の裏面側を覆うように窒化シリコン膜２６を、２００〜４００ｎｍの膜厚に形成する。この窒化シリコン膜２６は、後の工程で形成する貫通電極プラグに使用する銅が製造工程中に半導体基板２の裏面２ｂ側から内部に拡散して、素子特性に悪影響を与えることを防止する（ゲッタリング効果）。
【００３０】
図７Ａに示すように、半導体基板２の裏面２ｂ側に、厚さが３〜１０μｍのフォトレジスト膜を形成した後、リソグラフィー技術を用いて、表面バンプに対応するチップ領域上に開口を有するフォトレジスト膜のパターン３０を形成する。この際、図７Ｂに示すように、半導体基板２と接着層２２の境界部４３上にもフォトレジスト膜（保護膜）３０ａが残留するように、リソグラフィー技術を適用する。図８は、半導体基板２の裏面２ｂ側からこれらの構造を見た平面図であり、環状のフォトレジスト膜（保護膜）３０ａが半導体基板と接着層の境界部４３上に形成されている。図７Ａに示すように、フォトレジスト膜のパターン３０をマスクに用いた異方性ドライエッチングにより、貫通電極形成領域に配置した局所配線８ｂの裏面２ｂ側が露出するように、第３の開口（貫通孔）２７を形成する。第３の開口２７は、局所配線８ｂをストッパとして、窒化シリコン膜２６、半導体基板２、及び第１の層間絶縁膜５を貫通するように形成され、その底部において、局所配線８ｂの裏面側が露出する。第３の開口２７を形成するドライエッチングに際しては、半導体基板２のシリコンエッチングと、第１の層間絶縁膜５のエッチングを分けて、２段階のステップで実施してもよい。
【００３１】
図９に示すように、環状のフォトレジスト膜３０ａ上に遮蔽板２５を配置した上で、アッシング処理を行う。図１７は、このアッシング時の遮蔽板２５と半導体基板２の位置関係を表す図である。図１７Ａはアッシング装置のチャンバー４０内に遮蔽板２５と半導体基板２を配置した状態を表す断面図、図１７Ｂは図１７Ａの点線で囲まれた部分の拡大断面図、図１７Ｃは遮蔽板２５と半導体基板２の位置関係を表す上面図である。なお、図１７では、接着層や支持基板などは省略している。また、図１７Ｃでは、実線で示された部分が遮蔽板２５、点線で示された部分が半導体基板２を表す。図１７Ａに示すように、半導体基板２は、アッシング装置のチャンバー４０内のステージ４１上に配置されている。図１７に示すように、半導体基板２の半径方向の端部の主面２ａおよび裏面２ｂを覆うように、遮蔽板２５が配置されている。例えば、遮蔽板２５は、半導体基板２の主面２ａにおける半径方向の１．０〜２．０ｍｍの部分を覆うように配置される。このアッシング処理では、環状のフォトレジスト膜３０ａは遮蔽板２５によりアッシング用のガスに対して露出しないようになっているため、灰化しない。これに対して、フォトレジスト膜３０はアッシング用のガスに曝されて灰化される。アッシング処理の方式は特に限定されないが、例えば、酸素ガス等のアッシング用のガスを高周波などによりプラズマ化させ、そのプラズマを利用してフォトレジスト膜を剥離させるプラズマアッシング処理を行うことができる。
【００３２】
図１０に示すように、このアッシング処理により、灰化したフォトレジスト膜３０を除去した後、フォトレジスト膜３０ａに対して１００〜１５０℃程度の接着層が劣化しない温度で、脱ガス処理を行う。これにより、フォトレジスト膜３０ａを硬化させる。
【００３３】
図１１に示すように、スパッタリング法により、半導体基板２の裏面２ｂ上の全面にチタン（Ｔｉ）膜又はタンタル（Ｔａ）膜からなるバリア膜（第１の膜）２８ａを形成する。次に、スパッタリング法により、半導体基板２の裏面２ｂ側の全面に、銅（Ｃｕ）膜を積層させて、シード膜（第１の膜）２８ｂを形成する。この際、半導体基板２と接着層２２の境界部４３上にはフォトレジスト膜（保護膜）３０ａが形成されており、接着層２２と半導体基板２間の隙間は、保護膜３０ａで保護されている。このため、接着層２２と半導体基板２間の隙間に起因して、脱ガスが発生したり電位差が生じて、アーキング（異常放電）が発生することを防止できる。この結果、アーキングが、半導体基板２上に予め設けたＭＯＳトランジスタ等の素子１の劣化を防ぐことができる。また、微細化を行い第３の開口２７の径が小さくなった場合であっても、カバレッジ効率の高い高周波スパッタリングを使用することができ、優れたカバーレッジ性を有するバリヤ膜及びシード膜を形成することができる。
【００３４】
半導体基板２の裏面２ｂ側に、第３の開口２７と同じ位置に開口を有するフォトレジストパターン４５を形成する。電気めっき法により、第３の開口２７内に順に銅バンプ２９、及び半田膜（ＳｎＡｇ膜）３１を形成する。半田膜３１はＳｎＡｇ膜に限定されるわけではなく、例えば、Ｎｉ上にＡｕを堆積したＡｕ／Ｎｉ膜を使用することもできる。このバリア膜２８ａ、シード膜２８ｂ、銅バンプ２９、及び半田膜３１の３層により、裏面バンプ（貫通電極の残部）が形成される。
【００３５】
図１２に示すように、アッシングにより、フォトレジストパターン４５を除去する。この際、フォトレジストパターン４５と共にフォトレジスト膜３０ａも除去されるようにアッシング条件を設定する。リフローにより、半田膜３１の表面を凸状とする。なお、後述する図１３の半導体基板２から支持基板２４を剥離させる工程において同時に、フォトレジスト膜３０ａを除去しても良い。
【００３６】
図１３に示すように、バリア膜２８ａ及びシード膜２８ｂの露出した部分を除去する。窒化シリコン膜２６に接するようにダイシングテープ（図示していない）を貼り付ける。半導体基板２の主面２ａ側（支持基板を設けた側）から、支持基板を介して接着層にレーザを照射した後、半導体基板２から支持基板２４を剥離させる。半導体基板２に付着した接着層２２を除去した後、半導体基板２に対してダイシングを行う。このようにして半導体チップが得られる。図１３Ａは半導体チップを主面（おもて面）２ａ側から見た平面図、図１３Ｂは半導体チップを裏面２ｂ側から見た平面図であるが、図１３Ａ及びＢでは貫通電極など主要な構造しか示していない。また、図１３Ｃは、図１３Ａ及びＢのＡ−Ａ方向の断面図を表す。図１３に示すように、半導体チップは、ＭＩＳトランジスタ等の素子が形成された素子領域Ｘと、複数の貫通電極が形成された貫通電極領域Ｙを有する。貫通電極は、上端および下端に接続用のバンプ（突起電極）を備えており、複数の半導体チップを積層する際に、貫通電極を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極は、半導体基板２を貫通する貫通プラグ（表面バンプ、裏面バンプ）と、半導体基板２上の複数の層間絶縁膜を貫通するコンタクトプラグおよび配線層３４で構成されている。貫通電極の半導体基板２の中に埋設されている部分の周囲には絶縁リング３が設けられており、これによって、個々の貫通電極と、他の貫通電極および素子との絶縁が確保される。
【００３７】
半導体基板２の裏面２ｂ側における貫通電極の端部には、裏面バンプが形成されている。裏面バンプは、バリア膜２８ａ，シード膜２８ｂ、銅バンプ２９、及び半田膜３１の３層により形成されている。半導体基板の主面２ａ側における貫通電極の端部には、表面バンプが形成されている。表面バンプは、シード膜１３、銅バンプ１６、Ｎｉ膜１７及びＡｕ膜１８により形成されている。裏面バンプと表面バンプは、コンタクトプラグおよび配線層３４によって接続されている。裏面バンプは、複数の半導体チップを積層する際に、下層のチップに設けられた表面バンプと接合する。なお、図示していないが、貫通電極は、表面バンプと裏面バンプ間が接続されると共に、局所配線、第１配線１４Ａ、第２配線１４Ｂ、及び第３配線１４Ｃのいずれかを用いて、ＭＩＳトランジスタ等の素子と電気的に接続する内部配線を有していてもよい。
【００３８】
図１４に示すように、異なる半導体チップの表面バンプと裏面バンプが互いに接するようにして、複数の半導体チップ３２ａ、３２ｂなどをマウントする。リフローにより、それぞれの表面バンプと裏面バンプを接合する。半導体チップ間にアンダーフィル３５を充填した後、複数の半導体チップを、パッケージ基板３９上にマウントする。この後、モールドレジン３７によってモールドすることにより、本実施例の半導体装置が完成する。本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。
【００３９】
本実施例では、半導体基板２と接着層２２の境界部４３上にフォトレジスト膜（保護膜）３０ａを形成した状態で貫通孔の内壁上に、スパッタリング法により、バリア膜２８ａ及びシード膜２８ｂ（第1の膜）を形成する。このバリア膜２８ａ及びシード膜２８ｂの成膜の際、接着層２２と半導体基板２間の隙間は保護膜３０ａで保護されているため、接着層２２と半導体基板２間の隙間に起因して、脱ガスが発生したり電位差が生じて、アーキング（異常放電）が発生することを防止できる。この結果、半導体装置の特性が劣化して不良品となることを防いで、歩留まりを向上させることができる。
【００４０】
（第２実施例）
第１実施例では、図７及び８の工程で半導体基板２の裏面２ｂ側にフォトレジスト膜３０及び３０ａを形成し、異方性エッチングにより第３の開口２７を形成した後、アッシング処理により、フォトレジスト膜３０を除去した。これに対して本実施例では、第３の開口２７を形成する異方性エッチング（ドライエッチング）時に、フォトレジスト膜３０を除去する点が異なる。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。
【００４１】
第１実施例の図２〜６の工程を行った後、図１５に示すように、半導体基板２の裏面２ｂ側にフォトレジスト膜を形成した後、リソグラフィー技術を用いて、表面バンプに対応する領域に開口を有するフォトレジスト膜のパターン３０と、接着層２２と半導体基板２の境界部４３上に環状のフォトレジスト膜３０ａを形成する。次に、フォトレジスト膜３０ａ上に遮蔽板２５を配置した状態で異方性エッチング（ドライエッチング）を行う。遮蔽板２５の配置は、第１実施例の図１７に示したものと同じ配置とする。また、この際、エッチングの条件は、半導体基板２及び第１の層間絶縁膜５のエッチングと共に、フォトレジスト膜３０も除去される条件に設定する。具体的には、Ｃ4Ｆ8ガスを用いたエッチング用保護膜の成膜と、ＳＦ6ガスを用いたエッチングを交互に行うボッシュ方式のエッチングを行う。なお、局所配線８ｂをストッパとしてエッチングを行い、フォトレジスト膜３０が除去されるまでオーバーエッチングを行っても良い。この際、環状のフォトレジスト膜３０ａは遮蔽板２５によりエッチング用のガスに対して露出しないようになっているため、異方性エッチング時にも除去されずに残留する。図１６は、異方性エッチング後の状態を表す図である。
【００４２】
この後、フォトレジスト膜３０ａに対して１００〜１５０℃程度の接着層が劣化しない温度で、脱ガス処理を行ってフォトレジスト膜３０ａを硬化させる。これ以降は、第１実施例の図１１〜１４の工程を実施する。
【００４３】
本実施例では、第１実施例の図９及び１０のようなフォトレジスト膜３０除去のための追加工程を設ける必要がなく、同一のチャンバー内で第３の開口２７を形成するエッチング時に同時にフォトレジスト膜３０も除去することができる。このため、スループットを向上させて、生産コストを低減することができる。
【符号の説明】
【００４４】
１  素子
２  半導体基板
２ａ  主面
２ｂ  裏面
３  絶縁リング
４  素子分離領域
５  第１の層間絶縁膜
６  第２の層間絶縁膜
７  コンタクトプラグ
８ａ、８ｂ  局所配線
９  第３の層間絶縁膜
１０  第４の層間絶縁膜
１１  酸窒化シリコン膜（ＳｉＯＮ）
１２  ポリイミド膜
１３  シード膜
１４Ａ  第１配線
１４Ｂ  第２配線
１４Ｃ  第３配線
１５Ａ  局所コンタクトプラグ
１５Ｂ  第１コンタクトプラグ
１５Ｃ  第２コンタクトプラグ
１６  銅バンプ
１７  Ｎｉ膜
１８  Ａｕ膜
２０  チップ領域
２１  フォトレジスト
２２  接着剤
２３  保護膜
２４  支持基板
２５  遮蔽板
２６  窒化シリコン膜
２７  第３の開口
２８ａ  バリア膜
２８ｂ  シード膜
２９  銅バンプ
３０  フォトレジストパターン
３０ａ  保護膜
３１  半田膜（ＳｎＡｇ膜）
３２ａ、３２ｂ  半導体チップ
３４  コンタクトプラグおよび配線層
３５  アンダーフィル
３７  モールドレジン
３９  パッケージ基板
４０  チャンバー
４１  ステージ
４３  境界部
４５  フォトレジストパターン
５０  第１の開口
５１  第２の開口
Ｘ  素子領域
Ｙ  貫通電極領域
【図１】
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【図２】
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【図４】
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【図６】
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【図８】
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【図３】
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【図５】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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