(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】複数のチップ形成領域５０ａおよび隣り合う複数のチップ形成領域５０ａ間に設けられたダイシング領域５０ｂを備えた複数の半導体ウエハ５０を、絶縁性の封止材層６を介して積層する。また、ダイシング領域５０ｂと重なる領域に配置された封止材層６は予め取り除かれている。また、封止材層６が取り除かれたダイシング領域５０ｂに沿ってダイシングブレード４４を走行させることで、複数のチップ積層体ＭＣＳを取得する。【選択図】図４４
2014116561.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１表面、前記第１表面に設けられた複数の第１チップ形成領域、前記複数の第１チップ形成領域のうちの隣り合う第１チップ形成領域間に設けられた第１切断領域、および前記第１表面とは反対側の第１裏面を有し、前記複数の第１チップ形成領域および前記第１切断領域を含む前記第１表面と密着するように第１封止材層が形成されている第１半導体ウエハを準備する工程；
ここで、前記第１半導体ウエハの前記複数の第１チップ形成領域のそれぞれは、前記第１表面に形成された複数の第１パッドと、前記複数の第１パッドにそれぞれ形成された複数の第１導体柱と、を有しており、
前記複数の第１導体柱のそれぞれは、前記複数の第１導体柱のそれぞれの一部が露出するように、前記第１封止材層で覆われており、
（ｂ）前記（ａ）工程の後、前記第１切断領域と重なる位置に配置されている前記第１封止材層を取り除く工程；
（ｃ）第２表面、前記第２表面に設けられた複数の第２チップ形成領域、前記複数の第２チップ形成領域のうちの隣り合う第２チップ形成領域間に設けられた第２切断領域、および前記第２表面とは反対側の第２裏面を有し、前記複数の第２チップ形成領域および前記第２切断領域を含む前記第２表面と密着するように第２封止材層が形成されている第２半導体ウエハを準備する工程；
ここで、前記第２半導体ウエハの前記複数の第２チップ形成領域のそれぞれは、前記第２表面に形成された複数の第２パッドと、前記複数の第２パッドにそれぞれ形成された複数の第２導体柱と、を有しており、
前記複数の第２導体柱のそれぞれは、前記複数の第２導体柱のそれぞれの一部が露出するように、前記第２封止材層で覆われており、
前記第２表面と前記第２裏面の間には、前記複数の第２パッドを介して前記複数の第２導体柱とそれぞれ電気的に接続された複数の第２内部電極が形成されており、
（ｄ）前記（ｃ）工程の後、前記第２切断領域と重なる位置に配置されている前記第２封止材層を取り除く工程；
（ｅ）前記複数の第２チップ形成領域が前記複数の第１チップ形成領域とそれぞれ重なり、かつ前記第２切断領域が前記第１切断領域と重なり、かつ前記第２表面が前記第１表面と対向するように、前記第１封止材層および前記第２封止材層を介して前記第１半導体ウエハ上に第２半導体ウエハを積層する工程；
（ｆ）前記（ｅ）工程の後、前記第２半導体ウエハの前記第２裏面を研削して、前記複数の第２内部電極のそれぞれを露出させる工程；
（ｇ）前記（ｆ）工程の後、前記第１および第２半導体ウエハを含む、ウエハ積層体を複数のチップ積層体に分割する工程。
【請求項２】
請求項１において、
前記（ｇ）工程では、
第１ダイシングブレードを前記第１切断領域および前記第２切断領域に沿って走行させることで、前記ウエハ積層体を前記複数のチップ積層体に分割する半導体装置の製造方法。
【請求項３】
請求項２において、
前記（ｂ）工程では、前記第１切断領域に前記第１ダイシングブレードよりも幅が広い第２ダイシングブレードを走行させることで、前記第１半導体ウエハの前記第１切断領域と重なる位置に配置された前記第１封止材層を取り除き、
前記（ｄ）工程では、前記第２切断領域に前記第２ダイシングブレードを走行させることで、前記第２半導体ウエハの前記第２切断領域と重なる位置に配置された前記第２封止材層を取り除く半導体装置の製造方法。
【請求項４】
請求項３において、
前記（ｂ）工程では、前記第１切断領域に前記第２ダイシングブレードを走行させることで、前記第１半導体ウエハの前記第１切断領域の一部を取り除き、前記第１半導体ウエハの厚さ方向に沿って前記第１表面と前記第１裏面の間に位置する第１底面を有する第１溝を形成し、
前記（ｄ）工程では、前記第２切断領域に前記第２ダイシングブレードを走行させることで、前記第２半導体ウエハの前記第２切断領域の一部を取り除き、前記第２半導体ウエハの厚さ方向に沿って前記第２表面と前記第２裏面の間に位置する第２底面を有する第２溝を形成する半導体装置の製造方法。
【請求項５】
請求項４において、
以下の工程を更に含む半導体装置の製造方法：
（ｈ）前記（ｆ）工程の後で、かつ、前記（ｇ）工程の前に、前記第１半導体ウエハの前記第１裏面を研削して、前記第１半導体ウエハの厚さを薄くする工程。
【請求項６】
請求項５において、
前記（ｆ）工程では、前記第２半導体ウエハに形成された前記第２溝の前記第２底面が取り除かれるまで研削処理を施す半導体装置の製造方法。
【請求項７】
請求項１において、
以下の工程を更に含む半導体装置の製造方法：
（ｉ）前記（ｆ）工程の後で、かつ、前記（ｇ）工程の前に、前記第２半導体ウエハの前記第２裏面において露出する、前記複数の第２内部電極と電気的に接続するように複数の突起電極を形成する工程。
【請求項８】
請求項７において、
前記（ｆ）工程では、前記第２半導体ウエハの前記第２切断領域の一部を残すように研削処理を施す半導体装置の製造方法。
【請求項９】
請求項８において、
前記（ｉ）工程で形成される前記複数の突起電極は、円柱形状であり、直径の長さよりも高さの方が大きい半導体装置の製造方法。
【請求項１０】
請求項１において、
前記（ｂ）工程では、前記第１表面側において、前記第１切断領域にダイシングブレードを走行させることで、前記第１半導体ウエハの厚さ方向に沿って前記第１表面と前記第１裏面の間に位置する第１底面を有する第１溝を形成し、
前記（ｄ）工程では、前記第２表面側において、前記第２切断領域に前記ダイシングブレードを走行させることで、前記第２半導体ウエハの前記第２切断領域の一部を取り除き、前記第２半導体ウエハの厚さ方向に沿って前記第２表面と前記第２裏面の間に位置する第２底面を有する第２溝を形成し、
前記（ｆ）工程では、前記第２半導体ウエハに形成された前記第２溝の前記第２底面が取り除かれるまで研削処理を施し、
前記（ｇ）工程では、前記第１半導体ウエハに形成された前記第１溝の前記第１底面が取り除かれるまで研削することにより、前記ウエハ積層体を前記複数のチップ積層体に分割する半導体装置の製造方法。
【請求項１１】
請求項１において、
前記複数の第１および第２チップ形成領域には、それぞれ同じ回路が形成されている半導体装置の製造方法。
【請求項１２】
以下の工程を含む半導体装置の製造方法：
（ａ）第１表面、前記第１表面に設けられた複数の第１チップ形成領域、前記複数の第１チップ形成領域のうちの隣り合う第１チップ形成領域間に設けられた第１切断領域、および前記第１表面とは反対側の第１裏面を有し、前記複数の第１チップ形成領域および前記第１切断領域を含む前記第１表面と密着するように第１封止材層が形成されている第１半導体ウエハを準備する工程；
ここで、前記第１半導体ウエハの前記複数の第１チップ形成領域のそれぞれは、前記第１表面に形成された複数の第１パッドと、前記複数の第１パッドにそれぞれ形成された複数の第１導体柱と、を有しており、
前記複数の第１導体柱のそれぞれは、前記複数の第１導体柱のそれぞれの一部が露出するように、前記第１封止材層で覆われており、
（ｂ）第２表面、前記第２表面に設けられた複数の第２チップ形成領域、前記複数の第２チップ形成領域のうちの隣り合う第２チップ形成領域間に設けられた第２切断領域、および前記第２表面とは反対側の第２裏面を有し、前記複数の第２チップ形成領域および前記第２切断領域を含む前記第２表面と密着するように第２封止材層が形成されている第２半導体ウエハを準備する工程；
ここで、前記第２半導体ウエハの前記複数の第２チップ形成領域のそれぞれは、前記第２表面に形成された複数の第２パッドと、前記複数の第２パッドにそれぞれ形成された複数の第２導体柱と、を有しており、
前記複数の第２導体柱のそれぞれは、前記複数の第２導体柱のそれぞれの一部が露出するように、前記第２封止材層で覆われており、
前記第２表面と前記第２裏面の間には、前記複数の第２パッドを介して前記複数の第２導体柱とそれぞれ電気的に接続された複数の第２内部電極が形成されており、
（ｃ）前記複数の第２チップ形成領域が前記複数の第１チップ形成領域とそれぞれ重なり、かつ前記第２切断領域が前記第１切断領域と重なり、かつ前記第２表面が前記第１表面と対向するように、前記第１封止材層および前記第２封止材層を介して前記第１半導体ウエハ上に第２半導体ウエハを積層する工程；
（ｄ）前記（ｃ）工程の後、前記第２半導体ウエハの前記第２裏面を研削して、前記複数の第２内部電極のそれぞれを露出させる工程；
（ｅ）前記（ｃ）工程の後、前記第２切断領域に前記第１ダイシングブレードを走行させることで、前記第２半導体ウエハのうちの前記第２切断領域と重なる位置に形成された部分を取り除く工程；
（ｆ）前記（ｄ）工程および前記（ｅ）工程の後、前記第１ダイシングブレードよりも幅の狭い第２ダイシングブレードを前記第１切断領域および前記第２切断領域に沿って走行させることで、前記第１および第２半導体ウエハを含む、ウエハ積層体を複数のチップ積層体に分割する工程。
【請求項１３】
請求項１２において、
前記（ｅ）工程は、前記（ｄ）工程の後で実施する半導体装置の製造方法。
【請求項１４】
請求項１２において、
以下の工程を更に含む半導体装置の製造方法：
（ｇ）前記（ｄ）および（ｅ）工程の後で、かつ、前記（ｆ）工程の前に、前記第１半導体ウエハの前記第１裏面を研削して、前記第１半導体ウエハの厚さを薄くする工程。
【請求項１５】
請求項１２において、
以下の工程を更に含む半導体装置の製造方法：
（ｈ）前記（ｄ）工程の後で、かつ、前記（ｆ）工程の前に、前記第２半導体ウエハの前記第２裏面において露出する、前記複数の第２内部電極と電気的に接続するように複数の突起電極を形成する工程。
【請求項１６】
以下の工程を含む半導体装置の製造方法：
（ａ）第１表面、前記第１表面に設けられた複数の第１領域、前記複数の第１領域のうちの隣り合う第１領域間に設けられた第２領域、および前記第１表面とは反対側の第１裏面を有する支持部材を準備する工程；
（ｂ）第２表面、前記第２表面に設けられた複数のチップ形成領域、前記複数のチップ形成領域のうちの隣り合うチップ形成領域間に設けられた切断領域、および前記第２表面とは反対側の第２裏面を有し、前記複数のチップ形成領域および前記切断領域を含む前記第２表面と密着するように封止材層が形成されている複数の半導体ウエハを準備する工程；
ここで、前記複数の半導体ウエハの前記複数のチップ形成領域のそれぞれは、前記第２表面に形成された複数のパッドと、前記複数のパッドにそれぞれ形成された複数の導体柱と、を有しており、
前記複数の導体柱のそれぞれは、前記複数の導体柱のそれぞれの一部が露出するように、前記封止材層で覆われており、
前記第２表面と前記第２裏面の間には、前記複数のパッドを介して前記複数の導体柱とそれぞれ電気的に接続された複数の内部電極が形成されており、
（ｃ）前記（ｂ）工程の後、前記複数の半導体ウエハのそれぞれについて、前記切断領域と重なる位置に配置されている前記封止材層を取り除く工程；
（ｄ）前記複数のチップ形成領域が前記複数の第１領域とそれぞれ重なり、かつ前記切断領域が前記第２領域と重なり、かつ前記第２表面が第１表面と対向するように、前記封止材層を介して前記複数の半導体ウエハを前記支持部材の前記第１表面側に積層する工程；
ここで、前記（ｄ）工程では、以下の（ｄ１）工程および（ｄ２）工程を複数回繰り返して実施し、
（ｄ１）前記複数の半導体ウエハのうちの一つを、前記支持部材の前記第１表面上に前記封止材層を介して接着する工程；
（ｄ２）前記（ｄ１）工程の後、前記複数の半導体ウエハのうちの一つの前記第２裏面を研削して、前記複数の内部電極のそれぞれを露出させる工程；
（ｅ）前記（ｄ）工程の後、前記複数の半導体ウエハが積層されたウエハ積層体を複数のチップ積層体に分割する工程。
【請求項１７】
請求項１６において、
前記（ｃ）工程では、前記複数の半導体ウエハのそれぞれについて、前記第２表面側において、前記切断領域にダイシングブレードを走行させることで、前記複数の半導体ウエハの厚さ方向に沿って前記第２表面と前記第２裏面の間に位置する第１底面を有する第１溝を形成し、
前記（ｅ）工程では、前記複数の半導体ウエハのうちのそれぞれに形成された前記第１溝の前記第１底面が取り除かれるまで研削処理を施すことで、前記ウエハ積層体を、前記支持部材を介して連結された複数のチップ積層体に分離する半導体装置の製造方法。
【請求項１８】
請求項１７において、
前記（ａ）工程で準備する支持部材の前記第１表面には、前記（ｅ）工程において、前記支持部材と前記複数のチップ積層体とを剥離し易くする樹脂成分が含まれた剥離材層が接着されており、
前記（ｅ）工程では、前記剥離材層に光を照射した後で、前記支持部材から前記複数のチップ積層体を剥離させる半導体装置の製造方法。
【請求項１９】
請求項１８において、
前記支持部材は、回路素子が形成されていないガラス基板またはシリコン基板である半導体装置の製造方法。
【請求項２０】
請求項１６において、
（ａ）工程で準備する前記支持部材には、
前記複数の第１領域および前記第２領域を含む前記第１表面と密着するように第２封止材層が形成され、
前記支持部材の前記複数の第１領域のそれぞれは、前記第１表面に形成された複数の第２パッドと、前記複数の第２パッドにそれぞれ形成された複数の第２導体柱と、を有しており、
前記複数の第２導体柱のそれぞれは、前記複数の第２導体柱のそれぞれの一部が露出するように、前記第２封止材層で覆われており、
前記第２領域と重なる位置に配置されている前記第２封止材層は取り除かれている半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、複数の半導体チップを積層する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２０１１−７１４４１号公報（特許文献１）には、複数の半導体ウエハを、アンダフィルを挟んで積層した後、ダイシングする半導体装置の製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−７１４４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者は、配線基板上に複数の半導体チップを積層した半導体装置の性能を向上させる技術を検討している。この一環として、複数の半導体チップが積層されている半導体装置について検討した。
【０００５】
複数の半導体チップの積層方法として、複数の半導体ウエハを準備して、それぞれ間に絶縁性の封止材を挟んで積層した後、ウエハ積層体をダイシングすることで、複数の半導体チップが積層されたチップ積層体を、複数個取得する積層方法がある。このような積層方法では、ダイシング領域においても、互いに異なる部材（例えばシリコン（Ｓｉ）からなる半導体基板と絶縁性の封止材）が交互に積層される。
【０００６】
ところが、互いに異なる部材が積層されたダイシング領域に、ダイシングブレードを走行させて切削加工を施すと、得られる半導体装置の信頼性の観点で課題があることを本願発明者は見出した。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による半導体装置の製造方法は、複数のチップ形成領域および隣り合う上記複数のチップ形成領域間に設けられたダイシング領域を備えた複数の半導体ウエハを、絶縁性の封止材層を介して積層する工程を有している。また、上記ダイシング領域と重なる領域に配置された封止材層は予め取り除かれている。また、上記封止材層が取り除かれた上記ダイシング領域に沿ってダイシングブレードを走行させることで、複数のチップ積層体を取得するものである。
【発明の効果】
【０００９】
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態である半導体装置の斜視図である。
【図２】図１に示す半導体装置の下面図である。
【図３】図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。
【図４】図１のＡ−Ａ線に沿った断面図である。
【図５】図１〜図４に示す半導体装置の回路構成例を模式的に示す説明図である。
【図６】図４に示すＡ部の拡大断面図である。
【図７】図４に示すロジックチップの表面側のレイアウト例を示す平面図である。
【図８】図７に示すロジックチップの裏面側の一例を示す平面図である。
【図９】図４に示すメモリチップの表面側のレイアウト例を示す平面図である。
【図１０】図９に示すメモリチップの裏面側の一例を示す平面図である。
【図１１】図１〜図１０を用いて説明した半導体装置の製造工程の概要を示す説明図である。
【図１２】図１１に示すチップ積層体準備工程で準備するチップ積層体の斜視図である。
【図１３】図１１に示すチップ積層体準備工程の詳細な工程フローを示す説明図である。
【図１４】図１３に対する検討例である工程フローを示す説明図である。
【図１５】図１４に示す個片化工程において、ウエハ積層体を個片化する状態を模式的に示す断面図である。
【図１６】図１３に示す第１、第２、第３および第４ウエハ準備工程のそれぞれで準備する半導体ウエハの平面図である。
【図１７】図１６のＡ−Ａ線に沿った拡大断面図である。
【図１８】図１３に示す第１、第２、第３、および第４ウエハ準備工程に含まれる詳細な工程、および第１、第２、第３、および第４溝形成工程を示す説明図である。
【図１９】図１８に示す半導体基板準備工程において準備する半導体基板を示す拡大断面図である。
【図２０】図１９に示す半導体基板に複数の孔を形成した状態を示す拡大断面図である。
【図２１】図２０に示す複数の孔に、金属材料を埋め込んだ状態を示す拡大断面図である。
【図２２】図２１に示す半導体基板の主面上にチップ配線層を形成した状態を示す拡大断面図である。
【図２３】図２２に示す半導体ウエハの表面に封止材層を積層した状態を示す拡大断面図である。
【図２４】図２３に示す封止材層に、複数の貫通孔を形成した状態を示す拡大断面図である。
【図２５】図２４に示す複数の貫通孔に金属材料を埋め込んで導体柱を形成した状態を示す拡大断面図である。
【図２６】図１７に示す半導体ウエハに溝を形成した状態を示す断面図である。
【図２７】図２６に示すダイシング領域の一つを拡大して示す拡大断面図である。
【図２８】図１３に示す第２ウエハ搭載工程において半導体ウエハを積層した状態を示す断面図である。
【図２９】図２８に示すダイシング領域の一つを拡大して示す拡大断面図である。
【図３０】図２８に示すチップ形成領域において、複数の表面電極が形成された領域周辺を拡大して示す拡大断面図である。
【図３１】図１３に示す第２ウエハ裏面研削工程において上段側の半導体ウエハの裏面を研削した状態を示す断面図である。
【図３２】図３１に示すダイシング領域の一つを拡大して示す拡大断面図である。
【図３３】図３１に示すチップ形成領域において、複数の表面電極が形成された領域周辺を拡大して示す拡大断面図である。
【図３４】図１３に示す第３ウエハ搭載工程において半導体ウエハを積層した状態を示す断面図である。
【図３５】図３４に示すダイシング領域の一つを拡大して示す拡大断面図である。
【図３６】図３４に示すチップ形成領域において、複数の表面電極が形成された領域周辺を拡大して示す拡大断面図である。
【図３７】図１３に示す第３ウエハ裏面研削工程において上段側の半導体ウエハの裏面を研削した状態を示す断面図である。
【図３８】図１３に示す第４ウエハ搭載工程において半導体ウエハを積層した状態を示す断面図である。
【図３９】図１３に示す第４ウエハ裏面研削工程において上段側の半導体ウエハの裏面を研削した状態を示す断面図である。
【図４０】図１３に示す電極形成工程において最上段の半導体ウエハの裏面に複数の突起電極を形成した状態を示す断面図である。
【図４１】図４０に示すチップ形成領域において、複数の突起電極が形成された領域周辺を拡大して示す拡大断面図である。
【図４２】図１３に示す第１ウエハ裏面研削工程において半導体ウエハを研削した状態を示す断面図である。
【図４３】図１３に示す個片化工程を示す断面図である。
【図４４】図４３に示すダイシング領域の周辺を拡大して示す拡大断面図である。
【図４５】図１１に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。
【図４６】図４５に示すデバイス領域１個分の拡大平面図である。
【図４７】図４６のＡ−Ａ線に沿った拡大断面図である。
【図４８】図４６に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図である。
【図４９】図４８のＡ−Ａ線に沿った拡大断面図である。
【図５０】図６に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。
【図５１】図５０に続く半導体チップの製造工程の概要を模式的に示す説明図である。
【図５２】図４８に示す配線基板のチップ搭載領域上にロジックチップを搭載した状態を示す拡大平面図である。
【図５３】図５２のＡ−Ａ線に沿った拡大断面図である。
【図５４】図５２に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図である。
【図５５】図５４のＡ−Ａ線に沿った拡大断面図である。
【図５６】図５４に示すロジックチップの裏面上にメモリチップの積層体を搭載した状態を示す拡大平面図である。
【図５７】図５６のＡ−Ａ線に沿った拡大断面図である。
【図５８】図５７に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。
【図５９】図５８に示す封止体の全体構造を示す平面図である。
【図６０】図５８に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
【図６１】図６０に示す多数個取りの配線基板を個片化した状態を示す断面図である。
【図６２】図４２に対する変形例を示す拡大断面図である。
【図６３】図４０に対する変形例において、ダイシング領域の周辺を拡大して示す拡大断面図である。
【図６４】図６３に対する更なる変形例を示す拡大断面図である。
【図６５】図４２に対する変形例を示す断面図である。
【図６６】図１２に示すチップ積層体を形成する図１３に対する変形例である工程フローを示す説明図である。
【図６７】図２８に対する変形例を示す断面図であって、図６６に示す第２ウエハ搭載工程後の状態を示す断面図である。
【図６８】図６６に示す第２溝形成工程において、半導体ウエハのダイシング領域に沿って溝を形成した状態を示す断面図である。
【図６９】図６８に示すダイシング領域の一つを拡大して示す拡大断面図である。
【図７０】図６６に示す第４溝形成工程後のダイシング領域の周辺を示す拡大断面図である。
【図７１】図７０に示すウエハ積層体に切削加工を施した状態を示す拡大断面図である。
【図７２】図１２に示すチップ積層体に対する変形例を示す斜視図である。
【図７３】図７２に示すチップ積層体を形成する図１３に対する変形例である工程フローを示す説明図である。
【図７４】図７３に示す支持部材準備工程で準備する支持部材、および第２ウエハ準備工程で準備する半導体ウエハを示す断面図である。
【図７５】図７３に示す第２ウエハ搭載工程において半導体ウエハを支持部材上に積層した状態を示す断面図である。
【図７６】図７３に示す第４ウエハ裏面研削工程が完了した時点でのダイシング領域の周辺を拡大して示す拡大断面図である。
【発明を実施するための形態】
【００１１】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１２】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。例えば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、シリコン・ゲルマニウム（ＳｉＧｅ）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１３】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１４】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１５】
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面を表面、表面の反対側の面を裏面として記載する。また、配線基板のチップ搭載面側の平面を上面あるいは表面、上面の反対側に位置する面を下面として記載する。
【００１６】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００１７】
以下で説明する実施の形態では、複数の半導体チップが積層された半導体装置の例として一つのパッケージ内に、メモリ回路が形成された半導体チップが複数積層された積層体とメモリ回路の動作を制御する制御回路が形成された半導体チップが搭載され半導体パッケージを取り上げて説明する。
【００１８】
（実施の形態１）
図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ−Ａ線に沿った断面図である。また、図５は、図１〜図４に示す半導体装置の回路構成例を模式的に示す説明図である。なお、図１〜図４では、見易さのため、端子数を少なくして示しているが、端子（例えば、ボンディングリード２ｆ、ランド２ｇ、半田ボール５）の数は、図１〜図４に示す態様には限定されない。また、図３では、ロジックチップＬＣとメモリチップＭＣ４の平面視における位置関係や平面サイズの違いを見易くするため、ロジックチップＬＣの輪郭を、点線により示している。
【００１９】
＜半導体装置＞
まず、本実施の形態の半導体装置１の概要構成について、図１〜図４を用いて説明する。本実施の形態の半導体装置１は、配線基板２、配線基板２上に搭載された複数の半導体チップ３（図４参照）および複数の半導体チップ３を封止する樹脂体である封止体４を備える。
【００２０】
図４に示すように、配線基板２は、複数の半導体チップ３が搭載された上面（面、主面、またはチップ搭載面ともいう）２ａ、上面２ａとは反対側の下面（面、主面、または実装面ともいう）２ｂ、および上面２ａと下面２ｂの間に配置された側面２ｃを有している。また、配線基板２は、図２および図３に示すように平面視において四角形の外形形状を成す。図２および図３に示す例では、配線基板２の平面サイズ（すなわち、平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズともいう）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。また、配線基板２の厚さ（言い換えれば高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ〜０．５ｍｍ程度である。
【００２１】
配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄ、および複数の配線２ｄ間や隣り合う配線層間を絶縁する絶縁層２ｅが形成されている。ここで、本実施の形態の配線基板２は、３つの絶縁層２ｅを有しており、真ん中の絶縁層２ｅがコア層であるが、コアとなる絶縁層２ｅを有していない、所謂、コアレス基板を用いても良い。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
【００２２】
また、配線基板２の上面２ａには、半導体チップ３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極ともいう）２ｆが形成されている。一方、配線基板２の下面２ｂには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール５が接合された、複数のランド２ｇが形成されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図４では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。
【００２３】
また、配線基板２の上面２ａおよび下面２ｂは、絶縁膜（詳しくは、ソルダレジスト膜）２ｈ、２ｋにより覆われている。配線基板２の上面２ａに形成された配線２ｄは絶縁膜２ｈに覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（例えば、半導体チップ３との接合部）が絶縁膜２ｈから露出している。また、配線基板２の下面２ｂに形成された配線２ｄは絶縁膜２ｋに覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（例えば、半田ボール５との接合部）が絶縁膜２ｋから露出している。
【００２４】
また、図４に示すように、配線基板２の下面２ｂの複数のランド２ｇに接合される複数の半田ボール（外部端子、電極、外部電極）５は、図２に示すように行列状（アレイ状、マトリクス状ともいう）に配置されている。また、図２では図示を省略するが、複数の半田ボール５が接合される複数のランド２ｇ（図４参照）も行列状に配置されている。このように、配線基板２の実装面側に、複数の外部端子（例えば、半田ボール５、ランド２ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置１は、配線基板２の実装面である下面２ｂ側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
【００２５】
また、半導体装置１は、配線基板２上に搭載される複数の半導体チップ３を備えている。複数の半導体チップ３は、配線基板２の上面２ａ上に積層されている。また、複数の半導体チップ３のそれぞれは、表面（主面、上面ともいう）３ａ、表面３ａとは反対側の裏面（主面、下面ともいう）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図３に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップを積層することにより、半導体装置１を高機能化させた場合であっても、実装面積を低減することができる。
【００２６】
図４に示す例では、最下段（言い換えれば、配線基板２に最も近い位置）に搭載される半導体チップ３は、演算処理回路ＰＵ（図５参照）が形成されたロジックチップ（半導体チップ）ＬＣである。一方、ロジックチップＬＣの上段側に搭載される半導体チップ３は、ロジックチップＬＣとの間で通信するデータを記憶する主記憶回路ＭＭ（図５参照）が形成された、メモリチップ（半導体チップ）ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４である。図４に示す例では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、絶縁性の封止材層（チップ積層体用封止体、チップ積層体用樹脂体ともいう）６を介して積層され、かつ接着固定されたチップ積層体（半導体チップ積層体、メモリチップ積層体ともいう）ＭＣＳを構成する。
【００２７】
複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間には、封止体４とは異なる封止材層６が配置され、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の電気的接続部は、封止材層６により封止されている。封止材層６は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａおよび裏面３ｂに密着するように埋め込まれ、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のチップ積層体ＭＣＳは、各半導体チップ３間の接合部および封止材層６により一体化されている。また、封止材層６は、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。ただし、図４に示すようにメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のチップ積層体ＭＣＳのうち、最下段（言い換えれば、最もロジックチップＬＣに近い位置）に搭載されるメモリチップＭＣ１の表面３ａは、封止材層６から露出している。また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のチップ積層体ＭＣＳのうち、最上段に配置されるメモリチップＭＣ４の裏面３ｂは封止材層６から露出している。
【００２８】
また、図４に示すように複数の半導体チップ３の間には、絶縁性接着材である接着材ＮＣＬが配置される。接着材ＮＣＬは、上段側の半導体チップ３の表面３ａと下段側の半導体チップ３の裏面３ｂ（または、配線基板２の上面２ａ）の間の空間を塞ぐように配置される。詳しくは、この接着材ＮＣＬは、配線基板２上にロジックチップＬＣを接着固定する接着材ＮＣＬ１、ロジックチップ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のチップ積層体ＭＣＳを接着固定する接着材ＮＣＬ２を含む。また、接着材ＮＣＬ１、ＮＣＬ２は、それぞれ絶縁性（言い換えれば、非導電性）の材料（例えば、樹脂材料）から成り、ロジックチップＬＣと配線基板２の接合部、ロジックチップＬＣとチップ積層体ＭＣＳの接合部に接着材ＮＣＬを配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。
【００２９】
また、半導体装置１は、複数の半導体チップ３を封止する封止体４を備える。封止体４は、上面（面、表面ともいう）４ａ、上面４ａとは反対側に位置する下面（面、裏面ともいう）４ｂ（図４参照）、および上面４ａと下面４ｂの間に位置する側面４ｃを有し、平面視において四角形の外形形状を成す。図１に示す例では、封止体４の平面サイズ（すなわち、上面４ａ側から平面視した時の寸法、上面４ａの外形サイズともいう）は配線基板２の平面サイズと同じであって、封止体４の側面４ｃは配線基板２の側面２ｃと連なっている。また、図１に示す例では、封止体４の平面サイズは、例えば一辺の長さが１４ｍｍ程度の正方形を成す。
【００３０】
封止体４は、複数の半導体チップ３を保護する樹脂体であって、複数の半導体チップ３間、および半導体チップ３と配線基板２に密着させて封止体４を形成することで、薄い半導体チップ３の損傷を抑制することができる。また、封止体４は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体４には、複数の半導体チップ３間および半導体チップ３および配線基板２に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体４の機能を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体４を形成した後の熱変形による半導体チップ３の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ３と封止体４の線膨張係数を近づけることが好ましい。
【００３１】
＜半導体装置の回路構成＞
次に、半導体装置１の回路構成例について説明する。図５に示すように、ロジックチップＬＣには、上記した演算処理回路ＰＵの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路ＭＭの動作を制御する制御回路ＣＵが形成されている。また、ロジックチップＬＣには、例えば一次的にデータを記憶するキャッシュメモリなど、上記した主記憶回路ＭＭよりも記憶容量が小さい補助記憶回路ＳＭが形成されている。図５では、一例として演算処理回路ＰＵ、制御回路ＣＵ、補助記憶回路ＳＭを総称して、コア回路（あるいは、主回路）ＣＲ１として示している。ただし、コア回路ＣＲ１に含まれる回路は、上記以外の回路が含まれていても良い。
【００３２】
また、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路（あるいは、外部入出力回路）ＧＩＦが形成されている。外部インタフェース回路ＧＩＦには、ロジックチップＬＣと図示しない外部機器との間で信号を伝送する信号線ＳＧが接続される。また、外部インタフェース回路ＧＩＦは、コア回路ＣＲ１とも電気的に接続され、コア回路ＣＲ１は、外部インタフェース回路ＧＩＦを介して外部機器と信号を伝送することができる。
【００３３】
また、ロジックチップＬＣには、内部機器（例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）との間で信号の入出力を行う内部インタフェース回路（あるいは、内部入出力回路）ＮＩＦが形成されている。内部インタフェース回路ＮＩＦには、データ信号を伝送する信号線であるデータ線ＤＳ、アドレス信号を伝送する信号線であるアドレス線ＡＳ、およびその他の信号を伝送する信号線ＯＳが接続されている。これらの、データ線ＤＳ、アドレス線ＡＳ、および信号線ＯＳは、それぞれメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の内部インタフェース回路ＮＩＦに接続されている。図５では、外部インタフェース回路ＧＩＦや内部インタフェース回路ＮＩＦなど、ロジックチップＬＣ以外の電子部品との間で信号の入出力を行う回路を、入出力回路ＮＳ１として示している。
【００３４】
また、ロジックチップＬＣには、コア回路ＣＲ１や入出力回路ＮＳ１を駆動するための電位を供給する電源回路ＤＲを備えている。電源回路ＤＲには、ロジックチップＬＣの入出力回路ＮＳ１を駆動する電圧を供給する、電源回路（あるいは、入出力用電源回路）ＤＲ１と、ロジックチップＬＣのコア回路ＣＲ１を駆動する電圧を供給する、電源回路（あるいは、コア用電源回路）ＤＲ２が含まれる。電源回路ＤＲには、例えば異なる複数の電位（例えば、第１電源電位と第２電源電位）が供給され、その電位差によりコア回路ＣＲ１や入出力回路ＮＳ１に印加される電圧が規定される。
【００３５】
ロジックチップＬＣのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ３に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。ところで、ロジックチップＬＣに図５に示す主記憶回路ＭＭを形成すれば、ロジックチップＬＣ、１枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路ＭＭ（図５参照）の容量は異なる。そこで、ロジックチップＬＣとは別の半導体チップ３に主記憶回路ＭＭを形成することで、ロジックチップＬＣの汎用性を向上させることができる。
【００３６】
また、要求される主記憶回路ＭＭの記憶容量に応じて、複数枚のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。図５に示す例では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、それぞれ主記憶回路ＭＭが形成されている。図５では主記憶回路ＭＭをメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路ＣＲ２として示している。ただし、コア回路ＣＲ２に含まれる回路は、主記憶回路ＭＭ以外の回路が含まれていても良い。
【００３７】
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、それぞれ内部機器（例えば、ロジックチップＬＣ）との間で信号の入出力を行う内部インタフェース回路ＮＩＦが形成されている。図５では、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４以外の電子部品との間で信号の入出力を行う内部インタフェース回路ＮＩＦを、入出力回路ＮＳ２として示している。
【００３８】
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、コア回路ＣＲ２や入出力回路ＮＳ２を駆動するための電位を供給する電源回路（言い換えれば、駆動回路）ＤＲを備えている。電源回路ＤＲには、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２を駆動する電圧を供給する、電源回路（あるいは、入出力用電源回路）ＤＲ３と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路ＣＲ２を駆動する電圧を供給する、電源回路（あるいは、コア用電源回路）ＤＲ４が含まれる。電源回路ＤＲには、例えば異なる複数の電位（例えば第１電源電位と第２電源電位）が供給され、その電位差によりコア回路ＣＲ２や入出力回路ＮＳ２に印加される電圧が規定される。
【００３９】
なお、図５に示す例では、ロジックチップＬＣの電源回路ＤＲ１と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の電源回路ＤＲ３を兼用化している。言い換えれば、ロジックチップＬＣの入出力回路ＮＳ１とメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２は、電源線Ｖ２から供給される同じ電圧が印加されて駆動するようになっている。このように、電源回路ＤＲの一部または全部を兼用化することで、電源回路に電位（言い換えれば駆動電圧）を供給する電源線Ｖ１、Ｖ２、Ｖ３の数を低減することができる。また、電源線Ｖ１、Ｖ２、Ｖ３の数を低減すれば、ロジックチップＬＣに形成される電極数を低減することができる。
【００４０】
また、ロジックチップＬＣの内部インタフェース回路ＮＩＦと、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの入出力回路ＮＳ２とは、それぞれ電気的に接続されている。半導体装置１のように、ある装置やシステムの動作に必要な回路が一つの半導体装置１に集約して形成されたものを、ＳｉＰ（System ｉn Package）と呼ぶ。なお、図４では、一つのロジックチップＬＣ上に、四つのメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層した例を示しているが、上記の通り、半導体チップ３の積層数には種々の変形例がある。図示は省略するが、例えば、最小限の構成としては、一つのロジックチップＬＣ上に一つのメモリチップＭＣ１を搭載する変形例に適用することができる。
【００４１】
また、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の汎用性を向上させる観点からは、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズ（すなわち、平面視における寸法、表面３ａおよび裏面３ｂの寸法）は、各半導体チップ３の機能を達成可能な範囲内で最小化することが好ましい。ロジックチップＬＣは、回路素子の集積度を向上させることにより平面サイズを低減することができる。一方、平面サイズに応じて、主記憶回路ＭＭの容量や伝送速度（例えばデータバスの幅によるデータ転送量）が変化するので、メモリチップの平面サイズは大きい方が単位面積当たりの容量を大きくできる場合がある。
【００４２】
このため、図４に示す例では、メモリチップＭＣ４の平面サイズは、ロジックチップＬＣの平面サイズよりも大きい。例えば、メモリチップＭＣ４の平面サイズは、一辺の長さが８ｍｍ〜１０ｍｍ程度の四角形であるのに対し、ロジックチップＬＣの平面サイズは、一辺の長さが５ｍｍ〜６ｍｍ程度の四角形である。また、図示は省略するが、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３の平面サイズは、メモリチップＭＣ４の平面サイズと同じである。
【００４３】
また、上記したように、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路ＧＩＦが形成されるので、外部機器との伝送距離を短縮する観点から、複数の半導体チップ３の積層順は、ロジックチップＬＣを最下段、すなわち、配線基板２に最も近い位置に搭載することが好ましい。つまり、半導体装置１のように平面サイズの小さい半導体チップ３（ロジックチップＬＣ）上に、平面サイズが大きい半導体チップ３（例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）を積層する構成が好ましい。
【００４４】
＜積層された半導体チップの電気的接続方法の詳細＞
次に、図４に示すロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の詳細および各半導体チップ３の電気的な接続方法について説明する。図６は図４に示すＡ部の拡大断面図である。また、図７は、図４に示すロジックチップの表面側を示す平面図、図８は、図７に示すロジックチップの裏面側の一例を示す平面図である。また、図９は、図４に示すメモリチップの表面側を示す平面図、図１０は、図９に示すメモリチップの裏面側の一例を示す平面図である。なお、図６〜図１０では、見易さのため、電極数を少なくして示しているが、電極（例えば、表面電極３ａｐ、裏面電極３ｂｐ、貫通電極３ｔｓｖ）の数は、図６〜図１０に示す態様には限定されない。また、図１０では、メモリチップＭＣ１、ＭＣ２、ＭＣ３の裏面を示すが、貫通電極３ｔｓｖが裏面３ｂに形成されないメモリチップＭＣ４（図４参照）の裏面の構造は、図３に示されているので、図示は省略する。
【００４５】
本願発明者は、ＳｉＰ型の半導体装置の性能を向上させる技術を検討しているが、この一環として、ＳｉＰに搭載される複数の半導体チップ間の信号伝送速度を、例えば１２Ｇｂｐｓ（毎秒１２ギガビット）以上に向上させる技術について検討した。ＳｉＰに搭載される複数の半導体チップ間の伝送速度を向上させる方法として、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、別の方法として、単位時間当たりの伝送回数を増やす方法がある（以下、高クロック化と記載する）。また、上記したバス幅拡大法とクロック数増加法を組み合わせて適用する方法がある。図１〜図５を用いて説明した半導体装置１は、バス幅拡大化と高クロック化を組み合わせて適用することにより、内部インタフェースの伝送速度を１２Ｇｂｐｓ以上に向上させた半導体装置である。
【００４６】
例えば図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ５１２ｂｉｔのデータバスの幅を持つ、所謂、ワイドＩ／Ｏメモリである。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、データバスの幅が１２８ｂｉｔのチャンネルを、それぞれ４つ備えており、この４チャンネルのバス幅を合計すると、５１２ｂｉｔとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ３Ｇｂｐｓ以上になっている。
【００４７】
このように、高クロック化とバス幅拡大化を組み合わせて適用する場合には、多数のデータ線を高速で動作させる必要があるため、ノイズの影響を低減する観点から、データの伝送距離を短縮することが好ましい。そこで、図４に示すように、ロジックチップＬＣとメモリチップＭＣ１は、ロジックチップＬＣとメモリチップＭＣ１の間に配置される導電性部材を介して電気的に接続されている。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間に配置される導電性部材を介して電気的に接続される。言い換えれば、半導体装置１では、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路に、配線基板２や図示しないワイヤが含まれない。また、半導体装置１では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。また、積層された複数の半導体チップの伝送経路中にボンディングワイヤを介在させない場合、ワイヤボンディングのスペースを省くことができるので、パッケージ全体の平面サイズを小型化することができる。
【００４８】
本実施の形態では複数の半導体チップ３同士を、ワイヤを介さずに接続する方法として、図６に示すように、半導体チップ３を厚さ方向に貫通する貫通電極（内部電極）３ｔｓｖを形成し、この貫通電極３ｔｓｖを介して積層された半導体チップ３同士を接続する技術を適用している。
【００４９】
例えば、ロジックチップＬＣは、表面３ａに形成された複数の表面電極（電極、パッドともいう）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッドともいう）３ｂｐを有している。また、ロジックチップＬＣは、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
【００５０】
図７に示すように、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（例えば、複数の表面電極３ａｐ１）は、表面３ａにおいて中央部に配置されている。また、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（例えば、複数の表面電極３ａｐ２）は、表面３ａの周縁部に表面３ａの辺（言い換えれば、側面３ｃ）に沿って配置されている。また、図８に示すように、ロジックチップＬＣが備える複数の裏面電極３ｂｐは、裏面３ｂにおいて中央部に配置されている。
【００５１】
図７に示す複数の表面電極３ａｐのうち、表面３ａの中央部に配置される複数の表面電極３ａｐ１は、図８に示す裏面３ｂの中央部に配置される複数の裏面電極３ｂｐと、図６に示す複数の貫通電極３ｔｓｖを介して電気的に接続されている。
【００５２】
図７に示す例では、複数の表面電極３ａｐのうち、表面３ａの周縁部に配置される複数の表面電極３ａｐ２には、貫通電極３ｔｓｖが接合されないものと、図６に示す貫通電極３ｔｓｖが接合されるものが混在する。つまり、図７に示す例では、複数の表面電極３ａｐ２は、内部インタフェース用の電極と外部インタフェース用の電極が混在する。一方、図７に示す複数の表面電極３ａｐのうち、表面３ａの周縁部に配置される複数の表面電極３ａｐ２の大部分は、図４に示す配線基板２を介して図示しない外部機器と電気的に接続されている。詳しくは、図６に示すように、突起電極７ｂおよび半田材７ｓを介して、ロジックチップＬＣの表面電極３ａｐと配線基板２のボンディングリード２ｆが電気的に接続されている。
【００５３】
また、例えば、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａに形成された複数の表面電極３ａｐ、および表面３ａと裏面３ｂとのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。複数の貫通電極３ｔｓｖのそれぞれは、半導体チップ３の厚さ方向に沿って（表面３ａ側から裏面３ｂ側に向かって）延びるように形成されている。
【００５４】
また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、最上段に搭載されるメモリチップＭＣ４は、表面３ａに形成された複数の表面電極３ａｐを有し、かつ複数の貫通電極３ｔｓｖは有していない。
【００５５】
図９に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が備える複数の表面電極３ａｐは、表面３ａにおいて中央部に配置されている。また、図１０に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３が備える複数の貫通電極３ｔｓｖは、裏面３ｂの中央部において、半導体基板から露出している。また、図６に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の複数の表面電極３ａｐとメモリチップＭＣ１、ＭＣ２、ＭＣ３の複数の貫通電極３ｔｓｖは、それぞれが厚さ方向に重なる位置に配置されている。
【００５６】
また、図９に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａ側（詳しくは、半導体基板の主面上）には、複数のメモリ領域（言い換えれば、記憶回路素子配列領域）ＭＲが設けられている。図９に示す例では、上記した４チャンネルに対応した四つのメモリ領域ＭＲが形成されている。各メモリ領域ＭＲには複数のメモリセル（言い換えれば、記憶回路素子）がアレイ状に配置されている。図５を用いて説明した主記憶回路ＭＭは、図９に示す複数のメモリ領域ＭＲにそれぞれ形成される。
【００５７】
本実施の形態では、図４に示すようにロジックチップＬＣ、およびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの表面３ａの中心部が重なるように積層する。このため、図９に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の複数の表面電極３ａｐを、表面３ａの中央部に配置することで、平面サイズの異なる各半導体チップ３を電気的に接続する伝送経路距離を短くすることができる。
【００５８】
半導体チップ３が備える各回路は、半導体チップ３の表面３ａ側に形成される。詳しくは、半導体チップ３は、例えばシリコン（Ｓｉ）からなる半導体基板（図示は省略）を備え、半導体基板の素子形成面である主面に、例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上（つまり、表面３ａ側）には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層（図示は省略）が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。半導体チップ３の表面３ａ（図４参照）に形成される複数の表面電極３ａｐは、半導体基板と表面３ａの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。
【００５９】
したがって、図６に示すように、半導体チップ３を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、表面電極３ａｐと貫通電極３ｔｓｖとを電気的に接続することで、半導体チップ３の表面３ａ側と裏面３ｂ側を電気的に接続する導通経路を形成することができる。このため、例えば、図６に示すメモリチップＭＣ１とメモリチップＭＣ２の接続構造のように、メモリチップＭＣ２の貫通電極３ｔｓｖとメモリチップＭＣ１の表面電極３ａｐとを、接続材７を介して電気的に接続すれば、メモリチップＭＣ１の回路とメモリチップＭＣ２の回路とを電気的に接続する事が出来る。
【００６０】
また、例えば、図６に示すロジックチップＬＣとメモリチップＭＣ１の接続構造のように、ロジックチップＬＣの裏面電極３ｂｐとメモリチップＭＣ１の貫通電極３ｔｓｖとを、接続材７を介して電気的に接続すれば、メモリチップＭＣ１の回路とロジックチップＬＣの回路とを電気的に接続する事が出来る。
【００６１】
また、例えば、図６に示すメモリチップＭＣ３とメモリチップＭＣ４の接続構造のように、メモリチップＭＣ４の表面電極３ａｐとメモリチップＭＣ３の表面電極３ａｐとを、接続材７を介して電気的に接続すれば、メモリチップＭＣ４の回路とメモリチップＭＣ３の回路とを電気的に接続する事が出来る。
【００６２】
上記のように、本実施の形態によれば、複数の半導体チップ３を、ワイヤを介さずに電気的に接続することができるので、データの伝送距離を短縮することができる。この結果、複数の伝送経路のそれぞれを高速化することができる。
【００６３】
なお、図６に示す例では、積層された複数の半導体チップ３には、表面３ａが配線基板２の上面２ａと対向する、所謂フェイスダウン実装方式で搭載されているものと、裏面３ｂが配線基板２の上面２ａと対向する、所謂フェイスアップ実装方式で搭載されているものと、が混在する。例えば、ロジックチップＬＣおよびメモリチップＭＣ４は、それぞれフェイスダウン実装方式（フリップチップ接続方式とも呼ぶ）により搭載されている。一方、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、フェイスアップ実装方式で搭載されている。図６に示すような積層構造になる理由については後述する。
【００６４】
また、複数の半導体チップ３の間を電気的に接続する接続材７には、突起電極（バンプ電極ともいう）７ｂ、半田材７ｓ、および導体柱７ｐなどの導電性部材が含まれる。突起電極７ｂは、例えばめっき法により形成された金属部材であって、図６に示す例では、無電解めっき法によりニッケル（Ｎｉ）、金（Ａｕ）を順に積層した金属部材である。なお、ニッケル部材の表面を覆う金（Ａｕ）膜の金（Ａｕ）成分は、半田材７ｓと接合すると、半田材７ｓ中に分散する場合がある。
【００６５】
また、図６に示す例では、メモリチップＭＣ１の裏面３ｂに形成された複数の突起電極７ｂはドーム状（半球状ともいう）の形状を成す。一方、ロジックチップＬＣの表面３ａに形成された複数の突起電極７ｂは、柱状（例えば円柱）の形状を成す。これら突起電極７ｂの形状は、突起電極７ｂを形成する際の製法に応じて異なるが、図６に示す実施態様には限定されない。
【００６６】
また、例えば、半田材７ｓは、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなる。半田材７ｓは、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。以下、本実施の形態において、半田材、あるいは半田成分について説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。
【００６７】
また、導体柱７ｐは、絶縁性部材（封止材層６や図示しないレジスト膜）に貫通孔を形成し、貫通孔内に、例えばめっき法により金属膜を埋め込むことにより形成された金属部材である。図６に示す例では、導体柱７ｐは、例えば、円柱状に形成された銅（Ｃｕ）から成る。なお、図６に示す、ロジックチップＬＣの表面３ａに形成された複数の突起電極７ｂは、導体柱７ｐと同様の形状を成し、同じ金属材料で形成されている。したがって、ロジックチップＬＣの表面３ａに形成された複数の突起電極７ｂを導体柱と呼ぶこともできる。
【００６８】
また、図６に示すロジックチップＬＣ、メモリチップＭＣ１、ＭＣ２、ＭＣ３のように、貫通電極３ｔｓｖを備える半導体チップ３は、厚さ、すなわち、表面３ａと裏面３ｂの離間距離は薄く（言い換えれば、小さく）することが好ましい。半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部（貫通孔および貫通しない穴を含む）を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極３ｔｓｖの径（すなわち、半導体チップ３の厚さ方向に対して直交方向の長さ）を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。
【００６９】
このため、ロジックチップＬＣ、メモリチップＭＣ１、ＭＣ２、ＭＣ３の厚さは、最上層に搭載されるメモリチップＭＣ４の厚さよりも薄く、例えば１００μｍよりも薄い。図６に示す例では、ロジックチップＬＣの厚さは、例えば５０μｍ程度、メモリチップＭＣ１、ＭＣ２、ＭＣ３の厚さはそれぞれ３０μｍ〜４０μｍ程度である。
【００７０】
上記のように、半導体チップ３を薄型化する場合、半導体チップ３を露出させた状態では、半導体チップ３が損傷する懸念がある。このため、本実施の形態では、図６に示すように、積層される半導体チップ３の間に、それぞれ封止材層６、あるいは接着材ＮＣＬを介在させている。これにより、半導体チップ３同士を電気的に接続する接続部、および各半導体チップ３を保護することができる。また、図４に示す例では、複数の半導体チップ３に封止体４を密着させて封止する。この場合、封止体４は半導体チップ３の保護部材として機能し、半導体チップ３の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ３を樹脂で封止することにより、半導体装置１の信頼性（耐久性）を向上させることができる。
【００７１】
＜半導体装置の製造方法＞
次に、図１〜図１０を用いて説明した半導体装置１の製造工程について説明する。図１１は、図１〜図１０を用いて説明した半導体装置の製造工程の概要を示す説明図である。また、図１２は、図１１に示すチップ積層体準備工程で準備するチップ積層体の斜視図である。
【００７２】
本実施の形態では、図１１に示すチップ積層体準備工程において、例えば図１２に示すように、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層されたチップ積層体（積層体、メモリチップ積層体、半導体チップ積層体、半導体装置ともいう）ＭＣＳを準備する。本セクションでは、図１１に示す工程フローに沿って製造工程の概要を説明する前に、図１２に示すチップ積層体ＭＣＳの製造方法について説明する。
【００７３】
＜チップ積層体準備工程の詳細＞
図１３は、図１１に示すチップ積層体準備工程の詳細な工程フローを示す説明図である。図１２に示すように、チップ積層体ＭＣＳは、複数の半導体チップ３が封止材層６を介して積層されている。また、図６を用いて説明したように、複数の半導体チップ３のそれぞれは、導体柱７ｐおよび貫通電極３ｔｓｖを介して、互いに電気的に接続されている。また、チップ積層体ＭＣＳの実装面には、チップ積層体ＭＣＳの外部端子となる複数の突起電極７ｂが形成されている。図４に示す例では、メモリチップＭＣ１の裏面３ｂがロジックチップＬＣの裏面３ｂと対向配置される実装面になるので、図１２に示すように、メモリチップＭＣ１の裏面３ｂに複数の突起電極７ｂが形成されている。
【００７４】
このように、複数の半導体チップ３が互いに電気的に接続され、かつ、外部端子となる複数の突起電極７ｂを有しているチップ積層体ＭＣＳは、半導体装置として定義することもできる。
【００７５】
図１２に示すチップ積層体ＭＣＳは、図４に示すロジックチップＬＣ上に、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれを、封止材層６を介して順次積み上げて形成することもできる。しかし、図１１に示す組立工程を簡略化し、全体として製造効率を向上させる観点からは、チップ積層体ＭＣＳを先に組み立てておいて、図１１に示すチップ積層体搭載工程で搭載する方が好ましい。メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層したチップ積層体ＭＣＳを形成する場合、例えば、図１１に示すチップ積層体準備工程は、他の工程とは別の場所で、独立して行うことができる。例えば、チップ積層体ＭＣＳは、図１１に示す組立の各工程が行われる事業所とは別の事業所で独立して組立てることも可能である。
【００７６】
特に、本実施の形態のように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの平面サイズ、すなわち、図９に示す表面３ａの平面寸法および図１０に示す裏面３ｂの平面寸法が同じである場合には、以下で説明するように、半導体ウエハの状態で積層した後、切断する製造方法の方が効率的である。そこで、本実施の形態では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４に相当する複数のチップ形成領域が形成された半導体ウエハを積層した後で、ウエハ積層体を切断することにより、複数のチップ積層体を取得する製造方法について説明する。
【００７７】
まず、半導体ウエハを積層した後で、ウエハ積層体を切断することにより、複数の積層体を取得する製造方法に関し、本願発明者が検討した検討例について説明する。図１４は、図１３に対する検討例である工程フローを示す説明図である。また、図１５は、図１４に示す個片化工程において、ウエハ積層体を個片化する状態を模式的に示す断面図である。なお、図１３に示す工程フローと図１４に示す工程フローとは、第１、第２、第３、および第４溝形成工程の有無が相違するが、他の点では同様である。また、図１５では、図６に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４との対応関係を判り易くするため、ダイシングテープ４０に近い側から順に、半導体ウエハＷＨ４、ＷＨ３、ＷＨ２、ＷＨ１が積層された構造を示している。
【００７８】
すなわち、半導体ウエハＷＨ４が有する複数のチップ形成領域５０ａのそれぞれには、図６に示すメモリチップＭＣ４に相当する複数の半導体素子が形成されている。同様に、半導体ウエハＷＨ３、ＷＨ２、ＷＨ１が有する複数のチップ形成領域５０ａのそれぞれには、図６に示すメモリチップＭＣ３、ＭＣ２、ＭＣ１に相当する複数の半導体素子が形成されている。以下では、図６に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４と、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３、ＷＨ４との対応関係について、繰り返しの説明は省略するが、他の図においても上記の対応関係として説明する。
【００７９】
図１４および図１５に示す実施態様では、半導体ウエハＷＨ４、ＷＨ３、ＷＨ２、ＷＨ１のそれぞれを、封止材層６を介して積層してウエハ積層体ＷＨＳを形成する。図１５に示すように、半導体ウエハＷＨ４、ＷＨ３、ＷＨ２、ＷＨ１のそれぞれには、複数のチップ形成領域（チップ形成部ともいう）５０ａと、隣り合うチップ形成領域５０ａの間に配置されるダイシング領域（切削加工領域、切断領域、切断部ともいう）５０ｂが設けられている。そして、ウエハ積層体ＷＨＳを形成した後で、ダイシングブレード４１をダイシング領域５０ｂに沿って走行させることで、ウエハ積層体ＷＨＳを複数のチップ積層体ＭＣＳに分割する。つまり、複数の半導体ウエハ５０を積層した後で、ウエハ積層体ＷＨＳを切断して複数のチップ積層体ＭＣＳを取得する製造方法である。
【００８０】
このように、複数の半導体ウエハ５０を積層した後で、ウエハ積層体ＷＨＳを切断する製造方法の場合、複数のチップ形成領域５０ａのそれぞれの位置合わせを行う工程や、封止材層６と半導体ウエハ５０を接着固定させる工程などをウエハ単位で一括して行うことができる。このため、個々の半導体チップ３を順次積層する方法と比較して製造効率を向上させることができる。
【００８１】
また、図１４に示す例では、半導体ウエハを搭載する第２、第３、および第４ウエハ搭載工程の後で、それぞれ図１５に示す半導体ウエハ５０の裏面３ｂを研削する工程を行っている。つまり、半導体ウエハ５０を搭載した後で、半導体ウエハ５０の厚さを薄くするので、半導体ウエハ５０を搭載する工程は、半導体ウエハ５０の厚さが厚い状態で行う。例えば、直径が３００ｍｍの規格の半導体ウエハであれば、７７５μｍ程度の厚さで図１４に示す第２、第３、および第４ウエハ搭載工程を行うことができる。このため、搭載工程時に半導体ウエハ５０が損傷することを防止または抑制することができる。
【００８２】
ところが、本願発明者の検討によれば、図１４および図１５に示す製造方法では、個片化工程において、半導体チップ３の一部が損傷する場合があることが判った。図１５に示すように、複数の半導体ウエハ５０のそれぞれを、封止材層６を介して積層する方式の場合、ダイシング領域５０ｂにも封止材層６が存在することになる。詳細は後述するが、封止材層６には、積層される半導体ウエハ５０同士を接着固定する接着材としての機能が要求され、半導体ウエハ５０を構成する半導体材料（例えばシリコン）とは異なる物性を有する絶縁材料により構成されている。つまり、図１５に示すようにダイシングブレード４１により、切削加工を施す場合、半導体ウエハ５０を切削加工する場合と、封止材層６を切削加工する場合とでは、ダイシングブレード４１の回転数や砥粒の平均粒径、押し付け圧力などの切削加工条件の最適値が大きく異なる。
【００８３】
このため、図１５に示すようにダイシングブレード４１により、半導体ウエハ５０と封止材層６を一括して切削加工する場合には、半導体ウエハ５０のダイシング領域５０ｂの近傍に過剰な負荷が加わる場合がある。例えば、封止材層６を切削可能な条件で、半導体ウエハ５０を切削加工すると、半導体ウエハ５０のチップ形成領域５０ａの周縁部がひび割れたり、欠けたりする、チッピング現象が発生する場合がある。
【００８４】
また、ダイシングブレード４１の切削加工面に、封止材層６の切削屑が付着して目詰まりした場合には、チッピング現象の発生頻度が増大する。また、半導体ウエハ５０の厚さが薄くなる程、チッピング現象の発生頻度は高くなる。また、切削加工幅が狭くなる程、局所的に応力が集中し易くなるので、チッピング現象の発生頻度が高くなる。また、チッピング現象が最上層の半導体ウエハ５０において発生した場合には、目視、あるいは光学的な検査方法により、チッピング箇所を検出することができる。しかし、チッピング現象が、下層の半導体ウエハ５０において発生した場合には、チッピング箇所を検出することが難しい。また、上記チッピング現象は、チップ積層体ＭＣＳ、あるいは、チップ積層体ＭＣＳが搭載された半導体装置１（図４参照）の信頼性低下の原因になる。
【００８５】
そこで、本願発明者は、チップ積層体ＭＣＳ、あるいは、チップ積層体ＭＣＳが搭載された半導体装置１（図４参照）の信頼性を向上させる観点から、以下で説明する実施態様を見出した。
【００８６】
以下で説明する本実施の態様の概要を先に説明すると、ダイシング領域５０ｂと重なる領域に配置された封止材層６を予め取り除いた状態で複数の半導体ウエハ５０を積層する。そして、封止材層６が取り除かれたダイシング領域５０ｂに沿ってダイシングブレード４１を走行させることで、複数のチップ積層体ＭＣＳを取得するものである。これにより、図１３に示す個片化工程においては、ダイシングブレード４１で封止材層６を切削する必要がなくなる。
【００８７】
また、ダイシングブレード４１により封止材層６を切削する必要がなくなれば、半導体ウエハ５０を対象として、切削加工条件を最適化することができる。このため、上記したチッピング現象の発生を防止または抑制することができる。また、図１３に示す個片化工程においてチッピング現象の発生を防止または抑制すれば、チップ積層体ＭＣＳ、あるいは、チップ積層体ＭＣＳが搭載された半導体装置１（図４参照）の信頼性を向上させることができる。
【００８８】
以下、図１３に示す工程フローの詳細について、順に説明する。なお、図１３に示す第１、第２、第３および第４ウエハ準備工程のそれぞれは、工程フローが共通するので、以下ではウエハ準備工程として一括して説明する。
【００８９】
＜ウエハ準備工程＞
まず、図１３に示す第１、第２、第３、および第４ウエハ準備工程では、図１６および図１７に示すように、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３、ＷＨ４を、それぞれ準備する。図１６は、図１３に示す第１、第２、第３および第４ウエハ準備工程のそれぞれで準備する半導体ウエハの平面図である。また、図１７は図１６のＡ−Ａ線に沿った拡大断面図である。また、図１８は、図１３に示す第１、第２、第３、および第４ウエハ準備工程に含まれる詳細な工程、および第１、第２、第３、および第４溝形成工程を示す説明図である。
【００９０】
なお、図１８のウエハ準備工程で製造する半導体ウエハＷＨ１、ＷＨ２、ＷＨ３、ＷＨ４（図１７参照）のそれぞれは平面視における構造が同様なので、図１６では一枚の半導体ウエハ５０を代表的に示している。一方、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３と、半導体ウエハＷＨ４とは、断面構造が異なる。このため、図１７では、断面構造が互いに同じである半導体ウエハＷＨ１、ＷＨ２、ＷＨ３を上段に、断面構造が他とは異なる半導体ウエハＷＨ４を下段に示している。また、以下の説明において、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３、ＷＨ４に共通する構成について説明する時は、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３、ＷＨ４の総称として、半導体ウエハ５０の呼称を用いて説明する。一方、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３にはあるが、半導体ウエハＷＨ４にはない構成については、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３として説明する。また、半導体ウエハＷＨ４にはあるが、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３にはない構成については、半導体ウエハＷＨ４として説明する。
【００９１】
また、図１６および図１７では、見易さのため、チップ形成領域５０ａの数を少なく（例えば図１６に示す例では、１６個）して記載している。ただし、チップ形成領域５０ａの数は、図１６に示す態様には限定されず、１６個よりも多くすることもできる。また、図１６ではチップ形成領域５０ａとダイシング領域５０ｂとの境界を示すため、チップ形成領域５０ａおよびダイシング領域５０ｂの輪郭を二点鎖線で示す。しかし、チップ形成領域５０ａおよびダイシング領域５０ｂは、図１３に示す個片化工程において分割される領域、および切削加工される予定領域なので、実際に視認可能な境界線が存在する必要はない。
【００９２】
図１７に示すように、ウエハ準備工程で準備する半導体ウエハ５０は、表面３ａおよび裏面３ｂ２を有している。また、半導体ウエハ５０は、表面３ａを区画する、複数のチップ形成領域５０ａが設けられている。また、図１６および図１７に示すように、半導体ウエハ５０は、複数のチップ形成領域５０ａのうち、互いに隣り合うチップ形成領域５０ａの間に、図１３に示す個片化工程において切削加工が施される予定領域である、ダイシング領域（切削加工領域、切断領域ともいう）５０ｂを有している。
【００９３】
この複数のチップ形成領域５０ａのそれぞれは、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４に相当する。このように複数のチップ形成領域５０ａを有する半導体ウエハ５０を用いる場合、図示しない半導体基板の素子形成面上に回路素子を形成する際に、複数のチップ形成領域５０ａに対して一括して処理を施すことができる。このため、半導体チップの製造効率を向上させることができる。
【００９４】
また図１７に示すように、半導体ウエハ５０の複数のチップ形成領域５０ａのそれぞれには、表面３ａに、複数の表面電極３ａｐが形成されている。また、複数の表面電極３ａｐには、複数の導体柱７ｐがそれぞれ接続されている。この複数の表面電極３ａｐは、図６に示す複数の表面電極３ａｐと同じ部材である。また、図１７に示す複数の導体柱７ｐは、図６に示す半導体チップ３の間を電気的に接続する複数の導体柱７ｐと同じ部材である。
【００９５】
また、図１７に示すように、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３のそれぞれには、表面３ａと裏面３ｂ２との間に、複数の内部電極３ｉｖが形成されている。この複数の内部電極３ｉｖは、図６に示す複数の貫通電極３ｔｓｖに相当する金属部材であって、半導体ウエハの厚さ方向に延びるように形成されている。また、複数の内部電極３ｉｖは、表面３ａにおいて表面電極３ａｐと接続されている。言い換えれば、複数の内部電極３ｉｖは、複数の表面電極３ａｐを介して複数の導体柱７ｐと電気的に接続されている。
【００９６】
一方、図１７の下段に示すように、半導体ウエハＷＨ４には、複数の内部電極３ｉｖは形成されていない。半導体ウエハＷＨ４は、図６に示すように、配線基板２上に搭載する際に、最上段に搭載されるメモリチップＭＣ４に対応する半導体ウエハなので、貫通電極３ｔｓｖを形成する必要がない。このため、半導体ウエハＷＨ４には、複数の内部電極３ｉｖは形成されていない。
【００９７】
また、半導体ウエハ５０の表面３ａ上には、封止材層６が形成されている。封止材層６は、図１２に示すように、複数の半導体チップ３のそれぞれを接着固定する接着材として機能する樹脂材である。また、図６に示すように、封止材層６は、厚さ方向に隣り合う半導体チップ３を電気的に接続する接続部（図６では、表面電極３ａｐと貫通電極３ｔｓｖを接続する導体柱７ｐ）を封止する樹脂材である。
【００９８】
本実施の形態では、図１８に示すように封止材層６（図１７参照）を形成した後、封止材層６に貫通孔を形成し、貫通孔に金属を埋め込むことで、導体柱７ｐ（図６参照）を形成する。したがって、封止材層６には、導体柱７ｐを形成するために必要な物性的特性を有していることが要求される。
【００９９】
例えば、フォトリソグラフィ技術を適用して複数の貫通孔を形成するためには、封止材層６（図１７参照）は、感光性樹脂である必要がある。また例えば、貫通孔に金属を埋め込んだ後、余分な金属を取り除く際に、ＣＭＰ（化学的機械的研磨法；Chemical Mechanical Polishing）などの研磨技術を適用する場合には、封止材層６には、研磨部材を押し当てても潰れない強度が要求される。このため、例えば熱や光などのエネルギーを付与することで硬化する樹脂材料を用いて封止材層６を形成することが好ましい。また例えば、図１３に示すように、本実施の形態では、封止材層６（図１７参照）が形成された状態の半導体ウエハ５０（図１７参照）を順次積層して接着固定する。このため、一度硬化した封止材層６の露出面に、例えば、熱や光などのエネルギーを付与することで、露出面の粘着性が向上するような樹脂材料を用いて封止材層６を形成することが好ましい。また、図６に示すように、半導体チップ３を電気的に接続する複数の接続部を封止するためには、絶縁性材料であることが必要である。
【０１００】
上記のような材料として、本実施の形態では、例えばＰＢＯ（ポリベンゾオキサゾール；Polybenzoxazole）を用いて封止材層６を形成している。ただし、上記のような特性を有する樹脂材料であれば、種々の変形例を適用することができる。例えば、ポリイミドや、ＢＣＢ（ベンゾシクロブテン；Benzocyclobutene）などの感光性ポリマーを適用することもできる。
【０１０１】
また封止材層６を構成するＰＢＯは、常温（例えば２５℃）では液体である。このため、半導体ウエハ５０上に封止材層６を形成する工程では、液体のＰＢＯを、例えばスピンコート法などの塗布技術を用いて半導体ウエハ５０の上面３ａ上に塗布した後で、硬化させる。したがって、図１７に示すように、封着材層６は、チップ形成領域５０ａ上に選択的に配置されるのではなく、チップ形成領域５０ａおよびダイシング領域５０ｂを含む表面３ａ上に一様に形成されている。
【０１０２】
また、図１７に示すように、複数の導体柱７ｐのそれぞれは、封止材層６に覆われ、かつ、複数の導体柱７ｐのそれぞれの一部（図１７では先端部）が封止材層６から露出している。このように導体柱７ｐの一部を封止材層６から露出させることで、導体柱７ｐを介して複数の半導体ウエハ５０を電気的に接続することが可能になる。
【０１０３】
次に、図１８に示す工程フローに沿って、図１６および図１７に示す半導体ウエハ５０の製造方法を説明する。なお、図１７に示す半導体ウエハＷＨ４を製造する場合には、図１８に示す孔形成工程および導体柱形成工程を省略することができるが、その他の工程は共通する。したがって、以下では、図１７に示す半導体ウエハＷＨ１、ＷＨ２、ＷＨ３の製造方法について説明する。図１９は、図１８に示す半導体基板準備工程において準備する半導体基板を示す拡大断面図である。また、図２０は、図１９に示す半導体基板に複数の孔を形成した状態を示す拡大断面図である。また、図２１は、図２０に示す複数の孔に、金属材料を埋め込んだ状態を示す拡大断面図である。また、図２２は、図２１に示す半導体基板の主面上にチップ配線層を形成した状態を示す拡大断面図である。また、図２３は図２２に示す半導体ウエハの表面に封止材層を積層した状態を示す拡大断面図である。また、図２４は、図２３に示す封止材層に、複数の貫通孔を形成した状態を示す拡大断面図である。また、図２５は、図２４に示す複数の貫通孔に金属材料を埋め込んで導体柱を形成した状態を示す拡大断面図である。
【０１０４】
まず、図１８に示す半導体基板準備工程として、図１９に示す半導体基板ＳＳを準備する。半導体基板ＳＳは、例えばシリコン（Ｓｉ）から成り、平面視において円形を成す。半導体基板ＳＳの平面形状は、図１６に示す半導体ウエハ５０の平面形状と同様なので、図示は省略する。
【０１０５】
半導体基板ＳＳは、半導体素子形成面である主面（表面、上面ともいう）ＳＳｆおよび主面ＳＳｆの反対側の裏面（主面、下面ともいう）ＳＳｂを有する。主面ＳＳｆは、半導体素子を形成する面であって、厳密には、図１７に示す表面３ａと裏面３ｂ２の間であって、表面３ａから１μｍ〜数μｍ程度の位置に配置されている。一方、裏面ＳＳｂは図１７に示す裏面３ｂ２と同一の面である。また、半導体基板ＳＳの厚さは、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の厚さよりも厚く、例えば７００〜８００μｍ程度（厳密には、例えば、７７５μｍ）である。
【０１０６】
次に、図１８に示す孔形成工程として、図２０に示すように内部電極３ｉｖ（図１７参照）を形成するための孔（穴、開口部）３ｔｓｈを形成する。図２０に示す例では、マスク２５を半導体基板ＳＳの主面ＳＳｆ上に配置して、エッチング処理を施すことにより孔３ｔｓｈを形成する。孔３ｔｓｈの深さは、図１３に示す第２、第３および第４ウエハ裏面研削工程を行った後の半導体ウエハの厚さよりも大きければ良い。すなわち、図６に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３の厚さよりも厚ければ良い。例えば、本工程で形成する孔３ｔｓｈの深さは、研削した後の半導体ウエハの厚さが３０μｍ〜５０μｍ程度であれば、このウエハの厚さに数μｍ（１桁）の厚さを加算した深さ（例えば、３１μｍ〜５１μｍ程度）である。
【０１０７】
ただし、図６に示す貫通電極３ｔｓｖと導体柱７ｐとの接続部における電気的接続信頼性を向上させる観点からは、貫通電極３ｔｓｖの露出面積をある程度大きくすることが好ましい。したがって、エッチング加工により孔３ｔｓｈの底面が湾曲することを考慮して、孔３ｔｓｈの深さを決定することが好ましい。例えば、研削した後の半導体ウエハの厚さが３０μｍ〜５０μｍ程度であれば、本工程で形成する孔３ｔｓｈの深さは、ウエハの厚さに数十μｍ（２桁）の厚さを加算した深さ４０μｍ〜６０μｍ程度とすることが好ましい。
【０１０８】
次に、内部電極形成工程として、図２１に示すように複数の孔３ｔｓｈ内に金属材料を埋め込んで複数の内部電極３ｉｖを形成する。本工程で埋め込まれる金属材料としては、例えば銅（Ｃｕ）を例示することができる。また、金属材料を埋め込む工法は、例えばめっき法を例示することができる。
【０１０９】
また、図示は省略するが、ウエハ準備工程には、半導体基板ＳＳの主面ＳＳｆに、不純物濃度が異なる複数の半導体領域、および絶縁層を組み合わせて構成される、複数の半導体素子を形成する工程（すなわち、半導体素子形成工程）が含まれる。この半導体素子形成工程は、例えば、図１８に示す内部電極形成工程と、配線層形成工程の間に行うことができる。あるいは、半導体基板準備工程において準備する半導体基板ＳＳの主面ＳＳｆに、予め半導体素子を形成しておくこともできる。
【０１１０】
次に、配線層形成工程として、図２２に示すように、半導体基板ＳＳの主面ＳＳｆ上に、絶縁層により互いに絶縁された導体パターンを備える、配線層（詳しくは、半導体チップ用配線層）３ｄを形成する。配線層３ｄの上面は、半導体ウエハ５０（図２２の例では半導体ウエハＷＨ１、ＷＨ２、ＷＨ３）の表面３ａを構成する。なお、図１７に示す半導体ウエハＷＨ４は、図２２に示す複数の内部電極３ｉｖが形成されていない点を除き、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３と同様である。本工程では、配線層３ｄの最上層に表面電極３ａｐを形成し、複数の内部電極３ｉｖと複数の表面電極３ａｐをそれぞれ電気的に接続する。また、本工程では、半導体基板ＳＳの主面ＳＳｆ上に形成された複数の半導体素子と複数の表面電極３ａｐとを電気的に接続する。
【０１１１】
次に、封止材層形成工程では、図２３に示すように半導体ウエハ５０の表面３ａ上に封止材層６を形成する。封止材層６は、上記したように、ＰＢＯなど、常温で液体の樹脂により構成されている。このため、本工程では、例えば、液体樹脂を表面３ａ上に滴下して、半導体ウエハ５０を回転させることで表面３ａ上に封止材層６を形成する、スピンコート法を適用することができる。また、封止材層６には、例えば熱硬化性の樹脂成分が含まれており、表面３ａが封止材層６に覆われた半導体ウエハ５０を加熱することにより、封止材層６を硬化させることができる。
【０１１２】
次に、貫通孔形成工程として、図２４に示すように、封止体層６を厚さ方向に貫通する複数の貫通孔６ｔｈを形成する。複数の貫通孔６ｔｈは、複数の表面電極３ａｐと厚さ方向に重なる位置に形成される。つまり、本工程では、半導体ウエハ５０に形成された複数の表面電極３ａｐを封止材層６から露出させるように、封止材層６に複数の貫通孔６ｔｈを形成する。封止材層６は、上記したように、ＰＢＯなどの感光性樹脂により構成されており、フォトリソグラフィ技術により、複数の貫通孔６ｔｈを形成することができる。
【０１１３】
次に、導体柱形成工程として、図２５に示すように、複数の貫通孔６ｔｈのそれぞれに金属材料を埋め込んで、複数の表面電極３ａｐと電気的に接続される複数の導体柱７ｐを形成する。本工程では、例えば、めっき法により導体柱７ｐを形成することができる。また、貫通孔６ｔｈ内に金属材料（例えば銅）を埋め込む際に、封止材層６の上面６ａ上にも金属材料が形成される場合がある。この場合、ＣＭＰなどの研磨技術により、封止材層６の上面６ａを研磨することにより、複数の導体柱７ｐのそれぞれを、電気的に分離することができる。
【０１１４】
以上の各工程により、図１６および図１７に示す半導体ウエハ５０を製造することができる。なお、半導体ウエハＷＨ４を形成する場合には、上記した工程のうち、孔形成工程および内部電極形成工程を省略することができる。
【０１１５】
＜溝形成工程＞
次に、図１３に示す第１、第２、第３、および第４溝形成工程では、図２６に示すように、半導体ウエハ５０の表面３ａ側に、ダイシング領域５０ｂに沿って溝５０ｔｒを形成し、ダイシング領域５０ｂ上の封止材層６を取り除く。図２６は、図１７に示す半導体ウエハに溝を形成した状態を示す断面図である。また、図２７は、図２６に示すダイシング領域の一つを拡大して示す拡大断面図である。
【０１１６】
図２６に示すように、溝形成工程では、ダイシング領域５０ｂ上の封止材層６を選択的に取り除く。本工程では、少なくとも、ダイシング領域５０ｂの封止材層６が取り除くことが出来れば良いので、例えば切削加工により封止材層６を除去する方法の他、レーザ照射により除去する方法など、種々の変形例を適用することができる。本実施の形態では、一例として、図２７に示すように、ダイシングブレード４２を用いた切削加工を施すことで、封止材層６を除去する実施態様について説明する。ダイシングブレード４２を用いた切削加工により、封止材層６を除去する場合、封止材層６を除去するための特別な製造装置を必要としない点で好ましい。
【０１１７】
図２７に示すように、本実施の形態では、ダイシングブレード４２を走行させることでダイシング領域５０ｂに切削加工を施し、ダイシング領域５０ｂ上において、半導体ウエハ５０の表面３ａを覆うように形成された、封止材層６を取り除く。また、図２６および図２７に示す例では、ダイシングブレード４２（図２７参照）を走行させることにより、半導体ウエハ５０のダイシング領域５０ｂの一部も取り除く。このように、ダイシング領域５０ｂにおいて、封止材層６とともに半導体ウエハ５０の一部を取り除くことで、封止材層６を確実に除去することができる。
【０１１８】
図２７に示すダイシングブレード４２は、円形またはリング状の外形形状を成す薄板の外周に、例えば、ダイヤモンドなどの砥粒を固着させた切削加工治具である。また、ダイシングブレード４２は、円形またはリング形を成す平面の中心を回転軸として回転させることにより、外周に固着した砥粒が、切削対象物を切削する回転刃である。ダイシングブレード４２を、ダイシング領域５０ｂが延びる方向（例えば図１６参照）に沿って走行させると、半導体ウエハ５０には、ダイシング領域５０ｂに沿って溝５０ｔｒが形成される。溝５０ｔｒは、半導体ウエハ５０の厚さ方向に沿って、半導体ウエハ５０の表面３ａと裏面３ｂ２との間に位置する底面５０ｔｒｂを有している。
【０１１９】
溝５０ｔｒの幅（すなわち、切削加工幅）ＷＴ１は、ダイシングブレード４２の幅ＷＢ１により規定され、例えば本実施の形態では、４０μｍ〜６０μｍ程度である。また、溝５０ｔｒの深さＤＴ１は、ダイシングブレード４２の押し付け圧力や、回転数、あるいはダイシング領域５０ｂに沿った走行速度などの切削加工条件により規定されるが、半導体ウエハ５０上の封止材層６を取り除く観点からは特に限定されない。ただし、溝５０ｔｒを形成した後、半導体ウエハ５０を搬送するためには、複数のチップ形成領域５０ａが繋がっている必要があるので、溝５０ｔｒの深さＤＴ１は、半導体ウエハ５０の厚さＴ１よりも小さい。また、上記した半導体ウエハの搬送時に、半導体ウエハ５０の損傷を防止する観点からは、溝５０ｔｒの深さＤＴ１は、半導体ウエハ５０の厚さＴ１の半分以下であることが好ましい。また、図１３に示す個片化工程において、切削加工を施す部分を少なくする観点からは、図１３に示す第１、第２および第３ウエハ裏面研削工程後の半導体ウエハＷＨ１、ＷＨ２、ＷＨ３（図２７参照）の厚さよりも大きくすることが好ましい。例えば本実施の形態では、図１３に示す第１、第２および第３ウエハ裏面研削工程において、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３の厚さをそれぞれ３０μｍ〜５０μｍ程度にするので、深さＤＴ１は、８０μｍ程度にしている。
【０１２０】
ところで、本実施の形態の溝形成工程では、ダイシングブレード４２により、封止材層６および半導体ウエハ５０の両方を一括して切削加工することになる。このため、上記したように、回転数や砥粒の平均粒径、押し付け圧力などの切削加工条件の最適値が異なる複数の部材を一括して切削することになる。
【０１２１】
しかし、本実施の形態では、半導体ウエハ５０を完全に切断する訳ではなく、半導体ウエハ５０の表面３ａ側の一部を切削するのみである。また、切削加工時の半導体ウエハ５０の厚さＴ１は、例えば７７５μｍ程度の厚さを有している。このため、ダイシングブレード４２の回転数や砥粒の平均粒径、押し付け圧力などの切削加工条件が、半導体ウエハ５０を切削するための最適値からずれていたとしても、上記したチッピング現象は発生し難い。
【０１２２】
また、本実施の形態の溝形成工程で用いるダイシングブレード４２は、図１３に示す個片化工程で用いるダイシングブレード（詳細は後述）よりも、切削加工幅、すなわち、図２７に示す幅ＷＴ１が大きい。このため、切削加工時に、局所的に応力が集中し難くなるので、チッピング現象の発生を防止または抑制することができる。
【０１２３】
上記の通り、本工程では、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３、ＷＨ４のそれぞれについて、ダイシング領域５０ｂに沿って、溝５０ｔｒを形成する。これにより、ダイシング領域５０ｂ上の封止材層６は取り除かれる。言い換えれば、本工程が完了した後の半導体ウエハＷＨ１、ＷＨ２、ＷＨ３、ＷＨ４のそれぞれは、チップ形成領域５０ａ上は封止材層６に覆われ、かつダイシング領域５０ｂ上は封止材層６が配置されていない。
【０１２４】
＜第２ウエハ搭載工程＞
次に、図１３に示す第２ウエハ搭載工程では、図２８に示すように、半導体ウエハＷＨ４の表面３ａと、半導体ウエハＷＨ３の表面３ａとが対向するように配置した状態で、半導体ウエハＷＨ３、ＷＨ４を、封止材層６を介して接着固定する。図２８は、図１３に示す第２ウエハ搭載工程において半導体ウエハを積層した状態を示す断面図である。また、図２９は、図２８に示すダイシング領域の一つを拡大して示す拡大断面図である。また、図３０は、図２８に示すチップ形成領域において、複数の表面電極が形成された領域周辺を拡大して示す拡大断面図である。なお、図１３に示す例では、図２８〜図３０に示す半導体ウエハＷＨ４が図１３に示す第１ウエハに相当し、図２８〜図３０に示す半導体ウエハＷＨ３が図１３に示す第２ウエハに相当する。
【０１２５】
図２８に示すように、第２ウエハ搭載工程では、半導体ウエハＷＨ４の表面３ａ上に半導体ウエハＷＨ３を搭載する。詳しくは、例えば図２６に示す半導体ウエハＷＨ３の上下を反転し、半導体ウエハＷＨ４の表面３ａと、半導体ウエハＷＨ３の表面３ａとが対向するように配置した状態で、半導体ウエハＷＨ３、ＷＨ４の封止材層６を貼り合わせる。言い換えれば、半導体ウエハＷＨ４の表面３ａ側と半導体ウエハＷＨ３の表面３ａ側とを、封止材層６を介して貼り合わせる。
【０１２６】
また、本工程では、半導体ウエハＷＨ４の複数のチップ形成領域５０ａのそれぞれと半導体ウエハＷＨ３の複数のチップ形成領域５０ａのそれぞれとを、電気的に接続する。詳しくは、半導体ウエハＷＨ４の複数のチップ形成領域５０ａのそれぞれに形成された複数の導体柱７ｐと、半導体ウエハＷＨ３の複数のチップ形成領域５０ａのそれぞれに形成された複数の導体柱７ｐとを対向接触させて、電気的に接続する。このため、本工程では、半導体ウエハＷＨ４の複数のチップ形成領域５０ａと、半導体ウエハＷＨ３の複数のチップ形成領域５０ａとがそれぞれが重なり、かつ、半導体ウエハＷＨ４の表面３ａが半導体ウエハＷＨ３の表面３ａと対向するように配置する。
【０１２７】
本実施の形態の封止材層６を構成する樹脂は、一度硬化させた後でも加熱すると、露出面に粘着性が生じる性質を有している。また、上記したように封止材層６を形成する工程において、熱硬化性樹脂の全てを硬化させない、所謂、仮硬化の状態に留めれば、本工程において粘着性をさらに向上させることができる。そして、本工程では、図２９に示すように、半導体ウエハＷＨ４の表面３ａ上に形成された封止材層６の上面６ａと、半導体ウエハＷＨ３の表面３ａ上に形成された封止材層６の上面６ａとを加熱しながら密着させ、密着面に対して荷重を加える。これにより、封止材層６の密着面、すなわち、封止材層６の上面６ａが接合される。
【０１２８】
また、図３０に示すように半導体ウエハＷＨ４の表面３ａ上に形成されている複数の導体柱７ｐと、半導体ウエハＷＨ３の表面３ａ上に形成されている複数の導体柱７ｐとは、対向接触した状態で、周囲の封止材層６が接合される。このため対向接触する複数の導体柱７ｐ同士は電気的に接続される。
【０１２９】
上記の通り、本工程では、複数の導体柱７ｐ同士を対向接触させた状態で、封止材層６を接合する。そしてこの状態で、封止材層６を再硬化させることにより、半導体ウエハＷＨ４上に半導体ウエハＷＨ３を接着固定することができる。なお、図２９および図３０では、封止材層６の接合界面の位置を判り易く示すため、二点鎖線を付して上面６ａの位置を明示しているが、封止材層６の接合界面が、視認困難になる程度まで一体化させることが可能である。封止材層６の接合強度を向上させる観点からは、封止材層６の接合界面が、視認困難になる程度まで一体化させることが好ましい。
【０１３０】
＜第２ウエハ裏面研削工程＞
次に、図１３に示す第２ウエハ裏面研削工程では、図３１に示すように、半導体ウエハＷＨ３の裏面３ｂ２を研削して、複数の内部電極３ｉｖのそれぞれを露出させる。図３１は、図１３に示す第２ウエハ裏面研削工程において上段側の半導体ウエハの裏面を研削した状態を示す断面図である。また、図３２は、図３１に示すダイシング領域の一つを拡大して示す拡大断面図である。また、図３３は、図３１に示すチップ形成領域において、複数の表面電極が形成された領域周辺を拡大して示す拡大断面図である。
【０１３１】
なお、図３１〜図３３では、研削処理を施す前の裏面３ｂ２の位置を明示するため、研削前の半導体ウエハＷＨ３の輪郭を二点鎖線で示している。また、図３２および図３３では、半導体基板ＳＳに対して研削処理を施した後、露出面に絶縁膜を形成し、再度研削を行った後の状態を示している。
【０１３２】
図３１に示すように、本工程では、半導体ウエハＷＨ３の裏面３ｂ２側に対して研削処理を施し、半導体ウエハＷＨ３の厚さを薄くする。例えば、本実施の形態では、図６に示すメモリチップＭＣ３の厚さが３０μｍ〜５０μｍ程度なので、半導体ウエハＷＨ３の表面３ａからの高さが、３０μｍ〜５０μｍ程度の高さになるまで研削処理を施す。研削方法は、例えばＣＭＰ法により行うことができる。
【０１３３】
図３３に詳細に示すように、本工程では、まず、ＣＭＰ法により、半導体ウエハＷＨ３を構成する半導体基板ＳＳを研削し、複数の内部電極３ｉｖの一部（詳しくは先端部）を露出させる。この時、半導体基板ＳＳと内部電極３ｉｖに対するエッチングレートの選択比に応じて、内部電極３ｉｖの先端部分は、半導体基板ＳＳから突出する。
【０１３４】
また、図３２に示すように本実施の形態では、半導体ウエハＷＨ３に形成した溝５０ｔｒの深さが、研削工程後の半導体ウエハＷＨ３の厚さよりも大きくなるように形成している。このため、本工程において、半導体ウエハＷＨ３は、チップ形成領域毎に分割される。言い換えれば、本工程では、図３２に示すように、半導体ウエハＷＨ３のダイシング領域５０ｂに形成された溝５０ｔｒの底面５０ｔｒｂが取り除かれるまで、研削処理を施す。さらに、言い換えれば、本実施の形態では、半導体ウエハＷＨ３は、裏面３ｂ２から研削処理を施すことにより、複数のメモリチップＭＣ３に分割される。このため、図１３に示す個片化工程においては、半導体ウエハＷＨ３を切削加工する必要がない。つまり、個片化工程における切削加工対象部分を少なくすることができる。
【０１３５】
次に、内部電極３ｉｖの一部が半導体基板ＳＳから突出した状態で、半導体基板ＳＳの裏面および複数の内部電極３ｉｖを覆うように、絶縁膜３ｐｓを形成する。絶縁膜３ｐｓは、例えば酸化シリコン（ＳｉＯ２）から成り、例えばＣＶＤ（Chemical Vapor Deposition）法により堆積させることができる。半導体基板ＳＳの裏面側を絶縁膜で覆うことにより、複数の内部電極３ｉｖ間を確実に絶縁することができるので、電気的特性を向上させることができる。この時、図３２に示すように溝５０ｔｒの内部にも絶縁膜３ｐｓが形成される。しかし、絶縁膜３ｐｓの厚さは薄く、例えば１μｍ以下なので、溝５０ｔｒの内部が絶縁膜３ｐｓで埋まることはない。
【０１３６】
次に、図３３に示すように、内部電極３ｉｖの先端面が露出するように、ＣＭＰ法により研削処理を施す。絶縁膜３ｐｓは上記したように非常に薄いので、半導体基板ＳＳに対して研削処理する時間と比較すると、短時間で処理が完了する。このため、図３３に示すように、研削処理後の絶縁膜３ｐｓの裏面と、複数の内部電極３ｉｖの先端面は、それぞれ裏面３ｂとほぼ同じ位置に配置される。
【０１３７】
以上の工程により、複数の内部電極３ｉｖは、半導体ウエハＷＨ３の裏面３ｂにおいて、それぞれ露出する。また、上記したように、複数の内部電極３ｉｖは、複数の表面電極３ａｐと電気的に接続されている。つまり、本工程が完了すると、複数の内部電極３ｉｖは、半導体ウエハＷＨ３の表面３ａおよび裏面３ｂのうちの、一方から他方までを貫通するように形成された、複数の貫通電極３ｔｓｖになる。
【０１３８】
＜第３ウエハ搭載工程＞
次に、図１３に示す第３ウエハ搭載工程では、図３４に示すように、半導体ウエハＷＨ２の表面３ａと、半導体ウエハＷＨ３の裏面３ｂとが対向するように配置した状態で、半導体ウエハＷＨ２、ＷＨ３を、封止材層６を介して接着固定する。図３４は、図１３に示す第３ウエハ搭載工程において半導体ウエハを積層した状態を示す断面図である。また、図３５は、図３４に示すダイシング領域の一つを拡大して示す拡大断面図である。また、図３６は、図３４に示すチップ形成領域において、複数の表面電極が形成された領域周辺を拡大して示す拡大断面図である。なお、図１３に示す例では、図３４〜図３６に示す半導体ウエハＷＨ２が図１３に示す第３ウエハに相当する。
【０１３９】
図３４に示すように、第３ウエハ搭載工程では、半導体ウエハＷＨ３の裏面３ｂ上に半導体ウエハＷＨ２を搭載する。詳しくは、例えば図２６に示す半導体ウエハＷＨ２の上下を反転し、半導体ウエハＷＨ３の裏面３ｂと、半導体ウエハＷＨ２の表面３ａとが対向するように配置した状態で、半導体ウエハＷＨ２の封止材層６と、ＷＨ３の裏面３ｂとを貼り合わせる。言い換えれば、半導体ウエハＷＨ３の裏面３ｂ側と半導体ウエハＷＨ２の表面３ａ側とを、封止材層６を介して貼り合わせる。
【０１４０】
また、本工程では、半導体ウエハＷＨ３の複数のチップ形成領域５０ａのそれぞれと半導体ウエハＷＨ２の複数のチップ形成領域５０ａのそれぞれとを、電気的に接続する。詳しくは、半導体ウエハＷＨ２の複数のチップ形成領域５０ａのそれぞれに形成された複数の導体柱７ｐと、半導体ウエハＷＨ３の複数のチップ形成領域５０ａの裏面３ｂにおいてそれぞれ露出する複数の内部電極３ｉｖ（すなわち、貫通電極３ｔｓｖ）とを対向接触させて、電気的に接続する。このため、本工程では、半導体ウエハＷＨ３の複数のチップ形成領域５０ａと、半導体ウエハＷＨ２の複数のチップ形成領域５０ａとがそれぞれが重なり、かつ、半導体ウエハＷＨ２の表面３ａが半導体ウエハＷＨ３の裏面３ｂと対向するように配置する。
【０１４１】
上記した第２ウエハ搭載工程では封止材層６の上面６ａ同士を接合したが、本工程では、封止材層６の上面６ａと半導体ウエハＷＨ３の裏面３ｂとを接着固定する点で異なる。ただし、上記したように、本実施の形態の封止材層６を構成する樹脂は、一度硬化させた後でも加熱すると、露出面に粘着性が生じる性質を有している。また、上記したように封止材層６を形成する工程において、熱硬化性樹脂の全てを硬化させない、所謂、仮硬化の状態に留めれば、本工程において粘着性をさらに向上させることができる。
【０１４２】
したがって、本工程では、図３５に示すように、半導体ウエハＷＨ２の表面３ａ上に形成された封止材層６の上面６ａと、半導体ウエハＷＨ３の裏面３ｂとを加熱しながら密着させ、密着面に対して荷重を加える。これにより、封止材層６と半導体ウエハＷＨ３の接着界面、すなわち、封止材層６の上面６ａと半導体ウエハＷＨ３の裏面３ｂとが接着される。
【０１４３】
また、図３６に示すように半導体ウエハＷＨ３の裏面３ｂにおいて、露出する複数の内部電極３ｉｖと、半導体ウエハＷＨ２の表面３ａ上に形成されている複数の導体柱７ｐとは、対向接触した状態で、周囲の封止材層６が接着される。このため対向接触する複数の内部電極３ｉｖと複数の導体柱７ｐは、それぞれ電気的に接続される。
【０１４４】
上記の通り、本工程では、複数の内部電極３ｉｖと複数の導体柱７ｐを対向接触させた状態で、封止材層６を接着する。そしてこの状態で、封止材層６を再硬化させることにより、半導体ウエハＷＨ４上に半導体ウエハＷＨ３を接着固定することができる。
【０１４５】
＜第３ウエハ裏面研削工程＞
次に、図１３に示す第３ウエハ裏面研削工程では、図３７に示すように、半導体ウエハＷＨ２の裏面３ｂ２を研削して、複数の内部電極３ｉｖのそれぞれを露出させる。図３７は、図１３に示す第３ウエハ裏面研削工程において上段側の半導体ウエハの裏面を研削した状態を示す断面図である。
【０１４６】
図３７に示すように、本工程では、半導体ウエハＷＨ２の裏面３ｂ２側に対して研削処理を施し、半導体ウエハＷＨ２の厚さを薄くする。例えば、本実施の形態では、図６に示すメモリチップＭＣ２の厚さが３０μｍ〜５０μｍ程度なので、半導体ウエハＷＨ２の表面３ａからの高さが、３０μｍ〜５０μｍ程度の高さになるまで研削処理を施す。研削方法は、例えばＣＭＰ法により行うことができる。
【０１４７】
なお、本工程は、研削対象物が半導体ウエハＷＨ２になっている点を除き、上記した第２ウエハ裏面研削工程と同様である。したがって、本工程の詳細は、上記した第２ウエハ裏面研削工程の詳細な説明において、半導体ウエハＷＨ３という記載を半導体ウエハＷＨ２と置き換えて適用することができる。このため、重複する説明は省略する。
【０１４８】
＜第４ウエハ搭載工程＞
次に、図１３に示す第４ウエハ搭載工程では、図３８に示すように、半導体ウエハＷＨ１の表面３ａと、半導体ウエハＷＨ２の裏面３ｂとが対向するように配置した状態で、半導体ウエハＷＨ１、ＷＨ２を、封止材層６を介して接着固定する。図３８は、図１３に示す第４ウエハ搭載工程において半導体ウエハを積層した状態を示す断面図である。なお、図１３に示す例では、図３８に示す半導体ウエハＷＨ１が図１３に示す第４ウエハに相当する。
【０１４９】
図３８に示すように、第４ウエハ搭載工程では、半導体ウエハＷＨ２の裏面３ｂ上に半導体ウエハＷＨ１を搭載する。本工程は、搭載対象物が半導体ウエハＷＨ１になり、被搭載対象物が半導体ウエハＷＨ２になっている点を除き、上記した第３ウエハ搭載工程と同様である。したがって、本工程の詳細は、上記した第３ウエハ搭載工程の詳細な説明において、半導体ウエハＷＨ２という記載を半導体ウエハＷＨ１と置き換え、半導体ウエハＷＨ３という記載を半導体ウエハＷＨ２と置き換えて適用することができる。このため、重複する説明は省略する。
【０１５０】
＜第４ウエハ裏面研削工程＞
次に、図１３に示す第４ウエハ裏面研削工程では、図３９に示すように、半導体ウエハＷＨ１の裏面３ｂ２を研削して、複数の内部電極３ｉｖのそれぞれを露出させる。図３９は、図１３に示す第４ウエハ裏面研削工程において上段側の半導体ウエハの裏面を研削した状態を示す断面図である。
【０１５１】
図３９に示すように、本工程では、半導体ウエハＷＨ１の裏面３ｂ２側に対して研削処理を施し、半導体ウエハＷＨ１の厚さを薄くする。例えば、本実施の形態では、図６に示すメモリチップＭＣ１の厚さが３０μｍ〜５０μｍ程度なので、半導体ウエハＷＨ１の表面３ａからの高さが、３０μｍ〜５０μｍ程度の高さになるまで研削処理を施す。研削方法は、例えばＣＭＰ法により行うことができる。
【０１５２】
なお、本工程は、研削対象物が半導体ウエハＷＨ１になっている点を除き、上記した第２ウエハ裏面研削工程と同様である。したがって、本工程の詳細は、上記した第２ウエハ裏面研削工程の詳細な説明において、半導体ウエハＷＨ３という記載を半導体ウエハＷＨ１と置き換えて適用することができる。このため、重複する説明は省略する。
【０１５３】
＜電極形成工程＞
次に、図１３に示す電極形成工程では、図４０および図４１に示すように半導体ウエハＷＨ１の裏面３ｂに外部端子である複数の突起電極７ｂを形成する。図４０は、図１３に示す電極形成工程において最上段の半導体ウエハの裏面に複数の突起電極を形成した状態を示す断面図である。また、図４１は、図４０に示すチップ形成領域において、複数の突起電極が形成された領域周辺を拡大して示す拡大断面図である。
【０１５４】
図４０および図４１に示すように、本実施の形態では、複数の半導体ウエハ５０が積層されたウエハ積層体ＷＨＳの最上段に搭載される半導体ウエハＷＨ１の裏面３ｂにおいて、複数の貫通電極３ｔｓｖの先端面が露出している。したがって、本工程では、複数の貫通電極３ｔｓｖの露出面上に複数の突起電極７ｂを、それぞれ形成する。突起電極７ｂの形成方法としては、例えばめっき法を適用することができる。
【０１５５】
ここで、本実施の形態では、上記した第２、第３、および第４ウエハ裏面研削工程において、半導体ウエハＷＨ３、ＷＨ２、ＷＨ１に形成された溝５０ｔｒに到達するまで研削処理を行っている。このため、図４０に示すように、半導体ウエハＷＨ４、ＷＨ３、ＷＨ２、ＷＨ１の溝５０ｔｒはそれぞれ連通している。言い換えれば、ウエハ積層体ＷＨＳのダイシング領域５０ｂ上には、半導体ウエハＷＨ１の裏面３ｂから半導体ウエハＷＨ４の溝５０ｔｒの底面５０ｔｒｂまで連通する開口部が形成されている。
【０１５６】
このため、ウエハ積層体ＷＨＳのダイシング領域５０ｂに設けられた開口部にレジスト液が埋め込まれないようにする観点からは、本工程では、レジストマスクの形成を伴わない方法、例えば、無電解めっき法により突起電極７ｂを形成することが好ましい。
【０１５７】
無電解めっき法により、例えばニッケル（Ｎｉ）、あるいは銅（Ｃｕ）などの金属材料からなる突起電極７ｂを形成する場合、図４１に示すように貫通電極３ｔｓｖの露出面を中心として等方的にめっき膜が成長する。このため、突起電極７ｂの形状は、図４１に示すようにドーム状の形状を成す。
【０１５８】
なお、図４１では図示を省略したが、本工程では、単一の金属膜を形成する実施態様には限定されず、複数種類の金属材料からなる積層金属膜を形成することができる。例えば、ニッケル（Ｎｉ）、あるいは銅（Ｃｕ）などの金属膜の表面に金（Ａｕ）からなる金属膜を積層することができる。この場合、図１１に示すチップ積層体搭載工程において、突起電極７ｂの半田材に対する濡れ性を向上させることができるので、図６に示す半田材７ｓとの接続強度を向上させることができる。また、更なる変形例として、本工程において、突起電極７ｂの露出面に半田材７ｓを形成しておくこともできる。
【０１５９】
＜第１ウエハ裏面研削工程＞
次に、図１３に示す第１ウエハ裏面研削工程では、図４２に示すように、半導体ウエハＷＨ４の裏面３ｂ２を研削して、図６に示すメモリチップＭＣ４の厚さになるまで薄くする。図４２は、図１３に示す第１ウエハ裏面研削工程において半導体ウエハを研削した状態を示す断面図である。なお、図４２では、研削処理を施す前の裏面３ｂ２の位置を明示するため、研削前の半導体ウエハＷＨ４の輪郭を二点鎖線で示している。
【０１６０】
図４２に示すように、本工程では、半導体ウエハＷＨ１の裏面３ｂ側に例えばテープ材、あるいは塗布後に硬化させた樹脂などから成る支持部材４３を貼り付けた状態で、ウエハ積層体ＷＨＳの上下を反転させる。そして、半導体ウエハＷＨ４の裏面３ｂ２側に対して研削処理を施し、半導体ウエハＷＨ４の厚さを薄くする。例えば、本実施の形態では、図６に示すメモリチップＭＣ４の厚さが１００μｍ〜２００μｍ程度なので、半導体ウエハＷＨ４の表面３ａからの高さが、１００μｍ〜２００μｍ程度の高さになるまで研削処理を施す。研削方法は、例えばＣＭＰ法により行うことができる。
【０１６１】
本実施の形態ではこの、第１ウエハ裏面研削工程では、ウエハ積層体ＷＨＳを個片には分割せず、次に説明する個片化工程でチップ形成領域５０ａ毎に分割する。したがって、第１ウエハ裏面研削工程が完了した段階では、半導体ウエハＷＨ４の溝５０ｔｒには、底面５０ｔｒｂが残留している。
【０１６２】
図１３に示す第１ウエハ準備工程から電極形成工程までの各工程において、半導体ウエハＷＨ４が破損することを抑制する観点からは、半導体ウエハＷＨ４に形成する溝５０ｔｒの深さを小さくして、半導体ウエハＷＨ４の強度を向上させることが好ましい。したがって、この観点からは、本実施の形態のように、第１ウエハ裏面研削工程と、個片化工程とを別々に行うことが好ましい。
【０１６３】
＜個片化工程＞
次に、図１３に示す個片化工程では、図４３に示すように、ダイシングブレード４４をダイシング領域５０ｂに沿って走行させることで、ウエハ積層体ＷＨＳを複数のチップ積層体ＭＣＳに分割する。図４３は、図１３に示す個片化工程を示す断面図である。また、図４４は、図４３に示すダイシング領域の周辺を拡大して示す拡大断面図である。
【０１６４】
図４３に示すように、本工程では、例えば半導体ウエハＷＨ４の裏面３ｂに支持部材であるダイシングテープ４０を貼り付けた状態で、ダイシングブレード４４を溝５０ｔｒに沿って走行させる。
【０１６５】
図４３および図４４に示すダイシングブレード４４は、図２７に示すダイシングブレード４２と同様に、円形またはリング状の外形形状を成す薄板の外周に、例えば、ダイヤモンドなどの砥粒を固着させた切削加工治具である。また、ダイシングブレード４４は、円形またはリング形を成す平面の中心を回転軸として回転させることにより、外周に固着した砥粒が、切削対象物を切削する回転刃である。ダイシングブレード４４を、ダイシング領域５０ｂが延びる方向（例えば図１６参照）に沿って走行させると、ウエハ積層体ＷＨＳは、ダイシング領域５０ｂに沿って切断される。これにより、ウエハ積層体ＷＨＳは、複数のチップ積層体ＭＣＳに分割される。
【０１６６】
ここで、本実施の形態の場合、上記したように、ウエハ積層体ＷＨＳのダイシング領域５０ｂ上には、半導体ウエハＷＨ１の裏面３ｂから半導体ウエハＷＨ４の溝５０ｔｒの底面５０ｔｒｂまで連通する開口部が形成されている。このため、本工程において、ダイシングブレード４４により切削加工が施される、被切削部分は、半導体ウエハＷＨ４の溝５０ｔｒの底面５０ｔｒｂから半導体ウエハＷＨ４の裏面３ｂまでの部分である。
【０１６７】
この被切削部分は、図４４に示すように、例えばシリコンから成る半導体基板ＳＳ、酸化シリコンからなる絶縁膜３ｐｓ、およびダイシングテープ４０の接着面側の一部により構成されている。また、この被切削部分の大部分は、半導体基板ＳＳにより構成されている。このため、ダイシングブレード４４の回転数や砥粒の平均粒径、押し付け圧力などの切削加工条件を、半導体基板ＳＳに合わせて最適化することができる。
【０１６８】
絶縁膜３ｐｓを構成する酸化シリコンと、半導体基板ＳＳを構成するシリコンとは、物性値が類似するため、ダイシングブレード４４による切削加工条件の最適値も類似している。また、ダイシングテープ４０は、半導体基板ＳＳの切削加工条件に合わせて材料を選択することができる。したがって、本実施の形態によれば、ダイシングブレード４４による切削加工時に、上記したような半導体ウエハ５０のチップ形成領域５０ａの周縁部がひび割れたり、欠けたりする、チッピング現象が発生することを防止または抑制できる。また、図１３に示す個片化工程においてチッピング現象の発生を防止または抑制すれば、チップ積層体ＭＣＳ、あるいは、チップ積層体ＭＣＳが搭載された半導体装置１（図４参照）の信頼性を向上させることができる。
【０１６９】
また、図４３および図４４に示す例では、ダイシングブレード４４を溝５０ｔｒ内に沿って挿入する。このため、溝５０ｔｒの側面にダイシングブレード４４が接触することを防止または抑制する観点から、図４４に示すように、ダイシングブレード４４の幅ＷＢ２は、溝５０ｔｒの幅（すなわち、切削加工幅）ＷＴ１よりも狭いことが好ましい。言い換えれば、ダイシングブレード４４の幅ＷＢ２は、図２７に示すダイシングブレード４２の幅ＷＢ１よりも狭いことが好ましい。例えば本実施の形態では、３５μｍ〜５０μｍ程度である。
【０１７０】
以上の各工程により、図１２に示すチップ積層体ＭＣＳが得られる。上記したように、例えば、図１１に示すチップ積層体準備工程は、他の工程とは別の場所で、独立して行うことができる。例えば、チップ積層体ＭＣＳは、図１１に示す組立フローを実施する事業所とは別の事業所で組み立てることもできる。この場合、チップ積層体ＭＣＳは、複数の半導体チップ３が封止材層６を介して積層され、かつメモリチップＭＣ１の裏面３ｂに外部端子である複数の突起電極７ｂが形成された半導体装置と見做すことができる。この場合、チップ積層体ＭＣＳを取得した後、外観検査や電気的試験など、必要な検査、試験を行い、出荷することになる。
【０１７１】
＜半導体装置の組立工程＞
次に、図１１に示す工程フローに沿って、図１〜図１０を用いて説明した半導体装置１の製造工程について説明する。
【０１７２】
＜基板準備工程＞
まず、図１１に示す基板準備工程では、図４５〜図４８に示す配線基板２０を準備する。図４５は、図１１に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図４６は図４５に示すデバイス領域１個分の拡大平面図である。また、図４７は図４６のＡ−Ａ線に沿った拡大断面図である。なお、図４５〜図４７では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ）の数は、図４５〜図４７に示す態様には限定されない。
【０１７３】
図４５に示すように、本工程で準備する配線基板２０は、枠部（外枠）２０ｂの内側に複数のデバイス領域２０ａを備えている。詳しくは、複数（図４５では２７個）のデバイス領域２０ａが行列状に配置されている。複数のデバイス領域２０ａは、それぞれが、図１〜図４に示す配線基板２に相当する。配線基板２０は、複数のデバイス領域２０ａと、各デバイス領域２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数のデバイス領域２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
【０１７４】
また、図４６および図４７に示すように各デバイス領域２０ａには、図４を用いて説明した配線基板２の構成部材がそれぞれ形成されている。配線基板２０は、上面２ａ、上面２ａの反対側の下面２ｂ、および上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層（コア層）２ｅが形成されている。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
【０１７５】
また、図４６に示すように、配線基板２０の上面２ａは、図１１に示す第１チップ搭載工程において、図１０に示すロジックチップＬＣを搭載する予定領域であるチップ搭載領域（チップ搭載部）２ｐ１を含む。チップ搭載領域２ｐ１は上面２ａにおいて、デバイス領域２０ａの中央部に存在する。なお、図４６ではチップ搭載領域２ｐ１の位置を示すため、チップ搭載領域の輪郭を二点鎖線で示すが、チップ搭載領域２ｐ１は、上記の通りロジックチップＬＣを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。
【０１７６】
また、配線基板２０の上面２ａは、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。ボンディングリード２ｆは、図１１に示す第１チップ搭載工程において、図１０に示すロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと電気的に接続される端子である。本実施の形態では、ロジックチップＬＣの表面３ａ側を配線基板２０の上面２ａと対向させる、所謂、フェイスダウン実装方式でロジックチップＬＣを搭載するので、複数のボンディングリード２ｆの接合部は、チップ搭載領域２ｐ１の内側に形成される。
【０１７７】
また、配線基板２０の上面２ａは、絶縁膜（ソルダレジスト膜）２ｈにより覆われている。絶縁膜２ｈには開口部２ｈｗが形成され、この開口部２ｈｗにおいて、複数のボンディングリード２ｆの少なくとも一部（半導体チップとの接合部、ボンディング領域）が絶縁膜２ｈから露出している。また、図４７に示すように、配線基板２０の下面２ｂには複数のランド２ｇが形成されている。配線基板２０の下面２ｂは、絶縁膜（ソルダレジスト膜）２ｋにより覆われている。絶縁膜２ｋには開口部２ｋｗが形成され、この開口部２ｋｗにおいて、複数のランド２ｇの少なくとも一部（図４に示す半田ボール５との接合部）が絶縁膜２ｋから露出している。
【０１７８】
また、図４７に示すように、複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。これら複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇなどの導体パターンは、例えば、銅（Ｃｕ）を主成分とする金属材料で形成される。また、複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇは例えば、電解めっき法により形成することができる。また、図４７に示すように、４層以上（図４７では４層）の配線層を有する配線基板２０は、例えばビルドアップ工法により、形成することができる。
【０１７９】
＜第１接着材配置工程＞
次に、図１１に示す第１接着材配置工程では、図４８および図４９に示すように、配線基板２０の上面２ａのチップ搭載領域２ｐ１上に接着材ＮＣＬ１を配置する。図４８は図４６に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図、図４９は図４８のＡ−Ａ線に沿った拡大断面図である。なお、図４８ではチップ搭載領域２ｐ１およびチップ搭載領域２ｐ２の位置を示すため、チップ搭載領域２ｐ１、２ｐ２の輪郭をそれぞれ二点鎖線で示すが、チップ搭載領域２ｐ１、２ｐ２は、上記の通りロジックチップＬＣを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。なお、以下、チップ搭載領域２ｐ１、２ｐ２を図示する場合には、同様に実際に視認可能な境界線が存在する必要はない。
【０１８０】
半導体チップをフェイスダウン実装方式（フリップチップ接続方式）で配線基板上に搭載する場合、例えば、半導体チップと配線基板を電気的に接続した後で接続部分を樹脂で封止する方式（後注入方式）が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
【０１８１】
本実施の形態において説明する例では、後述する第１チップ搭載工程でロジックチップＬＣ（図４参照）を配線基板２０上に搭載する前に、接着材ＮＣＬ１をチップ搭載領域２ｐ１に配置し、接着材ＮＣＬ１上からロジックチップＬＣを押し付けて配線基板２０と電気的に接続する方式（先塗布方式）で、ロジックチップＬＣを搭載する。
【０１８２】
先塗布方式の場合、ロジックチップＬＣの先端（例えば、図６に示す導体柱７ｐの先端に形成された半田材７ｓ）とボンディングリード２ｆの接合部が接触した時点で、既に配線基板２０とロジックチップＬＣの間には、接着材ＮＣＬ１が埋め込まれている。したがって、上記した後注入方式と比較して、一つのデバイス領域２０ａに対する処理時間を短縮し、製造効率を向上させることができる点で好ましい。
【０１８３】
ただし、本実施の形態に対する変形例としては図１１に示す第１チップ搭載工程と第１接着材配置工程の順番を前後させて、後注入方式を適用することができる。例えば、一括して形成する製品形成領域が少ない場合には、処理時間の差は小さくなるので、後注入方式を用いた場合でも、製造効率の低下を抑制できる。
【０１８４】
また、先塗布方式で使用する接着材ＮＣＬ１は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、ロジックチップＬＣ（図６参照）と配線基板２０の接合部に接着材ＮＣＬ１を配置することで、接合部に設けられている複数の導電性部材（図６に示す接続材７およびボンディングリード２ｆ）の間を電気的に絶縁することができる。
【０１８５】
また、接着材ＮＣＬ１はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ１は図６に示す接続材７よりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
【０１８６】
また、硬化前の接着材ＮＣＬ１は、ハンドリング方法の違いから、以下の２通りに大別される。一つは、ＮＣＰ（Non-Conductive Paste）と呼ばれるペースト状の樹脂（絶縁材ペースト）から成り、図示しないノズルからチップ搭載領域２ｐ１に塗布する方式がある。もう一つは、ＮＣＦ（Non-Conductive Film）と呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）から成り、フィルム状態のままチップ搭載領域２ｐ１に搬送し、貼り付ける方法がある。絶縁材ペースト（ＮＣＰ）を使用する場合、絶縁材フィルム（ＮＣＦ）のように貼り付ける工程が不要なので、絶縁材フィルムを使用する場合よりも半導体チップ等に与えるストレスを小さくすることができる。一方、絶縁材フィルム（ＮＣＦ）を使用する場合、絶縁材ペースト（ＮＣＰ）よりも保形性が高いので、接着材ＮＣＬ１を配置する範囲や厚さを制御し易い。
【０１８７】
図４８および図４９に示す例では、絶縁材フィルム（ＮＣＦ）である接着材ＮＣＬ１をチップ搭載領域２ｐ１上に配置して、配線基板２０の上面２ａと密着するように貼り付けた例を示している。ただし、図示は省略するが、変形例としては、絶縁材ペースト（ＮＣＰ）を用いることもできる。
【０１８８】
＜第１チップ準備工程＞
また、図１１に示す第１チップ準備工程では、図１０および図４８に示すロジックチップＬＣを準備する。図５０は、図６に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。また、図５１は図５０に続く半導体チップの製造工程の概要を模式的に示す説明図である。なお、図５０および図５１では、貫通電極３ｔｓｖおよび貫通電極３ｔｓｖと電気的に接続される裏面電極３ｂｐの製造方法を中心に説明し、貫通電極３ｔｓｖ以外の各種回路の形成工程については図示および説明を省略する。
【０１８９】
まず、半導体基板準備工程として、図５０に示す半導体基板ＳＳを準備する。半導体基板ＳＳは、例えばシリコン（Ｓｉ）から成り、平面視において円形を成す。半導体基板ＳＳは、半導体素子形成面である主面（表面、上面ともいう）ＳＳｆおよび主面ＳＳｆの反対側の裏面（主面、下面ともいう）ＳＳｂを有する。また、半導体基板ＳＳの厚さは、図４に示すロジックチップＬＣ、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の厚さよりも厚く、例えば７００〜８００μｍ程度である。
【０１９０】
次に、孔形成工程として、図６に示す貫通電極３ｔｓｖを形成するための孔（穴、開口部）３ｔｓｈを形成する。図５０に示す例では、マスク２５を半導体基板ＳＳの主面ＳＳｆ上に配置して、エッチング処理を施すことにより孔３ｔｓｈを形成する。なお、図４に示すロジックチップＬＣの半導体素子は、例えば本工程の後で、かつ、次の配線層形成工程の前に形成することができる。
【０１９１】
次に、例えばめっき法により、孔３ｔｓｈ内に例えば銅（Ｃｕ）などの金属材料を、埋め込んで貫通電極３ｔｓｖを形成する。次に、配線層形成工程として、半導体基板ＳＳの主面ＳＳｆ上に配線層（チップ配線層）３ｄを形成する。本工程では、図６に示す複数の表面電極３ａｐを形成し、複数の貫通電極３ｔｓｖと複数の表面電極３ａｐをそれぞれ電気的に接続する。また、本工程では、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子と図６に示す複数の表面電極３ａｐを、配線層３ｄを介して電気的に接続する。
【０１９２】
次に、突起電極形成工程として、表面電極３ａｐ（図６）上に突起電極７ｂを形成する。図５０では、突起電極７ｂとして柱状に形成された導体部材、すなわち、柱状電極を形成する例を示している。また、柱状に形成された突起電極７ｂの先端に半田材７ｓを形成する。この半田材７ｓが、図６に示すロジックチップＬＣを配線基板２上に搭載する際の接合材として機能する。
【０１９３】
次に、図５１に示す裏面研削工程として、半導体基板ＳＳの裏面ＳＳｂ（図５０参照）側を研削し（詳しくは、研削処理の後、研磨処理を施し）、半導体基板ＳＳの厚さを薄くする。これにより、図６に示す半導体チップ３の裏面３ｂが露出する。言い換えると、貫通電極３ｔｓｖは半導体基板ＳＳを厚さ方向に貫通する。また、複数の貫通電極３ｔｓｖは、半導体基板ＳＳの裏面３ｂにおいて半導体基板ＳＳから露出する。図５１に示す例において、裏面研削工程では、ガラス板などの支持基材２６および主面ＳＳｆ側を保護する保護層２７により半導体基板ＳＳを支持した状態で、研磨治具２８を用いて研磨する。
【０１９４】
次に、裏面電極形成工程において、裏面３ｂに複数の裏面電極３ｂｐを形成し、複数の貫通電極３ｔｓｖと電気的に接続する。
【０１９５】
次に個片化工程として、半導体基板ＳＳをダイシングラインに沿って分割し、複数のロジックチップＬＣ（半導体チップ３）を取得する。その後、必要に応じて検査を行い、図４に示すロジックチップＬＣ（半導体チップ３）が得られる。
【０１９６】
＜第１チップ搭載工程＞
次に、図１１に示す第１チップ搭載工程では、図５２や図５３に示すように、ロジックチップＬＣを配線基板２上に搭載する。図５２は図４８に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。また、図５３は、図５２のＡ−Ａ線に沿った拡大断面図である。
【０１９７】
本工程では、図５３に示すように、ロジックチップＬＣの表面３ａが配線基板２の上面２ａと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）によりロジックチップＬＣを搭載する。また、本工程によりロジックチップＬＣと配線基板２は電気的に接続される。詳しくは、ロジックチップＬＣの表面に形成された複数の表面電極３ａｐと配線基板２の上面２ａに形成された複数のボンディングリード２ｆは、突起電極７ｂ（図６参照）および半田材７ｓ（図６参照）を介して電気的に接続される。
【０１９８】
本工程では、図５３に示すように、配線基板２０のチップ搭載領域２ｐ１上にロジックチップＬＣ（半導体チップ３）を配置する。ロジックチップＬＣの表面３ａ側には接続材７が形成されている。一方、配線基板２０の上面２ａに形成されたボンディングリード２ｆの接合部には、図６に示す突起電極７ｂと電気的に接続するための接合材である半田層（図示は省略）が形成されている。
【０１９９】
次に、図示しない加熱治具をロジックチップＬＣの裏面３ｂ側に押し当て、配線基板２０に向かってロジックチップＬＣを押し付ける。加熱処理を行う前であれば、接着材ＮＣＬ１は柔らかい状態なので、加熱治具によりロジックチップＬＣを押し込むと、ロジックチップＬＣの表面３ａに形成された複数の接続材７の先端は、ボンディングリード２ｆのボンディング領域（詳しくは図示しない半田層）と接触する。
【０２００】
次に、図示しない加熱治具にロジックチップＬＣが押し付けられた状態で、加熱治具によりロジックチップＬＣおよび接着材ＮＣＬ１を加熱する。ロジックチップＬＣと配線基板２０の接合部では、半田材７ｓ（図５０参照）およびボンディングリード２ｆ上の図示しない半田層がそれぞれ溶融し、一体化する。これにより、図６に示すように、突起電極７ｂとボンディングリード２ｆは、半田材７ｓを介して電気的に接続される。
【０２０１】
また、接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化する。これにより、ロジックチップＬＣの一部が埋め込まれた状態で硬化した接着材ＮＣＬ１が得られる。また、ロジックチップＬＣの裏面電極３ｂｐは、硬化した接着材ＮＣＬ１から露出する。
【０２０２】
＜第２接着材配置工程＞
次に、図１１に示す第２接着材配置工程では、図５４に示すように、ロジックチップＬＣ（半導体チップ３）の裏面３ｂ上およびロジックチップＬＣから露出する接着材ＮＣＬ１上に、接着材ＮＣＬ２を配置する。図５４は図５２に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図、図５５は図５４のＡ−Ａ線に沿った拡大断面図である。
【０２０３】
上記した図６に示すように、本実施の形態の半導体装置１は、積層される複数の半導体チップ３の内、最下段（例えば第１段目）に搭載されるロジックチップＬＣ、およびロジックチップＬＣ上に搭載されるチップ積層体ＭＣＳ（図４参照）は、いずれも半導体チップ３の表面３ａまたは裏面３ｂから突出する接続材７を介して下層の端子と電気的に接続される。このため、上記した第１接着材配置工程で説明したように、変形例としては後注入方式を適用することもできるが、一つのデバイス領域２０ａ（図５４、図５５参照）に対する処理時間を短縮し、製造効率を向上させることができる点で、上記した先塗布方式を適用することが好ましい。
【０２０４】
また、本工程で使用する接着材ＮＣＬ２としては、上記下ＮＣＰ（絶縁材ペースト）およびＮＣＦ（絶縁材フィルム）のいずれか一方を用いることができる。図５４および図５５に示す例では、ＮＣＰ（絶縁材ペースト）をノズル３０（図５５参照）から吐出して、ロジックチップＬＣの裏面３ｂ上およびロジックチップＬＣから露出する接着材ＮＣＬ１上に、接着材ＮＣＬ２を配置する。
【０２０５】
絶縁材ペースト（ＮＣＰ）は、絶縁材フィルム（ＮＣＦ）と比較して、低荷重で塗布対象物（本工程ではロジックチップＬＣ）と密着させることができる。したがって、本工程の際に既に搭載されたロジックチップＬＣへのストレスを低減する観点からは、絶縁材ペースト（ＮＣＰ）の方が好ましい。ただし、図示は省略するが、変形例としては、接着材ＮＣＬ２として絶縁材フィルム（ＮＣＦ）を用いることもできる。
【０２０６】
図５４に示す例では、平面視において四角形を成すロジックチップＬＣの対角線に沿ってロジックチップＬＣの裏面３ｂ上に接着材ＮＣＬ２を帯状に塗布する。このように、接着材ＮＣＬ２の塗布領域に、互いに交差する２本の帯形状を成すように、ペースト状の接着材ＮＣＬ２を塗布する方式（クロス塗布方式と呼ぶ）は、後述するチップ積層体搭載工程において、接着材ＮＣＬ２を均等に拡げ易いという点で好ましい。ただし、後述するチップ積層体搭載工程において、隙間が生じないように接着材ＮＣＬ２を拡げることができる方法であれば、図５４とは異なる塗布方法を用いることもできる。
【０２０７】
＜チップ積層体準備工程＞
また、図１１に示すチップ積層体準備工程では、図１２に示すように、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層されたチップ積層体（積層体、メモリチップ積層体、半導体チップ積層体、半導体装置）ＭＣＳを準備する。本工程の詳細については、上記した、＜チップ積層体準備工程の詳細＞のセクションにおいて、詳細に説明したので、重複する説明は省略する。
【０２０８】
＜チップ積層体搭載工程＞
次に、図１１に示すチップ積層体搭載工程では、図５６や図５７に示すように、ロジックチップＬＣ上にチップ積層体ＭＣＳを搭載する。図５６は図５４に示すロジックチップの裏面上にメモリチップの積層体を搭載した状態を示す拡大平面図である。また、図５７は、図５６のＡ−Ａ線に沿った拡大断面図である。
【０２０９】
本工程では、図５７に示すように、チップ積層体ＭＣＳの裏面３ｂ（すなわち、メモリチップＭＣ１の裏面３ｂ）がロジックチップＬＣの裏面３ｂ（あるいは、配線基板２０の上面２ａ）と対向するように、チップ積層体ＭＣＳを搭載する。また、本工程によりチップ積層体ＭＣＳとロジックチップＬＣは電気的に接続される。詳しくは、図６に示すように、チップ積層体ＭＣＳの裏面３ｂにおいて露出する複数の貫通電極３ｔｓｖとロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐは、突起電極７ｂおよび半田材７ｓを介して電気的に接続される。
【０２１０】
本工程では、メモリチップＭＣ１が有する複数の半導体素子（例えば、図５に示す主記憶回路ＭＭ等を構成する回路素子）が形成された素子形成面から遠い側に位置する裏面３ｂを、ロジックチップＬＣの被実装面（裏面３ｂ）と対向させる。この点において、厳密にはフェイスアップ実装方式になる。しかし、図６に示すようにロジックチップＬＣとメモリチップＭＣ１とは、突起電極７ｂおよび半田材７ｓを介して（図示しないワイヤを介さずに）接続されている。この点では、メモリチップＭＣ１とロジックチップＬＣの接続方式は、フリップチップ接続方式と同様に考えることができる。例えば、チップ積層体ＭＣＳとロジックチップＬＣとを電気的に接続する接続部分の周囲を接着材ＮＣＬにより封止することで、接続部分を保護することができる。
【０２１１】
本工程では、図５６に示すように、配線基板２０のチップ搭載領域（チップ搭載部）２ｐ２上にチップ積層体ＭＣＳを配置する。チップ搭載領域２ｐ２は、本工程でチップ積層体ＭＣＳを搭載する予定領域であって、第１チップ搭載工程で説明したチップ搭載領域２ｐ１と同様に実際に視認可能な境界線が存在する必要はない。本工程では、チップ積層体ＭＣＳに形成された複数の突起電極７ｂ（図１２参照）のそれぞれと、ロジックチップＬＣの複数の裏面電極３ｂｐ（図６参照）のそれぞれが対向するように配置する。
【０２１２】
次に、図示しない加熱治具をチップ積層体ＭＣＳの裏面３ｂ側に押し当て、配線基板２０に向かってチップ積層体ＭＣＳを押し付ける。接着材ＮＣＬ２はペースト状態なので、加熱治具によりチップ積層体ＭＣＳを押し込むと、図５５に示す接着材ＮＣＬ２はロジックチップＬＣとチップ積層体ＭＣＳの間で押し広げられる。また、チップ積層体ＭＣＳの裏面３ｂに形成された複数の突起電極７ｂ（図６参照）の先端は、ロジックチップＬＣの裏面電極３ｂｐ（図６参照）と接触する。
【０２１３】
次に、図示しない加熱治具をチップ積層体ＭＣＳに押し付けた状態で、加熱治具によりチップ積層体ＭＣＳおよび接着材ＮＣＬ２を加熱する。チップ積層体ＭＣＳとロジックチップＬＣの接合部では、半田材７ｓ（図６参照）が溶融し突起電極７ｂおよび裏面電極３ｂｐに接合される。これにより、図６に示すように、チップ積層体ＭＣＳの複数の突起電極７ｂと、ロジックチップＬＣの複数の裏面電極３ｂｐは、接続材７（半田材７ｓ）を介して電気的に接続される。また、ロジックチップＬＣの複数の裏面電極３ｂｐはそれぞれロジックチップＬＣの複数の貫通電極３ｔｓｖと電気的に接続されているので、本工程によりチップ積層体ＭＣＳは、ロジックチップＬＣの複数の貫通電極３ｔｓｖ（図６参照）を介してロジックチップＬＣに形成された回路と電気的に接続される。
【０２１４】
また、接着材ＮＣＬ２を加熱することで、接着材ＮＣＬ２は硬化する。これにより、チップ積層体ＭＣＳはロジックチップＬＣ上に接着固定される。
【０２１５】
＜封止工程＞
次に、図１１に示す封止工程では、図５８に示すように、配線基板２０の上面２ａ、ロジックチップＬＣ、および複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のチップ積層体ＭＣＳを樹脂で封止して、封止体４を形成する。図５８は図５７に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。また、図５９は、図５８に示す封止体の全体構造を示す平面図である。
【０２１６】
本実施の形態では、図５９に示すように、複数のデバイス領域２０ａにそれぞれ搭載された複数の半導体チップを一括して封止する封止体４を形成する。このような封止体４の形成方法は、一括封止（Block Molding）方式と呼ばれ、この一括封止方式により製造された半導体パッケージをＭＡＰ（Multi Array Package）型の半導体装置と呼ぶ。一括封止方式では、各デバイス領域２０ａの間隔を小さくすることができるので、１枚の配線基板２０における有効面積が大きくなる。つまり、１枚の配線基板２０から取得できる製品個数が増加する。このように、１枚の配線基板２０における有効面積を大きくすることで、製造工程を効率化することができる。
【０２１７】
また、本実施の形態では、図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成する。トランスファモールド方式により形成された封止体４は、例えば、図５８に示すチップ積層体ＭＣＳを封止する封止材層６のように、液状の樹脂を硬化させたものと比較して、耐久性が高いので、保護部材として好適である。また、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体４の機能（例えば、反り変形に対する耐性）を向上させることができる。
【０２１８】
なお、本実施の形態では、積層される複数の半導体チップ３の接合部（電気的接続部）は、接着材ＮＣＬ１、ＮＣＬ２、および封止材層６により封止されている。したがって、変形例としては、封止体４を形成しない実施態様に適用することができる。この場合、本封止体工程は省略することができる。
【０２１９】
＜ボールマウント工程＞
次に、図１１に示すボールマウント工程では、図６０に示すように、配線基板２０の下面２ｂに形成された複数のランド２ｇに、外部端子になる複数の半田ボール５を接合する。図６０は、図５８に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
【０２２０】
本工程では、図６０に示すように配線基板２０の上下を反転させた後、配線基板２０の下面２ｂにおいて露出する複数のランド２ｇのそれぞれの上に半田ボール５を配置した後、加熱することで複数の半田ボール５とランド２ｇを接合する。本工程により、複数の半田ボール５は、配線基板２０を介して複数の半導体チップ３（ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール５を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール５を形成せず、ランド２ｇを露出させた状態、あるいはランド２ｇに半田ボール５よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
【０２２１】
＜個片化工程＞
次に、図１１に示す個片化工程では、図６１に示すように、配線基板２０をデバイス領域２０ａ毎に分割する。図６１は図６０に示す多数個取りの配線基板を個片化した状態を示す断面図である。本工程では、図６１に示すように、ダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０および封止体４を切断し、個片化された複数の半導体装置１（図４参照）を取得する。切断方法は特に限定されないが、図６１に示す例では、ダイシングブレード（回転刃）３５を用いてテープ材（ダイシングテープ）３６に接着固定された配線基板２０および封止体４を、配線基板２０の下面２ｂ側から切削加工して切断する実施態様を示している。ただし、本実施の形態で説明する技術は、複数のデバイス領域２０ａを備えた、多数個取り基板である配線基板２０を用いる場合に限って適用させるものではない。例えば、半導体装置１個分に相当する配線基板２（図４参照）の上に複数の半導体チップ３を積層した半導体装置に適用することができる。この場合、個片化工程は省略することができる。
【０２２２】
以上の各工程により、図１〜図１０を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
【０２２３】
次に、本実施の形態の代表的な変形例について説明する。
【０２２４】
＜変形例１＞
上記した＜電極形成工程＞のセクションでは、無電解めっき法によりドーム形状の突起電極７ｂを形成する実施態様について説明したが、変形例として、図６２に示すように、貫通電極３ｔｓｖの延長線上に沿って、柱状に延びる突起電極７ｂを形成することができる。図６２は、図４２に対する変形例を示す拡大断面図である。また、図６３は、図４０に対する変形例において、ダイシング領域の周辺を拡大して示す拡大断面図である。また、図６４は、図６３に対する更なる変形例を示す拡大断面図である。
【０２２５】
図６２に示す例では、柱状に形成された突起電極７ｂは、例えば円柱形状を成し、円柱の直径Ｒｂの長さよりも高さＴｂの長さの方が大きい。図４１を用いて説明したように、無電解めっき法を利用して突起電極７ｂを形成する場合には、金属膜が等方的に成長する。このため、隣り合う突起電極７ｂの離間距離、すなわち複数の突起電極７ｂの配置ピッチを小さくしようとすれば、突起電極７ｂの高さは低くなる。
【０２２６】
一方、図６２に示すように、円柱形状を成す突起電極７ｂは、例えば図２３および図２５を用いて説明した導体柱７ｐ（図２５参照）の形成方法と同様に、フォトリソグラフィ技術を利用してマスクに貫通孔を形成し、貫通孔内に導体膜を埋め込むことで、形成できる。この場合、突起電極７ｂの形状は、マスクに形成された貫通孔の開口形状により決定されるので、無電解めっき法で形成した場合でも、円柱形状の突起電極７ｂを形成することができる。また、電解めっき法により突起電極７ｂを形成した場合には、半導体ウエハＷＨ１の貫通電極３ｔｓｖ上に選択的に成長させることができるので、めっき金属膜の総量を低減することができる。
【０２２７】
なお、本変形例で説明する柱状に形成された突起電極７ｂを図４１に示すようにドーム状に形成された突起電極７ｂと区別する場合には、本変形例の突起電極７ｂは柱状電極、図４１に示す突起電極７ｂはドーム状電極と定義することができる。
【０２２８】
ここで、突起電極７ｂを柱状（例えば円柱形状）に形成する場合には、貫通孔を形成するためのマスクが必要になる。また、マスクに貫通孔を形成する際に用いるレジスト膜を堆積させる必要がある。しかし、図４０に示すように、ウエハ積層体ＷＨＳのダイシング領域５０ｂ上には、半導体ウエハＷＨ１の裏面３ｂから半導体ウエハＷＨ４の溝５０ｔｒの底面５０ｔｒｂまで連通する開口部が形成されている。このため、図６２に示す複数の突起電極７ｂを形成するためのマスクとして液状の樹脂を滴下すると、開口部内に樹脂が埋め込まれてしまう。
【０２２９】
そこで、本変形例では、図１３に示す第４ウエハ裏面研削工程において、図６３に示すように、ダイシング領域５０ｂにおいて、半導体ウエハＷＨ１を構成する半導体基板ＳＳの一部が残留するように研削処理を施す。言い換えれば、第４ウエハ裏面研削工程において、半導体ウエハＷＨ１に形成された溝５０ｔｒの底面５０ｔｒｂを残すように研削処理を施す。さらに言い換えれば、第４ウエハ裏面研削工程において、複数のチップ形成領域５０ａが分割されないように（あるいは、連結された状態を維持するように）研削処理が施される。
【０２３０】
上記のように研磨処理を行えば、第４ウエハ裏面研削工程後の半導体ウエハＷＨ１の裏面３ｂは、複数のチップ形成領域５０ａに分割されていない。また、第４ウエハ裏面研削工程後の半導体ウエハＷＨ１の裏面３ｂには、半導体ウエハＷＨ１に形成された溝５０ｔｒの底面５０ｔｒｂまで連通する開口部は形成されていない。したがって、図１３に示す電極形成工程において、図６２に示す複数の突起電極７ｂを形成するためのマスクとして液状の樹脂を滴下しても、図６３に示す溝５０ｔｒ内には中空空間が維持される。
【０２３１】
このように本変形例によれば、突起電極７ｂが形成される半導体ウエハＷＨ１の裏面を研削する工程において、半導体ウエハＷＨ１に形成された溝５０ｔｒの底面５０ｔｒｂを残すように研削処理を施すことで、突起電極７ｂの形状を柱状にすることができる。
【０２３２】
図６２に示すように、複数の突起電極７ｂの形状を柱状に形成すれば、直径Ｒｂの長さよりも高さＴｂの長さ方を長くすることができる。このため、複数の突起電極７ｂの配置ピッチを狭くすることができる。なお、本変形例では、ドーム状電極と柱状電極の相違点として、柱状電極であれば、直径Ｒｂの長さよりも高さＴｂの長さ方を容易に長くすることができることを説明した。しかしながら、突起電極７ｂの高さと直径Ｒｂの関係は、突起電極７ｂに要求される電気的特性および半導体装置の厚さの要求により決定することができる。例えば、突起電極７ｂを柱状に形成する場合でも、直径Ｒｂの長さよりも高さＴｂの長さ方を短くすることができる。この場合、突起電極７ｂの形成時に使用する金属量を低減できる。
【０２３３】
また、図６２に示すように、複数の突起電極７ｂの形状を柱状に形成すれば、例えば突起電極７ｂの先端に半田材７ｓを形成した場合、半田材７ｓは半田成分の表面張力の影響により突起電極７ｂの先端面に選択的に形成されやすい。つまり、半田材７ｓが柱状の突起電極７ｂの側面に付着し難い。したがって、複数の突起電極７ｂの配置ピッチを狭くした場合であっても、突起電極７ｂの先端面に予め半田材７ｓを形成しておくことができる。
【０２３４】
図６３に示すように、突起電極７ｂが形成される半導体ウエハＷＨ１の裏面を研削する工程において、半導体ウエハＷＨ１に形成された溝５０ｔｒの底面５０ｔｒｂを残すように研削処理を施す方法としては、例えば以下の２通りの方法が考えられる。
【０２３５】
第１の方法としては、半導体ウエハＷＨ１の研磨処理後の厚さを、半導体ウエハＷＨ２、ＷＨ３の研磨処理後の厚さよりも厚くする方法が考えられる。この場合、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３に形成する溝５０ｔｒの深さは同じ深さにすることができるので、図１８に示すウエハ準備工程では、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３を一括して製造することができる。
【０２３６】
また、第２の方法としては、図１８に示すウエハ準備工程において、半導体ウエハＷＨ１に形成する溝５０ｔｒの深さを、半導体ウエハＷＨ２、ＷＨ３、ＷＨ４に形成する溝５０ｔｒの深さよりも浅く形成する方法が考えられる。この場合、最終的に取得されるチップ積層体ＭＣＳのメモリチップＭＣ１の厚さを、メモリチップＭＣ２、ＭＣ３の厚さと揃えることができる。
【０２３７】
また、図６３に対する更なる変形例として図６４に示すように、ダイシング領域５０ｂにおいて、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３を構成する半導体基板ＳＳのそれぞれの一部が残留するように研削処理を施す方法が考えられる。この場合、図１８に示すウエハ準備工程では、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３を一括して製造することができる。また、最終的に取得されるチップ積層体ＭＣＳのメモリチップＭＣ１の厚さを、メモリチップＭＣ２、ＭＣ３の厚さと揃えることができる。
【０２３８】
図６３に示す変形例の場合、ウエハ積層体ＷＨＳをチップ形成領域５０ａ毎に分割する個片化工程において、半導体ウエハＷＨ１を構成する半導体基板ＳＳの一部が切削加工対象部に含まれることになる。また、図６４に示す変形例の場合、ウエハ積層体ＷＨＳをチップ形成領域５０ａ毎に分割する個片化工程において、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３を構成する半導体基板ＳＳのそれぞれの一部が切削加工対象部に含まれることになる。しかし、上記したように、本実施の形態によれば、ダイシングブレード４４（図４４参照）の回転数や砥粒の平均粒径、押し付け圧力などの切削加工条件を、半導体基板ＳＳに合わせて最適化することができる。したがって、図６３や図６４に示す変形例の場合であっても、上記したチッピング現象の発生を抑制することができる。
【０２３９】
＜変形例２＞
上記した＜第１ウエハ裏面研削工程＞のセクションでは、この第１ウエハ裏面研削工程では、ウエハ積層体ＷＨＳを個片には分割せず、次に説明する個片化工程でチップ形成領域５０ａ毎に分割する方法について説明した。この場合、第１ウエハ裏面研削工程が完了した段階では、半導体ウエハＷＨ４の溝５０ｔｒには、底面５０ｔｒｂが残留している。
【０２４０】
しかし、変形例として図６５に示すように、第１ウエハ裏面研削工程において、ウエハ積層体ＷＨＳがチップ形成領域５０ａ毎に分割される厚さまで研削処理を施す実施態様が考えられる。図６５は、図４２に対する変形例を示す断面図である。図６５に示す変形例の場合、図１３に示す個片化工程を省略することができる。つまり、半導体ウエハＷＨ４の厚さが薄くなった状態での、ダイシングブレードによる切削加工処理を省略することができる。このため、ダイシングブレードを用いた切削加工処理に起因するチッピング現象の発生を防止することができる。
【０２４１】
図６５に示す本変形例の場合、図１８に示す溝形成工程において、半導体ウエハＷＨ４に形成する溝５０ｔｒの深さを、半導体ウエハＷＨ１、ＷＨ２、ＷＨ３の深さよりも大きくすることが好ましい。これにより、図１３に示す第１ウエハ裏面研削工程においてウエハ積層体ＷＨＳを容易に分割することができる。
【０２４２】
また、上記した第１ウエハ裏面研削工程に対する別の変形例として、図６に示すメモリチップＭＣ４の厚さとの関係で、半導体ウエハＷＨ４は薄くする必要がない場合には、第１ウエハ裏面研削工程を省略することができる。また、さらに別の変形例として、第１ウエハ裏面研削工程を行った後、電極形成工程を行うこともできる。
【０２４３】
（実施の形態２）
上記実施の形態１では、複数の半導体ウエハ５０が積層されたウエハ積層体ＷＨＳのダイシング領域５０ｂに形成された封止材層６を、予め除去した後で、チップ形成領域５０ａ毎に分割する実施態様について説明した。この場合、図１３に示す個片化工程を実施する場合には、ダイシングブレード４４（図４４参照）の回転数や砥粒の平均粒径、押し付け圧力などの切削加工条件を、半導体基板ＳＳに合わせて最適化することでチッピング現象の発生を防止または抑制することができる。
【０２４４】
本実施の形態では、個片化工程において、ダイシングブレード４４の回転数や砥粒の平均粒径、押し付け圧力などの切削加工条件を、封止材層６に合わせて最適化することでチッピング現象の発生を防止または抑制する実施態様について説明する。
【０２４５】
なお、本実施の形態は、上記実施の形態１で説明した図１２に示すチップ積層体ＭＣＳの組立フローが上記実施の形態１と相違するが、その他の点は上記実施の形態と同様である。したがって、本実施の形態では、上記実施の形態１で説明した技術との相違点を中心に説明し、重複する説明は省略する。
【０２４６】
図６６は、図１２に示すチップ積層体を形成する図１３に対する変形例である工程フローを示す説明図である。また、図６７は、図２８に対する変形例を示す断面図であって、図６６に示す第２ウエハ搭載工程後の状態を示す断面図である。また、図６８は、図６６に示す第２溝形成工程において、半導体ウエハのダイシング領域に沿って溝を形成した状態を示す断面図である。また、図６９は、図６８に示すダイシング領域の一つを拡大して示す拡大断面図である。また、図７０は、図６６に示す第４溝形成工程後のダイシング領域の周辺を示す拡大断面図である。また、図７１は、図７０に示すウエハ積層体に切削加工を施した状態を示す拡大断面図である。
【０２４７】
図６６に示すように、本実施の形態は、図１３に示す第１溝形成工程を行わない点で、上記実施の形態１と相違する。また、本実施の形態は、第２、第３、第４ウエハ搭載工程の後で、第２、第３および第４溝形成工程をそれぞれ実施する点で上記実施の形態１と相違する。言い換えれば、本実施の形態は、第２、第３、第４ウエハ搭載工程を行った時に、図６７に例示するように、ダイシング領域５０ｂ内に封止材層６が残っている。
【０２４８】
例えば、図６７に示すように、本実施の形態では、溝５０ｔｒ（図２８参照）が形成されていない状態で、図６６に示す第２ウエハ搭載工程を行う。この時、半導体ウエハＷＨ４の表面３ａと、半導体ウエハＷＨ３の表面３ａとが対向するように配置した状態で、半導体ウエハＷＨ３、ＷＨ４の封止材層６を貼り合わせる点は上記実施の形態と同様である。また、半導体ウエハＷＨ４の複数のチップ形成領域５０ａと半導体ウエハＷＨ３の複数のチップ形成領域５０ａが重なるように接着する点も上記実施の形態と同様である。また、半導体ウエハＷＨ４のダイシング領域５０ｂと半導体ウエハＷＨ３のダイシング領域５０ｂが重なるように接着させる点も上記実施の形態と同様である。
【０２４９】
しかし、図６７に示すように、本実施の形態ではダイシング領域５０ｂの封止材層６が予め取り除かれていない。このため、半導体ウエハＷＨ４の表面３ａと、半導体ウエハＷＨ３の表面３ａとが対向するように配置した状態で、半導体ウエハＷＨ３、ＷＨ４の封止材層６を貼り合わせると、封止材層６が半導体ウエハＷＨ３、ＷＨ４の対向面の全体で密着する。
【０２５０】
また、図６６に示す例では、第２ウエハ裏面研削工程の後で、第２溝形成工程を行う。本実施の形態の第２溝形成工程では、例えば図６８や図６９に示すように、厚さが薄くなった半導体ウエハＷＨ３の裏面３ｂ側からダイシングブレード４２を走行させて、ダイシング領域５０ｂに切削加工を施す。
【０２５１】
ここで、厚さが薄い半導体ウエハＷＨ３と封止材層６とを、ダイシングブレード４２により一括して切削加工する場合には、上記実施の形態１で図１４および図１５を用いて説明したように、切削加工条件の最適値が大きく異なる複数の部材を一括して切削することになる。図６９に示す例では、半導体ウエハＷＨ３と封止材層６とがそれぞれ一層ずつの状態で切削加工を施す。このため、図１４および図１５を用いて説明したように、それぞれ複数の半導体ウエハ５０と複数層の封止材層６が積層された状態で一括して切削加工を施す場合と比較すれば、チッピング現象の発生は抑制できる。ただし、半導体ウエハＷＨ３の表面３ａと封止材層６の接着界面において、ダイシングブレード４２から過剰な負荷が付与されれば、上記したチッピング現象が発生する原因になる。
【０２５２】
そこで、本実施の形態では、第２溝形成工程において、ダイシング領域５０ｂに配置される半導体ウエハＷＨ３を取り除き、かつ、封止材層６の半導体ウエハＷＨ４側の一部が残留するように、切削加工を施す。言い換えれば、本実施の形態では、第２溝形成工程において、半導体ウエハＷＨ３の構成部材（すなわち、図６９に示す半導体基板ＳＳと絶縁膜３ｐｓ）を選択的に取り除く。更に言い換えれば、本実施の形態では、第２溝形成工程が完了した後は、半導体ウエハＷＨ３は、チップ形成領域５０ａ毎に分割され、かつ、半導体ウエハＷＨ３と半導体ウエハＷＨ４の間に配置される封止材層６は、複数のチップ形成領域５０ａが連結された状態になっている。
【０２５３】
重複する説明は省略するが、本実施の形態では、図６６に示す第３溝形成工程、第４溝形成工程のそれぞれについて、上記した第２溝形成工程と同様の手順で、ダイシング領域５０ｂにおける半導体ウエハ５０の構成材料を選択的に取り除く。このため、図６６に示す第４溝形成工程の完了後のウエハ積層体ＷＨＳは、図７０に示すように、半導体ウエハＷＨ４のダイシング領域５０ｂ上の半導体基板ＳＳおよび絶縁膜３ｐｓが取り除かれている。また、ウエハ積層体ＷＨＳは、半導体ウエハＷＨ４のダイシング領域５０ｂ上に複数層の封止材層６がそれぞれ溝５０ｔｒを介して離間して配置されている。
【０２５４】
また、本実施の形態では、図６６に示す個片化工程において、図７１に示すようにダイシングブレード４４を用いて切削加工を施す。この時、半導体ウエハＷＨ４のダイシング領域５０ｂ上には、上記したように、複数層の封止材層６がそれぞれ溝５０ｔｒ（図７０参照）を介して離間して配置されているので、切削加工対象物は、主として封止材層６になる。したがって、ダイシングブレード４４の回転数や砥粒の平均粒径、押し付け圧力などの切削加工条件を、封止材層６に合わせて最適化することでチッピング現象の発生を防止または抑制することができる。また、本実施の形態の個片化工程では、ダイシングブレード４４により、複数層の封止材層６および半導体ウエハＷＨ４の半導体基板ＳＳを一括して切削加工することになる。しかし、半導体ウエハＷＨ４は、他の半導体ウエハＷＨ１、ＷＨ２、ＷＨ３と比較して厚さが大きいので、ダイシングブレード４４による切削加工条件が、半導体基板ＳＳにとっての最適値ではない場合であっても、上記したチッピング現象は発生し難い。
【０２５５】
上記のように本実施の形態によれば、半導体ウエハＷＨ４上に半導体ウエハＷＨ３、ＷＨ２、ＷＨ１を積層する度に、溝５０ｔｒ（図７０参照）を形成して半導体ウエハＷＨ３、ＷＨ２、ＷＨ１の構成部材を取り除く。これにより、個片化工程において、ダイシングブレード４４の回転数や砥粒の平均粒径、押し付け圧力などの切削加工条件を、封止材層６に合わせて最適化すれば、チッピング現象の発生を防止または抑制することができる。
【０２５６】
図６６に示す第２、第３および第４溝形成工程では、上記したように封止材層６の一部を残留させるように切削加工を施すが、封止材層６を残す程度は、以下の態様が好ましい。すなわち、図６９に示す半導体基板ＳＳの大部分が取り除かれていれば、個片化工程でのチッピング現象の発生は抑制できる。しかし、半導体基板ＳＳの一部がダイシング領域５０ｂに残留している場合、この残留物が欠けて、異物になる可能性が考えられる。したがって、半導体材料からなる異物の発生を確実に抑制する観点からは、半導体基板ＳＳを確実に除去することが好ましい。つまり、封止材層６のうち、半導体基板ＳＳとの密着面は、少なくとも取り除かれるように切削加工することが好ましい。
【０２５７】
一方、厚さが薄くなった半導体ウエハＷＨ３に対する切削加工時の負荷を低減する観点からは、第２、第３および第４溝形成工程で切削加工される封止材層６の量は、少ない方が好ましい。したがって、第２、第３および第４溝形成工程では、ダイシング領域５０ｂに配置される封止材層６の半分以上を残留させるように切削加工を施すことが特に好ましい。
【０２５８】
なお、本実施の形態では、切削加工条件を、封止材層６に合わせて最適化することでチッピング現象の発生を防止または抑制する実施態様について、一例を説明したが、本実施の形態に対して種々の変形例が存在する。例えば図６６では、第２、第３、および第４溝形成工程を第２、第３、および第４ウエハ裏面研削工程の後で実施する例を示しているが、溝形成工程と裏面研削工程の順序を入れ替えることができる。また、図６６では電極形成工程を行う前に第４溝形成工程を行う実施態様を示しているが、電極形成工程は、第４ウエハ裏面研削工程の後であれば、例えば第４溝形成工程の前に行うことができる。また、上記実施の形態１で説明した変形例１や変形例２と組み合わせて適用することもできる。
【０２５９】
本実施の形態で説明した半導体装置の製造方法は、上記した相違点以外の点は、上記実施の形態１と同様である。したがって、重複する説明は省略する。
【０２６０】
（実施の形態３）
上記実施の形態１および上記実施の形態２では、半導体チップとして使用する半導体ウエハＷＨ４を基材とし、基材である半導体ウエハＷＨ４上に半導体ウエハＷＨ３、ＷＨ２、ＷＨ１を積層してチップ積層体ＭＣＳを形成する実施態様について説明した。しかし、複数の半導体ウエハ５０を積層するための支持部材である基材は、半導体ウエハ５０には限定されない。本実施の形態では、例えば、回路素子が形成されていないシリコン基板や、ガラス基板などの支持部材を基材とし、基材上に半導体ウエハを積層してチップ積層体を取得する実施態様について説明する。
【０２６１】
図７２は、図１２に示すチップ積層体に対する変形例を示す斜視図である。また、図７３は、図７２に示すチップ積層体を形成する図１３に対する変形例である工程フローを示す説明図である。なお、本実施の形態では、図１３に示す第１ウエハに相当する部材が支持部材に置き換わっているが、図１３との比較をし易くするため、図７３では、第２、第３および第４ウエハの名称を変更せずに示している。
【０２６２】
本実施の形態の概要を先に説明すれば、本実施の形態は、上記実施の形態１で説明した半導体ウエハＷＨ４を、半導体ウエハＷＨ４よりも支持強度を向上させることができる支持部材に置き換えて組み立てる実施態様である。したがって、図７３に示すように、本実施の形態の工程フローでは、上記実施の形態１で説明した図１３に示す第１ウエハ準備工程および第１溝形成工程を、図７３に示す支持部材準備工程に置き換えている。また、本実施の形態では、図１３に示す第１ウエハ裏面研削工程が無く、図７３に示すように、例えば電極形成工程の後に行う支持部材剥離工程により、図７２に示すチップ積層体ＭＣＳを支持部材から剥離させて取得する。このため、上記実施の形態１では、チップ積層体ＭＣＳを取得する際に切削加工を施す個片化工程を省略することができる。
【０２６３】
図７３に示す支持部材準備工程では、図７４に示すように半導体ウエハ５０を積層するための基材となる支持部材５１を準備する。図７４は、図７３に示す支持部材準備工程で準備する支持部材、および第２ウエハ準備工程で準備する半導体ウエハを示す断面図である。支持部材５１は、複数の半導体ウエハ５０を積層するウエハ積層面である表面５１ａおよび表面５１ａの反対側に位置する裏面５１ｂを有している。また、支持部材５１は、上記の通り、半導体ウエハ５０を積層するための基材なので、例えば回路素子が形成されていないシリコン基板やガラス基板などの板上部材である。
【０２６４】
図示は省略するが、支持部材５１の平面形状（すなわち、表面５１ａおよび裏面５１ｂの形状）は、半導体ウエハ５０の表面３ａの全体を覆う面積を備えていれば、特に限定されない。例えば、シリコン基板を支持部材５１とする場合には、半導体ウエハ５０と同様に、円形とすることで、半導体ウエハ５０と同様に製造することができる。また、ガラス基板を支持部材５１とする場合は、加工のし易さを考慮して、例えば四角形など、任意の平面形状にすることができる。ただし、装置搬送性、認識性を考慮すると、支持部材５１にガラス基板を用いる場合でも半導体ウエハ５０と同じ平面形状にすることが好ましい。
【０２６５】
また、図７４に示す例では、支持部材５１の強度を半導体ウエハ５０の強度よりも強くする観点から、支持部材５１の厚さ５１Ｔが、半導体ウエハ５０の厚さ５０Ｔよりも厚くなっている。ただし、上記実施の形態１で説明したように、半導体ウエハ５０の厚さ５０Ｔと同じ厚さであっても、加工時にチッピング現象の発生は抑制できるので、支持部材５１の厚さ５１Ｔと半導体ウエハ５０の厚さ５０Ｔとを同じにすることもできる。例えば、シリコン基板を支持部材５１とする場合には、支持部材５１の厚さ５１Ｔと半導体ウエハ５０の厚さ５０Ｔとを同じにすることで、半導体ウエハ５０の製造工程と、支持部材５１の製造工程を共通化できる。
【０２６６】
また、図７４に示すように、支持部材５１は、図７３に示す第２ウエハ搭載工程において、半導体ウエハＷＨ３の複数のチップ形成領域５０ａが対向配置される領域である第１領域５１ｃと、ダイシング領域５０ｂが対向配置される領域である第２領域５１ｄとを備えている。
【０２６７】
また、図７４に示すように、支持部材５１のウエハ積層面である表面５１ａには、図７３に示す支持部材剥離工程において、支持部材５１とチップ積層体ＭＣＳ（図７２参照）とを剥離する際に剥離し易くするための樹脂成分が含まれた樹脂層である、剥離材層５２が表面５１ａを覆うように形成されている。この剥離材層５２には、図７３に示す支持部材剥離工程において、例えば紫外線や光などのエネルギーを外部から付与することで、剥離し易くなるように物性が変化する樹脂成分が含まれている。
【０２６８】
また、図７４に示すように、図７３に示す第２ウエハ準備工程で準備する半導体ウエハＷＨ３は、図１７に示す導体柱７ｐが形成されていない。図７４に示す例では、半導体ウエハＷＨ３の表面３ａ全体を覆うように、封止材６が形成され、半導体ウエハＷＨ３の表面３ａに形成された複数の表面電極３ａｐのそれぞれは、封止材層６により封止されている。
【０２６９】
次に、図７３に示す第２ウエハ搭載工程では、図７５に示すように、支持部材５１の表面５１ａと、半導体ウエハＷＨ３の表面３ａとが対向するように配置した状態で、半導体ウエハＷＨ３と支持部材５１とを、封止材層６および剥離材層５２を介して接着固定する。図７５は、図７３に示す第２ウエハ搭載工程において半導体ウエハを支持部材上に積層した状態を示す断面図である。
【０２７０】
図７５に示すように、第２ウエハ搭載工程では、支持部材５１の表面５１ａ上に半導体ウエハＷＨ３を搭載する。詳しくは、例えば図７４に示す半導体ウエハＷＨ３の上下を反転し、支持部材５１の表面５１ａと半導体ウエハＷＨ３の表面３ａとが対向するように配置した状態で、半導体ウエハＷＨ３に形成された封止材層６と支持部材５１に形成された剥離材層５２を貼り合わせる。本工程では、封止材層６の上面６ａと剥離材層５２の上面５２ａとを密着させて接着固定する。ここで、図７５に示すように半導体ウエハＷＨ３には、上記実施の形態１と同様に予め溝５０ｔｒが形成され、ダイシング領域５０ｂの封止材層６が取り除かれている。したがって、ダイシング領域５０ｂにおいては、半導体ウエハＷＨ３を構成する半導体基板ＳＳと、剥離材層５２との間に中空区間が存在している。
【０２７１】
なお、本実施の形態では、支持部材５１は、最終的にはチップ積層体ＭＣＳ（図７２参照）を構成しない部材である。したがって、上記実施の形態１のように、本工程において、半導体ウエハＷＨ３の複数のチップ形成領域５０ａのそれぞれに形成された複数の導体柱７ｐを他部材と電気的に接続する必要はない。
【０２７２】
以降、上記実施の形態１で説明した図１３に示す組立フローと同様の手順で、複数の半導体ウエハ５０を積層する。そして、図７３に示す第４ウエハ裏面研削工程が完了すると、図７６に示すように、複数の半導体ウエハＷＨ１、ＷＨ２、ＷＨ３のそれぞれは、チップ形成領域５０ａ毎に分割される。図７６は、図７３に示す第４ウエハ裏面研削工程が完了した時点でのダイシング領域の周辺を拡大して示す拡大断面図である。
【０２７３】
また、図７３に示す支持部材剥離工程では、図７６に示す剥離材層５２にエネルギーを付与することで、剥離材層５２に含まれる樹脂の物性を変化させる。例えば、剥離材層５２に紫外線硬化性樹脂が含まれている場合には、剥離材層５２に紫外線を照射することで、剥離材層５２の上面５２ａと封止材層６の上面６ａの密着界面が剥離し易くなる。また、例えば、剥離材層５２に、光を照射することにより発熱する光熱変換物質が含まれている場合、剥離材層５２に光を照射することで、剥離材層５２と封止材層６との密着界面に気泡を発生させて剥離し易くすることができる。
【０２７４】
なお、図７３に示す第２、第３および第４ウエハ裏面研削工程のそれぞれにおいて、図７５に示す溝５０ｔｒの底面５ｔｒｂを取り除くように裏面研削処理を施す場合、図７６に示すようにダイシング領域５０ｂには、例えば酸化シリコンから成る絶縁膜３ｐｓが残留する。しかし、絶縁膜３ｐｓは、例えば１μｍ以下の非常に薄い膜なので、ダイシング領域５０ｂに残留する絶縁膜３ｐｓは、チップ積層体ＭＣＳを剥離する際に破壊される。ただし、絶縁膜３ｐｓを切断する場合には、図７６に示す支持部材５１に複数のチップ積層体ＭＣＳが固定された状態で、図示しないダイシングブレードによる切削加工を行うこともできる。この場合、ダイシング領域５０ｂに残留する絶縁膜３ｐｓを、より確実に切断することができる。
【０２７５】
なお、本実施の形態では、回路素子が形成されていないシリコン基板や、ガラス基板などの支持部材を基材とし、基材上に半導体ウエハを積層してチップ積層体を取得する実施態様について、一例を説明したが、本実施の形態に対して種々の変形例が存在する。例えば、図７３は、上記実施の形態１で説明した図１３に対する変形例として説明したが、上記実施の形態２で説明した図６６に対する変形例として適用することができる。また、上記実施の形態１で説明した変形例１や変形例２や上記実施の形態２で説明した変形例と組み合わせて適用することもできる。
【０２７６】
本実施の形態で説明した半導体装置の製造方法は、上記した相違点以外の点は、上記実施の形態１と同様である。したがって、重複する説明は省略する。
【０２７７】
＜その他の変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２７８】
例えば上記実施の形態１および上記実施の形態２では、４枚のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層したチップ積層体ＭＣＳを例示的に取り上げて説明したが、半導体チップ３の積層枚数は４枚には限定されない。例えば、最小単位としては、２枚の半導体チップ３を積層したチップ積層体ＭＣＳに適用することができる。また例えば、図示は省略するが、４枚よりも多くの半導体ウエハを積層する実施態様に適用することもできる。
【０２７９】
また、例えば、上記実施の形態１〜上記実施の形態３では、複数の半導体チップ３が積層されたチップ積層体ＭＣＳの例として、平面寸法が等しいメモリチップを積層する実施態様について説明した。しかし、積層される半導体チップ３の種類が同じ場合には限らず、例えば、複数のメモリチップとロジックチップが積層されたチップ積層体に適用することもできる。ただし、複数の半導体ウエハを積層する際に、各半導体ウエハのダイシング領域が厚さ方向に重なるように配置することで、複数のチップ積層体を取得する際に、チッピング現象の発生を抑制することができる。したがって、ロジックチップの平面積を最小化し、一枚の半導体ウエハから取得可能なロジックチップの数を増やす観点からは、上記実施の形態１で説明したように、ロジックチップＬＣはチップ積層体ＭＣＳとは別に形成することが好ましい。言い換えれば、チップ積層体準備工程において、積層される複数の半導体ウエハ５０の複数のチップ形成領域には、それぞれ同じ回路が形成されていることが好ましい。
【０２８０】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０２８１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１表面、前記第１表面に設けられた複数の第１領域、前記複数の第１領域のうちの隣り合う第１領域間に設けられた第２領域、および前記第１表面とは反対側の第１裏面を有する支持部材を準備する工程；
（ｂ）第２表面、前記第２表面に設けられた複数のチップ形成領域、前記複数のチップ形成領域のうちの隣り合うチップ形成領域間に設けられた切断領域、および前記第２表面とは反対側の第２裏面を有し、前記複数のチップ形成領域および前記切断領域を含む前記第２表面と密着するように封止材層が形成されている複数の半導体ウエハを準備する工程；
ここで、前記複数の半導体ウエハの前記複数のチップ形成領域のそれぞれは、前記第２表面に形成された複数のパッドと、前記複数のパッドにそれぞれ形成された複数の導体柱と、を有しており、
前記複数の導体柱のそれぞれは、前記複数の導体柱のそれぞれの一部が露出するように、前記封止材層で覆われており、
前記第２表面と前記第２裏面の間には、前記複数のパッドを介して前記複数の導体柱とそれぞれ電気的に接続された複数の内部電極が形成されており、
（ｃ）前記複数のチップ形成領域が前記複数の第１領域とそれぞれ重なり、かつ前記切断領域が前記第２領域と重なり、かつ前記第２表面が第１表面と対向するように、前記封止材層を介して前記複数の半導体ウエハを前記支持部材の前記第１表面側に積層する工程；
ここで、前記（ｃ）工程では、以下の（ｃ１）工程、（ｃ２）工程、および（ｃ３）工程を複数回繰り返して実施し、
（ｃ１）前記複数の半導体ウエハのうちの一つを、前記支持部材の前記第１表面上に前記封止材層を介して接着する工程；
（ｃ２）前記（ｃ１）工程の後、前記複数の半導体ウエハのうちの一つの前記第２裏面を研削して、前記複数の内部電極のそれぞれを露出させる工程；
（ｃ３）前記（ｃ１）工程の後、前記切断領域に第１ダイシングブレードを走行させることで、前記複数の半導体ウエハのうちの一つの前記切断領域と重なる位置に形成された部分を取り除く工程；
（ｄ）前記（ｃ）工程の後、前記第１ダイシングブレードよりも幅の狭い第２ダイシングブレードを前記切断領域および前記第２領域に沿って走行させることで、前記複数の半導体ウエハを含む、ウエハ積層体を複数のチップ積層体に分割する工程。
【符号の説明】
【０２８２】
１  半導体装置
２  配線基板
２ａ  上面（面、主面、チップ搭載面）
２ｂ  下面（面、主面、実装面）
２ｃ  側面
２ｄ、２ｄ１  配線
２ｄ２  ビア配線
２ｅ  絶縁層（コア層）
２ｆ  ボンディングリード（端子、チップ搭載面側端子、電極）
２ｇ  ランド
２ｈ、２ｋ  絶縁膜（ソルダレジスト膜）
２ｈｗ、２ｋｗ  開口部
２ｐ１、２ｐ２  チップ搭載領域（チップ搭載部）
３  半導体チップ
３ａ  表面（主面、上面）
３ａｐ、３ａｐ１、３ａｐ２  表面電極（電極、パッド）
３ｂ  裏面（主面、下面）
３ｂｐ、３ｂｐ２  裏面電極（電極、パッド）
３ｃ  側面
３ｄ  配線層（半導体チップ用配線層）
３ｉｖ  内部電極
３ｐｓ  絶縁膜
３ｔｓｈ  孔（穴、開口部）
３ｔｓｖ  貫通電極
４  封止体（樹脂体）
４ａ  上面（面、表面）
４ｂ  下面（面、裏面）
４ｃ  側面
５  半田ボール（外部端子、電極、外部電極）
６  封止材層（チップ積層体用封止体、チップ積層体用樹脂体）
６ａ  上面
６ｔｈ  貫通孔
７  接続材
７ｂ  突起電極（バンプ電極）
７ｐ  導体柱
７ｓ  半田材
２０  配線基板
２０ａ  デバイス領域
２０ｂ  枠部（外枠）
２０ｃ  ダイシングライン（ダイシング領域）
２５  マスク
２６  支持基材
２７  保護層
２８  研磨治具
３０  ノズル
３５  ダイシングブレード（回転刃）
３６  テープ材（ダイシングテープ）
４０  ダイシングテープ
４１、４２、４４  ダイシングブレード
４３  支持部材
５０  半導体ウエハ
５０ａ  チップ形成領域
５０ｂ  ダイシング領域（切削加工領域、切断領域、切断部）
５０Ｔ、５１Ｔ  厚さ
５０ｔｒ  溝
５０ｔｒｂ  底面
５１  支持部材
５１ａ  表面
５１ｂ  裏面
５１ｃ  第１領域
５１ｄ  第２領域
５２  剥離材層
５２ａ  上面
ＡＳ  アドレス線（信号線）
ＣＲ１、ＣＲ２  コア回路（主回路）
ＣＵ  制御回路
ＤＲ  電源回路（駆動回路）
ＤＲ１  電源回路（入出力用電源回路）
ＤＲ２  電源回路（コア用電源回路）
ＤＲ３  電源回路（入出力用電源回路）
ＤＲ４  電源回路（コア用電源回路）
ＤＳ  データ線（信号線）
ＤＴ１  深さ
ＧＩＦ  外部インタフェース回路（外部入出力回路）
ＬＣ  ロジックチップ（半導体チップ）
ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４  メモリチップ（半導体チップ）
ＭＣＳ  チップ積層体（積層体、メモリチップ積層体、半導体チップ積層体、半導体装置）
ＭＭ  主記憶回路（記憶回路）
ＭＲ  メモリ領域（記憶回路素子配列領域）
ＮＣＬ、ＮＣＬ１、ＮＣＬ２  接着材（絶縁性接着材）
ＮＩＦ  内部インタフェース回路（内部入出力回路）
ＮＳ１、ＮＳ２  入出力回路
ＮＳ２  コア回路
ＯＳ  信号線
ＰＵ  演算処理回路
Ｒｂ  直径
ＳＧ  信号線
ＳＭ  補助記憶回路（記憶回路）
ＳＳ  半導体基板
ＳＳｂ  裏面（主面、下面）
ＳＳｆ  主面（表面、上面）
Ｔ１  厚さ
Ｔｂ  高さ
Ｖ１、Ｖ２、Ｖ３  電源線
ＷＢ１、ＷＢ２  幅
ＷＨ１、ＷＨ２、ＷＨ３、ＷＨ４  半導体ウエハ
ＷＨＳ  ウエハ積層体
ＷＴ１  幅（切削加工幅）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014116561.tif 000009
【図８】
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【図９】
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【図１０】
2014116561.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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