(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢ上に絶縁膜ＧＩを介して制御ゲート電極ＣＧとその上のキャップＣＰ１とを有する積層体ＬＭ１を形成してから、内部に電荷蓄積部を有する絶縁膜ＭＺを半導体基板ＳＢの主面と積層体ＬＭ１の表面に形成する。それから、絶縁膜ＭＺ上にメモリゲート電極用のシリコン膜ＰＳ２を形成し、シリコン膜ＰＳ２の上面を研磨して平坦化し、更にシリコン膜ＰＳ２をエッチングしてシリコン膜ＰＳ２の上面を積層体ＬＭ１の上面よりも低くする。それから、シリコン膜ＰＳ２と積層体ＬＭ１を覆うようにキャップ絶縁膜ＣＰ２用の絶縁膜ＩＬ２を形成し、絶縁膜ＩＬ２をエッチバックすることで、積層体ＬＭ１の側壁上にキャップ絶縁膜ＣＰ２を形成する。それから、キャップ絶縁膜ＣＰ２をエッチングマスクとしてシリコン膜ＰＳ２をエッチングすることによりキャップ絶縁膜ＣＰ２の下にメモリゲート電極を形成する。【選択図】図１４
2014154665.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部に形成され、互いに隣合う第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第２ゲート絶縁膜と、
を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板上に、前記第１ゲート絶縁膜を介して、前記第１ゲート電極と前記第１ゲート電極上の第１キャップ絶縁膜とを有する第１積層体を形成する工程、
（ｃ）前記半導体基板の主面と前記第１積層体の表面に、前記第２ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に前記第２ゲート電極用の第１導電膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１導電膜の上面を研磨して、前記第１導電膜の上面を平坦化する工程、
（ｆ）前記（ｅ）工程後、前記第１導電膜をエッチングして、前記第１導電膜の上面の高さを前記第１積層体の上面の高さよりも低くする工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に、前記第１導電膜および前記第１積層体を覆うように、第２絶縁膜を形成する工程、
（ｈ）前記（ｇ）工程後、前記第２絶縁膜をエッチバックすることで、前記第１導電膜上で、かつ前記第１絶縁膜を介して前記第１積層体の側壁上に、前記第２絶縁膜をサイドウォールスペーサ状に残して第２キャップ絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記第２キャップ絶縁膜をエッチングマスクとして用いて、前記第１導電膜よりも前記第２キャップ絶縁膜がエッチングされにくい条件で前記第１導電膜をエッチングすることにより、前記第２キャップ絶縁膜の下で、かつ前記第１絶縁膜を介して前記第１積層体の側壁上に、前記第１導電膜を残して前記第２ゲート電極を形成する工程、
（ｊ）前記（ｉ）工程後、前記第２ゲート電極と前記第２ゲート電極上の前記第２キャップ絶縁膜とを有する第２積層体をイオン注入阻止マスクとして、前記半導体基板にイオン注入を行うことにより、前記第２ゲート電極と前記第２ゲート電極のゲート長方向に隣接する位置の前記半導体基板に、ソースまたはドレイン用の半導体領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面に前記第１ゲート絶縁膜用の第３絶縁膜を形成する工程、
（ｂ２）前記第３絶縁膜上に前記第１ゲート電極用の第２導電膜を形成する工程、
（ｂ３）前記第２導電膜上に、前記第１キャップ絶縁膜用の第４絶縁膜を形成する工程、
（ｂ４）前記第４絶縁膜および前記第２導電膜をパターニングして、前記第１ゲート電極と前記第１ゲート電極上の前記第１キャップ絶縁膜とを有する前記第１積層体を形成する工程、
を有する、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｉ）工程後で、前記（ｊ）工程前に、
（ｉ１）前記第１積層体で覆われていない部分の前記第１絶縁膜を除去する工程、
を更に有する、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｊ）工程は、
（ｊ１）前記（ｉ）工程後、前記第２ゲート電極と前記第２ゲート電極上の前記第２キャップ絶縁膜とを有する前記第２積層体をイオン注入阻止マスクとして、前記半導体基板にイオン注入を行うことにより、前記第２ゲート電極と前記第２ゲート電極のゲート長方向に隣接する位置の前記半導体基板に、第１導電型の第１半導体領域を形成する工程、
（ｊ２）前記（ｊ１）工程後、前記第２積層体の前記第１積層体に隣接する側とは反対側の側壁上に、第１側壁絶縁膜を形成する工程、
（ｊ３）前記（ｊ２）工程後、前記第２積層体および前記第１側壁絶縁膜をイオン注入阻止マスクとして、前記半導体基板にイオン注入を行うことにより、前記第１側壁絶縁膜と前記第２ゲート電極のゲート長方向に隣接する位置の前記半導体基板に、前記第１導電型でかつ前記第１半導体領域よりも高不純物濃度の第２半導体領域を形成する工程、
を有し、
前記第１半導体領域および前記第２半導体領域により、前記ソースまたはドレイン用の半導体領域が形成される、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１積層体の両方の側壁上に、前記第２キャップ絶縁膜が形成され、
前記（ｉ）工程では、前記第１積層体の前記両方の側壁のうちの一方の側壁上に、前記第２キャップ絶縁膜の下に残存する前記第１導電膜からなる前記第２ゲート電極が形成され、前記第１積層体の前記両方の側壁のうちの他方の側壁上に、前記第２キャップ絶縁膜の下に残存する前記第１導電膜からなるダミーゲート電極が形成され、
前記（ｉ）工程後で、前記（ｊ）工程前に、
（ｉ２）前記第１積層体の前記両方の側壁のうちの前記他方の側壁上に形成された前記第２キャップ絶縁膜および前記ダミーゲート電極を除去する工程、
を更に有する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１積層体の両方の側壁上に、前記第２キャップ絶縁膜が形成され、
前記（ｈ）工程後で、前記（ｉ）工程前に、
（ｈ１）前記第１積層体の前記両方の側壁のうちの一方の側壁上に形成された前記第２キャップ絶縁膜を残し、前記第１積層体の前記両方の側壁のうちの他方の側壁上に形成された前記第２キャップ絶縁膜を除去する工程、
を更に有し、
前記（ｉ）工程では、前記第１積層体の前記両方の側壁のうちの前記一方の側壁上に形成された前記第２キャップ絶縁膜をエッチングマスクとして用いて前記第１導電膜をエッチングすることにより、前記第１積層体の前記両方の側壁のうちの前記一方の側壁上に、前記第２キャップ絶縁膜の下に残存する前記第１導電膜からなる前記第２ゲート電極が形成される、半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板の上部に形成され、互いに隣合う第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極および前記半導体基板の間に形成された第１ゲート絶縁膜と、
前記第２ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第２ゲート絶縁膜と、
を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板上に、前記第１ゲート絶縁膜を介して、前記第１ゲート電極と前記第１ゲート電極上の第１キャップ絶縁膜とを有する第１積層体を形成する工程、
（ｃ）前記半導体基板の主面と前記第１積層体の表面に、前記第２ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に前記第２ゲート電極用の第１導電膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１導電膜の上面を研磨して、前記第１導電膜の上面を平坦化する工程、
（ｆ）前記（ｅ）工程後、前記第１導電膜をエッチングして、前記第１導電膜の上面の高さを前記第１積層体の上面の高さよりも低くする工程、
（ｇ）前記（ｆ）工程後、前記第１積層体の側壁と前記第１導電膜の側面との間の前記第１絶縁膜を除去し、前記第１導電膜の下の前記第１絶縁膜を残す工程、
（ｈ）前記（ｇ）工程後、前記半導体基板上に、前記第１導電膜および前記第１積層体を覆うように、かつ、前記第１積層体の側壁と前記第１導電膜の側面との間を埋めるように、第２絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記第２絶縁膜をエッチバックすることで、前記第１導電膜上で、かつ前記第１積層体の側壁上に、前記第２絶縁膜をサイドウォールスペーサ状に残して第２キャップ絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記第２キャップ絶縁膜をエッチングマスクとして用いて、前記第１導電膜よりも前記第２キャップ絶縁膜がエッチングされにくい条件で前記第１導電膜をエッチングすることにより、前記第２キャップ絶縁膜の下で、かつ前記第２絶縁膜を介して前記第１積層体の側壁上に、前記第１導電膜を残して前記第２ゲート電極を形成する工程、
（ｋ）前記（ｊ）工程後、前記第２ゲート電極と前記第２ゲート電極上の前記第２キャップ絶縁膜とを有する第２積層体をイオン注入阻止マスクとして、前記半導体基板にイオン注入を行うことにより、前記第２ゲート電極と前記第２ゲート電極のゲート長方向に隣接する位置の前記半導体基板に、ソースまたはドレイン用の半導体領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面に前記第１ゲート絶縁膜用の第３絶縁膜を形成する工程、
（ｂ２）前記第３絶縁膜上に前記第１ゲート電極用の第２導電膜を形成する工程、
（ｂ３）前記第２導電膜上に、前記第１キャップ絶縁膜用の第４絶縁膜を形成する工程、
（ｂ４）前記第４絶縁膜および前記第２導電膜をパターニングして、前記第１ゲート電極と前記第１ゲート電極上の前記第１キャップ絶縁膜とを有する前記第１積層体を形成する工程、
を有する、半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記（ｋ）工程は、
（ｋ１）前記（ｊ）工程後、前記第２ゲート電極と前記第２ゲート電極上の前記第２キャップ絶縁膜とを有する前記第２積層体をイオン注入阻止マスクとして、前記半導体基板にイオン注入を行うことにより、前記第２ゲート電極と前記第２ゲート電極のゲート長方向に隣接する位置の前記半導体基板に、第１導電型の第１半導体領域を形成する工程、
（ｋ２）前記（ｋ１）工程後、前記第２積層体の前記第１積層体に隣接する側とは反対側の側壁上に、第１側壁絶縁膜を形成する工程、
（ｋ３）前記（ｋ２）工程後、前記第２積層体および前記第１側壁絶縁膜をイオン注入阻止マスクとして、前記半導体基板にイオン注入を行うことにより、前記第１側壁絶縁膜と前記第２ゲート電極のゲート長方向に隣接する位置の前記半導体基板に、前記第１導電型でかつ前記第１半導体領域よりも高不純物濃度の第２半導体領域を形成する工程、
を有し、
前記第１半導体領域および前記第２半導体領域により、前記ソースまたはドレイン用の半導体領域が形成される、半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
前記（ｊ）工程後で、前記（ｋ）工程前に、
（ｊ１）前記第２ゲート電極で覆われていない部分の前記第１絶縁膜を除去する工程、
を更に有する、半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記第１積層体の両方の側壁上に、前記第２キャップ絶縁膜が形成され、
前記（ｊ）工程では、前記第１積層体の前記両方の側壁のうちの一方の側壁上に、前記第２キャップ絶縁膜の下に残存する前記第１導電膜からなる前記第２ゲート電極が形成され、前記第１積層体の前記両方の側壁のうちの他方の側壁上に、前記第２キャップ絶縁膜の下に残存する前記第１導電膜からなるダミーゲート電極が形成され、
前記（ｊ）工程後で、前記（ｋ）工程前に、
（ｊ２）前記第１積層体の前記両方の側壁のうちの前記他方の側壁上に形成された前記第２キャップ絶縁膜および前記ダミーゲート電極を除去する工程、
を更に有する、半導体装置の製造方法。
【請求項１２】
請求項７記載の半導体装置の製造方法において、
前記第１導電膜はシリコン膜であり、
前記第２絶縁膜は酸化シリコン膜である、半導体装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板の上部に形成され、互いに隣合う第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極および前記半導体基板の間に形成され、内部に電荷蓄積部を有する第１ゲート絶縁膜と、
前記第２ゲート電極および前記半導体基板の間に形成された第２ゲート絶縁膜と、
を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板上に、前記第１ゲート絶縁膜を介して、前記第１ゲート電極と前記第１ゲート電極上の第１キャップ絶縁膜とを有する第１積層体を形成する工程、
（ｃ）前記第１積層体の側壁上に側壁絶縁膜を形成する工程、
（ｄ）前記半導体基板の主面に、前記第２ゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に、前記第１積層体および前記側壁絶縁膜を覆うように、前記第２ゲート電極用の第１導電膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１導電膜の上面を研磨して、前記第１導電膜の上面を平坦化する工程、
（ｇ）前記（ｆ）工程後、前記第１導電膜をエッチングして、前記第１導電膜の上面の高さを前記第１積層体の上面の高さよりも低くする工程、
（ｈ）前記（ｇ）工程後、前記半導体基板上に、前記第１導電膜、前記第１積層体および前記側壁絶縁膜を覆うように、第２絶縁膜を形成する工程、
（ｉ）前記（ｈ）工程後、前記第２絶縁膜をエッチバックすることで、前記第１導電膜上で、かつ前記側壁絶縁膜を介して前記第１積層体の側壁上に、前記第２絶縁膜をサイドウォールスペーサ状に残して第２キャップ絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記第２キャップ絶縁膜をエッチングマスクとして用いて、前記第１導電膜よりも前記第２キャップ絶縁膜がエッチングされにくい条件で前記第１導電膜をエッチングすることにより、前記第２キャップ絶縁膜の下で、かつ前記側壁絶縁膜を介して前記第１積層体の側壁上に、前記第１導電膜を残して前記第２ゲート電極を形成する工程、
（ｋ）前記（ｊ）工程後、前記第２ゲート電極と前記第２ゲート電極上の前記第２キャップ絶縁膜とを有する第２積層体をイオン注入阻止マスクとして、前記半導体基板にイオン注入を行うことにより、前記第２ゲート電極と前記第２ゲート電極のゲート長方向に隣接する位置の前記半導体基板に、ソースまたはドレイン用の半導体領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面に、前記第１ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第３絶縁膜を形成する工程、
（ｂ２）前記第３絶縁膜上に前記第１ゲート電極用の第２導電膜を形成する工程、
（ｂ３）前記第２導電膜上に、前記第１キャップ絶縁膜用の第４絶縁膜を形成する工程、
（ｂ４）前記第４絶縁膜および前記第２導電膜をパターニングして、前記第１ゲート電極と前記第１ゲート電極上の前記第１キャップ絶縁膜とを有する前記第１積層体を形成する工程、
を有する、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｅ１）前記第１積層体で覆われていない部分の前記第１絶縁膜を除去する工程、
を更に有する、半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記（ｋ）工程は、
（ｋ１）前記（ｊ）工程後、前記第２ゲート電極と前記第２ゲート電極上の前記第２キャップ絶縁膜とを有する前記第２積層体をイオン注入阻止マスクとして、前記半導体基板にイオン注入を行うことにより、前記第２ゲート電極と前記第２ゲート電極のゲート長方向に隣接する位置の前記半導体基板に、第１導電型の第１半導体領域を形成する工程、
（ｋ２）前記（ｋ１）工程後、前記第２積層体の前記第１積層体に隣接する側とは反対側の側壁上に、第１側壁絶縁膜を形成する工程、
（ｋ３）前記（ｋ２）工程後、前記第２積層体および前記第１側壁絶縁膜をイオン注入阻止マスクとして、前記半導体基板にイオン注入を行うことにより、前記第１側壁絶縁膜と前記第２ゲート電極のゲート長方向に隣接する位置の前記半導体基板に、前記第１導電型でかつ前記第１半導体領域よりも高不純物濃度の第２半導体領域を形成する工程、
を有し、
前記第１半導体領域および前記第２半導体領域により、前記ソースまたはドレイン用の半導体領域が形成される、半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記第１積層体の両方の側壁上に、前記第２キャップ絶縁膜が形成され、
前記（ｊ）工程では、前記第１積層体の前記両方の側壁のうちの一方の側壁上に形成された前記第２キャップ絶縁膜をエッチングマスクとして用いて前記第１導電膜をエッチングすることにより、前記第１積層体の前記両方の側壁のうちの前記一方の側壁上に、前記第２キャップ絶縁膜の下に残存する前記第１導電膜からなる前記第２ゲート電極が形成され、
前記（ｊ）工程後で、前記（ｋ）工程前に、
（ｊ１）前記第１積層体の前記両方の側壁のうちの前記一方の側壁上に形成された前記第２キャップ絶縁膜と前記第２ゲート電極とを残し、前記第１積層体の前記両方の側壁のうちの他方の側壁上に形成された前記第２キャップ絶縁膜と前記第１導電膜とを除去する工程、
を更に有する、半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、
前記第１導電膜はシリコン膜であり、
前記側壁絶縁膜は酸化シリコン膜からなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００８−１５３３５５号公報（特許文献１）および特開２００９−２１２３９８号公報（特許文献２）には、不揮発性半導体記憶装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１５３３５５号公報
【特許文献２】特開２００９−２１２３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。若しくはその両方を実現することが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極と前記第１ゲート電極上の第１キャップ絶縁膜とを有する第１積層体を形成してから、前記半導体基板の主面と前記第１積層体の表面に、第２ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第１絶縁膜を形成する。それから、前記第１絶縁膜上に第２ゲート電極用の導電膜を形成してから、前記導電膜の上面を研磨して前記導電膜の上面を平坦化し、更に、前記導電膜をエッチングして前記導電膜の上面の高さを前記第１積層体の上面の高さよりも低くする。それから、前記半導体基板上に前記導電膜および前記第１積層体を覆うように第２絶縁膜を形成してから、前記第２絶縁膜をエッチバックすることで、前記第１積層体の側壁上に前記第２絶縁膜をサイドウォールスペーサ状に残して第２キャップ絶縁膜を形成する。それから、前記第２キャップ絶縁膜をエッチングマスクとして用いて前記導電膜をエッチングすることにより前記第２キャップ絶縁膜の下に前記導電膜を残して第２ゲート電極を形成する。
【０００８】
また、一実施の形態によれば、半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極と前記第１ゲート電極上の第１キャップ絶縁膜とを有する第１積層体を形成してから、前記半導体基板の主面と前記第１積層体の表面に、第２ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第１絶縁膜を形成する。それから、前記第１絶縁膜上に第２ゲート電極用の導電膜を形成してから、前記導電膜の上面を研磨して前記導電膜の上面を平坦化し、更に、前記導電膜をエッチングして前記導電膜の上面の高さを前記第１積層体の上面の高さよりも低くする。それから、前記第１積層体の側壁と前記導電膜の側面との間の前記第１絶縁膜を除去しかつ前記導電膜の下の前記第１絶縁膜を残してから、前記半導体基板上に前記導電膜および前記第１積層体を覆いかつ前記第１積層体の側壁と前記導電膜の側面との間を埋めるように第２絶縁膜を形成する。それから、前記第２絶縁膜をエッチバックすることで、前記第１積層体の側壁上に前記第２絶縁膜をサイドウォールスペーサ状に残して第２キャップ絶縁膜を形成する。それから、前記第２キャップ絶縁膜をエッチングマスクとして用いて前記導電膜をエッチングすることにより前記第２キャップ絶縁膜の下に前記導電膜を残して第２ゲート電極を形成する。
【０００９】
また、一実施の形態によれば、半導体基板上に、内部に電荷蓄積部を有する第１ゲート絶縁膜を介して第１ゲート電極と前記第１ゲート電極上の第１キャップ絶縁膜とを有する第１積層体を形成する。それから、前記第１積層体の側壁上に側壁絶縁膜を形成してから、前記半導体基板の主面に第２ゲート絶縁膜用の第１絶縁膜を形成する。それから、前記第１絶縁膜上に、前記第１積層体および前記側壁絶縁膜を覆うように、第２ゲート電極用の導電膜を形成する。それから、前記導電膜の上面を研磨して前記導電膜の上面を平坦化し、更に、前記導電膜をエッチングして前記導電膜の上面の高さを前記第１積層体の上面の高さよりも低くする。それから、前記半導体基板上に、前記導電膜、前記第１積層体および前記側壁絶縁膜を覆うように、第２絶縁膜を形成する。それから、前記第２絶縁膜をエッチバックすることで、前記第１積層体の側壁上に前記第２絶縁膜をサイドウォールスペーサ状に残して第２キャップ絶縁膜を形成する。それから、前記第２キャップ絶縁膜をエッチングマスクとして用いて前記導電膜をエッチングすることにより前記第２キャップ絶縁膜の下に前記導電膜を残して第２ゲート電極を形成する。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の製造歩留まりを向上させることができる。若しくはその両方を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図４】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８の部分拡大断面図である。
【図１０】図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２６に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】一実施の形態である半導体装置の要部断面図である。
【図３９】メモリセルの等価回路図である。
【図４０】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図４１】他の実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図４２】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】他の実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図４７】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５５に続く半導体装置の製造工程中の要部断面図である。
【図５７】図５６に続く半導体装置の製造工程中の要部断面図である。
【図５８】図５７に続く半導体装置の製造工程中の要部断面図である。
【図５９】他の実施の形態である半導体装置の要部断面図である。
【図６０】他の実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６１】他の実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６２】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図６３】図６２に続く半導体装置の製造工程中の要部断面図である。
【図６４】図６３に続く半導体装置の製造工程中の要部断面図である。
【図６５】図６４に続く半導体装置の製造工程中の要部断面図である。
【図６６】図６５の部分拡大断面図である。
【図６７】図６５に続く半導体装置の製造工程中の要部断面図である。
【図６８】図６７に続く半導体装置の製造工程中の要部断面図である。
【図６９】図６８に続く半導体装置の製造工程中の要部断面図である。
【図７０】図６９に続く半導体装置の製造工程中の要部断面図である。
【図７１】図７０に続く半導体装置の製造工程中の要部断面図である。
【図７２】図７１に続く半導体装置の製造工程中の要部断面図である。
【図７３】図７２に続く半導体装置の製造工程中の要部断面図である。
【図７４】図７３に続く半導体装置の製造工程中の要部断面図である。
【図７５】図７４に続く半導体装置の製造工程中の要部断面図である。
【図７６】図７５に続く半導体装置の製造工程中の要部断面図である。
【図７７】図７６に続く半導体装置の製造工程中の要部断面図である。
【図７８】図７７に続く半導体装置の製造工程中の要部断面図である。
【図７９】図７８に続く半導体装置の製造工程中の要部断面図である。
【図８０】図７９に続く半導体装置の製造工程中の要部断面図である。
【図８１】他の実施の形態である半導体装置の要部断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１５】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１６】
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
【００１７】
図１〜図３は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図４〜図３７は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、図４〜図８および図１０〜図３７には、不揮発性メモリのメモリセルが形成される領域であるメモリセル領域の要部断面図が示されており、メモリセル領域にメモリセルが形成される様子が示されている。また、図９は、図８の部分拡大断面図である。なお、図４〜図８および図１０〜図３７には、ｎ＋型半導体領域ＳＤ２を共有する２つのメモリセルが半導体基板ＳＢに形成される様子が示されている。
【００１８】
また、本実施の形態においては、メモリセル領域に制御トランジスタおよびメモリトランジスタとしてｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にして、制御トランジスタおよびメモリトランジスタとしてｐチャネル型のＭＩＳＦＥＴをメモリセル領域に形成することもできる。
【００１９】
図４に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定または画定する素子分離領域（図示せず）を形成する。
【００２０】
素子分離領域（図示せず）は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域を形成することができる。
【００２１】
次に、図５に示されるように、半導体基板ＳＢのメモリセル領域にｐ型ウエルＰＷを形成する（図１のステップＳ２）。ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷは、半導体基板ＳＢの主面から所定の深さにわたって形成される。
【００２２】
次に、後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、ｐ型ウエルＰＷの表層部に対してチャネルドープイオン注入を行う。
【００２３】
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷの表面）に、ゲート絶縁膜用の絶縁膜ＧＩを形成する（図１のステップＳ３）。
【００２４】
絶縁膜ＧＩは、制御トランジスタのゲート絶縁膜用の絶縁膜である。絶縁膜ＧＩは、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜ＧＩが酸化シリコン膜の場合は、例えば熱酸化法により絶縁膜ＧＩを形成することができる。絶縁膜ＧＩが酸窒化シリコン膜の場合は、例えば、熱酸化法により形成した酸化シリコン膜に対して、プラズマ窒化処理などの窒化処理を施すことなどにより、絶縁膜ＧＩとしての酸窒化シリコン膜を形成することができる。絶縁膜ＧＩの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。
【００２５】
次に、図６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＧＩ上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する（図１のステップＳ４）。
【００２６】
シリコン膜ＰＳ１は、制御トランジスタのゲート電極用の導電膜であり、すなわち、後述の制御ゲート電極ＣＧを形成するための導電膜である。シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の堆積膜厚は、例えば５０〜１００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。メモリセル領域のシリコン膜ＰＳ１は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
【００２７】
次に、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＩＬ１を形成（堆積）する（図１のステップＳ５）。
【００２８】
絶縁膜ＩＬ１は、後述のキャップ絶縁膜ＣＰ１を形成するための絶縁膜である。絶縁膜ＩＬ１は、例えば窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の堆積膜厚は、例えば２０〜１００ｎｍ程度とすることができる。ステップＳ４，Ｓ５を行うことにより、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ１との積層膜が形成された状態になる。
【００２９】
次に、図７に示されるように、絶縁膜ＩＬ１およびシリコン膜ＰＳ１をフォトリソグラフィ技術およびエッチング技術によりパターニングして、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とを有する積層体（積層構造体）ＬＭ１をメモリセル領域に形成する（図１のステップＳ６）。
【００３０】
すなわち、ステップＳ６では、絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域におけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜をエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンを除去する。これにより、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなる。制御ゲート電極ＣＧとキャップ絶縁膜ＣＰ１とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
【００３１】
また、他の形態として、積層体ＬＭ１を次のようにして形成することもできる。まず、絶縁膜ＩＬ１上のフォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜ＩＬ１をエッチング（好ましくはドライエッチング）してパターニングすることで、キャップ絶縁膜ＣＰ１を形成する。それから、このフォトレジストパターンを除去してから、キャップ絶縁膜ＣＰ１をエッチングマスクとして用いてシリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングすることで、制御ゲート電極ＣＧを形成する。これにより、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
【００３２】
メモリセル領域に、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧは、制御トランジスタ用のゲート電極である。制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成された状態となる。
【００３３】
メモリセル領域において、積層体ＬＭ１で覆われた部分以外の絶縁膜ＧＩ（すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩ）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００３４】
このように、ステップＳ３，Ｓ４，Ｓ５，Ｓ６により、半導体基板ＳＢ上に、ゲート絶縁膜としての絶縁膜ＧＩを介して、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とを有する積層体ＬＭ１が形成される。
【００３５】
次に、メモリセル領域に後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域のｐ型ウエルＰＷの表層部に対してチャネルドープイオン注入を行う。
【００３６】
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図８および図９に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と積層体ＬＭ１の表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１のステップＳ７）。ステップＳ７において、絶縁膜ＭＺは、半導体基板ＳＢ上に、積層体ＬＭ１を覆うように形成される。
【００３７】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００３８】
なお、図面を見やすくするために、図８では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図８の部分拡大断面図である図９に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる。
【００３９】
絶縁膜ＭＺのうち、酸化シリコン膜ＭＺ１，ＭＺ３は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、例えばＣＶＤ法により形成することができる。
【００４０】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を形成している。信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
【００４１】
絶縁膜ＭＺを形成するには、例えば、半導体基板ＳＢ（ｐ型ウエルＰＷ）の表面上と積層体ＬＭ１の表面（側面および上面）上とに酸化シリコン膜ＭＺ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。
【００４２】
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜、すなわち絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３は、例えば窒化膜（絶縁膜ＭＺのうちの中間層の窒化シリコン膜ＭＺ２）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
【００４３】
絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＺを、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３とを有する積層膜とすることで達成できる。
【００４４】
次に、図１０に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、積層体ＬＭ１を覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図１のステップＳ８）。
【００４５】
シリコン膜ＰＳ２は、メモリトランジスタのゲート電極用の導電膜であり、すなわち、後述のメモリゲート電極ＭＧを形成するための導電膜である。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００４６】
また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とされている。シリコン膜ＰＳ２は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。また、シリコン膜ＰＳ２は、膜厚が厚いため、シリコン膜ＰＳ２の成膜時にｎ型不純物を導入することがより好適であり、この場合、シリコン膜ＰＳ２の成膜用のガスにドーピングガス（すなわちｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜ＰＳ２を成膜することができる。
【００４７】
ステップＳ８では、メモリセル領域において、積層体ＬＭ１で覆われていない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ）上でのシリコン膜ＰＳ２の上面の高さ位置が、積層体ＬＭ１の上面の高さ位置よりも高くなるように、シリコン膜ＰＳ２の堆積膜厚を設定する。より具体的には、ステップＳ８では、メモリセル領域において、積層体ＬＭ１で覆われていない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ）上でのシリコン膜ＰＳ２の上面の高さ位置が、積層体ＬＭ１の上面上の絶縁膜ＭＺの上面の高さ位置よりも高くなるように、シリコン膜ＰＳ２の堆積膜厚を設定する。すなわち、隣り合う積層体ＬＭ１の間がシリコン膜ＰＳ２で十分に埋め込まれるように、シリコン膜ＰＳ２の堆積膜厚を設定する。これは、例えば、積層体ＬＭ１の高さ（厚み）よりも、ステップＳ８でのシリコン膜ＰＳ２の堆積膜厚を大きくすることで、実現できる。なお、高さを言うときは、半導体基板ＳＢの主面に略垂直な方向の高さを言うものとする。
【００４８】
次に、シリコン膜ＰＳ２の上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する（図１のステップＳ９）。これにより、シリコン膜ＰＳ２の上面が平坦化される。
【００４９】
ステップＳ８でシリコン膜ＰＳ２を成膜した段階では、シリコン膜ＰＳ２の上面には、積層体ＬＭ１を反映した凹凸が形成されているが、ステップＳ９でシリコン膜ＰＳ２の上面を研磨することで、シリコン膜ＰＳ２の上面は平坦化される。すなわち、ステップＳ９の研磨工程は、シリコン膜ＰＳ２の上面を平坦化する処理である。
【００５０】
ステップＳ９では、積層体ＬＭ１の上面上の絶縁膜ＭＺをＣＭＰ処理のストッパ膜として機能させる。つまり、シリコン膜ＰＳ２を研磨するとシリコン膜ＰＳ２の上面が平坦化されるが、積層体ＬＭ１の上面上の絶縁膜ＭＺの上面が露出した段階で、シリコン膜ＰＳ２の研磨を終了させる。
【００５１】
ステップＳ９（シリコン膜ＰＳ２の研磨工程）では、シリコン膜ＰＳ２に比べて、絶縁膜ＭＺ（特に絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３）が研磨されにくい条件で、研磨処理を行うことが好ましい。すなわち、ステップＳ９は、シリコン膜ＰＳ２の研磨速度（研磨レート）に比べて、絶縁膜ＭＺ（特に絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３）の研磨速度（研磨レート）が小さくなる条件で、研磨処理を行うことが好ましい。これにより、ステップＳ９において、積層体ＬＭ１の上面上の絶縁膜ＭＺを、研磨処理のストッパ膜として的確に機能させることができる。
【００５２】
ステップＳ９を行うことにより、図１１に示されるように、積層体ＬＭ１の上方では、シリコン膜ＰＳ２が除去されて積層体ＬＭ１の上面上の絶縁膜ＭＺが露出された状態となり、一方、積層体ＬＭ１で覆われていない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ）上では、シリコン膜ＰＳ２の上面は、平坦化されて、積層体ＬＭ１の上面上の絶縁膜ＭＺの上面とほぼ同じ高さ位置となる。このため、隣り合う積層体ＬＭ１の間がシリコン膜ＰＳ２で埋め込まれ、隣り合う積層体ＬＭ１の間を埋め込むシリコン膜ＰＳ２の上面は、平坦化されて、積層体ＬＭ１の上面上の絶縁膜ＭＺの上面とほぼ同じ高さ位置となる。
【００５３】
次に、図１２に示されるように、シリコン膜ＰＳ２をエッチングして、シリコン膜ＰＳ２の上面の高さを低くする（図１のステップＳ１０）。すなわち、ステップＳ１０では、シリコン膜ＰＳ２をエッチングすることで、シリコン膜ＰＳ２の厚みを薄くし、それによって、シリコン膜ＰＳ２の上面の高さ位置を低くする。
【００５４】
具体的には、ステップＳ１０では、シリコン膜ＰＳ２をエッチングすることで、シリコン膜ＰＳ２の上面の高さを、積層体ＬＭ１の上面の高さよりも低くする。これは、後述のステップＳ１２で積層体ＬＭ１の側壁上に後述のキャップ絶縁膜ＣＰ２を形成できるようにするためである。ステップＳ９の研磨処理を終了した段階では、シリコン膜ＰＳ２の上面の高さは、積層体ＬＭ１の上面上の絶縁膜ＭＺの上面とほぼ同じ高さであったが、ステップＳ１０のエッチングを行うことにより、シリコン膜ＰＳ２の上面は半導体基板ＳＢに近づく方向に後退し、シリコン膜ＰＳ２の上面の高さは、積層体ＬＭ１の上面の高さよりも低くなる。
【００５５】
ステップＳ１０では、ドライエッチング、ウェットエッチング、あるいはそれらの組み合わせを用いることができる。また、ステップＳ１０では、シリコン膜ＰＳ２を等方性エッチングすることが好ましく、これにより、積層体ＬＭ１の側壁上の絶縁膜ＭＺの表面に、シリコン膜ＰＳ２の不要なエッチング残りが生じるのを防止しやすくなる。
【００５６】
また、ステップＳ９でシリコン膜ＰＳ２の上面は平坦化されていたため、ステップＳ１０のエッチングを行った後も、シリコン膜ＰＳ２の上面はほぼ平坦となっている。
【００５７】
ステップＳ１０のシリコン膜ＰＳ２のエッチング工程では、シリコン膜ＰＳ２に比べて、絶縁膜ＭＺ（特に絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３）がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１０では、シリコン膜ＰＳ２のエッチング速度に比べて、絶縁膜ＭＺ（特に絶縁膜ＭＺのうちの最上層の酸化シリコン膜ＭＺ３）のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、絶縁膜ＭＺがエッチングされるのを抑制しながら、シリコン膜ＰＳ２を選択的にエッチングすることができる。また、絶縁膜ＭＺを構成する酸化シリコン膜ＭＺ３、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ１のいずれもが、シリコン膜ＰＳ２に比べてエッチングされにくい条件で、ステップＳ１０のエッチングを行えば、より好ましい。
【００５８】
ステップＳ１０では、シリコン膜ＰＳ２の厚み全部をエッチングするのではなく、シリコン膜ＰＳ２の厚みの一部をエッチングする。すなわち、ステップＳ１０では、シリコン膜ＰＳ２の上層部をエッチングにより除去し、シリコン膜ＰＳ２の下層部は残存させる。このため、積層体ＬＭ１で覆われていない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ）上において、ステップＳ１０を行った後のシリコン膜ＰＳ２の厚みＴ２は、ステップＳ１０を行う前のシリコン膜ＰＳ２の厚みＴ１よりも小さくなる（すなわちＴ１＞Ｔ２）。従って、隣り合う積層体ＬＭ１の間の領域において、ステップＳ１０の前後で、シリコン膜ＰＳ２の厚みは、厚みＴ１から厚みＴ２に減少し、Ｔ１＞Ｔ２が成り立つ。
【００５９】
ここで、厚みＴ１，Ｔ２は、メモリセル領域において、積層体ＬＭ１で覆われていない部分の半導体基板ＳＢ上におけるシリコン膜ＰＳ２の厚みであり、半導体基板ＳＢの主面に略垂直な方向の厚み（寸法）に対応している。このため、厚みＴ１，Ｔ２は、メモリセル領域において、半導体基板ＳＢ上の絶縁膜ＭＺの上面からシリコン膜ＰＳ２の上面までの距離に対応している。
【００６０】
厚みＴ１は図１１に示され、厚みＴ２は図１２に示されている。ステップＳ１０を行う直前は、シリコン膜ＰＳ２は厚みＴ１を有しているが、ステップＳ１０を行った後は、シリコン膜ＰＳ２は厚みＴ２を有したものとなり、厚みＴ２は厚みＴ１よりも小さい（すなわちＴ１＞Ｔ２）。厚みＴ１は、積層体ＬＭ１の高さと概ね同じであり、厚みＴ２は、積層体ＬＭ１の高さよりも小さい。
【００６１】
ステップＳ１０を行った後のシリコン膜ＰＳ２の厚みＴ２により、後で形成されるメモリゲート電極ＭＧの高さが規定される。このため、シリコン膜ＰＳ２の厚みＴ２は、後で形成すべきメモリゲート電極ＭＧの高さ（厚み）の目標値または設計値を考慮して設定された値に制御することが好ましい。
【００６２】
ステップＳ１０を行うと、シリコン膜ＰＳ２の上面は積層体ＬＭ１の上面よりも低い高さ位置となる。このため、積層体ＬＭ１の一部（上部）が、シリコン膜ＰＳ２の上面から突出した状態になる。但し、積層体ＬＭ１の側壁（側面）と上面には絶縁膜ＭＺが形成されているため、絶縁膜ＭＺで覆われた積層体ＬＭ１の一部（上部）が、シリコン膜ＰＳ２の上面から突出した状態になる。
【００６３】
また、本実施の形態では、ステップＳ９において、積層体ＬＭ１の上面上の絶縁膜ＭＺ（の上面）が露出した段階で、シリコン膜ＰＳ２の研磨を終了させている。
【００６４】
他の形態として、ステップＳ９において、積層体ＬＭ１の上面上の絶縁膜ＭＺが露出する前の段階で、シリコン膜ＰＳ２の研磨を終了させることもできる。但し、この場合でも、シリコン膜ＰＳ２の研磨を終了した段階で、シリコン膜ＰＳ２の上面は平坦化されている。この場合、ステップＳ１０のエッチング工程では、エッチング中に積層体ＬＭ１の上面上の絶縁膜ＭＺが露出されたことを検出し、その検出時点からのシリコン膜ＰＳ２のエッチング量（エッチング厚み）を制御することにより、ステップＳ１０を行った後のシリコン膜ＰＳ２の厚みＴ２を制御することが好ましい。
【００６５】
ＣＭＰ処理よりもエッチング処理の方が、絶縁膜ＭＺに対するシリコン膜ＰＳ２の処理（研磨またはエッチング）の選択比を高くしやすい。このため、ステップＳ９において、積層体ＬＭ１の上面上の絶縁膜ＭＺが露出する前の段階でシリコン膜ＰＳ２の研磨を終了させた場合は、ステップＳ９の研磨工程で、積層体ＬＭ１の上面上の絶縁膜ＭＺが研磨されるのを確実に防止できる。一方、ステップＳ９において、積層体ＬＭ１の上面上の絶縁膜ＭＺが露出した段階でシリコン膜ＰＳ２の研磨を終了させた場合は、ステップＳ１０を行った後のシリコン膜ＰＳ２の厚みＴ２を所定の厚み（設計値）に、より的確に制御することができる。いずれにしても、ステップＳ１０を行った後は、シリコン膜ＰＳ２の上面は積層体ＬＭ１の上面よりも低くなっている。
【００６６】
次に、図１３に示されるように、半導体基板ＳＢの主面（主面全面）上に、シリコン膜ＰＳ２および積層体ＬＭ１を覆うように、絶縁膜ＩＬ２を形成（堆積）する（図２のステップＳ１１）。
【００６７】
絶縁膜ＩＬ２は、後述のキャップ絶縁膜ＣＰ２を形成するための絶縁膜である。絶縁膜ＩＬ２は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ２の膜厚（堆積膜厚）は、例えば４０〜１００ｎｍ程度とすることができる。
【００６８】
ステップＳ１１では、シリコン膜ＰＳ２の上面上と、シリコン膜ＰＳ２の上面から突出した部分の積層体ＬＭ１の上面および側面上の絶縁膜ＭＺ上とに、絶縁膜ＩＬ２が堆積する。このため、シリコン膜ＰＳ２の上面は、絶縁膜ＩＬ２で覆われる。また、シリコン膜ＰＳ２の上面から突出した部分の積層体ＬＭ１の上面および側面上の絶縁膜ＭＺも、絶縁膜ＩＬ２で覆われる。
【００６９】
次に、異方性エッチング技術により、絶縁膜ＩＬ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図２のステップＳ１２）。
【００７０】
ステップＳ１２では、絶縁膜ＩＬ２をエッチバックすることで、シリコン膜ＰＳ２上で、かつ絶縁膜ＭＺを介して積層体ＬＭ１の側壁上に、絶縁膜ＩＬ２をサイドウォールスペーサ状に残してキャップ絶縁膜ＣＰ２を形成する。
【００７１】
すなわち、ステップＳ１２のエッチバック工程では、絶縁膜ＩＬ２の堆積膜厚の分だけ絶縁膜ＩＬ２を異方性エッチングすることにより、シリコン膜ＰＳ２の上面から突出する部分の積層体ＬＭ１の両方の側壁（側面）上に、絶縁膜ＭＺを介して絶縁膜ＩＬ２をサイドウォールスペーサ状に残してキャップ絶縁膜ＣＰ２とし、他の領域の絶縁膜ＩＬ２を除去する。これにより、図１４に示されるように、メモリセル領域において、シリコン膜ＰＳ２の上面から突出する部分の積層体ＬＭ１の両方の側壁（側面）上に、絶縁膜ＭＺを介してサイドウォールスペーサ状に残存した絶縁膜ＩＬ２により、キャップ絶縁膜ＣＰ２が形成される。キャップ絶縁膜ＣＰ２は、シリコン膜ＰＳ２の上面上に形成されるが、シリコン膜ＰＳ２の上面から突出する部分の積層体ＬＭ１に絶縁膜ＭＺを介して隣り合うように形成される。キャップ絶縁膜ＣＰ２で覆われない部分のシリコン膜ＰＳ２の上面は露出される。
【００７２】
なお、ゲート電極の両方の側壁というときは、そのゲート電極のゲート長方向に互いに反対側に位置する２つの側壁に対応している。また、積層体ＬＭ１の両方の側壁というときは、積層体ＬＭ１が含んでいるゲート電極のゲート長方向に互いに反対側に位置する２つの側壁に対応している。また、側壁は、側面とみなすこともできる。
【００７３】
ステップＳ１２のエッチバック工程では、積層体ＬＭ１の上面上から絶縁膜ＩＬ２が除去されるため、積層体ＬＭ１の上面上の絶縁膜ＭＺが露出されることになる。絶縁膜ＩＬ２を酸化シリコンにより形成していた場合は、ステップＳ１２で絶縁膜ＩＬ２をエッチバックする際に、積層体ＬＭ１の上面上の絶縁膜ＭＺにおいて、酸化シリコン膜ＭＺ３もエッチングされる場合がある。しかしながら、この場合でも、積層体ＬＭ１の上面上の絶縁膜ＭＺにおいて、酸化シリコン膜ＭＺ３が除去されることで露出した窒化シリコン膜ＭＺ２がエッチングストッパ膜として機能することができる。このため、積層体ＬＭ１の上面上には、絶縁膜ＭＺの少なくとも一部を層状に残存させることができる。また、積層体ＬＭ１の上面上からたとえ絶縁膜ＭＺ全体が除去されたとしても、キャップ絶縁膜ＣＰ１の上面が露出されるが、キャップ絶縁膜ＣＰ１が存在することで、制御ゲート電極ＣＧが露出されるのは防止される。
【００７４】
次に、シリコン膜ＰＳ２をエッチングする（図２のステップＳ１３）。
【００７５】
ステップＳ１３では、キャップ絶縁膜ＣＰ２をエッチングマスクとして用いて、シリコン膜ＰＳ２をエッチングする。ステップＳ１３のエッチングは、異方性のエッチングが好ましい。このため、ステップＳ１３のエッチングは、ドライエッチングが好ましい。
【００７６】
上記ステップＳ１２の絶縁膜ＩＬ２のエッチバック工程では、絶縁膜ＩＬ２に比べてシリコン膜ＰＳ２がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１２では、絶縁膜ＩＬ２のエッチング速度に比べて、シリコン膜ＰＳ２のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ステップＳ１２で、シリコン膜ＰＳ２をエッチングストッパ膜として機能させることができる。
【００７７】
一方、ステップＳ１３のシリコン膜ＰＳ２のエッチング工程では、シリコン膜ＰＳ２に比べて絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１３では、シリコン膜ＰＳ２のエッチング速度に比べて、絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、キャップ絶縁膜ＣＰ２がエッチングされるのを抑制しながら、シリコン膜ＰＳ２を選択的にエッチングすることができる。
【００７８】
また、ステップＳ１３のシリコン膜ＰＳ２のエッチング工程では、シリコン膜ＰＳ２に比べて絶縁膜ＭＺがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１３では、シリコン膜ＰＳ２のエッチング速度に比べて、絶縁膜ＭＺのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ステップＳ１３で、絶縁膜ＭＺがエッチングされるのを抑制しながら、シリコン膜ＰＳ２を選択的にエッチングすることができる。すなわち、ステップＳ１３では、シリコン膜ＰＳ２を選択的にエッチングすることが好ましい。また、ステップＳ１３では、絶縁膜ＭＺをエッチングストッパ膜として機能させることができる。
【００７９】
ステップＳ１３では、キャップ絶縁膜ＣＰ２をエッチングマスクとして用いてシリコン膜ＰＳ２をエッチングするため、図１５に示されるように、キャップ絶縁膜ＣＰ２で覆われない部分のシリコン膜ＰＳ２がエッチングされて除去され、キャップ絶縁膜ＣＰ２の下のシリコン膜ＰＳ２は、エッチングされずに残存する。すなわち、キャップ絶縁膜ＣＰ２とキャップ絶縁膜ＣＰ２の下に残存するシリコン膜ＰＳ２とからなる積層体（積層構造体）ＬＭ２が形成される。ステップＳ１３を行うと、メモリセル領域において、積層体ＬＭ１の両方の側壁上に、絶縁膜ＭＺを介して積層体ＬＭ２が形成された状態となる。
【００８０】
積層体ＬＭ１の両方の側壁上に形成された積層体ＬＭ２のうちの一方の積層体ＬＭ２である側壁体ＬＭ２ａにおいて、キャップ絶縁膜ＣＰ２の下に残存するシリコン膜ＰＳ２が、メモリゲート電極ＭＧとなる。メモリゲート電極ＭＧは、メモリトランジスタのゲート電極である。積層体ＬＭ１の両方の側壁上に形成された積層体ＬＭ２のうちの他方の積層体ＬＭ２である側壁体ＬＭ２ｂにおいて、キャップ絶縁膜ＣＰ２の下に残存するシリコン膜ＰＳ２が、ダミーゲート電極ＤＧとなる。ダミーゲート電極ＤＧは、後で除去するため、ゲート電極として機能するものではない。メモリゲート電極ＭＧとダミーゲート電極ＤＧとは、積層体ＬＭ１の互いに反対側となる側壁上に同工程で同層の導電膜（ここではシリコン膜ＰＳ２）により形成され、積層体ＬＭ１を挟んでほぼ対称な構造を有している。
【００８１】
ここで、積層体ＬＭ１の両方の側壁上に形成された積層体ＬＭ２のうち、メモリゲート電極ＭＧを含む積層体ＬＭ２を、符号ＬＭ２ａを付して積層体（積層構造体）ＬＭ２ａと称し、ダミーゲート電極ＤＧを含む積層体ＬＭ２を、符号ＬＭ２ｂを付して積層体（積層構造体）ＬＭ２ｂと称することとする。このため、積層体ＬＭ２ａは、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とからなり、積層体ＬＭ２ｂは、ダミーゲート電極ＤＧとダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とからなる。このため、ステップＳ１３を行うと、積層体ＬＭ１の両方の側壁のうちの一方の側壁上に、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ａが形成され、積層体ＬＭ１の両方の側壁のうちの他方の側壁上に、ダミーゲート電極ＤＧとダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ｂが形成された状態となる。
【００８２】
メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。ダミーゲート電極ＤＧとダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。このため、メモリゲート電極ＭＧのゲート長は、そのゲート長方向に平行な方向でのキャップ絶縁膜ＣＰ２の寸法にほぼ一致したものとなる。
【００８３】
メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ａは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ１と隣り合うように形成される。ダミーゲート電極ＤＧとダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ｂは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ１と隣り合うように形成される。但し、積層体ＬＭ２ａと積層体ＬＭ２ｂとは、積層体ＬＭ１の互いに反対側となる側壁上に形成されている。積層体ＬＭ２ａと積層体ＬＭ２ｂとは、積層体ＬＭ１を挟んでほぼ対称な構造を有している。
【００８４】
ステップＳ１３のシリコン膜ＰＳ２エッチング工程を行うと、積層体ＬＭ２で覆われていない領域の絶縁膜ＭＺが露出される。積層体ＬＭ２と半導体基板ＳＢ（ｐ型ウエルＰＷ）との間および積層体ＬＭ２と積層体ＬＭ１との間には、絶縁膜ＭＺが介在している。すなわち、積層体ＬＭ２ａと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間および積層体ＬＭ２ａと積層体ＬＭ１との間には、絶縁膜ＭＺが介在し、かつ、積層体ＬＭ２ｂと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間および積層体ＬＭ２ｂと積層体ＬＭ１との間には、絶縁膜ＭＺが介在している。メモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。
【００８５】
上記ステップＳ１１で堆積する絶縁膜ＩＬ２の堆積膜厚を調整することで、キャップ絶縁膜ＣＰ２の寸法（メモリゲート電極ＭＧのゲート長に平行な方向の寸法）を制御でき、それによって、メモリゲート電極ＭＧのゲート長を制御することができる。
【００８６】
また、ステップＳ１２の後、シリコン膜ＰＳ２のうち、後でメモリゲート電極ＭＧのコンタクト部となる領域をフォトレジストパターンで覆ってから、ステップＳ１３でシリコン膜ＰＳ２のエッチングを行うこともできる。この場合、メモリゲート電極ＭＧのコンタクト部（図示せず）は、シリコン膜ＰＳ２によりメモリゲート電極ＭＧと一体的に形成される。メモリゲート電極ＭＧのコンタクト部は、その上にコンタクトホールを形成する領域に対応しており、このメモリゲート電極ＭＧのコンタクト部上に後述のコンタクトホールＣＴを形成してそこに後述のプラグＰＧを埋め込むことで、そのプラグＰＧをメモリゲート電極ＭＧのコンタクト部に接続することができる。ダミーゲート電極ＤＧは後で除去するため、メモリゲート電極ＭＧのコンタクト部に相当するものは、ダミーゲート電極ＤＧには形成しなくてよい。
【００８７】
次に、図１６に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ技術を用いてレジストパターンとしてフォトレジストパターンＰＲ１を形成する（図２のステップＳ１４）。このフォトレジストパターンＰＲ１は、積層体ＬＭ１の両方の側壁上に形成された積層体ＬＭ２のうちの一方である積層体ＬＭ２ａを覆い、かつ他方である積層体ＬＭ２ｂを露出するようなフォトレジストパターンである。すなわち、フォトレジストパターンＰＲ１は、メモリゲート電極ＭＧを含む積層体ＬＭ２ａを覆い、かつダミーゲート電極ＤＧを含む積層体ＬＭ２ｂを露出するようなフォトレジストパターンである。このため、積層体ＬＭ１上にフォトレジストパターンＰＲ１の端部が位置している。
【００８８】
次に、図１７に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとしてエッチングを行うことで、フォトレジストパターンＰＲ１で覆われていない積層体ＬＭ２ｂにおけるキャップ絶縁膜ＣＰ２をエッチングして除去する（図２のステップＳ１５）。
【００８９】
このステップＳ１５のキャップ絶縁膜ＣＰ２のエッチング工程では、絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）に比べてシリコン膜ＰＳ２（メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ）がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１５では、絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）のエッチング速度に比べて、シリコン膜ＰＳ２（メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ）のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、積層体ＬＭ２ｂにおけるキャップ絶縁膜ＣＰ２が選択的にエッチングされる。ステップＳ１５では、好ましくは、ウェットエッチングを用いることができる。
【００９０】
ステップＳ１５のエッチング工程を行っても、積層体ＬＭ２ａは、フォトレジストパターンＰＲ１で覆われているため、エッチングされずにそのまま残存する。すなわち、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とは、フォトレジストパターンＰＲ１で覆われているため、ステップＳ１５ではエッチングされずにそのまま残存する。また、ステップＳ１５では、ダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２が除去されることで、ダミーゲート電極ＤＧの上面が露出される。
【００９１】
次に、図１８に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとしてエッチングを行うことで、ダミーゲート電極ＤＧをエッチングして除去する（図２のステップＳ１６）。
【００９２】
ステップＳ１６のエッチング工程を行っても、積層体ＬＭ２ａは、フォトレジストパターンＰＲ１で覆われているため、エッチングされずにそのまま残存する。すなわち、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とは、フォトレジストパターンＰＲ１で覆われているため、ステップＳ１６ではエッチングされずにそのまま残存する。一方、ダミーゲート電極ＤＧはフォトレジストパターンＰＲ１で覆われずに露出されているため、ステップＳ１６でエッチングされて除去される。
【００９３】
すなわち、フォトレジストパターンＰＲ１をエッチングマスクとしてエッチングを行うことで、積層体ＬＭ１の両方の側壁上に形成された積層体ＬＭ２のうちの、フォトレジストパターンＰＲ１で覆われない積層体ＬＭ２ｂを、ステップＳ１５のエッチングとステップＳ１６のエッチングとにより除去する。また、ステップＳ１５，Ｓ１６のエッチング工程を行っても、積層体ＬＭ２ａは、フォトレジストパターンＰＲ１で覆われているため、エッチングされずにそのまま残存する。
【００９４】
ステップＳ１６のダミーゲート電極ＤＧのエッチング工程では、ダミーゲート電極ＤＧに比べて絶縁膜ＭＺがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１６では、ダミーゲート電極ＤＧのエッチング速度に比べて、絶縁膜ＭＺのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ダミーゲート電極ＤＧが選択的にエッチングされる。ステップＳ１６では、好ましくは、ドライエッチングを用いることができる。
【００９５】
また、ステップＳ１６では、メモリセル領域において、半導体基板ＳＢ上に絶縁膜ＭＺを層状に残存させ、半導体基板ＳＢの基板領域（Ｓｉ領域）が露出しないようにすることが好ましい。これにより、半導体基板ＳＢのエッチングやダメージを防止することができる。
【００９６】
また、絶縁膜ＩＬ２を酸化シリコンにより形成していた場合、上記ステップＳ１５のキャップ絶縁膜ＣＰ２のエッチング工程において、露出した絶縁膜ＭＺのうちの酸化シリコン膜ＭＺ３もエッチングされる場合もある。しかしながら、そのような場合でも、酸化シリコン膜ＭＺ３が除去されることで露出した窒化シリコン膜ＭＺ２がエッチングストッパ膜として機能することができる。また、ステップＳ１６では、絶縁膜ＭＺのいずれの層も、エッチングストッパ膜として機能することができる。このため、ステップＳ１５，Ｓ１６の各エッチングを行っても、半導体基板ＳＢ上に絶縁膜ＭＺを層状に残存させ、半導体基板ＳＢの基板領域（Ｓｉ領域）が露出しないようにすることができる。これにより、半導体基板ＳＢのエッチングやダメージを防止することができる。
【００９７】
ステップＳ１６のエッチングの後、図１９に示されるように、フォトレジストパターンＰＲ１は除去される。
【００９８】
ステップＳ１３を行った段階では、メモリセル領域において、積層体ＬＭ１の両方の側壁上に、絶縁膜ＭＺを介して積層体ＬＭ２が形成された状態となっていた。すなわち、積層体ＬＭ１の両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介して積層体ＬＭ２ａが形成され、他方の側壁上に絶縁膜ＭＺを介して積層体ＬＭ２ｂが形成された状態となっていた。その後、ステップＳ１４，Ｓ１５，Ｓ１６を行うことで、積層体ＬＭ１の両方の側壁上に絶縁膜ＭＺを介して形成されていた積層体ＬＭ２のうち、一方である積層体ＬＭ２ａは残存するが、他方である積層体ＬＭ２ｂは除去される。このため、ステップＳ１６後は、積層体ＬＭ１の一方の側壁上に積層体ＬＭ２ａが形成されている状態となる。
【００９９】
次に、図２０に示されるように、絶縁膜ＭＺのうち、積層体ＬＭ２ａで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２のステップＳ１７）。この際、メモリセル領域において、積層体ＬＭ２ａの下と積層体ＬＭ２ａおよび積層体ＬＭ１間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図２０からも分かるように、メモリセル領域において、積層体ＬＭ２ａと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の領域と、積層体ＬＭ２ａと積層体ＬＭ１の間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
【０１００】
上述のように、積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなり、積層体ＬＭ２ａは、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とからなる。このため、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の領域と、積層体ＬＭ２ａと積層体ＬＭ１の間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。積層体ＬＭ１と積層体ＬＭ２ａとは、間に絶縁膜ＭＺを介在して互いに隣り合っており、従って、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っている。
【０１０１】
次に、図２１に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２を、イオン注入法を用いて形成する（図２のステップＳ１８）。
【０１０２】
ステップＳ１８において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、積層体ＬＭ１および積層体ＬＭ２ａをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）にイオン注入で導入またはドープすることで、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成することができる。ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成される。また、ｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成される。
【０１０３】
ｎ−型半導体領域ＥＸ１は、メモリセル領域において、積層体ＬＭ２ａの側壁（絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側壁）に自己整合して形成される。すなわち、ｎ−型半導体領域ＥＸ１は、メモリセル領域において、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。これは、ｎ−型半導体領域ＥＸ１は、積層体ＬＭ２ａをマスク（イオン注入阻止マスク）として機能させたイオン注入により形成されるためである。
【０１０４】
また、ｎ−型半導体領域ＥＸ２は、メモリセル領域において、積層体ＬＭ１の側壁（絶縁膜ＭＺを介して積層体ＬＭ２ａに隣接している側とは反対側の側壁）に自己整合して形成される。すなわち、ｎ−型半導体領域ＥＸ２は、メモリセル領域において、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。これは、ｎ−型半導体領域ＥＸ２は、積層体ＬＭ１をマスク（イオン注入阻止マスク）として機能させたイオン注入により形成されるためである。
【０１０５】
ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域に形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。
【０１０６】
ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とは、同じイオン注入工程で形成することができる。他の形態として、ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とを、異なるイオン注入工程で形成することも可能である。
【０１０７】
図２２および図２３は、ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とを、異なるイオン注入工程で形成した場合を示しており、この場合について説明する。すなわち、図２２に示されるように、ｎ−型半導体領域ＥＸ２形成予定領域を覆い、かつｎ−型半導体領域ＥＸ１形成予定領域を露出するようなフォトレジストパターン（レジストパターン）ＰＲ２を半導体基板ＳＢ上にフォトリソグラフィ技術を用いて形成し、この状態で半導体基板ＳＢにイオン注入を行って、ｎ−型半導体領域ＥＸ１を形成する。その後、フォトレジストパターンＰＲ２を除去する。それから、図２３に示されるように、ｎ−型半導体領域ＥＸ１を形成した領域を覆い、かつｎ−型半導体領域ＥＸ２形成予定領域を露出するようなフォトレジストパターン（レジストパターン）ＰＲ３を半導体基板ＳＢ上にフォトリソグラフィ技術を用いて形成し、この状態で半導体基板ＳＢにイオン注入を行って、ｎ−型半導体領域ＥＸ２を形成する。その後、フォトレジストパターンＰＲ３を除去する。なお、先にフォトレジストパターンＰＲ３の形成とイオン注入とを行ってｎ−型半導体領域ＥＸ２を形成してから、フォトレジストパターンＰＲ３を除去し、その後に、フォトレジストパターンＰＲ２の形成とイオン注入とを行ってｎ−型半導体領域ＥＸ１を形成することもできる。
【０１０８】
フォトレジストパターンＰＲ２は、ｎ−型半導体領域ＥＸ１形成予定領域を露出する必要があるため、積層体ＬＭ２ａの少なくとも一部は、フォトレジストパターンＰＲ２で覆われない。このため、ｎ−型半導体領域ＥＸ１を形成するためのイオン注入では、フォトレジストパターンＰＲ２と積層体ＬＭ２ａとがイオン注入阻止マスクとして機能する。また、フォトレジストパターンＰＲ３は、ｎ−型半導体領域ＥＸ２形成予定領域を露出する必要があるため、積層体ＬＭ１の少なくとも一部は、フォトレジストパターンＰＲ３で覆われない。このため、ｎ−型半導体領域ＥＸ２を形成するためのイオン注入では、フォトレジストパターンＰＲ３と積層体ＬＭ１とがイオン注入阻止マスクとして機能する。
【０１０９】
ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とを同じイオン注入工程で形成する場合は、フォトレジストパターンＰＲ２，ＰＲ３を形成せず、ｎ−型半導体領域ＥＸ１形成予定領域とｎ−型半導体領域ＥＸ２形成予定領域と積層体ＬＭ１，ＬＭ２ａとを露出した状態でイオン注入を行えばよい。これにより、積層体ＬＭ１，ＬＭ２ａがイオン注入阻止マスクとして機能することで、ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とを同じイオン注入工程で同時に形成することができる。
【０１１０】
次に、積層体ＬＭ１および積層体ＬＭ２ａの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上に、絶縁膜（酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図２のステップＳ１９）。
【０１１１】
ステップＳ１９のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、図２４に示されるように、半導体基板ＳＢの主面全面上に、積層体ＬＭ１，ＬＭ２ａを覆うように、絶縁膜ＩＬ３をＣＶＤ法などを用いて形成（堆積）する。絶縁膜ＩＬ３は、例えば窒化シリコン膜からなる。それから、この絶縁膜ＩＬ３を異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）することによって、図２５に示されるように、積層体ＬＭ１および積層体ＬＭ２ａの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上に選択的にこの絶縁膜を残して、サイドウォールスペーサＳＷを形成する。
【０１１２】
サイドウォールスペーサＳＷは、積層体ＬＭ１の側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ２ａに隣接している側の側壁とは反対側の側壁上と、積層体ＬＭ２ａの側壁のうち、絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側の側壁とは反対側の側壁上とに形成される。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすこともできる。
【０１１３】
次に、図２６に示されるように、ｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２を、イオン注入法を用いて形成する（図２のステップＳ２０）。
【０１１４】
ステップＳ２０において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、積層体ＬＭ１および積層体ＬＭ２ａとそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ）にイオン注入で導入またはドープすることで、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成することができる。ｎ＋型半導体領域ＳＤ１は、積層体ＬＭ２ａの側壁上のサイドウォールスペーサＳＷとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成される。また、ｎ＋型半導体領域ＳＤ２は、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成される。
【０１１５】
ｎ＋型半導体領域ＳＤ１は、メモリセル領域において、積層体ＬＭ２ａの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。すなわち、ｎ＋型半導体領域ＳＤ１は、メモリセル領域において、積層体ＬＭ２ａの側壁上のサイドウォールスペーサＳＷの側壁に自己整合して形成される。これは、ｎ＋型半導体領域ＳＤ１は、積層体ＬＭ２ａとその側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として機能させたイオン注入により形成されるためである。
【０１１６】
ｎ＋型半導体領域ＳＤ２は、メモリセル領域において、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷに自己整合して形成される。すなわち、ｎ＋型半導体領域ＳＤ２は、メモリセル領域において、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷの側壁に自己整合して形成される。これは、ｎ＋型半導体領域ＳＤ２は、積層体ＬＭ１とその側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として機能させたイオン注入により形成されるためである。
【０１１７】
ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高い。また、ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも接合深さが深く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも接合深さが深い。これにより、ＬＤＤ（lightly doped drain）構造が形成される。
【０１１８】
ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とは、同じイオン注入工程で形成することができる。他の形態として、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを、異なるイオン注入工程で形成することも可能である。
【０１１９】
図２７および図２８は、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを、異なるイオン注入工程で形成した場合を示しており、この場合について説明する。すなわち、図２７に示されるように、ｎ＋型半導体領域ＳＤ２形成予定領域を覆い、かつｎ＋型半導体領域ＳＤ１形成予定領域を露出するようなフォトレジストパターン（レジストパターン）ＰＲ４を半導体基板ＳＢ上にフォトリソグラフィ技術を用いて形成し、この状態で半導体基板ＳＢにイオン注入を行って、ｎ＋型半導体領域ＳＤ１を形成する。その後、フォトレジストパターンＰＲ４を除去する。それから、図２８に示されるように、ｎ＋型半導体領域ＳＤ１を形成した領域を覆い、かつｎ＋型半導体領域ＳＤ２形成予定領域を露出するようなフォトレジストパターン（レジストパターン）ＰＲ５を半導体基板ＳＢ上にフォトリソグラフィ技術を用いて形成し、この状態で半導体基板ＳＢにイオン注入を行って、ｎ＋型半導体領域ＳＤ２を形成する。その後、フォトレジストパターンＰＲ５を除去する。なお、先にフォトレジストパターンＰＲ５の形成とイオン注入とを行ってｎ＋型半導体領域ＳＤ２を形成してから、フォトレジストパターンＰＲ５を除去し、その後に、フォトレジストパターンＰＲ４の形成とイオン注入とを行ってｎ＋型半導体領域ＳＤ１を形成することもできる。
【０１２０】
フォトレジストパターンＰＲ４は、ｎ＋型半導体領域ＳＤ１形成予定領域を露出する必要があるため、積層体ＬＭ２ａの少なくとも一部は、フォトレジストパターンＰＲ２で覆われない。このため、ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入では、フォトレジストパターンＰＲ４と積層体ＬＭ２ａと積層体ＬＭ２ａの側壁上のサイドウォールスペーサＳＷとがイオン注入阻止マスクとして機能する。また、フォトレジストパターンＰＲ５は、ｎ＋型半導体領域ＳＤ２形成予定領域を露出する必要があるため、積層体ＬＭ１の少なくとも一部は、フォトレジストパターンＰＲ５で覆われない。このため、ｎ＋型半導体領域ＳＤ２を形成するためのイオン注入では、フォトレジストパターンＰＲ５と積層体ＬＭ１と積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷとがイオン注入阻止マスクとして機能する。
【０１２１】
ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを同じイオン注入工程で形成する場合は、フォトレジストパターンＰＲ４，ＰＲ５を形成せず、ｎ＋型半導体領域ＳＤ１形成予定領域とｎ＋型半導体領域ＳＤ２形成予定領域と積層体ＬＭ１，ＬＭ２ａと積層体ＬＭ１，ＬＭ２ａの側壁上のサイドウォールスペーサＳＷとを露出した状態でイオン注入を行えばよい。これにより、積層体ＬＭ１，ＬＭ２ａおよびそれらの側壁上のサイドウォールスペーサＳＷがイオン注入阻止マスクとして機能することで、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを同じイオン注入工程で同時に形成することができる。
【０１２２】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソースまたはドレイン用の半導体領域、ここではソース領域として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのソースまたはドレイン用の半導体領域、ここではドレイン領域として機能するｎ型の半導体領域が形成される。
【０１２３】
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図３のステップＳ２１）。
【０１２４】
次に、図２９に示されるように、半導体基板ＳＢの主面（主面全面）上に、積層体ＬＭ１，ＬＭ２ａおよびサイドウォールスペーサＳＷを覆うように、絶縁層としてレジスト層ＰＲ６を形成する（図３のステップＳ２２）。
【０１２５】
レジスト層ＰＲ６は、例えばフォトレジスト層であり、塗布法などにより形成することができる。塗布法で形成したレジスト層ＰＲ６の上面は、概ね平坦な面とすることができる。
【０１２６】
次に、図３０に示されるように、レジスト層ＰＲ６をエッチング（エッチバック）して、レジスト層ＰＲ６の厚みを薄くする（図３のステップＳ２３）。ステップＳ２３では、レジスト層ＰＲ６をエッチングしてレジスト層ＰＲ６の厚みを薄くすることにより、積層体ＬＭ２ａのキャップ絶縁膜ＣＰ２を露出させる。
【０１２７】
但し、ステップＳ２３では、レジスト層ＰＲ６の厚み全部をエッチングするのではなく、レジスト層ＰＲ６の厚みの一部をエッチングすることで、積層体ＬＭ２ａのキャップ絶縁膜ＣＰ２を露出させる。これにより、積層体ＬＭ２ａのキャップ絶縁膜ＣＰ２を露出させるとともに、半導体基板ＳＢ上にレジスト層ＰＲ６の下層部を残存させて、半導体基板ＳＢの基板領域（Ｓｉ領域）および素子分離領域（酸化膜領域）が露出しないようにすることができる。例えば、ｎ＋型半導体領域ＳＤ１，ＳＤ２上にレジスト層ＰＲ６の一部が残存してｎ＋型半導体領域ＳＤ１，ＳＤ２が露出しないようにする。こうすることで、半導体基板ＳＢのエッチングやダメージを防止することができる。またステップＳ２３では、ドライエッチング、ウェットエッチング、あるいはそれらの組み合わせを用いることができる。
【０１２８】
また、ステップＳ２３では、レジスト層ＰＲ６を選択的にエッチングする。このため、ステップＳ２３では、レジスト層ＰＲ６に比べてキャップ絶縁膜ＣＰ１，ＣＰ２およびサイドウォールスペーサＳＷがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ２３では、レジスト層ＰＲ６のエッチング速度に比べて、キャップ絶縁膜ＣＰ１，ＣＰ２およびサイドウォールスペーサＳＷのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。
【０１２９】
次に、図３１に示されるように、レジスト層ＰＲ６から露出された積層体ＬＭ２ａのキャップ絶縁膜ＣＰ２を、エッチングにより除去する（図３のステップＳ２４）。ステップＳ２４では、キャップ絶縁膜ＣＰ２が除去されることで、メモリゲート電極ＭＧの上面が露出される。
【０１３０】
ステップＳ２４では、キャップ絶縁膜ＣＰ２に比べてメモリゲート電極ＭＧがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ２４では、キャップ絶縁膜ＣＰ２のエッチング速度に比べて、メモリゲート電極ＭＧのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、キャップ絶縁膜ＣＰ２を選択的にエッチングすることができ、キャップ絶縁膜ＣＰ２を除去することで露出されるメモリゲート電極ＭＧがエッチングされるのを、抑制または防止することができる。
【０１３１】
ステップＳ２４は、好ましくはウェットエッチングを用いることができる。例えば、キャップ絶縁膜ＣＰ２が酸化シリコンからなる場合は、エッチング液としてフッ酸などを用いることができる。
【０１３２】
また、ステップＳ２４では、キャップ絶縁膜ＣＰ２が除去されることにより、メモリゲート電極ＭＧの上面が露出されるが、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１を残存させ、制御ゲート電極ＣＧの上面がキャップ絶縁膜ＣＰ１で覆われた状態は維持する。このため、ステップＳ２４を行っても、制御ゲート電極ＣＧの上面は露出されない。
【０１３３】
このため、ステップＳ２４では、キャップ絶縁膜ＣＰ２に比べてキャップ絶縁膜ＣＰ１がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ２４では、キャップ絶縁膜ＣＰ２のエッチング速度に比べて、キャップ絶縁膜ＣＰ１のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、たとえキャップ絶縁膜ＣＰ１がレジスト層ＰＲ６から露出していたとしても、キャップ絶縁膜ＣＰ１がエッチングされるのを抑制しながら、キャップ絶縁膜ＣＰ２を選択的にエッチングすることができ、ステップＳ２４後も制御ゲート電極ＣＧがキャップ絶縁膜ＣＰ１で覆われた状態を維持することができる。
【０１３４】
このため、キャップ絶縁膜ＣＰ１とキャップ絶縁膜ＣＰ２とは、互いに異なる絶縁材料からなることが好ましく、従って、上記絶縁膜ＩＬ１と上記絶縁膜ＩＬ２とは、互いに異なる絶縁材料からなることが好ましい。これにより、キャップ絶縁膜ＣＰ１に対するキャップ絶縁膜ＣＰ２のエッチング選択比を確保することができる。
【０１３５】
また、ステップＳ２４では、キャップ絶縁膜ＣＰ２が除去されることにより、メモリゲート電極ＭＧの上面が露出され、制御ゲート電極ＣＧの上面はキャップ絶縁膜ＣＰ１で覆われているため露出されないが、制御ゲート電極ＣＧの側面も露出されないようにすることが好ましい。
【０１３６】
しかしながら、制御ゲート電極ＣＧの上面の高さ位置が、メモリゲート電極ＭＧの上面の高さ位置よりも高い場合、ステップＳ２４において、キャップ絶縁膜ＣＰ２が除去されることで露出された絶縁膜ＭＺも全て除去してしまうと、制御ゲート電極ＣＧの側面の一部が露出する虞がある。このため、キャップ絶縁膜ＣＰ２と積層体ＬＭ１との間に介在していた絶縁膜ＭＺが、ステップＳ２４においてキャップ絶縁膜ＣＰ２が除去されることで露出され、その表面がエッチングされる場合でも、積層体ＬＭ１の側面上に（特に制御ゲート電極ＣＧの側面上に）絶縁膜ＭＺを層状に残存させることが好ましい。絶縁膜ＭＺは、積層膜であるため、絶縁膜ＭＺを構成するいずれかの層が、エッチングストッパ膜として機能することができる。例えば、キャップ絶縁膜ＣＰ２が除去されることで露出された絶縁膜ＭＺにおいて、酸化シリコン膜ＭＺ３がエッチングされたとしても、酸化シリコン膜ＭＺ３が除去されることで露出した窒化シリコン膜ＭＺ２がエッチングストッパ膜として機能することができる。これにより、ステップＳ２４でキャップ絶縁膜ＣＰ２が除去されても、積層体ＬＭ１の側面上に（特に制御ゲート電極ＣＧの側面上に）絶縁膜ＭＺを層状に残存させることができ、制御ゲート電極ＣＧの側面が露出されるのを防止することができる。
【０１３７】
また、ステップＳ２４では、キャップ絶縁膜ＣＰ２に比べてサイドウォールスペーサＳＷがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ２４では、キャップ絶縁膜ＣＰ２のエッチング速度に比べて、サイドウォールスペーサＳＷのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、たとえサイドウォールスペーサＳＷがレジスト層ＰＲ６から露出していたとしても、サイドウォールスペーサＳＷがエッチングされるのを抑制しながら、キャップ絶縁膜ＣＰ２を選択的にエッチングすることができる。こうすることで、ステップＳ２４の後も、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣合う側とは反対側の側壁）がサイドウォールスペーサＳＷで覆われた状態を的確に維持することができる。また、ステップＳ２４の後も、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣合う側とは反対側の側壁）がサイドウォールスペーサＳＷで覆われた状態を的確に維持することができる。
【０１３８】
ステップＳ２４でキャップ絶縁膜ＣＰ２を除去した後、図３２に示されるように、レジスト層ＰＲ６を除去する。フォトレジスト層などのレジスト層ＰＲ６は、半導体基板ＳＢ、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、サイドウォールスペーサＳＷおよびキャップ絶縁膜ＣＰ１がエッチングされるのを抑制または防止しながら、レジスト層ＰＲ６を選択的に除去できるため、好適である。レジスト層ＰＲ６の代わりに、他の絶縁層を用いることもできるが、その場合でも、このような条件を満たすことが好ましい。
【０１３９】
次に、半導体基板ＳＢの主面全面上に、シリサイドブロック用の絶縁膜として、酸化シリコン膜（ここでは図示せず）をＣＶＤ法などを用いて形成する。それから、この酸化シリコン膜（この酸化シリコン膜は金属シリサイド層ＳＬを形成すべきでないシリコン領域上に残される）をフォトリソグラフィ法およびエッチング法を用いて除去して、ｎ＋型半導体領域ＳＤ１，ＳＤ２の上面（表面）とメモリゲート電極ＭＧの上面の各シリコン面（シリコン領域、シリコン膜）を露出させる。
【０１４０】
次に、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、金属シリサイド層ＳＬを形成する（図３のステップＳ２５）。ステップＳ２５金属シリサイド層ＳＬ形成工程は、次のようにして行うことができる。
【０１４１】
すなわち、図３３に示されるように、まず、ｎ＋型半導体領域ＳＤ１，ＳＤ２の上面（表面）上とメモリゲート電極ＭＧの上面上とを含む半導体基板ＳＢの主面全面上に、積層体ＬＭ１、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、金属膜ＭＥを形成（堆積）する。金属膜ＭＥは、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。
【０１４２】
次に、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびメモリゲート電極ＭＧ（シリコン膜ＰＳ２）の各表層部分を金属膜ＭＥと反応させる。これにより、図３４に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびメモリゲート電極ＭＧの各上部（上面）に、それぞれ金属シリサイド層ＳＬが形成される。金属シリサイド層ＳＬは、例えば、金属膜ＭＥがコバルト膜の場合はコバルトシリサイド層であり、金属膜ＭＥがニッケル膜の場合はニッケルシリサイド層であり、金属膜ＭＥがニッケル白金合金膜の場合は、白金添加ニッケルシリサイド層である。その後、未反応（余剰）の金属膜ＭＥを除去する。図３４にはこの段階の断面図が示されている。未反応の金属膜ＭＥを除去した後、２度目の熱処理を行う場合もある。
【０１４３】
このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２およびメモリゲート電極ＭＧの各上部に金属シリサイド層ＳＬを形成し、それによって、ソース、ドレインやメモリゲート電極ＭＧの抵抗を低抵抗化することができる。
【０１４４】
制御ゲート電極ＣＧ上にはキャップ絶縁膜ＣＰ１が形成されているため、金属膜ＭＥを形成したとき、金属膜ＭＥと制御ゲート電極ＣＧとの間にはキャップ絶縁膜ＣＰ１が介在する。このため、制御ゲート電極ＣＧは金属膜ＭＥと接触しない。このため、金属膜ＭＥの形成後に熱処理を行っても、制御ゲート電極ＣＧは金属膜ＭＥと反応せず、従って、制御ゲート電極ＣＧ上に金属シリサイド層ＳＬは形成されない。
【０１４５】
次に、図３５に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ４を形成（堆積）する（図３のステップＳ２６）。
【０１４６】
層間絶縁膜ＩＬ４は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ４の形成後、必要に応じてＣＭＰ法などを用いて層間絶縁膜ＩＬ４の上面を平坦化する。
【０１４７】
次に、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ４をドライエッチングすることにより、層間絶縁膜ＩＬ４にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図３のステップＳ２７）。それから、コンタクトホールＣＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図３のステップＳ２８）。これにより、図３６の構造が得られる。
【０１４８】
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む層間絶縁膜ＩＬ４上に、バリア導体膜を形成する。バリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、コンタクトホールＣＴを埋めるように形成する。その後、層間絶縁膜ＩＬ４上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３６では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１４９】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部などに形成される。なお、図３６の断面図においては、ｎ＋型半導体領域ＳＤ２（より特定的にはｎ＋型半導体領域ＳＤ２の表面上の金属シリサイド層ＳＬ）の一部がコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１５０】
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ４上に第１層目の配線である配線（配線層）Ｍ１を形成する（図３のステップＳ２９）。この配線Ｍ１をダマシン技術、ここではシングルダマシン技術、を用いて形成する場合について説明する。
【０１５１】
まず、図３７に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ４上に、絶縁膜ＩＬ５を形成する。絶縁膜ＩＬ５は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ５の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ５上にバリア導体膜を形成する。バリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図３７では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１５２】
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（ｎ＋型半導体領域ＳＤ１）、制御トランジスタのドレイン領域（ｎ＋型半導体領域ＳＤ２）、制御ゲート電極ＣＧ、あるいはメモリゲート電極ＭＧなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１５３】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１５４】
次に、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成例について、図３８および図３９を参照して説明する。
【０１５５】
図３８は、本実施の形態の半導体装置の要部断面図であり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図３９は、メモリセルの等価回路図である。なお、図３７には、ｎ＋型半導体領域ＳＤ２を共有する２つのメモリセルが形成されている領域が示されているが、図３８および図３９には、そのうちの１つのメモリセルを示している。また、図３８では、図面を簡略化するために、図３７の構造のうち、層間絶縁膜ＩＬ４、コンタクトホールＣＴ、プラグＰＧ、絶縁膜ＩＬ５および配線Ｍ１については、図示を省略している。
【０１５６】
図３８に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。実際には、半導体基板ＳＢには、複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域（図示せず）によって他の領域から電気的に分離されている。
【０１５７】
図３８および図３９に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【０１５８】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。
【０１５９】
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
【０１６０】
以下に、メモリセルＭＣの構成を具体的に説明する。
【０１６１】
図３８に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上部に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間に形成された絶縁膜（ゲート絶縁膜）ＧＩと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺとを有している。
【０１６２】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図３８の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ）の上部に絶縁膜ＧＩまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
【０１６３】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【０１６４】
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間に形成された絶縁膜ＧＩ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。なお、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。また、絶縁膜ＭＺのうち、積層体ＬＭ１と上記キャップ絶縁膜ＣＰ２との間に位置していた部分の絶縁膜ＭＺは、上記ステップＳ２４でキャップ絶縁膜ＣＰ２をエッチングする際に、一部がエッチングされる場合もあり得る。
【０１６５】
絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは窒化シリコン膜ＭＺ２）を有する絶縁膜とみなすことができる。
【０１６６】
窒化シリコン膜ＭＺ２の上下に位置する酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜ＭＺにおいて、窒化シリコン膜ＭＺ２を酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１で挟んだ構造とすることで、窒化シリコン膜ＭＺ２への電荷の蓄積が可能となる。
【０１６７】
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域（エクステンション領域）ＥＸ１と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域（ソース領域）ＳＤ１とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域（エクステンション領域）ＥＸ２と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域（ドレイン領域）ＳＤ２とを有している。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも接合深さが深くかつ不純物濃度が高い。
【０１６８】
半導体領域ＭＳは、ソースまたはドレイン用の半導体領域であり、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、ソースまたはドレイン用の半導体領域であり、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。上記ステップＳ１８，Ｓ１９，Ｓ２０は、半導体領域ＭＳ，ＭＤを形成する工程とみなすことができる。
【０１６９】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。
【０１７０】
制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１を残存させた場合は、制御ゲート電極ＣＧ上に金属シリサイド層ＳＬは形成されず、制御ゲート電極ＣＧの上面がキャップ絶縁膜ＣＰ１で覆われた状態になっている。制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷは、制御ゲート電極ＣＧとキャップ絶縁膜ＣＰ１との積層体ＬＭ１の側壁上に形成されている。
【０１７１】
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１はメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
【０１７２】
ドレイン部のｎ−型半導体領域ＥＸ２は制御ゲート電極ＣＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
【０１７３】
メモリゲート電極ＭＧ下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜ＧＩの下に制御トランジスタのチャネル領域が形成される。
【０１７４】
制御ゲート電極ＣＧ下の絶縁膜ＧＩの下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。また、メモリゲート電極ＭＧ下の絶縁膜ＭＺの下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【０１７５】
メモリゲート電極ＭＧの上部とｎ＋型半導体領域ＳＤ１，ＳＤ２の上部には、サリサイド技術などにより、金属シリサイド層ＳＬが形成されている。
【０１７６】
次に、不揮発性メモリの動作例について、図４０を参照して説明する。
【０１７７】
図４０は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４０の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図３８および図３９に示されるようなメモリセルのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷに印加するベース電圧Ｖｂが記載されている。なお、図４０の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１７８】
なお、図４０の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【０１７９】
ＳＳＩ方式は、窒化シリコン膜ＭＺ２にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＭＺ２にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜ＭＺ２にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＭＺ２にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１８０】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【０１８１】
ＳＳＩ方式の書込みでは、例えば図４０の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ，Ｖｓ＝５Ｖ，Ｖｃｇ＝１Ｖ，Ｖｄ＝０．５Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１８２】
ＦＮ方式の書込みでは、例えば図４０の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１８３】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図４０の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【０１８４】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【０１８５】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２）に注入することにより消去を行う。例えば図４０の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１８６】
ＦＮ方式の消去では、例えば図４０の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１８７】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図４０の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【０１８８】
また、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）でメモリゲート電極ＭＧから電荷をトンネリングさせて窒化シリコン膜ＭＺ２に注入する場合には、酸化シリコン膜ＭＺ３の膜厚を酸化シリコン膜ＭＺ１の膜厚よりも薄くしておくことが好ましい。一方、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）で半導体基板ＳＢから電荷をトンネリングさせて窒化シリコン膜ＭＺ２に注入する場合には、酸化シリコン膜ＭＺ１の膜厚を酸化シリコン膜ＭＺ３の膜厚よりも薄くしておくことが好ましい。また、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（すなわち動作方式Ａの場合）は、酸化シリコン膜ＭＺ３の膜厚を酸化シリコン膜ＭＺ１の膜厚以上としておくことが好ましい。
【０１８９】
読出し時には、例えば図４０の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１９０】
次に、本実施の形態の主要な特徴と効果について説明する。
【０１９１】
本実施の形態では、メモリゲート電極ＭＧを形成するのに、キャップ絶縁膜ＣＰ２を用いている。
【０１９２】
すなわち、ステップＳ８で、絶縁膜ＭＺ上にメモリゲート電極ＭＧ形成用の導電膜であるシリコン膜ＰＳ２を形成し、ステップＳ９で、シリコン膜ＰＳ２の上面を研磨してシリコン膜ＰＳ２の上面を平坦化し、ステップＳ１０でシリコン膜ＰＳ２をエッチングしてシリコン膜ＰＳ２の上面の高さを積層体ＬＭ１の上面の高さよりも低くする。それから、ステップＳ１１で、半導体基板ＳＢ上に、シリコン膜ＰＳ２および積層体ＬＭ１を覆うように絶縁膜ＩＬ２を形成し、ステップＳ１２で、絶縁膜ＩＬ２をエッチバックすることで、シリコン膜ＰＳ２上で、かつ絶縁膜ＭＺを介して積層体ＬＭ１の側壁上に、絶縁膜ＩＬ２をサイドウォールスペーサ状に残してキャップ絶縁膜ＣＰ２を形成する。それから、ステップＳ１３で、キャップ絶縁膜ＣＰ２をエッチングマスクとして用いてシリコン膜ＰＳ２をエッチングすることにより、キャップ絶縁膜ＣＰ２の下で、かつ絶縁膜ＭＺを介して積層体ＬＭ１の側壁上に、シリコン膜ＰＳ２を残してメモリゲート電極ＭＧを形成する。
【０１９３】
このため、本実施の形態では、メモリゲート電極ＭＧ上にキャップ絶縁膜ＣＰ２が形成された状態で、ｎ−型半導体領域ＥＸ１を形成するイオン注入工程とｎ＋型半導体領域ＳＤ１を形成するイオン注入工程とを行うことになる。
【０１９４】
ｎ−型半導体領域ＥＸ１に相当するものを形成するためのイオン注入工程と、ｎ＋型半導体領域ＳＤ１に相当するもの形成するためのイオン注入工程では、メモリゲート電極をマスクとして機能させるため、注入するイオンがメモリゲート電極を通過してしまい、メモリゲート電極の下のメモリゲート絶縁膜（絶縁膜ＭＺに相当するもの）にもイオン注入されてしまう虞がある。メモリゲート電極の下のメモリゲート絶縁膜は、メモリトランジスタのゲート絶縁膜として機能するものであり、電荷蓄積膜としての機能も備えている。しかしながら、メモリゲート電極の下のメモリゲート絶縁膜にもイオン注入されてしまうと、メモリゲート絶縁膜として必要な機能（電荷を蓄積する機能や蓄積した電荷を保持する機能など）が劣化し、不揮発性メモリを備える半導体装置の性能が低下してしまう。このため、半導体装置の性能向上のためには、メモリゲート電極の下のメモリゲート絶縁膜にイオン注入されてしまうことを、できるだけ防止することが望まれる。
【０１９５】
それに対して、本実施の形態では、メモリゲート電極ＭＧ上にキャップ絶縁膜ＣＰ２が形成された状態で、ｎ−型半導体領域ＥＸ１を形成するイオン注入工程とｎ＋型半導体領域ＳＤ１を形成するイオン注入工程とを行うことができる。このため、ｎ−型半導体領域ＥＸ１を形成するイオン注入工程とｎ＋型半導体領域ＳＤ１を形成するイオン注入工程では、メモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２もイオン注入阻止マスクとして機能することができる。すなわち、メモリゲート電極ＭＧとその上のキャップ絶縁膜ＣＰ２との積層体ＬＭ２ａが、ｎ−型半導体領域ＥＸ１を形成するイオン注入工程とｎ＋型半導体領域ＳＤ１を形成するイオン注入工程で、イオン注入阻止マスクとして機能することができる。このため、メモリゲート絶縁膜（メモリゲート電極ＭＧの下の絶縁膜ＭＺに対応）上のイオン注入阻止マスクとして機能するもの（ここでは積層体ＬＭ２ａに対応）の厚みを、キャップ絶縁膜ＣＰ２を形成している分、厚くすることができる。これにより、ｎ−型半導体領域ＥＸ１を形成するイオン注入工程と、ｎ＋型半導体領域ＳＤ１を形成するイオン注入工程で、メモリゲート電極ＭＧの下の絶縁膜ＭＺにイオン注入されてしまうことを、抑制または防止することができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【０１９６】
ここで、本実施の形態とは異なり、メモリゲート電極上にキャップ絶縁膜ＣＰ２に相当するものを形成せずに、そのメモリゲート電極の高さを高くすることも考えられる。メモリゲート電極上にキャップ絶縁膜ＣＰ２に相当するものを形成しなくとも、そのメモリゲート電極の高さを高くすれば、その後のイオン注入時にメモリゲート絶縁膜にもイオン注入されてしまう現象は、抑えることができる。キャップ絶縁膜ＣＰ２に相当するものを形成せずにメモリゲート電極を形成する場合は、次のようにしてメモリゲート電極を形成することができる。すなわち、ステップＳ７で絶縁膜ＭＺを形成した後、絶縁膜ＭＺ上にメモリゲート電極用のポリシリコン膜を形成してから、本実施の形態とは異なり、ステップＳ９，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３を行わずに、そのポリシリコン膜をエッチバックすることにより、積層体ＬＭ１の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状のメモリゲート電極を形成する。この場合を、第１検討例と称することとする。
【０１９７】
しかしながら、第１検討例では、メモリゲート電極用のポリシリコン膜をエッチバックする際に、このポリシリコン膜をオーバーエッチングする必要がある。これは、半導体基板の主面に段差部があった場合、その段差部でメモリゲート電極用のポリシリコン膜が残存してしまうと、このポリシリコン膜の不要な残存物は導電体であるため、後で不具合を生じる虞があるためである。半導体基板の主面の段差部としては、例えば、素子分離領域の側面（上部側面）と半導体基板ＳＢの表面との段差などがあり得る。また、メモリゲート電極用のポリシリコン膜は、比較的薄いメモリゲート絶縁膜用の絶縁膜（絶縁膜ＭＺに相当するもの）上に形成されているため、半導体基板の主面に段差部があった場合、その段差部でメモリゲート電極用のポリシリコン膜が残存しやすい。
【０１９８】
このため、メモリゲート電極用のポリシリコン膜をエッチバックする際に、このポリシリコン膜をオーバーエッチングすることで、半導体基板の主面に段差部があったとしても、その段差部でメモリゲート電極用のポリシリコン膜が残存してしまうことを防止でき、そのようなポリシリコン膜の不要な残存物が後で不具合を生じるのを防止できる。
【０１９９】
また、導電膜をエッチングする際には、不要なエッチング残りを防止し、半導体装置の信頼性を向上するために、オーバーエッチングを行うことが一般的である。このため、半導体基板ＳＢの主面にたとえ段差がなくとも、メモリゲート電極用のポリシリコン膜をエッチバックする際には、このポリシリコン膜をオーバーエッチングすることが望ましい。また、導電膜をエッチングする際のオーバーエッチング量は、導電膜の厚みが厚いほど大きく設定することが一般的である。このため、メモリゲート電極用のポリシリコン膜をエッチバックする際には、このポリシリコン膜の膜厚が厚くなるほど、オーバーエッチング量を大きく設定することになる。
【０２００】
しかしながら、第１検討例では、メモリゲート電極用のポリシリコン膜をエッチバックする際に、このポリシリコン膜をオーバーエッチングすると、そのオーバーエッチングの分、サイドウォールスペーサ状のメモリゲート電極の高さが低くなってしまう。メモリゲート電極の高さが低くなることは、メモリゲート電極の下のメモリゲート絶縁膜にイオン注入されてしまう現象が生じやすくなることにつながる。このため、第１検討例で、メモリゲート電極用のポリシリコン膜をエッチバックする際に、オーバーエッチングを少なくしようとすると、ポリシリコン膜の不要なエッチング残りが発生して、半導体装置の信頼性や製造歩留まりが低下する虞がある。
【０２０１】
それに対して、本実施の形態では、ステップＳ１３でメモリゲート電極ＭＧ形成用の導電膜であるシリコン膜ＰＳ２をエッチングするが、この際、キャップ絶縁膜ＣＰ２をエッチングマスクとして用いてシリコン膜ＰＳ２をエッチングしている。キャップ絶縁膜ＣＰ２の下に残存するシリコン膜ＰＳ２がメモリゲート電極ＭＧとなるため、ステップＳ１３でシリコン膜ＰＳ２をオーバーエッチングしたとしても、メモリゲート電極ＭＧの高さは変わらない。すなわち、ステップＳ１３でシリコン膜ＰＳ２をオーバーエッチングしてもしなくても、形成するメモリゲート電極ＭＧの高さは同じである。そして、ステップＳ１３では、シリコン膜ＰＳ２よりもキャップ絶縁膜ＣＰ２がエッチングされにくい条件でシリコン膜ＰＳ２をエッチングするため、キャップ絶縁膜ＣＰ２がエッチングされるのを抑制または防止することができる。このため、ステップＳ１３でキャップ絶縁膜ＣＰ２の厚みが薄くなるのを抑制または防止でき、キャップ絶縁膜ＣＰ２の上面の高さ位置が低くなるのを抑制または防止することができる。
【０２０２】
このため、本実施の形態では、ステップＳ１３でキャップ絶縁膜ＣＰ２のエッチングを抑制できることで、メモリゲート電極ＭＧとその上のキャップ絶縁膜ＣＰ２との積層体ＬＭ２ａの高さが低くなることを抑制または防止することができる。これにより、メモリゲート電極ＭＧとその上のキャップ絶縁膜ＣＰ２との積層体ＬＭ２ａの高さを確保して、ｎ−型半導体領域ＥＸ１を形成するイオン注入工程と、ｎ＋型半導体領域ＳＤ１を形成するイオン注入工程で、メモリゲート電極ＭＧの下の絶縁膜ＭＺにイオン注入されてしまうことを、抑制または防止することができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【０２０３】
また、本実施の形態では、ステップＳ１３でシリコン膜ＰＳ２をオーバーエッチングしたとしても、キャップ絶縁膜ＣＰ２のエッチングを抑制できるため、メモリゲート電極ＭＧとキャップ絶縁膜ＣＰ２との積層体ＬＭ２ａの高さを確保して、ステップＳ１８，Ｓ２０でメモリゲート電極ＭＧの下の絶縁膜ＭＺにイオン注入されてしまう現象を防止できる。このため、本実施の形態では、ステップＳ１３でシリコン膜ＰＳ２をエッチバックする際に、オーバーエッチングを行うことができるため、シリコン膜ＰＳ２の不要なエッチング残りが生じるのを防止することができる。従って、半導体装置の製造歩留まりを向上させることができる。また、半導体装置の信頼性を向上させることができる。
【０２０４】
また、ステップＳ１２で絶縁膜ＩＬ２をエッチバックしてキャップ絶縁膜ＣＰ２を形成する際には、絶縁膜ＩＬ２は導電体ではなく絶縁体であるため、導電膜のエッチング工程に比べてオーバーエッチング量は小さくて済む。例えば、ステップＳ１２の絶縁膜ＩＬ２のエッチング工程でのオーバーエッチング量（オーバーエッチングする厚み）は、ステップＳ１３のシリコン膜ＰＳ２のエッチング工程でのオーバーエッチング量（オーバーエッチングする厚み）よりも小さい。
【０２０５】
また、ステップＳ１２において、絶縁膜ＩＬ２は絶縁膜ＭＺよりも厚いシリコン膜ＰＳ２上に形成されているため、たとえ半導体基板ＳＢの主面に段差（例えば素子分離領域の側面と半導体基板ＳＢの表面との段差など）があったとしても、そのような段差に起因したエッチング残りは生じなにくい。また、ステップＳ９でシリコン膜ＰＳ２を研磨して平坦化しているため、たとえ半導体基板ＳＢの主面に段差があったとしても、そのような段差はステップＳ１２を行う際のシリコン膜ＰＳ２の上面には反映されない。このため、ステップＳ１２で絶縁膜ＩＬ２をエッチバックする際は、オーバーエッチングを少なくすることができる。すなわち、ステップＳ１２では、シリコン膜ＰＳ２が露出した段階で、エッチングを停止することができる。
【０２０６】
このように、本実施の形態では、メモリゲート電極ＭＧ上にキャップ絶縁膜ＣＰ２を形成したことで、メモリゲート電極ＭＧとその上のキャップ絶縁膜ＣＰ２との積層体ＬＭ２ａの高さを確保して、イオン注入工程でメモリゲート電極ＭＧの下の絶縁膜ＭＺにイオン注入されてしまうことを、抑制または防止することができる。これにより、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【０２０７】
また、本実施の形態では、絶縁膜ＩＬ２をエッチバックすることで、積層体ＬＭ１の側壁上にキャップ絶縁膜ＣＰ２を自己整合的に形成し、このキャップ絶縁膜ＣＰ２をエッチングマスクとしてシリコン膜ＰＳ２をエッチングすることで、積層体ＬＭ１の側壁上にメモリゲート電極ＭＧを自己整合的に形成している。このため、メモリゲート電極ＭＧと制御ゲート電極ＣＧとが互いに隣り合う構造を、自己整合的に形成することができる。
【０２０８】
また、キャップ絶縁膜ＣＰ２をエッチングマスクとしてシリコン膜ＰＳ２をエッチングすることでメモリゲート電極ＭＧを形成しているため、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。このため、ｎ−型半導体領域ＥＸ１を形成するイオン注入工程において、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２との積層体ＬＭ２ａをイオン注入阻止マスクとして用いてメモリゲート電極ＭＧに自己整合してｎ−型半導体領域ＥＸ１を形成できるとともに、メモリゲート電極ＭＧの下の絶縁膜ＭＺへのイオン注入を的確に抑制または防止することができる。また、上記ステップＳ１１で堆積する絶縁膜ＩＬ２の堆積膜厚を調整することで、キャップ絶縁膜ＣＰ２の寸法（メモリゲート電極ＭＧのゲート長に平行な方向の寸法）を制御でき、それによって、メモリゲート電極ＭＧのゲート長を制御することができる。
【０２０９】
また、メモリゲート電極ＭＧの下の絶縁膜ＭＺにイオン注入される虞があるのは、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２との積層体ＬＭ２ａをイオン注入阻止マスクとして、半導体基板ＳＢにイオン注入を行う工程である。すなわち、積層体ＬＭ２ａをイオン注入阻止マスクとして半導体基板ＳＢにイオン注入を行うことで、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板に、ソースまたはドレイン用の半導体領域を形成する工程である。具体的には、ｎ−型半導体領域ＥＸ１を形成するイオン注入工程とｎ＋型半導体領域ＳＤ１を形成するイオン注入工程である。このようなイオン注入工程では、メモリゲート電極ＭＧ上にキャップ絶縁膜ＣＰ２が形成されている状態で、イオン注入を行うことで、メモリゲート電極ＭＧの下の絶縁膜ＭＺにイオン注入されてしまうことを、抑制または防止することができる。ステップＳ２０でｎ＋型半導体領域ＳＤ１，ＳＤ２を形成した後は、メモリゲート電極ＭＧの下の絶縁膜ＭＺにイオン注入され得るようなイオン注入は行われないため、メモリゲート電極ＭＧ上からキャップ絶縁膜ＣＰ２を除去することもできる。
【０２１０】
また、ｎ−型半導体領域ＥＸ１を包むようなｐ型のハロー領域をイオン注入で形成する場合は、そのハロー領域用のイオン注入でも、メモリゲート電極ＭＧの下の絶縁膜ＭＺにイオン注入される虞がある。しかしながら、ハロー領域用のイオン注入は、ステップＳ１７の後でかつステップＳ１９の前に行われるため、必然的にｎ＋型半導体領域ＳＤ１を形成する前に行われる。このため、ｎ＋型半導体領域ＳＤ１を形成するイオン注入でメモリゲート電極ＭＧ上にキャップ絶縁膜ＣＰ２が形成されていれば、必然的にハロー領域用のイオン注入工程でもメモリゲート電極ＭＧ上にキャップ絶縁膜ＣＰ２が形成されていることになるため、ハロー領域用のイオン注入でメモリゲート電極ＭＧの下の絶縁膜ＭＺにイオン注入されることを、抑制または防止することができる。
【０２１１】
次に、本実施の形態の変形例について説明する。
【０２１２】
本実施の形態では、メモリゲート電極ＭＧ上に金属シリサイド層ＳＬを形成した。第１変形例として、メモリゲート電極ＭＧ上に金属シリサイド層ＳＬを形成しないこともでき、その場合は、メモリゲート電極ＭＧ上からキャップ絶縁膜ＣＰ２を除去しなくともよい。この場合、上記ステップＳ２２，Ｓ２３，Ｓ２４は省略することができる。
【０２１３】
また、本実施の形態では、上記ステップＳ２２，Ｓ２３を行ってキャップ絶縁膜ＣＰ２を露出するレジスト層ＰＲ６を形成してから、ステップＳ２４でキャップ絶縁膜ＣＰ２を除去した。第２変形例として、上記ステップＳ２２，Ｓ２３を省略してレジスト層ＰＲ６を形成せずに、キャップ絶縁膜ＣＰ２をエッチングにより除去することもできる。但し、この第２変形例に比べて、本実施の形態の場合は、キャップ絶縁膜ＣＰ２以外の部材のエッチングを抑制しながら、キャップ絶縁膜ＣＰ２を選択的に除去しやすいため、半導体基板ＳＢや半導体基板ＳＢ上に形成した各部材が不要なエッチングを受けるのを防止でき、半導体装置の信頼性をより向上させることができる。
【０２１４】
また、第３変形例として、メモリゲート電極ＭＧではなく制御ゲート電極ＣＧ上に金属シリサイド層ＳＬを形成することもできる。この場合、上記金属膜ＭＥの形成前に、キャップ絶縁膜ＣＰ２ではなくキャップ絶縁膜ＣＰ１を除去すればよい。制御ゲート電極ＣＧ上からキャップ絶縁膜ＣＰ１を除去する手法は、例えば、メモリゲート電極ＭＧ上からキャップ絶縁膜ＣＰ１を除去する手法と同様の手法を用いることができる。
【０２１５】
すなわち、第３変形例では、例えば、ステップＳ２３でキャップ絶縁膜ＣＰ１の上面を露出させ、ステップＳ２４において、制御ゲート電極ＣＧ上からキャップ絶縁膜ＣＰ１を除去して制御ゲート電極ＣＧの上面を露出させるとともに、メモリゲート電極ＭＧ上にキャップ絶縁膜ＣＰ２を残してメモリゲート電極ＭＧの上面が露出しないようにすればよい。この場合、制御ゲート電極ＣＧの上面は金属膜ＭＥに接することになるため、制御ゲート電極ＣＧ上に金属シリサイド層ＳＬが形成され、一方、メモリゲート電極ＭＧと金属膜ＭＥとの間にはキャップ絶縁膜ＣＰ２が介在するため、メモリゲート電極ＭＧ上に金属シリサイド層ＳＬは形成されなくなる。
【０２１６】
一方、本実施の形態では、ステップＳ２３でキャップ絶縁膜ＣＰ２の上面を露出させ、ステップＳ２４において、メモリゲート電極ＭＧ上からキャップ絶縁膜ＣＰ２を除去してメモリゲート電極ＭＧの上面を露出させるとともに、制御ゲート電極ＣＧ上にキャップ絶縁膜ＣＰ１を残して制御ゲート電極ＣＧの上面が露出しないようにしている。このため、メモリゲート電極ＭＧの上面は金属膜ＭＥに接するため、メモリゲート電極ＭＧ上に金属シリサイド層ＳＬが形成され、一方、制御ゲート電極ＣＧと金属膜ＭＥとの間にはキャップ絶縁膜ＣＰ１が介在するため、制御ゲート電極ＣＧ上に金属シリサイド層ＳＬは形成されない。
【０２１７】
また、第４変形例として、メモリゲート電極ＭＧ上に金属シリサイド層ＳＬを形成し、かつ制御ゲート電極ＣＧ上にも金属シリサイド層ＳＬを形成することもできる。この場合、上記金属膜ＭＥの形成前に、キャップ絶縁膜ＣＰ２とキャップ絶縁膜ＣＰ１とを除去すればよい。
【０２１８】
すなわち、第４変形例では、例えば、ステップＳ２３でキャップ絶縁膜ＣＰ１，ＣＰ２の上面を露出させ、ステップＳ２４において、キャップ絶縁膜ＣＰ１，ＣＰ２を除去して制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とを露出させればよい。この場合、制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とが金属膜ＭＥに接することになるため、制御ゲート電極ＣＧ上とメモリゲート電極ＭＧ上とにそれぞれ金属シリサイド層ＳＬが形成されることになる。但し、この場合は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の絶縁膜ＭＺは残存させることが好ましく、これにより、制御ゲート電極ＣＧとメモリゲート電極ＭＧとが短絡するのを防止しやすくなる。また、第４変形例において、キャップ絶縁膜ＣＰ２の除去工程とキャップ絶縁膜ＣＰ１の除去工程とを、別工程とすることもできる。
【０２１９】
これらの変形例は、後述の実施の形態２〜４に適用することもできる。
【０２２０】
（実施の形態２）
図４１は、本実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図であり、上記実施の形態１の上記図２に対応するものである。図４２〜図４５は、本実施の形態２の半導体装置の製造工程中の要部断面図であり。上記図４〜図８および図１０〜図３７とほぼ同じ断面領域が示されている。
【０２２１】
本実施の形態２の製造工程は、上記実施の形態１のステップＳ１３〜Ｓ１６（図１５〜図１９）の工程が上記実施の形態１と相違しており、それ以外については、本実施の形態２の製造工程は、上記実施の形態１の製造工程とほぼ同様である。このため、本実施の形態２では、主として上記実施の形態１の製造工程との相違点について説明する。
【０２２２】
本実施の形態２においても、上記実施の形態１と同様にして上記ステップＳ１２までを行って上記図１４の構造を得る。
【０２２３】
それから、本実施の形態２では、上記実施の形態１のステップＳ１３（シリコン膜ＰＳ２のエッチング工程）は行わず、図４２に示されるように、半導体基板ＳＢ上にフォトリソグラフィ技術を用いてレジストパターンとしてフォトレジストパターンＰＲ１ａを形成する（図４１のステップＳ１４ａ）。
【０２２４】
このフォトレジストパターンＰＲ１ａは、上記実施の形態１の上記フォトレジストパターンＰＲ１と同様の平面形状を有している。すなわち、フォトレジストパターンＰＲ１ａは、積層体ＬＭ１の両方の側壁上に形成されたキャップ絶縁膜ＣＰ２のうちの一方を覆いかつ他方を露出するようなフォトレジストパターンである。このため、積層体ＬＭ１上にフォトレジストパターンＰＲ１ａの端部が位置している。
【０２２５】
次に、図４３に示されるように、フォトレジストパターンＰＲ１ａをエッチングマスクとしてエッチングを行うことで、フォトレジストパターンＰＲ１ａで覆われていないキャップ絶縁膜ＣＰ２をエッチングして除去する（図４１のステップＳ１５ａ）。
【０２２６】
このステップＳ１５ａのキャップ絶縁膜ＣＰ２のエッチング工程では、絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）に比べてシリコン膜ＰＳ２がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１５ａでは、絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）のエッチング速度に比べて、シリコン膜ＰＳ２のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、フォトレジストパターンＰＲ１ａで覆われていないキャップ絶縁膜ＣＰ２が選択的にエッチングされる。ステップＳ１５ａでは、好ましくは、ウェットエッチングを用いることができる。
【０２２７】
積層体ＬＭ１の両方の側壁のうちの一方の側壁上に形成されたキャップ絶縁膜ＣＰ２はフォトレジストパターンＰＲ１ａで覆われ、積層体ＬＭ１の両方の側壁のうちの他方の側壁上に形成されたキャップ絶縁膜ＣＰ２はフォトレジストパターンＰＲ１ａで覆われずに露出された状態で、ステップＳ１５ａのエッチング工程を行っている。このため、積層体ＬＭ１の両方の側壁のうちの一方の側壁上に形成されかつフォトレジストパターンＰＲ１ａで覆われたキャップ絶縁膜ＣＰ２は、エッチングされずにそのまま残存し、積層体ＬＭ１の両方の側壁のうちの他方の側壁上に形成されたキャップ絶縁膜ＣＰ２は、エッチングされて除去される。
【０２２８】
ステップＳ１５ａのエッチングの後、図４４に示されるように、フォトレジストパターンＰＲ１ａは除去される。
【０２２９】
次に、図４５に示されるように、キャップ絶縁膜ＣＰ２をエッチングマスクとして用いて、シリコン膜ＰＳ２をエッチングする（図４１のステップＳ１３ａ）。
【０２３０】
ステップＳ１３ａのエッチングは、異方性のエッチングが好ましい。このため、ステップＳ１３ａのエッチングは、ドライエッチングが好ましい。
【０２３１】
ステップＳ１３ａのシリコン膜ＰＳ２のエッチング工程では、シリコン膜ＰＳ２に比べて絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１３ａでは、シリコン膜ＰＳ２のエッチング速度に比べて、絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、キャップ絶縁膜ＣＰ２がエッチングされるのを抑制しながら、シリコン膜ＰＳ２を選択的にエッチングすることができる。すなわち、ステップＳ１３ａでは、シリコン膜ＰＳ２を選択的にエッチングすることが好ましい。
【０２３２】
また、ステップＳ１３ａのシリコン膜ＰＳ２のエッチング工程では、シリコン膜ＰＳ２に比べて絶縁膜ＭＺがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１３ａでは、シリコン膜ＰＳ２のエッチング速度に比べて、絶縁膜ＭＺのエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ステップＳ１３ａで、絶縁膜ＭＺがエッチングされるのを抑制しながら、シリコン膜ＰＳ２を選択的にエッチングすることができる。また、ステップＳ１３ａで、絶縁膜ＭＺをエッチングストッパ膜として機能させることができる。
【０２３３】
ステップＳ１３ａでは、キャップ絶縁膜ＣＰ２をエッチングマスクとして用いてシリコン膜ＰＳ２をエッチングするため、図４５に示されるように、キャップ絶縁膜ＣＰ２で覆われない部分のシリコン膜ＰＳ２がエッチングされて除去され、キャップ絶縁膜ＣＰ２の下のシリコン膜ＰＳ２は、エッチングされずに残存してメモリゲート電極ＭＧとなる。すなわち、キャップ絶縁膜ＣＰ２の下に残存するシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成される。ステップＳ１３ａを行うと、メモリセル領域において、積層体ＬＭ１の一方の側壁上に、絶縁膜ＭＺを介して、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ａが形成された状態となる。
【０２３４】
なお、本実施の形態２では、ステップＳ１２で、積層体ＬＭ１の両方の側壁上にキャップ絶縁膜ＣＰ２を形成してから、ステップＳ１４ａ，Ｓ１５ａで、積層体ＬＭ１の両方の側壁のうちの一方の側壁上のキャップ絶縁膜ＣＰ２を残しかつ他方の側壁上のキャップ絶縁膜ＣＰ２を除去し、その後、ステップＳ１３ａでシリコン膜ＰＳ２をエッチングしている。このため、ステップＳ１３ａを行うと、積層体ＬＭ１の両方の側壁のうちの一方の側壁上には、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ａが形成されているが、積層体ＬＭ１の両方の側壁のうちの他方の側壁上には、上記積層体ＬＭ２ｂに相当するものは形成されていない状態となる。メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ａは、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して積層体ＬＭ１と隣り合うように形成される。積層体ＬＭ２ａの構成自体は、本実施の形態２も上記実施の形態１とほぼ同様である。
【０２３５】
ステップＳ１３ａのシリコン膜ＰＳ２エッチング工程を行うと、積層体ＬＭ２ａで覆われていない領域の絶縁膜ＭＺが露出される。積層体ＬＭ２ａと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間および積層体ＬＭ２ａと積層体ＬＭ１との間には、絶縁膜ＭＺが介在している。すなわち、積層体ＬＭ２ａと半導体基板ＳＢ（ｐ型ウエルＰＷ）との間および積層体ＬＭ２ａと積層体ＬＭ１との間には、絶縁膜ＭＺが介在している。メモリセル領域におけるメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。
【０２３６】
以降の工程は、本実施の形態２も、上記実施の形態１と同様である。すなわち、本実施の形態２においても、上記ステップＳ１７（絶縁膜ＭＺのエッチング工程、上記図２０に対応）およびそれ以降の工程を上記実施の形態１と同様に行うが、ここではその繰り返しの説明は省略する。
【０２３７】
本実施の形態２では、上記実施の形態１と同様の効果を得ることができるのに加えて、更に次の様な効果も得ることができる。
【０２３８】
すなわち、本実施の形態２では、ステップＳ１３ａでシリコン膜ＰＳ２をエッチングするまでは、半導体基板ＳＢの表面の絶縁膜ＭＺは、シリコン膜ＰＳ２で覆われているため、露出されない。このため、ステップＳ７で絶縁膜ＭＺを形成した後、ステップＳ１３ａでキャップ絶縁膜ＣＰ２の下以外のシリコン膜ＰＳ２を除去するまでは、半導体基板ＳＢの表面の絶縁膜ＭＺは露出されない。このため、ステップＳ１３ａよりも前に半導体基板ＳＢの表面の絶縁膜ＭＺがエッチングされるのを防止できるので、半導体基板ＳＢの表面の絶縁膜ＭＺが局所的に削れるのを防止できる。従って、ステップＳ１３ａの後にステップＳ１７で絶縁膜ＭＺをエッチングして除去したときに、半導体基板ＳＢが局所的に削れてしまうのを、より的確に防止することができる。このため、半導体装置の信頼性を、より向上させることができる。
【０２３９】
（実施の形態３）
図４６は、本実施の形態３の半導体装置の製造工程の一部を示すプロセスフロー図であり、上記実施の形態１の上記図２に対応するものである。図４７〜図５８は、本実施の形態３の半導体装置の製造工程中の要部断面図であり。上記図４〜図８および図１０〜図３７とほぼ同じ断面領域が示されている。
【０２４０】
本実施の形態３の製造工程は、上記実施の形態１のステップＳ１１〜Ｓ１７（図１３〜図２０）の工程が上記実施の形態１と相違しており、それ以外については、本実施の形態３の製造工程は、上記実施の形態１の製造工程とほぼ同様である。本実施の形態３では、主として上記実施の形態１の製造工程との相違点について説明する。
【０２４１】
本実施の形態３においても、上記実施の形態１と同様にして上記ステップＳ１０までを行って上記図１２と同様の図４７の構造を得る。
【０２４２】
それから、本実施の形態３では、図４８に示されるように、積層体ＬＭ１の上面および側壁上の絶縁膜ＭＺをエッチングして除去し、シリコン膜ＰＳ２の下の絶縁膜ＭＺを残す（図４６のステップＳ３１）。
【０２４３】
ステップＳ３１では、シリコン膜ＰＳ２の上面から突出した部分の積層体ＬＭ１の上面および側壁上に形成されている絶縁膜ＭＺをエッチングして除去するだけでなく、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に介在する絶縁膜ＭＺもエッチングして除去する。つまり、ステップＳ３１では、シリコン膜ＰＳ２で覆われずに露出している部分の絶縁膜ＭＺと、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に介在する絶縁膜ＭＺとを除去する。
【０２４４】
ステップＳ３１は、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間の絶縁膜ＭＺを除去するため、ウェットエッチングを用いることが好ましい。また、絶縁膜ＭＺが、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３との積層膜からなる場合は、ステップＳ３１において、酸化シリコン膜ＭＺ３をエッチングする工程と、窒化シリコン膜ＭＺ２をエッチングする工程と、酸化シリコン膜ＭＺ１をエッチングする工程とを順に行うことができる。
【０２４５】
但し、後で積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間を埋める絶縁膜ＩＬ２が酸化シリコン膜の場合は、酸化シリコン膜ＭＺ１は残存させてもよい。この場合、ステップＳ３１において、酸化シリコン膜ＭＺ３をエッチングする工程と、窒化シリコン膜ＭＺ２をエッチングする工程とを順に行えばよく、酸化シリコン膜ＭＺ１をエッチングする工程は行わなくともよい。なお、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に介在する絶縁膜ＭＺのうち、少なくとも窒化シリコン膜ＭＺ２は除去する必要がある。
【０２４６】
次に、図４９に示されるように、半導体基板ＳＢの主面（主面全面）上に、シリコン膜ＰＳ２および積層体ＬＭ１を覆うように、絶縁膜ＩＬ２を形成（堆積）する（図４６のステップＳ１１）。
【０２４７】
本実施の形態３のステップＳ１１は、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間を埋めるように絶縁膜ＩＬ２が形成される点が、上記実施の形態１のステップＳ１１と相違しているが、それ以外については、上記実施の形態１のステップＳ１１と基本的には同じである。
【０２４８】
すなわち、上記実施の形態１では、積層体ＬＭ１の側壁とシリコン膜ＰＳ２との間に絶縁膜ＭＺが介在した状態で絶縁膜ＩＬ２を形成しているため、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に絶縁膜ＩＬ２は埋め込まれない。一方、本実施の形態３では、ステップＳ３１で積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に介在する絶縁膜ＭＺを除去してから、ステップＳ１１で絶縁膜ＩＬ２を形成しているため、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に絶縁膜ＩＬ２が埋め込まれることになる。このため、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間には、絶縁膜ＭＺではなく絶縁膜ＩＬ２の一部が介在する。絶縁膜ＩＬ２としては、酸化シリコン膜が好ましく、この場合、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間には、ＯＮＯ膜ではなく、酸化シリコン膜が介在した状態となる。
【０２４９】
本実施の形態３では、製造された半導体装置において、メモリゲート電極ＭＧの下には電荷蓄積膜（ここでは絶縁膜ＭＺ）が存在し、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には電荷蓄積膜が存在しないようにすることを目的として、ステップＳ３１で積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に介在する絶縁膜ＭＺを除去している。シリコン膜ＰＳ２の下に絶縁膜ＭＺを残存させるのは、製造された半導体装置において、メモリゲート電極ＭＧの下に電荷蓄積機能を有する絶縁膜ＭＺが存在するようにするためである。
【０２５０】
次に、図５０に示されるように、異方性エッチング技術により、絶縁膜ＩＬ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図４６のステップＳ１２）。ステップＳ１２では、絶縁膜ＩＬ２をエッチバックすることで、シリコン膜ＰＳ２上でかつ積層体ＬＭ１の側壁上に、絶縁膜ＩＬ２をサイドウォールスペーサ状に残してキャップ絶縁膜ＣＰ２を形成する。
【０２５１】
上記実施の形態１では、キャップ絶縁膜ＣＰ２と積層体ＬＭ１の側壁との間に絶縁膜ＭＺが介在しており、かつ、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に絶縁膜ＭＺが介在していた。一方、本実施の形態３では、キャップ絶縁膜ＣＰ２と積層体ＬＭ１の側壁との間に絶縁膜ＭＺは介在しておらず、キャップ絶縁膜ＣＰ２は積層体ＬＭ１の側壁上に直接的に形成され、かつ、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間には、絶縁膜ＭＺではなくキャップ絶縁膜ＣＰ２の一部（すなわちキャップ絶縁膜ＣＰ２を形成している絶縁膜ＩＬ２の一部）が介在している。それ以外については、本実施の形態３のステップＳ１２は、上記実施の形態１のステップＳ１２と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０２５２】
次に、図５１に示されるように、キャップ絶縁膜ＣＰ２をエッチングマスクとして用いて、シリコン膜ＰＳ２をエッチングする（図４６のステップＳ１３）。
【０２５３】
ステップＳ１３を行うと、積層体ＬＭ１の両方の側壁のうちの一方の側壁上に、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ａが形成され、積層体ＬＭ１の両方の側壁のうちの他方の側壁上に、ダミーゲート電極ＤＧとダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ｂが形成された状態となる。
【０２５４】
上記実施の形態１では、積層体ＬＭ２ａと積層体ＬＭ１の側壁との間に絶縁膜ＭＺが介在し、また、積層体ＬＭ２ｂと積層体ＬＭ１の側壁との間に絶縁膜ＭＺが介在していた。このため、上記実施の形態１では、積層体ＬＭ１の一方の側壁上に絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成され、積層体ＬＭ１の他方の側壁上に絶縁膜ＭＺを介してダミーゲート電極ＤＧが形成された状態となっていた。
【０２５５】
一方、本実施の形態３では、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２との積層体ＬＭ２ａについては、積層体ＬＭ２ａと積層体ＬＭ１の側壁との間に絶縁膜ＭＺは介在しておらず、キャップ絶縁膜ＣＰ２の一部（すなわちキャップ絶縁膜ＣＰ２を形成している絶縁膜ＩＬ２の一部）が積層体ＬＭ１の側壁とメモリゲート電極ＭＧとの間に介在している。また、本実施の形態３では、ダミーゲート電極ＤＧとダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２との積層体ＬＭ２ｂについては、積層体ＬＭ２ｂと積層体ＬＭ１の側壁との間に絶縁膜ＭＺは介在しておらず、キャップ絶縁膜ＣＰ２の一部（すなわちキャップ絶縁膜ＣＰ２を形成している絶縁膜ＩＬ２の一部）が積層体ＬＭ１の側壁とダミーゲート電極ＤＧとの間に介在している。このため、本実施の形態３では、積層体ＬＭ１の一方の側壁上にキャップ絶縁膜ＣＰ２の一部（すなわち絶縁膜ＩＬ２の一部）を介してメモリゲート電極ＭＧが形成され、積層体ＬＭ１の他方の側壁上にキャップ絶縁膜ＣＰ２の一部（すなわち絶縁膜ＩＬ２の一部）を介してダミーゲート電極ＤＧが形成された状態となっている。それ以外については、本実施の形態３のステップＳ１３は、上記実施の形態１のステップＳ１３と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０２５６】
次に、図５２に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ技術を用いて上記実施の形態１と同様のフォトレジストパターンＰＲ１を形成する（図４６のステップＳ１４）。上記実施の形態１と同様に、フォトレジストパターンＰＲ１は、積層体ＬＭ２ａを覆い、かつ積層体ＬＭ２ｂを露出するようなフォトレジストパターンである。
【０２５７】
次に、図５３に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとしてエッチングを行うことで、フォトレジストパターンＰＲ１で覆われていない積層体ＬＭ２ｂにおけるキャップ絶縁膜ＣＰ２をエッチングして除去する（図４６のステップＳ１５）。
【０２５８】
ステップＳ１５のキャップ絶縁膜ＣＰ２のエッチング工程では、絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）に比べてシリコン膜ＰＳ２（メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ）がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１５では、絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）のエッチング速度に比べて、シリコン膜ＰＳ２（メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ）のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、積層体ＬＭ２ｂにおけるキャップ絶縁膜ＣＰ２が選択的にエッチングされる。ステップＳ１５では、好ましくは、ウェットエッチングを用いることができる。
【０２５９】
ステップＳ１５のエッチング工程を行っても、積層体ＬＭ２ａは、フォトレジストパターンＰＲ１で覆われているため、エッチングされずにそのまま残存する。すなわち、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とは、フォトレジストパターンＰＲ１で覆われているため、ステップＳ１５ではエッチングされずにそのまま残存する。また、ステップＳ１５では、ダミーゲート電極ＤＧ上のキャップ絶縁膜ＣＰ２が除去されることで、ダミーゲート電極ＤＧの上面が露出される。
【０２６０】
但し、本実施の形態３では、ステップＳ１５のエッチング工程を行っても、制御ゲート電極ＣＧが露出しないようにすることが好ましい。すなわち、ステップＳ１５のエッチング工程では、積層体ＬＭ２ｂのキャップ絶縁膜ＣＰ２を除去するが、積層体ＬＭ２ｂのキャップ絶縁膜ＣＰ２全部を除去するのではなく、制御ゲート電極ＣＧの側壁（積層体ＬＭ２ｂが形成されていた側の側壁）上にキャップ絶縁膜ＣＰ２の一部が残存するようにすることが好ましい。このため、積層体ＬＭ１の側壁とダミーゲート電極ＤＧの側面との間に介在していた部分のキャップ絶縁膜ＣＰ２は、ステップＳ１５では、除去せずに残存させることが好ましい。図５３では、キャップ絶縁膜ＣＰ２の残存部ＣＰ２ａ（すなわち絶縁膜ＩＬ２の残存部）が、積層体ＬＭ１の側壁とダミーゲート電極ＤＧの側面との間に存在し、この残存部ＣＰ２ａが、制御ゲート電極ＣＧの側壁（積層体ＬＭ２ｂが形成されていた側の側壁）を覆っている。
【０２６１】
一方、上記実施の形態１では、積層体ＬＭ２ｂと積層体ＬＭ１との間には絶縁膜ＭＺが介在していたため、ステップＳ１５で積層体ＬＭ２ｂのキャップ絶縁膜ＣＰ２全体を除去しても、制御ゲート電極ＣＧは露出せず、制御ゲート電極ＣＧの側面は絶縁膜ＭＺで覆われ、制御ゲート電極ＣＧの上面はキャップ絶縁膜ＣＰ１で覆われた状態となる。
【０２６２】
次に、図５４に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとしてエッチングを行うことで、ダミーゲート電極ＤＧをエッチングして除去する（図４６のステップＳ１６）。
【０２６３】
ステップＳ１６のエッチング工程を行っても、積層体ＬＭ２ａは、フォトレジストパターンＰＲ１で覆われているため、エッチングされずにそのまま残存する。一方、ダミーゲート電極ＤＧはフォトレジストパターンＰＲ１で覆われずに露出されているため、ステップＳ１６でエッチングされて除去される。
【０２６４】
ステップＳ１６のダミーゲート電極ＤＧのエッチング工程では、ダミーゲート電極ＤＧに比べて絶縁膜ＭＺおよびキャップ絶縁膜ＣＰ２の残存部ＣＰ２ａがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１６では、ダミーゲート電極ＤＧのエッチング速度に比べて、絶縁膜ＭＺおよび残存部ＣＰ２ａの各エッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、ダミーゲート電極ＤＧが選択的にエッチングされる。ステップＳ１６は、ドライエッチングが好ましく、また、等方性のエッチングが好ましい。
【０２６５】
また、ステップＳ１６では、メモリセル領域において、半導体基板ＳＢ上に絶縁膜ＭＺを層状に残存させ、半導体基板ＳＢの基板領域（Ｓｉ領域）が露出しないようにすることが好ましい。これにより、半導体基板ＳＢのエッチングやダメージを防止することができる。
【０２６６】
また、ステップＳ１６を行う前は、キャップ絶縁膜ＣＰ２の残存部ＣＰ２ａが、制御ゲート電極ＣＧの側壁（積層体ＬＭ２ｂが形成されていた側の側壁）を覆っており、制御ゲート電極ＣＧが露出しない状態で、ステップＳ１６のエッチングを行う。これにより、制御ゲート電極ＣＧがステップＳ１６でエッチングされるのを防止することができる。このとき、ステップＳ１６のエッチングが終了するまで、制御ゲート電極ＣＧが露出しないようにすることが好ましく、この場合、ステップＳ１６の終了後も、制御ゲート電極ＣＧの側壁（積層体ＬＭ２ｂが形成されていた側の側壁）上に、キャップ絶縁膜ＣＰ２の残存部ＣＰ２ａが層状に残存している。
【０２６７】
ステップＳ１６のエッチングの後、図５５に示されるように、フォトレジストパターンＰＲ１は除去される。
【０２６８】
次に、図５６に示されるように、絶縁膜ＭＺのうち、積層体ＬＭ２ａで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図４６のステップＳ１７）。
【０２６９】
ステップＳ１７では、メモリセル領域において、積層体ＬＭ２ａの下、すなわちメモリゲート電極ＭＧの下に位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。キャップ絶縁膜ＣＰ２の残存部ＣＰ２ａは、ステップＳ１７で絶縁膜ＭＺを除去する際に除去される。
【０２７０】
ステップＳ１３を行った段階では、積層体ＬＭ１の両方の側壁のうち、一方の側壁上に積層体ＬＭ２ａが形成され、他方の側壁上に積層体ＬＭ２ｂが形成された状態となっていた。その後、ステップＳ１４，Ｓ１５，Ｓ１６，Ｓ１７を行うことで、積層体ＬＭ２ａは残存するが、積層体ＬＭ２ｂは除去される。また、ステップＳ１７で、メモリゲート電極ＭＧの下以外の絶縁膜ＭＺも除去される。
【０２７１】
上述のように、積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなり、積層体ＬＭ２ａは、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とからなる。図５５からも分かるように、メモリセル領域において、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の領域に絶縁膜ＭＺが延在しているが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、絶縁膜ＭＺではなく、キャップ絶縁膜ＣＰ２の一部（すなわち絶縁膜ＩＬ２の一部）が延在している。このため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間にキャップ絶縁膜ＣＰ２の一部（すなわち絶縁膜ＩＬ２の一部）を介在して互いに隣り合っている。
【０２７２】
以降の工程は、本実施の形態３も、上記実施の形態１と同様である。
【０２７３】
すなわち、図５７に示されるように、本実施の形態３においても、上記実施の形態１と同様にステップＳ１８でｎ−型半導体領域ＥＸ１，ＥＸ２を形成する。それから、図５８に示されるように、上記実施の形態１と同様にステップＳ１９でサイドウォールスペーサＳＷを形成し、上記実施の形態１と同様にステップＳ２０でｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する。ステップＳ１８，Ｓ１９，Ｓ２０は、本実施の形態３も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０２７４】
その後、上記ステップＳ２１（活性化アニール工程）およびそれ以降の工程を上記実施の形態１と同様に行うことができるが、ここではその繰り返しの説明は省略する。但し、本実施の形態３では、上記ステップＳ２４でメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２を除去する際には、メモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２を除去してメモリゲート電極ＭＧの上面を露出させるが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に介在している絶縁膜（キャップ絶縁膜ＣＰ２の一部、すなわち絶縁膜ＩＬ２の一部）は残存させることが好ましい。
【０２７５】
図５９は、本実施の形態３の製造工程に従って製造された半導体装置の構造例を示す要部断面図である。図５９は、上記実施の形態１の上記図３８に対応するものであり、不揮発性メモリのメモリセル領域の要部断面図が示されている。
【０２７６】
図５９の半導体装置が、上記実施の形態１の上記図３８の半導体装置と相違している点は、以下の点である。
【０２７７】
すなわち、上記図３８の場合は、絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在していた。一方、図５９の場合は、絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の領域に延在しており、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域には、絶縁膜ＭＺではなく、絶縁膜ＣＰ２ｂが延在している。このため、図５９の場合は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとは絶縁膜ＣＰ２ｂを介して隣り合っている。
【０２７８】
この絶縁膜ＣＰ２ｂは、本実施の形態３のステップＳ１１で絶縁膜ＩＬ２を形成した際に、積層体ＬＭ１の制御ゲート電極ＣＧの側壁とシリコン膜ＰＳ２の側面との間に埋め込まれた絶縁膜ＩＬ２により形成されている。このため、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域介在している絶縁膜ＣＰ２ｂは、絶縁膜ＩＬ２の一部（従ってキャップ絶縁膜ＣＰ２の一部）であり、内部に電荷蓄積部を有する絶縁膜ではない。絶縁膜ＩＬ２を酸化シリコン膜で形成した場合は、絶縁膜ＣＰ２ｂも酸化シリコン膜である。
【０２７９】
すなわち、本実施の形態３では、上記ステップＳ３１で積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に介在する絶縁膜ＭＺを除去し、上記ステップＳ１１で積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間を埋めるように絶縁膜ＩＬ２を形成している。このため、製造された半導体装置においては、図５９にも示されるように、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の領域に絶縁膜ＭＺが延在し、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域には、絶縁膜ＭＺは延在していない構造が得られる。絶縁膜ＣＰ２ｂは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁する絶縁膜として機能し、絶縁膜ＣＰ２ｂとしては酸化シリコン膜が特に好適である。このため、絶縁膜ＩＬ２は、酸化シリコン膜であれば、特に好適である。
【０２８０】
なお、ステップＳ３１で積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に酸化シリコン膜ＭＺ１を残存させた場合は、この酸化シリコン膜ＭＺ１と、ステップＳ１１で積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に埋め込まれた絶縁膜ＩＬ２とにより、絶縁膜ＣＰ２ｂが形成される。
【０２８１】
これ以外については、図５９の半導体装置も、上記図３８の半導体装置と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０２８２】
本実施の形態３では、上記実施の形態１と同様の効果を得ることができるのに加えて、更に次の様な効果も得ることができる。
【０２８３】
本実施の形態３では、内部に電荷蓄積部を有する絶縁膜ＭＺがメモリゲート電極ＭＧと半導体基板ＳＢとの間に形成されるが、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、内部に電荷蓄積部を有する絶縁膜（ここでは絶縁膜ＭＺ）が形成されていない構造を得ることができる。これにより、半導体装置の性能をさらに向上させることができ、その理由について以下に説明する。
【０２８４】
隣り合う制御ゲート電極とメモリゲート電極との間の領域（以下ギャップ部と称す）の直下の基板領域は、メモリゲート電極の直下でも制御ゲート電極の直下でもないため、メモリゲート電極による電位制御が困難な領域である。このため、ギャップ部に電荷蓄積膜（例えばＯＮＯ膜の窒化シリコン膜）が存在し、そのギャップ部の電荷蓄積膜に電荷がトラップされてしまうと、メモリトランジスタのしきい値電圧の意図しない変動を引き起こす虞がある。また、ギャップ部の電荷蓄積膜に捕獲された電荷は、ギャップ部の電荷蓄積膜の延在方向である上方向に拡散可能であり、これは、メモリトランジスタのしきい値電圧の大きな変動を引き起こす虞がある。このような現象は、半導体素子の微細化が進み、ゲート長が小さくなる程、メモリゲート長に対するギャップ部の比率が高まるため、顕著になる。
【０２８５】
これらは、不揮発性メモリの電荷保持特性（リテンション特性）などを低下させ、不揮発性メモリを備えた半導体装置の性能を低下させる虞がある。
【０２８６】
それに対して、本実施の形態３では、内部に電荷蓄積部を有する絶縁膜ＭＺがメモリゲート電極ＭＧと半導体基板ＳＢとの間に形成されるが、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、内部に電荷蓄積部を有する絶縁膜（ここでは絶縁膜ＭＺ）が形成されていない構造を得ることができる。すなわち、ギャップ部には電荷蓄積膜が形成されていない構造を得ることができる。このため、ギャップ部の電荷蓄積膜に電荷がトラップされてしまう現象を防止することができる。従って、ギャップ部の電荷蓄積膜に電荷がトラップされてしまう現象に起因したしきい値電圧の変動などを防止でき、不揮発性メモリの電荷保持特性（リテンション特性）などを向上させることができる。このため、半導体装置の性能をさらに向上させることができる。
【０２８７】
（実施の形態４）
図６０および図６１は、本実施の形態４の半導体装置の製造工程の一部を示すプロセスフロー図であり、上記実施の形態１の上記図１および図２にそれぞれ対応するものである。図６２〜図８０は、本実施の形態４の半導体装置の製造工程中の要部断面図である。図６２〜図６５および図６７〜図８０には、上記図４〜図８および図１０〜図３７とほぼ同じ断面領域が示されている。また、図６６は、図６５の部分拡大断面図である。
【０２８８】
本実施の形態４の製造工程は、上記実施の形態１のステップＳ３〜Ｓ１７（図５〜図２０）の工程が相違しており、それ以外については、本実施の形態４の製造工程は、上記実施の形態１の製造工程とほぼ同様である。本実施の形態４では、主として上記実施の形態１の製造工程との相違点について説明する。
【０２８９】
本実施の形態４においても、上記実施の形態１と同様にして上記ステップＳ２までを行って、半導体基板ＳＢに素子分離領域（図示せず）およびｐ型ウエルＰＷを形成する。
【０２９０】
それから、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ）の表面を清浄化した後、本実施の形態４では、図６２に示されるように、半導体基板ＳＢの主面（ｐ型ウエルＰＷの表面）に、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図６０のステップＳ３ａ）。
【０２９１】
上記実施の形態１では、ステップＳ３で制御トランジスタのゲート絶縁膜用の絶縁膜ＧＩを形成したが、本実施の形態４では、ステップＳ３ａで、制御トランジスタのゲート絶縁膜用ではなく、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する。絶縁膜ＭＺの構成や形成法は上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。上記実施の形態１でも述べたように、絶縁膜ＭＺは、内部に電荷蓄積部を有する絶縁膜である。
【０２９２】
なお、図面を見やすくするために、図６２では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、後述の図６６にも示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３との積層膜からなる。
【０２９３】
次に、図６３に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリゲート電極ＭＧ用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する（図６０のステップＳ４）。
【０２９４】
シリコン膜ＰＳ１の構成や形成法は、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。但し、上記実施の形態１では、シリコン膜ＰＳ１は制御ゲート電極ＣＧを形成するための導電膜であったが、本実施の形態４では、シリコン膜ＰＳ１はメモリゲート電極ＭＧを形成するための導電膜である。
【０２９５】
次に、半導体基板ＳＢの主面（主面全面）上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＩＬ１を形成（堆積）する（図６０のステップＳ５）。
【０２９６】
絶縁膜ＩＬ１の構成や形成法は、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０２９７】
次に、図６４に示されるように、絶縁膜ＩＬ１およびシリコン膜ＰＳ１をフォトリソグラフィ技術およびエッチング技術によりパターニングして、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ１との積層体（積層構造体）ＬＭ１をメモリセル領域に形成する（図６０のステップＳ６）。
【０２９８】
すなわち、ステップＳ６では、絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域におけるシリコン膜ＰＳ１と絶縁膜ＩＬ１との積層膜をエッチング（好ましくはドライエッチング）してパターニングし、その後、このフォトレジストパターンを除去する。これにより、パターニングされたシリコン膜ＰＳ１からなるメモリゲート電極ＭＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
【０２９９】
ステップＳ６において、絶縁膜ＩＬ１およびシリコン膜ＰＳ１の積層膜をパターニングする点は、本実施の形態４も上記実施の形態１と同様である。しかしながら、上記実施の形態１では、パターニングされたシリコン膜ＰＳ１により制御ゲート電極ＣＧが形成されたのに対して、本実施の形態４では、パターニングされたシリコン膜ＰＳ１により、制御ゲート電極ＣＧではなくメモリゲート電極ＭＧが形成される。このため、上記実施の形態１では、積層体ＬＭ１は、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなるが、本記実施の形態４では、積層体ＬＭ１は、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ１とからなる。本実施の形態４では、メモリゲート電極ＭＧとキャップ絶縁膜ＣＰ１とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
【０３００】
また、他の形態として、積層体ＬＭ１を次のようにして形成することもできる。まず、絶縁膜ＩＬ１上のフォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜ＩＬ１をエッチング（好ましくはドライエッチング）してパターニングすることで、キャップ絶縁膜ＣＰ１を形成する。それから、このフォトレジストパターンを除去してから、キャップ絶縁膜ＣＰ１をエッチングマスクとして用いてシリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングすることで、メモリゲート電極ＭＧを形成する。これにより、パターニングされたシリコン膜ＰＳ１からなるメモリゲート電極ＭＧと、パターニングされた絶縁膜ＩＬ１からなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。
【０３０１】
次に、図６５に示されるように、絶縁膜ＭＺのうち、積層体ＬＭ１で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図６０のステップＳ４１）。
【０３０２】
ステップＳ４１では、メモリセル領域において、積層体ＬＭ１で覆われた部分以外の絶縁膜ＭＺ（すなわちメモリゲート電極ＭＧの下に位置してゲート絶縁膜となる部分以外の絶縁膜ＭＺ）は除去されるが、メモリゲート電極ＭＧの下の絶縁膜ＭＺは、除去されずに残存する。このため、メモリセル領域に、パターニングされたシリコン膜ＰＳ１からなるメモリゲート電極ＭＧが形成され、メモリゲート電極ＭＧの下に残存する絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。従って、シリコン膜ＰＳ１からなるメモリゲート電極ＭＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＭＺを介して形成された状態となる。
【０３０３】
なお、図面を見やすくするために、図６５では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図６５の部分拡大断面図である図６６に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３との積層膜からなる。このため、メモリゲート電極ＭＧの下に残存する絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜であり、内部に電荷蓄積部を有するゲート絶縁膜である。
【０３０４】
このように、ステップＳ３ａ，Ｓ４，Ｓ５，Ｓ６により、半導体基板ＳＢ上に、ゲート絶縁膜としての絶縁膜ＭＺを介して、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ１とを有する積層体ＬＭ１が形成される。
【０３０５】
次に、積層体ＬＭ１の側壁上に側壁絶縁膜ＳＷ２を形成する（図６０のステップＳ４２）。側壁絶縁膜ＳＷ２は、次のようにして形成することができる。
【０３０６】
すなわち、図６７に示されるように、半導体基板ＳＢの主面全面上に、積層体ＬＭ１を覆うように、絶縁膜ＩＬ６をＣＶＤ法などを用いて形成（堆積）する。絶縁膜ＩＬ６は、例えば酸化シリコン膜からなる。それから、この絶縁膜ＩＬ６を異方性エッチング技術によりエッチバック（エッチング、ドライエッチング、異方性エッチング）することによって、図６８に示されるように、積層体ＬＭ１の側壁上に選択的に絶縁膜ＩＬ６を残して、側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷ２を形成する。側壁絶縁膜ＳＷ２は、積層体ＬＭ１の両方の側壁上に形成される。側壁絶縁膜ＳＷ２を形成したことにより、積層体ＬＭ１のメモリゲート電極ＭＧの側面は、側壁絶縁膜ＳＷ２で覆われることになる。
【０３０７】
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図６９に示されるように、半導体基板ＳＢの主面（表面）上に、制御トランジスタのゲート絶縁膜用の絶縁膜ＧＩを形成する（図６０のステップＳ７ａ）。
【０３０８】
絶縁膜ＧＩの構成や形成法は上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。積層体ＬＭ１で覆われていない領域の半導体基板ＳＢ（ｐ型ウエル）の表面には絶縁膜ＧＩが形成されるが、積層体ＬＭ１の表面（上面および側面）には、絶縁膜ＧＩは形成されなくともよい。
【０３０９】
次に、図７０に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、積層体ＬＭ１および側壁絶縁膜ＳＷ２を覆うように、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図６０のステップＳ８）。
【０３１０】
シリコン膜ＰＳ２の構成や形成法は、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。但し、上記実施の形態１では、シリコン膜ＰＳ２はメモリゲート電極ＭＧを形成するための導電膜であったが、本実施の形態４では、シリコン膜ＰＳ２は制御ゲート電極ＣＧを形成するための導電膜である。
【０３１１】
なお、ステップＳ８では、メモリセル領域において、積層体ＬＭ１で覆われていない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ）上でのシリコン膜ＰＳ２の上面の高さ位置が、積層体ＬＭ１の上面の高さ位置よりも高くなるように、シリコン膜ＰＳ２の堆積膜厚を設定する。すなわち、隣り合う積層体ＬＭ１の間がシリコン膜ＰＳ２で十分に埋め込まれるように、シリコン膜ＰＳ２の堆積膜厚を設定する。これは、例えば、積層体ＬＭ１の高さよりも、シリコン膜ＰＳ２の堆積膜厚を大きくすることで、実現できる。
【０３１２】
次に、シリコン膜ＰＳ２の上面をＣＭＰ法などを用いて研磨して平坦化し（図６０のステップＳ９）、それから、シリコン膜ＰＳ２をエッチングしてシリコン膜ＰＳ２の上面の高さを低くする（図６０のステップＳ１０）。
【０３１３】
このステップＳ９（シリコン膜ＰＳ２の研磨工程）およびステップＳ１０（シリコン膜ＰＳ２のエッチング工程）は、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０３１４】
なお、上記実施の形態１では、ステップＳ９において、積層体ＬＭ１の上面上の絶縁膜ＭＺをＣＭＰ処理のストッパ膜として機能させ、積層体ＬＭ１の上面上の絶縁膜ＭＺが露出した段階で、シリコン膜ＰＳ２の研磨を終了させる場合についても説明している。これを本実施の形態４に適用する場合は、積層体ＬＭ１のキャップ絶縁膜ＣＰ１をＣＭＰ処理のストッパ膜として機能させ、積層体ＬＭ１のキャップ絶縁膜ＣＰ１が露出した段階で、シリコン膜ＰＳ２の研磨を終了させればよい。また、上記実施の形態１でも説明したように、本実施の形態４においても、ステップＳ９において、積層体ＬＭ１が露出する前の段階で、シリコン膜ＰＳ２の研磨を終了させることもできる。
【０３１５】
ステップＳ９，Ｓ１０を行うことで、図７１に示されるように、シリコン膜ＰＳ２の上面の高さは、積層体ＬＭ１の上面の高さよりも低くなる。このため、積層体ＬＭ１の一部（上部）が、シリコン膜ＰＳ２の上面から突出した状態になる。
【０３１６】
次に、図７２に示されるように、半導体基板ＳＢの主面（主面全面）上に、シリコン膜ＰＳ２、積層体ＬＭ１および側壁絶縁膜ＳＷ２を覆うように、絶縁膜ＩＬ２を形成（堆積）する（図６１のステップＳ１１）。
【０３１７】
絶縁膜ＩＬ２の構成や形成法は上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０３１８】
ステップＳ１１では、シリコン膜ＰＳ２の上面上と、シリコン膜ＰＳ２の上面から突出した部分の積層体ＬＭ１の上面および側面上とに、絶縁膜ＩＬ２が堆積する。このため、シリコン膜ＰＳ２の上面は、絶縁膜ＩＬ２で覆われる。なお、シリコン膜ＰＳ２の上面から突出した部分の積層体ＬＭ１の側面と絶縁膜ＩＬ２との間には、側壁絶縁膜ＳＷ２が介在している。
【０３１９】
次に、図７３に示されるように、異方性エッチング技術により、絶縁膜ＩＬ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）することで、シリコン膜ＰＳ２上で、かつ側壁絶縁膜ＳＷ２を介して積層体ＬＭ１の側壁上に、絶縁膜ＩＬ２をサイドウォールスペーサ状に残してキャップ絶縁膜ＣＰ２を形成する（図６１のステップＳ１２）。
【０３２０】
上記実施の形態１では、キャップ絶縁膜ＣＰ２と積層体ＬＭ１の側壁との間に絶縁膜ＭＺが介在しており、かつ、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に絶縁膜ＭＺが介在していた。一方、本実施の形態４では、キャップ絶縁膜ＣＰ２と積層体ＬＭ１の側壁との間には、絶縁膜ＭＺではなく側壁絶縁膜ＳＷ２が介在しており、かつ、積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に、絶縁膜ＭＺではなく側壁絶縁膜ＳＷ２が介在している。また、上記実施の形態１では、積層体ＬＭ１の上面上から絶縁膜ＩＬ２が除去されるため、積層体ＬＭ１の上面上の絶縁膜ＭＺが露出されるが、本実施の形態４では、積層体ＬＭ１の上面上から絶縁膜ＩＬ２が除去されるため、積層体ＬＭ１のキャップ絶縁膜ＣＰ２の上面が露出される。それ以外については、本実施の形態４のステップＳ１２は、上記実施の形態１のステップＳ１２と基本的には同じであるので、ここではその繰り返しの説明は省略する。キャップ絶縁膜ＣＰ２は、シリコン膜ＰＳ２の上面上に形成されるが、シリコン膜ＰＳ２の上面から突出する部分の積層体ＬＭ１に側壁絶縁膜ＳＷ２を介して隣り合うように形成される。
【０３２１】
次に、図７４に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ技術を用いてレジストパターンとしてフォトレジストパターンＰＲ１ｂを形成する（図６１のステップＳ１４ｂ）。
【０３２２】
このフォトレジストパターンＰＲ１ｂは、積層体ＬＭ１の両方の側壁上に形成されたキャップ絶縁膜ＣＰ２のうちの一方を露出し、かつ他方を覆うようなフォトレジストパターンである。すなわち、フォトレジストパターンＰＲ１ｂは、積層体ＬＭ１の両方の側壁上に形成されたキャップ絶縁膜ＣＰ２のうち、メモリゲート電極ＭＧを形成する側のキャップ絶縁膜ＣＰ２を露出し、かつそれとは反対側のキャップ絶縁膜ＣＰ２を覆うようなフォトレジストパターンである。このため、積層体ＬＭ１上にフォトレジストパターンＰＲ１ｂの端部が位置している。
【０３２３】
次に、図７５に示されるように、フォトレジストパターンＰＲ１ｂおよびキャップ絶縁膜ＣＰ２をエッチングマスクとして用いて、シリコン膜ＰＳ２をエッチングする（図６１のステップＳ１３ｂ）。ステップＳ１３ｂのエッチングは、異方性のエッチングが好ましい。このため、ステップＳ１３ｂのエッチングは、ドライエッチングが好ましい。
【０３２４】
ステップＳ１３ｂのシリコン膜ＰＳ２のエッチング工程では、シリコン膜ＰＳ２に比べて絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）がエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ステップＳ１３ｂでは、シリコン膜ＰＳ２のエッチング速度に比べて、絶縁膜ＩＬ２（キャップ絶縁膜ＣＰ２）のエッチング速度が小さくなる条件で、エッチングを行うことが好ましい。これにより、キャップ絶縁膜ＣＰ２がエッチングされるのを抑制しながら、シリコン膜ＰＳ２を選択的にエッチングすることができる。すなわち、ステップＳ１３ｂでは、シリコン膜ＰＳ２を選択的にエッチングすることが好ましい。
【０３２５】
ステップＳ１３ｂでは、フォトレジストパターンＰＲ１ｂで覆われていない側のキャップ絶縁膜ＣＰ２をエッチングマスクとして用いてシリコン膜ＰＳ２をエッチングする。このため、図７５に示されるように、フォトレジストパターンＰＲ１ｂで覆われていない領域において、キャップ絶縁膜ＣＰ２で覆われない部分のシリコン膜ＰＳ２がエッチングされて除去され、キャップ絶縁膜ＣＰ２の下のシリコン膜ＰＳ２は、エッチングされずに残存して制御ゲート電極ＣＧとなる。すなわち、フォトレジストパターンＰＲ１ｂで覆われていない側のキャップ絶縁膜ＣＰ２の下に残存するシリコン膜ＰＳ２により、制御ゲート電極ＣＧが形成される。なお、上記実施の形態１では、キャップ絶縁膜ＣＰ２の下に残存するシリコン膜ＰＳ２によりメモリゲート電極ＭＧが形成されるが、本実施の形態４では、キャップ絶縁膜ＣＰ２の下に残存するシリコン膜ＰＳ２により制御ゲート電極ＣＧが形成される。すなわち、ステップＳ１３ｂを行うと、メモリセル領域において、積層体ＬＭ１の一方の側壁上に、側壁絶縁膜ＳＷ２を介して、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ａが形成された状態となる。
【０３２６】
上記実施の形態１では、積層体ＬＭ２ａは、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ２とからなるが、本記実施の形態４では、積層体ＬＭ２ａは、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ２とからなる。本実施の形態４では、制御ゲート電極ＣＧとキャップ絶縁膜ＣＰ２とは、平面視ではほぼ同じ平面形状を有しており、平面視で重なっている。
【０３２７】
制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧの下に残存する絶縁膜ＧＩが、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜ＰＳ２からなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上にゲート絶縁膜としての絶縁膜ＧＩを介して形成された状態となる。
【０３２８】
フォトレジストパターンＰＲ１ｂで覆われていない領域において、積層体ＬＭ２ａで覆われた部分以外の絶縁膜ＧＩ（すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＩ）は、ステップＳ１３ｂのパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【０３２９】
また、ステップＳ１３ｂにおいて、フォトレジストパターンＰＲ１ｂで覆われた領域では、シリコン膜ＰＳ２はエッチングされない。このため、ステップＳ１３ｂを行うと、積層体ＬＭ１の両方の側壁のうちの一方の側壁上には、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ａが形成されるが、積層体ＬＭ１の両方の側壁のうちの他方の側壁上には、上記積層体ＬＭ２ｂに相当するものは形成されず、シリコン膜ＰＳ２とキャップ絶縁膜ＣＰ２とがそのまま残存する。
【０３３０】
ステップＳ１３ｂのエッチングの後、フォトレジストパターンＰＲ１ｂは除去される。
【０３３１】
次に、図７６に示されるように、半導体基板ＳＢ上に、フォトリソグラフィ技術を用いてレジストパターンとしてフォトレジストパターンＰＲ１ｃを形成する（図６１のステップＳ１４ｃ）。
【０３３２】
このフォトレジストパターンＰＲ１ｃは、上記実施の形態１の上記フォトレジストパターンＰＲ１と同様の平面形状を有している。すなわち、フォトレジストパターンＰＲ１ｃは、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ａを覆い、それ以外のキャップ絶縁膜ＣＰ２およびシリコン膜ＰＳ２を露出するようなフォトレジストパターンである。このため、積層体ＬＭ１上にフォトレジストパターンＰＲ１ｃの端部が位置している。
【０３３３】
次に、図７７に示されるように、フォトレジストパターンＰＲ１ｃをエッチングマスクとしてエッチングを行うことで、フォトレジストパターンＰＲ１ｃで覆われていないキャップ絶縁膜ＣＰ２、シリコン膜ＰＳ２および側壁絶縁膜ＳＷ２をエッチングして除去する（図６１のステップＳ４３）。
【０３３４】
このステップＳ４３のエッチング工程では、キャップ絶縁膜ＣＰ２のエッチング工程、シリコン膜ＰＳ２のエッチング工程および側壁絶縁膜ＳＷ２のエッチング工程を順に行う。ステップＳ４３におけるキャップ絶縁膜ＣＰ２のエッチング工程では、キャップ絶縁膜ＣＰ２に比べてシリコン膜ＰＳ２がエッチングされにくい条件でエッチングを行うことが好ましい。また、ステップＳ４３におけるシリコン膜ＰＳ２のエッチング工程では、シリコン膜ＰＳ２に比べて側壁絶縁膜ＳＷ２およびキャップ絶縁膜ＣＰ１がエッチングされにくい条件でエッチングを行うことが好ましく、これにより、シリコン膜ＰＳ２を選択的にエッチングすることができる。また、ステップＳ４３における側壁絶縁膜ＳＷ２のエッチング工程では、側壁絶縁膜ＳＷ２に比べてメモリゲート電極ＭＧがエッチングされにくい条件でエッチングを行うことが好ましい。このようにすることで、不要なエッチングを抑制しながら、エッチング対象物を的確にエッチンすることができる。
【０３３５】
なお、ステップＳ４３において、シリコン膜のエッチング工程は、メモリゲート電極ＭＧが露出していない状態で行うことが好ましく、これにより、ステップＳ４３におけるシリコン膜ＰＳ２のエッチング工程で、メモリゲート電極ＭＧがエッチングされてしまうのを防止することができる。
【０３３６】
このため、ステップＳ４３におけるキャップ絶縁膜ＣＰ２のエッチング工程において、側壁絶縁膜ＳＷ２の一部もエッチングされる場合もあるが、そのような場合でも、メモリゲート電極ＭＧが露出しないようにすることが好ましい。これにより、ステップＳ４３におけるシリコン膜ＰＳ２のエッチング工程で、メモリゲート電極ＭＧがエッチングされてしまうのを防止することができる。
【０３３７】
また、ステップＳ４３におけるキャップ絶縁膜ＣＰ２のエッチング工程において、キャップ絶縁膜ＣＰ２の一部が残存する場合もあるが、そのような場合でも、ステップＳ４３における側壁絶縁膜ＳＷ２のエッチング工程でキャップ絶縁膜ＣＰ２の残存部を除去することができる。これは、キャップ絶縁膜ＣＰ２と側壁絶縁膜ＳＷ２とを同じ絶縁材料、好ましくは酸化シリコンにより形成することで実現できる。
【０３３８】
また、ステップＳ４３におけるシリコン膜ＰＳ２のエッチング工程で、シリコン膜ＰＳ２を除去することで露出された絶縁膜ＧＩは、ステップＳ４３における側壁絶縁膜ＳＷ２のエッチング工程またはその後のエッチング工程で、除去され得る。
【０３３９】
制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２ａは、フォトレジストパターンＰＲ１ｃで覆われているため、ステップＳ４３ではエッチングされずにそのまま残存する。また、積層体ＬＭ１と積層体ＬＭ２ａとの間に介在する側壁絶縁膜ＳＷ２も、ステップＳ４３ではエッチングされずにそのまま残存する。
【０３４０】
ステップＳ４３のエッチングの後、フォトレジストパターンＰＲ１ｃは除去される。このようにして図７８の構造が得られる。
【０３４１】
図７８に示されるように、本実施の形態４では、積層体ＬＭ１は、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ１とからなり、積層体ＬＭ２ａは、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ２とからなる。積層体ＬＭ１は、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＭＺを介して形成され、積層体ＬＭ２ａは、半導体基板ＳＢ（ｐ型ウエルＰＷ）上に絶縁膜ＧＩを介して形成されている。積層体ＬＭ１と積層体ＬＭ２ａとは、間に側壁絶縁膜ＳＷ２を介在して互いに隣り合っており、従って、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に側壁絶縁膜ＳＷ２を介在して互いに隣り合っている。
【０３４２】
以降の工程は、本実施の形態４も、上記実施の形態１と同様である。
【０３４３】
すなわち、図７９に示されるように、本実施の形態４においても、上記実施の形態１と同様にステップＳ１８でｎ−型半導体領域ＥＸ１，ＥＸ２を形成する。それから、図８０に示されるように、上記実施の形態１と同様にステップＳ１９でサイドウォールスペーサＳＷを形成し、上記実施の形態１と同様にステップＳ２０でｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する。ステップＳ１８，Ｓ１９，Ｓ２０は、本実施の形態４も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０３４４】
上記実施の形態１と同様に、本実施の形態４においても、ｎ−型半導体領域ＥＸ１は、積層体ＬＭ２ａの側壁（側壁絶縁膜ＳＷ２を介して積層体ＬＭ１に隣接している側とは反対側の側壁）に自己整合して形成される。これは、ｎ−型半導体領域ＥＸ１は、積層体ＬＭ２ａをマスク（イオン注入阻止マスク）として機能させたイオン注入により形成されるためである。但し、本実施の形態４では、積層体ＬＭ２ａはメモリゲート電極ＭＧではなく制御ゲート電極ＣＧを含んでいるため、ｎ−型半導体領域ＥＸ１は、メモリセル領域において、制御ゲート電極ＣＧの側壁（側壁絶縁膜ＳＷ２を介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。すなわち、ｎ−型半導体領域ＥＸ１は、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成される。
【０３４５】
また、上記実施の形態１と同様に、本実施の形態４においても、ｎ−型半導体領域ＥＸ２は、積層体ＬＭ１の側壁（側壁絶縁膜ＳＷ２を介して積層体ＬＭ２ａに隣接している側とは反対側の側壁）に自己整合して形成される。これは、ｎ−型半導体領域ＥＸ２は、積層体ＬＭ１をマスク（イオン注入阻止マスク）として機能させたイオン注入により形成されるためである。但し、本実施の形態４では、積層体ＬＭ１は制御ゲート電極ＣＧではなくメモリゲート電極ＭＧを含んでいるため、ｎ−型半導体領域ＥＸ２は、メモリセル領域において、メモリゲート電極ＭＧの側壁（側壁絶縁膜ＳＷ２を介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。すなわち、ｎ−型半導体領域ＥＸ２は、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成される。
【０３４６】
また、上記実施の形態１と同様に、本実施の形態４においても、ｎ＋型半導体領域ＳＤ１は、積層体ＬＭ２ａの側壁上のサイドウォールスペーサＳＷの側壁に自己整合して形成される。これは、ｎ＋型半導体領域ＳＤ１は、積層体ＬＭ２ａとその側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として機能させたイオン注入により形成されるためである。このため、ｎ＋型半導体領域ＳＤ１は、積層体ＬＭ２ａの側壁上のサイドウォールスペーサＳＷとゲート長方向（積層体ＬＭ２ａに含まれる制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成される。
【０３４７】
また、上記実施の形態１と同様に、本実施の形態４においても、ｎ＋型半導体領域ＳＤ２は、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷの側壁に自己整合して形成される。これは、ｎ＋型半導体領域ＳＤ２は、積層体ＬＭ１とその側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として機能させたイオン注入により形成されるためである。このため、ｎ＋型半導体領域ＳＤ２は、積層体ＬＭ１の側壁上のサイドウォールスペーサＳＷとゲート長方向（積層体ＬＭ１に含まれるメモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成される。
【０３４８】
その後、上記ステップＳ２１（活性化アニール工程）およびそれ以降の工程を上記実施の形態１と同様に行うことができるが、ここではその繰り返しの説明は省略する。
【０３４９】
図８１は、本実施の形態４の製造工程に従って製造された半導体装置の構造例を示す要部断面図である。図８１は、上記実施の形態１の上記図３８に対応するものであり、不揮発性メモリのメモリセル領域の要部断面図が示されている。
【０３５０】
図８１に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上部に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間に形成された絶縁膜ＧＩと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ）間に形成された絶縁膜ＭＺとを有している。制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、絶縁膜ＧＩは制御トランジスタのゲート絶縁膜である。メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、絶縁膜ＭＺは、制御トランジスタのゲート絶縁膜で、かつ、内部に電荷蓄積部を有するゲート絶縁膜である。具体的には、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３との積層膜からなる。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、側壁絶縁膜ＳＷ２が介在している。
【０３５１】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に側壁絶縁膜ＳＷ２を介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図８１の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ）の上部に絶縁膜ＧＩまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側に制御ゲート電極ＣＧが位置し、半導体領域ＭＤ側にメモリゲート電極ＭＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＩを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
【０３５２】
図８１のメモリセルＭＣが、上記図３８のメモリセルＭＣと主として相違しているのは、次の点である。すなわち、上記図３８の場合は、絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在していた。一方、図８１の場合は、絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の領域に延在しており、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域には、絶縁膜ＭＺではなく、側壁絶縁膜ＳＷ２が延在している。このため、図８１の場合は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとは側壁絶縁膜ＳＷ２を介して隣り合っている。
【０３５３】
この側壁絶縁膜ＳＷ２は、本実施の形態４のステップＳ４２でメモリゲート電極ＭＧおよびキャップ絶縁膜ＣＰ１からなる積層体ＬＭ１の側壁上に形成したものである。この側壁絶縁膜ＳＷ２は、内部に電荷蓄積部を有する絶縁膜ではない。側壁絶縁膜ＳＷ２は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁する絶縁膜として機能する。側壁絶縁膜ＳＷ２は、好ましくは単体膜であり、酸化シリコン膜が特に好適である。このため、製造された半導体装置においては、図８１にも示されるように、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ）の間の領域に絶縁膜ＭＺが延在し、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域には、絶縁膜ＭＺは延在していない構造が得られる。
【０３５４】
また、ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１からなる半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、ｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２からなる半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。但し、本実施の形態４の場合は、メモリゲート電極ＭＧ側に半導体領域ＭＤが形成され、制御ゲート電極ＣＧ側に半導体領域ＭＳが形成されているため、半導体領域ＭＳはドレイン領域として機能し、半導体領域ＭＤはソース領域として機能する。
【０３５５】
また、図８１では、メモリゲート電極ＭＧではなく制御ゲート電極ＣＧ上に金属シリサイド層ＳＬが形成されているが、制御ゲート電極ＣＧではなくメモリゲート電極ＭＧ上に金属シリサイド層ＳＬを形成する場合や、制御ゲート電極ＣＧとメモリゲート電極ＭＧの両方の上部に金属シリサイド層ＳＬを形成する場合などもあり得る。
【０３５６】
上記実施の形態３と同様に、本実施の形態４においても、内部に電荷蓄積部を有する絶縁膜ＭＺがメモリゲート電極ＭＧと半導体基板ＳＢとの間に形成されるが、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、内部に電荷蓄積部を有する絶縁膜（ここでは絶縁膜ＭＺ）が形成されていない構造を得ることができる。すなわち、ギャップ部には電荷蓄積膜が形成されていない構造を得ることができる。このため、ギャップ部の電荷蓄積膜に電荷がトラップされてしまう現象を防止することができる。従って、ギャップ部の電荷蓄積膜に電荷がトラップされてしまう現象に起因したしきい値電圧の変動などを防止でき、不揮発性メモリの電荷保持特性などを向上させることができる。このため、半導体装置の性能をさらに向上させることができる。
【０３５７】
また、上記実施の形態３では、上記ステップＳ３１で積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間に介在する絶縁膜ＭＺを除去し、上記ステップＳ１１で積層体ＬＭ１の側壁とシリコン膜ＰＳ２の側面との間を埋めるように絶縁膜ＩＬ２を形成することで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に電荷蓄積膜が形成されていない構造を得ている。それに対して、本実施の形態４では、成膜工程やパターニング工程によりメモリゲート電極ＭＧとキャップ絶縁膜ＣＰ１との積層体ＬＭ１を形成してから、この積層体ＬＭ１の側壁上に側壁絶縁膜ＳＷ２を形成することで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に電荷蓄積膜が形成されていない構造を得ることができる。このため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に電荷蓄積膜が形成されていない構造を、安定して形成することができる。本実施の形態４は、上記実施の形態３に比べて、製造工程を行いやすく、半導体装置を安定して製造することができる。また、製造歩留まりを向上させる点でも有利である。
【０３５８】
また、本実施の形態４では、メモリゲート電極ＭＧとメモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ１との積層体ＬＭ１をマスクとして用いて、ｎ−型半導体領域ＥＸ２を形成するためのイオン注入やｎ＋型半導体領域ＳＤ２を形成するためのイオン注入を行っている。すなわち、メモリゲート電極ＭＧ上にキャップ絶縁膜ＣＰ１が形成された状態で、ｎ−型半導体領域ＥＸ２を形成するイオン注入工程とｎ＋型半導体領域ＳＤ２を形成するイオン注入工程とを行うことができる。このため、ｎ−型半導体領域ＥＸ２を形成するイオン注入工程とｎ＋型半導体領域ＳＤ２を形成するイオン注入工程では、メモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰ１もイオン注入阻止マスクとして機能することができる。すなわち、メモリゲート電極ＭＧとその上のキャップ絶縁膜ＣＰ１との積層体ＬＭ１が、ｎ−型半導体領域ＥＸ２を形成するイオン注入工程とｎ＋型半導体領域ＳＤ２を形成するイオン注入工程で、イオン注入阻止マスクとして機能することができる。このため、メモリゲート絶縁膜（メモリゲート電極ＭＧの下の絶縁膜ＭＺに対応）上のイオン注入阻止マスクとして機能するもの（ここでは積層体ＬＭ１に対応）の厚みを、キャップ絶縁膜ＣＰ１を形成している分、厚くすることができる。これにより、ｎ−型半導体領域ＥＸ２を形成するイオン注入工程と、ｎ＋型半導体領域ＳＤ２を形成するイオン注入工程で、メモリゲート電極ＭＧの下の絶縁膜ＭＺにイオン注入されてしまうことを、抑制または防止することができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【０３５９】
また、上記実施の形態１では、メモリゲート電極ＭＧとキャップ絶縁膜ＣＰ２との積層体ＬＭ２ａの高さを確保して、ステップＳ１８，Ｓ２０でメモリゲート電極ＭＧの下の絶縁膜ＭＺ（内部に電荷蓄積部を有する絶縁膜）にイオン注入されてしまう現象を防止することができた。一方、本実施の形態４では、積層体ＬＭ２ａは、メモリゲート電極ＭＧではなく制御ゲート電極ＣＧを含み、積層体ＬＭ２ａの下には、内部に電荷蓄積部を有する絶縁膜ではない絶縁膜ＧＩが形成されている。
【０３６０】
しかしながら、ステップＳ１８，Ｓ２０で積層体ＬＭ２ａの直下の基板領域（半導体基板ＳＢ）に不純物イオンが注入されることも好ましくない。このため、たとえ積層体ＬＭ２ａの下に内部に電荷蓄積部を有する絶縁膜が形成されていない本実施の形態４の場合であっても、積層体ＬＭ２ａの高さを高くしてステップＳ１８，Ｓ２０で積層体ＬＭ２ａの直下の基板領域（半導体基板ＳＢ）に不純物イオンが注入されるのを抑制または防止することは、半導体装置の性能または信頼性を向上させる上で好ましい。
【０３６１】
本実施の形態４においても、上記実施の形態１で説明したように、積層体ＬＭ２ａの高さを確保することができる。これにより、ステップＳ１８，Ｓ２０で積層体ＬＭ２ａの直下の基板領域（半導体基板ＳＢ）に不純物イオンが注入されるのを抑制または防止することができる。このため、半導体装置の性能または信頼性を向上させることができる。
【０３６２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０３６３】
ＣＧ  制御ゲート電極
ＣＰ１，ＣＰ２  キャップ絶縁膜
ＣＰ２ａ  残存部
ＣＰ２ｂ  絶縁膜
ＣＴ  コンタクトホール
ＤＧ  ダミーゲート電極
ＥＸ１，ＥＸ２  ｎ−型半導体領域
ＧＩ  絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ５，ＩＬ６  絶縁膜
ＩＬ４  層間絶縁膜
ＬＭ１，ＬＭ２，ＬＭ２ａ，ＬＭ２ｂ  積層体
Ｍ１  配線
ＭＣ  メモリセル
ＭＤ，ＭＳ  半導体領域
ＭＥ  金属膜
ＭＧ  メモリゲート電極
ＭＺ  絶縁膜
ＭＺ１，ＭＺ３  酸化シリコン膜
ＭＺ２  窒化シリコン膜
ＰＧ  プラグ
ＰＲ１，ＰＲ１ａ，ＰＲ１ｂ，ＰＲ１ｃ  フォトレジストパターン
ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５  フォトレジストパターン
ＰＲ６  レジスト層
ＰＳ１，ＰＳ２  シリコン膜
ＰＷ  型ウエル
ＳＢ  半導体基板
ＳＤ１，ＳＤ２  ｎ＋型半導体領域
ＳＬ  金属シリサイド層
ＳＷ  サイドウォールスペーサ
ＳＷ２  側壁絶縁膜
Ｔ１，Ｔ２  厚み
【図１】
2014154665.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2014154665.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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