(57)【要約】【課題】高速動作可能な疑似ランダムビット列発生器を提供する。【解決手段】疑似ランダムビット列発生器は、Ｋ／（２Ｖ）の整数部に相当する個数の遅延フリップフロップ５−ａと（Ｎ−Ｋ）／（２Ｖ）の整数部に相当する個数（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは偶数、Ｖは（Ｎ−Ｋ）／２で与えられる数を上限とする自然数）の遅延フリップフロップ５−ｂをループ毎に含む２Ｖ個のフィードバックループと、２Ｖ個の第１のクロック信号を対応する遅延フリップフロップ５−ａ，５−ｂに供給するクロック分配回路２と、２Ｖ個のフィードバックループの出力を多重化するマルチプレクサ４と、第１のクロック信号の２Ｖ倍の周波数の第２のクロック信号によりマルチプレクサ４の出力信号を識別再生する遅延フリップフロップ５−１とを備える。【選択図】  図１
2014116816.tif 000002
【特許請求の範囲】
【請求項１】
Ｋ／（２Ｖ）の整数部に相当する個数の第１の遅延フリップフロップと（Ｎ−Ｋ）／（２Ｖ）の整数部に相当する個数（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは偶数、Ｖは（Ｎ−Ｋ）／２で与えられる数を上限とする自然数）の第２の遅延フリップフロップとをループ毎に含む２Ｖ個のフィードバックループと、
位相を３６０度／（２Ｖ）ずつずらした２Ｖ個の第１のクロック信号をそれぞれ対応するフィードバックループの前記第１、第２の遅延フリップフロップに供給するクロック分配回路と、
前記２Ｖ個のフィードバックループの出力を多重化するマルチプレクサと、
前記第１のクロック信号の２Ｖ倍の周波数の第２のクロック信号により前記マルチプレクサの出力信号を識別再生し、この識別再生によって得られた出力信号を各フィードバックループの初段の前記第１の遅延フリップフロップに入力する第３の遅延フリップフロップとを備え、
各フィードバックループは、
自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、Ｋ／（２Ｖ）の整数部に相当する個数の縦続接続された前記第１の遅延フリップフロップと、
自ループの第１の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｎ−Ｋ）／（２Ｖ）の整数部に相当する個数の縦続接続された前記第２の遅延フリップフロップと、
自ループの第１の遅延フリップフロップを経由した信号と自ループの第２の遅延フリップフロップを経由した信号との排他的論理和演算を行い、この排他的論理和演算の結果を前記マルチプレクサに出力する排他的論理和回路とから構成され、
前記第３の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とする疑似ランダムビット列発生器。
【請求項２】
Ｋ／（２Ｖ）の整数部に相当する数からＨを引いた個数の第１の遅延フリップフロップと（Ｎ−Ｋ）／（２Ｖ）の整数部に相当する個数の第２の遅延フリップフロップとＨ個（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは偶数、Ｖは（Ｎ−Ｋ）／２で与えられる数を上限とする自然数、Ｈは０からＫ／（２Ｖ）の範囲の自然数）の第３の遅延フリップフロップとをループ毎に含む２Ｖ個のフィードバックループと、
位相を３６０度／（２Ｖ）ずつずらした２Ｖ個の第１のクロック信号をそれぞれ対応するフィードバックループの前記第１、第２、第３の遅延フリップフロップに供給するクロック分配回路と、
前記２Ｖ個のフィードバックループの出力を多重化するマルチプレクサと、
前記第１のクロック信号の２Ｖ倍の周波数の第２のクロック信号により前記マルチプレクサの出力信号を識別再生し、この識別再生によって得られた出力信号を各フィードバックループの初段の前記第１の遅延フリップフロップに入力する第４の遅延フリップフロップとを備え、
各フィードバックループは、
自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、Ｋ／（２Ｖ）の整数部に相当する数からＨを引いた個数の縦続接続された前記第１の遅延フリップフロップと、
自ループの第１の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｎ−Ｋ）／（２Ｖ）の整数部に相当する個数の縦続接続された前記第２の遅延フリップフロップと、
自ループの第１の遅延フリップフロップを経由した信号と自ループの第２の遅延フリップフロップを経由した信号との排他的論理和演算を行う排他的論理和回路と、
自ループの排他的論理和回路の出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生して前記マルチプレクサに出力する、Ｈ個の縦続接続された前記第３の遅延フリップフロップとから構成され、
前記第４の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とする疑似ランダムビット列発生器。
【請求項３】
請求項１または２記載の疑似ランダムビット列発生器において、
さらに、前記第１のクロック信号の周波数を２Ｖ倍にして前記第２のクロック信号を生成する周波数逓倍器を備えることを特徴とする疑似ランダムビット列発生器。
【請求項４】
（Ｋ−１）／２の整数部に相当する個数の第１の遅延フリップフロップと１個の第２の遅延フリップフロップと（Ｎ−Ｋ）／２の整数部に相当する個数（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは奇数）の第３の遅延フリップフロップとをループ毎に含む２個のフィードバックループと、
位相を１８０度ずらした２個の第１のクロック信号をそれぞれ対応するフィードバックループの前記第１、第２、第３の遅延フリップフロップに供給するクロック分配回路と、
前記２個のフィードバックループの出力を多重化するマルチプレクサと、
前記第１のクロック信号の２倍の周波数の第２のクロック信号により前記マルチプレクサの出力信号を識別再生し、この識別再生によって得られた出力信号を各フィードバックループの初段の前記第１の遅延フリップフロップに入力する第４の遅延フリップフロップとを備え、
各フィードバックループは、
自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｋ−１）／２の整数部に相当する個数の縦続接続された前記第１の遅延フリップフロップと、
自ループの第１の遅延フリップフロップの出力を入力とし、自ループおよび別のループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、１個の前記第２の遅延フリップフロップと、
自ループの第２の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｎ−Ｋ）／２の整数部に相当する個数の縦続接続された前記第３の遅延フリップフロップと、
自ループの第３の遅延フリップフロップを経由した信号と別のループの第２の遅延フリップフロップ内のマスターラッチ回路を経由した信号との排他的論理和演算を行い、この排他的論理和演算の結果を前記マルチプレクサに出力する排他的論理和回路とから構成され、
一方のループの前記第２の遅延フリップフロップは、
自ループの第１の遅延フリップフロップの出力を入力とし、別のループに対応する第１のクロック信号で動作するマスターラッチ回路と、
自ループのマスターラッチ回路の出力を入力とし、自ループに対応する第１のクロック信号で動作するスレーブラッチ回路とから構成され、
他方のループの前記第２の遅延フリップフロップは、
自ループの第１の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号で動作するマスターラッチ回路と、
自ループのマスターラッチ回路の出力を入力とし、別のループに対応する第１のクロック信号で動作するスレーブラッチ回路とから構成され、
前記第４の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とする疑似ランダムビット列発生器。
【請求項５】
（Ｋ−１）／２の整数部に相当する数からＨを引いた個数の第１の遅延フリップフロップと１個の第２の遅延フリップフロップと（Ｎ−Ｋ）／２の整数部に相当する個数の第３の遅延フリップフロップとＨ個（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは奇数、Ｈは０からＫ／２の範囲の自然数）の第４の遅延フリップフロップとをループ毎に含む２個のフィードバックループと、
位相を１８０度ずらした２個の第１のクロック信号をそれぞれ対応するフィードバックループの前記第１、第２、第３、第４の遅延フリップフロップに供給するクロック分配回路と、
前記２個のフィードバックループの出力を多重化するマルチプレクサと、
前記第１のクロック信号の２倍の周波数の第２のクロック信号により前記マルチプレクサの出力信号を識別再生し、この識別再生によって得られた出力信号を各フィードバックループの初段の前記第１の遅延フリップフロップに入力する第５の遅延フリップフロップとを備え、
各フィードバックループは、
自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｋ−１）／２の整数部に相当する数からＨを引いた個数の縦続接続された前記第１の遅延フリップフロップと、
自ループの第１の遅延フリップフロップの出力を入力とし、自ループおよび別のループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、１個の前記第２の遅延フリップフロップと、
自ループの第２の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｎ−Ｋ）／２の整数部に相当する個数の縦続接続された前記第３の遅延フリップフロップと、
自ループの第３の遅延フリップフロップを経由した信号と別のループの第２の遅延フリップフロップ内のマスターラッチ回路を経由した信号との排他的論理和演算を行う排他的論理和回路と、
自ループの排他的論理和回路の出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生して前記マルチプレクサに出力する、Ｈ個の縦続接続された前記第４の遅延フリップフロップとから構成され、
一方のループの前記第２の遅延フリップフロップは、
自ループの第１の遅延フリップフロップの出力を入力とし、別のループに対応する第１のクロック信号で動作するマスターラッチ回路と、
自ループのマスターラッチ回路の出力を入力とし、自ループに対応する第１のクロック信号で動作するスレーブラッチ回路とから構成され、
他方のループの前記第２の遅延フリップフロップは、
自ループの第１の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号で動作するマスターラッチ回路と、
自ループのマスターラッチ回路の出力を入力とし、別のループに対応する第１のクロック信号で動作するスレーブラッチ回路とから構成され、
前記第５の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とする疑似ランダムビット列発生器。
【請求項６】
請求項４または５記載の疑似ランダムビット列発生器において、
さらに、前記第１のクロック信号の周波数を２倍にして前記第２のクロック信号を生成する周波数逓倍器を備えることを特徴とする疑似ランダムビット列発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速動作のデジタル集積回路もしくはアナログ集積回路のテスト用信号源に用いられる、高速動作可能な疑似ランダムビット列発生器に関するものである。
【背景技術】
【０００２】
疑似ランダムビット列発生器（Pseudo Random Bit Sequence Generator、以下ＰＲＢＳ発生器と略）は、様々なデジタル回路及びアナログ回路のテスト用信号源として幅広く用いられている。ＰＲＢＳ発生器は、シフトレジスタを含んだフィードバックループで構成される。シフトレジスタの数、タップの数、及びタップの取り出し位置によってビット列の長さとパターンが決まってくる。多くの場合、タップの数は２個であり、タップから取り出された複数の信号の排他的論理和（Exclusive OR、以下ＸＯＲと略）を取り、そのＸＯＲの出力をシフトレジスタの先頭入口に戻してフィードバックループが構成される。
【０００３】
図２６は従来のビット列長２9−１のＰＲＢＳ発生器（以下、２9−１ＰＲＢＳ発生器と略）の構成を示すブロック図である。従来の２9−１ＰＲＢＳ発生器は、シフトレジスタである９個の遅延フリップフロップ（Delayed Flip-Flop、以下ＤＦＦと略）１００−１〜１００−９と、１個のＸＯＲ回路１０１とからなる１つのフィードバックループで構成されている。図２６において、１０２はＤＦＦ１００−１〜１００−９にクロック信号ＣＫを供給するクロックバッファ、１０３はＤＦＦ１００−１の出力を２9−１ＰＲＢＳ発生器の出力として取り出す出力バッファである。
【０００４】
各々のビットは、周波数がＦ１で、周期がＴ１（Ｔ１＝１／Ｆ１）のクロック信号ＣＫで駆動される９個のＤＦＦ１００−１〜１００−９の間を順次移動していき、９個のＤＦＦ１００−１〜１００−９のトータルでは９×Ｔ１の遅延時間が与えられる。ＤＦＦ１００−５に存在するビットは、ＸＯＲ回路１０１の１入力としてＸＯＲ回路１０１に与えられる。また、ＤＦＦ１００−９に存在するビットは、ＸＯＲ回路１０１のもうひとつの入力としてＸＯＲ回路１０１に与えられる。ここで、ＤＦＦ１００−９に存在しているビットは、４周期前すなわち４×Ｔ１の時間だけ前の時点ではＤＦＦ１００−５に存在していたビットと同一である。
【０００５】
図２７に９個のＤＦＦ１００−１〜１００−９すべての出力のタイミングチャートを示し、図２８に９個のＤＦＦ１００−１〜１００−９から出力される信号データ列を示す。図２７において、ビットＡXはビットＡX-9とビットＡX-5との排他的論理和の結果と等しい（Ｘは任意の値）。図２８の縦軸は電圧である。図２８によれば、ビット列長２9−１＝５１１ビットのビット列が、繰り返し出力されている様子が分かる。
【０００６】
図２６に示した従来の２9−１ＰＲＢＳ発生器とほぼ同一の回路構成が非特許文献１に記載されている。
図２９に従来のビット列長２N−１のＰＲＢＳ発生器（以下、２N−１ＰＲＢＳ発生器と略）の構成を示す。ここで、Ｎは３以上の整数である。２N−１ＰＲＢＳ発生器においては、Ｎ個のＤＦＦ１００−１，１００−２，・・・，１００−Ｎと１個のＸＯＲ回路１０１とからフィードバックループが構成されている。ＸＯＲ回路１０１は、ＤＦＦ１００−Ｎの出力、及び１個乃至３個の他のＤＦＦの出力を取り出して入力とし、出力をＤＦＦ１００−１の入力に戻す。ＸＯＲ回路１０１がｔａｐ１〜ｔａｐ４として取り出すＤＦＦの番号を、表１にまとめて示す。
【０００７】
【表１】
2014116816.tif 000003
【０００８】
表１は、非特許文献２に記載されたものを元としている。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】F.Schumann and J.Bock，“Silicon Bipolar IC for PRBS testing generates adjustable bit rates up to 25Gbit/s”，IEE Electronics Letters，vol.33，no.24，pp.2022-2023，1997
【非特許文献２】Peter Alfke，“Efficient Shift Registers，LFSR Counters，and Long Pseudo-Random Sequence Generators”，XILINX Application Note，XAPP 052，July 7，1996，Version1.1
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のＰＲＢＳ発生器をさらに高速動作化するにあたって、以下の問題が発生する。
（Ａ）高速クロック信号分配の実現困難性。
図２６に示した従来構成では、ＤＦＦ１００−１からＤＦＦ１００−９の全ての回路ブロックは、外部から供給されるクロック信号ＣＫに同期して動作する。したがって、データ信号レートに等しい周波数のクロック信号ＣＫ（フルレートクロック）が必要であるとともに、各回路ブロックまでのクロック信号ＣＫの到達時間には同時性と同一の振幅特性が求められる。従来回路構成では、クロックバッファ１０２がクロック信号ＣＫを増幅かつ分配する機能を有する。クロックバッファ１０２には電圧増幅器が一般に用いられるが、利得帯域特性に制限があるため、周波数が高くなるにつれて利得は低下する。また、分配数が増えるにつれて、ジッタ特性、到達時間の同時性を確保することが困難となる。さらに、動作周波数が高くなるにつれて、消費電力も大きくなるという課題がある。
【００１１】
（Ｂ）データ信号の伝達ループ遅延時間。
データ信号とクロック信号ＣＫは同期していなければならない。しかし、各々のＤＦＦ間に挿入される信号線やバッファ回路はデータ信号の経路に起因するいくつかの遅延時間をもたらす。もし、この遅延時間によりデータ信号とクロック信号とのタイミングにずれが生じてＤＦＦの入力位相余裕の範囲を超えた場合、入力データ信号は誤って識別されることになる。つまり、ＰＲＢＳ発生器としては誤動作となる。一般的にビットレートが高くなるにつれて、この遅延時間の影響は大きくなる。このＰＲＢＳ発生器では、ＤＦＦの最大動作ビットレートでの位相余裕がデータ信号経路での遅延時間設計の上限を決めることになる。
【００１２】
（Ｃ）消費電力。
先にも述べたように、従来構成では動作速度が増加するにつれて消費電力が増大する。
【００１３】
本発明は、上記の問題を緩和し、高速動作可能なＰＲＢＳ発生器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の疑似ランダムビット列発生器は、Ｋ／（２Ｖ）の整数部に相当する個数の第１の遅延フリップフロップと（Ｎ−Ｋ）／（２Ｖ）の整数部に相当する個数（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは偶数、Ｖは（Ｎ−Ｋ）／２で与えられる数を上限とする自然数）の第２の遅延フリップフロップとをループ毎に含む２Ｖ個のフィードバックループと、位相を３６０度／（２Ｖ）ずつずらした２Ｖ個の第１のクロック信号をそれぞれ対応するフィードバックループの前記第１、第２の遅延フリップフロップに供給するクロック分配回路と、前記２Ｖ個のフィードバックループの出力を多重化するマルチプレクサと、前記第１のクロック信号の２Ｖ倍の周波数の第２のクロック信号により前記マルチプレクサの出力信号を識別再生し、この識別再生によって得られた出力信号を各フィードバックループの初段の前記第１の遅延フリップフロップに入力する第３の遅延フリップフロップとを備え、各フィードバックループは、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、Ｋ／（２Ｖ）の整数部に相当する個数の縦続接続された前記第１の遅延フリップフロップと、自ループの第１の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｎ−Ｋ）／（２Ｖ）の整数部に相当する個数の縦続接続された前記第２の遅延フリップフロップと、自ループの第１の遅延フリップフロップを経由した信号と自ループの第２の遅延フリップフロップを経由した信号との排他的論理和演算を行い、この排他的論理和演算の結果を前記マルチプレクサに出力する排他的論理和回路とから構成され、前記第３の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とするものである。
【００１５】
また、本発明の疑似ランダムビット列発生器は、Ｋ／（２Ｖ）の整数部に相当する数からＨを引いた個数の第１の遅延フリップフロップと（Ｎ−Ｋ）／（２Ｖ）の整数部に相当する個数の第２の遅延フリップフロップとＨ個（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは偶数、Ｖは（Ｎ−Ｋ）／２で与えられる数を上限とする自然数、Ｈは０からＫ／（２Ｖ）の範囲の自然数）の第３の遅延フリップフロップとをループ毎に含む２Ｖ個のフィードバックループと、位相を３６０度／（２Ｖ）ずつずらした２Ｖ個の第１のクロック信号をそれぞれ対応するフィードバックループの前記第１、第２、第３の遅延フリップフロップに供給するクロック分配回路と、前記２Ｖ個のフィードバックループの出力を多重化するマルチプレクサと、前記第１のクロック信号の２Ｖ倍の周波数の第２のクロック信号により前記マルチプレクサの出力信号を識別再生し、この識別再生によって得られた出力信号を各フィードバックループの初段の前記第１の遅延フリップフロップに入力する第４の遅延フリップフロップとを備え、各フィードバックループは、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、Ｋ／（２Ｖ）の整数部に相当する数からＨを引いた個数の縦続接続された前記第１の遅延フリップフロップと、自ループの第１の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｎ−Ｋ）／（２Ｖ）の整数部に相当する個数の縦続接続された前記第２の遅延フリップフロップと、自ループの第１の遅延フリップフロップを経由した信号と自ループの第２の遅延フリップフロップを経由した信号との排他的論理和演算を行う排他的論理和回路と、自ループの排他的論理和回路の出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生して前記マルチプレクサに出力する、Ｈ個の縦続接続された前記第３の遅延フリップフロップとから構成され、前記第４の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とするものである。
【００１６】
また、本発明の疑似ランダムビット列発生器の１構成例は、さらに、前記第１のクロック信号の周波数を２Ｖ倍にして前記第２のクロック信号を生成する周波数逓倍器を備えることを特徴とするものである。
【００１７】
また、本発明の疑似ランダムビット列発生器は、（Ｋ−１）／２の整数部に相当する個数の第１の遅延フリップフロップと１個の第２の遅延フリップフロップと（Ｎ−Ｋ）／２の整数部に相当する個数（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは奇数）の第３の遅延フリップフロップとをループ毎に含む２個のフィードバックループと、位相を１８０度ずらした２個の第１のクロック信号をそれぞれ対応するフィードバックループの前記第１、第２、第３の遅延フリップフロップに供給するクロック分配回路と、前記２個のフィードバックループの出力を多重化するマルチプレクサと、前記第１のクロック信号の２倍の周波数の第２のクロック信号により前記マルチプレクサの出力信号を識別再生し、この識別再生によって得られた出力信号を各フィードバックループの初段の前記第１の遅延フリップフロップに入力する第４の遅延フリップフロップとを備え、各フィードバックループは、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｋ−１）／２の整数部に相当する個数の縦続接続された前記第１の遅延フリップフロップと、自ループの第１の遅延フリップフロップの出力を入力とし、自ループおよび別のループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、１個の前記第２の遅延フリップフロップと、自ループの第２の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｎ−Ｋ）／２の整数部に相当する個数の縦続接続された前記第３の遅延フリップフロップと、自ループの第３の遅延フリップフロップを経由した信号と別のループの第２の遅延フリップフロップ内のマスターラッチ回路を経由した信号との排他的論理和演算を行い、この排他的論理和演算の結果を前記マルチプレクサに出力する排他的論理和回路とから構成され、一方のループの前記第２の遅延フリップフロップは、自ループの第１の遅延フリップフロップの出力を入力とし、別のループに対応する第１のクロック信号で動作するマスターラッチ回路と、自ループのマスターラッチ回路の出力を入力とし、自ループに対応する第１のクロック信号で動作するスレーブラッチ回路とから構成され、他方のループの前記第２の遅延フリップフロップは、自ループの第１の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号で動作するマスターラッチ回路と、自ループのマスターラッチ回路の出力を入力とし、別のループに対応する第１のクロック信号で動作するスレーブラッチ回路とから構成され、前記第４の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とするものである。
【００１８】
また、本発明の疑似ランダムビット列発生器は、（Ｋ−１）／２の整数部に相当する数からＨを引いた個数の第１の遅延フリップフロップと１個の第２の遅延フリップフロップと（Ｎ−Ｋ）／２の整数部に相当する個数の第３の遅延フリップフロップとＨ個（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは奇数、Ｈは０からＫ／２の範囲の自然数）の第４の遅延フリップフロップとをループ毎に含む２個のフィードバックループと、位相を１８０度ずらした２個の第１のクロック信号をそれぞれ対応するフィードバックループの前記第１、第２、第３、第４の遅延フリップフロップに供給するクロック分配回路と、前記２個のフィードバックループの出力を多重化するマルチプレクサと、前記第１のクロック信号の２倍の周波数の第２のクロック信号により前記マルチプレクサの出力信号を識別再生し、この識別再生によって得られた出力信号を各フィードバックループの初段の前記第１の遅延フリップフロップに入力する第５の遅延フリップフロップとを備え、各フィードバックループは、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｋ−１）／２の整数部に相当する数からＨを引いた個数の縦続接続された前記第１の遅延フリップフロップと、自ループの第１の遅延フリップフロップの出力を入力とし、自ループおよび別のループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、１個の前記第２の遅延フリップフロップと、自ループの第２の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生する、（Ｎ−Ｋ）／２の整数部に相当する個数の縦続接続された前記第３の遅延フリップフロップと、自ループの第３の遅延フリップフロップを経由した信号と別のループの第２の遅延フリップフロップ内のマスターラッチ回路を経由した信号との排他的論理和演算を行う排他的論理和回路と、自ループの排他的論理和回路の出力を入力とし、自ループに対応する第１のクロック信号の所定のタイミングで入力信号を識別再生して前記マルチプレクサに出力する、Ｈ個の縦続接続された前記第４の遅延フリップフロップとから構成され、一方のループの前記第２の遅延フリップフロップは、自ループの第１の遅延フリップフロップの出力を入力とし、別のループに対応する第１のクロック信号で動作するマスターラッチ回路と、自ループのマスターラッチ回路の出力を入力とし、自ループに対応する第１のクロック信号で動作するスレーブラッチ回路とから構成され、他方のループの前記第２の遅延フリップフロップは、自ループの第１の遅延フリップフロップの出力を入力とし、自ループに対応する第１のクロック信号で動作するマスターラッチ回路と、自ループのマスターラッチ回路の出力を入力とし、別のループに対応する第１のクロック信号で動作するスレーブラッチ回路とから構成され、前記第５の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とするものである。
【００１９】
また、本発明の疑似ランダムビット列発生器の１構成例は、さらに、前記第１のクロック信号の周波数を２倍にして前記第２のクロック信号を生成する周波数逓倍器を備えることを特徴とするものである。
【発明の効果】
【００２０】
本発明によれば、第３の遅延フリップフロップの動作レートの１／（２Ｖ）のレートで動作する２Ｖ個のフィードバックループを設け、各フィードバックループに必要な数の第１、第２の遅延フリップフロップと排他的論理和回路とを設けることにより、疑似ランダムビット列のワード長、つまりＮをプログラマブルな構成とすることができる。本発明では、疑似ランダムビット列発生器内の遅延フリップフロップの大多数を占める第１、第２の遅延フリップフロップおよび排他的論理和回路の動作速度が第３の遅延フリップフロップの動作速度の１／（２Ｖ）で良いことから、消費電力を削減することができ、高速な疑似ランダムビット列発生器回路を実現し易くすることができる。また、本発明では、第１、第２の遅延フリップフロップおよび排他的論理和回路の動作速度が第３の遅延フリップフロップの動作速度の１／（２Ｖ）で良いことから、第１、第２の遅延フリップフロップの動作位相余裕が狭まることはなく、フィードバックループ内の配線及びバッファによる遅延時間が動作に影響を与える可能性を低減することができるので、配線及びバッファが起因の遅延時間による誤動作を減らすことができる。
【００２１】
また、本発明では、Ｋ／（２Ｖ）の整数部に相当する数からＨを引いた個数の第１の遅延フリップフロップと（Ｎ−Ｋ）／（２Ｖ）の整数部に相当する個数の第２の遅延フリップフロップとＨ個の第３の遅延フリップフロップと排他的論理和回路の動作速度が第４の遅延フリップフロップの動作速度の１／（２Ｖ）で良いことから、消費電力を削減することができ、高速な疑似ランダムビット列発生器回路を実現し易くすることができ、配線及びバッファが起因の遅延時間による誤動作を減らすことができる。
【００２２】
また、本発明では、（Ｋ−１）／２の整数部に相当する個数の第１の遅延フリップフロップと１個の第２の遅延フリップフロップと（Ｎ−Ｋ）／２の整数部に相当する個数の第３の遅延フリップフロップと排他的論理和回路の動作速度が第４の遅延フリップフロップの動作速度の１／２で良いことから、消費電力を削減することができ、高速な疑似ランダムビット列発生器回路を実現し易くすることができ、配線及びバッファが起因の遅延時間による誤動作を減らすことができる。
【００２３】
また、本発明では、（Ｋ−１）／２の整数部に相当する数からＨを引いた個数の第１の遅延フリップフロップと１個の第２の遅延フリップフロップと（Ｎ−Ｋ）／２の整数部に相当する個数の第３の遅延フリップフロップとＨ個の第４の遅延フリップフロップと排他的論理和回路の動作速度が第５の遅延フリップフロップの動作速度の１／２で良いことから、消費電力を削減することができ、高速な疑似ランダムビット列発生器回路を実現し易くすることができ、配線及びバッファが起因の遅延時間による誤動作を減らすことができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の具体例を示すブロック図である。
【図３】図２の疑似ランダムビット列発生器における各遅延フリップフロップの出力のタイミングチャートである。
【図４】図２の疑似ランダムビット列発生器における各遅延フリップフロップから出力される信号データ列を示す図である。
【図５】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の別の具体例を示すブロック図である。
【図６】図５の疑似ランダムビット列発生器における各遅延フリップフロップの出力のタイミングチャートである。
【図７】図５の疑似ランダムビット列発生器における各遅延フリップフロップから出力される信号データ列を示す図である。
【図８】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の別の具体例を示すブロック図である。
【図９】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の別の具体例を示すブロック図である。
【図１０】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の別の具体例を示すブロック図である。
【図１１】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の別の具体例を示すブロック図である。
【図１２】本発明の第２の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図１３】本発明の第２の実施の形態に係る疑似ランダムビット列発生器の具体例を示すブロック図である。
【図１４】図１３の疑似ランダムビット列発生器における各遅延フリップフロップの出力のタイミングチャートである。
【図１５】図１３の疑似ランダムビット列発生器における各遅延フリップフロップから出力される信号データ列を示す図である。
【図１６】本発明の第２の実施の形態に係る疑似ランダムビット列発生器の別の具体例を示すブロック図である。
【図１７】本発明の第２の実施の形態に係る疑似ランダムビット列発生器の別の具体例を示すブロック図である。
【図１８】本発明の第２の実施の形態に係る疑似ランダムビット列発生器の別の具体例を示すブロック図である。
【図１９】本発明の第２の実施の形態に係る疑似ランダムビット列発生器の別の具体例を示すブロック図である。
【図２０】本発明の第３の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図２１】本発明の第３の実施の形態に係る疑似ランダムビット列発生器の具体例を示すブロック図である。
【図２２】図２１の疑似ランダムビット列発生器における各遅延フリップフロップの出力のタイミングチャートである。
【図２３】図２１の疑似ランダムビット列発生器における各遅延フリップフロップから出力される信号データ列を示す図である。
【図２４】本発明の第３の実施の形態に係る疑似ランダムビット列発生器の別の具体例を示すブロック図である。
【図２５】本発明の第４の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図２６】従来のビット列長２9−１の疑似ランダムビット列発生器の構成を示すブロック図である。
【図２７】図２６の疑似ランダムビット列発生器における各遅延フリップフロップの出力のタイミングチャートである。
【図２８】図２６の疑似ランダムビット列発生器における各遅延フリップフロップから出力される信号データ列を示す図である。
【図２９】従来のビット列長２N−１の疑似ランダムビット列発生器の構成を示すブロック図である。
【発明を実施するための形態】
【００２５】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図である。本実施の形態は、２つのタップ（Ｎ，Ｋ）を用いる２N−１ＰＲＢＳ発生器（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは偶数）に適用可能である。ここで、Ｎは表１に記載の第一のタップｔａｐ１を取り出すＤＦＦの番号であり、Ｋは表１に記載の第二のタップｔａｐ２を取り出すＤＦＦの番号であり、Ｖは（Ｎ−Ｋ）／２で与えられる数を上限とする自然数である。例えば、Ｎ＝９、Ｋ＝５の場合、（Ｎ−Ｋ）／２＝２となり、Ｖは１あるいは２のどちらかの値をとり得る。
【００２６】
本実施の形態のＰＲＢＳ発生器は、１／（２Ｖ）の信号レートで動作するクロックバッファ（以下、ＣＢＵＦ）１と、ＣＢＵＦ１から出力される１／（２Ｖ）クロック信号を分配すると共にクロック信号の位相調整機能を有するクロック分配回路２と、１／（２Ｖ）クロック信号を２Ｖ逓倍する周波数逓倍器３と、２Ｖ：１のビット多重を行うマルチプレクサ（以下、ＭＵＸ）４と、フルレートクロック動作をおこなうＤＦＦ５−１と、出力バッファ（以下、ＯＢＵＦ）６と、Ｉｎｔ［Ｋ／（２Ｖ）］個のＤＦＦ５−ａとＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］個のＤＦＦ５−ｂと１個のＸＯＲ回路７とで各々のループが構成される２Ｖ個のフィードバックループ８を備えている。なお、Ｉｎｔ［］は［］内の数値の整数部を意味する。各フィードバックループ中のＸＯＲ回路７は、２つの入力端子を有し、それぞれＩｎｔ［Ｋ／（２Ｖ）］個のＤＦＦ５−ａの出力信号とＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］個のＤＦＦ５−ｂの出力信号とを入力とする。
【００２７】
本実施の形態では、周波数逓倍器３とＭＵＸ４とＤＦＦ５−１とＯＢＵＦ６とは周波数がＦ１で周期がＴ１（Ｔ１＝１／Ｆ１）のクロック信号（以下、フルレートクロック信号と略）で動作し、ＣＢＵＦ１とクロック分配回路２とＤＦＦ５−ａとＤＦＦ５−ｂとＸＯＲ回路７とは周波数が（１／（２Ｖ））Ｆ１で周期が２Ｖ×Ｔ１のクロック信号（以下、分周クロック信号と略）で動作する。
【００２８】
ここで、クロック分配回路２に具備されるべき位相調整機能について述べる。各フィードバックループの初段に配置されるＤＦＦにおいて、デマルチプレクサ動作のために位相余裕を確保するためには、各フィードバックループ毎に１／（２Ｖ）の信号レートの分周クロック信号の位相を最適な値に設定する必要がある。つまり、この位相調整量をθとすると、この値はフィードバックループ数の和である２Ｖに依存し、具体的にはθ＝３６０度／（２Ｖ）とすることで最適な値に設定することが可能となる。例えば、Ｎ＝９、Ｋ＝５、Ｖ＝１の場合、最適な位相調整量θは１８０度となる。また、Ｎ＝９、Ｋ＝５、Ｖ＝２の場合、最適な位相調整量θは９０度となる。つまり、クロック分配回路２は、位相をθずつずらした分周クロック信号を２Ｖ個出力することになる。このような分周クロック信号の位相調整機能をクロック分配回路２に持たせることによって、各フィードバックループでの位相余裕を最適化することが可能である。
【００２９】
次に、図１の２N−１ＰＲＢＳ発生器の回路動作について説明する。ＣＢＵＦ１に対して分周クロック信号が入力され、ＣＢＵＦ１からクロック分配回路２と周波数逓倍器３とＭＵＸ４に対して分周クロック信号が供給される。周波数逓倍器３は、分周クロック信号の２Ｖ倍の周波数のフルレートクロック信号をＤＦＦ５−１に供給する。
ＤＦＦ５−１は、周波数逓倍器３から供給されるフルレートクロック信号の立ち上がりでＭＵＸ４の出力ビットをリタイミングして識別再生し、フルレートクロック信号の周期分だけビットを保持する。
【００３０】
ＤＦＦ５−１の出力信号は２Ｖ個の経路に分離された後に、各フィードバックループの最初のＤＦＦが１／（２Ｖ）の信号レートの分周クロック信号で動作することから、一旦デマルチプレクサ動作がおこなわれ、動作レートが１／（２Ｖ）となる。その後、ＸＯＲ回路７は、Ｉｎｔ［Ｋ／（２Ｖ）］個のＤＦＦ５−ａを経由した信号とＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］個のＤＦＦ５−ｂを経由した信号との排他的論理和演算を行う。つまり、この２つの信号の遅延差は（Ｎ−Ｋ）×Ｔ１となる。
【００３１】
そして、ＭＵＸ４は、分周クロック信号の立ち上がりでこの分周クロック信号に対応するフィードバックループのＸＯＲ回路７の出力を取り込むことを分周クロック毎（フィードバックループ毎）に順番に行う。こうして、ＭＵＸ４は、各フィードバックループのＸＯＲ回路７の出力を各分周クロック信号の立ち上がりで順番に取り込んで出力することを繰り返すことにより、各フィードバックループのＸＯＲ回路７の出力を多重化する。したがって、ＭＵＸ４の出力信号は、フルレートに変換されていることになる。
【００３２】
ＤＦＦ５−１の出力ビット列は、ＯＢＵＦ６を介してＰＲＢＳ発生器の出力ビット列Ｏｕｔとして外部に出力される。なお、Ｎが奇数の場合には、ＭＵＸ４の後段にＤＦＦ５−１を配置する必要があるが、Ｎが偶数の場合には、ＤＦＦ５−１を配置する必要は無い。
【００３３】
従来の２N−１ＰＲＢＳ発生器の回路構成では、図２９に示すようにＮ番目のＤＦＦ１００−Ｎの出力とＫ番目のＤＦＦ１００−Ｋの出力をＸＯＲ回路１０１の入力とする構成であった。ここで、ＤＦＦ１００−ＫからＤＦＦ１００−Ｎまでの信号は（Ｎ−Ｋ）個のＤＦＦによって遅延される。
【００３４】
一方、本実施の形態によれば、同じ遅延を得るために、これらＤＦＦの動作ビットレートを下げることが可能である。つまり、ＤＦＦの数が１／２の場合には、ＤＦＦはハーフレートで動作することになり、ＤＦＦの数が１／４の場合には、ＤＦＦは１／４のデータレートで動作することになる。これらの遅延を生じさせるＤＦＦのクロックレートを下げることができるため、消費電力を削減することができる。
【００３５】
図２は本実施の形態のＰＲＢＳ発生器の具体例を示すブロック図であり、１／２レートの分周クロック信号を用いた２9−１ＰＲＢＳ発生器の回路構成を示すブロック図である。この例では、Ｎ＝９、Ｋ＝５、Ｖ＝１である。この例では、２Ｖ＝２個のフィードバックループが設けられている。第１のフィードバックループは、図１のＤＦＦ５−ａに相当するＩｎｔ［Ｋ／（２Ｖ）］＝２個のＤＦＦ５−２，５−４と、図１のＤＦＦ５−ｂに相当するＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］＝２個のＤＦＦ５−６，５−８と、ＸＯＲ回路７−１とから構成されている。ＸＯＲ回路７−１は、ＤＦＦ５−４の出力とＤＦＦ５−８の出力との排他的論理和演算を行う。一方、第２のフィードバックループは、図１のＤＦＦ５−ａに相当するＩｎｔ［Ｋ／（２Ｖ）］＝２個のＤＦＦ５−３，５−５と、図１のＤＦＦ５−ｂに相当するＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］＝２個のＤＦＦ５−７，５−９と、ＸＯＲ回路７−２とから構成されている。ＸＯＲ回路７−２は、ＤＦＦ５−５の出力とＤＦＦ５−９の出力との排他的論理和演算を行う。
【００３６】
図２中のＭＵＸ４の後段に配置されるＤＦＦ５−１及びＯＢＵＦ６はフルレートで動作するが、その他の回路ブロック、すなわちＣＢＵＦ１とクロック分配回路２とＤＦＦ５−２〜５−９とＸＯＲ回路７−１，７−２とはフルレートクロック信号に対して周波数が１／２の分周クロック信号（以下、ハーフレートクロック信号）で動作する。周波数逓倍器３は、ハーフレートクロック信号の２Ｖ＝２倍の周波数のフルレートクロック信号をＤＦＦ５−１に供給する。
【００３７】
クロック分配回路２は、第１のフィードバックループのＤＦＦ５−２，５−４，５−６，５−８にＣＢＵＦ１からのハーフレートクロック信号を供給すると共に、このハーフレートクロック信号と１８０度位相が異なるハーフレートクロック信号を第２のフィードバックループのＤＦＦ５−３，５−５，５−７，５−９に供給する。
【００３８】
図２６に示した従来回路構成では、ＤＦＦ１００−９の出力とＤＦＦ１００−５の出力をＸＯＲ回路１０１の入力としている。これに対して、図２の例では、ハーフレート動作のＤＦＦ５−２〜５−９を用いて２つのフィードバックループを構成している。図２の回路構成では、大部分がハーフレートクロック信号で動作するため消費電力を大幅に低減することができるという特徴がある。また、ＤＦＦ５−１を除く全てのＤＦＦ５−２〜５−９がハーフレートクロック信号で動作することから、クロック分配回路２のレイアウト設計やタイミング設計が容易になると同時に、ＤＦＦ５−２〜５−９でのタイミングマージンが広くなるため、タイミング設計が容易になるという特徴がある。
【００３９】
図３に図２の９個のＤＦＦ５−１〜５−９すべての出力のタイミングチャートを示し、図４に９個のＤＦＦ５−１〜５−９から出力される信号データ列を示す。図３において、ビットＡXはビットＡX-9とビットＡX-5との排他的論理和の結果と等しい（Ｘは任意の値）。図４の縦軸は電圧である。
【００４０】
図２の例では、ＤＦＦ５−１の出力をＤＦＦ５−２と５−３に入力する。そして、縦続接続された偶数番目のＤＦＦ５−２，５−４，５−６，５−８とＸＯＲ回路７−１とからなる第１のフィードバックループと、縦続接続された奇数番目のＤＦＦ５−３，５−５，５−７，５−９とＸＯＲ回路７−２とからなる第２のフィードバックループとは、ハーフレートクロックの位相で１８０度ずれるように動作する。
【００４１】
例えば偶数番目のＤＦＦ５−２，５−４，５−６，５−８は、クロック分配回路２から出力された第１のハーフレートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第１のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。奇数番目のＤＦＦ５−３，５−５，５−７，５−９は、第１のハーフレートクロック信号と１８０度位相が異なる第２のハーフレートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第２のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。
【００４２】
この結果、各々のフィードバックループは、偶数番目もしくは奇数番目のビット列のいずれか一方をそれぞれが識別再生するようになる。例えば偶数番目のＤＦＦ５−２，５−４，５−６，５−８を含む第１のフィードバックループが偶数番目のビット列だけを識別再生する場合、奇数番目のＤＦＦ５−３，５−５，５−７，５−９を含む第２のフィードバックループは奇数番目のビット列だけを識別再生するという具合である。
【００４３】
そして、ＭＵＸ４は、第１のハーフレートクロック信号の立ち上がりで第１のフィードバックループのＸＯＲ回路７−１の出力を取り込んで出力し、第２のハーフレートクロック信号の立ち上がりで第２のフィードバックループのＸＯＲ回路７−２の出力を取り込んで出力する。こうして、ＭＵＸ４は、ＸＯＲ回路７−１，７−２の出力を交互に取り込んで出力することにより、ＸＯＲ回路７−１，７−２の出力を多重化する。したがって、ＭＵＸ４の出力信号は、フルレートに変換されていることになる。
【００４４】
以上の結果、図２の回路は図３に示したようなタイミングで動作する。図４によれば、ＤＦＦ５−１において、従来の２9−１ＰＲＢＳ発生器と同様のビット列長２9−１＝５１１ビットのビット列が得られていることが分かる。
【００４５】
図５は本実施の形態のＰＲＢＳ発生器の具体例を示すブロック図であり、１／４レートの分周クロック信号を用いた２9−１ＰＲＢＳ発生器の回路構成を示すブロック図である。この例では、Ｎ＝９、Ｋ＝５、Ｖ＝２である。この例では、２Ｖ＝４個のフィードバックループが設けられている。
【００４６】
第１のフィードバックループは、図１のＤＦＦ５−ａに相当するＩｎｔ［Ｋ／（２Ｖ）］＝１個のＤＦＦ５−２と、図１のＤＦＦ５−ｂに相当するＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］＝１個のＤＦＦ５−６と、ＸＯＲ回路７−１とから構成されている。ＸＯＲ回路７−１は、ＤＦＦ５−２の出力とＤＦＦ５−６の出力との排他的論理和演算を行う。第２のフィードバックループは、図１のＤＦＦ５−ａに相当するＩｎｔ［Ｋ／（２Ｖ）］＝１個のＤＦＦ５−３と、図１のＤＦＦ５−ｂに相当するＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］＝１個のＤＦＦ５−７と、ＸＯＲ回路７−２とから構成されている。ＸＯＲ回路７−２は、ＤＦＦ５−３の出力とＤＦＦ５−７の出力との排他的論理和演算を行う。
【００４７】
第３のフィードバックループは、図１のＤＦＦ５−ａに相当するＩｎｔ［Ｋ／（２Ｖ）］＝１個のＤＦＦ５−４と、図１のＤＦＦ５−ｂに相当するＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］＝１個のＤＦＦ５−８と、ＸＯＲ回路７−３とから構成されている。ＸＯＲ回路７−３は、ＤＦＦ５−４の出力とＤＦＦ５−８の出力との排他的論理和演算を行う。第４のフィードバックループは、図１のＤＦＦ５−ａに相当するＩｎｔ［Ｋ／（２Ｖ）］＝１個のＤＦＦ５−５と、図１のＤＦＦ５−ｂに相当するＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］＝１個のＤＦＦ５−９と、ＸＯＲ回路７−４とから構成されている。ＸＯＲ回路７−４は、ＤＦＦ５−５の出力とＤＦＦ５−９の出力との排他的論理和演算を行う。
【００４８】
図５中のＭＵＸ４の後段に配置されるＤＦＦ５−１及びＯＢＵＦ６はフルレートで動作するが、その他の回路ブロック、すなわちＣＢＵＦ１とクロック分配回路２−１〜２−４とＤＦＦ５−２〜５−９とＸＯＲ回路７−１〜７−４とはフルレートクロック信号に対して周波数が１／４レートのクロック信号で動作する。周波数逓倍器３は、１／４レートクロック信号の２Ｖ＝４倍の周波数のフルレートクロック信号をＤＦＦ５−１に供給する。
【００４９】
クロック分配回路２−１は、第１のフィードバックループのＤＦＦ５−２，５−６にＣＢＵＦ１からの１／４レートクロック信号（θ＝０度）を供給する。クロック分配回路２−２は、第１のフィードバックループに供給されるクロック信号に対して位相が９０度遅れた１／４レートクロック信号（θ＝９０度）を第２のフィードバックループのＤＦＦ５−３，５−７に供給する。クロック分配回路２−３は、第１のフィードバックループに供給されるクロック信号に対して位相が１８０度遅れた１／４レートクロック信号（θ＝１８０度）を第３のフィードバックループのＤＦＦ５−４，５−８に供給する。クロック分配回路２−４は、第１のフィードバックループに供給されるクロック信号に対して位相が２７０度遅れた１／４レートクロック信号（θ＝２７０度）を第４のフィードバックループのＤＦＦ５−５，５−９に供給する。
【００５０】
図６に図２の９個のＤＦＦ５−１〜５−９すべての出力のタイミングチャートを示し、図７に９個のＤＦＦ５−１〜５−９から出力される信号データ列を示す。図６において、ビットＡXはビットＡX-9とビットＡX-5との排他的論理和の結果と等しい（Ｘは任意の値）。図７の縦軸は電圧である。
【００５１】
図５の例では、ＤＦＦ５−１の出力をＤＦＦ５−２，５−３，５−４，５−５に入力する。そして、縦続接続されたＤＦＦ５−２，５−６とＸＯＲ回路７−１とからなる第１のフィードバックループと、縦続接続されたＤＦＦ５−３，５−７とＸＯＲ回路７−２とからなる第２のフィードバックループと、縦続接続されたＤＦＦ５−４，５−８とＸＯＲ回路７−３とからなる第３のフィードバックループと、縦続接続されたＤＦＦ５−５，５−９とＸＯＲ回路７−４とからなる第４のフィードバックループとは、１／４レートクロックの位相で９０度ずつ順番にずれるように動作する。
【００５２】
例えば第１のフィードバックループのＤＦＦ５−２，５−６は、クロック分配回路２−１から出力された第１の１／４レートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第１の１／４レートクロック信号の周期４×Ｔ１分だけビットを保持する。第２のフィードバックループのＤＦＦ５−３，５−７は、第１の１／４レートクロック信号に対して位相が９０度遅れた第２の１／４レートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第２の１／４レートクロック信号の周期４×Ｔ１分だけビットを保持する。
【００５３】
第３のフィードバックループのＤＦＦ５−４，５−８は、第１の１／４レートクロック信号に対して位相が１８０度遅れた第３の１／４レートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第３の１／４レートクロック信号の周期４×Ｔ１分だけビットを保持する。第４のフィードバックループのＤＦＦ５−５，５−９は、第１の１／４レートクロック信号に対して位相が２７０度遅れた第４の１／４レートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第４の１／４レートクロック信号の周期４×Ｔ１分だけビットを保持する。
【００５４】
そして、ＭＵＸ４は、第１の１／４レートクロック信号の立ち上がりで第１のフィードバックループのＸＯＲ回路７−１の出力を取り込んで出力し、第２の１／４レートクロック信号の立ち上がりで第２のフィードバックループのＸＯＲ回路７−２の出力を取り込んで出力し、第３の１／４レートクロック信号の立ち上がりで第３のフィードバックループのＸＯＲ回路７−３の出力を取り込んで出力し、第４の１／４レートクロック信号の立ち上がりで第４のフィードバックループのＸＯＲ回路７−４の出力を取り込んで出力する。こうして、ＭＵＸ４は、ＸＯＲ回路７−１，７−２，７−３，７−４の出力を順番に取り込んで出力することを繰り返すことにより、ＸＯＲ回路７−１，７−２，７−２，７−４の出力を多重化する。したがって、ＭＵＸ４の出力信号は、フルレートに変換されていることになる。
【００５５】
以上の結果、図５の回路は図６に示したようなタイミングで動作する。図７によれば、ＤＦＦ５−１において、従来の２9−１ＰＲＢＳ発生器と同様のビット列長２9−１＝５１１ビットのビット列が得られていることが分かる。
【００５６】
これまで、２9−１ＰＲＢＳ発生器としてハーフレートクロック信号で動作する２つのフィードバックループを用いる回路構成と１／４レートクロック信号で動作する４つのフィードバックループを用いる回路構成について述べてきた。このタイプの構成は、図２６に示したような従来構成において２つのタップを用いた２N−１ＰＲＢＳ発生器のうちＮが奇数の場合に直接的に適用可能である。つまり、表１に記載の２つのタップ（Ｎ，Ｋ）を用い、Ｎ−Ｋが偶数の場合に相当する。
【００５７】
これまでに説明してきた例のように、いくつかのＮに関する回路構成の例を図８〜図１１に示す。図８はＮ＝５、Ｋ＝３、Ｖ＝１の場合、図９はＮ＝１１、Ｋ＝９、Ｖ＝１の場合、図１０はＮ＝２１、Ｋ＝１９、Ｖ＝１の場合、図１１はＮ＝２９、Ｋ＝２７、Ｖ＝１の場合の例である。図８〜図１１のＰＲＢＳ発生器は、いずれもハーフレートクロック信号で動作する２つのフィードバックループを用いる構成であり、その動作は図２の回路構成と同様であるので、動作の詳細な説明は省略する。
【００５８】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図１２は本発明の第２の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図である。本実施の形態は、第１の実施の形態で説明した２N−１ＰＲＢＳ発生器の別の構成例を示すものである。
本実施の形態では、Ｉｎｔ［Ｋ／（２Ｖ）］−Ｈ個のＤＦＦ５−ｃとＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］個のＤＦＦ５−ｄと１個のＸＯＲ回路７とＨ個のＤＦＦ５−ｅとで各々のループが構成される２Ｖ個のフィードバックループ８を備えている。第１の実施の形態と同様に、Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは偶数である。
【００５９】
ＣＢＵＦ１、クロック分配回路２、周波数逓倍器３、ＭＵＸ４、ＤＦＦ５−１、ＯＢＵＦ６の動作は第１の実施の形態で説明したとおりである。
本実施の形態と第１の実施の形態との相異は各フィードバックループの構成であり、本実施の形態ではＸＯＲ回路７の配置が異なっている。第１の実施の形態では各フィードバックループの出力部にＸＯＲ回路７を配置しているが、ＸＯＲ回路７は、クロック信号で制御されないため、ＤＦＦの出力に比較して出力波形品質が劣っている。ＤＦＦは、クロック信号に同期して動作するため、通常はジッタ特性や信号の時間軸方向の変動量が小さい。各フィードバックループの出力信号は、次段のＭＵＸ４で多重化されることから良好な波形品質が求められる。
【００６０】
そこで、本実施の形態ではＸＯＲ回路７の後段にＨ個のＤＦＦ５−ｅを配置することでこの課題を解決している。フィードバックループ内に配置すべきＤＦＦの総和は、第１の実施の形態に記載の先の回路構成で決定されている。ここで、Ｈの値は、０からＫ／（２Ｖ）の範囲の整数としなければならない。また、各フィードバックループの初段のＤＦＦの段数もデマルチプレクサ動作時の位相余裕を考慮して決定する必要がある。以上のことから、ＨはＫ／（４Ｖ）程度の整数値にすることが望ましい。
【００６１】
図１３は本実施の形態のＰＲＢＳ発生器の具体例を示すブロック図であり、ハーフレートクロック信号を用いた２9−１ＰＲＢＳ発生器の回路構成を示すブロック図である。この例では、Ｎ＝９、Ｋ＝５、Ｖ＝１、Ｈ＝１である。この例では、２Ｖ＝２個のフィードバックループが設けられている。
【００６２】
第１のフィードバックループは、図１２のＤＦＦ５−ｃに相当するＩｎｔ［Ｋ／（２Ｖ）］−Ｈ＝１個のＤＦＦ５−２と、図１２のＤＦＦ５−ｄに相当するＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］＝２個のＤＦＦ５−４，５−６と、ＸＯＲ回路７−１と、図１２のＤＦＦ５−ｅに相当するＨ＝１個のＤＦＦ５−８とから構成されている。ＸＯＲ回路７−１は、ＤＦＦ５−２の出力とＤＦＦ５−６の出力との排他的論理和演算を行う。
【００６３】
一方、第２のフィードバックループは、図１２のＤＦＦ５−ｃに相当するＩｎｔ［Ｋ／（２Ｖ）］−Ｈ＝１個のＤＦＦ５−３と、図１２のＤＦＦ５−ｄに相当するＩｎｔ［（Ｎ−Ｋ）／（２Ｖ）］＝２個のＤＦＦ５−５，５−７と、ＸＯＲ回路７−２と、図１２のＤＦＦ５−ｅに相当するＨ＝１個のＤＦＦ５−９とから構成されている。ＸＯＲ回路７−２は、ＤＦＦ５−３の出力とＤＦＦ５−７の出力との排他的論理和演算を行う。
【００６４】
図１４に図１３の９個のＤＦＦ５−１〜５−９すべての出力のタイミングチャートを示し、図１５に９個のＤＦＦ５−１〜５−９から出力される信号データ列を示す。図１４において、ビットＡXはビットＡX-9とビットＡX-5との排他的論理和の結果と等しい（Ｘは任意の値）。図１５の縦軸は電圧である。
【００６５】
図１３の例では、ＤＦＦ５−１の出力をＤＦＦ５−２と５−３に入力する。そして、縦続接続された偶数番目のＤＦＦ５−２，５−４，５−６，５−８とＸＯＲ回路７−１とからなる第１のフィードバックループと、縦続接続された奇数番目のＤＦＦ５−３，５−５，５−７，５−９とＸＯＲ回路７−２とからなる第２のフィードバックループとは、ハーフレートクロックの位相で１８０度ずれるように動作する。
【００６６】
第１のフィードバックループのＤＦＦ５−２，５−４，５−６は、クロック分配回路２から出力された第１のハーフレートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第１のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。ＤＦＦ５−８は、第１のハーフレートクロック信号の立ち上がりでＸＯＲ回路７−１の出力ビットをリタイミングして識別再生し、第１のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。
【００６７】
第２のフィードバックループのＤＦＦ５−３，５−５，５−７は、第１のハーフレートクロック信号と１８０度位相が異なる第２のハーフレートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第２のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。ＤＦＦ５−９は、第２のハーフレートクロック信号の立ち上がりでＸＯＲ回路７−２の出力ビットをリタイミングして識別再生し、第２のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。
【００６８】
そして、ＭＵＸ４は、第１のハーフレートクロック信号の立ち上がりで第１のフィードバックループのＤＦＦ５−８の出力を取り込んで出力し、第２のハーフレートクロック信号の立ち上がりで第２のフィードバックループのＤＦＦ５−９の出力を取り込んで出力する。こうして、ＭＵＸ４は、ＤＦＦ５−８，５−９の出力を交互に取り込んで出力することにより、ＤＦＦ５−８，５−９の出力を多重化する。したがって、ＭＵＸ４の出力信号は、フルレートに変換されていることになる。
【００６９】
以上の結果、図１３の回路は図１４に示したようなタイミングで動作する。図１５によれば、ＤＦＦ５−１において、従来の２9−１ＰＲＢＳ発生器と同様のビット列長２9−１＝５１１ビットのビット列が得られていることが分かる。
【００７０】
これまで、２9−１ＰＲＢＳ発生器としてハーフレートクロック信号で動作する２つのフィードバックループを用いる回路構成について述べてきた。このタイプの構成は、図２６に示したような従来構成において２つのタップを用いた２N−１ＰＲＢＳ発生器のうちＮが奇数の場合に直接的に適用可能である。つまり、表１に記載の２つのタップ（Ｎ，Ｋ）を用い、Ｎ−Ｋが偶数の場合に相当する。
【００７１】
これまでに説明してきた例のように、いくつかのＮに関する回路構成の例を図１６〜図１９に示す。図１６はＮ＝５、Ｋ＝３、Ｖ＝１、Ｈ＝１の場合、図１７はＮ＝１１、Ｋ＝９、Ｖ＝１、Ｈ＝１の場合、図１８はＮ＝２１、Ｋ＝１９、Ｖ＝１、Ｈ＝１の場合、図１９はＮ＝２９、Ｋ＝２７、Ｖ＝１、Ｈ＝１の場合の例である。図１６〜図１９のＰＲＢＳ発生器は、いずれもハーフレートクロック信号で動作する２つのフィードバックループを用いる構成であり、その動作は図１３の回路構成と同様であるので、動作の詳細な説明は省略する。
【００７２】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図２０は本実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図である。本実施の形態は、２つのタップ（Ｎ，Ｋ）を用いる２N−１ＰＲＢＳ発生器（Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは奇数）に適用可能である。ここで、Ｎは表１に記載の第一のタップｔａｐ１を取り出すＤＦＦの番号であり、Ｋは表１に記載の第二のタップｔａｐ２を取り出すＤＦＦの番号である。本実施の形態の場合、Ｖ＝１、すなわちハーフレートクロック信号で動作する２つのフィードバックループを用いる構成のみ適用可能である。
【００７３】
本実施の形態のＰＲＢＳ発生器は、１／２の信号レートで動作するＣＢＵＦ１と、ＣＢＵＦ１から出力されるハーフレートクロック信号を分配すると共にクロック信号の位相調整機能を有するクロック分配回路２と、ハーフレートクロック信号を２逓倍する周波数逓倍器３と、２：１のビット多重を行うＭＵＸ４と、フルレートクロック動作をおこなうＤＦＦ５−１と、ＯＢＵＦ６と、Ｉｎｔ［Ｎ／２］個のＤＦＦと１個のＸＯＲ回路７とで各々のループが構成される２個のフィードバックループ８を備えている。
【００７４】
第１のフィードバックループは、Ｉｎｔ［（Ｋ−１）／２］個のＤＦＦ５−ｆと１個のＤＦＦ５−ＫとＩｎｔ［（Ｎ−Ｋ）／２］個のＤＦＦ５−ｇと１個のＸＯＲ回路７−１とから構成されている。ＤＦＦ５−Ｋは、マスターラッチ回路９−Ｋ−１と、スレーブラッチ回路９−Ｋ−２とから構成されている。第２のフィードバックループは、Ｉｎｔ［（Ｋ−１）／２］個のＤＦＦ５−ｈと１個のＤＦＦ５−Ｋ＋１とＩｎｔ［（Ｎ−Ｋ）／２］個のＤＦＦ５−ｉと１個のＸＯＲ回路７−２とから構成されている。ＤＦＦ５−Ｋ＋１は、マスターラッチ回路９−Ｋ＋１−１と、スレーブラッチ回路９−Ｋ＋１−２とから構成されている。
【００７５】
第１のフィードバックループ内のＸＯＲ回路７−１は、第１のフィードバックループ内の最終段のＤＦＦ５−ｇの出力と第２のフィードバックループ内のＩｎｔ［（Ｋ−１）／２］個のＤＦＦ５−ｈの次段に配置されるＤＦＦ５−Ｋ＋１のマスターラッチ回路９−Ｋ＋１−１の出力との排他的論理和演算を行う。一方、第２のフィードバックループ内のＸＯＲ回路７−２は、第２のフィードバックループ内の最終段のＤＦＦ５−ｉの出力と第１のフィードバックループ内のＩｎｔ［（Ｋ−１）／２］個のＤＦＦ５−ｆの次段に配置されるＤＦＦ５−Ｋのマスターラッチ回路９−Ｋ−１の出力との排他的論理和演算を行う。
【００７６】
次に、図２０の２N−１ＰＲＢＳ発生器の回路動作について説明する。本実施の形態では、周波数逓倍器３とＭＵＸ４とＤＦＦ５−１とＯＢＵＦ６とはフルレートで動作し、ＣＢＵＦ１とクロック分配回路２とＤＦＦ５−ｆ，５−ｇ，５−ｈ，５−ｉ，５−Ｋ，５−Ｋ＋１とＸＯＲ回路７−１，７−２とはハーフレートクロック信号で動作する。周波数逓倍器３は、ハーフレートクロック信号の２倍の周波数のフルレートクロック信号をＤＦＦ５−１に供給する。
【００７７】
ＤＦＦ５−１は、周波数逓倍器３から供給されるフルレートクロック信号の立ち上がりでＭＵＸ４の出力ビットをリタイミングして識別再生し、フルレートクロック信号の周期分だけビットを保持する。
【００７８】
クロック分配回路２は、第１のフィードバックループのＤＦＦ５−ｆ，５−ｇおよびＤＦＦ５−Ｋ内のスレーブラッチ回路９−Ｋ−２と第２のフィードバックループのＤＦＦ５−Ｋ＋１内のマスターラッチ回路９−Ｋ＋１−１にＣＢＵＦ１からのハーフレートクロック信号を供給すると共に、このハーフレートクロック信号と１８０度位相が異なるハーフレートクロック信号を第２のフィードバックループのＤＦＦ５−ｈ，５−ｉおよびＤＦＦ５−Ｋ＋１内のスレーブラッチ回路９−Ｋ＋１−２と第１のフィードバックループのＤＦＦ５−Ｋ内のマスターラッチ回路９−Ｋ−１に供給する。
【００７９】
ＤＦＦ５−１の出力信号は２個の経路に分離された後に、各フィードバックループの最初のＤＦＦがハーフレートクロック信号で動作することから、一旦デマルチプレクサ動作がおこなわれ、動作レートが１／２となる。
第１のフィードバックループのＤＦＦ５−ｆ，５−ｇは、クロック分配回路２から出力された第１のハーフレートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第１のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。第１のフィードバックループのＤＦＦ５−Ｋ内のマスターラッチ回路９−Ｋ−１は、クロック分配回路２から出力された第１のハーフレートクロック信号と１８０度位相が異なる第２のハーフレートクロック信号が「Ｈ」レベルのときに前段のＤＦＦ５−ｆの出力をそのまま後段に出力し、第２のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。第１のフィードバックループのＤＦＦ５−Ｋ内のスレーブラッチ回路９−Ｋ−２は、第１のハーフレートクロック信号が「Ｈ」レベルのときに前段のマスターラッチ回路９−Ｋ−１の出力をそのまま後段に出力し、第１のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。
【００８０】
第２のフィードバックループのＤＦＦ５−ｈ，５−ｉは、第２のハーフレートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第２のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。第２のフィードバックループのＤＦＦ５−Ｋ＋１内のマスターラッチ回路９−Ｋ＋１−１は、第１のハーフレートクロック信号が「Ｈ」レベルのときに前段のＤＦＦ５−ｈの出力をそのまま後段に出力し、第１のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。第２のフィードバックループのＤＦＦ５−Ｋ＋１内のスレーブラッチ回路９−Ｋ＋１−２は、第２のハーフレートクロック信号が「Ｈ」レベルのときに前段のマスターラッチ回路９−Ｋ＋１−１の出力をそのまま後段に出力し、第２のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。
【００８１】
その後、各フィードバックループ内のＸＯＲ回路７−１，７−２は、自ループ内においてＩｎｔ［Ｎ／２］個のＤＦＦを経由した信号と、反対側のループ内においてＩｎｔ［（Ｋ−１）／２］個のＤＦＦの次段に配置されるＤＦＦのマスターラッチ回路を経由した信号との排他的論理和演算を行う。つまり、この２つの信号の遅延差は（Ｎ−Ｋ）×Ｔ１となる（Ｔ１はフルレートクロック信号の周期）。
【００８２】
そして、ＭＵＸ４は、ハーフレートクロック信号の立ち上がりでこのハーフレートクロック信号に対応するフィードバックループのＸＯＲ回路７−１，７−２の出力を取り込むことをハーフレートクロック信号（フィードバックループ毎）に順番に行う。こうして、ＭＵＸ４は、各フィードバックループのＸＯＲ回路７−１，７−２の出力を各ハーフレートクロック信号の立ち上がりで順番に取り込んで出力することを繰り返すことにより、各フィードバックループのＸＯＲ回路７−１，７−２の出力を多重化する。したがって、ＭＵＸ４の出力信号は、フルレートに変換されていることになる。
ＤＦＦ５−１の出力ビット列は、ＯＢＵＦ６を介してＰＲＢＳ発生器の出力ビット列Ｏｕｔとして外部に出力される。
【００８３】
従来の２N−１ＰＲＢＳ発生器の回路構成では、図２９に示すようにＮ番目のＤＦＦ１００−Ｎの出力とＫ番目のＤＦＦ１００−Ｋの出力をＸＯＲ回路１０１の入力とする構成であった。ここで、ＤＦＦ１００−ＫからＤＦＦ１００−Ｎまでの信号は（Ｎ−Ｋ）個のＤＦＦによって遅延される。
【００８４】
一方、本実施の形態によれば、同じ遅延を得るために、これらＤＦＦの動作ビットレートを下げることが可能である。つまり、ＤＦＦの数が１／２の場合には、ＤＦＦはハーフレートで動作することになる。これらの遅延を生じさせるＤＦＦのクロックレートを下げることができるため、消費電力を削減することができる。
【００８５】
図２１は本実施の形態のＰＲＢＳ発生器の具体例を示すブロック図であり、ハーフレートクロック信号を用いた２17−１ＰＲＢＳ発生器の回路構成を示すブロック図である。この例では、Ｎ＝１７、Ｋ＝１４である。第１のフィードバックループは、図２０のＤＦＦ５−ｆに相当するＩｎｔ［（Ｋ−１）／２］＝６個のＤＦＦ５−２，５−４，５−６，５−８，５−１０，５−１２と図２０のＤＦＦ５−Ｋに相当する１個のＤＦＦ５−１４と図２０のＤＦＦ５−ｇに相当するＩｎｔ［（Ｎ−Ｋ）／２］＝１個のＤＦＦ５−１６と１個のＸＯＲ回路７−１とから構成されている。ＤＦＦ５−１４は、マスターラッチ回路９−１４−１と、スレーブラッチ回路９−１４−２とから構成されている。
【００８６】
第２のフィードバックループは、図２０のＤＦＦ５−ｈに相当するＩｎｔ［（Ｋ−１）／２］＝６個のＤＦＦ５−３，５−５，５−７，５−９，５−１１，５−１３と図２０のＤＦＦ５−Ｋ＋１に相当する１個のＤＦＦ５−１５と図２０のＤＦＦ５−ｉに相当するＩｎｔ［（Ｎ−Ｋ）／２］＝１個のＤＦＦ５−１７と１個のＸＯＲ回路７−２とから構成されている。ＤＦＦ５−１５は、マスターラッチ回路９−１５−１と、スレーブラッチ回路９−１５−２とから構成されている。
【００８７】
第１のフィードバックループ内のＸＯＲ回路７−１は、第１のフィードバックループ内の最終段のＤＦＦ５−１６の出力と第２のフィードバックループ内のＩｎｔ［（Ｋ−１）／２］＝６個のＤＦＦ５−３，５−５，５−７，５−９，５−１１，５−１３の次段に配置されるＤＦＦ５−１５のマスターラッチ回路９−１５−１の出力との排他的論理和演算を行う。一方、第２のフィードバックループ内のＸＯＲ回路７−２は、第２のフィードバックループ内の最終段のＤＦＦ５−１７の出力と第１のフィードバックループ内のＩｎｔ［（Ｋ−１）／２］＝６個のＤＦＦ５−２，５−４，５−６，５−８，５−１０，５−１２の次段に配置されるＤＦＦ５−１４のマスターラッチ回路９−１４−１の出力との排他的論理和演算を行う。
【００８８】
図２１中のＭＵＸ４の後段に配置されるＤＦＦ５−１及びＯＢＵＦ６はフルレートで動作するが、その他の回路ブロック、すなわちＣＢＵＦ１とクロック分配回路２とＤＦＦ５−２〜５−１７とＸＯＲ回路７−１，７−２とはハーフレートクロック信号で動作する。
【００８９】
クロック分配回路２は、第１のフィードバックループのＤＦＦ５−２，５−４，５−６，５−８，５−１０，５−１２，５−１６およびＤＦＦ５−１４内のスレーブラッチ回路９−１４−２と第２のフィードバックループのＤＦＦ５−１５内のマスターラッチ回路９−１５−１にＣＢＵＦ１からのハーフレートクロック信号を供給すると共に、このハーフレートクロック信号と１８０度位相が異なるハーフレートクロック信号を第２のフィードバックループのＤＦＦ５−３，５−５，５−７，５−９，５−１１，５−１３，５−１７およびＤＦＦ５−１５内のスレーブラッチ回路９−１５−２と第１のフィードバックループのＤＦＦ５−１４内のマスターラッチ回路９−１４−１に供給する。
【００９０】
図２２に図２１のＤＦＦ５−１〜５−３，５−１２〜５−１７の出力のタイミングチャートを示し、図２３に１７個のＤＦＦ５−１〜５−１７から出力される信号データ列を示す。図２２において、ビットＡXはビットＡX-17とビットＡX-14との排他的論理和の結果と等しい（Ｘは任意の値）。図２３の縦軸は電圧である。
【００９１】
図２１の例では、ＤＦＦ５−１の出力をＤＦＦ５−２と５−３に入力する。第１のフィードバックループのＤＦＦ５−２，５−４，５−６，５−８，５−１０，５−１２，５−１６は、クロック分配回路２から出力された第１のハーフレートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第１のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。第１のフィードバックループのＤＦＦ５−１４内のマスターラッチ回路９−１４−１は、クロック分配回路２から出力された第１のハーフレートクロック信号と１８０度位相が異なる第２のハーフレートクロック信号が「Ｈ」レベルのときに前段のＤＦＦ５−１２の出力をそのまま後段に出力し、第２のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。第１のフィードバックループのＤＦＦ５−１４内のスレーブラッチ回路９−１４−２は、第１のハーフレートクロック信号が「Ｈ」レベルのときに前段のマスターラッチ回路９−１４−１の出力をそのまま後段に出力し、第１のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。
【００９２】
第２のフィードバックループのＤＦＦ５−３，５−５，５−７，５−９，５−１１，５−１３，５−１７は、第１のハーフレートクロック信号と１８０度位相が異なる第２のハーフレートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第２のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。第２のフィードバックループのＤＦＦ５−１５内のマスターラッチ回路９−１５−１は、第１のハーフレートクロック信号が「Ｈ」レベルのときに前段のＤＦＦ５−１３の出力をそのまま後段に出力し、第１のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。第２のフィードバックループのＤＦＦ５−１５内のスレーブラッチ回路９−１５−２は、第２のハーフレートクロック信号が「Ｈ」レベルのときに前段のマスターラッチ回路９−１５−１の出力をそのまま後段に出力し、第２のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。
【００９３】
そして、ＭＵＸ４は、第１のハーフレートクロック信号の立ち上がりで第１のフィードバックループのＸＯＲ回路７−１の出力を取り込んで出力し、第２のハーフレートクロック信号の立ち上がりで第２のフィードバックループのＸＯＲ回路７−２の出力を取り込んで出力する。こうして、ＭＵＸ４は、ＸＯＲ回路７−１，７−２の出力を交互に取り込んで出力することにより、ＸＯＲ回路７−１，７−２の出力を多重化する。したがって、ＭＵＸ４の出力信号は、フルレートに変換されていることになる。
以上の結果、図２１の回路は図２２に示したようなタイミングで動作する。図２３によれば、ＤＦＦ５−１において、２17−１のＰＲＢＳ信号が発生できていることが分かる。
【００９４】
図２４は本実施の形態のＰＲＢＳ発生器の別の具体例を示すブロック図であり、ハーフレートクロック信号を用いた２23−１ＰＲＢＳ発生器の回路構成を示すブロック図である。図２４はＮ＝２３、Ｋ＝１８の場合の例である。図２４のＰＲＢＳ発生器は、ハーフレートクロック信号で動作する２つのフィードバックループを用いる構成であり、その動作は図２１の回路構成と同様であるので、動作の詳細な説明は省略する。
なお、第１の実施の形態で説明したとおり、Ｎが奇数の場合には、ＭＵＸ４の後段にＤＦＦ５−１を配置する必要があるが、Ｎが偶数の場合には、ＤＦＦ５−１を配置する必要は無い。
【００９５】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図２５は本発明の第４の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図である。本実施の形態は、第３の実施の形態で説明した２N−１ＰＲＢＳ発生器の別の構成例を示すものである。第３の実施の形態と同様に、Ｎは３以上の自然数、ＫはＮより小さい２以上の自然数で、Ｎ−Ｋは奇数である。
【００９６】
ＣＢＵＦ１、クロック分配回路２、周波数逓倍器３、ＭＵＸ４、ＤＦＦ５−１、ＯＢＵＦ６の動作は第３の実施の形態で説明したとおりである。
本実施の形態と第３の実施の形態との相異は各フィードバックループの構成であり、本実施の形態ではＸＯＲ回路７の配置が異なっている。第３の実施の形態では各フィードバックループの出力部にＸＯＲ回路７を配置しているが、ＸＯＲ回路７は、クロック信号で制御されないため、ＤＦＦの出力に比較して出力波形品質が劣っている。ＤＦＦは、クロック信号に同期して動作するため、通常はジッタ特性や信号の時間軸方向の変動量が小さい。各フィードバックループの出力信号は、次段のＭＵＸ４で多重化されることから良好な波形品質が求められる。
【００９７】
そこで、本実施の形態ではＸＯＲ回路７−１，７−２の後段にそれぞれＨ個のＤＦＦ５−ｌ，５−ｏを配置することでこの課題を解決している。フィードバックループ内に配置すべきＤＦＦの総和は、第３の実施の形態に記載の先の回路構成で決定されている。ここで、Ｈの値は、０からＫ／２の範囲の整数としなければならない。フィードバックループの最初のＤＦＦでのデマルチプレクサ動作、およびＭＵＸ４に入力される波形品質を考慮すると、ＸＯＲ回路７−１，７−２の前後でＤＦＦの和が同数になるように配置することが望ましい。
【００９８】
第１のフィードバックループは、Ｉｎｔ［（Ｋ−１）／２］−Ｈ個のＤＦＦ５−ｊと１個のＤＦＦ５−（Ｋ−Ｈ）とＩｎｔ［（Ｎ−Ｋ）／２］個のＤＦＦ５−ｋと１個のＸＯＲ回路７−１とＨ個のＤＦＦ５−ｌとから構成されている。ＤＦＦ５−（Ｋ−Ｈ）は、マスターラッチ回路９−（Ｋ−Ｈ）−１と、スレーブラッチ回路９−（Ｋ−Ｈ）−２とから構成されている。
【００９９】
第２のフィードバックループは、Ｉｎｔ［（Ｋ−１）／２］−Ｈ個のＤＦＦ５−ｍと１個のＤＦＦ５−（Ｋ−Ｈ＋１）とＩｎｔ［（Ｎ−Ｋ）／２］個のＤＦＦ５−ｎと１個のＸＯＲ回路７−２とＨ個のＤＦＦ５−ｏとから構成されている。ＤＦＦ５−（Ｋ−Ｈ＋１）は、マスターラッチ回路９−（Ｋ−Ｈ＋１）−１と、スレーブラッチ回路９−（Ｋ−Ｈ＋１）−２とから構成されている。
【０１００】
図２５の例では、ＤＦＦ５−１の出力を初段のＤＦＦ５−ｊと初段のＤＦＦ５−ｍに入力する。第１のフィードバックループのＤＦＦ５−ｊ，５−ｋは、クロック分配回路２から出力された第１のハーフレートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第１のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。第１のフィードバックループのＤＦＦ５−（Ｋ−Ｈ）内のマスターラッチ回路９−（Ｋ−Ｈ）−１は、クロック分配回路２から出力された第１のハーフレートクロック信号と１８０度位相が異なる第２のハーフレートクロック信号が「Ｈ」レベルのときに前段のＤＦＦ５−ｊの出力をそのまま後段に出力し、第２のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。第１のフィードバックループのＤＦＦ５−（Ｋ−Ｈ）内のスレーブラッチ回路９−（Ｋ−Ｈ）−２は、第１のハーフレートクロック信号が「Ｈ」レベルのときに前段のマスターラッチ回路９−（Ｋ−Ｈ）−１の出力をそのまま後段に出力し、第１のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。
【０１０１】
第２のフィードバックループのＤＦＦ５−ｍ，５−ｎは、第２のハーフレートクロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、第２のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。第２のフィードバックループのＤＦＦ５−（Ｋ−Ｈ＋１）内のマスターラッチ回路９−（Ｋ−Ｈ＋１）−１は、第１のハーフレートクロック信号が「Ｈ」レベルのときに前段のＤＦＦ５−ｍの出力をそのまま後段に出力し、第１のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。第２のフィードバックループのＤＦＦ５−（Ｋ−Ｈ＋１）内のスレーブラッチ回路９−（Ｋ−Ｈ＋１）−２は、第２のハーフレートクロック信号が「Ｈ」レベルのときに前段のマスターラッチ回路９−（Ｋ−Ｈ＋１）−１の出力をそのまま後段に出力し、第２のハーフレートクロック信号が「Ｌ」レベルのときには直前の「Ｈ」レベルのときのデータ出力を保持する。
【０１０２】
第１のフィードバックループ内のＸＯＲ回路７−１は、第１のフィードバックループ内のＤＦＦ５−ｋの出力と第２のフィードバックループ内のＩｎｔ［（Ｋ−１）／２］−Ｈ個のＤＦＦ５−ｍの次段に配置されるＤＦＦ５−（Ｋ−Ｈ＋１）のマスターラッチ回路９−（Ｋ−Ｈ＋１）−１の出力との排他的論理和演算を行う。一方、第２のフィードバックループ内のＸＯＲ回路７−２は、第２のフィードバックループ内のＤＦＦ５−ｎの出力と第１のフィードバックループ内のＩｎｔ［（Ｋ−１）／２］−Ｈ個のＤＦＦ５−ｊの次段に配置されるＤＦＦ５−（Ｋ−Ｈ）のマスターラッチ回路９−（Ｋ−Ｈ）−１の出力との排他的論理和演算を行う。
【０１０３】
第１のフィードバックループのＤＦＦ５−ｌは、第１のハーフレートクロック信号の立ち上がりで前段のＸＯＲ回路７−１の出力ビットをリタイミングして識別再生し、第１のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。第２のフィードバックループのＤＦＦ５−ｏは、第２のハーフレートクロック信号の立ち上がりで前段のＸＯＲ回路７−２の出力ビットをリタイミングして識別再生し、第２のハーフレートクロック信号の周期２×Ｔ１分だけビットを保持する。
【０１０４】
そして、ＭＵＸ４は、第１のハーフレートクロック信号の立ち上がりで第１のフィードバックループの最終段のＤＦＦ５−ｌの出力を取り込んで出力し、第２のハーフレートクロック信号の立ち上がりで第２のフィードバックループの最終段のＤＦＦ５−ｏの出力を取り込んで出力する。こうして、ＭＵＸ４は、ＤＦＦ５−ｌ，５−ｏの出力を交互に取り込んで出力することにより、ＤＦＦ５−ｌ，５−ｏの出力を多重化する。したがって、ＭＵＸ４の出力信号は、フルレートに変換されていることになる。
【０１０５】
本実施の形態によれば、第３の実施の形態の回路と同様にフィードバックループ内がハーフレートで動作するため、動作速度余裕を広げることが可能になるという同様の効果を有する。
【産業上の利用可能性】
【０１０６】
本発明は、疑似ランダムビット列を生成する技術に適用することができる。
【符号の説明】
【０１０７】
１…クロックバッファ、２…クロック分配回路、３…周波数逓倍器、４…マルチプレクサ、５…遅延フリップフロップ、６…出力バッファ、７…排他的論理和回路、８…フィードバックループ、９…ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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