(57)【要約】【課題】メモリストリングを複数選択可能な不揮発性半導体記憶装置を提供すること。【解決手段】半導体基板上に順次積層され且つデータ保持可能な複数のメモリセル、及び複数の前記メモリセルを挟むよう両端に設けられた第１選択トランジスタ及び第２選択トランジスタによって構成され、ビット線に複数設けられたメモリストリングを備えるメモリセルアレイ（１）と、前記メモリストリングに対応する前記第１選択及び第２選択トランジスタに電圧を与え、同時に複数の前記メモリストリングを選択可能なロウデコーダ（２）と、前記ロウデコーダに複数の前記メモリストリングを選択するよう制御するアドレスバッファ（１４）と、前記選択されたメモリストリングに設けられたメモリセルから読み出したデータに基づき、前記ビット線の不良を検知する制御部（８）とを具備する。【選択図】図８
2014078290.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層された複数のメモリセル、及び前記複数のメモリセルを挟むよう両端に設けられた第１選択トランジスタ及び第２選択トランジスタを有するメモリストリングを複数備え、複数ビット線の各々に複数の前記メモリストリングが接続されるメモリセルアレイと、
前記メモリストリングに対応する前記第１選択及び第２選択トランジスタに電圧を与え、複数の前記メモリストリングを一括して選択可能なロウデコーダと、
前記ロウデコーダに複数の前記メモリストリングを選択するよう制御するアドレスバッファと、
前記選択されたメモリストリングに設けられたメモリセルから読み出したデータに基づき、前記ビット線の不良を検知する制御部と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
レジスタを更に備え、
前記メモリセルアレイは、少なくとも１つ以上のプレーンを含み、
前記プレーンは、複数の前記メモリストリングの集合体で構成される複数ブロックから形成され、
前記レジスタは、前記プレーンが使用可能か否かを示す情報を保持し、
前記制御部は前記不良を検知した結果に基づき、前記プレーンの前記情報を前記レジスタに保持させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記アドレスバッファは、第１信号を受信すると、複数の前記メモリストリングを選択するよう前記ロウデコーダを制御する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記アドレスバッファは、演算回路と、第１選択回路及び第２選択回路と、を含み、
前記第１及び第２選択回路に前記第１信号が供給されると、この第１及び第２選択回路は前記演算回路の出力結果を前記ロウデコーダに転送する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
外部と、前記データ及び前記情報の授受を行う入出力部を更に備え、
前記レジスタに、前記情報の出力を指示する制御信号が入力されると、
前記レジスタは、前記入出力部にこの情報を出力する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、メモリストリングを複数選択可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９８４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリストリングを複数選択可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、半導体基板上に順次積層され且つデータ保持可能な複数のメモリセル、及び複数の前記メモリセルを挟むよう両端に設けられた第１選択トランジスタ及び第２選択トランジスタによって構成され、ビット線に複数設けられたメモリストリングを備えるメモリセルアレイと、前記メモリストリングに対応する前記第１選択及び第２選択トランジスタに電圧を与え、同時に複数の前記メモリストリングを選択可能なロウデコーダと、前記ロウデコーダに複数の前記メモリストリングを選択するよう制御するアドレスバッファと、前記選択されたメモリストリングに設けられたメモリセルから読み出したデータに基づき、前記ビット線の不良を検知する制御部とを具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性半導体記憶装置の全体構成例。
【図２】第１実施形態に係るメモリセルアレイの斜視図及びメモリセルの断面図。
【図３】第１実施形態に係るメモリセルアレイの断面図。
【図４】第１実施形態に係るメモリセルアレイの等価回路。
【図５】第１実施形態に係るメモリセルの閾値分布を示すグラフ。
【図６】第１実施形態に係るコマンドデコーダの詳細を示したブロック図。
【図７】第１実施形態に係るアドレスバッファの詳細を示したブロック図。
【図８】第１実施形態に係るメモリストリングの選択状態を示した概念図であって、信号ＳＴＲＡＤＤに応じて選択されるメモリストリングを示した関係図。
【図９】第１実施形態に係るレジスタの詳細を示した回路図。
【図１０】第１実施形態に係る出力バッファの詳細を示したブロック図。
【図１１】第１実施形態に係るプレーンの不良情報をＩＯパッドから出力する際の概念図。
【図１２Ａ】第１実施形態に係るコマンドデコーダの動作であって、信号ＭＳＴＲＩＮＧの出力タイミングを示したタイミングチャート。
【図１２Ｂ】第１実施形態に係るコマンドデコーダの動作であって、信号ＣＭＤ_ＰＢＦＡＩＬの出力タイミングを示したタイミングチャート。
【図１３Ａ】第１実施形態に係るビット線の不良検知動作を示した概念図であり、ビット線オープン不良がない場合を示した概念図。
【図１３Ｂ】第１実施形態に係るビット線の不良検知動作を示した概念図であり、エリアｂにビット線オープン不良が生じた場合を示した概念図。
【図１３Ｃ】第１実施形態に係るビット線の不良検知動作を示した概念図であり、エリアｃ１にメモリストリングＭＳの不良、エリアｃ２にビット線オープン不良が生じた場合を示す。
【図１４】第１実施形態に係るキャッシュ回路が保持するビット線の不良情報の概念図。
【図１５】第１実施形態に係る書き込み動作を示したフローチャート。
【図１６】第２実施形態に係るアドレスバッファの詳細を示したブロック図。
【図１７】第２実施形態に係るメモリストリングの選択状態を示した概念図であって、信号ＳＴＲＡＤＤに応じて選択されるメモリストリングを示した関係図。
【発明を実施するための形態】
【０００７】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通の構成には共通の参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００８】
以下説明する実施形態は、製造工程中に発生するビット線ＢＬのオープン不良（いわゆる断線）について効率よく、且つ細部にわたり検知するものである。
【０００９】
具体的には、複数のメモリストリングＭＳを選択し、この選択したメモリストリングＭＳに電流が流れるか否かを検知することで、効率よくビット線ＢＬオープン不良を細かく、且つ効率よく検知するものである。
【００１０】
[第１の実施形態]  
［全体構成例］  
図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。この不揮発性半導体記憶装置は、図示せぬメモリコントローラ（制御回路）によって制御され、実際はこの不揮発性半導体記憶装置及びメモリコントローラの組で構成される。以下、この構成を半導体装置と呼ぶ。半導体装置の一例として、ＳＤＴＭカードやＳＳＤなどが挙げられる。
【００１１】
また、この半導体装置は、図示せぬ外部のホスト機器と接続可能とされ、この半導体装置とホスト機器とでメモリシステムを構成する。半導体装置はこのホスト機器による制御に従って動作する。
【００１２】
図１に示すように、第１実施形態に係る不揮発性半導体記憶装置はメモリセルアレイ１（図中、Cell Array）、ロウデコーダ２（図中、Row Decoder）、センスアンプ３（図中、S/A+Cache, キャッシュ含む）、ポンプ回路４（図中、Pump）、ベリファイジャッジ５（図中、Verify Judge）、電圧制御回路６（図中、CTRL Reg(Voltage)）、行制御レジスタ７ａ（図中、CTRL Reg(Row)）、列制御レジスタ７ｂ（図中、CTRL Reg(Col)）、ステートマシン８（図中、FSM+ P/F））、レジスタ９（図中、Register）、電源検知１０、第１バッファ１１及び１２（図中、First Buffer）、コマンドデコーダ１３（図中、Command Decoder）、アドレスバッファ１４（図中、Address Buffer）、データバッファ１５（図中、Data Buffer）、出力バッファ１６（図中、Output Buffer）、及び分配器１７を備える。以下、不揮発性半導体記憶装置の各構成について説明する。
【００１３】
＜メモリセルアレイ１＞  
メモリセルアレイ１は、例えばデータ保持可能なプレーンＰ０〜プレーンＰ４（図１中、Plain0、Plain1、Plain2、Plain3、及びPlain4と表記）を備える。例えばプレーンＰ０〜Ｐ４のうち、いずれかのプレーンに図示せぬ管理データ格納領域は形成される。
【００１４】
プレーンＰ０〜プレーンＰ４の各々は、３次元で配置されたメモリセルＭＣを複数備える。また、プレーンＰ０〜プレーンＰ４内には、メモリセルＭＣに電気的に接続される、ビット線ＢＬ、ワード線ＷＬ、及びソース線ＳＬが複数設けられる。プレーンＰの構造については後ほど述べる。
【００１５】
また管理データ格納領域は、パリティ情報などの制御情報を保持する領域である。本実施形態において、管理データ格納領域はこれら制御情報に加え、後述するビット線ＢＬのオープン不良の情報やプレーンＰの不良の情報などを保持可能な領域でもある。
【００１６】
また、この管理データ格納領域は後述するレジスタ９が保持するこれら不良情報を退避する領域として機能する。これは、レジスタ９が揮発性の記憶領域で構成されているため、電源が切れた後では、不良情報が保持出来ないためである。
【００１７】
ここでは、メモリセルアレイ１がプレーンＰ０〜プレーンＰ４を備える場合について挙げるが、保持するプレーンＰの数に限りはない。そして、以下説明する際にプレーンＰ０、プレーンＰ１の２つのみを用いて説明することがあれば、便宜上それ以外の数を挙げて説明する場合もある。なお、プレーンＰ０〜プレーンＰ４を区別しない場合には、単にプレーンＰと述べる。
【００１８】
以下、図２を用いてデータ保持可能なプレーンＰの詳細な構成について説明する。  
＜プレーンＰの詳細な構造＞  
図２は、一例としてプレーンＰ０の構造の一部を３次元で示した斜視図である。なおプレーンＰ１〜Ｐ４の構造はプレーンＰ０と同一であるため、ここでは説明を省略する。
【００１９】
まず、半導体層ＳＣについて説明する。  
図２に示すように、柱状の半導体層ＳＣが、第１方向及び第２方向で形成される平面内においてマトリクス状（６×４）に形成される。この半導体層ＳＣは、半導体基板２３を介して形成された半導体層ＢＧ上であって、第１方向及び第２方向にそれぞれ直交する第３方向に沿って複数形成される。
【００２０】
また、第２方向に沿って互いに隣接する半導体層ＳＣ同士が半導体層ＢＧ内で結合部ＪＰを介して結合される。このように、互いに隣接する半導体層ＳＣ同士が結合部ＪＰを介してＵ字形状のメモリストリングＭＳが形成される。なお、メモリストリングＭＳは、後述する選択トランジスタＳＴ１及び選択トランジスタＳＴ２を含む。
【００２１】
従って、図２に示すように第２方向に向かって手前から半導体層ＳＣ１１、ＳＣ１２、ＳＣ１３、及びＳＣ１４が順次形成されている場合、半導体層ＳＣ１１とＳＣ１２とが結合部ＪＰ１１によって結合され、また半導体層ＳＣ１３と半導体層１４とが結合部ＪＰ１２によって結合される。
【００２２】
なお、第１方向に沿ってこれら半導体層ＳＣ１１、ＳＣ１２、ＳＣ１３、及びＳＣ１４に隣接するように形成された、例えば半導体層ＳＣ２１とＳＣ２２、及び半導体層ＳＣ２３とＳＣ２４を含む他の半導体層ＳＣの組についても同様の構成であるため、説明を省略する。
【００２３】
ここで、第２方向であってこれら半導体層ＳＣ１１及びＳＣ１２及び半導体層ＳＣ１３及びＳＣ１４が設けられるビット線ＢＬの長さをｌ１とする。
【００２４】
次いで、この半導体層ＳＣが形成される領域であって、第１方向及び第２方向で形成される平面内では、複数のワード線ＷＬは、第１方向に向かって延びて形成される。またこれらワード線ＷＬは、第３方向に向かって複数層形成される。これにより、このワード線ＷＬと半導体層ＳＣとの交点に対応する領域にはメモリセルＭＣが形成される。
【００２５】
一例として本実施形態では、第３方向に向かって設けられるワード線ＷＬの数を４本とする（図中、半導体層ＳＣ１１に沿ってワード線ＷＬ＜０＞〜ＷＬ＜３＞が設けられ、半導体層ＳＣ１２に沿ってワード線ＷＬ＜４＞〜＜７＞が設けられている）。すなわち、ワード線ＷＬ＜０＞、ワード線ＷＬ＜１＞、…、ワード線ＷＬ＜７＞は、順にメモリセルＭＣ０、メモリセルＭＣ１、…、メモリセルＭＣ７の制御ゲートＣＧに接続される。そして、ワード線ＷＬの本数が“４”であることからも分かるように、本実施形態では１つのメモリストリングＭＳに８個のメモリセルＭＣが形成される。
【００２６】
次にメモリセルＭＣの断面構造について説明する。図２の左上にＡ−Ａ´の断面方向に沿った、メモリセルＭＣの拡大図を示す。  
図示するように、半導体層ＳＣの表面を覆うように、この半導体層ＳＣの表面から順にゲート酸化膜２４ｃ、電荷蓄積層２４ｂ、及びゲート酸化膜２４ｃよりも高い誘電率を有した（ｈｉｇｈ−ｋと称することがある）材料で形成されるブロック層２４ａが形成される。更にこのブロック層２４ａの表面を覆うように導電層２０が形成される。なお、この導電層２０が制御ゲートＣＧとして機能し、この制御ゲートＣＧがワード線ＷＬと接続される。
【００２７】
更にプレーンＰ０の詳細な説明を続ける。  
上述したようにメモリストリングＭＳがＵ字形状で形成されているため、最上層に形成されたワード線ＷＬの更に上に設けられるドレイン側の選択信号線ＳＧＤ＜５＞を基点として、下層にワード線ＷＬ＜７＞、ＷＬ＜６＞、ＷＬ＜５＞、及びＷＬ＜４＞が半導体層ＳＣ１１に沿って順に形成され、結合部ＪＰ１１を介して下層から上層へ順にＷＬ＜３＞、ＷＬ＜２＞、ＷＬ＜１＞、ＷＬ＜０＞及び選択信号線ＳＧＳ＜５＞が、半導体層ＳＣ１２に沿って形成される。
【００２８】
同様に最上層に形成されたワード線ＷＬの更に上に設けられるドレイン側の選択信号線ＳＧＤ＜４＞を基点として、下層にワード線ＷＬ＜７＞、ＷＬ＜６＞、ＷＬ＜５＞、及びＷＬ＜４＞が半導体層ＳＣ１４に沿って順に形成され、結合部ＪＰ１２を介して下層から上層へ順にＷＬ＜３＞、ＷＬ＜２＞、ＷＬ＜１＞、ＷＬ＜０＞及び選択信号線ＳＧＳ＜４＞が、半導体層ＳＣ１３に沿って形成される。
【００２９】
そして、積層されるワード線ＷＬは、互いに隣接して配置される半導体層ＳＣ１１−ＳＣ１２間、半導体層ＳＣ１３−ＳＣ１４間、及び半導体層ＳＣ１２−ＳＣ１３間で分離して形成されるが、半導体層ＳＣ１２−ＳＣ１３間に関してはワード線ＷＬが共通接続されていてもよい。
【００３０】
また、選択信号線ＳＧＳ＜４＞及びＳＧＳ＜５＞をそれぞれ貫通した半導体層ＳＣ１２、ＳＣ１３の一端のそれぞれはソース線ＳＬに接続される。つまり隣接する半導体層ＳＣ１１、ＳＣ１２と半導体層ＳＣ１３、ＳＣ１４とが、このソース線ＳＬで共通接続される。
【００３１】
また更に、選択信号線ＳＧＤ＜４＞及びＳＧＤ＜５＞を貫通する半導体層ＳＣ１１及び半導体層ＳＣ１４の一端はそれぞれビット線ＢＬ＜０＞で共通接続される。以下同様に、選択信号線ＳＧＤ＜４＞及び＜５＞を貫通する半導体層ＳＣ２１及び半導体層ＳＣ２４の一端はそれぞれビット線ＢＬ＜１＞で共通接続され、半導体層ＳＣ３１及び半導体層ＳＣ３４の一端においても、それぞれビット線ＢＬ＜２＞に共通接続され、以下同様に半導体層ＳＣｍ１及び半導体層ＳＣｍ４の一端についてもそれぞれビット線ＢＬ＜ｍ−１＞で共通接続される。
【００３２】
なお、半導体層ＳＣ１３、ＳＣ１４で形成されるメモリストリングＭＳの構造は、半導体層ＳＣ１１とＳＣ１２とで形成されるメモリストリングＭＳと同じであることから説明を省略する。
【００３３】
ここで、各メモリストリングＭＳがメモリセルＭＣ０〜ＭＣ７、並びに選択トランジスタＳＴ１、及びＳＴ２によって構成されている場合を一例に説明したが、メモリセルＭＣの数に限りはない。つまり、メモリセルＭＣは１６個でも、３２個でもよい。以下、必要に応じてメモリセルＭＣの数をｓ個（ｓ：自然数）とする場合がある。
【００３４】
このようにプレーンＰ０は、データを電気的に記憶するメモリセルＭＣを３次元マトリクス状に配列することで構成される。すなわち、メモリセルＭＣは、積層方向に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。このように積層方向に並ぶ複数個のメモリセルＭＣは直列接続され、直列接続された複数のメモリセルＭＣによってメモリストリングＭＳを構成する。
【００３５】
後述するが、メモリストリングＭＳの集合体（例えば、１２個のメモリストリングＭＳ）によってブロックＢＬＫが構成される。そして、プレーンＰとは、このブロックＢＬＫが複数形成された集合体を指し、複数のプレーンＰは同時に読み出し、書き込み、もしくは消去動作を行うことができる。
【００３６】
メモリストリングＭＳに話を戻す。メモリストリングＭＳにおいて、メモリセルＭＣ７に隣接してドレイン側選択トランジスタＳＧＤ（選択トランジスタＳＴ１）が設けられ、またメモリセルＭＣ０に隣接してソース側選択トランジスタＳＧＳ（選択トランジスタＳＴ２）が設けられる。
【００３７】
これら選択トランジスタＳＴ１及び選択トランジスタＳＴ２が選択されると、これに該当するメモリストリングＭＳが導通状態とされる。
【００３８】
このメモリストリングＭＳは、積層方向を長手方向として配列される。また、選択トランジスタＳＴ１の一端は、ビット線ＢＬに接続される。選択トランジスタＳＴ２の一端は、ソース線ＳＬに接続される。
【００３９】
＜ブロックＢＬＫの定義＞  
図３を用いてブロックＢＬＫの定義について説明する。図３は上述したメモリセルアレイ１の断面図であり、ここでは、ビット線ＢＬ＜０＞に接続されたメモリストリングＭＳの断面図であるが、実際の構成では紙面奥方向に向かってビット線ＢＬ＜１＞〜ビット線ＢＬ＜ｍ−１＞が形成される。
【００４０】
図示するように、同一のビット線ＢＬ＜０＞に、例えば複数のメモリストリングＭＳが電気的に接続される。本実施形態では、１本のビット線ＢＬに１２本のメモリストリングＭＳが接続され、ｍ本のビット線ＢＬからなる単位をブロックＢＬＫと呼ぶ。この場合、１ブロックＢＬＫあたり、ｍ×１２個のメモリストリングＭＳが形成される。ここで、図３に示すように例えばメモリストリングＭＳ０〜ＭＳ１１によって構成される単位に相当するビット線ＢＬの長さをｌ２（＞ｌ１）とする。
【００４１】
なお、ｌ２の長さは、ｌ１のおよそ６〜１０倍程度の値である。以降、このブロックＢＬＫ単位で後述するビット線ＢＬのオープン不良検知を行う。
【００４２】
また、ビット線ＢＬ＜０＞にはブロックＢＬＫ０〜ブロックＢＬＫｉまで設けられているものとし、これは他のビット線ＢＬ＜１＞〜ビット線ＢＬ＜ｍ−１＞についても同様である。
【００４３】
＜ロウデコーダ２＞  
再度図１に戻り不揮発性半導体記憶装置の構成の説明をする。ロウデコーダ２は、アドレスバッファ１４から転送されるロウアドレス、及びストリングアドレス（図中、ROW ADDRESS,STRADD）、及び行制御レジスタ７ａに従ってメモリセルアレイ１内を貫通するワード線ＷＬを選択する。
【００４４】
次いで、ロウデコーダ２はこの選択したワード線ＷＬに所望の電圧を転送する。なお、ワード線ＷＬに転送する上記電圧は、ポンプ回路４から供給される。
【００４５】
＜センスアンプ３＞  
センスアンプ３は、アドレスバッファ１４から転送されるカラムアドレス（図中、COLUMN ADDRESS）、及び列制御レジスタ７ｂに従ってビット線ＢＬを選択し、選択したビット線ＢＬに接続されたメモリセルＭＣの保持データを読み出す。また、選択されたビット線ＢＬに接続されたメモリセルＭＣにデータを書き込む。
【００４６】
この読み出しまたは書き込みの際、センスアンプ３は上記選択したビット線ＢＬに所望の電圧（例えば、内部電圧ＶＤＤ（＝１．８Ｖ）、ＶＳＳ（＝０Ｖ）など）を転送する。なお、ビット線ＢＬに転送する上記電圧ＶＤＤはポンプ回路４から供給される。
【００４７】
またセンスアンプ３は、信号線ＹＩＯを介して図示せぬメモリコントローラと書き込みデータ及び読み出しデータの入出力を行う。すなわち、信号線ＹＩＯとは双方向バスである。
【００４８】
更にセンスアンプ３は例えばキャッシュ回路を３つ備える（例えば、第１、第２、及び第３キャッシュ回路）。これらキャッシュ回路は、書き込みデータや読み出しデータを一時保持する機能を有するが、この機能の他、本実施形態ではこれらキャッシュ回路はセンスアンプ３から見て手前側（図３における、ブロックＢＬＫ（ｉ−１）側）のビット線ＢＬの領域（第１領域）のオープン不良情報、センスアンプ３から見て中央部分（図３における、例えばブロックＢＬＫｉ付近）のビット線ＢＬ（第２領域）のオープン不良情報、及びセンスアンプ３から見て一番奥（図３における、例えばブロックＢＬＫ（ｉ＋１）側）のビット線ＢＬ（第３領域）のオープン不良情報を保持する。キャッシュ回路がビット線ＢＬの不良情報を保持する機能については後述する。
【００４９】
センスアンプ３は読み出しデータをこれらキャッシュ回路に一時保持・演算し、その演算結果をベリファイジャッジ５に転送する。これは、データ書き込み後のベリファイ動作であっても同様である。
【００５０】
なお、周知であるため説明を簡略するが、上記センスアンプ３及びキャッシュ回路の各々は、対応するビット線ＢＬに接続される。
【００５１】
＜ポンプ回路４＞  
ポンプ回路４は、電圧制御回路６からの信号ＢＩＮＶＰＧＭ、信号ＢＩＮＶＰＡＳＳ、及び信号ＢＩＮＶＥＲＡを受け、外部から供給される電圧に基づき、電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、電圧ＶＣＧＲ、電圧ＶＲＥＡＤ、及び電圧ＶＥＲＡを生成する。次いでポンプ回路４が生成したこれら電圧はロウデコーダ２へと供給される。
【００５２】
なお、電圧ＶＰＧＭとは、メモリセルＭＣ直下に形成されるチャネルの電荷が電荷蓄積層に注入され、閾値が別レベルに遷移する程度の大きさの電圧である。電圧ＶＰＡＳＳとはメモリセルＭＣが保持するデータに関わらずオン状態とする電圧である。
【００５３】
また、電圧ＶＣＧＲとはメモリセルＭＣが保持するデータに応じた電圧の値である。電圧ＶＲＥＡＤとは、メモリセルＭＣが保持するデータに関わらずオン状態とする電圧である。そして、電圧ＶＥＲＡとは、半導体層ＳＣに供給され、メモリセルＭＣの保持データを消去する電圧である。
【００５４】
またポンプ回路４は、上記電圧の他、外部から供給された電圧に基づき、例えば上述した内部電圧ＶＤＤ（例えば、１．８Ｖ）を生成する。この内部電圧ＶＤＤは、データの読み出し、書き込み時にセンスアンプ３へと供給される。
【００５５】
＜ベリファイジャッジ５＞  
ベリファイジャッジ５は、センスアンプ３から供給された読み出しデータが正しいか否か判断し、その判断結果（図中、Pass又はFail）をステートマシン８に転送する。センスアンプ３から供給される読み出しデータとは、読み出しベリファイ、書き込みベリファイ、及び消去ベリファイで得られたデータを指す。
【００５６】
＜電圧制御回路６＞  
電圧制御回路６は、ステートマシン８からの制御に従って、信号ＢＩＮＶＰＧＭ、電圧ＢＩＮＶＰＡＳＳ及び電圧ＢＩＮＶＥＲＡをポンプ回路４へ供給する。
【００５７】
＜行制御レジスタ７ａ＞  
行制御レジスタ７ａは、ステートマシン８からの制御に従って、例えば選択ブロックＢＬＫを指定する。
【００５８】
＜列制御レジスタ７ｂ＞  
列制御レジスタ７ｂは、ステートマシン８からの制御に従って、センスアンプ３を制御する。具体的には、読み出しデータをキャッシュへ転送する際のタイミングなどを制御する。
【００５９】
＜ステートマシン８＞  
ステートマシン８は、不揮発性半導体記憶装置全体の動作を制御する。具体的には、コマンドデコーダ１３から供給された制御信号のデコード結果に基づいて、データの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。
【００６０】
ステートマシン８はこのシーケンスを実行するために、不揮発性半導体記憶装置内に含まれる各回路ブロックの動作を制御する。例えば、電圧制御回路６に対し、所定の電圧を生成するよう制御し、またワード線ＷＬの制御を行う行制御レジスタ７ａを制御する。
【００６１】
ビット線ＢＬに対しても同様である。すなわちステートマシン８は、ビット線ＢＬの制御を行う列制御レジスタ７ｂを制御する。
【００６２】
また、ステートマシン８は、ブロックＢＬＫ不良、プレーンＰ不良、ビット線ＢＬのオープン不良などの情報に基づき、対応するセンスアンプ３を動作させないよう制御する。または対応するセンスアンプ３のセンス結果を無視するなどの制御をする。
【００６３】
更に、ステートマシン８は、これらブロックＢＬＫ不良、プレーンＰ不良、及びビット線ＢＬのオープン不良の情報などを管理し、この管理情報をレジスタ９へと供給する。
【００６４】
具体的には、ビット線ＢＬオープン不良情報、ブロックＢＬＫ不良情報に基づき、ステートマシン８はどのプレーンＰが不良なのかといった管理データ（後述する、信号ＰＢＦＡＩＬ）をレジスタ９に保持させる。
【００６５】
またステートマシン８は、電源検知１０から検知情報を受け初期動作などの所定の動作を行う。例えば、レジスタ９の保持データの初期化である。
【００６６】
＜レジスタ９＞  
レジスタ９は、プレーンＰの不良情報（図中、PBFAIL）を保持し、これら情報をステートマシン８、アドレスバッファ１４、及び出力バッファ１６へと供給する。プレーンＰの不良情報を保持する場合、レジスタ９は、１プレーンＰにつき１ビット（“０”又は“１”いずれか値）のレジスタ情報を保持可能な構成を取る。
【００６７】
＜電源検知１０＞  
電源検知１０は、外部から電源が供給されたか否かを検知する。次いで、この電源検知１０は、検知結果をステートマシン８に供給する。
【００６８】
＜第１バッファ１１＞  
第１バッファ１１は、メモリコントローラから各種制御情報を受け取る。具体的には、第１バッファ１１は、チップイネーブル信号（図中、CEnx）、ライトイネーブル信号（図中、WEnx）、リードイネーブル信号（図中、REnx）、コマンドラッチイネーブル信号（図中、CLEx）、アドレスラッチイネーブル信号（図中、ALEx）、及びライトプロテクト信号（図中、WPnx）などの制御情報を受け取る。なお、一例としてライトイネーブル信号は、コマンド入力の際のタイミング信号として使用される。第１バッファ１１は、受け取った上記制御信号をコマンドデコーダ１３に供給する。
【００６９】
また、第１バッファ１１は、ステートマシン８から出力されたレディ／ビジー信号（図１中、RBx）などをメモリコントローラへと出力する。レディ／ビジー信号とは、不揮発性半導体記憶装置がメモリコントローラからコマンドｃｍｄ、アドレスＡｄｄ、データｄａｔａなどを受けられる状態なのか否かを示す信号である。
【００７０】
メモリコントローラからのコマンドｃｍｄ、アドレスＡｄｄ、及びデータｄａｔａを受け入れることが出来る場合、レディ／ビジー信号を“Ｈ”レベルとし、これに対し、これら情報をメモリコントローラから受け取ることが出来ない場合、レディ／ビジー信号を“Ｌ”レベルとする。
【００７１】
＜第１バッファ１２＞  
第１バッファ１２は、ＩＯパッド（図中、ＩＯｘ＜７：０＞）を介して図示せぬメモリコントローラから供給されるコマンドｃｍｄ、アドレスＡｄｄ、及び書き込みデータｄａｔａを受け取る。これらコマンドｃｍｄ、アドレスＡｄｄ、及び書き込みｄａｔａの受け取りタイミングは、第１バッファ１１に供給される信号ライトイネーブル信号に同期する。
【００７２】
次いで、第１バッファ１２は、メモリコントローラから受け取ったコマンドｃｍｄをコマンドデコーダ１３へと供給する。また第１バッファ１２は、メモリコントローラから受け取ったアドレスＡｄｄをアドレスバッファ１４へと供給する。更に、第１バッファ１２は、メモリコントローラから受け取った書き込みデータｄａｔａをデータバッファ１５へと供給する。
【００７３】
また出力バッファ１６から供給された読み出しデータｄａｔａ、又はプレーンＰの不良情報を、ＩＯパッドを介してメモリコントローラへと供給する。なお、読み出しデータｄａｔａ、又はプレーンＰの不良情報などは、リードイネーブル信号に同期してメモリコントローラへと読み出される。
【００７４】
＜コマンドデコーダ１３＞  
コマンドデコーダ１３は、第１バッファ１１及び１２から供給される制御情報（CEnx,WEnx,REnx,CLEx,ALEx,WPnx）及びコマンドｃｍｄを受け取り、これら制御情報及びコマンドｃｍｄのデコード結果をステートマシン８に供給する。
【００７５】
また、コマンドデコーダ１３は信号ＣＭＤ_ＰＢＦＡＩＬを出力バッファ１６へと供給する。信号ＣＭＤ_ＰＢＦＡＩＬとは、プレーンＰの不良情報をメモリコントローラが要求する際に出力される信号である。
【００７６】
更に、コマンドデコーダ１３は、信号ＭＳＴＲＩＮＧをアドレスバッファ１４へと供給する。信号ＭＳＴＲＩＮＧとは、１ブロックＢＬＫ内のメモリストリングＭＳを複数選択するか否かを設定する信号である。具体的には、信号ＭＳＴＲＩＮＧが“Ｈ”レベルとされると、１ブロックＢＬＫ内の複数メモリストリングＭＳが同時選択され、信号ＭＳＴＲＩＮＧが“Ｌ”レベルの場合、１ブロックＢＬＫ内の１つのメモリストリングＭＳが選択される。
【００７７】
＜アドレスバッファ１４＞  
アドレスバッファ１４は、第１バッファ１２から供給されるアドレスＡｄｄ、及びコマンドデコーダ１３からの信号ＭＳＴＲＩＮＧ基づき信号ＳＴＲＡＤＤを生成する。次いで、アドレスＡｄｄ（カラムアドレス）をセンスアンプ３及びステートマシン８とへ供給し、更にアドレスＡｄｄ（ロウアドレス）、信号ＳＴＲＡＤＤを、ロウデコーダ２及びステートマシン８へと供給する。
【００７８】
＜データバッファ１５＞  
データバッファ１５は、書き込みデータｄａｔａを第１バッファ１２から受け取り、これをセンスアンプ３へと供給する。
【００７９】
＜出力バッファ１６＞  
出力バッファ１６は、分配器１７から供給される読み出しデータｄａｔａを、第１バッファ１２を介して図示せぬメモリコントローラへと出力する。また、出力バッファ１６は、コマンドデコーダ１３、及びレジスタ９から供給される信号ＣＭＤ_ＰＢＦＡＩＬ、及び信号ＰＢＦＡＩＬに基づいて、プレーンＰの不良情報を出力する。具体的には、信号ＣＭＤ_ＰＢＦＡＩＬ＝“Ｈ”レベルとされると、プレーンＰの不良情報、すなわち信号ＰＢＦＡＩＬをメモリコントローラへと出力する。
【００８０】
＜分配器１７＞  
分配器１７は、データｄａｔａの分配を行う。つまり、例えばセンスアンプ３からの読み出しデータｄａｔａであれば、この分配器１７を介して出力バッファ１６へと出力し、またメモリコントローラから転送された書き込みデータｄａｔａであれば、この分配器１７を介してセンスアンプ３へと出力する。
【００８１】
＜メモリストリングＭＳの回路図＞  
次に図４を用いて上述したメモリストリングＭＳの回路図について説明する。なお、メモリストリングＭＳ０〜ＭＳｋ（ｋ：１以上の自然数、ここではｋ＝３とする）の各々の構成は同一であるため、以下ではメモリストリングＭＳ０に着目して説明する。また各メモリストリングＭＳが備えるメモリセルＭＣは８個（ｓ＝８）とする。
【００８２】
＜メモリストリングＭＳ０について＞  
メモリストリングＭＳ０の回路構成について説明する。メモリストリングＭＳ０は、メモリセルＭＣ０〜ＭＣ７、選択トランジスタＳＴ１及び選択トランジスタＳＴ２、並びにトランジスタＳＴ_ＢＧを備える。
【００８３】
上述したようにメモリセルＭＣ０〜ＭＣ７の制御ゲートＣＧはワード線ＷＬに接続される。次いで、メモリセルＭＣ０〜ＭＣ３は、選択トランジスタＳＴ２及び選択トランジスタＳＴ_ＢＧと、の間に直列接続される。
【００８４】
具体的な接続関係を説明すると、選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに接続され、ゲートには信号ＳＧＳ＜０＞が供給される。また、選択トランジスタＳＴ_ＢＧの電流経路の一端は、メモリセルＭＣ３の電流経路の一端に接続され、ゲートには信号ＢＧが供給される。
【００８５】
また、メモリセルＭＣ４〜ＭＣ７は、選択トランジスタＳＴ１と、選択トランジスタＳＴ_ＢＧと、の間に直列接続される。選択トランジスタＳＴ１の電流経路の他端はビット線ＢＬ＜０＞に接続され、ゲートには信号ＳＧＤ＜０＞が供給される。また、選択トランジスタＳＴ_ＢＧの電流経路の他端は、メモリセルＭＣ４の電流経路の一端に接続される。
【００８６】
なお上述したが、メモリストリングＭＳ１〜メモリストリングＭＳ３についてもメモリストリングＭＳ０と同様の構成であるため、説明を省略する。
【００８７】
上記メモリストリングＭＳ０〜メモリストリングＭＳ３内に設けられるメモリセルＭＣ０〜メモリセルＭＣ７の制御ゲートＣＧの各々は、プレーンＰ０内を横断するように共通接続される。
【００８８】
メモリセルＭＣ０を一例にして具体的に説明する。各々の制御ゲートＣＧは、図示せぬ他のビット線ＢＬ＜１＞〜ＢＬ＜ｍ−１＞に接続されるメモリストリングＭＳ０〜メモリストリングＭＳ３内の全てのメモリセルＭＣ０を構成する制御ゲートＣＧと共通接続される。
【００８９】
＜メモリセルＭＣの閾値分布＞  
図５を用いてメモリセルＭＣの閾値分布について説明する。横軸に閾値電圧をとり、縦軸にメモリセルＭＣの数を示したグラフである。
【００９０】
図示するように、各々のメモリセルＭＣは、例えば４値（4-levels）のデータ（２ビットデータ）を保持できる。すなわち、メモリセルＭＣは、閾値電圧Ｖｔｈの低い順に“１１”、“１０”、“０１”、及び“００”の４種のデータを保持できる。この閾値電圧Ｖｔｈに伴う保持データは、電荷蓄積層に電荷を注入することによって変動する。
【００９１】
メモリセルＭＣにおける“１１”データの閾値電圧Ｖｔｈ０は消去状態を示し（図中Ｅ）、Ｖｔｈ０＜Ｖ_ＡＲの関係とされる。つまり、本実施形態においてメモリセルＭＣの消去状態は正側に位置する。また、“１０”データの閾値電圧Ｖｔｈ１（図中、Ａ状態）は、Ｖ_ＡＲ＜Ｖｔｈ１＜Ｖ_ＢＲの関係とされる。“０１”データの閾値電圧Ｖｔｈ２（図中、Ｂ状態）は、Ｖ_ＢＲ＜Ｖｔｈ２＜Ｖ_ＣＲの関係とされる。更に“００”データの閾値電圧Ｖｔｈ３（図中、Ｃ状態）は、Ｖ_ＣＲ＜Ｖｔｈ３の関係とされる。このようにメモリセルＭＣは、閾値に応じて“１１”、“１０”、“０１”、及び“００”データの２ビットデータを保持可能とされている。
【００９２】
なお、上記メモリセルＭＣは８値以上のデータを保持可能とされても良い。
【００９３】
＜コマンドデコーダ１３の詳細＞  
図６を用いてコマンドデコーダ１３の詳細な構成について説明する。図６は、コマンドデコーダ１３の詳細を示したブロック図である。
【００９４】
図６に示すように、コマンドデコーダ１３は第１デコーダ１３−１、第２デコーダ１３−２、レジスタ１３−３、及びレジスタ１３−４を備える。
【００９５】
第１デコーダ１３−１は、第１バッファ１２から供給された信号ＤＩＮ（８ビットデータ）を受け、これをデコードする。デコード結果（信号Ｎ１）は、レジスタ１３−３に供給される。なお、第１デコーダ１３−１から“Ｈ”レベルが出力されるのは、信号ＤＩＮの値が、例えばＡＡ（１０１０１０１０）の場合となるよう、この第１デコーダ１３−１を設計している。
【００９６】
レジスタ１３−３は、上述した第１デコーダ１３−１からのデコード結果（信号Ｎ１）を受ける。また第１バッファ１１から供給される信号ＷＥ_Ｃｌｏｃｋが“Ｈ”レベルとなったタイミングで、この信号Ｎ１の値を信号ＭＳＴＲＩＮＧとして出力する。なお、信号ＷＥ_Ｃｌｏｃｋとは、図１に示したライトイネーブル信号（WEnx）と同相の信号である。
【００９７】
レジスタ１３−３は、この信号ＷＥ_Ｃｌｏｃｋの立ち上がりエッジにおいて信号Ｎ１が“Ｈ”レベルであると、“Ｈ”レベルとの信号ＭＳＴＲＩＮＧを出力する。なお、一度信号ＭＳＴＲＩＮＧが“Ｈ”レベルになると、他のコマンド(ＡＡ以外)が入力されてもこの信号ＭＳＴＲＩＮＧを“Ｈ”レベルに保持し、図示せぬがリセットコマンドが入力されたときに“Ｌ”レベルに変化するように設計するのが好ましい。
【００９８】
第２デコーダ１３−２は、第１バッファ１２から供給された信号ＤＩＮ（８ビットデータ）を受け、これをデコードする。デコード結果（信号Ｎ２）は、レジスタ１３−４に供給される。なお、第２デコーダ１３−２から“Ｈ”レベルが出力されるのは、信号ＤＩＮの値が、例えばＡＢ（１０１０１０１１）の場合となるよう、この第２デコーダ１３−２を設計している。
【００９９】
レジスタ１３−４は、上述した第２デコーダ１３−２からのデコード結果（信号Ｎ２）を受ける。次いで、第１バッファ１１から供給される信号ＷＥ_Ｃｌｏｃｋが“Ｈ”レベルとなったタイミングで、この信号Ｎ２の値を信号ＣＭＤ_ＰＢＦＡＩＬとして出力する。信号ＷＥ_Ｃｌｏｃｋの立ち上がりエッジにおいて信号Ｎ２が“Ｈ”レベルであると信号ＣＭＤ_ＰＢＦＡＩＬは“Ｈ”レベルとされる。
【０１００】
なお、ＩＯパッドにＡＢ（１０１０１０１１）とは異なるコマンド（例えば、ＡＣ（１０１０１１００））が入力された場合、信号ＣＭＤ_ＰＢＦＡＩＬを“Ｌ”レベルに戻す構成とし、他の不良情報(たとえばページライト不良情報)などの出力と随時切り替えができるようにしてもよい。
【０１０１】
上記コマンドデコーダ１３の動作については、後ほど説明する。
【０１０２】
＜アドレスバッファ１４の詳細＞  
図７を用いてアドレスバッファ１４の詳細な構成について説明する。図７は、アドレスバッファ１４の詳細な構成を示した回路図である。上記したように、アドレスバッファ１４はコマンドデコーダ１３から信号ＭＳＴＲＩＮＧ（＝“Ｈ”）を受けると、これに従い複数の信号ＳＴＲＡＤＤを“Ｈ”レベルとする。なお、本実施形態では、隣接する２つのメモリストリングＭＳを選択状態とするように、対応する２つの信号ＳＴＲＡＤＤが“Ｈ”レベルとされる。具体的には、信号ＳＴＲＡＤＤ＜０＞、信号ＳＴＲＡＤＤ＜１＞の組、…、信号ＳＴＲＡＤＤ＜１０＞、信号ＳＴＲＡＤＤ＜１１＞の組のいずれか組が“Ｈ”レベルとされる。以下、信号ＳＴＲＡＤＤを生成する構成を説明する。
【０１０３】
＜構成＞  
図７に示すように、アドレスバッファ１４は、レジスタ１４−１〜レジスタ１４−４、回路１４−１０〜１４−１６、及びＡＮＤ回路１４−２０〜１４−３１、ＯＲ回路１４−３２〜ＯＲ回路１４−３７、並びに選択回路１４−４０〜１４−５１を備える。なお、回路１４−１０〜１４−１６、及びＡＮＤ回路１４−２０〜１４−３１によってデコーダ部１４１が構成される。
【０１０４】
＜レジスタ１４−１〜レジスタ１４−４の構成＞  
レジスタ１４−１は、信号ＤＩＮを受け、クロックＣＬＫが“Ｈ”レベルとされたタイミングで信号ＤＩＮの情報をノードＮ１０に出力する。
【０１０５】
レジスタ１４−２は、信号ＤＩＮを受け、クロックＣＬＫが“Ｈ”レベルとされたタイミングで信号ＤＩＮの情報をノードＮ１１に出力する。
【０１０６】
レジスタ１４−３は、信号ＤＩＮを受け、クロックＣＬＫが“Ｈ”レベルとされたタイミングで信号ＤＩＮの情報をノードＮ１２に出力する。
【０１０７】
レジスタ１４−４は、信号ＤＩＮを受け、クロックＣＬＫが“Ｈ”レベルとされたタイミングで信号ＤＩＮの情報をノードＮ１３に出力する。
【０１０８】
＜デコーダ部１４１の構成＞  
＜回路１４−１０〜回路１４−１６の構成＞  
回路１４−１０〜１４−１３の各々は、ノードＮ１０の電圧レベルと、ノードＮ１１の電圧レベルとの演算を行う。
【０１０９】
具体的には、回路１４−１０は、ノードＮ１０及びＮ１１の電圧レベルをそれぞれ反転した値を、ＡＮＤ演算し、この演算結果をノードＮ２０に信号ＳＸＸ００として出力する。
【０１１０】
また、回路１４−１１は、ノードＮ１１の電圧レベルを反転した値と、ノードＮ１０との値と、をＡＮＤ演算し、この演算結果をノードＮ２１に信号ＳＸＸ０１として出力する。回路１４−１２は、ノードＮ１０の電圧レベルを反転した値と、ノードＮ１１の値と、をＡＮＤ演算し、この演算結果をノードＮ２２に信号ＳＸＸ１０として出力する。更に、回路１４−１３は、ノードＮ１０とノードＮ１１との電圧レベルをＡＮＤ演算し、この演算結果をノードＮ２３に信号ＳＸＸ１１として出力する。
【０１１１】
回路１４−１４はノードＮ１２の電圧レベルと、ノードＮ１３の電圧レベルと、をそれぞれ反転した値を、ＡＮＤ演算する。次いで、回路１４−１４は、この演算結果を信号Ｓ００ＸＸとしてノードＮ３０に出力する。
【０１１２】
回路１４−１５は、ノードＮ１２の電圧レベルと、ノードＮ１３の電圧レベルを反転した値と、のＡＮＤ演算し、この演算結果を信号Ｓ０１ＸＸとしてノードＮ４０に出力する。
【０１１３】
更に回路１４−１６は、ノードＮ１２の電圧レベルを反転した値と、ノードＮ１３の電圧レベルと、のＡＮＤ演算し、この演算結果を信号Ｓ１０ＸＸとしてノードＮ５０に出力する。
【０１１４】
次に、ＡＮＤ回路１４−２０〜ＡＮＤ回路１４−３１までの構成ついて説明する。  
＜ＡＮＤ回路１４−２０〜ＡＮＤ回路１４−３１の構成＞  
ＡＮＤ回路１４−２０は、ノードＮ２０の電圧レベルと、ノードＮ３０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ０として出力する。なお、信号ＳＴ０とは、メモリストリングＭＳ０を活性化（選択）する信号であり、信号ＳＴ０＝“Ｈ”レベルとされると、メモリストリングＭＳ０を構成する選択トランジスタＳＴ１及びＳＴ２がオン状態とされる。なお、この動作条件は、上述したように信号ＭＳＴＲＩＮＧが“Ｌ”レベルの場合である。以下、ＳＴ１〜ＳＴ１１についても同様である。
【０１１５】
ＡＮＤ回路１４−２１は、ノードＮ２１の電圧レベルと、ノードＮ３０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ１として出力する。
【０１１６】
ＡＮＤ回路１４−２２は、ノードＮ２２の電圧レベルと、ノードＮ３０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ２として出力する。
【０１１７】
ＡＮＤ回路１４−２３は、ノードＮ２３の電圧レベルと、ノードＮ３０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ３として出力する。
【０１１８】
ＡＮＤ回路１４−２４は、ノードＮ２０の電圧レベルと、ノードＮ４０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ４として出力する。
【０１１９】
ＡＮＤ回路１４−２５は、ノードＮ２１の電圧レベルと、ノードＮ４０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ５として出力する。
【０１２０】
ＡＮＤ回路１４−２６は、ノードＮ２２の電圧レベルと、ノードＮ４０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ６として出力する。
【０１２１】
ＡＮＤ回路１４−２７は、ノードＮ２３の電圧レベルと、ノードＮ４０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ７として出力する。
【０１２２】
ＡＮＤ回路１４−２８は、ノードＮ２０の電圧レベルと、ノードＮ５０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ８として出力する。
【０１２３】
ＡＮＤ回路１４−２９は、ノードＮ２１の電圧レベルと、ノードＮ５０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ９として出力する。
【０１２４】
ＡＮＤ回路１４−３０は、ノードＮ２２の電圧レベルと、ノードＮ５０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ１０として出力する。
【０１２５】
ＡＮＤ回路１４−３１は、ノードＮ２３の電圧レベルと、ノードＮ５０の電圧レベルと、のＡＮＤ演算を行う。次いで、演算結果を信号ＳＴ１１として出力する。
【０１２６】
次に、ＯＲ回路１４−３２〜１４−３７について説明する。  
＜ＯＲ回路１４−３２〜ＯＲ回路１４−３７の構成＞  
ＯＲ回路１４−３２は、信号ＳＴ０と信号ＳＴ１とのＯＲ演算を行い、演算結果をノードＮ６０を介して後述する選択回路１４−４０及び選択回路１４−４１の両者に出力する。すなわち、信号ＳＴ１又は信号ＳＴ２のいずれか信号が“Ｈ”レベルとされると、ＯＲ回路１４−３２は“Ｈ”レベルをノードＮ６０に出力する。そして、ＯＲ演算の結果を隣接して配置される選択回路の両者に出力するのは、以下説明するＯＲ回路１４−３３〜ＯＲ回路１４−３７についても同様である。
【０１２７】
ＯＲ回路１４−３３は、信号ＳＴ２と信号ＳＴ３とのＯＲ演算を行い、演算結果をノードＮ６１に出力する。すなわち、信号ＳＴ２又は信号ＳＴ３のいずれか信号が“Ｈ”レベルとされると、ＯＲ回路１４−３３は“Ｈ”レベルをノードＮ６１に出力する。
【０１２８】
ＯＲ回路１４−３４は、信号ＳＴ４と信号ＳＴ５とのＯＲ演算を行い、演算結果をノードＮ６２に出力する。すなわち、信号ＳＴ４又は信号ＳＴ５のいずれか信号が“Ｈ”レベルとされると、ＯＲ回路１４−３４は“Ｈ”レベルをノードＮ６２に出力する。
【０１２９】
ＯＲ回路１４−３５は、信号ＳＴ６と信号ＳＴ７とのＯＲ演算を行い、演算結果をノードＮ６３に出力する。すなわち、信号ＳＴ６又は信号ＳＴ７のいずれか信号が“Ｈ”レベルとされると、ＯＲ回路１４−３５は“Ｈ”レベルをノードＮ６３に出力する。
【０１３０】
ＯＲ回路１４−３６は、信号ＳＴ８と信号ＳＴ９とのＯＲ演算を行い、演算結果をノードＮ６４に出力する。すなわち、信号ＳＴ８又は信号ＳＴ９のいずれか信号が“Ｈ”レベルとされると、ＯＲ回路１４−３６は“Ｈ”レベルをノードＮ６４に出力する。
【０１３１】
ＯＲ回路１４−３７は、信号ＳＴ１０と信号ＳＴ１１とのＯＲ演算を行い、演算結果をノードＮ６５に出力する。すなわち、信号ＳＴ１０又は信号ＳＴ１１のいずれか信号が“Ｈ”レベルとされると、ＯＲ回路１４−３７は“Ｈ”レベルをノードＮ６５に出力する。
【０１３２】
次に、選択回路１４−４０〜選択回路１４−５１について説明する。  
＜選択回路１４−４０〜選択回路１４−５１の構成＞  
選択回路１４−４０は、信号ＭＳＴＲＩＮＧの値に応じて信号ＳＴ０又はＯＲ回路１４−３２による演算結果のいずれかを信号ＳＴＲＡＤＤ＜０＞として出力する。具体的には、信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ０の値を信号ＳＴＲＡＤＤ＜０＞として出力する。
【０１３３】
つまり、上述したように信号ＭＳＴＲＩＮＧが“Ｌ”の場合、メモリストリングＭＳの複数選択はなされず、メモリストリングＭＳ０〜メモリストリングＭＳ１１のうちメモリストリングＭＳ０の１つが選択対象とされる。例えば、信号ＳＴ０＝“Ｈ”とされると、メモリストリングＭＳ０を構成する選択トランジスタＳＴ１、ＳＴ２がオン状態とされ、これによりメモリストリングＭＳ０が選択される。
【０１３４】
これに対し信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−４０はＯＲ回路１４−３２の演算結果を信号ＳＴＲＡＤＤ＜０＞として出力する。つまり、ノードＮ６０の電圧レベルが“Ｈ”レベルであれば、メモリストリングＭＳ０は選択状態とされる。
【０１３５】
これに対し、ノードＮ６０の電圧レベルが“Ｌ”レベルであれば、メモリストリングＭＳ０は非選択状態とされる。後述するが、信号ＭＳＴＲＩＮＧが“Ｈ”レベルであると、選択回路１４−４０と選択回路１４−４１の出力は同期する。
【０１３６】
信号ＳＴＲＡＤＤ＜０＞に対応するメモリストリングＭＳ０が選択状態とされるか否かは、レジスタ１４−１〜レジスタ１４−４が保持するデータに依存する。これは、以下説明する信号ＳＴＲＡＤＤ＜１＞〜信号ＳＴＲＡＤＤ＜１１＞についても同様である。
【０１３７】
次に選択状態１４−４１の構成について説明する。選択回路１４−４１についても、信号ＭＳＴＲＩＮＧの値に応じて信号ＳＴ１、又はＯＲ回路１４−３２による演算結果、のいずれかを信号ＳＴＲＡＤＤ＜１＞として出力する。具体的には、信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ１を信号ＳＴＲＡＤＤ＜１＞として出力する。つまり、信号ＭＳＴＲＩＮＧが“Ｌ”の場合、メモリストリングＭＳの複数選択はなされず、メモリストリングＭＳ１が選択対象とされる。
【０１３８】
これに対して信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−４１は選択回路１４−４０と同期してＯＲ回路１４−３２の演算結果を信号ＳＴＲＡＤＤ＜１＞として出力する。つまり、信号ＭＳＴＲＩＮＧが“Ｈ”とされ、且つノードＮ６０の電圧レベルが“Ｈ”レベルであれば、メモリストリングＭＳ０の他メモリストリングＭＳ１も選択状態とされる。すなわち、ＯＲ回路１４−３２、選択回路１４−４０、及び選択回路１４−４１の組み合わせによって、メモリストリングＭＳ０、及びメモリストリングＭＳ１の両者の選択を実現する。
【０１３９】
以下、選択回路１４−４２〜選択回路１４−５１についても同様である。
【０１４０】
つまり、選択回路１４−４２、選択回路１４−４３の組についても信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ２、信号ＳＴ３のそれぞれを信号ＳＴＲＡＤＤ＜２＞、信号ＳＴＲＡＤＤ＜３＞として出力する。
【０１４１】
これに対し、信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−４２及び選択回路１４−４３の組はＯＲ回路１４−３３の演算結果を信号ＳＴＲＡＤＤ＜２＞、信号ＳＴＲＡＤＤ＜３＞として出力する。つまり、ノードＮ６１の電圧レベルが“Ｈ”レベルであると、対応するメモリストリングＭＳ２及びＭＳ３が選択状態とされる。
【０１４２】
選択回路１４−４４、選択回路１４−４５の組についても信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ４、信号ＳＴ５のそれぞれを信号ＳＴＲＡＤＤ＜４＞、信号ＳＴＲＡＤＤ＜５＞として出力する。
【０１４３】
これに対し、信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−４４及び選択回路１４−４５の組はＯＲ回路１４−３４の演算結果を信号ＳＴＲＡＤＤ＜４＞、信号ＳＴＲＡＤＤ＜５＞として出力する。つまり、信号ＭＳＴＲＩＮＧが“Ｈ”とされ、且つノードＮ６２の電圧レベルが“Ｈ”レベルであると、対応するメモリストリングＭＳ４及びＭＳ５の両者が選択状態とされる。
【０１４４】
選択回路１４−４６、選択回路１４−４７の組についても信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ６、信号ＳＴ７のそれぞれを信号ＳＴＲＡＤＤ＜６＞、信号ＳＴＲＡＤＤ＜７＞として出力する。
【０１４５】
これに対し、信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−４６及び選択回路１４−４７の組はＯＲ回路１４−３５の演算結果を信号ＳＴＲＡＤＤ＜６＞、信号ＳＴＲＡＤＤ＜７＞として出力し、ノードＮ６３の電圧レベルが“Ｈ”レベルであると、対応するメモリストリングＭＳ６及びＭＳ７が選択状態とされる。
【０１４６】
選択回路１４−４８、選択回路１４−４９の組についても信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ８、信号ＳＴ９のそれぞれを信号ＳＴＲＡＤＤ＜８＞、信号ＳＴＲＡＤＤ＜９＞として出力する。
【０１４７】
これに対し、信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−４８及び選択回路１４−４９の組はＯＲ回路１４−３６の演算結果を信号ＳＴＲＡＤＤ＜８＞、信号ＳＴＲＡＤＤ＜９＞として出力する。つまり、信号ＭＳＴＲＩＮＧが“Ｈ”とされ、且つノードＮ６４の電圧レベルが“Ｈ”レベルであると、対応するメモリストリングＭＳ８及びＭＳ９の両者が選択状態とされる。
【０１４８】
更に、選択回路１４−５０、選択回路１４−５１の組についても信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ１０、信号ＳＴ１１のそれぞれを信号ＳＴＲＡＤＤ＜１０＞、信号ＳＴＲＡＤＤ＜１１＞として出力する。
【０１４９】
これに対し、信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−５０及び選択回路１４−５１の組はＯＲ回路１４−３７の演算結果を信号ＳＴＲＡＤＤ＜１０＞、信号ＳＴＲＡＤＤ＜１１＞として出力し、ノードＮ６５の電圧レベルが“Ｈ”レベルであると、対応するメモリストリングＭＳ１０及びＭＳ１１の両者が選択状態とされる。
【０１５０】
以上から、信号ＭＳＴＲＩＮＧ＝“Ｈ”とされると、上述した信号ＳＴＲＡＤＤ＜０＞〜信号ＳＴＲＡＤＤ＜１１＞のうち、信号ＳＴＲＡＤＤ＜０＞及び信号ＳＴＲＡＤＤ＜１＞の組、信号ＳＴＲＡＤＤ＜２＞及び信号ＳＴＲＡＤＤ＜３＞の組、信号ＳＴＲＡＤＤ＜４＞及び信号ＳＴＲＡＤＤ＜５＞の組、信号ＳＴＲＡＤＤ＜６＞及び信号ＳＴＲＡＤＤ＜７＞の組、信号ＳＴＲＡＤＤ＜８＞及び信号ＳＴＲＡＤＤ＜９＞の組、並びに信号ＳＴＲＡＤＤ＜１０＞及び信号ＳＴＲＡＤＤ＜１１＞の組のいずれかの組が選択状態（例えば“Ｈ”レベル）とされ、これら選択ブロックＢＬＫに対応する信号ＳＴＲＡＤＤ＜０＞〜信号ＳＴＲＡＤＤ＜１１＞がロウデコーダ２に供給される。
【０１５１】
なお、例えば信号ＳＴＲＡＤＤ＜０＞が選択状態とされると、対応する信号ＳＧＤ＜０＞及び信号ＳＧＳ＜０＞がそれぞれ“Ｈ”レベルとされる。以下、信号ＳＴＲＡＤＤ＜１＞〜信号ＳＴＲＡＤＤ＜１１＞についても同様である。以下、図８にメモリストリングの選択状態を示した概念図であって、信号ＳＴＲＡＤＤに応じて選択されるメモリストリングの関係図を示す。
【０１５２】
＜信号ＳＴＲＡＤＤと、この信号ＳＴＲＡＤＤとに応じて選択されるメモリストリングと、の関係図＞  
図８の横軸に信号ＳＴＲＡＤＤ、及び信号ＭＳ０〜ＭＳ１１を取り、縦軸にメモリストリングＭＳの選択状態（単一選択、複数選択）を取る。なお、図中の“○”は対応するメモリストリングＭＳが選択された状態であることを示す。これに対し、この“○”が記載されていない、すなわち空白は、メモリストリングＭＳが非選択状態であることを示す。
【０１５３】
横軸に示すように、アドレスバッファ１４から信号ＳＴＲＡＤＤ＝００３ｈ（ｈ：１６進）が出力される（信号ＳＴＲＡＤＤ＜０＞〜信号ＳＴＲＡＤＤ＜１１＞で００３ｈを構成）と、メモリストリングＭＳ０、ＭＳ１が選択状態とされる（図中、２ｓｔｒｉｎｇ選択）。
【０１５４】
つまり、メモリストリングＭＳ０、ＭＳ１に対応する信号ＳＧＤ＜０＞、信号ＳＧＳ＜０＞、信号ＳＧＤ＜１＞、及び信号ＳＧＳ＜１＞がそれぞれ“Ｈ”レベルとされる。
【０１５５】
また、信号ＳＴＲＡＤＤ＝００Ｃｈとされると、メモリストリングＭＳ２、ＭＳ３が選択状態とされ（２ｓｔｒｉｎｇ選択２）、メモリストリングＭＳ２、ＭＳ３に対応する信号ＳＧＤ＜２＞、信号ＳＧＳ＜２＞、信号ＳＧＤ＜３＞、及び信号ＳＧＳ＜３＞がそれぞれ“Ｈ”レベルとされる。
【０１５６】
また、信号ＳＴＲＡＤＤ＝０３０ｈとされると、メモリストリングＭＳ４、ＭＳ５が選択状態とされ（２ｓｔｒｉｎｇ選択３）、メモリストリングＭＳ４、ＭＳ５に対応する信号ＳＧＤ＜４＞、信号ＳＧＳ＜４＞、信号ＳＧＤ＜５＞、及び信号ＳＧＳ＜５＞の各々が“Ｈ”レベルとされる。
【０１５７】
また、信号ＳＴＲＡＤＤ＝０Ｃ０ｈとされると、メモリストリングＭＳ６、ＭＳ７が選択状態とされ（２ｓｔｒｉｎｇ選択４）、メモリストリングＭＳ６、ＭＳ７に対応する信号ＳＧＤ＜６＞、信号ＳＧＳ＜６＞、信号ＳＧＤ＜７＞、及び信号ＳＧＳ＜７＞の各々が“Ｈ”レベルとされる。
【０１５８】
更に、信号ＳＴＲＡＤＤ＝３００ｈとされると、メモリストリングＭＳ８、ＭＳ９が選択状態とされ（２ｓｔｒｉｎｇ選択５）、メモリストリングＭＳ８、ＭＳ９に対応する信号ＳＧＤ＜８＞、信号ＳＧＳ＜８＞、信号ＳＧＤ＜９＞、及び信号ＳＧＳ＜９＞の各々が“Ｈ”レベルとされる。
【０１５９】
最後に、信号ＳＴＲＡＤＤ＝Ｃ００ｈとされると、メモリストリングＭＳ１０、ＭＳ１１が選択状態とされ（２ｓｔｒｉｎｇ選択６）、メモリストリングＭＳ１０、ＭＳ１１に対応する信号ＳＧＤ＜１０＞、信号ＳＧＳ＜１０＞、信号ＳＧＤ＜１１＞、及び信号ＳＧＳ＜１１＞の各々が“Ｈ”レベルとされる。
【０１６０】
なお、上述したように、コマンドデコーダ１３から供給される信号ＭＳＴＲＩＮＧが“Ｌ”レベルであった場合、レジスタ１４−１〜レジスタ１４−４の保持データに応じてメモリストリングＭＳ０〜メモリストリングＭＳ１１のいずれかが１つが選択状態とされる。
【０１６１】
例えば、“Ｓｔｒｉｎｇ０選択（メモリストリングＭＳ０が選択される場合）”の場合、アドレスバッファ１４からは信号ＳＴＲＡＤＤとして“００１ｈ”が出力される。以下メモリストリングＭＳ１〜メモリストリングＭＳ１１の場合においても、図８に示すように信号ＳＴＲＡＤＤの値が変化することでいずれかメモリストリングＭＳが選択状態とされる。
【０１６２】
＜レジスタ９の詳細＞  
次に、図９を用いてレジスタ９の詳細な構成について説明する。上述したようにレジスタ９はプレーンＰの不良情報（図１中、ＰＢＦＡＩＬ）を保持可能とし、この不良情報をメモリコントローラへと出力する機能を有する。以下説明では、便宜上プレーンＰ０、プレーンＰ１に対応する構成を示す。
【０１６３】
図９に示すように、本実施形態においてレジスタ９はプレーンＰ０及びプレーンＰ１の２つの不良情報を保持可能な構成とされる。具体的には、ＡＮＤ回路９−１及びＡＮＤ回路９−２、回路９−３及び回路９−４、ＯＲ回路９−５及びＯＲ回路９−６、並びにレジスタ９−７及びレジスタ９−８を備える。
【０１６４】
＜プレーンＰ０の不良情報を出力する構成について＞  
ＡＮＤ回路９−１は信号線ＹＩＯ（８ビットデータ）と信号ＳＥＴ（“Ｌ”又は“Ｈ”のいずれか）とをＡＮＤ演算し、この演算結果をＯＲ回路９−５の一端に供給する。ここで、信号ＳＥＴとは、レジスタ９にデータの取り込みを許可する信号であり、また信号線ＹＩＯはセンスアンプ３から供給された、例えば８ビットの読み出しデータを転送する信号線である。ここで、信号線ＹＩＯを伝達する８ビットデータには、プレーンＰ０の不良情報が含まれる。また、信号ＳＥＴは、ステートマシン８から供給される信号である。
【０１６５】
ＯＲ回路９−５は、上記ＡＮＤ回路９−１からの演算結果と、ノードＮ７０（信号ＰＢＦＡＩＬ）の電圧レベルと、のＯＲ演算を行い、この演算結果を回路９−３に供給する。
【０１６６】
回路９−３は、上記ＯＲ回路９−５からの演算結果と、信号ＲＳＴを反転した値と、のＡＮＤ演算を行い、この演算結果をレジスタ９−７に供給する。信号ＲＳＴとは、レジスタ９−７が保持可能なデータを初期化する信号であり、ステートマシン８から供給される信号である。またレジスタ９−７は、例えばプレーンＰ０の不良情報を保持可能とする。
【０１６７】
レジスタ９−７には、信号ＰＯＲＳＴｎ、信号Ｃｌｏｃｋ、及び上記回路９−３からの演算結果が供給される。ここで、信号ＰＯＲＳＴｎとは、電源投入時においてレジスタ９−７が保持するプレーンＰの不良情報を初期化する非同期リセット信号である。つまり、電源が投入されこのレジスタ９−７において信号ＰＯＲＳＴｎが“Ｌ”レベルとされると、それまでレジスタ９−７が保持していたプレーンＰ０の不良情報がリセットされる。
【０１６８】
また、信号Ｃｌｏｃｋとは、レジスタ９−７の保持データを更新するための信号である。すなわち、“Ｈ”レベルの信号Ｃｌｏｃｋが供給されると、保持データ（プレーンＰ０の不良情報）が更新される。
【０１６９】
また、レジスタ９−７において、信号Ｃｌｏｃｋが“Ｈ”レベルとされたタイミングで回路９−３から供給された演算結果が信号ＰＢＦＡＩＬ（プレーンＰ０を指す）としてノードＮ７０に供給される。
【０１７０】
なお、上記信号ＳＥＴ、及び信号ＲＳＴについてはプレーンＰ１についても同様の機能を有し、ステートマシン８から供給される信号である。
【０１７１】
＜プレーンＰ１の不良情報を出力する構成について＞  
ＡＮＤ回路９−２は、ＡＮＤ回路９−１と同様に信号線ＹＩＯと信号ＳＥＴと、のＡＮＤ演算を行い、この演算結果をＯＲ回路９−６の一端に供給する。
【０１７２】
ＯＲ回路９−６は、上記ＡＮＤ回路９−２からの演算結果と、ノードＮ７１（信号ＰＢＦＡＩＬ）と、でＯＲ演算を行い、この演算結果をＡＮＤ回路９−４に供給する。
【０１７３】
回路９−４は、上記ＯＲ回路９−６からの演算結果と、信号ＲＳＴを反転した値と、でＡＮＤ演算を行い、この演算結果をレジスタ９−８に供給する。このレジスタ９−８には、信号ＰＯＲＳＴｎ、信号Ｃｌｏｃｋ、及び上記ＡＮＤ回路９−４からの演算結果が供給される。信号ＰＯＲＳＴｎ、信号Ｃｌｏｃｋについては上記レジスタ９−７と同様であるため説明を省略する。
【０１７４】
このレジスタ９−８において、信号ＰＯＲＳＴｎが“Ｌ”レベルとされると、それまでレジスタ９−８が保持していたプレーンＰ１の不良情報がリセットされる。
【０１７５】
また、レジスタ９−８において、信号Ｃｌｏｃｋが“Ｈ”レベルとされたタイミングでＡＮＤ回路９−４から供給された演算結果が信号ＰＢＦＡＩＬ（プレーンＰ１を指す）としてノードＮ７１に供給される。
【０１７６】
ただし、これらは本発明に必須の構成ではなく、本発明の趣旨を逸脱しない範囲で変更が可能である。
【０１７７】
＜出力バッファ１６の詳細＞  
図１０に出力バッファ１６の詳細を示す。出力バッファ１６は、出力ドライバ１６−１、及び選択回路１６−２を備える。  
出力ドライバ１６−１の入力端には選択回路１６−２の出力が接続され、この出力ドライバ１６−１の出力端は図１に示す第１バッファ１２に接続される。
【０１７８】
選択回路１６−２には、レジスタ９からの信号ＰＢＦＡＩＬ、及び信号線ＹＩＯを介して転送される読み出しデータ、が供給され、またこれら信号ＰＢＦＡＩＬと読み出しデータとのいずれかを選択・出力するコマンドデコーダ１３からの信号ＣＭＤ_ＰＢＦＡＩＬが供給される。
【０１７９】
具体的には、信号ＣＭＤ_ＰＢＦＡＩＬが“Ｈ”レベルとされると、レジスタ９から供給された信号ＰＢＦＡＩＬが第１バッファ１２を介してメモリコントローラへと出力される。
【０１８０】
これに対し、信号ＣＭＤ_ＰＢＦＡＩＬが“Ｌ”レベルとされると、分配器１７から供給された読み出しデータが第１バッファ１２を介してメモリコントローラへと出力される。
【０１８１】
＜信号ＰＢＦＡＩＬの詳細＞  
図１１を用いて上記信号ＰＢＦＡＩＬの詳細について説明する。本実施形態では、プレーンＰ０〜プレーンＰ３を有するメモリセルアレイ１を例として、説明する。図１１は、レジスタ９が保持する信号ＰＢＦＡＩＬの概念図であって、上記したように出力バッファ１６及び第１バッファ１２を介してＩＯパッドから出力されるプレーンＰ０〜プレーンＰ３の不良情報を示す。
【０１８２】
本実施形態の信号ＰＢＦＡＩＬは、これらプレーンＰ０〜プレーンＰ３に対応する例えば４ビットのデータ列を具備する。
【０１８３】
ＩＯ０は、プレーンＰ０の不良情報を示し、またＩＯ１についてはプレーンＰ１の不良情報を示す。以下、ＩＯ２及びＩＯ３についても同様で、それぞれプレーンＰ２、プレーンＰ３についての不良情報を示す。
【０１８４】
なお、本実施形態においてＩＯ４〜ＩＯ７からはプレーンＰの不良情報が出力されないため、Ｎ／Ａとされる。
【０１８５】
ここで、信号ＰＢＦＡＩＬの値のうち“１”は、対応するプレーンＰが不良であり、使用出来ないことを示す。これに対し、“０”は、対応するプレーンＰが使用可能であることを示す。つまり、対応するプレーンＰに不良ビット、不良なメモリストリングＭＳなどがない場合を示す。
【０１８６】
図１１に示すように、上段であると信号ＰＢＦＡＩＬ＝“１１１１”である。つまり、メモリセルアレイ１が具備するプレーンＰ０〜プレーンＰ３の全てにおいて不良と判断され、このメモリセルアレイ１は使用不可である。
【０１８７】
また、下段であると信号ＰＢＦＡＩＬ＝“００１０”である。つまり、プレーンＰ１以外は使用可能と判断されていることを示す。
【０１８８】
＜コマンドデコーダ１３の動作＞  
＜動作その１＞  
次に図１２Ａを用いて図６で上述したコマンドデコーダ１３の動作の一部について説明する。図１２Ａはコマンドデコーダ１３から信号ＭＳＴＲＩＮＧを出力するタイミングを示したタイムチャートである。
【０１８９】
縦軸に、ライトイネーブル信号（ＷＥｎｘ）、ＩＯｘ＜７：０＞、信号ＷＥ_Ｃｌｏｃｋ、信号Ｎ１、信号ＭＳＴＲＩＮＧを取り、横軸に時刻ｔを取る。なお、ＩＯパッドを介してメモリコントローラから供給される信号ＡＡを“１０１０１０１０”とし、信号ＡＡ≠信号ＸＸとする。
【０１９０】
図１２Ａに示すように、時刻ｔ０において、ＩＯｘ＜７：０＞を介してメモリコントローラから転送された信号ＡＡが、信号ＤＩＮとして第１デコーダ１３−１に供給される。上述したように、この信号ＡＡに伴い、信号Ｎ１は“Ｈ”レベルとされる。
【０１９１】
同時刻ｔ０において信号ＷＥｎｘ及び信号ＷＥ_Ｃｌｏｃｋのそれぞれは“Ｌ”レベルとされる。なお、図１に示すように信号ＷＥ_Ｃｌｏｃｋの電圧レベルの変化は信号ＷＥｎｘに追随するものである。このため、信号ＷＥｎｘが、例えば“Ｌ”レベルとなると、それに伴い信号ＷＥ_Ｃｌｏｃｋも“Ｌ”レベルとなる。
【０１９２】
ついで時刻ｔ１において信号ＷＥｎｘが“Ｌ”レベルから“Ｈ”レベルへと電圧レベルが切り替わり、この信号ＷＥｎｘに従って信号ＷＥ_Ｃｌｏｃｋも“Ｌ”レベルから“Ｈ”レベルへと電圧レベルが切り替わる。このタイミングで、信号Ｎ１を受けたレジスタ１３−３から、“Ｈ”レベルの信号ＭＳＴＲＩＮＧが出力される（図中、矢印を参照）。
【０１９３】
その後、仮に時刻ｔ３において再度信号ＷＥｎｘが“Ｌ”レベルとされ、これに同期して、信号ＷＥ＿Ｃｌｏｃｋも“Ｌ”レベルへと切り替わり、ＩＯパッドから信号ＸＸが供給されたとする。
【０１９４】
この信号ＸＸは、信号ＡＡとは値が異なるため、第１デコーダ１３−１が出力する信号Ｎ１は“Ｈ”レベルとはならず、“Ｌ”レベルを維持する。
【０１９５】
その後時刻ｔ４においてＷＥｎｘが“Ｈ”レベルとされ、これに同期して信号ＷＥ＿Ｃｌｏｃｋが“Ｈ”レベルに切り替わったとしても、信号ＭＳＴＲＩＮＧは“Ｈ”レベルを維持するように設計するのが望ましい。
【０１９６】
また、時刻ｔ１で“Ｈ”レベルとなった信号ＭＳＴＲＩＮＧは、以降図示せぬリセットコマンドにより初期化されるまで“Ｈ”レベルを維持するように設計するのが望ましい。
【０１９７】
＜動作その２＞  
次に図１２Ｂを用いて上記図６で説明したコマンドデコーダ１３の残りの動作について説明する。図１２Ｂはコマンドデコーダ１３から信号ＣＭＤ_ＰＢＦＡＩＬを出力するタイミングを示したタイムチャートである。
【０１９８】
縦軸に、信号ライトイネーブル（ＷＥｎｘ）、ＩＯｘ＜７：０＞、信号ＷＥ_Ｃｌｏｃｋ、信号Ｎ２、信号ＣＭＤ_ＰＢＦＡＩＬを取り、横軸に時刻ｔを取る。なお、ＩＯパッドを介してメモリコントローラから供給される信号ＡＢを“１０１０１０１１”とし、信号ＡＣ≠信号ＡＢとする。
【０１９９】
図１２Ｂに示すように、時刻ｔ０において、ＩＯｘ＜７：０＞を介してメモリコントローラから転送された信号ＡＢは、信号ＤＩＮとして第２デコーダ１３−２に供給される。上述したように、この信号ＡＢに伴い、第２デコーダ１３−２からは“Ｈ”レベルの信号Ｎ２が出力される。
【０２００】
同時刻ｔ０において信号ＷＥｎｘが“Ｌ”レベルとされこの信号ＷＥｎｘに同期して信号ＷＥ_Ｃｌｏｃｋも“Ｌ”レベルとされる。次いで時刻ｔ１において、この“Ｌ”レベルから“Ｈ”レベルへと電圧レベルが切り替わる。このタイミングで、信号Ｎ２を受けたレジスタ１３−４から、“Ｈ”レベルの信号ＣＭＤ_ＰＢＦＡＩＬが出力される（図中、矢印を参照）。
【０２０１】
その後、時刻ｔ３において再度信号ＷＥｎｘが“Ｌ”レベルとされ、これに同期して、信号ＷＥ_Ｃｌｏｃｋも“Ｌ”レベルへと切り替わり、ＩＯパッドから信号ＡＣ（例えば、１０１０１１００）が供給されたものと仮定する。
【０２０２】
次いで、時刻ｔ４において信号ＷＥｎｘに同期して信号ＷＥ_Ｃｌｏｃｋが“Ｈ”レベルへと切り替わると、このタイミングで信号ＣＭＤ_ＰＢＦＡＩＬの出力は“Ｌ”レベルとされる（図中、矢印）。このように、他の不良情報(たとえばページライト不良情報)などの出力と随時切り替えができるようにしてもよい。
【０２０３】
＜ビット線ＢＬのオープン不良検知動作＞  
次に図１３Ａ〜図１３Ｃを用いて種々（以下、Ｃａｓｅ Ａ〜Ｃａｓｅ Ｃ）のビット線ＢＬオープン不良の検知動作について説明する。図１３Ａ〜図１３Ｃは、図３において、ビット線ＢＬを充電した後、所定のメモリストリングＭＳに対応する選択トランジスタＳＴ１及びＳＴ２を選択し、このビット線ＢＬの放電を検知する。これにより、ビット線ＢＬのオープン不良を検知する概念図である。
【０２０４】
＜Ｃａｓｅ Ａ＞  
図１３Ａは、検知対象とするビット線ＢＬにオープン不良がなく、且つこのビット線ＢＬに接続されるメモリストリングＭＳ０〜ＭＳ１１にも不良がない場合を示した概念図である。また、ブロックＢＬＫｉに着目し、メモリストリングＭＳ１０及びメモリストリングＭＳ１１が選択された場合を一例に挙げて説明をする。なお、ブロックＢＬＫｉは、センスアンプ３から一番遠いブロックＢＬＫ（この場合、ｉ＝ｔ）であってもよいし、中央、またはセンスアンプ３に一番近いブロックＢＬＫ（この場合、ｉ＝０）であってもよい。
【０２０５】
ステップＳ１：センスアンプ３からビット線ＢＬへと電流を流し、このビット線ＢＬを充電する。
【０２０６】
ステップＳ２：次いで、アドレスバッファ１４により出力された信号ＳＴＲＡＤＤ＝Ｃ００ｈによって、メモリストリングＭＳ１０及びＭＳ１１の選択トランジスタＳＴ１、ＳＴ２が選択状態、すなわちオン状態とされる。
【０２０７】
またこの際、メモリセルＭＣ０〜ＭＣ７までの制御ゲートＣＧには読み出し非選択電圧ＶＲＥＡＤが印加されているものとする。
【０２０８】
ステップＳ３：これにより、メモリストリングＭＳ１０及びＭＳ１１は共に導通状態とされる。つまり、ビット線ＢＬからメモリストリングＭＳ１０及びＭＳ１１を介して共通接続されるソース線ＳＬへと電流が流れ込み（図中、Ｉａ）、放電が始まる。
【０２０９】
ステップＳ４：センスアンプ３は、ビット線ＢＬの電位をセンスすることで、ビット線ＢＬオープン不良検知を行う。
【０２１０】
以上Ｃａｓｅ Ａでは、ビット線ＢＬの電位が放電したため、ステートマシン８はセンスアンプ３からブロックＢＬＫｉ（メモリストリングＭＳ１０及びＭＳ１１が接続されるビット線ＢＬ）までに関してはオープン不良なしと判断する。
【０２１１】
なお、ここではブロックＢＬＫｉに着目したが、このブロックＢＬＫｉの検知の後、隣接するブロックＢＬＫ（ｉ＋１）にシフトし、検知対象とするビット線ＢＬの距離をセンスアンプ３から徐々に離してもよい。
【０２１２】
またなお、選択するメモリストリングＭＳの順番だが、メモリストリングＭＳ１０及びメモリストリングＭＳ１１から選択してもよいし、センスアンプ３に近いメモリストリングＭＳ０及びメモリストリングＭＳ１から選択してもよい。以下Ｃａｓｅ Ｂ、Ｃａｓｅ Ｃについても同様とする。
【０２１３】
＜Ｃａｓｅ Ｂ＞  
次に図１３Ｂを用いて、Ｃａｓｅ Ｂにおけるビット線ＢＬオープン不良検知動作について説明する。図１３Ｂは、検知対象とされるビット線ＢＬにおけるエリアｂに断線が生じた場合を示した概念図である。
【０２１４】
ステップＳ１１：ステップＳ１と同様なので説明を省略する。
【０２１５】
ステップＳ１２：次いで、アドレスバッファ１４から供給されたアドレスに従ってメモリセルアレイ１０及びメモリストリングＭＳ１１の組、メモリストリングＭＳ８及びメモリストリングＭＳ９の組、の順にメモリストリングＭＳを選択していく。
【０２１６】
しかし、エリアｂにおいてビット線ＢＬが断線しているため、これらメモリストリングＭＳ８及びＭＳ９、並びにメモリストリングＭＳ１０及びＭＳ１１には電流が流れない。すなわち、ビット線ＢＬの電圧が放電しないので、ステートマシン８はこのメモリストリングＭＳ８〜ＭＳ１１のエリアのビット線ＢＬまたは／及びメモリストリングＭＳ９及びＭＳ１０近傍のビット線がオープン不良である可能性があると判断して、更に選択するメモリストリングＭＳのアドレスをセンスアンプ３側にシフトさせる。
【０２１７】
ステップＳ１３：次いで、アドレスバッファ１４によってメモリストリングＭＳ６及びＭＳ７の選択トランジスタＳＴ１、ＳＴ２が選択状態、すなわちオン状態とされる。またこの場合も同様にメモリセルＭＣ０〜ＭＣ７までの制御ゲートＣＧには、電圧ＶＲＥＡＤが印加されているものとする。
【０２１８】
ステップＳ１４：その後、センスアンプ３はビット線ＢＬの電位をセンスする。この結果、ビット線ＢＬの電位が放電したため（図中、電流Ｉｂ）、これを検知したステートマシン８は、メモリストリングＭＳ６及びＭＳ７よりもセンスアンプ３側には不良がないエリアに入ったと判断する。すなわち、センスアンプ３からブロックＢＬＫｉ内のメモリストリングＭＳ６及びＭＳ７が接続されるビット線ＢＬまでに関してはオープン不良なしと判断する。
【０２１９】
なお、このＣａｓｅ ＢではブロックＢＬＫｉ内のメモリストリングＭＳ６及びＭＳ７が接続されるビット線ＢＬからセンスアンプ３までに関してはオープン不良なしと判断したが、ブロックＢＬＫ０からブロックＢＬＫｉ−１までの全メモリストリングＭＳ、及びブロックＢＬＫｉのメモリストリングＭＳ０からメモリストリングＭＳ５までについては、メモリストリングＭＳそのものの形成不良か否かを判断できていない。
【０２２０】
このため、ビット線ＢＬのオープン不良検知についてはこれで十分だが、ステップＳ１４の後、更に例えばブロックＢＬＫｉ内のメモリストリングＭＳ０〜メモリストリングＭＳ５について、不良か否かを確認しても良い。以下Ｃａｓｅ Ｃではこの場合について説明する。
【０２２１】
＜Ｃａｓｅ Ｃ＞  
次に図１３Ｃを用いて、Ｃａｓｅ Ｃにおけるビット線ＢＬオープン不良検知動作について説明する。図１３Ｃは、検知対象とされるビット線ＢＬにおけるエリアｃ１においてメモリストリングＭＳ４及びＭＳ５に不良が生じ、更にエリアｃ２に断線が生じた場合を示した概念図である。Ｃａｓｅ Ｃに係る検知動作によれば、ビット線ＢＬのオープン不良のみならず、メモリストリングＭＳの不良についても検知することが出来る。
【０２２２】
ステップＳ２０：ステップＳ１と同様なので説明を省略する。
【０２２３】
ステップＳ２１：またステップＳ２１においても、上記ステップＳ１２と同様であるため、説明を省略する。
【０２２４】
ステップＳ２２：次いで、アドレスバッファ１４により出力された信号ＳＴＲＡＤＤ（＝０Ｃ０ｈ）によって、メモリストリングＭＳ６及びＭＳ７が選択状態とされる。またこの場合も同様にメモリセルＭＣ０〜ＭＣ７までの制御ゲートＣＧには、電圧ＶＲＥＡＤが印加されているものとする。
【０２２５】
図１３Ｃに示すように、メモリストリングＭＳ７は非導通であるが、メモリストリングＭＳ６においては、導通状態とされ、ビット線ＢＬに充電された電位がこのメモリストリングＭＳ６を介して放電される。つまり、ビット線ＢＬからメモリストリングＭＳ６を介して共通接続されるソース線ＳＬへと電流が流れ込み（図中、Ｉｃを参照）、放電が始まる。
【０２２６】
ステップＳ２３：ステップＳ２２の後、センスアンプ３は、ビット線ＢＬの電位をセンスする。この結果、ビット線ＢＬの電位が放電したため、ステートマシン８は、センスアンプ３側のブロックＢＬＫ０からブロックＢＬＫｉ内のメモリストリングＭＳ６及びＭＳ７が接続されるビット線ＢＬまでに関してはオープン不良なしと判断する。
【０２２７】
また、Ｃａｓｅ Ｃでは、メモリストリングＭＳ４及びＭＳ５が不良を起こしている。この場合、ステップＳ２３に続いて、以下ステップを続けても良い。
【０２２８】
ステップＳ２４：アドレスバッファ１４により、メモリストリングＭＳ４及びＭＳ５を選択状態とする。すなわち、ステップＳ１２の動作を実行する。しかし、メモリストリングＭＳ４及びＭＳ５は不良であるため導通状態とされない（図中、Ｉｃ２）。
【０２２９】
ステップＳ２５：この結果ステートマシン８は、メモリストリングＭＳ４及びＭＳ５は不良のメモリストリングＭＳと判断する。
【０２３０】
以降、上述したようにアドレスバッファ１４に従って、メモリストリングＭＳ２及びＭＳ３よりもセンスアンプ３側のメモリストリングＭＳについて不良検知動作を実行することで、メモリストリングＭＳの不良領域を検知する。
【０２３１】
本実施形態では、上記Ｃａｓｅ Ａ〜Ｃａｓｅ Ｃで説明したビット線ＢＬのオープン不良検知動作のいずれか１つを、例えば３カ所で行う。具体的には、一例としてセンスアンプ３から見て、一番手前（ブロックＢＬＫ０）、中央部分（ブロックＢＬＫ（ｔ／２））、及び一番奥（ブロックＢＬＫｔ）の３箇所で不良検知動作を実行する。
【０２３２】
＜キャッシュ回路が保持するビット線の不良情報の概念図＞  
次に、図１４を用いてセンスアンプ３が一例として上記３カ所で検知した不良検知情報を、キャッシュ回路が保持している概念図を示す。
【０２３３】
図１４に、キャッシュ回路（第１〜第３キャッシュ回路）と各ビット線ＢＬ（ここでは、ビット線ＢＬ０〜ビット線ＢＬ７）との対応表を示す。ここで、第１のキャッシュ回路の保持データはブロックＢＬＫｔにおけるセンス結果を示し、第２のキャッシュ回路の保持データはブロックＢＬＫｔ／２におけるセンス結果を示し、そして第３のキャッシュ回路の保持データはブロックＢＬＫ０のセンス結果を示す。
【０２３４】
図１４に示すように、ビット線ＢＬ０において、第１のキャッシュ回路〜第３のキャッシュ回路の各々は“０”データを保持する。この場合、ステートマシン８は、ビット線ＢＬ０にはオープン不良がないと判断する。
【０２３５】
また、ビット線ＢＬ１において、第１〜第３のキャッシュ回路の各々は“１”データを保持する。すなわち、ステートマシン８は、ビット線ＢＬ１に関しては、センスアンプ３からブロックＢＬＫｔの間、換言すればビット線ＢＬ１に係る全領域においてビット線ＢＬオープン不良があると判断する。
【０２３６】
更に、ビット線ＢＬ２において、第１及び第２のキャッシュ回路は“１”データを保持し、これに対し第３のキャッシュ回路は“０”データを保持する。すなわち、ステートマシン８は、センスアンプ３から見てブロックＢＬＫ０と、ブロックＢＬＫｔ／２と、の間においてビット線ＢＬのオープン不良があると判断する。同時に、使用できる領域もあると判断する。
【０２３７】
また更に、ビット線ＢＬ３において、第１のキャッシュ回路は“１”データを保持し、これに対し第２、第３のキャッシュ回路は“０”データを保持する。すなわち、ステートマシン８はブロックＢＬＫｔ／２とブロックＢＬＫｔと、の間でビット線ＢＬオープン不良があると判断する。同時に、使用できる領域もあると判断する。
【０２３８】
そして、ビット線ＢＬ４〜ＢＬ７については、ステートマシン８はビット線ＢＬオープン不良がない、すなわちビット線ＢＬ４〜ＢＬ７に関してはブロックＢＬＫ０〜ブロックＢＬＫｔの全ての領域において使用可能と判断する。
【０２３９】
＜データ書き込み動作及び書き込み動作の前の検査動作＞  
次に図１５を用いて、データの書き込み動作及びこの書き込み動作の前の検査動作について説明する。しかし、これはあくまで一例であって、消去動作や読み出し動作にも適用可能である。
【０２４０】
以下説明するデータ書き込み動作は、メモリコントローラ（制御回路）とこれに制御される不揮発性半導体記憶装置との双方の動作を示したフローである。
【０２４１】
具体的に説明すると、不揮発性半導体記憶装置がメモリコントローラから不良情報の出力を要求するコマンドを受け取った後、不揮発性半導体記憶装置がこのメモリコントローラにプレーンＰの不良情報を出力し、その後この不良情報を受けたメモリコントローラによって適切なデータ書き込みが行われるまでの一連の動作を示したものである。
【０２４２】
なお、本実施形態におけるメモリコントローラは、図示せぬプレーンＰ管理テーブルを備えるものとするが、ホスト機器が保持してもよい。またこのプレーンＰ管理テーブルは、不揮発性半導体記憶装置のプレーンＰの不良情報を保持することが出来る。以下、フローについて説明する。
【０２４３】
図示するように、ステップＳ３０において、メモリコントローラ内のプレーンＰ管理テーブルが初期化される（Ｓ３０）。
【０２４４】
一方で、例えば半導体装置がホスト機器（例えばパーソナルコンピュータ）に接続され、これにより電源が投入されると、電源検知１０からの検知情報によってステートマシン８はレジスタ９内の不良情報をリセットする（Ｓ３１）。つまり、ステートマシン８は、信号ＰＯＲＳＴｎを“Ｌ”レベルとし、レジスタ９内の不良情報をリセットする。
【０２４５】
ステップＳ３１の動作が終了すると、不揮発性半導体記憶装置はメモリコントローラに対して出力するレディ／ビジー信号を“Ｈ”レベル、すなわち、受け入れ可能状態とする（図中、ＲＢｘ＝１）。
【０２４６】
これを受けたメモリコントローラは、不揮発性半導体記憶装置に対し、オープン不良ビット線ＢＬを検査するコマンドを発行する（Ｓ３２）。
【０２４７】
すると、不揮発性半導体記憶装置は、不良ビット線ＢＬを検査する動作を実行する。すなわち、図１３Ａ〜図１３Ｃで行ったいずれか動作を実行し、センスアンプ３で得、その後、第１〜第３のキャッシュ回路に不良検知情報を格納させる（Ｓ３３）。
【０２４８】
次いで、この第１〜第３のキャッシュ回路に格納された結果から例えば、プレーンＰ３が使用不可であれば、ステートマシン８は、図１１に示す信号ＰＢＦＡＩＬ（ＩＯ３、ＩＯ２、ＩＯ１、ＩＯ０）＝“１０００”とする。
【０２４９】
ステップＳ３３の結果、ステートマシン８によりプレーンＰに関して得られた不良情報がレジスタ９へと格納される（Ｓ３４）。その後、不揮発性半導体記憶装置はメモリコントローラに対して、再度レディ／ビジー信号を“Ｈ”レベルとする。
【０２５０】
次いで、メモリコントローラは、不揮発性半導体記憶装置に対し、プレーンＰの不良情報を出力するよう要求するコマンドを発行する（Ｓ３５）。
【０２５１】
これを受けた不揮発性半導体記憶装置は、ＣＭＤ_ＰＢＦＡＩＬを“Ｈ”レベルとし、レジスタ９内の信号ＰＢＦＡＩＬを出力バッファ１６を介してメモリコントローラへと出力する（Ｓ３６）。
【０２５２】
その後、このプレーンＰの不良情報を受けたメモリコントローラは、プレーンＰ管理テーブルを参照し、プレーンＰ管理テーブルを更新する（Ｓ３７）。
【０２５３】
上記、ステップＳ３０〜ステップＳ３７の動作の後、必要に応じて書き込み動作、消去動作を要求するコマンドが発行される。上述したようにここでは、書き込み動作について説明する。
【０２５４】
メモリコントローラは、不揮発性半導体記憶装置に対しデータの書き込みを要求する際、ステップＳ３７で得られたプレーンＰ管理テーブルを参照し（Ｓ３８）、この管理テーブルに基づき、どのプレーンＰにどのデータを書き込むか、などを考慮した後に書き込みコマンド、アドレス、及び書き込みデータを不揮発性半導体記憶装置に出力する（Ｓ３９）。例えば、信号ＰＢＦＡＩＬ（ＩＯ３、ＩＯ２、ＩＯ１、ＩＯ０）＝“１０００”の場合、プレーンＰ０〜プレーンＰ２にデータを書き込むよう指示する。
【０２５５】
ステップＳ３９の後、ステートマシン８によって書き込み動作が実行され（Ｓ４０）、この書き込み動作が終了すると、“Ｈ”レベルのレディ／ビジー信号をメモリコントローラに通知する。
【０２５６】
メモリコントローラは、不揮発性半導体記憶装置からのレディ／ビジー信号に基づき、書き込み動作が終了したと判断する（Ｓ４１）。
【０２５７】
以下では、上述した検査動作の結果、ビット線ＢＬにオープン不良があった場合にプレーンＰを活用する場合又は活用しない場合について説明する。
【０２５８】
プレーンＰの活用の有無は、上記図１５におけるステップＳ３３で説明したビット線ＢＬのオープン不良の検査結果、すなわちキャッシュ回路の保持データに基づき決定する。以下具体的に説明する。
【０２５９】
＜不揮発性半導体記憶装置の記憶容量を有効活用しなくてもよい場合＞  
この場合、センスアンプ３から見て、一番手前(ブロックＢＬＫ０)の検査結果を保持する第１のキャッシュ回路に格納された保持データに応じて当該プレーンＰの使用可否を判断する。
【０２６０】
また、不揮発性半導体記憶装置の記憶容量を有効活用しなくてもよい場合として、例えば不揮発性半導体記憶装置の記憶容量に余裕がある場合や、読み出し結果に含まれるエラー訂正にかかる時間を増加させたくない場合などはプレーンＰを使用しなくてもよい。
【０２６１】
このように場合に応じて不良数の多いプレーンＰの使用を差し控えた方が半導体装置全般の能力を向上させることができる。
【０２６２】
またこの場合、ステートマシン８は該当するプレーンＰは使用不可と判断し、後述の手段によってレジスタ９に使用不可との情報を登録する。
【０２６３】
＜不揮発性半導体記憶装置の記憶容量を有効活用する場合＞
記憶容量に余裕がない場合は、活用できる記憶領域は可能な限り救済ないしは利用することが望ましい。この場合、例えばセンスアンプ３から見て一番手前(ブロックＢＬＫ０)から中央部分(ブロックＢＬＫｔ／２)区間では、図示せぬがエラー訂正能力を勘案してプレーンＰの一部使用可否の判断の結果、使用可能であると判断される場合、当該プレーンＰを一部使用可として以降利用する。
【０２６４】
またこの場合も、後述の手段によってレジスタ９には使用可の情報を登録する。
【０２６５】
次に、プレーンＰを使用するか否かを判断する方法について説明する。  
＜プレーンＰの使用可否判断＞  
プレーンＰの使用可否判断は、半導体装置全体の構成と性能を鑑みて判断されるべきであるが、不揮発性半導体記憶装置としては既知の手段によって判断してもよい。
【０２６６】
例えば、図示せぬがステートマシン８が指定する不良ビットの基準数に対して、目的に応じて選択された第１から第３のキャッシュ回路のうち１つに含まれる不良ビットの数(ここでは１が保持されているビットの数)を比較し、基準以下の不良ビット数であれば許容できる、すなわち使用可能、基準を超える不良ビット数が含まれていれば許容できないので、プレーンＰは使用不可と判断して、後述の手段によってレジスタ９に使用不可との情報を登録する。
【０２６７】
次に、以下ではビット線ＢＬのオープン不良の検査動作後、検査結果に基づいて、信号線ＹＩＯを介してレジスタ９へプレーンＰの使用可否の登録について説明する。  
＜レジスタ９へのプレーン使用可否の登録＞  
一例として次のような手段を挙げる。プレーンＰの使用可否判断の結果、使用不可と判断された場合、センスアンプ３の出力信号ＹＩＯは“Ｈ”を出力する。
【０２６８】
また、使用可と判断された場合、センスアンプ３の出力信号ＹＩＯは“Ｌ”を出力する。信号ＹＩＯは本実施形態において８ビットの信号を伝達できるので、単一のプレーンＰの情報だけでなく、複数のプレーンＰの情報を同時に出力する形態であってもよい。要は、プレーンＰの使用可否情報をレジスタ９に通知できれば良い。
【０２６９】
このとき、前述のようにレジスタ９の入力信号ＳＥＴが図示せぬがステートマシン８により“Ｈ”レベルとされ、信号ＲＳＴがＬレベルであるときに、信号ＣｌｏｃｋがＬレベルから“Ｈ”になることでレジスタ９へのプレーンＰの使用可否情報の登録を完了する。
【０２７０】
この情報は、別途記載の出力手段により、メモリコントローラに通知されたり、既知の手段によりプレーンPの不良情報などを保持可能な管理データ格納領域に保持されるべきである。
【０２７１】
＜本実施形態に係る効果＞  
本実施形態に係る不揮発性半導体記憶装置であると、以下（１）及び（２）の効果を奏することが出来る。  
（１）ビット線ＢＬのオープン不良を細かく検知することが出来る。  
本実施形態に係る不揮発性半導体記憶装置であると、メモリセルアレイは、上記説明したように第３方向に向かって積層された構造を有する。このため、例えばメモリストリングＭＳ０〜メモリストリングＭＳ１１が収容された際のビット線ＢＬの長さｌ２は、他のメモリ構造よりも短くなる。他のメモリ構造に例えば、ＮＡＮＤ型のメモリストリングがある。
【０２７２】
ＮＡＮＤ型のメモリストリングは周知な構造であるので図面を省略するが、ＮＡＮＤストリングとビット線ＢＬとが互いに並列配置された構造とされる。
【０２７３】
そして、ＮＡＮＤストリングを構成するメモリセルＭＣの数にも依存するが、一般的には、１つのＮＡＮＤストリングの長さはおよそｌ３（＞ｌ２）とされる。つまり、ＮＡＮＤストリングと併走する、１ＮＡＮＤストリング分のビット線ＢＬの長さもおよそｌ３となる。
【０２７４】
そして、比率であるが、ｌ３とｌ２との間には、ｌ３＝２ｌ２〜３ｌ２程度の関係がある。従って、ｌ３とｌ１との間には、ｌ３＝１２ｌ１〜３０ｌ１程度の関係性が成り立つ。
【０２７５】
つまり、従来のＮＡＮＤ型のメモリセルアレイに比べ、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイであるとビット線長ｌ１が小さい値のため、細かいビット線ＢＬオープン不良検知を実行することが出来る。
【０２７６】
（２）検知精度を向上させることが出来る。  
本実施形態に係る不揮発性半導体記憶装置であると、アドレスバッファ１４によって２つのメモリストリングＭＳを選択することが出来る。
【０２７７】
例えば、平面メモリであるＮＡＮＤ型フラッシュメモリであると、メモリストリングの選択はブロック単位となる。すなわち、例えばブロックＢＬＫ０内のメモリストリングとブロックＢＬＫ１内のメモリストリングと、が同時に選択可能とされる。
【０２７８】
しかし、１ブロックＢＬＫ内には、例えば６４のメモリストリングが設けられ、併走するビット線ＢＬ長はこのメモリストリングの数に相当する距離になる。
【０２７９】
つまり、ＮＡＮＤ型フラッシュメモリにおいて複数のメモリストリングを選択した場合、ブロックＢＬＫ０内で選択されたメモリストリングと、ブロックＢＬＫ１内で選択されたメモリストリングと、の間のビット線ＢＬの距離は非常に長くなる。このため、隣接する選択ブロックＢＬＫ間でのビット線ＢＬのオープン不良検知は精度が低下してしまう。
【０２８０】
しかし、本実施形態に係る不揮発性半導体記憶装置であると、上述したように、あるブロックＢＬＫ内に設けられた複数のメモリストリングＭＳを選択可能とする。つまり、上記したようにメモリストリングＭＳ間の間隔が狭いため、ビット線ＢＬのオープン不良を精度よく検知することができる。
【０２８１】
なお、メモリストリングＭＳに不良が多く、２つのメモリストリングＭＳを選択してもなお検知精度に問題があるようであれば４つのメモリストリングＭＳを選択するようにすれば検知精度は向上する。
【０２８２】
また、メモリストリングＭＳの形成が良好であれば、１メモリストリングＭＳの選択が最も精度が良くなる。
【０２８３】
［第２の実施形態］  
次に図１６及び図１７を用いて第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態に係る不揮発性半導体記憶装置は、図３において、選択可能なメモリストリングＭＳの数を、“２”から“４”へと変更するものである。
【０２８４】
以下、本実施形態に係るアドレスバッファ１４の詳細な構成について説明する。なお、上記第１実施形態に係るアドレスバッファ１４と同一の構成については説明を省略する。
【０２８５】
＜構成＞  
＜アドレスバッファ１４＞  
図１６に示すように、本実施形態に係るアドレスバッファ１４は、レジスタ１４−１〜レジスタ１４−４、及びデコーダ部１４１の他、ＯＲ回路１４−６０〜ＯＲ回路１４−６８、及び選択回路１４−７０〜選択回路１４−８１を備える。なお、レジスタ１４−１〜レジスタ１４−４、及びデコーダ部１４１については上記第１の実施形態と同一であるため説明を省略する。
【０２８６】
以下ではＯＲ回路１４−６０〜ＯＲ回路１４−６８について説明する。
【０２８７】
＜ＯＲ回路１４−６０〜ＯＲ回路１４−６８＞  
ＯＲ回路１４−６０は信号ＳＴ０と信号ＳＴ１とのＯＲ演算を行う。また、ＯＲ回路１４−６２は信号ＳＴ２と信号ＳＴ３とのＯＲ演算を行う。そして、ＯＲ回路１４−６１は、これらＯＲ回路１４−６０の演算結果とＯＲ回路１４−６２の演算結果とで更にＯＲ演算を実行する。ＯＲ回路１４−６１の演算結果はノードＮ７０に供給される。
【０２８８】
ＯＲ回路１４−６３は信号ＳＴ４と信号ＳＴ５とのＯＲ演算を行う。また、ＯＲ回路１４−６５は信号ＳＴ６と信号ＳＴ７とのＯＲ演算を行う。そして、ＯＲ回路１４−６４は、これらＯＲ回路１４−６３の演算結果とＯＲ回路１４−６５の演算結果とで更にＯＲ演算を実行する。ＯＲ回路１４−６４の演算結果はノードＮ７１に供給される。
【０２８９】
更に、ＯＲ回路１４−６６は信号ＳＴ８と信号ＳＴ９とのＯＲ演算を行う。また、ＯＲ回路１４−６８は信号ＳＴ１０と信号ＳＴ１１とのＯＲ演算を行う。そして、ＯＲ回路１４−６７は、これらＯＲ回路１４−６６の演算結果とＯＲ回路１４−６８の演算結果とで更にＯＲ演算を実行する。ＯＲ回路１４−６７の演算結果はノードＮ７２に供給される。
【０２９０】
次に、選択回路１４−７０〜選択回路１４−８１について説明する。  
＜選択回路１４−７０〜選択回路１４−８１＞  
選択回路１４−７０は、信号ＭＳＴＲＩＮＧの値に応じて信号ＳＴ０又はＯＲ回路１４−６１による演算結果のいずれかを信号ＳＴＲＡＤＤ＜０＞として出力する。具体的には、信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ０を信号ＳＴＲＡＤＤ＜０＞として出力する。
【０２９１】
上述したように信号ＭＳＴＲＩＮＧが“Ｌ”の場合、メモリストリングＭＳの複数選択はなされず、メモリストリングＭＳ０〜メモリストリングＭＳ１１のうちメモリストリングＭＳ０が選択対象とされる。つまり信号ＭＳＴＲＩＮＧが“Ｌ”とされ、且つ信号ＳＴ０＝“Ｈ”とされると、メモリストリングＭＳ０を構成する選択トランジスタＳＴ１、ＳＴ２がオン状態、これによりメモリストリングＭＳ０が選択される。
【０２９２】
これに対し信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−７０はＯＲ回路１４−６１の演算結果を信号ＳＴＲＡＤＤ＜０＞として出力する。つまり、ノードＮ７０の電圧レベルが“Ｈ”レベルであれば、メモリストリングＭＳ０は選択状態とされる。
【０２９３】
これに対し、ノードＮ７０の電圧レベルが“Ｌ”レベルであれば、メモリストリングＭＳ０は非選択状態とされる。後述するが、信号ＭＳＴＲＩＮＧが“Ｈ”レベルであると、選択回路１４−７０〜選択回路１４−７３の出力（“Ｈ”又は“Ｌ”の電圧レベル）は同期する。
【０２９４】
上記第１実施形態と同様に、信号ＳＴＲＡＤＤ＜０＞に対応するメモリストリングＭＳ０が選択状態とされるか否かは、レジスタ１４−１〜レジスタ１４−４が保持するデータに依存する。これは、以下説明する信号ＳＴＲＡＤＤ＜１＞〜信号ＳＴＲＡＤＤ＜１１＞についても同様である。
【０２９５】
次に選択状態１４−７１の構成について説明する。選択回路１４−７１についても、信号ＭＳＴＲＩＮＧの値に応じて信号ＳＴ１又はＯＲ回路１４−６１による演算結果のいずれかを信号ＳＴＲＡＤＤ＜１＞として出力する。具体的には、信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ１を信号ＳＴＲＡＤＤ＜１＞として出力する。つまり、信号ＭＳＴＲＩＮＧが“Ｌ”の場合、メモリストリングＭＳの複数選択はなされず、メモリストリングＭＳ１が選択対象とされる。
【０２９６】
また信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−７１は選択回路１４−７０と同期してＯＲ回路１４−６１の演算結果を信号ＳＴＲＡＤＤ＜１＞として出力する。つまり、ノードＮ７０の電圧レベルが“Ｈ”レベルであれば、メモリストリングＭＳ０の他メモリストリングＭＳ１も選択状態とされる。
【０２９７】
次に、選択回路１４−７２について説明する。選択回路１４−７２は、信号ＭＳＴＲＩＮＧの値に応じて信号ＳＴ２又はＯＲ回路１４−６１による演算結果のいずれかを信号ＳＴＲＡＤＤ＜２＞として出力する。具体的には、信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ２を信号ＳＴＲＡＤＤ＜２＞として出力する。つまり、信号ＭＳＴＲＩＮＧが“Ｌ”の場合、メモリストリングＭＳの複数選択はなされず、メモリストリングＭＳ２が選択対象とされる。
【０２９８】
また信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−７２は選択回路１４−７０及び選択回路１４−７１と同期してＯＲ回路１４−６１の演算結果を信号ＳＴＲＡＤＤ＜２＞として出力する。つまり、ノードＮ７０の電圧レベルが“Ｈ”レベルであれば、メモリストリングＭＳ０、メモリストリングＭＳ１の他メモリストリングＭＳ２も選択状態とされる。
【０２９９】
更に選択回路１４−７３についても説明する。選択回路１４−７３は、信号ＭＳＴＲＩＮＧの値に応じて信号ＳＴ３又はＯＲ回路１４−６１による演算結果のいずれかを信号ＳＴＲＡＤＤ＜３＞として出力する。具体的には、信号ＭＳＴＲＩＮＧが“Ｌ”レベルであると、信号ＳＴ３を信号ＳＴＲＡＤＤ＜３＞として出力する。つまり、信号ＭＳＴＲＩＮＧが“Ｌ”の場合、メモリストリングＭＳの複数選択はなされず、メモリストリングＭＳ３が選択対象とされる。
【０３００】
また信号ＭＳＴＲＩＮＧが“Ｈ”であると、選択回路１４−７３は選択回路１４−７０〜選択回路１４−７２と同期してＯＲ回路１４−６１の演算結果を信号ＳＴＲＡＤＤ＜３＞として出力する。つまり、ノードＮ７０の電圧レベルが“Ｈ”レベルであれば、メモリストリングＭＳ０〜メモリストリングＭＳ２の他メモリストリングＭＳ３も選択状態とされる。
【０３０１】
以下、選択回路１４−７４〜選択回路１４−８１についても同様であるため簡単に説明する。  
選択回路１４−７４〜選択回路７７は、各々の選択回路に入力される信号ＳＴ４〜信号ＳＴ７、及びＯＲ回路１４−６４の演算結果以外、構成は上記選択回路１４−７０〜選択回路７３と同様である。つまり、選択回路１４−７４〜選択回路１４−７７は、信号ＭＳＴＲＩＮＧの値に応じて、信号ＳＴ４〜信号ＳＴ７、又はノードＮ７１の値のいずれか信号を出力する。
【０３０２】
すなわち、上記選択回路１４−７０〜選択回路１４−７３と同様に、信号ＭＳＴＲＩＮＧが“Ｈ”レベルとされると、信号ＳＴＲＡＤＤ＜４＞〜信号ＳＴＲＡＤＤ＜７＞の値に従って、メモリストリングＭＳ４〜メモリストリングＭＳ７が同時に選択対象とされる。
【０３０３】
選択回路１４−７８〜選択回路１４−８１についても、入力される信号が異なる以外構成はおなじであるため説明を省略する。
【０３０４】
＜信号ＳＴＲＡＤＤと、この信号ＳＴＲＡＤＤとに応じて選択されるメモリストリングと、の関係図＞  
図１７の横軸に信号ＳＴＲＡＤＤ、及び信号ＭＳ０〜ＭＳ１１を縦軸にメモリストリングＭＳの選択状態を取る。なお、図中の“○”は対応するメモリストリングＭＳが選択された状態であることを示す。これに対し、この“○”が記載されていない、すなわち空白は、メモリストリングＭＳが非選択状態であることを示す。
【０３０５】
上記図８と同様に、縦軸の選択１〜選択３の値に応じて、選択されるメモリストリングＭＳが４つ単位で切り替わる。つまり、例えば信号ＳＴＲＡＤＤの値が“００Ｆｈ”である場合、信号線ＳＧＤ＜０＞〜信号線ＳＧＤ＜３＞、及び信号線ＳＧＳ＜０＞〜信号線ＳＧＳ＜３＞がそれぞれ“Ｈ”レベルとされる。つまり、メモリストリングＭＳ０〜メモリストリングＭＳ３が同時選択される。
【０３０６】
以下同様に、信号ＳＴＲＡＤＤの値が“０Ｆ０ｈ”である場合、信号線ＳＧＤ＜４＞〜信号線ＳＧＤ＜７＞、及び信号線ＳＧＳ＜４＞〜信号線ＳＧＳ＜７＞がそれぞれ“Ｈ”レベルとされる。つまり、メモリストリングＭＳ４〜メモリストリングＭＳ７が同時選択され、信号ＳＴＲＡＤＤの値が“Ｆ００ｈ”である場合、信号線ＳＧＤ＜８＞〜信号線ＳＧＤ＜１１＞、及び、及び信号線ＳＧＳ＜８＞〜信号線ＳＧＳ＜１１＞がそれぞれ“Ｈ”レベルとされる。つまり、メモリストリングＭＳ８〜メモリストリングＭＳ１１が同時選択される。
【０３０７】
なお、メモリストリングＭＳ０〜メモリストリングＭＳ１１が選択される場合、信号ＳＴＲＡＤＤ＝“ＦＦＦｈ”とされる。
【０３０８】
＜第２の実施形態に係る効果＞  
第２の実施形態に係る不揮発性半導体記憶装置であっても、上記（１）及び（２）の効果を奏することが出来る。すなわち、ビット線ＢＬのオープン不良の検知精度を向上させることが出来、且つ検知精度を向上させることが出来る。
【０３０９】
つまり、本実施形態に係る不揮発性半導体記憶装置のように同時に選択するメモリストリングＭＳの数が増えたとしても、ＮＡＮＤ型のメモリセルアレイに比べて、検知するビット線ＢＬの長さが短い。また、複数のメモリストリングＭＳを同時に選択することが可能であるため、例え、他の３つのメモリストリングＭＳが不具合を起こしていたとしても、残りのメモリストリングＭＳを用いることによって検知精度を向上させることが出来る。
【０３１０】
なお、本実施形態ではセンスアンプ３は３つのキャッシュ回路を備えている例を挙げたが、検知するビット線ＢＬの領域の数に応じてキャッシュ回路を増やしてもよい。つまり、ブロックＢＬＫ０〜ブロックＢＬＫｔまでの全ブロックＢＬＫについてビット線ＢＬのオープン不良を検知したい場合には、例えばこれに応じてキャッシュ回路を増やしても良い。
【０３１１】
なお、本実施形態に係る不揮発性半導体記憶装置では、半導体装置が、外部のホスト機器によって制御される、と規定したが、態様はこれに限られない。一例として、例えば、半導体装置内のメモリコントローラがホスト機器として機能しても良い。この場合、ホスト機器が直接、不揮発性半導体記憶装置を制御する。
【０３１２】
付記１  
本実施形態に係る不揮発性半導体記憶装置において、
メモリセルアレイ（１）は、複数のアレイユニット（プレーンＰ０〜Ｐ４）及びこのアレイユニットの冗長領域として機能する代替エリア（プレーンＰ´０〜Ｐ´４）を含み、
制御部（ステートマシン８）は、検知の結果、アレイユニットで生じた不良を代替エリアで救済できないと判断すると、このアレイユニットは利用することが出来ない旨を情報としてレジスタ（９）に設定する。
【０３１３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０３１４】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ、４…ポンプ回路、５…ベリファイジャッジ、６…電圧制御回路、７ａ…行制御レジスタ、７ｂ…列制御レジスタ、８…ステートマシン、９…レジスタ、１０…電圧検知、１１…第１バッファ、１２…第２バッファ、１３…コマンドデコーダ、１４…アドレスバッファ、１５データバッファ、１６…出力バッファ、１７…分配器、ＭＳ…メモリストリング、ＭＣ…メモリセル、ＢＬＫ…ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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