(57)【要約】【課題】半導体集積回路装置の動作の安全性を高める。【解決手段】同一の電源電圧を受ける第一及び第二外部端子と断線検出回路とを半導体集積回路装置は有する。第二外部端子からの電源電圧の供給が継続されている状態で、第一外部端子からの電源電圧の供給が途絶えたことを断線検出回路が検出した場合は、半導体集積回路装置の動作を止める様に制御される。これにより、半導体集積回路装置の動作をより高いレベルの安全性にて保障できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
同一の電源電圧を受ける第一電源端子及び第二電源端子と、断線検出回路とを有し、前記断線検出回路は前記第一電源端子及び前記第二電源端子から前記電源電圧を供給され、前記第二電源端子からの前記電源電圧の供給が継続されている状態で、前記第一電源端子からの前記電源電圧の供給が途絶えたことを前記断線検出回路が検出した場合は、半導体集積回路装置の動作を止める様に制御される半導体集積回路装置。
【請求項２】
前記断線検出回路を有する内部回路と、前記内部回路に前記電源電圧を供給する電源リングと、前記第一電源端子から前記電源電圧を受け前記電源リングに前記電源電圧を供給する第一電源ラインと、前記第二電源端子から前記電源電圧を受け前記電源リングに前記電源電圧を供給する第二電源ラインとを更に有し、前記電源電圧が立ち上がる際の前記第一電源ラインと前記第二電源ラインの波形を比較することで、前記断線検出回路が前記電源電圧が供給される電源ラインの断線の判断を行う請求項１に記載の半導体集積回路装置。
【請求項３】
前記断線検出回路が入力電圧比較回路と断線検出レジスタとを有し、前記入力電圧比較回路の制御論理が前記第一電源ラインから入力される信号レベルの閾値電圧に対する到達有無と、前記第二電源ラインから入力される信号レベルの前記閾値電圧に対する到達有無に基づいて、前記制御論理の出力レベルが変更される態様となっている請求項２に記載の半導体集積回路装置。
【請求項４】
前記制御論理からの出力を受けるノイズフィルタを有する請求項３に記載の半導体集積回路装置。
【請求項５】
ノイズフィルタの出力を受けるラッチ回路を有し、パワーオンリセット信号を受けることで、非断線状態を示す信号が前記ラッチ回路から前記断線検出レジスタに出力される請求項４に記載の半導体集積回路装置。
【請求項６】
前記ノイズフィルタは、一端が前記制御論理の出力に接続された抵抗と、一端が前記抵抗の他端に接続され他端にグランド電圧が供給される容量と、前記抵抗の他端に入力が接続されたヒステリシスコンパレータとを有する請求項５に記載の半導体集積回路装置。
【請求項７】
前記第一電源ライン及び前記第二電源ラインにグランド電圧を供給するプルダウン回路をさらに有し、
前記電源電圧を立ち上げる際に、所定の期間に前記プルダウン回路が前記第一電源ライン及び前記第二電源ラインに前記グランド電圧を供給する請求項２に記載の半導体集積回路装置。
【請求項８】
前記断線検出回路とは異なる他の断線検出回路をさらに有し、
前記断線検出回路は前記第二電源ラインよりも前記第一電源ラインに近い場所に配置されており、前記他の断線検出回路は前記第一電源ラインよりも前記第二電源ラインに近い場所に配置されている請求項２に記載の半導体集積回路装置。
【請求項９】
同一の電源電圧を受ける第一電源端子及び第二電源端子と、断線検出回路と、前記断線検出回路を有する内部回路と、前記内部回路に前記電源電圧を供給する電源リングと、前記第一電源端子から前記電源電圧を受け前記電源リングに前記電源電圧を供給する第一電源ラインと、前記第二電源端子から前記電源電圧を受け前記電源リングに前記電源電圧を供給する第二電源ラインとを有し、前記断線検出回路は、前記電源電圧が立ち上がる際の前記第一電源ラインと前記第二電源ラインの波形を比較することで、前記電源電圧が供給される電源ラインの断線の判断を行う半導体集積回路装置。
【請求項１０】
同一の電源電圧を受ける第一電源端子及び第二電源端子と、前記第一電源端子及び前記第二電源端子から前記電源電圧が供給される内部回路と断線検出回路とを有し、前記第二電源端子からの前記電源電圧の供給が継続されている状態で、前記第一電源端子からの前記電源電圧の供給が途絶えたことを前記断線検出回路が検出した場合は、前記内部回路の動作を止める様に制御される半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に電源電圧給電用の電源ラインの断線を検出する回路に関して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路装置に関して、電源電圧給電用の電源ラインの断線を検出する技術は以下の特許文献１に示すようなものがある。この特許文献１には、電源電圧をモニタしておき、このモニタされた電源電圧が上限又は下限を超えた場合は、電源電圧給電用の電源ラインの断線として検出する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２０８６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された技術においては、電源電圧給電用の電源ラインの断線として検出するための断線検出回路に対する電源電圧の給電遮断が引き起こされた場合はそもそも検出ができない問題がある。この問題は、断線検出回路のための電源電圧給電用の電源ラインが断線するのだから、断線検出回路に対する電源供給が止まるので、高い確率で起こりえる。
【０００５】
本発明者はまず電源電圧を供給するための半導体集積回路装置の外部に設けられる端子を２つ以上設けて、１つの端子からの電源電圧の供給が断線にて途絶えたとしても、もう一つの端子からの電源電圧の供給があることで半導体集積回路装置の動作の安全性を保障することを考えた。しかしながら、このような方式でも半導体集積回路装置の動作の安全性を十分に保障できない。
【課題を解決するための手段】
【０００６】
実施の形態１による半導体集積回路装置は、同一の電源電圧を受ける第一及び第二外部端子と断線検出回路とを有する。断線検出回路は第一及び第二外部端子から電源電圧を受ける。第二外部端子からの電源電圧の供給が継続されている状態で、第一外部端子からの電源電圧の供給が途絶えたことを断線検出回路が検出した場合は、半導体集積回路装置の動作を止める様に制御される。
【発明の効果】
【０００７】
半導体集積回路装置の動作をより高いレベルの安全性にて保障できる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１の半導体集積回路装置を表す図である。
【図２】実施の形態１の入力電圧比較回路や断線検出レジスタを説明するための図である。
【図３】実施の形態１の半導体集積回路装置の動作を表す図である。
【図４】実施の形態１の半導体集積回路装置を含む電子システムにおいて、段線状態が検出された場合の処理フローを示す図である。
【図５】実施の形態２の半導体集積回路装置を含む電子システムにおいて、段線状態が検出された場合の処理フローを示す図である。
【図６】実施の形態３の半導体集積回路装置の構成図である。
【図７】実施の形態３の半導体集積回路装置の動作を表す図である。
【図８】実施の形態４の半導体集積回路装置の構成図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、実施の形態について詳細に説明する。
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１１】
さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１２】
なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
（実施の形態１）
図１は実施の形態１の半導体集積回路装置を表す図である。
【００１５】
マイクロコンピュータＭＣＵは、中央演算装置ＣＰＵと、ランダムアクセスメモリＲＡＭと、不揮発性メモリＲＯＭと、論理回路Ｌｏｇｉｃと、アナログ回路Ａｎａｌｏｇとを有する内部回路ＩＮ-Ｃを持つ。マイクロコンピュータＭＣＵは１つの半導体基板上に形成された半導体集積回路装置ＩＣとなっている。
【００１６】
中央演算装置ＣＰＵはマイクロコンピュータＭＣＵ全体を制御する。ランダムアクセスメモリＲＡＭは中央演算装置ＣＰＵのワーク領域として使用され、各種一時データを格納するために用いられる。不揮発性メモリＲＯＭには中央演算装置ＣＰＵにて用いられるプログラムや各種制御データが格納されている。論理回路Ｌｏｇｉｃは中央演算装置ＣＰＵからの指示に基づいて、マイクロコンピュータＭＣＵを制御するための回路である。アナログ回路Ａｎａｌｏｇは中央演算装置ＣＰＵからの指示に基づいて、アナログ信号を処理する回路である。
【００１７】
論理回路Ｌｏｇｉｃの中には後に説明する入力電圧比較回路ＩＰＳＣＣや断線検出レジスタＢＤＲＥＳを有する断線検出回路ＢＤＣを有する。
【００１８】
図２は実施の形態１の入力電圧比較回路や断線検出レジスタを説明するための図である。
【００１９】
半導体集積回路装置ＩＣは斜線のハッチングにて示されるＡ電源端子ＰＳＴ-Ａと、斜線のハッチングにて示されるＢ電源端子ＰＳＴ-Ｂと、斜線のハッチングにて示される電源リングＰＳＲと、内部回路ＩＮ-Ｃとを有する。
【００２０】
電源電圧ＶＤＤが半導体集積回路装置ＩＣの外部電源ラインＥ-ＰＬから半導体集積回路装置ＩＣの外部電源端子としてのＡ電源端子ＰＳＴ-Ａ及びＢ電源端子ＰＳＴ-Ｂに供給される。Ａ電源端子ＰＳＴ-ＡからＡ電源ラインＡ-ＰＬを介して電源リングＰＳＲに電源電圧ＶＤＤが供給される。Ｂ電源端子ＰＳＴ-ＢからＢ電源ラインＢ-ＰＬを介して電源リングＰＳＲに電源電圧ＶＤＤが供給される。電源リングＰＳＲは内部回路ＩＮ-Ｃを取り囲むようなリング状となっており、内部回路ＩＮ-Ｃに電源電圧ＶＤＤを供給する。よって、中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＲＯＭ、論理回路Ｌｏｇｉｃ、アナログ回路Ａｎａｌｏｇ及び断線検出回路ＢＤＣはＡ電源端子ＰＳＴ-Ａ及びＢ電源端子ＰＳＴ-Ｂから電源リングＰＳＲを介して電源電圧ＶＤＤを供給される形となる。尚、記載の容易化のために内部回路ＩＮ-Ｃ外に一点鎖線にて囲まれた入力電圧比較回路ＩＰＳＣＣや断線検出レジスタＢＤＲＥＳがあるが、これら入力電圧比較回路ＩＰＳＣＣや断線検出レジスタＢＤＲＥＳは内部回路ＩＮ-Ｃ内に実際には配置されている。入力電圧比較回路ＩＰＳＣＣと断線検出レジスタＢＤＲＥＳで断線検出回路ＢＤＣを形成している。
【００２１】
入力電圧比較回路ＩＰＳＣＣは制御論理ＥＯＲと、ノイズフィルタＮＦと、ラッチ回路ＬＴとを有する。
【００２２】
Ａ電源ラインＡ-ＰＬのＡ点から電源電圧ＶＤＤと、Ｂ電源ラインＢ-ＰＬのＢ点からの電源電圧ＶＤＤとを制御論理ＥＯＲは受ける。ここでＡ点から制御論理ＥＯＲまでのラインをラインＬ１とし、Ｂ点から制御論理ＥＯＲまでのラインをラインＬ２とする。制御論理ＥＯＲは排他的論理和にて構成されており、Ｃ点にその出力信号を出力する。Ｃ点からの出力信号をノイズフィルタＮＦは受け、Ｄ点にその出力信号を出力する。ラッチ回路ＬＴはＤ点からの出力信号をクロック入力端子に受ける。ラッチ回路ＬＴの信号入力端子には電源電圧ＶＤＤが供給される形となっており、ラッチ回路ＬＴのクロック入力端子にクロックが１パルスでも入力された場合は、ラッチ回路ＬＴの出力信号がハイレベルになるようにされている。断線検出レジスタＢＤＲＥＳはラッチ回路ＬＴからの出力信号を受けることで、断線検出結果を格納する。ハイレベルであれば外部電源ラインＥ-ＰＬのＥＤ点からＡ点までの経路、又はＥＤ点からＢ点までの経路に断線があったことを示し、ローレベルであれば、ＥＤ点からＡ点までの経路、及びＥＤ点からＢ点までの経路に断線が無かったことを示す。ここで、経路ＡをＥＤ点からＡ点までの経路、経路ＢをＥＤ点からＢ点までの経路とする。
【００２３】
ノイズフィルタＮＦは、抵抗Ｒと容量Ｃとヒステリシス比較器ＨＣとを有する。抵抗Ｒの一端はＣ点と接続され、抵抗Ｒの他端は容量Ｃの一端と接続される。容量Ｃの他端は接地されてグランド電圧ＧＮＤが供給される。抵抗Ｒの他端はヒステリシス比較器ＨＣの入力と接続される。ヒステリシス比較器ＨＣの出力はＤ点に接続される。
【００２４】
図３は実施の形態１の半導体集積回路装置の動作を表す図である。図３の左側のグラフは未断線時のＡ点、Ｂ点、Ｃ点及びＤ点の動作状態（電圧状態）を表し、図３の右側のグラフは経路Ａに断線があったときのＡ点、Ｂ点、Ｃ点及びＤ点の動作状態を表す。
【００２５】
以下に示すように、半導体集積回路装置ＩＣの電源が立ち上がる際のＡ点とＢ点の波形を、断線検出回路ＢＤＣが比較することで、Ａ点とＢ点の波形差が大きな時に断線があると判断される。
【００２６】
未断線時に半導体集積回路装置ＩＣの電源が立ち上がると、パワーオンリセット信号ＰＯＲがラッチ回路ＬＴに入力されることで、非断線状態（ローレベル）を示す信号がラッチ回路ＬＴから出力され、断線検出レジスタＢＤＲＥＳにローレベルが出力され、非断線状態を示す情報が格納される。パワーオンリセット信号ＰＯＲは他の内部回路ＩＮ-Ｃにも供給され、半導体集積回路装置ＩＣ全体をリセットする。次に、図に示すように、Ａ点の電源電圧ＶＤＤ及びＢ点の電源電圧ＶＤＤが立ち上がる。未断線状態であるから、Ａ点はＡ電源端子ＰＳＴ-Ａから主に電源電圧ＶＤＤを受け、Ｂ点はＢ電源端子ＰＳＴ-Ｂから主に電源電圧ＶＤＤを受ける。この立ち上がりは、寄生容量や寄生抵抗に依存して図のＡ点波形やＢ点波形に示すような波形となる。Ａ点の立ち上がり波形とＢ点の立ち上がり波形は殆ど変わらない。よってＡ点の立ち上がり波形とＢ点の立ち上がり波形は殆ど同じような形となって重なり合うから、制御論理ＥＯＲの出力はほぼローレベルとなり、Ｃ点の出力波形がＣ点波形のようになる。ここで閾値電圧Ｖｔｈは制御論理ＥＯＲの閾値電圧である。Ｃ点からの出力はノイズフィルタＮＦのフィルタリングにより僅かな期間にハイレベルにあるＣ点の信号もローレベルとされ、ノイズフィルタＮＦの出力であるＤ点の波形はずっとローレベルの状態となる。この僅かな期間はノイズフィルタのフィルタ幅よりも狭い。よって断線検出レジスタＢＤＲＥＳは非断線状態を示す情報が格納されたままとなる。このようにＡ点とＢ点の波形差が小さな時は断線がないと判断される。
【００２７】
経路Ａに断線があったときに半導体集積回路装置ＩＣの電源が立ち上がると、パワーオンリセット信号ＰＯＲがラッチ回路ＬＴに入力されることで、非断線状態（ローレベル）を示す信号がラッチ回路ＬＴから出力され、断線検出レジスタＢＤＲＥＳにローレベルが出力され、非断線状態を示す情報が格納される。パワーオンリセット信号ＰＯＲは他の内部回路ＩＮ-Ｃにも供給され、半導体集積回路装置ＩＣ全体をリセットする。次に図に示すように、Ａ点の電源電圧ＶＤＤ及びＢ点の電源電圧ＶＤＤが立ち上がる。経路Ａに断線がある状態であるから、Ａ点はＢ電源端子ＰＳＴ-Ｂから主に電源電圧ＶＤＤを受け、Ｂ点もＢ電源端子ＰＳＴ-Ｂから主に電源電圧ＶＤＤを受ける。この立ち上がりは、寄生容量や寄生抵抗に依存して図のＡ点波形やＢ点波形に示すような波形となる。Ｂ点の立ち上がり波形はＥＤ点から経路Ｂを通って電源電圧ＶＤＤが供給されるのである程度すばやく立ち上がる形となる一方、Ａ点の立ち上がり波形はＥＤ点から経路Ｂを通り、更に電源リングＰＳＲを通って電源電圧ＶＤＤが供給されるのでかなり立ち上がりの遅い形となる。これはＢ点に電源電圧ＶＤＤが供給される経路の寄生容量や寄生抵抗の値に比べて、Ａ点に電源電圧が供給される経路の寄生容量や寄生抵抗が電源リングＰＳＲを通る分大きくなるからである。よってＡ点の立ち上がり波形に比べてＢ点の立ち上がり波形は立ち上がりが早い関係で早く閾値電圧Ｖｔｈを超えるので、制御論理ＥＯＲの出力はある一定期間はハイレベルとなり、Ｃ点の出力波形がＣ点波形のようになる。Ｃ点からの出力はノイズフィルタＮＦを通したとしてもハイレベルを一定期間維持し、ノイズフィルタＮＦの出力であるＤ点の波形は一定期間ハイレベルの状態となる。この一定期間はノイズフィルタのフィルタ幅よりも広い。よって、断線検出レジスタＢＤＲＥＳにハイレベルが出力され、断線状態を示す情報が格納される。この格納された情報は中央演算装置ＣＰＵにて読み出される。このようにＡ点とＢ点の波形差が大きな時に断線があると判断される。
【００２８】
経路Ｂで断線があったときに半導体集積回路装置ＩＣの電源が立ち上がると、Ａ点、Ｂ点、Ｃ点及びＤ点の波形の状態は、経路Ａで断線があったときの半導体集積回路装置ＩＣのＡ点、Ｂ点、Ｃ点及びＤ点の波形の状態で、Ａ点とＢ点の波形の状態を入れ替えたような形となり、その他Ｃ点及びＤ点は同じような波形の状態となる。Ａ点の立ち上がり波形はＥＤ点から経路Ａを通って電源電圧ＶＤＤが供給されるのである程度すばやく立ち上がる形となる一方、Ｂ点の立ち上がり波形はＥＤ点から経路Ａを通り、更に電源リングＰＳＲを通って電源電圧ＶＤＤが供給されるのでかなり立ち上がりの遅い形となる。これはＡ点に電源電圧ＶＤＤが供給される経路の寄生容量や寄生抵抗の値に比べて、Ｂ点に電源電圧が供給される経路の寄生容量や寄生抵抗が電源リングＰＳＲを通る分大きくなるからである。
【００２９】
図４は実施の形態１の半導体集積回路装置を含む電子システムにおいて、段線状態が検出された場合の処理フローを示す図である。
【００３０】
電子システムＥＳ１は半導体集積回路装置ＩＣとデバイスＤ１とデバイスＤ２とを有する。半導体集積回路装置ＩＣがデバイスＤ１及びデバイスＤ２と互いに信号のやり取りを行うことで電子システムＥＳ１全体を制御している。
【００３１】
ステップＳ０にて、半導体集積回路装置ＩＣの電源立ち上げ動作が開始される。この立ち上げ動作開始後にパワーオンリセット信号が内部回路ＩＮ-Ｃに入力される。その後、ステップＳ１において、図３を用いて説明したような形にて、断線検出レジスタＢＤＲＥＳにハイレベルが出力され、断線状態を示す情報が格納され、この格納情報が中央演算装置ＣＰＵに読み出されることにより、Ａ電源端子又はＢ電源端子からの電源電圧ＶＤＤの供給が止まったことが検出される。この検出がある場合はＡ電源端子又はＢ電源端子からの電源電圧ＶＤＤの供給が止まった状態である一方、残る電源端子Ｂ電源端子又はＡ電源端子からの電源電圧ＶＤＤの供給は継続されている状態となる。半導体集積回路装置ＩＣは動作可能な状態ではあるが、Ａ電源端子又はＢ電源端子からの電源電圧ＶＤＤの供給が止まった状態であるために、動作の安全性（信頼性）が落ちた状態となっている。よって、電子システムを安全に動作停止させる必要がある。更に安全な動作停止と共に、半導体集積回路装置ＩＣ内に断線が発生したことを外部に伝えると更によい。この外部に伝えるのは、次に説明するステップＳ２とステップＳ３の間にあるのがよい。
【００３２】
ステップＳ１の後、半導体集積回路装置ＩＣの電源立ち上げ動作が終了する。その後、ステップＳ２として半導体集積回路装置ＩＣは電子システムＥＳ１内に残しておく必要のある様々な情報を何らかの記憶装置（例えば不揮発性メモリＲＯＭ、この時の不揮発性メモリＲＯＭはフラッシュメモリ等の書き換え可能なもので構成される。）に退避させる。
【００３３】
ステップＳ２の後、ステップＳ３として半導体集積回路装置ＩＣは電子システムＥＳ１を安全に動作停止させる。この場合の電子システムＥＳ１の典型例としては自動車が挙げられる。この動作停止の際は、半導体集積回路装置ICはまだ動いているが、その他の電子システムES1の構成要素である、デバイスＤ１及びデバイスＤ２は停止した状態となる。
【００３４】
ステップＳ３の後、ステップＳ４として電子システムＥＳ１が安全に動作停止したことを確認した上で、半導体集積回路装置ＩＣは自身を動作停止させる。よって、電子システムES1が完全に動作停止する。
【００３５】
図４の説明において、電子システムES1の動作に関して説明をしたが、以下のような形に変更することも可能である。電子システムES1を半導体集積回路装置ICと置き換える。デバイスD1やデバイスD2をアナログ回路Analogや論理回路Logicと置き換える（ランダムアクセスメモリRAMや不揮発性メモリROMと置き換えてもよい。）。半導体集積回路装置ICを中央演算装置CPUと置き換える。このように電子システムES1が半導体集積回路装置IC自身であった場合は、中央演算装置CPUが図４における半導体集積回路装置ICの役割を果たす。
【００３６】
経路Ａと経路Ｂが共通のＥＤ点から分岐するような形態となっているが、以下のような形となっていてもよい。外部電源ラインＥ-ＰＬ上のＥＤ点からＡ電源端子ＰＳＴ-Ａに至る経路にある第一サブ外部電源ラインが設けられ、外部電源ラインＥ-ＰＬ上のＥＤ点とは異なる場所の点からＢ電源端子ＰＳＴ-Ｂに至る経路にある第二サブ外部電源ラインが設けられるような形態となっていてもよい。
【００３７】
本実施の形態においては、以下のような作用効果がある。
【００３８】
同一の電源電圧ＶＤＤを受けるＡ電源端子ＰＳＴ-Ａ及びＢ電源端子ＰＳＴ-Ｂと断線検出回路ＢＤＣとを半導体集積回路装置ＩＣは有する。断線検出回路ＢＤＣはＡ電源端子ＰＳＴ-Ａ及びＢ電源端子ＰＳＴ-Ｂから電源電圧ＶＤＤを受ける。Ｂ電源端子ＰＳＴ-Ｂからの電源電圧ＶＤＤの供給が継続されている状態で、Ａ電源端子ＰＳＴ-Ａに対する電源電圧ＶＤＤの供給が途絶えたことを断線検出回路ＢＤＣが検出した場合は、半導体集積回路装置ＩＣの動作を止める様に制御される。
【００３９】
半導体集積回路装置ＩＣの外部電源端子として設けられる電源端子を２つ以上（Ａ電源端子ＰＳＴ-ＡとＢ電源端子ＰＳＴ-Ｂ）設けて、１つの端子からの電源電圧ＶＤＤの供給が断線にて途絶えたとしても、もう一つの端子からの電源電圧ＶＤＤの供給があることで半導体集積回路装置ＩＣの動作の安全性が保障される。更に高いレベルにて半導体集積回路装置ＩＣの動作を保障するために、１つの端子からの電源電圧ＶＤＤの供給が断線にて途絶えたことを検出し、半導体集積回路装置ＩＣの動作を止めるように制御するような態様となっている。この制御の典型例としては、１つの端子からの電源電圧ＶＤＤの供給が断線にて途絶えたことを検出した場合（ステップＳ１）、必要な情報を退避させ（ステップＳ２）、半導体集積回路装置ＩＣにて制御されている電子システムＥＳ１の動作を止め（ステップＳ３）、最終的に半導体集積回路装置ＩＣの動作もとめる等のフェールセーフ的な制御動作（ステップＳ４）である。上述したようなフェールセーフ的な制御動作を行うためには、電源電圧ＶＤＤを供給するための半導体集積回路装置ＩＣの外部端子を２つ以上（Ａ電源端子ＰＳＴ-ＡとＢ電源端子ＰＳＴ-Ｂ）必要であり、更に１つの端子からの電源電圧ＶＤＤの供給が断線にて途絶えたことを検出し、この検出状態を保持する断線検出回路ＢＤＣが半導体集積回路装置ＩＣに必要である。
【００４０】
半導体集積回路装置ＩＣの電源が立ち上がる際のＡ点とＢ点の波形を、断線検出回路ＢＤＣが比較することで、Ａ点とＢ点の波形差が大きな時に断線があると判断される形となっている。
【００４１】
断線が電源立ち上げ処理が始まってから早い段階にて検出されることで、半導体集積回路装置ＩＣの消費電流が低い状態にて、半導体集積回路装置ＩＣの動作を止めるような制御が可能となる。これは断線の検出を中央演算装置ＣＰＵが早い段階にて読み出すことで、半導体集積回路装置ＩＣの消費電流を上げない制御を中央演算装置ＣＰＵが指示することができるからである。このことで、断線していない１つの端子からの電源電圧ＶＤＤの供給でも半導体集積回路装置ＩＣが動作可能となり、電力供給不足により誤動作を引き起こされるリスクを回避できる。パワーオンリセット信号が内部回路ＩＮ-Ｃに入力された状態の直後は、消費電流が低い状態であり、電力供給不足により誤動作を引き起こされるリスクを回避できる。
【００４２】
断線検出回路ＢＤＣが入力電圧比較回路ＩＰＳＣＣと断線検出レジスタＢＤＲＥＳとを有し、入力電圧比較回路ＩＰＳＣＣの制御論理ＥＯＲは、Ａ点からの入力の信号レベルの閾値電圧Ｖｔｈに対する到達有無と、Ｂ点からの入力の信号レベルの閾値電圧Ｖｔｈに対する到達有無に基づいて、制御論理ＥＯＲの出力レベルが変更される態様となっている。
【００４３】
Ａ点からの入力の信号レベルの閾値電圧Ｖｔｈに対する到達有無と、Ｂ点からの入力の信号レベルの閾値電圧Ｖｔｈに対する到達有無に基づいて、制御論理ＥＯＲの出力レベルが変更される態様となっていることで、断線がある場合は電源リングＰＳＲを通ってきた制御論理ＥＯＲに対する入力の信号の立ち上がりが、電源リングＰＳＲを通らない制御論理ＥＯＲに対する入力の信号の立ち上がりよりも遅くなることで、制御論理の出力レベルが変更される。このことで断線を効果的に検出できる。
【００４４】
制御論理ＥＯＲからの出力を受けるノイズフィルタＮＦを有する。このことで、電源電圧ＶＤＤに重畳される各種のノイズや、経路Ａと経路Ｂとの間の寄生抵抗や寄生容量の違いに起因するＡ点やＢ点での電源立ち上がり波形の違いや、ラインＬ１とラインＬ２でのとの間の寄生抵抗や寄生容量の違いに起因する制御論理ＥＯＲに入力される信号波形の違いに起因して、制御論理ＥＯＲの出力レベルが変更されることで、断線検出の誤検出が発生するのを抑えている。上述の起因により制御論理ＥＯＲの出力レベルが変更されるのは短時間の変更となるために、ノイズフィルタＮＦのローパスフィルタ的な効果により変更がない状態の信号がＤ点から出力されるからである。特にノイズフィルタＮＦの抵抗Ｒと容量Ｃによりこの効果を発生する。
【００４５】
ノイズフィルタＮＦは容量Ｃ及び抵抗Ｒに接続されたヒステリシス比較器ＨＣを有する。ヒステリシス比較器ＨＣにより、ノイズフィルタの出力がハイレベルになる比較値とローレベルになる比較値が異なる形となり、よりノイズに強くなる。
【００４６】
ラッチ回路ＬＴにパワーオンリセット信号ＰＯＲが入力されることで、ラッチ回路ＬＴから非断線状態を表す信号が断線検出レジスタＢＤＲＥＳに格納される。ラッチ回路ＬＴの信号入力端子に段線状態を表す信号が固定的に入力され、ノイズフィルタＮＦの出力がクロック入力端子に入力される。パワーオンリセット信号ＰＯＲにより、入力電圧比較回路ＩＰＳＣＣの出力は非断線状態にされる。更にラッチ回路ＬＴの信号入力端子に段線状態を表す信号が固定的に入力され、ノイズフィルタＮＦの出力がクロック入力端子に入力されることで、１度でも段線状態が検出されたら確実にラッチ回路ＬＴが段線状態を示す信号を出力し、断線検出レジスタＢＤＲＥＳに確実に断線状態を示す情報が格納される。
【００４７】
（実施の形態２）
図５は実施の形態２の半導体集積回路装置を含む電子システムにおいて、段線状態が検出された場合の処理フローを示す図である。
【００４８】
電子システムＥＳ２はシステムＬＳＩとしての半導体集積回路装置ＳｏＣ、半導体集積回路装置ＩＣとデバイスＤ１とデバイスＤ２とを有する。半導体集積回路装置ＳｏＣが半導体集積回路装置ＩＣ、デバイスＤ１及びデバイスＤ２と互いに信号のやり取りを行うことで電子システムＥＳ２全体を制御している。
【００４９】
ステップＳ０とステップＳ１は実施の形態１と同じであるが、ステップＳ１の後にステップＳ２及びステップＳ５が実施される。実施の形態１と同様のステップＳ２の後に、ステップＳ６が実施される。ステップＳ６とステップＳ５の後にステップＳ７が実施される。ステップＳ７の後、ステップＳ８が実施される。
【００５０】
ステップＳ１の後、以下のような形にてステップＳ５が実施される。半導体集積回路装置ＩＣは、断線検出レジスタＢＤＲＥＳに格納された断線検出結果を、システムＬＳＩとしての半導体集積回路装置ＳｏＣに伝える。
【００５１】
ステップＳ２の後、以下のような形にてステップＳ６が実施される。半導体集積回路装置ＩＣは、電子システムＥＳ２にとって必要な情報の退避完了を、半導体集積回路装置ＳｏＣに伝える。
【００５２】
ステップＳ５及びステップＳ６の後、ステップＳ７として、半導体集積回路装置ＳｏＣは電子システムＥＳ２を安全に動作停止させる。この電子システムＥＳ２が停止する際に半導体集積回路装置ＩＣも停止される。この場合の電子システムＥＳ２の典型例としては自動車が挙げられる。この動作停止の際には、半導体集積回路装置ＳｏＣはまだ動いている状態である。その他の電子システムＥＳ２の構成要素である、デバイスＤ１、デバイスＤ２、及び半導体集積回路装置ＩＣは動作停止された状態となる。
【００５３】
ステップＳ７の後、ステップＳ８として、電子システムＥＳ２が安全に動作停止したことを確認した上で、半導体集積回路装置ＳｏＣは自身を動作停止させる。よって電子装置ＥＳ２が完全に動作停止する。
尚、ステップＳ２が実施の形態１と同様であるとの記載を行ったが、ステップＳ２を以下のようなステップＳ２１とし、さらにステップＳ５とステップＳ７の間にステップＳ９として以下のようなステップがあってもよい。ステップＳ２１は、半導体集積回路装置ＩＣ内に記憶しておくべき各種情報（半導体集積回路装置ＩＣ内に関する情報）を何らかの記憶装置（例えば不揮発性メモリ、この時の不揮発性メモリはフラッシュメモリ等の書き換え可能なもので構成される。）退避させるステップである。さらにステップＳ９としてステップＳ５の後、半導体集積回路装置ＳｏＣは電子システムＥＳ２内に残しておく必要のある様々な情報（半導体集積回路装置ＩＣ外の電子システムＥＳ２に関する情報）を何らかの記憶装置に退避させる。その後ステップＳ９とステップＳ６の処理終了を確認して、ステップＳ７に進む形でもよい。
【００５４】
さらに、ステップＳ７及びステップＳ８を以下に示すようなステップＳ７１に置き換えてもよい。
ステップＳ５とステップＳ６の後、半導体集積回路装置ＳｏＣは、半導体集積回路装置ＩＣの動作を停止させ、半導体集積回路装置ＩＣを用いる機能を用いないで、電子システムＥＳ２の動作を続行させるステップＳ７１を実行してもよい。この場合の典型例としては、電子システムＥＳ２は自動車であり、半導体集積回路装置ＩＣはカーナビ制御用の半導体集積回路装置であり、ステップＳ７１にてカーナビが用いられない形となる。
【００５５】
本実施の形態のように、電子システムＥＳ２全体が半導体集積回路装置ＩＣによって制御されているのではなく、半導体集積回路装置ＬＳＩによって制御されている場合でも、ステップＳ６やステップＳ５の後に、ステップＳ７が実施されることにより、半導体集積回路装置ＩＣの動作の安全性を高めることができ、電子システムＥＳ２の動作の安全性を高めることができる。
【００５６】
（実施の形態３）
図６は実施の形態３の半導体集積回路装置の構成図である。
【００５７】
実施の形態１の半導体集積回路装置ＩＣとの違いは、本実施の形態の半導体集積回路装置ＩＣ２はプルダウン回路ＰＤＣをさらに有していることである。プルダウン回路ＰＤＣは、ＮＭＯＳトランジスタＮＭＯＳ１と、ＮＭＯＳトランジスタＮＭＯＳ２とインバータＩＮＶとアンドＡＮＤとを有している。ＮＭＯＳトランジスタＮＭＯＳ１のドレインはＡ電源ラインＡ−ＰＬに接続され、ＮＭＯＳトランジスタＮＭＯＳ１及びＮＭＯＳトランジスタのゲートはＥ点に接続されている。ＮＭＯＳトランジスタＮＭＯＳ１及びＮＭＯＳトランジスタＮＭＯＳ２のソースにはグランド電圧ＧＮＤが供給され、ＮＭＯＳトランジスタＮＭＯＳ２のドレインはＢ電源ラインＢ−ＰＬに接続されている。インバータＩＮＶには所定の制御信号が入力され、インバータＩＮＶの出力と所定の制御信号がアンドＡＮＤに入力されて、アンドＡＮＤの出力がＥ点に出力される。
【００５８】
図７は実施の形態３の半導体集積回路装置の動作を表す図である。図７の左側のグラフは未断線時のＡ点、Ｂ点、Ｃ点及びＤ点の動作状態を表し、７３の右側のグラフは経路Ａに断線があったときのＡ点、Ｂ点、Ｃ点及びＤ点の動作状態を表す。
【００５９】
以下に示すように、半導体集積回路装置ＩＣ２の電源が立ち上がる際のＡ点とＢ点の波形を、断線検出回路ＢＤＣが比較することで、Ａ点とＢ点の波形差が大きな時に断線があると判断される。
【００６０】
未断線時に半導体集積回路装置ＩＣ２の電源が立ち上がると、パワーオンリセット信号ＰＯＲがラッチ回路ＬＴに入力されることで、非断線状態（ローレベル）を示す信号がラッチ回路ＬＴから出力され、断線検出レジスタＢＤＲＥＳにローレベルが出力され、非断線状態を示す情報が格納される。パワーオンリセット信号ＰＯＲは他の内部回路ＩＮ−Ｃにも供給され、半導体集積回路装置ＩＣ２全体をリセットする。次に、図に示すように、Ａ点の電源電圧ＶＤＤ及びＢ点の電源電圧ＶＤＤが立ち上がる。未断線状態であるから、Ａ点はＡ電源端子ＰＳＴ−Ａから主に電源電圧ＶＤＤを受け、Ｂ点はＢ電源端子ＰＳＴ−Ｂから主に電源電圧ＶＤＤを受ける。この立ち上がりは、もしプルダウン回路ＰＤＣが無いとしたら、寄生容量や寄生抵抗に依存して図のＡ点波形やＢ点波形に示すような点線にて示した波形となる。これは図３にて示したＡ点の立ち上がり波形やＢ点の立ち上がり波形と同じである。現実にはプルダウン回路ＰＤＣがあるために、以下のようになる。初めに、プルダウン回路ＰＤＣにはローレベルの信号が入力されている。よってアンドＡＮＤの一方にはローレベルの信号が入力され、アンドＡＮＤの他方にはインバータＩＮＶにより反転されたハイレベルの信号が入力されることにより、Ｅ点の信号レベルはローレベルとなる。次にプルダウン回路ＰＤＣに入力される信号がハイレベルに変更される。よってアンドＡＮＤの一方にはハイレベルの信号が入力される。アンドＡＮＤの他方にはインバータＩＮＶにより反転されたローレベルの信号が入力されるが、インバータＩＮＶは所定の遅延時間を有しているので、インバータＩＮＶの出力は所定の遅延時間だけハイレベルとなる。よって、アンドＡＮＤの出力は、所定の遅延時間に相当するだけハイレベルとなった後、ローレベルに戻るため、Ａ点波形やＢ点波形に示したような、少しの間だけハイレベルとなる信号がＥ点に発生する。この少しの間だけハイレベルとなることにより、ＮＭＯＳトランジスタＮＭＯＳ１やＮＭＯＳトランジスタＮＭＯＳ２がオンする。よって主にＡ電源端子ＰＳＴ−ＡからＡ点に供給される電源電圧ＶＤＤやＢ電源端子ＰＳＴ−ＢからＢ点に供給される電源電圧ＶＤＤがグランドに抜けるため、Ａ点波形やＢ点波形の実線にて示すように少しの間のハイレベル期間においては、Ａ点やＢ点の波形はほぼ一定となる。よってＡ点の立ち上がり波形とＢ点の立ち上がり波形は殆ど同じような形となって重なり合うから、制御論理ＥＯＲの出力はほぼローレベルとなり、Ｃ点の出力波形がＣ点波形のようになる。ここで閾値電圧Ｖｔｈは制御論理ＥＯＲの閾値電圧である。Ｃ点からの出力はノイズフィルタＮＦのフィルタリングにより僅かな期間にハイレベルにあるＣ点の信号もローレベルとされ、ノイズフィルタＮＦの出力であるＤ点の波形はずっとローレベルの状態となる。この僅かな期間はノイズフィルタのフィルタ幅よりも狭い。よって断線検出レジスタＢＤＲＥＳは非断線状態を示す情報が格納されたままとなる。このようにＡ点とＢ点の波形差が小さな時は断線がないと判断される。
【００６１】
経路Ａに断線があったときに半導体集積回路装置ＩＣ２の電源が立ち上がると、パワーオンリセット信号ＰＯＲがラッチ回路ＬＴに入力されることで、非断線状態（ローレベル）を示す信号がラッチ回路ＬＴから出力され、断線検出レジスタＢＤＲＥＳにローレベルが出力され、非断線状態を示す情報が格納される。パワーオンリセット信号ＰＯＲは他の内部回路ＩＮ−Ｃにも供給され、半導体集積回路装置ＩＣ２全体をリセットする。次に図に示すように、Ａ点の電源電圧ＶＤＤ及びＢ点の電源電圧ＶＤＤが立ち上がる。経路Ａに断線がある状態であるから、Ａ点はＢ電源端子ＰＳＴ−Ｂから主に電源電圧ＶＤＤを受け、Ｂ点もＢ電源端子ＰＳＴ−Ｂから主に電源電圧ＶＤＤを受ける。この立ち上がりは、もしプルダウン回路ＰＤＣが無いとしたら、寄生容量や寄生抵抗に依存して図のＡ点波形やＢ点波形の点線に示すような波形となる。これはＢ点の立ち上がり波形はＥＤ点から経路Ｂを通って電源電圧ＶＤＤが供給されるのである程度すばやく立ち上がる形となる一方、Ａ点の立ち上がり波形はＥＤ点から経路Ｂを通り、更に電源リングＰＳＲを通って電源電圧ＶＤＤが供給されるのでかなり立ち上がりの遅い形となるからである。Ｂ点に電源電圧ＶＤＤが供給される経路の寄生容量や寄生抵抗の値に比べて、Ａ点に電源電圧が供給される経路の寄生容量や寄生抵抗が電源リングＰＳＲを通る分大きい。さらに先ほど説明したようにＥ点に少しの間だけハイレベルな信号が発生する。このハイレベル期間においては、Ｂ点ではＢ点に近いＢ電源端子ＰＳＴ−Ｂから電源電圧ＶＤＤが供給されるためにＢ点の信号レベルはほぼ一定である一方、Ａ点ではＡ点から遠いＢ電源端子ＰＳＴ−Ｂから電源リングＰＳＲを介して電源電圧ＶＤＤが供給されるために、Ａ点の信号レベルは下がっていく。よって実施の形態１で図３を用いて説明した時よりも、Ａ点の立ち上がり波形が閾値電圧Ｖｔｈに到達する時間と、Ｂ点の立ち上がり波形が閾値電圧Ｖｔｈに到達する時間の差がさらに大きくなる。よって制御論理ＥＯＲの出力はかなり長い時間ハイレベルとなり、Ｃ点の出力波形がＣ点波形のようになる。Ｃ点からの出力はノイズフィルタＮＦを通したとしてもハイレベルをかなり長い時間維持し、ノイズフィルタＮＦの出力であるＤ点の波形はかなり長い時間ハイレベルの状態となる。このかなり長い時間はノイズフィルタのフィルタ幅よりも広い。よって、断線検出レジスタＢＤＲＥＳにハイレベルが出力され、断線状態を示す情報が格納される。この格納された情報は中央演算装置ＣＰＵにて読み出される。このようにＡ点とＢ点の波形差が大きな時に断線があると判断される。
【００６２】
経路Ｂで断線があったときに半導体集積回路装置ＩＣ２の電源が立ち上がると、Ａ点、Ｂ点、Ｃ点及びＤ点の波形の状態は、経路Ａで断線があったときに半導体集積回路装置ＩＣ２のＡ点、Ｂ点、Ｃ点及びＤ点の波形の状態で、Ａ点とＢ点の波形の状態を入れ替えたような形となり、その他Ｃ点及びＤ点は同じような波形の状態となる。よってＡ点の立ち上がり波形が閾値電圧Ｖｔｈに到達する時間は、Ｂ点の立ち上がり波形が閾値電圧Ｖｔｈに到達する時間よりもかなり早くなる。
【００６３】
このように、リセット回路を設けることで、少しの間だけハイレベルとなる信号がＥ点に発生する。この少しの間のハイレベル期間に断線した経路においては、Ａ点またはＢ点の信号レベルが下がるために、Ｃ点の出力波形がかなり長い期間ハイレベルを維持する。よってより確実に断線検出が行える。
【００６４】
（実施の形態４）
図８は実施の形態４の半導体集積回路装置の構成図である。
【００６５】
本実施の形態の半導体集積回路装置ＩＣ３の実施の形態１の半導体集積回路装置ＩＣとの違いは、断線検出回路ＢＤＣ１と断線検出回路ＢＣＤ２とを有することである。断線検出回路ＢＤＣ１は入力電圧比較回路ＩＰＳＣＣ１や断線検出レジスタＢＤＲＥＳ１を有する。断線検出回路ＢＤＣ２は入力電圧比較回路ＩＰＳＣＣ２や断線検出レジスタＢＤＲＥＳ２を有する。入力電圧比較回路ＩＰＳＣＣ１や入力電圧比較回路ＩＰＳＣＣは入力電圧比較回路ＩＰＳＣＣと同じ構成である。断線検出レジスタＢＤＲＥＳ１や断線検出レジスタＢＤＲＥＳ２は断線検出レジスタＢＤＲＥＳと同じ構成である。よって、断線検出回路ＢＤＣ１や断線検出回路ＢＤＣ２は断線検出回路ＢＣＤと同じ構成である。
【００６６】
断線検出回路ＢＤＣ１はＢ点よりもＡ点の近くに配置されており、Ａ点の近傍に配置されている。断線検出回路ＢＤＣ２はＡ点よりもＢ点の近くに配置されており、Ｂ点の近傍に配置されている。入力電圧比較回路ＩＰＳＣＣ１はＡ点からラインＬ１を介して一方の入力を受け、Ｂ点からラインＬ２を介して他方の入力を受ける。入力電圧比較回路ＩＰＳＣＣ２はＡ点からラインＬ３を介して一方の入力を受け、Ｂ点からラインＬ４を介して他方の入力を受ける。
【００６７】
外部電源ラインＥ−ＰＬのＥＤ点からＡ点までの経路に断線があった場合は、Ａ点近傍の電源リングＰＳＲから電源電圧ＶＤＤを受ける断線検出回路ＢＤＣ１が不安定な動作する恐れがあり、断線検出回路ＢＤＣ１が正常に断線を検出できない恐れがある。この問題は、Ｂ点近傍の電源リングＰＳＲから電源電圧ＶＤＤを受ける断線検出回路ＢＤＣ２はあまり不安定な動作とならず、断線検出回路ＢＤＣ２が正常に断線を検出できるために対処できる。外部電源ラインＥ−ＰＬのＥＤ点からＢ点までの経路に断線があった場合は、Ｂ点近傍の電源リングＰＳＲから電源電圧ＶＤＤを受ける断線検出回路ＢＤＣ２が不安定な動作する恐れがあり、断線検出回路ＢＤＣ２が正常に断線を検出できない恐れがある。この問題は、Ａ点近傍の電源リングＰＳＲから電源電圧ＶＤＤを受ける断線検出回路ＢＤＣ１はあまり不安定な動作とならず、断線検出回路ＢＤＣ１が正常に断線を検出できるために対処できる。このように実施の形態１と比べて、より確実に断線を検出できる。
【００６８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００６９】
ＭＣＵ  マイクロコンピュータ
ＣＰＵ  中央演算装置
ＲＡＭ  ランダムアクセスメモリ
ＲＯＭ  不揮発性メモリ
Ｌｏｇｉｃ  論理回路
Ａｎａｌｏｇ  アナログ回路
ＩＣ  半導体集積回路装置
ＩＰＳＣＣ  入力電圧比較回路
ＢＤＲＥＳ  断線検出レジスタ
ＢＤＣ  断線検出回路
ＰＳＴ−Ａ  Ａ電源端子
ＰＳＴ−Ｂ  Ｂ電源端子
ＰＳＲ  電源リング
ＥＯＲ  制御論理
ＮＦ  ノイズフィルタ
ＬＴ  ラッチ回路
ＥＳ１  電子システム
ＥＳ２  電子システム
ＰＤＣ  プルダウン回路
ＩＰＳＣＣ１  入力電圧比較回路
ＢＤＲＥＳ１  断線検出レジスタ
ＢＤＣ１  断線検出回路
ＩＰＳＣＣ２  入力電圧比較回路
ＢＤＲＥＳ２  断線検出レジスタ
ＢＤＣ２  断線検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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