(57)【要約】【課題】  半導体装置（ＵＭＯＳＦＥＴ）の特性を向上させる技術を提供する。【解決手段】  ＵＭＯＳＦＥＴにおいて、エピタキシャル成長膜をトレンチ側壁に均一な膜厚で成長させるために、成長面として最適な方向にチャネルを配置する。たとえば、＜１１−２０＞方向に４°オフ、｛０００１｝面を主面とするＳｉＣ基板に対しては、チャネル面が｛１−１００｝面となるようにトレンチを形成する。これによりトレンチの｛１−１００｝面が露出した側壁には均一な膜厚でのエピタキシャル成長が可能になる。この結果、チャネル抵抗の不均一性や、ゲート絶縁膜の絶縁不良が起こらないようになり、歩留まりが向上する。【選択図】  図２
2014003191.tif 000002
【特許請求の範囲】
【請求項１】
基板の第一面側に、オフ角方向と平行な２つの面とその他２つ以上の面で構成されるトレンチと、トレンチ内壁にエピタキシャル成長層と、を有することを特徴とする半導体装置。
【請求項２】
前記トレンチのオフ角方向と平行な２つの面の１つ当たりの面積がその他のどの面の面積よりも大きいことを特徴とする半導体装置。
【請求項３】
トレンチのオフ角方向と平行な２つの面で構成されるチャネル領域と、
基板の第１面側の上部に配置された第１導電型の第１ソース領域と、
前記第１ソース領域下部に配置する第２導電型の第１半導体領域であって、チャネル領域を有する第１半導体領域と、
前記第１半導体領域に接する前記第１導電型の第２半導体領域と、
前記チャネル領域の上部にゲート絶縁膜を介して配置されたゲート電極と、
前記第１半導体領域中に配置された前記第２導電型の埋込み半導体領域と、
を有することを特徴とする半導体装置。
【請求項４】
前記第１ソース領域は、第１配線に接続されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２半導体領域は、前記基板の第２面側に配置されたドレイン電極と接続されていることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記トレンチのオフ角方向と平行な２つの面以外でゲート電極がゲート絶縁膜と接触しないことを特徴とする請求項８記載の半導体装置。
【請求項７】
トレンチのオフ角方向と平行な２つの面で構成されるチャネル領域と、
基板の第１面側の上部に配置された第１導電型の第１ソース領域と、
前記第１ソース領域下部に配置する第２導電型の第１半導体領域であって、チャネル領域を有する第１半導体領域と、
前記第１半導体領域に接する前記第２導電型の第２半導体領域と、
前記チャネル領域の上部にゲート絶縁膜を介して配置されたゲート電極と、
前記第１半導体領域中に配置された前記第２導電型の埋込み半導体領域と、
を有することを特徴とする半導体装置。
【請求項８】
前記第１ソース領域は、第１配線に接続されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第２半導体領域は、前記基板の第２面側に配置されたドレイン電極と接続されていることを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記トレンチのオフ角方向と平行な２つの面以外でゲート電極がゲート絶縁膜と接触しないことを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にＵＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に適用して有効な技術に関する。
【背景技術】
【０００２】
地球環境保全を背景に，温室効果ガスの一つといわれる二酸化炭素の排出量削減が求められている。そのため，あらゆる電子機器の省電力化の要請が高まっている。その中でも，大電力を消費する鉄道，自動車，電力分野での要請は強く，これらの電力を制御する半導体パワーデバイスの省電力化が求められている。トランジスタやダイオードなどのパワーデバイスは電力損失を低減するために，オン抵抗の削減が課題とされている。そのような中，炭化珪素（ＳｉＣ：Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ）を利用したパワーデバイスが注目を集めている。ＳｉＣは多様なポリタイプを示す材料であるが，その一つ，４Ｈ−ＳｉＣは現在主に用いられるＳｉと比較して絶縁破壊強度が約１０倍大きい。このために，各種半導体装置において、Ｓｉと同じ耐圧仕様であれば，ドリフト層の厚みを１／１０にすることができる。このことは，Ｐｏｉｓｓｏｎ方程式より，キャリア濃度を１００倍にできることを意味する。キャリア濃度によらず移動度が一定とすると，ドリフト層の抵抗を二桁から三桁程度小さく出来ることになる。さらに，ＭＯＳＦＥＴの場合，インバータ適用において，スイッチング損失が小さいことも利点として挙げられる。つまり従来のＳｉパワーデバイスより大幅な省電力化が期待できる。さらに，物性的に高温動作も可能であることから，冷却系を縮小できて，システム全体としても小型化できる。ただし，現在のところ，基板価格がネックとなり，Ｓｉのシステムと比べて割高である。将来的には，基板の大口径化によりチップ単価が下がり，さらに，冷却系のコストダウンもできるので，総合的にＳｉＣパワーデバイスが優位になると考えられる。
【０００３】
このような中、スイッチング素子としてＭＯＳＦＥＴの開発がなされている。ＭＯＳＦＥＴは原理的にノーマリオフ動作が可能で使い勝手がよく，広範囲での利用が期待されている。ＭＯＳＦＥＴでは高い耐圧性能が求められるため，縦型構造が採用される。縦型構造にはウェハ平面をチャネルに利用するプレーナ型と，トレンチを形成し，トレンチの側壁をチャネルに利用するトレンチ型の２種類がある。トレンチ型ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）は高集積化が可能であるが面方位依存性があるので、その方向を同定する方法（例えば特許文献１参照）や、トレンチの形成方法（例えば特許文献２参照）、トレンチ底部にかかる電界を緩和する方法（例えば特許文献３、４参照）などが提案されているが、チャネル面の形成方法にも注意を要する。ＭＯＳＦＥＴは深さ１０から１００ｎｍオーダーの極表面がチャネルで，移動度やその直上に形成されるゲート絶縁膜信頼性などの性能は表面状態に敏感だからである。そのため，ゲート絶縁膜形成直前に表面処理が実施される。表面処理の方法として，エピタキシャル成長などが挙げられる。エピタキシャル成長は犠牲酸化，水素エッチングなどの表面層の除去方法とは異なり，ＳｉＣ膜を成長させる手法である。特に，ＵＭＯＳＦＥＴの場合，チャネル面をドライエッチングで形成するので，プレーナ型以上にプロセスによるダメージが大きく，表面処理プロセスの適用効果は大きいと考えられる。表面処理方法を適用することで，ＳｉＣ−ＭＯＳＦＥＴの性能向上が期待できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１８７９６６
【特許文献２】特開２００９−２８９９８７
【特許文献３】特開２００９−２７８０６７
【特許文献４】特開２００９−１１７４９３
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、パワーデバイスについての研究・開発に従事しており、上記ＵＭＯＳＦＥＴなどのオン抵抗低減、ゲート絶縁膜の信頼性向上など、特性の向上について検討している。その手段にエピタキシャル成長プロセスの適用を検討しているが、次に挙げる課題がある。エピタキシャル成長プロセスに用いる基板は現在主に４Ｈ―ＳｉＣ、４°オフ基板が用いられているため、トレンチを形成すると、トレンチ側壁およびウェハ表面で結晶面が異なる。たとえば、一般的に用いられる＜１１−２０＞方向に４°オフ、｛０００１｝面を主面とするＳｉＣ基板に矩形のトレンチを形成すると、図２１のようにトレンチの側壁で４面、ウェハ主面とトレンチ底面の合計６つの面が現れる。ウェハ主面とトレンチ底面は結晶学的にどちらも｛０００１｝面である。トレンチ側壁の結晶面の同定には注意を要する。図中のＡ面、Ｂ面は｛１−１００｝面であるがＣ面とＤ面は｛１１−２０｝面からそれぞれ４度と−４度傾いた面となり、６つの面は３種類の面から構成される。
【０００６】
発明者らの実験結果によれば、エピタキシャル成長の成長レートは結晶面に強く依存するため、このようなトレンチ構造に均一な膜厚でエピタキシャル成長をすることは困難である。この膜厚不均一性は、ＵＭＯＳＦＥＴにエピタキシャル成長しようとする場合、チャネルの不均一性やその直上に形成されるゲート酸化膜の絶縁不良を引き起こし、歩留まりを低下させてしまう課題がある。
【課題を解決するための手段】
【０００７】
エピタキシャル成長膜をトレンチ側壁に均一な膜厚で成長させるために、成長面として最適な方向にチャネルを配置する。たとえば、＜１１−２０＞方向に４°オフ、｛０００１｝面を主面とするＳｉＣ基板に対しては、チャネル面が｛１−１００｝面となるようにトレンチを形成する。これによりトレンチの｛１−１００｝面が露出した側壁には均一な膜厚でのエピタキシャル成長が可能になる。この結果、チャネル抵抗の不均一性や、ゲート絶縁膜の絶縁不良が起こらないようになり、歩留まりが向上する。
【発明の効果】
【０００８】
本発明によれば、半導体装置のエピ成長プロセスにおけるプロセス尤度を向上させ、歩留まりを向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１の半導体装置の要部平面図である。
【図２】実施の形態１の半導体装置の要部断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程中の要部断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態２の半導体装置の要部平面図である。
【図２０】実施の形態３の半導体装置の要部断面図である。
【図２１】４Ｈ―ＳｉＣ、４°オフ基板基板上の面方位を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明を示す実施の形態について詳細に説明する。
【００１１】
（実施の形態１）
［構造説明］
図１および図２を参照しながら、本実施の形態の半導体装置（ＵＭＯＳＦＥＴ）の構成について説明する。図１は、本実施の形態の半導体装置の要部断面図である。図２は、図１のＡ−Ａ‘上の断面図である。
【００１２】
図１に示すように、本実施の形態は、図１中に破線で囲んだ矩形領域であるセル領域が、Ｘ方向（図中横方向、左右方向）およびＹ方向（図中縦方向、上下方向）に線対称に繰り返し配置されている。このセル領域をＸ方向およびＹ方向に複数配置することで、一つの半導体装置（ＵＭＯＳＦＥＴ）が構成される。なお、半導体装置（ＵＭＯＳＦＥＴ）を構成する複数のセル領域をセルアレイ領域（アレイ領域、アレイ）と呼ぶことがある。また、なお、図１中においては、３行３列（３×３）の９つのセル領域しか示していないが、９以上のセル領域を用いて半導体装置（ＵＭＯＳＦＥＴ）を構成してもよいし、９未満のセル領域で半導体装置（ＵＭＯＳＦＥＴ）を構成してもよい。
【００１３】
以下に説明する半導体装置は、ＳｉＣ基板（１１０）上にドリフト層と呼ばれるＳｉＣをエピタキシャル成長させた膜（１０９）を堆積させた、基板上に形成される。一つのセル領域の中心部には、図２で示されたゲート電極（１０１）が配置されている。図２にしめす（１０１）がゲート電極で、不純物を添加した多結晶シリコンまたはタングステンなどの高融点金属材料などを用いる。材料の選択は製造プロセスおよび各材料の仕事関数など設計事項である。図に示す（１０２）がゲート絶縁膜（１０２）でＳｉＯ２などの熱酸化膜、堆積膜やアルミナなどの高誘電率誘電体材料を用いてもよく、これらを積層させても単層で使用してもよい。図中ではゲート絶縁膜（１０２）としてこれをひと塊りとして示してある。図に示す（１０３）がＳｉＣエピタキシャル成長膜（１０３）である。図に示す（１０４）がｐボディ領域である。図に示す（１０５）がｎ＋領域である。図に示す（１０６）がｐ＋領域である。これらはソース抵抗、その上に形成されるシリサイド層のシリサイド抵抗、ｐボディ領域の電位維持性能や閾値電圧、またはその上のソース電極（１０７）との密着性能などの設計に合わせて不純物濃度を調整する。図に示す（１０７）がソース電極（１０７）であり、アルミニウムなどの金属材料を用いるが特に低抵抗であることが望ましく、その下のシリサイド層との密着性も併せて高いと望ましい。図中では特に触れていないが、このソース電極とウェハとの界面にはＮｉなどの金属材料とＳｉＣを化学反応させたシリサイド層を設け、ソース電極（１０７）とウェハとの電気的コンタクトをオーミックコンタクトとしてある。ウェハ下部も同様に電気的コンタクトをオーミックとするためのシリサイド層を設け、その上にＮｉ、Ｔｉなどの金属材料を接続しドレイン電極（１０８）としている。
【００１４】
この半導体装置は一般にトレンチ型ＭＯＳＦＥＴまたはＵＭＯＳＦＥＴなどと呼ばれており、ゲート電極に印加する電圧を制御することで、ソース電極（１０７）とドレイン電極（１０８）間での抵抗値を構成するチャネル抵抗を制御する。極端な場合、このチャネル抵抗を非常に大きくすることで、ソース電極（１０７）とドレイン電極（１０８）間での電流を小さくする（オフ動作）。逆に、このチャネル抵抗を非常に小さくすることで、ソース電極（１０７）とドレイン電極（１０８）での電流を大きくする（オン動作）。つまり、ソース電極（１０７）とドレイン電極（１０８）の端子間で電流のスイッチをオン／オフしており、この特性をもって、一般にスイッチング素子などと呼ばれる。ＵＭＯＳＦＥＴはスイッチング素子の一形態であり、他にＤＭＯＳＦＥＴ（二重拡散型ＦＥＴ）などがあるが、その説明はここでは省略する。
【００１５】
オン動作の原理について説明する。正の電圧がドレイン電極（１０８）に印加される一方でソース電極は０Ｖなので、ドレイン電極（１０８）からソース電極（１０７）に向かって電流が流れる。キャリアである電子の流れはこの逆向きである。ゲート電極に正の電圧が印加されると、トレンチ側壁に成長させたエピタキシャル層（１０３）にチャネルと呼ばれる自由電子層が形成される。このため、ドレイン電極（１０８）、基板（１１０）、ドリフト層（１０９）と流れてきた電流は、チャネル領域を経てｎ＋層（１０５）を通り、ソース電極（１０７）へと抜けてゆく。これがオン動作の原理である。一方で、一般的なＭＯＳＦＥＴではゲート電極が０Ｖのときにはチャネルが形成されない。また、ドリフト層（１０３）とｐボディ層（１０４）との間に形成されるｐｎ接合によって、電流が遮断される。これがオフ動作の動作原理である。一般的にチャネルが開閉する閾値となるゲート電極に印加する電圧値を閾値電圧と呼ぶ。閾値電圧の正確な定義は様々だが、ここではチャネルが開閉する電圧としておく。
【００１６】
ここまでで、基本的な動作について述べた。本発明では、ｐボディ（１０４）とゲート絶縁膜（１０２）の間に配置されているエピタキシャル成長層（１０３）は、トレンチを形成するためのドライエッチングや、ｐボディ層（１０４）形成のためのイオン注入による結晶のダメージを回復するための層を配置している。これにより、チャネル移動度および信頼性が向上すると期待されるが、これはトレンチ内のエピ膜厚が一定であることが前提である。従来のエピタキシャル成長技術では、トレンチ内壁に均一な膜厚で成長させることが困難で、この成長性の制御技術は重要である。仮に均一性が保たれない場合、チャネル抵抗の不均一性による歩留まりの低下が問題になる。さらに、その後工程であるゲート酸化膜も不均一になり絶縁膜信頼性が低下する問題がある。したがって、これらの問題を回避するためには、エピタキシャル膜が均一な膜厚であることが重要である。均一な膜成長のために最も重要なのがエピタキシャル成長レートであり、その成長レートは原料ガス量などの成長条件に依存することは言うまでもないが、均一な膜厚で成長させるためにはトレンチ側壁の結晶面が何であるかが最も重要である。前述の通り、ＵＭＯＳＦＥＴでは原理的に異なる結晶面が露出するため、それぞれの面で成長レートが異なることが不可避となる。そこで、チャネルに使う面はすべて同じにすることができる｛１−１００｝面とし、セルの終端部等を｛１１−２０｝面かそれに準ずる面とする。これによりチャネル上で膜厚が均一なエピタキシャル成長が可能となる。
【００１７】
次に問題となるのが、セルの終端部分では｛１１−２０｝面が露出してしまうため、この部分で膜厚が不均一になり上述の問題が顕現してしまう。そこで、これを回避するためにゲート電極の配置を図のようにし、ゲート電極が終端部分に形成されないようにする。これによって、特性の良好な半導体装置が製造できる。
【００１８】
[製造方法説明]
次いで、図３〜図１８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３〜図は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。
【００１９】
図３に示すように、基板として例えばＳｉＣ基板（１１０）を準備する。このＳｉＣ基板（１１０）は、例えば、ｎ＋型の４Ｈ−ＳｉＣ基板（六方晶のＳｉＣ基板）である。後述のドリフト層形成のために基板はオフ角と呼ばれる｛０００１｝面から一定角の傾きが必要である。このオフ角は例えば、８°、４°、２°、０．５°などである。基板の不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−２の範囲である。ｎ型不純物として、例えば、窒素（Ｎ）を含有している。また、４Ｈ−ＳｉＣ基板（１１０）は、その結晶性から一方の面がＳｉで終端されるＳｉ面で、他方の面はＣ（炭素）で終端されるＣ面を有するが、そのいずれの面を表面として用いてもよい。言い換えれば、いずれの面に後述する半導体装置を形成してもよい。
【００２０】
上記ＳｉＣ基板（１１０）の表面に、エピタキシャル成長法によりＳｉＣよりなる半導体領域を成長させることにより、ｎ−ドリフト層（１０９）を形成する。例えば、Ｓｉ源としてＳｉＨ４、Ｓｉ２Ｈ６、Ｃ源としてＣＨ４，Ｃ２Ｈ６、Ｃ３Ｈ８などを原料ガスとして基板（１１０）上に、４Ｈ−ＳｉＣを２μｍ〜５０μｍ程度の膜厚となるようにエピタキシャル成長させる。この際、原料ガス中に窒素（Ｎ２）を含有させることにより、形成されるエピタキシャル膜にｎ型不純物が導入される。ドリフト層（１０９）の膜厚および不純物濃度は、デバイスの耐圧設計や抵抗値などの設計値に依存する。このｎ−ドリフト層（１０９）と後述するｐボディ層（１０４）は、ｐｎ接合を構成する。よって、これらの半導体領域（１０４、１０９）の不純物濃度は、ｐｎ接合の空乏層の幅を決定する要因となる。このｎ−ドリフト層（１０９）の不純物濃度は、例えば、１×１０１４〜１×１０１８ｃｍ−３の範囲である。なお、上記ＳｉＣ基板（１１０）と上記ｎ−ドリフト層（１０９）との積層体を基板と見なしてもよい。
【００２１】
次いで、ｎ−ドリフト層（１０９）の表面に部分的にｐボディ層（１０４）を形成する。具体的には、ｎ−ドリフト層（１０９）上にフォトレジスト膜（１１１）を塗布し、パターンを露光転写した後、現像処理を行う（フォトリソグラフィ）。なお、電子線などを用いてパターンを描画した後、現像処理を行ってもよい。これにより、ｐボディ層（１０４）を形成しない領域がフォトレジスト膜（１１１）で覆われる。この現像後のフォトレジスト膜（１１１）をマスクとして、ｐ型不純物を注入することにより、ｐボディ層（１０４）を形成する。例えば、不純物の注入深さは、例えば、１μｍ程度である。また、不純物濃度は、例えば、１×１０１６〜１×１０１９ｃｍ−３の範囲である。また、ｐ型不純物としては、例えば、Ａｌ（アルミニウム）、Ｂ（ボロン）などを用いる。ただし、不純物の注入エネルギーや注入量などによっては、フォトレジスト膜（１１１）では耐性が不足する場合があるので、例えば、ＳｉＯ２などをハードマスクなどと呼ばれる高耐性マスクとして用いてもよい。この際、フォトレジストマスクは高耐性マスク上に塗布され、上述と同様の工程を経てパターンが形成される。この後、フォトレジストマスクをマスクとして、ＳｉＯ２をドライエッチング、ウェットエッチング等の手法を用いてエッチングする。これによって、フォトレジストマスクパターンが転写された、ＳｉＯ２マスクが完成し、この上から不純物を注入する。この後、フォトレジスト膜（１１１）をアッシングなどで除去することにより、図５に示すように、ｐボディ層（１０４）が形成される。高耐性マスクを用いた場合はそれに応じた処理によって除去する。例えば、ＳｉＯ２を用いた場合、アッシング後にフッ酸もしくは水などで希釈したフッ酸のウェットエッチングにより除去する。
【００２２】
次いで、ｐ＋層（１０６）を形成する。具体的には、基板上にフォトレジスト膜（１１１）を塗布し、パターンを露光転写した後、現像処理を行う。これにより、フォトレジスト膜（１１１）を残存させる。この現像後のフォトレジスト膜（１１１）をマスクとして、ｐ型不純物を注入することにより、ｐ＋層（１０６）を形成する。例えば、不純物の注入深さは、例えば、０．１μｍ〜０．５μｍの範囲である。深さは、不純物の注入エネルギーを調整して決定する。不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−３程度に設定する。また、ｐ型不純物としては、例えば、Ａｌ（アルミニウム）、Ｂ（ボロン）などを用いる。ただし、不純物の注入エネルギーや注入量などによっては、フォトレジスト膜では耐性が不足する場合があるので、例えば、ＳｉＯ２などをハードマスクとして用いてもよい。この際、フォトレジストマスクは高耐性マスク上に塗布され、上述と同様の工程を経てパターンが形成される。この後、フォトレジストマスクをマスクとして、ＳｉＯ２をドライエッチング、ウェットエッチング等の手法を用いてエッチングする。これによって、フォトレジストマスクパターンが転写された、ＳｉＯ２マスクが完成し、この上から不純物を注入する。この後、フォトレジスト膜（１１１）をアッシングなどで除去することにより、ｐ＋層（１０６）が形成される。また、ＳｉＯ２をハードマスクとして用いた場合、アッシング後にフッ酸などのウェットエッチングにより除去する。
【００２３】
次いで、ｎ＋層（１０５）を形成する。具体的には、基板上にフォトレジスト膜（１１１）を塗布し、パターンを露光転写した後、現像処理を行う。これにより、ｎ＋層（１０５）形成領域を開口したフォトレジスト膜（１１１）を残存させる。この現像後のフォトレジスト膜（１１１）をマスクとして、ｎ型不純物を注入することにより、ｎ＋ソース層（１０５）を形成する。例えば、不純物の注入深さは、例えば、０．１μｍ〜０．５μｍの範囲である。これにより、ｐボディ層（１０４）の表面部に、ｎ＋ソース層（１０５）が形成される。不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ型不純物としては、例えば、Ｎ（窒素）、Ｐ（リン）などを用いる。ただし、不純物の注入エネルギーや注入量などによっては、フォトレジスト膜では耐性が不足する場合があるので、例えば、ＳｉＯ２などをハードマスクとして用いてもよい。この際、フォトレジストマスクはハードマスク上に塗布され、上述と同様の工程を経てパターンが形成される。この後、フォトレジストマスクをマスクとして、ＳｉＯ２をドライエッチング、ウェットエッチング等の手法を用いてエッチングする。これによって、フォトレジストマスクパターンが転写された、ＳｉＯ２マスクが完成し、この上から不純物を注入する。
【００２４】
この後、フォトレジスト膜（１１１）をアッシングなどで除去することにより、ｎ＋ソース層（１０５）が形成される。図９に、ｎ＋ソース層（１０５）の形成領域をドットのハッチングをつけて示す。例えば、ＳｉＯ２をハードマスクとして用いた場合、アッシング後にフッ酸もしくは水などで希釈したフッ酸のウェットエッチングにより除去する。
【００２５】
なお、各種イオン導入（注入）工程の順序は、上記工程に限られるものではない。例えば、注入条件（不純物イオンの種類、濃度、打ち込みエネルギーなど）を調整することで、図１、２に示す位置に各半導体領域（不純物領域、１０４、１０５、１０６）を形成することができる。よって、例えば、ｐ＋層（１０６）を形成した後、ｐボディ層（１０４）を形成してもよく、各半導体領域をどのような順序で形成してもよい。
【００２６】
次いで、以上のイオン導入（注入）工程により、乱された結晶性の回復と、導入された不純物の活性化を図るために、例えば、１６００〜１８００℃程度のＡｒやＡｒ／ＳｉＨ４雰囲気で、アニール処理（熱処理）を行う。
【００２７】
次いで、図１０に示すように、ゲート形成部に、トレンチを形成する。具体的には、上記ウェハ上にフォトレジスト膜（１１１）を塗布し、パターンを露光転写した後、現像処理を行う。これにより、トレンチ形成領域を開口したフォトレジスト膜（１１１）を残存させる。この際、トレンチの長手方向は＜１１-２０＞方向とし短手方向は｛１１−２０｝面が露出するようにパターニングする。この現像後のフォトレジスト膜（１１１）をマスクとして、ドライエッチングにより、トレンチを形成する。トレンチの深さは、ｐボディ領域よりも深くする。ただし、トレンチの深さによっては、フォトレジスト膜では耐性が不足する場合があるので、例えば、ＳｉＯ２などをハードマスクとして用いてもよい。この際、フォトレジストマスクはハードマスク上に塗布され、上述と同様の工程を経てパターンが形成される。この後、フォトレジストマスクをマスクとして、ＳｉＯ２をドライエッチング、ウェットエッチング等の手法を用いてエッチングする。これによって、フォトレジストマスクパターンが転写された、ＳｉＯ２マスクが完成する。この上からＳｉＣをドライエッチングし、トレンチを形成する。この後、図１１のようにフォトレジスト膜（１１１）をアッシングなどで除去することにより、トレンチが形成される。例えば、ＳｉＯ２をハードマスクとして用いた場合、アッシング後にフッ酸などのウェットエッチングにより除去する。
【００２８】
次いで、図１２に示すように、エピタキシャル膜（１０３）を形成する。具体的には、例えば、Ｓｉ源としてＳｉＨ４、Ｓｉ2Ｈ6、Ｃ源としてＣＨ４，Ｃ2Ｈ6、Ｃ３Ｈ８などを原料ガスとして基板（１１０）上に、４Ｈ−ＳｉＣを０．０１μｍ〜０．３μｍ程度の膜厚となるようにエピタキシャル成長させる。この際、原料ガス中に窒素（Ｎ２）を含有させることにより、形成されるエピタキシャル膜にｎ型不純物が導入される。エピタキシャル膜（１０３）の膜厚および不純物濃度は、閾値電圧や抵抗値などの設計値に依存する。このエピタキシャル膜の不純物濃度は、例えば、１×１０１４〜１×１０１８ｃｍ−３の範囲である。
【００２９】
次いで、図１３に示すように、ゲート絶縁膜を形成する。具体的には、ＳｉＯ２などの熱酸化膜、各種ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ：  化学気相成長）法などをで形成する堆積膜やアルミナなどの高誘電率誘電体材料を用いてもよく、これらをの絶縁材料を積層させても単層で使用してもよい。
【００３０】
次いで、図１４に示すように、ゲート電極となる材料を各種ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ：  化学気相成長）法、スパッタリング法等により、基板表面に形成する。ゲート電極材料には、不純物を添加した多結晶シリコンまたはタングステンなどの高融点金属材料などを用いる。材料の選択は製造プロセスおよび各材料の仕事関数などに依存する設計事項である。この上にフォトレジスト膜（１１１）を塗布し、パターンを露光転写した後、現像処理を行う。これにより、ゲート電極部以外を開口したフォトレジスト膜（１１１）を残存させる。この現像後のフォトレジスト膜（１１１）をマスクとして、ドライエッチングやウェットエッチングによりゲート電極を形成する。この後、図１５のように、フォトレジスト膜（１１１）をアッシングなどで除去することにより、ゲート電極（１０１）が形成される。
【００３１】
次いで、ゲート電極とソース電極を絶縁する層間絶縁膜を形成する。具体的には、図１６のようにＳｉＯ２などを各種ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ：  化学気相成長）法などで形成する。
【００３２】
次いで、ソース電極を形成する。具体的には、図１７のように層間絶縁膜上にフォトレジスト膜（１１１）を塗布し、パターンを露光転写した後、現像処理を行う。これにより、コンタクトホールを形成する部分以外にフォトレジスト膜（１１１）を残存させる。この後、図１８のようにドライエッチングやウェットエッチングによりコンタクトホールを開口する。さらに、露出したエピタキシャル膜（１０３）もドライエッチングにより除去する。
【００３３】
この後、表面と裏面の両方にニッケル（Ｎｉ）などの金属材料を、スパッタリング法により堆積し、７００〜１０００度程度のアニールを行う。これにより、コンタクトホール開口部および裏面でシリサイド層を形成する。この後、硫酸と過酸化水素水の混合液等で、層間絶縁膜上に残る、シリサイドされていない金属を完全に除去する。この後、図１９のようにアルミニウム等の高伝導率の金属材料をスパッタリング法などにより堆積させ、ソース電極を形成するとともに裏面にもニッケルなどの金属材料を堆積させ、ドレイン電極を形成する。
【００３４】
これによりひとまず図２のように完成するが、この後、ＳｉＯ２などを表面に堆積させ、保護膜を形成してもよい。
【００３５】
以上の工程により、本実施の形態の半導体装置（ＵＭＯＳＦＥＴ）が完成する。
【００３６】
（実施の形態２）
実施の形態１においては、セル領域（図１）中心部について説明したが、この領域は、セルの内部に位置するものである。本実施の形態においては、セル領域の端部における各パターンのレイアウトの一例について説明する。
【００３７】
（応用例１）
図１９は、本実施の形態の応用例１の半導体装置の単一セルの平面図である。図１９においては、図１に示す各パターンと同様に各パターンが配置されている。セル端部において、ゲート電極が｛１１−２０｝面を回避する様に配置している。これにより、均一なエピタキシャル膜ができない｛１１−２０｝面にゲート電極による電界がかかることを避け、歩留まりを向上させることができる。
【００３８】
（実施の形態３）ＩＧＢＴ
実施の形態１においては、ＵＭＯＳＦＥＴについて具体的に説明したが、ゲートトレンチ型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）でも同様の効果が得られる
［構造説明］
以下に説明する半導体装置は、ＳｉＣ基板（１１０）上にドリフト層と呼ばれるＳｉＣをエピタキシャル成長させた膜（１０９）を堆積させた、基板上に形成される。一つのセル領域の中心部には、図２０で示されたゲート電極（１０１）が配置されている。図２０にしめす（１０１）がゲート電極で、不純物を添加した多結晶シリコンまたはタングステンなどの高融点金属材料などを用いる。材料の選択は製造プロセスおよび各材料の仕事関数など設計事項である。図２０に示す（１０２）がゲート絶縁膜（１０２）でＳｉＯ２などの熱酸化膜、堆積膜やアルミナなどの高誘電率誘電体材料を用いてもよく、これらを積層させても単層で使用してもよい。図中ではゲート絶縁膜（１０２）としてこれをひと塊りとして示してある。図２０に示す（１０３）がＳｉＣエピタキシャル成長膜（１０３）である。図２０に示す（１０４）がｐボディ領域である。図に示す（１０５）がｎ＋領域である。図２０に示す（１０６）がｐ＋領域である。これらはソース抵抗、その上に形成されるシリサイド層のシリサイド抵抗、ｐボディ領域の電位維持性能や閾値電圧、またはその上のソース電極（１０７）との密着性能などの設計に合わせて不純物濃度を調整する。図に示す（１０７）がソース電極（１０７）であり、アルミニウムなどの金属材料を用いるが特に低抵抗であることが望ましく、その下のシリサイド層との密着性も併せて高いと望ましい。図中では特に触れていないが、このソース電極とウェハとの界面にはＮｉなどの金属材料とＳｉＣを化学反応させたシリサイド層を設け、ソース電極（１０７）とウェハとの電気的コンタクトをオーミックコンタクトとしてある。ウェハ下部も同様に電気的コンタクトをオーミックとするためのシリサイド層を設け、その上にＮｉ、Ｔｉなどの金属材料を接続しドレイン電極（１０８）としている。
【００３９】
実施の形態１と大きく異なるのは、ドリフト層を成長させる基板の不純物型がドリフト層と逆となっており、ｎチャネル型であれば基板の不純物型はｐ型でｐチャネル型であれば基板の不純物型はｎ型となる。この半導体装置は一般にトレンチゲート型ＩＧＢＴなどと呼ばれており、ゲート電極に印加する電圧を制御することで、ソース電極（１０７）とドレイン電極（１０８）間での抵抗値を構成するチャネル抵抗を制御する。ＩＧＢＴの場合、正確にはソース電極をエミッターと呼び、ドレイン電極をコレクターと呼ぶ。
[製造方法説明]
基本的な製造方法は実施の形態１と同様である。異なるのは、デバイスを形成する基板であり、ＵＭＯＳＦＥＴでは同一導電型の基板とドリフト層を形成するが、ＩＧＢＴでは、基板の導電型とドリフト層の導電型は逆となる。
【符号の説明】
【００４０】
１０１  ゲート電極
１０２  ゲート絶縁膜
１０３  ＳｉＣエピタキシャル膜
１０４  ｐボディ層
１０５  ｎ＋層
１０６  ｐ＋層
１０７  ソース電極
１０８  ドレイン電極
１０９  ドリフト層
１１０  ＳｉＣ基板
１１１  フォトレジスト膜
２０１  ＳｉＣ基板
【図３】
2014003191.tif 000003
【図４】
2014003191.tif 000004
【図５】
2014003191.tif 000005
【図６】
2014003191.tif 000006
【図７】
2014003191.tif 000007
【図８】
2014003191.tif 000008
【図９】
2014003191.tif 000009
【図２１】
2014003191.tif 000010
【図１】
2014003191.tif 000011
【図２】
2014003191.tif 000012
【図１０】
2014003191.tif 000013
【図１１】
2014003191.tif 000014
【図１２】
2014003191.tif 000015
【図１３】
2014003191.tif 000016
【図１４】
2014003191.tif 000017
【図１５】
2014003191.tif 000018
【図１６】
2014003191.tif 000019
【図１７】
2014003191.tif 000020
【図１８】
2014003191.tif 000021
【図１９】
2014003191.tif 000022
【図２０】
2014003191.tif 000023