(57)【要約】【課題】無用なリーク電流の発生を抑制しつつ、外来チャージによるダメージを防止できる半導体装置、半導体装置の製造方法および半導体装置を搭載したシステムを提供する。【解決手段】半導体装置１００を、Ｎ型半導体層１１と、該Ｎ型半導体層１１の主面１５１上に設けられ回路素子４０が形成された半導体層９０を含む回路層と、該回路層上に交互に積層された層間絶縁膜２０，２１と層配線２４０、２５０と含んで形成された多層配線層と、回路層および多層配線層を貫通して設けられた第１ビア２２５、第１導電体２４５、第２ビア２３５からなる貫通導電体、および該貫通導電体に接続された電極２６０を含んで構成され、他の部位から電気的に孤立した導電部と、該導電部に接続されるとともに、Ｎ型半導体層１１の主面１５１に形成され、かつＮ型半導体層１１よりも不純物濃度が高いＮ型取り出し電極領域１８２とを備えるように構成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型の第１の半導体層と、
前記第１の半導体層の一主面上に設けられるとともに回路素子が形成された前記第１の導電型とは反対の導電型の第２の導電型の第２の半導体層を含む回路層と、
層間絶縁膜と該層間絶縁膜上に積層された配線層とを各々含む複数の積層体を備え、最下部の積層体の層間絶縁膜が前記回路層上に位置し、かつ他の積層体の層間絶縁膜が下部の積層体の配線層上に位置するように前記複数の積層体を積層して形成されるとともに、
前記複数の積層体の予め定められた積層体の配線層が前記回路素子に接続された多層配線層と、
前記第１の半導体層の前記一主面から前記多層配線層の最上部の積層体の前記層間絶縁膜の表面まで、前記回路層および前記多層配線層を貫通して設けられた貫通導電体、および前記多層配線層の最上部の積層体の配線層に形成されるとともに前記貫通導電体に接続された電極を含んで構成され、かつ他の部位から電気的に孤立した導電部と、
前記導電部に接続されるとともに、前記第１の半導体層の前記一主面に形成され、かつ前記第１の半導体層よりも不純物濃度が高い前記第１の導電型の領域と、
を備える半導体装置。
【請求項２】
第１の導電型の第１の半導体層と、
前記第１の半導体層の一主面上に設けられた絶縁体層と、
前記絶縁体層中に設けられた前記第１の導電型とは反対の導電型の第２の導電型の第２の半導体層と、
前記第２の半導体層に設けられた回路素子と、
層間絶縁膜と該層間絶縁膜上に積層された配線層とを各々含む複数の積層体を備え、最下部の積層体の層間絶縁膜が前記絶縁体層上に位置し、かつ他の積層体の層間絶縁膜が下部の積層体の配線層上に位置するように前記複数の積層体を積層して形成されるとともに、前記複数の積層体の予め定められた積層体の配線層が前記絶縁体層を貫通して設けられた貫通電極を介して前記回路素子に接続された多層配線層と、
前記第１の半導体層の前記一主面から前記多層配線層の最上部の積層体の層間絶縁膜の表面まで、前記絶縁体層および前記多層配線層を貫通して設けられた貫通導電体、および前記多層配線層の最上部の積層体の配線層に形成されるとともに前記貫通導電体に接続された電極を含んで構成され、かつ他の部位から電気的に孤立した導電部と、
前記絶縁体層を貫通して設けられた貫通電極を介して前記多層配線層に接続されるとともに、前記第１の半導体層の前記一主面に形成された前記第２の導電型の第１の領域と、
前記導電部に接続されるとともに、前記第１の半導体層の前記一主面に形成され、かつ前記第１の半導体層よりも不純物濃度が高い前記第１の導電型の第２の領域と、
を備える半導体装置。
【請求項３】
前記回路素子、前記第１の領域および前記第２の領域を取り囲んで設けられるとともに、前記第１の半導体層の前記一主面から前記多層配線層の最上部の積層体の層間絶縁膜の表面まで、前記絶縁体層および前記多層配線層を貫通して設けられた貫通電極を介して前記多層配線層の最上部の積層体の配線層に形成された電極に接続され、かつ前記第１の半導体層の前記一主面に形成された前記第１の半導体層よりも不純物濃度が高い前記第１の導電型の第３の領域をさらに備える
請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体層の前記一主面とは反対側の主面で前記第１の半導体層に電気的に接続された裏面電極をさらに備える
請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第１の半導体層上に、複数の前記第１の領域および該複数の前記第１の領域ごとに設けられた１つまたは複数の前記第２の領域を含んで構成される単位領域が、複数アレイ状に形成された
請求項２ないし請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の導電型はＮ型であり、前記第２の導電型はＰ型である
請求項２ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の領域および前記第１の半導体層は、放射線を検出するセンサとして構成されている
請求項２ないし請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記多層配線層を介して前記第１の領域に負極側の電位、前記第３の領域に正極側の電位を印加する電圧印加手段をさらに備える
請求項３ないし請求項７のいずれか１項に記載の半導体装置。
【請求項９】
請求項１ないし請求項８のいずれか１項に記載の半導体装置を搭載したシステム。
【請求項１０】
第１の導電型の第１の半導体層と、前記第１の半導体層の一主面上の絶縁体層と、前記絶縁体層上の第２の半導体層と、を備える積層体を準備する工程と、
前記第２の半導体層に回路素子を形成する工程と、
前記第１の半導体層の前記一主面に、前記第１の導電型とは反対の導電型の第２の導電型の第１の領域、および前記第１の導電型で前記第１の半導体層より不純物濃度が高い第２の領域を形成する工程と、
前記第２の半導体層上に第１の層間絶縁膜を形成する工程と、
前記絶縁体層および前記第１の層間絶縁膜にプラズマエッチングで貫通孔を形成し、前記回路素子、前記第１の領域および前記第２の領域に各々接続される複数の第１の貫通電極を形成する工程と、
前記第１の層間絶縁膜上に形成されるとともに、前記第１の貫通電極に接続された導電体を介して前記回路素子および前記第１の領域に対し予め定められた配線接続を施し、前記第２の領域に対し、前記第１の層間絶縁膜上に形成されるとともに前記第１の貫通電極に接続され、かつ他の部位から電気的に孤立した導電体を形成する第１の配線工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜にプラズマエッチングで貫通孔を形成し、前記前記回路素子、前記第１の領域および前記第２の領域に各々接続された前記導電体に接続される複数の第２の貫通電極を形成する工程と、
前記第２の層間絶縁膜上に形成されるとともに、前記第２の貫通電極に接続された導電体を介して前記回路素子および前記第１の領域に対し予め定められた配線接続を施し、前記第２の領域に対し、前記第２の層間絶縁膜上に形成されるとともに前記第２の貫通電極に接続され、かつ他の部位から電気的に孤立した導電体を形成する第２の配線工程と、
を備える半導体装置の製造方法。
【請求項１１】
前記第２の配線工程の後に、前記第２の貫通電極を形成する工程および前記第２の配線工程と同様の工程を複数回繰り返す工程をさらに備える
請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法および半導体装置を搭載したシステムに関する。
【背景技術】
【０００２】
同一の半導体基板に、フォトダイオードによるセンサと制御回路用トランジスタとが絶縁膜を介して形成されている構造の半導体装置が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２３２５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上にダイオードとＭＯＳトランジスタとを混在させた従来の半導体装置の一例を図１４および図１５に示す。同図に示す半導体装置９００は、Ｘ線等の検出に用いるセンサである。
【０００５】
図１４に示すように、半導体装置９００の平面的な構造は、半導体装置９００の周囲に基板コンタクト部９０２が配置され、その内部に、センサを含む回路素子領域９０３が配置された構造となっている。なお、ここでは、後述のＮ型取り出し電極領域９１０、９１１（いわゆる基板コンタクト）および該Ｎ型取り出し電極領域９１０、９１１にそれぞれ接続された電極９２０、９２１を含めた構成を基板コンタクト部９０２と称することにする。図１４では、基板コンタクト部９０２のうち、電極９２０、９２１を含むリング状の電極を示している。
【０００６】
図１５に示すように、半導体装置９００の基板は、Ｎ型半導体層９０７、埋め込み酸化膜９０９およびＰ型半導体層９０８を含んで構成されるＳＯＩ基板となっている。そして、埋め込み酸化膜９０９内のＰ型半導体層９０８に回路動作用のＭＯＳ型トランジスタ９０４等が形成され、埋め込み酸化膜９０９の下部に配置されたＮ型半導体層９０７にセンサとしてのダイオード９０５が形成された構造となっている。ここで、ダイオード９０５を「ピクセル」、ＭＯＳ型トランジスタ９０４や抵抗、コンデンサ等を含む周辺回路素子、およびダイオード９０５（一般的には複数個）等を含む構成を「単体ピクセル回路」と称する場合もある。（図１５では、単体ピクセル回路９０６と表記。）
以上のように、半導体装置９００は、１枚の基板上に周辺回路とセンサとが集積された構造となっている。
【０００７】
また、図１５に示すように、基板コンタクト部９０２の縦断面構造は、Ｎ型取り出し電極領域９１０、９１１および該Ｎ型取り出し電極領域９１０、９１１にそれぞれ接続された電極９２０、９２１を含んで構成されており、電極９２０および電極９２１には電源９２４の正極が接続されている。また、ダイオード９０５は、Ｐ型取り出し電極領域９１２および該Ｐ型取り出し電極領域９１２に接続された電極９２２を含んで構成されており、
電極９２２には接地（ＧＮＤ）された電源９２４の負極が接続されている。
【０００８】
Ｎ型半導体層９０７の底面（埋め込み酸化膜９０９が形成された面とは反対側の面）にも、底面に形成された図示しない電極を介して電源９２４の正極が接続されている。
上記構成の半導体装置９００において、Ｐ型取り出し電極領域９１２とＮ型半導体層９０７とで形成されるＰＮ接合（ジャンクション）に対し電源９２４によって数百Ｖの逆バイアスが印加されると、Ｎ型半導体層９０７に空乏層が広がり、Ｘ線等が入射した際の検出感度が高められる。
【０００９】
この際、基板コンタクト部９０２は、Ｎ型半導体層９０７にバイアスを印加するとともに、上記空乏層の広がりを制御している。つまり、Ｎ型取り出し電極領域９１０および９１１のＮ型不純物の濃度がＮ型半導体層９０７のＮ型不純物の濃度と比較して高濃度なので、Ｎ型取り出し電極領域９１０および９１１の領域で空乏層の広がりが抑えられる。これにより、基板コンタクト部９０２は、上記空乏層がペレッタイズ（チップ個片化）後の半導体装置９００の端面まで到達するのを抑制するガードリングとしての機能も有している。
【００１０】
ところで、Ｘ線センサでは、屈折率変化が小さいことや反射率が低いというＸ線の特徴に起因して、集光用のレンズや鏡を使用することが難しく簡単な光学系しか利用できない。そのため、広面積な画像を取得するためには大面積のセンサが必要となり、回路素子領域９０３が大面積となる場合もある。
【００１１】
一方、上述のように半導体装置９００では、基板コンタクト部９０２の内部に、Ｎ型半導体層９０７と同極のＮ型基板コンタクトを配置していない。
そのため、特に、センサを大面積化する上で回路素子領域９０３の面積を大面積化すると、多層配線形成工程においてコンタクトホールや積層メタルをプラズマエッチングする際、該プラズマエッチングで発生するプラズマによるチャージの逃げ道がない。
また、ウエハ製造プロセスにおけるビア（貫通電極）形成工程やメタルエッチング工程において落雷が発生すると、サージ電流の逃げ道がなくウエハに甚大なダメージを与えるという問題も発生している。
【００１２】
この際、回路素子領域９０３内にＮ型基板コンタクトを設ければ、プラズマによるチャージの逃げ道として機能する。しかしながら、このＮ型基板コンタクトの電位を接地電位に固定すると、該Ｎ型基板コンタクトとＮ型取り出し電極領域９１０、９１１を有する基板コンタクト部９０２とがＮ型半導体層９０７を介して接続されるため、電源９２４により正電位が印加された基板コンタクト部９０２から接地されたＮ型基板コンタクト部に向けて無用な電流が発生する。
【００１３】
また、上記Ｎ型基板コンタクトに電源９２４の正極を接続して正バイアスを印加した場合、該Ｎ型基板コンタクトにＰ型取り出し電極領域９１２とＮ型半導体層９０７とで形成されるＰＮ接合の空乏層が到達すると、Ｐ型取り出し電極領域９１２とＮ型基板コンタクトとの間でブレークダウンを起こして無用なリーク電流が発生するため、Ｎ型基板コンタクトには電位を与えることができない。
【００１４】
一方、例えば、Ｐ型取り出し電極領域９１２とＮ型半導体層９０７とで形成されるＰＮ接合の耐圧が低ければ、プラズマエッチング時にプラズマによるチャージが流入した際にブレークダウンすることでチャージを逃がすことも可能である。しかしながら、Ｎ型半導体層９０７の全体を空乏層化するためにＮ型半導体層９０７は高抵抗基板を採用しており、Ｐ型取り出し電極領域９１２とＮ型半導体層９０７とで形成されるＰＮ接合は、例えば数千ボルトの耐圧を有するため、一般にチャージの逃げ道として機能させることはできない。
【００１５】
本発明は、上述した問題を解決するために提案されたものであり、無用なリーク電流の発生を抑制しつつ、外来チャージによるダメージを防止できる半導体装置、半導体装置の製造方法および半導体装置を搭載したシステムを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、請求項１に記載の半導体装置は、第１の導電型の第１の半導体層と、前記第１の半導体層の一主面上に設けられるとともに回路素子が形成された前記第１の導電型とは反対の導電型の第２の導電型の第２の半導体層を含む回路層と、層間絶縁膜と該層間絶縁膜上に積層された配線層とを各々含む複数の積層体を備え、最下部の積層体の層間絶縁膜が前記回路層上に位置し、かつ他の積層体の層間絶縁膜が下部の積層体の配線層上に位置するように前記複数の積層体を積層して形成されるとともに、前記複数の積層体の予め定められた積層体の配線層が前記回路素子に接続された多層配線層と、
前記第１の半導体層の前記一主面から前記多層配線層の最上部の積層体の前記層間絶縁膜の表面まで、前記回路層および前記多層配線層を貫通して設けられた貫通導電体、および前記多層配線層の最上部の積層体の配線層に形成されるとともに前記貫通導電体に接続された電極を含んで構成され、かつ他の部位から電気的に孤立した導電部と、前記導電部に接続されるとともに、前記第１の半導体層の前記一主面に形成され、かつ前記第１の半導体層よりも不純物濃度が高い前記第１の導電型の領域と、を備える。
【００１７】
また、上記目的を達成するために、請求項２に記載の半導体装置は、第１の導電型の第１の半導体層と、前記第１の半導体層の一主面上に設けられた絶縁体層と、前記絶縁体層中に設けられた前記第１の導電型とは反対の導電型の第２の導電型の第２の半導体層と、
前記第２の半導体層に設けられた回路素子と、層間絶縁膜と該層間絶縁膜上に積層された配線層とを各々含む複数の積層体を備え、最下部の積層体の層間絶縁膜が前記絶縁体層上に位置し、かつ他の積層体の層間絶縁膜が下部の積層体の配線層上に位置するように前記複数の積層体を積層して形成されるとともに、前記複数の積層体の予め定められた積層体の配線層が前記絶縁体層を貫通して設けられた貫通電極を介して前記回路素子に接続された多層配線層と、前記第１の半導体層の前記一主面から前記多層配線層の最上部の積層体の層間絶縁膜の表面まで、前記絶縁体層および前記多層配線層を貫通して設けられた貫通導電体、および前記多層配線層の最上部の積層体の配線層に形成されるとともに前記貫通導電体に接続された電極を含んで構成され、かつ他の部位から電気的に孤立した導電部と、前記絶縁体層を貫通して設けられた貫通電極を介して前記多層配線層に接続されるとともに、前記第１の半導体層の前記一主面に形成された前記第２の導電型の第１の領域と、
前記導電部に接続されるとともに、前記第１の半導体層の前記一主面に形成され、かつ前記第１の半導体層よりも不純物濃度が高い前記第１の導電型の第２の領域と、を備える。
【００１８】
さらに、請求項９に記載のシステムは、請求項１ないし請求項８のいずれか１項に記載の半導体装置を搭載したものである。
【００１９】
一方、請求項１０に記載の半導体装置の製造方法は、第１の導電型の第１の半導体層と、前記第１の半導体層の一主面上の絶縁体層と、前記絶縁体層上の第２の半導体層と、を備える積層体を準備する工程と、前記第２の半導体層に回路素子を形成する工程と、前記第１の半導体層の前記一主面に、前記第１の導電型とは反対の導電型の第２の導電型の第１の領域、および前記第１の導電型で前記第１の半導体層より不純物濃度が高い第２の領域を形成する工程と、前記第２の半導体層上に第１の層間絶縁膜を形成する工程と、前記絶縁体層および前記第１の層間絶縁膜にプラズマエッチングで貫通孔を形成し、前記回路素子、前記第１の領域および前記第２の領域に各々接続される複数の第１の貫通電極を形成する工程と、前記第１の層間絶縁膜上に形成されるとともに、前記第１の貫通電極に接続された導電体を介して前記回路素子および前記第１の領域に対し予め定められた配線接続を施し、前記第２の領域に対し、前記第１の層間絶縁膜上に形成されるとともに前記第１の貫通電極に接続され、かつ他の部位から電気的に孤立した導電体を形成する第１の配線工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜にプラズマエッチングで貫通孔を形成し、前記前記回路素子、前記第１の領域および前記第２の領域に各々接続された前記導電体に接続される複数の第２の貫通電極を形成する工程と、前記第２の層間絶縁膜上に形成されるとともに、前記第２の貫通電極に接続された導電体を介して前記回路素子および前記第１の領域に対し予め定められた配線接続を施し、前記第２の領域に対し、前記第２の層間絶縁膜上に形成されるとともに前記第２の貫通電極に接続され、かつ他の部位から電気的に孤立した導電体を形成する第２の配線工程と、を備える。
【発明の効果】
【００２０】
本発明によれば、無用なリーク電流の発生を抑制しつつ、外来チャージによるダメージを防止できる半導体装置、半導体装置の製造方法および半導体装置を搭載したシステムが提供される。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態に係る半導体装置の概略構成の一例を示す縦断面図である。
【図２】第１の実施の形態に係る半導体装置の概略構成の一例を示す平面図である。
【図３】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図４】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図５】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図６】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図７】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図８】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図９】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図１０】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図１１】第１の実施の形態に係る半導体装置の製造工程の一例の説明に供する縦断面図である。
【図１２】第２の実施の形態に係る半導体装置の概略構成の一例を示す平面図である。
【図１３】第３の実施の形態に係るＸ線撮影装置の全体的な構成を示す構成図である。
【図１４】従来の半導体装置の概略構成の一例を示す平面図である。
【図１５】従来の半導体装置の概略構成の一例を示す縦断面図である。
【発明を実施するための形態】
【００２２】
［第１の実施の形態］
以下、図面を参照して本実施の形態に係る半導体装置１００について詳細に説明する。
なお、本実施の形態に係る半導体装置１００は、Ｘ線、β線、可視光等に感度を有するセンサとして構成することができるが、以下では、Ｘ線センサとして機能する半導体装置１００を例示して説明する。
【００２３】
まず、図１および図２を参照して、本実施の形態に係る半導体装置１００の構成について説明する。
【００２４】
図１に示すように、本実施の形態に係る半導体装置１００は、Ｎ型のシリコン（Ｓｉ）支持基板からなるＮ型半導体層１１上に積層された埋め込み酸化膜１０、該埋め込み酸化膜１０上に積層されたＰ型半導体層９０を含んで構成されたＳＯＩ基板を用いている。
【００２５】
ＳＯＩ基板上には、絶縁膜２０（埋め込み酸化膜１０と後述するフィールド酸化膜２２および層間膜２５とからなる）および層間絶縁膜２１が形成されるとともに、周辺回路素子としてのＭＯＳ型トランジスタ（電界効果トランジスタ）４０、ダイオード４６、４８、第１基板コンタクト部４２、４４、および第２基板コンタクト部５０が形成されている。なお、ここでは、後述のＮ型取り出し電極領域あるいはＰ型取り出し電極領域（いわゆる基板コンタクト）に、該Ｎ型取り出し電極領域あるいはＰ型取り出し電極領域に接続された導電体を含めた構成を「基板コンタクト部」と称することにする。
第１基板コンタクト部４２および４４は、図２に示すリング状に構成された基板コンタクト部４５の一部断面を示している。
【００２６】
ＭＯＳ型トランジスタ４０は、Ｐ型半導体層９０、ソース、ドレインとチャネルとの間に形成された低濃度Ｎ型不純物領域であるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１６、ゲート酸化膜１２、ゲート電極１５、ＭＯＳ型トランジスタ４０のドレインに接続された第１ビア２２２、第１導電体２４２、第２ビア２３２、第２導電体２５２、ソースに接続された第１ビア２２３、第１導電体２４３、第２ビア２３３、および第２導電体２５３を含んで構成されている。
【００２７】
なお、第１導電体２４２および２４３は、半導体装置１００に形成された多層配線のうちの第１層配線２４０の一部であり、第２導電体２５２および２５３は第２層配線２５０の一部である。その他の第１導電体および第２導電体についても同様である。
【００２８】
半導体装置１００に形成された、ＭＯＳ型トランジスタ４０、およびダイオード４６、
４８等の回路素子は、上記第１層配線２４０あるいは第２層配線２５０によって所定の接続がなされており、図１では、一例として、ＭＯＳ型トランジスタ４０のソースとダイオード４６のアノードとが第１層配線２４０によって接続されている状態を示している。なお、このような回路素子同士の接続は、図１のように直接接続する場合に限られず、ダイオード、抵抗、コンデンサ等の他の回路素子を介して接続する場合もある。
【００２９】
ダイオード４６は、Ｎ型半導体層１１の主面（表面）１５１に形成された高濃度Ｐ型領域であるＰ型取り出し電極領域１８、Ｐ型取り出し電極領域１８に接続された第１ビア２２４、第１導電体２４４、第２ビア２３４、および第２導電体２５４を含んで構成されている。また、ダイオード４８は、Ｎ型半導体層１１の主面１５１に形成された高濃度Ｐ型領域であるＰ型取り出し電極領域１９、Ｐ型取り出し電極領域１９に接続された第１ビア２２６、第１導電体２４６、第２ビア２３６、および第２導電体２５６を含んで構成されている。
Ｐ型取り出し電極領域１８とＮ型半導体層１１との間のＰＮ接合により、あるはＰ型取り出し電極領域１９とＮ型半導体層１１との間のＰＮ接合によりＸ線検出用のダイオード部が構成されている。
【００３０】
第１基板コンタクト部４２は、Ｎ型半導体層１１より高濃度のＮ型不純物領域であるＮ型取り出し電極領域１８１、Ｎ型取り出し電極領域１８１に接続された第１ビア２２１、
第１導電体２４１、第２ビア２３１、および第２導電体２５１を含んで構成されている。
また、第１基板コンタクト部４４は、Ｎ型半導体層１１より高濃度のＮ型不純物領域であるＮ型取り出し電極領域１８３、Ｎ型取り出し電極領域１８３に接続された第１ビア２２７、第１導電体２４７、第２ビア２３７、および第２導電体２５７を含んで構成されている。
【００３１】
第２基板コンタクト部５０は、Ｎ型半導体層１１より高濃度のＮ型不純物領域であるＮ型取り出し電極領域１８２、Ｎ型取り出し電極領域１８２に接続された第１ビア２２５、
第１導電体２４５、第２ビア２３５、および電極２６０を含んで構成されている。
図２に示すように、電極２６０は、第１基板コンタクト部４５に囲まれた回路素子領域４９の内部に配置されている。ただし、電極２６０は他のいかなるビアや導電体とも接続されておらず、フローティング（浮動）電極となっている。図２において、回路素子領域４９内の電極２６０を配置する位置については特に制限はないが、電極２６０の作用の均一性から中央部に配した方がより好ましい。
なお、図２では、ＭＯＳ型トランジスタ４０に接続された第２導電体２５２、２５３等の他の第２導電体については図示を省略している。
【００３２】
さらに、半導体装置１００の主面１５１とは反対側の主面１５２には、裏面電極２８０が設けられている。
なお、本実施の形態において、裏面電極２８０は必須のものではない。裏面電極２８０は、Ｎ型取り出し電極領域１８１、１８３と同様にダイオード４６および４８のカソード電極として機能するが、Ｎ型取り出し電極領域１８１、１８３だけでもバイアスを印加することが可能だからである。
【００３３】
図１では、電源３０およびＧＮＤ３２によって半導体装置１００に印加されるバイアス系も併せて示している。第１基板コンタクト部４２の第２導電体２５１、第１基板コンタクト部４４の第２導電体２５７、および裏面電極２８０は電源３０の正極に接続されており、Ｎ型取り出し電極領域１８１、１８３およびＮ型半導体層１１は正電圧でバイアスされている。ここで、第２導電体２５１および２５７は、それぞれダイオード４６および４８のカソード電極として機能する。
【００３４】
一方、ダイオード４６の第２導電体２５４およびダイオード４８の第２導電体２５６は、電源３０の負極に接続されるとともにＧＮＤに接続されており、Ｐ型取り出し電極領域１８および１９は、接地電位にバイアスされている。ここで、第２導電体２５４および２５６は、それぞれダイオード４６および４８のアノード電極として機能する。
【００３５】
上記バイアス系において、電源３０より１００〜３００Ｖ程度の高電圧を印加することにより、Ｘ線検出用のダイオード４６および４８を構成するＮ型半導体層１１が空乏化する。また、ＭＯＳ型トランジスタ４０のドレインに接続された第２導電体２５２、ソースに接続された第２導電体２５３、およびゲート電極１５は、それぞれ図示しない配線（第１層配線２４０あるい第２層配線２５０）によって電源に接続され、それぞれの機能に応じた電圧にバイアスされている。
【００３６】
本実施の形態に係る半導体装置１００では、第２基板コンタクト部５０の第１導電体２４５および電極２６０は、第２基板コンタクト部５０以外のビアあるいはメタル配線とは一切接続されていない。従って、第２基板コンタクト部５０は、第１基板コンタクト部４２および４４を含む第１基板コンタクト部４５で囲まれた領域内でフローティング電極となっている。
【００３７】
そのため、本実施の形態に係る半導体装置１００を搭載したシステムが稼動中で、半導体装置１００が動作している状態にあり、例えば落雷によるサージ電流が発生した場合には、図１中の点線矢印Ｃで示すように、第２基板コンタクト部５０を通じて基板裏面に該サージ電流を逃がし、半導体装置１００に壊滅的なダメージを与えることを防ぐことができる。すなわち、第２基板コンタクト部５０は、半導体装置１００において避雷針のように動作する。
【００３８】
また、半導体装置１００が動作している状態であっても、第２基板コンタクト部５０がフローティングであることから、第２基板コンタクト部５０と第１基板コンタクト部４５との間の無用なリーク電流、あるいは第２基板コンタクト部５０とダイオード４６あるいは４８との間のブレークダウンの発生に起因する無用なリーク電流が発生することもない。
【００３９】
次に、本実施の形態に係る半導体装置１００の製造方法について説明する。
【００４０】
まず、図３に示すように、一例として約２００ｎｍの厚さの埋め込み酸化膜１０を挟んで一方の側に一例として約８８ｎｍの厚さのＰ型半導体層９と、他方の側に一例として約７００μｍの厚さのＮ型半導体層１１を有するＳＯＩ基板を作製する。埋め込み酸化膜１０には、例えば二酸化シリコン（ＳｉＯ２）膜を用いることができる。このとき、Ｐ型半導体層９は、一例として、比抵抗１０Ω・ｃｍのＰ型基板、Ｎ型半導体層１１は、一例として、１０ｋΩ・ｃｍのＮ型基板で形成する。
【００４１】
次に、Ｐ型半導体層９の上表面にパッド酸化膜（ＳｉＯ２）を形成し、該パッド酸化膜上に窒化膜（Ｓｉ３Ｎ４）をＣＶＤ等により形成する（図示省略）。さらに、フィールド酸化膜を形成すべき領域の窒化膜をエッチングにより除去した後、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）形成法により窒化膜をマスクとして、フィールド酸化膜２２を形成する。その後、窒化膜およびパッド酸化膜を除去することにより、図４に示すように、アクティブ領域であるＰ型半導体層９０が形成される。
【００４２】
次に、Ｐ型半導体層９０およびフィールド酸化膜２２の表面（図４に示した上側全面）にゲート酸化膜１２をＣＶＤ等により形成し、該ゲート酸化膜１２上にさらにポリシリコン膜を堆積し、フォトレジストでパターニングを行ったポリシリコン膜にドライエッチングを行い（図示省略）、図５に示すように、ゲート電極１５をＰ型半導体層９０のゲート酸化膜１２上に形成する。
【００４３】
次に、フォトレジストを除去した後、図６に示すように、Ｐ型半導体層９０にソース・ドレインの不純物イオンを浅く低濃度でイオン注入を行いＬＤＤ領域１６を形成する。さらに、ゲート電極１５の側壁部にサイドウォールスペーサ１７を形成する。この後、再度ドレインのイオンを高濃度に注入して、ＭＯＳ型トランジスタ４０を形成する。
【００４４】
ＭＯＳ型トランジスタ４０の形成後に、Ｎ型半導体層１１の主面１５１上に形成すべきＮ型取り出し電極領域１８１、１８２、１８３およびＰ型取り出し電極領域１８、１９に対応する領域以外のフィールド酸化膜２２上の領域をフォトレジストにて覆い、当該フォトレジストをマスクとしてフィールド酸化膜２２および埋め込み酸化膜１０をエッチングした後、当該フォトレジストを除去する。
【００４５】
さらに、ダイオード４６、４８のカソードを兼ねた第１基板コンタクト部４２、４４を構成するＮ型取り出し電極領域１８１、１８３、および第２基板コンタクト部５０を構成するＮ型取り出し電極領域１８１に、一例として、注入エネルギー６０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２程度の不純物３１Ｐ＋（リン）を注入する。これにより、図７に示すように、Ｎ型取り出し電極領域１８１、１８２、１８３が形成される。
【００４６】
また、ダイオード４６、４８のアノードを兼ねたＰ型取り出し電極領域１８、１９を形成する領域に、一例として、注入エネルギー４０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２程度の不純物１１Ｂ＋（ボロン）を注入する。これにより、図７に示すように、Ｐ型取り出し電極領域１８、１９が形成される。Ｐ型取り出し電極領域１８、１９、およびＮ型取り出し電極領域１８１、１８２、１８３の形成後、図７に示すように、ＣＶＤ膜を堆積させて層間膜２５を形成する。
【００４７】
さらに、ＭＯＳ型トランジスタ４０の第１ビア２２２、２２３および第１導電体２４２、２４３（Ｐ型半導体層９０の第１ビアおよび第１導電体）を形成する領域、およびＮ型半導体層１１の第１ビア２２１、２２４、２２５、２２６、２２７および第１導電体２４１、２４４、２４５、２４６、２４７を形成する領域以外の領域をフォトレジストによりマスキングし、プラズマエッチングすることにより、図８に示すように、第１コンタクトホール２０１、２０２、２０３、２０４、２０５、２０６、２０７を形成する。さらに、
第１コンタクトホール２０１、２０２、２０３、２０４、２０５、２０６、２０７にＣＶＤ等によりメタル、例えばタングステン（Ｗ）層を埋め込み、第１ビア２２１、２２２、
２２３、２２４、２２５、２２６、２２７を形成する（図９も参照）。
【００４８】
次に、ＣＶＤ等によって形成したメタル層の第１導電体形成領域外の部分をエッチングすることにより、図９に示すように、第１導電体２４１、２４２、２４３、２４４、２４５、２４６、２４７を形成する。第１導電体を形成するメタルとしては、例えば、アルミニウム（Ａｌ）を用いることができる。その後、Ｎ型半導体層１１の主面１５２にＡｌ等により裏面電極２８０を形成する。
【００４９】
次に、再度ＣＶＤ膜を堆積させて層間絶縁膜２１を形成し、第１導電体と接続された第２導電体を形成する領域以外の領域をフォトレジストによりマスキングし、プラズマエッチングすることにより、図１０に示すように、第２コンタクトホール２１１、２１２、２１３、２１４、２１５、２１６、２１７を形成する。さらに、第２コンタクトホール２１１、２１２、２１３、２１４、２１５、２１６、２１７にＣＶＤ等によりメタル層、例えばタングステン（Ｗ）層を埋め込み、第２ビア２３１、２３２、２３３、２３４、２３５、２３６、２３７を形成する（図１１も参照）。
【００５０】
次に、ＣＶＤ等によって形成したメタル層の第２導電体形成領域外の部分をエッチングすることにより、図１１に示すように、第２導電体２５１、２５２、２５３、２５４、２５６、２５７および電極２６０を形成する。第２導電体２５１、２５２、２５３、２５４、２５６、２５７および電極２６０を形成するメタルとしては、例えば、アルミニウム（Ａｌ）を用いることができる。
【００５１】
以上の本実施の形態に係る半導体装置１００の製造方法の各工程において、第２基板コンタクト部５０を構成する第１ビア２２５、第１導電体２４５、第２ビア２３５および電極２６０は、他のいかなるビアあるいは導電体とも接続されず、第２基板コンタクト部５０はフローティング電極として形成される。
【００５２】
上述した本発明に係る半導体装置１００の製造工程によれば、例えば、図１０に示すプラズマエッチング工程において、エッチングが終了して第２コンタクトホール２１１、２１２、２１３、２１４、２１５、２１６、２１７が形成された後に、図１０中の実線矢印Ｐで示すプラズマが発生していたとしても、図１０中の点線矢印Ｃで示すように、第２基板コンタクト部５０および裏面電極２８０を介し、半導体装置１００のウエハが載置されている金属製のステージ（図示省略）からプラズマによるチャージを逃がすことが可能となる。従って、製造中の半導体装置１００のウエハにダメージを与えることを防止することができる。
【００５３】
なお、プラズマによるチャージを逃がす上で、裏面電極２８０は必須のものではなく、
従って、必ずしも図９に示す工程で形成している必要はない。すなわち、例えば、図１１に示す工程において形成してもよいし、さらには裏面電極２８０を形成しなくともよい。
裏面電極２８０を形成していない状態でも、Ｎ型半導体層１１が導体であることからプラズマによるチャージを逃がすことは可能だからである。
【００５４】
また、製造工程の途中において落雷が発生したとしても、上記同様図１０中の点線矢印Ｃで示すように、第２基板コンタクト部５０を介して落雷によるサージ電流を基板裏面に逃がすことが可能となる。従って、製造中の半導体装置１００のウエハに落雷によるダメージを与えることを防止することができる。
【００５５】
なお、本実施の形態では、２層の配線層を形成する場合について例示して説明したが、
本発明はこれに限定されるものではなく、任意の数の配線層を形成することができる。この場合、図１０および図１１に示す、層間絶縁膜の形成、ビアの形成、導電体の形成を配線層の数だけ繰り返せばよい。多層配線の配線層の数が増すほどプラズマエッチング時のプラズマによるチャージ、あるいは落雷によるサージ電流に晒される可能性が高くなるので、本実施の形態に係る半導体装置１００の効果がより顕著となる。
【００５６】
また、本実施の形態では、すべての第１導電体上に第２導電体を形成する場合（図１１等参照）を例示して説明したが、これに限られず、第１導電体上にさらに接続が必要となる箇所を選択して第２導電体を形成することができる。
【００５７】
以上説明したように、本実施の形態に係る半導体装置１００によれば、無用なリーク電流の発生を抑制しつつ、外来チャージによるダメージを防止できる半導体装置、半導体装置の製造方法および半導体装置を搭載したシステムを提供することが可能となる。
【００５８】
［第２の実施の形態］
図１２を参照して、本実施の形態に係る半導体装置３００について説明する。
本実施の形態に係る半導体装置３００は、半導体装置１００におけるＭＯＳ型トランジスタ４０やダイオード４６、４８を含んで構成される単体ピクセル回路を、複数個アレイ状に配置した形態である。
【００５９】
半導体装置３００では、図１２に示すように、第１基板コンタクト部３０２内において、単体ピクセル回路３０６が１０μｍ〜５０μｍのピッチｐでＸ、Ｙ方向に繰り返し敷き詰められて、Ｘ線センサピクセル部３０４を構成している。単体ピクセル回路３０６内には、複数のピクセルとしてのダイオード２３（図１２では４個）が配置され、さらに第２基板コンタクト部２４（フローティング電極）が１個、単体ピクセル回路３０６の略中央部に配置されている。
【００６０】
以上のように構成された半導体装置３００では、第２の基板コンタクト部２４が単体ピクセル回路３０６と同じ間隔で配置されるので、半導体装置３００の全面にわたって、あるいはウエハ製造時におけるウエハ全面にわたって一様に第２の基板コンタクト部２４が配置されることになる。従って、より効率的に、プラズマエッチング時のプラズマによるチャージ、あるいは落雷時のサージ電流を逃がすことができる。
【００６１】
［第３の実施の形態］
図１３を参照して、上記実施の形態に係る半導体装置１００を搭載したシステムについて説明する。上記実施の形態に係る半導体装置１００は、一例として、種々の用途のＸ線撮影システム、例えば食品Ｘ線異物検出、マンモグラフィ、歯科Ｘ線検査等のシステムに適用することができるが、図１３は、そのうち食品Ｘ線異物検出システム８００に適用した例である。
【００６２】
図１３に示すように、食品Ｘ線異物検出システム８００は、Ｘ線センサ８０２、Ｘ線源８０４、コンベアベルト８１０およびＰＣ（Ｐｅｒａｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）８１２を含んで構成されている。
Ｘ線センサ８０２は、上記実施の形態に係る半導体装置１００により構成されたＸ線センサであり、例えば、半導体装置１００が直線状に配置されたラインセンサとすることができる。
Ｘ線源８０４は、例えばＸ線管等から構成されたＸ線８０６を発生する装置であり、またＰＣ８１２はＸ線センサ８０２により形成された画像を処理する機能を有している。
【００６３】
食品Ｘ線異物検出システム８００では、コンベアベルト８１０によって搬送された、被検査品８０８としての包装された食品にＸ線源８０４からＸ線８０６を照射し、該照射したＸ線の透過レベルをＸ線センサ８０２で検知する。検知した信号をケーブル８１４を介してＰＣ８１２に送信し画像処理することによって、被検査品８０８に混在する金属片などの異物を選別することができる。
【００６４】
以上のように、上記実施の形態に係る半導体装置１００を搭載した本実施の形態に係る食品Ｘ線異物検出システム８００によれば、食品Ｘ線異物検出システム８００が稼動中で上記実施の形態に係る半導体装置１００が動作している状態であっても、第２基板コンタクト部５０と第１基板コンタクト部４２、４４との間の無用なリーク電流、あるいは第２基板コンタクト部５０とダイオード４６あるいは４８との間のブレークダウンの発生に起因する無用なリーク電流が発生することがない。
【００６５】
ここで、本実施の形態においては、半導体装置１００を搭載したシステムを例示して説明したが、半導体装置３００を搭載したシステムでも同様の効果を奏することができる。
【００６６】
なお、上記各実施の形態では、基板としてＮ型半導体層１１を用いた半導体装置について説明したが、これに限られず、基板としてＰ型半導体層を用いた半導体装置にも適用可能であり、その場合には、他の領域についても、Ｐ型とあったのをＮ型とし、Ｎ型とあったのをＰ型とすればよい。
【００６７】
また、上記各実施の形態では、周辺回路素子としてＭＯＳ型トランジスタを含む構成を例示して説明したが、これに限られず、その他ダイオード、抵抗、コンデンサ等を含んでもよい。
【００６８】
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【００６９】
９  Ｐ型半導体層
１０  埋め込み酸化膜
１１  Ｎ型半導体層
１２  ゲート酸化膜
１５  ゲート電極
１６  ＬＤＤ領域
１７  サイドウォールスペーサ
１８、１９  Ｐ型取り出し電極領域
２０  絶縁膜
２１  層間絶縁膜
２２  フィールド酸化膜
２３  ピクセル
２４  第２基板コンタクト部
２５  層間膜
３０  電源  
３２  ＧＮＤ
４０  ＭＯＳ型トランジスタ
４２、４４、４５  第１基板コンタクト部
４６、４８  ダイオード
４９  回路素子領域
５０  第２基板コンタクト部
９０  Ｐ型半導体層
１００  半導体装置
１５１、１５２  主面
１８１、１８２、１８３  Ｎ型取り出し電極領域
２０１、２０２、２０３、２０４、２０５、２０６、２０７  第１コンタクトホール
２１１、２１２、２１３、２１４、２１５、２１６、２１７  第２コンタクトホール
２２１、２２２、２２３、２２４、２２５、２２６、２２７  第１ビア
２３１、２３２、２３３、２３４、２３５、２３６、２３７  第２ビア
２４０  第１層配線
２４１、２４２、２４３、２４４、２４５、２４６、２４７  第１導電体
２５０  第２層配線
２５１、２５２、２５３、２５４、２５６、２５７  第２導電体
２６０  電極
２８０  裏面電極
３００  半導体装置
３０２  第１基板コンタクト部
３０４  Ｘ線センサピクセル部
３０６  単体ピクセル回路
８００  食品Ｘ線異物検出システム
８０２  Ｘ線センサ
８０４  Ｘ線源
８０６  Ｘ線
８０８  被検査品
８１０  コンベアベルト
８１２  ＰＣ
８１４  ケーブル
９００  半導体装置
９０２  基板コンタクト部
９０３  回路素子領域
９０４  ＭＯＳ型トランジスタ
９０５  ダイオード
９０６  単体ピクセル回路
９０７  Ｎ型半導体層
９０８  Ｐ型半導体層
９０９  埋め込み酸化膜
９１０、９１１  Ｎ型取り出し電極領域
９１２  Ｐ型取り出し電極領域
９２０、９２１、９２２  電極
９２４  電源
【図１】
2014154818.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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