(57)【要約】【課題】Ｙスイッチの並列数が増加しても、メモリセルにデータを書き込み可能であることに貢献すること。【解決手段】半導体記憶装置は、ビット線とワード線との交差部に配置されたメモリセルと、メモリセルを含むメモリマットと、メモリマット内で、Ｙスイッチと前記メモリセルを接続するセンスアンプと、テスト制御信号を入力し、Ｙアドレステスト信号を出力するテスト信号制御回路と、Ｙアドレス信号、及びＹアドレステスト信号を入力し、プリデコード信号を出力する第１のデコード回路と、プリデコード信号を入力し、１又は２以上のＹスイッチを並列に選択するＹスイッチ選択信号を出力する第２のデコード回路と、１又は２以上のセンスアンプの活性状態を並列に制御するセンスアンプ制御回路と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ビット線とワード線との交差部に配置されたメモリセルと、
前記メモリセルを含むメモリマットと、
前記メモリマット内で、Ｙスイッチと前記メモリセルを接続するセンスアンプと、
テスト制御信号を入力し、Ｙアドレステスト信号を出力するテスト信号制御回路と、
Ｙアドレス信号、及び前記Ｙアドレステスト信号を入力し、プリデコード信号を出力する第１のデコード回路と、
前記プリデコード信号を入力し、１又は２以上の前記Ｙスイッチを並列に選択するＹスイッチ選択信号を出力する第２のデコード回路と、
１又は２以上の前記センスアンプの活性状態を並列に制御するセンスアンプ制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記センスアンプ制御回路は、前記メモリセルにデータを書き出す前に、前記センスアンプを非活性化する請求項１に記載の半導体記憶装置。
【請求項３】
コマンド信号、及びアドレス信号を入力し、前記コマンド信号、前記アドレス信号の組み合わせに基づいて、テストモードに遷移する信号制御回路を備える請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記信号制御回路は、センスアンプ制御信号を出力し、
前記テスト信号制御回路は、前記テストモードの場合、センスアンプ制御テスト信号を出力し、
前記センスアンプ制御回路は、前記テストモードの場合、前記センスアンプ制御テスト信号、及び前記センスアンプ制御信号に基づいて、前記センスアンプの活性状態を並列に制御する請求項３に記載の半導体記憶装置。
【請求項５】
当該半導体記憶装置外部から入力されたデータを保持する書き込みバッファ回路と、
前記メモリセルから読み出されたデータを保持する読み出しバッファ回路と、を備え、
前記読み出しバッファ回路に保持されるデータを出力する請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記テストモードの場合、前記書き込みバッファ回路に保持されるデータと、前記読み出しバッファ回路に保持されるデータと、の比較結果を出力する請求項５に記載の半導体記憶装置。
【請求項７】
ビット線とワード線との交差部に配置されたメモリセルと、
前記メモリセルを含むメモリマットと、
前記メモリマット内で、Ｙスイッチと前記メモリセルを接続するセンスアンプと、を備える半導体記憶装置のテスト方法であって、
テスト制御信号を入力し、Ｙアドレステスト信号を出力するテスト信号制御工程と、
Ｙアドレス信号、及び前記Ｙアドレステスト信号を入力し、プリデコード信号を出力する工程と、
前記プリデコード信号を入力し、１又は２以上の前記Ｙスイッチを並列に選択するＹスイッチ選択信号を出力する工程と、
１又は２以上の前記センスアンプの活性状態を並列に制御するセンスアンプ制御工程と、
を含むことを特徴とする半導体記憶装置のテスト方法。
【請求項８】
前記センスアンプ制御工程において、前記メモリセルにデータを書き出す前に、前記センスアンプを非活性化する請求項７に記載の半導体記憶装置のテスト方法。
【請求項９】
コマンド信号、及びアドレス信号を入力し、前記コマンド信号、前記アドレス信号の組み合わせに基づいて、テストモードに遷移する信号制御工程を含む請求項７又は８に記載の半導体記憶装置のテスト方法。
【請求項１０】
前記信号制御工程において、センスアンプ制御信号を出力し、
前記テスト信号制御工程において、前記テストモードの場合、センスアンプ制御テスト信号を出力し、
前記センスアンプ制御工程において、前記テストモードの場合、前記センスアンプ制御テスト信号、及び前記センスアンプ制御信号に基づいて、前記センスアンプの活性状態を制御する請求項９に記載の半導体記憶装置のテスト方法。
【請求項１１】
当該半導体記憶装置外部から入力されたデータを保持する書き込みバッファ工程と、
前記メモリセルから読み出されたデータを保持する読み出しバッファ工程と、
前記読み出しバッファ回路に保持されるデータを出力する工程と、
を含む請求項９又は１０に記載の半導体記憶装置のテスト方法。
【請求項１２】
前記テストモードの場合、前記書き込みバッファ回路に保持されるデータと、前記読み出しバッファ回路に保持されるデータと、の比較結果を出力する工程を含む請求項１１に記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及びそのテスト方法に関する。特に複数のメモリセルを備える半導体記憶装置、及びそのテスト方法に関する。
【背景技術】
【０００２】
データの保持にリフレッシュ動作を要するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、集積度が高く、ＰＣ、サーバのメインメモリとして採用されている。
【０００３】
特許文献１において、複数のメモリセルを備える半導体装置が開示されている。特許文献１の図１に示すように、特許文献１に開示する半導体装置は、制御回路、及び入出力回路ＰＥＲＩと複数のメモリバンクＢＡＮＫを含む。制御回路、及び入出力回路ＰＥＲＩに含まれる制御回路には、クロック、アドレス、制御信号が半導体装置外部から入力され、アドレスのプリデコード等が行われる。また、制御回路、及び入出力回路ＰＥＲＩに含まれる入出力回路は、入出力バッファを備え、半導体装置外部からの書き込みデータの入力を受け、半導体装置外部へ読み出しデータの出力を行う。
【０００４】
特許文献１の図２においては、メモリバンクＢＡＮＫの構成の一例が開示されている。特許文献１の図２に示すように、特許文献１に開示するメモリバンクＢＡＮＫにおいて、複数のメモリセルアレイＭＣＡがアレイ状に配置されている。各メモリセルアレイＭＣＡの周辺には、サブワードドライバ列ＳＷＤＡ、センスアンプ列ＳＡＡ、及びクロスエリアＩＳが配置されている。また、メモリバンクＢＡＮＫの外周側には、センスアンプＳＡＡと平行に、ＹデコーダＹＤＥＣ及びメモリアンプＭＡＡが配置されている。さらに、サブワードドライバ列ＳＷＤＡと平行に、ＸデコーダＸＤＥＣ及びアレイ制御回路ＡＣＣが配置されている。
【０００５】
特許文献１の図３においては、メモリバンクＢＡＮＫに含まれるメモリセルアレイＭＣＡと、その周辺回路の構成の一例が開示されている。メモリセルアレイＭＣＡの左右に隣接して、複数のセンスアンプＳＡを含むＳＡＡが配置されている。そして、メモリセルアレイＭＣＡの上下に隣接して、サブワードドライバ列ＳＷＤＡが配置されている。サブワードドライバ列ＳＷＤＡは、複数のサブワードドライバ列ＳＷＤ、及びビット線接続スイッチアレイの制御回路ＩＳＬを含む。また、各サブワードドライバ列ＳＷＤＡは、その上下に配置されるメモリセルアレイＭＣＡに共有される。
【０００６】
特許文献１の図４においては、センスアンプＳＡの構成の一例が開示されている。センスアンプＳＡは、プリチャージ回路ＰＣＣと、ＩＯ接続回路ＩＯＳＷを含む。
【０００７】
プリチャージ回路ＰＣＣは、３つのＭＯＳトランジスタから構成され、ビット線イコライズ信号ＢＬＥＱによって制御される。スタンバイ時には、ビット線イコライズ信号ＢＬＥＱは、Ｈｉｇｈレベルとなり、ＭＯＳトランジスタがオンとなる。そして、グローバルビット線対ＧＢＬＴ、ＧＢＬＴがプリチャージ電位ＶＢＬＰにプリチャージされる。
【０００８】
ＩＯ接続回路ＳＷはＩＯ、２つのＭＯＳトランジスタから構成され、Ｙスイッチ選択信号によって制御される。メモリセルからデータを読み出す場合、Ｙスイッチ選択信号がＨｉｇｈレベルとなり、ＭＯＳトランジスタがオンとなる。そして、メモリセルから読み出されたデータが、ローカル入出力線対ＬＩＯＴ、ＬＩＯＢに伝達される。一方、メモリセルにデータを書き込む場合、Ｙスイッチ選択信号がＨｉｇｈレベルとなり、ＭＯＳトランジスタがオンとなる。そして、ローカル入出力線対ＬＩＯＴ、ＬＩＯＢから、データがグローバルビット線対ＧＢＬＴ、ＧＢＬＢに伝達される。
【０００９】
上述の通り、メモリセルに対するデータの読み書きをテストする場合、Ｙスイッチを順に選択する必要がある。ここで、メモリセルのテスト時間は、メモリセルのデータのホールド時間に比例する。そのため、順にＹスイッチを選択した場合、メモリセルの数が増加するほど、テスト時間が増加する。そこで、このテスト時間を削減する為に、同時に複数のＹスイッチを選択する技術が特許文献２にて提案されている。同文献の図６及び図９に示すように、強制オン信号ＹＳＷＦＯＮによって複数のＹスイッチＹＳＷをオンさせ、選択されたワード線に設けられた該Ｙスイッチに対応した複数のメモリセルに同じデータが書き込まれる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−１８７８７９号公報
【特許文献２】特開２０１１−０３４６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以下の分析は、本発明の観点からなされたものである。
【００１２】
特許文献２で示すように、複数のＹスイッチを選択して複数のメモリセルにデータを書き込むが、各Ｙスイッチ及びメモリセルにはセンスアンプが設けられている。そのためその書き込みの際にそのセンスアンプを強制的に反転してメモリセルにデータが書き込まれることがある。従って、Ｙスイッチの並列数が増加すると、センスアンプを反転できない問題が生じる。
【００１３】
そのため、Ｙスイッチの並列数が増加しても、メモリセルにデータを並列に書き込み可能であることに貢献する半導体記憶装置、及びそのテスト方法が、望まれる。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によれば、ビット線とワード線との交差部に配置されたメモリセルと、前記メモリセルを含むメモリマットと、前記メモリマット内で、Ｙスイッチと前記メモリセルを接続するセンスアンプと、テスト制御信号を入力し、Ｙアドレステスト信号を出力するテスト信号制御回路と、Ｙアドレス信号、及び前記Ｙアドレステスト信号を入力し、プリデコード信号を出力する第１のデコード回路と、前記プリデコード信号を入力し、１又は２以上の前記Ｙスイッチを並列に選択するＹスイッチ選択信号を出力する第２のデコード回路と、１又は２以上の前記センスアンプの活性状態を並列に制御するセンスアンプ制御回路と、を備える半導体記憶装置が、提供される。
【００１５】
本発明の第２の視点によれば、ビット線とワード線との交差部に配置されたメモリセルと、前記メモリセルを含むメモリマットと、前記メモリマット内で、Ｙスイッチと前記メモリセルを接続するセンスアンプと、を備える半導体記憶装置のテスト方法であって、テスト制御信号を入力し、Ｙアドレステスト信号を出力するテスト信号制御工程と、Ｙアドレス信号、及び前記Ｙアドレステスト信号を入力し、プリデコード信号を出力する工程と、前記プリデコード信号を入力し、１又は２以上の前記Ｙスイッチを並列に選択するＹスイッチ選択信号を出力する工程と、１又は２以上の前記センスアンプの活性状態を並列に制御するセンスアンプ制御工程と、を含むことを特徴とする半導体記憶装置のテスト方法が、提供される。
【発明の効果】
【００１６】
本発明の各視点によれば、Ｙスイッチの並列数が増加しても、メモリセルにデータを並列に書き込み可能であることに貢献する半導体記憶装置、及びそのテスト方法が、提供される。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態における概要を示すブロック図である。
【図２】第１の実施形態に係る半導体記憶装置１とテスタ２を含む全体構成の一例を示すブロック図である。
【図３】Ｙデコーダ１５の内部構成の一例を示すブロック図である。
【図４】Ｙデコーダ１５の内部構成の一例を示すブロック図、及び回路図である。
【図５】プリデコーダ２２１の内部構成の一例を示す回路図である。
【図６】メモリバンク２１の一例を示す回路図である。
【図７】センスアンプ２４の一例を示す回路図である。
【図８】センスアンプ２４を制御する回路の一例を示す回路図である。
【図９】信号線の電位変化の一例を示す図である。
【図１０】信号線の電位変化の一例を示す図である。
【発明を実施するための形態】
【００１８】
はじめに、本発明の一実施形態たる図１を用いて、本発明の概要を説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。
【００１９】
上述の通り、各Ｙスイッチ及びメモリセルにはセンスアンプが設けられている。ここで、複数のＹスイッチを選択して複数のメモリセルにデータを書き込む場合、センスアンプを強制的に反転して、メモリセルにデータが書き込まれることがある。Ｙスイッチの並列数が増加すると、センスアンプを反転できなく問題が生じる。
【００２０】
図１に示す半導体記憶装置１００は、ビット線ＢＬとワード線ＷＬとの交差部に配置されたメモリセルＭＣと、メモリセルＭＣを含むメモリマット１０１を備える。また、半導体記憶装置１００は、テスト制御信号を入力し、Ｙアドレステスト信号を出力するテスト信号制御回路１０２を備える。ここで、テスト制御信号は、半導体記憶装置１００の外部より入力する。また、半導体記憶装置１００は、Ｙアドレス信号、及びＹアドレステスト信号を入力し、プリデコード信号を出力する第１のデコード回路１０３を備える。さらに、半導体記憶装置１００は、プリデコード信号を入力し、１又は２以上のＹスイッチ１０４を並列に選択するＹスイッチ選択信号を出力する第２のデコード回路１０５を採用する。なお、Ｙスイッチ１０４は、センスアンプ１０６を介して、メモリセルＭＣと接続する。
【００２１】
ここで、上述の通り、複数のＹスイッチ１０４を選択して、複数のメモリセルＭＣにデータを書き込む場合、センスアンプ１０６を強制的に反転して、メモリセルＭＣにデータが書き込まれることがある。
【００２２】
そこで、半導体記憶装置１００は、１又は２以上のセンスアンプ１０６の活性状態を並列に制御するセンスアンプ制御回路１０７を採用する。その結果、半導体記憶装置１００は、複数のセンスアンプ１０６の活性状態を変更できる。従って、半導体記憶装置１００は、Ｙスイッチ１０４の並列数が増加しても、メモリセルにデータを並列に書き込み可能であることに貢献する。
【００２３】
本発明において下記の形態が可能である。
【００２４】
［形態１］上記第１の視点にかかる半導体記憶装置の通りである。
【００２５】
［形態２］前記センスアンプ制御回路は、前記メモリセルにデータを書き出す前に、前記センスアンプを非活性化することが好ましい。
【００２６】
［形態３］コマンド信号、及びアドレス信号を入力し、前記コマンド信号、前記アドレス信号の組み合わせに基づいて、テストモードに遷移する信号制御回路を備えることが好ましい。
【００２７】
［形態４］前記信号制御回路は、センスアンプ制御信号を出力し、前記テスト信号制御回路は、前記テストモードの場合、センスアンプ制御テスト信号を出力し、前記センスアンプ制御回路は、前記テストモードの場合、前記センスアンプ制御テスト信号、及び前記センスアンプ制御信号に基づいて、前記センスアンプの活性状態を並列に制御することが好ましい。
【００２８】
［形態５］前記半導体記憶装置は、当該半導体記憶装置外部から入力されたデータを保持する書き込みバッファ回路と、前記メモリセルから読み出されたデータを保持する読み出しバッファ回路と、を備え、前記読み出しバッファ回路に保持されるデータを出力することが好ましい。
【００２９】
［形態６］前記半導体記憶装置は、前記テストモードの場合、前記書き込みバッファ回路に保持されるデータと、前記読み出しバッファ回路に保持されるデータと、の比較結果を出力することが好ましい。
【００３０】
［形態７］上記第２の視点にかかる半導体記憶装置のテスト方法の通りである。
【００３１】
［形態８］前記センスアンプ制御工程において、前記メモリセルにデータを書き出す前に、前記センスアンプを非活性化することが好ましい。
【００３２】
［形態９］前記半導体記憶装置のテスト方法は、コマンド信号、及びアドレス信号を入力し、前記コマンド信号、前記アドレス信号の組み合わせに基づいて、テストモードに遷移する信号制御工程を含むことが好ましい。
【００３３】
［形態１０］前記信号制御工程において、センスアンプ制御信号を出力し、前記テスト信号制御工程において、前記テストモードの場合、センスアンプ制御テスト信号を出力し、前記センスアンプ制御工程において、前記テストモードの場合、前記センスアンプ制御テスト信号、及び前記センスアンプ制御信号に基づいて、前記センスアンプの活性状態を並列に制御することが好ましい。
【００３４】
［形態１１］前記半導体記憶装置のテスト方法は、当該半導体記憶装置外部から入力されたデータを保持する書き込みバッファ工程と、前記メモリセルから読み出されたデータを保持する読み出しバッファ工程と、前記読み出しバッファ回路に保持されるデータを出力する工程と、を含むことが好ましい。
【００３５】
［形態１２］前記半導体記憶装置のテスト方法は、前記テストモードの場合、前記書き込みバッファ回路に保持されるデータと、前記読み出しバッファ回路に保持されるデータと、の比較結果を出力する工程を含むことが好ましい。
【００３６】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００３７】
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
【００３８】
図２は、本実施形態に係る半導体記憶装置１とテスタ２を含む全体構成の一例を示すブロック図である。
【００３９】
半導体記憶装置１は、信号制御回路１１と、テスト信号制御回路１２と、センスアンプ制御回路１３と、メモリアレイ１４と、Ｙデコーダ１５と、Ｘデコーダ１６と、書き込みバッファ回路１７と、読み出しバッファ回路１８と、入出力バッファ回路１９と、を含んで構成される。また、信号制御回路１１は、コマンドデコーダ１１１と、リフレッシュ制御回路１１２と、アドレスデコーダ１１３と、を含んで構成される。さらに、メモリアレイ１４は、複数のメモリバンク２１と、ワードライン制御回路２２と、Ｙスイッチ２３と、センスアンプ２４と、を含んで構成される。なお、図２には、本実施形態に係る半導体記憶装置１に関する回路を主に記載する。また、図２には、本実施形態に係るテスタ２に関する信号等を主に記載する。
【００４０】
テスタ２は、コマンド信号ＣＭＤ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、アドレス信号ＡＤＤ等を出力する。具体的には、テスタ２は、ユーザが設定したプログラムに基づいて、コマンド信号ＣＭＤ等を出力する。
【００４１】
メモリアレイ１４は、複数のメモリバンク２１を備える。そして、各メモリバンク２１は、アレイ状に配置されたメモリマット（図示せず）を備える。各メモリマットは、メモリセルを含む。また、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交差部に配置される。
【００４２】
信号制御回路１１は、テスタ２から、コマンド信号ＣＭＤ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、アドレス信号ＡＤＤ等を入力する。コマンドデコーダ１１１は、コマンド信号ＣＭＤをデコードする。具体的には、コマンドデコーダ１１１は、コマンド信号ＣＭＤとアドレス信号ＡＤＤの組み合わせに基づいて、半導体記憶装置１をテストモードに遷移する。信号制御回路１１は、テストモードの場合、テスト制御信号をテスト信号制御回路１２に入力する。さらに、信号制御回路１１は、センスアンプ制御信号(以下、ＳＡＥ信号と呼ぶ)を出力する。
【００４３】
リフレッシュ制御回路１１２は、クロック信号ＣＫ、クロック信号イネーブル信号ＣＫＥに基づいて、信号制御回路１１からの信号出力のタイミングを制御する。
【００４４】
アドレスデコーダ１１３は、アドレス信号ＡＤＤをデコードする。具体的には、アドレスデコーダ１１３は、アドレス信号ＡＤＤをデコードし、Ｘアドレス信号、Ｙアドレス信号を出力する。
【００４５】
テスト信号制御回路１２は、テスト制御信号を入力し、Ｙアドレステスト信号を出力する。さらに、テスト信号制御回路１２は、センスアンプ制御テスト信号（以下、ＳＡＥテスト信号と呼ぶ）を出力する。
【００４６】
センスアンプ２４は、メモリマット内で、Ｙスイッチ２３とメモリセルを接続する。
【００４７】
センスアンプ制御回路１３は、１又は２以上のセンスアンプ２４の活性状態を並列に制御する。具体的には、センスアンプ制御回路１３は、テストモードの場合、ＳＡＥテスト信号、及びＳＡＥ信号に基づいて、センスアンプ２４の活性状態を並列に制御する。ここで、センスアンプ制御回路１３は、メモリセルＭＣにデータを書き出す前に、センスアンプを非活性化してもよい。
【００４８】
Ｘデコーダ１６は、Ｘアドレス信号を入力する。そして、Ｘデコーダ１６は、入力されたＸアドレス信号をデコードする。
【００４９】
ワードライン制御回路２２は、デコードされたＸアドレス信号を入力し、ワード線ＷＬを選択する。
【００５０】
また、Ｙデコーダ１５は、入力されたＹアドレス信号をデコードし、Ｙスイッチ２３を選択するＹスイッチ選択信号を出力する。具体的には、テストモードの場合、Ｙデコーダ１５は、Ｙアドレス信号、及びＹアドレス信号を入力し、Ｙスイッチ選択信号を出力する。
【００５１】
書き込みバッファ回路１７は、半導体記憶装置１外部から入力されたデータを保持する。そこで、データを書き込む場合、まず、データ入出力端子ＤＱから入力されたデータを、書き込みバッファ回路１７に入力する。そして、書き込みバッファ回路１７は、入力されたデータを、選択されたＹスイッチ２３を介して、メモリセルに書き込む。その際、２以上のＹスイッチ２３が選択された場合、２以上のメモリセルにデータを並列に書き込む。
【００５２】
読み込みバッファ回路１８は、メモリセルＭＣから読み出されたデータを保持する。そこで、データを読み出す場合、Ｙスイッチ２３を順に選択し、メモリセルからデータを読み出す。そして、メモリセルから読み出したデータを、読み出しバッファ回路１８に入力する。そして、読み出しバッファ回路１８に入力されたデータを、入出力バッファ回路１９を介して、入出力端子ＤＱに出力する。
【００５３】
また、テストモードの場合、入出力バッファ回路１９は、書き込みバッファ回路１７に保持されるデータと、読み出しバッファ回路１８に保持されるデータと、の比較結果を、入出力端子ＤＱから出力してもよい。
【００５４】
図３は、Ｙデコーダ１５の内部構成の一例を示すブロック図である。Ｙデコーダ１５は、プリデコーダ（上述の第１のデコード回路１０３に相当）２２１と、ＹＳドライバ（上述の第２のデコード回路１０５に相当）２２２と、を含んで構成される。なお、図３は、簡単のため、本実施形態に係るＹデコーダ１５に関係するモジュールを主に記載する。
【００５５】
プリデコーダ２２１は、Ｙアドレス信号、及びＹアドレステスト信号を入力し、プリデコード信号を出力する。プリデコーダ２２１は、第１のプリデコード回路２３１と、第２のプリデコード回路２３２と、を含んで構成される。
【００５６】
第１のプリデコード回路２３１には、Ｙアドレス信号、Ｙアドレステスト信号が入力される。
【００５７】
第２のプリデコード回路２３２は、第１のプリデコード回路２３１の出力信号に基づいて、プリデコード信号を生成する。
【００５８】
ＹＳドライバ２２２は、プリデコード信号を入力する。そして、ＹＳドライバ２２２は、１又は２位以上のＹスイッチ１５を並列に選択するＹスイッチ信号を出力する。Ｙスイッチ選択信号が生成された場合、並列に、選択されたＹスイッチと接続するメモリセルが駆動する。
【００５９】
図４は、Ｙデコーダ１５の一例を示す図である。図４（ａ）は、８ビットのアドレス信号（ＣＹ２〜ＣＹ８）に対するＹデコーダ１５の一例を示す図である。図４（ａ）の場合、Ｙデコーダ１５は、プリデコーダ２２１ａと、プリデコーダ２２１ｂと、プリデコーダ２２１ｃと、ＹＳ調整回路２２３と、ＹＳドライバ２２２と、を含んで構成される。
【００６０】
図４（ａ）の場合、ＣＹ２からＣＹ８は外部アドレスピンからの入力に対応したＹアドレス信号であるとする。また、Ｔ２Ｂ〜Ｔ８Ｂは、Ｙアドレス信号に対応するＹアドレステスト信号である。プリデコーダ２２１ａは、ＣＹ２〜ＣＹ４、及びＴ２Ｂ〜Ｔ４Ｂを入力として、信号ＣＹ２３４Ｐを出力する。そして、ＹＳ調整回路２２３は、信号ＣＹ２３４Ｐと、タイミング調整信号ＣＹＥを入力し、プリデコード信号ＣＹ２３４を出力する。また、プリデコーダ２２１ｂは、ＣＹ５〜ＣＹ６、及びＴ５Ｂ〜Ｔ６Ｂを入力として、プリデコード信号ＣＹ５６を出力する。プリデコーダ２２１ｃは、ＣＹ７〜ＣＹ８、及びＴ７Ｂ〜Ｔ８Ｂを入力として、プリデコード信号ＣＹ７８を出力する。
【００６１】
図４（ｂ）は、ＹＳ調整回路２２３の一例を示す回路図である。図４（ｂ）に示すように、タイミング調整信号ＣＹＥがＨｉｇｈレベルの場合、信号ＣＹ２３４Ｐが、プリデコード信号ＣＹ２３４として出力される。従って、タイミング調整信号を用いて、プリデコード信号ＣＹ２３４の出力タイミングを制御できる。
【００６２】
図４（ｃ）は、ＹＳドライバ２２２の一例を示す回路図である。図４（ｃ）の場合、ＹＳドライバ２２２は、プリデコード信号ＣＹ２３４、ＣＹ５６、ＣＹ７８を入力とし、Ｙスイッチ選択信号を出力する。
【００６３】
図５は、図４（ａ）に示すプリデコーダ２２１ｃの内部構成の一例を示す回路図である。ここで、図５は、図４（ａ）と同様の符号を付して、説明する。
【００６４】
第１のプリデコード回路２３１において、各Ｙアドレス信号は、ＮＡＮＤ回路に接続する。具体的には、第１のプリデコード回路２３１は、Ｙアドレス信号の各ビットに対して、第１のＮＡＮＤ回路と、第２のＮＡＮＤ回路と、を含む。
【００６５】
まず、第１のＮＡＮＤ回路は、Ｙアドレス信号の各ビットに対して、Ｙアドレステスト信号と、Ｙアドレス信号のＮＡＮＤを演算する。そして、第１のＮＡＮＤ回路は、ＮＡＮＤ演算結果を第１のＮＡＮＤ信号として出力する。
【００６６】
そして、第２のＮＡＮＤ回路は、Ｙアドレス信号の各ビットに対して、Ｙアドレステスト信号と、第１のＮＡＮＤ信号のＮＡＮＤを演算する。第２のＮＡＮＤ回路は、ＮＡＮＤ演算結果を第２のＮＡＮＤ信号として出力する。
【００６７】
さらに、第１のプリデコード回路２３１は、第３のＮＡＮＤ回路と、ＯＲ回路と、を含む。具体的には、第３のＮＡＮＤ回路は、Ｙアドレス信号の各ビットに対応する第１のＮＡＮＤ信号、又は第２のＮＡＮＤ信号を、入力とする。そして、ＯＲ回路は、第３のＮＡＮＤ回路の出力を反転する。
【００６８】
図５の場合、Ｙアドレステスト信号Ｔ７ＢがＬｏｗレベルの場合、２ビットのＹアドレス信号ＣＹ７８のうち、４本の信号線（ＣＹ７８＜０＞、ＣＹ７８＜１＞、ＣＹ７８＜２＞、ＣＹ７８＜３＞）を、並列にＨｉｇｈレベルにできる。
【００６９】
また、Ｙアドレステスト信号Ｔ８ＢがＬｏｗレベルの場合、２ビットのＹアドレス信号ＣＹ７８のうち、２本の信号線をＨｉｇｈレベルにできる。
【００７０】
ここで、Ｙアドレステスト信号Ｔ８ＢがＬｏｗレベルの場合、２ビットのＹアドレス信号の上位ビットと下位ビットにおいて、出力信号（ＣＹ７８＜０＞、ＣＹ７８＜１＞、ＣＹ７８＜２＞、ＣＹ７８＜３＞）が同じパターンとなる。そのため、出力信号が同じパターンとなる場合のアドレスパターンについては、テストの実施を省略してもよい。なお、図４（ａ）に示すプリデコーダ２２１ａ、プリデコーダ２２１ｂについては、同様であるため、説明を省略する。
【００７１】
図６は、メモリバンク２１の一例を示す回路図である。
【００７２】
図６の場合、メモリバンク２１は、ワード線ＷＬ１、ＷＬ２、及びそれらのワード線と接続するビット線ＢＬＴ１〜ＢＬＴ４を含む。さらに、ワード線ＷＬ１は、メモリセルＭＣ０１〜ＭＣ０４と接続する。メモリセルＭＣ０１〜ＭＣ０４は、それぞれ、ビット線ＢＬＴ１〜ＢＬＴ４と接続する。また、ワード線ＷＬ２は、メモリセルＭＣ１１〜ＭＣ１４と接続する。メモリセルＭＣ１１〜ＭＣ１４は、それぞれ、ビット線ＢＬＴ１〜ＢＬＴ４と接続する。
【００７３】
具体的には、メモリセルＭＣは、容量素子と、ゲートがワード線へ接続され、ソース又はドレインの一方が容量素子へ、ソース又はドレインの他方がビット線へ接続されたトランジスタから構成される。そして、メモリセルＭＣは、ワード線制御回路の出力信号するワード線選択信号によって、ビット線と電気的に接続され、ビット線にデータを出力する。
【００７４】
また、センスアンプＳＡ２４ａとＹスイッチ信号線ＹＳ１は、ビット線ＢＬＴ１を駆動する。センスアンプＳＡ２４ａは、ビット線ＢＬＴ１とビット線ＢＬＢ１間に接続され、Ｙスイッチ信号線ＹＳ１と接続する。ビット線ＢＬＴ１〜ＢＬＴ４は、ローカル入出力線ＬＩＯＴと接続する。また、ビット線ＢＬＢ１〜ＢＬＢ４は、ローカル入出力線ＬＩＯＢと接続する。ビット線ＢＬＴ２〜ビット線ＢＬＴ４、ビット線ＢＬＢ２〜ビット線ＢＬＢ４、センスアンプＳＡ２４ｂ〜センスアンプ２４ｄ、及びＹスイッチ信号線ＹＳ２〜ＹＳ４についても同様であるため、詳細な説明は省略する。なお、以下の説明において、同一の信号線には、同一の符号を付す。
【００７５】
例えば、図６に示すＹスイッチ信号線ＹＳ１、Ｙスイッチ信号線ＹＳ２を、並列に選択することができる。その場合、Ｙスイッチ信号線ＹＳ１、Ｙスイッチ信号線ＹＳ２の選択状態を維持しながら、メモリセルＭＣ０１、メモリセルＭＣ０２に対して、データの読み書きが可能となる。
【００７６】
図７は、センスアンプ２４の一例を示す回路図である。図７において、信号線ＢＬＴは、図６に示すビット線ＢＬＴ１〜ＢＬＴ４のいずれかを示すビット線であるとする。そして、図７に示す信号線ＢＬＢは、ビット線ＢＬＴに対応するビット線ＢＬＢ１〜ＢＬＢ４のいずれかを示すビット線であるとする。
【００７７】
センスアンプ２４は、ソースが、ＣＳＰ線に接続され、ゲートとドレインが交差接続されたｐＭＯＳトランジスタ対と、ソースがＣＳＮ線に接続され、ゲートとドレインが交差接続されたＭＯＳトランジスタ対を備える。
【００７８】
また、図８は、図７に示す信号線ＣＳＰ、信号線ＣＳＮを制御する回路の一例を示す回路図である。
【００７９】
信号線ＣＳＰ、信号線ＣＳＮを制御する回路は、ゲートにビット線イコライズ信号ＢＬＥＱが入力される３つのトランジスタを備える。さらに、信号ＳＡＰをゲートに入力するＭＯＳトランジスタと、信号ＳＡＥをゲートに入力するＭＯＳトランジスタと、を備える。そして、ビット線イコライズ信号がＨｉｇｈレベルの時には、ＭＯＳトランジスタがオンになり、ビット線がプリチャージ電位ＶＢＬＰにプリチャージされる。
【００８０】
図９は、Ｙスイッチ信号線ＹＳ１、及びＹスイッチ信号線ＹＳ２を選択する場合において、各信号線の電位変化の一例を示す図である。図９（ａ）は、制御信号（以下、コマンドと呼ぶ）を示す図である。図９（ｂ）、図９（ｃ）は、図９（ａ）に示すコマンドに応じた電位変化を示す図である。図９（ａ）において、「ＡＣＴ」はアクティブコマンド、「ＰＲＥ」はプリチャージコマンド、「ＷＲＩＴＥ」はライトコマンド、「ＲＥＡＤ」はリードコマンドである。
【００８１】
図９（ｂ）において、ＡＣＴコマンドが入力されると、ビット線イコライズ信号ＢＬＥＱがＬｏｗレベルとなる。また、Ｘアドレス信号をＸデコーダでデコードした後に、選択されたワード線ＷＬ１が、Ｈｉｇｈレベルとなる。そして、選択されたワード線ＷＬ１に接続するビット線対にデータが解放される。
【００８２】
そして、信号線ＳＡＰ、ＳＡＮがＨｉｇｈレベルとなる。その結果、ビット線対の電位差が増幅する。図９（ｂ）に示すように、ビット線対（ＢＬＢ１とＢＬＴ１）の電位差が増幅する。さらに、ビット線対（ＢＬＢ２とＢＬＴ２）の電位差が増幅する。
【００８３】
テストモードにおいて、図９（ａ）に示すように、ＳＡ＿ＯＦＦコマンドが入力された場合、コマンドデコーダ１１１は、センスアンプ制御信号を出力する。さらに、テストモードの場合、テスト信号制御回路１２は、センスアンプ制御テスト信号を出力する。そして、センスアンプ制御回路１３は、センスアンプ制御テスト信号を入力する。
【００８４】
そして、テストモードにおいて、センスアンプ制御回路１３は、センスアンプ制御テスト信号が入力された場合、センスアンプ２４を非活性化する。具体的には、センスアンプ制御回路１３は、信号線ＳＡＰ、及び信号線ＳＡＮをＬａｗレベルにする。例えば、図９の場合、センスアンプ２４ａ、センスアンプ２４ｂが非活性化している。
【００８５】
その後、ＷＲＩＴＥコマンドが入力されると、Ｙスイッチが選択される。その場合、図９（ｃ）に示すように、Ｙスイッチ信号線ＹＳ１とＹＳ２がＨｉｇｈレベルとなる。そして、Ｙスイッチ信号線ＹＳ１とＹＳ２に接続するメモリセルＭＣ０１とＭＣ０２に、データが書き込まれる。
【００８６】
ここで、ＷＲＩＴＥコマンドが入力された際、センスアンプ２４は非活性化する。そのため、本実施形態に係る半導体記憶装置では、ＷＲＩＴＥコマンドが入力された際に、センスアンプ２４を反転する必要がない。従って、本実施形態に係る半導体記憶装置１では、Ｙスイッチの数が増加しても、センスアンプ２４を強制反転する必要がない。
【００８７】
その後、ＰＲＥコマンドが入力されると、ワード線ＷＬ１がＬｏｗレベルとなる。つまり、ワード線ＷＬ１が非選択となる。その結果、信号線ＳＡＰ、ＳＡＮがＬｏｗレベルとなる。信号線ＳＡＰ、ＳＡＮがＬｏｗレベルとなると、ビット線イコライズ信号ＢＬＥＱは、Ｈｉｇｈレベルの状態に戻る。
【００８８】
次に、所定の時間、メモリセルがデータをホールドした後、メモリセルに記憶されたデータを読み出す場合について説明する。
【００８９】
図９（ａ）においては、ＰＲＥコマンド入力後、所定の時間経過後、ＡＣＴコマンドが入力される。上述の通り、ＡＣＴコマンドが入力されると、ビット線イコライズ信号ＢＬＥＱがＬｏｗレベルとなる。そして、ビット線対の電位差が増幅する。図９(ｂ)に示すように、ビット線対（ＢＬＢ１とＢＬＴ１）の電位差が増幅する。さらに、ビット線対（ＢＬＢ２とＢＬＴ２）の電位差が増幅する。
【００９０】
そして、ＲＥＡＤコマンドが入力されると、図９（ｃ）に示すように、Ｙスイッチ信号線ＹＳ１とＹＳ２が順にＨｉｇｈレベルとなる。つまり、Ｙスイッチ信号線ＹＳ１とＹＳ２が順に選択される。Ｙスイッチが選択されると、ローカルビット線対（ＬＩＯＢとＬＩＯＴ）にデータが解放される。
【００９１】
その後、ＰＲＥコマンドが入力されると、ワード線ＷＬ１がＬｏｗレベルとなり、ビット線イコライズ信号ＢＬＥＱは、Ｈｉｇｈレベルの状態に戻る。
【００９２】
一方、図１０は、ＳＡ＿ＯＦＦコマンドが入力されない状態において、各信号線の電位変化を示す図である。また、図１０（ｂ）、図１０（ｃ）は、図１０（ａ）に示すコマンドに応じた電位変化を示す図である。図１０（ｂ）の場合、ＳＡ＿ＯＦＦコマンドが入力されていないため、ＷＲＩＴＥコマンドが入力された際、信号線ＳＡＰ、及び信号線ＳＡＮがＨｉｇｈレベルである。つまり、ＷＲＩＴＥコマンドが入力された際、センスアンプ２４が活性化している。図１０（ｂ）に示すように、ＷＲＩＴＥコマンドが入力された際に、センスアンプ２４が活性化している場合、センスアンプを強制的に、反転してメモリセルにデータを書き込む必要がある。しかし、Ｙスイッチの数が増加した際に、センスアンプを強制的に反転できない恐れが発生する。
【００９３】
以上のように、本実施形態に係る半導体記憶装置では、メモリセルにデータを書き出す前に、出力対象のメモリセルに接続するセンスアンプを非活性化している。そのため、本実施形態に係る半導体記憶装置では、より効率的に、Ｙスイッチを選択できる。つまり、本実施形態に係る半導体記憶装置では、Ｙスイッチの並列数が増加しても、メモリセルにデータを並列に書き込み可能であることに貢献する。
【００９４】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００９５】
１、１００  半導体記憶装置
２  テスタ
１１  信号制御回路
１２  テスト信号制御回路
１３  センスアンプ制御回路
１４  メモリアレイ
１５  Ｙデコーダ
１６  Ｘデコーダ
１７  書き込みバッファ回路
１８  読み込みバッファ回路
１９  入出力バッファ回路
２１  メモリバンク
２２  ワードライン制御回路
２３  Ｙスイッチ
２４、２４ａ、２４ｂ、２４ｃ、２４ｄ、１０６  センスアンプ
１０１  メモリマット
１０２  テスト信号制御回路
１０３  第１のデコード回路
１０４  Ｙスイッチ
１０５  第２のデコード回路
１０７  センスアンプ制御回路
１１１  コマンドデコーダ
１１２  リフレッシュ制御回路
１１３  アドレスデコーダ
２２１、２２１ａ、２２１ｂ、２２１ｃ  プリデコーダ
２２２  ＹＳドライバ
２２３  ＹＳ調整回路
２３１  第１のプリデコード回路
２３２  第２のプリデコード回路
ＡＤＤ  アドレス信号
ＢＬ、ＢＬＢ１〜ＢＬＢ４、ＢＬＴ１〜ＢＬＴ４  ビット線
ＣＫ  クロック信号
ＣＫＥ  クロックイネーブル信号
ＣＭＤ  コマンド信号
ＣＹＥ  タイミング調整信号
ＣＹ２〜ＣＹ８  Ｙアドレス信号
ＣＹ２３４、ＣＹ５６、ＣＹ７８  プリデコード信号
ＣＹ２３４Ｐ  信号
ＤＱ  入出力端子
ＬＩＯＢ、ＬＩＯＴ  ローカル入出力線
ＭＣ、ＭＣ０１〜ＭＣ０４、ＭＣ１１〜ＭＣ１４  メモリセル
ＳＡＥ  センスアンプ制御信号
Ｔ２Ｂ〜Ｔ８Ｂ  Ｙアドレステスト信号
ＷＬ、ＷＬ１、ＷＬ２  ワード線
ＹＳ１〜ＹＳ４  Ｙスイッチ信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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