(57)【要約】【課題】低電力、低オフセット電圧特性を有する差動増幅回路を低コストで実現する。【解決手段】増幅信号出力部１０１と、オフセット電圧を検出する検出部１０２と、制御部１０３十を備え、増幅信号出力部は、複数個（偶数）の増幅器と、これを正側および負側に区分するスイッチとを備える。制御部は、前記偶数個の増幅器のうち正側と負側を同数とする複数の組み合わせを選定するとともに、制御信号により各組み合わせに対応するようにスイッチを順次切り換え、検出部により検出されるオフセット電圧が最小値となるときのスイッチの組み合わせを判定し、これを維持させる。【選択図】図１
2014116713.tif 000002
【特許請求の範囲】
【請求項１】
正極と負極の２つの入力信号パスに対し並列に接続された複数の増幅器によって構成される増幅器群と、該増幅器群の一部または全部に対する入力を正側もしくは負側のいずれか一方として機能させるために、選択的に接続するように切り換え、または接続もしくは切断を選択的に切り換えるスイッチ群とを備え、前記増幅器群による正極および負極の増幅信号をそれぞれ一体として出力する増幅信号出力部と、
前記増幅信号出力部から出力されるオフセット電圧を検出する検出部と、
前記増幅信号出力部に対して入力される入力信号を参照電圧に切り換える参照電圧切換スイッチと、
前記参照電圧切換スイッチを切り換えるためのイネーブル信号、および、前記スイッチ群の切り換えを制御する制御信号を出力するとともに、前記検出部により検出されるオフセット電圧値を記憶する制御部とを備え、
前記制御部は、前記増幅器群を構成する複数の増幅器のうち正側と負側を同数とする複数の組み合わせを選定するとともに、前記制御信号により各組み合わせに対応するように前記スイッチ群を順次切り換え、前記検出部により検出されるオフセット電圧が最小となるときのスイッチ群の組み合わせを判定し、これを維持させるものであることを特徴とする差動増幅器。
【請求項２】
前記増幅信号出力部は、前記入力信号パスを分岐して形成された偶数個のパスを備え、
前記増幅器群を構成する各増幅器は、前記偶数個のパスごとに個別に設けられ、
前記スイッチ群は、前記増幅器群を構成する各増幅器の前後における入出力を正側または負側のいずれかに選択的に切り換えるものであり、
前記制御部による前記スイッチ群の切り換えを制御する制御信号は、前記偶数個のパスを二種類の同数のパスを形成するように前記スイッチ群を切り換える信号であることを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記増幅信号出力部に設けられる増幅器群は、予め同数の正側および負側に接続された二組の増幅器群に区分され、
前記スイッチ群は、前記二組の増幅器群に対する電源を供給し、または切断することを切り換えるものであり、
前記制御部による前記スイッチの切り換えを制御する制御信号は、前記二組の増幅器群から同数の増幅器を選定して電源に接続する信号であることを特徴とする請求項１に記載の差動増幅器。
【請求項４】
前記増幅信号出力部は、前記入力信号パスを分岐して形成された偶数個のパスを備え、前記増幅器群は、偶数個の前記パスごとに個別に設けられた第一段の増幅器群と、該第一段の増幅器群の出力側に配置される前記スイッチ群を介して該第一段の増幅器群をカスケード接続する第二段の増幅器とに区分され、
前記スイッチ群は、前記第一段の増幅器群の前後における各入出力を正側または負側のいずれかに選択的に切り換えるものであり、
前記制御部による前記スイッチ群の切り換えを制御する制御信号は、前記偶数個のパスを二種類の同数のパスを形成するように前記スイッチ群を切り換える信号であることを特徴とする請求項１に記載の差動増幅器。
【請求項５】
複数の前記第一の増幅器は、それぞれトランジスタからなり、該トランジスタの各ゲート端子が入力端子に、各ドレイン端子が出力端子に、各ソース端子がテール電流源に接続され、前記ゲート側およびドレイン側に前記スイッチ群を介在させていることを特徴とする請求項４に記載の差動増幅器。
【請求項６】
前記増幅信号出力部は、前記入力信号パスを分岐して形成される偶数個のパスを備え、前記増幅器群は、偶数個の前記パスごとに個別に設けられた第一段の増幅器群と、該第一段の増幅器群の出力側に配置される前記スイッチ群を介して該第一段の増幅器群をカスケード接続する第二段の増幅器とに区分され、さらに、前記第一段の増幅器群は、予め同数の増幅器が正側および負側に接続された二組の第一段の増幅器群に区分され、
前記スイッチ群は、前記二組の第一段の増幅器群に対する電源を供給し、または切断することを切り換えるものであり、
前記制御部による前記スイッチ群の切り換えを制御する制御信号は、前記二組の第一段の増幅器群から同数の増幅器を選定して電源に接続する信号であることを特徴とする請求項１に記載の差動増幅器。
【請求項７】
前記第一段の増幅器群は、それぞれトランジスタからなり、該トランジスタの各ゲート端子が入力端子に、各ドレイン端子が出力端子に、各ソース端子がテール電流源に接続され、前記ソース側にのみ前記スイッチ群を介在させていることを特徴とする請求項６に記載の差動増幅器。
【請求項８】
前記検出部は、少なくとも一つの比較器を備え、かつ、前記制御部は、該比較器から出力される値に基づき、前記スイッチ群の組み合わせを変更し、オフセット電圧を最小とする組み合わせを判定するものであることを特徴とする請求項１ないし７のいずれかに記載の差動増幅器。
【請求項９】
前記制御部は、クロックジェネレータを備え、かつ、
前記検出部は、サンプリング容量を蓄積するサンプリングコンデンサと、このサンプリングコンデンサと直列に接続されたプリアンプと、このプリアンプと直列に接続されたラッチト比較器と、前記増幅信号出力部からの信号を前記サンプリングコンデンサに接続し、または切断するための第一の切り換えスイッチと、参照電圧を前記サンプリングコンデンサに接続し、または切断するための第二の切り換えスイッチと、前記プリアンプの入出力間の短絡し、または切断するための第三の切り換えスイッチとを備え、
前記第一、第二および第三の切り換えスイッチは、前記クロックジェネレータから出力されるクロック信号により制御されることを特徴とする請求項１ないし８のいずれかに記載の差動増幅器。
【請求項１０】
前記制御部による前記スイッチの切り換えを制御する制御信号は、該スイッチに対する前記信号とともに、チョッピング周波数に応じて接続および切断の反転動作を繰り返すための信号を含むことを特徴とする請求項１ないし９のいずれかに記載の差動増幅器。
【請求項１１】
請求項１ないし１０のいずれかに記載の差動増幅器を使用する信号増幅装置であって、
アナログ信号を前記増幅信号出力部に対して出力する単数または複数の信号出力部と、
少なくとも一つの比較器を有し、前記増幅信号出力部によって増幅される信号をデジタル信号に変換するアナログ・デジタル変換器とを備え、
前記検出部は、前記アナログ・デジタル変換器の比較器を使用しつつ、該アナログ・デジタル変換器から出力される信号に基づきオフセット電圧を検出し、
前記制御部は、前記検出部から出力される信号に基づいてオフセット電圧を最小とする組み合わせを前記増幅信号出力部に出力するものであることを特徴とする信号増幅装置。
【請求項１２】
請求項１ないし１０のいずれかに記載の差動増幅器を使用し、複数のデバイスから出力される信号を個別に増幅する信号増幅装置であって、
前記複数のデバイスから出力される信号を、個別に入力する複数の前記増幅信号出力部と、各増幅信号出力部の出力を個別に検出する複数の前記検出部と、複数の前記増幅信号出力部および検出部に対し、該増幅信号出力部および検出部を選択しつつ該増幅信号出力部を個別に制御する単一の制御部とを備えることを特徴とする信号増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高精度で低コストな差動増幅器に関し、さらに当該差動増幅器を使用した信号増幅装置に関するものである。
【背景技術】
【０００２】
センサや工業機械などに向けた計測システムなど（広く信号増幅装置を使用した機器）においては、オフセット電圧や雑音などが低い高精度の増幅器が必要とされる。このような計測を多点で同時に行う場合には、アレイ化したセンサが用いられるが、高精度な計測を実現するためには、同時に計測部もアレイ化する必要がある。そのために、高精度でありながら、小型かつ低コストの増幅器が求められている。ここで、オフセット電圧とは、増幅器への入力電圧が０である場合に僅かに現れる出力電圧を、増幅器の増幅率で除したものをいう。なお、理想的な差動増幅器では差動入力電圧が０であれば出力電圧も０であるが、実際には製造上の特性のばらつき等により、僅かな出力電圧を生じるものである。そして、このときの増幅器の出力に現れる電圧を、増幅器の増幅率で除したものを「入力換算オフセット電圧」といい、また、一般的には、これを単に「オフセット電圧」ということから、本書においてもこの例に従うこととする。
【０００３】
先行技術では、たとえば、特許文献１においては、増幅器が複数の並列のパスを備えており、それぞれのパスで重み付けを行い、それぞれの出力を加減算する構成である。これらの重み付けの係数は、出力においてオフセット電圧の影響が最小になるよう調整される。調整はサンプルホールド回路とアナログ・デジタル変換器（以下、Ａ／Ｄ変換器と表記する場合がある）で構成された調整部よって適切に行われる。
【０００４】
また、特許文献２においては、一定の調整刻み幅を有するデジタル・アナログ変換器（以下、Ｄ／Ａ変換器と表記する場合がある）をもちいて、差動増幅器の２つのパス（正と負）それぞれに対してオフセット電圧が低減されるようにバイアス電流を調整している。
【０００５】
さらに、非特許文献１においては、オフセット電圧の影響を低減するために、出力においてオフセット電圧起因の誤差を積分し、入力側に負帰還することで動的にオフセット電圧起因の誤差の影響を低減している。
【０００６】
一方、非特許文献２においては、入力段と出力段にバンドパスフィルタを設け、また、２重相関サンプリング（Ｃｏｒｅｌｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：ＣＤＳ）技術を適用することで、オフセット電圧に起因する高周波雑音を低減している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】ＷＯ２００６／０９３１７７
【特許文献２】特開２００９−２７８２３１公報
【非特許文献】
【０００８】
【非特許文献１】Ｒ．Ｗｕ，  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｊ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．４４，  ｎｏ．１２，  ｐｐ．３２３２−３２４３
【非特許文献２】Ｍ．Ｂｅｌｌｏｎｉ，  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｊ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．４５，  ｎｏ．１２，  ｐｐ．２５２１−２５２９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のような背景技術は、オフセット電圧に起因する誤差を有効に低減することは可能であるが、いずれも誤差を低減するための検出部にＡ／Ｄ変換器やＤ／Ａ変換器、積分器などを用いなければならず、実装面積が大きくなる。
【００１０】
また、前記先行技術文献として挙げた各文献においては以下の課題を挙げることができる。特許文献１に記載の技術では、各パスの最適な係数を決定するためのサンプルホールド回路とＡ／Ｄ変換器が調整部として必要であり、また、係数を調整するための抵抗素子及びスイッチを数多く実装しなければならないため、全体の面積が大きくなり高コストとなる。
【００１１】
前記特許文献２に記載の技術では、差動増幅器の２つのパスそれぞれにおいて電流を調節するためのＤ／Ａ変換器が必要となり、消費電力や回路面積が大きくなって高コストとなる。
【００１２】
前記非特許文献１に記載の技術では、オフセット電圧起因の誤差低減に用いられるサブブロックにより、消費電力、雑音、回路面積が大きくなってしまう。
【００１３】
前記非特許文献２に記載の技術では、バンドパスフィルタを構成するために、大きな容量が必要となり、これが回路面積の増大を招く。
【００１４】
本発明は、差動増幅器における、上記の電力やコストに関わる課題を解決するものである。
【課題を解決するための手段】
【００１５】
そこで、本発明者らは、上記課題を解決するために研究した結果、本発明を開発するに至ったものである。
【００１６】
すなわち、本発明の差動増幅器は、増幅信号出力部と、検出部と、参照電圧切換スイッチと、制御部とを備えており、増幅信号出力部は、正極と負極の２つの入力信号パスに対し並列に接続された複数の増幅器によって構成される増幅器群と、該増幅器群の一部または全部に対する入力を正側もしくは負側のいずれか一方として機能させるために、選択的に接続するように切り換え、または接続もしくは切断を選択的に切り換えるスイッチ群とを備え、前記増幅器群による正極および負極の増幅信号をそれぞれ一体として出力するものであり、検出部は、前記増幅信号出力部から出力されるオフセット電圧を検出するものであり、参照電圧切換スイッチは、前記増幅信号出力部に対して入力される入力信号を参照電圧に切り換えるものであり、制御部は、前記参照電圧切換スイッチを切り換えるためのイネーブル信号、および、前記スイッチ群の切り換えを制御する制御信号を出力するとともに、前記検出部により検出されるオフセット電圧値を記憶するものであり、  該制御部は、前記増幅器群を構成する複数の増幅器のうち正側と負側を同数とする複数の組み合わせを選定するとともに、前記制御信号により各組み合わせに対応するように前記スイッチ群を順次切り換え、前記検出部により検出されるオフセット電圧が最小となるときのスイッチ群の組み合わせを判定し、これを維持させるものであることを特徴とするものである。
【００１７】
上記構成により、通常の差動増幅器は正極（Ｖｉｐ）と負極（Ｖｉｍ）の２つの入力信号パスを有するものであるが、この入力信号パスに対して並列に接続される複数個の増幅器のうち、同数の増幅器を正側と負側に選択することにより、前記増幅器群を二組に区分することができ、この二組に区分された増幅器群によって、全体的なオフセット電圧を最小にすることができる。すなわち、各増幅器は、それぞれ固有のオフセット電圧を有しており、これらは一定の標準偏差（平均0）に従った製造上のばらつきを持っているが、これらを複数組み合わせることにより正側の差成分と負側の差成分とを相殺させ、全体としてのオフセット電圧の差成分を小さくするのである。そして、前記増幅器群を構成する増幅器の数を偶数個（例えばｎ個）とすることにより、その半分を正側に、残りを負側に選択することができ、全ての増幅器を最大で１／２ずつに区分し、その組み合わせの中から最も差成分が小さくなる組み合わせを選択することで、オフセット電圧の影響を低減することを可能としている。本手法は、差動増幅回路が有する製造上の統計的ばらつきを利用し、それ自身の影響を低減することを特徴とした発明である。
【００１８】
また、上記発明においては、前記増幅信号出力部は、前記入力信号パスを分岐して形成された偶数個のパスを備え、前記偶数個の増幅器は、前記偶数個のパスごとに個別に設けられ、前記スイッチ群は、前記偶数個の各増幅器の前後における入出力を正側または負側のいずれかに選択的に切り換えるものであり、前記制御部による前記スイッチ群の切り換えを制御する制御信号は、前記偶数個のパスを二種類の同数のパスを形成するように前記スイッチ群を切り換える信号であることを特徴とするものとすることができる。
【００１９】
上記構成においては、正極（Ｖｉｐ）と負極（Ｖｉｍ）の２つの入力信号パスを、あらかじめ偶数個（例えばｎ個）のパスに分割しておき、それぞれを組み合わせて２組のパスに集約することでオフセット電圧を低減するものである。ｎ個に分割されたパスに接続される各増幅器は、前述のようにそれぞれ固有のオフセット電圧を有しており、これらを組み合わせることにより、全体としてのオフセット電圧の差成分を小さくすることができるのである。
【００２０】
なお、上記偶数個の増幅器またはパスは、正側および負側との接続を変更しつつ、正側と負側に接続される数が同数となる組み合わせを選択する場合のほか、予め正側または負側に接続すべきものを決定しておき、その範囲内において、組み合わせを選択するように構成してもよい。
【００２１】
また、増幅信号出力部に設けられる増幅器群は、入力信号パスに対して並列に接続された複数の増幅器のみで構成されるものに限定されるものではなく、複数段に接続した構成としてもよい。例えば、第一段を複数の増幅器によって構成し、第二段を単一の増幅器によって構成することができる。このような複数段の接続により、第二段の増幅器が有するオフセット電圧を第一段の増幅器群によるオフセット電圧によって相殺させることができ、第一段の増幅器群の組合せを選択することによって増幅信号出力部全体のオフセット電圧を最小にすることができる。なお、この場合、第一段を偶数個のトランジスタにより構成し、第二段を単一（または少数）の増幅器を使用してもよい。第一段にトランジスタを使用する場合においても、上記複数の増幅器を使用する場合と同様に、トランジスタが有する製造上のばらつきを利用することができる。
【００２２】
さらに、増幅器群を構成する複数の増幅器を予め正側と負側との二組に区分した場合において、二組の増幅器群による組み合わせを決定する際には、個々の増幅器に対する電源（トランジスタの場合はテール電流源）との接続または切断をスイッチにより選択するように構成してもよい。
【００２３】
上記各構成の差動増幅器における制御部の構成としては、符号変更信号および最小値更新信号を出力するコントローラと、前記増幅器またはトランジスタの組み合わせパターンを生成してルックアップ信号を出力するルックアップテーブルと、前記検出器から出力されるオフセット電圧が最小となる前記組み合わせを記憶するレジスタと、前記コントローラから出力される符号変更信号に基づき、前記ルックアップ信号を反転させるか否かを選択するマルチプレクサと、前記マルチプレクサにより出力される組み合わせまたは前記レジスタに記憶されている組み合わせのいずれかを前記スイッチの切り換えを制御する制御信号に割り当てるためのスイッチとを備える構成とすることができる。このような構成により、増幅信号出力部のスイッチに対する適正な制御信号を出力することができる。
【００２４】
また、上記各構成の差動増幅器における検出部の構成としては、一つの比較器を備える構成とし、前記コントローラは、該比較器から出力される値により、前記符号変更信号および最小値更新信号を決定するように構成することができる。このような構成により、検出部から出力されるオフセット電圧を参照しつつ、その最小値を決定することができる。
【００２５】
さらに、上記各構成において、制御部は、クロックジェネレータを備え、また、前記検出部は、サンプリング容量を蓄積するサンプリングコンデンサと、このサンプリングコンデンサと直列に接続されたプリアンプと、このプリアンプと直列に接続されたラッチト比較器と、前記増幅信号出力部からの信号を前記サンプリングコンデンサに接続し、または切断するための第一の切り換えスイッチと、参照電圧を前記サンプリングコンデンサに接続し、または切断するための第二の切り換えスイッチと、前記プリアンプの入出力間の短絡し、または切断するための第三の切り換えスイッチとを備え、前記第一、第二および第三の切り換えスイッチは、前記クロックジェネレータから出力されるクロック信号により制御されるようにすることができる。上記構成により、検出器にサンプルホールド機能およびオートゼロ機能を持たせることができ、当該検出部内の各スイッチを制御部によって作動させることができる。
【００２６】
上記各構成においては、制御部による前記スイッチの切り換えを制御する制御信号には、該スイッチに対する前記信号とともに、チョッピング周波数に応じて接続および切断の反転動作を繰り返すための信号を含むものとすることができる。これにより、オフセット電圧を含む低周波雑音等を高周波に変調し、所望信号の周波数と分離することができる。
【００２７】
信号増幅装置にかかる本発明は、上述したいずれかの差動増幅器を使用するものであって、アナログ信号を前記増幅信号出力部に対して出力する単数または複数の信号出力部と、少なくとも一つの比較器を有し、前記増幅信号出力部によって増幅される信号をデジタル信号に変換するアナログ・デジタル変換器とを備え、前記検出部は、前記アナログ・デジタル変換器の比較器を使用しつつ、該アナログ・デジタル変換器から出力される信号に基づきオフセット電圧を検出し、前記制御部は、前記検出部から出力される信号に基づいてオフセット電圧を最小とする組み合わせを前記増幅信号出力部に出力するものであることを特徴とするものである。
【００２８】
上記構成によれば、増幅信号出力部におけるオフセット電圧を最小に設定することができ、また、当該増幅信号出力部から出力されるオフセット電圧は、Ａ／Ｄ変換器の比較器を使用して判断することができ、制御部と検出部の冗長性を排除することができる。
【００２９】
また、信号増幅装置にかかる本発明は、上述したいずれかの差動増幅器を使用し、複数のデバイスから出力される信号を個別に増幅する信号増幅装置であって、前記複数のデバイスから出力される信号を、個別に入力する複数の前記増幅信号出力部と、各増幅信号出力部の出力を個別に検出する複数の前記検出部と、複数の前記増幅信号出力部および検出部に対し、該増幅信号出力部および検出部を選択しつつ該増幅信号出力部を個別に制御する単一の制御部とを備えることを特徴とするものである。
【００３０】
上記構成によれば、複数のセンサデバイスから出力される処理信号を、個別の増幅信号出力部により処理する際、共通の（単一の）制御部によって、個々のオフセット電圧を最小に設定することができることとなり、低コストにアナログフロントエンドアレイを実現することができる。なお、個々の増幅信号出力部におけるオフセット電圧が最小となる組み合わせを保持するために、個々の増幅信号出力部ごとにレジスタを備える構成としてもよい。
【発明の効果】
【００３１】
本発明の差動増幅器によれば、オフセット電圧が最小となる組み合わせを求めるための検出部などを１つの比較器と簡単なデジタル回路で実現することができるため、背景技術と比較して小面積化が可能であり、低コスト化が見込める。また、この差動増幅器を使用した信号増幅装置についても小面積かつ低コストにより実現することが可能となる。
【図面の簡単な説明】
【００３２】
【図１】差動増幅器にかかる本発明の第１の実施例を示す説明図である。
【図２】差動増幅器にかかる本発明の第１の実施例の動作態様を示す説明図である。
【図３】差動増幅器にかかる本発明の第２の実施例を示す説明図である。
【図４】差動増幅器にかかる本発明の第３の実施例を示す説明図である。
【図５】差動増幅器にかかる本発明の第３の実施例の動作を示すフローチャートである。
【図６】差動増幅器にかかる本発明の第４の実施例を示す説明図である。
【図７】差動増幅器にかかる本発明の第４の実施例における検出器の動作態様を示す説明図である。
【図８】差動増幅器にかかる本発明の第４の実施例の全体の動作例を示すタイミングチャートである。
【図９】差動増幅器にかかる本発明の第５の実施例における増幅信号出力部を示す説明図である。
【図１０】差動増幅器にかかる本発明の第５の実施例におけるキャリブレーション中の周波数特性を示すグラフである。
【図１１】差動増幅器にかかる本発明の第６の実施例を示す説明図である。
【図１２】差動増幅器にかかる本発明の第７の実施例を示す説明図である。
【図１３】信号増幅装置にかかる本発明の実施例である無線センサノードを示す説明図である。
【図１４】信号増幅装置にかかる本発明の実施例であるアナログフロントエンドアレイを示す説明図である。
【発明を実施するための形態】
【００３３】
以下、本発明の詳細について、図面を参照しつつ説明する。なお、本発明を実施するための形態として、複数の実施例を列記するが、本発明がこれら実施例に限定することを趣旨とするものではない。
〔差動増幅器にかかる発明の実施例〕
【実施例１】
【００３４】
図１は、本発明のオフセット電圧を低減した差動増幅器の全体構成を示す図である。同図に示す差動増幅器１００は、大きく分けて、差動入力信号Ｖｉｐ、Ｖｉｍを、利得Ａｖを以って増幅し、出力信号Ｖｏｕｔとして差動入力信号の利得倍、すなわち
Ｖｏｕｔ＝Ａｖ（Ｖｉｐ−Ｖｉｍ）を得るための増幅信号出力部１０１と、オフセット電圧を検出するための検出部１０２と、この出力結果を受けて増幅信号出力部１０１を構成する個々の増幅器１１１ａ，１１１ｂ，・・・，１１１ｎの組み合わせを決定するための制御部１０３から構成されている。
【００３５】
増幅信号出力部１０１は、偶数であるｎ個のパスで構成されており、それぞれが、製造上のばらつきにより異なるオフセット電圧をもつ増幅器１１１ａ，１１１ｂ，・・・，１１１ｎ（パスの数と同じｎ個）が並列に接続されている。製造上のばらつきによる異なるオフセット電圧を有するとは、各増幅器１１１ａ〜１１１ｎが、それぞれ固有のオフセット電圧を有しており、これらは一定の標準偏差（平均0）に従った製造上のばらつきを持っていることを意味する。なお、個々の増幅器１１１ａ〜１１１ｎに固有のオフセット電圧は、図中Ｖｏｓ．１，Ｖｏｓ．２，・・・，Ｖｏｓ．ｎとして示している。このｎ個の増幅器１１１ａ〜１１１ｎの入力（Ｖｉｐ，Ｖｉｍ）は、それぞれ共通の入力端子１０４ａ，１０４ｂとスイッチ１０５ａ，１０５ｂを介して接続されており、このｎ個の増幅器１１１ａ〜１１１ｎの出力（Ｖｏｐ，Ｖｏｍ）は、それぞれ共通の出力端子１０６ａ，１０６ｂに接続されている。
【００３６】
また、各増幅器１１１ａ〜１１１ｎは、増幅信号出力部１０１の内部において、入力側の正極との接続を切り換えるスイッチ１１２ａ，１１２ｂ，・・・，１１２ｎと、入力側の負極との接続を切り換えるスイッチ１１３ａ，１１３ｂ，・・・，１１３ｎとが介在され、出力側においても正極側として出力させるために切り換えるスイッチ１１４ａ，１１４ｂ，・・・，１１４ｎと、負極側として出力させるために切り換えられるスイッチ１１５ａ，１１５ｂ，・・・，１１５ｎが介在されている。これらのスイッチ１１２ａ〜１１２ｎ，１１３ａ〜１１３ｎ，１１４ａ〜１１４ｎ，１１５ａ〜１１５ｎは、いずれも制御部１０３から得られる制御信号（スイッチング信号（ｓｅｌ））にて決定されるものである。例えば、第１番目の増幅器１１１ａに正極側の信号を入力する場合（正側のパスに設定したい時）は、第１番目の増幅器１１１ａに接続する正側のスイッチ１１２ａを接続状態とし、負側のスイッチ１１３ａを切断状態して、当該第１番目の増幅器１１１ａを正極の入力端子１０４ａと接続するように、また、出力側についても、同じ正側を出力させるために、正側のスイッチ１１４ａを接続状態とし、負側のスイッチ１１５ａを切断状態として、その出力が正側の出力端子１０６ａに接続するように、スイッチング信号（ｓｅｌ）の対応ビットを設定する。このように、スイッチング信号（ｓｅｌ）のビット配列によって、各パスに接続される増幅器１１１ａ〜１１１ｎを正側または負側のいずれかに接続するよう制御することで、差動入力Ｖｏｐ−Ｖｏｍを観測したときに増幅されたオフセット電圧が低減されるような組み合わせを見つけることができる。このような、オフセット電圧を最小化するような最適なスイッチング信号（ｓｅｌ）のビット配列は、制御部１０３の内部に設けられるメモリ（レジスタ）に記憶されるものである。尚、スイッチング信号（ｓｅｌ）のビット数は分割されたパスの数と同じ、つまり、例えば増幅器１１１ａ〜１１１ｎが１２個である場合には、１２パスに分割されており、それぞれに対応ビットが設定される。また、正側と負側が同数となるように区分され、全ての増幅器１１１ａ〜１１１ｎを使用する場合、スイッチング信号（ｓｅｌ）のｎビット中、ｎ／２ビットが０、残りのｎ／２ビットが１となるため、ｎパスである場合の組み合わせの数は、ｎＣｎ／２通りである。例えば１２パスの場合は９２４通りとなる。これらの組み合わせの中からオフセット電圧が最も小さい値を示す組み合わせを選択するのである。但し、上記例において、正側に５個、負側に７個となるような組み合わせは存在しない。差動入力のバランスが崩れて正常に機能しないこととなるからである。
【００３７】
オフセット電圧が最小となる組み合わせを探索（以下キャリブレーションという）する方法は以下である。まず、キャリブレーションのイネーブル信号（ＥＮＢＬ）をオン状態（以下、この状態を「Ｈｉｇｈ状態」、「ハイ状態」または単に「Ｈ」と記載することがある）とすることで、入力（Ｖｉｐ，Ｖｉｍ）側に設けられるスイッチ１０５ａ，１０５ｂを増幅信号出力部１０１と電気的に切り離し、一方で、任意のリファレンス電圧（Ｖｒｅｆ）と増幅信号出力部１０１の間に介在させたスイッチ１０７ａ，１０７ｂを作動させ差動増幅器１０１にリファレンス電圧を入力させる。この状態において、オフセット電圧が０である場合、差信号は０であるので、出力電圧（Ｖｏｕｔ）もまた０である。よって、差動入力をともに同じリファレンス電圧（Ｖｒｅｆ）に固定することで出力電圧（Ｖｏｕｔ）においてオフセット電圧を推定可能となる。このキャリブレーションモードにおいて、ｎＣｎ／２通りある組み合わせについて、スイッチング信号（ｓｅｌ）による組み合わせのパターンを順次設定し、それぞれのパターンに対する出力電圧（Ｖｏｕｔ）におけるオフセット電圧を検出部より検出し、増幅信号出力部１０１において、オフセット電圧が最小となる組み合わせを探索するのである。検出されたオフセット電圧値とスイッチング信号（ｓｅｌ）の組み合わせは増幅信号出力部１０１に記憶させておき、すべての組み合わせによるスイッチング信号（ｓｅｌ）に応じたこれらの操作を行うことで、最小値を示すオフセット電圧の組み合わせを決定するのである。
【００３８】
一方で、キャリブレーション終了（オフセット電圧の最小化）の後において、入力信号（Ｖｉｐ，Ｖｉｍ）を増幅する場合には、キャリブレーションのイネーブル信号（Ｅｎｂｌ）をオフ状態（以下、「Ｌｏｗ状態」、「ロウ状態」または単に「Ｌ」と記載する場合がある）とすることで、増幅信号出力部１０１に対する入力は、リファレンス電圧（Ｖｒｅｆ）から入力信号（Ｖｉｐ，Ｖｉｍ）に復帰する。その間（Ｅｎｂｌ＝Ｌ）においては、図２に示すように、ｎ個のパスに接続される増幅器１１１ａ〜１１１ｎは、正側と負側に同数で分かれ、ｎ個のパスも２組のパス（正側及び負側）に集約されることとなる。このときの制御部１０３の出力であるスイッチング信号（ｓｅｌ）は、チョッピング周波数（ｆｃｈ）に応じて接続と切断を交互に反転動作を繰り返すことで、オフセット電圧を含む低周波雑音等を高周波に変調し、所望信号の周波数と分離することができるため、高精度な信号増幅が可能となる。このような変調を行う技術はチョッパー安定化技術と呼ばれており、一般的な手法である。本発明のオフセット電圧低減手法は、このようなチョッパー安定化技術とも親和性が高い。なお、図２において、イネーブルのスイッチおよび制御部は省略している。
【００３９】
ここで、チョッパー安定化技術の動作原理を簡単に説明する。まず、チョッパー安定化技術を適用しなかった場合、オフセット電圧及び低周波雑音は所望の入力信号（Ｖｉｐ−Ｖｉｍ）と同一周波数帯に存在することになり、これらが共に増幅されてしまうため、高精度な信号増幅が不可能である。これに対し、チョッピング周波数（ｆｃｈ）を以って信号増幅前に入力信号を変調すると、当該入力信号はオフセット電圧とは異なる周波数帯に変調され、これらを増幅し、その後チョッピング周波数（ｆｃｈ）を以って復調することで、オフセット電圧と分離した状態の出力信号（Ｖｏｕｔ）が得られる。なお、本来差動増幅器のオフセット電圧は、チョッピング周波数（ｆｃｈ）における高周波雑音となるが、当該オフセット電圧を本発明の手法によって低減することにより、出力電圧における高周波雑音もまた低減される。
【００４０】
以上のように、実施例１に示した構成によれば、増幅信号出力部１０１に設けられる複数（偶数個）の増幅器１１１ａ〜１１１ｎが有する固有のオフセット電圧のばらつきを利用して、増幅信号出力部１０１の全体におけるオフセット電圧を解消させることができるものである。すなわち、個々の増幅器１１１ａ〜１１１ｎには、設計上の特性（電気特性）に意図的な差異を持たせるものではなく、設計上は同一である複数の増幅器１１１ａ〜１１１ｎにおける製造上必然的に生じるオフセット電圧のばらつきを利用するものであって、その複数の増幅器１１１ａ〜１１１ｎの中から正側と負側に同じ数の増幅器を二組の増幅器群として区分することによって、正側にばらついたオフセット電圧と、負側にばらついたオフセット電圧を相殺して、全体としてオフセット電圧を小さくするものである。そして、個々の増幅器１１１ａ〜１１１ｎが有する個別のオフセット電圧の大きさが異なることから、それらの組合せを変更することにより、正側と負側のばらつきの程度も変化し、両者が均衡するような組合せを見出すことによって全体のオフセット電圧を最小にすることができるのである。これが本発明の中心的な考え方である。そして、本発明の効果としては、キャリブレーションのための機構として簡単な検出部１０２と制御部（デジタル回路）１０３で実現可能であり、従来のようなキャリブレーションのために大規模な回路システムが必要なく、低電力・低コストに低オフセット電圧の差動増幅器を実現することができる点にある。
【実施例２】
【００４１】
図３は、実施例２の概略を示す図である。この図に示すように、実施例２は、実施例１（図１）の増幅信号出力部１０１に設けられる増幅器群（複数の増幅器１１１ａ〜１１１ｎ）を第一段の増幅器群２１１ａ〜２１１ｎと、第二段の増幅器２１６とで構成した場合の実施例である。第一段の増幅器群２１１ａ〜２１１ｎは、それぞれ単体のトランジスタで実現している。ここで、図１に対比させると、それぞれのトランジスタ２１１ａ〜２１１ｎのゲート端子が入力側、ドレイン端子が出力側に接続されており、正側と負側に振り分けるためのスイッチ群を有している。また、ソース端子はすべて共通となっており、テール電流源（ＩＴ）と接続されている。また、出力側においては、次段の増幅器２１６があり、ここで演算増幅して出力信号（Ｖｏｕｔ）を出力させている。なお、検出部２０２および制御部２０３は、実施例１（図１）のものと同様である。
【００４２】
本実施例においても、製造上の電気的特性のばらつきを利用するものであり、各トランジスタ２１１ａ〜２１１ｎの中から正側と負側を同数選択し、これらの組合せを変化させることによって、第二段の増幅器２１６を含む増幅信号出力部２０１の全体としてのオフセット電圧を小さくすることができるものである。そして、本構成の効果としては、一般に差動増幅器のオフセット電圧は、入力段のトランジスタの特性ばらつきに起因することが多く、分割・並列化する回路ブロックをトランジスタ単体により極力小さくすることで、全体の回路面積を小さくすることができ、低コスト化が可能となる。
【００４３】
尚、実施例１および２（図１、図３）における出力（Ｖｏｕｔ）は、共に単一出力（シングルエンド出力）の形をとっているが、これらは差動出力（ディファレンシャルエンド出力）であっても同意である。
【実施例３】
【００４４】
図４は、実施例３の概略を示す図である。この実施例３は、前述した実施例１における差動増幅器１００の検出部１０２および制御部１０３を具体化した一例を示すものである。すなわち、この図に示すように、実施例３は、検出部３０２として１つの比較器３２１を用いており、制御部３０３には、コントローラ３３１、メモリ（レジスタ）３３２、ルックアップテーブル３３３、マルチプレクサ３３４、スイッチ３３５、インバータ３３６を備えた構成としている。ここで、ルックアップテーブル３３３は制御信号（スイッチング信号（ＳＥＬ））が取りうるすべてのパターンを生成する機能ブロックであり、実施例１において説明したように、各スイッチ１１２ａ〜１１２ｎ，１１３ａ〜１１３ｎ，１１４ａ〜１１４ｎ，１１５ａ〜１１５ｎの切り換え（ＨとＬ）のビット数は常に同数である組み合わせをとるようにしている。例として、分割数ｎに対しては、ｎＣｎ／２通りのパターンがあることを意味する。制御部３０３のコントローラ３３１は、検出部３０２の比較器３２１による判定結果の入力を受け、その結果に応じて符号変更信号（ＰＯＬ＿ｃｈｎｇ）をマルチプレクサ３３４に出力し、また、最小値更新信号（ＭｉｎＲｅｇ＿ｕｐｄａｔｅ）をメモリ（レジスタ）３３２に出力するようになっている。なお、メモリ（レジスタ）３３２は、スイッチング信号（ＳＥＬ）に出力したビットパターンとともにオフセット電圧の最小値を保持するものである。なお、図中単一の増幅器で表示する差動増幅器１０１の構成は、実施例１（図１）における構成と同様であるが、紙面の都合上、その構成を省略している。
【００４５】
図４の実施例におけるキャリブレーション時（ＥＮＢＬ＝Ｈ）の動作は、図５のフローチャートに従って信号を処理するものである。まず、ルックアップテーブル３３３からスイッチング信号（ＳＥＬ）にビット配列パターンの初期値が与えられ（Ｓ１）、この組み合わせに対するオフセット電圧を増幅信号出力部１０１が任意の利得を以って増幅する。このときのＶｏｕｔ＝Ｖｏｐ−Ｖｏｍの極性を比較器３０２の判定を通じて確認し（Ｓ２）、これが負であれば、コントローラ３３１の符号変更信号の出力（ＰＯＬ＿ｃｈｎｇ）はＨ状態を出力する（Ｓ３）。これを受けて、マルチプレクサ３３４はルックアップテーブル３３３の出力信号の全ビット反転の信号をＳＥＬに代入し直す（Ｓ４）。尚、もしＶｏｕｔが正であれば、ＳＥＬに反転信号を代入し直す必要はない。
【００４６】
このとき、検出器３０２において検出された増幅されたオフセット電圧をＡ電圧Ｖｏｓ，ａとして（Ｖｏｓ，ａ＞０）サンプリングしておく（Ｓ５）。メモリ（レジスタ）３３２は、オフセット電圧が最小となるスイッチング信号（ＳＥＬ）の組み合わせパターンを記憶するために設けられており、マルチプレクサ３３４から出力される信号を記憶し、そこで記憶されている現状における組み合わせの値をＳＥＬに代入する（Ｓ６）。このときの組み合わせに対する増幅されたオフセット電圧をＢ電圧Ｖｏｓ，ｂとして（Ｖｏｓ，ｂ＞０）サンプリングし（Ｓ７）、先のＡ電圧Ｖｏｓ，ａとＢ電圧Ｖｏｓ，ｂとの比較を行う（Ｓ８）。
【００４７】
上記の比較において、Ａ電圧Ｖｏｓ，ａがＢ電圧Ｖｏｓ，ｂよりも小さい値（Ｖｏｓ，ａ＜Ｖｏｓ，ｂ）であれば、ルックアップテーブル３３３から出力された先の組み合わせを、オフセット電圧の最小の組み合わせパターンとしてメモリ（レジスタ）３３２に代入する（Ｓ９，Ｓ１２）。ただし、このとき、符号変更信号（ＰＯＬ＿ｃｈｎｇ）の状態を確認し（Ｓ１０）、当該符号変更信号の状態がＨ状態である場合には、ルックアップテーブル３３３の出力信号を全ビットについて反転させたパターンを、オフセット電圧を最小とする組み合わせパターンとして、メモリ（レジスタ）３３２に代入する（Ｓ１１）。上記操作を、ルックアップテーブル３３３が出力しうるすべてのパターンについて繰り返し行う（Ｓ１３）ことで、真にオフセット電圧が最小となるスイッチング信号（ＳＥＬ）の組み合わせパターンを探索可能である。
【００４８】
本実施例の特徴は、検出部３０２として、Ａ／Ｄ変換器などの大規模回路を用いることなく、単一の比較器を用いてキャリブレーションを実現できるため、小面積化、つまり、低コスト化が可能であることである。
【実施例４】
【００４９】
図６は、実施例４の概略を示す図である。この実施例４は、前述した実施例３における検出部３０２および制御部３０３をさらに具体化した構成としている。すなわち、この図に示すように、実施例４は、検出部４０２が、サンプルホールド機能及びオートゼロ機能を有した構成となっており、増幅信号出力部１０１に連続して設けられる第一のスイッチ４２２ａ，４２２ｂと、リファレンス電圧（Ｖｒｅｆ）に連続して設けられる第二のスイッチ４２３ａ，４２３ｂと、サンプリング容量を蓄積するためのサンプリングコンデンサ４２４ａ，４２４ｂと、プリアンプ４２５と、プリアンプ４２５の入出力間に接続された第三のスイッチ４２６ａ，４２６ｂとを備えており、比較器としてラッチト比較器４２１が設けられている。また、制御部４０３には、クロックジェネレータ４３６が設けられている。
【００５０】
第一のスイッチ４２２ａ，４２２ｂは、コンデンサ４２４ａ，４２４ｂの端子と増幅信号出力部１０１を接続するスイッチであり、制御部４０３のクロックジェネレータ４３６において生成されるクロック（ＳＭＰＬ）により制御され、第二のスイッチ４２３ａ，４２３ｂは、サンプリングコンデンサ４２４ａ，４２４ｂの同端子とリファレンス電圧（Ｖｒｅｆ）とを接続するスイッチであり、同様に、制御部４０３のクロックジェネレータ４３６において生成されるクロック（ＰＯＬ＿ｃｈｃｋ）により制御されるものである。サンプリングコンデンサ４２４ａ，４２４ｂのもう一方の端子はプリアンプ４２５の入力端子は接続されている。また、プリアンプ４２５の入出力を接続する第三のスイッチ４２６ａ，４２６ｂは、プリアンプ４２５の入力と出力を短絡するためのスイッチであり、制御部４０３のクロックジェネレータ４３６において生成されるクロック（ＡＺ）により制御されている。さらに、プリアンプ４２５の出力とラッチト比較器４２１の入力は接続されており、制御部４０３のクロックジェネレータ４３６において生成されるクロック（ＬＡＴＣＨ）によって制御されるとともに、このラッチト比較器４２１による出力（ｃｏｍｐｏ）を検出部４０２の出力とした構成となっている。
【００５１】
ここで、上記検出部４０２と制御部４０３によるオフセット電圧を最小にする組み合わせパターンの探索は、図５のフローチャートに従って行われるものであり、その動作を図７に示す。まず、図７（ａ）に示すように、ある組み合わせパターンによるルックアップテーブルの出力（ＬＵＴｏｕｔ）をスイッチング信号（ＳＥＬ）に設定した場合の増幅信号出力部１０１の出力（Ｖｏｕｔ）についてサンプリングの状態とするのである。増幅信号出力部１０１に連続して設けられるスイッチ４２２ａ，４２２ｂおよびプリアンプ４２５の入出力間のスイッチ４２６ａ，４２６ｂは、クロック（ＳＭＰＬ，ＡＺ）をＨｉｇｈの状態とすることにより接続されている。これにより、コンデンサ４２４ａ，４２４ｂに増幅されたオフセット電圧がサンプリングされる。次に、同図（ｂ）に示すように、リファレンス電圧（Ｖｒｅｆ）に連続して設けられるスイッチ４２３ａ，４２３ｂをクロック（ＰＯＬ＿ｃｈｃｋ）によりコンデンサ４２４ａ，４２４ｂの一方の端子を接続するようスイッチングし、プリアンプ４２５の入出力間のスイッチ４２６ａ，４２６ｂは、クロック（ＡＺ）をＬｏｗの状態にしてプリアンプ４２５を開放状態して、クロック（ＬＡＴＣＨ）をＨｉｇｈの状態としてラッチト比較器４２１を比較動作させることで、この比較器４２１の出力結果をもとに、増幅信号出力部１０１の出力（Ｖｏｕｔ）が正であるか、負であるかを判定するのである。
【００５２】
この結果を受けて図５のフローチャートに示すように、適宜、スイッチング信号（ＳＥＬ）に代入する全ビットパターンを反転することで符号の入れ替えを行い、図７（ｃ）に示すように、再度サンプリングを行う（接続は同図（ａ）と同様）。次に、図５に従って、メモリ（レジスタ）に保存されている現状のオフセット電圧が最小となる組み合わせパターンをスイッチング信号（ＳＥＬ）に代入し、同図（ｄ）に示すように、クロック（ＳＭＰＬ）をＨｉｇｈ状態とし、クロック（ＡＺ）をＬｏｗ状態にして比較を行うことで、現在のルックアップテーブルが出力する組み合わせパターンと、メモリ（レジスタ）に保存されているオフセット電圧が最小となる組み合わせパターンとを比較し、適宜、メモリ（レジスタ）を更新／非更新する。
【００５３】
以上の動作を表すタイムチャート例を図８に示す。なお、図８中の上欄に表記した（ａ）〜（ｄ）は、図７（ａ）〜（ｄ）の状態にそれぞれ一致させており、以降繰り返しとなっている。
【実施例５】
【００５４】
図９は、実施例５を示す図である。実施例５は、キャリブレーション中における利得を任意の高利得に設定するためのものである。実施例４（図６）では、キャリブレーション中の動作手順（図７，図８）を以って最小オフセット電圧となる組み合わせを探索している間、検出器４０２にて、より小さなオフセット電圧を検出するために、増幅信号出力部１０１の利得を大きくしておく必要がある。しかし、一般に、大きな利得に設定するほど増幅可能な周波数帯域は狭くなり（利得×帯域は一定）、制御部４０３が作動するクロック周波数の速度に追従できなくなる。これは、図８のタイミングチャートで示すところのＶｏｕｔの追従速度が低下することを意味しており、キャリブレーションに多大な時間が必要となってしまう。増幅信号出力部１０１における帯域は、位相補償用のコンデンサの容量（Ｃｃ）によって制限され、これはフィードバックにより１倍のバッファ回路を構成するときに安定動作させる条件より算出されるものである。
【００５５】
そこで、図９に示すように、キャリブレーション中において、任意の高利得（たとえば１０００倍すなわち６０ｄＢ程度）に設定するように、抵抗Ｒ１，Ｒ２を使用したフィードバックをかけ、この状態において安定動作さえすればよく、位相補償用のコンデンサＣ１，Ｃ２の容量（Ｃｃ）を小さくして帯域を伸ばすことが可能となる。具体的には、同図に示すように、位相補償用のコンデンサＣ１，Ｃ２を並列に接続し、その一方のコンデンサＣ２にスイッチＳｗｃｃが設けられている。このスイッチＳｗｃｃは、キャリブレーション中にＨｉｇｈ状態となる信号（Ｅｎｂｌ）の反転信号によって接続状態となる（つまり、キャリブレーション中は切断状態となる）ものである。このスイッチＳｗｃｃが切断状態となることによって、位相補償用のコンデンサの容量Ｃｃ（＝Ｃ１の容量＋Ｃ２の容量）は一方のコンデンサＣ１に低減され、また、任意の高利得の設定は、フィードバック用のスイッチＳｗｃをキャリブレーション中に信号（Ｅｎｂｌ）により接続状態として、抵抗Ｒ１，Ｒ２のフィードバックを以って実現されるものである。なお、図９に示される増幅信号出力部１０１は、２段の増幅信号出力部１０１ａ，１０１ｂによって構成されるように図示しているが、この段数に制限はなく、また、前述の実施例２のように、第一段の増幅信号出力部１０１ａを第一段の増幅器群で構成し、第二段の増幅信号出力部１０１ｂを第二段の増幅器で構成するようにしてもよい。
【００５６】
本実施例における周波数特性の変化を図１０に示す。同図の実線は信号処理中（キャリブレーション中でないとき）の増幅信号出力部１０１の利得特性であり、破線がキャリブレーション中の利得特性の外形を示している。仮に、任意の利得Ａｃ（図では６０ｄＢ）を設定しただけの場合は、周波数帯域は図中のｆ１となってしまい、キャリブレーション時間の冗長を招いてしまう。これに対し、前記コンデンサ容量Ｃｃを小さくすることにより（スイッチＳｗｃｃによる切り換えにより）、周波数帯域を図中のｆ２まで広げることが可能となる。
【実施例６】
【００５７】
図１１に実施例６を示す。この実施例６は、実施例１の変形例である。実施例１では、偶数個（Ｎ個）の増幅器１１１ａ〜１１１ｎについて、それぞれ入力端子側に正負を切り換えるスイッチを設けるものであった（図１）。実施例６は、図に示すように、増幅器自体の電源をオン／オフすることで、使用する増幅器を選択するように構成したものである。このとき、予め入力端子は正負に振り分けられており、制御部５０３の出力デジタル信号（Ｓｅｌ）により差動出力（Ｖｏｕｔ）におけるオフセット電圧の影響が最小になるようＭ個（＜Ｎ個／２）の増幅器（正側と負側は同数）が選択される。このとき、出力端子側も同様の信号（Ｓｅｌ）により電気的に接続／切断が行われる。各増幅器５１１ａ〜５１１ｎは予め入力端子が正負どちらか（ＶｉｐかＶｉｍ）に固定されているため、実施例１（図１）の構成に比べて、組み合わせパターン数は少なく、オフセット電圧の低減効果は小さくなるが、入力端子に組み合わせ選択用のスイッチ（図１中の１１２ａ〜１１２ｎ，１１３ａ〜１１３ｎ）が挿入されないため、入力インピーダンスを高くすることができ、A／D変換器などの応用において、サンプリング誤差を残しにくくできるため、コンパレータ（比較器）の入力段などに使用することが可能となる。
【００５８】
尚、本実施例におけるキャリブレーション時の動作アルゴリズムは、前述と同様である。
【実施例７】
【００５９】
図１２は、実施例７を示している。実施例７は、前記の実施例６（図１１）をさらに変形したものである。すなわち、図に示すように、増幅信号出力部６０１の増幅器６１１ａ〜６１１ｎをＭＯＳＦＥＴで実現するように構成したものである。この場合、電源電圧側のスイッチングは、ＭＯＳＦＥＴのソース端子側において、テール電流源ＩＴとの接続をスイッチングすることを意味している。また、前述の実施例２において示したように、第二の増幅器６１６が次段に設けられ、演算増幅されるように構成している。この場合においても、検出部６０２および制御部６０３の動作やアルゴリズムについては、前述と同様である。
【００６０】
上記の構成は、実施例６（図１１）の場合と同様に、入力側（ＭＯＳＦＥＴ６１１ａ〜６１１ｎのゲート端子側）に組み合わせ選択用のスイッチを設けていない。このため、実施例１（図１）または実施例２（図３）の構成と比較して入力インピーダンスを高くすることが可能となるため、Ａ／Ｄ変換器などにおけるコンパレータ（比較器）や、その他高い入力インピーダンスを必要とする増幅回路として利用することができる。
【００６１】
尚、実施例７の構成は、図１２に示されるものに限定されるものではない。すなわち、図１２の構成は、ソース端子側のスイッチがテール電流源ＩＴとの間に挿入された構成となっているが、このテール電流ＩＴがなく電源電圧と短絡されたような構成においても同様の効果が得られる。
【００６２】
以上のように、差動増幅器にかかる実施例を複数説明したが、これらは例示であって、これらに限定されるものではない。本発明の差動増幅器は、複数の増幅器を使用し、正側と負側に同数の二組の増幅器群を形成させることによって、個々の増幅器が有する（ばらつきのある）固有のオフセット電圧を集合させ、上記二組の増幅器群を正側と負側とに区分したうえで両者を相殺させることにより、全体としてのオフセット電圧を小さくするものであり、このような概念を使用するものであれば、増幅器の数や配置方法は任意である。
【００６３】
次に、上記のような差動増幅器を使用した信号増幅装置にかかる本発明の実施例について説明する。その一例として、後述する実施例８に無線センサノードを例示し、実施例９にアナログフロントエンドアレイを例示する。
〔信号増幅装置にかかる発明の実施例〕
【実施例８】
【００６４】
図１３は、実施例８の無線センサノードを示す図である。この無線センサノードは、前述した増幅信号出力部１０１〜６０１のいずれかにより構成された低雑音増幅器（ＬＮＡ）を備えており、そのためのオフセット電圧低減用の制御部および検出部が、Ａ／Ｄ変換器（ＡＤＣ）内のコンパレータ（Ｃｏｍｐ）に対するものを共有する形になっている。すなわち、図１３に示されているように、低雑音増幅器（ＬＮＡ）７０１は複数のセンサ７０８の出力信号を入力できるように接続され、この低雑音増幅器（ＬＮＡ）７０１の出力は、さらにＡ／Ｄ変換器（ＡＤＣ）７０９に入力できるように接続されている。そして、これらの低雑音増幅器（ＬＮＡ）７０１とＡ／Ｄ変換器（ＡＤＣ）７０９に対し、制御部７０３の制御信号が出力され、また、Ａ／Ｄ変換器（ＡＤＣ）７０９の出力値が検出部７０２に入力されるように構成されている。このとき、キャリブレーション時の動作としては、低雑音増幅器（ＬＮＡ）７０１とコンパレータ（Ｃｏｍｐ）７９１について独立にキャリブレーションを行い、低雑音増幅器（ＬＮＡ）７０１のオフセット電圧の検出は、Ａ／Ｄ変換器（ＡＤＣ）７０９の出力（Ｄｏｕｔ）の結果を用いるものである（つまり、低雑音増幅器（ＬＮＡ）７０１に対して固有に作動する検出部７０２は有しない）。これにより、検出部７０２および制御部７０３の冗長性を排除することができ、小型化・低コスト化が可能となる。なお、本実施例は、送信機Ｔｘ、受信機ＲｘおよびアンテナＡｎｔを備えており、Ａ／Ｄ変換器（ＡＤＣ）７０９の出力値を送信し、また、電波を受信することにより、無線通信を可能としている。
【実施例９】
【００６５】
図１４は、実施例９のアナログフロントエンドアレイを示す図である。本実施例９は、前記いずれかの構成による差動増幅器をアレイ化して、各種アレイセンサ用のアナログフロントエンドとして実施した場合の一例を示すものである。
【００６６】
この実施例は、複数のセンサデバイスからなるセンサアレイ８０８のそれぞれの出力を個別に受けるアナログフロントエンドアレイ８００と、単一の制御部８０３から構成されている。ここで、アナログフロントエンドアレイ８００は、複数のチャンネルからなるアナログフロントエンド８０１から構成されており、これらアナログフロントエンド８０１はそれぞれ、前述した増幅信号出力部１０１〜６０１のいずれかを用いて実現された低雑音増幅器（ＬＮＡ）８１１および比較器を有するＡ／Ｄ変換器（ＡＤＣ）８０９を備えており、制御部８０３から出力される制御信号により低雑音増幅器（ＬＮＡ）８１１のスイッチング制御を可能にし、また、低雑音増幅器（ＬＮＡ）８１１から出力され、または、Ａ／Ｄ変換器（ＡＤＣ）８０９から出力されるオフセット電圧は、個別に検出部８０２ａ，８０２ｂを経由して当該制御部８０３に入力されるようになっている。そこで、前記のようなオフセット電圧を補正できる信号処理回路群、及び、これら信号処理回路群それぞれに対応した検出部８０２ａ，８０２ｂ（図中のＤｅｔ１やＤｅｔ２）は、個々のアナログフロントエンド８０１に内蔵され、また、最小オフセット電圧になる組み合わせを記憶するためのレジスタ８３２ａ，８３２ｂ（図中のＲｅｇ１やＲｅｇ２）も同様に内蔵させている。従って、実施例９の構成は、これまでとは異なり、制御部８０３にレジスタを含んでおらず、各チャンネルにおいて個別に含まれている。
【００６７】
動作としては、キャリブレーション期間中は、共有の制御部８０３にて生成された共通の組み合わせパターンを適用して順次キャリブレーションを行う。このとき、各チャンネルにおけるレジスタのアップデートは、各々異なる組み合わせにて発生するため、それぞれ独立に行われる（ばらつきの様子は各チャンネルによって異なるため）。このように、本発明の増幅器及びオフセット電圧低減手法を用いることで、アレイ化したときに、制御部８０３を構成すべき各要素の大部分を共有でき、より低コストにアナログフロントエンドアレイを実現できる。
【００６８】
信号増幅器にかかる本発明の実施例として上記二例を説明したが、当然のことながら、本発明がこれらの実施例に限定されるものではない。さらに、いずれの発明についての実施例の説明においても、参照する各図は説明の便宜上、一部を省略し、または簡略化して示した部分があるが、本発明の趣旨に基づいて適宜修正して構成することができる。特に、差動増幅器にかかる発明の実施例を示す図の各所に設けたスイッチは、物理的なスイッチ構造として示しているが、トランジスタによるゲート電圧の有無によって接続および切断を操作するように構成できる。
【産業上の利用可能性】
【００６９】
本発明は、差信号（差動入力）を増幅及び検出・変換するどのような応用についても利用可能な基盤的技術である。例えば、一般利用目的の演算増幅器（Operational Amplifier：オペアンプ）として、センサフロントエンドや環境モニタ、アナログフィルタ、Ａ／Ｄ変換器、Ｄ／Ａ変換器などの様々な電子回路に利用可能であり、また、オペアンプに抵抗などを組み合わせた高精度計測用の増幅器である計装アンプや、データ変換器等に用いられる比較器などの応用における低コスト化が見込める。特に１チップ上にオペアンプ（または計装アンプ）などを多チャンネル実装した低コストICの実現に向けて有用である。
【符号の説明】
【００７０】
１００，２００  差動増幅器
１０１，２０１  増幅信号出力部
１０１ａ  第一段の増幅信号出力部
１０１ｂ  第二段の増幅信号出力部
１０２，２０２  検出部
１０３，２０３  制御部
１０４ａ，１０４ｂ  入力端子
１０５ａ，１０５ｂ  入力側のスイッチ
１０６ａ，１０６ｂ  出力端子
１０７ａ，１０７ｂ  参照電源とのスイッチ
１１１ａ，１１１ｂ，１１１ｎ  増幅器
１１２ａ，１１２ｂ，１１２ｎ  入力側における正側のスイッチ
１１３ａ，１１３ｂ，１１３ｎ  入力側における負側のスイッチ
１１４ａ，１１４ｂ，１１４ｎ  出力側における正側のスイッチ
１１５ａ，１１５ｂ，１１５ｎ  出力側における負側のスイッチ
２１１ａ，２１１ｂ，２１１ｎ  トランジスタ（第一の増幅器）
２１２ａ，２１２ｂ，２１２ｎ  入力側における正側のスイッチ
２１３ａ，２１３ｂ，２１３ｎ  入力側における負側のスイッチ
２１４ａ，２１４ｂ，２１４ｎ  出力側における正側のスイッチ
２１５ａ，２１５ｂ，２１５ｎ  出力側における負側のスイッチ
２１６  演算増幅器（第二の増幅器）
３０２，４０２  検出部
３０３，４０３  制御部
３２１，４２１  比較器
３３１，４３１  コントローラ
３３２，４３２  メモリ（レジスタ）
３３３，４３３  ルックアップテーブル
３３４，４３４  マルチプレクサ
３３５，４３５  スイッチ
３３６，４３６  インバータ
４３７  クロックジェネレータ
４２２ａ，４２２ｂ  第一のスイッチ
４２３ａ，４２３ｂ  第二のスイッチ
４２４ａ，４２４ｂ  レファレンスコンデンサ
４２５  プリアンプ
４２６ａ，４２６ｂ  第三のスイッチ
５０１，６０１  増幅信号出力部
５０２，６０２  検出部
５０３，６０３  制御部
５１１ａ，５１１ｂ，５１１ｎ  増幅器
６１１ａ，６１１ｂ，６１１ｎ  トランジスタ（第一の増幅器）
６１６  演算増幅器（第二の増幅器）
７０１，８０１  低雑音増幅器
７０２，８０２ａ，８０２ｂ  検出部
７０３，８０３  制御部
７０８  センサ（群）
７０９，８０９  Ａ／Ｄ変換器
７９１  コンパレータ
８００  アナログフロントエンドアレイ
８０８  センサアレイ
８１０  信号処理部
８３２ａ，８３２ｂ  メモリ（レジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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