(57)【要約】      （修正有）【課題】電界効果トランジスタの評価に用いるＴＥＧを構成する電界効果トランジスタのゲート絶縁膜が、プラズマプロセスにより生じる電荷によりダメージを受けることが防げる電界効果トランジスタの評価に用いるＴＥＧを提供する。【解決手段】評価用のＭＯＳＦＥＴＱＵのゲート電極に、ｐチャネル型のＭＯＳＦＥＴＱＰを介して保護ダイオードＤＰのアノードを接続し、また、当該ゲート電極にｎチャネル型のＭＯＳＦＥＴＱＮを介して保護ダイオードＤＮのカソードを接続したＴＥＧを用いて、ＭＯＳＦＥＴＱＵの評価を行う。【選択図】図５
2014116507.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に形成され、ゲート電極が配線部に接続された第１電界効果トランジスタと、
前記半導体基板上に形成され、一対のソース・ドレイン領域の一方およびゲート電極が前記第１電界効果トランジスタのゲート電極に接続され、他方のソース・ドレイン領域が第１ダイオードのアノードに接続されたｐチャネル型の第２電界効果トランジスタと、
前記半導体基板上に形成され、一対のソース・ドレイン領域の一方およびゲート電極が前記第１電界効果トランジスタのゲート電極に接続され、他方のソース・ドレイン領域が第２ダイオードのカソードに接続されたｎチャネル型の第３電界効果トランジスタと、
カソードが前記半導体基板に接続された前記第１ダイオードと、
アノードが前記半導体基板に接続された前記第２ダイオードと、
を有する半導体装置を準備する工程と、
（ｂ）前記第１電界効果トランジスタのゲート電極およびソース・ドレイン領域に電位を供給することで、前記第１電界効果トランジスタの特性を計測する工程と、
を有する半導体装置の検査方法。
【請求項２】
前記（ｂ）工程では、前記第１電界効果トランジスタのゲート電極に負電圧を印加すると、
前記第２電界効果トランジスタはオン状態またはオフ状態となり、
前記第３電界効果トランジスタはオフ状態となり、
前記第１ダイオードはオフ状態となる、請求項１記載の半導体装置の検査方法。
【請求項３】
前記（ｂ）工程では、前記第１電界効果トランジスタのゲート電極に正電圧を印加すると、
前記第３電界効果トランジスタはオン状態またはオフ状態となり、
前記第２電界効果トランジスタはオフ状態となり、
前記第２ダイオードはオフ状態となる、請求項１記載の半導体装置の検査方法。
【請求項４】
前記第１ダイオードおよび前記第２ダイオードのそれぞれは、逆方向の電圧が印加された際、
前記第１電界効果トランジスタのゲート電極と前記半導体基板との間で絶縁破壊が起こる電圧よりも低い電圧でオン状態となる、請求項１記載の半導体装置の検査方法。
【請求項５】
前記第１電界効果トランジスタ、前記第２電界効果トランジスタ、前記第３電界効果トランジスタ、前記第１ダイオードおよび前記第２ダイオードを含むＴＥＧは、前記半導体基板上の第１スクライブ領域に形成されている、請求項１記載の半導体装置の検査方法。
【請求項６】
前記第１スクライブ領域は、ダイシングにより除去される第２スクライブ領域および前記ダイシングにより除去されない第３スクライブ領域とを含み、
前記ＴＥＧは前記第３スクライブ領域に形成されている、請求項５記載の半導体装置の検査方法。
【請求項７】
（ａ）半導体基板上に形成され、ゲート電極が配線部に接続された第１電界効果トランジスタと、
前記半導体基板上に絶縁膜を介して形成され、前記第１電界効果トランジスタのゲート電極に電気的に接続された導体膜と、
を有する半導体装置を準備する工程と、
（ｂ）前記第１電界効果トランジスタのゲート電極およびソース・ドレイン領域に電位を供給することで、前記第１電界効果トランジスタの特性を計測する工程と、
を有する半導体装置の検査方法。
【請求項８】
平面視において、前記導体膜の面積は、前記第１電界効果トランジスタのゲート電極よりも大きい、請求項７記載の半導体装置の検査方法。
【請求項９】
前記導体膜は、前記半導体基板上に形成された第２電界効果トランジスタのゲート電極を構成する、請求項７記載の半導体装置の検査方法。
【請求項１０】
前記導体膜は、前記半導体基板上に形成された容量素子を構成する、請求項７記載の半導体装置の検査方法。
【請求項１１】
前記第１電界効果トランジスタおよび前記導体膜を含むＴＥＧは、前記半導体基板上の第１スクライブ領域に形成されている、請求項７記載の半導体装置の検査方法。
【請求項１２】
前記第１スクライブ領域は、ダイシングにより除去される第２スクライブ領域および前記ダイシングにより除去されない第３スクライブ領域とを含み、
前記ＴＥＧは前記第３スクライブ領域に形成されている、請求項１１記載の半導体装置の検査方法。
【請求項１３】
半導体基板上に形成され、ゲート電極が配線部に接続された第１電界効果トランジスタと、
前記半導体基板上に形成され、一対のソース・ドレイン領域の一方およびゲート電極が前記第１電界効果トランジスタのゲート電極に接続され、他方のソース・ドレイン領域が第１ダイオードのアノードに接続されたｐチャネル型の第２電界効果トランジスタと、
前記半導体基板上に形成され、一対のソース・ドレイン領域の一方およびゲート電極が前記第１電界効果トランジスタのゲート電極に接続され、他方のソース・ドレイン領域が第２ダイオードのカソードに接続されたｎチャネル型の第３電界効果トランジスタと、
カソードが前記半導体基板に接続された前記第１ダイオードと、
アノードが前記半導体基板に接続された前記第２ダイオードと、
を有する半導体装置。
【請求項１４】
前記第１電界効果トランジスタのゲート電極に負電圧を印加すると、
前記第２電界効果トランジスタはオン状態またはオフ状態となり、
前記第３電界効果トランジスタはオフ状態となり、
前記第１ダイオードはオフ状態となる、請求項１３記載の半導体装置。
【請求項１５】
前記第１電界効果トランジスタのゲート電極に正電圧を印加すると、
前記第３電界効果トランジスタはオン状態またはオフ状態となり、
前記第２電界効果トランジスタはオフ状態となり、
前記第２ダイオードはオフ状態となる、請求項１３記載の半導体装置。
【請求項１６】
前記第１ダイオードおよび前記第２ダイオードのそれぞれは、逆方向の電圧が印加された際、
前記第１電界効果トランジスタのゲート電極と前記半導体基板との間で絶縁破壊が起こる電圧よりも低い電圧でオン状態となる、請求項１３記載の半導体装置。
【請求項１７】
前記第１電界効果トランジスタ、前記第２電界効果トランジスタ、前記第３電界効果トランジスタ、前記第１ダイオードおよび前記第２ダイオードを含むＴＥＧは、前記半導体基板上の第１スクライブ領域に形成されている、請求項１３記載の半導体装置。
【請求項１８】
前記第１スクライブ領域は、ダイシングにより除去される第２スクライブ領域および前記ダイシングにより除去されない第３スクライブ領域とを含み、
前記ＴＥＧは前記第３スクライブ領域に形成されている、請求項１７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法および半導体装置に関し、特に、電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年では半導体装置の微細化に伴い、半導体基板上に形成する半導体素子であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）のサイズが小さくなっている。特に、高速な動作性能を求められる低耐圧のＭＯＳＦＥＴは、半導体装置の微細化によりゲート電極の平面視における面積が小さくなっている。このようなＭＯＳＦＥＴの特性の劣化を評価する場合には、半導体基板上に形成した評価デバイスであるＴＥＧ（Test Elemental Group）を構成する評価用のＭＯＳＦＥＴに対して、プローブ検査などを行うことが知られている。
【０００３】
また、近年では、半導体装置の配線の形成工程においては、プラズマエッチングなどのプラズマプロセスの利用が増加している。
【０００４】
特許文献１（特開２００５−１５０３９６号公報）には、プラズマチャージダメージからＭＯＳトランジスタを保護するために、ＭＯＳトランジスタのゲート電極に、互いに極性が異なる保護ダイオードを接続することが記載されている。
【０００５】
特許文献２（特開２００８−３１１２８５号公報）には、ＭＯＳトランジスタのゲート絶縁膜に対するプラズマダメージを回避することが記載されている。
【０００６】
特許文献３（特開平１０−６５１５７号公報）には、ＭＯＳＦＥＴのゲート−ソース間に双方向ツェナーダイオードを内蔵させてクランプ回路を構成することにより、サージ電圧等による素子破壊を防ぐことが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１５０３９６号公報
【特許文献２】特開２００８−３１１２８５号公報
【特許文献３】特開平１０−６５１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置の製造工程において、プラズマプロセスの利用により大面積の配線に大きな電荷がチャージされた場合、この電荷がＭＯＳＦＥＴのゲート電極に印加され、ゲート電極と半導体基板の間で絶縁破壊が起きることで、ゲート絶縁膜がダメージを受けて劣化する問題が生じる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置の検査方法は、評価用の電解効果トランジスタのゲート電極にｐチャネル型の電解効果トランジスタを介して第１保護ダイオードのアノードを接続し、また、当該ゲート電極にｎチャネル型の電解効果トランジスタを介して第２保護ダイオードのカソードを接続した評価デバイスを用いて、電解効果トランジスタの評価を行うものである。
【００１２】
また、一実施の形態である半導体装置の検査方法は、評価用の電解効果トランジスタのゲート電極にｐチャネル型の電解効果トランジスタを介して第１保護ダイオードのアノードを接続し、また、当該ゲート電極にｎチャネル型の電解効果トランジスタを介して第２保護ダイオードのカソードを接続した評価デバイスを有するものである。
【発明の効果】
【００１３】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体装置を含む半導体ウエハを示す平面図である。
【図２】図１に示す半導体ウエハの一部を拡大して示す平面図である。
【図３】図１に示す半導体ウエハの一部を拡大して示す平面図である。
【図４】本発明の実施の形態１である半導体装置を示す断面図である。
【図５】図４に示す半導体装置を模式的に示す回路図である
【図６】本発明の実施の形態２である半導体装置を示す断面図である。
【図７】本発明の実施の形態２である半導体装置の変形例を示す断面図である。
【図８】比較例として示す半導体装置の断面図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
本実施の形態の半導体装置は、半導体基板上に、ＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）、すなわち電界効果トランジスタ（以下単にＭＯＳＦＥＴという）を有し、ＭＯＳＦＥＴ上に、層間絶縁膜および当該層間絶縁膜に埋め込まれ配線により構成される配線層を有するものである。さらに、本実施の形態の半導体装置は、半導体基板上に、上記ＭＯＳＦＥＴの特性を評価するためのＴＥＧ（Test Elemental Group）を有するものである。以下では、評価デバイスであるＴＥＧを構成するＭＯＳＦＥＴのゲート絶縁膜がダメージを受けることを防ぎ、ＴＥＧの評価の信頼性を向上させることについて説明する。
【００１７】
微細なＭＯＳＦＥＴのしきい値電圧Ｖｔｈなどの特性が、設計値と比べて変動した場合、そのため、回路が動作しない課題、または動作範囲が限られるなどの課題が生じやすい。なお、しきい値電圧は、製造時にばらついてしまう場合に加え、動作時の温度または電源電圧の変動による影響で変動する場合がある。このようなＭＯＳＦＥＴの特性を検査し、しきい値電圧などの特性が適正範囲であること、または許容範囲を超えて変動していることなどを評価するために用いる構造として、本実施の形態では、半導体基板上のスクライブ領域にＴＥＧを配置している。
【００１８】
以下では、本実施の形態のＴＥＧを用いた半導体装置の検査方法および当該ＴＥＧを含む半導体装置の構造について、図１〜図５を用いて説明する。図１は、本実施の形態の半導体装置を構成する半導体ウエハの平面図である。図２および図３は、上記半導体ウエハの一部を拡大して示す平面図である。図４は、本実施の形態の半導体装置を構成するＴＥＧを示す断面図である。図５は、図４に示すＴＥＧを含む半導体装置を模式的に示す回路図である。
【００１９】
本実施の形態の半導体装置を構成する半導体ウエハの平面図を図１に示す。図１に示す半導体ウエハＷＦは、例えば単結晶シリコンからなる半導体基板と、その上に形成された半導体素子および配線層を含んでいる。半導体ウエハＷＦの主面上には、後の工程で切削されることで個片化されてチップとなる領域がマトリクス状に並んで配置されている。なお、半導体ウエハＷＦは半導体基板と呼ぶこともできる。
【００２０】
半導体チップとなる領域、すなわちチップ領域は、格子状に形成されたスクライブ領域ＳＬによりマトリクス状に区切られている。つまり、半導体ウエハＷＦの主面には、半導体ウエハＷＦの主面に沿う第１方向および第１方向に直交する第２方向のそれぞれの方向に延在するスクライブ領域ＳＬが複数本並んで形成されている。なお、スクライブ領域ＳＬは、スクライブラインと呼ぶこともできる。
【００２１】
図２に示す平面図は、図１に示す半導体ウエハＷＦの上面の複数のスクライブ領域ＳＬのうち、２本のスクライブ領域ＳＬが交差する領域の近傍を拡大して示す平面図である。また、図３に示す平面図は、一つの半導体チップＣＰの平面図である。つまり、図３に示す半導体チップＣＰは、図１に示す半導体ウエハＷＦの上面の４本のスクライブ領域に囲まれた一つのチップ領域を示す平面図である。
【００２２】
ダイシング工程により半導体ウエハＷＦが複数の半導体チップに個片化された際には、個片化されたそれぞれの半導体チップＣＰは図３に示すような構成となる。つまり、図２に示すスクライブ領域ＳＬは、半導体ウエハをダイシングして半導体チップを個片化する際にダイシングブレードにより切削される領域である。このため、図３に示す半導体チップＣＰには、図１および図２に示すスクライブ領域ＳＬは殆ど残っていないことが考えられる。
【００２３】
本実施の形態の半導体チップＣＰの全体の模式的な平面図である図３では、図を分かりやすくするため、半導体基板の上部に形成された素子、層間絶縁膜および配線などは示していない。ただし、図２および図３では、ＴＥＧを用いたプローブ検査などの際に電極として用いられるパッドＰ１、Ｐ２およびＰ３を示している。図３に示すように、半導体チップＣＰは平面視において矩形の形状を有している。
【００２４】
図３に示す半導体チップＣＰは、例えば半導体基板上に形成された電界効果トランジスタ、ダイオードまたは容量素子などを有し、増幅器、演算器、スイッチング素子またはメモリなどとして機能する。これらの機能を発揮するために用いられる素子および配線などは、図２および図３に示す製品領域である回路部ＰＲに形成されている。平面視において回路部ＰＲは半導体チップＣＰの大部分を占めており、回路部ＰＲの周囲には、回路部ＰＲを囲うように、金属膜からなるシールリングＲ１が形成されている。シールリングＲ１は例えばＡｌ（アルミニウム）、Ｃｕ（銅）またはＷ（タングステン）などからなり、半導体チップＣＰを構成する半導体基板およびその上層の層間絶縁膜を貫通して形成された壁状の形状を有している。
【００２５】
シールリングＲ１は、半導体ウエハから半導体チップを切り離して個片化する際のダイシング工程において、半導体チップにクラックが生じて製品に不良が生じることを防ぐことを目的として設けられている保護用の膜である。シールリングＲ１は半導体チップＣＰの端部の近傍であって、半導体チップＣＰの端部と回路部ＰＲとの間に配置されており、半導体チップＣＰの上面から裏面にかけて形成されている。ここではシールリングＲ１は回路部ＰＲの周囲を完全に囲う環状の形状を有している。
【００２６】
また、半導体チップＣＰの上面には、平面視において、矩形の半導体チップＣＰの一辺に沿って延在するスクライブ領域Ｓ１、Ｓ２およびＳ３が形成されている。スクライブ領域Ｓ１、Ｓ２およびＳ３はシールリングＲ１の外側に形成されており、スクライブ領域Ｓ１は半導体チップＣＰの一辺に隣接して形成され、この一辺から半導体チップＣＰの反対側の一辺に向かって、スクライブ領域Ｓ１、Ｓ２およびＳ３の順に並んで配置されている。スクライブ領域Ｓ１およびＳ３には、半導体チップに形成した半導体素子、配線または層間絶縁膜などの特性を評価するためのＴＥＧが形成されている。ここでは、半導体チップＣＰの一部であって、回路部ＰＲを囲うシールリングＲ１の外側の領域をスクライブ領域と呼ぶ。また、本願ではスクライブ領域Ｓ１、Ｓ３の延在する方向を第１方向と呼び、前記半導体基板の主面および前記層間絶縁膜の上面に沿う方向であって第１方向に直交する方向を第２方向と呼ぶ。
【００２７】
なお、図３ではスクライブ領域Ｓ１〜Ｓ３を全て半導体チップＣＰの特定の一辺に沿う領域として示したが、スクライブ領域を複数設けている場合、その一部は、同一の半導体チップＣＰの四辺のうち、他のスクライブ領域とは異なる辺に沿って形成されていてもよい。例えばスクライブ領域Ｓ３はスクライブ領域Ｓ１の延在方向である第１方向に直交する方向である第２方向に延在し、半導体チップＣＰの上面の端部に形成されていてもよい。このとき、シールリングＲ１が平面視において矩形の形状を有していれば、シールリングＲ１の４辺のうちの２辺と、半導体チップＣＰの２辺との間にスクライブ領域が形成されていることとなる。
【００２８】
図３には、スクライブ領域Ｓ１に形成したＴＥＧ（図示しない）に対してプローブ検査行うための複数のパッドＰ１を示しており、同様に、スクライブ領域Ｓ３に形成したＴＥＧ（図示しない）に対してプローブ検査行うための複数のパッドＰ３を示している。パッドＰ１はスクライブ領域Ｓ１内において、第１方向に並べて配置されている。隣り合うパッドＰ１同士は互いに絶縁されている。
【００２９】
同様に、パッドＰ３はスクライブ領域Ｓ３内において、スクライブ領域Ｓ３が延在する第１方向に並べて複数配置されている。なお、本実施の形態においてＭＯＳＦＥＴの特性を評価するためのＴＥＧを構成するＭＯＳＦＥＴは、スクライブ領域Ｓ１、Ｓ３のそれぞれのパッドＰ１およびＰ３の下層に形成されている。
【００３０】
ここで、スクライブ領域Ｓ１内のパッドＰ１の周囲には、パッドＰ１を囲うように、シールリングＲ１と同様の構造を有するシールリングＲ２が形成されているが、スクライブ領域Ｓ２内およびＳ３内にはシールリングは形成されていない。これは、半導体チップＣＰの端部に近い領域にはクラックが入りやすく、半導体チップＣＰの端部近傍に形成されたＴＥＧを含む領域、すなわちパッドＰ１が形成された領域は、半導体チップＣＰの端部から形成されたクラックによって破壊されやすい位置にあるためである。
【００３１】
なお、シールリングＲ２は半導体チップＣＰの端部から入るクラックからＴＥＧを保護するために形成されているため、パッドＰ１が形成された領域を完全に囲わず、パッドＰ１が形成された領域と、スクライブ領域Ｓ１と隣接する半導体チップＣＰの端部との間にのみシールリングＲ２が形成されていてもよい。したがって、シールリングＲ２は平面視において環状となっていなくてもよい。
【００３２】
回路部ＰＲには、半導体装置を動作させるためにボンディングワイヤなどの接続部材を接続させる電極であるパッドＰ４（図２参照）が形成されている。パッドＰ４は製品である半導体チップＣＰを使用する際に電流が流れる電極である。また、パッドＰ１およびＰ３は、製品を使用する前であって、配線または層間絶縁膜などの信頼性を評価する際にプローブ、つまり検査針を接触させてＴＥＧを構成するＭＯＳＦＥＴ特性などを調べるために用いられる測定用の電極である。なお、図３ではパッドＰ４の図示を省略している。
【００３３】
また、図２に示すように、マトリクス上に配置されたチップ領域同士の間のスクライブ領域ＳＬには、スクライブ領域Ｓ１〜Ｓ２と同様に各種のＴＥＧが配置され、プローブ検査においてプローブを接触させるためのパッドＰ２が複数形成されている。スクライブ領域ＳＬはダイシング工程によって除去される領域であるが、スクライブ領域ＳＬ上のＴＥＧを用いて半導体装置の特性評価および信頼性評価を行う場合、評価のための測定をダイシング工程の前に行うため、スクライブ領域ＳＬにＴＥＧが配置されていても、当該ＴＥＧを用いた測定は可能である。
【００３４】
ここで、様々な項目の評価を行う場合、または新たに評価すべき項目が増加した場合などは多くのＴＥＧが必要になることもあり、そのような場合にはスクライブ領域ＳＬだけではＴＥＧの配置スペースが足りず、スクライブ領域ＳＬ以外の、半導体チップとなる領域にもスクライブ領域Ｓ１〜Ｓ３を複数列設ける場合が考えられる。このような場合は、スクライブ領域ＳＬをダイシング工程で切断して半導体チップを個片化したとしても、半導体チップ上にＴＥＧを含むスクライブ領域Ｓ１〜Ｓ３が残ることになる。半導体チップ上にＴＥＧが残っていれば、ダイシング工程後の個片化された半導体チップについても、ＴＥＧを用いた測定・評価が可能である。なお、半導体チップ上に残るスクライブ領域は複数列ではなく、例えばスクライブ領域Ｓ１の１列のみでもよい。
【００３５】
また、ダイシング技術が向上し、今後ダイシングブレードによる切削面積が小さくなることが考えられ、そのような場合にダイシング工程で切削される領域よりも広いスクライブ領域ＳＬをレイアウトしている場合、スクライブ領域ＳＬの一部が除去されずに残り、スクライブ領域ＳＬに形成したＴＥＧが個片化した半導体チップの端部に残る可能性がある。また、ダイシング技術が向上した際に、切削される領域に合わせてスクライブ領域ＳＬの幅を狭めると、ＴＥＧおよびＴＥＧの導通検査などを行うためのプローブを当てるパッドを配置するための面積をスクライブ領域ＳＬ上に確保できなくなる可能性がある。その場合には、スクライブ領域ＳＬではなくスクライブ領域Ｓ１〜Ｓ３などのように半導体チップとして残る領域にＴＥＧを配置しなければならないため、ダイシング工程後の半導体チップにＴＥＧが残ることになる。
【００３６】
次に、図４に、本実施の形態の半導体装置を構成するＴＥＧの断面図を示す。当該ＴＥＧはｐチャネル型のＭＯＳＦＥＴＱＵを有し、ゲートクランプ用のｎチャネル型のＭＯＳＦＥＴＱＮ、ｐチャネル型のＭＯＳＦＥＴＱＰ、保護ダイオードＤＮおよびＤＰを有している。これらを含むＴＥＧは、図２および図３に示すスクライブ領域Ｓ１〜Ｓ３およびＳＬに形成されている。
【００３７】
図４に示すように、ＭＯＳＦＥＴＱＵ、ＱＰ、ＱＮ、保護ダイオードＤＮおよびＤＰは互いに素子分離領域ＩＥにより電気的に分離されている。素子分離領域ＩＥは、半導体基板ＳＢの上面に形成された溝内に埋め込まれた酸化シリコン膜などからなる絶縁膜である。素子分離領域ＩＥは例えばＳＴＩ（Shallow Trench Isolation）構造またはＬＯＣＯＳ（Local Oxidization of Silicon）構造を有している。素子分離領域ＩＥが形成されている領域は不活性領域であり、素子分離領域ＩＥから半導体基板ＳＢの主面が露出している領域は活性領域である。つまり、活性領域のレイアウトは素子分離領域ＩＥにより規定されている。
【００３８】
ＭＯＳＦＥＴＱＵは、半導体基板ＳＢ上に形成されたゲート絶縁膜ＧＦ１とゲート絶縁膜ＧＦ１上に形成されたゲート電極Ｇ１と、ゲート電極Ｇ１の横の半導体基板ＳＢの主面に対になって形成されたソース・ドレイン領域とを有している。ゲート絶縁膜ＧＦ１は例えば酸化シリコン膜からなり、ゲート電極Ｇ１は例えばポリシリコン膜からなる。ゲート電極Ｇ１およびゲート絶縁膜ＧＦ１からなる積層膜の側壁には、酸化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などからなるサイドウォールＳＷが自己整合的に形成されている。
【００３９】
ＭＯＳＦＥＴＱＵを構成するソース・ドレイン領域はｐ型の不純物（例えばＢ（ホウ素））を含む半導体領域であり、ゲート電極Ｇ１の直下の半導体基板ＳＢを挟むように配置されている。対になっているソース・ドレイン領域のそれぞれは、不純物濃度が比較的薄いｐ型の半導体領域であるエクステンション領域Ｅ１と、不純物濃度がエクステンション領域Ｅ１よりも高いｐ型の半導体領域である拡散層Ｄ１とを含むＬＤＤ（Lightly Doped Drain）構造を有している。
【００４０】
エクステンション領域Ｅ１は、拡散層Ｄ１よりもゲート電極Ｇ１の直下の半導体基板ＳＢの上面に近い領域に形成されている。なお、ソース・ドレイン領域に挟まれた、ゲート電極Ｇ１の直下の半導体基板ＳＢの上面近傍の領域の半導体基板ＳＢは、ＭＯＳＦＥＴＱＵの動作時にチャネル領域となる。エクステンション領域Ｅ１は、拡散層Ｄ１よりも浅い深さで形成されている。なお、本願でいう深さとは、半導体基板ＳＢの上面を始点として、半導体基板ＳＢに向かう方向における距離をいう。
【００４１】
ＭＯＳＦＥＴＱＵは、半導体基板ＳＢの上面に形成されたｎ型の半導体領域であるウエルＷ１上に形成されている。ウエルＷ１中のｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））の濃度は比較的薄く、ウエルＷ１は上記ソース・ドレイン領域よりも深い深さで形成されている。
【００４２】
また、ゲートクランプ用のＭＯＳＦＥＴＱＰは、他の領域に形成されたＭＯＳＦＥＴＱＵと同様の構造を有している。つまり、ＭＯＳＦＥＴＱＰが形成されている領域において、半導体基板ＳＢの上面に形成されたｎ型の半導体領域であるウエルＷ２上には、ゲート絶縁膜ＧＦ２を介してゲート電極Ｇ２が形成されている。また、ゲート電極Ｇ２の横の半導体基板ＳＢの上面には、エクステンション領域Ｅ２および拡散層Ｄ２をそれぞれ有するｐ型の半導体領域であるソース・ドレイン領域が一対形成されている。ＭＯＳＦＥＴＱＰは、ゲート電極Ｇ２と、エクステンション領域Ｅ２および拡散層Ｄ２を有するソース・ドレイン領域とを含んでいる。
【００４３】
また、ゲートクランプ用のＭＯＳＦＥＴＱＮは、他の領域に形成されたＭＯＳＦＥＴＱＵと同様の構造を有している。ただし、ＭＯＳＦＥＴＱＮは、ｎ型のトランジスタである点でＭＯＳＦＥＴＱＵおよびＱＰと異なる。つまり、ＭＯＳＦＥＴＱＮが形成されている領域では、半導体基板ＳＢの上面に形成されたｐ型の半導体領域であるウエルＷ３が形成されている。ウエルＷ３上には、ゲート絶縁膜ＧＦ３を介してゲート電極Ｇ３が形成されており、ゲート電極Ｇ３の横の半導体基板ＳＢの上面には、エクステンション領域Ｅ３および拡散層Ｄ３をそれぞれ有するｎ型の半導体領域であるソース・ドレイン領域が一対形成されている。ＭＯＳＦＥＴＱＮは、ゲート電極Ｇ３と、エクステンション領域Ｅ３および拡散層Ｄ３を有するソース・ドレイン領域とを含んでいる。
【００４４】
また、ゲートクランプ用の保護ダイオードＤＰは、半導体基板ＳＢの上面に形成されたｐ型半導体領域ＰＳ１と、ｐ型半導体領域ＰＳ１よりも深い深さで形成されたｎ型半導体領域ＮＳ１とにより構成されている。図４に示す断面では、ｎ型半導体領域ＮＳ１の上面は半導体基板ＳＢの上面に露出しておらず、ｐ型半導体領域ＰＳ１に覆われている。ここで、ｎ型半導体領域ＮＳ１は半導体基板ＳＢに電気的に接続されている。つまり、互いにＰＮ接合を構成しているｐ型半導体領域ＰＳ１およびｎ型半導体領域ＮＳ１からなる保護ダイオードＤＰは、アノードがＭＯＳＦＥＴＱＰのソース・ドレイン領域に接続され、カソードが半導体基板ＳＢに接続されて接地されている。
【００４５】
また、ゲートクランプ用の保護ダイオードＤＮは、半導体基板ＳＢの上面に形成されたｎ型半導体領域ＮＳ２と、ｎ型半導体領域ＮＳ２よりも深い深さで形成されたｐ型半導体領域ＰＳ２とにより構成されている。図４に示す断面では、ｐ型半導体領域ＰＳ２の上面は半導体基板ＳＢの上面に露出しておらず、ｎ型半導体領域ＮＳ２に覆われている。ここで、ｐ型半導体領域ＰＳ２は半導体基板ＳＢに電気的に接続されている。つまり、互いにＰＮ接合を構成しているｐ型半導体領域ＰＳ２およびｎ型半導体領域ＮＳ２からなる保護ダイオードＤＮは、カソードがＭＯＳＦＥＴＱＮのソース・ドレイン領域に接続され、アノードが半導体基板ＳＢに接続されて接地されている。
【００４６】
ここでは、ｐ型半導体領域ＰＳ１およびＰＳ２は、半導体基板ＳＢ中にｐ型の不純物（例えばＢ（ホウ素））を導入して形成された領域である。また、ｎ型半導体領域ＮＳ１およびＮＳ２は、半導体基板ＳＢ中にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を導入して形成された領域である。
【００４７】
ゲート電極Ｇ１〜Ｇ３、拡散層Ｄ１〜Ｄ３、ｐ型半導体領域ＰＳ１およびｎ型半導体領域ＮＳ２のそれぞれの上面にはシリサイド層ＳＣが形成されている。シリサイド層ＳＣは、例えばニッケルシリサイド（ＮｉＳｉ）からなる。また、シリサイド層ＳＣの材料は、コバルトシリサイド（ＣｏＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）であってもよい。シリサイド層ＳＣは、ゲート電極Ｇ１〜Ｇ３、拡散層Ｄ１〜Ｄ３、ｐ型半導体領域ＰＳ１およびｎ型半導体領域ＮＳ２のそれぞれに接続されるコンタクトプラグＣ１との間の接触抵抗を低減するために形成されている。
【００４８】
半導体基板ＳＢ上には、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＦが、ＭＯＳＦＥＴＱＵ、ＱＰ、ＱＮ、保護ダイオードＤＰおよびＤＮを覆うように順次積層されて形成されている。エッチングストッパ膜ＥＳは例えば窒化シリコン膜からなり、層間絶縁膜ＩＦは例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などの酸化シリコン膜からなる。層間絶縁膜ＩＦおよびエッチングストッパ膜ＥＳからなる積層膜には、その上面から底面を貫通するコンタクトホールが複数形成され、各コンタクトホール内には、主にＷ（タングステン）を含むコンタクトプラグＣ１が埋め込まれて形成されている。複数のコンタクトプラグＣ１および層間絶縁膜ＩＦのそれぞれの上面は平坦化され、互いにほぼ同一の高さとなっている。
【００４９】
複数のコンタクトプラグＣ１は、シリサイド層ＳＣを介してゲート電極Ｇ１〜Ｇ３、拡散層Ｄ１〜Ｄ３、ｐ型半導体領域ＰＳ１およびｎ型半導体領域ＮＳ２のそれぞれに電気的に接続されている。なお、図４では、ＭＯＳＦＥＴＱＵのソース・ドレイン領域に接続されるコンタクトプラグを図示していない。
【００５０】
層間絶縁膜ＩＦ上およびコンタクトプラグＣ１上には、例えばＳｉＯＣ膜からなる層間絶縁膜Ｌ１が形成されており、層間絶縁膜Ｌ１を貫通する複数の溝内には、配線Ｍ１、Ｍ１ａおよびＭ１ｂが埋め込まれている。つまり、配線Ｍ１、Ｍ１ａおよびＭ１ｂのそれぞれの間には層間絶縁膜Ｌ１が介在している。配線Ｍ１、Ｍ１ａおよびＭ１ｂのそれぞれは、上記複数の溝内に形成されたバリア導体膜ＢＭ１および主導体膜ＭＭ１を含んでいる。バリア導体膜ＢＭ１は、上記溝の側壁および底面を覆うように形成されており、主導体膜ＭＭ１は上記溝内にバリア導体膜ＢＭ１を介して埋め込まれている。以下では、層間絶縁膜Ｌ１、配線Ｍ１、Ｍ１ａおよびＭ１ｂを含む層を第１配線層と呼ぶ。
【００５１】
バリア導体膜ＢＭ１は例えばＴａ（タンタル）、ＴａＮ（窒化タンタル）またはそれらの積層膜からなり、主導体膜ＭＭ１は、例えばＣｕ（銅）からなる。配線Ｍ１、Ｍ１ａおよびＭ１ｂは所謂シングルダマシン法により形成されており、各配線の上面および層間絶縁膜Ｌ１の上面は平坦化され、高さが揃えられている。バリア導体膜ＢＭ１は、隣接する層間絶縁膜Ｌ１およびＩＦのそれぞれの内部に、主導体膜ＭＭ１を構成する金属（例えばＣｕ（銅））が拡散することを防ぐために形成されている。これにより、層間絶縁膜Ｌ１内およびＩＦ内に金属材料が拡散して各層間絶縁膜の絶縁性が低下することを防いでいる。また、バリア導体膜ＢＭ１を設けることで、主導体膜ＭＭ１と、主導体膜ＭＭ１に隣接する層間絶縁膜Ｌ１などとの密着性を向上させる効果を得られる。
【００５２】
ここで、配線Ｍ１は、コンタクトプラグＣ１およびシリサイド層ＳＣを介して、ＭＯＳＦＥＴＱＵ、ＱＰおよびＱＮのそれぞれのゲート電極Ｇ１、Ｇ２およびＧ３に電気的に接続されている。また、配線Ｍ１は、コンタクトプラグＣ１およびシリサイド層ＳＣを介して、ＭＯＳＦＥＴＱＰおよびＱＮのそれぞれのソース・ドレイン領域に電気的に接続されている。つまり、図４に示すように、配線Ｍ１は拡散層Ｄ２およびＤ３に電気的に接続されている。このように、ゲート電極Ｇ１、Ｇ２、Ｇ３、ＭＯＳＦＥＴＱＰのソース・ドレイン領域およびＭＯＳＦＥＴＱＮのソース・ドレイン領域は、配線Ｍ１を介して並列に接続されている。
【００５３】
また、配線Ｍ１ａは、コンタクトプラグＣ１およびシリサイド層ＳＣを介して、ＭＯＳＦＥＴＱＰのソース・ドレイン領域を構成する拡散層Ｄ２と、保護ダイオードＤＰを構成するｐ型半導体領域ＰＳ１に電気的に接続されている。つまり、ＭＯＳＦＥＴＱＰを構成する一対のソース・ドレイン領域のうち、一方は配線Ｍ１を介してＭＯＳＦＥＴＱＵのゲート電極Ｇ１に電気的に接続され、もう一方は配線Ｍ１ａを介して保護ダイオードＤＰに電気的に接続されている。
【００５４】
また、配線Ｍ１ｂは、コンタクトプラグＣ１およびシリサイド層ＳＣを介して、ＭＯＳＦＥＴＱＮのソース・ドレイン領域を構成する拡散層Ｄ３と、保護ダイオードＤＮを構成するｎ型半導体領域ＮＳ２に電気的に接続されている。つまり、ＭＯＳＦＥＴＱＮを構成する一対のソース・ドレイン領域のうち、一方は配線Ｍ１を介してＭＯＳＦＥＴＱＵのゲート電極Ｇ１に電気的に接続され、もう一方は配線Ｍ１ｂを介して保護ダイオードＤＮに電気的に接続されている。
【００５５】
層間絶縁膜Ｌ１および配線Ｍ１、Ｍ１ａおよびＭ１ｂのそれぞれの上には、バリア絶縁膜ＢＦおよび層間絶縁膜Ｌ２が形成されている。バリア絶縁膜ＢＦは例えば窒化シリコン膜からなり、層間絶縁膜Ｌ２は例えばＳｉＯＣ膜からなる。層間絶縁膜Ｌ２の上面には、層間絶縁膜Ｌ２の途中深さまで達する配線溝が形成されており、当該配線溝の底面の一部には、層間絶縁膜Ｌ２およびバリア絶縁膜ＢＦを貫通して配線Ｍ１の上面を露出するビアホールが形成されている。
【００５６】
上記した配線溝およびビアホール内には、バリア導体膜ＢＭ２を介して主導体膜ＭＭ２が埋め込まれている。上記配線溝内のバリア導体膜ＢＭ２および主導体膜ＭＭ２は配線Ｍ２を構成しており、上記ビアホール内のバリア導体膜ＢＭ２および主導体膜ＭＭ２はビアＶ１を構成している。つまり、層間絶縁膜Ｌ２の上面の配線溝内には配線Ｍ２が埋め込まれており、配線Ｍ２はその下部のビアＶ１を介して配線Ｍ１と電気的に接続されている。このように、配線Ｍ２およびビアＶ１は所謂デュアルダマシン法により形成されている。以下では、層間絶縁膜Ｌ２、バリア絶縁膜ＢＦ、配線Ｍ２およびビアＶ１を含む層を第２配線層と呼ぶ。
【００５７】
バリア導体膜ＢＭ２は、バリア導体膜ＢＭ１と同様に主導体膜ＭＭ２中の金属が隣接する絶縁膜内に拡散することを防いでいる。また、バリア導体膜ＢＭ２を設けることで、主導体膜ＭＭ２と、主導体膜ＭＭ２に隣接する層間絶縁膜Ｌ２などとの密着性を向上させる効果を得られる。また、バリア絶縁膜ＢＦは、配線Ｍ１、Ｍ１ａおよびＭ１ｂを構成する金属（例えばＣｕ（銅））が、第１配線層上の層間絶縁膜Ｌ２中に拡散することを防いでいる。なお、ここでは配線Ｍ１ａ、Ｍ１ｂの上面にビアを介して第２配線を接続する必要はない。配線Ｍ１ａはＭＯＳＦＥＴＱＰおよび保護ダイオードＤＰを電気的に接続するために設けられており、配線Ｍ１ｂはＭＯＳＦＥＴＱＮおよび保護ダイオードＤＮを電気的に接続するために設けられているためである。
【００５８】
図４では図示を省略しているが、第２配線層上には、第２配線層と同様の構造を有する配線層が複数積層されている。つまり、第２配線層上には、第２配線層中の配線Ｍ２に電気的に接続された配線を含む第３配線層が形成されており、当該第３配線層上には、第３配線層中の配線に電気的に接続された配線を含む第４配線層が形成されている。第１配線層および第２配線層を含む配線層は、例えば６層以上積層されており、その上面にはＡｌ（アルミニウム）膜などからなるパッドが形成されている。当該パッドは、図２および図３に示すパッドＰ１〜Ｐ３に対応するものである。
【００５９】
また、例えば、スクライブ領域Ｓ１に形成された複数のパッドＰ１のうちの第１のパッドＰ１は図４に示すＭＯＳＦＥＴＱＵのゲート電極Ｇ１に電気的に接続されており、第２のパッドＰ１はＭＯＳＦＥＴＱＵのソース領域に電気的に接続されており、第３のパッドＰ１はＭＯＳＦＥＴＱＵのドレイン領域に電気的に接続されている。
【００６０】
以上に説明したように、図２および図３に示すパッドＰ１〜Ｐ３のそれぞれには、図４に示すＭＯＳＦＥＴＱＵを含むＴＥＧが電気的に接続されている。なお、図４にはＭＯＳＦＥＴおよびダイオードを含む複数の半導体素子を示しているが、本実施の形態のＴＥＧにおいて半導体装置の特性などの評価に用いられる素子はＭＯＳＦＥＴＱＵのみであり、ＭＯＳＦＥＴＱＰ、ＱＮ、保護ダイオードＤＰおよびＤＮは、ＭＯＳＦＥＴＱＵがダメージを負うことを防ぐために設けられた保護用の素子である。
【００６１】
本実施の形態のＴＥＧでは、例えば複数のパッドＰ１にプローブ装置の検査針を接触させ、所定の電位を供給してＭＯＳＦＥＴＱＵを駆動させることにより、例えばＭＯＳＦＥＴＱＵの電流を測定することでＭＯＳＦＥＴＱＵのしきい値電圧特性を評価するものである。このＴＥＧは、例えば差動増幅回路を構成するＭＯＳＦＥＴのしきい値電圧特性を評価する場合になどに用いられる。なお、ここではＴＥＧを構成する素子としてｐチャネル型のＭＯＳＦＥＴＱＵを示しているが、ＭＯＳＦＥＴＱＵはｎチャネル型のＭＯＳＦＥＴであってもよい。また、上記ＴＥＧは、スクライブ領域Ｓ１〜Ｓ３およびＳＬのいずれの領域に形成されていてもよい。
【００６２】
これにより、例えばＮＢＴＩ（Negative Bias Temperature Instability）またはＰＢＴＩ（Positive BTI）によるＭＯＳＦＥＴの性能の変化を評価することができる。ＮＢＴＩとは、例えばｐチャネル型のＭＯＳＦＥＴのゲート電極に対して負の電圧を印加した状態で半導体チップの温度が高まった場合に、当該ＭＯＳＥＦＴのしきい値電圧の絶対値が大きくなる現象である。同様に、ＰＢＴＩとは、例えばｎチャネル型のＭＯＳＦＥＴのゲート電極に対して正の電圧を印加した状態で半導体チップの温度が高まった場合に、当該ＭＯＳＥＦＴのしきい値電圧の絶対値が大きくなる現象である。ＮＢＴＩおよびＰＢＴＩは劣化モードの不良であり、トランジスタの長期信頼性を評価する重要な指標の一つである。
【００６３】
ただし、ＰＢＴＩはｎチャネル型のＭＯＳＦＥＴに限らず、ｐチャネル型のＭＯＳＦＥＴにも生じ、ＮＢＴＩはｐチャネル型のＭＯＳＦＥＴに限らず、ｎチャネル型のＭＯＳＦＥＴにも生じることが本発明者らの実験により判明している。つまり、ｐチャネル型のＭＯＳＦＥＴのゲート電極に正または負のいずれの電圧を印加してもしきい値電圧の変動は起こり得る。また、ｎチャネル型のＭＯＳＦＥＴのゲート電極に正または負のいずれの電圧を印加してもしきい値電圧の変動は起こり得る。
【００６４】
図２に示す回路部ＰＲには、図４に示すＭＯＳＦＥＴＱＵと同様の構造のＭＯＳＦＥＴが形成されているため、上記プローブ検査により、ＴＥＧであるＭＯＳＦＥＴＱＵのしきい値電圧特性を測定することで、回路部ＰＲに形成された素子の特性評価を行うことができる。ここでは例えば、製造条件の違いなどによるＭＯＳＦＥＴのゲート絶縁膜の劣化を評価し、半導体装置の製造工程にフィードバックして製造条件を改善することなどができる。
【００６５】
しかし、以下に説明するように、配線層の製造工程中のプラズマチャージによって発生する電荷により、ＴＥＧのゲート絶縁膜がダメージを受けることがある。ＴＥＧを用いたプローブ検査は、例えばＮＢＴＩを引き起こすゲート絶縁膜の劣化の発生の有無を調べるために行うものである。しかし、プラズマチャージダメージによりＴＥＧのＭＯＳＦＥＴを構成するゲート絶縁膜が劣化していると、ゲート絶縁膜の劣化を評価した際、当該劣化の原因がプラズマチャージダメージに起因して生じているのか、または他の要因に起因して生じているのかが不明となる。
【００６６】
つまり、ゲート絶縁膜がプラズマチャージダメージを受けると、検査にて本来評価すべき原因以外の理由によりゲート絶縁膜が劣化するため、評価用の素子としてのＴＥＧの精度が下がり、ＴＥＧの信頼性が低下する。以下では、プラズマチャージダメージが発生する理由およびプラズマチャージダメージに起因して起こる問題について説明する。
【００６７】
図４に示すバリア絶縁膜ＢＦ、バリア導体膜ＢＭ１およびＢＭ２は、例えばプラズマ処理を伴うプラズマＣＶＤ（Plasma Chemical Vapor Deposition）法を用いて形成される絶縁膜である。プラズマＣＶＤ法は、熱ＣＶＤ法などに比べて、低い温度でより緻密な薄膜を形成することができ、これにより熱によるダメージの発生または層間での相互拡散の発生を抑制できるなどの利点がある。また、上記ビアホールは、例えばＮＦ３などを用いて行うＲＩＥ（Reactive Ion Etching）法などのプラズマエッチング法により開口される孔部である。
【００６８】
このように、配線層を構成する膜の成膜工程、および加工工程では、プラズマＣＶＤまたはプラズマエッチングなどのプラズマプロセスが利用されることが考えられる。このプラズマプロセスでは、例えば、より微細な溝掘りなどが可能となる高密度なプラズマを用いるＨＤＰ（High Density Plasma）技術を利用することが考えられる。
【００６９】
配線層を形成する際にプラズマ処理を用いることは、図示していない第３配線層などの上層の配線層を形成する場合にも同様である。ここで、例えば第２配線層を構成するバリア絶縁膜ＢＦ、バリア導体膜ＢＭ１およびＢＭ２をプラズマＣＶＤ法により形成（堆積）する際には、その下地の配線Ｍ１はプラズマに晒される。また、層間絶縁膜Ｌ２およびバリア絶縁膜ＢＦを貫通するビアホールをプラズマエッチングにより開口する場合、当該ビアホールの底部に露出する配線Ｍ１はプラズマに晒される。同様に第３配線層を形成する際には、バリア絶縁膜の形成および加工を行う場合などにプラズマプロセスを用いることで、下地の配線Ｍ２がプラズマに晒される。
【００７０】
このようにＭＯＳＦＥＴＱＵを含むＴＥＧの上層の配線層の形成工程で上記のようなプラズマプロセスを用いた場合、当該配線層の下地の配線がプラズマに晒され、当該配線に短時間に電荷が蓄積される。ここでは、プラズマプロセスにおいてプラズマに晒され、た配線に電荷が蓄積されることを、プラズマチャージまたはプラズマチャージアップという。
【００７１】
このような電荷は、配線Ｍ１およびＭ２を含む、各配線層のいずれの配線にも生じることが考えられる。特に配線の面積が大きい場合、すなわち、例えば配線がアンテナ状に広く形成されている場合には、当該配線に蓄積される電荷も大きくなる。なお、ここでいうアンテナ状の配線とは、一つの配線層内において、例えば配線が渦を巻くようにコイル状に設けられた場合のように、配線長が非常に長く、配線の全体の面積が大きいレイアウトの配線をいう。
【００７２】
プラズマチャージアップにより配線に蓄積された電荷は、ＴＥＧを構成するＭＯＳＦＥＴのゲート電極に印加され、当該ゲート電極とその下の半導体基板との間を導通して半導体基板に流れる。この際、上記ゲート電極と半導体基板との間のゲート絶縁膜は絶縁破壊を起こし、ダメージを受けるため、絶縁膜としての性能が劣化する。本願では、このようにしてゲート絶縁膜が受けるダメージをプラズマチャージダメージと呼ぶ。
【００７３】
プラズマチャージダメージは、チャージアップされる配線の面積が大きい程大きくなり、また、ＭＯＳＦＥＴのゲート電極の平面視における面積が小さい程大きくなる。ただし、例えば半導体基板とゲート電極との間の耐圧を評価するような高耐圧なＭＯＳＦＥＴを含むＴＥＧでは、ゲート電極の平面視における面積が比較的大きく、さらにゲート絶縁膜が比較的大きいことが考えられるため、プラズマチャージダメージによりゲート絶縁膜が大きく劣化することを防ぐことができる。
【００７４】
しかし、上記のようにＭＯＳＦＥＴのしきい値電圧の特性変化を評価するＴＥＧであって、高速動作が求められる低耐圧のＭＯＳＦＥＴと同様のゲート電極の面積を有する比較的低抵抗なＭＯＳＦＥＴを含むＴＥＧでは、平面視におけるゲート電極の面積が、上記した高耐圧のＭＯＳＦＥＴよりも小さく、ゲート絶縁膜の膜厚が小さい。このため、プラズマチャージアップにより配線に蓄積された電荷は当該ゲート絶縁膜に局所的に流れ、ゲート絶縁膜の絶縁性能を大きく劣化させる。なお、プラズマチャージアップにより生じる電荷は、配線がプラズマプロセスによりプラズマに晒される度に蓄積されることが考えられるため、半導体装置の製造工程において、ゲート絶縁膜はプラズマチャージダメージを複数回受ける可能性がある。
【００７５】
ゲート絶縁膜がプラズマチャージダメージを受けた場合、ＴＥＧを用いて、ゲート絶縁膜の絶縁性などに起因するＭＯＳＦＥＴのしきい値電圧特性を評価しようとしても、ゲート絶縁膜の特性の劣化がＭＯＳＦＥＴの形成工程の条件等に拠るものであるのか、またはプラズマチャージダメージに起因するものであるのかを判断することができず、評価用素子としてのＴＥＧの信頼性が低下する。このようにＴＥＧを適切に利用することができない場合、半導体素子の製造条件を改善するためのフィードバックを行うことができなくなるため、プラズマチャージダメージによる問題を解決しなければ、半導体装置の信頼性が低下することとなる。
【００７６】
ここで、比較例として、ＭＯＳＦＥＴのゲート絶縁膜が上記のプラズマチャージダメージを受けることを回避するためのＴＥＧの構造を、図８を用いて説明する。図８は、比較例として示すＴＥＧを含む半導体装置の断面図である。
【００７７】
図８に示すように、比較例である半導体装置は、図４に示す本実施の形態の半導体装置と同様に、半導体基板ＳＢ上に形成されたＭＯＳＦＥＴＱＵと、第２層配線とを有している。ただし、第１層配線およびＭＯＳＦＥＴＱＵに接続されている素子の構造は本実施の形態とは異なる。なお、比較例のＭＯＳＦＥＴＱＵは、本実施の形態のＴＥＧを構成するＭＯＳＦＥＴＱＵ（図４参照）と同様に、ＭＯＳＦＥＴのしきい値電圧の特性を評価するために設けられた素子である。また、図示はしていないが、第２配線層上には複数の配線層が形成されており、配線層の製造工程では、プラズマチャージアップによる電荷が配線に蓄積される。
【００７８】
半導体基板ＳＢ上には、ｐチャネル型のＭＯＳＦＥＴＱＵの他に、ＭＯＳＦＥＴＱＵとは素子分離領域ＩＥにより隔てられた保護ダイオードＤＰａが形成されている。保護ダイオードＤＰａはゲートクランプ用に用いられる半導体素子であり、半導体基板ＳＢの上面に形成されたｐ型半導体領域ＰＳ３と、ｐ型半導体領域ＰＳ３の下部に接合されたｎ型半導体領域ＮＳ３とを含んでいる。
【００７９】
ｐ型半導体領域ＰＳ３およびｎ型半導体領域ＮＳ３はＰＮ接合を構成し、ｐ型半導体領域ＰＳ３は、コンタクトプラグＣ１および第１配線層を構成する配線Ｍ１を介してＭＯＳＦＥＴＱＵのゲート電極Ｇ１に電気的に接続されている。つまり、互いにＰＮ接合を構成しているｐ型半導体領域ＰＳ３およびｎ型半導体領域ＮＳ３からなる保護ダイオードＤＰａは、アノードがＭＯＳＦＥＴＱＵのゲート電極に接続され、カソードが半導体基板ＳＢに接続されて接地されている。
【００８０】
このような構造の比較例の半導体装置において、プラズマチャージアップにより配線に負の電荷が蓄積され、この電荷が図８に示すＴＥＧに印加された場合、当該負の電荷は、ＭＯＳＦＥＴＱＵのゲート電極Ｇ１および保護ダイオードＤＰａに印加される。負の電荷に対して保護ダイオードＤＰａは逆方向に接続されているため、ＴＥＧの評価のために、低い負の電圧をゲート電極Ｇ１に印加した場合には、保護ダイオードＤＰａはＯＮ状態にならず、保護ダイオードＤＰａに電流は流れない。このため、ゲート電極Ｇ１に印加される負の電圧が低い場合には、正常にＴＥＧを使用して評価を行うことができる。
【００８１】
これに対し、プラズマチャージアップにより配線に蓄積された大きな負の電荷が保護ダイオードＤＰａに印加された場合には、ツェナー降伏などの降伏現象により保護ダイオードＤＰａがＯＮ状態となり、電流は保護ダイオードＤＰａを介して半導体基板ＳＢに流れる。このため、ゲート電極Ｇ１および半導体基板ＳＢ間で絶縁破壊が起きることを防ぎ、ゲート絶縁膜ＧＦ１がプラズマチャージダメージを受けることを防ぐことができる。
【００８２】
ここで、半導体チップの製品領域である回路部に形成するｐチャネル型のＭＯＳＦＥＴを動作させる際には、ゲート電極に負電圧のみを印加し、正電圧は印加しないことが考えられる。この場合、ゲート絶縁膜に負の電位が印加されて起こるＮＢＴＩは考慮する必要があるが、ゲート絶縁膜に正の電位が印加されて起こるＰＢＴＩは考慮する必要がないようにも思える。
【００８３】
しかし、実際の半導体装置の製造工程では、上記したプラズマチャージアップによりｐチャネル型のＭＯＳＦＥＴのゲート電極に正電圧が印加される場合がある。この場合、製品領域のＭＯＳＦＥＴには上記比較例で示した保護ダイオードは接続されていないため、ＰＢＴＩが起こる虞がある。また、製品によっては、ｎチャネル型のＭＯＳＦＥＴのゲート電極に正電圧を印加する半導体素子を設けることも考えられる。したがって、プローブ検査において、ＴＥＧを構成するｐチャネル型のＭＯＳＦＥＴのゲート電極に対し、負電圧のみではなく、正電圧を印加して評価を行うことが、半導体装置の信頼性を向上させる観点から重要となる。特に、差動増幅回路のようなアナログ回路では、ＮＢＴＩまたはＰＢＴＩによるしきい値電圧の変動が顕著となる。
【００８４】
同様に、製品領域のｎチャネル型のＭＯＳＦＥＴは、ゲート電極に正電圧のみを印加し、負電圧を印加しないことが想定されるが、上記と同様に、プラズマチャージアップにより、負電圧の印加に起因するＮＢＴＩが起こる虞がある。したがって、ＴＥＧを構成するｎチャネル型のＭＯＳＦＥＴに対しても、正および負の両方の電圧をゲート電極に印加して評価を行うことが重要である。
【００８５】
しかし、図８に示す比較例の半導体装置では、正電圧をゲート電極Ｇ１に印加してＭＯＳＦＥＴＱＵの特性を評価しようとしても、保護ダイオードＤＰａは正電圧に対して順方向に接続されているため、低い電圧を印加しても電流は常に保護ダイオードＤＰａを介して半導体基板ＳＢに流れてしまう。したがって、ＭＯＳＦＥＴＱＵのゲート電極Ｇ１に所望の電圧を印加することができないため、正常にＴＥＧを使用することができない。
【００８６】
また、図示はしないが、プラズマチャージダメージからゲート絶縁膜を保護する構造として、ＴＥＧを構成する評価対象のｐチャネル型のＭＯＳＦＥＴのゲート電極に、上記保護ダイオードＤＰａと同様の保護ダイオードを接続し、さらに、保護ダイオードＤＰａとは逆向きの保護ダイオードを接続することが考えられる。つまり、ゲート電極と半導体基板との間に、順方向および逆方向の保護ダイオードをそれぞれ接続することが考えられる。しかし、このようなＴＥＧでは、正または負のいずれの電圧を当該ＭＯＳＦＥＴに印加しても、いずれか一方の保護ダイオードを通じて電流が半導体基板に流れてしまうため、ＴＥＧによる評価を行うことができない。
【００８７】
そこで、本実施の形態では、図４に示すように、評価対象のＭＯＳＦＥＴＱＵのゲート電極Ｇ１と、保護ダイオードＤＰおよび保護ダイオードＤＮとの間に、ＭＯＳＦＥＴＱＰおよびＭＯＳＦＥＴＱＮをそれぞれ接続している。これにより、ｐチャネル型またはｎチャネル型のＭＯＳＦＥＴＱＵは正または負のいずれの電圧をゲート電極Ｇ１に印加しても、ＭＯＳＦＥＴＱＵを動作させることが可能となる。また、プラズマチャージアップによる正または負のいずれの電荷がゲート電極Ｇ１に印加された場合であっても、ゲート電極Ｇ１および半導体基板ＳＢ間で絶縁破壊が起きることを防ぎ、ゲート絶縁膜ＧＦ１がプラズマチャージダメージを受けることを防ぐことができる。
【００８８】
ここで、プラズマチャージダメージから評価用トランジスタであるＭＯＳＦＥＴＱＵを保護し、またＭＯＳＦＥＴＱＵをＴＥＧとして使用することができる仕組みを分かりやすく説明するため、図５に本実施の形態のＴＥＧの模式的な回路図を示す。図５に示すように、例えばアンテナ状の大きな面積を有する配線部ＭＰは、ＭＯＳＦＥＴＱＵ、ＱＰおよびＱＮのそれぞれのゲート電極に並列に接続され、さらにＭＯＳＦＥＴＱＰおよびＱＮのそれぞれのソース・ドレイン領域の一方に並列に接続されている。また、ＭＯＳＦＥＴＱＰのもう一方のソース・ドレイン領域は、ゲートクランプとして使用される保護ダイオードＤＰに接続されており、ＭＯＳＦＥＴＱＮのもう一方のソース・ドレイン領域は、ゲートクランプとして使用される保護ダイオードＤＮに接続されている。なお、配線部ＭＰは、図４に示す配線Ｍ１、Ｍ２を含む複数の配線層のうちの、一層または複数層の配線に相当する。
【００８９】
ここで、保護ダイオードＤＰは、アノードがゲートクランプ用のＭＯＳＦＥＴＱＰのソース・ドレイン領域に接続され、カソードが半導体基板ＳＢに接続されて接地されている。また、保護ダイオードＤＮは、カソードがゲートクランプ用のＭＯＳＦＥＴＱＮのソース・ドレイン領域に接続され、アノードが半導体基板ＳＢに接続されて接地されている。また、ＭＯＳＦＥＴＱＵのゲート電極および一対のソース・ドレイン領域は、それぞれ半導体チップの上面に露出するパッド（図２および図３参照）に電気的に接続されている。
【００９０】
このようなＴＥＧを有する半導体装置において、プローブ検査により正電圧を評価用のトランジスタであるＭＯＳＦＥＴＱＵのゲート電極に印加する際（例えばＰＢＴＩの評価時）には、ゲートクランプ用のＭＯＳＦＥＴＱＰはＯＦＦ状態となり、ゲートクランプ用のＭＯＳＦＥＴＱＮはＯＮ状態またはＯＦＦ状態となる。ＭＯＳＦＥＴＱＮがＯＮ状態となっても、ＭＯＳＦＥＴＱＮに接続された保護ダイオードＤＮはＯＦＦ状態、すなわち降伏現象が起きていない逆バイアスとなるため、この場合においては、ＭＯＳＦＥＴＱＰおよびＱＮには電流は流れず、ＭＯＳＦＥＴＱＵのゲート電極に正電圧を印加することができる。したがって、ゲート電極に正電荷ストレスを印加することでＭＯＳＦＥＴＱＵをＴＥＧとして使用し、しきい値電圧などのＭＯＳＦＥＴＱＵの特性を評価することができる。
【００９１】
また、プローブ検査により負電圧を評価用のトランジスタであるＭＯＳＦＥＴＱＵのゲート電極に印加する際（例えばＮＢＴＩの評価時）には、ゲートクランプ用のＭＯＳＦＥＴＱＮはＯＦＦ状態となり、ゲートクランプ用のＭＯＳＦＥＴＱＰはＯＮ状態またはＯＦＦ状態となる。ＭＯＳＦＥＴＱＰがＯＮ状態となっても、ＭＯＳＦＥＴＱＰに接続された保護ダイオードＤＰはＯＦＦ状態、すなわち降伏現象が起きていない逆バイアスとなるため、この場合においては、ＭＯＳＦＥＴＱＰおよびＱＮには電流は流れず、ＭＯＳＦＥＴＱＵのゲート電極に負電圧を印加することができる。したがって、ゲート電極に負電荷ストレスを印加することでＭＯＳＦＥＴＱＵをＴＥＧとして使用し、しきい値電圧などのＭＯＳＦＥＴＱＵの特性を評価することができる。
【００９２】
次に、プラズマチャージアップにより配線部ＭＰに生じる電荷により、上記したプローブ検査時にＭＯＳＦＥＴＱＵのゲート電極に印加する電圧よりも大きい電圧が、ＭＯＳＦＥＴＱＵのゲート電極に印加された場合について説明する。
【００９３】
プラズマチャージアップにより配線部ＭＰに生じる負電荷がＭＯＳＦＥＴＱＵのゲート電極に印加された際には、ゲートクランプ用のＭＯＳＦＥＴＱＮはＯＦＦ状態となるのに対し、ゲートクランプ用のＭＯＳＦＥＴＱＰはＯＮ状態となる。このとき、ＭＯＳＦＥＴＱＰに接続された保護ダイオードＤＰは逆バイアスとなるが、降伏現象によりＯＮ状態となるため、電流はＭＯＳＦＥＴＱＰおよび保護ダイオードＤＰを介して半導体基板に流れる。したがって、プラズマチャージアップにより配線部ＭＰに生じる負電荷により、ＭＯＳＦＥＴＱＵのゲート電極とその直下の半導体基板との間のゲート絶縁膜が絶縁破壊されることを防ぐことができる。これにより、当該ゲート絶縁膜がプラズマチャージダメージを受け、ＭＯＳＦＥＴＱＵのしきい値電圧などの特性が変動してしまうことを防ぐことができる。
【００９４】
同様に、プラズマチャージアップにより配線部ＭＰに生じる正電荷がＭＯＳＦＥＴＱＵのゲート電極に印加された際には、ゲートクランプ用のＭＯＳＦＥＴＱＰはＯＦＦ状態となるのに対し、ゲートクランプ用のＭＯＳＦＥＴＱＮはＯＮ状態となる。このとき、ＭＯＳＦＥＴＱＮに接続された保護ダイオードＤＮは逆バイアスとなるが、降伏現象によりＯＮ状態となるため、電流はＭＯＳＦＥＴＱＮおよび保護ダイオードＤＮを介して半導体基板に流れる。したがって、プラズマチャージアップにより配線部ＭＰに生じる正電荷により、ＭＯＳＦＥＴＱＵのゲート電極とその直下の半導体基板との間のゲート絶縁膜が絶縁破壊されることを防ぐことができる。これにより、当該ゲート絶縁膜がプラズマチャージダメージを受け、ＭＯＳＦＥＴＱＵのしきい値電圧などの特性が変動してしまうことを防ぐことができる。
【００９５】
以上に説明したように、評価用のＭＯＳＦＥＴのゲート電極にｐチャネル型のＭＯＳＦＥＴを介して保護ダイオードのアノードを接続し、また、当該ゲート電極にｎチャネル型のＭＯＳＦＥＴを介して保護ダイオードのカソードを接続したＴＥＧを用いることにより、評価用のＭＯＳＦＥＴのゲート絶縁膜がダメージを受けることを防ぐことを可能としている。したがって、図１〜図５を用いて説明したＴＥＧ（評価デバイス）を用いて半導体装置の検査を行うことで、プラズマチャージダメージに影響されずにＭＯＳＦＥＴの特性の評価が可能となり、ＴＥＧの精度を向上させることができるため、半導体装置の信頼性を向上させることができる。
【００９６】
（実施の形態２）
本実施の形態では、ゲートクランプ用のＭＯＳＦＥＴおよび保護ダイオードを用いるのではなく、代わりに、面積の大きいゲート電極を有するクランプ用のＭＯＳＦＥＴまたは面積の大きい容量素子を、評価用のＭＯＳＦＥＴのゲート電極に接続したＴＥＧを用いた半導体装置の検査方法について説明する。
【００９７】
図６に、本実施の形態の半導体装置の断面図を示す。前記実施の形態１と同様に、半導体基板ＳＢ上にはＴＥＧを構成するｐチャネル型のＭＯＳＦＥＴＱＵが形成されている。また、半導体基板ＳＢ上には、ゲートクランプ用のＭＯＳＦＥＴＱＬが形成されている。ＭＯＳＦＥＴＱＬは例えばｐチャネル型のＭＯＳＦＥＴであり、ＭＯＳＦＥＴＱＵと同様にエクステンション領域Ｅ４および拡散層Ｄ４からなる一対のソース・ドレイン領域と、半導体基板ＳＢ上にゲート絶縁膜ＧＦ４を介して形成されたゲート電極Ｇ４を有している。
【００９８】
ＭＯＳＦＥＴＱＵは半導体チップ上に形成されたＭＯＳＦＥＴのしきい値電圧などの特性の評価用に用いられ、ＭＯＳＦＥＴＱＬは、ＭＯＳＦＥＴＱＵのゲート絶縁膜ＧＦ１がプラズマチャージダメージを受けることを防ぐために用いられる。ゲート電極Ｇ４のゲート長はゲート電極Ｇ１よりも大きく、平面視におけるゲート電極Ｇ４の面積はゲート電極Ｇ１よりも大きい。
【００９９】
ＭＯＳＦＥＴＱＵおよびＱＬのそれぞれ上部にはエッチングストッパ膜ＥＳおよび層間絶縁膜ＩＦからなる積層膜が形成され、当該積層膜を貫通するコンタクトプラグＣ１が、ＭＯＳＦＥＴＱＵのゲート電極Ｇ１、ソース・ドレイン領域、およびＭＯＳＦＥＴＱＬのゲート電極Ｇ４の上面に、シリサイド層ＳＣを介して電気的に接続されている。層間絶縁膜ＩＦ上には、前記実施の形態１と同様に第１配線層および第２配線層ならびに第２配線層上に積層された複数の配線層（図示しない）が形成されている。
【０１００】
また、当該複数の配線層の上部には、例えば図２および図３に示すパッドＰ１、Ｐ２またはＰ３が形成されている。ＭＯＳＦＥＴＱＵのゲート電極Ｇ１および一対のソース・ドレイン領域のそれぞれは、例えば複数のパッドＰ１のそれぞれに、上記複数の配線層を介して電気的に接続されている。つまり、図６に示すＴＥＧは、図２および図３に示すスクライブ領域Ｓ１〜Ｓ３およびＳＬのいずれかの領域に形成されている。
【０１０１】
図６に示すように、前記実施の形態１と同様に、第１配線層内には配線Ｍ１が形成されているが、前記実施の形態１においてゲートクランプ用のＭＯＳＦＥＴと保護ダイオードとを接続するために用いられた配線Ｍ１ａおよびＭ１ｂ（図４参照）は、本実施の形態の第１配線層内に形成されていない。配線Ｍ１は、その上部の配線Ｍ２にビアＶ１を介して電気的に接続されると共に、コンタクトプラグＣ１を介してＭＯＳＦＥＴＱＵおよびＱＬのそれぞれのゲート電極Ｇ１およびＧ４に電気的に接続されている。
【０１０２】
なお、図６にはＭＯＳＦＥＴＱＵのソース・ドレイン領域に接続されるコンタクトプラグおよび配線は示していない。また、ＭＯＳＦＥＴＱＬのソース・ドレイン領域には、コンタクトプラグおよび配線は接続されていてもよいが、接続されていなくてもよい。これは、ＭＯＳＦＥＴＱＬを設けた目的が、ゲート絶縁膜にプラズマチャージダメージを与える電流を、面積の大きいゲート電極Ｇ４を有するＭＯＳＦＥＴＱＬに流して分散させて、ゲート絶縁膜ＧＦ１がプラズマチャージダメージを受けることを防ぐことにあるためである。つまり、ＭＯＳＦＥＴＱＬをトランジスタとして駆動させる必要はない。
【０１０３】
ここでは、第１配線層、第２配線層またはその上部の配線層で生じたプラズマチャージアップによる電荷がゲート電極Ｇ１に印加された際、ゲート電極Ｇ１に並列に接続された面積の大きいゲート電極Ｇ４が設けられていることにより、電流は主にゲート電極Ｇ４およびゲート絶縁膜ＧＦ４を介して半導体基板ＳＢへと流れる。
【０１０４】
これにより、評価用のＭＯＳＦＥＴＱＵを構成するゲート絶縁膜が受けるプラズマチャージダメージを低減することができるため、プラズマチャージダメージによるＭＯＳＦＥＴＱＵのしきい値電圧などの特性の変動は殆ど無視できる程度に低減することができる。したがって、図６に示すＴＥＧを用いて半導体装置の検査を行うことで、プラズマチャージダメージによる影響を低減し、ＴＥＧの精度を向上させることができるため、半導体装置の信頼性を向上させることができる。
【０１０５】
なお、ゲートクランプ用のＭＯＳＦＥＴＱＬおよび評価用のＭＯＳＦＥＴＱＵはいずれもｐチャネル型のＭＯＳＦＥＴである必要はなく、いずれか一方または両方がｎチャネル型のＭＯＳＦＥＴであってもよい。
【０１０６】
また、図７に示すように、ゲートクランプ用に用いる素子または構造体は、ＭＯＳＦＥＴＱＬ（図６参照）に限らず、半導体基板ＳＢ上に絶縁膜ＩＦ１を介して形成したポリシリコン膜ＰＦと、半導体基板ＳＢの上面のウエルＷ５とからなる容量素子ＣＡＰであってもよい。ただし、ポリシリコン膜ＰＦは、ゲート電極Ｇ１よりも平面視における面積が大きいパターン形状を有している。図７は、本実施の形態の半導体装置の変形例を示す断面図である。
【０１０７】
図７に示すように、ゲートクランプ用の容量素子ＣＡＰを含む半導体装置は、図６に示す半導体装置とほぼ同様の構造を有しているが、容量素子ＣＡＰが形成されている領域の下部の半導体基板ＳＢの主面には、ソース・ドレイン領域に相当する半導体領域は形成されていなくてもよい。ポリシリコン膜ＰＦの直下の半導体基板ＳＢの主面には、例えばｐ型の半導体領域であるウエルＷ５が形成されている。ポリシリコン膜ＰＦおよびゲート電極Ｇ１は、シリサイド層ＳＣ、コンタクトプラグＣ１および配線Ｍ１を介して電気的に接続されている。
【０１０８】
このようにゲート電極Ｇ１に、平面視における面積がゲート電極Ｇ１よりも大きいポリシリコン膜ＰＦを電気的に接続することにより、ＭＯＳＦＥＴＱＵを対象としたプローブ検査などの検査時に、図６を用いて説明したＴＥＧを含む半導体装置と同様の効果を得ることができる。
【０１０９】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１０】
例えば、前述した各実施の形態では、半導体基板上に半導体素子としてＭＯＳＦＥＴを形成する場合について説明したが、この半導体素子はＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴであってもよい。
【０１１１】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０１１２】
（１）半導体基板上に形成され、ゲート電極が配線部に接続された評価用の第１電界効果トランジスタと、
前記半導体基板上に絶縁膜を介して形成され、前記第１電界効果トランジスタのゲート電極に電気的に接続された導体膜と、
を含むＴＥＧを有し、
平面視において、前記導体膜の面積は、前記第１電界効果トランジスタのゲート電極よりも大きい、半導体装置。
【０１１３】
（２）前記導体膜は、前記半導体基板上に形成された第２電界効果トランジスタのゲート電極を構成する、（１）記載の半導体装置。
【０１１４】
（３）前記導体膜は、前記半導体基板上に形成された容量素子を構成する、（１）記載の半導体装置。
【符号の説明】
【０１１５】
ＢＦ    バリア絶縁膜
ＢＭ１、ＢＭ２    バリア導体膜
Ｃ１    コンタクトプラグ
ＣＡＰ    容量素子
ＣＰ    半導体チップ
Ｄ１〜Ｄ４    拡散層
ＤＮ、ＤＰ、ＤＰａ    保護ダイオード
Ｅ１〜Ｅ４    エクステンション領域
Ｇ１〜Ｇ４    ゲート電極
ＧＦ１〜ＧＦ４    ゲート絶縁膜
ＩＥ    素子分離領域
ＩＦ、Ｌ１、Ｌ２    層間絶縁膜
ＩＦ１    絶縁膜
Ｍ１、Ｍ１ａ、Ｍ１ｂ、Ｍ２    配線
ＭＭ１、ＭＭ２    主導体膜
ＭＰ    配線部
ＮＳ１、ＮＳ２、ＮＳ３    ｎ型半導体領域
Ｐ１〜Ｐ４    パッド
ＰＦ    ポリシリコン膜
ＰＲ    回路部
ＰＳ１、ＰＳ２、ＰＳ３    ｐ型半導体領域
ＱＬ、ＱＮ、ＱＰ、ＱＵ    ＭＯＳＦＥＴ
Ｒ１、Ｒ２    シールリング
Ｓ１〜Ｓ３    スクライブ領域
ＳＢ    半導体基板
ＳＣ    シリサイド層
ＳＬ    スクライブ領域
ＳＷ    サイドウォール
Ｖ１    ビア
Ｗ１〜Ｗ５    ウエル
ＷＦ    半導体ウエハ
【図１】
2014116507.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2014116507.tif 000007
【図６】
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【図７】
2014116507.tif 000009
【図８】
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