(57)【要約】【課題】耐ＥＳＤ特性の高い可変容量素子モジュールを構成する。【解決手段】基板３０は可変容量素子１４を介して対向する第１辺ＢＳ１および第２辺ＢＳ２を有する直方体板状であり、第１辺ＢＳ１に沿った位置に、可変容量素子１４の第１の入出力端子Ｐ１が接続される第１の基板側入出力端子ＥＰ１、および可変容量素子１４の第２の入出力端子Ｐ２が接続される第２の基板側入出力端子ＥＰ２が配置され、第２辺ＢＳ２に沿った位置に、可変容量素子１４の制御電圧入力端子Ｖｔが接続される基板側制御電圧入力端子ＥＶｔ、および可変容量素子１４のグランド端子ＧＮＤが接続される基板側グランド端子ＥＧが配置されている。第１のＥＳＤ保護素子１７Ａは第１の基板側入出力端子ＥＰ１と基板側制御電圧入力端子ＥＶｔとの間に配置され、第２のＥＳＤ保護素子１７Ｂは第２の基板側入出力端子ＥＰ２と基板側グランド端子ＥＧとの間に配置されている。【選択図】図９
2014116407.tif 000002
【特許請求の範囲】
【請求項１】
可変容量素子、第１のＥＳＤ保護素子、第２のＥＳＤ保護素子、およびこれらが実装される共通の基板を備え、
前記可変容量素子は、電界によって誘電率が変化する強誘電体膜と、この強誘電体膜を挟んで電圧を印加するキャパシタ電極と、第１の入出力端子と、第２の入出力端子と、制御電圧入力端子と、グランド端子とを備え、
前記第１のＥＳＤ保護素子の第１端と前記第１の入出力端子とが接続され、前記第１のＥＳＤ保護素子の第２端と前記グランド端子とが接続され、
前記第２のＥＳＤ保護素子の第１端と前記第２の入出力端子とが接続され、前記第２のＥＳＤ保護素子の第２端と前記グランド端子とが接続されていることを特徴とする可変容量素子モジュール。
【請求項２】
前記第１のＥＳＤ保護素子および前記第２のＥＳＤ保護素子は前記可変容量素子を介する対称位置に配置されている、請求項１に記載の可変容量素子モジュール。
【請求項３】
前記基板は前記可変容量素子を介して対向する第１辺および第２辺を有する直方体板状であり、第１辺に沿った位置に、前記可変容量素子の第１の入出力端子が接続される第１の基板側入出力端子、および前記可変容量素子の第２の入出力端子が接続される第２の基板側入出力端子が配置され、第２辺に沿った位置に、前記可変容量素子の制御電圧入力端子が接続される基板側制御電圧入力端子、および前記可変容量素子のグランド端子が接続される基板側グランド端子が配置され、
前記第１のＥＳＤ保護素子は前記第１の基板側入出力端子と前記基板側制御電圧入力端子との間に配置され、前記第２のＥＳＤ保護素子は前記第２の基板側入出力端子と前記基板側グランド端子との間に配置された、請求項２に記載の可変容量素子モジュール。
【請求項４】
前記可変容量素子は、前記制御電圧入力端子と前記可変容量素子のキャパシタ電極との間に接続されたチョーク抵抗を備え、
前記可変容量素子は互いに対向する第１辺および第２辺を有する直方体板状であり、第１辺に沿って前記第１の入出力端子および前記第２の入出力端子が配置され、第２辺に沿って前記制御電圧入力端子および前記グランド端子が配置され、
前記可変容量素子は、その第１辺が前記基板の第１辺寄りで、且つ第２辺が前記基板の第２辺寄りとなるように前記基板に実装されている、請求項３に記載の可変容量素子モジュール。
【請求項５】
前記基板は前記可変容量素子を介して対向する第１辺および第２辺を有する直方体板状であり、第１辺に沿った位置に、前記可変容量素子の第１の入出力端子が接続される第１の基板側入出力端子、および前記可変容量素子の第２の入出力端子が接続される第２の基板側入出力端子が配置され、第２辺に沿った位置に、前記可変容量素子の制御電圧入力端子が接続される基板側制御電圧入力端子、および前記可変容量素子のグランド端子が接続される基板側グランド端子が配置され、
前記第１・第２のＥＳＤ保護素子は、単一のＥＳＤ保護チップ部品として構成されていて、
第１の基板側入出力端子と基板側グランド端子との間に前記ＥＳＤ保護チップ部品が配置された、請求項１に記載の可変容量素子モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＲＦＩＤ（Radio Frequency Identification）システムや近距離無線通信（NFC：Near Field Communication）システム等の通信装置に用いられる可変容量素子モジュールに関するものである。
【背景技術】
【０００２】
従来、特許文献１，２などにおいて、制御電圧の印加により誘電率が変化する可変容量素子が提案されている。これらの可変容量素子は、金属、強誘電体材料、金属の積層構造（ＭＩＭ構造）をとり、低電圧で大きな容量変化量が得られるように薄膜の強誘電体を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４５０２６０９号公報
【特許文献２】特許第５０００６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
強誘電体膜を備える可変容量素子は、MEMSによる可変容量素子や可変容量ダイオードのような半導体の可変容量素子に比べて、耐ＥＳＤ（Electro-Static Discharge）特性が低いことがその欠点とされてきた。
【０００５】
強誘電体膜の膜厚を薄くすると制御感度（制御電圧変化に対する容量値変化の比）が高まるが、強誘電体膜の薄膜化に伴い、耐ＥＳＤ特性が劣化する。すなわち耐ＥＳＤ特性を超えるＥＳＤが生じると、そのサージが強誘電体膜にかかって、強誘電体膜が絶縁破壊される。そのため、耐ＥＳＤの観点から、強誘電体膜の薄膜化には制約が生じ、したがって、制御感度もその制限を受ける。
【０００６】
本発明の目的は、耐ＥＳＤ特性の高い可変容量素子モジュールを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の可変容量素子モジュールは次のように構成する。
【０００８】
（１）可変容量素子、第１のＥＳＤ保護素子、第２のＥＳＤ保護素子、およびこれらが実装される共通の基板を備え、
前記可変容量素子は、電界によって誘電率が変化する強誘電体膜と、この強誘電体膜を挟んで電圧を印加するキャパシタ電極と、第１の入出力端子と、第２の入出力端子と、制御電圧入力端子と、グランド端子とを備え、
前記第１のＥＳＤ保護素子は、第１端が前記第１の入出力端子に接続され、第２端が前記グランド端子に接続されていて、
前記第２のＥＳＤ保護素子は、第１端が前記第２の入出力端子に接続され、第２端が前記グランド端子に接続されていることを特徴とする。
【０００９】
上記構成により、可変容量素子の入出力端とグランドとの間にＥＳＤ保護素子が接続されているので、外部から可変容量素子の入出力端にＥＳＤによるサージが入っても、サージ電流はＥＳＤ保護素子へ導かれる。そのため、可変容量素子に過電圧が印加されず破壊されにくくなる。また、可変容量素子と２つのＥＳＤ保護素子とを別体で配線基板に実装した構成に比べて、可変容量素子とＥＳＤ保護素子との間の配線距離を短くできるので、その配線にＥＳＤが入り込みにくくなり、その点でも高い耐ＥＳＤ特性が得られる。
【００１０】
（２）前記第１のＥＳＤ保護素子および前記第２のＥＳＤ保護素子は前記可変容量素子を介する対称位置に配置されていることが好ましい。この構造により、熱負荷によって、基板に対する可変容量素子の実装位置に生じる機械的歪みと、基板に対する２つのＥＳＤ保護素子の実装位置に生じる機械的歪みとが対称に分散されて、熱負荷に対する耐性が高い。
【００１１】
（３）前記基板は前記可変容量素子を介して対向する第１辺および第２辺を有する直方体板状であり、第１辺に沿った位置に、前記可変容量素子の第１の入出力端子が接続される第１の基板側入出力端子、および前記可変容量素子の第２の入出力端子が接続される第２の基板側入出力端子が配置され、第２辺に沿った位置に、前記可変容量素子の制御電圧入力端子が接続される基板側制御電圧入力端子、および前記可変容量素子のグランド端子が接続される基板側グランド端子が配置され、
前記第１のＥＳＤ保護素子は前記第１の基板側入出力端子と前記基板側制御電圧入力端子との間に配置され、前記第２のＥＳＤ保護素子は前記第２の基板側入出力端子と前記基板側グランド端子との間に配置されていることが好ましい。
【００１２】
上記構成により、第１・第２の入出力端子の近傍に、ＥＳＤ保護素子をそれぞれ配置できるので、可変容量素子とＥＳＤ保護素子との配線長が短く、ＥＳＤ保護効果が大きい。
【００１３】
（４）（３）において、前記可変容量素子は、前記制御電圧入力端子と前記可変容量素子のキャパシタ電極との間に接続されたチョーク抵抗を備え、
前記可変容量素子は互いに対向する第１辺および第２辺を有する直方体板状であり、第１辺に沿って前記第１の入出力端子および前記第２の入出力端子が配置され、第２辺に沿って前記制御電圧入力端子および前記グランド端子が配置され、
前記可変容量素子は、その第１辺が前記基板の第１辺寄りで、且つ第２辺が前記基板の第２辺寄りとなるように前記基板に実装されていることが好ましい。
【００１４】
上記の構成により、一方のＥＳＤ保護素子と基板側グランド端子との接続経路が可変容量素子の制御電圧入力端子付近を通ることになる。この接続経路にＥＳＤ電流が流れても、制御電圧入力端子と可変容量素子の強誘電体膜との間にはチョーク抵抗が挿入されているので、ＥＳＤ保護素子による保護効果の低下は小さい。
【００１５】
（５）（１）において、前記基板は前記可変容量素子を介して対向する第１辺および第２辺を有する直方体板状であり、第１辺に沿った位置に、前記可変容量素子の第１の入出力端子が接続される第１の基板側入出力端子、および前記可変容量素子の第２の入出力端子が接続される第２の基板側入出力端子が配置され、第２辺に沿った位置に、前記可変容量素子の制御電圧入力端子が接続される基板側制御電圧入力端子、および前記可変容量素子のグランド端子が接続される基板側グランド端子が配置され、
前記第１・第２のＥＳＤ保護素子は、単一のＥＳＤ保護チップ部品として構成されていて、
第１の基板側入出力端子と基板側グランド端子との間に前記ＥＳＤ保護チップ部品が配置されていることが好ましい。
【００１６】
上記構成により、基板への実装素子数が２つになり、全体に小型化できる。
【発明の効果】
【００１７】
本発明によれば、制御感度が高く、耐ＥＳＤ特性の高い可変容量素子モジュールが得られる。
【図面の簡単な説明】
【００１８】
【図１】図１は第１の実施形態に係る可変容量素子モジュール９１の回路図である。
【図２】図２は可変容量素子１４の主要部の断面図である。
【図３】図３は可変容量素子１４の抵抗膜パターンの例を示す図である。
【図４】図４は可変容量素子モジュール９１の主要部の分解斜視図である。
【図５】図５は可変容量素子モジュール９１の平面図である。
【図６】図６は可変容量素子モジュール９１の断面図である。
【図７】図７は第２の実施形態に係る可変容量素子モジュール９２の分解斜視図である。
【図８】図８は第２の実施形態の可変容量素子モジュール９２の断面図である。
【図９】図９は第３の実施形態に係る可変容量素子モジュール９３の分解斜視図である。
【図１０】図１０は第４の実施形態に係る可変容量素子モジュール９４の分解斜視図である。
【図１１】図１１は、可変容量素子モジュールを備える通信回路の回路図である。
【発明を実施するための形態】
【００１９】
《第１の実施形態》
図１は第１の実施形態に係る可変容量素子モジュール９１の回路図である。この可変容量素子モジュール９１は可変容量素子１４と２つのＥＳＤ保護素子１７Ａ，１７Ｂとを含んでいる。
【００２０】
可変容量素子１４は、制御電圧入力端子Ｖｔとグランド端子ＧＮＤ間に印加される制御電圧に応じて第１の入出力端子Ｐ１−第２の入出力端子Ｐ２間の容量値が定まる。
【００２１】
可変容量素子１４は、複数の容量素子Ｃ１〜Ｃ６および抵抗Ｒ１１〜Ｒ１９を備えている。容量素子Ｃ１〜Ｃ６のそれぞれは、電界によって誘電率が変化する強誘電体膜と、この強誘電体膜を挟んで電圧を印加するキャパシタ電極とで構成される強誘電体キャパシタである。強誘電体膜は印加される電界の強度に応じて分極量が変化して、見かけ上の誘電率が変化するので、制御電圧によって容量値を定められる。各キャパシタ電極にはＲＦ抵抗素子Ｒ１１〜Ｒ１９を介して制御電圧が印加される。ＲＦ抵抗素子Ｒ１１〜Ｒ１９の抵抗値は等しい。これらのＲＦ抵抗素子Ｒ１１〜Ｒ１９は、容量素子Ｃ１〜Ｃ６のそれぞれに制御電圧を印加するとともに、端子Ｐ１−Ｐ２間に印加されるＲＦ信号が制御電圧入力端子Ｖｔおよびグランド端子ＧＮＤへ漏れるのを抑制するチョーク抵抗として作用する。
【００２２】
第１の入出力端子Ｐ１とグランド端子ＧＮＤとの間にはＥＳＤ保護素子１７Ａが接続されていて、第２の入出力端子Ｐ２とグランド端子ＧＮＤとの間にはＥＳＤ保護素子１７Ｂが接続されている。外部から可変容量素子１４の入出力端子Ｐ１，Ｐ２にＥＳＤによるサージが入っても、ＥＳＤの電流はＥＳＤ保護素子１７Ａ，１７Ｂを通ってグランドへ落ちる。そのため、可変容量素子１４の容量素子Ｃ１〜Ｃ６に過電圧が印加されず、容量素子Ｃ１〜Ｃ６は保護される。
【００２３】
図２は可変容量素子１４の主要部の断面図である。図２において基板ＳＩは表面にSiO2膜が形成されたSi基板である。この基板ＳＩ上に強誘電体膜ＦＳ１、キャパシタ電極ＰＴ１、強誘電体膜ＦＳ２、キャパシタ電極ＰＴ２、強誘電体膜ＦＳ３が順に形成されている。
【００２４】
これらの強誘電体膜ＦＳ１，ＦＳ２，ＦＳ３およびキャパシタ電極ＰＴ１，ＰＴ２の積層膜の上部には耐湿保護膜ＰＣ１が被覆されている。この耐湿保護膜ＰＣ１の上部には更に有機保護膜ＰＣ２が形成されている。
【００２５】
有機保護膜ＰＣ２の上部には配線膜ＴＩ１が形成されている。また、この配線膜ＴＩ１はコンタクトホールを介してキャパシタ電極ＰＴ１，ＰＴ２の所定箇所に接続されている。さらに、配線膜ＴＩ１は、耐湿保護膜ＰＣ１および有機保護膜ＰＣ２の周囲を覆うように形成されている。
【００２６】
配線膜ＴＩ１の表面には層間絶縁膜ＳＲ１が形成されている。この層間絶縁膜ＳＲ１の表面に抵抗膜パターンＲＥ１が形成されている。この抵抗膜パターンＲＥ１の表面は層間絶縁膜ＳＲ２で被覆されている。
【００２７】
抵抗膜パターンＲＥ１は、薄膜プロセス（フォトリソグラフィおよびエッチング技術を利用したプロセス）または厚膜プロセス（スクリーン印刷等の印刷技術を利用したプロセス）で形成されている。各抵抗素子の抵抗値は、抵抗膜パターンの幅、長さおよび厚みによって定められる。
【００２８】
層間絶縁膜ＳＲ２の表面には配線膜ＴＩ２が形成されている。また、この配線膜ＴＩ２は、層間絶縁膜ＳＲ１，ＳＲ２に形成されたコンタクトホールを介して配線膜ＴＩ１に接続されている。
【００２９】
層間絶縁膜ＳＲ２の表面にはソルダーレジスト膜ＳＲ４が被覆されている。そして、このソルダーレジスト膜ＳＲ４の開口で且つ配線膜ＴＩ２の表面には外部接続電極ＥＥが形成されている。
【００３０】
前記強誘電体膜ＦＳ１は基板ＳＩおよび耐湿保護膜ＰＣ１に対する密着用・拡散防止用の絶縁膜である。また、強誘電体膜ＦＳ３は耐湿保護膜ＰＣ１に対する密着用の絶縁膜である。前記キャパシタ電極ＰＴ１，ＰＴ２に使用される導電性材料には、導電性が良好で耐酸化性に優れた高融点の貴金属材料、例えば、Pt，Auを用いることができる。
【００３１】
また、前記強誘電体膜ＦＳ１，ＦＳ２，ＦＳ３に使用される薄膜材料には、高誘電率を有する誘電体材料が使用される。例えばペロブスカイト化合物やビスマス層状化合物等を使用することができる。
【００３２】
また、配線膜ＴＩ１，ＴＩ２は、Ti／Cu／Tiの三層からなる。また、外部接続電極ＥＥは、Au／Niの二層からなる。
【００３３】
前記耐湿保護膜ＰＣ１は有機保護膜ＰＣ２から放出される水分がキャパシタ部に浸入するのを防止する。また、有機保護膜ＰＣ２は外部からの機械的応力を吸収する。
【００３４】
前記抵抗膜パターンＲＥ１の抵抗材料は例えばニクロムである。
【００３５】
図３は可変容量素子１４の抵抗膜パターンの例を示す図である。図３において、入出力端子Ｐ１，Ｐ２、制御電圧入力端子Ｖｔ、グランド端子ＧＮＤ、および抵抗膜パターンＲ１１〜Ｒ１９は図１において同一符号で表したものに対応する。
【００３６】
図４は可変容量素子モジュール９１の主要部の分解斜視図、図５は可変容量素子モジュール９１の平面図である。図４・図５中の回路記号は回路と各端子との関係を概念的に表すものである。
【００３７】
基板３０は複数の基材の積層体である。基板３０は可変容量素子を介して対向する第１辺ＢＳ１および第２辺ＢＳ２を有する直方体板状であり、第１辺ＢＳ１に沿った位置に、可変容量素子１４の第１の入出力端子Ｐ１が接続される第１の基板側入出力端子ＥＰ１、および可変容量素子１４の第２の入出力端子Ｐ２が接続される第２の基板側入出力端子ＥＰ２が配置され、第２辺ＢＳ２に沿った位置に、可変容量素子１４の制御電圧入力端子Ｖｔが接続される基板側制御電圧入力端子ＥＶｔ、および可変容量素子１４のグランド端子ＧＮＤが接続される基板側グランド端子ＥＧが配置されている。
【００３８】
第１のＥＳＤ保護素子１７Ａは第１の基板側入出力端子ＥＰ１と基板側制御電圧入力端子ＥＶｔとの間に配置され、第２のＥＳＤ保護素子１７Ｂは第２の基板側入出力端子ＥＰ２と基板側グランド端子ＥＧとの間に配置（実装）されている。また、第１のＥＳＤ保護素子１７Ａおよび第２のＥＳＤ保護素子１７Ｂは可変容量素子１４を介する対称位置（を挟む位置）に配置されている。
【００３９】
また、可変容量素子１４は、互いに対向する第１辺ＣＳ１および第２辺ＣＳ２を有する直方体板状であり、第１辺ＣＳ１に沿って第１の入出力端子Ｐ１および第２の入出力端子Ｐ２が配置され、第２辺ＣＳ２に沿って制御電圧入力端子Ｖｔおよびグランド端子ＧＮＤが配置されている。そして、可変容量素子１４は、その第１辺ＣＳ１が基板３０の第１辺ＢＳ１寄りで、且つ第２辺ＣＳ２が基板３０の第２辺ＢＳ２寄りとなるように、基板３０に実装されている。
【００４０】
ＥＳＤ保護素子１７Ａ，１７Ｂはバリスタ、ダイオード、ツェナーダイオード等のシリコンＥＳＤデバイスや、放電ギャップをセラミック基板内に内蔵したセラミックＥＳＤデバイスである。
【００４１】
図６は可変容量素子モジュール９１の断面図である。図４、図５に示した基板３０上に可変容量素子１４およびＥＳＤ保護素子１７Ａ，１７Ｂがダイボンディングされ、これらの素子の端子と基板上の端子とがワイヤーボンディングされ、その後、図６に示すようにカバー４０が被覆される。カバー４０は基板３０の周辺に対して接着される。可変容量素子１４の基材と、ＥＳＤ保護素子１７Ａ，１７Ｂの基材は同じであるか、または線膨張係数が±４０％以内で等しいものである。例えばシリコン基板、サファイア基板、ＧａＡｓ基板等である。これにより、基板３０に対する熱的膨張収縮が面方向で均一となるので、熱負荷によって可変容量素子とＥＳＤ保護素子との間で機械的なひずみが生じにくく、クラックの発生が抑制できる。また、基板３０およびカバー４０はいずれも樹脂製であるが、これらの線膨張係数についても、可変容量素子１４およびＥＳＤ保護素子１７Ａ，１７Ｂの基材の線膨張係数に対して±４０％以内で等しいことが好ましい。そのことにより、基板の反りが抑えられ、平坦性を保てる。
【００４２】
図４、図５に表れているように、可変容量素子１４の第１辺ＣＳ１に沿って第１の入出力端子Ｐ１および第２の入出力端子Ｐ２が配置され、第２辺ＣＳ２に沿って制御電圧入力端子Ｖｔおよびグランド端子ＧＮＤが配置されていて、可変容量素子１４は、その第１辺ＣＳ１が基板３０の第１辺ＢＳ１寄りで、且つ第２辺ＣＳ２が基板３０の第２辺ＢＳ２寄りとなるように、基板３０に実装されているので、下記の利点がある。
【００４３】
図５において、例えば第１の基板側入出力端子ＥＰ１からＥＳＤが入ると、矢印Ａで示すように、ＥＳＤ保護素子１７Ａを介する電流はワイヤーＷ１を通って、矢印Ｂで示すように基板側グランド端子ＥＧへ流れる（抜ける）。可変容量素子１４の制御電圧入力端子Ｖｔと基板側制御電圧入力端子ＥＶｔとの間を接続するワイヤーＷ２は上記ワイヤーＷ１と交差するかたちで近接する。そのため、ワイヤーＷ１とＷ２は電磁界結合して、ワイヤーＷ１に流れるサージ電流でワイヤーＷ２にも矢印Ｃで示すようにサージ電流が誘導される場合がある。このワイヤーＷ２を介するサージは可変容量素子１４の制御電圧入力端子Ｖｔへ印加されるが、この可変容量素子１４の端子Ｖｔと、可変容量素子１４内の強誘電体膜との間、および強誘電体膜とグランド端子との間にはチョーク抵抗（図１中のＲ１１〜Ｒ１９参照）が存在するので、直接強誘電体膜には高電圧が印加されることはなく、強誘電体膜はＥＳＤによる破壊から免れる。
【００４４】
《第２の実施形態》
図７は第２の実施形態に係る可変容量素子モジュール９２の分解斜視図である。図７中の回路記号は回路と各端子との関係を概念的に表すものである。この第２の実施形態では、基板３０上に対する各素子の実装構造が第１の実施形態とは異なる。可変容量素子１４およびＥＳＤ保護素子１７Ａ，１７Ｂの下面には、いずれもフリップチップボンディングするためのバンプが形成されている。そして、基板３０上には可変容量素子１４、ＥＳＤ保護素子１７Ａ，１７Ｂの実装用電極および配線パターンが形成されている。
【００４５】
図８は第２の実施形態の可変容量素子モジュール９２の断面図である。このように、基板３０に可変容量素子１４およびＥＳＤ保護素子１７Ａ，１７Ｂがフリップチップボンディングされ、基板３０上の全面が封止樹脂４１で封止される。
【００４６】
《第３の実施形態》
図９は第３の実施形態に係る可変容量素子モジュール９３の分解斜視図である。図９中の回路記号は回路と各端子との関係を概念的に表すものである。この第３の実施形態では、基板３０上に対する各素子の実装構造が第１・第２の実施形態とは異なる。基板３０上には、第１の基板側入出力端子ＥＰ１、第２の基板側入出力端子ＥＰ２、基板側制御電圧入力端子ＥＶｔ、基板側グランド端子ＥＧおよび配線パターンが形成されている。基板３０上には可変容量素子１４およびＥＳＤ保護素子１７Ａ，１７Ｂがダイボンディングされていて、これらの素子の端子と基板上の端子とがワイヤーボンディングされている。
【００４７】
この構造によれば、図５に示したワイヤーＷ１，Ｗ２のように、ワイヤーがクロスする箇所が生じないので、製造が容易となる。
【００４８】
《第４の実施形態》
図１０は第４の実施形態に係る可変容量素子モジュール９４の分解斜視図である。図１０中の回路記号は回路と各端子との関係を概念的に表すものである。この第４の実施形態では、２つのＥＳＤ保護素子が単一のＥＳＤ保護チップ部品として構成されたものを用いている。基板３０上には、ＥＳＤ保護チップ部品１７および可変容量素子１４がダイボンディングされ、これらの素子の端子と基板上の端子とがワイヤーボンディングされている。
【００４９】
この構造によれば、基板上へ実装する素子数が少なく、モジュール全体を小型化できる。
【００５０】
《第５の実施形態》
図１１は、可変容量素子モジュールを備える通信回路の回路図である。この通信回路はＮＦＣモジュールの一例である。通信回路は、ＲＦＩＣ１１、アンテナコイル１３、および可変容量素子モジュール９１を備えている。図１１においてアンテナコイル１３は、放射素子として機能するものであり、通信相手側コイルアンテナと磁界結合する。
【００５１】
キャパシタＣ２１，Ｃ２２はＲＦＩＣ１１とアンテナコイル１３との結合度調整用の素子である。また、インダクタＬ１１，Ｌ１２およびキャパシタＣ１１，Ｃ１２，Ｃ２０は送信フィルタを構成している。例えば通信回路がカードモードで動作する場合、ＲＦＩＣ１１はパッシブ動作するので、ＲＸ端子への入力信号から電源電圧を生成するとともに受信信号を読み取り、送信時にはＴＸ端子に接続されている回路（負荷）を負荷変調する。また、例えば通信回路がリーダライタモードで動作する場合には、ＲＦＩＣ１１はアクティブ動作するので、送信時にＲＸ端子を開放してＴＸ端子から送信信号を送信し、受信時にはＴＸ端子を開放してＲＸ端子から受信信号を入力する。ＲＦＩＣ１１はＤＡコンバータ１２を介して可変容量素子モジュール９１へ制御電圧を与える。このように、通信回路は動作モードに応じて、ＲＦＩＣ１１からアンテナコイル１３側を見たインピーダンスが変化する。動作モードに応じてアンテナ回路の共振周波数が最適となるように、（ＲＦＩＣ１１からアンテナコイル側を見たインピーダンスが整合するように、）可変容量素子モジュール９１の容量値が制御される。
【符号の説明】
【００５２】
ＥＰ１…第１の基板側入出力端子
ＥＰ２…第２の基板側入出力端子
ＥＶｔ…基板側制御電圧入力端子
ＦＳ１，ＦＳ２，ＦＳ３…強誘電体膜
ＧＮＤ…グランド端子
Ｐ１…第１の入出力端子
Ｐ２…第２の入出力端子
ＰＴ１，ＰＴ２…キャパシタ電極
Ｒ１１〜Ｒ１９…ＲＦ抵抗素子
Ｖｔ…制御電圧入力端子
Ｗ１，Ｗ２…ワイヤー
１３…アンテナコイル
１４…可変容量素子
１７…ＥＳＤ保護チップ部品
１７Ａ，１７Ｂ…ＥＳＤ保護素子
３０…基板
４０…カバー
４１…封止樹脂
９１〜９４…可変容量素子モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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