(57)【要約】【課題】メモリカードやＳＳＤモジュール等の情報機器への適用が可能な低消費電力で小型化及び高速動作に優れた半導体記憶装置を提供する。【解決手段】第１の基板１と、第１の基板１上に形成され、ＮＡＮＤフラッシュメモリセルアレイ（メモリセル５等）、及び、ＮＡＮＤフラッシュ周辺回路（周辺回路用トランジスタ３等）を含むＮＡＮＤフラッシュ部と、ＲｅＲＡＭメモリセルアレイ（抵抗変化素子１６、メモリセルトランジスタ１１等）、及び、ＲｅＲＡＭ周辺回路（周辺回路用トランジスタ２等）を含むＲｅＲＡＭ部とを備え、ＲｅＲＡＭメモリセルアレイは、ＮＡＮＤフラッシュ部よりも上層に形成され、ＮＡＮＤフラッシュ周辺回路及びＲｅＲＡＭ周辺回路は、第１の基板１上の領域であって、ＮＡＮＤフラッシュメモリセルアレイよりも周縁の領域に形成されている。【選択図】図５Ａ
2014116516.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板上に形成され、複数のＮＡＮＤフラッシュメモリセルを有するＮＡＮＤフラッシュメモリセルアレイ、及び、前記ＮＡＮＤフラッシュメモリセルアレイ用の周辺回路であるＮＡＮＤフラッシュ周辺回路を含むＮＡＮＤフラッシュ部と、
複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ、及び、前記ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を含むＲｅＲＡＭ部とを備え、
前記ＲｅＲＡＭメモリセルアレイは、前記ＮＡＮＤフラッシュ部よりも上層に形成され、
前記ＮＡＮＤフラッシュ周辺回路及び前記ＲｅＲＡＭ周辺回路は、前記第１の基板上の領域であって、前記ＮＡＮＤフラッシュメモリセルアレイよりも周縁の領域に形成されている
半導体記憶装置。
【請求項２】
前記ＲｅＲＡＭメモリセルアレイは、少なくとも前記ＮＡＮＤフラッシュメモリセルアレイの上方に形成されている
請求項１記載の半導体記憶装置。
【請求項３】
前記ＲｅＲＡＭメモリセルアレイは、前記ＮＡＮＤフラッシュメモリセルアレイの上方、及び、前記ＮＡＮＤフラッシュ周辺回路の上方に形成されている
請求項２記載の半導体記憶装置。
【請求項４】
前記ＲｅＲＡＭ周辺回路は、前記第１の基板上の領域であって、前記ＮＡＮＤフラッシュ周辺回路よりも周縁の領域に形成されている
請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
さらに、前記ＮＡＮＤフラッシュ部の上方に形成された第２の基板を備え、
前記ＲｅＲＡＭメモリセルアレイは、前記複数の抵抗変化素子に加え、前記第２の基板上に形成された複数のメモリセルトランジスタを有する
請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記ＲｅＲＡＭメモリセルアレイは、前記複数の抵抗変化素子に加え、複数の電流制御素子を有するクロスポイント型メモリセルアレイである
請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項７】
さらに、前記第１の基板の上方に、前記第１の基板に近いほうから順に、第１の配線層と、第２の配線層と、第３の配線層とを備え、
前記第１の配線層及び前記第２の配線層は、前記ＮＡＮＤフラッシュ部に形成され、
前記第３の配線層は、前記ＲｅＲＡＭメモリセルアレイの最下層の配線層である
請求項１〜６のいずれか１項に記載の半導体記憶装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体記憶装置を搭載したメモリカードあるいはソリッドステートドライブである記憶機器。
【請求項９】
基板上の第１領域にＮＡＮＤフラッシュ部の周辺回路用トランジスタを形成する工程と、
前記基板上の第２領域にＮＡＮＤフラッシュ部のメモリセルを形成する工程と、
前記第２領域にＮＡＮＤフラッシュ部の選択トランジスタを形成する工程と、
前記基板上の第３領域にＲｅＲＡＭ部の周辺回路用トランジスタを形成する工程と、
前記第１領域の上方に、ＮＡＮＤフラッシュ部の周辺回路用配線を形成する工程と、
前記第２領域の上方に、ＮＡＮＤフラッシュ部の配線を形成する工程と、
前記第２領域の上方及び前記ＮＡＮＤフラッシュ部の配線上に、ＲｅＲＡＭ部のメモリセル及び配線を形成する工程と、
前記第３領域の上方に、ＲｅＲＡＭ部の周辺回路用配線を形成する工程と
を含む半導体記憶装置の製造方法。
【請求項１０】
前記ＲｅＲＡＭ部の前記メモリセル及び前記配線を形成する工程は、
第２の基板を形成する工程と、
前記第２の基板上に前記ＲｅＲＡＭ部のメモリセル用トランジスタを形成する工程と、
前記ＲｅＲＡＭ部の抵抗変化素子を形成する工程とを含む
請求項９記載の半導体記憶装置の製造方法。
【請求項１１】
前記ＲｅＲＡＭ部の前記メモリセル及び前記配線を形成する工程では、抵抗変化素子と電流制御素子とで構成されるメモリセルを形成する
請求項９記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧パルスの印加により抵抗値が変化する抵抗変化型の不揮発性記憶装置と、大容量のデータの保存が可能なＮＡＮＤフラッシュメモリ型の不揮発性記憶装置とを混載した半導体記憶装置及びその製造方法等に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化し、これらの機器には高速動作・低消費電力への要請も大きい。また、ビッグデータの取り扱いに非常に重要な役割を果たすＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）モジュールやＳＤカード（商標）等のメモリカードといった記憶機器においては、大容量化や高速動作、低消費電力の要請に加えて、軽量化、薄型化及び小型化といった省スペース化への対応も求められる。
【０００３】
ＳＳＤモジュールの市場は爆発的に拡大し、既存のハードディスクに取って代わる勢いである。ＳＳＤモジュールは、既存のハードディスクに比べ消費電力が低く、発熱が少なく耐衝撃性に優れ、動作音も発生しないので、モバイル用途に向いており、デスクトップパソコンに先んじてノートパソコンでの採用例も多い。また、高スループットと低消費電力という利点のため、データセンターでは、ハードディスクに替わって、ＳＳＤモジュールがサーバ機に採用されつつある。
【０００４】
一方、メモリカードも、デジタルカメラ、携帯電話などの携帯機器やテレビなどの家電機器まで幅広く利用されている。現在は、ＮＡＮＤフラッシュメモリ（以下、単に「ＮＡＮＤフラッシュ」ともいう）とコントローラのみを搭載した廉価版が主流だが、今後は大容量化、高速化へ進むことや、ＮＡＮＤフラッシュの信頼性が劣化することなどから、将来的にキャッシュメモリを搭載する可能性が高い。当然ながら、モバイル用途であるので、低消費電力や小型化の要請は強い。
【０００５】
また、これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化も急速に進んでいて、チップの小型化なども要望も大きい。このチップの小型化の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）との整合性に優れた不揮発性記憶メモリであるＰＣＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用い、回路構成を複雑化することなく、専有面積の増大を抑えかつアクセス速度が高い半導体記憶装置が提案されている（例えば、特許文献１参照）。この構成では、ＤＲＡＭのビット線の一部とＰＣＲＡＭのビット線の一部とを共通の導電層で構成し、双方の間にセンスアンプを接続し、メモリ装置を簡素化し、小面積チップの混載チップをより少ないプロセス工程数で実現している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２９５１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の従来の半導体記憶装置では、ＰＣＲＡＭとＤＲＡＭとを混載しているが、ビット線の一部を共用する構成にしているだけなので、小面積化が不十分である。また、ビット線を共用することで、回路動作に制約が発生してしまい、それぞれのメモリに最適な動作条件で動作させることが困難になる。また、ＰＣＲＡＭとＤＲＡＭとの組み合わせでは、消費電力の低減という意味ではまだ不十分である。
【０００８】
本発明は、上記の課題を解決するもので、ＳＳＤモジュールやメモリカード等の記憶機器への適用が可能な低消費電力で小型化及び高速動作に優れた半導体記憶装置及びその製造方法等を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体記憶装置の一形態は、第１の基板と、前記第１の基板上に形成され、複数のＮＡＮＤフラッシュメモリセルを有するＮＡＮＤフラッシュメモリセルアレイ、及び、前記ＮＡＮＤフラッシュメモリセルアレイ用の周辺回路であるＮＡＮＤフラッシュ周辺回路を含むＮＡＮＤフラッシュ部と、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ、及び、前記ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を含むＲｅＲＡＭ部とを備え、前記ＲｅＲＡＭメモリセルアレイは、前記ＮＡＮＤフラッシュ部よりも上層に形成され、前記ＮＡＮＤフラッシュ周辺回路及び前記ＲｅＲＡＭ周辺回路は、前記第１の基板上の領域であって、前記ＮＡＮＤフラッシュメモリセルアレイよりも周縁の領域に形成されている。
【００１０】
また、上記目的を達成するために、本発明に係る記憶機器の一形態は、上記半導体記憶装置を搭載したメモリカードあるいはソリッドステートドライブである。
【００１１】
また、上記目的を達成するために、本発明に係る半導体記憶装置の製造方法の一形態は、基板上の第１領域にＮＡＮＤフラッシュ部の周辺回路用トランジスタを形成する工程と、前記基板上の第２領域にＮＡＮＤフラッシュ部のメモリセルを形成する工程と、前記第２領域にＮＡＮＤフラッシュ部の選択トランジスタを形成する工程と、前記基板上の第３領域にＲｅＲＡＭ部の周辺回路用トランジスタを形成する工程と、前記第１領域の上方に、ＮＡＮＤフラッシュ部の周辺回路用配線を形成する工程と、前記第２領域の上方に、ＮＡＮＤフラッシュ部の配線を形成する工程と、前記第２領域の上方及び前記ＮＡＮＤフラッシュ部の配線上に、ＲｅＲＡＭ部のメモリセル及び配線を形成する工程と、前記第３領域の上方に、ＲｅＲＡＭ部の周辺回路用配線を形成する工程とを含む。
【発明の効果】
【００１２】
本発明により、ＳＳＤモジュールやメモリカード等の記憶機器への適用が可能な低消費電力で小型化及び高速動作に優れた半導体記憶装置及びその製造方法等が実現される。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は、ＳＳＤモジュールの外観図と内部構成図、（ｂ）は、従来のＳＳＤモジュールの回路構成を示すレイアウト図
【図２】（ａ）は、メモリカードの外観図と内部構成図、（ｂ）は、従来のメモリカードの回路構成を示すレイアウト図
【図３】（ａ）は、本発明の第１の実装例に係るＳＳＤモジュールの回路構成を示すレイアウト図、（ｂ）は、本発明の第２の実装例に係るＳＳＤモジュールの回路構成を示すレイアウト図
【図４】（ａ）は、本発明の第１の実装例に係るメモリカードの回路構成を示すレイアウト図、（ｂ）は、本発明の第２の実装例に係るメモリカードの回路構成を示すレイアウト図
【図５Ａ】本発明の実施の形態１における半導体記憶装置の構成例を示す断面図
【図５Ｂ】同半導体記憶装置の構成例を示す平面図
【図６Ａ】同半導体記憶装置の要部の製造方法を示す断面図
【図６Ｂ】同半導体記憶装置の要部の製造方法（図６Ａの続き）を示す断面図
【図６Ｃ】同半導体記憶装置の要部の製造方法（図６Ｂの続き）を示す断面図
【図６Ｄ】同半導体記憶装置の要部の製造方法（図６Ｃの続き）を示す断面図
【図６Ｅ】同半導体記憶装置の要部の製造方法（図６Ｄの続き）を示す断面図
【図７Ａ】本発明の実施の形態２における半導体記憶装置の構成例を示す断面図
【図７Ｂ】同半導体記憶装置の構成例を示す平面図
【図８Ａ】同半導体記憶装置の要部の製造方法を示す断面図
【図８Ｂ】同半導体記憶装置の要部の製造方法（図８Ａの続き）を示す断面図
【図８Ｃ】同半導体記憶装置の要部の製造方法（図８Ｂの続き）を示す断面図
【図８Ｄ】同半導体記憶装置の要部の製造方法（図８Ｃの続き）を示す断面図
【図８Ｅ】同半導体記憶装置の要部の製造方法（図８Ｄの続き）を示す断面図
【図９】本発明の半導体記憶装置のレイアウトのバリエーションを示す図
【発明を実施するための形態】
【００１４】
（本発明の基礎となった知見）
図１の（ａ）は、ＳＳＤモジュール３０の外観図と内部構成図であり、図１の（ｂ）は、最近提案されているＳＳＤモジュール３０の回路構成を示すレイアウト図である。本図に示されるように、このような用途における半導体集積回路は、ＮＡＮＤフラッシュメモリ３１、コントローラ３３、キャッシュメモリ３２（本例ではＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）から構成される。ＮＡＮＤフラッシュ３１は、複数個のメモリチップが使用され、大容量のデータを記憶する。同時にアクセスできるようにＮＡＮＤフラッシュ３１を並列に配置することで、大容量のデータ通信において、より書き込み速度を大きくすることが可能である。次に、コントローラ３３はＮＡＮＤフラッシュ３１と外部インターフェイスとの間で読み書きを制御する回路であり、ＳＳＤモジュール３０の性能と寿命を左右する重要な集積回路である。特に、ウェアレベリング（書き込み分散処理）と不良ブロック処理はＳＳＤモジュール特有であり、読み出しや書き換え速度や書き換え回数の性能向上に貢献している。最後に、ハイエンド品にはキャッシュメモリ３２が搭載されることが多くなってきた。部分的な書き込み時には対象となるブロック全体を一時的に保持するのに使用される。また、１つのブロックに対する複数の細かな書き込み要求ではＮＡＮＤフラッシュ３１に書き込まずにキャッシュメモリ３２に蓄えておき、ある程度まとめてから１度に書き込むことで、書き込み可能回数の実質的な向上を行なうのにも使用される。通常は、キャッシュメモリとして、１２８ＭＢ程度のＤＲＡＭを使用することが多く、読み書きの高速化に寄与する。これに加えて、最近では、低消費電力や停電時のデータ保持のために、ＲｅＲＡＭが提案されている。
【００１５】
図２の（ａ）は、メモリカード３５の外観図と内部構成図であり、図２の（ｂ）は、最近提案されているメモリカード３５の回路構成を示すレイアウト図である。本図に示されるように、ＳＳＤモジュール３０と同様に、このような用途における半導体集積回路は、ＮＡＮＤフラッシュメモリ３６、コントローラ３８、キャッシュメモリ３７（本例ではＲｅＲＡＭ）から構成される。各チップの基本的な機能は、上述したとおりである。ＳＳＤモジュール３０との違いは、搭載されるＮＡＮＤフラッシュ３６の容量が少ないことである。
【００１６】
上述した半導体集積回路をチップとして実装する場合には、高速動作の必要性及び歩留ロスなどを鑑みて、ＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）や、ＳＩＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）でパッケージされる。例えば図１の（ｂ）に示すように、ＮＡＮＤフラッシュ３１をＰＯＰパッケージで積層化することで、機器搭載時の実装面積をより多く確保することができる。また、それぞれのパッケージを個別にテストできるため、歩留ロスの低減が可能になる。メモリ間のワイヤー配線も短くすることができ、反射やノイズの影響を最小限に抑えることができる。一方、ＳＩＰパッケージで積層化した場合も、システム全体を１つのパッケージに収めることで、機器搭載時の実装面積を飛躍的に削減することができる。
【００１７】
しかし、これらの従来のパッケージでは、両者（ＰＯＰ及びＳＩＰ）に共通して、次の問題がある。つまり、チップを積層化することによって小面積化は図れるものの、厚みが増大することは不可避である。また、配線基板での接続によって配線遅延は抑制されるものの、依然として実装によるワイヤー配線での配線遅延は残存する。上述したＳＳＤモジュール３０及びメモリカード３５等の記憶機器でも、この薄膜化及び小型化と、データ通信量の増大に伴う配線遅延は、課題として顕在化しつつある。
【００１８】
そこで、発明者らは、これらの記憶機器に好適な半導体記憶装置を考案した。図３の（ａ）は、本発明の第１の実装例に係る半導体記憶装置４２が搭載された記憶機器の一例であるＳＳＤモジュール４０の回路構成を示すレイアウトを示す。この例では、左上に図示された半導体記憶装置４２は、一つのチップとして、ＮＡＮＤフラッシュ及びＲｅＲＡＭを前工程の製造工程で一緒に形成している。具体的には、ＮＡＮＤフラッシュの上部に、デバイス的には低消費電力で高速動作が可能であり、プロセス的には熱バジェットが抑制されて配線工程に集積化できる抵抗変化型の不揮発性記憶装置であるＲｅＲＡＭを用いる。
【００１９】
また、図３の（ｂ）は、本発明の第２の実装例に係る半導体記憶装置４７が搭載されたＳＳＤモジュール４５の回路構成を示すレイアウトを示す。具体的には、左上に図示された半導体記憶装置４７は、一つのチップとして、コントローラの集積回路をＲｅＲＡＭに混載した混載ＲｅＲＡＭプロセスを用いて、ＮＡＮＤフラッシュとともに混載している。
【００２０】
図４の（ａ）は、本発明の第１の実装例に係る半導体記憶装置５１が搭載されたメモリカード５０の回路構成を示すレイアウトを示す。この例では、図３の（ａ）と同様に、右に図示された半導体記憶装置５１は、一つのチップとして、ＮＡＮＤフラッシュ及びＲｅＲＡＭを前工程の製造工程で一緒に形成している。
【００２１】
また、図４の（ｂ）は、本発明の第２の実装例に係る半導体記憶装置５６が搭載されたメモリカード５５の回路構成を示すレイアウトを示す。図３の（ｂ）と同様に、具体的には、半導体記憶装置５６は、一つのチップとして、コントローラの集積回路をＲｅＲＡＭに混載した混載ＲｅＲＡＭプロセスを用いて、ＮＡＮＤフラッシュとともに混載している。
【００２２】
以上の構成により、従来のようなＰＯＰやＳＩＰといったスタック技術は不要になり、小面積でかつ薄いパッケージを実現することができる。
【００２３】
なお、本発明の第１及び第２の実装例に係る半導体記憶装置が搭載されたＳＳＤモジュール４０及び４５、メモリカード５０及び５５の外観及び内部構成としては、例えば、図２の（ａ）に示されるような形態であってもよい。
【００２４】
このように、本発明の半導体記憶装置及びその製造方法は、大容量のデータの保持が可能な不揮発性記憶装置であるＮＡＮＤフラッシュと、低消費電力で高速動作に優れた不揮発性記憶装置であるＲｅＲＡＭを基板上に集積化してワンチップ化した構造に関するものである。ＮＡＮＤフラッシュの上方にＲｅＲＡＭの主要なメモリセルアレイを配置することでチップ面積を大幅に削減することができる。これは、ＲｅＲＡＭの核となる抵抗変化素子の抵抗変化層の形成時に高い熱処理温度が不要なために、ＮＡＮＤフラッシュの特性に影響を与えることなく、ＮＡＮＤフラッシュとＲｅＲＡＭとを３次元的に集積化することができるからである。また、ＮＡＮＤフラッシュ周辺回路及びＲｅＲＡＭ周辺回路を基板上に独立して形成することで、単独チップの際と同様にそれぞれを最適な状態で動作させることができる。これらは、特に、ＳＳＤモジュール及びメモリカード等の記憶機器の小型化、軽量化及び薄膜化に大きく貢献できるものである。
【００２５】
つまり、上記目的を達成するために、本発明に係る半導体記憶装置の一形態は、第１の基板と、前記第１の基板上に形成され、複数のＮＡＮＤフラッシュメモリセルを有するＮＡＮＤフラッシュメモリセルアレイ、及び、前記ＮＡＮＤフラッシュメモリセルアレイ用の周辺回路であるＮＡＮＤフラッシュ周辺回路を含むＮＡＮＤフラッシュ部と、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ、及び、前記ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を含むＲｅＲＡＭ部とを備え、前記ＲｅＲＡＭメモリセルアレイは、前記ＮＡＮＤフラッシュ部よりも上層に形成され、前記ＮＡＮＤフラッシュ周辺回路及び前記ＲｅＲＡＭ周辺回路は、前記第１の基板上の領域であって、前記ＮＡＮＤフラッシュメモリセルアレイよりも周縁の領域に形成されている。
【００２６】
これにより、ＲｅＲＡＭ部における面積的な主要部となるＲｅＲＡＭメモリセルアレイがＮＡＮＤフラッシュ部よりも上層に形成され、ＮＡＮＤフラッシュ部とＲｅＲＡＭ部とがワンチップ化されるので、ＮＡＮＤフラッシュ部とＲｅＲＡＭ部とを配線基板上に並べて配置した従来のパッケージに比べ、大幅にサイズが縮小されたパッケージの不揮発性記憶装置が実現される。
【００２７】
つまり、ＲｅＲＡＭ及びＮＡＮＤフラッシュをそれぞれ単独に形成した場合と同様に、ＲｅＲＡＭの低消費電力性及び高速動作、ＮＡＮＤフラッシュの大記憶容量などの強みを活かしたワンチップの不揮発性の半導体記憶装置を実現することができる。また、ＮＡＮＤフラッシュ部の上方（より上層）に、面積的な主要部となるＲｅＲＡＭメモリセルアレイを配置することで、大幅な面積の削減が可能になる。
【００２８】
よって、ＳＳＤモジュールやメモリカード等の記憶機器への適用が可能な、低消費電力で小型化及び高速動作に優れた、抵抗変化型不揮発性記憶装置とＮＡＮＤフラッシュメモリ型不揮発性記憶装置との混載チップが実現される。
【００２９】
ここで、前記ＲｅＲＡＭメモリセルアレイは、少なくとも前記ＮＡＮＤフラッシュメモリセルアレイの上方に形成されてもよい。たとえば、前記ＲｅＲＡＭメモリセルアレイは、前記ＮＡＮＤフラッシュメモリセルアレイの上方、及び、前記ＮＡＮＤフラッシュ周辺回路の上方に形成されてもよい。これにより、ＲｅＲＡＭメモリセルアレイの面積分だけ、不揮発性記憶装置のパッケージサイズが縮小される。
【００３０】
また、前記ＲｅＲＡＭ周辺回路は、前記第１の基板上の領域であって、前記ＮＡＮＤフラッシュ周辺回路よりも周縁の領域に形成されてもよい。これにより、ＲｅＲＡＭ周辺回路は、結晶欠陥の少ない第１の基板１上に形成されるので、安定して動作する信頼性の高いＲｅＲＡＭ周辺回路が形成される。
【００３１】
また、さらに、前記ＮＡＮＤフラッシュ部の上方に形成された第２の基板を備え、前記ＲｅＲＡＭメモリセルアレイは、前記複数の抵抗変化素子に加え、前記第２の基板上に形成された複数のメモリセルトランジスタを有してもよい。これにより、ＮＡＮＤフラッシュ部の上方に形成された第２の基板に、ＲｅＲＡＭメモリセルアレイを構成する複数のメモリセルトランジスタが形成されるので、１Ｔ１Ｒ（１トランジスタと１抵抗変化素子）型のＲｅＲＡＭメモリセルを備える半導体記憶装置が実現される。
【００３２】
また、前記ＲｅＲＡＭメモリセルアレイは、前記複数の抵抗変化素子に加え、複数の電流制御素子を有するクロスポイント型メモリセルアレイであってもよい。これにより、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子に加え、複数の電流制御素子を有するので、クロスポイント型メモリセルアレイを備える半導体記憶装置が実現される。
【００３３】
また、さらに、前記第１の基板の上方に、前記第１の基板に近いほうから順に、第１の配線層と、第２の配線層と、第３の配線層とを備え、前記第１の配線層及び前記第２の配線層は、前記ＮＡＮＤフラッシュ部に形成され、前記第３の配線層は、前記ＲｅＲＡＭメモリセルアレイの最下層の配線層であってもよい。これにより、多層の配線層を備える半導体記憶装置が実現される。
【００３４】
また、上記目的を達成するために、本発明に係る記憶機器の一形態は、上記半導体記憶装置を搭載したメモリカードあるいはソリッドステートドライブであってもよい。これにより、低消費電力で小型化及び高速動作に優れた、抵抗変化型不揮発性記憶装置とＮＡＮＤフラッシュメモリ型不揮発性記憶装置との混載チップを備えるＳＳＤモジュールあるいはメモリカードが実現される。
【００３５】
また、上記目的を達成するために、本発明に係る半導体記憶装置の製造方法は、基板上の第１領域にＮＡＮＤフラッシュ部の周辺回路用トランジスタを形成する工程と、前記基板上の第２領域にＮＡＮＤフラッシュ部のメモリセルを形成する工程と、前記第２領域にＮＡＮＤフラッシュ部の選択トランジスタを形成する工程と、前記基板上の第３領域にＲｅＲＡＭ部の周辺回路用トランジスタを形成する工程と、前記第１領域の上方に、ＮＡＮＤフラッシュ部の周辺回路用配線を形成する工程と、前記第２領域の上方に、ＮＡＮＤフラッシュ部の配線を形成する工程と、前記第２領域の上方及び前記ＮＡＮＤフラッシュ部の配線上に、ＲｅＲＡＭ部のメモリセル及び配線を形成する工程と、前記第３領域の上方に、ＲｅＲＡＭ部の周辺回路用配線を形成する工程とを含む。これにより、ＳＳＤモジュールあるいはメモリカード等の記憶機器への適用が可能な低消費電力で小型化及び高速動作に優れた、抵抗変化型不揮発性記憶装置とＮＡＮＤフラッシュメモリ型不揮発性記憶装置との混載チップである半導体記憶装置の製造方法が実現される。
【００３６】
ここで、前記ＲｅＲＡＭ部の前記メモリセル及び前記配線を形成する工程は、第２の基板を形成する工程と、前記第２の基板上に前記ＲｅＲＡＭ部のメモリセル用トランジスタを形成する工程と、前記ＲｅＲＡＭ部の抵抗変化素子を形成する工程とを含んでもよい。これにより、ＮＡＮＤフラッシュ部の上方に形成された第２の基板にＲｅＲＡＭメモリセルアレイを構成する複数のメモリセルトランジスタが形成されるので、１Ｔ１Ｒ型のＲｅＲＡＭメモリセルを備える半導体記憶装置が製造される。
【００３７】
また、前記ＲｅＲＡＭ部の前記メモリセル及び前記配線を形成する工程では、抵抗変化素子と電流制御素子とで構成されるメモリセルを形成してもよい。これにより、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子に加え、複数の電流制御素子を有するので、クロスポイント型メモリセルアレイを備える半導体記憶装置が製造される。
【００３８】
以下、本発明の半導体記憶装置及びその製造方法の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００３９】
（実施の形態１）
本発明の実施の形態１に係る半導体記憶装置は、第１の基板と、第１の基板上に形成され、複数のＮＡＮＤフラッシュメモリセルを有するＮＡＮＤフラッシュメモリセルアレイ、及び、ＮＡＮＤフラッシュメモリセルアレイ用の周辺回路であるＮＡＮＤフラッシュ周辺回路を含むＮＡＮＤフラッシュ部と、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ、及び、ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を含むＲｅＲＡＭ部と、ＮＡＮＤフラッシュ部の上方に形成された第２の基板とを備える。ここで、ＲｅＲＡＭメモリセルアレイは、ＮＡＮＤフラッシュ部よりも上層に形成されている。そして、ＮＡＮＤフラッシュ周辺回路及びＲｅＲＡＭ周辺回路は、第１の基板上の領域であって、ＮＡＮＤフラッシュメモリセルアレイよりも周縁の領域に形成されている。さらに、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子に加え、第２の基板上に形成された複数のメモリセルトランジスタを有する。つまり、本実施の形態では、ＲｅＲＡＭメモリセルは、いわゆる１Ｔ１Ｒのタイプである。
【００４０】
以上の構成により、ＲｅＲＡＭやＮＡＮＤフラッシュをそれぞれ単独に形成した場合と同様に、ＲｅＲＡＭの低消費電力性と高速性、ＮＡＮＤフラッシュの大記憶容量などの強みを活かしたワンチップの不揮発性の半導体記憶装置を実現することができる。また、ＮＡＮＤフラッシュ部の上方（より上層）に、面積的な主要部となるＲｅＲＡＭメモリセルアレイを配置することで、大幅な面積の削減が可能になる。
【００４１】
以下、本実施の形態における半導体記憶装置の構成の具体例として、図５Ａ及び図５Ｂを用いて説明する。図５Ａは、本発明の実施の形態１における半導体記憶装置１０００の構成例を示す断面図である。図５Ｂは、その平面図である。
【００４２】
この半導体記憶装置１０００は、第１の基板１上に、ＮＡＮＤフラッシュメモリセルアレイ領域１０１、ＮＡＮＤフラッシュ周辺回路領域１０２及びＲｅＲＡＭ周辺回路領域２０２の３つの領域を有する。更に、ＮＡＮＤフラッシュ部よりも上層（本実施の形態では、ＮＡＮＤフラッシュメモリセルアレイ領域１０１とＮＡＮＤフラッシュ周辺回路領域１０２の上方）に、ＲｅＲＡＭメモリセルアレイ領域２０１が配置される。つまり、本実施の形態では、ＲｅＲＡＭメモリセルアレイ領域２０１は、ＮＡＮＤフラッシュメモリセルアレイ領域１０１の上方、及び、ＮＡＮＤフラッシュ周辺回路領域１０２の上方に位置している。また、ＲｅＲＡＭ周辺回路領域２０２は、第１の基板１上の位置であって、ＮＡＮＤフラッシュ周辺回路領域１０２よりも周縁に位置している。
【００４３】
なお、図５Ｂにおいて、半導体記憶装置１０００を上方から平面視したときに、ＮＡＮＤフラッシュメモリセルアレイ領域１０１は、小さい方の点線枠の内側である。ＮＡＮＤフラッシュ周辺回路領域１０２は、その小さい方の点線枠よりも外側で、かつ、大きい方の点線枠の内側である。ＲｅＲＡＭメモリセルアレイ領域２０１は、小さい方の実線枠の内側（つまり、ＮＡＮＤフラッシュメモリセルアレイ領域１０１とＮＡＮＤフラッシュ周辺回路領域１０２とを合わせた領域）である。ＲｅＲＡＭ周辺回路領域２０２は、その小さい方の実線枠よりも外側で、かつ、大きい方の実線枠の内側である。
【００４４】
ここで、ＮＡＮＤフラッシュメモリセルアレイ領域１０１は、複数のＮＡＮＤフラッシュのメモリセル（例えばフローティングゲート型又はＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型のメモリセル）と選択トランジスタを有するＮＡＮＤフラッシュメモリセルアレイを形成するための領域である。ＮＡＮＤフラッシュ周辺回路領域１０２は、ＮＡＮＤフラッシュメモリセルアレイ用の周辺回路であるＮＡＮＤフラッシュ周辺回路を形成するための領域である。ＲｅＲＡＭメモリセルアレイ領域２０１は、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイを形成するための領域である。ＲｅＲＡＭ周辺回路領域２０２は、ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を形成するための領域である。なお、ＮＡＮＤフラッシュメモリセルアレイ領域１０１及びＮＡＮＤフラッシュ周辺回路領域１０２は、積層方向としては、第１の基板１よりも上方で、かつ、第２の基板１０よりも下方の空間を意味する。また、ＲｅＲＡＭメモリセルアレイ領域２０１は、積層方向としては、第２の基板１０よりも上方の空間を意味する。また、ＮＡＮＤフラッシュメモリセルアレイ及びＮＡＮＤフラッシュ周辺回路を含む回路をＮＡＮＤフラッシュ部と呼び、ＲｅＲＡＭメモリセルアレイ及びＲｅＲＡＭ周辺回路を含む回路をＲｅＲＡＭ部と呼ぶ。
【００４５】
ここで、ＮＡＮＤフラッシュメモリセルアレイとは、ＮＡＮＤフラッシュメモリセルの集まりである。また、ＲｅＲＡＭメモリセルアレイとは、電圧パルスの印加により抵抗値が変化する不揮発性記憶素子（抵抗変化素子）の集まりである。また、ＮＡＮＤフラッシュメモリセルアレイ用の周辺回路とは、ＮＡＮＤフラッシュメモリセルアレイと関連する回路であり、ＮＡＮＤフラッシュメモリセルアレイからＮＡＮＤフラッシュメモリセルを選択する選択回路、選択されたＮＡＮＤフラッシュメモリセルを駆動するドライブ回路、ＮＡＮＤフラッシュメモリセルアレイへの書き込み回路、ＮＡＮＤフラッシュメモリセルアレイからの読み出し回路、書き込み及び読み出しを制御する制御回路、並びに、書き込み及び読み出しのための電源を供給する電源回路の少なくとも一つが含まれる。また、ＲｅＲＡＭメモリセルアレイ用の周辺回路とは、ＲｅＲＡＭメモリセルアレイと関連する回路であり、ＲｅＲＡＭメモリセルアレイからＲｅＲＡＭメモリセルを選択する選択回路（アドレス・デコード回路）、選択されたＲｅＲＡＭメモリセルを駆動するドライブ回路、ＲｅＲＡＭメモリセルアレイへの書き込み回路、ＲｅＲＡＭメモリセルアレイからの読み出し回路、書き込み及び読み出しを制御する制御回路、並びに、書き込み及び読み出しのための電源を供給する電源回路の少なくとも一つが含まれる。
【００４６】
図５Ａに示されるように、ＮＡＮＤフラッシュメモリセルアレイ領域１０１の第１の基板１上にはＮＡＮＤフラッシュのメモリセル（ＮＡＮＤフラッシュメモリセル）５とビット線の選択トランジスタ４が、ＮＡＮＤフラッシュ周辺回路領域１０２の第１の基板１上には、ＮＡＮＤフラッシュの周辺回路用トランジスタ３が、ＲｅＲＡＭ周辺回路領域２０２の第１の基板１上には、ＲｅＲＡＭの周辺回路用トランジスタ２が形成されている。なお、本図において、半導体記憶装置１０００内であって、第１の基板１よりも上方において回路部品及び配線が形成されていない箇所（図における白色箇所）は、層間絶縁層である。以下、他の断面図についても同様である。
【００４７】
上記各種トランジスタ（メモリセル５、選択トランジスタ４、周辺回路用トランジスタ３、周辺回路用トランジスタ２）を覆う層間絶縁層中には、第１の基板１上の各トランジスタの主電極に接続される第１のコンタクトプラグ６が形成され、さらに、第１のコンタクトプラグ６上には、これに接続される第１の配線（第１の配線層）７が形成されている。第１の配線７を覆う層間絶縁層中に、第１の配線７に接続される第２のコンタクトプラグ８が形成されている。さらに、第２のコンタクトプラグ８上には、これに接続される第２の配線（第２の配線層）９が形成されている。以上の説明した構成要素で、ＮＡＮＤフラッシュ部は装置として完成している。
【００４８】
そして、ＮＡＮＤフラッシュメモリセルアレイ領域１０１とＮＡＮＤフラッシュ周辺回路領域１０２の上方（つまり、ＮＡＮＤフラッシュ部の上方）には、少なくとも一部に、例えば、シリコンで構成される第２の基板１０が形成されている。そして、第２の基板１０上にＲｅＲＡＭのメモリセルトランジスタ１１が形成されている。ＲｅＲＡＭのメモリセルトランジスタ１１を覆う層間絶縁層中には、第２の基板１０上のＲｅＲＡＭのメモリセルトランジスタ１１の主電極に接続される第３Ａのコンタクトプラグ１２が形成され、さらに、第２の基板１０が形成されていない領域において、第２の配線９に接続される第３Ｂのコンタクトプラグ１３が形成されている。第３Ａのコンタクトプラグ１２と第３Ｂのコンタクトプラグ１３上には第３の配線（第３の配線層）１４が形成されている。ＲｅＲＡＭメモリセルアレイ領域２０１においては、第３Ａのコンタクトプラグ１２の上に、ビット線として機能する第３の配線１４のほかに、第４Ａのコンタクトプラグ１５が形成され、その上に抵抗変化素子１６が形成されている。
【００４９】
抵抗変化素子１６は下部電極、抵抗変化層及び上部電極で構成される。なお、抵抗変化素子１６の構造として、ここでは、プレーナ構造を例示したが、ホール型であってもかまわない。抵抗変化素子１６上には第４Ｂのコンタクトプラグ１７が形成されている。
【００５０】
一方、ＲｅＲＡＭ周辺回路領域２０２では、第３の配線１４を覆う層間絶縁層中に、第３の配線１４に接続される第４Ｃのコンタクトプラグ１８が形成されている。さらに、これらの第４Ｂのコンタクトプラグ１７及び第４Ｃのコンタクトプラグ１８上に、これらに接続される第４の配線（第４の配線層）１９が形成されている。
【００５１】
このように、本実施の形態における半導体記憶装置１０００には、第１の基板１の上方に、第１の基板１に近いほうから順に、第１の配線７と、第２の配線９と、第３の配線１４、及び、第４の配線１９の４つの配線層が設けられている。ここでは、ＮＡＮＤフラッシュに用いられる配線層を２層、ＲｅＲＡＭに用いられる配線層を２層とした。これにより、最小数の配線層、即ちプロセスステップ数が少なく低コスト化が可能な本発明の半導体記憶装置を実現することができる。但し、本発明はこれに限定されるものでもなく、暗号化や高機能化の要望に応じて配線層数を増加してもかまわないし、コンパクト化の要望に応じて配線層数を減少してもかまわない。たとえば、ＲｅＲＡＭに用いられる配線層を１層にしてもかまわない。
【００５２】
また、ＮＡＮＤフラッシュメモリセルアレイ領域１０１とＮＡＮＤフラッシュ周辺回路領域１０２との境界、及び、ＲｅＲＡＭメモリセルアレイ領域２０１とＲｅＲＡＭ周辺回路領域２０２との境界は、機能的にブロックとして分けるための境界である。本明細書では、理解の便宜のために、前者の境界を複数のＮＡＮＤフラッシュのメモリセル５とＮＡＮＤフラッシュの選択トランジスタ４のうち最外周の素子の外縁を線でつないだもの、後者の境界を複数の抵抗変化素子１６のうち最外周の抵抗変化素子の外縁を線でつないだものとしている。よって、ＮＡＮＤフラッシュ周辺回路領域１０２とＲｅＲＡＭ周辺回路領域２０２が重複する部分があってもかまわない（つまり、実際に各メモリの動作に全く影響を与えないのであれば、共用する回路があってもいい）。ここでは、ＮＡＮＤフラッシュメモリセルアレイ領域１０１上の少なくとも一部を被覆して、ＲｅＲＡＭメモリセルアレイ領域２０１を配置すればよく、ＳＳＤモジュールやメモリカード等の記憶機器に有効な半導体記憶装置を実現することができる。
【００５３】
以上のように、本実施の形態における半導体記憶装置１０００は、第１の基板１上に形成され、複数のＮＡＮＤフラッシュのメモリセル５を有するＮＡＮＤフラッシュメモリセルアレイ（メモリセル５、選択トランジスタ４等）、及び、ＮＡＮＤフラッシュメモリセルアレイ用の周辺回路であるＮＡＮＤフラッシュ周辺回路（周辺回路用トランジスタ３等）を含むＮＡＮＤフラッシュ部と、複数の抵抗変化素子１６を有するＲｅＲＡＭメモリセルアレイ（メモリセルトランジスタ１１、抵抗変化素子１６等）、及び、ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路（周辺回路用トランジスタ２等）を含むＲｅＲＡＭ部とを備える。そして、ＲｅＲＡＭメモリセルアレイは、ＮＡＮＤフラッシュ部よりも上層に形成され、ＮＡＮＤフラッシュ周辺回路及びＲｅＲＡＭ周辺回路は、第１の基板１上の領域であって、ＮＡＮＤフラッシュメモリセルアレイよりも周縁の領域に形成されている。これにより、ＮＡＮＤフラッシュ部の上方（より上層）に、面積的な主要部となるＲｅＲＡＭメモリセルアレイが配置されるので、大幅に面積が削減された半導体記憶装置が実現され、ＳＳＤモジュールやメモリカード等の記憶機器への適用が可能な低消費電力で小型化及び高速動作に優れた、抵抗変化型不揮発性記憶装置とＮＡＮＤフラッシュメモリ型不揮発性記憶装置との混載チップが実現される。
【００５４】
なお、本実施の形態では、ＲｅＲＡＭメモリセルは、いわゆる１Ｔ１Ｒのタイプである。そのために、ＮＡＮＤフラッシュ部の上方に、第２の基板１０を備え、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子１６に加え、第２の基板１０上に形成された複数のメモリセルトランジスタ１１を有する。
【００５５】
次に、以上のように構成された本実施の形態における半導体記憶装置１０００の製造方法について説明する。図６Ａの（ａ）から図６Ｅの（ｉ）は、本発明の実施の形態１における半導体記憶装置１０００の製造方法を示す、半導体記憶装置１０００の断面図である。
【００５６】
まず、図６Ａの（ａ）に示すように、第１の基板１のＮＡＮＤフラッシュメモリセルアレイ領域１０１に、ＮＡＮＤフラッシュのメモリセル５を形成する。
【００５７】
次に、図６Ａの（ｂ）に示すように、第１の基板１のＮＡＮＤフラッシュメモリセルアレイ領域１０１に、ＮＡＮＤフラッシュの選択トランジスタ４を形成する。
【００５８】
次に、図６Ａの（ｃ）に示すように、第１の基板１のＮＡＮＤフラッシュ周辺回路領域１０２に、ＮＡＮＤフラッシュの周辺回路用トランジスタ３を形成する。
【００５９】
次に、図６Ａの（ｄ）に示すように、第１の基板１のＲｅＲＡＭ周辺回路領域２０２に、ＲｅＲＡＭの周辺回路用トランジスタ２を形成する。
【００６０】
次に、図６Ａの（ｅ）に示すように、上述の各種トランジスタを被覆する層間絶縁層を形成し、これを貫通して各種トランジスタの主電極に接続される第１のコンタクトプラグ６を形成する。更に、その層間絶縁層上に、第１のコンタクトプラグ６に接続される第１の配線７を形成する。
【００６１】
次に、図６Ｂの（ｆ）に示すように、第１の配線７を被覆する層間絶縁層を形成した後に、第１の配線７に接続される第２のコンタクトプラグ８を形成する。更に、層間絶縁層上に、第２のコンタクトプラグ８に接続される第２の配線９を形成する。
【００６２】
次に、図６Ｂの（ｇ）に示すように、全体を被覆する層間絶縁層を形成した後に、ＮＡＮＤフラッシュメモリセルアレイ領域１０１の上方に、第２の基板１０を形成する。第２の基板１０については、レーザーによって選択的にＳｉ半導体を形成する方法や、所望のマスクを用いてパターニングをしてＳｉ半導体を形成する。続いて、第２の基板１０のＲｅＲＡＭメモリセルアレイ領域２０１に、ＲｅＲＡＭのメモリセルトランジスタ１１を形成する。なお、ここで作成する第２の基板１０は、インゴット法で形成される第１の基板１に比べて、結晶欠陥が多くなるのは不可避であるが、ＲｅＲＡＭのメモリセルトランジスタ１１は、ＯＦＦ特性の低いリーク性能よりも、ＯＮ特性の高い駆動電流が重視されるので、所望の特性を実現できる。ＲｅＲＡＭの駆動を制御する回路は、第１の基板１上に形成されているので、デバイス動作上問題ない。また、ここでは、次の工程で説明するように、ＲｅＲＡＭ周辺回路領域２０２では、第２の配線９と第３の配線１４とを接続する第３Ｂのコンタクトプラグ１３を形成できるように、その部分には第２の基板１０を形成しない、もしくは、第２の基板１０が除去できてさえすればよい。
【００６３】
次に、図６Ｃの（ｈ）に示すように、ＲｅＲＡＭのメモリセルトランジスタ１１を被覆する層間絶縁層を形成し、これを貫通してＲｅＲＡＭのメモリセルトランジスタ１１の主電極に接続される第３Ａのコンタクトプラグ１２、及び、第２の配線９に接続される第３Ｂのコンタクトプラグ１３を形成する。更に、その層間絶縁層上に、第３Ａのコンタクトプラグ１２及び第３Ｂのコンタクトプラグ１３に接続される第３の配線１４を形成する。
【００６４】
次に、図６Ｄの（ｉ）に示すように、第３の配線１４を被覆する層間絶縁層を形成した後に、ＲｅＲＡＭメモリセルアレイ領域２０１において、第３Ａのコンタクトプラグ１２の上に、その層間絶縁層を貫通する第４Ａのコンタクトプラグ１５を形成する。更に、第４Ａのコンタクトプラグ１５上に、下部電極、抵抗変化層及び上部電極で構成される抵抗変化素子１６を形成する。
【００６５】
最後に、図６Ｅの（ｊ）に示すように、抵抗変化素子１６を被覆する層間絶縁層を形成し、その層間絶縁層中に、抵抗変化素子１６に接続される第４Ｂのコンタクトプラグ１７、及び、第３の配線１４に接続される第４Ｃのコンタクトプラグ１８を形成する。更に、その層間絶縁層上に、これらのコンタクトプラグに接続される第４の配線１９を形成して、半導体記憶装置１０００が完成する。
【００６６】
以上のように、本実施の形態における半導体記憶装置１０００の製造方法は、主要な工程として、（１）第１の基板１上の第１領域（ＮＡＮＤフラッシュ周辺回路領域１０２）にＮＡＮＤフラッシュ部の周辺回路用トランジスタを形成する工程と、（２）第１の基板１上の第２領域（ＮＡＮＤフラッシュメモリセルアレイ領域１０１）にＮＡＮＤフラッシュ部のメモリセル用トランジスタを形成する工程と、（３）第１の基板１上の第２領域（ＮＡＮＤフラッシュメモリセルアレイ領域１０１）にＮＡＮＤフラッシュ部の選択トランジスタを形成する工程と、（４）第１の基板１上の第３領域（ＲｅＲＡＭ周辺回路領域２０２）にＲｅＲＡＭ部の周辺回路用トランジスタを形成する工程と、（５）第１領域（ＮＡＮＤフラッシュ周辺回路領域１０２）の上方に、ＮＡＮＤフラッシュ部の周辺回路用配線（第１の配線７）を形成する工程と、（６）第２領域（ＮＡＮＤフラッシュメモリセルアレイ領域１０１）の上方に、ＮＡＮＤフラッシュ部の配線（第２の配線９）を形成する工程と、（７）第２領域の上方及びＮＡＮＤフラッシュ部のメモリセル５及び配線上に、ＲｅＲＡＭ部のメモリセル（メモリセルトランジスタ１１、抵抗変化素子１６等）及び配線（第３の配線１４）を形成する工程と、（８）第３領域の上方に、ＲｅＲＡＭ部の周辺回路用配線（第１の配線７、第２の配線９、第３の配線１４等）を形成する工程とを含む。
【００６７】
そして、本実施の形態では、ＲｅＲＡＭメモリセルは１Ｔ１Ｒで構成されるので、ＲｅＲＡＭ部のメモリセル及び配線を形成する工程は、（１）第２の基板１０を形成する工程と、（２）第２の基板１０上にＲｅＲＡＭ部のメモリセル用トランジスタ（メモリセルトランジスタ１１）を形成する工程と、（３）ＲｅＲＡＭ部の抵抗変化素子（抵抗変化素子１６）を形成する工程とを含む。
【００６８】
このような製造方法により、本実施の形態における半導体記憶装置１０００、つまり、ＳＳＤモジュールやメモリカード等の記憶機器への適用が可能な低消費電力で小型化及び高速動作に優れた、抵抗変化型不揮発性記憶装置とＮＡＮＤフラッシュメモリ型不揮発性記憶装置との混載チップが製造される。
【００６９】
なお、本実施の形態の半導体記憶装置１０００には図示しなかったが、混載ＲｅＲＡＭプロセスなどと同様に、上記のＮＡＮＤフラッシュ及びＲｅＲＡＭ以外の領域にＳＯＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）であるシステムＬＳＩ（ＳＳＤモジュールやメモリカードであれば、コントローラ）などを形成してもかまわない。つまり、本発明は、本実施の形態における半導体記憶装置を備えるＳＳＤモジュールやメモリカード等の記憶機器として実現してもよい。そのときに、本実施の形態における半導体記憶装置に各種プロセッサ等の回路を組み込んでもよい。
【００７０】
以上の製造方法により、ＲｅＲＡＭ及びＮＡＮＤフラッシュをそれぞれ単独に形成した場合と同様に、ＲｅＲＡＭの低消費電力性と高速性、ＮＡＮＤフラッシュの大記憶容量などの強みを活かしたワンチップの不揮発性の半導体記憶装置を実現することができる。その理由は、動作を制御するのに必要なメモリの周辺回路用のトランジスタ及び結晶欠陥に敏感なＮＡＮＤフラッシュ用メモリセルトランジスタは、安定で結晶欠陥の少ない第１の基板１上に形成し、高い駆動電流とスイッチ特性のみでかまわないＲｅＲＡＭ用メモリセルトランジスタは、第２の基板１０に形成しているからである。また、ＲｅＲＡＭの抵抗変化素子の形成に熱バジェットが少ないことを利用して、ＮＡＮＤフラッシュ部の上方（より上層）に面積的な主要部となるＲｅＲＡＭメモリセルアレイを配置することで、大幅な面積の削減が可能になる。これにより、スタックのパッケージ技術の必要がない薄型で小面積な半導体記憶装置を実現することができる。
【００７１】
（実施の形態２）
本発明の実施の形態２に係る半導体記憶装置は、第１の基板と、第１の基板上に形成され、複数のＮＡＮＤフラッシュメモリセルを有するＮＡＮＤフラッシュメモリセルアレイ、及び、ＮＡＮＤフラッシュメモリセルアレイ用の周辺回路であるＮＡＮＤフラッシュ周辺回路を含むＮＡＮＤフラッシュ部と、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ、及び、ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を含むＲｅＲＡＭ部とを備える。ここで、ＲｅＲＡＭメモリセルアレイは、ＮＡＮＤフラッシュ部よりも上層に形成されている。そして、ＮＡＮＤフラッシュ周辺回路及びＲｅＲＡＭ周辺回路は、第１の基板上の領域であって、ＮＡＮＤフラッシュメモリセルアレイよりも周縁の領域に形成されている。さらに、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子に加え、複数の電流制御素子を有するクロスポイント型メモリセルアレイである。つまり、本実施の形態では、ＲｅＲＡＭメモリセルは、１個の電流制御素子（例えば、双方向ダイオード）と１個の抵抗変化素子とが直列接続されて構成されるクロスポイント型である。
【００７２】
以上の構成により、ＲｅＲＡＭやＮＡＮＤフラッシュをそれぞれ単独に形成した場合と同様に、ＲｅＲＡＭの低消費電力性と高速性、ＮＡＮＤフラッシュの大記憶容量などの強みを活かしたワンチップの不揮発性の半導体記憶装置を実現することができる。また、ＮＡＮＤフラッシュ部の上方（より上層）に、面積的な主要部となるクロスポイント型ＲｅＲＡＭメモリセルアレイを多層化できることで、容量を増加させることも実現できた上に、チップ面積としては大幅な面積の削減が可能になる。
【００７３】
以下、本実施の形態における半導体記憶装置の構成の具体例として、図７Ａ及び図７Ｂを用いて説明する。図７Ａは、本発明の実施の形態２における半導体記憶装置２０００の構成例を示す断面図である。図７Ｂは、その平面図である。
【００７４】
本発明の実施の形態２における半導体記憶装置２０００の構成について、本発明の実施の形態１における半導体記憶装置１０００との違いは、ＲｅＲＡＭのメモリセルアレイのスイッチング素子がメモリセルトランジスタでなく、電流制御素子（例えば、双方向ダイオード）になっている点である。つまり、本実施の形態では、実施の形態１においてメモリセルトランジスタと抵抗変化素子とで構成されるメモリセルが、抵抗変化素子と電流制御素子とで構成されるクロスポイント型メモリセルに置き換えられている。このため、メモリセルトランジスタを要しないことから、実施の形態１に必要であった第２の基板１０を必要としない。この点で、本実施の形態における半導体記憶装置２０００は、その構造がより簡単である。ＮＡＮＤフラッシュ部の構造及びＮＡＮＤフラッシュ領域とＲｅＲＡＭ領域の平面図は、実施の形態１と同様である。
【００７５】
この半導体記憶装置２０００は、第１の基板１上に、ＮＡＮＤフラッシュメモリセルアレイ領域１０１、ＮＡＮＤフラッシュ周辺回路領域１０２及びＲｅＲＡＭ周辺回路領域２０２の３つの領域を有する。更に、ＮＡＮＤフラッシュ部よりも上層（本実施の形態では、ＮＡＮＤフラッシュメモリセルアレイ領域１０１とＮＡＮＤフラッシュ周辺回路領域１０２の上方）に、ＲｅＲＡＭメモリセルアレイ領域２０１が配置される。つまり、本実施の形態では、実施の形態１と同様に、ＲｅＲＡＭメモリセルアレイ領域２０１は、ＮＡＮＤフラッシュメモリセルアレイ領域１０１の上方、及び、ＮＡＮＤフラッシュ周辺回路領域１０２の上方に位置している。また、ＲｅＲＡＭ周辺回路領域２０２は、第１の基板１上の位置であって、ＮＡＮＤフラッシュ周辺回路領域１０２よりも周縁に位置している。なお、図７Ｂに示されるように、半導体記憶装置２０００を上方から平面視したときのＮＡＮＤフラッシュメモリセルアレイ領域１０１、ＮＡＮＤフラッシュ周辺回路領域１０２、ＲｅＲＡＭメモリセルアレイ領域２０１及びＲｅＲＡＭ周辺回路領域２０２の位置は、図５Ｂに示される実施の形態１と同じである。
【００７６】
図７Ａに示されるように、ＮＡＮＤフラッシュメモリセルアレイ領域１０１の第１の基板１上にはＮＡＮＤフラッシュのメモリセル５と選択トランジスタ４が、ＮＡＮＤフラッシュ周辺回路領域１０２の第１の基板１上には、ＮＡＮＤフラッシュの周辺回路用トランジスタ３が、ＲｅＲＡＭ周辺回路領域２０２の第１の基板１上には、ＲｅＲＡＭの周辺回路用トランジスタ２が形成されている。
【００７７】
上記各種トランジスタ（メモリセル５、選択トランジスタ４、周辺回路用トランジスタ３、周辺回路用トランジスタ２）を覆う層間絶縁層中には、第１の基板１上の各トランジスタの主電極に接続される第１のコンタクトプラグ６が形成され、さらに、第１のコンタクトプラグ６上には、これに接続される第１の配線（第１の配線層）７が形成されている。ＮＡＮＤフラッシュメモリセルアレイ領域１０１においては、第１のコンタクトプラグ６の上に、ワード線やビット線に接続される第１の配線７が形成されている。
【００７８】
一方、ＮＡＮＤフラッシュ周辺回路領域１０２及びＲｅＲＡＭ周辺回路領域２０２では、第１の配線７を覆う層間絶縁層中に、第１の配線７に接続される第２のコンタクトプラグ８が形成されている。さらに、この第２のコンタクトプラグ８上に、これらに接続される第２の配線（第２の配線層）９が形成されている。以上の説明した構成要素で、ＮＡＮＤフラッシュ部は装置として完成している。
【００７９】
ＮＡＮＤフラッシュメモリセルアレイ領域１０１とＮＡＮＤフラッシュ周辺回路領域１０２の上方には、クロスポイント型のＲｅＲＡＭメモリセルアレイが形成されるＲｅＲＡＭメモリセルアレイ領域２０１が配置されている。ＲｅＲＡＭメモリセルアレイ領域２０１においては、層間絶縁層を介して、第２の配線９と第３の配線（第３の配線層）１４とが形成され、その上に第４Ａのコンタクトプラグ１５と第１層の抵抗変化素子１６とが形成されている。
【００８０】
第１層のクロスポイント型メモリセル２０は、抵抗変化素子及び電流制御素子を構成する下部電極、電流制御層、抵抗変化層及び上部電極で構成され、非線形な電流電圧特性、つまり、ダイオード特性機能を有する。これらのクロスポイント型メモリセル２０上には、これに接続される、第３の配線１４と、第３の配線１４に直交する第４の配線（第４の配線層）１９とが形成されている。この第４の配線１９の上に、第５Ａのコンタクトプラグ２１と第２層のクロスポイント型メモリセル２２とが形成されている。
【００８１】
第２層のクロスポイント型メモリセル２２も、抵抗変化素子及び電流制御素子を構成する下部電極、電流制御層、抵抗変化層及び上部電極で構成され、第１層と同様に、非線形な電流電圧特性、つまり、ダイオード特性機能を有する。これらの第２層のクロスポイント型メモリセル２２上には、これに接続される、第４の配線１９と、第４の配線１９に直交する第５の配線（第５の配線層）２４とが形成されている。なお、ここでは、クロスポイント型メモリセル（上下の配線の交差点に、抵抗変化素子と電流制御素子とが接続されたメモリセル）として、プレーナ構造を例示したが、ホール型であってもかまわない。ＲｅＲＡＭメモリセルアレイ領域２０１においては、第３の配線１４と第４の配線１９とが直交し、また第４の配線１９と第５の配線２４とが直交する。これがクロスポイント型と呼ばれる所以である。
【００８２】
一方、ＲｅＲＡＭ周辺回路領域２０２では、第２の配線９を覆う層間絶縁層中に、第２の配線９に接続される第３Ｂのコンタクトプラグ１３が形成されている。第３Ｂのコンタクトプラグ１３上には第３の配線１４が形成されている。第３の配線１４を覆う層間絶縁層中には、この第３の配線１４に接続される第４Ｃのコンタクトプラグ１８が形成され、さらに、第４Ｃのコンタクトプラグ１８上に、これに接続される第４の配線１９が形成されている。同様に、第４の配線１９を覆う層間絶縁層中には、第４の配線１９に接続される第５Ｃのコンタクトプラグ２３が形成され、さらに、第５Ｃのコンタクトプラグ２３の上に第５の配線２４が形成されている。ＲｅＲＡＭ周辺回路領域２０２では、第３の配線１４、第４の配線１９及び第５の配線２４は所望のレイアウトに配置されているものである。したがって、これらの配線は、すべてが直交する必要はなく、また、配線の一部の領域が他の配線と並行に配置されていてもかまわない。
【００８３】
以上のように、本実施の形態における半導体記憶装置２０００は、第１の基板１上に形成され、複数のＮＡＮＤフラッシュのメモリセル５を有するＮＡＮＤフラッシュメモリセルアレイ（メモリセル５、選択トランジスタ４等）、及び、ＮＡＮＤフラッシュメモリセルアレイ用の周辺回路であるＮＡＮＤフラッシュ周辺回路（周辺回路用トランジスタ３等）を含むＮＡＮＤフラッシュ部と、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ（第１層のクロスポイント型メモリセル２０、第２層のクロスポイント型メモリセル２２）、及び、ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路（周辺回路用トランジスタ２等）を含むＲｅＲＡＭ部とを備える。そして、ＲｅＲＡＭメモリセルアレイは、ＮＡＮＤフラッシュ部よりも上層に形成され、ＮＡＮＤフラッシュ周辺回路及びＲｅＲＡＭ周辺回路は、第１の基板１上の領域であって、ＮＡＮＤフラッシュメモリセルアレイよりも周縁の領域に形成されている。これにより、ＮＡＮＤフラッシュ部の上方（より上層）に、面積的な主要部となるＲｅＲＡＭメモリセルアレイが配置されるので、大幅に面積が削減された半導体記憶装置が実現され、ＳＳＤモジュールやメモリカード等の記憶機器への適用が可能な、低消費電力で小型化及び高速動作に優れた、抵抗変化型不揮発性記憶装置とＮＡＮＤフラッシュメモリ型不揮発性記憶装置との混載チップが実現される。
【００８４】
なお、本実施の形態では、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子に加え、複数の電流制御素子を有するクロスポイント型メモリセルアレイである。
【００８５】
次に、以上のように構成された本実施の形態における半導体記憶装置２０００の製造方法について説明する。図８Ａから図８Ｅは、本発明の実施の形態２における半導体記憶装置２０００の製造方法を示す、半導体記憶装置２０００の断面図である。図８Ａに示される工程以前の工程は、図６Ａの（ａ）〜図６Ｂの（ｆ）と同様であるので、説明を省略する。
【００８６】
まず、図８Ａに示すように、第１の基板１上のＮＡＮＤフラッシュメモリセルアレイ領域１０１とＮＡＮＤフラッシュ周辺回路領域１０２には、ＮＡＮＤフラッシュが形成されている。その外側（周縁）のＲｅＲＡＭ周辺回路領域２０２には、ＲｅＲＡＭの周辺回路用トランジスタ２が形成されている。この上に、全体を被覆する層間絶縁層を形成し、ＲｅＲＡＭ周辺回路領域２０２において、第２の配線９と接続される第３Ｂのコンタクトプラグ１３と形成する。また、これに接続する第３の配線１４を、ＲｅＲＡＭ周辺回路領域２０２に加えて、ＲｅＲＡＭメモリセルアレイ領域２０１にも形成する。
【００８７】
次に、図８Ｂに示すように、ＲｅＲＡＭメモリセルアレイ領域２０１において、第３の配線１４の上に、層間絶縁層を貫通する第４Ａのコンタクトプラグ１５を形成する。更に、第４Ａのコンタクトプラグ１５上に、下部電極、電流制御層、抵抗変化層及び上部電極で構成される第１層のクロスポイント型メモリセル２０を形成する。
【００８８】
次に、図８Ｃに示すように、まず、ＲｅＲＡＭ周辺回路領域２０２において、第３の配線１４上に第４Ｃのコンタクトプラグ１８を形成する。更に、この第４Ｃのコンタクトプラグ１８と第１層のクロスポイント型メモリセル２０とに接続される第４の配線１９を形成する。
【００８９】
次に、図８Ｄに示すように、ＲｅＲＡＭメモリセルアレイ領域２０１において、第４の配線１９の上に、層間絶縁層を貫通する第５Ａのコンタクトプラグ２１を形成する。更に、第５Ａのコンタクトプラグ２１上に、下部電極、電流制御層、抵抗変化層及び上部電極で構成される第２層のクロスポイント型メモリセル２２を形成する。
【００９０】
最後に、図８Ｅに示すように、まず、ＲｅＲＡＭ周辺回路領域２０２において、第４の配線１９上に第５Ｃのコンタクトプラグ２３を形成する。更に、この第５Ｃのコンタクトプラグ２３と第２層のクロスポイント型メモリセル２２とに接続される第５の配線２４を形成して、半導体記憶装置２０００が完成する。
【００９１】
以上のように、本実施の形態における半導体記憶装置２０００の製造方法は、主要な工程として、（１）第１の基板１上の第１領域（ＮＡＮＤフラッシュ周辺回路領域１０２）にＮＡＮＤフラッシュ部の周辺回路用トランジスタを形成する工程と、（２）第１の基板１上の第２領域（ＮＡＮＤフラッシュメモリセルアレイ領域１０１）にＮＡＮＤフラッシュ部のメモリセル用トランジスタを形成する工程と、（３）第１の基板１上の第２領域（ＮＡＮＤフラッシュメモリセルアレイ領域１０１）にＮＡＮＤフラッシュ部の選択トランジスタを形成する工程と、（４）第１の基板１上の第３領域（ＲｅＲＡＭ周辺回路領域２０２）にＲｅＲＡＭ部の周辺回路用トランジスタを形成する工程と、（５）第１領域（ＮＡＮＤフラッシュ周辺回路領域１０２）の上方に、ＮＡＮＤフラッシュ部の周辺回路用配線（第１の配線７）を形成する工程と、（６）第２領域（ＮＡＮＤフラッシュメモリセルアレイ領域１０１）の上方に、ＮＡＮＤフラッシュ部の配線（第２の配線９）を形成する工程と、（７）第２領域の上方及びＮＡＮＤフラッシュ部のメモリセル５及び配線上に、ＲｅＲＡＭ部のメモリセル（１層のクロスポイント型メモリセル２０、第２層のクロスポイント型メモリセル２２）及び配線（第３の配線１４、第４の配線１９、第５の配線２４）を形成する工程と、（８）第３領域の上方に、ＲｅＲＡＭ部の周辺回路用配線（第１の配線７、第２の配線９、第３の配線１４、第４の配線１９、第５の配線２４）を形成する工程とを含む。
【００９２】
そして、本実施の形態では、ＲｅＲＡＭメモリセルはクロスポイント型であるので、ＲｅＲＡＭ部のメモリセル及び配線を形成する工程では、抵抗変化素子と電流制御素子とで構成されるクロスポイント型メモリセルを形成する。
【００９３】
このような製造方法により、本実施の形態における半導体記憶装置２０００、つまり、ＳＳＤモジュールやメモリカード等の記憶機器への適用が可能な、低消費電力で小型化及び高速動作に優れた、抵抗変化型不揮発性記憶装置とＮＡＮＤフラッシュメモリ型不揮発性記憶装置との混載チップが製造される。
【００９４】
なお、本実施の形態の半導体記憶装置２０００には図示しなかったが、混載ＲｅＲＡＭプロセスなどと同様に、上記のＮＡＮＤフラッシュ及びＲｅＲＡＭ以外の領域にＳＯＣであるシステムＬＳＩ（ＳＳＤモジュールやメモリカードであれば、コントローラ）などを形成してもかまわない。つまり、本発明は、本実施の形態における半導体記憶装置を備えるＳＳＤモジュールやメモリカード等の記憶機器として実現してもよい。そのときに、本実施の形態における半導体記憶装置に各種プロセッサ等の回路を組み込んでもよい。
【００９５】
また、本装置では、ＲｅＲＡＭのメモリセルの多層化は２層としたが、必要に応じて１層でも３層以上でもかまわない。
【００９６】
以上の製造方法により、ＲｅＲＡＭ及びＮＡＮＤフラッシュをそれぞれ単独に形成した場合と同様に、ＲｅＲＡＭの低消費電力性と高速性、ＮＡＮＤフラッシュの大記憶容量などの強みを活かしたワンチップの不揮発性の半導体記憶装置を実現することができる。その理由は、動作を制御するのに必要なメモリの周辺回路用のトランジスタは、安定で結晶欠陥の少ない第１の基板１上に形成し、高い駆動電流とスイッチ特性のみでかまわないＲｅＲＡＭのスイッチング素子として、抵抗変化素子に接続しダイオード特性を有する電流制御素子を組み込んだからである。また、ＲｅＲＡＭの抵抗変化素子の形成に熱バジェットが少ないことも利用して、ＮＡＮＤフラッシュ部の上方（より上層）に面積的な主要部となるＲｅＲＡＭメモリセルアレイを配置することで、大幅な面積の削減が可能になる。これにより、スタックのパッケージ技術の必要がない薄型を小面積で形成することができる。さらに、メモリセルトランジスタを必要としないＲｅＲＡＭメモリセルにおいては、多層化をすることで、ＲｅＲＡＭ部のメモリを大容量化することもできる。
【００９７】
以上、本発明の複数の態様に係る半導体記憶装置、その製造方法及び記憶機器について、第１の実装例、第２の実装例、実施の形態１及び２に基づいて説明したが、本発明は、これらの第１の実装例、第２の実装例、実施の形態１及び２に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれらの第１の実装例、第２の実装例、実施の形態１及び２に施したものや、異なる実装例及び実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
【００９８】
たとえば、実施の形態１及び２では、ＲｅＲＡＭメモリセルアレイ領域２０１は、半導体記憶装置を上方から平面視したときに、ＮＡＮＤフラッシュメモリセルアレイ領域１０１とＮＡＮＤフラッシュ周辺回路領域１０２とを合わせた領域に一致したが、このような領域の広さ及び位置に限定されない。
【００９９】
図９は、本発明の半導体記憶装置のレイアウトのバリエーションを示す図である。半導体記憶装置を上方から平面視したときに、ＲｅＲＡＭメモリセルアレイ領域２０１は、図９の（ａ）に示されるように、ＮＡＮＤフラッシュメモリセルアレイ領域１０１と一致してもよいし、図９の（ｂ）に示されるように、ＮＡＮＤフラッシュメモリセルアレイ領域１０１の一部の領域であってもよい。また、ＲｅＲＡＭメモリセルアレイ領域２０１は、図９の（ｃ）に示されるように、ＮＡＮＤフラッシュメモリセルアレイ領域１０１の一部とＮＡＮＤフラッシュ周辺回路領域１０２の一部とを含む領域であってもよいし、図９の（ｄ）に示されるように、ＮＡＮＤフラッシュメモリセルアレイ領域１０１の全てとＮＡＮＤフラッシュ周辺回路領域１０２の一部とを含む領域であってもよい。さらに、ＲｅＲＡＭメモリセルアレイ領域２０１は、図９の（ｅ）に示されるように、ＮＡＮＤフラッシュメモリセルアレイ領域１０１の全てとＮＡＮＤフラッシュ周辺回路領域１０２の一部とＲｅＲＡＭ周辺回路領域２０２の一部とを含む領域であってもよいし、図９の（ｆ）に示されるように、ＮＡＮＤフラッシュメモリセルアレイ領域１０１の全てとＮＡＮＤフラッシュ周辺回路領域１０２の全てとＲｅＲＡＭ周辺回路領域２０２の一部とを含む領域であってもよい。これらのいずれの位置関係（ＲｅＲＡＭメモリセルアレイ領域２０１の大きさと位置）を選択するかは、ＲｅＲＡＭメモリセルアレイ領域２０１に必要とされる記憶容量及び周辺回路との接続関係等により、決定すればよい。
【０１００】
また、ＲｅＲＡＭ周辺回路領域２０２は、第１の基板１上において、ＮＡＮＤフラッシュメモリセルアレイ領域１０１よりも周縁であればよく、必ずしも、全ての箇所がＮＡＮＤフラッシュ周辺回路領域１０２よりも周縁でなくてもよい。たとえば、ＲｅＲＡＭ周辺回路領域２０２の一部がＮＡＮＤフラッシュ周辺回路領域１０２の内部に形成されていてもよい。
【産業上の利用可能性】
【０１０１】
本発明は、ＮＡＮＤフラッシュとＲｅＲＡＭとが混載されたワンチップの半導体記憶装置、その製造方法及び記憶機器であり、高速で安定動作し、低消費電力に優れ、更に大容量なデータの保存が可能なメモリであるので、ＳＳＤモジュールやメモリカード等の記憶機器に用いられる半導体記憶装置として、特に有用である。
【符号の説明】
【０１０２】
１  第１の基板
２  ＲｅＲＡＭの周辺回路用トランジスタ
３  ＮＡＮＤフラッシュの周辺回路用トランジスタ
４  ＮＡＮＤフラッシュの選択トランジスタ
５  ＮＡＮＤフラッシュのメモリセル（ＮＡＮＤフラッシュメモリセル）
６  第１のコンタクトプラグ
７  第１の配線（第１の配線層）
８  第２のコンタクトプラグ
９  第２の配線（第２の配線層）
１０  第２の基板
１１  ＲｅＲＡＭのメモリセルトランジスタ
１２  第３Ａのコンタクトプラグ
１３  第３Ｂのコンタクトプラグ
１４  第３の配線（第３の配線層）
１５  第４Ａのコンタクトプラグ
１６  抵抗変化素子
１７  第４Ｂのコンタクトプラグ
１８  第４Ｃのコンタクトプラグ
１９  第４の配線（第４の配線層）
２０  第１層のクロスポイント型メモリセル（抵抗変化素子＋電流制御素子）
２１  第５Ａのコンタクトプラグ
２２  第２層のクロスポイント型メモリセル（抵抗変化素子＋電流制御素子）
２３  第５Ｃのコンタクトプラグ
２４  第５の配線（第５の配線層）
３０、４０、４５  ＳＳＤモジュール
３１、３６  ＮＡＮＤフラッシュ（ＮＡＮＤフラッシュメモリ）
３２、３７  キャッシュメモリ
３３、３８  コントローラ
３５、５０、５５  メモリカード
４２、４７、５１、５６  半導体記憶装置
１０１  ＮＡＮＤフラッシュメモリセルアレイ領域
１０２  ＮＡＮＤフラッシュ周辺回路領域
２０１  ＲｅＲＡＭメモリセルアレイ領域
２０２  ＲｅＲＡＭ周辺回路領域
１０００  本発明の実施の形態１における半導体記憶装置
２０００  本発明の実施の形態２における半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
2014116516.tif 000009
【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９】
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