(57)【要約】【課題】オーバードライブを制御するための回路規模を小さくする。【解決手段】複数のセンスアンプ回路と、複数のセンスアンプ回路に共通に接続される電源線と、スイッチ回路と、電源線にスイッチ回路を介して接続された第１の出力端子を有し、第１の出力端子を第１の電圧に安定化する第１の電圧発生回路と、電源線に電気的に接続された第２の出力端子を有し、少なくともスイッチ回路がオフである間に第２の出力端子を第１の電圧よりも小さい第２の電圧に安定化する第２の電圧発生回路と、を備え、スイッチ回路は、プリチャージコマンドに応じてオンとされ、アクティブコマンドに応じてオフとされる。【選択図】図２
2014071933.tif 000002
【特許請求の範囲】
【請求項１】
複数のセンスアンプ回路と、
前記複数のセンスアンプ回路に共通に接続される電源線と、
スイッチ回路と、
前記電源線に前記スイッチ回路を介して接続された第１の出力端子を有し、前記第１の出力端子を第１の電圧に安定化する第１の電圧発生回路と、
前記電源線に電気的に接続された第２の出力端子を有し、少なくとも前記スイッチ回路がオフである間に前記第２の出力端子を前記第１の電圧よりも小さい第２の電圧に安定化する第２の電圧発生回路と、
を備え、
前記スイッチ回路は、プリチャージコマンドに応じてオンとされ、アクティブコマンドに応じてオフとされる半導体装置。
【請求項２】
複数のメモリセルを含むメモリセルアレイ領域及び前記メモリセルアレイ領域の外側の周辺領域を更に備え、
前記複数のセンスアンプ回路及び前記電源線は、前記メモリセルアレイ領域に設けられ、
前記第１及び第２の電圧発生回路並びに前記スイッチ回路は、前記周辺領域に設けられる請求項１に記載の半導体装置。
【請求項３】
前記第１の出力端子に接続され、前記スイッチ回路がオフとなる間に前記第１の電圧発生回路によって前記第１の電圧に充電される第１の補償容量を更に備える請求項２に記載の半導体装置。
【請求項４】
前記第２の電圧発生回路は、前記プリチャージコマンドに応じて非活性とされ、
前記電源線は、前記スイッチ回路が前記プリチャージコマンドに応じてオンとなる期間に前記第１の電圧発生回路によって前記第１の電圧にプリチャージされる請求項３に記載の半導体装置。
【請求項５】
前記第２の出力端子に接続され、前記第１の補償容量よりも容量値が小さい第２の補償容量を更に備える請求項４に記載の半導体装置。
【請求項６】
一つの前記電源線に対して、前記第１および第２の電圧発生回路と前記スイッチ回路とを複数備える請求項４に記載の半導体装置。
【請求項７】
前記第１の電圧発生回路の個数が前記第２の電圧発生回路の個数よりも多い請求項６に記載の半導体装置。
【請求項８】
前記スイッチ回路は、一端が前記第１の出力端子に接続され、他端が前記第２の出力端子に接続されるトランジスタである請求項１に記載の半導体装置。
【請求項９】
前記複数のセンスアンプ回路の各々は、対応するビット線に接続されるセンスアンプ部、並びに、前記センスアンプ部及び前記電源線の間に接続される他のトランジスタを有する請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、複数のセンスアンプ回路を備える半導体装置に係る。
【背景技術】
【０００２】
ダイナミック型メモリ(DRAM：Dynamic Random Access Memory)において、メモリセルからの微小信号データの増幅、読み出し及びリストアを行うビット線センスアンプの読み出し速度を改善するために、セルデータ増幅の初期にビット線センスアンプの駆動にリストア電位より高い電圧（オーバードライブ電圧）を使用し、高速にデータ増幅を行うオーバードライブ方式が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２２８９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は本発明において与えられる。
【０００５】
ところで、特許文献１のようなオーバードライブ方式では、オーバードライブ電圧を伝送する一つの配線と、オーバードライブ電圧よりも低い電圧を伝送する他の配線と、複数のセンスアンプ回路毎に設けられ、これら二つの配線に対応してセンスアンプ回路の電源電圧を制御する二つのトランジスタとが必要である。このため、オーバードライブを制御するための回路規模が大きくなってしまう。
【課題を解決するための手段】
【０００６】
本発明の１つのアスペクト（側面）に係る半導体装置は、複数のセンスアンプ回路と、複数のセンスアンプ回路に共通に接続される電源線と、スイッチ回路と、電源線にスイッチ回路を介して接続された第１の出力端子を有し、第１の出力端子を第１の電圧に安定化する第１の電圧発生回路と、電源線に電気的に接続された第２の出力端子を有し、少なくともスイッチ回路がオフである間に第２の出力端子を第１の電圧よりも小さい第２の電圧に安定化する第２の電圧発生回路と、を備え、スイッチ回路は、プリチャージコマンドに応じてオンとされ、アクティブコマンドに応じてオフとされる。
【発明の効果】
【０００７】
本発明によれば、オーバードライブを制御するための回路規模を小さくすることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施例に係る半導体装置の構成を示すブロック図である。
【図２】本発明の一実施例に係るメモリセルアレイ領域ＭＡと配線ＶＡＲＹ０のレイアウトを模式的に示す図である。
【図３】本発明の一実施例に係るセンスアンプ回路の回路図である。
【図４】本発明の一実施例に係るタイミング制御回路の回路図である。
【図５】本発明の一実施例に係る内部電圧発生回路の回路図である。
【図６】本発明の一実施例に係るアレイ電圧発生回路の回路図である。
【図７】本発明の一実施例に係るビット線およびアレイ電圧発生回路の各部の動作波形を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１０】
本発明の一実施形態に係る半導体装置は、複数のセンスアンプ回路（図２のＳＡに配置）と、複数のセンスアンプ回路に共通に接続される電源線（図２のＶＡＲＹ０）と、スイッチ回路（図２のＭ１０）と、電源線にスイッチ回路を介して接続された第１の出力端子（図２のＡ）を有し、第１の出力端子を第１の電圧に安定化する第１の電圧発生回路（図２の３１）と、電源線に電気的に接続された第２の出力端子（図２のＢ）を有し、少なくともスイッチ回路がオフである間に第２の出力端子を第１の電圧よりも小さい第２の電圧に安定化する第２の電圧発生回路（図２の３２）と、を備え、スイッチ回路は、プリチャージコマンド（図７のＰＲＥに相当）に応じてオンとされ、アクティブコマンド（図７のＡＣＴに相当）に応じてオフとされる。
【００１１】
以上のような半導体装置によれば、第１のコマンドに応じてオンとなり、第２のコマンドに応じてオフとなるスイッチ回路によって、複数のセンスアンプ回路に対して共通に接続される電源線の電圧を第１の電圧（オーバードライブ電圧に相当）若しくは第２の電圧に安定化している。つまり、第１及び第２の電圧が供給される電源線を共通にしてオーバードライブを制御している。したがって、オーバードライブ方式を用いる半導体装置において、オーバードライブを制御するための回路規模を小さくすることができる。
【００１２】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１３】
図１は、本発明の一実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であって、アドレス・コマンドデコード回路１１、記憶部１２、タイミング制御回路１３、電圧制御回路１４、データアンプ回路１５、データ入出力回路１６、内部クロック発生回路１７、内部電圧発生回路１８を備える。記憶部１２は、複数のメモリバンク（以下、単にバンクと称する）ＢＡＮＫ０〜ＢＡＮＫ７によって構成され、各バンクのそれぞれは、メモリセルアレイ領域ＭＡ、ロウデコーダＲＤ、カラムデコーダＣＤを備える。電圧制御回路１４は、複数のバンクＢＡＮＫ０〜ＢＡＮＫ７にそれぞれ対応するアレイ電圧発生回路２０〜２７を備える。
【００１４】
アドレス・コマンドデコード回路１１は、外部からアドレス信号ＡＤＤ０〜ＡＤＤ１３、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、バンクアドレス信号ＢＡを入力してデコードしてバッファリングし、記憶部１２とタイミング制御回路１３とに出力する。
【００１５】
ロウデコーダＲＤは、アドレス・コマンドデコード回路１１が出力するアドレス信号をデコードして得られるロウアドレスをメモリセルアレイ領域ＭＡに与える。カラムデコーダＣＤは、アドレス・コマンドデコード回路１１が出力するアドレス信号をデコードして得られるカラムアドレスをメモリセルアレイ領域ＭＡに与える。メモリセルアレイ領域ＭＡにおいて、カラムアドレスで指定されるビット線ＢＬとロウアドレスとで指定されるワード線ＷＬの交点に対応するメモリセルＭＣがアクセスされる。
【００１６】
タイミング制御回路１３は、アドレス・コマンドデコード回路１１が出力する内部コマンド信号に応じてタイミング制御信号を電圧制御回路１４に出力する。
【００１７】
電圧制御回路１４は、タイミング制御回路１３が発生するタイミング制御信号を受けてメモリセルアレイ領域ＭＡ内の電源電圧となるメモリアレイ電圧をメモリセルアレイＭＡに供給する。電圧制御回路１４は、バンクＢＡＮＫ０〜７に其々対応するアレイ電圧発生回路２０〜２７を有し、各バンクのメモリセルアレイ領域ＭＡには、対応するアレイ電圧発生回路２０〜２７からそれぞれ配線ＶＡＲＹ０〜７を介してメモリアレイ電圧が供給される。例えば、メモリバンクＢＡＮＫ０のメモリセルアレイ領域ＭＡは、アレイ電圧発生回路２０から配線ＶＡＲＹ０を介してメモリアレイ電圧が供給される。
【００１８】
データアンプ回路１５は、記憶部１２とデータ入出力回路１６間にあって入出力データをバッファリングする。データ入出力回路１６は、ＤＱ端子ＤＱ０〜ＤＱｎから入力したライトデータをデータアンプ回路１５に出力し、また、データアンプ回路１５から入力したリードデータをＤＱ端子ＤＱ０〜ＤＱｎに出力する。
【００１９】
内部クロック発生回路１７は、外部からクロック信号ＣＬＫを入力してバッファリングし、クロック信号ＩＣＬＫを内部の各部に動作タイミングとして与えるように出力する。
【００２０】
内部電圧発生回路１８は、外部から供給される電源ＶＤＤ１、ＶＤＤ２、ＶＳＳを元に、内部の電源電圧ＶＰＥＲＩ、ＶＯＤＳ、ＶＯＤＲを発生し、電圧制御回路１４に出力する。
【００２１】
次に、一つのメモリバンク内の構成について、バンクＢＡＮＫ０を例に説明する。図２は、メモリセルアレイ領域ＭＡと配線ＶＡＲＹ０のレイアウトを模式的に示す図である。メモリセルアレイ領域ＭＡには、複数のメモリマットＭＭ、複数のメモリマットＭＭに其々対応する複数のサブワードドライバ領域ＳＷＤ、及び複数のセンスアンプ領域ＳＡが其々設けられている。センスアンプ領域ＳＡには、各ビット線ＢＬに其々対応する複数のセンスアンプ回路が設けられている。
【００２２】
図３は、センスアンプ回路の回路図である。図３に示すように各センスアンプ回路４０は、対応するビット線ＢＬ、／ＢＬに接続されるセンスアンプ部４１、センスアンプ部４１及び配線ＶＡＲＹ０の間に接続されるＮ（Ｎチャネル）ＭＯＳトランジスタＭ２０、並びに、センスアンプ部４１及び配線ＶＳＳの間に接続されるＮＭＯＳトランジスタＭ２１を備える。トランジスタＭ２０、Ｍ２１は、それぞれ信号ＳＡＰ、ＳＡＮによって駆動され、図２における領域Ｃに設けられる。
【００２３】
センスアンプ部４１は、Ｐ（Ｐチャネル）ＭＯＳトランジスタＭ２２、Ｍ２３、ＮＭＯＳトランジスタＭ２４、Ｍ２５を備える。ＰＭＯＳトランジスタＭ２２、Ｍ２３は、ソースを共通にＮＭＯＳトランジスタＭ２０のソースに接続し、ドレインおよびゲートを互いに襷がけに接続する。ＮＭＯＳトランジスタＭ２４、Ｍ２５は、ソースを共通にＮＭＯＳトランジスタＭ２１のドレインに接続し、ドレインおよびゲートを互いに襷がけに接続する。ＰＭＯＳトランジスタＭ２２、ＮＭＯＳトランジスタＭ２４のドレインは、共通にビット線／ＢＬに接続される。ＰＭＯＳトランジスタＭ２３、ＮＭＯＳトランジスタＭ２５のドレインは、共通にビット線ＢＬに接続される。
【００２４】
メモリセル４２（ＭＣ）は、ＮＭＯＳトランジスタＭ２６、容量素子Ｃ２０を備える。ＮＭＯＳトランジスタＭ２６は、ドレインおよびソースの一方をビット線ＢＬに接続し、ゲートをワード線ＷＬに接続し、ドレインおよびソースの他方を容量素子Ｃ２０を介してプレート電位ＶＰに接続する。なお、ビット線／ＢＬに接続されるメモリセルは、メモリセル４２と同様の構成を有し、図示を省略している。
【００２５】
図２に戻ると、メモリセルアレイ領域ＭＡ内には、配線ＶＡＲＹ０が縦横に延在しており、メモリセルアレイ領域ＭＡ内の各センスアンプ回路は、配線ＶＡＲＹ０に供給される電圧を用いて対応するビット線の電位を増幅する。つまり、配線ＶＡＲＹ０は、メモリバンクＢＡＮＫ０内の複数のセンスアンプ回路に共通に接続される電源として機能する。ここで、図２には、図示の複雑化を避けるように図示を省いているが、メモリセルアレイ領域ＭＡには、図３に示す電源ＶＳＳおよびプレート電位ＶＰの配線も延在している。
【００２６】
配線ＶＡＲＹ０は、メモリセルアレイ領域ＭＡの外側の周辺回路領域に設けられたアレイ電圧発生回路２０に接続される。なお、図２では、アレイ電圧発生回路２０がロウデコーダＲＤに隣接して設けられている例を示した。しかしながら、アレイ電圧発生回路２０の配置位置はこれに限るものではなく、メモリセルアレイ領域ＭＡの外側であればどこに設けてもよい。例えば、ロウデコーダＲＤの反対側、若しくは、カラムデコーダＣＤの反対側にメモリセルアレイ領域ＭＡに隣接して設けても良い。
【００２７】
アレイ電圧発生回路２０は、それぞれの出力端子Ａにオーバードライブ電圧ＶＯＤを供給するＶＯＤ電圧発生回路３１ａ、３１ｂ、３１ｃ、・・・と、それぞれの出力端子ＢにＶＯＤ電圧よりも小さいＶＡＲＹ電圧を供給するＶＡＲＹ電圧発生回路３２ａ、３２ｂ、・・・とを有する。ＶＯＤ電圧発生回路３１ａ、３１ｂ、３１ｃ、・・・（以下、１個に対応する符号を単に３１と略す）は、ＶＯＤ配線に対して設けられる。ＶＡＲＹ電圧発生回路３２ａ、３２ｂ、・・・（以下、１個に対応する符号を単に３２と略す）は、１本おきの配線ＶＡＲＹ０に対して設けられている。アレイ電圧発生回路２０は、スイッチ回路として機能し、ＶＯＤ配線と配線ＶＡＲＹ０との間に介在する複数のＮＭＯＳトランジスタＭ１０をさらに備える。
【００２８】
詳細な動作については後述するが、ＮＭＯＳトランジスタＭ１０は、プリチャージコマンドに応じてオンとなり、アクティブコマンドに応じてオフとなるように制御される。本実施例の場合、複数のセンスアンプ回路に共通の配線ＶＡＲＹ０に対して、ＮＭＯＳトランジスタＭ１０のオン、オフによってＶＯＤ電圧（ＶＯＤ電圧発生回路３１の出力電圧）の供給とＶＡＲＹ電圧（ＶＡＲＹ電圧発生回路３２の出力電圧）の供給とを切り替えている。このため、従来技術のように、オーバードライブの制御のためにそれぞれの配線をメモリセルアレイ領域ＭＡに延在させる必要がない。また、ＮＭＯＳトランジスタＭ１０をセンスアンプ回路４０毎に設ける必要がない。さらに、複数のセンスアンプ回路４０毎に設けられるセンスアンプ部４１のＰＭＯＳ側の電源電圧供給を制御するＮＭＯＳトランジスタＭ２０は一つでよい。したがって、オーバードライブを制御する素子数を従来技術に対して、削減することができる。さらに、ＶＯＤ電圧発生回路３１の出力端子Ａを共通に接続するＶＯＤ配線、ＶＯＤ電圧発生回路３１、ＶＡＲＹ電圧発生回路３２、及びＮＭＯＳトランジスタＭ１０がメモリセルアレイ領域ＭＡの外側の周辺回路領域に設けられる。したがって、メモリセルアレイ領域ＭＡの面積も削減することができる。
【００２９】
また、アレイ電圧発生回路２０は、補償容量ＣＶＡＲＹ及び補償容量ＣＶＯＤを有する。補償容量ＣＶＡＲＹは、ＮＭＯＳトランジスタＭ１０の配線ＶＡＲＹ０側に設けられる。また、補償容量ＣＶＯＤは、ＮＭＯＳトランジスタＭ１０のＶＯＤ電圧発生回路３１の出力側（ＶＯＤ配線）に設けられる。補償容量ＣＶＯＤは、補償容量ＣＶＡＲＹよりも容量値が大きく、例えば、ＣＶＯＤ＝３５００ｐＦ＞ＣＶＡＲＹ＝５００ｐＦである。補償容量ＣＶＯＤは、ＮＭＯＳトランジスタＭ１０がアクティブコマンドに応じてオフとなる間に、ＶＯＤ電圧発生回路３１によって電圧ＶＯＤに充電される。
【００３０】
なお、図２において、ＶＡＲＹ電圧発生回路３２の数がＶＯＤ電圧発生回路３１の数よりも少ない。ＶＡＲＹ電圧発生回路３２は、オーバードライブにおいて、ビット線の電位が所望の電位レベルにまで増幅できなかった残りを充電する役割を有する。これ対し、ＶＯＤ電圧発生回路３１は、ＶＡＲＹ電圧レベルにまで下がった配線ＶＡＲＹ０の電圧をＶＯＤ電圧まで戻す役割を有する。したがって、ＶＡＲＹ電圧発生回路３２よりもＶＯＤ電圧発生回路３１の方が全体として大きな駆動能力を求められ、ＶＡＲＹ電圧発生回路３２の数をＶＯＤ電圧発生回路３１の数より少なく構成している。
【００３１】
このように、本実施例では、オーバードライブ方式を用いているにも関らず、ＶＯＤ電圧及びＶＡＲＹ電圧でメモリセルアレイ領域ＭＡ内を延在する配線ＶＡＲＹ０を共通化して、メモリセルアレイ領域ＭＡ内の配線数及び制御トランジスタの数を減らすことが出来る。なお、他のバンクＢＡＮＫ１〜ＢＡＮＫ７におけるメモリセルアレイ領域ＭＡもバンクＢＡＮＫ０のメモリセルアレイ領域ＭＡと同様の構成である。
【００３２】
次に、他の各部の詳細について説明する。図４は、タイミング制御回路１３の回路図である。タイミング制御回路１３は、信号ＳＡＰ０〜７のそれぞれに対応して存在する。信号ＳＡＰ０を例に取るならば、タイミング制御回路１３は、遅延回路ＤＬ１によって信号ＳＡＰ０の立ち上がりを遅延してインバータ回路ＩＮＶ１を介してタイミング制御信号ＳＷ０として出力する。また、遅延回路ＤＬ２によって信号ＳＡＰ０の立ち上がりを遅延し、遅延した信号の立ち下がりを遅延回路ＤＬ３によって遅延し、インバータ回路ＩＮＶ２、ＩＮＶ３を介して信号ＶＯＤＥＮ０として出力する。さらに、信号ＳＡＰ０をインバータ回路ＩＮＶ４、ＩＮＶ５を介して信号ＶＡＲＹＥＮ０として出力する。
【００３３】
タイミング制御回路１３は、アドレス・コマンドデコード回路１１がアクティブコマンドに応じて出力する信号ＳＡＰ０〜７に基づいてタイミング制御信号ＳＷ０〜７、信号ＶＯＤＥＮ０〜７及び信号ＶＡＲＹＥＮ０〜７を其々出力する。ここで、０〜７の番号は各バンクＢＡＮＫ０〜７に其々対応しており、例えばアクティブコマンドと同時に入力されるバンクアドレスがバンクＢＡＮＫ０を示している場合には、信号ＳＡＰ０が活性化し（他の信号ＳＡＰ１〜７は非活性）、それに応じてタイミング制御信号ＳＷ０、信号ＶＯＤＥＮ０及び信号ＶＡＲＹＥＮ０が活性化される。タイミング制御信号ＳＷ０、信号ＶＯＤＥＮ０及び信号ＶＡＲＹＥＮ０は、対応するアレイ電圧発生回路２０に入力される。
【００３４】
図５は、内部電圧発生回路１８の回路図である。図５において、内部電圧発生回路１８は、参照電圧発生回路３５、ＶＰＥＲＩ電圧発生回路３６、ＶＯＤＳ電圧発生回路３７を備える。ＶＯＤＳ電圧発生回路３７は、増幅器ＡＭＰ３、ＮＭＯＳトランジスタＭ４０を備える。
【００３５】
参照電圧発生回路３５は、電源ＶＤＤ１で動作し、電源電圧ＶＡＲＹＲ、ＶＯＤＲ、ＶＰＥＲＩＲを発生して出力する。ＶＰＥＲＩ電圧発生回路３６は、電源ＶＤＤ２で動作し、電源電圧ＶＰＥＲＩＲから電源電圧ＶＰＥＲＩを生成し、ＶＯＤＳ電圧発生回路３７に電源として供給する。
【００３６】
ＶＯＤＳ電圧発生回路３７において、増幅器ＡＭＰ３は、非反転入力端に電源電圧ＶＯＤＲを入力し、反転入力端をＮＭＯＳトランジスタＭ４０のソースに接続し、出力端をＮＭＯＳトランジスタＭ４０のゲートに接続する。ＮＭＯＳトランジスタＭ４０は、ドレインを電源電圧ＶＰＥＲＩに接続し、ソースをＶＯＤＳ電圧発生回路３７の出力端として信号ＶＯＤＳを出力する。ＶＯＤＳは、配線ＶＡＲＹのプリチャージ電圧であり、ＶＯＤＳ電圧発生回路３７のドライブ能力は、ＶＯＤ電圧発生回路３１のドライブ能力よりも小さくても良い。
【００３７】
ここで、各電圧レベルの一例を以下に示す。
・ＶＯＤ＝ＶＯＤＲ＝１．１Ｖ    （ＶＤＤ２＜１．１Ｖ以下では、ＶＯＤ＝ＶＤＤ２）
・ＶＡＲＹ＝ＶＡＲＹＲ＝０．９６Ｖ    （ＶＤＤ２＜０．９６Ｖ以下では、ＶＡＲＹ＝ＶＤＤ２）
・ＶＰＥＲＩ＝１．２Ｖ  （１．１４Ｖ〜１．３０Ｖ）
・ＶＤＤ１  ＝１．８Ｖ  （１．７０Ｖ〜１．９５Ｖ）
・ＶＤＤ２  ＝１．２Ｖ  （１．１４Ｖ〜１．３０Ｖ）
【００３８】
図６は、アレイ電圧発生回路２０の回路図である。図６において、アレイ電圧発生回路２０は、図２における一連の回路として、ＶＯＤ電圧発生回路３１、ＮＭＯＳトランジスタＭ１０、ＶＡＲＹ電圧発生回路３２、補償容量ＣＶＡＲＹ及び補償容量ＣＶＯＤの各部の接続として示される。
【００３９】
ＶＯＤ電圧発生回路３１は、増幅器ＡＭＰ１、ＮＭＯＳトランジスタＭ３０、ＰＭＯＳトランジスタＭ３１を備える。増幅器ＡＭＰ１は、非反転入力端に電源電圧ＶＯＤＲを入力し、反転入力端をＮＭＯＳトランジスタＭ３０のソースに接続し、出力端をＮＭＯＳトランジスタＭ３０のゲートに接続し、信号ＶＯＤＥＮ０がＨレベルである場合に活性化される。ＮＭＯＳトランジスタＭ３０は、ドレインを電源電圧ＶＰＥＲＩに接続し、ソースをＶＯＤ電圧発生回路３１の出力端として信号ＶＯＤを出力する。ＰＭＯＳトランジスタＭ３１は、ソースを信号ＶＯＤＳに接続し、ゲートに信号ＶＯＤＥＮ０を受け、ドレインをＮＭＯＳトランジスタＭ３０のソースに接続する。
【００４０】
補償容量ＣＶＯＤは、ＶＯＤ電圧発生回路３１の出力端と電源ＶＳＳ間に接続される。
【００４１】
ＮＭＯＳトランジスタＭ１０は、ドレインをＶＯＤ電圧発生回路３１の出力端に接続し、ソースを配線ＶＡＲＹに接続し、ゲートに信号ＳＷ０を受ける。
【００４２】
ＶＡＲＹ電圧発生回路３２は、増幅器ＡＭＰ２、ＮＭＯＳトランジスタＭ３２を備える。増幅器ＡＭＰ２は、非反転入力端に電源電圧ＶＡＲＹＲを入力し、反転入力端をＮＭＯＳトランジスタＭ３２のソースに接続し、出力端をＮＭＯＳトランジスタＭ３２のゲートに接続し、信号ＶＡＲＹＥＮ０がＨレベルである場合に活性化される。ＮＭＯＳトランジスタＭ３２は、ドレインを電源電圧ＶＰＥＲＩに接続し、ソースをＶＡＲＹ電圧発生回路３２の出力端として配線ＶＡＲＹ０に接続する。
【００４３】
また、補償容量ＣＶＡＲＹは、配線ＶＡＲＹ０と電源ＶＳＳ間に接続される。
【００４４】
ここで、電圧ＶＯＤＳは、配線ＶＡＲＹ０のプリチャージ電圧であって、信号ＶＯＤＥＮ０がＬレベルである場合にＶＯＤＳ＝ＶＯＤとなる。
【００４５】
なお、他のアレイ電圧発生回路２１〜２７も同様の構成である。
【００４６】
次に、以上のような構成のアレイ電圧発生回路２０およびセンスアンプ回路４０の動作について説明する。図７（ａ）は、アクティブコマンドＡＣＴからプリチャージコマンドＰＲＥまでのビット線の動作波形を示す図である。図７（ｂ）は、アクティブコマンドＡＣＴからプリチャージコマンドＰＲＥまでの各制御信号の動作波形を示す図である。なお、ここでは、バンクを特定せずに、符号の最後の０〜７の数値を省いている。
【００４７】
アクティブコマンドＡＣＴは、これからアクセスするバンクのアドレスをバンクアドレス信号ＢＡ０−ＢＡ２で指定し、ロウアドレスをアドレス信号Ａ０−Ａ１５で指定して開く（有効にする）。この場合のロウアドレスは、プリチャージコマンドＰＲＥの入力で、対応するバンクがアイドルになるまで有効となる。他のロウアドレスを指定する場合、プリチャージコマンドＰＲＥを再度入力する必要がある。
【００４８】
プリチャージコマンドＰＲＥは、アクティブコマンドＡＣＴで開いたバンクおよびロウアドレスを閉じる（ロウアドレスを無効にして保存する）。オートプリチャージを使っている場合を除き、プリチャージコマンドＰＲＥからｔＲＰ時間経過しなければ同一バンクを活性化することができない。プリチャージコマンドＰＲＥを入力すると、当該バンクはアイドル状態に復帰する。プリチャージコマンドＰＲＥは、活性化していないバンクに対しても有効である。
【００４９】
ｔ１：  アクティブコマンドＡＣＴが入力される。この時点で、信号ＳＷは、Ｈレベルであり、ＮＭＯＳトランジスタＭ１０は、オンとなっている。したがって、配線ＶＡＲＹの電圧は、電圧ＶＯＤ及び電圧ＶＡＲＹと同じであり、プリチャージレベルは電圧ＶＯＤである。
【００５０】
ｔ１−ｔ２：  センス開始前であり、ＶＯＤ電源の活性化信号ＶＯＤＥＮおよびＶＡＲＹ電源の活性化信号ＶＡＲＹＥＮはＬレベルであり、ＶＯＤ電圧発生回路３１（ＶＯＤ電源）およびＶＡＲＹ電圧発生回路３２（ＶＡＲＹ電源）は不活性とされる。ただし、ＰＭＯＳトランジスタＭ３１がオンであるために、ＶＯＤは、ＶＯＤＲと同じ電圧レベルのスタンバイ用電源のＶＯＤＳに接続されている。信号ＳＷがＨレベルであり、ＶＡＲＹはＶＯＤに接続されるため、ＶＯＤとＶＡＲＹはＶＯＤＳと同じ電圧レベルとなっている。
【００５１】
ｔ３：  図３のＳＡＮとＳＡＰを選択して（Ｈレベルとし）センスアンプ回路４０が活性化される。これによって、一例として、ビット線ＢＬはＨレベルに向けて充電され、ビット線／ＢＬはＬレベルに向けて放電される。ここで、ＮＭＯＳトランジスタＭ１０を介してＶＯＤに接続されビット線のＨレベルより高い電圧となっている配線ＶＡＲＹの電圧でビット線を駆動し、ビット線ＢＬを高速にＨレベルへ向けて充電する。ＶＡＲＹＥＮはここでＨレベルにしてもよい。
【００５２】
ｔ３’：  以下のｔ３’’のタイミングでＶＯＤが復帰開始するように、ＶＯＤＥＮをＨレベルとし、増幅器ＡＭＰ１を活性化する。
【００５３】
ｔ３’’：  ビット線ＢＬがＨレベルまでに充電された時点であり、信号ＳＷをＬレベルとし、ＮＭＯＳトランジスタＭ１０をオフとする。これによって、ＶＯＤ電圧発生回路３１は、配線ＶＡＲＹから切り離される。ビット線ＢＬは、配線ＶＡＲＹの電圧によってＨレベルに保たれる。
【００５４】
ｔ４：  プリチャージコマンドＰＲＥが入力される。
【００５５】
ｔ５：  図３のＳＡＮとＳＡＰを非選択とし（Ｌレベルとし）ビット線ＢＬ、／ＢＬはプリチャージされる。配線ＶＡＲＹは、ビット線から切断された後、信号ＳＷをＨレベルとしてＶＯＤ電圧発生回路３１に接続され、ＶＯＤ電圧発生回路３１の出力電圧レベルＶＯＤに向けて充電されていく。また、信号ＶＡＲＹＥＮをＬレベルとしＶＡＲＹ電圧発生回路３２は不活性とする。
【００５６】
ｔ６：  ＶＯＤとＶＡＲＹがセンス前のレベルに復帰する。その後、ＶＯＤＥＮをＬレベルにしてＶＯＤ電圧発生回路３１を不活性にし、ＰＭＯＳトランジスタＭ３１をオンとしてＶＯＤをＶＯＤＳに接続する。
【００５７】
以上のように動作する半導体装置において、ＮＭＯＳトランジスタＭ１０がオフされてＶＡＲＹ電圧発生回路３２が生成するＶＡＲＹ電圧を用いてビット線の電位を増幅している間にも、信号ＶＯＤＥＮのＨレベル（活性状態）を維持して、補償容量ＣＶＯＤを充電しておく。これによって、例えば、プリチャージコマンドＰＲＥから次のアクティブコマンドＡＣＴまでの入力期間が短いｔＰＲ（ｓｈｏｒｔ  ｔＰＲ）の場合においても、プリチャージコマンドＰＲＥが入力される時には補償容量ＣＶＯＤがフルに充電される。したがって、配線ＶＡＲＹをＶＯＤレベルにまで素早くプリチャージすることができる。
【００５８】
さらに、プリチャージコマンドＰＲＥが入力され（ｔ４）、ＮＭＯＳトランジスタＭ１０がオンとなった（ｔ５）後も、所定期間、信号ＶＯＤＥＮの活性状態（Ｈレベル）を維持すれば、ドライブ能力の高いＶＯＤ電圧発生回路３１を用いて配線ＶＡＲＹをより早くＶＯＤレベルにまでプリチャージすることができる。但し、ドライブ能力の大きいＶＯＤ電圧発生回路３１のみでプリチャージを制御すると、ＶＯＤ電圧発生回路３１が常時動作することになり消費電流が多くなる。このため、当該所定期間後は、ドライブ能力の小さいＶＯＤＳ電圧発生回路３７にＰＭＯＳトランジスタＭ３１によって切替えてプリチャージレベルを維持する。これによって消費電流を抑えることができる。
【００５９】
また、ＮＭＯＳトランジスタＭ１０をオフした後に信号ＶＯＤＥＮのＨレベルを維持してＶＯＤ電圧発生回路３１によって補償容量ＣＶＯＤを充電する。この場合、ＶＯＤ電圧発生回路３１は、配線ＶＡＲＹにオフとなったＮＭＯＳトランジスタＭ１０を介して接続されている。
【００６０】
さらに、信号ＶＡＲＹＥＮは、ＮＭＯＳトランジスタＭ１０がオンしているｔ３のタイミングで活性化（Ｈレベル）させても、配線ＶＡＲＹはＶＯＤの電圧レベルになっている。したがって、ＶＡＲＹ電圧発生回路３２のＮＭＯＳトランジスタＭ３２がオフするように制御されるだけであって、オーバードライブ動作に影響することはない。
【００６１】
以上、本実施例ではＤＲＡＭの構成を用いて説明したが、本発明は、ＤＲＡＭに限るものではなく、センスアンプ回路を備える他の半導体装置、例えば、ＳＲＡＭ（Static Random Access Memory）、ＰＲＡＭ（Phase change RAM）、フラッシュメモリ等であっても適用可能である。
【００６２】
なお、前述の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６３】
１１  アドレス・コマンドデコード回路
１２  記憶部
１３  タイミング制御回路
１４  電圧制御回路
１５  データアンプ回路
１６  データ入出力回路
１７  内部クロック発生回路
１８  内部電圧発生回路
２０〜２７  アレイ電圧発生回路
３１、３１ａ、３１ｂ、３１ｃ、３１ｄ、・・・  ＶＯＤ電圧発生回路
３２、３２ａ、３２ｂ、・・・  ＶＡＲＹ電圧発生回路
３５  参照電圧発生回路
３６  ＶＰＥＲＩ電圧発生回路
３７  ＶＯＤＳ電圧発生回路
４０  センスアンプ回路
４１  センスアンプ部
４２  メモリセル
ＡＭＰ１〜ＡＭＰ３  増幅器
ＢＡＮＫ０〜ＢＡＮＫ７  バンク
ＢＬ、／ＢＬ  ビット線
Ｃ２０  容量素子
ＣＤ  カラムデコーダ
ＣＶＡＲＹ、ＣＶＯＤ  補償容量
ＤＬ１〜ＤＬ３  遅延回路
ＩＮＶ１〜ＩＮＶ５  インバータ回路
Ｍ１０、Ｍ２０、Ｍ２１、Ｍ２４、Ｍ２５、Ｍ２６、Ｍ３０、Ｍ３２、Ｍ４０  ＮＭＯＳトランジスタ
Ｍ２２、Ｍ２３、Ｍ３１  ＰＭＯＳトランジスタ
ＭＡ  メモリセルアレイ領域
ＭＭ  メモリマット
ＲＤ  ロウデコーダ
ＳＡ  センスアンプ領域
ＳＷＤ  サブワードドライバ領域
ＶＡＲＹ０〜ＶＡＲＹ７  配線
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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