(57)【要約】【課題】より簡単な構成で、画面のユニフォーミティを損なうことなく、良質な表示画像を得る。【解決手段】電気光学素子およびトランジスタを含む画素が行列状に配置され、画素は、トランジスタのソース領域およびドレイン領域を形成する第１の半導体層と、第１の半導体層と異なる層に形成された第２の半導体層との間にメタル層を設けることによって形成される容量素子を備える。電気光学素子の発光時に、メタル層に、容量素子の容量値を大きくする電圧が印加される。本技術は、例えば有機EL表示装置に適用することができる。【選択図】図２
2014163972.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子およびトランジスタを含む画素が行列状に配置され、
前記画素は、
前記トランジスタのソース領域およびドレイン領域を形成する第１の半導体層と、前記第１の半導体層と異なる層に形成された第２の半導体層との間にメタル層を設けることによって形成される容量素子を備え、
前記電気光学素子の発光時に、前記メタル層に、前記容量素子の容量値を大きくする電圧が印加される
表示装置。
【請求項２】
前記画素は、前記容量素子として、映像信号の信号電圧を保持する保持容量を備え、
前記保持容量の前記メタル層は、前記信号電圧を前記保持容量に書込む書込みトランジスタのゲート電極と同一層に設けられる
請求項１に記載の表示装置。
【請求項３】
前記電気光学素子の発光時に、前記保持容量の前記メタル層に、前記保持容量の容量値を大きくする電圧が印加される
請求項２に記載の表示装置。
【請求項４】
前記画素は、前記容量素子として、前記電気光学素子の等価容量の補助となる補助容量をさらに備え、
前記補助容量の前記メタル層は、前記電気光学素子を駆動する駆動トランジスタのゲート電極と同一層に設けられ、
前記信号電圧の前記保持容量への書込み時に、前記補助容量の前記メタル層に、前記補助容量の容量値を大きくする電圧が印加される
請求項３に記載の表示装置。
【請求項５】
前記駆動トランジスタの閾値電圧の補正時に、前記保持容量および前記補助容量の前記メタル層それぞれに、前記保持容量および前記補助容量それぞれの容量値を小さくする電圧が印加される
請求項４に記載の表示装置。
【請求項６】
前記メタル層は、配線層と同一層に設けられる
請求項１に記載の表示装置。
【請求項７】
電気光学素子およびトランジスタを含む画素が行列状に配置され、
前記画素は、
前記トランジスタのソース領域およびドレイン領域を形成する第１の半導体層と、前記第１の半導体層と異なる層に形成された第２の半導体層との間にメタル層を設けることによって形成される容量素子を備える表示装置の駆動方法であって、
前記電気光学素子の発光時に、前記メタル層に、前記容量素子の容量値を大きくする電圧が印加されるステップを含む
表示装置の駆動方法。
【請求項８】
電気光学素子およびトランジスタを含む画素が行列状に配置され、
前記画素は、
前記トランジスタのソース領域およびドレイン領域を形成する第１の半導体層と、前記第１の半導体層と異なる層に形成された第２の半導体層との間にメタル層を設けることによって形成される容量素子を備え、
前記電気光学素子の発光時に、前記メタル層に、前記容量素子の容量値を大きくする電圧が印加される表示装置
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、表示装置およびその駆動方法、並びに電子機器に関し、特に、より簡単な構成で、画面のユニフォーミティを損なうことなく、良質な表示画像を得ることができるようにする表示装置およびその駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、フラットパネル型の表示装置として、有機EL（Electro-Luminescence）表示装置、液晶表示装置（LCD：Liquid Crystal Display）、プラズマ表示装置（PDP：Plasma Display Panel）等が広く知られている。
【０００３】
有機EL表示装置の中には、発光期間を長く設定できるように、駆動トランジスタの閾値電圧の変動に対する補正を行う閾値補正処理を迅速に行わせるようにした表示装置がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２９４５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の表示装置においては、補正用走査信号AZの追加や書込み走査信号WSの３値化によってドライバにかかるコストが上がったり、４Ｔｒ／１Ｃ構成とするためにトランジスタを追加する必要があり、これによって歩留りが低下する等の恐れがあった。
【０００６】
本技術は、このような状況に鑑みてなされたものであり、より簡単な構成で、画面のユニフォーミティを損なうことなく、良質な表示画像を得ることができるようにするものである。
【課題を解決するための手段】
【０００７】
本技術の一側面の表示装置は、電気光学素子およびトランジスタを含む画素が行列状に配置され、前記画素は、前記トランジスタのソース領域およびドレイン領域を形成する第１の半導体層と、前記第１の半導体層と異なる層に形成された第２の半導体層との間にメタル層を設けることによって形成される容量素子を備え、前記電気光学素子の発光時に、前記メタル層に、前記容量素子の容量値を大きくする電圧が印加される。
【０００８】
前記画素には、前記容量素子として、映像信号の信号電圧を保持する保持容量を設け、前記保持容量の前記メタル層は、前記信号電圧を前記保持容量に書込む書込みトランジスタのゲート電極と同一層に設けられるようにすることができる。
【０００９】
前記電気光学素子の発光時に、前記保持容量の前記メタル層に、前記保持容量の容量値を大きくする電圧が印加されるようにすることができる。
【００１０】
前記画素には、前記容量素子として、前記電気光学素子の等価容量の補助となる補助容量をさらに備え、前記補助容量の前記メタル層は、前記電気光学素子を駆動する駆動トランジスタのゲート電極と同一層に設けられ、前記信号電圧の前記保持容量への書込み時に、前記補助容量の前記メタル層に、前記補助容量の容量値を大きくする電圧が印加されるようにすることができる。
【００１１】
前記駆動トランジスタの閾値電圧の補正時に、前記保持容量および前記補助容量の前記メタル層それぞれに、前記保持容量および前記補助容量それぞれの容量値を小さくする電圧が印加されるようにすることができる。
【００１２】
前記メタル層は、配線層と同一層に設けられるようにすることができる。
【００１３】
本技術の一側面の表示装置の駆動方法は、電気光学素子およびトランジスタを含む画素が行列状に配置され、前記画素は、前記トランジスタのソース領域およびドレイン領域を形成する第１の半導体層と、前記第１の半導体層と異なる層に形成された第２の半導体層との間にメタル層を設けることによって形成される容量素子を備える表示装置の駆動方法であって、前記電気光学素子の発光時に、前記メタル層に、前記容量素子の容量値を大きくする電圧が印加されるステップを含む。
【００１４】
本技術の一側面の電子機器は、電気光学素子およびトランジスタを含む画素が行列状に配置され、前記画素は、前記トランジスタのソース領域およびドレイン領域を形成する第１の半導体層と、前記第１の半導体層と異なる層に形成された第２の半導体層との間にメタル層を設けることによって形成される容量素子を備え、前記電気光学素子の発光時に、前記メタル層に、前記容量素子の容量値を大きくする電圧が印加される表示装置を備える。
【００１５】
本技術の一側面においては、電気光学素子の発光時に、メタル層に、容量素子の容量値を大きくする電圧が印加される。
【発明の効果】
【００１６】
本技術の一側面によれば、より簡単な構成で、画面のユニフォーミティを損なうことなく、良質な表示画像を得ることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本技術を適用したアクティブマトリクス型表示装置の一実施の形態を示すブロック図である。
【図２】画素回路の構成例を示す図である。
【図３】画素回路の動作について説明するタイミングチャートである。
【図４】駆動トランジスタの移動度のばらつきについて説明する図である。
【図５】トップゲート構造のトランジスタの断面構造を示す断面図である。
【図６】ボトムゲート構造のトランジスタの断面構造を示す断面図である。
【図７】容量素子の容量値の制御について説明するタイミングチャートである。
【図８】画素回路の他の構成例を示す図である。
【図９】容量素子の容量値の制御について説明するタイミングチャートである。
【図１０】本技術を適用したテレビジョン受像機の外観を示す図である。
【図１１】本技術を適用したデジタルカメラの外観を示す図である。
【図１２】本技術を適用したノート型パーソナルコンピュータの外観を示す図である。
【図１３】本技術を適用したデジタルビデオカメラの外観を示す図である。
【図１４】本技術を適用した多機能携帯電話機の外観を示す図である。
【発明を実施するための形態】
【００１８】
以下、本技術の実施の形態について図を参照して説明する。
【００１９】
[表示装置の構成例]
図１は、本技術を適用したアクティブマトリクス型表示装置の一実施の形態を示すブロック図である。
【００２０】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、その電気光学素子と同じ画素内に設けられた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、例えば薄膜トランジスタ（TFT：Thin Film Transistor）が用いられる。
【００２１】
ここでは、一例として、電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機EL素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機EL表示装置の構成について説明する。
【００２２】
図１に示されるように、本技術を適用した有機EL表示装置１は、画素アレイ部１１、ライトスキャナ１２、ドライブスキャナ１３、水平セレクタ１４、第１のスキャナ１５、および第２のスキャナ１６から構成される。
【００２３】
画素アレイ部１１は、有機EL素子を含む複数の画素３０が行列状に２次元配置されてなり、ライトスキャナ１２乃至第２のスキャナ１６は、画素アレイ部１１の各画素３０を駆動する駆動回路部として機能する。
【００２４】
ここで、有機EL表示装置１がカラー表示対応の場合、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素それぞれが図１の画素３０に相当する。具体的には、カラー表示対応の表示装置において、１つの画素は、例えば、赤色（Ｒ：Red）光を発光する副画素、緑色（Ｇ：Green）光を発光する副画素、青色（Ｂ：Blue）光を発光する副画素の３つの副画素から構成される。
【００２５】
ただし、１つの画素としては、RGB３色の副画素の組み合わせに限られるものではなく、３色の副画素にさらに１色または複数色の副画素を加えて１つの画素を構成することも可能である。具体的には、輝度向上のために白色（Ｗ：White）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成することも可能である。
【００２６】
画素アレイ部１１においては、ｍ行ｎ列の画素３０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１−１乃至３１−ｍと電源供給線３２−１乃至３２−ｍとが、画素行毎に配線されている。さらに、ｍ行ｎ列の画素３０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３３−１乃至３３−ｎが画素列毎に配線されている。
【００２７】
走査線３１−１乃至３１−ｍは、ライトスキャナ１２の対応する行の出力端にそれぞれ接続されている。電源供給線３２−１乃至３２−ｍは、ドライブスキャナ１３の対応する行の出力端にそれぞれ接続されている。信号線３３−１乃至３３−ｎは、水平セレクタ１４の対応する列の出力端にそれぞれ接続されている。
【００２８】
また、画素アレイ部１１においては、ｍ行ｎ列の画素３０の配列に対して、行方向に沿って走査線３４−１乃至３４−ｍと走査線３５−１乃至３５−ｍとが、画素行毎に配線されている。
【００２９】
走査線３４−１乃至３４−ｍは、第１のスキャナ１５の対応する行の出力端にそれぞれ接続されている。走査線３５−１乃至３５−ｍは、第２のスキャナ１６の対応する行の出力端にそれぞれ接続されている。
【００３０】
画素アレイ部１１は、通常、ガラス基板等の透明絶縁基板上に形成される。これにより、有機EL表示装置１は、平面型（フラット型）のパネル構造となる。画素アレイ部１１の各画素３０の画素回路は、アモルファスシリコンTFTまたは低温ポリシリコンTFTを用いて形成することができる。低温ポリシリコンTFTを用いる場合には、ライトスキャナ１２、ドライブスキャナ１３、水平セレクタ１４、第１のスキャナ１５、および第２のスキャナ１６についても、画素アレイ部１１を形成する表示パネル（基板）上に実装することができる。
【００３１】
ライトスキャナ１２は、クロックパルスに同期してスタートパルスを順にシフト（転送）するシフトレジスタ回路等によって構成されている。ライトスキャナ１２は、画素アレイ部１１の各画素３０への映像信号の信号電圧の書込みに際して、走査線３１−１乃至３１−ｍ（以下、単に走査線３１という）に対して書込み走査信号WS1乃至WSm（以下、単に書込み走査信号WSという）を順次供給することによって画素アレイ部１１の各画素３０を行単位で順番に走査（線順次走査）する。
【００３２】
ドライブスキャナ１３は、クロックパルスに同期してスタートパルスを順にシフトするシフトレジスタ回路等によって構成されている。ドライブスキャナ１３は、ライトスキャナ１２による線順次走査に同期して、第１電源電位Vccと、第１電源電位Vccよりも低い第２電源電位Viniとで切替え可能な電源電位DS1乃至DSm（以下、単に電源電位DSという）を電源供給線３２−１乃至３２−ｍ（以下、単に電源供給線３２という）に供給する。この電源電位DSのVcc／Viniの切替えによって、画素３０の発光／非発光の制御が行われる。
【００３３】
水平セレクタ１４は、図示せぬ信号供給源から供給される輝度情報に応じた映像信号の信号電圧Vsigと基準電圧Vofsとを選択的に出力する。ここで、基準電圧Vofsは、映像信号の信号電圧Vsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）であり、後述する閾値補正処理の際に用いられる。
【００３４】
水平セレクタ１４から出力される信号電圧Vsig／基準電圧Vofsは、信号線３３−１乃至３３−ｎ（以下、単に信号線３３という）を介して画素アレイ部１１の各画素３０に対して、ライトスキャナ１２による走査によって選択された画素行の単位で書込まれる。すなわち、水平セレクタ１４は、信号電圧Vsigを行単位で書込む線順次書込みの駆動形態をとっている。
【００３５】
第１のスキャナ１５は、所定のタイミングで、所定の電圧信号WCs1乃至WCsm（以下、単に電圧信号WCsという）を走査線３４−１乃至３４−ｍ（以下、単に走査線３４という）に供給する。
【００３６】
第２のスキャナ１６は、所定のタイミングで、所定の電圧信号WCsub1乃至WCsubm（以下、単に電圧信号WCsubという）を走査線３５−１乃至３５−ｍ（以下、単に走査線３５という）に供給する。
【００３７】
[画素回路の構成例]
図２は、画素（画素回路）３０の具体的な構成例を示している。画素３０の発光部は、電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機EL素子５１からなる。
【００３８】
図２に示されるように、画素３０は、有機EL素子５１と、有機EL素子５１に電流を流すことによって有機EL素子５１を駆動する駆動回路とによって構成される。
【００３９】
有機EL素子５１は、全ての画素３０に対して共通に配線（いわゆるベタ配線）された共通電源供給線にカソード電極が接続されている。
【００４０】
有機EL素子５１を駆動する駆動回路は、駆動トランジスタ５２、書込みトランジスタ５３、保持容量５４、および補助容量５５から構成される。駆動トランジスタ５２および書込みトランジスタ５３としては、Ｎチャネル型のTFTが用いられる。なお、ここでの駆動トランジスタ５２および書込みトランジスタ５３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。さらに、以下で説明するトランジスタや保持容量、有機EL素子等の結線関係についても、この形態に限られるものではない。
【００４１】
駆動トランジスタ５２は、一方の電極（ソース／ドレイン電極）が有機EL素子５１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２に接続されている。
【００４２】
書込みトランジスタ５３は、一方の電極（ソース／ドレイン電極）が信号線３３に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ５２のゲート電極に接続されている。また、書込みトランジスタ５３のゲート電極は、走査線３１に接続されている。
【００４３】
駆動トランジスタ５２および書込みトランジスタ５３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線をいい、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線をいう。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００４４】
保持容量５４は、一方の電極が駆動トランジスタ５２のゲート電極に接続され、他方の電極が駆動トランジスタ５２の他方の電極、および、有機EL素子５１のアノード電極に接続されている。保持容量５４は、走査線３４からの電圧信号WCsに応じて、その容量値が可変とされる。
【００４５】
補助容量５５は、一方の電極が有機EL素子５１のアノード電極に、他方の電極が共通電源供給線にそれぞれ接続されている。補助容量５５は、有機EL素子５１の等価容量の容量不足分を補うべくその等価容量の補助となって、保持容量５４に対する映像信号の書込みゲインを高めるために設けられている。補助容量５５は、走査線３５からの電圧信号WCsubに応じて、その容量値が可変とされる。
【００４６】
なお、図２においては、補助容量５５の他方の電極が共通電源供給線に接続されるようにしているが、他方の電極の接続先としては、共通電源供給線に限られるものではなく、固定電位のノードであればよい。補助容量５５の他方の電極を固定電位のノードに接続することで、有機EL素子５１の容量不足分を補い、保持容量５４に対する映像信号の書込みゲインを高めることができるようになる。
【００４７】
[画素回路の動作]
次に、図３のタイミングチャートを参照して、有機EL表示装置１の画素回路３０の動作について説明する。
【００４８】
図３のタイミングチャートには、電源供給線３２の電位（電源電位）DS、走査線３１の電位（書込み走査信号）WS、信号線３３の電位（Vsig／Vofs）、並びに、図２の画素回路３０におけるＡ点（駆動トランジスタ５２のゲート電位）およびＢ点（駆動トランジスタ５２のソース電位）それぞれの変化が示されている。
【００４９】
図３において、時刻t0以前は、前の表示フレーム（前フレーム）における有機EL素子５１の発光期間となる。前フレームの発光期間では、電源供給線３２の電位DSが第１電源電位（以下、高電位という）Vccにあり、また、書込みトランジスタ５３が非導通状態にある。
【００５０】
ここで、駆動トランジスタ５２は、飽和領域で動作するように設計されている。これにより、駆動トランジスタ５２のゲート−ソース間電圧Vgsに応じた駆動電流（ドレイン−ソース間電流）Idsが、電源供給線３２から駆動トランジスタ５２を通して有機EL素子５１に供給される。そして、有機EL素子５１は、駆動電流Idsの電流値に応じた輝度で発光する。
【００５１】
時刻t0になると、線順次走査の新しい表示フレーム（現フレーム）に入る。駆動トランジスタ５２の閾値電圧をVthとすると、電源供給線３２の電位DSが、高電位Vccから、信号線３３の基準電圧Vofsに対してVofs−Vthよりも十分に低い第２電源電位（以下、低電位という）Viniに切替わる。
【００５２】
ここで、有機EL素子５１の閾値電圧をVthel、共通電源供給線の電位（カソード電位）をVcathとする。このとき、低電位Viniを、Vini＜Vthel＋Vcathとすると、Ｂ点の電位が低電位Viniに略等しくなるため、有機EL素子５１は逆バイアス状態となって消光する。
【００５３】
時刻t1において、信号線３３の電位が信号電圧Vsigから基準電圧Vofsとされ、時刻t2において、走査線３１の電位WSが低電位側から高電位側に遷移することで、書込みトランジスタ５３が導通状態となる。このとき、水平セレクタ１４から信号線３３に対して基準電圧Vofsが供給されている状態にあるため、Ａ点の電位が基準電圧Vofsになる。また、Ｂ点の電位は、基準電圧Vofsよりも十分に低い電位、すなわち低電位Viniにある。
【００５４】
またこのとき、駆動トランジスタ５２のゲート−ソース間電圧VgsはVofs−Viniとなる。ここで、Vofs−Viniが駆動トランジスタ５２の閾値電圧Vthよりも大きくないと、後述する閾値補正処理を行うことができないため、Vofs−Vini＞Vthとなる関係に設定する必要がある。
【００５５】
このように、Ａ点の電位を基準電圧Vofsに固定し、かつ、Ｂ点の電位を低電位Viniに固定して初期化する処理が、後述する閾値補正処理を行う前の準備（閾値補正準備）の処理である。
【００５６】
時刻t3において、電源供給線３２の電位DSが低電位Viniから高電位Vccに切替わると、Ａ点の電位が基準電圧Vofsに保たれた状態で閾値補正処理が開始される。すなわち、Ａ点の電位から駆動トランジスタ５２の閾値電圧Vthを減じた電位に向けてＢ点の電位が上昇を開始する。
【００５７】
この閾値補正処理が進むと、やがて駆動トランジスタ５２のゲート−ソース間電圧Vgsが駆動トランジスタ５２の閾値電圧Vthに収束する。この閾値電圧Vthに相当する電圧は保持容量５４に保持される。
【００５８】
なお、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量５４側に流れ、有機EL素子５１側には流れないようにするために、有機EL素子５１がカットオフ状態となるように、共通電源供給線の電位Vcathを設定しておくこととする。
【００５９】
時刻t4において、走査線３１の電位WSが低電位側に遷移することで、書込みトランジスタ５３が非導通状態となる。このとき、駆動トランジスタ５２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかしながら、ゲート−ソース間電圧Vgsが駆動トランジスタ５２の閾値電圧Vthに等しいために、駆動トランジスタ５２はカットオフ状態にある。したがって、駆動トランジスタ５２に駆動電流Idsは流れない。
【００６０】
時刻t5において、信号線３３の電位が基準電圧Vofsから映像信号の信号電圧Vsigに切替わる。続いて、時刻t6において、走査線３１の電位WSが高電位側に遷移することで、書込みトランジスタ５３は、導通状態となって映像信号の信号電圧Vsigをサンプリングして画素３０内に書込む。
【００６１】
この書込みトランジスタ５３による信号電圧Vsigの書込みにより、Ａ点の電位が信号電圧Vsigになる。そして、映像信号の信号電圧Vsigによる駆動トランジスタ５２の駆動の際に、駆動トランジスタ５２の閾値電圧Vthが、保持容量５４に保持された閾値電圧Vthに相当する電圧と相殺される。
【００６２】
このとき、有機EL素子５１は、カットオフ状態（ハイインピーダンス状態）にある。したがって、映像信号の信号電圧Vsigに応じて電源供給線３２から駆動トランジスタ５２に流れる駆動電流Idsは、有機EL素子５１の等価容量および補助容量５５に流れ込む。これにより、有機EL素子５１の等価容量および補助容量５５の充電が開始される。
【００６３】
有機EL素子５１の等価容量および補助容量５５が充電されることにより、Ｂ点の電位が時間の経過とともに上昇していく。このときすでに、駆動トランジスタ５２の閾値電圧Vthの画素毎のばらつきがキャンセルされており、駆動トランジスタ５２の駆動電流Idsは、駆動トランジスタ５２の移動度μに依存したものとなる。なお、駆動トランジスタ５２の移動度μは、駆動トランジスタ５２のチャネルを構成する半導体薄膜の移動度である。
【００６４】
ここで、映像信号の信号電圧Vsigに対する保持容量５４の保持電圧（駆動トランジスタ５２のゲート−ソース間電圧）Vgsの比率、すなわち書込みゲインが１（理想値）であると仮定する。すると、Ｂ点の電位がVofs−Vth＋ΔVの電位まで上昇することで、駆動トランジスタ５２のゲート‐ソース間電圧VgsはVsig−Vofs＋Vth−ΔVとなる。
【００６５】
すなわち、Ｂ点の電位の上昇分ΔVは、保持容量５４に保持された電圧（Vsig−Vofs＋Vth）から差し引かれるように、すなわち、保持容量５４の充電電荷を放電するように作用する。言い換えると、Ｂ点の電位の上昇分ΔVは、保持容量５４に対して負帰還がかけられたことになる。したがって、Ｂ点の電位の上昇分ΔVは負帰還の帰還量となる。
【００６６】
このように、駆動トランジスタ５２に流れる駆動電流Idsに応じた帰還量ΔVでゲート−ソース間電圧Vgsに負帰還をかけることで、駆動トランジスタ５２の駆動電流Idsの移動度μに対する依存性を打ち消すことができる。この処理が、駆動トランジスタ５２の移動度μの画素毎のばらつきを補正する移動度補正処理である。
【００６７】
[移動度補正の原理]
ここで、図４を参照して、駆動トランジスタ５２の移動度補正の原理について説明する。
【００６８】
図４には、駆動トランジスタ５２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ５２の移動度μが相対的に小さい画素Ｂとを比較した状態での特性カーブが示されている。駆動トランジスタ５２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００６９】
画素Ａと画素Ｂとで移動度μにばらつきがある状態で、駆動トランジスタ５２のゲート電極に対して、例えば両画素Ａ，Ｂに同レベルの信号振幅Vin（＝Vsig−Vofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正が行われないと、移動度μの大きい画素Ａに流れる駆動電流Ids1’と移動度μの小さい画素Ｂに流れる駆動電流Ids2’との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因して駆動電流Idsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。
【００７０】
ここで、移動度μが大きいと駆動電流Idsが大きくなることが知られている。したがって、負帰還における帰還量ΔVは移動度μが大きくなる程大きくなる。図４に示されるように、移動度μの大きな画素Ａの帰還量ΔV1は、移動度の小さな画素Ｂの帰還量ΔV2に比べて大きい。
【００７１】
そこで、移動度補正処理によって駆動トランジスタ５２の駆動電流Idsに応じた帰還量ΔVでゲート−ソース間電圧Vgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
【００７２】
具体的には、移動度μの大きな画素Ａで帰還量ΔV1の補正をかけると、駆動電流IdsはIds1’からIds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔV2は小さいために、駆動電流IdsはIds2’からIds2までの下降となり、それ程大きく下降しない。その結果、画素Ａの駆動電流Ids1と画素Ｂの駆動電流Ids2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正されるようになる。
【００７３】
図３のタイミングチャートに戻り、時刻t7において、走査線３１の電位WSが低電位側に遷移することで、書込みトランジスタ５３が非導通状態となる。これにより、駆動トランジスタ５２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００７４】
ここで、駆動トランジスタ５２のゲート電極がフローティング状態にあるときは、駆動トランジスタ５２のゲート−ソース間に保持容量５４が接続されていることにより、Ｂ点の電位（駆動トランジスタ５２のソース電位）の変動に連動してＡ点の電位（駆動トランジスタ５２のゲート電位）も変動する。
【００７５】
このように、駆動トランジスタ５２のゲート電位がソース電位の変動に連動して変動する動作が、言い換えると、保持容量５４に保持されたゲート−ソース間電圧Vgsを保ったまま、駆動トランジスタ５２のゲート電位およびソース電位が上昇する動作が、いわゆるブートストラップ動作である。
【００７６】
駆動トランジスタ５２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ５２の駆動電流Idsが有機EL素子５１に流れ始めることにより、有機EL素子５１のアノード電位が上昇する。
【００７７】
そして、有機EL素子５１のアノード電位がVthel＋Vcathを越えると、有機EL素子５１に駆動電流が流れ始め、有機EL素子５１が発光を開始する。また、有機EL素子５１のアノード電位の上昇は、駆動トランジスタ５２のソース電位、すなわちＢ点の電位の上昇に他ならない。そして、Ｂ点の電位が上昇すると、保持容量５４のブートストラップ動作により、Ａ点の電位も連動して上昇する。
【００７８】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、Ａ点の電位の上昇量はＢ点の電位の上昇量に等しくなる。したがって、発光期間中、駆動トランジスタ５２のゲート−ソース間電圧Vgsは、Vsig−Vofs＋Vth−ΔVで一定に保持される。そして、時刻t8で信号線３３の電位が映像信号の信号電圧Vsigから基準電圧Vofsに切替わる。
【００７９】
上述した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Vsigの書込み（信号書込み）、および移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込みおよび移動度補正の各処理動作は、時刻t6乃至t7の期間において並行して実行される。
【００８０】
[分割閾値補正]
なお、以上においては、閾値補正処理を１回だけ実行する回路動作について説明したが、この回路動作は一例に過ぎず、この回路動作に限られるものではない。例えば、閾値補正処理を移動度補正および信号書込み処理とともに行う１Ｈ期間に加えて、１Ｈ期間に先行する複数の水平走査期間にわたって分割して閾値補正処理を複数回実行する、いわゆる分割閾値補正を行う回路動作とすることも可能である。
【００８１】
この分割閾値補正の回路動作によれば、高精細化に伴う多画素化によって１水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間にわたって十分な時間を確保することができる。したがって、１水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行することが可能となる。
【００８２】
[トップゲート構造とボトムゲート構造]
ところで、上述した有機EL表示装置１において、画素３０のトランジスタ、具体的には、駆動トランジスタ５２および書込みトランジスタ５３を形成するTFTは、その構造面から、トップゲート構造とボトムゲート構造とに大別される。トップゲート構造は、ゲート電極が半導体層に対して基板と反対側に位置する構造である。ボトムゲート構造は、ゲート電極が半導体層に対して基板側に位置する構造である。
【００８３】
図５は、本技術を適用した有機EL表示装置１の画素３０における、トップゲート構造のトランジスタの断面図を示している。
【００８４】
図５に示されるように、トップゲート構造のトランジスタにおいては、例えばガラス基板からなる基板７１の上に半導体層７２が形成されている。
【００８５】
図５左側においては、半導体層７２の領域７２ａがチャネル領域となり、チャネル領域７２ａの両端部（一端は図示せず）の領域７２ｂがソース／ドレイン領域となる。そして、半導体層７２のチャネル領域７２ａの上に図示せぬゲート絶縁膜が成膜され、そのゲート絶縁膜の上にゲート電極７３が形成される。
【００８６】
このようにして形成されるTFT回路部Trの上の平坦化を図るために、TFT回路部Trの上には、絶縁平坦化膜７４が形成される。絶縁平坦化膜７４には、半導体層７２のソース／ドレイン領域７２ｂに臨むコンタクトホール７５が形成される。そして、絶縁平坦化膜７４の上に、ソース／ドレイン電極７６が形成されるとともに、コンタクトホール７５に配線材料（電極材料）が埋め込まれることによって、ソース／ドレイン電極７６とソース／ドレイン領域７２ｂとが電気的に接続される。
【００８７】
一方、図５右側においては、半導体層７２の上層に、半導体層７７が形成されるとともに、半導体層７２と半導体層７７との間に、メタル層７８が設けられることによって、容量素子Cvalが形成される。このメタル層７８は、TFT回路部Trにおけるゲート電極７３と同一層に設けられている。すなわち、メタル層７８をゲート電極７３と同一の工程で形成されるようにできるので、従来のプロセスに加え、メタル層７８を形成する工程を増やす必要はない。
【００８８】
この容量素子Cvalは、TFT回路部Trが書込みトランジスタ５３である場合は保持容量５４として機能し、TFT回路部Trが駆動トランジスタ５２である場合は補助容量５５として機能する。
【００８９】
図６は、本技術を適用した有機EL表示装置１の画素３０における、ボトムゲート構造のトランジスタの断面図を示している。
【００９０】
図６に示されるように、トップゲート構造のトランジスタにおいては、基板８１の上に、絶縁平坦化膜８４を介して、半導体層８２が形成されている。
【００９１】
図６左側においては、半導体層８２の領域８２ａがチャネル領域となり、チャネル領域８２ａの両端部（一端は図示せず）の領域８２ｂがソース／ドレイン領域となる。そして、半導体層８２のチャネル領域８２ａの下には、ゲート電極８３が形成される。
【００９２】
このようにして形成されるTFT回路部Trの上の絶縁平坦化膜８４には、半導体層８２のソース／ドレイン領域８２ｂに臨むコンタクトホール８５が形成される。そして、絶縁平坦化膜８４の上に、ソース／ドレイン電極８６が形成されるとともに、コンタクトホール８５に配線材料（電極材料）が埋め込まれることによって、ソース／ドレイン電極８６とソース／ドレイン領域８２ｂとが電気的に接続される。
【００９３】
一方、図６右側においては、半導体層８２の下層に、半導体層８７が形成されるとともに、半導体層８２と半導体層８７との間に、メタル層８８が設けられることによって、容量素子Cvalが形成される。このメタル層８８は、TFT回路部Trにおけるゲート電極８３と同一層に設けられている。すなわち、メタル層８８をゲート電極８３と同一の工程で形成されるようにできるので、従来のプロセスに加え、メタル層８８を形成する工程を増やす必要はない。
【００９４】
この容量素子Cvalは、TFT回路部Trが書込みトランジスタ５３である場合は保持容量５４として機能し、TFT回路部Trが駆動トランジスタ５２である場合は有機EL素子５１の等価容量の補助としての機能を持つ補助容量５５として機能する。
【００９５】
なお、図５および図６においては、容量素子Cvalのメタル層は、TFT回路部Trにおけるゲート電極と同一層に設けられるものとしたが、例えば、ソース／ドレイン電極等の配線層と同一層に設けられるようにしてもよい。
【００９６】
ここで、図５（または図６）に示されるメタル層７８（８８）に、半導体層７２，７７（８２，８７）に対して十分高い電圧が印加された場合、半導体層７２，７７（８２，８７）の表面に電子が蓄積され、容量素子Cvalの容量値は大きくなる。一方、半導体層７２，７７（８２，８７）に対して低い電圧が印加された場合、半導体層７２，７７（８２，８７）の表面には電子が蓄積されず、容量素子Cvalの容量値は小さくなる。このように、メタル層７８（８８）に印加される電圧に応じて、容量素子Cvalの容量値は可変とされる。
【００９７】
本技術を適用した有機EL表示装置１においては、容量素子Cvalが保持容量５４として機能する場合には、走査線３４からの電圧信号WCsがメタル層７８（８８）に印加されることによって、その容量値が可変とされ、容量素子Cvalが補助容量５５として機能する場合には、走査線３５からの電圧信号WCsubがメタル層７８（８８）に印加されることによって、その容量値が可変とされる。
【００９８】
[容量素子の容量の制御]
そこで、図７のタイミングチャートを参照して、電圧信号WCsおよび電圧信号WCsubに応じて、保持容量５４および補助容量５５の容量値を制御する動作例について説明する。
【００９９】
図７のタイミングチャートには、電源供給線３２の電位DS、走査線３１の電位WS、走査線３４の電圧信号WCs、および走査線３５の電圧信号WCsubそれぞれの変化が示されている。
【０１００】
なお、図７のタイミングチャートにおいて、電源供給線３２の電位DSおよび走査線３１の電位WSの変化は、図３のタイミングチャートにおける変化と同一である。また、図示はしないが、信号線３３の電位（Vsig／Vofs）の変化も、図３のタイミングチャートにおける変化と同一である。すなわち、図７のタイミングチャートに示されるように、時刻t11乃至t12の期間において閾値補正の処理が行われ、時刻t13乃至t14の期間において信号書込みおよび移動度補正の各処理が行われ、時刻t14以降は発光期間とされる。
【０１０１】
図７において、前フレームにおける発光期間から時刻t11までの期間では、走査線３４の電圧信号WCsは高電位VH1とされ、走査線３５の電圧信号WCsubは高電位VH2とされる。すなわち、前フレームにおける発光期間から時刻t11までの期間では、保持容量５４および補助容量５５の容量値は大きい状態とされる。
【０１０２】
時刻t11になると、走査線３４の電圧信号WCsが高電位VH1から低電位VL1に遷移し、走査線３５の電圧信号WCsubが高電位VH2から低電位VL2に遷移する。すなわち、閾値補正の処理時には、保持容量５４および補助容量５５の容量値は小さい状態とされる。これにより、駆動トランジスタ５２のゲート−ソース間電圧Vgsが閾値電圧Vthに収束するまでの時間を短縮することができるようになる。
【０１０３】
また、時刻t13になると、走査線３５の電圧信号WCsubが低電位VL2から高電位VH2に遷移する。すなわち、信号書込みおよび移動度補正の処理時には、保持容量５４の容量値は小さい状態とされ、補助容量５５の容量値は大きい状態とされる。これにより、書込みゲインをより高くすることができるようになる。
【０１０４】
そして、時刻t14になると、走査線３４の電圧信号WCsが低電位VL1から高電位VH1に遷移する。すなわち、有機EL素子５１の発光開始時には、保持容量５４および補助容量５５の容量値は大きい状態とされる。これにより、ブートストラップゲインをより高くすることができるようになる。
【０１０５】
なお、以上においては、電圧信号WCsの高電位VH1と電圧信号WCsubの高電位VH2とは、それぞれ同じ電位であってもよいし、異なる電位であってもよい。また、電圧信号WCsの低電位VL1と電圧信号WCsubの低電位VL2とは、それぞれ同じ電位であってもよいし、異なる電位であってもよい。
【０１０６】
以上の動作によれば、有機EL素子５１の発光時に、保持容量５４のメタル層に、容量値を大きくする電圧が印加されるので、保持容量５４の容量値が大きい状態となる。これにより、ブートストラップゲインをより高くすることができるようになり、有機EL素子５１の電流−電圧特性の経時変化に対する駆動電流Idsを安定させることができる。結果として、より簡単な構成で、画面のユニフォーミティを損なうことなく、良質な表示画像を得ることが可能となる。
【０１０７】
また、信号書込みの処理時には、補助容量５５のメタル層に、容量値を大きくする電圧が印加されるので、補助容量５５の容量値が大きい状態となる。これにより、書込みゲインをより高くすることができるようになり、ひいては画面の輝度を高めることが可能となる。
【０１０８】
さらに、閾値補正の処理時には、保持容量５４および補助容量５５のメタル層それぞれに、それぞれの容量値を小さくする電圧が印加されるので、保持容量５４および補助容量５５の容量値が小さい状態となる。これにより、駆動トランジスタ５２のゲート−ソース間電圧Vgsが閾値電圧Vthに収束するまでの時間を短縮することができるようになり、結果として、閾値補正処理をより迅速に行わせることができる。
【０１０９】
以上においては、本技術を、駆動トランジスタ５２および書込みトランジスタ５３の２つのトランジスタと、保持容量５４および補助容量５５の２つの容量素子とを有するいわゆる２Ｔｒ／２Ｃ構成の画素回路を備える有機EL表示装置に適用した例について説明したが、本技術は、他の構成の画素回路を備える有機EL表示装置にも適用することができる。すなわち、本技術は、さらに多い数のトランジスタを有する画素回路や、さらに多い数の容量素子を有する画素回路を備える有機EL表示装置に対しても適用することができる。
【０１１０】
[表示装置の他の構成例]
図８は、３Ｔｒ／２Ｃ構成の画素回路を備えるアクティブマトリクス型有機EL表示装置の構成例を示している。
【０１１１】
なお、図８の有機EL表示装置１０１において、図２の有機EL表示装置１に設けられたものと同様の機能を備える構成については、同一名称および同一符号を付するものとし、その説明は、適宜省略するものとする。
【０１１２】
すなわち、図８の有機EL表示装置１０１において、図２の有機EL表示装置１と異なるのは、第２のスキャナ１６が削除された点と、画素３０に代えて画素１３０を設けた点である。また、図８の画素１３０において、図２の画素３０と異なるのは、補助容量５５に代えて補助容量１５１が設けられた点と、スイッチングトランジスタ１５２が新たに設けられた点である。
【０１１３】
補助容量１５１は、基本的には、図２の補助容量５５と同様にして構成されるが、その容量値は、図２の補助容量５５と異なり一定とされる。
【０１１４】
スイッチングトランジスタ１５２は、一方の電極（ソース／ドレイン電極）が固定電位Vccに接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ５２のソース／ドレイン電極に接続されている。また、スイッチングトランジスタ１５２のゲート電極は、走査線３２’に接続されている。
【０１１５】
なお、図８の有機EL表示装置１０１においては、ドライブスキャナ１３が、ライトスキャナ１２による線順次走査に同期して、走査線３２’に対して走査信号DS’を供給することで、画素１３０の発光／非発光の制御が行われる。
【０１１６】
[画素回路の動作]
次に、図９のタイミングチャートを参照して、有機EL表示装置１０１の画素回路１３０の動作について説明する。
【０１１７】
図９のタイミングチャートには、走査線３２’の電位DS’、走査線３１の電位WS、および走査線３４の電圧信号WCsのそれぞれの変化が示されている。
【０１１８】
図９のタイミングチャートにおいて、時刻t21以前に行われる処理、具体的には、閾値補正準備および閾値補正の各処理についての説明は省略するが、図９のタイミングチャートに示されるように、時刻t21乃至t22の期間において信号書込みの処理が行われ、時刻t23以降は発光期間とされる。なお、図９のタイミングチャートにおいては、移動度補正の処理は行われない。
【０１１９】
図９において、時刻t21乃至t22の期間では、走査線３４の電圧信号WCsは低電位VL1とされる。すなわち、信号書込みの処理時には、保持容量５４の容量値は小さい状態とされる。
【０１２０】
時刻t22になると、走査線３４の電圧信号WCsが低電位VL1から高電位VH1に遷移する。そして、時刻t23になると、スイッチングトランジスタ１５２が導通状態となり、有機EL素子５１が発光を開始する。すなわち、有機EL素子５１の発光開始時には、保持容量５４の容量値が大きい状態とされる。これにより、ブートストラップゲインをより高くすることができるようになる。
【０１２１】
以上の動作によれば、有機EL素子５１の発光時に、保持容量５４のメタル層に、容量値を大きくする電圧が印加されるので、保持容量５４の容量値が大きい状態となる。これにより、ブートストラップゲインをより高くすることができるようになり、有機EL素子５１の電流−電圧特性の経時変化に対する駆動電流Idsを安定させることができる。結果として、より簡単な構成で、画面のユニフォーミティを損なうことなく、良質な表示画像を得ることが可能となる。
【０１２２】
以上においては、本技術を適用した有機EL表示装置の構成および動作について説明してきたが、本技術は他の表示装置に適用することができる。具体的には、本技術は、無機EL素子、LED素子、半導体レーザ素子等、そのデバイスに流れる電流の電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用することができる。さらに、電流駆動型の電気光学素子を用いた表示装置以外にも、液晶表示装置やプラズマ表示装置等、画素内に容量素子を有する構成の表示装置全般に対して適用することができる。
【０１２３】
[電子機器]
上述した本技術を適用した表示装置は、電子機器に入力された画像信号または電子機器内で生成した画像信号を、画像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用することができる。例えば、図１０乃至図１４に示される様々な電子機器の表示部に適用することができる。
【０１２４】
上述したように、本技術を適用した表示装置によれば、より簡単な構成で、画面のユニフォーミティを損なうことなく、良質な表示画像を得ることが可能となる。したがって、あらゆる分野の電子機器において、その表示部として本技術を適用した表示装置を用いることで、高品位の表示画像を得ることができる。
【０１２５】
本技術を適用した表示装置には、封止された構成のモジュール形状のものも含まれる。例えば、本技術を適用した表示装置には、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが含まれる。なお、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やFPC（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１２６】
以下、本技術を適用した電子機器の具体例について説明する。
【０１２７】
図１０は、本技術を適用したテレビジョン受像機の外観を示す斜視図である。本技術を適用したテレビジョン受像機は、フロントパネル２０２やフィルターガラス２０３等から構成される画像表示画面部２０１を有し、画像表示画面部２０１として本技術の表示装置が用いられることにより作製される。
【０１２８】
図１１は、本技術を適用したデジタルカメラの外観を示す斜視図であり、図１１Ａは表側から見た斜視図、図１１Ｂは裏側から見た斜視図である。本技術を適用したデジタルカメラは、フラッシュ用の発光部２１１、表示部２１２、メニュースイッチ２１３、シャッターボタン２１４等を有し、表示部２１２として本技術の表示装置が用いられることにより作製される。
【０１２９】
図１２は、本技術を適用したノート型パーソナルコンピュータの外観を示す斜視図である。本技術を適用したノート型パーソナルコンピュータは、本体２２１に、文字等を入力するときに操作されるキーボード２２２、画像を表示する表示部２２３等を有し、表示部２２３として本技術の表示装置が用いられることにより作製される。
【０１３０】
図１３は、本技術を適用したビデオカメラの外観を示す斜視図である。本技術を適用したビデオカメラは、本体部２３１、被写体撮影用のレンズ２３２、撮影時のスタート／ストップスイッチ２３３、表示部２３４等を有し、表示部１３４として本技術の表示装置が用いられることにより作製される。
【０１３１】
図１４は、本技術を適用した携帯端末装置、例えば多機能携帯電話機を示す外観図である。本技術を適用した多機能携帯電話機は、筐体２４１、タッチパネル機能を備えるディスプレイ２４２、図示せぬカメラ等を有し、ディスプレイ２４２として本技術の表示装置が用いられることにより作製される。
【０１３２】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１３３】
さらに、本技術は以下のような構成をとることができる。
（１）
電気光学素子およびトランジスタを含む画素が行列状に配置され、
前記画素は、
前記トランジスタのソース領域およびドレイン領域を形成する第１の半導体層と、前記第１の半導体層と異なる層に形成された第２の半導体層との間にメタル層を設けることによって形成される容量素子を備え、
前記電気光学素子の発光時に、前記メタル層に、前記容量素子の容量値を大きくする電圧が印加される
表示装置。
（２）
前記画素は、前記容量素子として、映像信号の信号電圧を保持する保持容量を備え、
前記保持容量の前記メタル層は、前記信号電圧を前記保持容量に書込む書込みトランジスタのゲート電極と同一層に設けられる
（１）に記載の表示装置。
（３）
前記電気光学素子の発光時に、前記保持容量の前記メタル層に、前記保持容量の容量値を大きくする電圧が印加される
（２）に記載の表示装置。
（４）
前記画素は、前記容量素子として、前記電気光学素子の等価容量の補助となる補助容量をさらに備え、
前記補助容量の前記メタル層は、前記電気光学素子を駆動する駆動トランジスタのゲート電極と同一層に設けられ、
前記信号電圧の前記保持容量への書込み時に、前記補助容量の前記メタル層に、前記補助容量の容量値を大きくする電圧が印加される
（３）に記載の表示装置。
（５）
前記駆動トランジスタの閾値電圧の補正時に、前記保持容量および前記補助容量の前記メタル層それぞれに、前記保持容量および前記補助容量それぞれの容量値を小さくする電圧が印加される
（４）に記載の表示装置。
（６）
前記メタル層は、配線層と同一層に設けられる
（１）乃至（５）のいずれかに記載の表示装置。
（７）
電気光学素子およびトランジスタを含む画素が行列状に配置され、
前記画素は、
前記トランジスタのソース領域およびドレイン領域を形成する第１の半導体層と、前記第１の半導体層と異なる層に形成された第２の半導体層との間にメタル層を設けることによって形成される容量素子を備える表示装置の駆動方法であって、
前記電気光学素子の発光時に、前記メタル層に、前記容量素子の容量値を大きくする電圧が印加されるステップを含む
表示装置の駆動方法。
（８）
電気光学素子およびトランジスタを含む画素が行列状に配置され、
前記画素は、
前記トランジスタのソース領域およびドレイン領域を形成する第１の半導体層と、前記第１の半導体層と異なる層に形成された第２の半導体層との間にメタル層を設けることによって形成される容量素子を備え、
前記電気光学素子の発光時に、前記メタル層に、前記容量素子の容量値を大きくする電圧が印加される表示装置
を備える電子機器。
【符号の説明】
【０１３４】
１  有機EL表示装置，  １１  画素アレイ，  １２  ライトスキャナ，  １３  ドライブスキャナ，  １４  水平セレクタ，  １５  第１のスキャナ，  １６  第２のスキャナ，  ３０  画素，  ５１  有機EL素子，  ５２  駆動トランジスタ，  ５３  書込みトランジスタ，  ５４  保持容量，  ５５  補助容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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