(57)【要約】【課題】信頼性を有する半導体素子及びその製造方法を提供する。【解決手段】基板上の複数の第１配線と前記複数の第１配線を覆う第１モールディング層とが提供される。前記複数の第１配線の間の複数のエアーギャップが提供される。前記エアーギャップは、前記第１配線の側壁及び前記第１モールディング層の下面によって定義される第１ギャップ部分及び前記第１配線の側壁及び前記第１モールディング層の上面によって定義される第２ギャップ部分を含む。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
基板上の複数の第１配線と、
前記複数の第１配線を覆う第１モールディング層と、
前記複数の第１配線の間の複数のエアーギャップと、を含み、
前記複数のエアーギャップは、
前記第１配線の側壁及び前記第１モールディング層の下面によって定義される第１ギャップ部分と、
前記第１配線の側壁及び前記第１モールディング層の上面によって定義される第２ギャップ部分と、を含む半導体素子。
【請求項２】
前記第１モールディング層は、前記複数の第１配線の間に延長され、
前記第１ギャップ部分は、前記第１モールディング層によって前記第２ギャップ部分と分離される請求項１に記載の半導体素子。
【請求項３】
前記第１モールディング層上のキャッピング層と、
前記キャッピング層上の第２配線と、をさらに含む請求項１に記載の半導体素子。
【請求項４】
前記キャッピング層及び前記第１モールディング層は、前記複数の第１配線の間に延長され、
前記第１ギャップ部分は、前記キャッピング層及び前記第１モールディング層によって前記第２ギャップ部分と分離される請求項３に記載の半導体素子。
【請求項５】
前記第２ギャップ部分は、前記キャッピング層と前記第１モールディング層との間に提供される請求項３に記載の半導体素子。
【請求項６】
前記キャッピング層と前記第２ギャップ部分との間に第３モールディング層をさらに含む請求項５に記載の半導体素子。
【請求項７】
前記第２ギャップ部分は、前記第２配線の間に延長される請求項３に記載の半導体素子。
【請求項８】
前記第２配線を覆い、前記第２配線の間に延長される第２モールディング層をさらに含み、
前記第２ギャップ部分は、前記第２配線の側壁及び前記第２モールディング層の下面によってさらに定義される請求項７に記載の半導体素子。
【請求項９】
前記第１モールディング層の下面と前記第１配線の上面との間に段差が提供され、
前記段差は、前記第１配線の高さの約２０％乃至約８０％である請求項１に記載の半導体素子。
【請求項１０】
基板上に複数の第１配線を形成する段階と、
前記複数の第１配線の間を満たす第１犠牲膜を形成する段階と、
前記第１犠牲膜の上部を除去して前記複数の第１配線の間に複数のリセス領域を形成する段階と、
前記複数の第１配線及び前記複数のリセス領域を覆う第１モールディング層を形成する段階と、
前記第１犠牲膜を除去してエアーギャップを形成する段階と、を含む半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関し、配線構造体を含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素とを含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分され得る。
【０００３】
最近、電子機器の高速化、低消費電力化にしたがって、それに内装される半導体素子はやはり速い動作速度及び／又は低い動作電圧等が要求されている。このような要求特性を充足させるために半導体素子はより高集積化されている。半導体素子の高集積化が深化されるほど、半導体素子の信頼性が低下され得る。しかし、電子産業が高度に発展することによって、半導体素子の高い信頼性に対する要求が増加されている。したがって、半導体素子の信頼性を向上するための多い研究が進行されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，６８２，９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする一技術的課題は高い信頼性を有する半導体素子及びその製造方法を提供することにある。
【０００６】
本発明が解決しようとする他の技術的課題は高集積化に最適化された半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上述された技術的課題を解決するための半導体素子を提供する。本発明の一実施形態による半導体素子は、基板上の複数の第１配線と、前記複数の第１配線を覆う第１モールディング層と、前記複数の第１配線の間の複数のエアーギャップと、を含み、前記複数のエアーギャップは、前記第１配線の側壁及び前記第１モールディング層の下面によって定義される第１ギャップ部分と、前記第１配線の側壁及び前記第１モールディング層の上面によって定義される第２ギャップ部分と、を包含することができる。
【０００８】
前記第１モールディング層は、前記複数の第１配線の間に延長され、前記第１ギャップ部分は、前記第１モールディング層によって前記第２ギャップ部分と分離され得る。
【０００９】
前記半導体素子は、前記第１モールディング層上のキャッピング層と、前記キャッピング層上の第２配線と、をさらに包含することができる。
【００１０】
前記キャッピング層及び前記第１モールディング層は、前記複数の第１配線の間に延長され、前記第１ギャップ部分は、前記キャッピング層及び前記第１モールディング層によって前記第２ギャップ部分と分離され得る。
【００１１】
前記第２ギャップ部分は、前記キャッピング層と前記第１モールディング層との間に提供され得る。
【００１２】
前記キャッピング層と前記第２ギャップ部分との間に第３モールディング層をさらに包含することができる。
【００１３】
前記第２ギャップ部分は、前記第２配線の間に延長され得る。
【００１４】
前記第２配線を覆い、前記第２配線の間に延長される第２モールディング層をさらに含み、前記第２ギャップ部分は、前記第２配線の側壁及び前記第２モールディング層の下面によってさらに定義され得る。
【００１５】
前記第１モールディング層の下面と前記第１配線の上面との間に段差が提供され、前記段差は、前記第１配線の高さの約２０％乃至約８０％であり得る。
【００１６】
上述された技術的課題を解決するための半導体素子の製造方法は、基板上に複数の第１配線を形成する段階と、前記複数の第１配線の間を満たす第１犠牲膜を形成する段階と、前記第１犠牲膜の上部を除去して前記複数の第１配線の間に複数のリセス領域を形成する段階と、前記複数の第１配線及び複数の前記リセス領域を覆う第１モールディング層を形成する段階と、前記第１犠牲膜を除去してエアーギャップを形成する段階と、を包含することができる。
【００１７】
前記第１モールディング層は、前記リセス領域を定義する前記第１配線の側壁の上に延長され得る。
【００１８】
前記第１犠牲膜上にキャッピング層を形成する段階と、前記キャッピング層上に第２配線を形成する段階と、前記複数の第２配線の間に第２犠牲膜を形成する段階と、前記第２配線及び前記第２犠牲膜を覆い、前記第２配線の間に延長される第２モールディング層を形成する段階と、前記第２犠牲膜を除去して前記複数の第２配線の間にエアーギャップを形成する段階と、をさらに包含することができる。
【００１９】
前記キャッピング層及び前記第２犠牲膜は、前記リセス領域に延長され、前記第２犠牲膜を除去して形成されたエアーギャップは、前記第１配線の間に延長され得る。
【００２０】
前記キャッピング層を形成する段階の前に、前記第１モールディング層上に前記リセス領域を満たす第３犠牲パターンを形成する段階と、前記第３犠牲パターン上に第３モールディング層を形成する段階と、前記第３犠牲パターンを除去して前記キャッピング層と前記第１モールディング層との間にエアーギャップを形成する段階と、をさらに包含することができる。
【００２１】
前記第１犠牲膜を除去してエアーギャップを形成する段階は、アッシング工程及び／又は紫外線照射工程を包含することができる。
【発明の効果】
【００２２】
上述された半導体素子によれば、高い信頼性を有する半導体素子及びその製造方法を提供することができる。また、高集積化に最適化された半導体素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態による半導体素子の平面図である。
【図２Ａ】本発明の一実施形態による半導体素子の断面図であって、図１のＡ−Ａ’線に沿う断面図である。
【図２Ｂ】本発明の一実施形態による半導体素子の断面図であって、図１のＢ−Ｂ’線に沿う断面図である。
【図２Ｃ】本発明の一実施形態による半導体素子の断面図であって、図１のＣ−Ｃ’線に沿う断面図である。
【図２Ｄ】本発明の一実施形態による第１配線及びエアーギャップの拡大図である。
【図３】本発明の一実施形態による半導体素子の製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。
【図４】本発明の一実施形態による半導体素子の製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。
【図５】本発明の一実施形態による半導体素子の製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。
【図６】本発明の一実施形態による半導体素子の製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。
【図７】本発明の一実施形態による半導体素子の製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。
【図８】本発明の一実施形態による半導体素子の製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。
【図９】本発明の一実施形態による半導体素子の製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。
【図１０】本発明の一実施形態による半導体素子の製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。
【図１１】本発明の他の実施形態による半導体素子及びその製造方法を説明するための断面図である。
【図１２】本発明の他の実施形態による半導体素子及びその製造方法を説明するための断面図である。
【図１３】本発明の他の実施形態による半導体素子及びその製造方法を説明するための断面図である。
【図１４】本発明の他の実施形態による半導体素子及びその製造方法を説明するための断面図である。
【図１５】本発明のその他の実施形態による半導体素子及びその製造方法を説明するための断面図である。
【図１６】本発明のその他の実施形態による半導体素子及びその製造方法を説明するための断面図である。
【図１７】本発明のその他の実施形態による半導体素子及びその製造方法を説明するための断面図である。
【図１８】本発明のその他の実施形態による半導体素子及びその製造方法を説明するための断面図である。
【図１９】本発明のその他の実施形態による半導体素子及びその製造方法を説明するための断面図である。
【図２０】本発明の技術的思想に基づいた半導体素子を含む電子システムの一例を示したブロック図である。
【図２１】本発明の技術的思想に基づいた半導体素子を含むメモリカードの一例を示したブロック図である。
【発明を実施するための形態】
【００２４】
以上の本発明の目的、他の目的、特徴及び長所は添付された図面に関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されなく、他の形態に具体化されることもあり得る。むしろ、ここで開示される実施形態は、開示された内容が十分で完全になるように、そして当業者に本発明の思想が十分に伝達されるように下記のために提供される。
【００２５】
本明細書で使用された用語は実施形態を説明するためのことであり、本発明を制限しようとすることではない。本明細書で単数形は文言上特別に言及しない限り、複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は、言及された構成要素、段階、並びに動作及び／又は素子が、１つ以上の他の構成要素、段階、並びに動作及び／又は素子の存在又は追加を排除しない。本明細書で所定の膜（又は層）が他の膜（又は層）又は基板上にあると言及される場合に、それは他の膜（又は層）又は基板上に直接形成されるか、又はこれらの間に第３の膜（又は層）が介在されることもあり得る。
【００２６】
本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参照して説明される。図面において、構成の大きさ及び厚さ等は明確性のために誇張されることもあり得る。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。本発明の実施形態は図示された特定形態に制限されることではなく、製造工程によって生成される形態の変化も含むことである。例えば、直角に図示された蝕刻領域は丸められるか、或いは所定曲率を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのことではない。
【００２７】
本明細書の多様な実施形態で第１、第２、第３等の用語が多様な領域、膜（又は層）等を記述するために使用されるが、これらの領域、膜は、このような用語によって限定されない。これらの用語は単なるいずれか所定領域又は膜（又は層）を他の領域又は膜（又は層）と区別させるために使用されただけである。したがって、いずれか一実施形態の第１膜質として言及された膜質が他の実施形態では第２膜質と言及されることもあり得る。ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。明細書全体に掛けて同一の参照番号で表示された部分は同一の構成要素を示す。
【００２８】
以下、本発明の一実施形態による半導体装置を図面を参照して説明する。
【００２９】
図１は本発明の一実施形態による半導体素子の平面図である。図２Ａ、図２Ｂ及び図２Ｃは各々図１のＡ−Ａ’、Ｂ−Ｂ’及びＣ−Ｃ’線に沿う断面図である。
【００３０】
図１、図２Ａ乃至図２Ｃを参照すれば、基板１００上に第１層間絶縁層１０１及び第２層間絶縁層１０２が順に配置され得る。基板１００は半導体基板、例えばシリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板であり得る。基板１００はトランジスター及び／又はメモリセルが形成された基板であり得る。
【００３１】
第１層間絶縁層１０１上に第１配線ＭＬ１が配置され得る。第１配線ＭＬ１は第１層間絶縁層１０１及び第１層間絶縁層１０１上の蝕刻停止膜１１０を貫通する第１導電ピラーＣＰ１によって基板１００に電気的に連結され得る。一例として、第１配線ＭＬ１は第１導電ピラーＣＰ１を通じて基板１００のトランジスター及び／又はメモリセルと電気的に連結され得る。
【００３２】
第１配線ＭＬ１上に第２配線ＭＬ２が提供され得る。第２配線ＭＬ２は第１キャッピング層１１１によって第１配線ＭＬ１と絶縁され得る。第２配線ＭＬ２は第１及び第２層間絶縁層１０１、１０２、蝕刻停止膜１１０及び第１キャッピング層１１１を貫通する第２導電ピラーＣＰ２によって基板１００に電気的に連結され得る。第２導電ピラーＣＰ２は第１層間絶縁層１０１及び蝕刻停止膜１１０を貫通する第１部分１４１及び第２層間絶縁層１０２及び第１キャッピング層１１１を貫通する第２部分１４２を包含することができる。第１導電ピラーＣＰ１及び第２導電ピラーＣＰ２はｙ方向にしたがってジグザグに配置されるように図示されたが、これに限定されなく、第１導電ピラーＣＰ１及び第２導電ピラーＣＰ２の配置は基板１００に形成されたトランジスター及び／又はメモリセルの構造及び配置にしたがって変更されることができる。
【００３３】
第１配線ＭＬ１は第１金属パターン１６１及び第１金属パターン１６１の側壁及び下面に沿って提供される第１バリアーパターン１３１を包含することができる。第１バリアーパターン１３１は第１金属パターン１６１の上面を覆わないことがあり得る。第２配線ＭＬ２は第２金属パターン１６６及び第２金属パターン１６６の側壁及び下面に沿って提供される第２バリアーパターン１３６を包含することができる。第２バリアーパターン１３６は第２金属パターン１６６の上面を覆わないことがあり得る。一例として、第１及び第２金属パターン１３１、１３６は銅Ｃｕ及び／又はアルミニウムＡｌを包含することができる。第１配線ＭＬ１と第２配線ＭＬ２とは互いに平行なように図示されたが、これに限定されなく、基板１００に形成されたトランジスター及び／又はメモリセルの構造及び配置にしたがって延長方向が変更されることができる。第１及び第２バリアー層１３１、１３６は導電性金属窒化物を包含することができる。一例として、第１及び第２バリアー層１３１、１３６はＴｉＮ、ＷＮ、及びＴａＮの中で少なくとも１つを包含することができる。一例として、第１及び第２導電ピラーＣＰ１、ＣＰ２はドーピングされた半導体（例えば、ドーピングされたシリコン等）、金属（例えば、タングステン等）、導電性金属窒化物（例えば、窒化チタニウム又は窒化タンタル等）、遷移金属（例えば、チタニウム、タンタル等）又は導電性金属−半導体化合物（例えば、金属シリサイド等）等から選択された少なくとも１つを包含することができる。
【００３４】
第１及び第２層間絶縁層１０１、１０２はシリコン酸化膜を包含することができる。蝕刻停止膜１１０は第１及び第２層間絶縁層１０１、１０２と蝕刻選択性がある物質を包含することができる。一例として、蝕刻停止膜１１０はシリコン窒化膜、シリコン酸窒化膜、及びシリコン炭窒化膜ＳｉＣＮを包含することができる。
【００３５】
複数の第１配線ＭＬ１の間に第１エアーギャップ（ａｉｒ  ｇａｐｓ）ＡＧ１が提供され得る。以下、エアーギャップは固相物質が提供されない領域に、実質的に空いた空間を称することがあり得る。第１エアーギャップＡＧ１は第１キャッピング層１１１と第１配線ＭＬ１との間から複数の第１配線ＭＬ１の間に延長される第１モールディング層１２１によって被覆され得る。第１エアーギャップＡＧ１は第１配線ＭＬ１の側壁、第１モールディング層１２１の下面、及び蝕刻停止膜１１０の上面によって定義された領域であり得る。
【００３６】
第１モールディング層１２１及び第１キャッピング層１１１は複数の第１配線ＭＬ１の間に延長され得る。即ち、第１モールディング層１２１は第１配線ＭＬ１の上面から第１配線ＭＬ１の側壁の上に延長され得る。その結果、第１モールディング層１２１の下面と第１配線ＭＬ１の上面との間に段差ＳＴが生ずることができる。第１モールディング層１２１によって定義される第１エアーギャップＡＧ１の高さｈ２は第１配線ＭＬ１の高さｈ１より低いことがあり得る。一例として、段差ＳＴは第１配線ＭＬ１の高さｈ１の約２０％乃至約８０％であり得る。
【００３７】
第２配線ＭＬ２上に第２モールディング層１２２及び第２キャッピング層１１２が順に提供され得る。第２モールディング層１２２及び第２キャッピング層１１２は複数の第２配線ＭＬ２の間に延長され得る。即ち、第２モールディング層１２２は第２配線ＭＬ２の上面から第２配線ＭＬ２の側壁の上に延長され得る。その結果、第２モールディング層１２２の下面と第２配線ＭＬ２の上面との間に段差が生ずることができる。
【００３８】
複数の第２配線ＭＬ２の間に第２エアーギャップＡＧ２が提供され得る。第２エアーギャップＡＧ２は複数の第２配線ＭＬ２の間から複数の第１配線ＭＬ１の間に延長され得る。第２エアーギャップＡＧ２は第２モールディング層１２２の下面、第２配線ＭＬ２の側壁、及び第１モールディング層１２１の上面によって定義される領域であり得る。より詳細に、第２エアーギャップＡＧ２の下部は第１モールディング層１２１上の第１キャッピング層１１１によって定義され得る。
【００３９】
一例として、第１及び第２モールディング層１２１、１２２はシリコン酸化膜を包含することができる。第１及び第２キャッピング層１１１、１１２はシリコン窒化膜、シリコン酸化窒化膜、及びシリコン炭窒化膜の中で少なくとも１つを包含することができる。
【００４０】
説明を簡単にするために本発明の実施形態による配線を２層の配線で図示したが、これに限定されなく、３層以上の配線にも本発明の適用が可能である。この場合、３層以上の配線の間のエアーギャップは第２エアーギャップＡＧ２と類似な形状であり得る。
【００４１】
半導体素子の集積度の増加にしたがって配線の間の線幅は減少され、それによって配線の間の干渉によるＲＣ遅延（ＲＣ  ｄｅｌａｙ）が増加され得る。配線の間にエアーギャップを形成する場合、通常的な絶縁膜に比べて相対的に低い誘電定数によってこのような干渉を緩和することができる。しかし、配線間の線幅がさらに減少されることによって、配線の間のエアーギャップを覆う絶縁膜を通じる金属物質の拡散が問題になり、特に、配線の上部は配線に流れる電流による電気場が集中されることができるので、このような金属物質の拡散を増加させることができる。
【００４２】
他の実施形態において、配線の間のエアーギャップはエアーではない又はエアーに追加的に通常的な絶縁膜より低い誘電定数を有するガス状態の物質を包含することができる。一例として、ガス状態の物質はシリコン酸化膜より誘電定数が小さいことがあり得る。
【００４３】
図２Ｄは本発明の一実施形態による第１配線ＭＬ１及び第１エアーギャップＡＧ１の拡大図である。本発明の一実施形態によれば、第１モールディング層１２１は第１配線ＭＬ１の上面から第１配線ＭＬ１の上部側壁の上に延長され得る。その結果、矢印に図示された１つの第１金属パターン１６１の上面から隣接する第１金属パターン１６１に拡散される金属元素の拡散距離が増加されて半導体素子のＴＤＤＢ（ｔｉｍｅ  ｄｅｐｅｎｄｅｎｔ  ｄｉｅｌｅｃｔｒｉｃ  ｂｒｅａｋｄｏｗｎ）現象が緩和され得る。また、本発明の一実施形態によれば、第１金属パターン１６１の間の領域の下部には第１エアーギャップＡＧ１が提供され、上部には第２エアーギャップＡＧ２が提供されて第１金属パターン１６１の間の干渉を緩和することができる。
【００４４】
図３乃至図１０は本発明の一実施形態による半導体素子の製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。
【００４５】
図１及び図３を参照して、基板１００上に第１層間絶縁層１０１及び蝕刻停止膜１１０が順に提供され得る。基板１００はトランジスター及び／又はメモリセルが形成された基板であり得る。第１層間絶縁層１０１は図２Ｂ及び図２Ｃを参照して説明したように導電ピラーが形成された誘電層であり得る。一例として、第１層間絶縁層１０１はシリコン酸化膜を包含することができる。蝕刻停止膜１１０は第１層間絶縁層１０１と蝕刻選択性がある物質を包含することができる。一例として、蝕刻停止膜１１０はシリコン窒化膜、シリコン酸窒化膜、及びシリコン炭窒化膜の中で少なくとも１つを包含することができる。第１層間絶縁層１０１及び蝕刻停止膜１１０は化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によって形成され得る。
【００４６】
蝕刻停止膜１１０上に第１絶縁パターン１５１が提供され得る。第１絶縁パターン１５１はＳｉＯ２又はＳｉＯＣＨを包含することができる。ＳｉＯＣＨは多孔性（ｐｏｒｏｕｓ）であり得る。第１絶縁パターン１５１はｘ方向にしたがって延長されるトレンチＴＣによって相互分離され得る。
【００４７】
第１絶縁パターン１５１上に第１バリアー層１３０及び第１金属層１６０が順に形成され得る。第１バリアー層１３０は第１絶縁パターン１５１の側壁及び上面に沿って実質的にコンフォーマルに形成され得る。第１金属層１６０は第１バリアー層１３０上に提供され、トレンチＴＣを満たすことができる。第１バリアー層１３０はＴｉＮ、ＷＮ、及びＴａＮの中で少なくとも１つを包含することができる。第１金属層１６０は銅Ｃｕ及び／又はアルミニウムＡｌを包含することができる。一例として、第１バリアー層１３０及び第１金属層１６０はスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工程で形成され得る。
【００４８】
図１及び図４を参照して、平坦化工程が遂行されて第１バリアー層１３０及び第１金属層１６０からトレンチＴＣ内に限定された第１配線ＭＬ１が形成され得る。第１配線ＭＬ１は第１金属パターン１６１及び第１バリアーパターン１３１を包含することができる。平坦化工程は化学的機械的平坦化（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程を包含することができる。その後、第１絶縁パターン１５１は除去されることができる。第１絶縁パターン１５１の除去はプラズマ蝕刻工程を包含することができる。
【００４９】
第１絶縁パターン１５１が除去された結果物上に第１犠牲層１７０が形成され得る。第１犠牲層１７０は複数の第１配線ＭＬ１の間の領域を満たすことができる。第１犠牲層１７０は炭素を含む層であり得る。一例として、第１犠牲層１７０はＳＯＨ（Ｓｉｌｉｃｏｎ  Ｏｒｇａｎｉｃ  Ｈｙｂｒｉｄ）層であり得る。第１犠牲層１７０はＣＶＤ工程によって形成され得る。
【００５０】
図１及び図５を参照して、第１犠牲層１７０の上部が蝕刻されて上面が第１配線ＭＬ１の上面より低い第１犠牲パターン１７１が形成され得る。一例として、前記蝕刻工程はエッチバック（ｅｔｃｈ−ｂａｃｋ）工程を包含することができる。第１犠牲パターン１７１の高さｈ２は第１配線ＭＬ１の高さｈ１の約２０％乃至約８０％であり得る。蝕刻工程によって複数の第１配線ＭＬ１の間に第１配線ＭＬ１の側壁及び第１犠牲パターン１７１の上面に定義されるリセス領域ＲＳが形成され得る。
【００５１】
第１配線ＭＬ１及び第１犠牲パターン１７１を覆う第１モールディング層１２１が形成され得る。第１モールディング層１２１はリセス領域ＲＳを定義する第１配線ＭＬ１の上部側壁に沿って延長され得る。第１モールディング層１２１はリセス領域ＲＳの側壁及び下面に沿って実質的にコンフォーマルに形成され得る。
【００５２】
一例として、第１モールディング層１２１はＳｉＯ２、ＳｉＯＣＨ、ＳｉＯＣ、及びＳｉＯＮの中で少なくとも１つを包含することができる。第１モールディング層１２１は多孔性物質を包含することができる。第１モールディング層１２１は原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）で形成され得る。第１モールディング層１２１の厚さは第１配線ＭＬ１に比べて薄いことがあり得る。一例として、第１モールディング層１２１の厚さは第１配線ＭＬ１の高さ（ｈ１の１／３以下）であり得る。
【００５３】
図１及び図６を参照して、第１モールディング層１２１下の第１犠牲パターン１７１が除去されて第１エアーギャップＡＧ１が形成され得る。第１犠牲パターン１７１の除去はアッシング（ａｓｈｉｎｇ）工程及び／又は紫外線照射工程を包含することができる。第１モールディング層１２１の相対的に薄い厚さによって、アッシング工程及び／又は紫外線照射工程による副生成物は第１モールディング層１２１を通過して排出され得る。
【００５４】
図１及び図７を参照して、第１モールディング層１２１上に第１キャッピング層１１１が形成され得る。第１キャッピング層１１１は第１モールディング層１２１にしたがって実質的にコンフォーマルに形成され得る。リセス領域ＲＳは第１モールディング層１２１及び第１キャッピング層１１１によって完全に満たされないことがあり得る。第１キャッピング層１１１はシリコン窒化膜、シリコン酸窒化膜、及びシリコン炭窒化膜の中で少なくとも１つを包含することができる。一例として、第１キャッピング層１１１はＣＶＤによって形成され得る。
【００５５】
図１及び図８を参照して、第１キャッピング層１１１上に第２配線ＭＬ２が形成され得る。第２配線ＭＬ２は図３及び図４を参照して説明した第１配線ＭＬ１の形成方法と同一な方法で形成され得る。第２配線ＭＬ２を覆う第２犠牲層１７５が形成され得る。第２犠牲層１７５はリセス領域ＲＳ内に延長され得る。第２犠牲層１７５は図４の第１犠牲層１７０と同一の物質で形成され得る。
【００５６】
図１及び図９を参照して、第２犠牲層１７５の上部が蝕刻されて上面が第２配線ＭＬ２の上面より低い第２犠牲パターン１７６が形成され得る。一例として、蝕刻工程はエッチバック（ｅｔｃｈ−ｂａｃｋ）工程を包含することができる。第２犠牲パターン１７６はその上部が複数の第２配線ＭＬ２の間に形成され、その下部がリセス領域ＲＳの内部に延長され得る。第２犠牲パターン１７６及び第２配線ＭＬ２を覆う第２モールディング層１２２が形成され得る。第２モールディング層１２２は第１モールディング層１２１と同一の物質で同一の方法によって形成され得る。
【００５７】
図１及び図１０を参照して、第２モールディング層１２２下の第２犠牲パターン１７６が除去されて第２エアーギャップＡＧ２が形成され得る。第２犠牲パターン１７６の除去はアッシング（ａｓｈｉｎｇ）工程及び／又は紫外線照射工程を包含することができる。第２モールディング層１２２の相対的に薄い厚さによって、アッシング工程及び／又は紫外線照射工程による副生成物は第２モールディング層１２２を通過して排出され得る。
【００５８】
説明を簡単にするために本発明の実施形態による配線を２層の配線で図示したが、これに限定されなく、３層以上の配線にも本発明の適用が可能である。
【００５９】
本発明の一実施形態によれば、１つの第１金属パターン１６１の上面から隣接する第１金属パターン１６１に拡散される金属元素の拡散距離が増加されて半導体素子のＴＤＤＢ（ｔｉｍｅ  ｄｅｐｅｎｄｅｎｔ  ｄｉｅｌｅｃｔｒｉｃ  ｂｒｅａｋｄｏｗｎ）現象が緩和され得る。
【００６０】
図１１乃至図１４は本発明の他の実施形態による半導体素子及びその製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。説明を簡単にするために重複された構成に対する説明は省略され得る。
【００６１】
図１及び図１１を参照して、図６を参照して説明された結果物上にリセス領域ＲＳを満たす第３犠牲パターン１７８が形成され得る。本実施形態で、図６の第１エアーギャップＡＧ１は第１ギャップ領域ＡＧ１＿１領域と称され得る。第３犠牲パターン１７８は第１モールディング層１２１上に第３犠牲層を形成した後、第１モールディング層１２１が露出される時までエッチバック工程を遂行して形成され得る。第３犠牲パターン１７８は図５を参照して説明された第１犠牲パターン１７１と同一の物質で形成され得る。
【００６２】
図１及び図１２を参照して、第３犠牲パターン１７８上に第３モールディング層１２３を形成することができる。第３モールディング層１２３は第１モールディング層１２１と同一の物質を包含することができる。第３モールディング層１２３は第１配線ＭＬ１上の第１モールディング層１２１と接することができる。
【００６３】
図１及び図１３を参照して、第３犠牲パターン１７８が除去されて第２ギャップ領域ＡＧ１＿２が形成され得る。その結果、第１モールディング層１２１によって相互分離された第１ギャップ領域ＡＧ１＿１及び第２ギャップ領域ＡＧ１＿２を含む第１エアーギャップＡＧ１が形成され得る。第２ギャップ領域ＡＧ１＿２は下面及び側面が第１モールディング層１２１によって定義され、上面が第３モールディング層１２３によって定義された領域であり得る。第３モールディング層１２３上に第１キャッピング層１１１が形成され得る。
【００６４】
図１及び図１４を参照して、図１１乃至図１３を参照して説明した工程を反復進行して、第２配線ＭＬ２及び記第２配線ＭＬ２の間の第２エアーギャップＡＧ２が形成され得る。第２エアーギャップＡＧ２は複数の第２配線ＭＬ２の間の下部領域内の第１ギャップ領域ＡＧ２＿１及び第２配線ＭＬ２の間の上部領域内の第２ギャップ領域ＡＧ２＿２を包含することができる。第１ギャップ領域ＡＧ２＿１及び第２ギャップ領域ＡＧ２＿２は第２モールディング層１２２によって相互分離され得る。第２ギャップ領域ＡＧ２＿２はその下面及び側面が第２モールディング層１２２によって定義され、上面が第４モールディング層１２４によって定義され得る。第４モールディング層１２４上に第２キャッピング層１１２が形成され得る。
【００６５】
図１５乃至図１８は本発明のその他の実施形態による半導体素子及びその製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。説明を簡単にするために重複された構成に対する説明は省略され得る。
【００６６】
図１及び図１５を参照して、図４を参照して説明された第１配線ＭＬ１上に第１モールディング層１２１及び第１キャッピング層１１１が順に形成され得る。図４と異なりに第１犠牲層１７０の形成工程は省略され得る。その結果、第１モールディング層１２１の下面は蝕刻停止膜１１０と接することができる。
【００６７】
図１及び図１６を参照して、第１キャッピング層１１１上に第２配線ＭＬ２が形成され得る。第２配線ＭＬ２は図３及び図４を参照して説明した第１配線ＭＬ１の形成方法と同一な方法に形成され得る。第２配線ＭＬ２を覆う第２犠牲層１７５が形成され得る。第２犠牲層１７５は複数の第１配線ＭＬ１の間に延長され得る。第２犠牲層１７５は図４の第１犠牲層１７０と同一の物質で形成され得る。
【００６８】
図１及び図１７を参照して、第２犠牲層１７５の上部が蝕刻されて上面が第２配線ＭＬ２の上面より低い第２犠牲パターン１７６が形成され得る。一例として、蝕刻工程はエッチバック（ｅｔｃｈ−ｂａｃｋ）工程を包含することができる。第２犠牲パターン１７６はその上部が複数の第２配線ＭＬ２の間に形成され、その下部が複数の第１配線ＭＬ１の間に延長され得る。第２犠牲パターン１７６及び第２配線ＭＬ２を覆う第２モールディング層１２２が形成され得る。第２モールディング層１２２は第１モールディング層１２１と同一の物質で同一の方法によって形成され得る。
【００６９】
図１及び図１８を参照して、第２モールディング層１２２下の第２犠牲パターン１７６が除去されて第２エアーギャップＡＧ２が形成され得る。前記第２犠牲パターン１７６の除去はアッシング（ａｓｈｉｎｇ）工程及び／又は紫外線照射工程を包含することができる。第２モールディング層１２２の相対的に薄い厚さによって、アッシング工程及び／又は紫外線照射工程による副生成物は第２モールディング層１２２を通過して排出され得る。第２モールディング層１２２上に第２キャッピング層１１２が形成され得る。第２キャッピング層１１２はシリコン窒化膜、シリコン酸窒化膜、及びシリコン炭窒化膜の中で少なくとも１つを含む物質で形成され得る。
【００７０】
第２キャッピング層１１２上に第３配線ＭＬ３が形成され得る。第３配線ＭＬ３の間に第３エアーギャップＡＧ３が形成され得る。第３配線ＭＬ３及び第３エアーギャップＡＧ３は第２配線ＭＬ２及び第２エアーギャップＡＧ２の形成工程と同一の工程を反復遂行して形成され得る。第３配線ＭＬ３上に第５モールディング層１２５及び第３キャッピング層１１３が順に形成され得る。
【００７１】
上述したように、配線の間のギャップはエアーではない又はエアーに追加的に通常的な絶縁膜より低い誘電定数を有するガス状態の物質を包含することができる。本発明の実施形態において、第１及び第２ギャップ（一例として、図１０のＡＧ１、Ａｇ２）、又は第１ギャップ及び第２ギャップ領域（図１４のＡＧ１、ＡＧ２）は互に異なるガス状態の物質を包含することができる。一例として、第１ギャップ（図１０のＡＧ１又は図１４のＡＧ１）はエアーを包含でき、第２ギャップ（図１０のＡＧ２、図１４のＡＧ２）はエアーではなく、シリコン酸化膜より誘電定数が小さいガスを包含することができる。他の実施形態で、ギャップは混合されたガスを包含することができる。一例として、第１ギャップ（図１０のＡＧ１）、第２ギャップ（図１８のＡＧ２）は互に異なる複数のガス（一例として、エアー及びエアーではなく、シリコン酸化膜より誘電定数が小さいガス）を包含することができる。
【００７２】
図１９は本発明のその他の実施形態による半導体素子及びその製造方法を説明するための断面図であって、図１のＡ−Ａ’線に沿う断面図である。説明を簡単にするために重複された構成に対する説明は省略され得る。
【００７３】
本実施形態において、第１配線ＭＬ１はその上部に第１金属パターン１６１を覆う第１保護パターン１６４を包含でき、第２配線ＭＬ２はその上部に第２金属パターン１６６を覆う第２保護パターン１６９を包含することができる。第１保護パターン１６４は第１モールディング層１２１を形成する以前に露出された第１金属パターン１６１の上面上に金属層を蒸着又は成長させて形成され得る。第１保護パターン１６４は第１金属パターン１６１と異なる金属物質を包含することができる。一例として、第１保護パターン１６４はコバルトＣｏを包含することができる。第２保護パターン１６９は第１保護パターン１６４と同一の物質で同一の方法によって形成され得る。
【００７４】
上述された実施形態で開示された半導体素子は多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）で具現され得る。例えば、本発明の実施形態による半導体素子はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等の方式にパッケージングされ得る。
【００７５】
本発明の実施形態による半導体素子が実装されたパッケージは他の機能を遂行する半導体素子（例えば、コントローラ及び／又は論理素子等）をさらに包含することもあり得る。
【００７６】
図２０は本発明の技術的思想に基づいた半導体素子を含む電子システムの一例を示したブロック図である
【００７７】
図２０を参照すれば、本発明の一実施形態による電子システム１１００はコントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、メモリ装置１１３０（ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）、インターフェイス１１４０及びバス１１５０を包含することができる。コントローラ１１１０、入出力装置１１２０、メモリ装置１１３０及び／又はインターフェイス１１４０はバス１１５０を通じて互いに結合されることができる。バス１１５０はデータが移動される通路（ｐａｔｈ）に該当する。
【００７８】
コントローラ１１１０はマイクロプロセッサデジタル信号プロセス、マイクロコントローラ、及びこれらと類似な機能を遂行できる論理素子の中で少なくとも１つを包含することができる。上述された第１及び第２実施形態に開示された半導体素子が論理素子として具現される場合に、コントローラ１１１０は第１及び第２実施形態の半導体素子の中でいずれか１つを包含することができる。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレー装置等を包含することができる。メモリ装置１１３０はデータ及び／又は命令語等を格納することができる。メモリ装置１１３０は上述された実施形態による半導体記憶素子の中で少なくとも１つを包含することができる。また、メモリ装置１１３０は他の形態の半導体記憶素子（例えば、ＤＲＡＭ素子及び／又はＳＲＡＭ素子等）をさらに包含することができる。インターフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行することができる。インターフェイス１１４０は有線又は無線形態であり得る。例えば、インターフェイス１１４０はアンテナ又は有無線トランシーバー等を包含することができる。図示しないが、電子システム１１００はコントローラ１１１０の動作を向上するための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに包含することもあり得る。
【００７９】
前記電子システム１１００は個人携帯用情報端末機ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）ポータブルコンピューター（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての電子製品に適用され得る。
【００８０】
図２１は本発明の技術的思想に基づいた半導体素子を含むメモリカードの一例を示したブロック図である
【００８１】
図２１を参照すれば、本発明の一実施形態によるメモリカード１２００はメモリ装置１２１０を含む。メモリ装置１２１０は上述された実施形態の半導体記憶素子の中で少なくとも１つを包含することができる。また、メモリ装置１２１０は他の形態の半導体記憶素子（例えば、ＤＲＡＭ素子及び／又はＳＲＡＭ素子等）をさらに包含することができる。メモリカード１２００はホスト（Ｈｏｓｔ）とメモリ装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を包含することができる。
【００８２】
メモリコントローラ１２２０はメモリカードの全般的な動作を制御するプロセシングユニット１２２２を包含することができる。また、メモリコントローラ１２２０はプロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を包含することができる。これに加えて、メモリコントローラ１２２０はホストインターフェイス１２２３、メモリインターフェイス１２２５をさらに包含することができる。ホストインターフェイス１２２３はメモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備することができる。メモリインターフェイス１２２５はメモリコントローラ１２２０とメモリ装置１２１０とを接続させ得る。さらに、メモリコントローラ１２２０はエラー訂正ブロック１２２４（Ｅｃｃ）をさらに包含することができる。エラー訂正ブロック１２２４はメモリ装置１２１０から読出されたデータのエラーを検出及び訂正できる。図示しないが、メモリカード１２００はホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭ  ｄｅｖｉｃｅ）をさらに包含することもあり得る。メモリカード１２００は携帯用データ格納カードとして使用され得る。これと異なりに、前記メモリカード１２００はコンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）としても具現され得る。
【００８３】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形することなく、他の具体的な形態に実施されることもあり得る。したがって、以上で記述した実施形態は、すべての面で例示的なものであり、限定的なものではない理解しなければならない。
【符号の説明】
【００８４】
１００  基板
１０１  第１層間絶縁層
１０２  第２層間絶縁層
１１０  蝕刻停止膜
１１１  第１キャッピング層
１１２  第２キャッピング層
１１３  第３キャッピング層
１２１  第１モールディング層
１２２  第２モールディング層
１３０  第１バリアー層
１６０  第１金属層
ＡＧ１  第１エアーギャップ
ＡＧ２  第２エアーギャップ
ＣＰ１  第１導電ピラー
ＣＰ２  第２導電ピラー
ＭＬ１  第１配線
ＭＬ２  第２配線
ＭＬ３  第３配線
ＲＳ  リセス領域
ＴＣ  トレンチ
【図１】
2014154886.tif 000003
【図２Ａ】
2014154886.tif 000004
【図２Ｂ】
2014154886.tif 000005
【図２Ｃ】
2014154886.tif 000006
【図２Ｄ】
2014154886.tif 000007
【図３】
2014154886.tif 000008
【図４】
2014154886.tif 000009
【図５】
2014154886.tif 000010
【図６】
2014154886.tif 000011
【図７】
2014154886.tif 000012
【図８】
2014154886.tif 000013
【図９】
2014154886.tif 000014
【図１０】
2014154886.tif 000015
【図１１】
2014154886.tif 000016
【図１２】
2014154886.tif 000017
【図１３】
2014154886.tif 000018
【図１４】
2014154886.tif 000019
【図１５】
2014154886.tif 000020
【図１６】
2014154886.tif 000021
【図１７】
2014154886.tif 000022
【図１８】
2014154886.tif 000023
【図１９】
2014154886.tif 000024
【図２０】
2014154886.tif 000025
【図２１】
2014154886.tif 000026