(57)【要約】      （修正有）【課題】送受信機信号絶縁および電圧固定法のための装置、および同装置を形成する方法を提供する。【解決手段】ｐ型基板81と、前記ｐ型基板の中に形成されるＮＰＮ双方向性トランジスタ63を形成するように構成される、第１のｎ型ウェル領域94a、第２のｎ型ウェル領域94b、および第１のｐ型ウェル領域92と、前記ＮＰＮ双方向性トランジスタを包囲するｐ型タブと、前記ｐ型タブを包囲するｎ型タブと、前記ｎ型タブを包囲するｐ型エピタキシャル領域91と、を備え、前記第１のｎ型ウェル領域、前記ｐ型タブ、および前記ｎ型タブは、第１の寄生ＮＰＮバイポーラトランジスタを形成するように構成され、前記ｐ型エピタキシャル領域、前記ｎ型タブ、および前記ｐ型タブは、寄生ＰＮＰバイポーラトランジスタ99を形成するように構成される。【選択図】図５Ｂ
2014154883.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型基板と、
前記ｐ型基板の中に形成されるＮＰＮ双方向性トランジスタを形成するように構成される、第１のｎ型ウェル領域、第２のｎ型ウェル領域、および第１のｐ型ウェル領域と、
前記ＮＰＮ双方向性トランジスタを包囲するｐ型タブと、
前記ｐ型タブを包囲するｎ型タブと、
前記ｎ型タブを包囲するｐ型エピタキシャル領域と、
を備え、
前記第１のｎ型ウェル領域、前記ｐ型タブ、および前記ｎ型タブは、第１の寄生ＮＰＮバイポーラトランジスタを形成するように構成され、
前記ｐ型エピタキシャル領域、前記ｎ型タブ、および前記ｐ型タブは、寄生ＰＮＰバイポーラトランジスタを形成するように構成される、
装置。
【請求項２】
前記ｐ型エピタキシャル領域は、前記寄生ＰＮＰバイポーラトランジスタのエミッタを形成するように構成され、前記ｎ型タブは、前記寄生ＰＮＰバイポーラトランジスタの基部を形成するように構成される、請求項１に記載の装置。
【請求項３】
前記寄生ＰＮＰバイポーラトランジスタの前記エミッタおよび前記基部は、前記ｐ型エピタキシャル領域の中に形成される第１の抵抗器を通して接続される、請求項２に記載の装置。
【請求項４】
前記寄生ＰＮＰバイポーラトランジスタの前記ｐ型エピタキシャル領域および前記ｎ型タブはさらに、前記ｐ型基板上に形成される第２の抵抗器を通して電気的に接続され、前記第２の抵抗器および前記第１の抵抗器は、前記寄生ＰＮＰバイポーラトランジスタの前記エミッタと前記基部との間で直列に電気的に接続される、請求項３に記載の装置。
【請求項５】
前記ｐ型エピタキシャル領域、前記ｎ型タブ、前記ｐ型タブ、および前記第１のｎ型ウェル領域は、第１の寄生ＰＮＰＮシリコン制御整流器を形成するように構成される、請求項１に記載の装置。
【請求項６】
前記ｐ型タブは、前記ｐ型基板の中に配置されるｐ型深ウェル層と、前記第１のｎ型ウェル領域の第１の側面に隣接する第２のｐ型ウェル領域と、前記第２のｎ型ウェル領域の第１の側面に隣接する第３のｐ型ウェル領域とを備え、前記ｐ型深ウェル層、前記第２のｐ型ウェル領域、および前記第３のｐ型ウェル領域は、連続して電気的に接続される、請求項３に記載の装置。
【請求項７】
前記ｐ型タブは、電気的に浮動しているように構成される、請求項６に記載の装置。
【請求項８】
前記第２のｎ型領域、前記ｐ型タブ、および前記ｎ型タブは、第２の寄生ＮＰＮバイポーラトランジスタを形成するように構成される、請求項１に記載の装置。
【請求項９】
前記ｐ型エピタキシャル領域および前記ｎ型タブ、前記ｐ型タブ、および前記第２のｎ型ウェル領域は、第２の寄生ＰＮＰＮシリコン制御整流器を形成するように構成される、請求項１に記載の装置。
【請求項１０】
前記ｎ型タブは、前記ｐ型基板の中に配置されるｎ型埋め込み層と、前記ｐ型タブの第１の側面に隣接する第３のｎ型ウェル領域と、前記ｐ型タブの第２の側面に隣接する第４のｎ型ウェル領域とを備える、請求項３に記載の装置。
【請求項１１】
前記第３のｎ型ウェル領域の第１の側面に隣接する第４のｐ型ウェル領域と、前記第４のｎ型ウェル領域の第１の側面に隣接する第５のｐ型ウェル領域とをさらに備える、請求項１０に記載の装置。
【請求項１２】
前記第４のｎ型ウェル領域および前記第５のｐ型ウェル領域に隣接する前記ｐ型基板上に形成される、第２の抵抗器をさらに備える、請求項１１に記載の装置。
【請求項１３】
前記第１のｎ型ウェル領域の中に配置される第１のｐ型活性領域と、前記第２のｎ型ウェル領域の中に配置される第２のｐ型活性領域とをさらに備える、請求項３に記載の装置。
【請求項１４】
前記第１のｎ型ウェル領域の中に配置される第１のｎ型活性領域と、前記第２のｎ型ウェル領域の中に配置される第２のｎ型活性領域とをさらに備える、請求項１３に記載の装置。
【請求項１５】
第１のパッドおよび第２のパッドをさらに備え、前記第１のパッドは、前記第１のｎ型活性領域および前記第１のｐ型活性領域に電気的に接続され、前記第２のパッドは、前記第２のｎ型活性領域および前記第２のｐ型活性領域に電気的に接続される、請求項１４に記載の装置。
【請求項１６】
基板電位において前記ｐ型基板に電気的に接続される第３のｐ型活性領域の間の第１の電気的接続と、前記基板電位における第１のまたは第２のパッドのうちの１つと前記ｐ型基板との間の第２の電気的接続とをさらに備える、請求項１５に記載の装置。
【請求項１７】
前記第１の電気的接続は、第１の抵抗を有し、前記第２の電気的接続は、第２の抵抗を有し、前記第１の抵抗は、前記第２の抵抗よりも高い、請求項１６に記載の装置。
【請求項１８】
前記第３のｐ型活性領域は、前記寄生ＰＮＰバイポーラトランジスタの前記エミッタに電気的に接続される、請求項１６に記載の装置。
【請求項１９】
前記ＮＰＮ双方向性トランジスタは、環状構成で配列され、前記ｐ型ウェルは、前記第１のｎ型ウェルを同心円状に包囲し、前記第２のｎ型ウェルは、前記ｐ型ウェルを同心円状に包囲する、請求項１０に記載の装置。
【請求項２０】
前記ｐ型タブの前記第３のｐ型ウェルは、前記ＮＰＮ双方向性トランジスタを包囲し、前記ｎ型タブの前記第４のｎ型ウェルは、前記第３のｐ型ウェルを包囲し、前記ｐ型エピタキシャル領域は、前記第４のｎ型ウェルを包囲する、請求項１９に記載の装置。
【請求項２１】
前記ｐ型エピタキシャル領域は、前記ｐ型基板に電気的に接続される、請求項１に記載の装置。
【請求項２２】
前記第５のｐ型ウェル領域の第１の側面に隣接する第５のｎ型ウェル領域と、前記第５のｎ型ウェル領域の第１の側面に隣接する第６のｐ型ウェル領域とをさらに備え、前記ｐ型エピタキシャル領域は、前記第５のｐ型ウェル領域、前記第５のｎ型ウェル領域、および前記第６のｐ型ウェル領域のそれぞれより下側に配置される、請求項１１に記載の装置。
【請求項２３】
前記第１の抵抗器は、少なくとも部分的に前記ｐ型エピタキシャル領域に由来する、第１の抵抗器の抵抗を有する、請求項２２に記載の装置。
【請求項２４】
前記第１の抵抗器は、前記第５のｐ型ウェル領域および前記第６のｐ型ウェル領域にさらに由来する、第１の抵抗を有する、請求項２３に記載の装置。
【請求項２５】
ｐ型基板と、
前記ｐ型基板の中の第１のｎ型ウェル領域、第２のｎ型ウェル領域、および第１のｐ型ウェル領域であって、前記第１のｎ型ウェル領域、前記第２のｎ型ウェル領域、および前記第１のｐ型ウェル領域は、前記ｐ型基板の中にＮＰＮ双方向性トランジスタを形成するように構成される、ウェル領域と、
前記ＮＰＮ双方向性トランジスタを包囲するｐ型タブと、
前記ｐ型タブを包囲するｎ型タブと、
前記ｎ型タブを包囲するｐ型エピタキシャル領域と、
前記第１のｎ型ウェル領域の中に配置される第１のｐ型活性領域であって、前記第１のｐ型活性領域、前記第１のｎ型ウェル領域、および前記ｐ型タブは、第１のＰＮＰバイポーラトランジスタを形成するように構成される、第１のｐ型活性領域と、
前記第２のｎ型ウェル領域の中に配置される第２のｐ型活性領域であって、前記第２のｐ型活性領域、前記第２のｎ型ウェル領域、および前記ｐ型タブは、第２のＰＮＰバイポーラトランジスタを形成するように構成される、第２のｐ型活性領域と、
を備え、前記ｐ型エピタキシャル領域、前記ｎ型タブ、および前記ｐ型タブは、寄生ＰＮＰバイポーラトランジスタを形成する、
装置。
【請求項２６】
前記ｐ型エピタキシャル領域は、前記ｐ型基板に電気的に接続される、請求項２５に記載の装置。
【請求項２７】
前記ＮＰＮ双方向性トランジスタ、前記第１のＰＮＰバイポーラトランジスタ、および前記第２のＰＮＰバイポーラトランジスタは、第１のバイポーラＰＮＰＮＰ双方向性構造を形成する、請求項２５に記載の装置。
【請求項２８】
前記ｐ型エピタキシャル領域は、前記寄生ＰＮＰバイポーラトランジスタのエミッタを形成するように構成され、前記ｎ型タブは、前記寄生ＰＮＰバイポーラトランジスタの基部を含むように構成される、請求項２５に記載の装置。
【請求項２９】
前記寄生ＰＮＰバイポーラトランジスタの前記エミッタおよび前記基部は、前記ｐ型エピタキシャル領域の第１の抵抗器を通して接続される、請求項２５に記載の装置。
【請求項３０】
前記寄生ＰＮＰバイポーラトランジスタの前記ｐ型エピタキシャル領域および前記ｎ型タブはさらに、前記ｐ型基板上に形成される第２の抵抗器を通して電気的に接続され、前記第２の抵抗器および前記第１の抵抗器は、前記エミッタと前記基部との間で直列に電気的に接続される、請求項２９に記載の装置。
【請求項３１】
前記ｐ型タブは、電気的に浮動しているように構成される、請求項２５に記載の装置。
【請求項３２】
前記ｎ型タブは、前記ｐ型基板の中に配置されるｎ型埋め込み層と、前記ｐ型タブの第１の側面に隣接する第３のｎ型ウェル領域と、前記ｐ型タブの第２の側面に隣接する第４のｎ型ウェル領域とを備える、請求項２５に記載の装置。
【請求項３３】
前記ＮＰＮ双方向性トランジスタは、環状構成で配列され、前記ｐ型ウェルは、前記第１のｎ型ウェルを同心円状に包囲し、前記第２のｎ型ウェルは、前記ｐ型ウェルを同心円状に包囲する、請求項２５に記載の装置。
【請求項３４】
前記ｐ型タブの前記第３のｐ型ウェルは、前記ＮＰＮ双方向性トランジスタを包囲し、前記ｎ型タブの前記第４のｎ型ウェルは、前記第３のｐ型ウェルを包囲し、前記ｐ型エピタキシャル領域は、前記第４のｎ型ウェルを包囲する、請求項３３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子機器に関し、より具体的には、静電放電からの通信送受信機の保護に関する。
【背景技術】
【０００２】
特定の電子システムは、過渡電気的事象または急速に変化する電圧および高温を有する比較的短い持続時間の電気信号に曝露され得る。過渡電気的事象は、例えば、物体または個人から電子システムへの急激な電荷放出から生じる、電気的超過ストレス／静電放電（ＥＯＳ／ＥＳＤ）事象を含み得る。
【０００３】
過渡電気的事象は、過電圧状態および／または比較的小さい区域のＩＣに及ぶ高水準の電力散逸による電子システム内の集積回路（ＩＣ）を損傷する可能性がある。高電力の散逸は、ＩＣ温度を上昇させ得、ゲートの酸化物パンチスルー、接合部損傷、金属損傷、および表面電荷蓄積等、多くの問題に至る可能性がある。更に、過渡電気的事象は、ラッチアップ（換言すれば、低インピーダンス経路の偶発的発生）を誘発し、それによってＩＣの機能を混乱させ、潜在的にはＩＣの恒久的損傷を引き起こす可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００４】
一実施形態では、装置が、ｐ型半導体基板上に提供される。本装置は、半導体基板の中に形成されるＮＰＮ双方向性トランジスタを形成するように構成される、第１のｎ型ウェル領域、第２のｎ型ウェル領域、および第１のｐ型ウェル領域を含む。本装置はさらに、ＮＰＮ双方向性トランジスタを包囲するように構成されるｐ型タブと、ｐ型タブを包囲するように構成されるｎ型タブと、ｎ型タブを包囲するように構成されるｐ型エピタキシャル領域とを含み、第１のｎ型ウェル領域、ｐ型タブ、およびｎ型タブは、第１のＮＰＮバイポーラトランジスタを形成するように構成され、ｐ型エピタキシャル領域、ｎ型タブ、およびｐ型タブは、ＰＮＰバイポーラトランジスタを形成するように構成される。
【０００５】
別の実施形態では、装置が、ｐ型半導体基板上に提供される。本装置は、ｐ型基板の第１のｎ型ウェル領域、第２のｎ型ウェル領域、および第１のｐ型ウェル領域を含み、第１のｎ型ウェル領域、第２のｎ型ウェル領域、および第１のｐ型ウェル領域は、ｐ型半導体基板の中にＮＰＮ双方向性トランジスタを形成するように構成される。本装置はさらに、ＮＰＮ双方向性トランジスタを包囲するｐ型タブと、ｐ型タブを包囲するｎ型タブとを含む。本装置はさらに、第１のｎ型ウェル領域の中に配置される第１のｐ型活性領域を含み、第１のｐ型活性領域、第１のｎ型ウェル領域、およびｐ型タブは、第１のＰＮＰバイポーラトランジスタを形成するように構成される。本装置はさらに、第２のｎ型ウェル領域の中に配置される第２のｐ型活性領域を含み、第２のｐ型活性領域、第２のｎ型ウェル領域、およびｐ型タブは、第２のＰＮＰバイポーラトランジスタを形成するように構成され、ｐ型エピタキシャル領域、ｎ型タブ、およびｐ型タブは、第３の寄生ＰＮＰバイポーラトランジスタを形成する。
【０００６】
例えば、本願発明は以下の項目を提供する。
（項目１）
ｐ型基板と、
上記ｐ型基板の中に形成されるＮＰＮ双方向性トランジスタを形成するように構成される、第１のｎ型ウェル領域、第２のｎ型ウェル領域、および第１のｐ型ウェル領域と、
上記ＮＰＮ双方向性トランジスタを包囲するｐ型タブと、
上記ｐ型タブを包囲するｎ型タブと、
上記ｎ型タブを包囲するｐ型エピタキシャル領域と、
を備え、
上記第１のｎ型ウェル領域、上記ｐ型タブ、および上記ｎ型タブは、第１の寄生ＮＰＮバイポーラトランジスタを形成するように構成され、
上記ｐ型エピタキシャル領域、上記ｎ型タブ、および上記ｐ型タブは、寄生ＰＮＰバイポーラトランジスタを形成するように構成される、
装置。
（項目２）
上記ｐ型エピタキシャル領域は、上記寄生ＰＮＰバイポーラトランジスタのエミッタを形成するように構成され、上記ｎ型タブは、上記寄生ＰＮＰバイポーラトランジスタの基部を形成するように構成される、上記項目に記載の装置。
（項目３）
上記寄生ＰＮＰバイポーラトランジスタの上記エミッタおよび上記基部は、上記ｐ型エピタキシャル領域の中に形成される第１の抵抗器を通して接続される、上記項目のいずれか一項に記載の装置。
（項目４）
上記寄生ＰＮＰバイポーラトランジスタの上記ｐ型エピタキシャル領域および上記ｎ型タブはさらに、上記ｐ型基板上に形成される第２の抵抗器を通して電気的に接続され、上記第２の抵抗器および上記第１の抵抗器は、上記寄生ＰＮＰバイポーラトランジスタの上記エミッタと上記基部との間で直列に電気的に接続される、上記項目のいずれか一項に記載の装置。
（項目５）
上記ｐ型エピタキシャル領域、上記ｎ型タブ、上記ｐ型タブ、および上記第１のｎ型ウェル領域は、第１の寄生ＰＮＰＮシリコン制御整流器を形成するように構成される、上記項目のいずれか一項に記載の装置。
（項目６）
上記ｐ型タブは、上記ｐ型基板の中に配置されるｐ型深ウェル層と、上記第１のｎ型ウェル領域の第１の側面に隣接する第２のｐ型ウェル領域と、上記第２のｎ型ウェル領域の第１の側面に隣接する第３のｐ型ウェル領域とを備え、上記ｐ型深ウェル層、上記第２のｐ型ウェル領域、および上記第３のｐ型ウェル領域は、連続して電気的に接続される、上記項目のいずれか一項に記載の装置。
（項目７）
上記ｐ型タブは、電気的に浮動しているように構成される、上記項目のいずれか一項に記載の装置。
（項目８）
上記第２のｎ型領域、上記ｐ型タブ、および上記ｎ型タブは、第２の寄生ＮＰＮバイポーラトランジスタを形成するように構成される、上記項目のいずれか一項に記載の装置。
（項目９）
上記ｐ型エピタキシャル領域および上記ｎ型タブ、上記ｐ型タブ、および上記第２のｎ型ウェル領域は、第２の寄生ＰＮＰＮシリコン制御整流器を形成するように構成される、上記項目のいずれか一項に記載の装置。
（項目１０）
上記ｎ型タブは、上記ｐ型基板の中に配置されるｎ型埋め込み層と、上記ｐ型タブの第１の側面に隣接する第３のｎ型ウェル領域と、上記ｐ型タブの第２の側面に隣接する第４のｎ型ウェル領域とを備える、上記項目のいずれか一項に記載の装置。
（項目１１）
上記第３のｎ型ウェル領域の第１の側面に隣接する第４のｐ型ウェル領域と、上記第４のｎ型ウェル領域の第１の側面に隣接する第５のｐ型ウェル領域とをさらに備える、上記項目のいずれか一項に記載の装置。
（項目１２  上記第４のｎ型ウェル領域および上記第５のｐ型ウェル領域に隣接する上記ｐ型基板上に形成される、第２の抵抗器をさらに備える、上記項目のいずれか一項に記載の装置。
（項目１３）
上記第１のｎ型ウェル領域の中に配置される第１のｐ型活性領域と、上記第２のｎ型ウェル領域の中に配置される第２のｐ型活性領域とをさらに備える、上記項目のいずれか一項に記載の装置。
（項目１４）
上記第１のｎ型ウェル領域の中に配置される第１のｎ型活性領域と、上記第２のｎ型ウェル領域の中に配置される第２のｎ型活性領域とをさらに備える、上記項目のいずれか一項に記載の装置。
（項目１５）
第１のパッドおよび第２のパッドをさらに備え、上記第１のパッドは、上記第１のｎ型活性領域および上記第１のｐ型活性領域に電気的に接続され、上記第２のパッドは、上記第２のｎ型活性領域および上記第２のｐ型活性領域に電気的に接続される、上記項目のいずれか一項に記載の装置。
（項目１６）
基板電位において上記ｐ型基板に電気的に接続される第３のｐ型活性領域の間の第１の電気的接続と、上記基板電位における第１のまたは第２のパッドのうちの１つと上記ｐ型基板との間の第２の電気的接続とをさらに備える、上記項目のいずれか一項に記載の装置。
（項目１７）
上記第１の電気的接続は、第１の抵抗を有し、上記第２の電気的接続は、第２の抵抗を有し、上記第１の抵抗は、上記第２の抵抗よりも高い、上記項目のいずれか一項に記載の装置。
（項目１８）
上記第３のｐ型活性領域は、上記寄生ＰＮＰバイポーラトランジスタの上記エミッタに電気的に接続される、上記項目のいずれか一項に記載の装置。
（項目１９）
上記ＮＰＮ双方向性トランジスタは、環状構成で配列され、上記ｐ型ウェルは、上記第１のｎ型ウェルを同心円状に包囲し、上記第２のｎ型ウェルは、上記ｐ型ウェルを同心円状に包囲する、上記項目のいずれか一項に記載の装置。
（項目２０）
上記ｐ型タブの上記第３のｐ型ウェルは、上記ＮＰＮ双方向性トランジスタを包囲し、上記ｎ型タブの上記第４のｎ型ウェルは、上記第３のｐ型ウェルを包囲し、上記ｐ型エピタキシャル領域は、上記第４のｎ型ウェルを包囲する、上記項目のいずれか一項に記載の装置。
（項目２１）
上記ｐ型エピタキシャル領域は、上記ｐ型基板に電気的に接続される、上記項目のいずれか一項に記載の装置。
（項目２２）
上記第５のｐ型ウェル領域の第１の側面に隣接する第５のｎ型ウェル領域と、上記第５のｎ型ウェル領域の第１の側面に隣接する第６のｐ型ウェル領域とをさらに備え、上記ｐ型エピタキシャル領域は、上記第５のｐ型ウェル領域、上記第５のｎ型ウェル領域、および上記第６のｐ型ウェル領域のそれぞれより下側に配置される、上記項目のいずれか一項に記載の装置。
（項目２３）
上記第１の抵抗器は、少なくとも部分的に上記ｐ型エピタキシャル領域に由来する、第１の抵抗器の抵抗を有する、上記項目のいずれか一項に記載の装置。
（項目２４）
上記第１の抵抗器は、上記第５のｐ型ウェル領域および上記第６のｐ型ウェル領域にさらに由来する、第１の抵抗を有する、上記項目のいずれか一項に記載の装置。
（項目２５）
ｐ型基板と、
上記ｐ型基板の中の第１のｎ型ウェル領域、第２のｎ型ウェル領域、および第１のｐ型ウェル領域であって、上記第１のｎ型ウェル領域、上記第２のｎ型ウェル領域、および上記第１のｐ型ウェル領域は、上記ｐ型基板の中にＮＰＮ双方向性トランジスタを形成するように構成される、ウェル領域と、
上記ＮＰＮ双方向性トランジスタを包囲するｐ型タブと、
上記ｐ型タブを包囲するｎ型タブと、
上記ｎ型タブを包囲するｐ型エピタキシャル領域と、
上記第１のｎ型ウェル領域の中に配置される第１のｐ型活性領域であって、上記第１のｐ型活性領域、上記第１のｎ型ウェル領域、および上記ｐ型タブは、第１のＰＮＰバイポーラトランジスタを形成するように構成される、第１のｐ型活性領域と、
上記第２のｎ型ウェル領域の中に配置される第２のｐ型活性領域であって、上記第２のｐ型活性領域、上記第２のｎ型ウェル領域、および上記ｐ型タブは、第２のＰＮＰバイポーラトランジスタを形成するように構成される、第２のｐ型活性領域と、
を備え、上記ｐ型エピタキシャル領域、上記ｎ型タブ、および上記ｐ型タブは、寄生ＰＮＰバイポーラトランジスタを形成する、
装置。
（項目２６）
上記ｐ型エピタキシャル領域は、上記ｐ型基板に電気的に接続される、上記項目のいずれか一項に記載の装置。
（項目２７）
上記ＮＰＮ双方向性トランジスタ、上記第１のＰＮＰバイポーラトランジスタ、および上記第２のＰＮＰバイポーラトランジスタは、第１のバイポーラＰＮＰＮＰ双方向性構造を形成する、上記項目のいずれか一項に記載の装置。
（項目２８）
上記ｐ型エピタキシャル領域は、上記寄生ＰＮＰバイポーラトランジスタのエミッタを形成するように構成され、上記ｎ型タブは、上記寄生ＰＮＰバイポーラトランジスタの基部を含むように構成される、上記項目のいずれか一項に記載の装置。
（項目２９）
上記寄生ＰＮＰバイポーラトランジスタの上記エミッタおよび上記基部は、上記ｐ型エピタキシャル領域の第１の抵抗器を通して接続される、上記項目のいずれか一項に記載の装置。
（項目３０）
上記寄生ＰＮＰバイポーラトランジスタの上記ｐ型エピタキシャル領域および上記ｎ型タブはさらに、上記ｐ型基板上に形成される第２の抵抗器を通して電気的に接続され、上記第２の抵抗器および上記第１の抵抗器は、上記エミッタと上記基部との間で直列に電気的に接続される、上記項目のいずれか一項に記載の装置。
（項目３１）
上記ｐ型タブは、電気的に浮動しているように構成される、上記項目のいずれか一項に記載の装置。
（項目３２）
上記ｎ型タブは、上記ｐ型基板の中に配置されるｎ型埋め込み層と、上記ｐ型タブの第１の側面に隣接する第３のｎ型ウェル領域と、上記ｐ型タブの第２の側面に隣接する第４のｎ型ウェル領域とを備える、上記項目のいずれか一項に記載の装置。
（項目３３）
上記ＮＰＮ双方向性トランジスタは、環状構成で配列され、上記ｐ型ウェルは、上記第１のｎ型ウェルを同心円状に包囲し、上記第２のｎ型ウェルは、上記ｐ型ウェルを同心円状に包囲する、上記項目のいずれか一項に記載の装置。
（項目３４）
上記ｐ型タブの上記第３のｐ型ウェルは、上記ＮＰＮ双方向性トランジスタを包囲し、上記ｎ型タブの上記第４のｎ型ウェルは、上記第３のｐ型ウェルを包囲し、上記ｐ型エピタキシャル領域は、上記第４のｎ型ウェルを包囲する、上記項目のいずれか一項に記載の装置。
【０００７】
（摘要）
過渡電気的事象からの送受信機信号絶縁および電圧固定法のための装置は、バイポーラＰＮＰＮＰ素子アセンブリと、第１の寄生ＰＮＰＮ素子アセンブリと、第２の寄生ＰＮＰＮ素子アセンブリとを備える、双方向性保護装置を含む。バイポーラＰＮＰＮＰ素子アセンブリは、ＮＰＮ双方向性バイポーラトランジスタと、第１のＰＮＰバイポーラトランジスタと、第２のＰＮＰバイポーラトランジスタとを含み、第１および第２のパッドを通して過渡電圧信号を受信するように構成される。第１および第２のパッドは、第１および第２のＰＮＰバイポーラトランジスタのエミッタを通してＰＮＰＮＰ素子アセンブリに電気的に接続される。バイポーラＰＮＰＮＰ素子アセンブリは、寄生ＰＮＰバイポーラトランジスタと、第１の寄生ＮＰＮバイポーラトランジスタとを備える、第１の寄生ＰＮＰＮ素子アセンブリに電気的に接続される。バイポーラＰＮＰＮＰ素子アセンブリはさらに、寄生ＰＮＰバイポーラトランジスタと、第２の寄生ＮＰＮバイポーラトランジスタとを備える、第２の寄生ＰＮＰＮ素子アセンブリに接続される。寄生ＰＮＰバイポーラトランジスタの基部は、第１および第２の寄生ＰＮＰＮ素子アセンブリのトリガおよび絶縁破壊を防止するように、抵抗器を通して送受信機の基板に接続される。
【図面の簡単な説明】
【０００８】
【図１】図１は、送受信機システムの一実施例の概略ブロック図である。
【図２】図２は、一実施形態による、双方向性保護装置の電流と電圧との間の関係を示すグラフである。
【図３】図３は、送受信機システムインターフェースの一実施例の回路図である。
【図４】図４は、一実施形態による、双方向性保護回路を図示する回路図である。
【図５Ａ】図５Ａは、一実施形態による、図４の保護回路を実装する、二重タブ絶縁双方向性保護装置の概略斜視図である。
【図５Ｂ】図５Ｂは、線５Ｂ−５Ｂに沿って得られた図５Ａの二重タブ絶縁双方向性保護装置の注釈付き断面図である。
【図６Ａ】図６Ａは、一実施形態による、二重タブ絶縁保護装置の概略上面レイアウト図である。
【図６Ｂ】図６Ｂは、線６Ｂ−６Ｂに沿って得られた図６Ａの二重タブ絶縁双方向性保護装置の注釈付き断面図である。
【図７Ａ】図７Ａは、別の実施形態による、二重タブ絶縁双方向性保護装置の概略斜視図である。
【図７Ｂ】図７Ｂは、さらに別の実施形態による、二重タブ絶縁双方向性保護装置の概略斜視図である。
【図８】図８は、別の実施形態による、二重タブ絶縁保護装置の断面図である。
【図９】図９Ａ〜９Ｉは、例えば、精密送受信機の対称および非対称動作を提供するための可変幾何学的特徴を伴う、二重タブ絶縁双方向保護装置の種々の実施形態の部分断面図を図示する。
【図１０】図１０は、一実施形態による、送受信機信号絶縁および電圧固定法のための双方向性保護回路の概略図である。
【図１１Ａ】図１１Ａは、一実施形態による、送受信機信号絶縁および電圧固定法のための双方向性保護装置の注釈付き断面図である。
【図１１Ｂ】図１１Ｂは、別の実施形態による、受信機信号絶縁および電圧固定法のための双方向性保護装置の注釈付き断面図である。
【図１２Ａ】図１２Ａは、一実施形態による、送受信機信号絶縁および電圧固定法のための双方向性保護装置の概略上面レイアウト図である。
【図１２Ｂ】図１２Ｂは、別の実施形態による、送受信機信号絶縁および電圧固定法のための双方向性保護装置の概略上面レイアウト図である。
【図１２Ｃ】図１２Ｃは、さらに別の実施形態による、送受信機信号絶縁および電圧固定法のための双方向性保護装置の概略上面レイアウト図である。
【図１２Ｄ】図１２Ｄは、図１２Ｃの送受信機信号絶縁および電圧固定法のための双方向性保護装置の概略詳細上面レイアウト図である。
【図１３Ａ】図１３Ａは、図１１Ｂに類似する実施形態による、送受信機信号絶縁のための双方向性保護装置の注釈付き断面図である。
【図１３Ｂ】図１３Ｂは、図１１Ｂに類似する別の実施形態による、送受信機信号絶縁のための双方向性保護装置の注釈付き断面図である。
【図１３Ｃ】図１３Ｃは、さらに別の実施形態による、送受信機信号絶縁のための双方向性保護装置の注釈付き断面図である。
【図１４Ａ】図１４Ａは、一実施形態による、正および負の両方の電圧掃引において高インピーダンス状態にある送受信機信号絶縁のための双方向性保護装置の電流・電圧測定である。
【図１４Ｂ】図１４Ｂは、一実施形態による、正電圧掃引において高インピーダンス状態から低インピーダンス状態への遷移を図示する、送受信機信号絶縁のための双方向性保護装置の電流・電圧測定である。
【図１４Ｃ】図１４Ｃは、一実施形態による、負電圧掃引において高インピーダンス状態から低インピーダンス状態への遷移を図示する、送受信機信号絶縁のための双方向性保護装置の電流・電圧測定である。
【図１５】図１５は、一実施形態による、送受信機信号絶縁のための双方向性保護装置のシミュレートした等電流の潜在的等高線の断面図である。
【発明を実施するための形態】
【０００９】
特定の実施形態の以下の詳細な説明は、本発明の詳細な実施形態の様々な説明を提示する。しかし、本発明は、特許請求の範囲において定義され、包含される多くの異なる方法で実施され得る。この説明において、図面に参照がなされ、同じ参照の符号が、同一または機能的に類似の要素を示す場合がある。
【００１０】
ＥＳＤ／ＥＯＳストレス状態は、厳しい工業および自動車環境下で可変の正および負電圧振幅において動作する精密通信送受信機では、さらに重度である。そのような環境下で動作するロバストな精密通信送受信機を可能にするために、回路が電力供給されたときに共通基板に大電流を注入することなく、高電圧超過ストレスを放出するために、既存の技術では制限に遭遇する。多数キャリア注入と呼ぶことができる、高基板電流注入は、保護装置および基板の端子間に形成されるバイポーラ寄生トランジスタによって引き起こされ得る。例えば、寄生ＰＮＰバイポーラトランジスタは、保護装置のｐ型領域から形成されるエミッタ、保護装置を包囲するｎ型タブから形成される基部、およびｐ型基板から形成されるコレクタを有することができる。バイポーラ寄生トランジスタは、保護装置を伴う共通基板の中に形成される内部回路内で予測不可能なラッチアップ状態につながり得る、正孔を基板に注入し得る。
【００１１】
寄生バイポーラ電流注入の影響は、コア回路ブロックと保護装置との間の慎重な間隔により、ラッチアップ経路トリガのリスクを低減させることによって、軽減され得る。しかしながら、そのようなアプローチは、予測不可能な設計反復、過剰なシリコンダイ面積の使用、基板の中への漏出注入による余分なエネルギー消費、および／または付加的な開発費用をもたらし得る。したがって、そのような厳しい過渡電気環境からのオンチップ保護を精密送受信機ＩＣに提供する必要性がある。さらに、接地または低電力基準に対して対称または非対称であるア１５Ｖ部分範囲内で送受信機の双方向性動作電圧振幅を許可する、保護方式を提供する必要性がある。また、回路の過渡安全動作域内の安全レベルに過渡ストレス電圧を固定する、および電力ストレス状態の間に基板に多数キャリアを注入することなく高ストレス状態を放出する必要性がある。
【００１２】
（保護装置を含む電子システムの実施例の概観）
図１は、送受信機システム１０の一実施例の概略ブロック図である。送受信機システム１０は、送受信機回路１と、コア制御回路２と、低電力減結合回路３と、第１の信号ピン４と、第２の信号ピン５と、第１の保護装置７ａと、第２の保護装置７ｂとを含む。
【００１３】
第１および第２のピン４、５は、低電圧差信号伝達（ＬＶＤＳ）インターフェース用の信号等の差分信号を受信するように構成される。送受信機回路１は、第１および第２のピン４、５に電気的に接続され、差分信号伝達インターフェース上で信号を受信および／伝送するために使用することができる。コア制御回路２は、差分信号伝達インターフェース上で信号伝達の動作を制御するよう、送受信機回路１用の制御信号を生成するように構成される。例えば、コア制御回路２は、第１および第２のピン４、５を使用して全または半二重信号伝達を提供するように、送受信機回路１を制御するために使用することができる。
【００１４】
第１の保護装置７ａは、第１のピン４のノードと第１または低電力電圧供給部Ｖ１との間で電気的に接続され、第２の保護装置７ｂは、第２のピン５のノードと低電力電圧供給部Ｖ１との間で電気的に接続される。低電力電圧供給部Ｖ１は、例えば、接地等の低インピーダンス低電力供給であり得、第１および第２の保護装置７ａ、７ｂは、それぞれ、過渡電気的事象９から第１および第２のピン４、５を保護するために使用することができる。例えば、過渡電気的事象９が第１のピン４の上で受信されるとき、第１の保護装置７ａが、過渡電気的事象９と関連付けられる電流を低電力電圧供給部Ｖ１へ迂回させるか、または分路することができる。同様に、過渡電気的事象９が第２のピン５の上で受信されるとき、第２の保護装置７ｂが、電流を低電力電圧供給部Ｖ１へ分路することができる。特定の実装では、低電力電圧供給部Ｖ１は、接地ピン等の１つ以上の低電力パッドまたはピンに電気的に接続される。
【００１５】
過渡電気的事象９は、静電放電（ＥＳＤ）事象等の急速に変化する高エネルギー信号であり得る。過渡電気的事象９は、ユーザの接触によって引き起こされる過電圧事象と関連付けることができる。他の実装では、過渡電気的事象９は、Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ  Ｃｏｍｍｉｓｓｉｏｎ（ＩＥＣ）、およびＡｕｔｏｍｏｔｉｖｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＡＥＣ）等の種々の機関によって設定された標準によって説明することができる、定義されたストレス条件下で、送受信機システム１０のロバスト性を試験するように、製造業者によって生成することができる。
【００１６】
低電力減結合回路３は、過渡電気的事象９と関連付けられる電流を迂回させるように、第１および第２の保護装置７ａ、７ｂによって使用される低電力電圧供給部Ｖ１から、送受信機回路１によって使用される低電力電圧供給部を絶縁するために使用することができる。例えば、低電力減結合回路３は、電流が過渡電気的事象９の間に低電力電圧供給部Ｖ１を通して送受信機回路１に注入されることを防止するのに役立ち、それにより、送受信機システム１０において過電圧状態またはラッチアップを防止するのに役立つことができる。
【００１７】
第１および第２の保護装置７ａ、７ｂは、チップ上で、送受信機回路１、コア制御回路２、および／または低電力減結合回路３と一体化することができる。しかしながら、第１および第２の保護装置７ａ、７ｂはまた、別個に包装されたＩＣまたは送受信機回路とともに共通パッケージに封入されたＩＣ等の別個のＩＣ上に配列することもできる。したがって、第１および第２の保護装置７ａ、７ｂは、システムオンチップ用途のための共通半導体基板の中の送受信機と一体化する、システムオンパッケージ用途のための共通パッケージの中の別個のＩＣとして提供する、または別個に包装された独立型ＩＣの中に配置することができる。
【００１８】
電子回路の確実性は、保護装置をＩＣのピンまたはパッドに提供することによって強化される。保護装置は、過渡電気的事象の電圧がトリガ電圧に達するときに、高インピーダンス状態から低インピーダンス状態に遷移することによって、所定の安全範囲内でパッドにおける電圧レベルを維持することができる。その後、過渡電気的事象の電圧が、ＩＣ損傷のほとんどの一般的原因のうちの１つにつながり得る、正または負の故障電圧に達する前に、保護装置は、過渡電気的事象と関連付けられる電流の少なくとも一部分を分路することができる。保護装置は、例えば、ＩＣ高電力および低電力（例えば、接地）電圧供給部レベルを超える過渡信号に対して内部回路を保護するように構成することができる。保護装置が、異なる電流および電圧（Ｉ−Ｖ）阻止特性のために構成可能であり、かつ正常動作電圧条件で高速動作性能および低静的電力散逸を伴って正および負の過渡電気的事象に対する保護を与えることができることが、望ましくあり得る。
【００１９】
図２は、一実施形態による、双方向性保護装置の電流と電圧との間の関係を示す、グラフ１９である。図２では、電圧は、水平軸に沿って表され、電流は、垂直軸に沿って表される。図示した実施形態では、保護装置は、対称であるＩ−Ｖ特性を有する。他の実装では、本明細書で説明される保護装置は、非対称Ｉ−Ｖ特性を有することができる。例えば、保護装置は、グラフ１９の正および負の領域中に異なるＩ−Ｖ曲線を伴って、異なるトリガ電圧、保持電圧、および／または故障電圧を有することができる。グラフ１９に示されるように、双方向性保護装置は、過渡信号ＶＴＲＡＮＳＩＥＮＴの電圧が正のトリガ電圧＋ＶＴＲに到達するときに、高インピーダンス状態＋ＺＨから低インピーダンス状態＋ＺＬへ遷移することができる。その後、双方向性保護装置は、大量の電流を分路し、過渡信号電圧レベルが正の保持電圧＋ＶＨ以上にとどまる限り、低インピーダンス状態＋ＺＬにとどまることができる。トリガ電圧＋ＶＴＲおよび保持電圧＋ＶＨを有するように保護装置を構成することによって、保護装置は、意図しない起動に対して強化した安定性を有する一方で、向上した性能を有することができる。
【００２０】
双方向性保護装置はまた、過渡信号ＶＴＲＡＮＳＩＥＮＴの電圧が負のトリガ電圧−ＶＴＲに達するときに、高インピーダンス状態−ＺＨから低インピーダンス状態−ＺＬへ遷移することもできる。双方向性保護装置はまた、負の過渡信号の電圧の大きさが負の保持電圧−ＶＨの電圧の大きさよりも大きい限り、低インピーダンス状態−ＺＬにとどまることができる。保護装置の双方向性動作は、正および負の過渡電気的事象に対する保護のための別個の構造を使用する設計に対してレイアウト面積の縮小を可能にし、それにより、低電圧動作のためにより拡張性のある設計解決策を可能にすることができる。
【００２１】
図２に示されるように、双方向性保護装置は、過渡信号ＶＴＲＡＮＳＩＥＮＴの電圧が、別様にＩＣに損層を引き起こし得る正の故障電圧＋ＶＦまたは負の故障電圧−ＶＦのいずれか一方に達する前に、低インピーダンス状態に遷移するように構成することができる。正常動作電圧＋ＶＯＰが双方向性保護装置にわたって存在するとき、双方向性保護装置は、比較的少ない漏出電流ＩＬＥＡＫＡＧＥを伝導し、それにより、静的電力散逸を低減または最小限化し、ＩＣのエネルギー効率を強化するべきである。
【００２２】
双方向保護装置は、正常動作電圧で漏出が非常に低くなり、かつ内部またはコア素子が過電圧状態に達する前に過渡電気的事象の間にトリガするように構成することができる。本明細書で説明される特定の実装では、保護装置は、コア素子にわたる電圧の大きさを約１４Ｖ未満に制限するよう、約１０Ｖから約１２Ｖの範囲内の大きさを有する順および逆トリガ電圧、ならびに約２．５Ｖから約５Ｖの範囲内の大きさを有する順および逆保持電圧を提供するように構成される。しかしながら、例えば、単一モードまたはデュアルモード送受信機インターフェースが、ア３Ｖ、ア５Ｖの範囲内で対称的に、または非対称的に、例えば、約−１．８Ｖから３．３Ｖの範囲内で、動作することができる、低雑音精密用途を含む、他の実装が可能である。加えて、トリガ電圧が、送受信機インターフェースを保護するほど十分低い一方で、同時に、絶縁破壊電圧が、動作電圧を超えて少なくとも３Ｖから４Ｖ等、漏出および誤ったトリガのリスクを最小限化するほど十分高いように、絶縁保護装置をコア回路とともに協調設計することができる。
【００２３】
図３は、本明細書で説明される１つ以上の保護装置を含むことができる、送受信機システム２０または送受信機システムインターフェースの一実施例の回路図である。送受信機システム２０は、コア制御回路２と、低電力減結合回路３と、第１および第２のピン４、５と、第１および第２の保護装置７ａ、７ｂと、第１および第２の抵抗器２６、２７と、内部回路２９と、第１および第２の入出力送受信機回路３０、３１とを含む。送受信機システム２０は、例えば、第１および第２のピン４、５が、正常動作環境内で、ユーザに直接暴露される、例えば、カーケーブルまたは工業機械硬度に直接接続される、半または全二重通信送受信機ＩＣ等のインターフェースＩＣであり得る。送受信機システム２０は、第１および第２のピン４、５を、自動車用のエンジン制御ユニット（ＥＣＵ）または工業用プログラマブル論理制御装置（ＰＬＣ）に接続する、電気ケーブルと関連付けられるインターフェース等のインターフェース上で、データを伝達するために使用することができる。
【００２４】
第１および第２の入出力送受信機回路３０、３１は、それぞれ、第１および第２の抵抗器２６、２７を通して、第１および第２のピン４、５に電気的に接続される。入出力送受信機回路とピンとの間の信号経路に抵抗器を含むことは、ピンの上で受信される過渡電気的事象と関連付けられる電流が、入出力送受信機回路に注入されることを防止するのに役立つことができる。しかしながら、そのような抵抗器を含むことはまた、入出力送受信機回路を使用して受信または伝送される信号の完全性にも影響を及ぼし得る。特定の実装では、第１および第２の抵抗器２６、２７は、約０Ω（省略または短絡）から約１５Ωの範囲内、例えば、約１０Ωであるように選択される抵抗を有する。しかしながら、当業者であれば、信号処理完全性および／または最小雑音制約と関連付けられる抵抗値等の他の好適な抵抗値を容易に解明するであろう。
【００２５】
第１および第２の保護装置７ａ、７ｂは、第１および第２のピン４、５の上で受信される過渡電気的事象による損傷から、第１および第２の入出力送受信機回路３０、３１、内部回路２９、および／またはコア制御回路２を保護するように提供されている。第１の保護装置７ａは、第１のピン４と低電力電圧供給部Ｖ１との間で電気的に接続され、第２の保護装置７ｂは、第１のピン４と低電力電圧供給部Ｖ１との間で電気的に接続される。第１の保護装置７ａは、第１のピン４の上の過電圧または不足電圧状態に応答して、高インピーダンス状態から低インピーダンス状態へ遷移し、それにより、第１のピン４から低電力電圧供給部Ｖ１へ電流を分路するように構成することができる。同様に、第２の保護装置７ｂは、第２のピン５の上の過電圧または不足電圧状態に応答して、高インピーダンス状態から低インピーダンス状態へ遷移するように構成することができる。
【００２６】
図示した低電力減結合回路３は、第１および第２の入出力送受信機回路３０、３１のための電力に使用される、第１または低電力電圧供給部Ｖ１と第２または内部低電力電圧供給部Ｖ２との間の電気経路の中に配置される。低電力減結合回路３を含むことは、入出力送受信機回路を形成するために使用される基板の中への多数キャリア注入を低減させることによって、過渡電気的事象が第１および／または第２のピン４、５の上で受信されるときに、第１および第２の入出力送受信機回路３０、３１のラッチアップを防止するのに役立つことができる。特定の実装では、低電力減結合回路３は、逆並列ダイオードおよび／または接合バイポーラトランジスタ構造等の１つ以上のクランプ構造と直列に抵抗器を含む。
【００２７】
内部回路２９は、第１および第２の入出力送受信機回路３０、３１に電気的に連結され、第１および第２の入出力送受信機回路３０、３１によって受信される信号を処理するために使用することができる。コア制御回路２は、内部回路２９、第１の入出力送受信機回路３０、および第２の入出力送受信機回路３１のそれぞれのための制御信号を生成する。
【００２８】
第１の入出力送受信機回路３０は、第１のピン４の上で信号を伝送または受信するために好適な回路の一実施例を含むように図示されている。明確にするために図３では図示されていないが、第２の入出力送受信機回路３１は、類似回路構造を有することができる。図示した第１の入出力送受信機回路３０は、第１の出力回路２２と、第２の出力回路２３と、第１の調停回路２４と、第２の調停回路２５と、第３の抵抗器２８と、第１のｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ３２と、電力クランプ４０とを含む。本明細書で使用されるように、かつ当業者であれば理解するように、ＭＯＳトランジスタは、ポリシリコン等の金属ではない材料でできているゲートを有することができ、酸化ケイ素だけでなく、高度な４０ナノメートル以下のプロセス技術で使用される高ｋ誘電体等の他の誘電体を用いて実装される、誘電領域を有することができる。
【００２９】
第１の出力回路２２および第２の出力回路２３は、第１のピン４の上で信号を電気的に伝送するために使用することができる。例えば、第１の出力回路２２は、内部低電力電圧供給部Ｖ２と第１のピン４との間で電気的に接続され、第１のピン４における電圧を低く駆動するために使用することができる。加えて、第２の出力回路２３は、第３または高電力電圧供給部Ｖ３と第１のピン４との間で電気的に接続され、第１のピン４における電圧を高く駆動するために使用することができる。
【００３０】
第１の出力回路２２は、第２から第４のＮＭＯＳトランジスタ３３〜３５を含む。第２のＮＭＯＳトランジスタ３３は、内部低電力電圧供給部Ｖ２に電気的に接続されるソースおよび本体と、第３のＮＭＯＳトランジスタ３４のソースに電気的に接続されるドレインとを含む。第４のＮＭＯＳトランジスタ３５は、第３のＮＭＯＳトランジスタ３４のドレインに電気的に接続されるソースと、第１の抵抗器２６を通して第１のピン４に電気的に接続されるドレインとを含む。第３のＮＭＯＳトランジスタ３４および第４のＮＭＯＳトランジスタ３５はそれぞれ、第４の電圧供給部Ｖ４に電気的に接続される本体をさらに含む。特定の実装では、第４の電圧供給部Ｖ４は、標的信号伝達性能を達成するのに役立つように、内部低電力電圧供給部Ｖ２を下回る電圧に選択される。例えば、第１のピン４の上の信号伝達条件は、正および負の電圧信号伝達レベルを含んでもよく、第４の電圧供給部Ｖ４は、第１のピン４が比較的低い電圧レベルを有するときに、第３および第４のＮＭＯＳトランジスタ３４、３５の本体が順方向バイアスをかけられることを防止するために使用することができる。第２から第４のＮＭＯＳトランジスタ３３〜３５はそれぞれ、コア制御回路２を使用して制御されるように構成されるゲートをさらに含む。特定の実装では、第２のＮＭＯＳトランジスタ３３のゲートの電圧レベルは、第１の出力回路２２の所望のシンク電流を提供するように制御され、第３のＮＭＯＳトランジスタ３４のゲートの電圧レベルは、第１の出力回路２２の出力インピーダンスを調整するための所望の抵抗を提供するように制御され、第４のＮＭＯＳトランジスタ３５のゲートの電圧レベルは、第１の出力回路２２をオンおよびオフにして、第１のピン４の上で信号を生成するように制御される。
【００３１】
第２の出力回路２３は、第１および第２のｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタ３６、３７を含む。第１のＰＭＯＳトランジスタ３６は、高電力電圧供給部Ｖ３に電気的に接続されるソースおよび本体と、第２のＰＭＯＳトランジスタ３７のソースに電気的に接続されるドレインとを含む。第２のＰＭＯＳトランジスタ３７はさらに、第１の抵抗器２６を通して第１のピン４に電気的に接続されるドレインを含む。第２のＰＭＯＳトランジスタ３７はさらに、第５の電圧供給部Ｖ５に電気的に接続される本体を含む。特定の実装では、第５の電圧供給部Ｖ５は、第３の電圧供給部Ｖ３を上回る電圧に選択され、第１のピン４の電圧が第３の電圧供給部Ｖ３を上回るときに、第２のＰＭＯＳトランジスタ３７の本体が順方向バイアスをかけられることを防止するのに役立つように選択される大きさを有することができる。第１および第２のＰＭＯＳトランジスタ３６、３７はそれぞれ、コア制御回路２を使用して制御することができるゲートを含む。特定の実装では、第１のＰＭＯＳトランジスタ３６のゲートの電圧レベルは、第２の出力回路２３の所望のソース電流を提供するように制御され、第２のＰＭＯＳトランジスタ３７のゲートの電圧レベルは、第２の出力回路２３をオンおよびオフにして、第１のピン４の上で信号を生成するように制御される。
【００３２】
第１のＮＭＯＳトランジスタ３２は、第１のピン４の上で受信される信号を内部回路２９に渡すために使用することができる。第１のＮＭＯＳトランジスタ３２は、内部回路２９に電気的に接続されるドレインと、第１および第３の抵抗器２６、２８を通して第１のピン４に電気的に接続されるソースとを含む。コア制御回路２は、第１のＮＭＯＳトランジスタ３２のゲートの電位を制御し、それにより、内部回路２９と第１のピン４との間のインピーダンスを制御し、第１のピン４の上の電圧レベルが内部回路２９によって感知されることを可能にすることができる。図２で図示されるように、第１のＮＭＯＳトランジスタ３２は、第４の電位Ｖ４に電気的に接続される本体を含むことができる。
【００３３】
特定の実装では、第１および第２の調停回路２４、２５は、それぞれ、第４および第５の電圧供給部Ｖ４、Ｖ５を生成するように含むことができる。第１の調停回路２４は、内部低電力電圧供給部Ｖ２および第１のピン４の電圧のうちの小さいほうにほぼ等しくなるように第４の電圧供給部Ｖ４の電圧レベルを制御することができる。加えて、第２の調停回路２５は、高電力電圧供給部Ｖ３および第１のピン４の電圧うちの大きいほうにほぼ等しくなるように第５の電圧供給部Ｖ５の電圧レベルを制御することができる。第１および第２の調停回路２４、２５は、正常信号伝達状態の間に、第１のピン４における電圧が、内部低電力電圧供給部Ｖ２を下回ること、および高電力電圧供給部Ｖ３を上回ることを可能にすることができる。
【００３４】
第１の調停回路２４は、第５のＮＭＯＳトランジスタ４１と、第６のＮＭＯＳトランジスタ４２と、第７のＮＭＯＳトランジスタ４３と、第５の抵抗器４４と、第６の抵抗器４５とを含む。第５のＮＭＯＳトランジスタ４１は、内部低電力電圧供給部Ｖ２に電気的に接続されるドレインと、第６のＮＭＯＳトランジスタ４２のソースおよび本体に、ならびに第６の抵抗器４５の第１の端部に電気的に接続されるソースおよび本体とを含む。第６の抵抗器４５はさらに、第７のＮＭＯＳトランジスタ４３のドレインに電気的に接続される第２の端部を含む。第７のＮＭＯＳトランジスタ４３はさらに、第４の電圧供給部Ｖ４に電気的に接続されるソースおよび本体を含む。第５の抵抗器４４は、第６のＮＭＯＳトランジスタ４２のドレインに電気的に接続される第１の端部と、第１の抵抗器２６を通して第１のピン４に電気的に接続される第２の端部とを含む。第５から第７のＮＭＯＳトランジスタ４１〜４３はそれぞれ、コア制御回路２を使用して制御されるゲートをさらに含む。第２の調停回路２５は、第３のＰＭＯＳトランジスタ４６と、第４のＰＭＯＳトランジスタ４７と、第５のＰＭＯＳトランジスタ４８と、第７の抵抗器４９と、第８の抵抗器５０とを含む。第３のＰＭＯＳトランジスタ４６は、第３の電圧供給部Ｖ３に電気的に接続されるドレインと、第４のＰＭＯＳトランジスタ４７のソースおよび本体に、ならびに第８の抵抗器５０の第１の端部に電気的に接続されるソースおよび本体とを含む。第８の抵抗器５０はさらに、第５のＰＭＯＳトランジスタ４８のドレインに電気的に接続される第２の端部を含む。第５のＰＭＯＳトランジスタ４８はさらに、第５の電圧供給部Ｖ５に電気的に接続されるソースおよび本体を含む。第３から第５のＰＭＯＳトランジスタ４６〜４８はそれぞれ、コア制御回路２を使用して制御されるゲートをさらに含む。第７の抵抗器４９は、第４のＰＭＯＳトランジスタ４７のドレインに電気的に接続される第１の端部と、第１の抵抗器２６を通して第１のピン４に電気的に接続される第２の端部とを含む。
【００３５】
過渡電気的事象が第１のピン４の上で受信されるとき、第１のピン４の電圧は、第１の保護装置７ａのトリガ電圧に到達するまで増加する（図２参照）。しかしながら、特定の実装では、第１の保護装置７ａが起動する前に、第１のピン４の上の電圧のオーバーシュートがあり得る。一実施形態では、第１および第２の調停回路２４、２５ならびに第１および第２の出力回路２２、２３は、第１の保護装置７ａが過渡電気的事象の間に起動する前に、調停回路２４、２５および／または出力回路２２、２３が破壊することを防止するのに役立つために、第１の保護装置７ａのオーバーシュート電圧よりも大きいトリガ電圧を有するように構成される。一実装では、第１の保護装置７ａが過渡電気的事象の間にオンになる前に、第１のピン４と内部低電力電圧供給部Ｖ２との間の寄生経路が起動することを防止するように、少なくとも２つのｐ−ｎ接合部が、第１のピン４と内部低電力電圧供給部Ｖ２との間の各電気経路の中に配置される。図３に示されるように、ＭＯＳトランジスタ素子を連鎖することによって、少なくとも２つのｐ−ｎ接合部を第１のピン４と内部低電力電圧供給部Ｖ２との間でこれらの回路の中に提供することができる。特定の実装では、電力クランプ４０もまた、含むことができ、オーバーシュートを低減させるのに役立つよう、第１の出力回路２２の中で連鎖された素子の数よりも少ない数の素子を連鎖の中に有するように構成することができる。
【００３６】
第５および第７の抵抗器４４、４９は、第１および第２の調停回路２４、２５を通して第１のピン４と第２の電圧供給部Ｖ２との間の寄生電気経路の中のインピーダンスを増加させるように、それぞれ、第１および第２の調停回路２４、２５の中に含むことができる。一実装では、第５および第７の抵抗器４４、４９はそれぞれ、約３０オーム（Ω）から約８５Ωの範囲内、例えば、約７２Ωであるように選択される抵抗を有する。第６および第８の抵抗器４５、５０はまた、第１および第２の調停回路２４、２５を通して第１のピン４と内部低電力電圧供給部Ｖ２との間の寄生経路の中のインピーダンスを増加させることに役立つとともに、それぞれ、第４および第５の電圧供給部Ｖ４、Ｖ５を生成することにおいて第１および第２の調停回路２４、２５を補助することができる。特定の実装では、第６および第８の抵抗器４５、５０はそれぞれ、約３０Ωから約８５Ωの範囲内、例えば、約７５Ωであるように選択される抵抗を有する。種々の抵抗器値が上記で説明されているが、当業者であれば、他の好適な抵抗値を容易に解明するであろう。
【００３７】
図１の送受信機システム１０および図３の送受信機システム２０は、本明細書で説明される保護装置とともに使用するために好適な電子システムの２つの実施例を図示する。しかしながら、送受信機システムは、通信プロトコル制約および／または誤った状態の許容値を満たすように他の方法で制御することができる。加えて、保護装置は、送受信機システムとの関連で図示されているが、本明細書で説明される保護装置は、例えば、工業用制御システム、インターフェースシステム、電力管理システム、微小電気機械システム（ＭＥＭＳ）センサシステム、自動車システム、無線インフラストラクチャシステム、および／またはデジタル信号処理（ＤＳＰ）システムを含む、広範囲のＩＣおよび他の電子機器で使用することができる。加えて、送受信機システムは、２本の信号ピンおよび２つの保護装置を含むものとして図示されているが、システム仕様を満たすように、より多いまたは少ない保護装置およびピンを含むことができる。さらに、保護装置は、ピンと高電力ピンとの間で各保護装置を電気的に接続することによって等、他の方法で配列することができる。
【００３８】
（二重タブ絶縁双方向性保護装置）
二重タブ絶縁双方向性保護装置および同装置を形成する方法が、本明細書で提供される。特定の実装では、双方向性保護装置は、第１のｎ−ウェル領域から形成されるエミッタ／コレクタと、ｐ−ウェル領域から形成される基部と、第２のｎ−ウェル領域から形成されるコレクタ／エミッタとを含む、双方向性ＮＰＮバイポーラトランジスタを含む。Ｐ型活性領域は、ｎ型絶縁領域またはタブおよびｐ型絶縁領域またはタブを有する二重タブ絶縁を使用して基板から絶縁される、ＰＮＰＮＰ構造を形成するように、第１および第２のｎ−ウェル領域の中に形成される。二重タブ絶縁は、ＰＮＰＮＰ構造と関連付けられるウェルが、過渡電気的事象の間にキャリアを基板に注入すること、ならびに外部構成要素および回路と相互作用することを防止する。例えば、二重タブ絶縁は、ＰＮＰＮＰ構造のウェルから形成されるエミッタおよび基板から形成されるコレクタを含む、寄生バイポーラ構造の形成を防止し、それにより、基板からの保護装置の絶縁を増加させ、ＩＣラッチアップ免疫を強化する。ラッチアップはしばしば、ＩＣが電力供給されている間に、大きなストレス状態がＩＣピンにおいて得られたときに、精密送受信機用途で観察される。特定の実装では、ＰＮＰＮＰ構造と関連付けられる活性領域およびウェルのサイズ、間隔、およびドーピング濃度は、トリガおよび保持電圧特性の微調整された制御を提供して、低電圧精密インターフェース信号伝達を使用する用途で、双方向性保護装置が実装されることを可能にするように、選択することができる。双方向性保護装置は、大幅に低い費用でシリコンオンインシュレータ（ＳＯＩ）プロセスと同程度のレベルまで、バルク絶縁バイポーラ相補型金属酸化膜半導体（ＣＭＯＳ）拡散金属酸化物半導体（ＤＭＯＳ）（ＢＣＤ）プロセスにラッチアップロバスト性を提供するために使用することができる。
【００３９】
図４は、一実施形態による、双方向性保護回路６０を図示する回路図である。図示した保護回路６０は、第１のピンまたはパッド６１と第２のピンまたはパッド６２との間で電気的に接続され、低電圧双方向性阻止電圧保護を提供するために使用することができる。双方向性保護回路６０は、ＮＰＮ双方向性バイポーラトランジスタ６３と、第１および第２のＰＮＰバイポーラトランジスタ６４、６５と、第１および第２の寄生ＮＰＮバイポーラトランジスタ６６、６７と、第１から第８の抵抗器７１〜７８とを含む。保護回路６０は、例えば、図１および３の保護装置７ａ、７ｂのうちのいずれかに役立つように適合することができる。
【００４０】
保護回路６０は、過電圧または不足電圧状態があるときに、第１および第２のパッド６１、６２の間に電流分路を提供することができる。例えば、第１のパッド６１は、図１および３の第１および第２の信号ピン４、５等のＩＣの信号ピンまたはパッドであり得、第２のパッド６２は、図１および３の低電力電圧供給部Ｖ１と関連付けられるパッド等の低電力ピンまたはパッドであり得る。特定の実装では、第２のパッド６２は、接地パッドまたは接地基準に連結されることを目的としているパッドである。
【００４１】
第１のＰＮＰバイポーラトランジスタ６４は、第１のパッド６１に、第１の抵抗器７１の第１の端部に、および第３の抵抗器７３の第１の端部に電気的に接続される、エミッタを含む。第１のＰＮＰバイポーラトランジスタ６４はさらに、ＮＰＮ双方向性バイポーラトランジスタ６３のコレクタ／エミッタＣ／Ｅに、および第１の抵抗器７１の第２の端部に電気的に接続される、基部を含む。第１のＰＮＰバイポーラトランジスタ６４はさらに、第５の抵抗器７５の第１の端部に、および第１のＮＰＮバイポーラトランジスタ６６の基部に電気的に接続される、コレクタを含む。第１のＮＰＮバイポーラトランジスタ６６はさらに、第３の抵抗器７３の第２の端部に電気的に接続されるエミッタと、第７の抵抗器７７の第１の端部に電気的に接続されるコレクタとを含む。第２のＰＮＰバイポーラトランジスタ６５は、第２のパッド６２に、第２の抵抗器７２の第１の端部に、および第４の抵抗器７４の第１の端部に電気的に接続される、エミッタを含む。第２のＰＮＰバイポーラトランジスタ６５はさらに、ＮＰＮ双方向性バイポーラトランジスタ６３のエミッタ／コレクタＥ／Ｃに、および第２の抵抗器７２の第２の端部に電気的に接続される、基部を含む。第２のＰＮＰバイポーラトランジスタ６５はさらに、第６の抵抗器７６の第１の端部に、および第２のＮＰＮバイポーラトランジスタ６７の基部に電気的に接続される、コレクタを含む。第６の抵抗器７６はさらに、第５の抵抗器７５の第２の端部に、およびＮＰＮ双方向性バイポーラトランジスタ６３の基部に電気的に接続される、第２の端部を含む。第２のＮＰＮバイポーラトランジスタ６７はさらに、第４の抵抗器７４の第２の端部に電気的に接続されるエミッタと、第８の抵抗器７８の第１の端部に電気的に接続されるコレクタとを含む。第８の抵抗器７８はさらに、第７の抵抗器７７の第２の端部に電気的に接続される第２の端部を含む。
【００４２】
ＮＰＮ双方向性バイポーラトランジスタ６３は、双方向性に動作することができ、エミッタおよびコレクタとしてのエミッタ／コレクタＥ／Ｃおよびコレクタ／エミッタＣ／Ｅの動作は、第１および第２のパッド６１、６２の電圧条件に依存し得る。例えば、第１のパッド６１と第２のパッド６２との間の電圧差が保護回路６０のほぼ正のトリガ電圧＋ＶＴＲ（図２参照）よりも大きいとき、ＮＰＮ双方向性バイポーラトランジスタ６３のエミッタ／コレクタＥ／Ｃは、エミッタとしての機能を果たし、双方向性バイポーラトランジスタのコレクタ／エミッタＣ／Ｅは、コレクタとしての機能を果たす。対照的に、第１のパッド６１と第２のパッド６２との間の電圧差が保護回路６０のほぼ負のトリガ電圧−ＶＴＲ（図２参照）よりも小さいとき、ＮＰＮ双方向性バイポーラトランジスタ６３のエミッタ／コレクタＥ／Ｃは、コレクタとしての機能を果たし、ＮＰＮ双方向性バイポーラトランジスタ６３のコレクタ／エミッタＣ／Ｅは、エミッタとしての機能を果たす。
【００４３】
過渡電気的事象が第２のパッド６２に対して第１のパッド６１の電圧を増加させるとき、ＮＰＮ双方向性バイポーラトランジスタ６３および第１のＰＮＰバイポーラトランジスタ６４は、第１の交差連結バイポーラＰＮＰＮまたはシリコン制御整流器（ＳＣＲ）様構造として動作する。具体的には、ＮＰＮ双方向性バイポーラトランジスタ６３および第１のＰＮＰバイポーラトランジスタ６４は、第１のＰＮＰバイポーラトランジスタ６４のコレクタ電流の増加が、ＮＰＮ双方向性バイポーラトランジスタ６３の基本電流を増加させ、ＮＰＮ双方向性バイポーラトランジスタ６３のコレクタ電流の増加が、第１のＰＮＰバイポーラトランジスタ６４の基本電流を増加させるように、フィードバックで配列される。第１および第２のパッド６１、６２の間の電圧が、正の過渡電気的事象の間に増加し、保護回路６０の順トリガ電圧に達するにつれて、ＮＰＮ双方向性バイポーラトランジスタ６３と第１のＰＮＰバイポーラトランジスタ６４との間のフィードバックは、再正式であり、保護回路６０を低インピーダンス状態にさせ得る。その後、トランジスタの間のフィードバックは、第１および第２のパッド６１、６２にわたる電圧が保護回路６０の順保持電圧を超える限り、低インピーダンス状態で保護回路６０を維持することができる。過渡電気的事象が第２のパッド６２に対して第１のパッド６１の電圧を減少させるとき、ＮＰＮ双方向性バイポーラトランジスタ６３および第２のＰＮＰバイポーラトランジスタ６５は、上記で説明されるものと同様に動作することができる、第２の交差連結バイポーラＰＮＰＮまたはＳＣＲ様構造として動作する。第１および第２の交差連結バイポーラＰＮＰＮ構造がそれぞれ、ＮＰＮ双方向性バイポーラトランジスタ６３を含むため、第１および第２の交差連結バイポーラＰＮＰＮ構造は、本明細書では、集合的にＰＮＰＮＰ構造として動作すると見なすことができる。
【００４４】
保護回路６０の順トリガおよび保持電圧は、第１のＰＮＰバイポーラトランジスタ６４の利得および伝導強度に対してＮＰＮ双方向性バイポーラトランジスタ６３の利得および伝導強度を制御することによって、ならびに、第１のＰＮＰバイポーラトランジスタ６４の基部・エミッタ接合部を横断して配置される、第１の抵抗器７１の値を選択することによって、変化させることができ、かつ過渡電気的事象の間に第１のＰＮＰバイポーラトランジスタ６４のターンオンを促進することができる。同様に、保護回路６０の逆トリガおよび保持電圧は、第２のＰＮＰバイポーラトランジスタ６５の利得および伝導強度に対してＮＰＮ双方向性バイポーラトランジスタ６３の利得および伝導強度を制御することによって、および第２の抵抗器７２の値を選択することによって、変化させることができる。ＮＰＮ双方向性バイポーラトランジスタ６３ならびに第１および第２のＰＮＰバイポーラトランジスタ６４、６５と関連付けられる活性領域およびウェルのサイズ、間隔、およびドーピング濃度は、トリガおよび保持電圧特性の微調整された制御を提供して、低電圧精密インターフェース信号伝達を使用する用途で、保護回路６０が実装されることを可能にするように、選択することができる。
【００４５】
保護回路６０は、保護回路６０が、保護回路６０を伴う共通基板の中に形成される外部構成要素および回路と相互作用することを防止し、それにより、優れたラッチアップ免疫をＩＣに提供する、二重タブ絶縁を含む。具体的には、図４に示されるように、第１および第２のＮＰＮバイポーラトランジスタ６６、６７ならびに第５および第６の抵抗器７５、７６の基部が、ｐ型絶縁領域またはタブ６８と関連付けられる一方で、第１および第２のＮＰＮバイポーラトランジスタ６６、６７ならびに第７および第８の抵抗器７７、７８のコレクタは、ｎ型絶縁領域またはタブ６９と関連付けられる。二重タブ絶縁は、基板への寄生バイポーラ構造の形成を防止し、第１および第２のパッド６１、６２の間で受信される過渡電気的事象の間に保護回路６０が基板に注入する電荷量を低減させる。
【００４６】
図５Ａは、一実施形態による、図４の保護回路６０を実装する、二重タブ絶縁双方向性保護装置８０の概略斜視図である。保護装置８０は、ｐ型基板（Ｐ−ＳＵＢ）８１と、ｎ型埋め込み層（ＮＢＬ）８９と、ｐ型エピタキシャル層（Ｐ−ＥＰＩ）９１と、深いｐ−ウェル（ＤＰＷ）９３と、第１から第４の高電圧ｎ−ウェル（ＨＶＮＷ）８４ａ〜８４ｄと、第１から第３の高電圧ｐ−ウェル（ＨＶＰＷ）８２ａ〜８２ｃと、第１および第２の浅いｎ−ウェル（ＳＨＮＷ）９４ａ、９４ｂと、浅いｐ−ウェル（ＳＨＰＷ）９２と、第１から第４のｐ型活性（Ｐ＋）領域８３ａ〜８３ｄと、第１から第６のｎ型活性（Ｎ＋）領域８５ａ〜８５ｆと、第１および第２のゲート酸化物層８６ａ、８６ｂと、第１および第２のゲート８７ａ、８７ｂと、酸化物領域８８とを含む。図５Ｂは、線５Ｂ−５Ｂに沿って得られた図５Ａの保護装置８０の断面図である。図５Ｂの保護装置８０は、図４のＮＰＮ双方向性バイポーラトランジスタ６３、第１および第２のＰＮＰバイポーラトランジスタ６４、６５、第１および第２のＮＰＮバイポーラトランジスタ６６、６７、および第１から第８の抵抗器７１〜７８等の、図示した構造から形成される同等の回路素子を示すように注釈を付けられている。加えて、断面は、第１および第２のパッド６１、６２、ならびに保護装置８０内およびパッドへの電気的接続を示すように注釈を付けられている。
【００４７】
ＮＢＬ８９は、Ｐ−ＳＵＢ８１の中に形成され、Ｐ−ＥＰＩ９１は、Ｐ−ＳＵＢ８１を覆って形成され、ＤＰＷ９３は、ＮＢＬ８９を覆ってＰ−ＥＰＩ９１の中に形成される。特定の実装では、Ｐ−ＥＰＩ９１は、精密送受信機用途のための混合信号高電圧バイポーラ−ＣＭＯＳ−ＤＭＯＳ（ＢＣＤ）プロセス技術において、典型的には、最大３００Ｖまでの比較的高い電圧条件で動作を可能にする、低濃度ドープ領域である。第１から第４のＨＶＮＷ８４ａ〜８４ｄおよび第１から第３のＨＶＰＷ８２ａ〜８２ｃは、第１のＨＶＰＷ８２ａが第１および第２のＨＶＮＷ８４ａ、８４ｂの間にあり、第２のＨＶＰＷ８２ｂが第２および第３のＨＶＮＷ８４ｂ、８４ｃの間にあり、第３のＨＶＰＷ８２ｃが第３および第４のＨＶＮＷ８４ｃ、８４ｄの間にあるように、Ｐ−ＥＰＩ９１の中に形成される。図５Ａに示されるように、第１および第３のＨＶＰＷ８２ａ、８２ｃおよびＤＰＷ９３は、第２および第３のＨＶＮＷ８４ｂ、８４ｃおよび第２のＨＶＰＷ８２ｂの底部および側面、ならびにその中に形成された構造および素子を包囲する、ｐ型絶縁領域またはタブを形成する。具体的には、ＤＰＷ９３が、第２および第３のＨＶＮＷ８４ｂ、８４ｃおよび第２のＨＶＰＷ８２ｂの下に延在する一方で、第１および第３のＨＶＰＷ８２ａ、８２ｃは、ＤＰＷ９３に接触し、第２および第３のＨＶＮＷ８４ｂ、８４ｃおよび第２のＨＶＰＷ８２ｂの側面を包囲する。加えて、第１および第４のＨＶＮＷ８４ａ、８４ｄおよびＮＢＬ８９は、ｐ型タブを包囲するｎ型絶縁領域またはタブを形成する。具体的には、ＮＢＬ８９が、ＤＰＷ９３ならびに第１および第３のＨＶＰＷ８２ａ、８２ｃの下に延在する一方で、第１および第４のＨＶＮＷ８４ａ、８４ｄは、ＮＢＬ８９に接触し、第１および第３のＨＶＰＷ８２ａ、８２ｃの側面を包囲する。ｐ型タブおよびｎ型タブから形成される二重タブ構造は、Ｐ−ＳＵＢ８１および／またはＰ−ＥＰＩ９１の中に形成された他の素子から保護装置８０を完全に絶縁することができる。
【００４８】
第１のＳＨＮＷ９４ａは、第２のＨＶＮＷ８４ｂの中に形成され、第２のＳＨＮＷ９４ｂは、第３のＨＶＮＷ８４ｃの中に形成され、ＳＨＰＷ９２は、第２のＨＶＰＷ８２ｂの中に形成される。第１および第６のＮ＋領域８５ａ、８５ｆは、それぞれ、第１および第４のＨＶＮＷ８４ａ、８４ｄの中に形成され、第１および第４のＰ＋領域８３ａ、８３ｄは、それぞれ、第１および第３のＨＶＰＷ８２ａ、８２ｃの中に形成される。第１および第２のゲート酸化物層８６ａ、８６ｂは、それぞれ、第１および第２のＳＨＮＷ９４ａ、９４ｂを覆ってＰ−ＥＰＩ９１の表面９０の上に形成される。第１および第２のゲート８７ａ、８７ｂは、それぞれ、第１および第２のゲート酸化物層８６ａ、８６ｂを覆って形成され、ポリシリコン層であり得る。ゲート酸化物層８６ａ、８６ｂの各側面では、スペーサ絶縁領域（図示せず）を製造プロセスの一部として形成することができる。第３のＮ＋領域８５ｃが、第１のゲート８７ａの第１の側面上にあり、ＳＨＰＷ９２の中に第１の部分と、第１のＳＨＮＷ９４ａの中に第２の部分とを含む。第２のＰ＋領域８３ｂは、第１の側面とは反対側の第１のゲート８７ａの第２の側面上で第１のＳＨＮＷ９４ａの中にある。第４のＮ＋領域８５ｄは、第２のゲート８７ｂの第１の側面上にあり、ＳＨＰＷ９２の中に第１の部分と、第２のＳＨＮＷ９４ｂの中に第２の部分とを含む。第３のＰ＋領域８３ｃは、第１の側面とは反対側の第２のゲート８７ｂの第２の側面上で第２のＳＨＮＷ９４ｂの中にある。第２のＮ＋領域８５ｂは、第１のゲート８７ａとは反対側の第２のＰ＋領域８３ｂの側面上で第１のＳＨＮＷ９４ａの中にある。第５のＮ＋領域８５ｅは、第２のゲート８７ｂとは反対側の第３のＰ＋領域８３ｃの側面上で第２のＳＨＮＷ９４ｂの中にある。
【００４９】
図示した保護装置８０は、酸化物領域８８を含む。絶縁領域の形成は、Ｐ−ＥＰＩ９１の中に溝をエッチングすること、二酸化ケイ素（ＳｉＯ２）等の誘電体で溝を充填すること、および化学機械平坦化等の任意の好適な方法を使用して過剰な誘電体を除去することを伴うことができる。特定の実装では、酸化物領域８８は、活性領域間に配置される、浅い溝領域またはシリコンの局所酸化（ＬＯＣＯＳ）領域であり得る。
【００５０】
保護装置８０は、任意の好適な製造プロセスを使用して形成することができる。一実施形態では、Ｐ−ＳＵＢ８１は、ＮＢＬ８９を埋め込むことができ、Ｐ−ＥＰＩ９１は、エピタキシャル成長プロセスを使用して、Ｐ−ＳＵＢ８１およびＮＢＬ８９を覆って成長させることができる。その後、ＤＰＷ９３をＰ−ＥＰＩ９１に埋め込むことができ、ＨＶＰＷ８２ａ−８２ｃおよびＨＶＮＷ８４ａ−８４ｄをＰ−ＥＰＩ９１に埋め込むことができる。次に、ＳＨＰＷ９２およびＳＨＮＷ９４ａ、９４ｂを埋め込むことができ、酸化物領域８８を上記で以前に説明されたようにＰ−ＥＰＩ９１の中に形成することができる。その後、Ｐ−ＥＰＩ９１の表面９０を覆って、ゲート酸化物層８６ａ、８６ｂおよびゲート８７ａ、８７ｂを形成することができ、その後に、Ｎ＋領域８５ａ〜８５ｆおよびＰ＋領域８３ａ〜８３ｄの埋め込みが続く。保護装置８０の１つの可能な製造プロセスが説明されているが、当業者によって認識されるように、変化例および他の実装が可能である。
【００５１】
一実施形態では、Ｐ＋領域８３ａ〜８３ｄおよびＮ＋領域８５ａ〜８５ｆは、約０．１５マイクロメートル（μｍ）から約０．５μｍの範囲内、例えば、約０．２μｍのＰ−ＥＰＩ９１の表面９０の中への深度を有し、ＳＨＰＷ９２およびＳＨＮＷ９４ａ、９４ｂは、約０．５μｍから約１．５μｍの範囲内、例えば、約１．０μｍのＰ−ＥＰＩ９１の中への深度を有し、ＨＶＰＷ８２ａ〜８２ｃおよびＨＶＮＷ８４ａ〜８４ｄは、約３．０μｍから約４．５μｍの範囲内、例えば、約３．５μｍのＰ−ＥＰＩ９１の中への深度を有する。加えて、Ｐ−ＥＰＩ９１は、約４μｍから約６μｍの範囲内、例えば、約４．５μｍの厚さを有することができ、ＮＢＬ８９のピークドーピングは、約４．０μｍから約５．５μｍの範囲内、例えば、約５．０μｍのＰ−ＳＵＢ８１の中への深度を有することができる。図５Ａ〜５Ｂに示されるように、ＨＶＰＷ８２ａ〜８２ｃは、ＤＰＷ９３に到達するように十分な深度を有することができ、ＨＶＮＷ８４ａ〜８４ｄは、ＮＢＬ８９に到達するように十分な深度を有することができる。ＤＰＷドーピングピークの深度は、１．５μｍから３μｍの範囲内、例えば、２．０μｍであり得る。特定の実装では、酸化物領域８８は、Ｐ＋領域８３ａ〜８３ｄおよびＮ＋領域８５ａ−８５ｆよりも比較的深くあり得る。深度の種々の実施例が上記で説明されているが、当業者であれば、他の好適な深度値を容易に解明するであろう。
【００５２】
一実施形態では、Ｐ−ＳＵＢ８１は、約０．５ラ１０１５原子／立方センチメートル（ｃｍ−３）から約１．５ラ１０１５ｃｍ−３の範囲内、例えば、約１．０ラ１０１５ｃｍ−３のピークドーピング濃度を有し、Ｐ−ＥＰＩ９１は、約１ラ１０１４ｃｍ−３から約８．０ラ１０１４ｃｍ−３の範囲内、例えば、約２．０ラ１０１４ｃｍ−３のピークドーピング濃度を有する。加えて、ＤＰＷ９３は、約８ラ１０１６ｃｍ−３から約２ラ１０１７ｃｍ−３の範囲内、例えば、約１．０ラ１０１７ｃｍ−３のピークドーピング濃度を有し、ＮＢＬ８９は、約０．５ラ１０１７ｃｍ−３から約４ラ１０１７ｃｍ−３の範囲内、例えば、約２．５ラ１０１７ｃｍ−３のピークドーピング濃度を有する。さらに、Ｐ＋領域８３ａ〜８３ｄおよびＮ＋領域８５ａ〜８５ｆは、約１ラ１０２０ｃｍ−３から約８ラ１０２０ｃｍ−３の範囲内、例えば、約５ラ１０２０ｃｍ−３のピークドーピング濃度を有し、ＳＨＰＷ９２およびＳＨＮＷ９４ａ、９４ｂは、約２．５ラ１０１７ｃｍ−３から約９．５ラ１０１７ｃｍ−３の範囲内、例えば、約７．０ラ１０１７ｃｍ−３のピークドーピング濃度を有し、ＨＶＰＷ８２ａ〜８２ｃおよびＨＶＮＷ８４ａ〜８４ｄは、約１．５ラ１０１６ｃｍ−３から約７．５ラ１０１６ｃｍ−３の範囲内、例えば、約３．０ラ１０１６ｃｍ−３のピークドーピング濃度を有する。したがって、ＨＶＰＷ８２ａ〜８２ｃは、ＳＨＰＷ９２のピークドーピング濃度よりも小さいピークドーピング濃度を有することができるが、ＨＶＰＷ８２ａ〜８２ｃの深度は、ＳＨＰＷ９２の深度よりも大きくあり得る。同様に、ＨＶＮＷ８４ａ〜８４ｄは、ＳＨＮＷ９４ａ、９４ｂのピークドーピング濃度よりも小さいピークドーピング濃度を有することができるが、ＨＶＮＷ８４ａ〜８４ｄの深度は、ＳＨＮＷ９４ａ、９４ｂの深度よりも大きくあり得る。ピークドーピング濃度および深度の種々の範囲が上記で説明されているが、当業者であれば、他の好適なドーピング濃度を容易に解明するであろう。
【００５３】
保護装置８０は、接点を形成する後端処理および金属化を受けることができる。加えて、図５Ａ〜５Ｂでは図示されていないが、Ｐ−ＳＵＢ８１はまた、その中に形成された他の素子または構造を含むこともできる。当業者であれば、明確にするためにこれらの詳細がこの図から省略されていることを理解するであろう。
【００５４】
ここで図５Ｂを参照すると、第１のパッド６１は、第２のＰ＋領域８３ｂに、および第２のＮ＋領域８５ｂに電気的に接続され、第２のパッド６２は、第３のＰ＋領域８３ｃに、および第５のＮ＋領域８５ｅに電気的に接続される。加えて、第１のＮ＋領域８５ａは、第６のＮ＋領域８５ｆに電気的に接続され、第１のＰ＋領域８３ａは、第４のＰ＋領域８３ｄに電気的に接続される。ＮＰＮ双方向性バイポーラトランジスタ６３は、第１のＳＨＮＷ９４ａおよび第２のＨＶＮＷ８４ｂを含む第１のｎ−ウェル領域から形成されるコレクタ／エミッタＣ／Ｅと、ＳＨＰＷ９２およびＨＶＰＷ８２ｂを含むｐ−ウェル領域から形成される基部と、第２のＳＨＮＷ９４ｂおよび第３のＨＶＮＷ８４ｃを含む第２のｎ−ウェル領域から形成されるエミッタ／コレクタＥ／Ｃとを含む。第１のＰＮＰバイポーラトランジスタ６４は、第２のＰ＋領域８３ｂから形成されるエミッタと、第１のＳＨＮＷ９４ａおよび第２のＨＶＮＷ８４ｂから形成される基部と、ＤＰＷ９３から形成されるコレクタとを含む。第２のＰＮＰバイポーラトランジスタ６５は、第３のＰ＋領域８３ｃから形成されるエミッタと、第２のＳＨＮＷ９４ｂおよび第３のＨＶＮＷ８４ｃから形成される基部と、ＤＰＷ９３から形成されるコレクタとを含む。第１のＮＰＮバイポーラトランジスタ６６は、第１のＳＨＮＷ９４ａから形成されるエミッタと、第１のＨＶＰＷ８２ａから形成される基部と、第１のＨＶＮＷ８４ａから形成されるコレクタとを含む。第２のＮＰＮバイポーラトランジスタ６７は、第２のＳＨＮＷ９４ｂから形成されるエミッタと、第３のＨＶＰＷ８２ｃから形成される基部と、第４のＨＶＮＷ８４ｄから形成されるコレクタとを含む。第１および第３の抵抗器７１、７３は、第１のＳＨＮＷ９４ａの抵抗から形成され、第２および第４の抵抗器７２、７４は、第２のＳＨＮＷ９４ｂの抵抗から形成される。第５および第６の抵抗器７５、７６は、ＤＰＷ９３の抵抗から形成され、第７および第８の抵抗器７７、７８は、それぞれ、第１および第４のＨＶＮＷ８４ａ、８４ｄの抵抗から形成される。
【００５５】
図５Ｂに示されるように、ＮＢＬ８９ならびに第１および第４のＨＶＮＷ８４ａ、８４ｄから形成されるｎ型タブは、電気的に浮動することができる。加えて、ＤＰＷ９３ならびに第１および第３のＨＶＰＷ８２ａ、８２ｃから形成されるｐ型タブは、電気的に浮動することができる。このようにしてｐ型タブおよびｎ型タブを構成することにより、ｐ型タブおよび／またはｎ型タブが固定電位に電気的にバイアスをかけられている構成に対して、第１および第２のパッド６１、６２上の最大許容電圧振幅を増加させることができる。しかしながら、低漏出実装等のいくつかの構成では、ｐ型タブおよび／またはｎ型タブを、電圧供給部に電気的に接続することができる。例えば、ｐ型タブは、１メガオーム（Ｍ−ｏｈｍ）の範囲内の高インピーダンスを介して、第１および第２のパッド６１、６２の最小動作電圧以下の低電力電圧供給部に電気的に接続することができ、ｎ型タブは、第１および第２のパッド６１、６２の最大動作電圧以上の高電力電圧供給部に電気的に接続することができる。一実施形態では、ｎ型タブが、基板からの保護装置のより強い絶縁を提供するように、第１および第２のパッド６１、６２の最大動作電圧以上の高電力電圧供給部に電気的に接続される一方で、ｐ型タブは、第１および第２のパッド６１、６２の間で最大双方向性電圧振幅を提供するように電気的に浮動しているように構成される。
【００５６】
上記で説明されるものと同様に、保護装置８０と関連付けられるＰＮＰＮＰ構造を制御することによって、保護装置８０の保護特性を変化させることができる。例えば、ＮＰＮ双方向性バイポーラトランジスタ６３および第１のＰＮＰバイポーラトランジスタ６４と関連付けられる第１のＰＮＰＮ構造の抵抗および相対素子強度を制御することによって、保護装置８０の順トリガおよび保持電圧を変化させることができ、ＮＰＮ双方向性バイポーラトランジスタ６３および第２のＰＮＰバイポーラトランジスタ６５から形成される第２のＰＮＰＮ構造の抵抗および相対素子強度を制御することによって、保護装置８０の逆トリガおよび保持電圧を変化させることができる。第１および第２のＰＮＰＮ構造は、集合的にＰＮＰＮＰ構造として動作する。図示した構成では、本装置の表面付近で絶縁破壊を制御するように、ＳＨＰＷ９２ならびに第１および第２のＳＨＮＷ９４ａ、９４ｂが、保護装置８０の中に含まれている。本装置の保護特性をさらに制御するために、第３および第４のＮ＋領域８５ｃ、８５ｄが、ＳＨＰＷ９２と第１および第２のＳＨＮＷ９４ａ、９４ｂとの間の境界線に沿って含まれている。第３および第４のＮ＋領域８５ｃ、８５ｄは、第１および第２のＳＨＮＷ９４ａ、９４ｂよりも高いドーピング濃度を有し、したがって、ＮＰＮ双方向性バイポーラトランジスタ６３の絶縁破壊電圧を制御し、過渡電気的事象の間にＰＮＰＮＰ構造内のフィードバックを強化するために使用することができる。
【００５７】
加えて、異なるドーピング極性の活性領域が、第１および第２のゲート８７ａ、８７ｂのそれぞれの反対側に埋め込まれているため、保護装置８０は、従来の金属酸化膜半導体（ＭＯＳ）トランジスタ形成を含まない、第１および第２のゲート８７ａ、８７ｂを含む。しかしながら、第２のパッド６２の電圧に対して第１のパッド６１の電圧を増加させる過渡電気的事象の間に、電流は、第１のパッド６１から第１のゲート８７ａまでのさらなる横方向均一性をさらに付け加え、それにより、キャリアが第３のＮ＋領域８５ｃに到達して絶縁破壊を促すことができる、伝導経路を第１のゲート８７ａの下に提供することができる。同様に、第１のパッド６１の電圧に対して第２のパッド６２の電圧を増加させる過渡電気的事象の間に、電流は、第２のパッド６２から第２のゲート８７ｂまでのさらなる横方向均一性をさらに付け加え、それにより、キャリアが第４のＮ＋領域８５ｄに到達することができる、伝導経路を第２のゲート８７ｂの下に提供することができる。しかしながら、正常動作条件の間に、比較的高い準静的電圧でさえも、第１および第２のパッド６１、６２と第３および第４のＮ＋活性領域８５ｃ、８５ｄとの間のインピーダンスは、比較的高く、それにより、保護装置８０の意図しない起動に対する強化した保護を提供し、常時漏出電流を最小限化することができる。
【００５８】
保護装置８０で使用される二重タブ絶縁は、Ｐ−ＳＵＢ８１への寄生バイポーラ構造の形成を防止し、それにより、保護装置８０の絶縁を強化する。例えば、保護装置８０は、ＤＰＷ９３から形成されるエミッタと、ＮＢＬ８９から形成される基部と、Ｐ−ＳＵＢ８１から形成されるコレクタとを含む、寄生ＰＮＰバイポーラトランジスタ９９を示すように注釈を付けられている。図５Ｂに示されるように、寄生ＰＮＰバイポーラトランジスタ９９は、ＳＨＮＷ９４ａ、９４ｂおよびＳＨＰＷ９２等のＮＰＮ双方向性バイポーラトランジスタ６３を形成するために使用されるウェルからよりもむしろ、ｐ型タブおよびｎ型タブから形成されるエミッタおよび基部を含む。この寄生ＰＮＰバイポーラのｎ型タブ基部は、高電力電圧でバイアスをかけることができ、さらに、電力上昇条件中に双方向性素子と機能的に相互作用することなく、基板への任意の電流経路を排除するとともに、保護クランプから同一の基板の中の他の構成要素までの任意の潜在的なラッチアップ経路を排除する。
【００５９】
保護装置８０は、図４の保護回路６０の１つの実装を図示するが、保護回路６０は、他の方法で実装することができる。例えば、基板から保護装置を絶縁するために使用されるｐ型およびｎ型タブは、他の方法で実装することができる。本明細書で使用されるように、かつ当業者によって理解されるように、「ｎ型タブ」という用語は、例えば、埋め込みｎ−層技術または深ｎ−ウェル技術で使用されるものを含む、任意の好適なｎ型タブを指す。同様に、「ｐ型タブ」という用語は、任意の好適なｐ型タブを指す。
【００６０】
図６Ａは、一実施形態によれば、二重タブ絶縁双方向性保護装置１００の概略上面レイアウト図である。図６Ｂは、線６Ｂ−６Ｂに沿って得られた図６Ａの保護装置１００の注釈付き断面図である。保護装置１００は、ｐ型基板（Ｐ−ＳＵＢ）８１と、ｎ型埋め込み層（ＮＢＬ）８９と、ｐ型エピタキシャル層（Ｐ−ＥＰＩ）９１と、第１から第４の高電圧ｎ−ウェル（ＨＶＮＷ）８４ａ〜８４ｄと、第１から第５の高電圧ｐ−ウェル（ＨＶＰＷ）８２ａ〜８２ｅと、第１および第２の浅いｎ−ウェル（ＳＨＮＷ）９４ａ、９４ｂと、浅いｐ−ウェル（ＳＨＰＷ）９２と、第１から第５のｐ型活性（Ｐ＋）領域８３ａ〜８３ｅと、第１から第６のｎ型活性（Ｎ＋）領域８５ａ〜８５ｆと、第１および第２のゲート酸化物層８６ａ、８６ｂ、第１および第２のゲート８７ａ、８７ｂと、酸化物領域８８とを含む。明確にする目的で、ＨＶＮＷおよびＨＶＰＷのみが図６Ａの上面レイアウト図で図示されている。このレイアウト上面図はまた、面積効率的な保護の形成を可能にし、ダイの周辺でパッケージ接着適合性を促進する、埋め込み接着パッド（図示せず）を含むこともできる。
【００６１】
保護装置１００は、図５Ａ〜５Ｂの保護装置８０の環状実装の一実施例を図示する。図６Ａ〜６Ｂの保護装置１００は、保護装置１００がさらに、第４および第５のＨＶＰＷ８２ｄ、８２ｅおよび第５のＰ＋領域８３ｅを含むことを除いて、図５Ａ〜５Ｂの保護装置８０に類似する。加えて、保護装置１００は、第４のＨＶＮＷ８４ｄが第４のＨＶＰＷ８２ｄを包囲する第１のリングであり、第３のＨＶＰＷ８２ｃが第４のＨＶＮＷ８４ｄを包囲する第２のリングであり、第３のＨＶＮＷ８４ｃが第３のＨＶＰＷ８２ｃを包囲する第３のリングであり、第２のＨＶＰＷ８２ｂが第３のＨＶＮＷ８４ｃを包囲する第４のリングであり、第２のＨＶＮＷ８４ｂが第２のＨＶＰＷ８２ｂを包囲する第５のリングであり、第１のＨＶＰＷ８２ａが第２のＨＶＮＷ８４ｂを包囲する第６のリングであり、第１のＨＶＮＷ８４ａが第１のＨＶＰＷ８２ａを包囲する第７のリングであり、第５のＨＶＰＷ８２ｅが第１のＨＶＮＷ８４ａを包囲する第８のリングであるように、アニュラリングとして構成される。リングとしてウェルを構成することにより、電流処理能力を向上させ、および／または保護装置の設置面積を縮小するのに役立つことができる。
【００６２】
図６Ａ〜６Ｂは、本装置の中心が第４のＨＶＰＷ８２ｄを含む構成を図示するが、特定の実装では、ｐ型ウェル領域よりもむしろＨＶＮＷ等のｎ型ウェル領域を本装置の中心で使用することができる。加えて、特定の構成では、第４のＨＶＮＷ８４ｄおよび第４のＨＶＰＷ８２ｄを省略することができ、第３のＨＶＰＷ８２ｃは、保護装置の中心として動作するように構成することができる。
【００６３】
第５のＨＶＰＷ８２ｅは、その中に形成された第５のＰ＋領域８３ｅを含み、保護装置１００の周囲のガードリングとして使用することができる。ガードリングは、過渡電気的事象の間にＰ−ＥＰＩ９１および／またはＰ−ＳＵＢ８１に注入される電荷量をさらに低減するために使用することができる。特定の実装では、ガードリングを低電力電圧供給部に接続することができる。
【００６４】
一実施形態では、信号パッドは、第２のＰ＋領域８３ｂに、および第２のＮ＋領域８５ｂに電気的に接続され、低電力パッドは、第３のＰ＋領域８３ｃに、および第５のＮ＋領域８５ｅに電気的に接続される。
【００６５】
図６Ｂは、保護装置１００について上記で説明されるウェル、領域、および層の種々の寸法を示すように注釈を付けられている。例えば、保護装置１００は、ＨＶＰＷ８２ｂの幅に対応する第１の寸法ｄ１、ＨＶＮＷ８４ｂの幅に対応する第２の寸法ｄ２、第２のＰ＋領域８３ｂと第３のＮ＋領域８５ｃとの間の間隔に対応する第３の寸法ｄ３、および第２のＮ＋領域８５ｂと第２のＰ＋領域８３ｂとの間の間隔に対応する第４の寸法ｄ４を示すように注釈を付けられている。寸法は、本装置の左半分に関して示されているが、本装置の右半分は、類似寸法を有するように構成することができる。
【００６６】
一実施形態では、第１の寸法ｄ１は、約２．５μｍから約８μｍの範囲内、例えば、４μｍであるように選択されるサイズを有し、第２の寸法ｄ２は、約４μｍから約８μｍの範囲内、例えば、６．５μｍであるように選択されるサイズを有し、第３の寸法ｄ３は、約０．２５μｍから約２μｍの範囲内、例えば、１μｍであるように選択されるサイズを有し、第４の寸法ｄ４は、約０μｍ（隣接）から約２μｍの範囲内、例えば、０．６μｍであるように選択されるサイズを有する。しかしながら、他の寸法が当業者によって容易に判定されるであろう。
【００６７】
一実施形態では、保護装置１００の設置面積は、約２２０μｍから約１７０μｍの範囲内、例えば、約２００μｍの幅ｘ１を有し、保護装置１００は、８ｋＶ  ＩＥＣ−６１０００−４−２ＥＳＤロバスト性レベルのために、約２２０μｍから約１７０μｍの範囲内、例えば、約２００μｍの高さｘ２を有する。しかしながら、他の寸法が当業者によって容易に判定されるであろう。
【００６８】
図７Ａは、別の実施形態による、二重タブ絶縁双方向性保護装置１１０の概略斜視図である。保護装置１１０は、保護装置１１０が、第２および第３のＰ＋領域８３ｂ、８３ｃ、ならびに第２および第５のＮ＋領域８５ｂ、８５ｅの異なる構成を含むことを除いて、図５Ａ〜５Ｂを参照して上記で説明される保護装置８０に類似する。具体的には、図７Ａの保護装置１１０では、第２のＰ＋領域８３ｂは、ｘ方向に沿って配置される複数の島領域１１３ｂ１を含み、第２のＮ＋領域８５ｂは、突出領域１１５ｂ１のそれぞれが島領域１１３ｂ１のうちの２つの間に延在するように、ｘ方向に沿って配置される細長い領域１１５ｂ２と、ｙ方向に延在する突出領域１１５ｂ１とを含む。同様に、第３のＰ＋領域８３ｃは、ｘ方向に沿って配置される複数の島領域１１３ｃ１を含み、第５のＮ＋領域８５ｅは、突出領域１１５ｅ１のそれぞれが島領域１１３ｃ１のうちの２つの間に延在するように、ｘ方向に沿って配置される細長い領域１１５ｅ２と、ｙ方向に延在する突出領域１１５ｅ１とを含む。
【００６９】
このようにして保護装置１１０を構成することは、類似絶縁破壊電圧を維持しながら、図５Ａ〜５Ｂの保護装置８０に対して図７Ａの保護装置１１０の保持電圧を増加させるために使用することができる。保持電圧の増加は、図５ＢのＰＮＰバイポーラトランジスタ６４、６５の利得および伝導強度に対して図５ＢのＮＰＮ双方向性バイポーラトランジスタ６３の利得および伝導強度を強化するように、Ｐ＋領域８３ｂ、８３ｃのサイズに対してＮ＋領域８５ｂ、８５ｅのサイズを増加させることによって達成することができる。
【００７０】
図７Ｂは、さらに別の実施形態による、二重タブ絶縁双方向性保護装置１２０の概略斜視図である。保護装置１２０は、保護装置１２０が、第２および第３のＰ＋領域８３ｂ、８３ｃ、ならびに第２および第５のＮ＋領域８５ｂ、８５ｅの異なる構成を含むことを除いて、図５Ａ〜５Ｂを参照して上記で説明される保護装置８０に類似する。具体的には、図７Ｂの保護装置１２０では、第２のＮ＋領域８５ｂは、ｘ方向に沿って配置される複数の島領域１２５ｂ１を含み、第２のＮ＋領域８３ｂは、突出領域１２３ｂ１のそれぞれが島領域１２５ｂ１のうちの２つの間に延在するように、ｘ方向に沿って配置される細長い領域１２３ｂ２と、ｙ方向に延在する突出領域１２３ｂ１とを含む。同様に、第５のＮ＋領域８５ｅは、ｘ方向に沿って配置される複数の島領域１２５ｅ１を含み、第３のＰ＋領域８３ｃは、突出領域１２３ｃ１のそれぞれが島領域１２５ｅ１のうちの２つの間に延在するように、ｘ方向に沿って配置される細長い領域１２３ｃ２と、ｙ方向に延在する突出領域１２３ｃ１とを含む。
【００７１】
このようにして保護装置１２０を構成することはさらに、類似絶縁破壊電圧を維持しながら、図５Ａ〜５Ｂの保護装置８０に対して図７Ｂの保護装置１２０の保持電圧を増加させるために使用することができる。保持電圧の増加は、図５ＢのＮＰＮ双方向性バイポーラトランジスタ６３の利得および伝導強度に対して図５ＢのＰＮＰバイポーラトランジスタ６４、６５の利得および伝導強度を強化するように、Ｎ＋領域８５ｂ、８５ｅのサイズに対してＰ＋領域８３ｂ、８３ｃのサイズを増加させることによって達成することができる。
【００７２】
図８は、別の実施形態による、二重タブ絶縁保護装置１３０の断面図である。保護装置１３０は、本装置の各側面における阻止電圧接合部をカスタマイズするために、図５Ｂの第３および第４のＮ＋領域８５ｃ、８５ｄが、それぞれ、第１および第２のＰ＋領域１３３ａ、１３３ｂと置換されている構成を、保護装置１３０が図示することを除いて、図５Ａ〜５Ｂを参照して上記で説明される保護装置８０に類似する。第１および第２のゲート８７ａ、８７ｂの各側面上の反対ドーピング極性の活性区域を維持し、常時漏出電流を最小限化するために、保護装置１３０はさらに、ＳＨＮＷ９４ａの中に配置される第１のＮ＋領域１３５ａと、ＳＨＮＷ９４ｂの中に配置される第２のＮ＋領域１３５ｂとを含む。Ｐ＋領域１３３ａ、１３３ｂは、ＳＨＰＷ９２よりも高いドーピング濃度を有し、したがって、過渡電気的事象の間に図５ＢのＮＰＮ双方向性バイポーラトランジスタ６３の絶縁破壊電圧を制御するために使用することができる。
【００７３】
図９Ａ〜９Ｉは、カスタム双方向性動作特性を提供するために使用することができる、二重タブ絶縁双方向性保護装置の種々の実施形態の部分断面図を図示する。図９Ａ〜９Ｉは、ＳＨＰＷ９２、ＳＨＮＷ９４ａ、９４ｂ、ＨＶＮＷ８４ａ、８４ｂ、およびＨＶＰＷ８２ｂ等の、その中に含有された特定の構造とともに、二重タブ絶縁構造１４０の断面を示す。二重タブ絶縁構造１４０は、前述の通りであり得る、ｐ型タブおよびｎ型タブを含む。種々のウェルおよび活性領域が図９Ａ〜９Ｉの断面図で図示されるが、Ｎ＋領域およびＰ＋領域等の付加的な構造を、図示したウェルの中に形成することができるが、明確にするために図９Ａ〜９Ｉから省略されている。例えば、図５Ａ〜５ＢのＮ＋領域８５ｂおよびＰ＋領域８３ｂをＳＨＮＷ９４ａの中に形成することができ、図５Ａ〜５ＢのＮ＋領域８５ｅおよびＰ＋領域８３ｃをＳＨＮＷ９４ｂの中に形成することができる。
【００７４】
図示した断面は、順方向および逆方向の両方で保護装置のトリガおよび保持電圧特性の微調整された制御を提供するために使用することができる、図５Ａ〜５Ｂの保護装置８０の変形例を示す。図９Ａ〜９Ｉでは、順動作のための阻止電圧特性（左から右の正の過電圧）を制御するために使用される、変形例の実施例を識別するように、保護装置の左側が図５Ａ〜５Ｂの保護装置８０に対して変更される、構造が非対称的に形成されることが示されている。例えば、４０〜６０Ｖ動作ＢＣＤプロセスを使用する一実装では、図９Ａ〜９Ｂの保護装置は、約１５Ｖ未満の順トリガ電圧（中ドーピングレベルから高ドーピングレベルの絶縁破壊）を提供することができ、図９Ｃ〜９Ｄの保護装置は、約１５Ｖから約３０Ｖの間の順トリガ電圧（中ドーピングレベルから中ドーピングレベルの絶縁破壊）を提供することができ、図９Ｅ〜９Ｆの保護装置は、約１５Ｖから約３０Ｖの間の順トリガ電圧（高ドーピングレベルから低ドーピングレベル絶縁破壊）を提供することができ、図９Ｇおよび９Ｈの保護装置は、約３０Ｖから約４０Ｖの間の順トリガ電圧（中ドーピングレベルから低ドーピングレベル絶縁破壊）を提供することができ、図９Ｉの保護装置は、約４０Ｖよりも大きい順トリガ電圧（低ドーピングレベルから低ドーピングレベル絶縁破壊）を提供することができる。順トリガ電圧は、特定の処理技術を用いて増減または変化することができるが、図９Ａ〜９Ｉの断面図は、特定の用途に所望される保護特性を達成するために使用することができる、保護装置の種々の構成を図示する。
【００７５】
図９Ａは、低濃度ドープのｐ型領域１６０がＨＶＮＷ８４ａとＨＶＰＷ８２ｂとの間に形成されるように、ＨＶＮＷ８４ａがＳＨＮＷ９４ａよりも小さい幅を有する、非対称保護装置１５１を図示する。ｐ型領域１６０は、ｐ型領域１６０が形成されるエピタキシャル層のドーピング濃度等の背景ドーピング濃度に類似するドーピング濃度を有することができる。ｐ型領域１６０を含むことにより、図５ＢのＰＮＰバイポーラトランジスタ６４の基本抵抗を増加させることができ、それは、過渡応答時間を向上させ、保護装置のトリガ電圧を減少させることができる。保護装置１５１はさらに、ＳＨＮＷ９４ａとＳＨＰＷ９２との間の境界線に沿って配置される第１の活性領域１６１と、第２の活性領域１６２とを含む。第１および第２の活性領域１６１、１６２は、ｎ型またはｐ型ドーピング導電型のいずれか一方であり得る。
【００７６】
図９Ｂは、ｐ型領域１６０がＨＶＰＷ８２ｂとＨＶＮＷ８４ａ、８４ｂのそれぞれとの間に形成されるように、ＨＶＰＷ８２ｂがＳＨＰＷ９２の幅よりも小さい幅を有するように構成される、保護装置１５２を示す。このようにして保護装置１５２を構成することにより、代わりに、図５ＢのＮＰＮ双方向性バイポーラトランジスタ６３の基本抵抗を増加させ、それは、保護装置のトリガ電圧を減少させ、より速い応答時間を提供することができる。図９Ｃは、保護装置の順トリガ電圧を増加させることができる、第１の活性領域１６１が省略されている保護装置１５３を図示する。図９Ｄは、第１の活性領域１６１が省略されており、図９Ａと関連して論議されたように、ｐ型領域１６０がＨＶＮＷ８４ａとＨＶＰＷ８２ｂとの間に形成されるように、ＨＶＮＷ８４ａがＳＨＮＷ９４ａよりも小さい幅を有する、保護装置１５４の構成要素を示す。
【００７７】
図９Ｅは、ＳＨＮＷ９４ａがＨＶＮＷ８４ａの幅よりも小さい幅を有する、保護装置１５５を示す。このようにして保護装置１５５を構成することは、阻止電圧を増加させることによって保護装置の順トリガ電圧を増加させることができる。加えて、このようにして本装置を構成することはまた、ＰＮＰ基本抵抗、および図５ＢのＮＰＮ双方向性バイポーラトランジスタ６３のコレクタ／エミッタに入る抵抗も増加させる。図９Ｆは、ＳＨＮＷ９４ａ／ＨＶＮＷ８４ａおよび活性領域１６１領域からＨＶＰＷ８２ｂへの阻止電圧を増加させることによって保護装置の順トリガ電圧を増加させることができる、ＨＶＰＷ８２ｂがＳＨＰＷ９２を包囲するように、ＳＨＰＷ９２がＨＶＰＷ８２ｂの幅よりも小さい幅を有する、保護装置１５６を図示する。加えて、このようにして本装置を構成することはまた、図５ＢのＮＰＮ双方向性バイポーラトランジスタ６３の基本抵抗も増加させる。図９Ｇは、ＨＶＰＷ８２ｂがＳＨＰＷ９２の１つの側面を包囲するように、ＳＨＰＷ９２がＨＶＰＷ８２ｂの幅よりも小さい幅を有する、保護装置１５７を示す。加えて、図９Ｇは、第１の活性領域１６１が省略されており、それにより、図９Ｆに示される構成に対して順トリガ電圧をさらに増加させる、実装を示す。保護装置１５７が、ＳＨＮＷ９４ａおよびＨＶＰＷ８２ｂによって形成される接合部によって定義される阻止電圧を有することができる一方で、接合部からＳＨＰＷ９２までの間隔は、パンチスルー誘発型阻止電圧の微調整を得るように調整することができる。図９Ｈは、ＳＨＮＷ９４ａの幅がＨＶＮＷ８４ａの幅よりも小さく、第１の活性領域１６１が省略されている、保護装置１５８の構成を示す。図９Ｉは、ＨＶＮＷ８４ａがＳＨＮＷ９４ａを包囲するように、ＳＨＮＷ９４ａの幅がＨＶＮＷ８４ａの幅よりも小さい、保護装置１５９を図示する。加えて、図９Ｉでは、第１の活性領域１６１が省略されており、ＨＶＰＷ８２ｂがＳＨＰＷ９２を包囲するように、ＳＨＰＷ９２の幅がＨＶＰＷ８２ｂの幅よりも小さい。図９Ｉの保護装置１５９は、阻止電圧およびウェル抵抗を最適化するようにＳＨＰＷ９２およびＳＨＮＷ９４ａ、９４ｂを維持しながら、比較的低いドーピング濃度を伴う２つの領域の間で阻止接合部形成を画定することによって、対応するプロセス技術のための最大阻止電圧条件を達成することができる。
【００７８】
上記で説明される実施形態では、保護装置は、ｎ型またはｐ型ドーパントを有する、層、領域、および／またはウェルを含むことができる。他の実施形態では、保護装置の全ての層、領域、およびウェルのドーピング型は、上記の実施形態で説明され、示されるものと反対であり得、同一の原理および利点が、他の実施形態に依然として該当することができる。例えば、ｎ型基板およびｎ型エピタキシャル層を使用し、かつその中に形成されたウェル、活性領域、および埋め込み層のドーピング極性を逆転させることによって、図５Ａ〜５Ｂの保護装置の相補的バージョンを形成することができる。同様に、図６Ａ〜９Ｉに示される保護装置の相補的バージョンはまた、上記で説明される同一の原理の下でも可能である。
【００７９】
本明細書で使用されるような、上回る、下回る、以上等の用語は、図に示されるように配向される素子を指し、それに従って解釈されるべきである。また、半導体素子（トランジスタ等）内の領域が、異なる不純物または異なる不純物の濃度で半導体材料の異なる部分をドープすることによって画定されるため、異なる領域間の離散した物理的境界線は、完成した素子の中で実際に存在しなくてもよいが、代わりに、領域は１つのものから別のものへ遷移してもよいことも理解されたい。添付図に示されるようないくつかの境界線は、この種類であり、読者の支援のために急な構造として図示されるにすぎない。上記で説明される実施形態では、ｐ型領域は、ドーパントとしてホウ素等のｐ型半導体材料を含むことができる。さらに、ｎ型領域は、ドーパントとしてリン等のｎ型半導体材料を含むことができる。当業者であれば、上記で説明される領域の中の種々のドーパントの濃度を理解するであろう。
【００８０】
（ラッチアップ防止寄生ＰＮＰＮ素子を伴う送受信機信号絶縁装置）
図４で図示される保護回路６０等の双方向性保護回路は、第１および第２のパッド６１および６２の間のトリガ電圧を超える電圧差を誘発する過渡電気的事象に応答して、大量の電流を放出するように電流分路を提供する。高電流路が、シリコン制御整流器（ＳＣＲ）構成で構成される、第１のＰＮＰバイポーラトランジスタ６４、ＮＰＮ双方向性バイポーラトランジスタ６３、および第２のＰＮＰバイポーラトランジスタ６５によって可能にされる。加えて、高度にドープされたｐ型タブ６８と、高度にドープされたｎ型タブ６９とを備える、二重タブ絶縁が、主要送受信機回路の他の構成要素との相互作用を最小限化しながら、保護回路６０の最大電圧処理能力を可能にしてもよい。
【００８１】
ある実装下では、図４の保護回路６０等の双方向性保護回路を製造する結果として形成する、寄生素子があってもよい。寄生素子は、保護回路６０のコア領域を形成する、特定の領域を共有してもよい。例えば、成長したままのｐ型エピタキシャル領域もまた、保護回路６０の二重タブ絶縁を形成するｐ型タブ６８およびｎ型タブ６９とともに、寄生ＰＮＰバイポーラトランジスタを形成してもよい。そのような寄生素子は、第１および第２のＰＮＰバイポーラトランジスタ６４および６５ならびにＮＰＮ双方向性バイポーラトランジスタ６３を通して接続される、第１および第２のパッド６１および６２の間の主要電流路の代わりに、それを通して過渡電気的事象が放出し得る、代替的な電流路を提供してもよい。そのような経路を通る電流の流れは、そのような事象のために設計されていない送受信機回路の部分を通して大量の電流の放出をもたらし、回路への望ましくない損傷および信頼性の問題をもたらし得るため、望ましくない場合がある。したがって、寄生素子を通る高電流の流れを防止する必要がある。
【００８２】
図１０は、一実施形態による、概略的な双方向性保護回路２００を図示する。双方向性保護回路２００は、バイポーラＰＮＰＮＰ素子アセンブリ２１０と、第１の寄生ＰＮＰＮ素子アセンブリ２２０と、第２の寄生ＰＮＰＮ素子アセンブリ２３０とを含む。保護回路２００は、特定の臨界値を超える第１および第２のパッド６１および６２の間の電圧差を誘発する、外部過渡電気的事象に応答して、バイポーラＰＮＰＮＰ素子アセンブリ２１０を通る電流分路を提供するように構成することができる。例えば、第２のパッド６２は、図１および３の第１および第２の信号ピン４、５等のＩＣの信号ピンまたはパッドであり得、第１のパッド６１は、図１および３の低電力電圧供給部Ｖ１と関連付けられるパッド等の低電力ピンまたはパッドであり得る。
【００８３】
一実施形態では、第２のパッド６２は、送受信機ＩＯパッドとして構成されてもよい。第１のパッド６１は、ＶＳＳまたは接地であり得る、図１の送受信機回路１等の送受信機回路の基板に接続されるように構成することができる。第１のパッド６１と送受信機回路基板との間の接続は、高電流電力レールを通して行うことができる。高電流電力レールは、典型的には、比較的低い抵抗を有し、過渡電気的事象に応答して、比較的大量の電流を処理するように設計されている。保護回路２００はさらに、同様にＶＳＳまたは接地であり得る、図１に示される送受信機回路１の基板に接続することができる。送受信機回路１の基板と保護回路２００の基板との間の接続は、ケルビン接続２３４を通して行われてもよい。第１のパッド６１および送受信機回路基板を接続し得る、比較的高い電流の電力レール接続と比較して、ケルビン接続２３４は、抵抗が比較的高くあり得るが、高電流電力レールを通過するように比較的大量の電流をトリガすることができる、同一の過渡電気的事象に応答して流れる、比較的少量の電流を通過させる。第１のパッド６１およびケルビン接続２３４の両方が、ＶＳＳまたは接地であり得る、送受信機回路１の基板に接続し、平衡条件下では、双方向性保護回路２００と送受信機回路１の基板との間に感知可能な電流がないため、第１のパッド６１およびケルビン接続２３４における電圧電位は、ほぼ同一である。しかしながら、過渡電気的事象の間に、比較的大量の電流が、高電流電力レールを介して双方向性保護回路２００と送受信機回路１の基板との間を流れるため、たとえそれぞれが送受信機回路１の基板に接続しても、第１のパッド６１とケルビン接続２３４との間に電位の差があり得るように、高電流電力レールに沿って比較的大きい電圧降下がある。
【００８４】
双方向性保護回路２００は、バイポーラＰＮＰＮＰ素子アセンブリ２１０を含む。バイポーラＰＮＰＮＰ素子アセンブリ２１０は、図４において上記で説明されるのと同様に配列される、ＮＰＮ双方向性バイポーラトランジスタ６３と、第１のＰＮＰバイポーラトランジスタ６４と、第２のＰＮＰバイポーラトランジスタ６５と、第１および第２の抵抗器７１および７２と、第５および第６の抵抗器７５および７６とを含む。具体的には、第１のパッド６１は、第１の抵抗器７１および第１のＰＮＰバイポーラトランジスタ６４のエミッタを通してＰＮＰＮＰ素子アセンブリ２１０に電気的に接続される。第１のＰＮＰバイポーラトランジスタ６４は、第１のパッド６１に電気的に接続されるエミッタと、第１の寄生ＮＰＮバイポーラトランジスタ６６の基部に電気的に接続されるコレクタとを含む。第１のＰＮＰバイポーラトランジスタ６４はさらに、ＮＰＮ双方向性バイポーラトランジスタ６３のコレクタ／エミッタＣ／Ｅに、および第１の抵抗器７１に電気的に接続される、基部を含む。第２のパッド６２は、第２の抵抗器７２および第２のバイポーラトランジスタ６５のエミッタを通してＰＮＰＮＰ素子アセンブリ２１０に電気的に接続される。第２のＰＮＰバイポーラトランジスタ６５は、第２のパッド６２に電気的に接続されるエミッタと、第６の抵抗器７６を通して第２の寄生ＮＰＮバイポーラトランジスタ２３２の基部に電気的に接続されるコレクタとを含む。第２のＰＮＰバイポーラトランジスタ６５はさらに、ＮＰＮ双方向性バイポーラトランジスタ６３のエミッタ／コレクタＥ／Ｃに、および第２の抵抗器７２に電気的に接続される、基部を含む。ＮＰＮ双方向性バイポーラトランジスタ６３は、第１のＰＮＰバイポーラトランジスタ６４の基部に電気的に接続されるコレクタ／エミッタＣ／Ｅと、第２のＰＮＰバイポーラトランジスタ６５の基部に電気的に接続されるエミッタ／コレクタＥ／Ｃとを含む。ＮＰＮ双方向性トランジスタはさらに、第５の抵抗器７５を通して第１のＰＮＰバイポーラトランジスタ６４のコレクタに接続され、さらに第６の抵抗器７６を通して第２のＰＮＰバイポーラトランジスタ６５コレクタに接続される、基部を含む。
【００８５】
双方向性保護回路２００は、加えて、第１の寄生ＰＮＰＮ素子アセンブリ２２０を含む。第１の寄生ＰＮＰＮ素子アセンブリ２２０は、寄生ＰＮＰバイポーラトランジスタ２２２と、第１の寄生ＮＰＮバイポーラトランジスタ６６と、第７の抵抗器７７と、第９の抵抗器１０２と、第１２の抵抗器１０８とを含む。寄生ＰＮＰバイポーラトランジスタ２２２は、送受信機回路１のｐ−基板に、および第９の抵抗器１０２に電気的に接続される、エミッタを含む。寄生ＰＮＰバイポーラトランジスタ２２２はさらに、直列に接続された第９の抵抗器１０２および第１２の抵抗器１０８を通してエミッタに接続される基部を含む。寄生ＰＮＰバイポーラトランジスタ２２２の基部はさらに、第７の抵抗器７７を通して寄生ＮＰＮバイポーラトランジスタ６６のコレクタに接続される。寄生ＰＮＰバイポーラトランジスタ２２２はさらに、第１の寄生ＮＰＮバイポーラトランジスタ６６の基部に接続されるコレクタを含む。第１の寄生ＮＰＮバイポーラトランジスタ６６は、第３の抵抗器７３に電気的に接続されるエミッタと、寄生ＰＮＰバイポーラトランジスタ２２２のコレクタに電気的に接続される基部とを含む。第１の寄生ＮＰＮバイポーラトランジスタ６６はさらに、第７の抵抗器７７を通して寄生バイポーラＰＮＰトランジスタ２２２の基部に電気的に接続されるコレクタを含む。
【００８６】
双方向性保護回路２００はさらに、第２の寄生ＰＮＰＮ素子アセンブリ２３０を含む。第２の寄生ＰＮＰＮ素子アセンブリ２３０は、寄生ＰＮＰバイポーラトランジスタ２２２と、第２の寄生ＮＰＮバイポーラトランジスタ２３２と、第５の抵抗器７５と、第７の抵抗器７７と、第９の抵抗器１０２と、第１０の抵抗器１０４と、第１２の抵抗器１０８とを含む。寄生ＰＮＰバイポーラトランジスタ２２２は、送受信機回路１のｐ−基板に、および第９の抵抗器１０２に電気的に接続される、エミッタを含む。寄生ＰＮＰバイポーラトランジスタ２２２はさらに、第９の抵抗器１０２および第１２の抵抗器１０８を通してエミッタに接続される基部を含む。寄生ＰＮＰバイポーラトランジスタ２２２の基部はさらに、直列に接続された第７の抵抗器７７および第１０の抵抗器１０４を通して第２の寄生ＮＰＮバイポーラトランジスタ２３２のコレクタに接続される。寄生ＰＮＰバイポーラトランジスタ２２２はさらに、第５の抵抗器７５を通して第２の寄生ＮＰＮバイポーラトランジスタ２３２の基部に接続されるコレクタを含む。第２の寄生ＮＰＮバイポーラトランジスタ２３２は、第１１の抵抗器１０６に接続されるエミッタと、第５の抵抗器７５を通して寄生ＰＮＰバイポーラトランジスタ２２２のコレクタに接続される基部とを含む。第２の寄生ＮＰＮバイポーラトランジスタ２３２はさらに、第１０の抵抗器１０４および第７の抵抗器７７を通して寄生ＰＮＰバイポーラトランジスタ２２２の基部に電気的に接続されるコレクタを含む。
【００８７】
バイポーラＰＮＰＮＰ素子アセンブリ２１０の動作は、図４に関連して説明されるものに類似する。具体的には、過渡電気的事象が第１のパッド６１と第２のパッド６２との間の絶対電圧差を増加させるとき、ＮＰＮ双方向性バイポーラトランジスタ６３および第１のＰＮＰバイポーラトランジスタ６４または第２のＰＮＰバイポーラトランジスタ６５のうちの１つは、上記で説明されるようなシリコン制御整流器（ＳＣＲ）構成で第１の交差連結バイポーラＰＮＰＮバイポーラトランジスタとして動作する。例えば、過渡電気的事象が、第２のパッド６２の電圧を超えるように第１のパッド６１の電圧を誘導するとき（または代替として、第２のパッド６２の電圧が第１のパッド６１の電圧を下回る）、ＰＮＰバイポーラトランジスタ６４のエミッタ・基部接合部およびコレクタ・基部接合部は、それぞれ、順方向バイアスよび逆方向バイアスをかけられる。この状況下で、ＮＰＮ双方向性バイポーラトランジスタ６３のエミッタ／コレクタＥ／Ｃは、エミッタとしての機能を果たし、ＮＰＮ双方向性バイポーラトランジスタ６３のコレクタ／エミッタＣ／Ｅは、コレクタとしての機能を果たす。いったん第１のパッド６１と第２のパッド６２との間の正の電圧差がトリガ電圧＋ＶＴＲを超えるとき、ＰＮＰＮＰ素子アセンブリ２１０は、図２に関連して説明される低インピーダンスモードになる。低インピーダンスモードは、第１または第２のＰＮＰバイポーラトランジスタ６４および６５のうちの１つとＮＰＮ双方向性バイポーラトランジスタ６３との間に形成される、フィードバックループによってトリガされる。フィードバックループは、以下のように動作する。第１または第２のＰＮＰバイポーラトランジスタ６４または６５のコレクタ電流の増加が、ＮＰＮ双方向性バイポーラトランジスタ６３の基本電流を増加させ、ＮＰＮ双方向性バイポーラトランジスタ６３のコレクタ電流の増加が、第１または第２のＰＮＰバイポーラトランジスタ６４または６５の基本電流を増加させる。フィードバックループは、個々のバイポーラトランジスタの利得により、再正式であり、ＰＮＰＮＰ素子アセンブリ２１０を低インピーダンス状態にさせ得る。いったん低インピーダンス状態になると、ＰＮＰＮＰ素子アセンブリ２１０は、第１および第２のピン６１および６２にわたる電圧が保持電圧＋ＶＨを下回る、または電流が＋ＩＨを下回る、または両方となるまで、低インピーダンス状態にとどまるであろう。過渡電気的事象が、第１のパッド６１の電圧を超えるように第２のパッド６２の電圧を誘導するとき（または代替として、第１のパッド６の電圧が第２のパッド６２の電圧を下回る）に、類似する状況が発生する。この状況下で、ＰＮＰバイポーラトランジスタ６５のエミッタ・基部接合部およびコレクタ・基部接合部は、それぞれ、順方向バイアスおよび逆方向バイアスをかけられる。この状況下で、ＮＰＮ双方向性バイポーラトランジスタ６３のコレクタ／エミッタＣ／Ｅは、エミッタとしての機能を果たし、双方向性バイポーラトランジスタのエミッタ／コレクタＥ／Ｃは、コレクタとしての機能を果たす。いったん第１のパッド６１と第２のパッド６２との間の負の電圧差が絶対値でトリガ電圧−ＶＴＲを超えると、ＰＮＰＮＰ素子アセンブリは、図２に関連して説明される低インピーダンスモードになる。いったん低ンピーダンス状態になると、ＰＮＰＮＰ素子は、第１および第２のピン６１および６２にわたる電圧が絶対値で−ＶＨを下回る、または電流が絶対値で−ＩＨを下回る、または両方となるまで、低インピーダンス状態にとどまるであろう。
【００８８】
保護回路２００は、ＰＮＰＮＰ素子アセンブリ２１０と、保護回路２００を伴う共通基板の中に形成される外部構成要素および回路との間の相互作用を低減させる、図４の保護回路６０に類似する二重タブ絶縁を含む。しかしながら、上記で論議されるように、特定の実装下で、ＰＮＰＮＰ素子アセンブリ２１０および二重タブ絶縁を作成するように形成される種々の領域に起因し得る、寄生素子アセンブリがあってもよい。これらの寄生素子は、望ましくない信頼性故障を引き起こし得る、代替または付加的な電流路を提供してもよい。
【００８９】
具体的には、図１０の図示した実施形態では、第１の寄生ＰＮＰＮ素子アセンブリ２２０は、過渡電気的事象に応答して、代替的な電流路を提供してもよい。図１０に図示されるように、第１の寄生ＰＮＰＮ素子アセンブリ２２０は、シリコン制御整流器（ＳＣＲ）構成で配列される、寄生ＰＮＰバイポーラトランジスタ２２２および第１の寄生ＮＰＮバイポーラトランジスタ６６を含む。具体的には、寄生ＰＮＰバイポーラトランジスタ２２２のコレクタは、第１の寄生ＮＰＮバイポーラトランジスタ６６の基部に接続され、第１の寄生ＮＰＮバイポーラトランジスタ６６のコレクタは、寄生ＰＮＰバイポーラトランジスタ２２２の基部に接続される。バイポーラＰＮＰＮＰ素子アセンブリ２１０と同様に、第１の寄生バイポーラトランジスタ６６に連結された寄生ＰＮＰバイポーラトランジスタ２２２は、第１のＰＮＰＮ素子アセンブリ２２０にわたる電圧が特定の値を超えるときに、再正フィードバックループに入ってもよい。具体的には、いったんケルビン接続２３４と第１のパッド６１との間の正の電圧差が第１の寄生ＰＮＰＮ素子アセンブリ２２０のトリガ電圧＋ＶＴＲを超えるとき、第１のＰＮＰＮ素子アセンブリ２２０は、フィードバックループによりＰＮＰＮＰ素子アセンブリ２１０で起こるものに類似する、低インピーダンスモードになってもよい。フィードバックループは、第１の寄生ＮＰＮバイポーラトランジスタ６６の基本電流を増加させる、寄生ＰＮＰバイポーラトランジスタ２２２のコレクタ電流の増加、および寄生ＰＮＰバイポーラトランジスタ２２２の基本電流を増加させる、第１の寄生ＮＰＮバイポーラトランジスタ６６のコレクタ電流の増加といったように、動作する。ＰＮＰＮＰ素子アセンブリ２１０の場合のように、いったん低インピーダンス状態になると、第１の寄生ＰＮＰＮ素子アセンブリ２２０は、ケルビン接続２３４と第１のパッド６１との間の正の電圧差が＋ＶＨを下回る、または電流が＋ＩＨを下回る、または両方となるまで、低インピーダンス状態にとどまるであろう。
【００９０】
図１０の図示した実施形態は、加えて、過渡電気的事象に応答して別の代替的な電流路を提供し得る、第２の寄生ＰＮＰＮ素子アセンブリ２３０を含む。第２の寄生ＰＮＰＮ素子アセンブリ２３０は、シリコン制御整流器（ＳＣＲ）構成で配列される、寄生ＰＮＰバイポーラトランジスタ２２２および第２の寄生ＮＰＮバイポーラトランジスタ２３２を含む。具体的には、寄生ＰＮＰバイポーラトランジスタ２２２のコレクタは、第２の寄生ＮＰＮバイポーラトランジスタ２３２の基部に接続され、第２の寄生ＮＰＮバイポーラトランジスタ２３２のコレクタは、寄生ＰＮＰバイポーラトランジスタ２２２の基部に接続される。ＰＮＰＮＰ素子アセンブリ２１０と同様に、第２の寄生ＰＮＰバイポーラトランジスタ２３２に連結された寄生ＰＮＰバイポーラトランジスタ２２２は、第２の寄生ＰＮＰＮ素子アセンブリ２３０のトリガ電圧＋ＶＴＲを超えるケルビン接続２３４と第２のパッド６２との間の正の電圧差に応答して、低インピーダンスモードになってもよい。トリガ機構、ならびに第２のＰＮＰＮ素子アセンブリ２３０が低インピーダンス状態にとどまる条件は、第１の寄生ＰＮＰＮ素子アセンブリ２２０について上記で説明されるものに類似する。
【００９１】
第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０が、バイポーラＰＮＰＮＰ素子アセンブリ２１０と同様にトリガされ得るため、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０が、ＰＮＰＮＰ素子アセンブリ２１０のトリガ電圧値よりも大きいトリガ電圧値を有するように、双方向性保護回路２００を設計することが望ましくあり得る。第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０のトリガ電圧値を制御する、多くの要因があってもよい。一般に、キャリア寿命の比、ドーピングの比、およびエミッタと基部との間の拡散距離の比が、概して、所与のバイポーラトランジスタの利得を決定する。概して、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０内の個々のバイポーラトランジスタのより高い利得が、ひいては、より低いトリガ電圧をもたらす。例えば、基部の中のより長い小数キャリア寿命、基部の中のより低いドーピング濃度、およびより小さい物理的な基部幅が、寄生ＰＮＰバイポーラトランジスタ２２２のより高い利得をもたらし得る。寄生ＰＮＰバイポーラトランジスタ２２２のより高い利得が、ひいては、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０のより低いトリガ電圧をもたらすことができる。同様に、第１および第２の寄生ＮＰＮバイポーラトランジスタ６６および２３２のより高い利得もまた、それぞれ、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０のより低いトリガ電圧をもたらすことができる。
【００９２】
第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０のより高いトリガ電圧を有することが、概して望ましくあり得る一方で、当業者であれば、双方向性保護回路２００の全体的な回路を設計するときに、他の要因も考慮することが重要であり得ることを理解するであろう。特定の実装では、バイポーラＰＮＰＮＰ素子アセンブリ２１０のトリガ前インピーダンス値に対して有意に高い、寄生ＰＮＰＮ素子アセンブリ２２０および２３０のトリガ前インピーダンス値を有することが望ましくない場合がある。これらの状況下で、より高い電圧が、バイポーラＰＮＰＮＰ素子アセンブリ２１０と比較して、第１のおよび／または第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０にわたって低下し、優先的に寄生ＰＮＰＮ素子アセンブリをトリガさせ得る。これらの状況下で、トリガ前インピーダンスとトリガ電圧との間にトレードオフがあってもよい。例えば、より高い寄生ＰＮＰＮトリガ前インピーダンスを有する設計が、より低いＰＮＰＮトリガ電圧につながり、その逆も同様であり得る。したがって、均衡のとれたトリガ前インピーダンス値およびトリガ電圧を有することが、望ましくあり得る。
【００９３】
また、ＰＮＰＮＰ素子アセンブリ２１０の素子パラメータに行われる変更が、第１のおよび／または第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０の素子パラメータに影響を及ぼさないように、バイポーラＰＮＰＮＰ素子アセンブリ２１０の素子性質に影響を及ぼす設計要因から独立している、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０の設計要因を有することが望ましくあり得る。
【００９４】
図１０で図示されるような一実施形態では、直列の第９および第１２の抵抗器１０２、１０８を通して寄生ＰＮＰバイポーラトランジスタ２２２の基部およびエミッタを接続すること、および２つの抵抗器の複合抵抗値を制御することを通して、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０の適正に最適化された漏出およびトリガ特性が達成されてもよい。第９および第１２の抵抗器１０２および１０８の複合抵抗の相対値に応じて、寄生ＰＮＰバイポーラトランジスタ２２２の構成は、ＢＶＣＥＳ状態（エミッタ・基部が短絡したコレクタ・エミッタ絶縁破壊電圧）、ＢＶＣＥＯ状態（基部が開いているコレクタ・エミッタ絶縁破壊電圧）、およびＢＶＣＥＲ状態（エミッタ・基部が抵抗によって接続されているコレクタ・エミッタ絶縁破壊）として知られている、３つのモードのうちの１つであってもよい。
【００９５】
具体的には、一実装では、第９および第１２の抵抗器１０２および１０８の複合抵抗の値がほぼゼロである（すなわち、短絡した）か、または非常に低いとき、寄生ＰＮＰバイポーラトランジスタ２２２は、ＢＶＣＥＳ状態（エミッタ・基部が短絡した絶縁破壊）と呼ばれる状態であるように構成される。これらのモードの間で、ＢＶＣＥＳ状態は、概して、寄生ＰＮＰバイポーラトランジスタ２２２の逆バイアス基部・コレクタ接合部の最高絶縁破壊電圧をもたらし、それがひいては、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０のより高いトリガ電圧をもたらし得る。同時に、ＢＶＣＥＳ状態は、概して、最低トリガ前インピーダンス、したがって、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０を通る最高漏出電流をもたらす。
【００９６】
別の実装下で、第９および第１２の抵抗器１０２および１０８の複合抵抗の値が非常に高い（すなわち、開回路）とき、寄生ＰＮＰバイポーラトランジスタ２２２は、ＢＶＣＥＯ状態（エミッタ・基部が開いている絶縁破壊）と呼ばれる状態であるように構成される。これらのモードの間で、ＢＶＣＥＯ状態は、概して、寄生ＰＮＰバイポーラトランジスタ２２２の逆バイアス基部・コレクタ接合部の可能な限り低い絶縁破壊電圧をもたらし、それがひいては、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０のより低いトリガ電圧をもたらし得る。同時に、ＢＶＣＥＯ状態は、概して、最高トリガ前インピーダンス、したがって、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０を通る最低漏出電流をもたらす。
【００９７】
さらに別の好ましい実装下で、第９および第１２の抵抗器１０２および１０８の複合抵抗の値は、中間値であってもよく、寄生ＰＮＰバイポーラトランジスタ２２２は、ＢＶＣＥＲ状態（エミッタ・基部が抵抗器によって接続されている絶縁破壊）と呼ばれる状態であるように構成される。これらのモードの間で、ＢＶＣＥＲ状態は、概して、寄生ＰＮＰバイポーラトランジスタ２２２の逆バイアス基部・コレクタ接合部の中間絶縁破壊電圧をもたらし、それがひいては、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０の中間トリガ電圧をもたらし得る。同様に、ＢＶＣＥＲ状態は、概して、中間トリガ前インピーダンス、したがって、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０を通る中間漏出電流をもたらす。ＢＶＣＥＲ状態の寄生ＰＮＰバイポーラトランジスタ２２２は、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０のトリガ前インピーダンスとトリガ電圧との間の適正な均衡を可能にしてもよい。また、以下で論議されるように、第９および第１２の抵抗器１０２および１０８の抵抗値は、バイポーラＰＮＰＮＰ素子アセンブリ２１０に影響を及ぼすプロセスパラメータとは大部分が無関係であるプロセスを通して制御される。
【００９８】
図１１Ａは、上面図が図１２Ａで図示される、一実施形態による、双方向性保護装置３００の環状実装の断面図である。具体的には、図１１Ａは、図１２Ａの断面１１Ａ−１１Ａを通した図を表す。明確にするために、図１２Ａは、活性領域より下側の（最初に第７のＮ＋領域８５ａ〜８５ｇ、そして第２、第３、第５および第６のＰ＋領域８３ｂ、８３ｃ、８３ｅ、８３ｆを通る）種々のウェル領域、および酸化物領域８８のみを示す。図１１Ａおよび１２Ａを参照すると、双方向性保護装置３００は、図６Ａおよび６Ｂの保護装置１００の環状実装に類似する。図示した実施形態の対称性により、（図に示される）本装置の一方の半分に関して以下で論議される特徴はまた、本装置の他方の半分（図示せず）にも適用可能であり得る。図１１Ａおよび１２Ａの双方向性保護装置３００の中心位置は、第４の高電圧ｐ−ウェル（ＨＶＰＷ）８２ｄを備え、その周囲で、第４の高電圧ｎ−ウェル（ＨＶＮＷ）８４ｄが第１のリングを形成し、第３の高電圧ｐ−ウェル（ＨＶＰＷ）８２ｃが第２のリングを形成し、第２の浅いｎ−ウェル（ＳＨＮＷ）９４ｂ／第３の高電圧ｎ−ウェル（ＨＶＮＷ）８４ｃが第３のリングを形成し、浅いｐ−ウェル（ＳＨＰＷ）９２／第２の高電圧ｐ−ウェル（ＨＶＰＷ）８２ｂが第４のリングを形成し、第１の浅いｎ−ウェル（ＳＨＮＷ）９４ａ／第２の高電圧ｎ−ウェル（ＨＶＮＷ）８４ｂが第５のリングを形成し、第５の高電圧ｐ−ウェル（ＨＶＰＷ）８２ａが第６のリングを形成し、第１の高電圧ｎ−ウェル（ＨＶＮＷ）８４ａが第７のリングを形成し、第５の高電圧ｐ−ウェル（ＨＶＰＷ）８２ｅが第８のリングを形成し、各リングは、前のリングを包囲し、第１から第８のリングのそれぞれは、連続同心円状リングを形成するように第４のＨＶＰＷ８２ｄを包囲し、第４の高電圧ｐ−ウェル（ＨＶＰＷ）８２ｄは、双方向性保護装置３００の中心位置を形成する。
【００９９】
加えて、双方向性保護装置３００はさらに、第５の高電圧ｐ−ウェル（ＨＶＰＷ）８２ｅを包囲する第５の高電圧ｎ−ウェル（ＨＶＮＷ）８４ｅによって形成される第９のリングと、第５の高電圧ｎ−ウェル（ＨＶＮＷ）８４ｅを包囲する第６の高電圧ｐ−ウェル（ＨＶＰＷ）８２ｆによって形成される第１０のリングとを含む。双方向性保護装置３００はさらに、第６の高電圧ｐ−ウェル（ＨＶＰＷ）によって形成される第１０のリングを包囲する、ｐ型エピタキシャル層（Ｐ−ＥＰＩ）９１を含む。
【０１００】
明確にする目的で、ＨＶＮＷおよびＨＶＰＷのみが、図１２Ａの上面レイアウト図で図示されている。図６Ｂで図示される保護装置と同様に、図１１Ａの双方向性保護装置３００は、第２、第３、第５、および第６の活性（Ｐ＋）領域８３ｂ、８３ｃ、８３ｅ、８３ｆと、第１から第６のｎ型活性（Ｎ＋）領域８５ａ〜８５ｆと、第１および第２のゲート酸化物層８６ａ、８６ｂと、第１および第２のゲート８７ａ、８７ｂと、酸化物領域８８とを含む。加えて、双方向性保護装置３００は、第５のＨＶＮＷ８４ｅの中に形成される第７のｎ型活性（Ｎ＋）領域と、第６のＨＶＰＷ８２ｆの中に形成される第６のｐ型活性（Ｐ＋）領域８３ｆとを含む。加えて、酸化物領域８８は、第５のＰ＋領域８３ｅと第７のＮ＋領域８５ｇとの間、第７のＮ＋領域８５ｇと第６のＰ＋領域８３ｆとの間、および第６のＰ＋領域８３ｆとＰ−ＥＰＩ９１との間に配置される。
【０１０１】
また、図６Ｂの保護装置１００と同様に、双方向性保護装置３００の深いｐ−ウェル（ＤＰＷ）９３は、第４の高電圧ｐ−ウェル（ＨＶＰＷ）８２ｄを備える双方向性保護装置３００の中心位置を包囲する、アニュラリングを形成するように、第２および第３の高電圧ｎ−ウェル（ＨＶＮＷ）８４ｂおよび８４ｃ、第１から第３の高電圧ｐ−ウェル（ＨＶＰＷ）８２ａ〜８２ｃ、第１および第２の浅いｎ−ウェル（ＳＨＮＷ）９４ａおよび９４ｂ、ならびに浅いｐ−ウェル（ＳＨＰＷ）９２より下側に配置される。また、図６Ｂの保護装置１００と同様に、ｎ型埋め込み層（ＮＢＬ）８９は、ＤＰＷ９３を包囲するように、ＨＶＮＷ８４ａ、ＨＶＮＷ８４ｄ、ＨＶＰＷ８２ｄ、およびＤＰＷ９３より下側に配置される。
【０１０２】
双方向性保護装置３００の第１から第５のＨＶＮＷ８４ａ〜８４ｅおよび第１から第６のＨＶＰＷ８２ａ〜８２ｆは、ｐ型基板（Ｐ  ＳＵＢ８１）の中への第１の深度ｈ１を有する。双方向性保護装置３００はさらに、Ｐ−ＥＰＩ９１が第１の深度ｈ１よりも深く延在する第２の深度ｈ２を有することを除いて、図６Ｂの保護装置１００に類似するｐ型エピタキシャル層（Ｐ−ＥＰＩ）９１を含む。結果として、Ｐ−ＥＰＩ９１は、第６のＨＶＰＷ８２ｆを水平に包囲する第１のｐ型エピタキシャル領域と、ＤＰＷ９３を水平に包囲するように第１のｐ型エピタキシャル領域、第６のＨＶＰＷ８２ｆ、第５のＨＶＮＷ８４ｅ、および第５のＨＶＰＷ８２ｅよりも下側に配置される、第２のｐ型エピタキシャル領域とを含む。加えて、双方向性保護装置３００はまた、ＮＢＬ８９およびＰ−ＥＰＩ９１より下側に配置されるｐ型基板（Ｐ−ＳＵＢ）８１も含む。
【０１０３】
図示した実施形態の双方向性保護装置３００は、シリコン基板より上側に配置され、第５のＰ＋領域８３ｅの少なくとも一部分を覆って、第１のＮ＋領域８５ａの少なくとも一部分を覆って、かつＰ＋領域８３ｅとＮ＋領域８５ａとの間の酸化物領域８８を覆って形成される、直列抵抗器９６を含む。実施形態では、直列抵抗器９６は、第５のＰ＋領域８３ｅの一部分および第１のＮ＋領域８５ａの一部分に重複するように基板の表面と平行な半径方向に延在する。別の実施形態では、直列抵抗器９６は、基板の表面と平行な半径方向に第５のＰ＋領域８３ｅ全体および第１のＮ＋領域８５ａ全体に重複するように延在する。
【０１０４】
実施形態では、直列抵抗器９６は、ｎ型ポリシリコンを含む。別の実施形態では、直列抵抗器９６は、ｐ型ポリシリコンを含む。さらに別の実施形態では、直列抵抗器９６は、金属または金属窒化物を含む。
【０１０５】
図１１Ａの図示した実施形態はさらに、第１および第２のゲート酸化物層８６ａおよび８６ｂと、第１および第２のゲート８７ａおよび８７ｂとを含む。図６Ｂで説明されるその機能と同様に、第１のパッド６１と第２のパッド６２との間の電圧差を増加させる過渡電気的事象の間に、第１および第２のゲート８７ａおよび８７ｂは、電流が、それぞれ、第１のパッド６１から第１のゲート８７ａまで、および第２のパッド６２から第２のゲート８７ｂまでのさらなる横方向均一性をさらに付け加えることを可能にする。図１１Ｂで図示される別の実施形態では、第１および第２のゲート８７ａおよび８７ｂは、それぞれ、Ｐ＋領域８３ｃとＮ＋領域８５ｄとの間、およびＮ＋領域８５ｃとＰ＋領域８３ｂとの間に配置される、酸化物領域８８と置換されてもよい。
【０１０６】
図１１Ａは、双方向性保護装置３００について上記で説明されるウェル、領域、および層の種々の寸法を示すように注釈が付けられている。図６Ｂの保護装置１００と同様に、第１から第４の寸法ｄ１からｄ４は、ＨＶＰＷ８２ｂ、ＨＶＮＷ８４ｂ、第３のＮ＋領域８５ｃと第２のＰ＋領域８３ｂとの間の間隔、および第２のＰ＋領域８３ｂと第２のＮ＋領域８５ｂとの間の間隔の幅に対応する。加えて、第５から第９の寸法ｄ５からｄ９は、ＨＶＮＷ８４ａ、ＨＶＰＷ８２ｅ、ＨＶＮＷ８４ｅ、ＨＶＰＷ８２ｆ、および直列抵抗器９６の幅に対応する。
【０１０７】
一実施形態では、第１から第４の寸法ｄ１からｄ４は、図６Ｂの保護装置１００に関連して説明されるものに類似する。加えて、第５の寸法ｄ５は、約３．５μｍから約５μｍの範囲内、例えば、４μｍであるように選択されるサイズを有し、第６の寸法ｄ６は、約４μｍから約５μｍの範囲内、例えば、４μｍであるように選択されるサイズを有し、第７の寸法ｄ７は、約３．０μｍから約６．０μｍの範囲内、例えば、４．０μｍであるように選択されるサイズを有し、第８の寸法ｄ８は、約３．５μｍから約８μｍの範囲内、例えば、５μｍであるように選択されるサイズを有し、第９の寸法ｄ９は、約１．５μｍから約２μｍの範囲内、例えば、１．８μｍであるように選択されるサイズを有する。しかしながら、他の寸法が当業者によって容易に判定されるであろう。
【０１０８】
一実施形態では、Ｐ−ＳＵＢ８１、Ｐ−ＥＰＩ９１、ＤＰＷ９３、ＮＢＬ８９、Ｐ＋領域８３ａ〜８３ｄおよびＮ＋領域８５ａ〜８５ｆ、ＳＨＰＷ９２およびＳＨＮＷ９４ａ、９４ｂ、ならびにＨＶＰＷ８２ａ〜８２ｃおよびＨＶＮＷ８４ａ〜８４ｄのピークドーピング濃度は、図５Ａの保護装置８０の値に類似するピークドーピング濃度を有する。加えて、Ｐ＋領域８３ｅおよび８３ｆならびにＮ＋領域８５ｇは、約１ラ１０２０ｃｍ−３から約８ラ１０２０ｃｍ−３の範囲内、例えば、約２ラ１０２０ｃｍ−３のピークドーピング濃度を有する。加えて、ＨＶＰＷ８２ｄ〜８２ｆならびにＨＶＮＷ８４ｅは、約１．５ラ１０１６ｃｍ−３から約７．５ラ１０１６ｃｍ−３の範囲内、例えば、約５．０ラ１０１６ｃｍ−３のピークドーピング濃度を有する。ピークドーピング濃度および深度の種々の範囲が上記で説明されているが、当業者であれば、他の好適なドーピング濃度を容易に解明するであろう。
【０１０９】
図１２Ｂは、別の実施形態による、双方向性保護装置３００の概略上面図を図示する。明確にするために、図１２Ｂは、直列抵抗器９６と活性領域より下側の（最初に第７のＮ＋領域８５ａ〜８５ｇ、そして第２、第３、第５および第６のＰ＋領域８３ｂ、８３ｃ、８３ｅ、８３ｆを通る）種々のウェル領域との間の重複領域、および酸化物領域８８のみを示す。図示した実施形態の対称性により、（図に示される）本装置の半分に関して以下で論議される特徴はまた、本装置の他方の半分（図示せず）にも適用可能であり得る。
【０１１０】
図１２Ｂの１１Ａ〜１１Ａを通る断面図は、図１２Ｂの直列抵抗器９６が図１１Ａと比較してより広い水平領域に重複することを除いて、図１１Ａに類似する。具体的には、図１２Ｂの実施形態は、ＨＶＰＷ８２ｄを備える中心区域を包囲するリングを形成し、ＨＶＰＷ８２ｅおよびＨＶＮＷ８４ａならびにＨＶＰＷ８２ａおよびＨＶＮＷ８４ｅの一部分に水平に重複する、直列抵抗器９６を図示する。直列抵抗器９６の内縁は、ＨＶＰＷ８２ａ内に配置され、直列抵抗器９６の外縁は、ＨＶＮＷ８４ｅ内に配置される。明確にするために示されていないが、直列抵抗器９６の内縁は、Ｎ＋領域８５ａとＮ＋領域８５ｂとの間の酸化物領域８８内に配置され、直列抵抗器９６の外縁は、Ｎ＋領域８５ｇとＰ＋領域８３ｅとの間の酸化物領域８８内に配置される。
【０１１１】
直列抵抗器９６が、ＨＶＰＷ８２ａおよびＨＶＮＷ８４ｅの一部分を実質的に重複することなく、ＨＶＰＷ８２ｅおよびＨＶＮＷ８４ａの実質的に全体に水平に重複するようにリングを形成する、他の実施例が可能である。明確にするために示されていないが、この実施形態では、直列抵抗器９６の内縁は、Ｎ＋領域８５ａとＮ＋領域８５ｂとの間の酸化物領域８８との間の境界線付近に配置することができ、直列抵抗器９６の外縁は、Ｐ＋領域８３ｅと、Ｎ＋領域８５ｇとＰ＋領域８３ｅとの間の酸化物領域８８との間の境界線付近に配置されるであろう。
【０１１２】
直列抵抗器９６が、ＨＶＰＷ８２ａおよびＨＶＮＷ８４ｅの一部分に重複することなく、ＨＶＰＷ８２ｅおよびＨＶＮＷ８４ａの一部分に水平に重複するようにリングを形成する、図１１Ａに示されるもの等のさらに他の実施形態が可能である。明確にするために示されていないが、この実施形態では、直列抵抗器９６の内縁は、Ｎ＋領域８５ａ内に配置することができ、直列抵抗器９６の外縁は、Ｐ＋領域８３ｅ内に配置することができる。
【０１１３】
直列抵抗器９６と酸化物領域８８との間の重複の区域が、直列抵抗器と対応するＮ＋およびＰ＋領域との間の接触抵抗に影響を及ぼさないため、内および外縁が酸化物領域８８内に入るように直列抵抗器マスクを設計することは、直列抵抗器９６の電気的統制に実質的に影響を及ぼすことなく、第１および第２の縁が酸化物領域８８内のどこかに入ることができるという利点を有することができる。
【０１１４】
直列抵抗器の縁が種々の領域内に入るように、直列抵抗器マスクを設計することは、当業者が選択するための設計考慮事項である。一実装では、直列抵抗器９６の内および外縁が、電気的短絡を引き起こすことなく酸化物領域８８内のどこかに入り得るため、上記で説明されるように、直列抵抗器９６の内および外縁が酸化物領域８８内に入るように、直列抵抗器マスクを設計することは、例えば、リソグラフィの利点を提供してもよい。加えて、そのような設計はまた、直列抵抗器９６（例えば、ポリシリコン）と酸化物領域８８内の絶縁材料（例えば、ＳｉＯ２）との間のより高いエッチング選択性により、エッチング処理における利点を提供してもよい。電気的トレードオフの観点では、設計は、基板表面と平行な半径方向での増加した長さにより、直列抵抗器９６の増加した抵抗値をもたらし得る。直列抵抗器９６とＮ＋領域８５ａおよびＰ＋領域８３ｅとの間の重複の区域が、絶縁領域内で直列抵抗器９６の第１および第２の縁の位置とは無関係のままであるため、直列抵抗器９６と活性領域との間の接点と関連付けられる接触抵抗は、比較的不変のままであってもよい。
【０１１５】
別の実装では、例えば、直列抵抗器９６の内および外縁が、活性領域内のどこかに入り、依然として電気的に接触し得る一方で、抵抗器９６と活性領域との間にそれほどエッチング選択性がなくなり得るため、直列抵抗器９６の内および外縁がＮ＋領域８５ａおよびＰ＋領域８３ｅ内に入るように、直列抵抗器マスクを設計することは、それほど処理利点を提供しなくなり得る。電気的トレードオフの観点では、設計は、基板表面と平行な半径方向での直列抵抗器の短縮した長さにより、直列抵抗器９６の低減した抵抗値を提供し得る。直列抵抗器９６と活性領域との間の接点と関連付けられる接触抵抗は、直列抵抗器９６とＮ＋領域８５ａおよびＰ＋領域８３ｅとの間の減少した重複の区域により、増加し得る。
【０１１６】
図１２Ｃは、さらに別の実施形態による、双方向性保護装置３００の概略上面図を図示する。明確にするために、図１２Ｃは、第１から第４の抵抗器セグメント９６ａ〜９６ｄと活性領域より下側の（最初に第７のＮ＋領域８５ａ〜８５ｇ、そして第２、第３、第５および第６のＰ＋領域８３ｂ、８３ｃ、８３ｅ、８３ｆを通る）種々のウェル領域との間の重複領域、および酸化物領域８８のみを示す。図示した実施形態の対称性により、（図に示される）本装置の半分に関して以下で論議される特徴はまた、本装置の他方の半分（図示せず）にも適用可能であり得る。図１２Ｃの実施形態は、単一のリングを形成する直列抵抗器９６の代わりに、実施形態が第１から第４の抵抗器セグメント９６ａ〜９６ｄを含むことを除いて、図１２Ｂの実施形態に類似する。第１から第４の抵抗器セグメント９６ａ〜９６ｄのそれぞれは、第１から第４の内縁長を伴う第１から第４の内縁セグメントと、基板表面と平行な各抵抗器セグメントの接線方向に沿って延在する第１から第４の外縁を有する第１から第４の外縁セグメントとを有する、部分リングを形成する。加えて、第１から第４の抵抗器セグメント９６ａ〜９６ｄのそれぞれは、基板表面と平行な双方向性保護装置３００の各部分リングセグメントの半径方向に延在する、セグメント幅を有する。
【０１１７】
基板表面と平行な半径方向での各抵抗器セグメントの第１および第２の縁の終端の場所を含む、図１２Ｂに関連して上記で論議される設計考慮事項の全てが、この実施形態で適用可能である。加えて、実施形態は、抵抗器セグメントの複合抵抗、例えば、抵抗器セグメントの数を制御することにおいて、付加的な自由度を提供してもよい。図１２Ｃの実施形態は、第１から第４の抵抗器セグメント９６ａ〜９６ｄを示すが、各セグメントの好適な抵抗値、および電気的に並列に配列されたセグメントからの全抵抗の好適な抵抗値をもたらすように、抵抗器セグメントの数が任意の好適な数であり得る、他の実施形態が可能である。加えて、抵抗器セグメントのそれぞれの長さは、抵抗器セグメントの複合抵抗を制御することにおいて、別の自由度を提供してもよい。各セグメントの好適な抵抗値、および電気的に並列に配列されたセグメントからの全抵抗の好適な抵抗値をもたらすように、基板表面と平行な接線方向での第１から第４の抵抗器セグメント９６ａ〜９６ｄの任意の好適な長さが選択されてもよい。
【０１１８】
一実施形態では、図１２Ａ〜１２Ｃの双方向性保護装置３００の設置面積は、約２２０μｍから約１７０μｍの範囲内、例えば、約２００μｍの幅ｘ１を有し、保護装置１００は、８ｋＶ  ＩＥＣ−６１０００−４−２  ＥＳＤロバスト性レベルのために、約２２０μｍから約１７０μｍの範囲内、例えば、約２００μｍの高さｘ２を有する。しかしながら、他の寸法が当業者によって容易に判定されるであろう。
【０１１９】
図１２Ｄは、第１から第４の直列抵抗器セグメント９６ａ〜９６ｄのうちのいずれかの一実施形態を示す。具体的には、実施形態は、半径方向での抵抗器セグメントの各端部が、どのようにして、それぞれ、Ｐ＋領域８３ｅおよびＮ＋領域８５ａを通してＨＶＰＷ８２ｅおよびＨＶＮＷ８４ａに接続され得るかに関する。図示した実施形態では、第１の抵抗器セグメント９６ａのみが明確にするために示されている。第１の抵抗器セグメント９６ａは、ＨＶＰＷライン９７とＨＶＮＷライン９８との間で水平に配置される。ＨＶＰＷライン９７は、接点９５ｃを介してＰ＋領域８３ｅに接続され、ＨＶＮＷライン９８は、接点９５ｂを介してＮ＋領域８５ａに接続される。図示した実施形態は、第１の抵抗器セグメント９６ａが（または同様に第２から第４の抵抗器セグメント９６ｂ〜９６ｄのうちのいずれか１つが）、ＨＶＰＷ８２ａおよびＨＶＮＷ８４ｅの一部分に重複することなく、Ｐ＋領域８３ｅ／ＨＶＰＷ８２ｅおよびＮ＋領域８５ａ／ＨＶＮＷ８４ａの一部分に水平に重複するように、部分リングを形成する場合に対応する。抵抗器セグメント９６ａは、Ｎ＋領域８５ａ／ＨＶＮＷ８４ａにより近い側面上で第１の内縁セグメントと、Ｐ＋領域８３ｅ／ＨＶＰＷ８２ｅにより近い側面上で第１の外縁セグメントとを有する。第１の抵抗器セグメント９６ａはさらに、第１の抵抗器セグメント９６ａがＮ＋領域８５ａ／ＨＶＮＷ８４ａに水平に重複する内側重複領域と、第１の抵抗器セグメント９６ａがＰ＋領域８３ｅ／ＨＶＰＷ８２ｅに水平に重複する外側重複領域とを含む。内側および外側重複領域内で水平に配置され、第１の抵抗器セグメント９６ａとＮ＋領域８５ａおよびＰ＋領域８３ｅとの間で垂直に配置されるのは、接点９５ａを介した複数の直列抵抗器である。接点９５ａを介した直列抵抗器は、例えば、図１０の第１２の抵抗器を提供するように、Ｐ＋領域８３ｅ／ＨＶＰＷ８２ｅおよびＮ＋領域８５ａ／ＨＶＮＷ８４ａを電気的に接続する。
【０１２０】
図１２Ｄの実施形態は、Ｐ＋領域８３ｅおよびＮ＋領域８５ａを通して、図１２Ｃの第１から第４の直列抵抗器セグメント９６ａ〜９６ｄをＨＶＰＷ８２ｅおよびＨＶＮＷ８４ａに接続するための接続方法を図示するが、他の実施形態も可能である。例えば、類似接続方法が、図１２Ｂの直列抵抗器９６、または上記で論議される抵抗器リングおよびセグメント構成の他の配列のうちのいずれかを接続するために使用されてもよい。
【０１２１】
種々の実施形態下で採用され得る、接点９５ａを介した直列抵抗器の単位面積あたりの密度および横寸法は、状況に依存し、当業者による設計選択によって左右される。例えば、当業者は、直列抵抗器９６の抵抗値または第１から第４の直列抵抗器セグメント９６ａ〜９６ｄの抵抗値を標的にするために、接点９５ａを介した直列抵抗器の任意の好適な数の密度および任意の好適な寸法を使用してもよい。
【０１２２】
図１３Ａおよび１３Ｂは、関連回路要素とともに注釈が付けられた、それぞれ、図１１Ｂおよび１１Ａの双方向性保護回路３００に類似する双方向性保護回路３１０の代替実施形態を示す。図１３Ａの双方向性保護回路３１０は、図１３Ａでは、第１および第２のゲート８７ａおよび８７ｂが、それぞれ、第３のＰ＋領域８３ｃと第４のＮ＋領域８５ｄとの間、および第３のＮ＋領域８５ｃと第２のＰ＋領域８３ｂとの間に配置される、酸化物領域８８と置換されていることを除いて、図１３Ｂに類似する。２つの実施形態の間の第１および第２のゲート８７ａおよび８７ｂに関する動作の違いが、図１１Ａおよび１１Ｂを参照して上記で論議される。
【０１２３】
第１のパッド６１および第２のパッド６２に対する接続は、図５Ｂの対応する特徴に類似する。加えて、ＮＰＮ双方向性バイポーラトランジスタ６３、第１のＰＮＰバイポーラトランジスタ６４、第２のＰＮＰバイポーラトランジスタ６５、第１から第３の抵抗器７１〜７３、第５の抵抗器７５、および第６の抵抗器７６の種々の物理的領域に対する電気的構成は、図５Ｂの対応する特徴に類似する。結果として、ＮＰＮ双方向性バイポーラトランジスタ６３、第１のＰＮＰバイポーラトランジスタ６４、および第２のＰＮＰバイポーラトランジスタ６５を含む、バイポーラＰＮＰＮＰ素子アセンブリの素子応答は、図５Ｂに関連して上記で説明されるものに類似する。加えて、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０の素子応答は、図１０に関連して上記で説明されるものに類似する。
【０１２４】
図５Ｂとは対照的に、図１３Ａおよび１３Ｂの実施形態では、ＮＢＬ８９ならびに第１および第４のＨＶＮＷ８４ａ、８４ｄから形成されるｎ型タブは、浮動していない。代わりに、ｎ型タブは、ＨＶＰＷ８２ｆ、ＨＶＮＷ８４ｅ、およびＨＶＮＷ８２ｅより下側に配置されたＰ−ＥＰＩ９１の抵抗から形成された第９の抵抗器１０２に直列に接続された、直列抵抗器９６の抵抗から形成された第１２の抵抗器１０８を通して、送受信機回路１のｐ−基板（Ｖｓｓへのケルビン接続）に電気的に接続される。図５Ｂと同様に、ＤＰＷ９３ならびに第１および第３のＨＶＰＷ８２ａ、８２ｃから形成されるｐ型タブは、電気的に浮動することができる。
【０１２５】
加えて、図１３Ａの実施形態は、寄生ＰＮＰバイポーラトランジスタ２２２、第１の寄生ＮＰＮバイポーラトランジスタ６６、第７の抵抗器７７、第９の抵抗器１０２、および第１２の抵抗器１０８を含む、図１０で説明される第１の寄生ＰＮＰＮ素子アセンブリ２２０に類似する第１の寄生ＰＮＰＮ素子アセンブリを示す。寄生ＰＮＰバイポーラトランジスタ２２２は、Ｐ−ＥＰＩ９１から形成されるエミッタと、ＮＢＬ８９から形成される基部と、ＤＰＷ９３から形成されるコレクタとを含む。寄生ＰＮＰバイポーラトランジスタ２２２のエミッタは、送受信機回路１のｐ−基板（ＶＳＳへのケルビン接続）に、およびＰ−ＥＰＩ９１内の抵抗から形成される第９の抵抗器１０２に電気的に接続される。寄生ＰＮＰバイポーラトランジスタ２２２はさらに、第９の抵抗器１０２、および第９の抵抗器１０２と電気的に直列に接続された図１１Ａおよび１１Ｂの抵抗器９６の抵抗から形成される第１２の抵抗器１０８を通して、エミッタに接続される基部を含む。寄生ＰＮＰバイポーラトランジスタ２２２の基部はさらに、第７の抵抗器７７を通して第１の寄生ＮＰＮバイポーラトランジスタ６６のコレクタに接続される。第１の寄生ＮＰＮバイポーラトランジスタ６６は、ＳＨＮＷ９４ａ／ＨＶＮＷ８４ｂから形成されるエミッタと、ＨＶＰＷ８２ａから形成される基部と、ＮＢＬ８９から形成されるコレクタとを含む。第７の抵抗器７７は、ＨＶＮＷ８４ａ内の抵抗から形成される。寄生ＰＮＰバイポーラトランジスタ２２２はさらに、第１の寄生ＮＰＮバイポーラトランジスタ６６の基部に接続されるコレクタを含む。第１の寄生ＮＰＮバイポーラトランジスタ６６は、ＳＨＮＷ９４ａの抵抗から形成される第３の抵抗器７３に電気的に接続されるエミッタと、寄生ＰＮＰバイポーラトランジスタ２２２のコレクタに電気的に接続される基部とを含む。第１の寄生ＮＰＮバイポーラトランジスタ６６はさらに、第７の抵抗器７７を通して寄生バイポーラＰＮＰトランジスタ２２２の基部に電気的に接続されるコレクタを含む。
【０１２６】
図１３Ａはさらに、寄生ＰＮＰバイポーラトランジスタ２２２、第２の寄生ＮＰＮバイポーラトランジスタ２３２、第５の抵抗器７５、第７の抵抗器７７、第９の抵抗器１０２、第１０の抵抗器１０４、および第１２の抵抗器１０８を含む、図１０で説明される第２の寄生ＰＮＰＮ素子アセンブリ２３０に類似する第２の寄生ＰＮＰＮ素子アセンブリを示す。寄生ＰＮＰバイポーラトランジスタ２２２は、Ｐ−ＥＰＩ９１から形成されるエミッタと、ＮＢＬ８９から形成される基部と、ＤＰＷ９３から形成されるコレクタとを含む。寄生ＰＮＰバイポーラトランジスタ２２２は、ｐ−基板（ＶＳＳへのケルビン接続）に、およびＰ−ＥＰＩ９１内の抵抗から形成される第９の抵抗器１０２に電気的に接続される、エミッタを含む。寄生ＰＮＰバイポーラトランジスタ２２２はさらに、第９の抵抗器１０２、および第９の抵抗器１０２と電気的に直列に接続された図１１Ａおよび１１Ｂの抵抗器９６の抵抗から形成される第１２の抵抗器１０８を通して、エミッタに接続される基部を含む。第１の寄生ＰＮＰバイポーラトランジスタ２２０の基部はさらに、直列に接続された第７の抵抗器７７および第１０の抵抗器１０４を通して第２の寄生ＮＰＮバイポーラトランジスタ２３２のコレクタに接続される。第２の寄生ＮＰＮバイポーラトランジスタ２３２は、ＳＨＮＷ９４ｂ／ＨＶＮＷ８４ｃから形成されるエミッタと、ＤＰＷ９３から形成される基部と、ＮＢＬ８９から形成されるコレクタとを含む。第７の抵抗器７７は、ＨＶＮＷ８４ａの抵抗から形成され、第１０の抵抗器１０４は、ＮＢＬ８９の中の抵抗から形成される。寄生ＰＮＰバイポーラトランジスタ２２２はさらに、ＤＰＷ９３の中の抵抗から形成される第５の抵抗器７５を通して、第２の寄生ＮＰＮバイポーラトランジスタ２３２の基部に接続されるコレクタを含む。第２の寄生ＮＰＮバイポーラトランジスタ２３２は、ＳＨＮＷ９４ｂ／ＨＶＮＷ８４ｃの中の抵抗から形成される第１１の抵抗器１０６に接続されるエミッタと、第５の抵抗器７５を通して寄生ＰＮＰバイポーラトランジスタ２２２のコレクタに電気的に接続される基部とを含む。第２の寄生ＮＰＮバイポーラトランジスタ２３２はさらに、第１０の抵抗器１０４および第７の抵抗器７７を通して、寄生ＰＮＰバイポーラトランジスタ２２２の基部に電気的に接続されるコレクタを含む。
【０１２７】
図１３Ｃは、さらに別の代替実施形態を示す。図１３Ｃの双方向性保護装置３１０の実施形態は、ＨＶＮＷ８４ｂおよびＨＶＮＷ８４ｃが、それぞれ、低濃度ドープのｐ−ウェル領域ＬＤＰＷ１６０ａおよびＬＤＰＷ１６０ｂと置換されてもよいことを除いて、図１３Ａに示されるものに類似する。ｐ型領域１６０は、Ｐ−ＥＰＩ９１のドーピング濃度等の背景ドーピング濃度に類似するドーピング濃度を有することができる。ＬＤＰＷ１６０ａおよびＬＤＰＷ１６０ｂは、図９Ａおよび９Ｃで図示される素子挙動への類似微調整影響を提供してもよい。具体的には、ＬＤＰＷ１６０ａおよびＬＤＰＷ１６０ｂを含むことにより、図１３Ａの第１および第２のＰＮＰバイポーラトランジスタ６４および６５の基本的抵抗を増加させることができる。結果として、過渡応答時間が向上してもよく、双方向性ＰＮＰＮＰ素子アセンブリ２１０のトリガ電圧もまた、第１および第２のＰＮＰバイポーラトランジスタ６４および６５の増加した利得により減少してもよい。双方向性ＰＮＰＮＰ素子アセンブリ２１０のトリガ電圧を非対称的に変化させるように、領域ＬＤＰＷ１６０ａおよびＬＤＰＷ１６０ｂが異なるレベルまでドープされる、他の実施形態が可能である。
【０１２８】
上記で論議されるように、寄生ＰＮＰバイポーラトランジスタ２２２がＢＶＣＥＲ（エミッタ・基部が抵抗器によって接続されている絶縁破壊）であるように構成される場合に、第９および第１２の抵抗器１０２および１０８の複合抵抗の値を中間値にさせることが望ましくあり得る。一実施形態では、第９の抵抗器１０２の値は、約２００ミリオーム（ｍオーム）から約５オームの範囲内、例えば、約５００ｍオームの値を有するように設計されている。そのような値は、例えば、Ｐ−ＥＰＩ９１の中の活性化ドーパントのレベルを制御することによって得られてもよい。別の実施形態では、第１２の抵抗器１０８の値は、約２００ｍオームから２０オームの範囲内、例えば、２オームの値を有するように設計されてもよい。そのような値は、図１２Ｂの直列抵抗器９６の中、または図１２Ｃの直列抵抗器セグメント９６ａ〜９６ｄの中の活性化ドーパントのレベルを制御することによって得られてもよい。
【０１２９】
図１４Ａは、高インピーダンス状態（すなわち、トリガ前）の図１０の双方向性保護回路２００に類似する、双方向性保護回路の一実施形態の第１および第２のパッド６１および６２にわたって行われた電流・電圧（ＩＶ）掃引を図示する。ｘ軸は、ボルト（Ｖ）単位で第１および第２のパッド６１および６２の間の電圧差を表し、ｙ軸は、アンペア（Ａ）単位で測定された電流の対応する絶対値を表す。図示した実施形態では、絶対値での電流は、第１および第２のパッド６１および６２の間の正および負の５Ｖで約２ラ１０−１１Ａを超えない。加えて、最大でおよそ正および負の１０Ｖでは、図１０で説明されるＳＣＲ素子ペアのうちのいずれも、それらのトリガ電圧を超えていない。具体的には、＋／−１０Ｖでは、第１および第２のパッド６１および６２にわたる電圧は、図２で概略的に示されるように起こり得る、電流スナップバック事象の不足によって示されるように、ＮＰＮ双方向性バイポーラトランジスタ６３と、第１のＰＮＰバイポーラトランジスタ６４と、第２のＰＮＰバイポーラトランジスタ６５とを含む、バイポーラＰＮＰＮＰ素子アセンブリ２１０の＋／−ＶＴＲを超えていない。加えて、第１および第２のパッド６１および６２にわたる＋／−１０Ｖでは、寄生ＰＮＰバイポーラトランジスタ２２２と、第１の寄生ＮＰＮバイポーラトランジスタ６６とを含む、第１の寄生ＰＮＰＮ素子アセンブリ２２０のトリガ電圧を超えていない。同様に、１および第２のパッド６１および６２にわたる＋／−１０Ｖでは、寄生ＰＮＰバイポーラトランジスタ２２２と、第２の寄生ＮＰＮバイポーラトランジスタ２３２とを含む、第２の寄生ＰＮＰＮ素子アセンブリ２３０のトリガ電圧を超えていない。
【０１３０】
図１４Ｂおよび１４Ｃは、図１０の双方向性保護回路２００に類似する、双方向性保護回路の一実施形態の第１および第２のパッド６１および６２にわたって行われた電流・電圧（ＩＶ）掃引を図示する。これらの実施形態では、掃引は、トリガ事象を通して低い正のインピーダンス状態（すなわち、トリガ後）に行われている。図１４Ｂおよび図１４ＣのＸ軸は、ボルト（Ｖ）単位で第１および第２のパッド６１および６２の間の電圧差を表す。図１４Ｂおよび図１４ＣのＹ軸は、それぞれ、正および負のアンペア（Ａ）単位で測定される電流の値を表す。図示した実施形態では、図１４Ｂの約＋９Ｖで、または図１４Ｃの約−９Ｖでは、第１および第２のパッド６１および６２にわたる絶対電圧は、電流スナップバック事象によって示されるように、ＮＰＮ双方向性バイポーラトランジスタ６３と、第１のＰＮＰバイポーラトランジスタ６４と、第２のＰＮＰバイポーラトランジスタ６５とを含む、バイポーラＰＮＰＮＰ素子アセンブリ２１０の＋／−ＶＴＲを超えていない。トリガした後、双方向性保護回路２００は、低インピーダンス状態になり、ＰＮＰＮＰ素子アセンブリ２１０にわたる絶対電圧は、＋／−ＶＨに戻る。絶対値での電流は後に、＋／−ＶＨを超える第１および第２のパッド６１および６２にわたる絶対値での電圧で、再び増加する。図示した実施例では、本素子は、顕著な素子劣化を伴わずに＋／−２０Ａに耐える。加えて、二次スナップバック事象の欠如によって示されるように、高インピーダンス状態から低インピーダンス状態へ、後にトリガした後の第１および第２のパッド６１および６２にわたる約＋／−９Ｖへ、バイポーラＰＮＰＮＰ素子アセンブリ２１０の遷移の全体を通して、第１および第２の寄生ＰＮＰＮ素子アセンブリ２２０および２３０のトリガ電圧を超えていない。
【０１３１】
図１５は、図１３Ａの双方向性保護装置３１０に類似する双方向性保護装置の一実施形態の模擬電流等高線図を示す。この実施形態では、図１３Ａのように、Ｐ＋領域８３ｅおよびＮ＋領域８５ａは、第１２の抵抗器１０８を通して電気的に接続される。Ｎ＋領域８５ｆは、電気的に浮動しており、Ｎ＋領域８５ｇは、５Ｖに接続される。等高線図は、第１のパッド６１およびＰ＋領域８３ｆが両方とも接地電位で基板に接続されている間に、負の電圧掃引が第２のパッド６２上で行われるときの空間電流密度の断面図を表す。図１０に関連して論議されるように、実施形態では、ＨＶＰＷ８２ｆは、ケルビン接続２３４を通して、接地電位で送受信機の基板に接続されてもよく、第１のパッド６１は、高電流レールを通して、接地電位で送受信機の基板に接続されてもよい。等高線図は、ＮＰＮ双方向性バイポーラトランジスタ６３と、第１のＰＮＰバイポーラトランジスタ６４と、第２のＰＮＰバイポーラトランジスタ６５とを含む、ＰＮＰＮＰ素子アセンブリに対応する、表面領域付近の第１および第２のパッド６１および６２の間で０．１にて最高レベルの電流電位を示す。対照的に、等高線図は、接地電位で基板に接続される第２のパッド６２とＰ＋領域８３ｆとの間の１０−９未満の電流電位を示す。それは、電流伝導がパッド６１および６２の間で大幅により大きく優勢であることを示す。
【０１３２】
（用途）
上記の保護方式を採用するデバイスは、種々の電子デバイスおよびインターフェース用途に実装することができる。電子デバイスの実施例は、消費者電子製品、消費者電子製品の部品、電子試験機器、高ロバスト性の工業および自動車用途等を含むことができるが、それらに限定されない。電子デバイスの実施例はまた、光学ネットワークまたは他の通信ネットワークの回路を含むこともできる。消費者電子製品は、携帯電話、電話、テレビ、コンピュータモニタ、コンピュータ、手持ち式コンピュータ、携帯情報端末（ＰＤＡ）、自動車、自動車エンジン管理コントローラ、変速機コントローラ、シートベルトコントローラ、アンチロックブレーキシステムコントローラ、カムコーダ、カメラ、デジタルカメラ、携帯用メモリチップ、洗濯機、乾燥機、洗濯／乾燥機、コピー機、ファクシミリ機、スキャナ、多機能周辺デバイス等を含むことができるが、それらに限定されない。さらに、電子デバイスは、工業、医療、および自動車用途のためのものを含む、未完成製品を含むことができる。
【０１３３】
上記の説明および特許請求の範囲は、合わせて「接続される」または「結合される」ものとして要素または特徴を参照する場合がある。本明細書で使用されるように、別途明示的に記述されない限り、「接続される」は、１つの要素／特徴が別の要素／特徴に直接または間接に接続されるものであって、必ずしも機械的でないことを意味する。同様に、別途明示的に記述されない限り、「結合される」は、１つの要素／特徴が別の要素／特徴に直接または間接に結合されるものであって、必ずしも機械的でないことを意味する。したがって、図に示される様々な概略が要素および構成要素の例示的配列を図示するが、付加的介在要素、装置、特徴、または構成要素が、実際の実施形態中に存在してもよい（図示される回路の機能性は不都合に影響されないものと仮定する）。
【０１３４】
本発明は特定の実施形態の観点から記載されているが、本明細書に述べられる特徴および利点のすべてを提供しない実施形態を含む、当業者に明らかである他の実施形態も、本発明の範囲内である。更に、上記の様々な実施形態は、更なる実施形態を提供するために組み合され得る。加えて、一実施形態の文脈で示された特定の特徴は、他の実施形態にも組み込まれ得る。したがって、本発明の範囲は、添付される特許請求の範囲を参照することによってのみ定義される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図９】
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【外国語明細書】
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