(57)【要約】【課題】電界効果トランジスタに対して選択的に応力を印加することでキャリア移動度の向上を図り得る半導体装置を提供する。【解決手段】半導体チップ１１とこの半導体チップ１１をモールド（封止）するモールド樹脂１２との間には、応力緩衝層としてＰＩＱ膜１３が形成されている。そして、モールド樹脂１２およびＰＩＱ膜１３を含めたＮＭＩＳＦＥＴ２０を覆う被覆部材１４のうち当該ＮＭＩＳＦＥＴ２０上に位置する応力制御領域１５では、モールド樹脂１２に対するＰＩＱ膜１３の厚さ比が、当該応力制御領域１５の周囲の上記厚さ比に対して、当該ＮＭＩＳＦＥＴ２０に応じて調整される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電界効果トランジスタ（２０，２０ａ）を有する半導体チップ（１１）が封止部材（１２）により封止されてなる半導体装置（１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ）において、
前記半導体チップと前記封止部材との間には、応力緩衝層（１３）が形成され、
前記封止部材および前記応力緩衝層を含めた前記電界効果トランジスタを覆う被覆部材（１４）のうち当該電界効果トランジスタ上に位置する応力制御領域（１５）では、前記封止部材に対する前記応力緩衝層の厚さ比が、当該応力制御領域の周囲の前記厚さ比に対して、当該電界効果トランジスタに応じて調整されることを特徴とする半導体装置。
【請求項２】
前記応力制御領域は、厚さ方向に直交する断面の形状が前記電界効果トランジスタのチャネル領域（２２）を前記厚さ方向に投影した投影面の形状に近似するように形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記封止部材には前記電界効果トランジスタが複数封止され、
前記封止部材に封止される複数のｎ型の電界効果トランジスタ（２０）のうちの少なくとも一部の電界効果トランジスタを覆うｎ型用の前記応力制御領域は、当該応力制御領域の周囲の前記厚さ比に対して前記応力緩衝層の厚さが相対的に薄くなるように形成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ｎ型用の応力制御領域は、前記応力緩衝層が除外されるように形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記封止部材には前記電界効果トランジスタが複数封止され、
前記封止部材に封止される複数のｐ型の電界効果トランジスタ（２０ａ）のうちの少なくとも一部の電界効果トランジスタを覆うｐ型用の前記応力制御領域は、当該応力制御領域の周囲の前記厚さ比に対して前記応力緩衝層の厚さが相対的に厚くなるように形成されることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを有する半導体チップが封止部材により封止されてなる半導体装置に関するものである。
【背景技術】
【０００２】
従来、電界効果トランジスタを有する半導体チップが封止部材により封止されてなる半導体装置として、下記特許文献１に開示される半導体装置が知られている。この半導体装置は、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが回路面上に搭載されたＳｉチップを備えており、このＳｉチップの回路面側の全面に低熱膨張率膜を装着した状態で樹脂を用いて封止することによりパッケージングされて構成されている。
【０００３】
特に、ｎＭＯＳＦＥＴに対しては、ＳｉＧｅ結晶の上に２軸引張り歪みを有するように成長させた歪みＳｉをチャネル領域として用いることで、低熱膨張率膜等に起因して発生する応力を、ゲート長方向およびゲート長方向に垂直な方向に発生する引張り応力として作用させている。これにより、ｎＭＯＳＦＥＴにおけるチャネルのキャリア移動度を向上させて高速動作を実現している。
【０００４】
また、ｐＭＯＳＦＥＴに対しては、ｎＭＯＳＦＥＴの場合と同様にＳｉＧｅ結晶上に２軸引張り歪みを有する歪みＳｉを作成し、さらに、ｐＭＯＳＦＥＴの両脇に埋め込み型歪み誘起構造としてＳｉＯ２膜を配置することで、低熱膨張率膜等に起因して発生する応力を、ゲート長方向に垂直な方向に発生する引張り応力と、ゲート長方向に発生する圧縮応力として作用させている。これにより、ｐＭＯＳＦＥＴにおけるチャネルのキャリア移動度を向上させて高速動作を実現している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１４１９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のようにゲート長方向およびゲート長方向に垂直な方向、すなわち、半導体チップの回路面に水平な２軸方向の応力を積極的に利用する構成では、その電界効果トランジスタとともに封止された素子のうち応力を作用させたくない素子にも２軸方向の応力が作用する場合がある。この場合、その素子の特性劣化やリーク電流増加などの問題が生じてしまう。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、電界効果トランジスタに対して選択的に応力を印加することでキャリア移動度の向上を図り得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、特許請求の範囲の請求項１に記載の発明は、電界効果トランジスタ（２０，２０ａ）を有する半導体チップ（１１）が封止部材（１２）により封止されてなる半導体装置（１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ）において、前記半導体チップと前記封止部材との間には、応力緩衝層（１３）が形成され、前記封止部材および前記応力緩衝層を含めた前記電界効果トランジスタを覆う被覆部材（１４）のうち当該電界効果トランジスタ上に位置する応力制御領域（１５）では、前記封止部材に対する前記応力緩衝層の厚さ比が、当該応力制御領域の周囲の前記厚さ比に対して、当該電界効果トランジスタに応じて調整されることを特徴とする。
なお、特許請求の範囲および上記手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明の効果】
【０００９】
請求項１の発明では、半導体チップとこの半導体チップを封止する封止部材との間には、応力緩衝層が形成されている。そして、封止部材および応力緩衝層を含めた電界効果トランジスタを覆う被覆部材のうち当該電界効果トランジスタ上に位置する応力制御領域では、封止部材に対する応力緩衝層の厚さ比が、当該応力制御領域の周囲の上記厚さ比に対して、当該電界効果トランジスタに応じて調整される。
【００１０】
例えば、電界効果トランジスタがｎ型である場合には、応力制御領域は、当該応力制御領域の周囲の上記厚さ比に対して応力緩衝層の厚さが相対的に薄くなるように形成されることで、ｎ型の電界効果トランジスタに対して応力制御領域を介した応力が作用しやすくなる。すなわち、ｎ型の電界効果トランジスタに対して垂直方向の圧縮応力を作用させて、キャリア移動度を向上させることができる。電界効果トランジスタがｐ型である場合には、応力制御領域は、当該応力制御領域の周囲の上記厚さ比に対して応力緩衝層の厚さが相対的に厚くなるように形成されることで、ｐ型の電界効果トランジスタに対して応力制御領域を介した応力が作用しにくくなる。すなわち、ｐ型の電界効果トランジスタに対する垂直方向の圧縮応力を周囲よりも緩和させて、キャリア移動度を向上させることができる。
したがって、電界効果トランジスタに対して、例えば、ｎ型またはｐ型など、選択的に応力を印加することでキャリア移動度の向上を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る半導体装置の概略構成を示す一部断面図である。
【図２】ＮＭＩＳＦＥＴの移動度が向上する応力方向を説明するための説明図である。
【図３】垂直圧縮応力の増分とＰＩＱ開口率およびＰＩＱ膜厚との関係を説明するためのグラフである。
【図４】第１実施形態の第１変形例に係る半導体装置の概略構成を示す一部断面図である。
【図５】第１実施形態の第２変形例に係る半導体装置の概略構成を示す一部断面図である。
【図６】第２実施形態に係る半導体装置の概略構成を示す一部断面図である。
【図７】ＰＭＩＳＦＥＴの移動度が向上する応力方向を説明するための説明図である。
【図８】第２実施形態の第１変形例に係る半導体装置の概略構成を示す一部断面図である。
【図９】第２実施形態の第２変形例に係る半導体装置の概略構成を示す一部断面図である。
【発明を実施するための形態】
【００１２】
［第１実施形態］
以下、本発明に係る半導体装置を具現化した第１実施形態について、図面を参照して説明する。
図１に示すように、本実施形態に係る半導体装置１０は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの電界効果トランジスタを有する半導体チップ１１がモールド樹脂１２によりモールド（封止）されて構成されている。なお、モールド樹脂１２は、特許請求の範囲に記載の「封止部材」の一例に相当し得る。
【００１３】
また、半導体チップ１１とモールド樹脂１２との間には、モールド実装に起因して半導体チップ１１に作用する応力を緩和する応力緩衝層として機能するポリイミド膜（以下、ＰＩＱ膜１３という）が形成されている。
【００１４】
半導体チップ１１は、電界効果トランジスタとして、ｎ型のＭＩＳＦＥＴ（以下、ＮＭＩＳＦＥＴ２０という）を備えている。このＮＭＩＳＦＥＴ２０は、公知の半導体技術により、Ｓｉ基板１１ａ上にゲート２１ｇ、ソース２１ｓ、ドレイン２１ｄを有するように形成されている。そして、ＮＭＩＳＦＥＴ２０の上層部には、ＮＭＩＳＦＥＴ２０を電気的に接続するためＡＬやＣｕなどを主成分とするメタル配線が形成されている。これらメタル配線間は、ＴＥＯＳ（Tetra Ethyl Orso Silicate）や低誘電率材料などの絶縁膜が充填される。なお、図１では、メタル配線および絶縁膜から構成される層を、符号１１ｂにて図示している。
【００１５】
次に、本発明の特徴的構成について、図１〜図３を参照して説明する。図２は、ＮＭＩＳＦＥＴ２０の移動度が向上する応力方向を説明するための説明図である。図３は、垂直圧縮応力ＰＺの増分とＰＩＱ開口率ＲおよびＰＩＱ膜厚ｔとの関係を説明するためのグラフである。
【００１６】
本実施形態では、ＮＭＩＳＦＥＴ２０を覆う部材を、モールド樹脂１２およびＰＩＱ膜１３を含めて被覆部材１４とするとき、この被覆部材１４のうち当該ＮＭＩＳＦＥＴ２０上に位置する領域（以下、応力制御領域１５という）では、モールド樹脂１２に対するＰＩＱ膜１３の厚さ比が、当該応力制御領域１５の周囲の上記厚さ比に対して、当該ＮＭＩＳＦＥＴ２０に応じて調整されている。
【００１７】
具体的には、図１に示すように、応力制御領域１５は、ＰＩＱ膜１３が除外されるように形成されることで、当該応力制御領域１５の周囲の上記厚さ比に対してＰＩＱ膜１３の厚さｔが相対的に薄くなるように、すなわち、ＰＩＱ膜１３の厚さｔが０となるように形成されている。これにより、ＮＭＩＳＦＥＴ２０のチャネル領域２２に対して応力制御領域１５を介した応力、すなわち、垂直方向の圧縮応力（以下、垂直圧縮応力ともいう）が作用しやすくなる。
【００１８】
ここで、ＮＭＩＳＦＥＴ２０のチャネル領域２２におけるキャリア移動度が向上する応力方向について、図２を用いて説明する。なお、本実施形態では、Ｓｉ基板１１ａの基板面の面方位が（１００）面であり、チャネル領域２２のキャリア移動方向が＜１１０＞軸方向に沿うように構成されている。
【００１９】
図２に示す例では、ＮＭＩＳＦＥＴ２０のチャネル領域２２に対して１ＭＰａのＺ方向応力（垂直方向応力）ＰＺを圧縮応力として作用させると、キャリア移動度が６．３％向上する。また、チャネル領域２２に対して１ＭＰａのＬ方向応力ＰＬを引張応力として作用させると、キャリア移動度が３．１６％向上する。また、チャネル領域２２に対して１ＭＰａのＷ方向応力ＰＷを引張応力として作用させると、キャリア移動度が１．７６％向上する。一方で、ｎ型のＭＩＳＦＥＴでは、２軸引張応力（ＰＬ，ＰＷ）を印加した場合、特性変動やリーク増加が課題となる。
【００２０】
そこで、本実施形態では、応力制御領域１５のＰＩＱ膜１３を除外して、ＮＭＩＳＦＥＴ２０のチャネル領域２２に対して作用する垂直圧縮応力ＰＺを、ＰＩＱ膜１３が除外されていない周囲領域よりも増加させることで、キャリア移動度の向上を図っている。
【００２１】
次に、垂直圧縮応力ＰＺを増加させるために最適な応力制御領域１５の構成について、図１および図３を用いて説明する。
本実施形態では、図１に示すように、ＰＩＱ膜１３が除外されるように形成される応力制御領域１５について、その厚さ方向（図１の上方向）に直交する断面の形状が、ＮＭＩＳＦＥＴ２０のチャネル領域２２を上記厚さ方向に投影した投影面の形状に一致する状態を、基準（ＰＩＱ開口率Ｒ＝１００％）としている。そして、図３では、ＰＩＱ開口率Ｒを変化させたときの垂直圧縮応力ＰＺの増分をＰＩＱ膜１３の厚さｔごとに数値解析したシミュレーション結果を示している。なお、上記数値解析では、例えば、モールド樹脂１２の厚さが８００μｍ程度に設定されており、応力制御領域１５を除くＰＩＱ膜１３の厚さｔが２μｍ，４μｍ，１０μｍの３種類に設定されている。なお、図１および後述する図４〜図６、図８，図９では、説明の便宜上、ＰＩＱ膜１３の厚さｔをモールド樹脂１２の厚さに対して誇張して図示している。
【００２２】
図３からわかるように、ＰＩＱ開口率Ｒ＝０％、すなわち、応力制御領域１５のＰＩＱ膜１３の厚さが周囲のＰＩＱ膜１３の厚さと同じである構成（すなわち、従来構成）でのチャネル領域２２に作用する垂直圧縮応力ＰＺを基準応力とすると、ＰＩＱ開口率Ｒが１００％程度になるまでＰＩＱ開口率Ｒを増加させるほど垂直圧縮応力ＰＺが増加している。そして、ＰＩＱ開口率Ｒが１００％程度を越えると、ＰＩＱ開口率Ｒを増加させるほど垂直圧縮応力ＰＺが減少している。
【００２３】
このため、垂直圧縮応力ＰＺをより増加させるためには、ＰＩＱ開口率Ｒを１００％程度、すなわち、応力制御領域１５の厚さ方向に直交する断面の形状が、チャネル領域２２を上記厚さ方向に投影した投影面の形状に近似するように形成することが必要になる。
【００２４】
そこで、本実施形態に係る半導体装置１０では、図１に示すように、応力制御領域１５の厚さ方向に直交する断面の形状が、チャネル領域２２を上記厚さ方向に投影した投影面の形状に一致するように形成されている。
【００２５】
また、図３からわかるように、ＰＩＱ開口率Ｒが同じであっても、ＰＩＱ膜１３の厚さｔを厚くするほど、垂直圧縮応力ＰＺが増加している。そこで、本実施形態に係る半導体装置１０では、ＰＩＱ膜１３の厚さｔを比較的厚くするため、ＰＩＱ膜１３の厚さｔが、例えば、１０μｍに設定されている。
【００２６】
以上説明したように、本実施形態に係る半導体装置１０では、半導体チップ１１とこの半導体チップ１１をモールド（封止）するモールド樹脂１２との間には、応力緩衝層としてＰＩＱ膜１３が形成されている。そして、モールド樹脂１２およびＰＩＱ膜１３を含めたＮＭＩＳＦＥＴ２０を覆う被覆部材１４のうち当該ＮＭＩＳＦＥＴ２０上に位置する応力制御領域１５では、モールド樹脂１２に対するＰＩＱ膜１３の厚さ比が、当該応力制御領域１５の周囲の上記厚さ比に対して、当該ＮＭＩＳＦＥＴ２０に応じて調整される。
【００２７】
すなわち、応力制御領域１５は、当該応力制御領域１５の周囲の上記厚さ比に対してＰＩＱ膜１３の厚さが相対的に薄くなるように形成されることで、ＮＭＩＳＦＥＴ２０に対して応力制御領域１５を介した応力が作用しやすくなる。すなわち、ＮＭＩＳＦＥＴ２０のチャネル領域２２に対して垂直圧縮応力ＰＺを作用させて、キャリア移動度を向上させることができる。
したがって、ＮＭＩＳＦＥＴ２０等の電界効果トランジスタに対して、選択的に応力を印加することでキャリア移動度の向上を図ることができる。
【００２８】
特に、応力制御領域１５は、ＰＩＱ膜１３が除外されるように形成されるため、応力制御領域１５に一部のＰＩＱ膜１３が存在する場合と比較して、応力が緩和されにくくなるので、応力制御領域１５を介してＮＭＩＳＦＥＴ２０のチャネル領域２２に作用する垂直圧縮応力ＰＺを大きくすることができる。
【００２９】
図４は、第１実施形態の第１変形例に係る半導体装置１０ａの概略構成を示す一部断面図である。図５は、第１実施形態の第２変形例に係る半導体装置１０ｂの概略構成を示す一部断面図である。
第１実施形態の第１変形例として、応力制御領域１５では、ＰＩＱ膜１３を除外することに限らず、図４に示す半導体装置１０ａのように、ＰＩＱ膜１３の厚さを相対的に薄くすることで、ＮＭＩＳＦＥＴ２０のチャネル領域２２に対して応力制御領域１５を介した垂直圧縮応力ＰＺを作用させてもよい。このようにしても、ＮＭＩＳＦＥＴ２０等の電界効果トランジスタに対して、選択的に応力を印加することでキャリア移動度の向上を図ることができる。
【００３０】
また、第１実施形態の第２変形例として、図５に示す半導体装置１０ｂのように、応力制御領域１５のモールド樹脂１２の厚さを周囲よりも厚くすることで、当該応力制御領域１５のＰＩＱ膜１３の厚さを相対的に薄くして、ＮＭＩＳＦＥＴ２０のチャネル領域２２に対して応力制御領域１５を介した垂直方向の圧縮応力を作用させてもよい。このようにしても、ＮＭＩＳＦＥＴ２０等の電界効果トランジスタに対して、選択的に応力を印加することでキャリア移動度の向上を図ることができる。
【００３１】
［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置について図６および図７を参照して説明する。図６は、第２実施形態に係る半導体装置１０ｃの概略構成を示す一部断面図である。図７は、ＰＭＩＳＦＥＴ２０ａの移動度が向上する応力方向を説明するための説明図である。
【００３２】
本第２実施形態に係る半導体装置１０ｃは、半導体チップ１１が有するｐ型のＭＩＳＦＥＴ（以下、ＰＭＩＳＦＥＴ２０ａという）の応力制御領域１５が垂直方向の圧縮応力を抑制するように構成される点が、上記第１実施形態に係る半導体装置と異なる。したがって、第１実施形態の半導体装置と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００３３】
図６に示すように、ＰＭＩＳＦＥＴ２０ａに対応する応力制御領域１５は、モールド樹脂１２の厚みを部分的に薄くすることで、当該応力制御領域１５の被覆部材１４と比較して、ＰＩＱ膜１３の厚さｔが相対的に厚くなるように形成されている。
【００３４】
ここで、ＰＭＩＳＦＥＴ２０ａのチャネル領域２２におけるキャリア移動度が向上する応力方向について、図７を用いて説明する。
図７に示す例では、ＰＭＩＳＦＥＴ２０ａのチャネル領域２２に対して１ＭＰａのＺ方向応力（垂直方向応力）ＰＺを引張応力として作用させると、キャリア移動度が０．１１％向上する。また、チャネル領域２２に対して１ＭＰａのＬ方向応力ＰＬを圧縮応力として作用させると、キャリア移動度が７．１８％向上する。また、チャネル領域２２に対して１ＭＰａのＷ方向応力ＰＷを引張応力として作用させると、キャリア移動度が６．６３％向上する。一方で、ｐ型のＭＩＳＦＥＴでは、２軸引張応力（ＰＬ，ＰＷ）を印加した場合、高電界で移動度が向上しないことが下記に示す非特許文献により開示されている。
非特許文献：S. E. Thompson, et al., “Key Differences For Process-induced Uniaxial vs. Substrate-induced Biaxial Stressed Si and Ge Channel MOSFETs,” IEDM Tech. dig., 2004.
【００３５】
そこで、本実施形態では、応力制御領域１５におけるＰＩＱ膜１３の厚さｔを相対的に厚くして、ＰＭＩＳＦＥＴ２０ａのチャネル領域２２に対して作用する垂直圧縮応力ＰＺを、応力制御領域１５の周囲よりも緩和することで、キャリア移動度の向上を図っている。
【００３６】
すなわち、応力制御領域１５は、当該応力制御領域１５の周囲の上記厚さ比に対してＰＩＱ膜１３の厚さが相対的に厚くなるように形成されることで、ＰＭＩＳＦＥＴ２０ａに対して応力制御領域１５を介した応力が作用しにくくなる。すなわち、ＰＭＩＳＦＥＴ２０ａに対する垂直方向の圧縮応力を周囲よりも緩和させて、キャリア移動度を向上させることができる。
したがって、ＰＭＩＳＦＥＴ２０ａ等の電界効果トランジスタに対して、選択的に応力を印加することでキャリア移動度の向上を図ることができる。
【００３７】
図８は、第２実施形態の第１変形例に係る半導体装置１０ｄの概略構成を示す一部断面図である。図９は、第２実施形態の第２変形例に係る半導体装置１０ｅの概略構成を示す一部断面図である。
第２実施形態の第１変形例として、応力制御領域１５では、モールド樹脂１２の厚みを部分的に薄くすることでＰＩＱ膜１３の厚さｔを相対的に厚くすることに限らず、図８に示す半導体装置１０ｄのように、応力制御領域１５部分のみＰＩＱ膜１３を厚膜化してもよい。このようにしても、ＰＭＩＳＦＥＴ２０ａに対する垂直方向の圧縮応力が緩和されて、キャリア移動度の向上を図ることができる。
【００３８】
また、第２実施形態の第２変形例として、図９に示す半導体装置１０ｅのように、半導体チップ１１がＮＭＩＳＦＥＴ２０およびＰＭＩＳＦＥＴ２０ａを備えている場合には、ＮＭＩＳＦＥＴ２０上に形成されるｎ型用の応力制御領域１５では、ＰＩＱ膜１３の厚みを０または相対的に薄くし、ＰＭＩＳＦＥＴ２０ａ上に形成されるｐ型用の応力制御領域１５では、ＰＩＱ膜１３の厚みを相対的に厚くすることができる。これにより、半導体チップ１１がＮＭＩＳＦＥＴ２０およびＰＭＩＳＦＥＴ２０ａの双方を備える場合であっても、それぞれのチャネル領域２２に対して選択的に応力が印加されて、キャリア移動度の向上を図ることができる。
【００３９】
また、半導体チップ１１が複数の電界効果トランジスタを有する場合には、複数のｎ型の電界効果トランジスタ（２０）のうちの少なくとも一部の電界効果トランジスタを覆う応力制御領域１５にて上述のようにＰＩＱ膜１３の厚みを０または相対的に薄くし、複数のｐ型の電界効果トランジスタ（２０ａ）のうちの少なくとも一部の電界効果トランジスタを覆う応力制御領域１５にて上述のようにＰＩＱ膜１３の厚みを相対的に厚くしてもよい。
【００４０】
なお、本発明は上記各実施形態や変形例に限定されるものではなく、以下のように具体化してもよい。
（１）応力制御領域１５は、厚さ方向に直交する断面の形状が電界効果トランジスタ（２０，２０ａ）のチャネル領域２２を上記厚さ方向に投影した投影面の形状に近似するようにＰＩＱ開口率Ｒが１００％に近づくように形成されることに限らず、必要に応じてＰＩＱ開口率Ｒが１００％と異なる値に近づくように形成されてもよい。
【００４１】
（２）応力緩衝層として、ポリイミド膜（１３）が採用されることに限らず、封止部材からの応力を緩和可能な部材を応力緩衝層として採用してもよい。
【符号の説明】
【００４２】
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ…半導体装置
１１…半導体チップ
１２…モールド樹脂（封止部材）
１３…ＰＩＱ膜（応力緩衝層）
１４…被覆部材
１５…応力制御領域
２０…ＮＭＩＳＦＥＴ（電界効果トランジスタ）
２０ａ…ＰＭＩＳＦＥＴ（電界効果トランジスタ）
２２…チャネル領域
ＰＺ…垂直圧縮応力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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