(57)【要約】【課題】電極間のリーク電流を抑制すること。【解決手段】窒化物半導体層２０と、前記窒化物半導体層上に形成されたゲート電極３４と、前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極３０およびドレイン電極３２と、前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層表面上の一部領域だけに前記窒化物半導体層上に形成された、屈折率が２．２以上の第１窒化シリコン膜２２と、前記窒化物半導体層の表面と前記第１窒化シリコン膜上とに形成され、屈折率が前記第１窒化シリコン膜より小さい第２窒化シリコン膜２４と、を具備する半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物半導体層と、
前記窒化物半導体層上に形成されたゲート電極と、
前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層表面上の一部領域だけに前記窒化物半導体層上に形成された、屈折率が２．２以上の第１窒化シリコン膜と、
前記窒化物半導体層の表面と前記第１窒化シリコン膜上とに形成され、屈折率が前記第１窒化シリコン膜より小さい第２窒化シリコン膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１窒化シリコン膜の膜厚は１ｎｍ以上かつ１０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は、前記第２窒化シリコン膜上に延在しており、前記第１窒化シリコン膜と前記第２窒化シリコン膜とにより形成される段差を反映した段差を有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
窒化物半導体層と、
前記窒化物半導体層上に形成されたゲート電極と、
前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層の表面全面に形成され、厚みが１ｎｍ以上かつ１０ｎｍ以下であり、屈折率が２．２以上の第１窒化シリコン膜と、
前記窒化物半導体層の表面と前記第１窒化シリコン膜上とに形成され、屈折率が前記第１窒化シリコン膜より小さい第２窒化シリコン膜と、
を具備することを特徴とする半導体装置。
【請求項５】
前記第１窒化シリコン膜の屈折率は２．８５以下であることを特徴とする請求項１または４記載の半導体装置。
【請求項６】
前記第２窒化シリコン膜の屈折率は、１．８以上かつ２．１以下であることを特徴とする請求項１または４記載の半導体装置。
【請求項７】
前記第１窒化シリコン膜は３００℃以上かつ７００℃以下の温度で熱処理されたものであることを特徴とする請求項１または４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、窒化シリコン膜を備える半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor）等のＦＥＴ（Field Effect Transistor）は、携帯電話基地局用増幅器等の高周波かつ高出力で動作する増幅器として注目されている。
【０００３】
特許文献１には、窒化物半導体を用いたＦＥＴの窒化物半導体層上に屈折率が２．２以上の第１窒化シリコン膜、第１窒化シリコン膜上に第１窒化シリコン膜より屈折率の小さな第２窒化シリコン膜を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２００３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の発明においては、第１窒化シリコン膜の屈折率を２．２以上とすることにより、窒化物半導体層と窒化シリコン膜との界面のガリウム酸化物等の不要な化合物を抑制し、コラプス現象を抑制する。一方、第１窒化シリコン膜上に屈折率の小さな第２窒化シリコン膜を形成することにより、パワースランプを抑制する。
【０００６】
しかしながら、第１窒化シリコン膜が窒化物半導体層の電極間全面に形成されているため、第１窒化シリコン膜を介し電極間のリーク電流が増大する。
【０００７】
本発明は、上記課題に鑑みなされたものであり、電極間のリーク電流を抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、窒化物半導体層と、前記窒化物半導体層上に形成されたゲート電極と、前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極およびドレイン電極と、前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層表面上の一部領域だけに前記窒化物半導体層上に形成された、屈折率が２．２以上の第１窒化シリコン膜と、前記窒化物半導体層の表面と前記第１窒化シリコン膜上とに形成され、屈折率が前記第１窒化シリコン膜より小さい第２窒化シリコン膜と、を具備することを特徴とする半導体装置である。本発明によれば、電極間のリーク電流を抑制することができる。
【０００９】
上記構成において、前記第１窒化シリコン膜の膜厚は１ｎｍ以上かつ１０ｎｍ以下である構成とすることができる。
【００１０】
上記構成において、前記ゲート電極は、前記第２窒化シリコン膜上に延在しており、前記第１窒化シリコン膜と前記第２窒化シリコン膜とにより形成される段差を反映した段差を有する構成とすることができる。
【００１１】
本発明は、窒化物半導体層と、前記窒化物半導体層上に形成されたゲート電極と、前記窒化物半導体層上に前記ゲート電極を挟むように形成されたソース電極およびドレイン電極と、前記ゲート電極と前記ソース電極との間の領域と、前記ゲート電極と前記ドレイン電極との間の領域と、の少なくとも一方の領域における前記窒化物半導体層の表面全面に形成され、厚みが１ｎｍ以上かつ１０ｎｍ以下であり、屈折率が２．２以上の第１窒化シリコン膜と、前記窒化物半導体層の表面と前記第１窒化シリコン膜上とに形成され、屈折率が前記第１窒化シリコン膜より小さい第２窒化シリコン膜と、を具備することを特徴とする半導体装置である。本発明によれば、電極間のリーク電流を抑制することができる。
【００１２】
上記構成において、前記第１窒化シリコン膜の屈折率は２．８５以下である構成とすることができる。
【００１３】
上記構成において、前記第２窒化シリコン膜の屈折率は、１．８以上かつ２．１以下である構成とすることができる。
【００１４】
上記構成において、前記第１窒化シリコン膜は３００℃以上かつ７００℃以下の温度で熱処理されたものである構成とすることができる。
【発明の効果】
【００１５】
本発明によれば、電極間のリーク電流を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、実施例１に係る半導体装置の断面図である。
【図２】図２（ａ）から図２（ｄ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。
【図３】図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。
【図４】図４（ａ）から図４（ｃ）は、それぞれ比較例１、比較例２および実施例１に係るＦＥＴのドレイン特性を示す図である。
【図５】図５（ａ）から図５（ｃ）は、実施例１の変形例１から３に係る半導体装置の断面図である。
【図６】図６（ａ）および図６（ｂ）は、実施例１の変形例４および変形例５に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施例について説明する。
【実施例１】
【００１８】
図１は、実施例１に係る半導体装置の断面図である。図１に示すように、ＳｉＣ、Ｓｉまたはサファイア等からなる基板１０上に、窒化物半導体層２０が形成されている。窒化物半導体層２０は、基板側からバリア層１２、チャネル層１４、電子供給層１６およびキャップ層１８を備えている。バリア層１２は、例えば膜厚が３００ｎｍのＡｌＮ層、チャネル層１４は、例えば膜厚が１０００ｎｍのアンドープＧａＮ層、電子供給層１６は、例えば膜厚が２０ｎｍのＡｌＧａＮ層、キャップ層１８は、例えば膜厚が５ｎｍのｎ型ＧａＮ層である。
【００１９】
窒化物半導体層２０上にゲート電極３４と、ゲート電極３４を挟むソース電極３０およびドレイン電極３２が形成されている。ゲート電極３４は、例えば窒化物半導体層２０側からＮｉ膜およびＡｕ膜等の金属膜を含む。Ｎｉ膜の膜厚は例えば５０ｎｍ、Ａｕ膜の膜厚は例えば４００ｎｍである。ソース電極３０およびドレイン電極３２は、例えば窒化物半導体層２０側からＴａ膜およびＡｌ膜等の金属膜を含むオーミック電極部分である。ここで、Ｔａ膜の膜厚は例えば３０ｎｍ、Ａｌ膜の膜厚は例えば３００ｎｍである。
【００２０】
ゲート電極３４とドレイン電極３２との間の窒化物半導体層２０の表面の領域の一部領域のみに窒化物半導体層２０上に第１窒化シリコン膜２２が形成されている。典型的には、第１窒化シリコン膜２２は前記ｎ型ＧａＮ層からなるキャップ層１８の表面に形成される。第１窒化シリコン膜２２の屈折率は２．２以上である。第１窒化シリコン膜２２が形成された一部領域以外の窒化物半導体層２０の表面上および第１窒化シリコン膜２２上に第２窒化シリコン膜２４が形成されている。第２窒化シリコン膜２４の屈折率は第１窒化シリコン膜２２より小さい。第２窒化シリコン膜２４上に第３窒化シリコン膜２６が形成されている。第３窒化シリコン膜２６の屈折率は第２窒化シリコン膜２４と同程度である。
【００２１】
ソース電極３０、ドレイン電極３２およびゲート電極３４を覆うように第３窒化シリコン膜２６上に絶縁層３６が形成されている。絶縁層３６は、例えば窒化シリコン膜である。絶縁層３６にソース電極３０およびドレイン電極３２に接続する開口部が設けられている。開口部内にソース電極３０およびドレイン電極３２上に直接接続するそれぞれソース配線４０およびドレイン配線４２が形成されている。ソース配線４０およびドレイン配線４２は、例えばＡｕ等の金属からなる。
【００２２】
図２（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。
図２（ａ）を参照。基板１０上に例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用い窒化物半導体層２０を形成する。
図２（ｂ）を参照。まず、窒化物半導体層２０上に第１窒化シリコン膜２２を、例えばＣＶＤ法を用い形成する。第１窒化シリコン膜２２の成膜条件は、例えば以下である。
成膜装置：平行平板型プラズマＣＶＤ装置
基板温度：２５０℃〜３５０℃
成膜ガス：ＳｉＨ４、Ｎ２、Ｈｅ
ガス流量：ＳｉＨ４：３〜６ｓｃｃｍ、Ｎ２：２００〜６００ｓｃｃｍ、Ｈｅ：５００〜９００ｓｃｃｍ
圧力：０．８〜１．０Ｔｏｒｒ
パワー：２５〜７５Ｗａｔｔｓ
【００２３】
つぎに、第１窒化シリコン膜２２をフォトリソグラフィ法およびエッチング法を用い選択的に除去する。これにより、窒化物半導体層２０表面上の一部領域のみに第１窒化シリコン膜２２が形成される。
【００２４】
図２（ｃ）を参照。前記一部領域以外の窒化物半導体層２０の表面上と第１窒化シリコン膜２２上とに第２窒化シリコン膜２４を形成する。第２窒化シリコン膜２４は、例えばＣＶＤ法を用い形成する。その後、第１窒化シリコン膜２２を３００℃以上かつ７００℃以下の温度において熱処理する。この熱処理により、窒化物半導体層２０の表面における残留酸素等のゲッタリングが促進される。なお、この熱処理は、図２（ｂ）を参照して説明した、第１窒化シリコン膜２２を成膜した後、第１窒化シリコン膜２２を選択的に除去する前に実施してもよい。
【００２５】
図２（ｄ）を参照し、第１窒化シリコン膜２２が形成された一部領域を挟んで、第２窒化シリコン膜２４に開口部を形成する。開口部内の窒化物半導体層２０上にソース電極３０およびドレイン電極３２を例えば蒸着法およびリフトオフ法を用い形成する。
【００２６】
図３（ａ）を参照し、ソース電極３０、ドレイン電極３２および第２窒化シリコン膜２４上に第３窒化シリコン膜２６をＣＶＤ法を用い形成する。
【００２７】
図３（ｂ）を参照し、第２窒化シリコン膜２４および第３窒化シリコン膜２６に開口部を形成する。第２窒化シリコン膜２４および第３窒化シリコン膜２６の開口部の窒化物半導体層２０上にゲート電極３４を例えば蒸着法およびリフトオフ法を用い形成する。ゲート電極３４は、第１窒化シリコン膜２２が形成された一部領域が、ゲート電極３４とドレイン電極３２との間の領域となるように形成する。
【００２８】
図３（ｃ）を参照し、第３窒化シリコン膜２６およびゲート電極３４上に、絶縁膜３６を例えばＣＶＤ法を用い形成する。絶縁膜３６および第３窒化シリコン膜２６にソース電極３０およびドレイン電極３２に接続する開口部を形成する。開口部内にそれぞれソース電極３０およびドレイン電極３２に接続するソース配線４０およびドレイン配線４２を例えばめっき法を用い形成する。
【００２９】
実施例１として、以下のＦＥＴを試作した。なお、窒化物半導体層２０および電極の構成は、図１において例示した構造である。
第１窒化シリコン膜２２の膜厚：３ｎｍ
第１窒化シリコン膜２２の屈折率：２．３５
第２窒化シリコン膜２４の膜厚：２０ｎｍ
第２窒化シリコン膜２４の屈折率：２．０５
第３窒化シリコン膜２６の膜厚：４０ｎｍ
第３窒化シリコン膜２６の屈折率：２．０５
ゲート電極３４と第１窒化シリコン膜２２との距離Ｌ１：１μｍ
第１窒化シリコン膜２２の幅Ｌ２：２μｍ
第１窒化シリコン膜２２とドレイン電極３２との距離Ｌ３：２μｍ
ゲート長：０．９μｍ
ゲート幅：１ｍｍ
【００３０】
比較例１として、第１窒化シリコン膜２２を形成しないＦＥＴを試作した。比較例２として、第１窒化シリコン膜２２を２０ｎｍとし、且つ第１窒化シリコン膜２２が第２窒化シリコン膜２４の下全面に形成されたＦＥＴを試作した。
【００３１】
比較例１、比較例２および実施例１のコラプスを測定した。測定方法は以下である。ゲート−ソース電圧Ｖｇｓが０Ｖおよびドレイン−ソース電圧Ｖｄｓが０Ｖの電圧を初期状態の基準電圧とする。ゲート−ソース電圧Ｖｇｓが−３Ｖおよびドレイン−ソース電圧Ｖｄｓが５０Ｖの電圧をコラプス状態の基準電圧とする。基準電圧からパルス周期が４００μ秒、パルス幅が４μ秒、デュティ比が１％のパルスを印加する。パルスは、ドレイン−ソース電圧Ｖｄｓが０から２０Ｖまで０．２Ｖステップ、ゲート−ソース電圧Ｖｇｓが−２Ｖから２Ｖまで０．４Ｖステップで印加する。これにより、ドレイン特性を測定する。基準電圧として、初期状態とコラスプ状態とについてドレイン特性を測定する。
【００３２】
図４（ａ）から図４（ｃ）は、それぞれ比較例１、比較例２および実施例１に係るＦＥＴのドレイン特性を示す図である。点線は、初期状態のドレイン特性、実線は、コラプス状態のドレイン特性である。図４（ａ）に示すように、比較例１においては、コラプス状態のドレイン電流の初期状態からの低下が大きい。図４（ｂ）および図４（ｃ）に示すように、比較例２および実施例１においては、コラプス状態のドレイン電流の初期状態からの低下が比較例１より小さい。さらに、比較例２および実施例１においては、ドレイン電流の初期状態からの低下量が同程度である。
【００３３】
さらに、比較例２および実施例１において、ゲート−ドレイン逆方向リーク電流を測定した。リーク電流の測定は、半導体パラメータアラナイザを用い測定した。ゲート−ドレイン電圧Ｖｇｄを、０Ｖから−５０Ｖまで０．５Ｖッステップで測定したときのＶｇｄが−５０Ｖの電流をリーク電流とした。リーク電流は以下である。
比較例２：１．５×１０−６Ａ／ｍｍ
実施例１：４．８×１０−７Ａ／ｍｍ
【００３４】
実施例１は、コラプス現象を比較例２と同程度とし、リーク電流を比較例２より低減できることがわかった。
【００３５】
これは、以下の理由による。屈折率が大きくなると窒化シリコン膜のシリコン組成比率が大きくなる。例えば、屈折率が１．８〜２．１で窒化シリコン膜の組成比Ｓｉ／Ｎは化学量論的な値０．７５となる。屈折率が２．２以上の窒化シリコン膜はシリコンが過剰な膜（シリコンリッチ膜）である。窒化物半導体層に接してシリコンリッチな窒化シリコン膜を形成すると、シリコン原子の未結合手が、窒化物半導体層と窒化シリコン膜との界面の残留酸素等の不純物元素と反応する。これにより、窒化物半導体層と窒化シリコン膜との界面の例えば酸素等がゲッタリングされる。これにより、残留酸素等の不純物元素に起因したコラプス現象が抑制される。シリコンリッチな窒化シリコン膜内のシリコン原子の未結合手は、Ｓｉ−ＨのＨが離脱した場合に形成される。Ｓｉ−ＨのＨの離脱を促進するためには、熱処理を行なうことが好ましい。
【００３６】
これにより、特許文献１に記載されているように、コラプスに起因するトランジスタのパワースランプ等の不安定現象を抑制できる。
【００３７】
しかしながら、第１窒化シリコン膜２２をゲート電極３４とドレイン電極３２の間の全領域に設けている場合、リーク電流が増加する問題がある。本発明者が検討したところ、このリーク電流の原因は第１窒化シリコン膜２２の厚みが関与していることを見出した。比較例２における第１窒化シリコン膜２２の厚みは２０ｎｍである。この厚みは窒化物半導体層２０の表面保護、カバレッジ機能を考慮したものである。しかし、上記の如き第１窒化シリコン膜２２の厚みは、時として第１窒化シリコン膜２２の内部にシリコン原子の未結合手を大きく残留させてしまう原因になる。窒化物半導体層２０表面の残留酸素等の不純物元素の濃度を一定に制御することはプロセス管理上困難である。このため、残留酸素等の不純物元素の濃度が比較的小さい場合、主として第１窒化シリコン膜２２の表面に近い側に未結合手が余ってしまう。この未結合手が第１窒化シリコン膜２２におけるリークパスを形成する。
【００３８】
実施例１においては、ゲート電極３４とドレイン電極３２との間の窒化物半導体層２０の表面が、全面に渡って第１窒化シリコン膜２２で覆われていない。リーク電流の原因になる第１窒化シリコン膜２２は、ゲート電極３４とドレイン電極３２の間における窒化物半導体層２０の表面の一部領域だけに設けられている。ゲート電極３４とドレイン電極３２の間の全面に渡ってリークの原因になる第１窒化シリコン膜２２が設けられていないため、前述したリーク電流が抑制できる。
【００３９】
なお、ソース電極３０とゲート電極３４の間の全面に渡って第１窒化シリコン膜２２が設けられていると、その間のリーク電流を増大させる原因になる。この場合は、第１窒化シリコン膜２２をソース電極３０とゲート電極３４の間における窒化物半導体層２０の表面の一部領域だけに設ける構成を採用すればよい。
【００４０】
すなわち本発明によれば、第１窒化シリコン膜２２は、ソース電極３０とゲート電極３４との間および／またはドレイン電極３２とゲート電極３４との間における窒化物半導体層２０の表面の一部領域だけに形成ることで、リーク電流が抑制できる。
【００４１】
以上から、実施例１は、図４（ｂ）および図４（ｃ）のように、コラプス現象を比較例２と同程度にできる。さらに、ゲート−ドレイン逆方向リーク電流を、比較例２に比べ小さくできる。
【００４２】
第１窒化シリコン膜２２の屈折率は、ゲッタリング効果をより奏するため、２．３以上が好ましく、２．３５以上がより好ましい。第１窒化シリコン膜２２の屈折率は、第１窒化シリコン膜２２がアモルファス状とならない程度以下であることが好ましく、例えば２．８５以下が好ましく、２．６以下がより好ましい。
【００４３】
第２窒化シリコン膜２４の屈折率は、第２窒化シリコン膜２４が化学量論的な組成であることが好ましく、例えば、１．８以上かつ２．１以下が好ましい。１．８５以上かつ２．０５以下がより好ましい。
【００４４】
第１窒化シリコン膜２２がリーク電流の経路になることを抑制するためには、その内部に含まれるシリコン原子の未結合手を低減することが有効である。そこで、残留酸素等の不純物元素を十分にゲッタリングしかつ未結合手を少なくするために、第１窒化シリコン膜２２の膜厚は１ｎｍ以上かつ１０ｎｍ以下であることが好ましい。さらに第１窒化シリコン膜２２の膜厚は１ｎｍ以上かつ５ｎｍ以下を採用することが好ましい。
【００４５】
図５（ａ）から図５（ｃ）は、実施例１の変形例１から３に係る半導体装置の断面図である。図５（ａ）に示すように、変形例１においては、第１窒化シリコン膜２２は、ゲート電極３４とドレイン電極３２との間の領域の窒化物半導体層２０の表面全面に形成されている。図５（ｂ）に示すように、変形例２においては、第１窒化シリコン膜２２は、ゲート電極３４とソース電極３０との間の領域の窒化物半導体層２０の表面全面に形成されている。図５（ｃ）に示すように、変形例３においては、第１窒化シリコン膜２２は、ゲート電極３４とドレイン電極３２との間の領域およびゲート電極３４とソース電極３０との間の領域における窒化物半導体層２０の表面全面に形成されている。
【００４６】
図５（ａ）のように、リーク電流を低減する観点からすれば、ゲート電極３４とドレイン電極３２の間における窒化物半導体層２０の表面全面に渡って、１ｎｍ以上かつ１０ｎｍ以下の第１窒化シリコン膜２２（屈折率は２．２以上）を設けることも好適な手段である。
【００４７】
屈折率２．２以上の窒化シリコン膜２２を１ｎｍ以上かつ１０ｎｍ以下で設けた場合、その内部におけるシリコン原子の未結合手の殆どが残留酸素等の不純物元素のゲッタリングに寄与する。この結果、第１窒化シリコン膜２２の内部における未結合手が大きく低減される。これにより、第１窒化シリコン膜２２をリークパスとしたリーク電流を低減することができる。もちろん、上記ゲッタリングの効果により、コラプスも低減することができる。なお、第１窒化シリコン膜２２が１ｎｍ以上かつ１０ｎｍ以下であるため、窒化物半導体層２０の表面保護の効果は期待できない。このため、ゲート電極３４とドレイン電極３２の間における窒化物半導体層２０の表面全面に渡って設けられた、上記窒化シリコン膜２２の表面には、第２窒化シリコン膜２４を設ける。この第２窒化シリコン膜２４は、第１窒化シリコン膜２２に比べて屈折率が低く、内在する未結合手は低く抑えられる。このため、第２窒化シリコン膜２４はストイキオメトリックな条件に近い組成であることが好適である。なお、この観点は、図１に示した構造の場合においても同様である。
【００４８】
なお、上記はゲート電極３４とドレイン電極３２の間における窒化物半導体層２０の表面について説明したが、図５（ｂ）のように、同様にソース電極３０とゲート電極３４の間における窒化物半導体層２０の表面においても、その全面に渡って、１ｎｍ以上かつ１０ｎｍ以下の第１窒化シリコン膜２２（屈折率は２．２以上）を設けることも好適な手段である。あるいは、図５（ｃ）のように、ゲート電極３４とドレイン電極３２の間およびソース電極３０とゲート電極３４の間の両方における窒化物半導体層２０の表面について適用することも好適な態様である。
【００４９】
図２（ｃ）における熱処理温度は、残留酸素をゲッタリングし、かつ窒化物半導体層２０を劣化させないため、３００℃以上かつ７００℃以が好ましく、４００℃以上かつ６００℃以下がより好ましい。この熱処理は、例えばソース電極３０およびドレイン電極３２の合金化のための熱処理と共用してもよい。
【００５０】
図６（ａ）および図６（ｂ）は、実施例１の変形例４および変形例５に係る半導体装置の断面図である。図６（ａ）に示すように、実施例１の変形例１においては、第１窒化シリコン膜２２がゲート電極３４とソース電極３０との間に設けられている。図６（ｂ）に示すように、実施例１の変形例２においては、第１窒化シリコン膜２２がゲート電極３４とソース電極３０との間と、ゲート電極３４とドレイン電極３２との間と、の両方に設けられている。
【００５１】
なお、これら態様では第１窒化シリコン膜２２は、ゲート電極３４とおよびドレイン電極３２（またはソース電極３０）と離間して設けられているが、それに制限されるものではない。たとえば、第１窒化シリコン膜２２の一端はゲート電極３４と接していてもよい。または、その一端がドレイン電極３２（またはソース電極３０）と接していてもよい。さらに、第１窒化シリコン膜２２がゲート電極３４およびドレイン電極３２（またはソース電極３０）と接し、且つゲート電極３４とドレイン電極３２（またはソース電極３０）の間の領域において、この第１窒化シリコン膜２２が排除された態様でもよい。
【００５２】
このように、第１窒化シリコン膜２２は、ゲート電極３４とソース電極３０との間の領域と、ゲート電極３４とドレイン電極３２との間の領域と、の少なくとも一方の領域の一部領域に形成されていればよい。
【００５３】
実施例１およびその変形例において、第１窒化シリコン膜２２は、ゲート幅方向（図１、図５（ａ）から図６（ｂ）の奥行き方向）の活性領域内に連続して設けられていることが好ましい。これにより、コラプス現象をより抑制できる。
【００５４】
第１窒化シリコン膜２２の両側の窒化物半導体層２０上には第２窒化シリコン膜２４が形成されていることが好ましい。これにより、リーク電流をより抑制できる。
【００５５】
図１、図６（ａ）から図６（ｂ）のように、ゲート電極３４は、第２窒化シリコン膜２４（および第３窒化シリコン膜２６）上に延在しておいる。ゲート電極３４は、第１窒化シリコン膜２２と第２窒化シリコン膜２４（および第３窒化シリコン膜２６）とにより形成される段差を反映した段差を有する。例えば、図１のゲート電極３４の庇の長さＬ４は２μｍであり、距離Ｌ１より長い。これにより、ゲート電極３４は、第１窒化シリコン膜２２上まで延在する。ゲート電極３４の庇の下面は端に行くに従い、窒化物半導体層２０の表面から遠ざかる。よって、ゲート電極３４近傍の電界を緩和することができる。
【００５６】
実施例１およびその変形例において、窒化物半導体層２０は、例えばＧａＮ層、ＩｎＮ層、ＡｌＮ層、ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層およびＩｎＡｌＧａＮ層の少なくとも一層を含む層とすることができる。また、第２窒化シリコン膜として、窒化シリコン膜を２層（第２窒化シリコン膜２４および第３窒化シリコン膜２６）に分けて形成しているが、第２窒化シリコン膜は１層で形成してもよい。
【００５７】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５８】
１０    基板
２０    窒化物半導体層
２２    第１窒化シリコン膜
２４    第２窒化シリコン膜
２６    第３窒化シリコン膜
３０    ソース電極
３２    ドレイン電極
３４    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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