(57)【要約】      （修正有）【課題】ゲート駆動回路の電源電圧が低下した場合にも半導体スイッチング素子のターンオン時の損失の増加を防止できる半導体スイッチング素子のゲート駆動回路を得る。【解決手段】オン信号として信号入力端子１１と端子１２間が短絡されると、接続点５は駆動電源の電圧Ｖｃｃが抵抗３３，３４にて分圧された電圧となり、オペアンプ６にて半導体素子７がオンされ半導体スイッチング素子１にゲート電流が供給されオンする。同時に電圧Ｖｃｃを抵抗３３，３４にて分圧検出し、オペアンプ３にて基準値Ｖｓとの差ΔＶを増幅し接続点５の電圧を制御する。電圧Ｖｃｃが低下すれば、接続点５の電圧が引き下げられ抵抗３２の両端電圧が増加し、オペアンプ６は抵抗３１の両端電圧が抵抗３２の両端電圧と等しくなるように半導体素子７の抵抗を減少させて電圧Ｖｃｃの低下によるゲート電流の減少に起因するターンオン時間及びターンオン時の電力損失の増加を防止する。【選択図】図１
2014171354.tif 000002
【特許請求の範囲】
【請求項１】
電圧検出回路とゲートオン制御回路とを備えた半導体スイッチング素子のゲート駆動回路であって、
前記電圧検出回路は、前記半導体スイッチング素子を駆動する電源の電圧を検出するものであり、前記ゲートオン制御回路は、前記電圧に基づき前記電源から前記半導体スイッチング素子のゲートに供給する電流を制御することにより前記電圧が低下したときに前記半導体スイッチング素子がオンするときの時間が所定値を下回らないようにするものである
半導体スイッチング素子のゲート駆動回路。
【請求項２】
前記ゲートオン制御回路は、抵抗と半導体素子とが直列に接続された直列回路と電流制御回路とを有し、
前記電源から前記直列回路を介して前記半導体スイッチング素子の前記ゲートに前記電流が供給されるものであり、
前記電流制御回路は、前記電圧と前記抵抗の電圧降下とに基づき前記半導体素子のオン抵抗を変化させることにより前記ゲートに供給する電流を制御するものである
請求項１に記載の半導体スイッチング素子のゲート駆動回路。
【請求項３】
前記ゲートオン制御回路は、前記電圧が変化しても前記半導体スイッチング素子がオンするときの損失が増加しないように前記ゲートに供給する電流を制御するものである
請求項１または請求項２に記載の半導体スイッチング素子のゲート駆動回路。
【請求項４】
ゲートオフ制御回路を有するものであり、
前記ゲートオフ制御回路は、前記電圧に基づいて前記ゲートの容量に蓄積された電荷を放電させる速度を制御するものである
請求項１から請求項３のいずれか１項に記載の半導体スイッチング素子のゲート駆動回路。
【請求項５】
前記半導体スイッチング素子は、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されているものである
請求項１から請求項４のいずれか１項に記載の半導体スイッチング素子のゲート駆動回路。
【請求項６】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドである
請求項５に記載の半導体スイッチング素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体スイッチング素子のゲート駆動回路に関する。
【背景技術】
【０００２】
半導体スイッチング素子を用いて例えば直流を交流に変換するインバータ装置において、半導体スイッチング素子としてのＩＧＢＴを駆動するための駆動用電源を必要とする。このようなインバータ装置として、次のようなものがある。上アームを構成する３つのＩＧＢＴと、それぞれのゲートに接続されゲート駆動電圧を出力する３つの上アーム駆動回路と、下アームを構成する３つのＩＧＢＴと、それぞれのゲートに接続されゲート駆動電圧を出力する３つの下アーム駆動回路とを有する。下アーム駆動回路は共通に１つの下アーム制御電源を備えており、上アーム駆動回路はそれぞれチャージポンプ方式の３つの上アーム制御電源を備えている。この上アーム制御電源は、それぞれチャージポンプ用のコンデンサ、及び下アーム制御電源の正側端子とコンデンサの各正極端子との間に接続されたチャージポンプ用のダイオードから構成されている。そして、チャージポンプ用のコンデンサは、それぞれ下アーム制御電源から充電される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１５７４５９（段落番号０００４〜０００７及び図１６）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体スイッチング素子のゲート駆動回路は以上のように構成され、上アームを構成する３つのＩＧＢＴは、下アーム制御電源から充電されるチャージポンプ用のコンデンサにより駆動される。チャージポンプ用のコンデンサの電圧が低下してしまうと通常時よりもＩＧＢＴのスイッチング時間が長くなり半導体スイッチング素子のターンオン時の損失が大きくなってしまう。これを解決するためにチャージポンプ用のコンデンサを充電するための充電期間を設けたり、チャージポンプ用のコンデンサの充電電圧を検出し充電動作時間を確保したり、スイッチングの通電率に制限を設けるなどの対策がなされている。しかし、これらの対策が功を奏さずチャージポンプ用のコンデンサの電圧が低下してしまった場合は、損失が増えてしまう。
この発明は、前記のような問題点を解消して、ゲート駆動回路の電源電圧が低下した場合にも半導体スイッチング素子のターンオン時の損失の増加を防止できる半導体スイッチング素子のゲート駆動回路を得ることを目的とする。
【課題を解決するための手段】
【０００５】
この発明に係る半導体スイッチング素子のゲート駆動回路においては、
電圧検出回路とゲートオン制御回路とを備えた半導体スイッチング素子のゲート駆動回路であって、
前記電圧検出回路は、前記半導体スイッチング素子を駆動する電源の電圧を検出するものであり、
前記ゲートオン制御回路は、前記電圧に基づき前記電源から前記半導体スイッチング素子のゲートに供給する電流を制御することにより前記電圧が低下したときに前記半導体スイッチング素子がオンするときの時間が所定値を下回らないようにするものである。
【発明の効果】
【０００６】
この発明にかかる半導体スイッチング素子のゲート駆動回路は、以上のように構成されているので、駆動回路の電源電圧が低下した場合にも半導体スイッチング素子のターンオン時の損失の増加を防止できる半導体スイッチング素子の駆動回路を得ることができる。
【図面の簡単な説明】
【０００７】
【図１】この発明の実施の形態１である半導体スイッチング素子のゲート駆動回路の構成を示す構成図である。
【図２】この発明の実施の形態２である半導体スイッチング素子のゲート駆動回路の構成を示す構成図である。
【図３】この発明の実施の形態３である半導体スイッチング素子のゲート駆動回路の構成を示す構成図である。
【発明を実施するための形態】
【０００８】
実施の形態１．
図１は、この発明の実施の形態１である半導体スイッチング素子のゲート駆動回路を示す回路図である。ゲート駆動回路の電源の電圧が低下した場合、ゲート電流の低下によりゲートを充電・放電する時間が長くなるため、スイッチング時の損失が増加してしまう。この問題を解消するためゲート電圧を検出しゲート駆動回路の出力インピーダンスを変化させることにより、ゲート電圧が低下しても損失の増加を防止する。この実施の形態では半導体スイッチング素子１が珪素で形成された絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である場合を例にとり説明するが、ＭＯＳゲート構造の電界効果形トランジスタ（ＭＯＳＦＥＴ）等の他の電圧駆動形半導体スイッチング素子であってもよい。
【０００９】
図１において、半導体スイッチング素子１は、主電流が流れる一対の主端子であるエミッタ及びコレクタ（以下、主端子と呼ぶ場合もある）を有し、主端子間が開閉され、主端子間にダイオードが逆並列接続されている。端子１２は、半導体スイッチング素子１のエミッタに接続されており、端子２と端子１２との間に、図示しない電源から半導体スイッチング素子１の制御電源としてエミッタ側の端子１２を基準として制御電源の電圧Ｖｃｃが印加される。なお、以後の説明において各部の電圧は特に断らない限り当該部とこの端子１２との間の電圧を単に電圧と呼ぶことにする。
【００１０】
端子２，１２間には電圧検出回路としての抵抗３３と抵抗３４との直列回路が接続され、端子２に印加される制御電源の電圧Ｖｃｃを分圧して検出する。定電流回路４は、抵抗３１、抵抗３２、演算増幅器としてのオペアンプ６、半導体素子７にて構成されている。半導体素子７のドレインは、抵抗３１を介して端子２に接続され、ソースは接続点１４を介して半導体スイッチング素子１のゲートに接続されている。抵抗３１と半導体素子７のドレインとの接続点はオペアンプ６の一方の入力端子に接続されている。抵抗３２は、一端が端子２に接続され、他端はオペアンプ６の他方の入力端子に接続されるとともに、接続点５及び抵抗３９を介して端子１２に接続されている。また、オペアンプ６の出力端子は半導体素子７のゲートに接続されている。
【００１１】
半導体スイッチング素子１のゲートは抵抗３７を介して、半導体素子８のドレインに接続され、半導体素子８のソースは端子１２に接続されている。半導体素子８のゲートは抵抗４０を介して信号入力端子１１に接続されている。分圧用の抵抗３３，３４の分圧点はオペアンプ３の一方の入力端子に接続されている。オペアンプ３の他方の入力端子は抵抗３６を介して端子１２に接続されている。オペアンプ３の出力端子は抵抗３８を介して接続点５に接続されている。また、抵抗３５がオペアンプ３の他方の入力端子とオペアンプ３の出力端子との間に接続されている。接続点５は抵抗３９を介して端子１２に接続され、抵抗３２と抵抗３９との直列回路により端子２と端子１２との間の制御電源の電圧Ｖｃｃを分圧する。
【００１２】
信号入力端子１１は、ダイオード９を介して接続点５に接続されている。ダイオード９は、アノード側が信号入力端子１１側に、カソード側が接続点５側になるようにして接続されている。半導体スイッチング素子１の駆動回路は、以上のように構成されている。なお、オペアンプ３、定電流回路４がこの発明におけるゲートオン制御回路であり、オペアンプ３、オペアンプ６、半導体素子７、抵抗３１，３２がこの発明における電流制御回路である。
また抵抗３１と半導体素子７との直列回路がこの発明における抵抗と半導体素子との直列回路である。
【００１３】
次に動作を説明する。この実施の形態では半導体スイッチング素子１のターンオン時に信号入力端子１１と端子１２すなわち半導体スイッチング素子１のエミッタとの間にオン信号としてロー信号が入力され、すなわち信号入力端子１１と半導体スイッチング素子１のエミッタとが短絡され、半導体スイッチング素子１のターンオフ時は信号入力端子１１と端子１２間に制御電源の電圧Ｖｃｃとほぼ同じ電圧が入力され、半導体スイッチング素子１は開閉動作をする。そして、以後の動作は、半導体スイッチング素子１の駆動電源を兼ねる制御電源の電圧Ｖｃｃが半導体スイッチング素子１の駆動時の負荷条件などで変動してしまう場合を想定して説明する。制御電源の電圧Ｖｃｃを抵抗３３、３４にて分圧してオペアンプ３の一方の入力端子に入力する。オペアンプ３は、入力された電圧と抵抗３６によって決まる基準値Ｖｓとの差ΔＶをオペアンプ３と抵抗３５、抵抗３６にて増幅し、定電流回路４の接続点５の電圧を制御する。制御電源の電圧Ｖｃｃが小さくなるとオペアンプ３が接続点５の電圧を小さく調整することにより、抵抗３２の両端電圧（端子２と接続点５との間の電圧）が大きくなる。
【００１４】
抵抗３２の両端電圧が大きくなる（接続点５の電圧が下がる）と、オペアンプ６により抵抗３１の両端電圧が抵抗３２の大きくなった両端電圧と等しくなるように半導体素子７のオン抵抗が調整され、半導体スイッチング素子１のゲート電流が大きくなるように制御される。すなわち制御電源の電圧Ｖｃｃが小さくなったことを抵抗３３，抵抗３４で検出し、その大きさに応じて半導体素子７のオン抵抗が小さく調整され、半導体スイッチング素子１のスイッチング時間（ターンオン時間）が長くならないように制御されることとなる。スイッチング時間が長くならないので、半導体スイッチング素子１のターンオン時に発生する損失を抑えることができる。
【００１５】
一方、制御電源の電圧Ｖｃｃが大きい場合は、接続点５の電圧がオペアンプ３により大きくされるため、抵抗３２の両端電圧が小さくなり、オペアンプ６により半導体素子７のオン抵抗を大きくし抵抗３１を流れる電流が小さくなるように制御される。これにより、制御電源の電圧Ｖｃｃが高い場合の、半導体素子７の電流を抑制し、ゲート電流の増加を防止する。従って、半導体スイッチング素子１のターンオン時間が短くなるのが防止され、半導体スイッチング素子１のスイッチング時の電流変化に伴い発生するノイズや半導体スイッチング素子１のダイオードのリカバリ電流などが抑制される。このように制御電源の電圧Ｖｃｃの大きさに応じて半導体スイッチング素子１に供給するゲート電流の大きさを制御することにより、スイッチング時の負荷電流の変化率を調整することによりターンオン損失を適切な値に制御し、動作の安定化を図ることができる。そして、少なくとも駆動電源を兼ねる制御電源の電圧Ｖｃｃが低下しても半導体スイッチング素子１のターンオン時間が所定値を下回らないようにして半導体スイッチング素子１のターンオン時の損失の増加を防止する。このように、抵抗３１の両端電圧を検出し、オペアンプ６により半導体素子７を制御して抵抗３２の両端電圧が抵抗３１の両端電圧と等しくなるようにするが、ゲート電流の検出手段として抵抗３２の電圧降下を利用しているので、簡易な手段で高速に検出できる。
【００１６】
半導体スイッチング素子１のターンオフ時の動作は、信号入力端子１１に制御電源の電圧Ｖｃｃとほぼ同じ電圧（厳密に同じである必要はない）が入力されると、接続点５の電圧はダイオード９を通して瞬時に電圧Ｖｃｃまで上昇する。すると抵抗３２の両端電圧が０Ｖとなるため、オペアンプ６により抵抗３１に流れる電流が０にされるとともに、半導体素子８のゲートに信号入力端子１１から抵抗４０を介して電圧Ｖｃｃが印加され、半導体素子８がオンするため、半導体スイッチング素子１のゲート電荷が放電され、半導体スイッチング素子１がオフする。なお、半導体スイッチング素子１のターンオフ時の半導体スイッチング素子１のゲート電流を制御する半導体素子８においてもターンオン時と同様に制御電源の電圧Ｖｃｃの大きさに応じて半導体素子８のオン抵抗を調整して半導体スイッチング素子１のゲートから流出する電流すなわち半導体スイッチング素子１のゲート電荷を放電する速度を制御するゲートオフ制御回路を設けてもよい。
【００１７】
実施の形態２．
図２は、実施の形態２である半導体スイッチング素子のゲート駆動回路の構成を示す構成図である。図２において、図１の実施の形態１と異なる点は、制御電源の電圧Ｖｃｃが所定値を下回ったとき、半導体スイッチング素子１のゲート電流を予め設定された値にステップ状に変化させるとともに、ターンオフ時に半導体スイッチング素子１のゲート電流から流出する電流の大きさを制御する点である。図２において、半導体スイッチング素子１のゲートは半導体素子８及び抵抗４２を介して電圧の基準となる端子１２に接続されている。信号入力端子１１と端子１２との間に、抵抗４６と抵抗４７とが接続点１５を介して直列に接続された直列回路が接続されている。端子２と端子１２の間に電圧検出用の抵抗４１とツェナーダイオード１７との直列回路が接続され、ツェナーダイオード１７にて設定された基準値Ｖｓｚを、コンパレータ２１及びオペアンプ２２の各一方の入力端子に与える。なお、抵抗４１は、点線で囲まれた定電流回路４の中に図示の都合上図示されているが、定電流回路４の構成要素ではない。
【００１８】
コンパレータ２１の他方の入力端子には、制御電源の電圧Ｖｃｃが抵抗３３と抵抗３４にて分圧されて入力される。コンパレータ２１の出力端子は抵抗４８を介して接続点５に接続されている。オペアンプ２２の他方の入力端子１６と出力端子との間に調整用の抵抗４４が接続されている。オペアンプ２２の他方の入力端子１６には、制御電源の電圧Ｖｃｃが抵抗３３と抵抗３４にて分圧され抵抗４５を介して入力される。オペアンプ２２の出力端子は抵抗４３を介して接続点１５と接続されている。接続点１５とオペアンプ２３の一方の入力端子とが接続されている。オペアンプ２３の他方の入力端子は、半導体素子８のソースに接続されている。その他の構成については、図１に示した実施の形態１と同様のものであるので、相当するものに同じ符号を付して説明を省略する。なお、コンパレータ２１、定電流回路４がこの発明におけるゲートオン制御回路であり、オペアンプ２２、オペアンプ２３、半導体素子８がこの発明におけるゲートオフ制御回路である。
【００１９】
次に動作を説明する。この実施の形態において、外部信号として信号入力端子１１と端子１２との間にオン信号としてロー信号が入力された場合すなわち外部回路によって信号入力端子１１と端子１２との間が短絡された場合、半導体素子７のゲートに抵抗３２と抵抗３９にて分圧された電圧がオペアンプ６に入力され、半導体素子７がオンする。また、接続点１５の電圧が０になるので、半導体素子８はオフする。これにより、半導体スイッチング素子１がターンオンする。コンパレータ２１により電圧調整されていない場合、接続点５の電圧は抵抗３２と抵抗３９の分圧により定まる電圧Ｖ５１になっており、オペアンプ６は抵抗３２における電圧降下と抵抗３１による電圧降下が一致するように半導体素子７を制御し半導体スイッチング素子１のゲート電流を制御する。コンパレータ２１は抵抗３３，３４により検出された電圧Ｖｃｃとツェナーダイオード１７により設定された基準値Ｖｓｚとを比較し、検出された電圧Ｖｃｃが基準値を下回るとコンパレータ２１はオンし、接続点５の電圧が抵抗３２と抵抗４８と抵抗３９とにより決まる電圧Ｖ５２になる。この電圧Ｖ５２は、抵抗３２と抵抗３９との分圧により定まる電圧Ｖ５１と比べ小さい値となるので、抵抗３２の両端電圧が大きくなる。そして、オペアンプ６により抵抗３１の両端電圧が抵抗３２の両端電圧と等しくなるように制御され、出力電流であるゲート電流が大きくなる。
【００２０】
一方、ターンオフの際は外部信号（オフ信号）として信号入力端子１１と端子１２との間に制御電源の電圧Ｖｃｃとほぼ同じくらいの電圧が入力される。このとき接続点５の電圧はＶｃｃと同じ電圧となりオペアンプ６は半導体素子７をオフさせ、端子２から半導体スイッチング素子１へのゲート電流の供給を停止する。オペアンプ２２はツェナーダイオード１７によって設定される基準値Ｖｓｚと、オペアンプ２２の他方の入力端子１６の電圧（抵抗３３と抵抗３４とにより検出されたＶｃｃ）とが一致するようにその出力電圧を調整する。すなわち制御電源の電圧Ｖｃｃが小さくなると入力端子１６の電圧を上げるので、オペアンプ２２の出力電圧が低下するのが防止され、半導体素子８のオン抵抗が増加しないようにして、ゲートから流出する電流が減少しないようにされる。制御電源の電圧Ｖｃｃが大きくなる場合、オペアンプ２２は基準値Ｖｓｚと抵抗３３及び抵抗３４により検出された電圧Ｖｃｃの大きさとを比較し、入力端子１６に入力される電圧を下げるので、オペアンプ２２の出力電圧の上昇は防止される。これにより半導体素子８のオン抵抗が小さくなるのが防止され、半導体スイッチング素子１のターンオフ時のゲート抵抗は大きくなりゲートから流出する電流が大きくならないようにされる。
【００２１】
このようにこの実施の形態では検出された電圧Ｖｃｃ大きさに応じて、半導体スイッチング素子１のターンオン時には電圧Ｖｃｃが所定値を下回ったときステップ状にゲート電流を増加させて半導体スイッチング素子１のターンオン時間が長くならないようにし。半導体スイッチング素子１のターンオフ時には実施の形態１のターンオン時と同じようにＶｃｃの大きさに応じてゲート抵抗の大きさを制御し、制御電源の電圧Ｖｃｃが変動してもターンオフ速度が変化しないようにする。これにより半導体スイッチング素子１のターンオン損失の増加を防止するとともに、ターンオフ時間の変動を防止しターンオフにともなう電磁ノイズを抑制できる。
【００２２】
実施の形態３．
図３は、実施の形態３である半導体スイッチング素子のゲート駆動回路の構成を示す回路図である。この実施の形態においては、半導体スイッチング素子１のターンオフ時のゲート電流を調整する。図３において、定電流回路２４は、抵抗３１とオペアンプ２５により構成されている。半導体素子７のドレインは抵抗３１を介して端子２に接続されている。オペアンプ２５の入力端子は信号入力端子１１に接続され、出力端子は半導体素子７のゲートに接続されている。抵抗３３，３４にて分圧された制御電源の電圧Ｖｃｃは、抵抗４９を介してオペアンプ２８の一方の入力端子に入力される。オペアンプ２８の他方の入力端子は、抵抗５２を介して端子１２に接続されている。抵抗５１がオペアンプ２８の他方の入力端子と出力端子との間に接続され、オペアンプ２８の出力端子は抵抗５３を介して接続点１５に接続されている。その他の構成については、図２に示した実施の形態２と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
【００２３】
次に動作を説明する。信号入力端子１１と端子１２との間にオン信号としてロー信号が入力された場合すなわち外部回路によって信号入力端子１１と端子１２とが短絡された場合、制御電源の電圧Ｖｃｃの大小にかかわらずオペアンプ２５により抵抗３１の電圧降下が所定値になるように調整され、半導体スイッチング素子１のゲートに供給する電流が一定に制御され、ターンオン時間が一定になる。
【００２４】
一方、ターンオフの際はオフ信号として信号入力端子１１と端子１２との間に制御電源の電圧Ｖｃｃとほぼ同じくらいの電圧が入力される。まず、オペアンプ２５が半導体素子７をオフさせ、端子２から半導体スイッチング素子１へのゲート電流の供給を停止する。オペアンプ２８は抵抗５２によって設定された基準値Ｖｓと、抵抗３３と抵抗３４とにより検出されたＶｃｃとの差ΔＶを増幅してオペアンプ２３に供給する。これを受けてオペアンプ２３が半導体素子８に印加する電圧を制御する。すなわち、制御電源の電圧Ｖｃｃが低下した際は半導体スイッチング素子１のゲートから流出する電流が減少しないように、オペアンプ２８にてオペアンプ２３に入力される電圧を高く修正する。これによりオペアンプ２３が半導体素子８のゲート電圧を高くすることにより半導体素子８のオン抵抗が低くなる。一方、制御電源の電圧Ｖｃｃが高くなった場合は、オペアンプ２３は半導体素子８のゲート電圧を制御しオン抵抗を高くし、半導体スイッチング素子１のゲートから流出する電流が増加しないようにする。これにより、制御電源の電圧Ｖｃｃが変動しても半導体スイッチング素子１のゲートから流出する電流が変化しないように制御できる。
【００２５】
なお、この実施の形態において、オペアンプ２３をコンパレータに置き換えることもできる。また、以上の実施の形態では、オペアンプ等を用いてアナログ制御を行うものを示したが、その機能をデジタル制御にて行うようにしてもよい。
【００２６】
なお、前記各実施の形態では、半導体スイッチング素子１が珪素によって形成されたものを示したが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。
【００２７】
このようなワイドバンドギャップ半導体によって形成された半導体スイッチング素子１は、耐電圧性が高く、許容電流密度も高いため、半導体スイッチング素子１の小型化が可能であり、これら小型化された半導体スイッチング素子１を用いることにより、これを組み込んだ半導体モジュールの小型化が可能となる。このとき、本発明により半導体スイッチング素子１のターンオン時の損失の増加を防止することにより、一層損失が適切に設定することができる。また、オペアンプを構成する半導体部品にワイドバンドギャップ半導体を使用することで、応答性を向上させることができる。
【００２８】
また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能になる。
【００２９】
さらに電力損失が低いため、半導体スイッチング素子の高効率化が可能であり、ひいてはモジュール化した場合半導体モジュールの高効率化が可能になる。
【００３０】
なお、本発明は、その発明の範囲内において、上述した各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変更、省略することが可能である。
【符号の説明】
【００３１】
１  半導体スイッチング素子、３  オペアンプ、４  定電流回路、５  接続点、
６  オペアンプ、７，８  半導体素子、２１  コンパレータ、２２，２３  オペアンプ、２４  定電流回路、２５，２８  オペアンプ、３１，３２  抵抗、３３，３４  抵抗。
【図１】
2014171354.tif 000003
【図２】
2014171354.tif 000004
【図３】
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