(57)【要約】【課題】配線の断線を抑制しつつ、発光素子を高密度に配置した発光部品等を提供する。【解決手段】発光チップＣは、ｐ型の基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が順に積層され、少なくともｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が相互に分離溝にて分離された複数の島（アイランド）から構成されている。第１アイランド３０１では、転送サイリスタＴ１、結合ダイオードＤｘ１が設けられた部分については、テーパ状とした側面３０１ｂ（傾斜角β）に第１転送信号線７２、第２転送信号線７３、接続配線７６、７７、７８が交差するようにし、発光サイリスタＬ１が設けられた部分については、テーパ状としない側面３０１ａ（傾斜角α）とする。傾斜角βは、傾斜角αより小さい。【選択図】図６
2014116430.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、
前記基板上に設けられ、前記複数の島のそれぞれの前記発光素子と接続されて点灯のための電流を供給する点灯信号線と、を備え、
前記複数の島のそれぞれは、第１の側面と当該第１の側面より傾斜角の小さい第２の側面とを備え、前記点灯信号線は、当該第２の側面と交差して設けられていることを特徴とする発光部品。
【請求項２】
前記発光素子が設けられた前記島において、光を出射する発光面に隣接する側面は、前記第１の側面で構成されていることを特徴とする請求項１に記載の発光部品。
【請求項３】
前記複数の島は、それぞれの前記発光素子に対応して設けられ当該発光素子を駆動する駆動素子を備え、当該駆動素子を駆動する駆動信号線が前記第２の側面と交差して設けられていることを特徴とする請求項１または２に記載の発光部品。
【請求項４】
基板と、当該基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、当該基板上に設けられ、当該複数の島のそれぞれの当該発光素子に点灯のための電流を供給する点灯信号線と、を備え、当該複数の島のそれぞれは、第１の側面と当該第１の側面より傾斜角の小さい第２の側面とを備え、当該点灯信号線は、当該第２の側面と交差して設けられている発光手段と、
前記発光手段から照射される光を結像させる光学手段と
を備えたプリントヘッド。
【請求項５】
像保持体と、
前記像保持体を帯電する帯電手段と、
基板と、当該基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、当該基板上に設けられ、当該複数の島のそれぞれの当該発光素子に点灯のための電流を供給する点灯信号線と、を備え、当該複数の島のそれぞれは、第１の側面と当該第１の側面より傾斜角の小さい第２の側面とを備え、当該点灯信号線は、当該第２の側面と交差して設けられている発光手段を備え、光学手段を介して前記帯電手段により帯電された前記像保持体を露光する露光手段と、
前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と
を備えた画像形成装置。
【請求項６】
基板上に導電型の異なる複数の半導体層を積層して積層半導体を形成するステップと、
前記積層半導体を第１の側面と当該第１の側面より傾斜角の小さい第２の側面を備える複数の島に分離するため、当該第２の側面に対応する部分が露光光の透過光量に対して階調を有するフォトマスクを介して、当該積層半導体上に塗布されたフォトレジストを露光するステップと、
露光された前記フォトレジストを現像してレジストパターンを形成するステップと、
前記レジストパターンおよび前記積層半導体を表面から厚さ方向にエッチングするステップと、
前記複数の島のそれぞれの前記第２の側面に交差するように配線を形成するステップと
を含む発光部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光部品、プリントヘッド、画像形成装置および発光部品の製造方法に関する。
【背景技術】
【０００２】
公報記載の従来技術として、少なくとも発光ダイオードの発光層と、該発光層を発光させるための電極を含む積層構造より成り、積層端面より光出力が得られる端面発光型発光ダイオードを、当間隔に設けた複数の分離溝により各層を電気的、空間的に分離して形成した端面発光型発光ダイオードアレイにより構成した半導体発光装置において、端面発光型発光ダイオードアレイを構成する各端面発光型発光ダイオードの配線の引出方向の端面に、基板面とのなす角度が９０度より大きい角度になる面が少なくとも一面存在するような形状にした半導体発光装置が存在する（特許文献１参照）。
【０００３】
他の公報記載の従来技術として、表面から光を放出する、第１導電型の第１の化合物半導体層と、前記第１の化合物半導体層上に形成され、かつ第１の化合物半導体層との間に段差部を生じさせる端部を有する第２導電型の第２の化合物半導体層とを有し、前記端部には、前記端部から突出した少なくとも１つの迫出し部が形成され、前記迫出し部は、前記端部に接続されかつ順方向に傾斜する面を有する第１の側部と、前記端部に接続されかつ順方向に傾斜する面を有する第２の側部と、第１の側部と第２の側部に接続されかつ前記順方向とは逆方向に傾斜する面を有する第３の側部とを有する、面発光素子が存在する（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１９３２７７号公報
【特許文献２】特開２０１１−２０４７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、配線の断線を抑制しつつ、発光素子を高密度に配置した発光部品等を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、基板と、前記基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、前記基板上に設けられ、前記複数の島のそれぞれの前記発光素子と接続されて点灯のための電流を供給する点灯信号線と、を備え、前記複数の島のそれぞれは、第１の側面と当該第１の側面より傾斜角の小さい第２の側面とを備え、前記点灯信号線は、当該第２の側面と交差して設けられていることを特徴とする発光部品である。
請求項２に記載の発明は、前記発光素子が設けられた前記島において、光を出射する発光面に隣接する側面は、前記第１の側面で構成されていることを特徴とする請求項１に記載の発光部品である。
請求項３に記載の発明は、前記複数の島は、それぞれの前記発光素子に対応して設けられ当該発光素子を駆動する駆動素子を備え、当該駆動素子を駆動する駆動信号線が前記第２の側面と交差して設けられていることを特徴とする請求項１または２に記載の発光部品である。
請求項４に記載の発明は、基板と、当該基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、当該基板上に設けられ、当該複数の島のそれぞれの当該発光素子に点灯のための電流を供給する点灯信号線と、を備え、当該複数の島のそれぞれは、第１の側面と当該第１の側面より傾斜角の小さい第２の側面とを備え、当該点灯信号線は、当該第２の側面と交差して設けられている発光手段と、前記発光手段から照射される光を結像させる光学手段とを備えたプリントヘッドである。
請求項５に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、基板と、当該基板上に導電型の異なる複数の半導体層が積層され、それぞれに発光素子が設けられた複数の島と、当該基板上に設けられ、当該複数の島のそれぞれの当該発光素子に点灯のための電流を供給する点灯信号線と、を備え、当該複数の島のそれぞれは、第１の側面と当該第１の側面より傾斜角の小さい第２の側面とを備え、当該点灯信号線は、当該第２の側面と交差して設けられている発光手段を備え、光学手段を介して前記帯電手段により帯電された前記像保持体を露光する露光手段と、前記露光手段により露光され前記像保持体に形成された静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備えた画像形成装置である。
請求項６に記載の発明は、基板上に導電型の異なる複数の半導体層を積層して積層半導体を形成するステップと、前記積層半導体を第１の側面と当該第１の側面より傾斜角の小さい第２の側面を備える複数の島に分離するため、当該第２の側面に対応する部分が露光光の透過光量に対して階調を有するフォトマスクを介して、当該積層半導体上に塗布されたフォトレジストを露光するステップと、露光された前記フォトレジストを現像してレジストパターンを形成するステップと、前記レジストパターンおよび前記積層半導体を表面から厚さ方向にエッチングするステップと、前記複数の島のそれぞれの前記第２の側面に交差するように配線を形成するステップとを含む発光部品の製造方法である。
【発明の効果】
【０００７】
請求項１の発明によれば、第２の側面を備えない場合に比べ、配線の断線を抑制しつつ、発光素子を高密度に配置できる。
請求項２の発明によれば、本構成を有しない場合に比して、発光素子の発光面の面積をより大きくできる。
請求項３の発明によれば、本構成を有しない場合に比して、発光部品の大きさをより小さくできる。
請求項４の発明によれば、本構成を有しない場合に比して、プリントヘッドをより高精細にできる。
請求項５の発明によれば、本構成を有しない場合に比べ、画像形成においてより高精細な画像が形成できる。
請求項６の発明によれば、本構成を有しない場合に比べ、配線の断線を抑制しつつ、発光素子を高密度に配置した発光部品が製造できる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。
【図２】プリントヘッドの構成を示した断面図である。
【図３】発光装置の上面図である。
【図４】発光チップの構成、発光装置の信号発生回路の構成および回路基板上の配線構成を示した図である。
【図５】自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップの回路構成を説明する等価回路図である。
【図６】第１の実施の形態における発光チップの平面レイアウト図および断面図の一例である。
【図７】発光装置および発光チップの動作を説明するためのタイミングチャートである。
【図８】第１の実施の形態におけるアイランドを形成するためのフォトマスクにおいて、図６の第１アイランド、第２アイランドを形成するためのマスクパターンの一例を示す図である。
【図９】発光チップの製造方法を説明する図である。
【図１０】第２の実施の形態における発光チップの平面レイアウト図および断面図の一例である。
【発明を実施するための形態】
【０００９】
電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、帯電された感光体上に、画像情報を光記録手段により照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）などの発光素子を主走査方向に複数配列して発光素子アレイとしたＬＥＤプリントヘッド（ＬＰＨ：ＬＥＤ  Ｐｒｉｎｔ  Ｈｅａｄ）を用いた記録装置が採用されている。
このような発光素子アレイにおいて、形成する画像の高精細化に伴い、発光素子を高密度に配置することが求められている。
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
【００１０】
［第１の実施の形態］
（画像形成装置１）
図１は、第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備えている。
【００１１】
画像形成プロセス部１０は、予め定められた間隔を置いて並列に配置される４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋを備えている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備えている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。なお、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋをそれぞれ区別しないときは、画像形成ユニット１１と表記する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙２５に多重転写させるために、この記録用紙２５を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させる駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙２５に転写させる転写手段の一例としての転写ロール２３と、記録用紙２５にトナー像を定着させる定着器２４とを備えている。
【００１２】
この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光する露光手段の一例としてのプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。
【００１３】
各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙２５に、転写ロール２３に印加された転写電界により順次静電転写され、記録用紙２５上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙２５は、定着器２４まで搬送される。定着器２４に搬送された記録用紙２５上の合成トナー像は、定着器２４によって熱および圧力による定着処理を受けて記録用紙２５上に定着され、画像形成装置１から排出される。
【００１４】
（プリントヘッド１４）
図２は、プリントヘッド１４の構成の一例を示した断面図である。プリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（第１の実施の形態では、発光素子の一例としての発光サイリスタ）を備える光源部６３を備えた発光手段の一例としての発光装置６５、光源部６３から出射された光を感光体ドラム１２表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備えている。
発光装置６５は、前述した光源部６３に加え、光源部６３を駆動する信号発生回路１１０（後述の図３参照）などを搭載する回路基板６２を備えている。
【００１５】
ハウジング６１は、例えば金属で形成され、回路基板６２およびロッドレンズアレイ６４を支持し、光源部６３における発光素子の発光面がロッドレンズアレイ６４の焦点面となるように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向であって、後述する図３、図４（ｂ）のＸ方向）に沿って配置されている。
【００１６】
（発光装置６５）
図３は、発光装置６５の上面図である。
図３に例として示す発光装置６５では、光源部６３は、回路基板６２上に、４０個の発光部品の一例としての発光チップＣ１〜Ｃ４０を、主走査方向であるＸ方向に二列に千鳥に配列して構成されている。発光チップＣ１〜Ｃ４０の配列の詳細は後述する。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたものおよびその間の番号のものを含むことを意味する。例えば、発光チップＣ１〜Ｃ４０は、発光チップＣ１から番号順に発光チップＣ４０までを含む。
【００１７】
発光チップＣ１〜Ｃ４０のそれぞれの構成は同じであってよい。よって、発光チップＣ１〜Ｃ４０をそれぞれ区別しないときは、発光チップＣと呼ぶ。
なお、第１の実施の形態では、発光チップＣの数として、合計４０個を用いたが、これに限定されない。
【００１８】
発光装置６５は、光源部６３を駆動する信号発生回路１１０を搭載している。信号発生回路１１０は、例えば集積回路（ＩＣ）などで構成されている。なお、発光装置６５は信号発生回路１１０を搭載していなくともよい。このときは、信号発生回路１１０は、発光装置６５の外部に設けられ、発光チップＣ１〜Ｃ４０を制御する制御信号などを、ケーブルなどを介して発光装置６５に供給する。ここでは、発光装置６５は信号発生回路１１０を備えているとして説明する。
【００１９】
図４は、発光チップＣの構成、発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線（ライン）の構成を示した図である。図４（ａ）は発光チップＣの構成を示し、図４（ｂ）は発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線（ライン）の構成を示している。
【００２０】
はじめに、図４（ａ）に示す発光チップＣの構成を説明する。
発光チップＣは、表面形状が長方形の基板８０上に、長方形の一長辺に近い側に長辺に沿って（図４（ａ）のｘ方向に）列状に設けられた複数の発光素子（第１の実施の形態では発光サイリスタＬ１、Ｌ２、Ｌ３、…）から構成される発光部１０２を備えている。さらに、発光チップＣは、長辺方向の両端部に、各種の制御信号等を取り込むための複数の端子（φ１端子、φ２端子、φＩ端子、Ｖｇａ端子）を備えている。
これらの端子は、基板８０の一端部からφ１端子、Ｖｇａ端子の順に設けられ、基板８０の他端部からφＩ端子、φ２端子の順に設けられている。そして、発光部１０２は、Ｖｇａ端子とφ２端子との間に設けられている。さらに、基板８０の裏面にはＶｓｕｂ端子としての裏面電極８５（後述する図６参照）が設けられている。
端子（φ１端子、φ２端子、φＩ端子、Ｖｇａ端子）はボンディングパッドであって、ボンディングワイヤを介して、回路基板６２上の配線（ライン）に接続されている。
なお、端子（φ１端子、φ２端子、φＩ端子、Ｖｇａ端子）は、図４（ａ）に示した配列でなくともよく、順番が異なっていてもよい。
【００２１】
ここで、「列状」とは、図４（ａ）に示したように複数の発光素子がｘ方向に一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交するｙ方向に対して、互いに異なるずれ量を有して配置されている状態でもよい。例えば、発光素子の発光面３１１（後述する図６参照）を画素としたとき、それぞれの発光素子が、列方向であるｘ方向と直交するｙ方向に数画素分または数十画素分のずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、または複数の発光素子毎に、ジグザグに配置されていてもよい。
【００２２】
次に、図４（ｂ）により、発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線（ライン）の構成を説明する。
前述したように、発光装置６５の回路基板６２には、信号発生回路１１０および発光チップＣ１〜Ｃ４０が搭載され、信号発生回路１１０と発光チップＣ１〜Ｃ４０とを接続する配線（ライン）が設けられている。
【００２３】
まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、図１に示した画像出力制御部３０および画像処理部４０より、画像処理された画像データおよび各種の制御信号が入力される。信号発生回路１１０は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１〜Ｃ４０に、第１転送信号φ１、第２転送信号φ２を送信する転送信号発生部１２０を備えている。
そしてまた、信号発生回路１１０は、各種の制御信号に基づき、発光チップＣ１〜Ｃ４０に、点灯信号φＩ１〜φＩ４０をそれぞれ送信する点灯信号発生部１４０を備えている。なお、点灯信号φＩ１〜φＩ４０をそれぞれ区別しないときは点灯信号φＩと表記する。
さらにまた、信号発生回路１１０は、発光チップＣ１〜Ｃ４０に電位の基準となる基準電位Ｖｓｕｂを供給する基準電位供給部１６０、発光チップＣ１〜Ｃ４０の駆動のための電源電位Ｖｇａを供給する電源電位供給部１７０を備えている。
【００２４】
次に、発光チップＣ１〜Ｃ４０の配列について説明する。
奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…は、それぞれの基板８０の長辺方向に間隔を設けて一列に配列されている。偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…も、同様に配列されている。そして、奇数番号の発光チップＣ１、Ｃ３、Ｃ５、…と偶数番号の発光チップＣ２、Ｃ４、Ｃ６、…とは、発光チップＣにおける発光部１０２側の長辺が互いに向かい合うように、１８０°回転した状態で千鳥に配列されている。そして、発光チップＣは、発光チップＣ間においても発光素子が主走査方向（Ｘ方向）に発光チップＣ内の発光素子の間隔で並ぶように、位置が設定されている。
なお、図４（ｂ）では、発光チップＣ１〜Ｃ９を示す。そして、発光チップＣ１〜Ｃ９に、矢印で図４（ａ）に示した発光部１０２の発光素子の並び（第１の実施の形態では発光サイリスタＬ１、Ｌ２、Ｌ３、…の番号順）の方向を示している。
【００２５】
信号発生回路１１０と発光チップＣ１〜Ｃ４０とを接続する配線（ライン）について説明する。
回路基板６２には、基準電位Ｖｓｕｂを供給する電源ライン２００ａが設けられている。電源ライン２００ａは、発光チップＣの基板８０裏面に設けられたＶｓｕｂ端子である裏面電極８５（後述の図６参照）に設けられたＶｓｕｂ端子に接続されている。
そして、回路基板６２には、発光チップＣを駆動するための電源電位Ｖｇａを供給する電源ライン２００ｂが設けられている。電源ライン２００ｂは、発光チップＣに設けられたＶｇａ端子に接続されている。
【００２６】
回路基板６２には、信号発生回路１１０の転送信号発生部１２０から、発光チップＣに第１転送信号φ１を送信するための第１転送信号ライン２０１、第２転送信号φ２を送信する第２転送信号ライン２０２が設けられている。第１転送信号ライン２０１は、発光チップＣのφ１端子に、第２転送信号ライン２０２は、発光チップＣのφ２端子に接続されている。第１転送信号φ１、第２転送信号φ２は、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。
【００２７】
そしてまた、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０から、発光チップＣ１〜Ｃ４０のそれぞれに、点灯信号φＩ１〜φＩ４０を送信する点灯信号ライン２０４−１〜２０４−４０が設けられている。点灯信号ライン２０４−１〜２０４−４０は、それぞれ電流制限抵抗ＲＩを介して、発光チップＣ１〜Ｃ４０のそれぞれのφＩ端子に接続されている。
【００２８】
以上説明したように、回路基板６２上の発光チップＣ１〜Ｃ４０に、基準電位Ｖｓｕｂ、電源電位Ｖｇａが共通に供給される。第１転送信号φ１、第２転送信号φ２も、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。一方、点灯信号φＩ１〜φＩ４０は、発光チップＣ１〜Ｃ４０にそれぞれ個別に送信される。
なお、発光装置６５が、信号発生回路１１０を備えない場合には、電源ライン２００ａ、２００ｂ、第１転送信号ライン２０１、第２転送信号ライン２０２、点灯信号ライン２０４−１〜２０４−４０は、信号発生回路１１０の代わりに発光装置６５上に設けられたコネクタなどに接続される。そして、このコネクタなどに接続されるケーブルを介して、外部に設けられた信号発生回路１１０に接続される。
【００２９】
（発光チップＣの構成）
図５は、自己走査型発光素子アレイ（ＳＬＥＤ）が搭載された発光チップＣの回路構成を説明する等価回路図である。以下において説明する各素子は、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）を除き、発光チップＣ上のレイアウト（後述する図６参照）に基づいて配置されている。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子を、基板８０の外に引き出して示している。
ここでは、信号発生回路１１０との接続関係を含めて説明するために、発光チップＣ１を例として発光チップＣを説明する。そこで、図５においては、発光チップＣを発光チップＣ１（Ｃ）と表記する。他の発光チップＣ２〜Ｃ４０の構成は、発光チップＣ１と同じである。
【００３０】
発光チップＣ１（Ｃ）は、前述したように基板８０上に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…から構成される発光部１０２（図４（ａ）参照）を備えている。
そして、発光チップＣ１（Ｃ）は、発光部１０２と同様に列状に配列された転送サイリスタＴ１、Ｔ２、Ｔ３、…を備えている。
なお、図５では、発光チップＣ１（Ｃ）において、発光サイリスタＬ１〜Ｌ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。
【００３１】
また、発光チップＣ１（Ｃ）は、転送サイリスタＴ１、Ｔ２、Ｔ３、…をそれぞれ番号順に２つをペアにして、それぞれのペアの間に結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…を備えている。
さらに、発光チップＣ１（Ｃ）は、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…を備えている。
【００３２】
また、発光チップＣ１（Ｃ）は、１個のスタートダイオードＤｘ０を備えている。そして、後述する第１転送信号φ１が送信される第１転送信号線７２と第２転送信号φ２が送信される第２転送信号線７３とに過剰な電流が流れるのを防止するために、電流制限抵抗Ｒ１、Ｒ２を備えている。
【００３３】
発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタＴ１、Ｔ２、Ｔ３、…は、図５中において、左側から番号順に配列されている。さらに、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…も、図中左側から番号順に配列されている。
そして、発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタＴ１、Ｔ２、Ｔ３、…は、図５において上から、転送サイリスタＴ１、Ｔ２、Ｔ３、…、発光サイリスタＬ１、Ｌ２、Ｌ３、…の順に並べられている。
【００３４】
ここでは、発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタＴ１、Ｔ２、Ｔ３、…、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…をそれぞれ区別しないときは、発光サイリスタＬ、転送サイリスタＴ、結合ダイオードＤｘ、電源線抵抗Ｒｇｘと表記する。
【００３５】
発光サイリスタＬの数は、予め定められた個数とすればよい。第１の実施の形態では、発光サイリスタＬの数を例えば１２８個とする。すると、転送サイリスタＴの数も１２８個である。同様に、電源線抵抗Ｒｇｘの数も１２８個である。しかし、結合ダイオードＤｘの数は、転送サイリスタＴの数より１少ない１２７個である。
なお、転送サイリスタＴの数は、発光サイリスタＬの数より多くてもよい。
【００３６】
上記のサイリスタ（発光サイリスタＬ、転送サイリスタＴ）は、ゲート端子、アノード端子、カソード端子の３端子を有する半導体素子である。
【００３７】
転送サイリスタＴ、発光サイリスタＬのそれぞれのアノード端子は、発光チップＣ１（Ｃ）の基板８０に接続されている（アノードコモン）。
そして、これらのアノード端子は、基板８０裏面に設けられたＶｓｕｂ端子である裏面電極８５（後述の図６参照）を介して電源ライン２００ａ（図４（ｂ）参照）に接続されている。この電源ライン２００ａは、基準電位供給部１６０から基準電位Ｖｓｕｂが供給される。
【００３８】
転送サイリスタＴの配列に沿って、奇数番号（奇数番目）の転送サイリスタＴ１、Ｔ３、…のカソード端子は、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。φ１端子は、第１転送信号φ１を受信する。
一方、転送サイリスタＴの配列に沿って、偶数番号（偶数番目）の転送サイリスタＴ２、Ｔ４、…のカソード端子は、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。φ２端子は、第２転送信号φ２を受信する。
【００３９】
発光サイリスタＬ１、Ｌ２、Ｌ３、…のカソード端子は、点灯信号線７５に接続されている。点灯信号線７５は、φＩ端子に接続されている。発光チップＣ１のφＩ端子は、電流制限抵抗ＲＩを介して点灯信号ライン２０４−１に接続され、点灯信号発生部１４０から点灯信号φＩ１を受信する。なお、他の発光チップＣ２〜Ｃ４０のφＩ端子は、それぞれ電流制限抵抗ＲＩを介して点灯信号ライン２０４−２〜２０４−４０が接続され、点灯信号発生部１４０から点灯信号φＩ２〜φＩ４０を受信する。
【００４０】
転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…は、同じ番号の発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…に、１対１で接続されている。よって、ゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…とゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…とは、同じ番号のものが電気的に同電位になっている。よって、例えばゲート端子Ｇｔ１（Ｇｌ１）と表記することがある。
【００４１】
ここでも、ゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…、ゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…をそれぞれ区別しないときは、ゲート端子Ｇｔ、ゲート端子Ｇｌと表記する。そして、ゲート端子Ｇｔ（Ｇｌ）と表記することがある。
【００４２】
転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…を番号順に２個ずつペアとしたゲート端子Ｇｔ間に、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…がそれぞれ接続されている。すなわち、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…はそれぞれがゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…で順に挟まれるように直列接続されている。そして、結合ダイオードＤｘ１の向きは、ゲート端子Ｇｔ１からゲート端子Ｇｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤｘ２、Ｄｘ３、Ｄｘ４、…についても同様である。
【００４３】
転送サイリスタＴのゲート端子Ｇｔ（Ｇｌ）は、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇｘを介して、電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。
【００４４】
そして、転送サイリスタ列の一端側における転送サイリスタＴ１のゲート端子Ｇｔ１は、スタートダイオードＤｘ０のカソード端子に接続されている。一方、スタートダイオードＤｘ０のアノード端子は、第２転送信号線７３に接続されている。
【００４５】
図５において、発光チップＣ１（Ｃ）の転送サイリスタＴ、結合ダイオードＤｘ、電源線抵抗Ｒｇｘ、スタートダイオードＤｘ０、電流制限抵抗Ｒ１、Ｒ２を備える部分を転送部１０１と表記する。前述したように、発光サイリスタＬを備える部分が発光部１０２に該当する。
【００４６】
図６は、第１の実施の形態における発光チップＣの平面レイアウト図および断面図の一例である。ここでは、発光チップＣと信号発生回路１１０との接続関係を示さないので、発光チップＣ１を例とすることを要しない。よって、発光チップＣと表記する。
図６（ａ）は、発光チップＣの平面レイアウト図であって、発光サイリスタＬ１〜Ｌ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。なお、端子（φ１端子、φ２端子、Ｖｇａ端子、φＩ端子）の位置は、図４（ａ）と異なるが、説明の便宜上、図中左端部に示している。そして、基板８０の裏面に設けられたＶｓｕｂ端子は、基板８０の外に引き出して示している。図４（ａ）に対応させて端子を設けるとすると、φ２端子、φＩ端子、電流制限抵抗Ｒ２は、図６（ａ）において基板８０の右端部に設けられる。また、スタートダイオードＤｘ０は基板８０の右端部に設けられてもよい。
図６（ｂ）は、図６（ａ）に示したＶＩＢ−ＶＩＢ線での断面図である。よって、図６（ｂ）の断面図には、図中下より発光サイリスタＬ１、転送サイリスタＴ１、結合ダイオードＤｘ１、電源線抵抗Ｒｇｘ１の断面が示されている。なお、図６（ａ）および（ｂ）の図中には、主要な素子や端子を名前により表記している。
【００４７】
発光チップＣは、図６（ｂ）に示すように、導電型がｐ型の基板８０上に、ｐ型の第１半導体層８１、導電型がｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が順に積層され、少なくともｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が相互に分離溝にて分離された複数の島（アイランド）（後述する第１アイランド３０１〜第５アイランド３０５など）から構成されている。
ｐ型の第１半導体層８１は、分離されていてもされていなくともよい。図６（ｂ）では、ｐ型の第１半導体層８１は、厚さ方向に対して一部が除去されている。また、ｐ型の第１半導体層８１が基板８０を兼ねてもよい。
【００４８】
なお、複数のアイランドの一部のアイランドでは、ｎ型の第４半導体層８４が部分的に除去されている（例えば、後述する第１アイランド３０１）。複数のアイランドの他のアイランドでは、ｎ型の第４半導体層８４が除去されている（例えば、後述する第２アイランド３０２）。
【００４９】
さらに、発光チップＣは、ｐ型の第３半導体層８３にオーミック接続するｐ型オーミック電極（後述するｐ型オーミック電極３３１など）およびｎ型の第４半導体層８４にオーミック接続するｐｎ型オーミック電極（後述するｎ型オーミック電極３２１など）を備えている。なお、ｐ型の第３半導体層８３にオーミック接続する材料の一例は亜鉛（Ｚｎ）を含む金（Ａｕ）（以下ではＡｕＺｎと表記する。）であり、ｎ型の第４半導体層８４にオーミック接続する材料の一例はゲルマニウム（Ｇｅ）を含む金（Ａｕ）（以下ではＡｕＧｅと表記する。）である。
【００５０】
そして、発光チップＣには、図６（ｂ）に示すように、これらのアイランドの表面および側面を覆うように絶縁層８６が設けられている。そして、これらのアイランドと電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５などの配線とが、絶縁層８６に設けられたスルーホール（図６（ａ）では○で示す。）を介して接続されている。以下の説明では、絶縁層８６およびスルーホールについての説明を省略する。
【００５１】
まず、図６（ａ）、（ｂ）を参照して、第１アイランド３０１〜第５アイランド３０５の構成を説明する。
第１アイランド３０１は、表面形状が長方形であって、発光サイリスタＬ１、転送サイリスタＴ１、結合ダイオードＤｘ１が設けられている。
発光サイリスタＬ１は、ｐ型の基板８０上に設けられたｐ型の第１半導体層８１をアノード端子、ｎ型の第４半導体層８４上に設けられたｎ型オーミック電極３２１をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に設けられたｐ型オーミック電極３３１をゲート端子Ｇｌ１（図６（ａ）ではＧｔ１（Ｇｌ１））とする。
【００５２】
発光サイリスタＬは、主にｎ型の第２半導体層８２とｐ型の第３半導体層８３との界面で発光する。ここでは、カソードとして働くｎ型の第４半導体層８４から光を取り出すため、発光サイリスタＬのｎ型の第４半導体層８４表面を発光面３１１と表記する。
そして、発光面３１１の平面形状は正方形であるとし、ｎ型オーミック電極３２１が発光面３１１の中央に設けられているとする。
【００５３】
転送サイリスタＴ１は、ｐ型の基板８０上に設けられたｐ型の第１半導体層８１をアノード端子、ｎ型の第４半導体層８４の領域３１２上に設けられたｎ型オーミック電極３２２をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に設けられたｐ型オーミック電極３３１をゲート端子Ｇｔ１（図６（ａ）ではＧｔ１（Ｇｌ１））とする。
同様に、結合ダイオードＤｘ１は、ｎ型の第４半導体層８４の領域３１３上に設けられたｎ型オーミック電極３２３をカソード端子、ｐ型の第３半導体層８３上に設けられたｐ型オーミック電極３３１をアノード端子とする。ｐ型オーミック電極３３１は、結合ダイオードＤｘ１のアノード端子、転送サイリスタＴ１のゲート端子Ｇｔ１および発光サイリスタＬ１のゲート端子Ｇｌ１である。
【００５４】
第２アイランド３０２は、表面形状が長方形であって、電源線抵抗Ｒｇｘ１が設けられている。電源線抵抗Ｒｇｘ１は、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に設けられたｐ型オーミック電極３３２とｐ型オーミック電極３３３との間のｐ型の第３半導体層８３を抵抗とする。
【００５５】
第３アイランド３０３は、表面形状が長方形であって、スタートダイオードＤｘ０が設けられている。スタートダイオードＤｘ０は、ｎ型の第４半導体層８４の領域３１４上に設けられたｎ型オーミック電極３２４をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に設けられたｐ型オーミック電極３３４をアノード端子とする。
【００５６】
第４アイランド３０４および第５アイランド３０５は、表面形状が第２アイランド３０２と同様に長方形であって、第４アイランド３０４には電流制限抵抗Ｒ１が、第５アイランド３０５には電流制限抵抗Ｒ２が設けられている。電流制限抵抗Ｒ１、電流制限抵抗Ｒ２は、第２アイランド３０２に設けられた電源線抵抗Ｒｇｘ１と同様に、それぞれが２個のｐ型オーミック電極（符号なし）間のｐ型の第３半導体層８３を抵抗とする。
【００５７】
そして、図６（ｂ）に示すように、基板８０の裏面にはＶｓｕｂ端子となる裏面電極８５が設けられている。
なお、発光チップＣには、第１アイランド３０１、第２アイランド３０２と同様なアイランドが、並列するように複数形成されている。これらのアイランドには、発光サイリスタＬ２、Ｌ３、Ｌ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…、結合ダイオードＤｘ２、Ｄｘ３、Ｄｘ４，…、電源線抵抗Ｒｇｘ２、Ｒｇｘ３、Ｒｇｘ４、…等が、第１アイランド３０１、第２アイランド３０２と同様に設けられている。
【００５８】
次に、図６（ａ）を参照して、第１アイランド３０１〜第５アイランド３０５に設けた各素子間の接続関係を説明する。
点灯信号線７５は幹部７５ａと複数の枝部７５ｂとを備え、幹部７５ａは発光サイリスタＬの列方向であるｘ方向に延びるように設けられている。枝部７５ｂは幹部７５ａから−ｙ方向に枝分かれして、第１アイランド３０１に設けられた発光サイリスタＬ１のカソード端子であるｎ型オーミック電極３２１と接続されている。他の発光サイリスタＬのカソード端子も同様である。そして、点灯信号線７５はφＩ端子に接続されている。
【００５９】
第１転送信号線７２は、第１アイランド３０１に設けられた転送サイリスタＴ１のカソード端子であるｎ型オーミック電極３２２に接続されている。第１アイランド３０１と同様なアイランドに設けられた他の奇数番号の転送サイリスタＴのカソード端子も第１転送信号線７２に接続されている。第１転送信号線７２は、第４アイランド３０４に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
一方、第２転送信号線７３は、符号を付さないアイランドに設けられた偶数番号の転送サイリスタＴのカソード端子であるｎ型オーミック電極（符号なし）に接続されている。第２転送信号線７３は、第５アイランド３０５に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。
【００６０】
電源線７１は、第２アイランド３０２に設けられた電源線抵抗Ｒｇｘ１の一方の端子であるｐ型オーミック電極３３３に接続されている。他の電源線抵抗Ｒｇｘの一方の端子も電源線７１に接続されている。電源線７１はＶｇａ端子に接続されている。
【００６１】
そして、ｐ型オーミック電極３３１（ゲート端子Ｇｔ１（Ｇｌ１））は、第２アイランド３０２に設けられたｐ型オーミック電極３３２（電源線抵抗Ｒｇｘ１の他方の端子）に接続配線７６で接続されている。
第１アイランド３０１に設けられたｎ型オーミック電極３２３（結合ダイオードＤｘ１のカソード端子）は、隣接して設けられた転送サイリスタＴ２のゲート端子Ｇｔ２（Ｇｌ２）であるｐ型オーミック電極（符号なし）に接続配線７７で接続されている。
ここでは説明を省略するが、他の発光サイリスタＬ、転送サイリスタＴ、結合ダイオードＤｘ等についても同様である。
【００６２】
第１アイランド３０１のｐ型オーミック電極３３１（ゲート端子Ｇｔ１（Ｇｌ１））は、第３アイランド３０３に設けられたｎ型オーミック電極３２４（スタートダイオードＤｘ０のカソード端子）に接続配線７８で接続されている。ｐ型オーミック電極３３４（スタートダイオードＤｘ０のアノード端子）は、第２転送信号線７３に接続されている。
このようにして、発光チップＣが構成される。
【００６３】
以上説明したように、電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５、接続配線７６、７７、７８などの配線は、アイランド間を接続するように設けられている。特に、電源線７１、第１転送信号線７２、第２転送信号線７３、点灯信号線７５などは、発光チップＣの長手方向（図６（ａ）に示すｘ方向）に沿って、発光チップＣの一端部から他端部までつながって設けられている。
なお、転送サイリスタＴ、結合ダイオードＤｘ、電源線抵抗Ｒｇｘ、スタートダイオードＤｘ０、電流制限抵抗Ｒ１、Ｒ２は、駆動素子の一例であり、電源線７１、第１転送信号線７２、第２転送信号線７３、接続配線７６、７７、７８は、駆動信号線の一例である。
【００６４】
ここで、アイランドの断面構造と配線とについて説明する。
前述したように、アイランドは、ｐ型の基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が順に積層され、少なくともｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が相互に分離されて構成されている。すなわち、アイランド間には、少なくともｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４の厚さに相当する深さの分離溝（トレンチ）が存在する。この分離溝の深さは、例えば２μｍである。
よって、上記の配線は、１のアイランド上から、この分離溝の底部を経由して、隣接するアイランド上へと設けられることになる。
【００６５】
配線は、真空蒸着、スパッタリングなどの手法により、スルーホールを設けた絶縁層８６上にアルミニウム、金などの金属膜が堆積されたのち、フォトリソグラフィおよびエッチングなどの手法により加工されて形成される。
真空蒸着、スパッタリングなどの手法においては、溶融した金属またはターゲットから飛び出した金属粒子が、絶縁層８６上に飛来して堆積する。ここで、溶融した金属またはターゲットから飛び出した金属粒子は一方向から飛来するのではなく、真空蒸着、スパッタリングなどの装置によって設定される角度分布を持って飛来する。
【００６６】
また、フォトリソグラフィとは、加工したい材料（基板、膜など）の表面に塗布した光感光性の有機材料であるフォトレジストを、紫外光など波長が短い光で露光してフォトレジストのパターン（レジストパターン）を形成する技術である。そして、エッチングとは、レジストパターンで覆われていない材料を、その材料を除去する液またはガスにより除去する技術である。これらにより、材料（基板、膜など）が、予め定められた形状に加工される。
【００６７】
ところで、より高精細な画像の形成（高精細化）には、発光サイリスタＬを配列するピッチをより細かく（小さく）して、高密度に配列することが求められる。発光サイリスタＬの光量は発光面３１１の面積によって決まる。よって、光量を低下させないためには、アイランド間の分離溝の幅をより狭く（小さく）して、発光面３１１の面積を大きくすることが好ましい。
【００６８】
しかし、アイランド間の分離溝の幅が狭くなると、分離溝の幅に対する深さの比（アスペクト比）が大きくなってしまう。特に、この分離溝の深さは、例えば２μｍと大きいため、分離溝の幅を狭くするとアスペクト比が大きくなる。
そして、分離溝のアスペクト比が大きくなると、分離溝内、特に分離溝の側面や底部に金属粒子が飛来しにくくなり、分離溝内において金属膜の厚さが薄くなったり、連続した膜として形成されなかったりする。この結果、配線の抵抗が高くなったり、断線したりして歩留まりが低下する。これは、真空蒸着、スパッタリングなどの手法において、分離溝に対して斜め方向から飛来する金属粒子が、分離溝を取り巻くアイランドの側面（側壁）に遮られて、分離溝内に到達しにくくなるためである（シャドー効果）。
【００６９】
そこで、配線の幅を広くして、配線抵抗の増加を幅の拡大により抑制したり、断線の確率を下げるようにしたりすることが行われる。
しかし、配線の幅を広くすると、発光チップＣにおける配線の幅方向の長さ、すなわち発光チップＣの幅（図６に示すｙ方向の長さ）が大きくなってしまう。このため、ウエハ当たりの発光チップＣの数が減って、発光チップＣのコストが上昇する。
【００７０】
一方、分離溝の側面をテーパ（傾斜）状、すなわちアイランドの断面の形状を台形にすることが行われる。分離溝の側面をテーパ状にすると、真空蒸着、スパッタリングなどの手法において、分離溝に対して斜め方向から飛来する金属粒子であっても、分離溝内に到達しやすくなる。これにより、配線抵抗の増加が抑制されるとともに、断線が発生する確率が下がって歩留まりが向上する。
しかし、分離溝の側面をテーパ状にすると、テーパ状の部分は素子として使用することができない。よって、発光面３１１とアイランド（第１アイランド３０１）の端部との間の距離はテーパ状の部分を考慮して設定される。
このため、高精細化のために発光サイリスタＬを配列するピッチを小さくしようとすると、発光面３１１の面積も小さくせざるを得ない。すると、発光サイリスタＬの光量が低下してしまう。一方、発光面３１１の面積を維持しようとすると、発光サイリスタＬを配列するピッチを小さくできず、高精細化できない。
【００７１】
そこで、第１の実施の形態では、アイランドの配線が交差する部分については、側面をテーパ（傾斜）状にし、配線が交差しない部分については、側面をテーパ状にしないようにしている。なお、テーパ状としない側面が第１の側面の一例であり、テーパ状の側面が第１の側面より傾斜角が小さい第２の側面の一例である。なお、傾斜角は、基板の表面を基準とした側面の傾きである。
【００７２】
例えば、図６（ａ）、（ｂ）に示すように、第１アイランド３０１において、転送サイリスタＴ１、結合ダイオードＤｘ１が設けられた部分については、テーパ状とした側面３０１ｂ（図６（ｂ）に示すように、傾斜角β）に第１転送信号線７２、第２転送信号線７３、接続配線７６、７７、７８が交差するようにしている。一方、発光サイリスタＬ１が設けられた部分（発光面３１１に隣接する部分）については、配線が交差しないので、テーパ状としない側面３０１ａ（図６（ｂ）に示すように、傾斜角α）としている。傾斜角βは、傾斜角αより小さい。
【００７３】
そして、他のアイランド（第２アイランド３０２、第３アイランド３０３、第４アイランド３０４、第５アイランド３０５および符号を付さないアイランド）においても同様である。すなわち、配線が交差するアイランドの部分はテーパ状の側面とし、配線が交差しない部分はテーパ状としない側面としている。
【００７４】
なお、発光サイリスタＬでは、発光面３１１の面積が大きいほど、発光量が大きくなる。一方、後述するように、転送サイリスタＴ、結合ダイオードＤｘは、発光サイリスタＬのゲート端子Ｇｌの電位を設定できればよく、発光サイリスタＬより小さい面積とできる（図６（ａ）参照）。よって、第１アイランド３０１において、転送サイリスタＴ、結合ダイオードＤｘが形成される面積が小さくてもよい。
【００７５】
このようにすることで、アイランドの側面をテーパ（傾斜）状にする場合に比べ、発光サイリスタＬの発光面３１１とアイランド（第１アイランド３０１）の端部との間の距離を小さくすることができ、発光面３１１の面積が小さくなることが抑制される。
よって、高精細化のために、発光サイリスタＬを配列するピッチを小さくして高密度に配列しても、発光サイリスタＬの発光面３１１の面積が小さくなることが抑制されるとともに、配線抵抗の増加および断線が発生する確率が大きくなることが抑制される。
【００７６】
ここでテーパ状とは、アイランドの断面において、基板側の辺が基板と反対側の辺より長く、基板側の辺の一方の端部と反対側の辺の対向する端部とを結んだ直線が基板に対して傾斜していることをいう。このとき、側面が結んだ直線と一致してもよく、内側または外側のいずれかの側に凸状となっていてもよい。また、凹凸があってもよい。基板側の辺の他方の端部と反対側の辺の対向する端部との関係も同様であってよい。すなわち、配線を形成する金属粒子の分離溝内への堆積が、アイランドの側面によって妨げられることが抑制される形状であればよい。
そして、テーパ状でないとは、テーパ状である側面（例えば、図６（ｂ）のβ）より、側面の傾斜角が急峻（例えば、図６（ｂ）のα）であることをいう。
例えば、分離溝の深さが２μｍ且つ分離溝の幅が２μｍであるとき、傾斜角βは７０°以下であればよい。
【００７７】
（発光装置６５の動作）
次に、発光装置６５の動作について説明する。
前述したように、発光装置６５は発光チップＣ１〜Ｃ４０を備えている（図３、４参照）。
図４に示したように、基準電位Ｖｓｕｂ、電源電位Ｖｇａは、回路基板６２上のすべての発光チップＣ１〜Ｃ４０に共通に供給される。同様に、第１転送信号φ１、第２転送信号φ２は、発光チップＣ１〜Ｃ４０に共通（並列）に送信される。
一方、点灯信号φＩ１〜φＩ４０は、発光チップＣ１〜Ｃ４０のそれぞれに個別に送信される。点灯信号φＩ１〜φＩ４０は、画像データに基づいて、各発光チップＣ１〜Ｃ４０の発光サイリスタＬを点灯または非点灯に設定する信号である。よって、点灯信号φＩ１〜φＩ４０は、画像データによって相互に波形が異なる。しかし、点灯信号φＩ１〜φＩ４０は、同じタイミングで並列に送信される。
発光チップＣ１〜Ｃ４０は並列に駆動されるので、発光チップＣ１の動作を説明すれば足りる。
【００７８】
＜サイリスタ＞
発光チップＣ１の動作を説明する前に、サイリスタ（転送サイリスタＴ、発光サイリスタＬ）の基本的な動作を説明する。サイリスタは、前述したように、アノード端子、カソード端子、ゲート端子の３端子を有する半導体素子である。
以下では、一例として、Ｖｓｕｂ端子である裏面電極８５（図５、図６参照）に供給される基準電位Ｖｓｕｂをハイレベルの電位（以下では「Ｈ」と表記する。）として０Ｖ、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位（以下では「Ｌ」と表記する。）として−３．３Ｖとして説明する。
第１の実施の形態では、発光装置６５は負の電位で駆動される。
【００７９】
サイリスタのアノード端子であるｐ型の第１半導体層８１はｐ型の基板８０と同電位であるので、サイリスタのアノード端子は裏面電極８５に供給される基準電位Ｖｓｕｂ（「Ｈ」（０Ｖ））になっている。
サイリスタは、図６に示したように、ＧａＡｓ、ＧａＡｌＡｓなどによるｐ型半導体層（ｐ型の第１半導体層８１、ｐ型の第３半導体層８３）、ｎ型半導体層（ｎ型の第２半導体層８２、ｎ型の第４半導体層８４）をｐ型の基板８０上に積層して構成される。ここでは、ｐ型半導体層とｎ型半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを一例として１．５Ｖとして説明する。
【００８０】
アノード端子とカソード端子との間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の電位）がカソード端子に印加されるとオン状態に移行（ターンオン）する。ここで、サイリスタのしきい電圧は、ゲート端子の電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。よって、ゲート端子の電位が０Ｖであると、サイリスタのしきい電圧は−１．５Ｖとなる。すなわち、−１．５Ｖより低い電位（絶対値が大きい負の電位）がカソード端子に印加されると、サイリスタはターンオンする。サイリスタは、ターンオンすると、アノード端子とカソード端子との間に電流が流れた状態（オン状態）になる。
【００８１】
オン状態のサイリスタのゲート端子の電位は、アノード端子の電位に近い電位になる。ここでは、アノード端子を基準電位Ｖｓｕｂ（０Ｖ（「Ｈ」））に設定しているので、ゲート端子の電位は０Ｖ（「Ｈ」）になるとする。また、オン状態のサイリスタのカソード端子は、アノード端子の電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位となる。ここでは、アノード端子を基準電位Ｖｓｕｂ（０Ｖ（「Ｈ」））に設定しているので、オン状態のサイリスタのカソード端子の電位は−１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。なお、カソード端子の電位は、オン状態のサイリスタに電流を供給する電源との関係で設定される。
【００８２】
サイリスタは、一度ターンオンすると、カソード端子の電位が、オン状態を維持するために必要な電位（上記の−１．５Ｖに近い電位）より高い電位（絶対値が小さい負の電位、０Ｖまたは正の電位）が印加されると、オフ状態に移行（ターンオフ）する。例えば、カソード端子が「Ｈ」（０Ｖ）になると、オン状態を維持するために必要な電位より高い電位であるとともに、カソード端子の電位とアノード端子の電位とが同じになるので、サイリスタはターンオフする。
一方、オン状態のサイリスタのカソード端子に、オン状態を維持するために必要な電位より低い電位（絶対値が大きい負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、サイリスタはオン状態を維持する。
そして、発光サイリスタＬは、ターンオンすると点灯（発光）し、ターンオフすると消灯（非点灯）する。オン状態の発光サイリスタＬの発光量は、発光面３１１の面積およびカソード端子とアノード端子との間に流す電流によって決まる。
【００８３】
＜タイミングチャート＞
図７は、発光装置６５および発光チップＣの動作を説明するためのタイミングチャートである。
図７では、発光チップＣ１の発光サイリスタＬ１〜Ｌ５の５個の発光サイリスタＬの点灯または非点灯を制御（点灯制御と表記する。）する部分のタイミングチャートを示している。前述したように、他の発光チップＣ２〜Ｃ４０は、発光チップＣ１と並行して動作するため、発光チップＣ１の動作を説明すれば足りる。
なお、図７では、発光チップＣ１の発光サイリスタＬ１、Ｌ２、Ｌ３、Ｌ５を点灯させ、発光サイリスタＬ４を消灯（非点灯）としている。
【００８４】
図７において、時刻ａから時刻ｋへとアルファベット順に時刻が経過するとする。発光サイリスタＬ１は、時刻ｂから時刻ｅの期間Ｔ（１）において、発光サイリスタＬ２は、時刻ｅから時刻ｉの期間Ｔ（２）において、発光サイリスタＬ３は、時刻ｉから時刻ｊの期間Ｔ（３）において、発光サイリスタＬ４は、時刻ｊから時刻ｋの期間Ｔ（４）において点灯または非点灯の制御（点灯制御）がされる。以下、同様にして番号が５以上の発光サイリスタＬが点灯制御される。
【００８５】
第１転送信号φ１、第２転送信号φ２、点灯信号φＩ１の波形について説明する。なお、時刻ａから時刻ｂまでの期間は、発光チップＣ１（発光チップＣ２〜Ｃ４０も同じ。）が動作を開始する期間である。この期間の信号については、動作の説明において説明する。
【００８６】
φ１端子（図５、図６参照）に送信される第１転送信号φ１およびφ２端子（図５、図６参照）に送信される第２転送信号φ２は、「Ｈ」と「Ｌ」との２つの電位を有する信号である。そして、第１転送信号φ１および第２転送信号φ２は、連続する２つの期間Ｔ（例えば、期間Ｔ（１）と期間Ｔ（２））を単位として波形が繰り返される。
【００８７】
第１転送信号φ１は、期間Ｔ（１）の開始時刻ｂで「Ｈ」から「Ｌ」に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて、「Ｈ」から「Ｌ」に移行する。
第２転送信号φ２は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」であって、時刻ｅで「Ｈ」から「Ｌ」に移行する。そして、期間Ｔ（２）の終了時刻ｉにおいて「Ｌ」を維持している。
第１転送信号φ１と第２転送信号φ２とを比較すると、第２転送信号φ２は、第１転送信号φ１を時間軸上で期間Ｔ後ろにずらしたものに当たる。第１転送信号φ１は、期間Ｔ（１）および期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。一方、第２転送信号φ２は、期間Ｔ（１）において、破線で示す波形および期間Ｔ（２）での波形が、期間Ｔ（３）以降において繰り返す。第２転送信号φ２の期間Ｔ（１）の波形が期間Ｔ（３）以降と異なるのは、期間Ｔ（１）は発光装置６５が動作を開始する期間であるためである。
【００８８】
第１転送信号φ１と第２転送信号φ２との一組の転送信号は、後述するように、図５、図６に示した転送サイリスタＴを番号順にオン状態を伝播させることにより、オン状態の転送サイリスタＴと同じ番号の発光サイリスタＬを、点灯または非点灯の制御（点灯制御）の対象として指定する。
【００８９】
次に、発光チップＣ１のφＩ端子に送信される点灯信号φＩ１について説明する。なお、他の発光チップＣ２〜Ｃ４０には、それぞれ点灯信号φＩ２〜φＩ４０が送信される。点灯信号φＩ１は、「Ｈ」と「Ｌ」との２つの電位を有する信号である。
【００９０】
ここでは、発光チップＣ１の発光サイリスタＬ１に対する点灯制御の期間Ｔ（１）において、点灯信号φＩ１を説明する。なお、発光サイリスタＬ１は点灯させるとしている。
点灯信号φＩ１は、期間Ｔ（１）の開始時刻ｂにおいて「Ｈ」であって、時刻ｃで「Ｈ」から「Ｌ」に移行する。そして、時刻ｄで「Ｌ」から「Ｈ」に移行し、期間Ｔ（１）の終了時刻ｅにおいて「Ｈ」を維持している。
【００９１】
では、図４、図５を参照しつつ、図７に示したタイミングチャートにしたがって、発光装置６５および発光チップＣ１の動作を説明する。なお、以下では、発光サイリスタＬ１およびＬ２を点灯制御する期間Ｔ（１）およびＴ（２）について説明する。
（１）時刻ａ
＜発光装置６５＞
時刻ａにおいて、発光装置６５の信号発生回路１１０の基準電位供給部１６０は、基準電位Ｖｓｕｂを「Ｈ」（０Ｖ）に設定する。電源電位供給部１７０は、電源電位Ｖｇａを「Ｌ」（−３．３Ｖ）に設定する。すると、発光装置６５の回路基板６２上の電源ライン２００ａは基準電位Ｖｓｕｂの「Ｈ」（０Ｖ）になり、発光チップＣ１〜Ｃ４０のそれぞれのＶｓｕｂ端子は「Ｈ」になる。同様に、電源ライン２００ｂは電源電位Ｖｇａの「Ｌ」（−３．３Ｖ）になり、発光チップＣ１〜Ｃ４０のそれぞれのＶｇａ端子は「Ｌ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれの電源線７１は「Ｌ」になる（図５参照）。
【００９２】
そして、信号発生回路１１０の転送信号発生部１２０は第１転送信号φ１、第２転送信号φ２をそれぞれ「Ｈ」に設定する。すると、第１転送信号ライン２０１および第２転送信号ライン２０２が「Ｈ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれのφ１端子およびφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３も「Ｈ」になる（図５参照）。
【００９３】
さらに、信号発生回路１１０の点灯信号発生部１４０は、点灯信号φＩ１〜φＩ４０をそれぞれ「Ｈ」に設定する。すると、点灯信号ライン２０４−１〜２０４−４０が「Ｈ」になる（図４参照）。これにより、発光チップＣ１〜Ｃ４０のそれぞれのφＩ端子が、電流制限抵抗ＲＩを介して「Ｈ」になり、φＩ端子に接続された点灯信号線７５も「Ｈ」になる（図５参照）。
【００９４】
＜発光チップＣ１＞
転送サイリスタＴ、発光サイリスタＬのアノード端子はＶｓｕｂ端子に接続されているので、「Ｈ」（０Ｖ）に設定される。
【００９５】
奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソード端子は、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソード端子は、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴは、アノード端子およびカソード端子がともに「Ｈ」であるためオフ状態にある。
【００９６】
発光サイリスタＬのカソード端子は、「Ｈ」の点灯信号線７５に接続されている。よって、発光サイリスタＬも、アノード端子およびカソード端子がともに「Ｈ」であるためオフ状態にある。
【００９７】
図５中の転送サイリスタ列の一端のゲート端子Ｇｔ１は、前述したように、スタートダイオードＤｘ０のカソード端子に接続されている。ゲート端子Ｇｔ１は、電源線抵抗Ｒｇｘ１を介して、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））の電源線７１に接続されている。そして、スタートダイオードＤｘ０のアノード端子は第２転送信号線７３に接続され、電流制限抵抗Ｒ２を介して、「Ｈ」（０Ｖ）のφ２端子に接続されている。よって、スタートダイオードＤｘ０は順バイアスであり、スタートダイオードＤｘ０のカソード端子（ゲート端子Ｇｔ１（Ｇｌ１））は、スタートダイオードＤｘ０のアノード端子の電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値（−１．５Ｖ）になる。また、ゲート端子Ｇｔ１が−１．５Ｖになると、結合ダイオードＤｘ１は、アノード端子（ゲート端子Ｇｔ１）が−１．５Ｖで、カソード端子が電源線抵抗Ｒｇｘ２を介して電源線７１（「Ｌ」（−３．３Ｖ））に接続されているので、順バイアスになる。よって、ゲート端子Ｇｔ２の電位は、ゲート端子Ｇｔ１の電位（−１．５Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた−３Ｖになる。しかし、３以上の番号のゲート端子Ｇｔには、スタートダイオードＤｘ０のアノード端子が「Ｈ」（０Ｖ）であることの影響は及ばず、これらのゲート端子Ｇｔの電位は、電源線７１の電位である「Ｌ」（−３．３Ｖ）になっている。
なお、前述したように、ゲート端子Ｇｔはゲート端子Ｇｌに接続されているので、ゲート端子Ｇｌの電位は、ゲート端子Ｇｔの電位と同じである。よって、転送サイリスタＴ、発光サイリスタＬのしきい電圧は、ゲート端子Ｇｔ（Ｇｌ）の電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値となる。すなわち、転送サイリスタＴ１、発光サイリスタＬ１のしきい電圧は−３Ｖ、転送サイリスタＴ２、発光サイリスタＬ２のしきい電圧は−４．５Ｖ、番号が３以上の転送サイリスタＴ、発光サイリスタＬのしきい電圧は−４．８Ｖとなっている。
【００９８】
（２）時刻ｂ
図７に示す時刻ｂにおいて、第１転送信号φ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。これにより発光装置６５および発光チップＣ１が動作を開始する。以下では、発光チップＣ１の動作を説明する。
第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、φ１端子および電流制限抵抗Ｒ１を介して、第１転送信号線７２の電位が、「Ｈ」から「Ｌ」に移行する。すると、しきい電圧が−３Ｖである転送サイリスタＴ１がターンオンする。
転送サイリスタＴ１がターンオンすることで、第１転送信号線７２の電位は、アノード端子の電位（「Ｈ」（０Ｖ））からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。
【００９９】
転送サイリスタＴ１がターンオンすると、ゲート端子Ｇｔ１（Ｇｌ１）の電位は、転送サイリスタＴ１のアノード端子の電位である「Ｈ」（０Ｖ）になる。そして、ゲート端子Ｇｔ２（Ｇｌ２）の電位が−１．５Ｖ、ゲート端子Ｇｔ３（Ｇｌ３）の電位が−３Ｖ、番号が４以上のゲート端子Ｇｔ（Ｇｌ）の電位が「Ｌ」（−３．３Ｖ）になる。
これにより、発光サイリスタＬ１のしきい電圧が−１．５Ｖ、転送サイリスタＴ２、発光サイリスタＬ２のしきい電圧が−３Ｖ、転送サイリスタＴ３、発光サイリスタＬ３のしきい電圧が−４．５Ｖ、番号が４以上の転送サイリスタＴ、発光サイリスタＬのしきい電圧が−４．８Ｖになる。
【０１００】
（３）時刻ｃ
時刻ｃにおいて、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行する。
すると、電流制限抵抗ＲＩおよびφＩ端子を介して、点灯信号線７５が「Ｈ」から「Ｌ」に移行する。すると、しきい電圧が−１．５Ｖである発光サイリスタＬ１がターンオンして、点灯（発光）する。これにより、点灯信号線７５の電位が−１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）になる。
【０１０１】
（４）時刻ｄ
時刻ｄにおいて、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行する。
すると、電流制限抵抗ＲＩおよびφＩ端子を介して、点灯信号線７５の電位が「Ｌ」から「Ｈ」に移行する。すると、発光サイリスタＬ１は、アノード端子とカソード端子とがともに「Ｈ」になるのでターンオフして消灯（非点灯）する。発光サイリスタＬ１の点灯期間は、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行した時刻ｃから、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行する時刻ｄまでの、点灯信号φＩ１が「Ｌ」である期間となる。
【０１０２】
（５）時刻ｅ
時刻ｅにおいて、第２転送信号φ２が「Ｈ」から「Ｌ」に移行する。ここで、発光サイリスタＬ１を点灯制御する期間Ｔ（１）が終了し、発光サイリスタＬ２を点灯制御する期間Ｔ（２）が開始する。
第２転送信号φ２が「Ｈ」から「Ｌ」に移行すると、φ２端子を介して第２転送信号線７３の電位が「Ｈ」から「Ｌ」に移行する。前述したように、転送サイリスタＴ２は、しきい電圧が−３Ｖになっているので、ターンオンする。これにより、ゲート端子Ｇｔ２（Ｇｌ２）の電位が「Ｈ」（０Ｖ）、ゲート端子Ｇｔ３（Ｇｌ３）の電位が−１．５Ｖ「Ｈ」（０Ｖ）、ゲート端子Ｇｔ４（Ｇｌ４）の電位が−３Ｖになる。そして、番号が５以上のゲート端子Ｇｔ（Ｇｌ）の電位が−３．３Ｖになる。
【０１０３】
（６）時刻ｆ
時刻ｆにおいて、第１転送信号φ１が「Ｌ」から「Ｈ」に移行する。
すると、φ１端子を介して第１転送信号線７２の電位が「Ｌ」から「Ｈ」に移行する。すると、オン状態の転送サイリスタＴ１は、アノード端子とカソード端子とがともに「Ｈ」になって、ターンオフする。すると、ゲート端子Ｇｔ１（Ｇｌ１）の電位は、電源線抵抗Ｒｇｘ１を介して、電源線７１の電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））に向かって変化する。これにより、結合ダイオードＤｘ１は、電流が流れない方向に電位が加えられた状態（逆バイアス）になる。よって、ゲート端子Ｇｔ２（Ｇｌ２）が「Ｈ」（０Ｖ）である影響は、ゲート端子Ｇｔ１（Ｇｌ１）には及ばなくなる。すなわち、逆バイアスの結合ダイオードＤｘで接続されたゲート端子Ｇｔを有する転送サイリスタＴは、しきい電圧が−４．８Ｖになって、「Ｌ」（−３．３Ｖ）の第１転送信号φ１または第２転送信号φ２ではターンオンしなくなる。
【０１０４】
（７）その他
時刻ｇにおいて、点灯信号φＩ１が「Ｈ」から「Ｌ」に移行すると、時刻ｃでの発光サイリスタＬ１と同様に、発光サイリスタＬ２がターンオンして、点灯（発光）する。
そして、時刻ｈにおいて、点灯信号φＩ１が「Ｌ」から「Ｈ」に移行すると、時刻ｄでの発光サイリスタＬ１と同様に、発光サイリスタＬ２がターンオフして消灯する。
さらに、時刻ｉにおいて、第１転送信号φ１が「Ｈ」から「Ｌ」に移行すると、時刻ｂでの転送サイリスタＴ１または時刻ｅでの転送サイリスタＴ２と同様に、しきい電圧が−３Ｖの転送サイリスタＴ３がターンオンする。時刻ｉで、発光サイリスタＬ２を点灯制御する期間Ｔ（２）が終了し、発光サイリスタＬ３を点灯制御する期間Ｔ（３）が開始する。
以降は、これまで説明したことの繰り返しとなる。
【０１０５】
なお、発光サイリスタＬを点灯（発光）させないで、消灯（非点灯）のままとするときは、図７の発光サイリスタＬ４を点灯制御する期間Ｔ（４）における時刻ｊから時刻ｋに示す点灯信号φＩ１のように、点灯信号φＩを「Ｈ」（０Ｖ）のままとすればよい。このようにすることで、発光サイリスタＬ４のしきい電圧が−１．５Ｖであっても、発光サイリスタＬ４は消灯（非点灯）のままとなる。
【０１０６】
以上説明したように、転送サイリスタＴのゲート端子Ｇｔは結合ダイオードＤｘによって相互に接続されている。よって、ゲート端子Ｇｔの電位が変化すると、電位が変化したゲート端子Ｇｔに、順バイアスの結合ダイオードＤｘを介して接続されたゲート端子Ｇｔの電位が変化する。そして、電位が変化したゲート端子を有する転送サイリスタＴのしきい電圧が変化する。転送サイリスタＴは、しきい電圧が「Ｌ」（−３．３Ｖ）より高い（絶対値が小さい負の電位）と、第１転送信号φ１または第２転送信号φ２が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するタイミングにおいてターンオンする。
そして、オン状態の転送サイリスタＴのゲート端子Ｇｔにゲート端子Ｇｌが接続された発光サイリスタＬは、しきい電圧が−１．５Ｖであるので、点灯信号φＩが「Ｈ」から「Ｌ」に移行すると、ターンオンして点灯（発光）する。
すなわち、転送サイリスタＴはオン状態になることで、点灯制御の対象である発光サイリスタＬを指定し、点灯信号φＩは、点灯制御の対象の発光サイリスタＬを点灯または非点灯に設定する。
このように、画像データに応じて点灯信号φＩの波形を設定して、各発光サイリスタＬの点灯または非点灯を制御している。
【０１０７】
第１の実施の形態では、図６に示したように、アイランドにおいて配線が交差する部分の側面をテーパ状にしている。そして、アイランドにおいて配線が交差しない部分の側面はテーパ状にしていない。
次に、アイランドの一部の側面をテーパ状にし、他の側面をテーパ状にしない方法について説明する。
【０１０８】
第１の実施の形態では、アイランドにおいて、側面をテーパ状にする部分に対しては、側面をテーパ状（例えば断面を台形）としたフォトレジストのパターン（レジストパターン）を形成し、ドライエッチングによりレジストパターンの断面形状をアイランドに転写する。一方、アイランドにおいて、側面をテーパ状にしない部分に対しては、側面がテーパ状でないレジストパターンを形成し、ドライエッチングする。
そして、ここでは、アイランドの側面をテーパ状にするため、グレースケールリソグラフィを用いている。
【０１０９】
次に、グレースケールリソグラフィについて説明する。
グレースケールリソグラフィは、フォトリソグラフィにおいて、露光光の光透過量（露光量）に分布（階調）を持たせたフォトマスクを用いて行うリソグラフィである。
【０１１０】
グレースケールリソグラフィでないフォトリソグラフィに用いられるフォトマスクは、露光光が透過する透過領域と露光光が遮光される遮光領域とで構成されている。フォトマスクは、溶融石英などのガラス基板上に、クロムなどの遮光性の高い膜で遮光領域を形成したものである。透過領域は遮光性の高い膜がエッチングなどにより除去されて形成され、遮光領域は遮光性の高い膜が除去されないで残されている。ここで、透過領域の光透過量を１００％、遮光領域の光透過量を０％とする。
【０１１１】
フォトレジストには、ポジ型とネガ型ある。ポジ型のフォトレジストは、露光光の照射によって分解して低分子化することにより現像液に溶解し、露光光が遮光された部分が現像液に不溶となる。一方、ネガ型のフォトレジストは、露光光の照射により重合して現像液に不溶になり、露光光が遮光された部分が現像液に溶解する。
【０１１２】
よって、ポジ型のフォトレジストの場合、フォトマスクの透過領域に対向する部分が、現像液に溶解し、遮光領域に対向する部分が残ることになる。
【０１１３】
一方、グレースケールリソグラフィに用いられるフォトマスクでは、透過領域および遮光領域に加え、露光光の光透過量が０％と１００％との間の領域（以下では、グレースケール（半透過）領域と表記する。）を設けている。
グレースケール領域は、例えば、遮光性の膜を、フォトレジストが解像しない微細なドットに加工し、ドットの分布（ドット密度）により、露光光の等価的な光透過量を設定することで得られる。すなわち、ドット密度によって、０％から１００％までの間の光透過量が設定できる。なお、フォトマスク上のドットとしては、例えば電子ビーム露光装置などにより形成したサブμｍのサイズのドットが使用できる。そして、ｉ線などを用いた露光装置により、フォトレジストを露光すればよい。
【０１１４】
そして、例えばポジ型のフォトレジストにおいて、フォトマスクの透過領域に対応する部分では、フォトレジストの全膜厚が丁度分解して現像により除去されるように、露光時間（露光量）を設定する。このとき、グレースケール領域では、フォトレジストの露光光が照射された表面（フォトレジストの発光チップＣから遠い側の面）側は分解して、現像により除去されるが、裏面（フォトレジストの発光チップＣから近い側の面）側が残存する。そして、遮光領域では、フォトレジストは現像によって除去されないで残る。
よって、被加工材料（基板、膜など）の表面の場所において、フォトマスクの露光光の光透過量に対応して、現像後のフォトレジストの厚さが異なるように形成される。
【０１１５】
そして、被加工材料とフォトレジストとのエッチング速度の差が少ないエッチング法により、被加工材料をエッチングすると、被加工材料とともにフォトレジストもエッチング（除去）されるので、フォトレジストの断面形状（プロファイル）が、被加工材料の深さ方向の断面形状（プロファイル）となって転写される。
【０１１６】
図８は、第１の実施の形態におけるアイランドを形成するためのフォトマスク（後述する図９のフォトマスク９５）において、図６の第１アイランド３０１、第２アイランド３０２を形成するためのマスクパターン４０１、４０２の一例を示す図である。ここでは、フォトレジスト（後述する図９のフォトレジスト９０）はポジ型であるとする。よって、図８において黒く塗りつぶしたマスクパターン４０１、４０２以外の部分は露光光（後述する図９の露光光９７）が透過する透過領域である。マスクパターン４０１が第１アイランド３０１に対応し、マスクパターン４０２が第２アイランド３０２に対応する。
【０１１７】
そして、マスクパターン４０１は遮光領域４０１ａとグレースケール領域４０１ｂとを備えている。グレースケール領域４０１ｂが、図６（ａ）に示したテーパ状の側面３０１ｂに対応する。同様に、マスクパターン４０２も遮光領域４０２ａとグレースケール領域４０２ｂとを備えている。グレースケール領域４０２ｂが、図６（ａ）に示したテーパ状の側面（符号なし）に対応する。
ここでは、グレースケール領域４０１ｂ、４０２ｂは、ともに微細なドットから構成されている。そして、ドットの密度が、それぞれの遮光領域４０１ａ、４０２ａに近いほど高く、離れるほど低くなっている。
それぞれのドットは、密度によって等価的に光透過量を設定する。よって、グレースケール領域４０１ｂ、４０２ｂでは、遮光領域４０１ａ、４０２ａに近いほど、光透過量が低く、離れるほど光透過量が高くなる。
【０１１８】
ポジ型のフォトレジストを用いる場合、遮光領域４０１ａ、４０２ａに対応する部分ではフォトレジストが現像で除去されずに残る。一方、透過領域に対応する部分ではフォトレジストが現像で除去される。この中間のグレースケール領域４０１ｂ、４０２ｂに対応する部分において、光透過量が高い部分ではフォトレジストが現像で除去される量が少なく、光透過量が低い部分ではフォトレジストが現像で除去される量が多い。よって、マスクパターン４０１、４０２で形成されるレジストパターンは、グレースケール領域４０１ｂ、４０２ｂに対応する部分が、テーパ状の側面となる。
なお、グレースケール領域４０１ｂ、４０２ｂを有しないで、遮光領域４０１ａ、４０２ａから透過領域になっていると、レジストパターンの側面の傾きは、テーパ状の側面に比べて、急峻になる。
【０１１９】
フォトレジストは、フォトマスクのポジ・ネガの関係を反転すれば、ネガ型であってもよい。
【０１２０】
なお、レジストパターンの側面をテーパ状またはなだらかな形状にする方法として、レジストパターンを熱処理（ポストベーク）により粘性流動させ、表面張力によってレジストパターンの端部をなだらかに（角を丸く）することが行われる。この場合、すべてのレジストパターンの端部がなだらかになる。このため、前述したように、アイランドのすべての側面がテーパ状またはなだらかな形状になって、発光サイリスタを高密度に配列するのに好ましくない。
【０１２１】
第１の実施の形態では、転送部１０１に対応するアイランドの側面に対しては、上記のグレースケールリソグラフィを適用してテーパ状にし、発光部１０２に対応するアイランドの側面に対しては、グレースケールリソグラフィを適用しないでテーパ状にしないようにしている。
【０１２２】
次に、発光チップＣの製造方法を説明する。
（発光チップＣの製造方法）
図９は、発光チップＣの製造方法を説明する図である。図９（ａ１）〜（ｆ１）は、図６（ａ）におけるＩＸＡ−ＩＸＡ線での断面において、製造方法を説明する図である。すなわち、発光サイリスタＬ１〜Ｌ４の部分（以下では発光部１０２と表記する。）での断面である。一方、図９（ａ２）〜（ｆ２）は、図６（ａ）におけるＩＸＢ−ＩＸＢ線での断面において、製造方法を説明する図である。すなわち、転送サイリスタＴ１、Ｔ３および第１転送信号線７２の部分（以下では転送部１０１と表記する。）での断面である。なお、図８においても、フォトマスク９５のマスクパターン４０１において、発光部１０２の対応する部分にＩＸＡ´−ＩＸＡ´線を、転送部１０１の対応する部分にＩＸＢ´−ＩＸＢ´線を示す。
なお、発光チップＣの製造においては、例えば円形のウエハ（基板８０）上に複数の発光チップＣが形成され、ウエハが発光チップＣ毎に分割される。ここでは、製造方法を発光チップＣの内部の構造で説明するので、ウエハと表記せず、発光チップＣと表記する。そして、製造の途上であっても、発光チップＣと表記する。
【０１２３】
図９（ａ１）〜（ｆ１）の発光部１０２の断面においては、アイランド（第１アイランド３０１および第１アイランド３０１と並列に設けられた番号を付さないアイランド）の側面は、テーパ状にしない。一方、図９（ａ２）〜（ｆ２）の転送部１０１の断面においては、アイランドの側面は、テーパ状にする。
【０１２４】
図９（ａ１）、（ａ２）は、アイランドを形成する前の発光チップＣにフォトレジスト９０を塗布し、フォトマスク９５を介して露光光９７を照射する工程を示す。
アイランドを形成する前の発光チップＣは、例えばＧａＡｓやＧａＡｌＡｓなどの化合物半導体のｐ型の基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が順に積層されている（積層半導体を形成するステップ）。なお、積層されたｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４を積層半導体と呼び、積層する工程を積層半導体を形成するステップと呼ぶ。
そして、図６に示すように、第１アイランド３０１〜第５アイランド３０５などにおいて、ｎ型の第４半導体層８４を除去してｐ型の第３半導体層８３の表面を露出させるためのエッチング（ゲート出しエッチング）が行なわれる。例えば、第１アイランド３０１においては、発光サイリスタＬ１の発光面３１１、結合ダイオードＤｘ１の領域３１２、転送サイリスタＴ１の領域３１３を残して、ｎ型の第４半導体層８４が除去されている。
なお、ｎ型の第４半導体層８４の厚さは、例えば０．５μｍである。ｎ型の第４半導体層８４の厚さは、分離溝の深さの例えば２μｍに比べて小さい。よって、分離溝に比べ配線の形成に及ぼす影響は小さい。
【０１２５】
この発光チップＣ上に、フォトレジスト９０を塗布する。ここで、フォトレジスト９０はポジ型である。
【０１２６】
図９（ａ１）に示すように、発光部１０２の部分ではアイランドの側面は、テーパ状にしない。よって、フォトマスク９５は、露光光９７を遮光する遮光領域４０１ａが形成されている（図８のＩＸＡ´−ＩＸＡ´線参照）。
一方、図９（ａ２）に示すように、転送部１０１の部分ではアイランドの側面は、テーパ状にする。よって、フォトマスク９５は、遮光領域４０１ａと遮光領域４０１ａを挟んで外側に行くにしたがい徐々に透過光量が大きくなるグレースケール領域４０１ｂとが設けられている（図８のＩＸＢ´−ＩＸＢ´線参照）。
【０１２７】
このフォトマスク９５を介して、露光光９７にて発光チップＣ上に形成されたフォトレジスト９０を露光する（フォトレジストを露光するステップ）。そして、予め定められた現像液により現像してレジストパターン９１、９２を形成する（レジストパターンを形成するステップ）。
【０１２８】
図９（ｂ１）、（ｂ２）は、フォトレジスト９０の現像工程後の発光チップＣの断面を示す図である。
図９（ｂ１）に示すように、発光部１０２のレジストパターン９１は、側面がテーパ状でない（図９（ｂ１）では発光チップＣの表面に対して垂直に表記している。）。一方、図９（ｂ２）で示すように、転送部１０１のレジストパターン９２は、グレースケール領域４０１ｂを反映して、側面がテーパ状（図９（ｂ２）では断面を台形で表記している。）である。
なお、レジストパターン９１の側面は発光チップＣの表面に対して垂直でなくともよく、レジストパターン９２の側面より急峻なテーパ状（断面が台形）であってもよく、上部より下部が狭い逆テーパ状（断面が逆台形）であってもよい。
【０１２９】
図９（ｃ１）、（ｃ２）は、リアクティブイオンエッチングなどのドライエッチングによるアイランド加工工程後の発光チップＣの断面を示す図である。
ここでは、リアクティブイオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりアイランドを形成するとする。ＲＩＥでは、ＧａＡｓ、ＧａＡｌＡｓなどの化合物半導体と反応するガスをイオン化し、これらの化合物半導体に照射することにより、ＧａＡｓ、ＧａＡｌＡｓなどの化合物半導体による第３半導体層８３、第２半導体層８２、第１半導体層８１を、レジストパターン９１、９２とともにエッチングする（エッチングするステップ）。ＲＩＥにおけるエッチングは、基板８０に垂直な方向に進む。
なお、ＲＩＥの他に、イオンビームエッチングなどが使用できる。
【０１３０】
ここでは、化合物半導体のエッチング速度と、レジストパターン９１、９２のエッチング速度との差が小さくなるように条件を設定する。すると、化合物半導体がエッチングされるとともに、レジストパターン９１、９２がエッチングされる。すなわち、テーパ状の側面を有するレジストパターン９２では、レジストパターン９２の側面のテーパ状のすその部分から消失し、テーパ状の側面が内側にシフトする。そして、新たに露出した化合物半導体の部分もエッチングされるようになる。このようにして、レジストパターン９２の断面形状が、化合物半導体の断面形状に転写される。すなわち、アイランドの転送部１０１の部分では側面がテーパ状になる。
【０１３１】
一方、側面がテーパ状でないレジストパターン９１では、側面がシフトしない。よって、アイランドの発光部１０２の部分では側面はテーパ状にならない。
【０１３２】
図９（ｄ１）、（ｄ２）は、レジストパターン９１、９２を除去するレジスト除去工程の後の発光チップＣの断面を示す図である。
レジストパターン９１、９２を予め定められた方法により除去する。
【０１３３】
図９（ｅ１）、（ｅ２）は、ｐ型オーミック電極およびｎ型オーミック電極を形成した発光チップＣに絶縁層８６を形成する絶縁層形成工程の後の発光チップＣの断面を示す図である。
ＡｕＧｅなどによるｎ型オーミック電極（ｎ型オーミック電極３２１、３２２など）、ＡｕＺｎなどによるｐ型オーミック電極（ｐ型オーミック電極３３１など）を予め定められた方法により形成する。
そして、発光チップＣの表面に、例えば二酸化シリコンなど、発光サイリスタＬの発光する光を透過する絶縁材料で構成される絶縁層８６を予め定められた方法により堆積する。
【０１３４】
図９（ｆ１）、（ｆ２）は、絶縁層８６にスルーホールを設け、配線を形成する配線形成工程の後の発光チップＣの断面を示す図である。
ｐ型オーミック電極およびｎ型オーミック電極の中央部を露出させるように、絶縁層８６にスルーホールを設ける。次に、例えばアルミニウム、金などの金属膜を堆積し、予め定められた方法により配線に加工する（配線を形成するステップ）。
このようにすることで、図６に示した発光チップＣが製造される。
【０１３５】
以上説明したように、第１の実施の形態では、アイランドの配線が交差する転送部１０１に対応する部分の側面をテーパ状にし、配線が交差しない発光部１０２の部分の側面をテーパ状にしないことで、配線抵抗の増加、配線の断線確率の低減を図っている。これにより、発光部１０２における発光サイリスタＬの発光面３１１の面積が減少することを抑制しつつ、発光サイリスタＬを高密度に配列している。
【０１３６】
なお、第１の実施の形態では、第１アイランド３０１に、発光サイリスタＬ１、転送サイリスタＴ１、結合ダイオードＤｘ１を形成した。しかし、発光サイリスタＬ１と、転送サイリスタＴ１および結合ダイオードＤｘ１とを別のアイランドに形成してもよい。このとき、発光サイリスタＬ１を形成したアイランドでは、点灯信号線７５の幹部７５ａが交差する側面をテーパ状にすればよい。
すなわち、例えば図６（ａ）、（ｂ）に示した第１アイランド３０１が複数のアイランドに分割して形成されていても、アイランドの配線が交差する側面の部分をテーパ状にすればよい。
【０１３７】
［第２の実施の形態］
第１の実施の形態では、図６（ａ）、（ｂ）に示したように、転送部１０１に対応するアイランドの側面をテーパ状にし、そのテーパ状の側面に電源線７１、第１転送信号線７２、第２転送信号線７３などの配線を交差させた。
第２の実施の形態では、アイランドの側面の配線が交差する部分をテーパ状にする。他の構成は、第１の実施の形態と同様であるので、異なる部分を説明し、同様な部分は同じ符号を付して、説明を省略する。
【０１３８】
図１０は、第２の実施の形態における発光チップＣの平面レイアウト図および断面図の一例である。図１０（ａ）は、発光チップＣの平面レイアウト図であって、発光サイリスタＬ１〜Ｌ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。図１０（ｂ）は、図１０（ａ）に示したＸＢ−ＸＢ線での断面図である。よって、図６（ｂ）と同様に、図１０（ｂ）には、図中下より発光サイリスタＬ１、転送サイリスタＴ１、結合ダイオードＤｘ１、電源線抵抗Ｒｇｘ１の断面が示されている。
【０１３９】
図１０においては、第１アイランド３０１において、第１転送信号線７２、第２転送信号線７３、接続配線７６、７７、７８が交差する側面の部分をテーパ状にしている。同様に、第２アイランド３０２において、電源線７１、接続配線７６が交差する側面の部分をテーパ状にしている。他のアイランドについても同様である。
第１の実施の形態では、アイランドの転送部１０１に対応する部分の側面をテーパ状にしたため、転送サイリスタＴ、結合ダイオードＤｘ、スタートダイオードＤｘ０などの素子が占める面積が小さくなる。しかし、第２の実施の形態では、配線と交差する部分を除き、これらの素子が占める面積を小さくすることを要しない。よって、これらの素子を大きくすることにより、これらの素子の動作がより安定する。
【０１４０】
なお、第２の実施の形態でも、第１の実施の形態と同様に、配線が交差するアイランドの側面を選択的にテーパ状にできるので、配線と交差しない発光サイリスタＬなどのアイランドの側面をテーパ状にすることを要しない。よって、発光サイリスタＬを高密度に配列できる。
【０１４１】
第１の実施の形態および第２の実施の形態では、サイリスタ（転送サイリスタＴ、発光サイリスタＬ）は、アノード端子が基板８０に接続されたアノードコモンとして説明した。サイリスタ（転送サイリスタＴ、発光サイリスタＬ）は、回路の極性を変更することによって、カソード端子が基板８０に接続されたカソードコモンとしてもよい。
【０１４２】
さらに、第１の実施の形態および第２の実施の形態では、発光サイリスタＬと転送サイリスタＴとから構成される自己走査型発光素子アレイ（ＳＬＥＤ）で説明したが、自己走査型発光素子アレイ（ＳＬＥＤ）は、発光サイリスタＬと転送サイリスタＴの他に、制御用のサイリスタ、ダイオード、抵抗などの他の部材を含んでいてもよい。
また、第１の実施の形態および第２の実施の形態では、転送サイリスタＴの間を結合ダイオードＤｘで接続したが、抵抗など電位の変化を伝達できる部材であってもよい。
【０１４３】
そして、第１の実施の形態および第２の実施の形態では、発光素子を発光サイリスタＬとしたが、発光素子はｐ型の半導体層とｎ型の半導体層とが積層された発光ダイオード（ＬＥＤ）であってもよい。
【符号の説明】
【０１４４】
１…画像形成装置、１０…画像形成プロセス部、１１、１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋ…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…光源部、６４…ロッドレンズアレイ、６５…発光装置、７１…電源線、７２…第１転送信号線、７３…第２転送信号線、７５…点灯信号線、９０…フォトレジスト、９１、９２…レジストパターン、９５…フォトマスク、９７…露光光、１０１…転送部、１０２…発光部、１１０…信号発生回路、１２０…転送信号発生部、１４０…点灯信号発生部、１６０…基準電位供給部、１７０…電源電位供給部、４０１、４０２…マスクパターン、４０１ａ、４０２ａ…遮光領域、４０１ｂ、４０２ｂ…グレースケール（半透過）領域、φ１…第１転送信号、φ２…第２転送信号、φＩ（φＩ１〜φＩ４０）…点灯信号、Ｃ（Ｃ１〜Ｃ４０）…発光チップ、Ｌ…発光サイリスタ、Ｔ…転送サイリスタ、Ｄｘ…結合ダイオード、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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