(57)【要約】      （修正有）【課題】破壊されにくい半導体スイッチ装置を提供する。【解決手段】半導体装置ＳＷは、ノーマリオン型のＳｉＣＪＦＥＴ３とノーマリオフ型のＳｉ型ＭＯＳＦＥＴ２を有する。ノーマリオン型のＳｉＣＪＦＥＴ３とノーマリオフ型のＳｉ型ＭＯＳＦＥＴ２は、カスケードに接続され、スイッチ回路を構成する。１つの入力信号ＩＮに従って、ノーマリオン型のＳｉＣＪＦＥＴ３とノーマリオフ型のＳｉ型ＭＯＳＦＥＴ２は、ともにオフ状態となる期間を有する様に制御される。【選択図】図１
2014003110.tif 000002
【特許請求の範囲】
【請求項１】
一対の端子と、
ゲート、ソース及びドレインを有するノーマリオフ型のシリコントランジスタと、
ゲート、ソース及びドレインを有し、そのソース・ドレイン経路が、前記シリコントランジスタのソース・ドレイン経路を介して、前記一対の端子の間に結合されるノーマリオン型の化合物トランジスタとを具備し、
前記シリコントランジスタと前記化合物トランジスタは、ともにオフ状態なる期間を有する様に、１の入力信号に基づいて駆動される半導体装置。
【請求項２】
前記シリコントランジスタは、ＭＯＳＦＥＴであり、前記化合物トランジスタは化合物接合ＦＥＴである請求項１の半導体装置。
【請求項３】
前記化合物接合ＦＥＴは、ＳｉＣＪＦＥＴである請求項２の半導体装置。
【請求項４】
前記一対の端子間を導通させるとき、前記化合物トランジスタをオン状態にする前に、前記シリコントランジスタがオン状態とされる様に駆動される請求項３の半導体装置。
【請求項５】
前記一対の端子間を非導通とさせるとき、上記シリコントランジスタをオフ状態にする前に、前記化合物トランジスタがオフ状態となる様に駆動される請求項３又は４の半導体装置。
【請求項６】
前記化合物トランジスタと前記シリコントランジスタは、１つのパッケージに封止され、
前記パッケージから突出した第１リードに前記シリコントランジスタのゲートが接続され、
前記パッケージから突出した第２リードに前記シリコントランジスタのソースが接続され、
前記パッケージから突出した第３リードに前記化合物トランジスタのゲートが接続され、
前記パッケージから突出した第４リードに前記化合物トランジスタのドレインが接続される請求項４の半導体装置。
【請求項７】
負荷装置と、それぞれが前記負荷装置に結合された第１及び第２半導体装置とを具備し、
前記第１及び第２半導体装置のそれぞれは、
一対の端子と、
ゲート、ソース及びドレインを有するノーマリオフ型のシリコントランジスタと、
ゲート、ソース及びドレインを有し、そのソース・ドレインの経路が、前記シリコントランジスタのソース・ドレインの経路を介して、前記一対の端子間に結合されるノーマリオン型の化合物トランジスタとを具備し、
前記第１半導体装置における前記一対の端子のうちの一方が、前記負荷装置に結合され、前記第２半導体装置における前記一対の端子のうちの他方が、前記負荷装置に結合され、
前記第１及び第２半導体装置のそれぞれにおけるシリコントランジスタと前記化合物トランジスタとは、ともにオフ状態となる期間を有する様に駆動されるシステム。
【請求項８】
前記第１半導体装置におけるシリコントランジスタ又は化合物トランジスタがオン状態にされるとき、前記第２半導体装置における前記シリコントランジスタ及び前記化合物トランジスタがオフ状態にされる請求項７のシステム。
【請求項９】
前記負荷装置は、モータを含む請求項８のシステム。
【請求項１０】
前記負荷装置は、コイルを含む請求項８のシステム。
【請求項１１】
負荷装置と、前記負荷装置に結合されたインバータ回路と、前記インバータ回路に駆動信号を供給する制御回路とを具備し、
前記インバータ回路は、
一対の端子と、
ゲート、ソース及びドレインを有するノーマリオフ型のシリコントランジスタと、
ゲート、ソース及びドレインを有し、そのソース・ドレインの経路が、前記シリコントランジスタのソース・ドレインの経路を介して、前記一対の端子間に結合されるノーマリオン型の化合物トランジスタとを具備し、
前記制御回路は、１つの入力信号に応答して、前記シリコントランジスタのゲートに供給されるべき第１制御信号と前記化合物トランジスタのゲートに供給されるべき第２制御信号を形成し、前記シリコントランジスタと前記化合物トランジスタが、ともにオフ状態となる期間を有する様に制御するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばパワー半導体装置及びそれを用いるシステムに適用可能な技術である。
【背景技術】
【０００２】
地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワー半導体装置（以下、パワーデバイスと称することがある）は、鉄道車両やハイブリッド・電気自動車のインバータ装置、エアコンのインバータ装置、パソコン等の民生機器の電源システム等に用いられている。パワーデバイスの性能改善は、インフラシステムや民生機器の電力効率改善に大きく寄与する。電力効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば二酸化炭素の排出量削減、即ち環境負荷を低減できる。このため、パワーデバイスの性能改善に向けた研究開発が各社で盛んに行われている。
【０００３】
パワーデバイスは、通常の半導体集積回路（以下、デバイスと称することもある）と同様にシリコンを材料として形成されることがある。シリコン（以下、Ｓｉと称することもある）を材料としたパワーデバイスを用いた電力変換装置（インバータ装置など）では、そのインバータ装置等で発生するエネルギー損失を低減するために、ダイオードやスイッチ素子の素子構造や不純物濃度のプロファイルを最適化して、低いオン抵抗と高い電流密度を実現するための開発が盛んに行われている。また近年、シリコンよりもバンドギャップが大きい（以下、ワイドバンドギャップと称することもある）材料であるシリコンカーバイド（ＳｉＣ）やガリウムナイトライド（ＧａＮ）といった化合物半導体が、パワーデバイス用の材料として注目されている。上記化合物半導体はバンドギャップが大きいため、破壊耐圧がシリコンの１０倍程度ある。このため化合物半導体を材料とした半導体装置は、Ｓｉデバイスよりも膜厚を薄くでき、導通時のスイッチ素子の抵抗値（Ｒｏｎ）を大幅に下げられる。その結果、抵抗値（Ｒｏｎ）と導通電流（ｉ）の積であらわされる、所謂導通損失（Ｒｏｎ＊ｉ＊ｉ）を削減でき電力効率改善に大きく寄与できる。このような特長に着目し国内外で化合物半導体を材料として用いたダイオードやスイッチ素子の開発が盛んに進められている。
【０００４】
特にスイッチ用デバイスに着目すると、化合物半導体としてＳｉＣを材料として用いた接合形ＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ：以下ＪＦＥＴと称する）の製品化がいち早く進められている。ＭＯＳＦＥＴと比較すると、ＪＦＥＴは酸化膜を必要としないため、酸化膜とＳｉＣとの界面における欠陥とそれに伴う素子特性の劣化の問題等が少ない。またＪＦＥＴにおいては、ＰＮ接合による空乏層の伸びを制御してＪＦＥＴのオン／オフを制御できるため、ノーマリオフ型の素子とノーマリオン型の素子を作り分けることも容易である。このようにＪＦＥＴはＭＯＳＦＥＴと比較すると長期信頼性にも優れており、また素子としても作りやすいという特徴を持つ。
【０００５】
しかしながらノーマリオフ型のＪＦＥＴは、次のような課題を持つ。ＪＦＥＴのゲート領域とソース領域は、それぞれＰ型とＮ型の伝導型を有する半導体領域であり、所謂ＰＮ接合ダイオードの構造を有する。そのため、ゲートとソース間の電圧が３Ｖ程度になると、ゲートとソース間の寄生ダイオードがオン状態となる。この結果、ゲートとソース間に大電流が流れる場合があり、ＪＦＥＴが過剰に発熱してしまい破壊する恐れがある。このため、ＪＦＥＴをノーマリオフ型のスイッチ素子として利用するためには、ゲートとソース間の電圧を２．５Ｖ程度の低い電圧に制限して、寄生ダイオードがオンしない状態、もしくはゲートとソース間を流れるダイオード電流が十分小さい状態で利用することが望ましい。
【０００６】
シリコンを材料とした通常のＭＯＳＦＥＴでは、０Ｖから１５Ｖもしくは２０Ｖ程度のゲート電圧を印加することで、ノーマリオフ型のＭＯＳＦＥＴはオン状態となる。このためノーマリオフ型のＪＦＥＴを、ノーマリオフ型のＭＯＳＦＥＴの替わりに利用するためには、既存のＭＯＳＦＥＴのゲート駆動回路に加えて、１５Ｖもしくは２０Ｖ程度のゲート電圧を２．５Ｖ程度の電圧に変換する降圧回路（例えばＤＣ／ＤＣコンバータ）や、レベル変換回路などを追加する必要がある。このための設計変更及び部品の追加はシステム全体のコストを上昇させてしまう。このように、長期信頼性に優れ作りやすいという特長をもつＪＦＥＴであるが、ゲートの駆動電圧が一般的なＭＯＳＦＥＴと大きく異なるため、駆動回路等を含めた大きな設計変更が必要であり、そのためシステム全体のコストが上昇するという課題があった。
【０００７】
この問題を解決する方法として、特許文献１に示されているカスコード接続方式がある。この接続方式では、ノーマリオン型のＪＦＥＴ素子と低耐圧のＭＯＳＦＥＴとが直列接続される。このように接続すると、ゲートを駆動する駆動回路はＭＯＳＦＥＴを駆動することになるので、駆動回路の変更は必要ない。また、直列接続であるため、直列接続の両端であるドレインとソース間の耐圧は、ＪＦＥＴの特性で決定できる。また直列接続した場合でも、ＪＦＥＴの有する低いオン抵抗と低耐圧のＭＯＳＦＥＴが有する低いオン抵抗の直列接続なので、ＪＦＥＴとＭＯＳＦＥＴの直列接続により構成されるカスコード素子としてのオン抵抗も比較的小さく抑えられる。このようにカスコード接続方式は、ノーマリオフ型のＪＦＥＴを利用する場合に必要とされる追加回路（例えば、上記降圧回路或いはレベル変換回路）を不要とし、使い勝手のよいスイッチ素子を提供できる可能性がある。
【０００８】
また、特許文献２には、カスコード接続方式において、ＪＦＥＴとＭＯＳＦＥＴのそれぞれのゲートを、駆動回路で駆動することが開示されている。この方式においては、特許文献の１列６１行目から６６行目もしくは４列３０行目から４０行目に記載されている通り、動作時はＭＯＳＦＥＴにオン電圧を印加して、常時オン状態にする。カスコード接続のスイッチ素子として動作させる場合には、ＪＦＥＴのゲートに０Ｖまたは負電位を印加することにより、オン／オフの動作を行わせる。このように制御することでノーマリオン型のＪＦＥＴの有する低いオン抵抗の特徴を活用し、導通損失を低減できる可能性がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第４６６３５４７号公報
【特許文献２】米国特許第７７７７５５３号公報
【非特許文献】
【００１０】
【非特許文献１】２００５年９月７日付け２ＳＫ３０６９データシート
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１及び特許文献２について本発明者が検討した結果、以下のような新たな課題があることが分かった。
【００１２】
（１）特許文献１に基づく検討
特許文献１に開示された回路を検討するのに際して、検討のために特許文献１に基づいて回路を作成した。検討のために作成した回路を図１１に示す。図１１の（Ａ）に示すように、ＳｉＣＪＦＥＴ１１３とＳｉ型ＭＯＳＦＥＴ１１４をカスケード接続して、スイッチ素子ＳＷ１を構成している。スイッチ素子ＳＷ１はドレイン端子Ｄとソース端子Ｓとゲート端子Ｇとを有する。ＳｉＣＪＦＥＴ１１３のゲートＧｊはソース端子Ｓを介して回路の接地電位点に接続される。Ｓｉ型ＭＯＳＦＥＴ１１４のゲートＧｍには、入力信号ＩＮ０が駆動回路１１２及びゲート端子Ｇを介して供給される。すなわち、入力信号ＩＮ０に従ってゲート駆動回路（以下ドライバ回路と称することもある）１１２から、Ｓｉ型ＭＯＳＦＥＴ１１４のゲートＧｍにハイレベル（正電位ＶＤＤ）又はロウレベル（接地電位ＶＳＳＭ）が供給される。同図において、破線で示されたコイルは寄生インダクタンスＬ１を示しており、ＳｉＣＪＦＥＴ１１３のドレインからソースに向かう矢印はリーク電流ＩＤＳｊをＳｉ型ＭＯＳＦＥＴ１１４のドレインからソースに向かう矢印はリーク電流ＩＤＳｍを表している。また、破線で示された符号１１０及び符号１１１は、ＳｉＣＪＦＥＴ１１３及びＳｉ型ＭＯＳＦＥＴ１１４がそれぞれ形成された半導体チップを示している。
【００１３】
図１１の（Ｂ）〜（Ｄ）には、図１１の（Ａ）に示した回路の動作波形が示されている。次に、この動作波形図を参照しながら、新たな課題について説明する。図１１の（Ｃ）に示されている様に、Ｓｉ型ＭＯＳＦＥＴ１１４のゲートＧｍに供給される信号の電位がハイレベル（正電位ＶＤＤ）からロウレベル（接地電位ＶＳＳＭ）へ変化した場合、Ｓｉ型ＭＯＳＦＥＴ１１４はオン状態からオフ状態へと変化する。ＳｉＣＪＦＥＴ１１３は、同図（Ｂ）に示されるようにそのゲートＧｊに接地電位（０Ｖ）が供給されたノーマルオン型のトランジスタであるため、Ｓｉ型ＭＯＳＦＥＴ１１４がオフ状態へ変化するのに応じて、Ｓｉ型ＭＯＳＦＥＴ１１４のドレインＳｊにおける電位が、図１１の（Ｄ）の様に、例えば５Ｖ程度まで上昇する。ドレインＳｊの電位が上昇することにより、ＳｉＣＪＦＥＴ１１３のゲートＧｊの電位は、ＳｉＣＪＦＥＴのソースに対して負電位（例えば、―５Ｖ）となり、ＳｉＣＪＦＥＴ１１３はオフ状態へと変化する。なお、Ｓｉ型ＭＯＳＦＥＴ１１４がオン状態のときはドレインＳｊの電位ＶＤＳＭ（ＯＮ）は０．５Ｖとなる。この様にして、カスケード接続により構成されたスイッチ素子ＳＷ１は、オン／オフ制御される。ＳｉＣＪＦＥＴ１１３とＳｉ型ＭＯＳＦＥＴ１１４とは、図１１に示すように別チップ（半導体チップ１１０と半導体チップ１１１）で構成する場合は、例えばボンディングワイヤで接続される。そのため、図１１に破線で示した様な寄生インダクタンスＬ１が形成されてしまう。なお、特許文献１の図には、半導体チップ１１０、半導体チップ１１１及び寄生インダクタンスＬ１は示されていない。この寄生インダクタンスＬ１の存在により、Ｓｉ型ＭＯＳＦＥＴ１１４がオフ状態へ変化する際のドレイン電流値の変化で、過渡的にドレインＳｊに２０Ｖ程度のノイズが発生する。そのため、Ｓｉ型ＭＯＳＦＥＴ１１４としては、十分に耐圧の高いトランジスタ（例えば耐圧ＢＶＤＳＳが３０Ｖ）を選択する必要がある。Ｓｉ型ＭＯＳＦＥＴ１１４及びＳｉＣＪＦＥＴ１１３は、ともにオフ状態となるが、オフ状態でもＳｉ型ＭＯＳＦＥＴ１１４及びＳｉＣＪＦＥＴ１１３のそれぞれには、リーク電流ＩＤＳｍ、ＩＤＳｊが流れる。ここで、ＳｉＣＪＦＥＴ１１３のドレイン・ソース間を流れるリーク電流ＩＤＳｊと、Ｓｉ型ＭＯＳＦＥＴ１１４のドレイン・ソース間を流れるリーク電流ＩＤＳｍとが、均衡（バランス）していれば、Ｓｉ型ＭＯＳＦＥＴのドレインＳｊにおける電位は５Ｖ程度で維持される。しかし、ＳｉＣＪＦＥＴ１１３のオフ状態のリーク電流ＩＤＳｊが、Ｓｉ型ＭＯＳＦＥＴ１１４のオフ状態のリーク電流ＩＤＳｍよりも大きい場合、Ｓｉ型ＭＯＳＦＥＴ１１４に流入する電荷により、ドレインＳｊにおける電位は、図１１の（Ｄ）の様に上昇を続ける。Ｓｉ型ＭＯＳＦＥＴ１１４のドレインＳｊにおける電位が上昇すると、ＳｉＣＪＦＥＴ１１３のゲート電位は、そのソースに対して、より負電位側になるため、リーク電流ＩＤＳｊは小さくなる。しかしながら、この期間においても、Ｓｉ型ＭＯＳＦＥＴ１１４のドレインＳｊにおける電位は上昇を続けている。そのため、Ｓｉ型ＭＯＳＦＥＴ１１４の耐圧ＢＶＤＳＳ（例えば３０Ｖ）を超えてしまう可能性がある。Ｓｉ型ＭＯＳＦＥＴ１１４のドレインＳｊにおける電位が耐圧ＢＶＤＳＳを超えると、Ｓｉ型ＭＯＳＦＥＴ１１４はアバランシェ動作を起し、大きな電流が流れてしまう可能性がある。この結果、カスケード接続により構成されるスイッチ素子での損失が増加する可能性がある。耐圧の高いＳｉ型ＭＯＳＦＥＴを用いてカスケード接続を行う様にすることも考えられるが、一般的には耐圧を高くすることは素子内部のドリフト層を厚くすることになり、Ｓｉ型ＭＯＳＦＥＴ１１４のオン抵抗が上昇してしまう。その結果、スイッチ素子のオン抵抗が上昇してしまう可能性がある。
【００１４】
（２）特許文献２に基づく検討
特許文献２に開示されたスイッチ素子を、例えば２個用意し、電源間に直列に接続して、接続点から信号を取り出す様な回路、所謂インバータ回路を構成した場合、低電位側に接続されるスイッチ素子におけるＪＦＥＴが誤動作（誤点孤）して、大きな短絡電流が流れてしまう可能性がある。この現象を、図１２を用いて説明する。図１２の（Ａ）には、特許文献２に開示された内容を、本発明者が検討するために作成した回路が示されている。また、同図の（Ｂ）〜（Ｆ）には、図１２の（Ａ）に示した回路の動作波形が示されている。
【００１５】
図１２の（Ａ）に示すように、スイッチ素子ＳＷ２は、ドレイン端子Ｄと、ソース端子Ｓと、ゲート端子Ｇ０，Ｇ１と、ノーマリオン型のＳｉＣＪＦＥＴ１２３とノーマリオン型のＳｉＣＪＦＥＴ１２３にカスケード接続されたＳｉ型ＭＯＳＦＥＴ１２４とを有する。また、ゲート駆動回路１２２は、入力信号ＩＮ１を受けて、ゲート端子Ｇ１を介してＳｉＣＪＦＥＴ１２３を駆動する。ゲート駆動回路１２５は、入力信号ＩＮ０を受けて、ゲート端子Ｇ０を介してＳｉ型ＭＯＳＦＥＴ１２４を駆動する。ゲート駆動回路１２２は、図１２の（Ｃ）に示されている様に、入力信号ＩＮ１に従って、回路の接地電位ＶＳＳＪ又は負電位ＶＫＫを、ＳｉＣＪＦＥＴ１２３のゲートＧｊに供給する。これに対して、ゲート駆動回路１２５は、図１２の（Ｄ）に示されている様に、常にハイレベル（正電位ＶＤＤ）をＳｉ型ＭＯＳＦＥＴ１２４のゲートＧｍに供給する。
【００１６】
スイッチ素子ＳＷ２（以下、下側アームのスイッチ素子とも称する）は、図示されていないスイッチ素子ＳＷ２と同様な構成のスイッチ素子（以下、上側アームのスイッチ素子とも称する）と直接に接続され、所謂インバータ回路を構成する。すなわち、所定の電位間に、下側アームのスイッチ素子と、上側アームのスイッチ素子が直列に接続される。スイッチ素子ＳＷ２は、低電位側に接続されるスイッチ素子を示している。そのため、下側アームのスイッチ素子のドレイン端子Ｄは、上側アームのスイッチ素子のソース端子に接続され、下側アームのスイッチ素子のソース端子Ｓは、低電位点（例えば、回路の接地電位点）に接続さる。このインバータ回路は、上側アームのスイッチ素子と下側アームのスイッチ素子とが排他的にオン状態にされることにより、上側アームのスイッチ素子と下側アームのスイッチ素子との接続点から出力が取り出される。
【００１７】
次に、入力信号ＩＮ０及びＩＮ１により、下側アームのスイッチ素子がオフ状態で、上側アームのスイッチ素子がオン状態の場合を説明する。この状態における、下側アームのスイッチ素子の動作波形が、図１２の（Ｂ）〜（Ｆ）に示されている。
【００１８】
下側アームのスイッチ素子がオフ状態になるため、図１２の（Ｂ）に示されている様に、スイッチ素子ＳＷ２のソース・ドレイン間電圧ＶＤは、電源電圧ＶＣＣ（例えば３００Ｖ）近辺まで上昇する。この時、ＳｉＣＪＦＥＴ１２３のゲート・ソース間の寄生容量Ｃｇｓ（図示せず）とゲート・ドレイン間の寄生容量Ｃｇｄ（図示せず）の比であるＣｇｄ／（Ｃｇｓ＋Ｃｇｄ）が比較的大きいと、ＳｉＣＪＦＥＴ１２３のゲートＧｊにおける電位が、図１２の（Ｃ）に示されている様に、容量カップリングの効果で電位ＶＧｊの様に上昇する。
【００１９】
ＳｉＣＪＦＥＴの寄生容量は、領域間に発生する空乏層幅とその面積で決まる。例えば、後で、実施の形態に係るＳｉＣＪＦＥＴの構造を説明する際に用いる図９の（Ａ）及び（Ｂ）を用いて説明をすると、最も空乏層幅が狭いのがゲートとソース間である。これは、Ｐ型のゲート領域とＮ型のソース領域とのそれぞれの不純物濃度が他の半導体領域に比べ比較的濃いため、空乏層幅が狭くなる。その結果、ゲート・ソース間の寄生容量Ｃｇｓの値が大きくなる。一方、ゲート・ドレイン間の寄生容量Ｃｇｄは、ゲートを構成する領域（ゲート電極ｐ＋ｇａｔｅ）とドリフト層ＤＲＩＦＴｊとの対向面積が大きく、不純物濃度は低いが、その寄生容量の値は、寄生容量Ｃｇｓの次に大きい。ドレイン・ソース間の寄生容量Ｃｄｓはゲート電極ｐ＋ｇａｔｅに挟まれたドリフト層全体が空乏化するため、空乏層幅が非常に広くなる。この結果、ドレイン・ソース間の寄生容量Ｃｄｓは、他の寄生容量に比べて小さくなる傾向にある。このため前述したと通り、ＳｉＣＪＦＥＴにおける寄生容量の容量比Ｃｇｄ／（Ｃｇｓ＋Ｃｇｄ）は、一般的なＳｉ型ＭＯＳＦＥＴと比べて大きくなる。実施の形態に係るＳｉ型ＭＯＳＦＥＴの構造についても後で図１０を用いて例を説明するが、この図１０を参考にして、Ｓｉ型ＭＯＳＦＥＴの寄生容量を説明すれば、次の様になる。図１０を参照すると、Ｓｉ型ＭＯＳＦＥＴのゲート・ソース間の寄生容量は、ゲート電極ＧＰｍ下の酸化膜Ｔｏｘによる容量Ｃｏｘと空乏層容量Ｃｄｅｐの直列接続になるため、ゲート・ソース間寄生容量Ｃｇｓよりもゲート・ドレイン間の寄生容量Ｃｇｄの方が大幅に小さくなる。この結果、容量比Ｃｇｄ／（Ｃｇｓ+Ｃｇｄ）の値はＪＦＥＴよりも小さくなる。したがって、Ｓｉ型ＭＯＳＦＥＴでは誤点孤が発生し難い。後で説明するが、図１０において、符号ＳＰｍはソース電極、符号ＤＲＡＩＮｍはドレイン電極である。また、Ｓｉ型ＭＯＳＦＥＴの容量特性については、例えば非特許文献１に記載されている。この非特許文献１において、入力容量（シンボル（Ｓｙｍｂｏｌ）Ｃｉｓｓ）は、寄生容量Ｃｇｓと寄生容量Ｃｇｄの和を示しており、出力容量（シンボルＣｏｓｓ）は寄生容量Ｃｇｄと寄生容量Ｃｄｓの和を示しており、逆送容量（シンボルＣｒｓｓ）は寄生容量Ｃｇｄを示している。そのため、この非特許文献１を参考にすると、寄生容量Ｃｇｓの容量値は、シンボルＣｉｓｓの容量値−シンボルＣｒｓｓの容量値であり、寄生容量Ｃｇｄの容量値はシンボルＣｒｓｓの容量値であり、寄生容量Ｃｄｓの容量値はシンボルＣｏｓｓの容量値−シンボルＣｒｓｓの容量値となる。なお、図１２の（Ｆ）に示されているＩＤは、ドレイン・ソース間の電流を表している。
【００２０】
以上の容量比の関係に加え、ノーマリオン型ＳｉＣＪＦＥＴは、素子特性上しきい値電圧が−３Ｖ程度と低いため、ゲートＧｊにおける電位が、図１２の（Ｃ）の様に上昇（電位ＶＧｊ）することによって、ＳｉＣＪＦＥＴが誤点孤して、過渡的に、図１２の（Ｆ）に示す様にドレイン端子Ｄとソース端子Ｓとの間に短絡電流ＩＤＰが流れてしまう可能性がある。このように特許文献２では、スイッチ素子を使用する場合、Ｓｉ型ＭＯＳＦＥＴを常時オン状態で保持するため、この短絡電流ＩＤＰは、スイッチ素子のソース端子Ｓまで流れてしまい大きな損失の原因となることが分かった。なお、ＳｉＣＪＦＥＴの待機時の負電位ＶＫＫ（ゲートＧｊに印加される電位）をより低くすれば短絡電流の問題も解決できる可能性がある。しかしながら、この場合には、ＳｉＣＪＦＥＴのゲート・ドレイン間の電位差が増加するため、スイッチング時にＳｉＣＪＦＥＴ素子の耐圧を超えるサージ電位が下側アームにおけるＳｉＣＪＦＥＴのドレインノードに発生すると、ＳｉＣＪＦＥＴ素子そのものの破壊につながる恐れもある。図１２の（Ａ）において、破線で示された符号１２０及び符号１２１は、ＳｉＣＪＦＥＴ１２３及びＳｉ型ＭＯＳＦＥＴ１２４がそれぞれ形成された半導体チップを示している。図１２に示すようにスイッチ素子ＳＷ２を半導体チップ１２０と半導体チップ１２１で構成する場合は、図１１と同様に例えばボンディングワイヤで接続される。そのため、図１２に破線で示した様な寄生インダクタンスＬ２が形成されてしまう。なお、特許文献２の図には、半導体チップ１２０、半導体チップ１２４及び寄生インダクタンスＬ２は示されていない。
【００２１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
一実施の形態による半導体装置は、互いにカスケード接続されたノーマリオフ型のシリコントランジスタとノーマリオン型の化合物トランジスタとを有する。シリコントランジスタと化合物トランジスタのそれぞれは、ともにオフ状態となる期間を有する様に、１つの入力信号に基づいて別々に駆動される。
【発明の効果】
【００２３】
上記一実施の形態によれば、半導体装置が破壊されるのを低減することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】実施の形態に係わる半導体装置の回路図である。
【図２】実施の形態に係わる半導体装置の動作波形図である。
【図３】実施の形態に係わるシステムを示すブロック図である。
【図４】実施の形態に係わるシステムの動作波形図である。
【図５】実施の形態に係わるシステムで用いられる制御回路及び駆動回路のブロック図である。
【図６】実施の形態に係わるシステムで用いられる遅延回路のブロック図である。
【図７】実施の形態に係わる半導体装置の平面図である。
【図８】実施の形態に係わるＳｉＣＪＦＥＴの構造を示す図である。
【図９】実施の形態に係わるＳｉＣＪＦＥＴの構造を示す断面図である。
【図１０】実施の形態に係わるＭＯＳＦＥＴの構造を示す断面図である。
【図１１】本発明者による検討を示す図である。
【図１２】本発明者による検討を示す図である。
【図１３】実施の形態に係るシステムのブロック図である。
【発明を実施するための形態】
【００２５】
以下の説明では、互いに同じ機能を有する部分については、同じ符号を付して、その詳細な説明を省略することがある。説明が省略されている場合には、同じ符号が付されている部分の説明を参照して頂きたい。
【００２６】
ここで、本明細書における記載方法について、説明しておく。ＪＦＥＴもＭＯＳＦＥＴも、ゲート、ソース及びドレインを有するトランジスタである。トランジスタのゲートとソースが実質的に同電位にされているときに、ソースとドレインの間の経路（ソース・ドレイン経路）に電流が流れるトランジスタを、本明細書ではノーマリオン型のトランジスタと称する。ゲートとソースが実質的に同電位にされているときに、ソース・ドレイン経路に電流が実質的に流れないトランジスタを、本明細書ではノーマリオフ型のトランジスタと称する。ノーマリオン型のトランジスタはディプレッション型のトランジスタ、ノーマリオフ型のトランジスタはエンハンスメント型のトランジスタと解釈することもできる。また、シリコンを材料としたトランジスタと化合物半導体を材料としたトランジスタとを区別するために、本明細書では、シリコンを用いたトランジスタをＳｉ型ＭＯＳＦＥＴ、Ｓｉ型ＪＦＥＴ又はシリコントランジスタと称する。同様に、化合物半導体を材料としたトランジスタは、材料名をＭＯＳＦＥＴ、ＪＦＥＴの前に付記して表す。例えば、材料としてＳｉＣを用いている場合にはＳｉＣＪＦＥＴと記載する。特に化合物半導体の材料を特定しない場合には、化合物トランジスタ、化合物ＪＦＥＴの様に表記する。
【００２７】
また、「インバータ（inverter）」には大きく分けて次の３つの意味がある。本明細書では３つの意味によって用語を便宜上次のように使い分けている。
（１）インバータ装置：直流電力から交流電力を電気的に生成する電源回路、またはその回路を持つ電力変換装置
（２）インバータ回路：上記（１）の電源回路の一部を構成する回路であって、２つのスイッチ素子を電源間に直列に接続して、その接続点から信号を取り出す回路
（３）インバータ：論理回路の一種の論理否定（ＮＯＴ）ゲート
【００２８】
≪実施形態の概要≫
先ず、後で詳細に説明する図１及び図２を用いて、実施形態の概要を説明する。
図１には、半導体装置の回路が示されており、図２には、図１に示された回路の動作波形が示されている。
【００２９】
図１に示すように、半導体装置ＳＷは、それぞれ破線で囲まれた２つの半導体チップ１、２を含んでいる。１つの半導体チップ１には、ノーマリオン型のＳｉＣＪＦＥＴ（化合物トランジスタ）３が形成されており、半導体チップ２には、ノーマリオフ型のＳｉ型ＭＯＳＦＥＴ（シリコントランジスタ）４が形成されている。半導体装置ＳＷには、一対の端子Ｓと端子Ｄが設けられており、端子Ｄと端子Ｓとの間にＳｉＣＪＦＥＴ３とＳｉ型ＭＯＳＦＥＴ４が直列に接続されている（カスケードに接続されている）。すなわち、ＳｉＣＪＦＥＴ３のソースが、Ｓｉ型ＭＯＳＦＥＴ４のドレインに接続されている。これにより、ＳｉＣＪＦＥＴ３のソース・ドレイン経路は、Ｓｉ型ＭＯＳＦＥＴ４のソース・ドレイン経路を介して端子Ｓと端子Ｄとの間に接続される。同図において、駆動回路ＧＤは半導体装置ＳＷを駆動するための回路であり、駆動回路ＧＤは、ゲート駆動回路５、６を含んでいる。ゲート駆動回路５，６には、それぞれ入力信号ＩＮ１及び入力信号ＩＮ０が供給され、ＳｉＣＪＦＥＴ３及びＳｉ型ＭＯＳＦＥＴ４は、ゲート駆動回路５及び６から供給される信号に従って駆動される。入力信号ＩＮ１及び入力信号ＩＮ０は、後の説明から理解されるであろうが、互いに相関をしており、１つの入力信号ＩＮに基づいて入力信号ＩＮ１及び入力信号ＩＮ０は形成される。この入力信号ＩＮに従って、ＳｉＣＪＦＥＴ３及びＳｉ型ＭＯＳＦＥＴ４は、オン／オフされ、半導体装置ＳＷは、スイッチ回路として動作する。すなわち、１つの入力信号ＩＮは、スイッチ回路のオン／オフを制御する入力信号である。同図において、破線のコイルは、寄生インダクタンスを示しており、ＳｉＣＪＦＥＴ３とＳｉ型ＭＯＳＦＥＴ４とを結ぶ配線の寄生インダクタンスＬｊである。以下、半導体装置ＳＷはスイッチ回路ＳＷともいう。
【００３０】
図２には、半導体装置ＳＷの動作波形が示されている。図２の（Ａ）は、ＳｉＣＪＦＥＴ３のゲートＧｊに供給される信号波形を示しており、（Ｂ）は、Ｓｉ型ＭＯＳＦＥＴ４のゲートＧｍに供給される信号波形を示している。ここで、ＳｉＣＪＦＥＴ３のゲートＧｊに供給される信号のハイレベルは接地電位であり、ロウレベルは負電位である。一方、Ｓｉ型ＭＯＳＦＥＴ４のゲートＧｍに供給される信号のハイレベルは正電位であり、ロウレベルは接地電位である。
【００３１】
入力信号ＩＮに従って、スイッチ回路ＳＷをオフ状態にする場合には、入力信号ＩＮに基づいて形成された入力信号ＩＮ１及び入力信号ＩＮ０により、ゲート駆動回路５は、負電位ＶＫＫをゲートＧｊに供給し、ゲート駆動回路６は接地電位ＶＳＳＭをゲートＧｍに供給する。これにより、ＳｉＣＪＦＥＴ３及びＳｉ型ＭＯＳＦＥＴ４がオフ状態となり、スイッチ回路ＳＷのリーク電流の低減を図ることが可能となる。
【００３２】
入力信号ＩＮにより、スイッチ回路ＳＷをオン状態にする場合には、図２の（Ａ）及び（Ｂ）に示されている様に、Ｓｉ型ＭＯＳＦＥＴ４のゲートＧｍに供給される信号を、ＳｉＣＪＦＥＴ３のゲートＧｊに供給される信号よりも先にハイレベルにすることが望ましい。この様にすることにより、寄生インダクタンスＬｊによりサージ電位が発生することを低減することが可能となる。
【００３３】
次に、入力信号ＩＮにより、スイッチ回路ＳＷをオフ状態にする場合には、図２の（Ａ）及び（Ｂ）の様に、Ｓｉ型ＭＯＳＦＥＴ４のゲートＧｍに供給される信号よりも先に、ＳｉＣＪＦＥＴ３のゲートＧｊに供給される信号を先にロウレベル（負電位）にすることが望ましい。この様にすることにより、寄生インダクタンスＬｊによるサージ電位の発生を抑制することが可能となる。
【００３４】
これにより、スイッチ回路（半導体装置）のリーク電流の低減が図れる。また、サージ電位によってスイッチ回路が破壊されるのを低減することが可能となる。
【００３５】
≪実施の形態≫
１．スイッチ回路
図１に示すように、半導体集積回路装置ＳＷは、２つの半導体チップ１、２を含んでいる。半導体チップ１には、ノーマリオン型のＳｉＣＪＦＥＴ３が形成されており、半導体チップ２には、ノーマリオフ型のＳｉ型ＭＯＳＦＥＴ４が形成されている。ＳｉＣＪＦＥＴ３とＳｉ型ＭＯＳＦＥＴ４は、半導体装置ＳＷに設けられた端子Ｄと端子Ｓとの間でカスケードに接続される。すなわち、ＳｉＣＪＦＥＴ３のソース・ドレイン経路と、Ｓｉ型ＭＯＳＦＥＴ４のソース・ドレイン経路は、端子Ｓと端子Ｄとの間で直列に接続されている。この半導体装置ＳＷには、駆動回路ＧＤからの信号が供給される。駆動回路ＧＤでは、入力信号ＩＮに従った信号ＩＮ１、ＩＮ０を、ゲート駆動回路５、６が受け、入力信号ＩＮに従った信号を、半導体装置ＳＷの端子Ｇ１，Ｇ０に供給する。端子Ｇ１はゲートＧｊに接続され、端子Ｇ０はゲートＧｍに接続される。入力信号ＩＮの電位に従って、ＳｉＣＪＦＥＴ３とＳｉ型ＭＯＳＦＥＴ４は、オン／オフする。すなわち、半導体装置ＳＷは、入力信号ＩＮに従って、端子Ｓと端子Ｄとの間を導通／非道通にするスイッチ回路として動作する（以下、半導体装置ＳＷはスイッチ回路ＳＷともいう。）。この実施の形態では、端子Ｓは、スイッチ回路ＳＷのソースであり、端子Ｄはスイッチ回路ＳＷのドレインである。しかしながら、ソースとドレインの表現は、スイッチ回路ＳＷに供給される電流の向きにより変わることに留意して頂きたい。ＳｉＣＪＦＥＴ３のソース電極Ｓｊは、Ｓｉ型ＭＯＳＦＥＴ４のドレイン電極に接続されるため、Ｓｉ型ＭＯＳＦＥＴ４のドレイン電極を表す場合もある。
【００３６】
図２には、図１に示した半導体装置ＳＷの駆動波形が示されている。スイッチ回路ＳＷのソースＳとドレインＤとの間を非道通にする場合、入力信号ＩＮに従ってＳｉＣＪＦＥＴ３のゲートＧｊには負電位ＶＫＫ（例えば−２０Ｖ）が印加される。このとき、Ｓｉ型ＭＯＳＦＥＴ２のゲートＧｍには、入力信号ＩＮに従って接地レベルと同じ電位ＶＳＳＭ（例えば０Ｖ）が印加される。これにより、ＳｉＣＪＦＥＴ３及びＳｉ型ＭＯＳＦＥＴ４は、ともにオフ状態となる。次に、スイッチ回路ＳＷのソースＳとドレインＤ間を導通させるときには、入力信号ＩＮに従って、Ｓｉ型ＭＯＳＦＥＴのゲートＧｍの電位が接地電位ＶＳＳＭから正電位ＶＤＤ（例えば１５Ｖ）にされ、このＳｉ型ＭＯＳＦＥＴ４がオン状態にされる。所定の時間ｔｄＡ後、ＳｉＣＪＦＥＴ３のゲートＧｊの電位を、入力信号ＩＮに従って負電位ＶＫＫから接地電位である電位ＶＳＳＪ（例えば０Ｖ）へ遷移させ、ＳｉＣＪＦＥＴ４をオン状態にする。ここで、ＳｉＣＪＦＥＴ３をＳｉ型ＭＯＳＦＥＴ４に先行させてオン状態にすると、ＳｉＣＪＦＥＴ３のソースに存在する寄生インダクタンスＬｊによってサージ電位が発生し、Ｓｉ型ＭＯＳＦＥＴ４のドレイン電位が耐圧以上に上昇する可能性がある。このため、本実施の形態においては、ＳｉＣＪＦＥＴ３よりも先にＳｉ型ＭＯＳＦＥＴ４を駆動して、スイッチ回路ＳＷのソースＳとＳｉＣＪＦＥＴ４のソースＳｊとを電気的に接続する。これにより、サージによるノイズを抑えることが可能となる。入力信号ＩＮに従って、カスケード接続されたＳｉＣＪＦＥＴ３及びＳｉ型ＭＯＳＦＥＴ４が、ともにオンすることで、スイッチ回路ＳＷはオン状態となり、スイッチ回路ＳＷは導通状態となる。このときのＳｉＣＪＦＥＴ３のソース電極Ｓｊの電位は、Ｓｉ型ＭＯＳＦＥＴ４のオン電圧となり、例えば０．５Ｖ程度となる。
【００３７】
次に、入力信号ＩＮに従って、スイッチ回路ＳＷをターンオフする動作を説明する。まずＳｉＣＪＦＥＴ３のゲートＧｊの電位を、接地電位ＶＳＳＪから負電位ＶＫＫに遷移させる。次に所望の遅延時間ｔｄＢの後、Ｓｉ型ＭＯＳＦＥＴ４のゲートＧｍの電位を正電位ＶＤＤから接地電位ＶＳＳＭに遷移させる。これにより、ＳｉＣＪＦＥＴ３及びＳｉ型ＭＯＳＦＥＴ４がともにオフ状態となり、カスケードスイッチ素子（半導体装置或いはスイッチ回路）ＳＷがオフ状態となる。本実施の形態においては、ＳｉＣＪＦＥＴ３をＳｉ型ＭＯＳＦＥＴ４に先行してオフ状態にする。これにより、ＳｉＣＪＦＥＴ３のソース電極Ｓｊでのサージ電位の発生を抑制できる。従って、スイッチ回路ＳＷをオフさせるときには、ＳｉＣＪＦＥＴ３を先行して駆動することが望ましい。図２に示した様な駆動を適用することにより、ＳｉＣＪＦＥＴ３がオフ状態での待機時のオフ電圧が負電位ＶＫＫ（例えば−２０Ｖ）となる。そのため、ＳｉＣＪＦＥＴ３をオフ状態にした直後のＳｉＣＪＦＥＴ３に生じるリーク電流ＩＤＳｊを低減できる。従って、仮にこのときのＳｉＣＪＦＥＴ３のリーク電流ＩＤＳｊが、このときのＳｉ型ＭＯＳＦＥＴ４のリーク電流ＩＤＳよりも大きく、その結果としてＳｉＣＪＦＥＴ３のソース電極Ｓｊの電位が上昇したとしても、上昇分の電位ｄＶＳｊ（例えば２０Ｖ）とＳｉＣＪＦＥＴ３のゲートＧｊの電位（負電位ＶＫＫ）の差である電圧が、ＳｉＣＪＦＥＴ３のゲートとソース間に印加される。上記例に従えば、負電位ＶＫＫ−電位ｄＶＳｊ＝―４０Ｖの電圧がＳｉＣＪＦＥＴ３のゲートとソース間に印加される。これにより、ＳｉＣＪＦＥＴ３に生じるリーク電流ＩＤＳｊを十分に低減させることが可能となる。リーク電流ＩＤＳｊが低減される結果、Ｓｉ型ＭＯＳＦＥＴ４のドレインにおける電位が上昇するのに要する時間を十分に長くすることができる。これにより、スイッチ回路ＳＷをスイッチングさせる周波数（スイッチング周波数）の周期において、Ｓｉ型ＭＯＳＦＥＴ４のドレインＳｊの電位上昇が低く抑えられるため、前述のようなＳｉ型ＭＯＳＦＥＴでのアバランシェ動作を防ぐことが出来る。言い換えれば、Ｓｉ型ＭＯＳＦＥＴ４のドレイン電位の上昇が抑えられるため、Ｓｉ型ＭＯＳＦＥＴ４の耐圧を必要以上に高く設計しなくてもよい。すなわち、耐圧が比較的低い素子構造を採用できるため、Ｓｉ型ＭＯＳＦＥＴ４のオン抵抗を小さくすることができ、スイッチ素子（スイッチ回路）の損失を低減することが可能となる。ここで、耐圧が比較的低い素子構造とは、例えば、図１０に示すドリフト層ＤＲＩＦＴｍの膜厚を薄くする又は濃度を高くする構造である。
【００３８】
上述した所望の遅延時間ｔｄＡ及びｔｄＢを作成する構成については、後で図５及び図６を用いて１例を説明するので、ここでは説明しない。また、図１において、Ｓｉ型ＭＯＳＦＥＴ４のソースとドレイン間に接続されているダイオードは、寄生ダイオードを示している。他の図面（例えば、図３）においても同様である。
【００３９】
２．インバータ回路及びそれを用いたシステム
次に、図１を用いて説明した半導体装置ＳＷと駆動回路ＧＤを、システムに適用した例を説明する。ここでは、システムとして三相インバータ回路によって駆動されるモータを例にして、その適用例を説明する。
【００４０】
図３には、入力信号に従って三相モータＬＯＡＤを駆動する三相インバータ回路３ＩＮＶに係るシステムＳＹＳのブロック図が示されている。スイッチ回路ＳＷＵ，ＳＷＶ，ＳＷＷ，ＳＷＸ，ＳＷＹ，ＳＷＺのそれぞれは、互いに同じ構成であり、図１に示した半導体装置ＳＷである。また、半導体装置ＳＷに対応して設けられていた駆動回路ＧＤは、図３では、駆動回路ＧＤＵ、ＧＤＶ、ＧＤＷ、ＧＤＸ、ＧＤＹ、ＧＤＺとして示されている。すなわち、三相インバータ回路３ＩＮＶは、図１に示した半導体装置とそれに対応した駆動回路を６組有している。インバータ回路を構成するために、それぞれスイッチ回路として動作する２個の半導体装置（第１半導体装置と第２半導体装置）が直流電源ＤＰＳの正側Ｐと負側Ｎとの間に直列に接続され、直列接続された２個の半導体装置は、入力信号に従って互いに相補的にスイッチング動作を行う。直流電源ＤＰＳの正側Ｐの電位ＶＣＣと負側Ｎの接地電位との電位差である電源電圧は、例えば３００Ｖである。相補的なスイッチング動作により、２個の半導体装置の接続点から負荷装置であるモータへの駆動信号が出力される。図３の例においては、半導体装置ＳＷＵと半導体装置ＳＷＸが直列に接続されてインバータ回路ＩＮＶ＿Ｕが構成され、その接続点から負荷装置である三相モータＬＯＡＤのＵ相を駆動する信号が出力される。同様に、半導体装置ＳＷＶと半導体装置ＳＷＹが直列に接続されてインバータ回路ＩＮＶ＿Ｖが構成され、その接続点から三相モータＬＯＡＤのＶ相を駆動する信号が出力される。また、半導体装置ＳＷＷと半導体装置ＳＷＺが直列に接続されてインバータ回路ＩＮＶ＿Ｗが構成され、その接続点から三相モータＬＯＡＤのＷ相を駆動する信号が出力される。また、同図において、還流用のダイオードＤｉｕ、Ｄｉｖ、Ｄｉｗ、Ｄｉｘ、Ｄｉｙ、Ｄｉｚのそれぞれは、半導体装置ＳＷＵ，ＳＷＶ，ＳＷＷ，ＳＷＸ，ＳＷＹ，ＳＷＺの端子Ｓと端子Ｄとの間に接続されている。直流電源ＤＰＳの正側Ｐと負側Ｎの間にコンデンサＣ０が接続されている。
【００４１】
図４には、図３に示した三相インバータ回路３ＩＮＶの動作波形が示されている。各相とも同じ動作をするので、図４には、三相モータＬＯＡＤのＵ相を駆動する駆動信号を形成するインバータ回路ＩＮＶ＿Ｕのみの動作波形を示す。また、以下の説明では、インバータ回路を構成する２個の半導体装置及び駆動回路のうち、直流電源ＤＰＳの正側Ｐに接続された半導体装置ＳＷＵ及びその駆動回路ＧＤＵを上側アームと称し、直流電源ＤＰＳの負側Ｎに接続された半導体装置ＳＷＸ及びその駆動回路ＧＤＸを下側アームと称する。
【００４２】
図４を用いて、図３に示した三相インバータ回路３ＩＮＶの動作を、Ｕ相を例にして、以下に説明する。図４の（Ａ）〜（Ｅ）は、下側アームの動作波形である。インバータ回路であるため、上側アームのスイッチ回路（半導体装置）ＳＷＵと下側アームのスイッチ回路（半導体装置）ＳＷＸは、入力信号に従って、相補的に動作する。例えば、下側アームのスイッチ回路ＳＷＸがオフの状態のときに、上側アームのスイッチ回路ＳＷＵがオン状態へ遷移する様に入力信号により制御される。図４において、時刻ｔ迄は、下側アームのスイッチ回路ＳＷＸがオン状態で、上側アームのスイッチ回路ＳＷＵがオフ状態を示している。時刻ｔにおいて、下側アームのスイッチ回路ＳＷＸがオフ状態にされ、上側アームのスイッチ回路ＳＷＵがオン状態へ遷移する。スイッチ回路ＳＷＵがオン状態へ遷移するため、下側アームのスイッチ回路ＳＷＸの端子Ｄにおける電位ＶＤが電源電圧の電位ＶＣＣ近くまで上昇する。これにより、スイッチ回路ＳＷＸの内のＳｉＣＪＦＥＴ（図１のＳｉＣＪＦＥＴ３に相当）のドレインにおける電位が急激に上昇する。先に図１２を用いて説明した様に、このＳｉＣＪＦＥＴのドレインにおける電位の上昇に伴って、このＳｉＣＪＦＥＴのゲートＧｊにおける電位も過渡的に上昇する。この結果、ＳｉＣＪＦＥＴのドレインから電荷が流入し、一時的ではあるがＳｉ型ＭＯＳＦＥＴ（図１のＳｉ型ＭＯＳＦＥＴ４に相当）のドレインＳｊの電位が上昇する。ここで、図１２に示した回路では、このとき、Ｓｉ型ＭＯＳＦＥＴがオン状態であるため、短絡電流がスイッチ回路ＳＷＸの端子Ｓに流れてしまうが、本実施の形態によれば、ゲートＧｍの電位がロウレベルにされるため、Ｓｉ型ＭＯＳＦＥＴは、このときオフ状態にされる。そのため、短絡電流がスイッチ回路ＳＷＸの端子Ｓまで流れない、言い換えれば、スイッチ回路の損失を低減することができる。Ｓｉ型ＭＯＳＦＥＴのドレインＳｊにおける電位は、上述した様に電荷の流入によって上昇するが、Ｕ相の上下アームのスイッチ回路ＳＷＵ、ＳＷＸがともにオフ状態の時に、スイッチ回路ＳＷＵ、ＳＷＸを片方ずつ適宜一時的にオンさせることで、Ｓｉ型ＭＯＳＦＥＴのドレインに蓄積された電荷を端子Ｓに抜き、Ｓｉ型ＭＯＳＦＥＴのドレイン電位を低下させることができる。
【００４３】
図４において、時刻ｔ以前の動作波形（Ｂ）〜（Ｄ）については、先に説明した図２の動作波形（Ａ）〜（Ｃ）と同じであるため、ここでは説明を省略する。
【００４４】
図５は、図２及び図４で示した波形を形成するためのゲートドライバ制御回路ＧＤＣＴＬと駆動回路ＧＤのブロック図である。同図において、破線の右側に示されている部分が、駆動回路ＧＤであり、破線の左側に示されている部分がゲートドライバ制御回路ＧＤＣＴＬである。同図には、１個のインバータ回路に対応するゲートドライバ制御回路ＧＤＣＴＬと駆動回路ＧＤが示されている。従って、図３の三相モータＬＯＡＤを駆動する場合には、図５に示された構成が３組使われる。ここでは、三相のうち、図３のＵ相を駆動する例を説明する。すなわち、図３のＵ相を駆動するインバータ回路ＩＮＶ＿Ｕ（スイッチ回路ＳＷＵ及びスイッチ回路ＳＷＸ）に対応したゲートドライバ制御回路ＧＤＣＴＬと駆動回路ＧＤが、図５に示されている。図３においても、駆動回路ＧＤＵ、ＧＤＸが示されているが、この図５と対応を取ると、駆動回路ＧＤ（図５）に含まれているゲート駆動回路ＧＤ＿Ｕ０、ＧＤ＿Ｕ１が、図３の駆動回路ＧＤＵに含まれるゲート駆動回路に該当し、ゲート駆動回路ＧＤ＿Ｘ０、ＧＤ＿Ｘ１が、図３のゲート駆動回路ＧＤＸに含まれるゲート駆動回路に該当すると理解されたい。図３では、図面が複雑になるのを避けるために、各ゲート駆動回路の入力信号は省略されている。
【００４５】
まず、ゲートドライバ制御回路ＧＤＣＴＬについて説明をする。ゲートドライバ制御回路ＧＤＣＬＴは、制御すべき半導体装置（スイッチ回路）毎に、入力信号を受ける。図５では、スイッチ回路ＳＷＵを制御するための入力信号ＨＩＮとスイッチ回路ＳＷＸを制御するための入力信号ＬＩＮが、ゲートドライバ制御回路ＧＤＣＴＬに供給される。ゲートドライバ制御回路ＧＤＣＴＬは、入力信号ＨＩＮ（入力信号ＬＩＮ）に従った入力信号ＩＮ０、ＩＮ１を形成して、ゲート駆動回路ＧＤ＿Ｕ０、ＧＤ＿Ｕ１（ゲート駆動回路ＧＤ＿Ｘ０、ＧＤ＿Ｘ１）に供給する。これにより、スイッチ回路ＳＷＵ（スイッチＳＷＸ）は、入力信号ＨＩＮ（入力信号ＬＩＮ）に従って駆動される。図３に示されている三相インバータ回路３ＩＮＶを駆動する場合、上側アームと下側アームとでは、アームで扱う電圧が異なるため、図５に示されているゲートドライバ制御回路ＧＤＣＴＬとゲート駆動回路ＧＤにおいては、入力信号ＨＩＮを処理する回路に供給される電圧と入力信号ＬＩＮを処理する回路に供給される電圧とが異なっている。なお、図５において、電源電位が示されていないブロック等へ供給される電源電位は、そのブロック等で処理されるべき信号の電位に応じて選択すればよい。
【００４６】
ゲートドライバ制御回路ＧＤＣＴＬに供給された入力信号ＨＩＮは、シュミットトリガ回路ＳＨＴＲＧを介して、レベル変換回路（ＶＤＤ/Ｖｃｃ  ＬＥＶＥＬ  ＳＨＩＦＴ）５１に供給される。シュミットトリガ回路ＳＨＴＲＧと抵抗Ｒとを用いることにより、入力信号ＨＩＮが揺らいだ場合においても安定した出力レベルをレベル変換回路５１に供給することが可能とされている。レベル変換回路５１の出力は、パルス発生器＆遅延回路（ＰＵＬＳＥ  ＧＥＮ＆ＤＥＬＡＹ）５２に供給され、その出力は、レベルシフト回路５３に供給される。レベルシフト回路５３はＳｉ型ＭＯＳＦＥＴ（ＮＭ）と抵抗Ｒ１により構成される。このレベルシフト回路５３の出力は、インターロック回路＆遅延回路（ＩＮＴＥＲＬＯＣＫ＆ＤＥＬＡＹ）５４を介して、ＲＳラッチ回路（ＲＳ  ＬＡＴＣＨ）５５−０，５５−１に供給される。ＲＳラッチ回路５５−０，５５−１の出力信号が、ゲート駆動回路ＧＤ＿Ｕ０、ＧＤ＿Ｕ１に供給される。また、入力信号ＬＩＮは、シュミットトリガ回路ＳＨＴＲＧを介してレベルシフト回路５１に供給される。レベルシフト回路５１の出力は、遅延回路（ＤＥＬＡＹ）５６を介してノアゲートＮＯＲ０、ＮＯＲ１に供給され、このノアゲートＮＯＲ０、ＮＯＲ１の出力が、ゲート駆動回路ＧＤ＿Ｄ０、ＧＤ＿Ｄ１の入力信号ＩＮ０、ＩＮ１として供給される。入力信号ＬＩＮについても、入力信号ＨＩＮと同様に、入力段としてシュミットトリガ回路ＳＨＴＲＧと抵抗Ｒを用いることにより、安定したレベルを遅延回路５６に供給することが出来る様にされている。
【００４７】
同図において、電源電圧低下保護回路（ＵＶ  ＤＥＴＥＣＴ）５７は、電源電圧が低下した際に、ゲート駆動回路を非活性化し、スイッチ素子が破壊されることを防ぐ働きをする。
【００４８】
ゲート駆動回路ＧＤ＿Ｕ０、ＧＤ＿Ｕ１は、その出力端子ＨＯ０、ＨＯ１からの信号によって上側アームのスイッチ回路ＳＷＵを駆動する。駆動するための駆動電圧を形成するために、ゲート駆動回路ＧＤ＿Ｕ０、ＧＤ＿Ｕ１は、高電位側の正電位ＶＢ、この回路の接地電位ＶＳ及び高電位側の負電位ＶＥを動作電位として受ける。ここで、負電位ＶＥは、この回路用の接地電位ＶＳを基準にして生成される。ＲＳラッチ回路５５−１からの信号ＩＮ１を、入力信号として受けて、ゲート駆動回路ＧＤ＿Ｕ１は、スイッチ回路ＳＷＵ内のＳｉＣＪＦＥＴ（図１のＳｉＣＪＦＥＴ３に相当）のゲートに駆動信号を供給する。一方、ゲート駆動回路ＧＤ＿Ｕ０は、ＲＳラッチ回路５５−０からの信号ＩＮ０を、入力信号として受けて、スイッチ回路ＳＷＵ内のＳｉ型ＭＯＳＦＥＴ（図１のＳｉ型ＭＯＳＦＥＴ４に相当）のゲートに駆動信号を供給する。
【００４９】
ゲート駆動回路ＧＤ＿Ｘ０、ＧＤ＿Ｘ１は、その出力端子ＬＯ０、ＬＯ１からの信号によって下側アームのスイッチ回路ＳＷＸを駆動する。駆動するための駆動電圧を形成するために、ゲート駆動回路ＧＤ＿Ｘ０、ＧＤ＿Ｘ１は、低電位側の正電位ＶＣＣ、この回路の接地電位ＶＳＳ及び低電位側の負電位ＶＥＥを動作電位として受ける。ここで、負電位ＶＥＥは、この回路用の接地電位ＶＳＳを基準にして生成される。ノアゲートＮＯＲ１からの信号ＩＮ１を、入力信号として受けて、ゲート駆動回路ＣＤ＿Ｘ１は、スイッチ回路ＳＷＸ内のＳｉＣＪＦＥＴ（図１のＳｉＣＪＦＥＴ３に相当）のゲートに駆動信号を供給する。一方、ゲート駆動回路ＣＤ＿Ｘ０は、ノアゲートＮＯＲ０からの信号ＩＮ０を、入力信号として受けて、スイッチ回路ＳＷＸ内のＳｉ型ＭＯＳＦＥＴ（図１のＳｉ型ＭＯＳＦＥＴ４に相当）のゲートに駆動信号を供給する。特に制限されないが、負電位ＶＥ，ＶＥＥは、図示されていない電圧レギュレータで形成される。
【００５０】
次に、図５に示したゲートドライバ制御回路ＧＤＣＴＬの動作を説明する。入力信号ＬＩＮがアサートされると、レベル変換回路５１によって、入力信号ＬＩＮのハイレベルの電位が、ゲート駆動回路ＧＤ＿Ｘ０、ＧＤ＿Ｘ１のハイレベルの電位である正電位ＶＣＣに変換される。レベル変換された信号は、遅延回路５６、ノアゲートＮＯＲ０、ＮＯＲ１を介してゲート駆動回路ＧＤ＿Ｘ０、ＧＤ＿Ｘ１に、入力信号ＩＮ０、ＩＮ１として供給される。これにより、ゲート駆動回路ＧＤ＿Ｘ０、ＧＤ＿Ｘ１からは、１つの入力信号ＬＩＮに従って、図２（Ａ）（Ｂ）及び図５（Ｂ）（Ｃ）に示した波形の様な駆動信号によってゲートＧｊ，Ｇｍを駆動する。入力信号ＨＩＮについても、同様に、レベル変換回路５１でレベルの変換が行われ、パルス発生器＆遅延回路５２を用いて、入力信号ＨＩＮを、所望のタイミングを持ったタイミング信号に変換する。すなわち、入力信号ＨＩＮに応答して、パルス発生器＆遅延回路５２に含まれているパルス発生器が、上側アームにおける出力信号の立ち上がりと立ち下がりを規定するタイミング信号を出力する。パルス発生器＆遅延回路５２により形成されたタイミング信号は、レベル変換回路５３を経由して、インターロック回路＆遅延回路５４に供給され、ＲＳラッチ回路５５−０，５５−１に供給される。インターロック回路＆遅延回路５４に含まれているインターロック回路は、規定の入力信号以外の不定な信号が入力された場合は、後段のＲＳラッチ回路５５−０，５５−１に信号を転送せず、上側アームにおける出力信号をアサートしないように制御する働きをする。ＲＳラッチ回路５５−１，５５−０からの信号は、入力信号ＩＮ１、ＩＮ０として、ゲート駆動回路ＧＤ＿Ｕ１、ＧＤ＿Ｕ０に供給され、ゲート駆動回路ＧＤ＿Ｕ１、ＧＤ＿Ｕ０からは、図２（Ａ）（Ｂ）及び図４（Ｂ）（Ｃ）に示した波形のような駆動信号がゲートＧｊ、Ｇｍに出力される。但し、ゲート駆動回路ＧＤ＿Ｕ１、ＧＤ＿Ｕ０は、上側アームに対応しているため、ゲートＧｊ、Ｇｍを駆動する信号のそれぞれの電位は、上側アームに対応した電位となる。この様にして、ゲートドライバ制御回路ＧＤＣＴＬとゲート駆動回路ＧＤにより、１つの入力信号（例えば、入力信号ＬＩＮ）に基づいて、スイッチ回路ＳＷを構成するＳｉＣＪＦＥＴとＳｉ型ＭＯＳＦＥＴのそれぞれを別々に駆動する駆動信号が形成される。
【００５１】
図６には、前述した遅延時間ｔｄＡ及び遅延時間ｔｄＢを形成するための遅延回路の一例が示されている。ここでは、図５で示した下側アームに対応する遅延回路５６に適用する遅延回路を例にして説明する。図６において、Ｉｎｐｕｔは、遅延回路５６の入力信号であり、図５に示したレベル変換回路５１を介して供給される信号に対応する。この入力信号Ｉｎｐｕｔがハイレベルにアサートされると、ノアゲートＮＯＲがロウレベルを出力し、インバータ６３に入力される。インバータ６３はノアゲートＮＯＲの出力の反転信号であるハイレベルが後段のノアゲートＮＯＲ０（図５参照）に入力され、Ｓｉ型ＭＯＳＦＥＴ（図１では、Ｓｉ型ＭＯＳＦＥＴ４に相当。この段落ではＳｉ型ＭＯＳＦＥＴ４という。）のゲートがアサートされる。その後、複数のインバータにより構成された遅延回路６１Ａによって遅延時間ｔｄＡだけ遅れた信号がナンドゲートＮＡＮＤに入力される。これにより、ナンドゲートＮＡＮＤはロウレベルを出力し、インバータ６２に入力される。インバータ６２はナンドゲートＮＡＮＤの出力の反転信号であるロウレベル信号が後段のノアゲートＮＯＲ１（図５参照）に入力され、ＳｉＣＪＦＥＴ（図１では、ＳｉＣＪＦＥＴ３に相当。この段落ではＳｉＣＪＦＥＴ３という。）のゲートが遅延時間ｔｄＡだけ遅れてアサートされる。スイッチ回路ＳＷをオフさせるときには、複数のインバータにより構成された遅延回路６１Ｂの遅延時間ｔｄＢが利用される。入力信号Ｉｎｐｕｔのロウレベル側へのアサートによりＳｉＣＪＦＥＴ３が先行してオフ状態になり、遅延時間ｔｄＢ後にノアゲートＮＯＲがハイレベルを出力し、その反転信号がＳｉ型ＭＯＳＦＥＴ４のゲートに伝搬し、Ｓｉ型ＭＯＳＦＥＴ４をオフ状態にする。以上のような遅延回路５６を用いれば、ＳｉＣＪＦＥＴ３とＳｉ型ＭＯＳＦＥＴ４の駆動時間を自由に制御できる。また遅延時間の長短は遅延回路６１Ａ，６１Ｂにおけるインバータの段数を増減すればよいことは言うまでもない。このような回路を用いてゲート制御回路ＧＤＣＴＬを構成すれば、図２及び図４で示した波形を形成でき、スイッチ回路での損失を低減することが可能となる。
【００５２】
図５及び図６に示した各ブロックは、周知の論理回路、順序回路を組み合わせることにより実現出来るので、各ブロックの回路構成は省略する。また、図１及び図４に示したゲートＧｊ、Ｇｍの駆動信号を１つの入力信号に基づいて形成できるようにすれば良いので、図５及び図６に示した構成も一例である。
【００５３】
図５に示したゲートドライバ制御回路ＧＤＣＴＬと駆動回路ＧＤは、一つの半導体チップに形成しても良いし、ゲートドライバ制御回路ＧＤＣＴＬと駆動回路ＧＤを別々の半導体チップに形成しても良い。また、スイッチ回路ＳＷも、ゲートドライバ制御回路ＧＤＣＴＬと同じ半導体チップに形成しても良い。更には、スイッチ回路ＳＷは、ゲートドライバ制御回路ＧＤＣＴＬと駆動回路ＧＤと同じ半導体チップに形成しても良い。
【００５４】
上側アーム及び下側アームに供給されるべき負電位ＶＥ、ＶＥＥは半導体チップの外部にレギュレータを設け、これにより生成された電位を駆動回路に入力する様にしても良い。もちろん負電源レギュレータを、半導体チップに内蔵して、ゲートドライバ制御回路ＧＤＣＴＬと駆動回路ＧＤも含めて半導体チップとしてもよいことは言うまでもない。このように、本実施の形態の駆動回路は汎用的な駆動回路用の半導体集積回路の構成に、必要な遅延回路５６等、最小限の追加回路で実現できるため、駆動回路実現のための追加コストを低く抑えることが可能である。
【００５５】
図３では、三相インバータ回路に適用した例を示したが、例えばコイルを負荷装置とし、この負荷装置を一つのインバータ回路で駆動する様なシステムにも、適用することが出来る。この場合、図１３に示すようにシステムＳＹＳ１は、コイル等の負荷装置ＬＯＡＤ１と、これを駆動するインバータ回路ＩＮＶと、インバータ回路ＩＮＶを制御する制御回路ＣＴＬを有することになる。インバータ回路ＣＴＬは、上記図３に関して説明したＵ相に対応するインバータ回路ＩＮＶ＿Ｕと同じ構成にされ、制御回路ＣＴＬとしては図５及び図６で説明したゲートドライバ制御回路ＧＤＣＴＬと駆動回路ＧＤを有すると理解されたい。ここで、スイッチ回路（第１半導体装置）ＨＳＷ及びスイッチ回路（第２半導体装置）ＬＳＷは図１のスイッチ回路（半導体装置）ＳＷと同じ構成である。また、駆動回路ＨＧＤは図５のゲート駆動回路ＧＤ＿Ｕ１，ＧＤ＿Ｕ０を有し、駆動回路ＬＧＤは図５のゲート駆動回路ＧＤ＿Ｘ１，ＧＤ＿Ｘ０を有する。さらに、ゲートドライバ制御回路ＬＣＴＬは図５のゲートドライバ制御回路ＧＤＣＴＬの下側に記載したブロック図に対応し、シュミットトリガ回路ＳＨＴＧ、抵抗Ｒ、レベル変換回路５１、遅延回路５６、電源電圧低下保護回路５７、ノアゲートＮＯＲ０，ＮＯＲ１を有する。ゲートドライバ制御回路ＨＣＴＬは図５のゲートドライバ制御回路ＧＤＣＴＬの上側に記載したブロック図に対応し、上記した下側のブロックに含まれる回路以外の回路を有する。インバータ回路ＩＮＶは正電位Ｖｃｃと接地電位Ｖｓｓとの間に接続されている。すなわち、システムＳＹＳ１における第１及び第２半導体装置ＨＳＷ，ＬＳＷのそれぞれにおけるシリコントランジスタと化合物トランジスタとは、ともにオフ状態となる期間を有する様に駆動される。
【００５６】
さらに、システムＳＹＳ，ＳＹＳ１のインバータ回路を構成する上側アームのスイッチ回路ＨＳＷ、ＳＷＵ，ＳＷＶ，ＳＷＷは、図１２のスイッチ回路ＳＷ２と同様に駆動してもよい。すなわち、スイッチ回路ＨＳＷ、ＳＷＵ，ＳＷＶ，ＳＷＷのそれぞれのシリコントランジスタと化合物トランジスタとは、ともにオフ状態となる期間を有しなくてもよい。下側アームのスイッチ回路ＬＳＷ、ＳＷＸ，ＳＷＹ，ＳＷＺのそれぞれにおけるシリコントランジスタと化合物トランジスタとは、ともにオフ状態となる期間を有する様に駆動されすればよい。これによりゲートドライバ制御回路が図５に示したゲートドライバ制御回路ＧＤＣＴＬよりも簡略化することができる。
【００５７】
３．半導体装置の構造
図７には、図１に示したＳｉ型ＭＯＳＦＥＴ４とＳｉＣＪＦＥＴ３を１つのパッケージに封止した半導体装置が示されている。図７（Ａ）は樹脂で封止された状態の半導体装置の平面図が示され、同図（Ｂ）では樹脂を取り除いた半導体装置の平面図が示されている。同図（Ａ）に示すように、半導体装置７０は、ゲート端子Ｇ０、Ｇ１、ドレイン端子Ｄ、ソース端子Ｓ等のリードとヘッダー７１を除いて封止樹脂７２で覆われている。図７（Ｂ）では、封止樹脂７２に封止される２枚の金属板ＰＬＡＴＥ１、２のうち、右側の金属板ＰＬＡＴＥ２にＳｉ型ＭＯＳＦＥＴ４が形成された半導体チップ２が配置され、左側の金属板ＰＬＡＴＥ１にＳｉＣＪＦＥＴ３が形成された半導体チップ１が配置された例が示されている。Ｓｉ型ＭＯＳＦＥＴ４のゲート電極Ｇｍに接続されているゲートパッドＧＰｍは、封止樹脂７２から突出するリード（第１リード）であるゲート端子Ｇ０に、ソース電極Ｓｍに接続されているソースパッドＳＰｍは封止樹脂７２から突出するリード（第２リード）であるソース端子Ｓにそれぞれボンディングワイヤを用いて接続されている。ソースパッドＳＰｍとソース端子Ｓとは複数本のボンディングワイヤで接続されている。半導体チップ２の裏面に位置するドレイン電極は金属板ＰＬＡＴＥ２にダイボンディング材料で接続される。一方、左側のＳｉＣＪＦＥＴ３のゲート電極Ｇｊに接続されているゲートパッドＧＰｊは封止樹脂７２から突出するリード（第３リード）であるゲート端子Ｇ１に、ソース電極Ｓｊに接続されているソースパッドＳＰｊは金属板ＰＬＡＴＥ２、すなわちＳｉ型ＭＯＳＦＥＴ４のドレイン電極に、それぞれボンディングワイヤを用いて接続されている。ソースパッドＳＰｊと金属板ＰＬＡＴＥ２とは複数本のボンディングワイヤで接続されている。半導体チップ１の裏面に位置するドレイン電極は金属板ＰＬＡＴＥ１にダイボンディング部材で接続される。金属板ＰＬＡＴＥ１と封止樹脂７２から突出するリード（第４リード）であるドレイン端子Ｄとは一体に形成されている。なお、図７（Ｂ）に示すように半導体チップ２のチップ面積は半導体チップ１のチップ面積よりも小さい。
【００５８】
このような半導体チップの配置と接続構成とすることで、ＳｉＣＪＦＥＴ３及びＳｉ型ＭＯＳＦＥＴ４のゲート電極とリードとを接続するボンディングワイヤの長さ、ソース電極とリードとを接続するボンディングワイヤの長さを短くできる。すなわちボンディングワイヤの寄生インダクタンスＬｊやワイヤによる寄生抵抗（オン抵抗成分）を小さくできる。このためスイッチング時のノイズを小さく抑えることができ、過剰な電位がＳｉ型ＭＯＳＦＥＴに印加されないようにできる。言い換えればＳｉ型ＭＯＳＦＥＴの耐圧を低く設定できるので、カスケードスイッチ接続された素子全体のオン抵抗を小さくでき、損失を低減できる。またＳｉＣＪＦＥＴのソース電極に接続するボンディングワイヤの対向電極である右側の金属板ＰＬＡＴＥ２は、Ｓｉ型ＭＯＳＦＥＴが形成されている半導体チップが配置されていないところの余白の部分を大きくとれる。したがって、接触面積の大きいクリップボンディングタイプの接続部材（板状の金属、例えばＣｕフレーム）を用いて、ＳｉＣＪＦＥＴのソース電極と金属板ＰＬＡＴＥ２との間を接続することが可能となり、接触抵抗を小さくできる利点もある。またその本数も少なくとも２本以上接続できることから、Ｓｉ型ＭＯＳＦＥＴとＳｉＣＪＦＥＴとの接続点である中間ノード（ドレインＳｊ）に生じる寄生インダクタンスを、さらに低減することも可能となる。さらに、複数チップを平面的に配置するため、Ｓｉ型ＭＯＳＦＥＴ及び／或いはＳｉＪＦＥＴが形成される半導体チップの面積を自由に設計できる。このため低オン抵抗の設計やオン電流密度の設計も容易となり、より多様な仕様の半導体装置（パワー半導体装置）を実現することが可能となる。
【００５９】
図８の（Ａ）には、ＳｉＣＪＦＥＴ３が形成された半導体チップ１の平面レイアウト図が示されている。半導体チップ１の表面（上面）にはゲートパッドＧＰｊとソースパッドＳＰｊとが配置され、半導体チップ１の裏面（下面）にドレイン電極ＤＲＡＩＮｊが配置されている。すなわち、半導体チップ１はいわゆる縦型のＪＦＥＴである。ソースパッドＳＰｊの面積はゲートパッドＧＰｊの面積よりも大きくしている。ソースパッドＳＰｊにはゲートパッドＧＰｊの２辺と対向して隣接する部分がある。半導体チップ１の端部とソースパッドＳＰｊ及びゲートパッドＧＰｊとの間にターミネーション領域ＴＭｊの端部が位置する。ターミネーション領域ＴＭｊはアクティブ素子領域ＡＣＴｊと半導体チップ１の端部との間に位置する。すなわち、ターミネーション領域ＴＭｊはアクティブ素子領域ＡＣＴｊの外側に位置している。ゲートパッドＧＰｊは半導体チップ１の交差する２辺が形成する角部に位置する。ゲートパッドＧＰｊはターミネーション領域ＴＭｊ上に位置する。アクティブ素子領域ＡＣＴｊの端部はソースパッドＳＰｊの内側に位置する。半導体チップ１を回転することによって、ゲートパッドＧＰｊは、その位置を自由に配置することができるため、図７に示した様に実装する場合、ワイヤボンディングのワイヤ長さを短くする様に配置することができる。
【００６０】
図８の（Ｂ）は、図８の（Ａ）においてＡ―Ａ‘部の断面を示す断面図である。化合物半導体基板ＳＵＢｊの上にドリフト層ＤＲＩＦＴｊが位置する。化合物半導体基板ＳＵＢｊの下にドレイン電極ＤＲＡＩＮｊが位置する。すなわち、ドレイン電極ＤＲＡＩＮｊは半導体チップ１の裏面（下面）に配置されている。アクティブ素子領域ＡＣＴｊにおけるドリフト層ＤＲＩＦＴｊの上にゲート電極ｐ＋ｇａｔｅが位置し、ゲート電極ｐ＋ｇａｔｅの上にソース電極ｎ＋ｓｏｕｒｃｅが位置する。ターミネーション領域ＴＭｊにおけるドリフト層ＤＲＩＦＴｊの上にターミネーション領域ＴＭｊを形成する半導体領域ｐＴＭｊがある。半導体領域ｐＴＭｊ及びソース電極ｎ＋ｓｏｕｒｃｅの上に層間絶縁膜Ｌａｙ１を介してソースパッドＳＰｊが位置する。層間絶縁膜Ｌａｙ１上に位置するアルミニウム等の導体層のうち、その上にパッシベーション膜としての酸化膜ＳｉＯ２で覆われていない部分がソースパッドＳＰｊになる。ターミネーション領域ｐＴＭｊをアクティブ領域ＡＣＴｊの周辺に配置することで、半導体チップ内にアクティブ素子領域を十分に確保でき、オン電流を大きくとることができる、すなわちオン抵抗を小さくすることが可能となる。
【００６１】
図９は、ＳｉＣＪＦＥＴ３のアクティブ領域ＡＣＴｊの要部断面図である。図９の（Ａ）には、トレンチ構造を有する縦型ＳｉＣＪＦＥＴの断面が示されている。すなわち、図８（Ｂ）のアクティブ領域ＡＣＴｊの要部断面図である。トレンチ構造の場合、ゲート電極ｐ＋ｇａｔｅの深さ（同図ではｄｅｐｔｈ）、すなわちＳｉＣＪＦＥＴのチャネル長を少なくとも１ｕｍ以上にするとよい。ゲート電極の深さｄｅｐｔｈが長いと、ＳｉＣＪＦＥＴがオフ時のチャネル内の静電ポテンシャルを高くできる。したがって、ゲート電極の深さが０．５ｕｍ程度の浅い構造を用いた場合よりも、ドレイン・ソース間のリーク電流を小さく抑えることができる。この場合、ドレインリーク電流はゲート電極ｐ＋ｇａｔｅに流れるため、ＳｉＣＪＦＥＴがカットオフされた後は、ＳｉＣＪＦＥＴのソース電圧、すなわちカスケード接続におけるＳｉ型ＭＯＳＦＥＴのドレイン電位の上昇を抑えることができる。つまり実施の形態１で説明したＳｉＣＪＦＥＴ３を、図９の（Ａ）で説明した素子構造にすることにより、Ｓｉ型ＭＯＳＦＥＴ４が破壊されにくい、より信頼性の高い半導体装置を提供できる。また、トレンチ構造のＳｉＣＪＦＥＴを適用することで、より電流密度の大きいスイッチ回路ＳＷが実現できることは言うまでもない。図９の（Ｂ）には、トレンチ構造を有さない、縦型ＳｉＣＪＦＥＴの断面が示されている。すなわち、図８（Ｂ）のアクティブ領域ＡＣＴｊの要部断面図ではなく、別の実施例である。この場合、素子構造が簡素であり製造コストが低くできるという利点がある。また図９の（Ａ）では側壁部にｐ＋層を斜めイオン注入などの手段で形成するのに対し、図９の（Ｂ）では斜めにイオン注入する必要もなく、不純物濃度のプロファイルの精度がよい。したがって、特性のそろったＳｉＣＪＦＥＴが容易に形成できるという利点がある。図９の（Ａ）と同様に、図９の（Ｂ）の示したＳｉＣＪＦＴのゲート電極ｐ＋ｇａｔｅの深さは１ｕｍ以上であることが望ましい。このような構成とすることで、図９の（Ａ）で得られる効果と同等の効果が得られる。
【００６２】
図１０には、Ｓｉ型ＭＯＳＦＥＴ４が形成された半導体チップ２における要素断面が示されている。なお、半導体チップ２の平面レイアウトは図７及び図８（Ａ）から分るように、半導体チップ１と同様である。ただし、ソースパッドＳＰｍの面積はソースパッドＳＰｊの面積よりも小さく、その結果、半導体チップ２は半導体チップ１よりも小さい。同図に示すように、シリコン半導体基板ＳＵＢｍの上にドリフト層ＤＲＩＦＴｍが位置している。シリコン半導体基板ＳＵＢｍの下にドレイン電極ＤＲＡＩＮｍが位置している。ドリフト層ＤＲＩＦＴｍの中にＰ型半導体領域Ｐがあり、Ｐ型半導体領域Ｐの中にＮ型半導体領域Ｎ＋がある。Ｎ型半導体領域Ｎ＋とＰ型半導体領域Ｐとドリフト層ＤＲＩＦＴｍの上には酸化膜Ｔｏｘを介してゲート電極ＧＰｍが位置する。Ｎ型半導体領域Ｎ＋とＰ型半導体領域Ｐとの上にソース電極ＳＰｍが位置する。ゲート電極ＧＰｍとソース電極ＳＰｍとは分離されている。図１０から理解される様に、このＳｉ型ＭＯＳＦＥＴは、裏面ドレイン型の所謂縦型ＭＯＳＦＥＴである。実施の形態１で示したＳｉ型ＭＯＳＦＥＴ４として、図１０の構成を有するＭＯＳＦＥＴを用いることで、より電流密度の大きいスイッチ素子が実現できる。すなわちカスケード接続されたスイッチ素子のオン抵抗を小さくできるので、損失の少ないスイッチ回路ＳＷを提供することが可能となる。
【００６３】
以上述べた実施の形態に従えば、半導体装置は、１対の端子と、この１対の端子間に、そのソース・ドレイン経路がカスケード接続されたシリコントランジスタと化合物トランジスタとを具備し、該シリコントランジスタと化合物トランジスタは、１つの入力信号（スイッチ回路をオン／オフする入力信号）に基づいて、ともにオフ状態となる期間を有する様に駆動される。入力信号に従って、ともにオフ状態とされることにより、１対の端子間に流れるリーク電流の低減を図ることが可能となる。また、上記一対の端子間を導通（オン）させるとき、上記化合物トランジスタをオン状態にする前に、上記シリコントランジスタがオン状態となる様に駆動される。これにより、化合物トランジスタとシリコントランジスタとを接続する配線が有する寄生インピーダンスにより生じるサージ電位の発生を低減させ、トランジスタの破壊を低減することが可能となる。更に、上記一対の端子間を非導通（オフ）とさせるとき、上記シリコントランジスタをオフ状態にする前に、上記化合物トランジスタがオフ状態となる様に駆動される。これにより、寄生インピーダンスにより生じるサージ電位の低減を図ることが可能となり、トランジスタの破壊を低減することが可能となる。
【００６４】
以上の実施の形態では、ＪＦＥＴの材料としてシリコンカーバイド（ＳｉＣ）を用いる例を示したが、ガリウムナイトライド（ＧａＮ）等の化合物半導体を材料として用いても良い。例えば、ガリウムナイトライド（ＧａＮ）を、インバータ回路のＪＦＥＴの材料として用い、上記した実施の形態を適用することにより、インバータ回路の動作周波数を高くしてスイッチングさせることが可能である。その結果、インバータ回路に用いられる受動素子を小型化できるため、電力変換システムの小型化、低コスト化も可能である。また図３では三相インバータ回路の応用例を示したが、もちろんこれに限定されない。例えばエアコンのインバータ装置や太陽光発電システムのパワーコンディショナー、ハイブリッド車の駆動インバータ装置など様々なシステムに適用しても同様の効果が得られることは言うまでもない。
【００６５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００６６】
１  半導体チップ
２  半導体チップ
３  ＳｉＣＪＦＥＴ
４  Ｓｉ型ＭＯＳＦＥＴ
５  ゲート駆動回路
６  ゲート駆動回路
ＳＷ  半導体装置
【図１】
2014003110.tif 000003
【図２】
2014003110.tif 000004
【図３】
2014003110.tif 000005
【図４】
2014003110.tif 000006
【図５】
2014003110.tif 000007
【図６】
2014003110.tif 000008
【図７】
2014003110.tif 000009
【図８】
2014003110.tif 000010
【図９】
2014003110.tif 000011
【図１０】
2014003110.tif 000012
【図１１】
2014003110.tif 000013
【図１２】
2014003110.tif 000014
【図１３】
2014003110.tif 000015