(57)【要約】 【課題】  切り替わり点がそれぞれ異なる複数の入力信号を合成する回路において、複数入力間のクロストークを低減する。【解決手段】  合成回路は、切り替わり点が異なる複数の入力信号を受け取る複数の入力トランジスタと、前記入力トランジスタのコレクタ又はドレインに直列に接続されるベース接地又はゲート接地トランジスタと、前記ベース接地又はゲート接地トランジスタのコレクタ又はドレインに接続され、前記複数の入力信号を合成した信号を出力する出力端とを有する。【選択図】図９
2014116785.tif 000002
【特許請求の範囲】
【請求項１】
切り替わり点が異なる複数の入力信号を受け取る複数の入力トランジスタと、
前記入力トランジスタのコレクタ又はドレインに直列に接続されるベース接地又はゲート接地トランジスタと、
前記ベース接地又はゲート接地トランジスタのコレクタ又はドレインに接続され、前記複数の入力信号を合成した信号を出力する出力端と
を有する合成回路。
【請求項２】
前記ベース接地又はゲート接地トランジスタは、前記複数の入力トランジスタに共通に用いられる共通トランジスタであり、
前記複数の入力トランジスタのコレクタ又はドレインは、前記ベース接地又はゲート接地トランジスタのエミッタに共通に接続されていることを特徴とする請求項１に記載の合成回路。
【請求項３】
前記ベース接地又はゲート接地トランジスタは、前記複数の入力トランジスタの各々に対応して配置され、
前記複数の入力トランジスタのコレクタ又はドレインが、それぞれ対応する前記ベース接地又はゲート接地トランジスタのエミッタに接続されていることを特徴とする請求項１に記載の合成回路。
【請求項４】
前記複数の入力トランジスタの１つは、入力駆動信号に対応する波形信号を受け取り、前記複数の入力トランジスタの他の１つは、前記入力駆動信号をアナログ遅延調整した遅延信号を受け取ることを特徴とする請求項１〜３のいずれか１項に記載の合成回路。
【請求項５】
前記複数の入力トランジスタの各々と差動対をなす複数の第２の入力トランジスタと、
前記第２の入力トランジスタのコレクタ又はドレインに直列に接続される第２のベース接地又はゲート接地トランジスタと、
をさらに有することを特徴とする請求項１〜４のいずれか１項に記載の合成回路。
【請求項６】
前記ベース接地又はゲート接地トランジスタのコレクタ又はドレインは、負荷抵抗を介して電源に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の合成回路。
【請求項７】
前記ベース接地又はゲート接地トランジスタのコレクタ又はドレインは、直流電流源を介して電源に接続されていることを特徴とする請求項１〜４のいずれか１項に記載の合成回路。
【請求項８】
切り替り点が異なる複数の信号波形を生成するプリエンファシス生成回路と、
前記プリエンファシス生成回路から出力された前記複数の信号波形を合成して駆動信号を生成する合成回路と、
を含み、
前記合成回路は、
前記複数の信号波形を入力とする複数の入力トランジスタと、
前記複数の入力トランジスタのコレクタ又はドレインに直列に接続されるベース接地又はゲート接地トランジスタと、
前記ベース接地又はゲート接地トランジスタのコレクタ又はドレインに接続されて外部の発光素子を駆動する駆動信号を出力する出力端と
を有することを特徴とする駆動装置。
【請求項９】
ベース又はゲートが前記ベース接地又はゲート接地トランジスタのコレクタ又はドレインに接続され、エミッタ又はソースが前記出力端に接続されるコレクタ接地又はドレイン接地トランジスタ、
をさらに有することを特徴とする請求項８に記載の駆動装置。
【請求項１０】
前記合成回路は、
前記複数の入力トランジスタの各々と差動対をなす複数の第２の入力トランジスタと、
前記複数の第２の入力トランジスタのコレクタ又はドレインに直列接続される第２のベース接地又はゲート接地トランジスタと
を有し、
前記駆動装置は、前記第２のベース接地又はゲート接地トランジスタのコレクタ又はドレインに接続されるダミー負荷をさらに有し、
前記第２のベース接地又はゲート接地トランジスタのドレインは、抵抗、インダクタ、及び電流源に直列に接続されていることを特徴とする請求項８又は９に記載の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、合成回路とこれを用いた駆動装置に関し、特に合成回路により発光素子を駆動する駆動信号を生成する駆動装置に関する。
【背景技術】
【０００２】
ネットワークの伝送速度の高速化と大容量化に伴い、従来の電気配線に替えて光伝送路を用いた信号の送受信が普及し始めている。
【０００３】
高速で光伝送を行うために、ＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）などの発光素子が高速駆動される。高周波信号は伝送路で減衰して波形が劣化するため、あらかじめ送信側で信号を補償するプリエンファシスの手法が用いられる。
【０００４】
プリエンファシス型の駆動回路として、駆動信号とその遅延信号を合成してＶＣＳＥＬの駆動波形を生成する回路が提案されている（たとえば、特許文献１の図１１参照）。この駆動回路で用いられるプリエンファシス生成回路は、アナログ遅延（可変遅延）を用いて、ＶＣＳＥＬを高速かつ直接に変調するプリエンファシス波形を生成する。生成されたプリエンファシス波形（入力駆動信号に対応する波形と遅延信号に対応する波形）が合成されてＶＳＣＥＬ駆動信号が出力される。合成回路では、駆動信号が入力されるトランジスタのコレクタと、遅延信号が入力されるトランジスタのコレクタが同一の電流源に接続され、共通の出力端から合成駆動信号が取り出される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−８００６１号公報の図１１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した合成回路では、入力波形のジッタの変動が問題となる。ジッタ変動の原因は、各トランジスタのコレクタ端を共通にするため、合成回路の入力間でクロストークが生じコレクタ電位が変動するためであると考えられる。これは高速信号を処理する駆動回路に特有の問題である。
【０００７】
そこで、入力信号間のクロストークを低減して入力トランジスタのコレクタ（又はドレイン）電位の変動が抑制される構成を提供することを課題とする。
【課題を解決するための手段】
【０００８】
第１の態様では、合成回路は、
切り替わり点が異なる複数の入力信号を受け取る複数の入力トランジスタと、
前記入力トランジスタのコレクタ又はドレインに直列に接続されるベース接地又はゲート接地トランジスタと、
前記ベース接地又はゲート接地トランジスタのコレクタ又はドレインに接続され、前記複数の入力信号を合成した信号を出力する出力端と
を有する。
【０００９】
第２の態様では、駆動装置を提供する。駆動装置は、
切り替り点が異なる複数の信号波形を生成するプリエンファシス生成回路と、
前記プリエンファシス生成回路から出力された前記複数の信号波形を合成して駆動信号を生成する合成回路と、
を含み、
前記合成回路は、
前記複数の信号波形を入力とする複数の入力トランジスタと、
前記複数の入力トランジスタのコレクタ又はドレインに直列に接続されるベース接地又はゲート接地トランジスタと、
前記ベース接地又はゲート接地トランジスタのコレクタ又はドレインに接続されて外部の発光素子を駆動する駆動信号を出力する出力端と
を有する。
【発明の効果】
【００１０】
上記構成により入力トランジスタのコレクタ電位又はドレイン電位の変動が抑制されることで、入力トランジスタの寄生容量を介した入力信号間のクロストークが低減される。
【図面の簡単な説明】
【００１１】
【図１】遅延合成を用いた発光素子駆動回路の構成を示す図である。
【図２】発光素子駆動回路で用いられるプリエンファシス波形の生成を説明するための図である。
【図３】アナログ遅延を行ったときのタップ間のクロストークとジッタを説明する図である。
【図４】入力間クロストークの定義を説明するための図である。
【図５】実施例１の合成回路の構成例を示す図である。
【図６】図５の回路で用いられるベース接地トランジスタの電流−電圧特性を示す図である。
【図７】図５の回路を用いたときのクロストーク低減効果を示す図である。
【図８】図５の回路を用いた駆動回路の構成例を示す図である。
【図９】実施例２の駆動回路の構成例を示す図である。
【図１０】実施例２の駆動回路で用いられるベース接地トランジスタの電流-電圧特性を示す図である。
【図１１】実施例３の駆動回路の構成例を示す図である。
【図１２】実施例４の駆動回路の構成例を示す図である。
【発明を実施するための形態】
【００１２】
まず、発明者が見出した従来の駆動回路での技術課題を説明する。
【００１３】
図１及び図２は、合成回路の入力信号間のクロストークを説明するための図である。駆動装置１０００のプリエンファシス生成回路１１２０は、入力された駆動信号に対し、遅延回路１１２１で遅延ｔ１を与え、遅延回路１１２２で遅延ｔ２を与えて、３種類の差動信号を出力する。第１の差動信号は合成回路１１３０の第１差動増幅部ＤＡ１に入力され、第２の差動信号は第２差動増幅部ＤＡ２に入力され、第３の差動信号は第３差動増幅部ＤＡ３に入力され、これらの信号が合成される。
【００１４】
図２（Ａ）に示すように、電気信号の損失補正等に用いられる一般的なプリエンファシス生成回路では、遅延τは位相（１ビット時間）の整数倍に設定されている。したがって遅延なし入力（ｉｎ１）、遅延入力（ｉｎ２）、出力（ｏｕｔ）のすべてが同じ時点で切り替わる。
【００１５】
他方、図２（Ｂ）に示すように、ＶＣＳＥＬ特性は一般的な整数ビット遅延では補償しきれないので、アナログ的な遅延が用いられる。たとえば、遅延τを位相の小数倍とした場合、遅延なし入力（ｉｎ１）と遅延入力（ｉｎ２）の間で信号の切り替わり点が異なってしまう。
【００１６】
図３は、図１の駆動回路で遅延時間ｔ１、ｔ２を整数ビットではなくアナログ的に変化させたときの、合成回路１１３０の入力トランジスタＱ１、Ｑ２、Ｑ３に印加される電圧信号Ｖin1、Ｖin2、Ｖin3のモニタ波形を示す。図３（Ａ）はｔ１を１４ｐｓに設定し、ｔ２を３３ｐｓに設定した場合、図３（Ｂ）はｔ１を７ｐｓに設定し、ｔ２を１５ｐｓに設定した場合である。
【００１７】
理想的には遅延時間ｔ１、ｔ２を変化させたとしても各波形は変化しないはずである。しかし、実際にはジッタの現れ方が変化している。これは、各タップ（in1、in2、in3）で信号の切り替わり点が互いにずれた信号が合成回路１１３０に入力され、入力間でクロストークを起こしているからと考えられる。
【００１８】
図４は、入力間クロストークの定義を説明する図である。合成回路１１３０の差動増幅部ＤＡ１、ＤＡ２、ＤＡ３において、入力トランジスタＱ1p、Ｑ1n、Ｑ2p、Ｑ2n、Ｑ3p、Ｑ3nのベース・コレクタ間寄生容量ＣＢＣのコレクタ端の電位が、他のタップの信号によって振られる。このように、高速信号が入力トランジスタＱのベース・コレクタ間の寄生容量ＣＢＣを介して互いに影響し合うことを「入力間クロストーク」と称する。
【００１９】
たとえばｉｎ１、ｉｎ３が無信号で、ｉｎ２に信号が入力されると（便宜上、正相信号と逆相信号をひとまとめにして説明する）、Ｑ２に流れる電流信号が抵抗ＲＬによって電圧信号に変換され、出力端ｏｕｔの電位が振られる。Ｑ１、Ｑ２、Ｑ３はそれぞれのコレクタ端（ＦＥＴの場合はドレイン端）と出力端を共通にしているので、寄生容量ＣＢＣを介して出力端ｏｕｔの電圧信号の高速成分がｉｎ１とｉｎ３に漏れる。その結果、本来はＱ１、Ｑ３に流れる電流が変化しないはずが、ｉｎ２に入力される信号によって振られてしまう。
【００２０】
一般的な整数ビット遅延の場合は（図２（Ａ）参照）、各タップの信号の切り替わり点が一致するため、入力間クロストークが発生していても、最終的な合成波形への影響は少ない。しかし、発光素子駆動回路のようにアナログ遅延により切り替わり点の異なる信号を合成した場合は、遅延量に応じて図３（Ａ）、図３（Ｂ）のようなジッタの変動として現われる。
【００２１】
そこで、実施形態では、入力トランジスタのコレクタ（ドレイン）電位を安定化、すなわち他の入力の影響を受けないようにしてタップ間のクロストークを防止できる構成を提案する。具体的には、駆動信号とその遅延信号が入力される各タップの入力トランジスタＱ１〜Ｑ３のコレクタ端と出力端の間に、ベース接地トランジスタを配置して、入力トランジスタのコレクタ電位の変動を抑制する。電界効果トランジスタ（ＦＥＴ）を用いる場合は、入力トランジスタＴ１〜Ｔ３のドレイン端と出力端の間に、ゲート接地トランジスタを配置して、入力トランジスタのドレイン電位の変動を抑制する。
【００２２】
以下で、図面を参照して具体的な構成例を説明する。
【実施例１】
【００２３】
図５は、実施例１の合成回路３０の構成例を示す。合成回路３０は、入力トランジスタＱ1p、Ｑ1n、Ｑ2p、Ｑ2n、Ｑ3p、Ｑ3n（以下、適宜「入力トランジスタＱ」あるいは「入力トランジスタＱ１、Ｑ２、Ｑ３」と総称する）のコレクタ端と出力端out/outxの間に挿入されるカスコード段７０を有する。カスコード段７０では、ベース接地トランジスタＱc1p、Ｑc1n、Ｑc2p、Ｑc2n、Ｑc3p、Ｑc3n（以下、適宜「ベース接地トランジスタＱｃ」と総称する）が対応する入力トランジスタＱのコレクタに直列に接続されている。ペース接地トランジスタＱｃのベースは、共通の電位Ｖｂに接続されている。電位Ｖｂは入力トランジスタＱに電流が流れたときに、同じ量の電流をベース接地トランジスタＱｃに通すのに必要とされる電位である。
【００２４】
ベース接地トランジスタＱｃを入力トランジスタＱのコレクタと出力端の間に接続することによって、入力トランジスタのコレクタ端の電位Ｖcの揺れを抑制することができる。
【００２５】
合成回路３０は、駆動信号を差動増幅する第１の差動増幅部４０と、第１の遅延信号を差動増幅する第２の差動増幅部５０と、第２の遅延信号を差動増幅する第３の差動増幅部６０を有する。
【００２６】
第１の差動増幅部４０の入力トランジスタＱ1pには、後述するプリエンファシス生成回路から駆動信号の正相信号が入力され（in1p）、入力トランジスタＱ1nには駆動信号の逆相信号が入力される（in1n）。入力トランジスタＱ1pのエミッタと入力トランジスタＱ1nのエミッタは、電流源４１に接続されている。電流源４１の他端は接地されている。入力トランジスタＱ1pのコレクタはカスコードトランジスタ（ベース接地トランジスタ）Ｑc1pのエミッタに接続され、入力トランジスタＱ1nのコレクタは、カスコードトランジスタ（ベース接地トランジスタ）Ｑc1pのエミッタに接続されている。ベース接地トランジスタＱclpのコレクタは抵抗ＲＬｐに接続されるとともに、出力端ｏｕｔに接続されている。ベース接地トランジスタＱclnのコレクタは抵抗ＲＬｎに接続されるとともに、出力端ｏｕｔｘに接続されている。
【００２７】
第２の差動増幅部５０の入力トランジスタＱ2pには、駆動信号を時間ｔ１だけ遅延させた第１遅延信号の正相信号が入力され（in2p）、入力トランジスタＱ2nには第１遅延信号の逆相信号が入力される（in2n）。入力トランジスタＱ2pのエミッタと入力トランジスタＱ2nのエミッタは、電流源５１に接続されている。電流源５１の他端は接地されている。入力トランジスタＱ2pのコレクタはカスコードトランジスタ（ベース接地トランジスタ）Ｑc2pのエミッタに接続され、入力トランジスタＱ2nのコレクタはカスコードトランジスタ（ベース接地トランジスタ）Ｑc2pのエミッタに接続されている。ベース接地トランジスタＱc2pのコレクタは共通の抵抗ＲＬｐに接続されるとともに、出力端ｏｕｔに接続されている。ベース接地トランジスタＱc2nのコレクタは共通の抵抗ＲＬｎに接続されるとともに、出力端ｏｕｔｘに接続されている。
【００２８】
第３の差動増幅部６０の入力トランジスタＱ3pには、駆動信号を時間ｔ２だけ遅延させた第２遅延信号の正相信号が入力され（in3p）、入力トランジスタＱ3nには第２遅延信号の逆相信号が入力される（in3n）。入力トランジスタＱ3pのエミッタと入力トランジスタＱ3nのエミッタは、電流源６１に接続されている。電流源６１の他端は接地されている。入力トランジスタＱ3pのコレクタはカスコードトランジスタ（ベース接地トランジスタ）Ｑc3pのエミッタに接続され、入力トランジスタＱ3nのコレクタはカスコードトランジスタ（ベース接地トランジスタ）Ｑc3pのエミッタに接続されている。ベース接地トランジスタＱc3pのコレクタは共通の抵抗ＲＬｐに接続されるとともに、出力端ｏｕｔに接続されている。ベース接地トランジスタＱc2nのコレクタは共通の抵抗ＲＬｎに接続されるとともに、出力端ｏｕｔｘに接続されている。
【００２９】
ベース接地トランジスタＱｃのベース−エミッタ間の電位差をＶＢＥとすると、入力トランジスタのコレクタ電位Ｖｃは、
Ｖｃ＝Ｖｂ−ＶＢＥ
となる。Ｖｂは一定であり、各ベース接地トランジスタＱｃのベース−エミッタ間電圧ＶＢＥもほぼ一定なので、入力トランジスタのコレクタ電位Ｖｃが安定する。
【００３０】
図６は、図５で用いられるベース接地トランジスタＱｃの電流−電圧特性を示す図である。横軸はトランジスタＱｃのコレクタ−エミッタ間電圧ＶＣＥを示し、縦軸はトランジスタＱｃのコレクタ−エミッタ間を流れる電流ＩＣＥを示す。アーリー効果によりＶＣＥの増加に伴いＩＣＥは完全には飽和せず微増する。そのため、合成回路３０の出力端（out/outx）の電位、すなわちベース接地トランジスタ（カスコードトランジスタ）Ｑｃのコレクタ電位が変化した場合、ベース接地トランジスタＱｃを流れる電流が若干変化する。図６のトランジスタ特性に従ってＩＣＥがわずかに変化すると、入力トランジスタＱのコレクタ電位Ｖｃが若干振られるため、クロストークは完全にはなくならない。しかし、従来の回路構成と比較すると入力間クロストークは十分に抑制されている。
【００３１】
図７は、図５の回路のジッタ抑制効果を示す図である。図７（Ａ）は図３（Ａ）と同様に遅延時間ｔ１を１４ｐｓ、遅延時間ｔ２を３３ｐｓに設定した場合を示し、図７（Ｂ）は図３（Ｂ）と同様に遅延時間ｔ１を７ｐｓ、遅延時間ｔ２を１５ｐｓに設定した場合を示す。図３と比較して、遅延時間を変化させた場合でも、合成回路３０の入力トランジスタＱ１、Ｑ２、Ｑ３の入力波形Ｖin1、Ｖin2、Ｖin3のすべてにおいてジッタの変動が抑制されている。
【００３２】
図８は、図５と同様の合成回路３０Ａを用いた駆動装置１０Ａの構成例を示す。駆動装置１０Ａは、プリエンファシス生成回路２０と、合成回路３０Ａと、ダミー負荷８０を有する。合成回路３０Ａの一方の出力（正相信号）は、出力端ｏｕｔを介してＶＣＳＥＬに接続される。他方の出力（逆相信号）はダミー負荷８０に接続される。
【００３３】
合成回路３０Ａの入力トランジスタＱのコレクタと出力端の間にカスコード段７０Ａが挿入されている。カスコード段７０Ａのベース接地トランジスタＱc1p、Ｑc2p、Ｑc3pのコレクタは、共通に出力端ｏｕｔに接続されるとともに、抵抗ＲLp、インダクタＬ1pを介してバイアス電流源９１に接続されている。ベース接地トランジスタＱc1n、Ｑc2n、Ｑc3nのコレクタは、共通にダミー負荷８０に接続されるとともに、抵抗ＲLn、インダクタＬ1nを介してバイアス電流源９３に接続されている。
【００３４】
抵抗ＲLpとインダクタＬ1pの間のノードに抵抗Ｒ４が接続され、抵抗ＲLnとインダクタＬ1nの間のノードにＲ３が接続され、Ｒ３とＲ４は直列接続されている。抵抗Ｒ３とＲ４の間のノードはバイアス電流源９２に接続される。バイアス電流源９２はバイアス電流を変化させて、ＶＣＳＥＬとダミー負荷に流れる電流を制御する。ダミー負荷８０はＶＳＣＥＬと同程度の特性を有し、抵抗Ｒ３とＲ４の接続点を仮想接地点とみなすことができるため、抵抗Ｒ３、Ｒ４および抵抗ＲＬｎ、ＲＬｐを、駆動装置１０Ａの出力インピーダンスをＶＣＳＥＬおよびダミー負荷８０の入力インピーダンスに整合させる。。
【００３５】
プリエンファシス生成回路２０は、第１の遅延回路２１、第２の遅延回路２２、第１の増幅器２３、第２の増幅器２４、および第３の増幅器２５を有する。第１の遅延回路２１は入力された駆動信号をｔ１だけ遅延して第１遅延信号を出力する。第２の遅延回路２２は第１の遅延回路２１の出力に対してさらに遅延を与え遅延量ｔ２を有する第２遅延信号を出力する。
【００３６】
第１の増幅器２３は入力駆動信号から差動信号を生成して、合成回路３０Ａの第１の差動増幅部４０Ａの入力トランジスタＱ1p、Ｑ1nに差動信号in1p、in1nを入力する。第２の増幅器２４は第１遅延信号から差動信号を生成して、第２の差動増幅部５０Ａの入力トランジスタＱ2p、Ｑ2nに差動信号in2p、in2nを入力する。第３の増幅器２５は第２遅延信号から差動信号を生成して、第３の差動増幅部６０Ａの入力トランジスタＱ3p、Ｑ3nに差動信号in3p、in3nを入力する。
【００３７】
プリエンファシス生成回路２０で遅延差が与えられた各信号が合成回路３０Ａで合成されることによって、駆動信号の立上りと立下りがあらかじめ補正（強調または抑制）された状態でＶＣＳＥＬ駆動信号が出力される。
【００３８】
駆動装置１０Ａでは、合成回路３０Ａの入力トランジスタＱのコレクタと出力端の間にベース接地トランジスタを配置することによって、入力トランジスタＱのコレクタ電位の変動が低減されている。
【実施例２】
【００３９】
図９は、実施例２の駆動装置１０Ｂの構成例を示す。駆動装置１０Ｂは合成回路３０Ｂを有する。合成回路３０Ｂへの差動入力信号を生成するプリエンファシス生成回路２０の図示は省略してあるが、図８のプリエンファシス生成回路２０と同様の回路が接続されている。
【００４０】
実施例２の合成回路３０Ｂは、入力トランジスタＱ１、Ｑ２、Ｑ３のコレクタと出力端の間に、共通に用いられるカスコード段７０Ｂが配置されている。
【００４１】
入力トランジスタＱ1p、Ｑ2p、Ｑ3pのコレクタは、ベース接地トランジスタＱcpのエミッタに共通に接続される。入力トランジスタＱ1n、Ｑ2n、Ｑ3nのコレクタは、ベース接地トランジスタＱcnのエミッタに共通に接続される。
【００４２】
ベース接地トランジスタ（カスコードトランジスタ）Ｑｃのエミッタを複数のタップで共通にしているため、出力端に接続されるベース接地トランジスタＱcp、Ｑcnのサイズを小さくすることができる。出力端からみた寄生容量が小さくなるので、高速動作に有利である。
【００４３】
図１０は、図９で用いられるベース接地トランジスタＱｃの特性を示す図である。図１０（Ａ）で、横軸はベース接地トランジスタＱｃのベース−エミッタ間電圧ＶＢＥを示し、縦軸はベース接地トランジスタＱｃのコレクタ-エミッタ間に流れる電流ＩＣＥを示す。入力トランジスタＱの入力端ｉｎに信号が入力されると、ベース接地トランジスタＱｃに合成された電流信号ＩＣＥが流れる。ＩＣＥの変化量ΔＩＣＥに対してＶＢＥの変化量ΔＶＢＥはきわめて小さいので、ベース接地トランジスタＱｃに電流信号が流れても、入力トランジスタＱの共通コレクタ端の揺れはわずかである。
【実施例３】
【００４４】
図１１は、実施例３の駆動装置１０Ｃの構成を示す。駆動装置１０Ｃは合成回路３０Ｃを有する。合成回路３０Ｃへの差動入力信号を生成するプリエンファシス生成回路２０の図示は省略してあるが、図８のプリエンファシス生成回路２０と同様の回路が接続されている。
【００４５】
実施例３の合成回路３０Ｃは、バイポーラトランジスタに替えて電界効果トランジスタ（ＦＥＴ）を用いている。合成回路３０Ｃは、第１差動増幅部４０Ｃ、第２差動増幅部５０Ｃ，第３差動増幅部６０Ｃを有する。第１差動増幅部４０Ｃには、入力駆動信号の差動信号が入力される（in1p、in1n）。第２差動増幅部５０Ｃには、第１遅延信号の差動信号が入力される（in2p、in2n）。第３差動増幅部６０Ｃには、第２遅延信号の差動信号が入力される（in3p、in3n）。
【００４６】
合成回路３０Ｃの入力トランジスタＴ1n、Ｔ1p、Ｔ1n、Ｔ2p、Ｔ2n、Ｔ3p、Ｔ3n（以下、適宜「入力トランジスタＴ」あるいは「入力トランジスタＴ１、Ｔ２、Ｔ３」と総称する）のコレクタ端と出力端out/outxの間に挿入されるカスコード段７０Ｃを有する。カスコード段７０Ｃでは、ゲート接地トランジスタＴc1p、Ｔc1n、Ｔc2p、Ｔc2n、Ｔc3p、Ｔc3n（以下、適宜「ゲート接地トランジスタＴｃ」と総称する）が対応する入力トランジスタＴのドレインに直列に接続されている。ゲート接地トランジスタＴｃのゲートは、電位Ｖｇに共通に接続されている。電位Ｖｇは入力トランジスタＴに電流が流れたときに、同じ量の電流をゲート接地トランジスタＴｃに通すのに必要とされる電位である。
【００４７】
ゲート接地トランジスタＴｃを入力トランジスタＱのドレインと出力端の間に接続することによって、入力トランジスタのドレイン端の電位ＶＤの揺れが抑制される。
【００４８】
ゲート接地トランジスタＴｃのゲート−ソース間閾値電圧をＶthとすると、入力トランジスタのドレイン電位ＶＤを、
ＶＤ＝Ｖｇ−Ｖth
にすることができる。ＶＤは一定であり、各ゲート接地トランジスタＱｃのゲート−ソース間電圧Ｖthもほぼ一定なので、入力トランジスタのドレイン電位ＶＤが安定する。
【実施例４】
【００４９】
図１２は、実施例４の駆動装置１０Ｄの構成を示す。駆動装置１０Ｄは合成回路３０Ｄを有する。合成回路３０Ｄへの差動入力信号を生成するプリエンファシス生成回路２０の図示は省略してあるが、図８のプリエンファシス生成回路２０と同様の回路が接続されている。駆動装置１０Ｄは、エミッタフォロワ型出力の駆動装置である。
【００５０】
入力トランジスタＱ1p、Ｑ2p、Ｑ3pのコレクタは、対応するベース接地トランジスタＱc1p、Ｑc2p、Ｑc3pのエミッタに接続されている。ベース接地トランジスタＱc1p、Ｑc2p、Ｑc3pのコレクタは抵抗ＲLPの一端側に共通に接続されるとともに、トランジスタＱ４のベースに共通に接続されている。抵抗ＲLPの他端は、電流源８２と、トランジスタＱ４のコレクタに接続されている。
【００５１】
入力トランジスタＱ1n、Ｑ2n、Ｑ3nのコレクタは、対応するベース接地トランジスタＱc1n、Ｑc2n、Ｑc3nのエミッタに接続されている。ベース接地トランジスタＱc1n、Ｑc2n、Ｑc3nのコレクタは抵抗ＲLnの一端側に共通に接続されている。抵抗ＲLnの他端は、電流源８２と、トランジスタＱ４のコレクタに接続されている。
【００５２】
トランジスタＱ４のコレクタは、容量８１を介して基準電位Ｖｃｃに接続されている。トランジスタＱ４のベースに入力トランジスタＱ１〜Ｑ３の出力の合成信号が入力されると、ベースの振幅をそのまま反映した信号がＱ４のエミッタから出力される。このようにトランジスタＱ４はエミッタフォロワとして機能する。Ｑ４のエミッタ出力は、出力端ｏｕｔに接続されたＶＣＳＥＬを駆動する。
【００５３】
この構成は、ダミー負荷を必要としないので、余分な電流（ダミー負荷に流れる電流）が発生しない。
【００５４】
出力端ｏｕｔからは電流源８２の容量性が見えないので高速化に優位である。図８の構成と比較すると、図８では出力端ｏｕｔに抵抗ＲLとインダクタＬ１を介してバイアス電流源９１が接続されている。バイアス電流源はＦＥＴで構成されその寄生容量があたかも出力端ｏｕｔにぶら下がっているように見える。これに対して、実施例４ではトランジスタＱ４がバッファとして機能し、電流源８２の容量性を緩和して高速駆動が可能になる。
【００５５】
この構成でも、入力トランジスタＱのコレクタにベース接地トランジスタＱｃがカスコード接続されるので、入力トランジスタＱのコレクタ電位が安定する。
【００５６】
上述した実施例の駆動装置では、ＶＣＳＥＬを高速駆動するためにアナログ遅延（可変遅延調整）された信号を合成する場合でも、入力信号間のクロストークを低減してジッタの変動を抑制することができる。
【００５７】
なお、実施例１−４では、３タップのプリエンファシス生成回路２０を用いたが、マルチタップであればタップ数は限定されない。発光素子はＶＣＳＥＬに限定されず、駆動装置は高速発振する任意の発光素子を駆動できる。実施例１−４の構成を任意に組み合わせてもよい。
【符号の説明】
【００５８】
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ  駆動装置
２０  プリエンファシス生成回路
３０、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ  合成回路
４０  第１差動増幅部
５０  第２差動増幅部
６０  第３差動増幅部
７０、７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ  カスコード段
Ｑ１〜Ｑ３、Ｔ１〜Ｔ３  入力トランジスタ
Ｑｃ  ベース接地トランジスタ
Ｔｃ  ゲート接地トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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