(57)【要約】      （修正有）【課題】入出力インピーダンスを外部調整可能な高周波半導体用パッケージを提供する。【解決手段】導体ベースプレート２００上に配置された半導体装置２４と、導体ベースプレート２００上に配置され、内側に半導体装置２４を内在する金属壁１６と、金属壁１６の入出力部に設けられた貫通孔と、貫通孔にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の間に配置されたストリップライン１９ａ、１９ｂと、ストリップライン１９ａ、１９ｂ上に配置されたリード２１ａ、２１ｂと、金属壁の外側のストリップライン１９ａ、１９ｂに隣接して配置された容量調整用パターン４１、４２、４３、４４、５１、５２、５３、５４とを備える。【選択図】図２
2014003077.tif 000002
【特許請求の範囲】
【請求項１】
導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記導体ベースプレート上に配置され、内側に前記半導体装置を内在する金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
前記フィードスルー下層部と前記フィードスルー上層部の間に配置されたストリップラインと、
前記ストリップライン上に配置されたリードと、
前記金属壁の外側の前記ストリップラインに隣接して配置された容量調整用パターンと
を備えることを特徴とする高周波半導体用パッケージ。
【請求項２】
前記容量調整用パターンは、前記金属壁の外側の前記フィードスルー下層部上に、前記ストリップラインの両側に配置されたことを特徴とする請求項１に記載の高周波半導体用パッケージ。
【請求項３】
前記ストリップラインの両側に配置された樹脂基板を備え、
前記容量調整用パターンは、前記樹脂基板上に配置されたことを特徴とする請求項１に記載の高周波半導体用パッケージ。
【請求項４】
前記容量調整用パターンは、島状に１列に複数配置されたことを特徴とする請求項２または３に記載の高周波半導体用パッケージ。
【請求項５】
前記容量調整用パターンは、島状に複数列に複数配置されたことを特徴とする請求項２または３に記載の高周波半導体用パッケージ。
【請求項６】
前記容量調整用パターンと前記ストリップラインは、ボンディングワイヤで接続されることを特徴とする請求項１〜５のいずれか１項に記載の高周波半導体用パッケージ。
【請求項７】
前記容量調整用パターンと前記ストリップラインは、複数配置された前記容量調整用パターンの内、前記リードに近接して配置される容量調整用パターンからボンディングワイヤで接続されることを特徴とする請求項４または５に記載の高周波半導体用パッケージ。
【請求項８】
前記容量調整用パターンは、前記ストリップラインに接続された容量性オープンスタブであることを特徴とする請求項１または２に記載の高周波半導体用パッケージ。
【請求項９】
前記高周波半導体パッケージを搭載するパッケージベースボードと、
前記パッケージベースボード上に配置され、前記リードと接続されるボード上配線パターンと、
前記ボード上配線パターンに隣接して配置されたボード上容量調整用パターンと
を備えることを特徴とする請求項１〜８のいずれか１項に記載の高周波半導体用パッケージ。
【請求項１０】
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して配置された入力回路基板および出力回路基板と、
前記入力回路基板上に配置され、前記ストリップラインに接続された入力整合回路と、
前記出力回路基板上に配置され、前記ストリップラインに接続された出力整合回路と、
前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤと
を備えることを特徴とする請求項２に記載の高周波半導体用パッケージ。
【請求項１１】
前記金属壁上に配置されたメタルシールリングと、
前記メタルシールリング上に配置されたメタルキャップと
を備えることを特徴とする請求項１０に記載の高周波半導体用パッケージ。
【請求項１２】
前記半導体装置は、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項２に記載の高周波半導体用パッケージ。
【請求項１３】
前記半導体装置は、
半絶縁性基板と、
前記半絶縁性基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板上に配置され、前記ゲートフィンガー電極、前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびドレイン端子電極と、
前記半絶縁性基板上に配置され、前記ソースフィンガー電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極と
を備えることを特徴とする請求項２に記載の高周波半導体用パッケージ。
【請求項１４】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１２または１３に記載の高周波半導体用パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波半導体用パッケージに関する。
【背景技術】
【０００２】
高周波帯で使用する高周波回路は、例えば半導体素子やコンデンサ、抵抗、コイル、ストリップ線路などの回路素子から構成され、パッケージに収納されて使用される。
【０００３】
それに関連して、例えばＭＩＣ（Microwave Integrated Circuit：マイクロ波集積回路）基板やＬＴＣＣ（Low Temperature Co-fired Ceramic：低温同時焼成セラミック）基板など、厚さが異なる２つの基板間のグランド電流の経路長を短くして、電気特性の劣化を低減することが可能な高周波回路機器が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−８３０１０号公報
【特許文献２】米国特許第６，７５９，７４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような構造の場合、ＭＩＣ基板とＬＴＣＣ基板との隙間（ギャップ）や段差が大きくなり、両基板間のグランド電流経路が長くなり、損失が大きくなり、電流特性を悪化させるという問題があった。
【０００６】
パッケージを実装する際に、リードの下には、空隙が少なからずあるため、不要なインダクタンス成分が生じる。このインダクタンス成分をキャンセルするためには、インダクタンスの両側に容量を加えることが有効である。しかしながら、パッケージ側には容量調整用パターンがないため、ユーザはボード側のみに島状パターンを接続して容量成分を加えることで、インダクタンス成分をキャンセルしている。
【０００７】
本実施の形態が解決しようとする課題は、入出力のインピーダンスを外部調整可能な高周波半導体用パッケージを提供することにある。
【課題を解決するための手段】
【０００８】
本実施の形態に係る高周波半導体用パッケージは、導体ベースプレートと、半導体装置と、金属壁と、貫通孔と、フィードスルー下層部と、フィードスルー上層部と、ストリップラインと、リードと、容量調整用パターンとを備える。半導体装置は、導体ベースプレート上に配置される。金属壁は、導体ベースプレート上に配置され、内側に半導体装置を内在する。貫通孔は、金属壁の入出力部に設けられる。フィードスルー下層部は、貫通孔にはめ込まれ、かつ導体ベースプレート上に配置される。フィードスルー上層部は、貫通孔にはめ込まれ、かつフィードスルー下層部上に配置される。ストリップラインは、フィードスルー下層部とフィードスルー上層部の間に配置される。リードは、ストリップライン上に配置される。容量調整用パターンは、金属壁の外側のストリップラインに隣接して配置される。
【図面の簡単な説明】
【０００９】
【図１】実施の形態に係る高周波半導体用パッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１４ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２、フィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂおよびフィードスルー下層部２０上に配置された容量調整用パターン４１・４２・４３・４４・５１・５２・５３・５４の模式的構成図。
【図２】（ａ）実施の形態に係る高周波半導体用パッケージの模式的平面パターン構成図、（ｂ）実施の形態に係る高周波半導体用パッケージの入力側リード２１ａのインダクタンス成分Ｌiとそれをキャンセルするためのパッケージ側容量調整成分Ｃi1からなる回路構成図、（ｃ）実施の形態に係る高周波半導体用パッケージの出力側リード２１ｂのインダクタンス成分Ｌiとそれをキャンセルするためのパッケージ側容量調整成分Ｃi2の回路構成図。
【図３】パッケージベースボード上に実装された実施の形態に係る高周波半導体用パッケージの模式的平面パターン構成図。
【図４】パッケージベースボード上に実装された実施の形態に係る高周波半導体用パッケージの模式的断面構成であって、図３のＶ−Ｖ線に沿う模式的断面構造図。
【図５】（ａ）パッケージベースボード上に実装された実施の形態に係る高周波半導体用パッケージの入力側リード２１ａのインダクタンス成分Ｌiとそれをキャンセルするためのパッケージ側容量調整成分Ｃi1およびボード上容量調整成分Ｃo1からなるπ型回路構成図、（ｂ）実施の形態に係る高周波半導体用パッケージの出力側リード２１ｂのインダクタンス成分ＬOとそれをキャンセルするためのパッケージ側容量調整成分Ｃi2およびボード上容量調整成分Ｃo2からなるπ型回路構成図。
【図６】実施の形態に係る高周波半導体用パッケージの模式的断面構成であって、図２（ａ）のＩ−Ｉ線に沿う模式的断面構造図。
【図７】実施の形態に係る高周波半導体用パッケージの模式的断面構成であって、図２（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８】実施の形態に係る高周波半導体用パッケージの模式的断面構成であって、図２（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図９】実施の形態に係る高周波半導体用パッケージの模式的断面構成であって、図２（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１０】（ａ）実施の形態に係る高周波半導体用パッケージに搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１０（ａ）のＪ部分の拡大図。
【図１１】実施の形態に係る高周波半導体用パッケージに搭載される半導体装置の構成例１であって、図１０（ｂ）のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図１２】実施の形態に係る高周波半導体用パッケージに搭載される半導体装置の構成例２であって、図１０（ｂ）のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図１３】実施の形態に係る高周波半導体用パッケージに搭載される半導体装置の構成例３であって、図１０（ｂ）のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図１４】実施の形態に係る高周波半導体用パッケージに搭載される半導体装置の構成例４であって、図１０（ｂ）のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図１５】実施の形態に係る高周波半導体用パッケージに搭載される別の半導体装置の模式的平面パターン構成図。
【図１６】実施の形態の変形例１に係る高周波半導体用パッケージの模式的平面パターン構成図。
【図１７】（ａ）実施の形態の変形例２に係る高周波半導体用パッケージであって、樹脂基板上に容量調整用パターンを形成した例の模式的平面パターン構成図、（ｂ）図１７（ａ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。
【図１８】実施の形態の変形例３に係る高周波半導体用パッケージであって、容量調整用パターンを容量性オープンスタブを用いて形成した例の模式的平面パターン構成図。
【図１９】（ａ）実施の形態の変形例４に係る高周波半導体用パッケージであって、容量調整用パターンをストリップライン１９ａの両側に複数個１列に配置した例の模式的平面パターン構成図、（ｂ）実施の形態の変形例５に係る高周波半導体用パッケージであって、容量調整用パターンをストリップライン１９ａの両側に複数個２列に配置した例の模式的平面パターン構成図。
【図２０】比較例に係る高周波半導体用パッケージの模式的平面パターン構成図。
【図２１】図２０のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造図。
【図２２】パッケージベースボード上に実装された比較例に係る高周波半導体用パッケージの模式的平面パターン構成図。
【図２３】図２２のＩＸ−ＩＸ線に沿う模式的断面構造図。
【図２４】（ａ）パッケージベースボード上に実装された比較例に係る高周波半導体用パッケージの入力側リード２１ａのインダクタンス成分Ｌiとそれをキャンセルするためのボード上容量調整成分Ｃo1からなる回路構成図、（ｂ）比較例に係る高周波半導体用パッケージの出力側リード２１ｂのインダクタンス成分ＬOとそれをキャンセルするためのボード上容量調整成分Ｃo2からなる回路構成図。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[実施の形態]
（高周波半導体用パッケージ構造）
実施の形態に係る高周波半導体用パッケージの模式的鳥瞰構造であって、メタルキャップ１０は、図１（ａ）に示すように表され、メタルシールリング１４ａは、図１（ｂ）に示すように表され、金属壁１６は、図１（ｃ）に示すように表される。また、導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２、フィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂおよびフィードスルー下層部２０上に配置された容量調整用パターン４１・４２・４３・４４・５１・５２・５３・５４の模式的構成は、図１（ｄ）に示すように表される。
【００１３】
実施の形態に係る高周波半導体用パッケージ１の模式的平面パターン構成は、図２（ａ）に示すように表される。また、入力側リード２１ａのインダクタンス成分Ｌiとそれをキャンセルするためのパッケージ側容量調整成分Ｃi1からなる回路構成は、図１（ｂ）に示すように表され、出力側リード２１ｂのインダクタンス成分Ｌiとそれをキャンセルするためのパッケージ側容量調整成分Ｃi2の回路構成は、図１（ｃ）に示すように表される。
【００１４】
パッケージベースボード７０上に実装された実施の形態に係る高周波半導体用パッケージ１の模式的平面パターン構成は、図３に示すように表され、図３のＶ−Ｖ線に沿う模式的断面構造は、図４に示すように表される。
【００１５】
高周波半導体用パッケージ１を実装する際に、リード２１ａ・２１ｂの下には、空隙幅ΔＷで表される空隙を有するため、不要なインダクタンス成分が生じる。このインダクタンス成分をキャンセルするためには、インダクタンスの両側に容量を加えることが有効である。実施の形態に係る高周波半導体用パッケージ１においては、高周波半導体用パッケージ１側に容量調整用パターンを備える。ユーザは、高周波半導体用パッケージ１側の容量調整用パターンとボード側に島状パターンを接続して容量成分を加え、リード２１ａ・２１ｂのインダクタンス成分をインダクタンスの両側に容量を加えることでキャンセルすることができる。
【００１６】
パッケージベースボード７０上に実装された実施の形態に係る高周波半導体用パッケージ１の入力側リード２１ａのインダクタンス成分Ｌiとそれをキャンセルするためのパッケージ側容量調整成分Ｃi1およびボード上容量調整成分Ｃo1からなるπ型回路構成は、図５（ａ）に示すように表され、出力側リード２１ｂのインダクタンス成分ＬOとそれをキャンセルするためのパッケージ側容量調整成分Ｃi2およびボード上容量調整成分Ｃo2からなるπ型回路構成は、図５（ｂ）に示すように表される。
【００１７】
また、実施の形態に係る高周波半導体用パッケージ１の模式的断面構成であって、図２（ａ）のＩ−Ｉ線に沿う模式的断面構造は、図６に示すように表され、図２（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造は、図７に示すように表され、図２（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図８に示すように表され、図２（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造は、図９に示すように表される。
【００１８】
実施の形態に係る高周波半導体用パッケージ１は、図１〜図９に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、導体ベースプレート２００上に配置され、内側に半導体装置２４を内在する金属壁１６と、金属壁１６の入出力部に設けられた貫通孔３４と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の間に配置されたストリップライン１９ａ・１９ｂと、ストリップライン１９ａ・１９ｂ上に配置されたリード２１ａ・２１ｂと、金属壁１６の外側のフィードスルー下層部２０上にストリップライン１９ａ・１９ｂに隣接して配置された容量調整用パターン４１・４２・４３・４４・５１・５２・５３・５４とを備える。
【００１９】
容量調整用パターン４１・４２・４３・４４・５１・５２・５３・５４は、金属壁１６の外側のフィードスルー下層部２０上に、ストリップライン１９ａ・１９ｂの両側に配置される。
【００２０】
また、容量調整用パターン４１・４２・４３・４４・５１・５２・５３・５４とストリップライン１９ａ・１９ｂは、複数配置された容量調整用パターン４１・４２・４３・４４・５１・５２・５３・５４の内、ード２１ａ・２１ｂに近接して配置される容量調整用パターン４１・４２・４３・４４・５１・５２・５３・５４からボンディングワイヤ４１ａ・４２ａ・４３ａ・４４ａ・５１ｂ・５２ｂ・５３ｂ・５４ｂで接続される。
【００２１】
実施の形態に係る高周波半導体用パッケージ１は、図３〜図４に示すように、高周波半導体用パッケージ１を搭載するパッケージベースボード７０と、パッケージベースボード７０上に配置され、リード２１ａ・２１ｂと接続されるボード上配線パターン８０ａ・８０ｂと、ボード上配線パターン８０ａ・８０ｂに隣接して配置されたボード上容量調整用パターン６１・６２・６３・６４・７１・７２・７３・７４とを備える。ここで、ボード上配線パターン８０ａ・８０ｂとボード上容量調整用パターン６１・６２・６３・６４・７１・７２・７３・７４は、金属箔６１ａ・６２ａ・６３ａ・６４ａ・７１ｂ・７２ｂ・７３ｂ・７４ｂで接続される。
【００２２】
図４では、導体ベースプレート２００は、パッケージベースボード７０に埋め込まれている構造が示されている。このような構造とする理由は、リード２１ａ・２１ｂの高さが実装側のパッケージベースボード７０上の配線基板６０ａ・６０ｂの厚みよりも高いため、実装側のパッケージベースボード７０を掘り込んで、高さを合わせるためである。リード２１ａ・２１ｂは、配線基板６０ａ・６０ｂ上に配置されたボード上配線パターン８０ａ・８０ｂに接続されている。尚、図６〜図９においては、パッケージベースボード７０は図示を省略している。
【００２３】
本実施の形態によれば、リード２１ａ・２１ｂのインダクタンス成分Ｌi・Ｌoをキャンセルするための容量成分Ｃ01・Ｃi1, Ｃ02・Ｃi2を、リード２１ａ・２１ｂの両端、すなわち、パッケージベースボード７０と高周波半導体用パッケージ１の両方に設けることができる。
【００２４】
リード２１ａ・２１ｂ部分のインダクタンスＬi・Ｌoは、ユーザ側のパッケージベースボード７０上に容量成分Ｃi1・Ｃi2を設けることでキャンセルしているが、高周波半導体用パッケージ１側にも調整可能な容量成分Ｃ01・Ｃ02を備えることで、周波数帯域を広げることができる。
【００２５】
また、実施の形態に係る高周波半導体用パッケージ１は、図１〜図９に示すように、金属壁１６に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して配置された入力回路基板２６および出力回路基板２８と、入力回路基板２６上に配置され、ボンディングワイヤ１１を介してストリップライン１９ａに接続された入力整合回路１７と、出力回路基板２８上に配置され、ボンディングワイヤ１５を介してストリップライン１９ｂに接続された出力整合回路１８と、半導体装置２４と入力整合回路１７・出力整合回路１８を接続するボンディングワイヤ１２・１４とを備えていても良い。
【００２６】
また、実施の形態に係る高周波半導体用パッケージ１は、図１〜図９に示すように、金属壁１６上に配置されたメタルシールリング１４ａと、メタルシールリング１４ａ上に配置されたメタルキャップ１０とを備えていても良い。
【００２７】
実施の形態に係る高周波半導体用パッケージ１の導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
【００２８】
金属壁１６は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
【００２９】
金属壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００３０】
また、実施の形態に係る高周波半導体用パッケージ１において、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００３１】
メタルキャップ１０は、図１に示すように、平板形状を備える。メタルキャップ１０は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
【００３２】
また、フィードスルー下層部２０とフィードスルー上層部２２は、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。
【００３３】
また、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成しても良い。すなわち、フィードスルー下層部２０とフィードスルー下層部２０上に配置されたフィードスルー上層部２２からなる凸状フィードスルー２５において、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成することにより、フィードスルー上層部２２とフィードスルー下層部２０の重ね合わせエッジにおける応力集中点と応力発生源（金属壁１６）を離すことができ、生じる応力が低減され、この部分の応力集中点におけるクラックの発生を抑制することもできるからである。
【００３４】
（半導体素子構造）
実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４の模式的平面パターン構成の拡大図は、図１０（ａ）に示すように表され、図１０（ａ）のＪ部分の拡大図は、図１０（ｂ）に示すように表される。また、実施の形態に係る高周波半導体用パッケージに搭載される半導体装置２４の構成例１〜４であって、図１０（ｂ）のＶＩ−ＶＩ線に沿う模式的断面構成例１〜４は、それぞれ図１１〜図１４に示すように表される。
【００３５】
実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１０〜図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
【００３６】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。
【００３７】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００３８】
（構造例１）
実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４のＦＥＴセルの構成例１は、図１１に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１１に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００３９】
（構造例２）
実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４のＦＥＴセルの構成例２は、図１２に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１２に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００４０】
（構造例３）
実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４のＦＥＴセルの構成例３は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１３に示す構成例３では、ＨＥＭＴが示されている。
【００４１】
（構造例４）
実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４のＦＥＴセルの構成例４は、図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１４に示す構成例４では、ＨＥＭＴが示されている。
【００４２】
また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
【００４３】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００４４】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００４５】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００４６】
なお、実施の形態に係る高周波半導体用パッケージ１に搭載される半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００４７】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００４８】
実施の形態に係る高周波半導体用パッケージ１に搭載される別の半導体装置２４の模式的平面パターン構成は、図１５に示すように、半絶縁性基板１１０上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０上に配置され、ゲートフィンガー電極１２４、ドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇおよびドレイン端子電極Ｄと、半絶縁性基板１１０上に配置され、ソースフィンガー電極１２０の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極Ｓとを備える。
【００４９】
（変形例１）
実施の形態の変形例１に係る高周波半導体用パッケージ１の模式的平面パターン構成は、図１６に示すように表される。
【００５０】
実施の形態の変形例１に係る高周波半導体用パッケージ１は、金属壁１６の外側にストリップライン１９ａ・１９ｂに隣接して配置された容量調整用パターン４１・４２・４３・４４・４５・４６・４７・４８・５１・５２・５３・５４・５５・５６・５７・５８とを備える。
【００５１】
容量調整用パターン４１・４２・４３・４４・４５・４６・４７・４８・５１・５２・５３・５４・５５・５６・５７・５８は、金属壁１６の外側のフィードスルー下層部２０上に、ストリップライン１９ａ・１９ｂの両側に配置される。
【００５２】
また、容量調整用パターン４１・４２・４３・４４・４５・４６・４７・４８・５１・５２・５３・５４・５５・５６・５７・５８とストリップライン１９ａ・１９ｂは、ボンディングワイヤで接続される。その他の構成は、実施の形態と同様である。
【００５３】
（変形例２）
実施の形態の変形例２に係る高周波半導体用パッケージであって、樹脂基板４０ａ・４０ｂ上に容量調整用パターン４１・４３を形成した例の模式的平面パターン構成は、図１７（ａ）に示すように表され、図１７（ａ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造は、図１７（ｂ）に示すように表される。図１７（ａ）および図１７（ｂ）の例では、樹脂基板４０ａ・４０ｂ上に容量調整用パターン４１・４３を１対形成した例が示されているが、複数対形成されていても良い。
【００５４】
実施の形態の変形例２に係る高周波半導体用パッケージは、ストリップライン１９ａの両側に配置された樹脂基板４０ａ・４０ｂを備え、容量調整用パターン４１・４３は、樹脂基板４０ａ・４０ｂ上に配置されている。図１７（ａ）および図１７（ｂ）の例では、入力側のストリップライン１９ａの例が示されているが、出力側のストリップライン１９ｂにおいても同様に構成可能である。その他の構成は、実施の形態と同様である。
【００５５】
（変形例３）
実施の形態の変形例３に係る高周波半導体用パッケージであって、容量調整用パターンを容量性オープンスタブ８２ａ・８２ｂを用いて形成した例の模式的平面パターン構成は、図１８に示すように表される。
【００５６】
実施の形態の変形例３に係る高周波半導体用パッケージにおいて、容量調整用パターンは、ストリップライン１９ａに接続された容量性オープンスタブ８２ａ・８２ｂで形成されていても良い。図１８の例では、入力側のストリップライン１９ａの例が示されているが、出力側のストリップライン１９ｂにおいても同様に構成可能である。その他の構成は、実施の形態と同様である。
【００５７】
（変形例４）
実施の形態の変形例４に係る高周波半導体用パッケージであって、容量調整用パターン４１1・４１2・４１3…・４３1・４３2・４３3…をストリップライン１９ａの両側に複数個１列に配置した例の模式的平面パターン構成は、図１９（ａ）に示すように表される。
【００５８】
図１９（ａ）に示すように、容量調整用パターン４１1・４１2・４１3…・４３1・４３2・４３3…は、ストリップライン１９ａの両側に島状に１列に複数配置されていても良い。図１９（ａ）の例では、入力側のストリップライン１９ａの例が示されているが、出力側のストリップライン１９ｂにおいても同様に構成可能である。その他の構成は、実施の形態と同様である。
【００５９】
（変形例５）
実施の形態の変形例５に係る高周波半導体用パッケージであって、容量調整用パターン４１1・４１2・４１3…・４３1・４３2・４３3…４５1・４５2・４５3…・４７1・４７2・４７3…をストリップライン１９ａの両側に複数個２列に配置した例の模式的平面パターン構成は、図１９（ｂ）に示すように表される。
【００６０】
図１９（ｂ）に示すように、容量調整用パターン４１1・４１2・４１3…・４３1・４３2・４３3…４５1・４５2・４５3…・４７1・４７2・４７3…は、島状に複数列に複数配置されていても良い。図１９（ｂ）の例では、入力側のストリップライン１９ａの例が示されているが、出力側のストリップライン１９ｂにおいても同様に構成可能である。その他の構成は、実施の形態と同様である。
【００６１】
（比較例）
比較例に係る高周波半導体用パッケージ１ａの模式的平面パターン構成は、図２０に示すように表され、図２０のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造は、図２１に示すように表される。さらに、パッケージベースボード７０上に実装された比較例に係る高周波半導体用パッケージ１ａの模式的平面パターン構成は、図２２に示すように表され、図２２のＩＸ−ＩＸ線に沿う模式的断面構造は、図２３に示すように表される。
【００６２】
また、パッケージベースボード７０上に実装された比較例に係る高周波半導体用パッケージ１ａの入力側リード２１ａのインダクタンス成分Ｌiとそれをキャンセルするためのボード上容量調整成分Ｃo1からなる回路構成は、図２４（ａ）に示すように表され、比較例に係る高周波半導体用パッケージ１ａの出力側リード２１ｂのインダクタンス成分ＬOとそれをキャンセルするためのボード上容量調整成分Ｃo2からなる回路構成は、図２４（ｂ）に示すように表される。
【００６３】
比較例に係る高周波半導体用パッケージ１ａは、図２２〜図２３に示すように、高周波半導体用パッケージ１ａを搭載するパッケージベースボード７０と、パッケージベースボード７０上に配置され、リード２１ａ・２１ｂと接続されるボード上配線パターン８０ａ・８０ｂと、ボード上配線パターン８０ａ・８０ｂに隣接して配置されたボード上容量調整用パターン６１・６２・６３・６４・７１・７２・７３・７４とを備える。ここで、ボード上配線パターン８０ａ・８０ｂとボード上容量調整用パターン６１・６２・６３・６４・７１・７２・７３・７４は、ボンディングワイヤで接続される。
【００６４】
比較例に係る高周波半導体用パッケージ１ａは、金属壁１６の外側にリード２１ａ・２１ｂのインダクタンス成分Ｌi・ＬOをキャンセルするための容量成分を有してはいない。このため、リードのインダクタンス成分Ｌi・ＬOをキャンセルするための容量成分Ｃo1・Ｃo2は、ボード上容量調整用パターン６１・６２・６３・６４・７１・７２・７３・７４のみによって形成される。
【００６５】
本実施の形態によれば、リードのインダクタンス成分をキャンセルするための容量成分を、リードの両端、すなわち、ボードと高周波半導体用パッケージの両方に設けることができる。
【００６６】
リード部分のインダクタンスは、ユーザ側のボード上に容量成分を設けることでキャンセルしているが、本実施の形態によれば、高周波半導体用パッケージ側にも調整可能な容量成分を備えることで、周波数帯域を広げることができる。
【００６７】
本実施の形態によれば、入出力インピーダンスを外部調整可能な高周波半導体用パッケージを提供することができる。
【００６８】
[その他の実施の形態]
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６９】
なお、実施の形態に係る高周波半導体用パッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００７０】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００７１】
１…高周波半導体用パッケージ
１０…メタルキャップ
１１、１２，１４，１５、４１ａ、４２ａ、４３ａ、４４ａ、５１ｂ、５２ｂ、５３ｂ、５４ｂ…ボンディングワイヤ
１４ａ…メタルシールリング
１６…金属壁（パッケージ外壁）
１７…入力整合回路
１８…出力整合回路
１９ａ、１９ｂ…ストリップライン
２０…フィードスルー下層部
２１ａ…入力側リード
２１ｂ…出力側リード
２２…フィードスルー上層部
２４…半導体装置
２５…凸状フィードスルー
２６…入力回路基板
２８…出力回路基板
３４…貫通孔
４０ａ、４０ｂ…樹脂基板
４１、４２、４３、４４、５１、５２、５３、５４、４１1〜４１3、４３1〜４３3、４５1〜４５3、４７1〜４７3…容量調整用パターン
５０ａ、５０ｂ…半田層
６０ａ、６０ｂ…配線基板
６１、６２、６３、６４、７１、７２、７３、７４…ボード上容量調整用パターン
６１ａ・６２ａ・６３ａ・６４ａ・７１ｂ・７２ｂ・７３ｂ・７４ｂ…金属箔
７０…パッケージベースボード
８０ａ、８０ｂ…ボード上配線パターン
８２ａ、８２ｂ…容量性オープンスタブ
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
ΔＷ…空隙幅
Ｌi…入力側リード２１ａのインダクタンス成分
Ｌo…出力側リード２１ｂのインダクタンス成分
Ｃi1、Ｃi2…パッケージ側容量調整成分
Ｃo1、Ｃo2…ボード上容量調整成分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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