(57)【要約】      （修正有）【課題】動作点を変更することなく、かつ帯域を狭めることなく独立的に増幅器の利得を調整して安定動作（位相補償）を実現する。【解決手段】差動トランスインピーダンスアンプ１０は、コレクタが第１の負荷インピーダンス素子Ｚ１を介して第１の電源Ｖ１に接続された第１トランジスタＱ１、コレクタが第２の負荷インピーダンス素子Ｚ２を介して第１の電源Ｖ１に接続された第２トランジスタＱ２、第１トランジスタＱ１のエミッタおよび第２トランジスタＱ２のエミッタに接続される抵抗素子Ｒe、第１トランジスタＱ１のエミッタと第２の電源Ｖ2に接続された第１電流源Ｉｓ1、および第２トランジスタＱ２のエミッタと第２の電源Ｖ2に接続された第２電流源Ｉｓ２を有する。第１トランジスタＱ１と第２トランジスタＱ２は、エミッタ接地トランジスタと等価、抵抗素子Ｒｅは利得調整用の抵抗素子、負荷インピーダンス素子Ｚ１，Ｚ２は抵抗素子である。【選択図】図４
2014116851.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ又はドレインが第１の負荷インピーダンス素子を介して第１の電源に接続された第１トランジスタと、
コレクタ又はドレインが第２の負荷インピーダンス素子を介して前記第１の電源に接続された第２トランジスタと、
前記第１トランジスタのエミッタ又はソースと前記第２トランジスタのエミッタ又はソースに接続された利得調整用抵抗素子と、
前記第１トランジスタのエミッタ又はソースと第２の電源に接続された第１電流源と、
前記第２トランジスタのエミッタ又はソースと前記第２の電源に接続された第２電流源と、
コレクタ又はドレインが前記第１の電源に接続され、ベース又はゲートが前記第１の負荷インピーダンス素子に接続された第３トランジスタと、
コレクタ又はドレインが前記第１の電源に接続され、ベース又はゲートが前記第２の負荷インピーダンス素子に接続された第４トランジスタと、
前記第１トランジスタのベース又はゲートと前記第３トランジスタのエミッタ又はソースに接続された第１の帰還抵抗素子と、
前記第２トランジスタのベース又はゲートと前記第４トランジスタのエミッタ又はソースに接続された第２の帰還抵抗素子と、
を有することを特徴とする増幅回路。
【請求項２】
コレクタ又はドレインが第１の負荷インピーダンス素子を介して第１の電源に接続された第１トランジスタと、
コレクタ又はドレインが第２の負荷インピーダンス素子を介して前記第１の電源に接続された第２トランジスタと、
前記第１トランジスタのエミッタ又はソースに接続された第１の利得調整抵抗素子と、
前記第２トランジスタのエミッタ又はソースに接続された第２の利得調整抵抗素子と、
前記第１の利得調整抵抗素子および前記第２の利得調整抵抗素子と、第２の電源の間に接続された第３の電流源(Is)と、
コレクタ又はドレインが前記第１の電源に接続され、ベース又はゲートが前記第１トランジスタＱ１のコレクタ又はドレインに接続された第３トランジスタと、
コレクタ又はドレインが前記第１の電源に接続され、ベース又はゲートが前記第２トランジスタのコレクタ又はドレインに接続された第４トランジスタと、
前記第１トランジスタのベース又はゲートと前記第３トランジスタのエミッタ又はソースに接続された第１の帰還抵抗素子と、
前記第２トランジスタのベース又はゲートと前記第４トランジスタのエミッタ又はソースに接続された第２の帰還抵抗素子と、
を有することを特徴とする増幅回路。
【請求項３】
前記第１の負荷インピーダンス素子、および、第２の負荷インピーダンス素子が抵抗素子であることを特徴とする請求項１または２に記載の増幅回路
【請求項４】
コレクタ又はドレインが第１抵抗素子を介して前記第１の電源に接続された第５トランジスタと、
コレクタ又はドレインが第２の抵抗素子を介して前記第１の電源に接続された第６トランジスタと
をさらに有し、前記第５トランジスタのコレクタ又はドレインと、前記第１トランジスタのベース又はゲートが接続され、前記第６トランジスタのコレクタ又はドレインと、前記第２トランジスタのベース又はゲートが接続されていることを特徴とする請求項１〜３のいずれか１項に記載の増幅回路。
【請求項５】
前記第１トランジスタのコレクタ又はドレインに直列に接続された第７トランジスタと、
前記第２トランジスタのコレクタ又はドレインに直列に接続された第８トランジスタと
をさらに含み、前記第７トランジスタのコレクタ又はドレインは、前記第３トランジスタのベース又はゲートに接続され、前記第８トランジスタのコレクタ又はドレインは、前記第４トランジスタのベース又はゲートに接続されていることを特徴とする請求項１〜４のいずれか1項に記載の増幅器。
【請求項６】
前記第３トランジスタのエミッタ又はソースと前記第２の電源の間に接続される第３の抵抗素子又は第４の電流源と
前記第４トランジスタのエミッタ又はソースと前記第２の電源の間に接続される第４の抵抗素子又は第５の電流源と
をさらに有することを特徴とする請求項１〜５のいずれか１項に記載の増幅回路。
【請求項７】
前記第５トランジスタと前記第２の電源の間に接続される第５の抵抗素子又は第６の電流源と、
前記第６トランジスタと前記第２の電源の間に接続される第６の抵抗素子又は第７の電流源、
をさらに有することを特徴とする請求項１〜６のいずれか１項に記載の増幅器。
【請求項８】
受信した信号光を電流に変換する光検出器と、
前記光検出器で生成された電流を電圧に変換するとともに増幅する請求項１〜７のいずれかに記載の増幅器と、
を有する光受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器と光受信器に関し、特に差動トランスインピーダンスアンプとこれを用いた光受信器に関する。
【背景技術】
【０００２】
大容量の情報通信を実現するために高速光通信システムの普及が進んでいる。光通信システムの受信側では、受信された光信号はフォトダイオードで光−電流変換される。フォトダイオードから出力される高速の電流信号は、トランスインピーダンスアンプ（ＴＩＡ）で電圧信号に変換されると同時に、次段のアナログ−ディジタル変換に適した電圧振幅まで増幅される。
【０００３】
高速電流信号を電圧変換・増幅するために、ノイズ耐性の高い差動方式が採用されている。図１は従来の差動増幅回路の構成図である（たとえば、非特許文献１参照）。ソース（またはエミッタ）設置段１１２の出力はソースフォロワ（またはエミッタフォロワ）段１１１に入力され、帰還抵抗Ｒｆ１を介してソース（またはエミッタ）設置段１１２の入力に帰還する。同様に、ソース（またはエミッタ）設置段１２２の出力はソースフォロワ（またはエミッタフォロワ）段１２１に出力され、帰還抵抗Ｒｆ２を介してソース（またはエミッタ）設置段１２２の入力に帰還する。
【０００４】
この場合、差動段１１２、１２２とソース（エミッタ）フォロワ段１１１、１２１の極により、帰還ループＦＢＬＰ１、ＦＢＬＰ２の安定性が問題となる。帰還ループＦＢＬＰ１、ＦＢＬＰ２の発振を防止し動作を安定させるために、抵抗値や電流・電圧値を変更して極の配置と利得を調整する。しかし、これらのパラメータを変更すると、各ノードの動作点も変わってしまう。従来の構成では、動作点を変更せずに極の配置、利得を調整することはできない。
【０００５】
増幅器の利得は帰還回路の伝達関数から求められる。
【０００６】
【数１】
2014116851.tif 000003
ここで、減数係数ζは、
【０００７】
【数２】
2014116851.tif 000004
で表わされる。ただし、Ｇは増幅器の利得、
【０００８】
【数３】
2014116851.tif 000005
であり、ｐ1は差動段の極、ｐ2はエミッタフォロワの極である。
【０００９】
利得調整のために抵抗値を大きくすると周波数帯域が狭くなる。また、位相補償（動作の安定化）のためにコンデンサの静電容量を大きくしたときも周波数帯域が狭くなる。
【００１０】
帰還回路の安定性はＱ値により見積もることができる。Ｑ値はＱ＝１／（２ζ）で表わされる。図２は、Ｑ値に応じた規格化伝達関数の周波数特性を示すグラフである。Ｑ値が大きくなるとピーキングを持つ。ピーキングが大きいということは帰還回路が不安定であることを意味する。ピーキングがなく、群遅延特性を平坦化するためにはＱ値を０．６程度にするのが望ましい。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１０−１１７１２４号公報
【特許文献２】特開２０１１−１２４７１１号公報
【非特許文献】
【００１２】
【非特許文献１】S. Mohan, et al., "Bandwidth Extension in CMOS with Optimized On-Chi- Inductors", IEEE Journal of Solid-State Circuits, Vol. 35, No. 3, pp. 346-355, March 2000
【発明の概要】
【発明が解決しようとする課題】
【００１３】
動作点を変更することなく、かつ帯域を狭めることなく利得を調整し、かつ安定動作（位相補償）を実現できる増幅器と、これを用いた光受信器の提供を課題とする。
【課題を解決するための手段】
【００１４】
第１の態様では、増幅器は、
コレクタ又はドレインが第１の負荷インピーダンス素子を介して第１の電源に接続された第１トランジスタと、
コレクタ又はドレインが第２の負荷インピーダンス素子を介して前記第１の電源に接続された第２トランジスタと、
前記第１トランジスタのエミッタ又はソースと前記第２トランジスタのエミッタ又はソースに接続された利得調整素子と、
前記第１トランジスタのエミッタ又はソースと第２の電源に接続された第１電流源と、
前記第２トランジスタのエミッタ又はソースと前記第２の電源に接続された第２電流源と、
コレクタ又はドレインが前記第１の電源に接続されベース又はゲートが前記第１の負荷インピーダンス素子に接続された第３トランジスタと、
コレクタ又はドレインが前記第１の電源に接続されベース又はゲートが前記第２の負荷インピーダンス素子に接続された第４トランジスタと、
前記第１トランジスタのベース又はゲートと前記第３トランジスタのエミッタ又はソースに接続された第１の帰還抵抗素子と、
前記第２トランジスタのベース又はゲートと前記第４トランジスタのエミッタ又はソースに接続された第２の帰還抵抗素子と、
を有する。
【発明の効果】
【００１５】
上記構成により、動作点を変更することなく、かつ帯域を狭めることなく独立的に増幅器の利得を調整して安定動作（位相補償）を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】従来の差動アンプの回路図である。
【図２】Ｑ値に応じた規格化伝達関数の周波数特性を示すグラフである。
【図３】従来構成で極、利得、動作点が独立でないことを説明する図である。
【図４】実施例１の差動トランスインピーダンスアンプの回路構成図である。
【図５】実施例１の構成で極、利得、動作点が独立であることを説明する図である。
【図６】実施例１の差動トランスインピーダンスアンプの周波数特性を示す図である。
【図７】実施例１の差動トランスインピーダンスアンプが適用される光受信器の構成例を示す図である。
【図８】実施例１の差動トランスインピーダンスアンプが適用される光受信器の別の構成例を示す図である。
【図９】実施例２の差動トランスインピーダンスアンプの回路構成図である。
【図１０】実施例３の差動トランスインピーダンスアンプの回路構成図である。
【図１１】実施例４の差動トランスインピーダンスアンプの回路構成図である。
【発明を実施するための形態】
【００１７】
以下で、図面を参照して発明の実施形態を説明する。まず、図３を参照して、従来の差動アンプにおいて極、利得、動作点が独立でないことを説明する。
【００１８】
図３（Ａ）はバイポーラ差動アンプの半回路である。極、利得、動作点が独立でないことを説明するには、バイポーラ差動アンプの半回路を考えるだけで十分である。極の位置はコレクタ抵抗ＲＣに依存する。
【００１９】
この回路の回路方程式は以下のようになる。
【００２０】
【数４】
2014116851.tif 000006
ここで、ＶTは熱電圧である。式（４）〜（７）により、利得Ｇは式（７）で表わされる。
Ｇ＝（ＶCC−ＶC）／ＶT            （７）
式（４）、（７）より、利得Ｇはコレクタ抵抗ＲＣ、出力ノードの電位ＶＣ（動作点）に依存することがわかる。利得を変えるためにコレクタ抵抗ＲCを調整すれば、動作点と極の位置が変わってしまう。同様のことが電界効果トランジスタを用いた場合にも当てはまる。
【００２１】
図３（Ｂ）は、ＦＥＴ差動アンプの半回路である。極、利得、動作点が独立でないことを説明するには、ＦＥＴ差動アンプの半回路を考えるだけで十分である。極の位置はドレイン抵抗ＲＤに依存する。
【００２２】
この回路の回路方程式は以下のようになる。
【００２３】
【数５】
2014116851.tif 000007
ここで、Ｗはゲート幅、Ｌはゲート長である。式（８）〜（１０）により、利得Ｇは式（１１）で表わされる。
【００２４】
【数６】
2014116851.tif 000008
【００２５】
式（８）、（１１）より、利得Ｇはドレイン抵抗ＲＤ、出力ノードの電位ＶＤ（動作点）に依存することがわかる。利得を変えるためにドレイン抵抗ＲＤを調整すれば、動作点と極の位置が変わってしまう。利得を大きくするためにゲート幅Ｗを大きくすると帯域が下がるため、Ｗの値を変更するのは困難である。ゲート長Ｌはほぼ定数である。ｋ'は移動度であり、ゲート酸化膜の単位面積に依存する定数である。したがって、従来の構成では動作点を変えることなく極の配置、利得を調整することはできない。
【００２６】
このような問題点を解決するために、実施例では、エミッタ接地（又はソース接地）トランジスタのエミッタ（又はソース）側に抵抗を配置する。
【００２７】
図４は、実施例１の差動トンランスインピーダンスアンプ１０の回路図である。図４の例ではバイポーラトランジスタを用いる。差動トランスインピーダンスアンプ１０は、コレクタが第１の負荷インピーダンス素子Ｚ１を介して第１の電源Ｖ1に接続された第１トランジスタＱ１、コレクタが第２の負荷インピーダンス素子Ｚ２を介して第１の電源Ｖ1に接続された第２トランジスタＱ２、第１トランジスタＱ１のエミッタおよび第２トランジスタＱ２のエミッタに接続される抵抗素子Ｒe、第１トランジスタＱ１のエミッタと第２の電源Ｖ2に接続された第１電流源Ｉｓ1、および第２トランジスタＱ２のエミッタと第２の電源Ｖ2に接続された第２電流源Ｉｓ2を有する。
【００２８】
第１トランジスタＱ１と第２トランジスタＱ２は、エミッタ接地トランジスタと等価である。抵抗素子Ｒｅは、後述するように利得調整用の抵抗素子である。負荷インピーダンス素子Ｚ１，Ｚ２はたとえば抵抗素子である。
【００２９】
差動トランスインピーダンスアンプ１０はさらに、コレクタが第１の電源Ｖ1に接続されベースが第１の負荷インピーダンス素子Ｚ１に接続された第３トランジスタＱ７、コレクタが第１の電源Ｖ1に接続されベースが第２の負荷インピーダンス素子Ｚ２に接続された第４トランジスタＱ８、第１トランジスタＱ１のベースと第３トランジスタＱ７のエミッタに接続された帰還抵抗素子Ｒｆ１、第２トランジスタＱ２のベースと第４トランジスタＱ８のエミッタに接続された帰還抵抗素子Ｒｆ２を有する。
【００３０】
差動トランスインピーダンスアンプ１０はさらに、第３トランジスタＱ７のエミッタと第２の電源Ｖ2に接続された抵抗素子Ｒ７と、第４トランジスタＱ８のエミッタと第２の電源Ｖ2に接続された抵抗素子Ｒ８を有する。抵抗素子Ｒ７とＲ８は、定電流源に置き換えてもよい。
【００３１】
差動トランスインピーダンスアンプ１０はさらに、コレクタが抵抗素子Ｒ３を介して第１の電源Ｖ1に接続された第５トランジスタＱ５と、コレクタが抵抗素子Ｒ５を介して第１の電源Ｖ1に接続された第６トランジスタＱ６を有する。第５トランジスタＱ５と第６トランジスタＱ６のベースには一定のバイアス電位がかけられており、第５トランジスタＱ５と第６トランジスタＱ６は、ベース接地トランジスタと等価である。
【００３２】
第５トランジスタＱ５のエミッタと第２の電源Ｖ2の間に、抵抗素子Ｒ４が挿入され、第６トランジスタＱ６のエミッタと第２の電源Ｖ2の間に、抵抗素子Ｒ６が挿入されている。
【００３３】
第５トランジスタＱ５のコレクタは第１トランジスタＱ１のベースに接続されている。第６トランジスタＱ６のコレクタは第２トランジスタＱ２のベースに接続されている。
【００３４】
この例では、第１トランジスタＱ１のコレクタと負荷インピーダンス素子Ｚ１の間に、カスコードトランジスタＱ３が挿入され、カスコードトランジスタＱ３のコレクタは、第３トランジスタＱ７のベースに接続されている。カスコードトランジスタＱ３には一定のバイアス電位が印加され、ベース接地トランジスタとして機能する。第１トランジスタＱ１、カスコードトランジスタＱ３、第３トランジスタＱ７、および帰還抵抗Ｒｆ1で、帰還ループＦＢＬＰ１を形成する。
【００３５】
同様に、第２トランジスタＱ２のコレクタと負荷インピーダンス素子Ｚ２の間に、カスコードトランジスタＱ４が挿入され、カスコードトランジスタＱ４のコレクタは、第４トランジスタＱ８のベースに接続されている。カスコードトランジスタＱ４には一定のバイアス電位が印加され、ベース接地トランジスタとして機能する。第２トランジスタＱ２、カスコードトランジスタＱ４、第４トランジスタＱ８、および帰還抵抗Ｒｆ1で帰還ループＦＢＬＰ２を形成する。
【００３６】
動作時には、第５トランジスタＱ５と抵抗素子Ｒ４の間に、差動信号形式の正相の電流信号ｉｎpが入力される。第５トランジスタＱ５のベースには、一定の入力電流と同じ電流を流すために必要なバイアス電圧（Ｂ１）が印加されており、正の入力信号ｉｎpの電流レベルがＨｉｇｈの場合、第５トランジスタＱ５に電流が流れ、第１トランジスタＱ１のベースに電流が印加される。
【００３７】
カスコードトランジスタＱ３には、第１トランジスタＱ１に流れる電流と同じ電流を流すために必要なバイアス電圧（Ｂ２）が印加されている。したがって第１トランジスタＱ１がＯＮになって電流が流れると、カスコードトランジスタＱ３にも電流が流れる。このとき第１トランジスタＱ１のコレクタ側に流れる電流は、抵抗素子Ｒeに依存する。この電流信号はエミッタフォロワ段の第３トランジスタＱ７をＯＮにし、帰還抵抗Ｒｆ1に電流が流れて電圧が生成される。増幅された帰還電圧が第１トランジスタＱ１のベースに印加される。帰還ループＦＢＬＰ1で、第３トランジスタＱ７のエミッタと帰還抵抗Ｒｆ1の間から負出力ｏｕｔnが出力される。この負出力は差動トランスインピーダンスアンプ１０の一方の出力となる。
【００３８】
同様に、第６トランジスタＱ６と抵抗素子Ｒ６の間に、差動信号形式の逆相の電流信号ｉｎnが入力され、第２トランジスタＱ１のベースに電流信号が印加される。カスコードトランジスタＱ４からエミッタフォロワ段の第４トランジスタＱ８のベースに電流が印加され、第４トランジスタＱ８がＯＮになる。帰還抵抗Ｒｆ2に電流が流れて電圧が生成され、増幅された帰還電圧が、第２トランジスタＱ２のベースに印加される。帰還ループＦＢＬＰ2で信号の論理が反転し、第４トランジスタＱ８のエミッタと帰還抵抗Ｒｆ2の間から正出力ｏｕｔpが出力される。この正出力は差動トランスインピーダンスアンプ１０の他方の出力となる。
【００３９】
カスコードトランジスタＱ３、Ｑ４を用いることにより、チャネル長の短いトランジスタを用いる場合でもアンプの増幅率を高くし、動作を安定させることができる。カスコードトランジスタＱ３と負荷インピーダンス素子Ｚ１との間に、インダクタを挿入してもよい。同様に、カスコードトランジスタＱ４と負荷インピーダンス素子Ｚ２の間に、インダクタを挿入してもよい。抵抗素子Ｒ４，Ｒ６は定電流源であってもよい。
【００４０】
上記の構成により、極と利得を独立にすることができる。これについて、図５を参照して説明する。
【００４１】
図５は、実施例１のバイポーラ差動アンプの差動段（第１トランジスタＱ１のエミッタと第２トランジスタＱ２のエミッタの間に抵抗素子Ｒeを挿入した構成）と等価の構成を示す回路図である。極と利得が独立であることを説明するには、図５の半回路を考えるだけで十分である。図５の回路は、エミッタ接地回路である。極の位置はコレクタ抵抗ＲＣに依存する。
【００４２】
この回路の回路方程式は以下のようになる。
【００４３】
【数７】
2014116851.tif 000009
【００４４】
ここでｉcは、入力信号ｖinにより直流電流ＩＣが変化する
式（１２）〜（１４）により、利得Ｇは式（１５）で表わされる。
【００４５】
Ｇ＝ＲＣ／ＲＥ                  （１５）
すなわち、利得Ｇは、入力信号ｖinに依存せず、コレクタ抵抗ＲＣまたはＱ１、Ｑ２のエミッタ間の抵抗ＲEによって決まる。コレクタ抵抗ＲＣを変えると極の位置もずれてしまうので、コレクタ抵抗ＲＣは変化させず、代わりにエミッタ間の抵抗ＲＥを調節する。これにより、極の位置、動作点に変更を生じさせずに、利得Ｇを調整することが可能になる。このことは電界効果トランジスタの場合でも同様である。また、コレクタ抵抗がインピーダンス素子の場合でも同様である。電界効果トランジスタを用いる場合は、図４の第１トランジスタＱ１と第２トランジスタＱ２はソース接地トランジスタとなる。
【００４６】
図６は、実施例１の差動トランスインピーダンスアンプの周波数特性を示す図である。比較例として、図１の従来構成を用いた場合の周波数特性と、位相補償（安定化）を適用していない回路の周波数特性も示す。
【００４７】
従来方式の回路では、帯域が狭くなってしまっている。位相補償（安定化）を行わない回路では、ピーキングが発生する。これに対して、実施例１の回路構成では帯域を確保しつつ、ピーキングを小さくできるという効果を奏する。
【００４８】
最適なＱ値に基づいて利得Ｇを調整する場合、差動トランスインピーダンスアンプ１０ａ〜１０ｂのエミッタ接地トランジスタ（Ｑ１、Ｑ２）のエミッタ側に接続された抵抗Ｒeを調整するだけでよい。動作点や極の位置に変更はないので、利得の調整が簡便である。
【００４９】
図４の増幅回路１０は、図７及び図８に示すように光受信１Ａ、１Ｂに適用することができる。光受信器１Ａ、１Ｂは一例としてＤＰ−ＱＰＳＫ方式の光受信器であるが、これに限定されず、光信号から検出された電流を電圧に変換する任意の光受信器に適用することができる。
【００５０】
図９は、実施例２の差動トランスインピーダンスアンプ２０の構成例を示す。実施例２の回路では、差動段のエミッタ接地トランジスタ（第１トランジスタＱ１および第２トランジスタＱ２）と第２の電源Ｖ２の間に、１つの電流源Ｉｓを用いる。
【００５１】
第１のトランジスタＱ１のエミッタは第１の利得調整用の抵抗素子Ｒe１に接続される。第２のトランジスタＱ２のエミッタは第２の利得調整用の抵抗素子Ｒe２に接続される。第１の利得調整用の抵抗素子Ｒe１と第２の利得調整用の抵抗素子Ｒe２は、電流源Ｉｓを介して第２の電源Ｖ2に接続されている。その他の構成は、実施例の構成と同様である。
【００５２】
実施例２では、各差動段で電流源Ｉｓに対応する電圧と、利得調整用の抵抗Ｒeに対応する電圧の和に相当する電圧が必要になるので、実施例１よりも必要とされる電圧が若干大きくなる。しかし、差動段の回路は図５の半回路と等価であり、抵抗素子Ｒe１、Ｒe２を調整するだけで、利得Ｇを調整することができる。
【００５３】
図１０は、実施例３の差動トランスインピーダンスアンプ３０の構成例を示す。実施例３では、実施例１の構成からカスコードトランジスタＱ３，Ｑ４を省略している。カスコードトランジスタＱ３，Ｑ４を省略した場合でも、利得調整用の抵抗素子Ｒe１、Ｒe２を適切に調整することで、動作点や極を変更させることなく利得を調整することができる。
【００５４】
図１１は、実施例４の差動トランスインピーダンスアンプ４０の構成例を示す。実施例４では、実施例２の構成からカスコードトランジスタＱ３、Ｑ４を省略している。この構成でも、図５の半回路と等価なので、利得調整用の抵抗素子Ｒe１、Ｒe２を調整するだけで、動作点、極を変更することなく利得Ｇを調整することができる。
【００５５】
いずれの実施形態でも、バイポーラトランジスタに替えて電界効果トランジスタを用いることができる。いずれの実施形態の差動トランスインピーダンスアンプも光受信器に好適に適用することができる。
【符号の説明】
【００５６】
１Ａ、１Ｂ  光受信器
１０、２０、３０，４０  差動トランスインピーダンスアンプ（増幅器）
Ｑ１、Ｑ２  差動段のトランジスタ（第１トランジスタ、第２トランジスタ））
Ｑ３、Ｑ４  カスコードトランジスタ（第７トランジスタ、第８トランジスタ）
Ｑ５、Ｑ６  ベース接地（又はゲート接地）トランジスタ（第５トランジスタ、第６トランジスタ）
Ｑ７、Ｑ８  エミッタフォロワ（又はソースフォロワ）のトランジスタ（第３トランジスタ、第４トランジスタ）
ＦＢＬＰ１、ＦＢＬＰ２  帰還ループ
Ｚ１  第１の負荷インピーダンス素子
Ｚ２  第２の負荷インピーダンス素子
Ｒe  利得調整用の抵抗素子
Ｒe１  第１の利得調整抵抗素子
Ｒe２  第２の利得調整抵抗素子
Ｒ３  第１抵抗素子
Ｒ５  第２抵抗素子
Ｒ７  第３抵抗素子
Ｒ８  第４抵抗素子
Ｒ４  第５抵抗素子
Ｒ６  第６抵抗素子
【図１】
2014116851.tif 000010
【図２】
2014116851.tif 000011
【図３】
2014116851.tif 000012
【図４】
2014116851.tif 000013
【図５】
2014116851.tif 000014
【図６】
2014116851.tif 000015
【図７】
2014116851.tif 000016
【図８】
2014116851.tif 000017
【図９】
2014116851.tif 000018
【図１０】
2014116851.tif 000019
【図１１】
2014116851.tif 000020