(57)【要約】【課題】１つの伝送路を介した全二重化通信を実現する通信方法、通信システム及び通信装置を提供する。【解決手段】全二重化通信を実現するために、通信装置で送信データ端子ＴＸ２にて受け付けた信号は、受信するデータ信号ＣＴ３−ＤＨとの排他的論理和をとった上で、１／２Ｎビット時間分だけ遅延させてから送信される（ＣＴ２−ＤＨ）。この際、相手から送信されたデータ信号（同様に排他的論理和をとった上で１／２Ｎビット時間だけ遅延されている）ＣＴ３−ＤＨは、送信データ信号との排他的論理和を１ビット時間分遅延させておいた信号ＣＴ２−ＤＤとの排他的論理和をとることにより、受信データ信号として復調され、受信データ端子ＲＸ２に出力される。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の通信装置が１つの伝送路を介してデジタル信号を送受信する通信方法であって、
前記複数の通信装置は夫々、
通信装置の数Ｎにより定まるパルス占有率のＲＺ（Return to Zero）信号を送受信するデータ信号として用い、
送信データ信号を、前記デジタル信号の１ビット分のビット時間を通信装置の数Ｎで定まる分割数で分割した分割時間の単位で遅延させ、
遅延させた前記送信データ信号を前記伝送路に送信する
ことを特徴とする通信方法。
【請求項２】
複数の通信装置と、該複数の通信装置の内の任意の２つの通信装置が１対１で接続することが可能な伝送路を介して接続されており、前記複数の通信装置が前記伝送路を介してデジタル信号を送受信する通信システムにおいて、
前記複数の通信装置は夫々、
通信装置の数Ｎにより定まるパルス占有率のＲＺ信号を送信データ信号として生成する生成部と、
生成した送信データ信号を遅延させる遅延部と、
前記伝送路に接続され、前記遅延部により遅延された送信データ信号を前記伝送路に送信する送信部と、
前記伝送路に接続され、該伝送路から信号を受信する受信部と
を備えることを特徴とする通信システム。
【請求項３】
前記受信部は、送信データ信号と受信した信号との排他的論理和をとって受信データ信号を復調する復調部を有すること
を特徴とする請求項２に記載の通信システム。
【請求項４】
前記伝送路は、１対のツイストペアケーブルが用いられること
を特徴とする請求項２又は３に記載の通信システム。
【請求項５】
伝送路に接続され、該伝送路を介してデジタル信号を送受信する通信装置において、
通信対象の通信装置の数Ｎにより定まるパルス占有率のＲＺ信号をデータ信号として生成する信号生成部と、
前記デジタル信号の１ビット分のビット時間を通信装置の数Ｎで定まる分割数で分割した分割時間の単位で、生成した送信データ信号を遅延させる遅延部と、
前記伝送路に接続され、前記遅延部により遅延された送信データ信号を前記伝送路に送信する送信部と、
前記伝送路に接続され、該伝送路から信号を受信する受信部と
を備えることを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの伝送路を介して全二重化通信を行なう通信方法、通信システム及び通信装置に関する。
【背景技術】
【０００２】
車載通信システムでは、電気的制御に基づく機能が増加していることによって通信量が増えている。そのため、異なる周波数で送受信する通信方法も提案されている（特許文献１等）。しかしながら既存のハードウェアを用いて実現することが可能な全二重化通信の必要性が高まっている。
【０００３】
しかしながら、既存の車載通信システムでは、ＣＡＮプロトコルに基づき１対のツイストペアケーブルを用いることが一般的である。車載通信システムに、全二重化通信（双方向）通信を適用する場合、更にもう１対のペアケーブルが必要となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９３６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
全二重化通信に係る通信線として１００ＢＡＳＥ−ＴＸと呼ばれる４本のツイストケーブルが束ねられたものを用いる。しかしながら、全二重化通信では、送信用及び受信用の２対のケーブルを用いれば足り、他の２対は不要である。車載通信システムでは、通信線を含むハーネスの軽量化（省線化）が求められているので、１００ＢＡＳＥ−ＴＸを用いずに、全二重化通信を行なうことが必要である。
【０００６】
本発明は斯かる事情に鑑みてなされたものであり、１対のツイストペアケーブルにおける全二重化通信を実現することができる通信方法、通信システム及び通信装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る通信方法は、複数の通信装置が１つの伝送路を介してデジタル信号を送受信する通信方法であって、前記複数の通信装置は夫々、通信装置の数Ｎにより定まるパルス占有率のＲＺ（Return to Zero）信号を送受信するデータ信号として用い、送信データ信号を、前記デジタル信号の１ビット分のビット時間を通信装置の数Ｎで定まる分割数で分割した分割時間の単位で遅延させ、遅延させた前記送信データ信号を前記伝送路に送信することを特徴とする。
【０００８】
本発明に係る通信システムは、複数の通信装置と、該複数の通信装置の内の任意の２つの通信装置が１対１で接続することが可能な伝送路を介して接続されており、前記複数の通信装置が前記伝送路を介してデジタル信号を送受信する通信システムにおいて、前記複数の通信装置は夫々、通信装置の数Ｎにより定まるパルス占有率のＲＺ信号を送信データ信号として生成する生成部と、生成した送信データ信号を遅延させる遅延部と、前記伝送路に接続され、前記遅延部により遅延された送信データ信号を前記伝送路に送信する送信部と、前記伝送路に接続され、該伝送路から信号を受信する受信部とを備えることを特徴とする。
【０００９】
本発明に係る通信システムは、前記受信部は、送信データ信号と受信した信号との排他的論理和をとって受信データ信号を復調する復調部を有することを特徴とする。
【００１０】
本発明に係る通信システムは、前記伝送路は、１対のツイストペアケーブルが用いられることを特徴とする。
【００１１】
本発明に係る通信装置は、伝送路に接続され、該伝送路を介してデジタル信号を送受信する通信装置において、通信対象の通信装置の数Ｎにより定まるパルス占有率のＲＺ信号をデータ信号として生成する信号生成部と、前記デジタル信号の１ビット分のビット時間を通信装置の数Ｎで定まる分割数で分割した分割時間の単位で、生成した送信データ信号を遅延させる遅延部と、前記伝送路に接続され、前記遅延部により遅延された送信データ信号を前記伝送路に送信する送信部と、前記伝送路に接続され、該伝送路から信号を受信する受信部とを備えることを特徴とする。
【００１２】
本発明では、伝送路に搬送されるデジタルデータ信号は、通信装置の数Ｎ（Ｎ＝２，…）で定まるパルス占有率のＲＺ信号が用いられる。また、各通信装置は、送信データ信号を、１ビット分の時間を通信装置の数Ｎで分割した分割時間の単位で遅延させてから伝送路に重畳させて送信する。送信データ信号が遅延されてから送信されることで、各通信装置では、自らの送信データ信号との演算によって受信データ信号を復調することが可能となる。
【００１３】
本発明では、伝送路として例えば、ツイストペアケーブルを用いることが可能である。
【００１４】
なお、データ信号の排他的論理和をとって復調する復調部、送信データ信号を遅延させる手段は、ソフトウェア的に実現されても、ハードウェア的に回路及び各論理素子にて実現されてもよい。
【発明の効果】
【００１５】
本発明による場合、デジタルデータ信号を送受信する複数の通信装置間で全二重化通信が実現される。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１における通信システムの構成を模式的に示すブロック図である。
【図２】実施の形態１におけるトランシーバの内部構成を示すブロック図である。
【図３】実施の形態１におけるトランシーバを構成するＤｅｌａｙ回路の構成を示す回路図である。
【図４】Ｄｅｌａｙ回路の入出力信号を示すタイムチャートである。
【図５】実施の形態１におけるトランシーバを構成するＤｅｌａｙ回路の構成を示す回路図である。
【図６】Ｄｅｌａｙ回路の入出力信号を示すタイムチャートである。
【図７】実施の形態１におけるトランシーバ内における信号の推移を示すタイムチャートである。
【図８】実施の形態２における通信システムの構成を模式的に示すブロック図である。
【図９】実施の形態２における通信装置における送受信処理の一例を示すフローチャートである。
【図１０】３つ以上の通信装置間での通信を実現するための時分割の一例を示す説明図である。
【発明を実施するための形態】
【００１７】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１８】
（実施の形態１）
実施の形態１では、２つの通信装置間で１対１の通信を行なう例を示す。
図１は、実施の形態１における通信システムの構成を模式的に示すブロック図である。実施の形態１における通信システムは、１対のツイストペアケーブル１で、２つの通信装置２及び通信装置３が接続され、通信装置２及び通信装置３間の１組で全二重化通信を行なう。実施の形態１では、通信システムのデータ通信速度は１００Ｍｂｐｓとする。通信装置２及び通信装置３は、ＲＺ（Return to Zero ）信号を用いてデジタルデータ信号を送受信する。なお後述するように、実施の形態１における通信システムでは、通信装置２及び通信装置３が、１ビット時間を２つに分けて夫々送信（受信）するため、ツイストペアケーブル１上のシンボル（１／０）の通信速度は２倍の２００Ｍｂｐｓとなる。
【００１９】
通信装置２は、ツイストペアケーブル１に接続されるトランシーバ２０と、トランシーバ２０による通信を制御する通信制御部２１とを備える。同様にして通信装置３は、ツイストペアケーブル１に接続されるトランシーバ３０と、トランシーバ３０による通信を制御する通信制御部３１とを備える。
【００２０】
トランシーバ２０は、ツイストペアケーブル１における全二重化通信によるデジタルデータ信号の送受信を実現するハードウェアである。トランシーバ２０は、送信データ信号を受け付ける送信データ端子ＴＸ２と、受信データ信号を出力する受信データ端子ＲＸ２とを備える。トランシーバ２０内部の詳細な構成については後述にて説明する。
【００２１】
通信制御部２１は、所定の通信プロトコルに従って送信データ信号を生成してトランシーバ２０の送信データ端子ＴＸ２へ与える。通信制御部２１は、トランシーバ２０の受信データ端子ＲＸ２から出力された受信データ信号を前記所定の通信プロトコルに従って解釈し、受信データ信号からデータ値等の情報を取得する。
【００２２】
通信装置３におけるトランシーバ３０及び通信制御部３１の構成は、通信装置２のトランシーバ２０及び通信制御部２１と同様であるので、詳細な説明を省略する。
【００２３】
図２は、実施の形態１におけるトランシーバ２０，３０の内部構成を示すブロック図である。トランシーバ２０は、Ｉ／Ｏ２２と、スイッチＳＷ２と、送信データ端子ＴＸ２と、受信データ端子ＲＸ２と、送信端子Ｓ２、受信端子Ｒ２と、２つのＥＸ−ＯＲ（Exclusive-OR）回路２４，２８と、２つのＤｅｌａｙ回路２６，２７とを備える。トランシーバ３０の内部構成は、トランシーバ２０の内部構成と同様であるので、対応する符号を付して夫々の詳細な説明を省略する。
【００２４】
Ｉ／Ｏ２２は、ツイストペアケーブル１と接続されており、更に、スイッチＳＷ２を介して送信端子Ｓ２又は受信端子Ｒ２と接続されている。受信端子Ｒ２は、ＥＸ−ＯＲ回路２４の入力端子の一方に接続されている。ＥＸ−ＯＲ回路２４の入力端子の他方には、送信データ端子ＴＸ２が接続されている。ＥＸ−ＯＲ回路２４の出力は、Ｄｅｌａｙ回路（１／２ビット時間）２６に接続されている。Ｄｅｌａｙ回路２６の出力は、送信端子Ｓ２に接続されている。ＥＸ−ＯＲ回路２４の出力は、第２節点２５にて分岐されており、第２節点２５はＤｅｌａｙ回路（１ビット時間）２７に接続されている。Ｄｅｌａｙ回路２７の出力は、ＥＸ−ＯＲ回路２８の入力端子の一方に接続されている。ＥＸ−ＯＲ回路２８の入力端子の他方には、受信端子Ｒ２とＥＸ−ＯＲ回路２４の入力端子との間を分岐する第１節点２３が接続されている。ＥＸ−ＯＲ回路２８の出力は、受信データ端子ＲＸ２に接続されている。
【００２５】
Ｉ／Ｏ２２は、ツイストペアケーブル１と接続されるインタフェースである。Ｉ／Ｏ２２は、送信するデジタルデータ信号のツイストペアケーブル１への送出を物理層にて実現するハードウェアである。また、Ｉ／Ｏ２２は、ツイストペアケーブル１上の信号を常時的にモニタしており、デジタルデータ信号に変換して出力する。
【００２６】
送信端子Ｓ２は、Ｉ／Ｏ２２へ、ツイストペアケーブル１へ送出するデータ信号を出力する端子であり、受信端子Ｒ２は、Ｉ／Ｏ２２にて検知されたデジタルデータ信号を受信する。
【００２７】
スイッチＳＷ２は、送信端子Ｓ２とＩ／Ｏ２２との接続、及び、受信端子Ｒ２とＩ／Ｏ２２との接続を切り替えるスイッチである。スイッチＳＷ２は、図示しないクロック回路からのクロック信号に同期して切り替えを行なう。なお、クロック回路は、ツイストペアケーブル１におけるデジタルデータ信号のビットレート（１００Ｍｂｐｓ）の２倍の周波数のクロック信号（２００ＭＨｚ）を出力する回路であり、当該クロック信号は、トランシーバ３０におけるクロック信号と同期している。
【００２８】
ＥＸ−ＯＲ回路２４は、２つの入力信号の排他的論理和信号を出力する回路である。ＥＸ−ＯＲ回路２４の入力には、上述したように受信端子Ｒ２及び送信データ端子ＴＸ２が接続されている。したがって、ＥＸ−ＯＲ回路２４は、Ｉ／Ｏ２２がツイストペアケーブル１を介して受信したデータ信号と、送信データ信号との排他的論理和をとる。即ち、ＥＸ−ＯＲ回路２４は、受信したデータ信号と、送信データ信号とが異なる場合のみ真値「１」を出力する。なお、ＥＸ−ＯＲ回路２４は、送信データ端子ＴＸ２からの送信データ信号を１／２ビット幅のＲＺ信号に変換してから入力する回路を前段に備える（図示せず）。また、ＥＸ−ＯＲ回路２４は、出力信号を１ビット幅のＮＲＺ（Non-Return Zero ）信号へ変換する回路を後段に備えていてもよい。なお、後述にて、ＥＸ−ＯＲ回路２４の出力をＣＴ２と呼ぶ。
【００２９】
Ｄｅｌａｙ回路２６は、入力信号を１／２ビット時間遅延させる回路である。Ｄｅｌａｙ回路２６には、第２節点２５にて分岐されたＥＸ−ＯＲ回路２４の出力の内の一方が入力されている。したがってＤｅｌａｙ回路２６は、ＥＸ−ＯＲ回路２４からの出力信号を１／２ビット時間遅延させる回路である。ＥＸ−ＯＲ回路２４からＮＲＺ信号が入力される場合、Ｄｅｌａｙ回路２６は、出力信号を１／２ビット幅のＲＺ信号へ変換してから出力する回路を後段に備える（図示せず）。なお、後述にてＤｅｌａｙ回路２６の出力をＣＴ２−ＤＨと呼ぶ。
【００３０】
図３は、実施の形態１におけるトランシーバ２０を構成するＤｅｌａｙ回路２６の構成を示す回路図である。トランシーバ３０におけるＤｅｌａｙ回路３６の構成は、Ｄｅｌａｙ回路２６と同様である。Ｄｅｌａｙ回路２６は、Ｄフリップフロップ回路を用いる。Ｄフリップフロップ回路のＤ端子（Ｄ）に、ＥＸ−ＯＲ回路２４の出力信号が入力される。クロック端子（ＣＫ）に、クロック回路からのクロック信号（１ビット時間を１周期とする２００ＭＨｚ信号）を反転させた信号が入力される。Ｑ端子（Ｑ）から、信号が出力される。
【００３１】
図４は、Ｄｅｌａｙ回路２６の入出力信号を示すタイムチャートである。図４の横軸は、時間の経過を示し、図４の縦軸は、入力信号（ＩＮ）、クロック信号（ＣＬＯＣＫ）、出力信号（ＯＵＴ）夫々の信号レベルを示している。図４において、Ｄ端子への入力信号（ＥＸ−ＯＲ回路２４の出力）は、ＮＲＺ信号に変換されているとする。Ｄフリップフロップ回路は、クロック端子に入力される信号の立ち上がり時におけるＤ端子への入力信号の信号値をＱ端子から出力するものである。したがって、Ｄフリップフロップ回路からは、矢印で示すクロック信号の立ち下り（反転前）時の、入力信号（ＩＮ）の信号値が出力される。これにより、図４に示すように、入力信号（ＩＮ）を１／２ビット時間遅延させた信号（ＯＵＴ）が出力される。図４に示す例では、Ｄ端子への入力信号（ＩＮ）及びＱ端子からの出力信号（ＯＵＴ）のいずれもＮＲＺ信号としているが、ＲＺ信号であってもよい。
【００３２】
Ｄｅｌａｙ回路２７は、入力信号を１ビット時間遅延させる回路である。Ｄｅｌａｙ回路２７には、第２節点２５で分岐されたＥＸ−ＯＲ回路２４の出力の他方が接続されている。したがって、Ｄｅｌａｙ回路２７は、送信データ信号と受信したデータ信号の排他的論理和を１ビット時間だけ遅延させる回路である。ＥＸ−ＯＲ回路２４からＮＲＺ信号が入力される場合、Ｄｅｌａｙ回路２７は、出力信号を１／２ビット幅のＲＺ信号へ変換してから出力する回路を後段に備える（図示せず）。なお、後述にて、Ｄｅｌａｙ回路２７からの出力信号をＣＴ２−ＤＤと呼ぶ。
【００３３】
図５は、実施の形態１におけるトランシーバ２０を構成するＤｅｌａｙ回路２７の構成を示す回路図である。トランシーバ３０におけるＤｅｌａｙ回路３７の構成は、Ｄｅｌａｙ回路２７と同様である。Ｄｅｌａｙ回路２７は、Ｄフリップフロップ回路を２つ直列的に接続して用いる。前段のＤフリップフロップ回路のＤ端子（Ｄ）に、第２節点２５からの信号（ＥＸ−ＯＲ回路２４の出力）が入力される。クロック入力（ＣＫ）に、クロック回路からのクロック信号を反転させた信号が入力される。そして、後段のＤフリップフロップ回路のＤ端子（Ｄ）に、前段のＤフリップフロップ回路のＱ端子（Ｑ）からの出力信号が入力される。後段のＤフリップフロップ回路のクロック端子（ＣＫ）には、クロック信号がそのまま入力され、Ｑ端子（Ｑ）から、信号が出力される。
【００３４】
図６は、Ｄｅｌａｙ回路２７の入出力信号を示すタイムチャートである。図６の横軸は、時間の経過を示し、図６の縦軸は、入力信号（ＩＮ）、前段のＤフリップフロップ回路からの出力信号（ＱＯＵＴ）、クロック信号（ＣＬＯＣＫ）、出力信号（ＯＵＴ）夫々の信号レベルを示している。図６において、前段のＤフリップフロップ回路のＤ端子への入力信号（ＥＸ−ＯＲ回路２４の出力）は、ＮＲＺ信号に変換されているとする。前段のＤフリップフロップ回路からの出力信号は、図４にて説明したとおりであり、入力信号（ＩＮ）を１／２ビット時間遅延させた信号である。そして、後段のＤフリップフロップ回路は、上述したように、クロック端子に入力される信号の立ち上がり時におけるＤ端子への入力信号の信号値をＱ端子から出力するものである。したがって、後段のＤフリップフロップ回路からは、矢印で示すクロック信号の立ち上がり時の、前段のＤフリップフロップ回路からの出力信号（ＱＯＵＴ）の信号値が出力される。図６に示すように、前後段の２つのＤフリップフロップ回路によって、入力信号（ＩＮ）を１ビット時間遅延させた信号（ＯＵＴ）が出力される。図６に示す例では、入力信号（ＩＮ）及び出力信号（ＯＵＴ）のいずれもＮＲＺ信号としているが、ＲＺ信号であってもよい。
【００３５】
ＥＸ−ＯＲ回路２８は、２つの入力信号の排他的論理和信号を出力する回路である。ＥＸ−ＯＲ回路２８の入力には、上述したようにＤｅｌａｙ回路２７からの出力及び第１節点２３が接続されている。したがって、ＥＸ−ＯＲ回路２８は、１ビット時間分前の送信データ信号と受信データ信号との排他的論理和と、当該１ビット時間にて受信端子Ｒ２にて受信したデータ信号との排他的論理和をとる。なお、ＥＸ−ＯＲ回路２８は、Ｄｅｌａｙ回路２７からの信号がＮＲＺ信号である場合、当該信号を１／２ビット幅のＲＺ信号へ変換する回路を前段に備えている。
【００３６】
このように構成されるトランシーバ２０及びトランシーバ３０によって、全二重化通信が実現されることを、以下のタイムチャートを参照して説明する。
【００３７】
図７は、実施の形態１におけるトランシーバ２０，３０内における信号の推移を示すタイムチャートである。図７の横軸は、時間の経過を示す。図７の縦軸には、トランシーバ２０の送信データ端子ＴＸ２における信号、トランシーバ３０の送信端子ＴＸ３における信号、トランシーバ２０のＥＸ−ＯＲ回路２４の出力信号（ＣＴ２）、トランシーバ２０のＤｅｌａｙ回路２６からの出力信号であり、トランシーバ３０の受信端子Ｒ３にて受信するデータ信号でもあるＣＴ２−ＤＨ、トランシーバ３０のＥＸ−ＯＲ回路３４の出力信号（ＣＴ３）、トランシーバ３０のＤｅｌａｙ回路３６からの出力信号であり、トランシーバ２０の受信端子Ｒ２にて受信するデータ信号でもあるＣＴ３−ＤＨ、トランシーバ２０のＤｅｌａｙ回路２７の出力信号（ＣＴ２−ＤＤ）、トランシーバ２０の受信データ端子ＲＸ２における信号、トランシーバ３０のＤｅｌａｙ回路３７の出力信号（ＣＴ３−ＤＤ）、トランシーバ３０の受信データ端子ＲＸ３における信号夫々の信号レベルを示す。
【００３８】
通信装置２からの送信データ信号がどのように、通信装置３にて復調されるかを図７のタイムチャートを参照しつつ説明する。
【００３９】
まず、時間ｔ１からの１／２ビット時間では、通信装置２のトランシーバ２０のスイッチＳＷ２では、受信端子Ｒ２がＩ／Ｏ２２に接続しており、通信装置３のトランシーバ３０のスイッチＳＷ３では、送信端子Ｓ３がＩ／Ｏ３２に接続している（図２の状態）。このとき、通信装置２のトランシーバ２０の送信データ端子ＴＸ２に「１」の信号が入力されている。送信データ端子ＴＸ２へ入力される信号は、受信端子Ｒ２にて受信するＣＴ３−ＤＨと共にＥＸ−ＯＲ回路２４へ入力される。時間ｔ１からの１／２ビット時間では、通信装置３側からの信号ＣＴ３−ＤＨは「０」である。したがって、ＥＸ−ＯＲ回路２４の出力信号ＣＴ２は「１」である。出力信号ＣＴ２はＤｅｌａｙ回路２６により、１／２ビット時間分遅延されるから、Ｄｅｌａｙ回路２６からの出力信号ＣＴ２−ＤＨ「１」は、時間ｔ１から１／２ビット時間後の時間ｔ２にてツイストペアケーブル１へ送出される。
【００４０】
時間ｔ２からの１／２ビット時間では、通信装置２のトランシーバ２０のスイッチＳＷ２では、送信端子Ｓ２がＩ／Ｏ２２に接続しており、通信装置３のトランシーバ３０のスイッチＳＷ３では、受信端子Ｒ３がＩ／Ｏ３２に接続している（図２と逆の状態）。このとき、通信装置３のトランシーバ３０の受信端子Ｒ３にて、通信装置２から送信された信号ＣＴ２−ＤＨ「１」を受信する。信号ＣＴ２−ＤＨは、Ｄｅｌａｙ回路３７からの出力信号ＣＴ３−ＤＤと共に、ＥＸ−ＯＲ回路３８に入力される。時間ｔ２から１／２ビット時間における出力信号ＣＴ３−ＤＤは「０」であるから、ＥＸ−ＯＲ回路３８からは信号値「１」が出力される。したがって、通信装置３の受信データ端子ＲＸ３にて、通信装置２の送信データ信号「１」を復調できている。通信装置２から送信されたデータ信号は、時間ｔ１に通信装置２の送信データ端子ＴＸ２に入力されてから１／２ビット時間遅延した時間ｔ２にて受信できることとなる。
【００４１】
また同時的に通信装置３からの送信データ信号が、どのように通信装置３にて復号されるかを、図７のタイムチャートを参照しつつ、同様に説明する。
【００４２】
通信装置２にて送信データ信号が送信データ端子ＴＸへ入力される時間ｔ１から１／２ビット時間後である時間ｔ２に、通信装置３のトランシーバ３０の送信データ端子ＴＸ３に「１」の信号が入力されている。送信データ端子ＴＸ３に入力される信号は、時間ｔ２から１／２ビット時間後、受信端子Ｒ３にて受信している信号ＣＴ２−ＤＨと共に、ＥＸ−ＯＲ回路３４に入力される。通信装置２からの信号ＣＴ２−ＤＨは「１」であるから、ＥＸ−ＯＲ回路３４の出力信号ＣＴ３は「０」である。出力信号ＣＴ３は、Ｄｅｌａｙ回路３６により、１／２ビット時間分遅延されるから、Ｄｅｌａｙ回路３６からの出力信号ＣＴ３−ＤＨ「０」は、時間ｔ２から１／２ビット時間後の時間ｔ３にてツイストペアケーブル１へ送出される。
【００４３】
時間ｔ３からの１／２ビット時間では、通信装置２のトランシーバ２０のスイッチＳＷ２では、受信端子Ｒ２がＩ／Ｏ２２に接続しており、通信装置３のトランシーバ３０のスイッチＳＷ３では、送信端子Ｓ３がＩ／Ｏ３２に接続している（図２の状態）。このとき、通信装置２のトランシーバ２０の受信端子Ｒ２にて、通信装置３から送信された信号ＣＴ３−ＤＨ「０」を受信する。信号ＣＴ３−ＤＨは、Ｄｅｌａｙ回路２７からの出力信号ＣＴ２−ＤＤと共に、ＥＸ−ＯＲ回路２８に入力される。時間ｔ３から１／２ビット時間における出力信号ＣＴ２−ＤＤは、１ビット分前の信号ＣＴ２「１」であるから、ＥＸ−ＯＲ回路２８からは信号値「１」が出力される。したがって、通信装置２の受信データ端子ＲＸ２にて、通信装置３の送信データ信号「１」を復調できている。通信装置３から送信されたデータ信号も、通信装置２で１／２ビット時間後に受信できることとなる。
【００４４】
このようにして、通信装置２及び通信装置３のトランシーバ２０及びトランシーバ３０にて、送信データ信号と受信データ信号との排他的論理和をとり、遅延させて１／２ビット時間分ずらしてからツイストペアケーブル１へ送出することにより、全二重化通信が実現される。
【００４５】
（実施の形態２）
実施の形態１では、ツイストペアケーブル１による全二重化通信を実現する送受信部をＤｅｌａｙ回路及び論理素子を用いたトランシーバにて構成した。これに対し実施の形態２では、送受信部をソフトウェアに基づくマイクロコンピュータ（以下、マイコンという）によって実現する構成とする。
【００４６】
図８は、実施の形態２における通信システムの構成を模式的に示すブロック図である。実施の形態２における通信システムは、実施の形態１と同様に、１対のツイストペアケーブル１で、２つの通信装置２ｂ及び通信装置３ｂが接続され、通信装置２ｂ及び通信装置３ｂ間の１組で全二重化通信を行なう。ＲＺ信号を用いることと、通信速度は実施の形態１と同様である。
【００４７】
通信装置２ｂは、ツイストペアケーブル１に接続されるＩ／Ｏ２２と、Ｉ／Ｏ２２と接続される送受信部２９と、送受信部２９及びＩ／Ｏ２２による通信を制御する通信制御部２１とを備える。同様にして通信装置３ｂは、ツイストペアケーブル１に接続されるＩ／Ｏ３２と、送受信部３９と、送受信部３９及びＩ／Ｏ３２による通信を制御する通信制御部３１とを備える。なお、実施の形態１と共通する構成（Ｉ／Ｏ２２，３２、通信制御部２１，３１）には同一の符号を付し、詳細な説明を省略する。
【００４８】
送受信部２９は、通信ポート及びメモリを有するマイクロコンピュータを用いる。なお、送受信部３９の構成は、送受信部２９と同様であるので、詳細な説明を省略する。
【００４９】
送受信部２９は、Ｉ／Ｏ２２に接続させた２つの通信ポートの内、いずれかを選択する処理を実行することによってＩ／Ｏ２２への送信と受信との切替を実現する。送受信部２９は、他の通信ポートを、通信制御部２１からの送信データ信号を受け付ける送信データ端子ＴＸ２、通信制御部２１へ受信データ信号を出力する受信データ端子ＲＸ２として用いる。
【００５０】
送受信部２９は、ＥＸ−ＯＲ論理値テーブルをメモリに記憶しておき、選択した通信ポートから入力した信号に対してメモリのＥＸ−ＯＲ論理値テーブルを参照して排他的論理和の演算を実現する。
【００５１】
送受信部２９は、信号の１／２ビット時間、又は１ビット時間遅延を、メモリに一時的に記憶しておき、クロック回路からのクロック信号を１回、又は２回カウントして出力することで実現する。
【００５２】
送受信部２９は、これらの演算を、実施の形態１のＥＸ−ＯＲ回路２４，２８、Ｄｅｌａｙ回路２６，２７の接続関係と同様の手順で実行することにより、ソフトウェア的に実施の形態１と同様の処理を実現する。
【００５３】
このように構成される送受信部２９及び送受信部３９によって、全二重化通信が実現されることを、フローチャートを参照しつつ説明する。なお、送受信部２９及び送受信部３９による信号の送受信の結果も、図７に示したタイムチャートと同一である。
【００５４】
図９は、実施の形態２における通信装置２ｂにおける送受信処理の一例を示すフローチャートである。通信装置３ｂにおける処理も、１／２ビット時間ずらして実行される以外は、同一であるので、詳細な説明を省略する。
【００５５】
送受信部２９は、時間ｔ１からの１／２ビット時間にて、Ｉ／Ｏ２２から信号が入力される通信ポートを選択し、送受信部３９は、Ｉ／Ｏ３２へ信号を出力する通信ポートを選択している。通信装置２ｂの送受信部２９の送信データ端子ＴＸ２の通信ポートには「１」の信号が入力されている。
【００５６】
時間ｔ１からの１／２ビット時間にて送受信部２９は、Ｉ／Ｏ２２から信号が入力される通信ポートと共に、送信データ端子ＴＸ２の通信ポートをも選択し（ステップＳ１）、各通信ポートからのデータ「１」「０」に対し、ＥＸ−ＯＲ論理値テーブルを参照して排他的論理和（ＣＴ２）を求める（ステップＳ２）。送受信部２９は、求めた排他的論理和をメモリに一時記憶し（ステップＳ３）、クロック信号を１回カウントして１／２ビット時間後の時間ｔ２に、求めた排他的論理和（ＣＴ２）をメモリから出力する（ステップＳ４）。送受信部２９は、出力した信号（ＣＴ２−ＤＨ）をＩ／Ｏ２２への通信ポートを選択して出力する（ステップＳ５）。これにより、通信装置２ｂからのデータ信号の送信が完了する。
【００５７】
送受信部２９は、ステップＳ２で求め、ステップＳ３でメモリに一時的に記憶しておいた排他的論理和を、クロック信号を２回カウントして１ビット時間後の時間ｔ３にメモリから出力する（ステップＳ６）。
【００５８】
時間ｔ３からの１／２ビット時間にて送受信部２９は、Ｉ／Ｏ２２から信号が入力される通信ポートを選択し（ステップＳ７）、ステップＳ６でメモリから出力したデータと、ステップＳ７で選択した通信ポートからのデータとの排他的論理和を、ＥＸ−ＯＲ論理値テーブルを参照して求め（ステップＳ８）、受信データ信号として受信データ端子ＲＸの通信ポートから出力する（ステップＳ９）。これにより、通信装置２ｂでのデータ信号の受信が完了し、処理を終了する。
【００５９】
通信装置２ｂでは、１ビット時間毎に図９のフローチャートに示した処理を繰り返し実行する。また、通信装置３ｂでは、１／２ビット時間ずらして図９のフローチャートに示した処理を繰り返し実行する。これにより、通信装置２ｂと通信装置３ｂとの間のツイストペアケーブル１を介した全二重化通信が実現される。
【００６０】
実施の形態１及び２では、通信装置２及び通信装置３間の通信、並びに通信装置２ｂ及び通信装置３ｂ間の通信の例を示した。つまり、１ビット時間を２分割し、一方を通信装置２又は通信装置２ｂが伝送路であるツイストペアケーブル１へ接続する時間、他方を通信装置３又は通信装置３ｂがツイストペアケーブル１へ接続する時間に切り替え、送信データを１／２ビット遅延させて送受信を同時に行ない、１／２ビット時間前の相手方からの送信データを演算によって復調した。上述に説明した処理は、２つの通信装置間の通信のみならず、３つ以上の通信装置間での通信でも実現できる。
【００６１】
３つ以上の通信装置間で上述したような通信を行なう場合、１ビット時間を通信装置の数Ｍで定まる数で分割し、各通信装置に、分割後の各ビット時間を割り当てて送受信を行なわせる。そのために、各通信装置は、分割数に応じたパルス占有率のＲＺ信号を用いて通信を行なう。なお、通信装置の数Ｍで定まる分割数とは、実際に通信しあう通信装置の組の数でもよいし、通信装置の数Ｍそのものであってもよい。通信し合う通信装置の数は、通信装置が伝送路を介して接続する接続形態にもよる。例えば、５つの通信装置Ａ，Ｂ，Ｃ，Ｄ，Ｅ間で通信する場合、通信装置の組の数は、Ａを中心にスター型とする場合は、Ａと他のＢ〜Ｅの最大４組としてもよいし、実際に通信しあうＡとＢ、ＡとＣの２組としてもよい。また、バス接続とする場合はＡ，Ｂ，Ｃ，Ｄ，Ｅの数Ｍ＝５で分割して夫々に割り当てられた１／５ビット時間で送受信を行なうようにしてもよいし、極端な例として、任意の組の最大数「１０」で分割し、各組の割り当て時間で相互に２分割した１／２０の比率のＲＺ信号を用いて１対１の通信を行なうようにしてもよい。
【００６２】
１ビット時間を通信装置の数Ｍで分割し、１〜Ｍ番目の各通信装置が順次、１／ＭのＲＺ信号を用いてデータの送信処理を開始し、他の通信装置が１／Ｍビット時間送信データを遅延させ、遅延後の送信データを伝送路へ送出すると共に他の通信装置からのデータを受信し、自身の送信データとの排他的論理和などの演算を行なって復調することで実現する。
【００６３】
各ビット時間を通信装置の組の数Ｎで分割し、分割後のビット時間を各組の通信装置間での１対１の通信とする場合は以下のようになる。図１０は、３つ以上の通信装置間での通信を実現するための時分割の一例を示す説明図である。３つ以上の通信装置間で１対のツイストペアケーブルを介して全二重化通信を行なう場合には、１ビット時間を通信装置の組の数Ｎで分割し、Ｎ分割した１／Ｎビット時間を夫々の組に割り当て、１／Ｎビット時間を２分割した１／２Ｎビット時間の差にて実施の形態１及び２で説明したような１対１の通信を行なうことで実現できる。使用するデータ信号は周期１／２Ｎビット時間のＲＺ信号を用いる。
【００６４】
なお、上述のように開示された本実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６５】
以上の実施の形態に関し更に、以下の付記を開示する。
【００６６】
（付記１）
１つの伝送路と、該伝送路に接続される複数の通信装置とを含み、前記複数の通信装置が前記伝送路を介して全二重化通信にてデジタルデータ信号を送受信する通信システムにおいて、
前記複数の通信装置は夫々、
前記ツイストペアケーブルに接続される接続部と、
該接続部に接続される送信端子及び受信端子と、
送信データ信号を受け付ける受付端子と、
受信データ信号を出力する出力端子と、
前記デジタルデータ信号の１ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、該単位時間を２分割した分割時間で、前記送信端子及び接続部の接続と、前記受信端子及び接続部の接続とを切り替えるスイッチと、
前記受信端子に接続されており、該受信端子からのデータ信号を分岐する第１節点と、
前記受付端子にて受け付けた送信データ信号及び前記第１節点から分岐したデータ信号の一方を入力し、排他的論理和信号を出力する第１排他的論理和回路と、
該第１排他的論理和回路の出力を分岐する第２節点と、
該第２節点から分岐した一方を前記分割ビット時間分だけ遅延させ、前記送信端子に出力する第１遅延回路と、
前記第２節点から分岐した他方を１ビット時間分遅延させる第２遅延回路と、
該第２遅延回路の出力と、前記第１節点から分岐した他方との排他的論理和信号を前記出力端子へ出力する第２排他的論理和回路と
を備えることを特徴とする通信システム。
【００６７】
（付記２）
１つの伝送路と、該伝送路に接続される複数の通信装置とを含み、前記複数の通信装置が前記伝送路を介して全二重化通信にてデジタルデータ信号を送受信する通信システムにおいて、
前記複数の通信装置は夫々、
前記伝送路に接続される接続部と、
該接続部に接続される送受信部と
を備え、
該送受信部は、
前記デジタルデータ信号の１ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、
該単位時間を２分割した分割時間で、前記接続部へデータ信号を送信する送信タイミングと、前記接続部からのデータ信号を受信する受信タイミングとを切り替える切替手段と、
送信データ信号を、前記分割ビット時間分だけ遅延させる第１遅延手段と、
遅延させた送信データ信号と、前記受信タイミングに前記接続部から受信したデータ信号との排他的論理和を求める第１排他的論理和手段と、
前記排他的論理和を、前記送信タイミングに前記接続部へ送信する手段と、
前記排他的論理和を１ビット時間分遅延させる第２遅延手段と、
前の単位時間にて１ビット分遅延させた前記排他的論理和と、当該単位時間の受信タイミングにて前記接続部から受信したデータ信号との排他的論理和を求める第２排他的論理和手段と、
第２排他的論理和手段により得られた排他的論理和を受信データ信号として受信する手段と
を備えることを特徴とする通信システム。
【００６８】
（付記３）
１つの伝送路に接続され、該伝送路を介してデジタルデータ信号を送受信する通信装置において、
前記伝送路に接続される接続部と、
該接続部に接続される送信端子及び受信端子と、
送信データ信号を受け付ける受付端子と、
受信データ信号を出力する出力端子と、
前記デジタルデータ信号の１ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、該単位時間を２分割した分割時間で、前記送信端子及び接続部の接続と、前記受信端子及び接続部の接続とを切り替えるスイッチと、
前記受信端子に接続されており、該受信端子からのデータ信号を分岐する第１節点と、
前記受付端子にて受け付けた送信データ信号及び前記第１節点から分岐したデータ信号の一方を入力し、排他的論理和信号を出力する第１排他的論理和回路と、
該第１排他的論理和回路の出力を分岐する第２節点と、
該第２節点から分岐した一方を前記分割ビット時間分だけ遅延させ、前記送信端子に出力する第１遅延回路と、
前記第２節点から分岐した他方を１ビット時間分遅延させる第２遅延回路と、
該第２遅延回路の出力と、前記第１節点から分岐した他方との排他的論理和信号を前記出力端子へ出力する第２排他的論理和回路と
を備えることを特徴とする通信装置。
【００６９】
（付記４）
１つの伝送路に接続され、該伝送路を介してデジタルデータ信号を送受信する通信装置において、
前記伝送路に接続される接続部と、
該接続部に接続される送受信部と
を備え、
該送受信部は、
前記デジタルデータ信号の１ビット分のビット時間を、通信対象となる通信装置の数で分割した単位時間毎に、
該単位時間を２分割した分割時間で、前記接続部へデータ信号を送信する送信タイミングと、前記接続部からのデータ信号を受信する受信タイミングとを切り替える切替手段と、
送信データ信号を、前記分割ビット時間分だけ遅延させる第１遅延手段と、
遅延させた送信データ信号と、前記受信タイミングに前記接続部から受信したデータ信号との排他的論理和を求める第１排他的論理和手段と、
前記排他的論理和を、前記送信タイミングに前記接続部へ送信する手段と、
前記排他的論理和を１ビット時間分遅延させる第２遅延手段と、
前の単位時間にて１ビット分遅延させた前記排他的論理和と、当該単位時間の受信タイミングにて前記接続部から受信したデータ信号との排他的論理和を求める第２排他的論理和手段と、
第２排他的論理和手段により得られた排他的論理和を受信データ信号として受信する手段と
を備えることを特徴とする通信装置。
【符号の説明】
【００７０】
１  ツイストペアケーブル
２，３  通信装置
２０，３０  トランシーバ（送受信部）
２２，３２  Ｉ／Ｏ（接続部）
２３，３３  第１節点
２４，３４  ＥＸ−ＯＲ回路（第１排他的論理和回路）
２５，３５  第２節点
２６，３６  Ｄｅｌａｙ回路（第１遅延回路）
２７，３７  Ｄｅｌａｙ回路（第２遅延回路）
２８，３８  ＥＸ−ＯＲ回路（第２排他的論理和回路）
２９，３９  送受信部
Ｓ２，Ｓ３  送信端子
Ｒ２，Ｒ３  受信端子
ＴＸ２，ＴＸ３  送信データ端子（受付端子）
ＲＸ２，ＲＸ３  受信データ端子（出力端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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