(57)【要約】【課題】しきい値の異なる絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法を提供する。【解決手段】第１、第２の領域１１ａ、１１ｂにゲート絶縁膜１４を介してゲート電極材料膜を形成し、ゲート電極材料膜を異方性エッチングし、第１の領域１１ａに第１ゲート電極１５と第１被覆率を有する第１ゲートダミー２５を形成し、第２の領域１１ｂに第２ゲート電極１６と第２被覆率を有する第２ゲートダミー２６を形成する。第１、第２ゲート電極１５、１６に第１絶縁膜をコンフォーマルに形成し、第１絶縁膜を異方性エッチングし、第１ゲート電極１５に第１の厚さＷ１を有する第１側壁膜１７を形成し、第２ゲート電極１６に第１の厚さＷ１より大きい第２の厚さＷ２を有する第２側壁膜１８を形成する。不純物をセルフアラインでイオン注入し、第１、第２ゲート電極１５、１６を挟むように一対の第１、第２不純物拡散層２１ａ、２２ａを形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１および第２の領域に、ゲート絶縁膜を介してゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を所定のパターンを有するマスク材を用いて異方性エッチングし、前記第１の領域に第１ゲート電極を形成し、前記第１の領域の空き領域に前記第１ゲート電極を囲むように第１被覆率を有する複数の第１ゲートダミーを形成し、前記第２の領域に第２ゲート電極を形成し、前記第２の領域の空き領域に前記第２ゲート電極を囲むように第２被覆率を有する複数の第２ゲートダミーを形成する工程と、
前記第１および第２ゲート電極に第１絶縁膜をコンフォーマルに形成し、前記第１絶縁膜を異方性エッチングし、前記第１ゲート電極に第１の厚さを有する第１側壁膜を形成し、前記第２ゲート電極に前記第１の厚さより大きい第２の厚さを有する第２側壁膜を形成する工程と、
前記第１および第２の領域に、前記第１および第２の領域と反対導電型の不純物をセルフアラインでイオン注入し、前記第１ゲート電極を挟むように一対の第１不純物拡散層を形成し、前記第２ゲート電極を挟むように一対の第２不純物拡散層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１側壁膜が形成された前記第１ゲート電極および前記第２側壁膜が形成された前記第２ゲート電極に第２絶縁膜をコンフォーマルに形成し、前記第２絶縁膜を異方性エッチングし、前記第１ゲート電極に前記第１側壁膜を介して第３の厚さを有する第３側壁膜を形成し、前記第２ゲート電極に前記第２側壁膜を介して前記第３の厚さより大きい第４の厚さを有する第４側壁膜を形成する工程と、
前記第１および第２の領域に、前記第１および第２の領域と反対導電型の不純物をセルフアラインでイオン注入し、前記第１不純物拡散層に接触して前記第１ゲート電極を挟むように第３不純物拡散層を形成し、前記第２不純物拡散層に接触して前記第２ゲート電極を挟むように第４不純物拡散層を形成する工程と、
を具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１および第２ゲートダミーは正方形または開口を有する正方形であり、前記正方形の外寸をａ、前記開口の内寸をｂ、隣接する正方形との間隔をｃとしたとき、前記第１および第２被覆率は（ａ２−ｂ２）／（ａ＋ｃ）２で表されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記複数の第１および第２ゲートダミーは、分散して配置されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記複数の第１および第２ゲートダミーは、第１の方向および前記第１の方向に直交する第２の方向に所定の間隔でずれて配置されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の厚さは前記第１被覆率と前記第１ゲートダミー数との積に応じて定まり、前記第２の厚さは前記第２被覆率と前記第２ゲートダミー数との積に応じて定まることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタのチャネル形成用のイオン注入を別々に行なって、同一チップ内にしきい値の異なる絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）を有する半導体装置を製造する方法が知られている。
【０００３】
しきい値の異なるＭＯＳトランジスタを有する半導体装置は、例えば以下のようにして製造されていた。
【０００４】
始めに、第２のＭＯＳトランジスタを形成する領域をマスクし、第１のＭＯＳトランジスタを形成する領域にチャネル形成用のイオン注入を行う。次に、第１のＭＯＳトランジスタを形成する領域をマスクし、第２のＭＯＳトランジスタを形成する領域にチャネル形成用のイオン注入を行う。
【０００５】
または、第１および第２のＭＯＳトランジスタを形成する領域にチャネル形成用のイオン注入を行う。次に、第２のＭＯＳトランジスタを形成する領域をマスクし、第１のＭＯＳトランジスタを形成する領域にチャネル形成用の追加イオン注入を行う。
【０００６】
次に、第１および第２のＭＯＳトランジスタを形成する領域に、ゲート絶縁膜を介してゲート電極を形成する。
【０００７】
そのため、少なくとも１回のマスク形成工程と、２回のイオン注入工程が必要であり、工程が増加するという問題がある。イオン注入のドーズ量が増えるにつれて不純物のばらつきによるＭＯＳトランジスタのしきい値がばらつくという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−３０８３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しきい値の異なる絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
一つの実施形態によれば、半導体装置の製造方法では、半導体基板の第１および第２の領域に、ゲート絶縁膜を介してゲート電極材料膜を形成する。前記ゲート電極材料膜を所定のパターンを有するマスク材を用いて異方性エッチングし、前記第１の領域に第１ゲート電極を形成し、前記第１の領域の空き領域に前記第１ゲート電極を囲むように第１被覆率を有する複数の第１ゲートダミーを形成し、前記第２の領域に第２ゲート電極を形成し、前記第２の領域の空き領域に前記第２ゲート電極を囲むように第２被覆率を有する複数の第２ゲートダミーを形成する。前記第１および第２ゲート電極に第１絶縁膜をコンフォーマルに形成し、前記第１絶縁膜を異方性エッチングし、前記第１ゲート電極に第１の厚さを有する第１側壁膜を形成し、前記第２ゲート電極に前記第１の厚さより大きい第２の厚さを有する第２側壁膜を形成する。前記第１および第２の領域に、前記第１および第２の領域と反対導電型の不純物をセルフアラインでイオン注入し、前記第１ゲート電極を挟むように一対の第１不純物拡散層を形成し、前記第２ゲート電極を挟むように一対の第２不純物拡散層を形成する。
【図面の簡単な説明】
【００１１】
【図１】実施形態１に係る半導体装置を示す図。
【図２】実施形態１に係る半導体装置の製造工程を順に示す断面図。
【図３】実施形態１に係る半導体装置の製造工程を順に示す断面図。
【図４】実施形態１に係る半導体装置の製造工程を順に示す断面図。
【図５】実施形態１に係る半導体装置の製造工程を順に示す断面図。
【図６】実施形態１に係る半導体装置の製造工程を順に示す断面図。
【図７】実施形態１に係る半導体装置のしきい値特性を示す図。
【図８】実施形態１に係る半導体装置の製造工程を比較例の半導体装置の製造工程と対比して示すフローチャート。
【図９】実施形態１に係る半導体装置の要部を示す図。
【図１０】実施形態１に係る半導体装置の要部を示す図。
【図１１】実施形態１に係る別の半導体装置を示す図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１３】
（実施形態１）
本実施形態に係る半導体装置について図１を用いて説明する。図１は本実施形態の半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。
【００１４】
本実施形態の半導体装置１０は、半導体基板１１の第１の領域１１ａにＮチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳトランジスタ）１２ａとＰチャネル絶縁ゲート電界効果トランジスタ（ＰＭＯＳトランジスタ）１２ｂが設けられ、半導体基板１１の第２の領域１１ｂにＮＭＯＳトランジスタ１３ａと、ＰＭＯＳトランジスタ１３ｂが設けられている。
【００１５】
ＮＭＯＳトランジスタ１２ａのしきい値をＶｔｈ１ａ、ＰＭＯＳトランジスタ１２ｂのしきい値をＶｔｈ１ｂ、ＮＭＯＳトランジスタ１３ａのしきい値をＶｔｈ２ａ、ＰＭＯＳトランジスタ１３ｂのしきい値をＶｔｈ２ｂとすると、Ｖｔｈ１ａ＜Ｖｔｈ２ａ、Ｖｔｈ１ｂ＜Ｖｔｈ２ｂの関係にある。
【００１６】
半導体基板１１は、例えばＮ型シリコン基板である。第１の領域１１ａと第２の領域１１ｂは、例えば素子分離層（図示せず）で電気的に分離されている。
【００１７】
ＮＭＯＳトランジスタ１２ａとＰＭＯＳトランジスタ１２ｂは、素子分離層（図示せず）を挟んで隣接し、例えばＣＭＯＳインバータを構成している。同様に、ＮＭＯＳトランジスタ１３ａとＰＭＯＳトランジスタ１３ｂは、素子分離層（図示せず）を挟んで隣接し、例えばＣＭＯＳインバータを構成している。
【００１８】
素子分離層の間の半導体基板１１には、ウェル層（図示せず）が設けられ、ウェル層にチャネル形成領域（図示せず）が設けられている。ＮＭＯＳトランジスタ１２ａ、１３ａのチャネル形成領域の不純物濃度は、略同じに設定されている。同様に、ＰＭＯＳトランジスタ１２ｂ、１３ｂのチャネル形成領域の不純物濃度は、略同じに設定されている。
【００１９】
ＮＭＯＳトランジスタ１２ａとＰＭＯＳトランジスタ１２ｂには、半導体基板１１にゲート絶縁膜１４を介して第１ゲート電極１５が設けられている。ＮＭＯＳトランジスタ１３ａとＰＭＯＳトランジスタ１３ｂでは、半導体基板１１にゲート絶縁膜１４を介して第２ゲート電極１６が設けられている。
【００２０】
第１および第２ゲート電極１５、１６は同じサイズである。半導体基板１１に平行な方向における第１および第２ゲート電極１５、１６の幅は等しく、Ｌ０とする。
【００２１】
第１ゲート電極１５には、第１の厚さＷ１を有する第１側壁膜１７が設けられている。第２ゲート電極１６には、第１の厚さＷ１より厚い第２の厚さＷ２を有する第２側壁膜１８が設けられている（Ｗ１＜Ｗ２）。
【００２２】
更に、第１ゲート電極１５には、第１側壁膜１７を挟んで第３の厚さＷ３を有する第３側壁膜１９が設けられている。第２ゲート電極１６には、第２側壁膜１８を挟んで第３の厚さＷ３より厚い第４の厚さＷ４を有する第４側壁膜２０が設けられている（Ｗ３＜Ｗ４）。
【００２３】
第１および第２側壁膜１７、１８の厚さＷ１、Ｗ２と第３および第４側壁膜１９、２０の厚さＷ３、Ｗ４は、Ｗ１＜Ｗ２＜Ｗ３＜Ｗ４の関係にある。
【００２４】
第１乃至第４側壁膜１７、１８、１９、２０の厚さの定義は特に限定されないが、ここでは下部の厚さとする。
【００２５】
ＮＭＯＳトランジスタ１２ａでは、半導体基板１１に第１ゲート電極１５を挟むように一対の第１不純物拡散層２１ａが設けられている。第１不純物拡散層２１ａは、第１側壁膜１７を超えて第１ゲート電極１５の下側まで達している。
【００２６】
更に、半導体基板１１に第１不純物拡散層２１ａに接して第１ゲート電極１５を挟むように一対の第３不純物拡散層２３ａが設けられている。第３不純物拡散層２３ａは、第３側壁膜１９の下側まで達している。
【００２７】
ＰＭＯＳトランジスタ１２ｂでは、半導体基板１１に第１ゲート電極１５を挟むように一対の第１不純物拡散層２１ｂが設けられている。第１不純物拡散層２１ｂは、第１側壁膜１７を超えて第１ゲート電極１５の下側まで達している。
【００２８】
更に、半導体基板１１に第１不純物拡散層２１ｂに接して第１ゲート電極１５を挟むように一対の第３不純物拡散層２３ｂが設けられている。第３不純物拡散層２３ｂは、第３側壁膜１９の下側まで達している。
【００２９】
同様に、ＮＭＯＳトランジスタ１３ａでは、半導体基板１１に第２ゲート電極１６を挟むように一対の第２不純物拡散層２２ａが設けられている。第２不純物拡散層２２ａは、第２側壁膜１８を超えて第２ゲート電極１６の下側まで達している。
【００３０】
更に、半導体基板１１に第２不純物拡散層２２ａに接して第２ゲート電極１６を挟むように一対の第４不純物拡散層２４ａが設けられている。第４不純物拡散層２４ａは、第４側壁膜２０の下側まで達している。
【００３１】
ＰＭＯＳトランジスタ１３ｂでは、半導体基板１１に第２ゲート電極１６を挟むように一対の第２不純物拡散層２２ｂが設けられている。第２不純物拡散層２２ｂは、第２側壁膜１８を超えて第２ゲート電極１６の下側まで達している。
【００３２】
更に、半導体基板１１に第２不純物拡散層２２ｂに接して第２ゲート電極１６を挟むように一対の第４不純物拡散層２４ｂが設けられている。第４不純物拡散層２４ｂは、第４側壁膜２０の下側まで達している。
【００３３】
第１不純物拡散層２１ａの不純物量と第２不純物拡散層２２ａの不純物量は、略等しく設定されている。第３不純物拡散層２３ａの不純物量と第４不純物拡散層２４ａの不純物量は、略等しく設定されている。
【００３４】
一対の第１不純物拡散層２１ａ間の距離Ｌ１ａ（第１の間隔）はＬ０より小さい（Ｌ１ａ＜Ｌ０）。距離Ｌ１ａはＮＭＯＳトランジスタ１２ａのチャネル長に相当し、ＮＭＯＳトランジスタ１２ａのしきい値Ｖｔｈ１ａを決める要素である。
【００３５】
一対の第２不純物拡散層２２ａ間の距離Ｌ２ａ（第２の間隔）はＬ０より小さく、Ｌ１ａより大きい（Ｌ１ａ＜Ｌ２ａ＜Ｌ０）。距離Ｌ２ａはＮＭＯＳトランジスタ１３ａのチャネル長に相当し、ＮＭＯＳトランジスタ１３ａの第２のしきい値Ｖｔｈ２ａを決める要素である。従って、Ｖｔｈ１ａ＜Ｖｔｈ２ａの関係にある。
【００３６】
第１不純物拡散層２１ｂの不純物量と第２不純物拡散層２２ｂの不純物量は、略等しく設定されている。第３不純物拡散層２３ｂの不純物量と第４不純物拡散層２４ｂの不純物量は、略等しく設定されている。
【００３７】
一対の第１不純物拡散層２１ｂ間の距離Ｌ１ｂ（第１の間隔）はＬ０より小さい（Ｌ１ｂ＜Ｌ０）。距離Ｌ１ｂはＰＭＯＳトランジスタ１２ｂのチャネル長に相当し、ＰＭＯＳトランジスタ１２ｂの第１のしきい値Ｖｔｈ１ｂを決める要素である。
【００３８】
一対の第２不純物拡散層２２ｂ間の距離Ｌ２ｂ（第２の間隔）はＬ０より小さく、Ｌ１より大きい（Ｌ１ｂ＜Ｌ２ｂ＜Ｌ０）。距離Ｌ２ｂはＰＭＯＳトランジスタ１３ｂのチャネル長に相当し、ＰＭＯＳトランジスタ１３ｂの第２のしきい値Ｖｔｈ２ｂを決める要素である。従って、Ｖｔｈ１ｂ＜Ｖｔｈ２ｂの関係にある。
【００３９】
更に、第１の領域１１ａの空き領域に第１ゲート電極１５を囲むように第１被覆率を有する複数の第１ゲートダミー２５が設けられている。第１ゲートダミー２５は分散して配置されている。
【００４０】
第１ゲートダミー２５は正方形である。正方形の外寸をａ１、隣接する正方形との間隔をｃ１としたとき、第１被覆率は、（ａ１２）／（ａ１＋ｃ１）２で表される。第１の領域１１ａにおけるトータルの被覆率は、第１被覆率と第１ゲートダミー２５の数との積に依存する。
【００４１】
同様に、第２の領域１１ｂの空き領域に第２ゲート電極１６を囲むように第２被覆率を有する複数の第２ゲートダミー２６が設けられている。第２ゲートダミー２６は分散して配置されている。
【００４２】
第２ゲートダミー２６は正方形である。正方形の外寸をａ２、隣接する正方形との間隔をｃ２としたとき、第２被覆率は、（ａ２２）／（ａ２＋ｃ２）２で表される。第２の領域１１ｂにおけるトータルの被覆率は、第２被覆率と第２ゲートダミー２６の数との積に依存する。
【００４３】
第２ゲートダミー２６のトータルの被覆率は、第１ゲートダミー２５のトータルの被覆率より大きく設定されている。
【００４４】
後述するように、第１および第２ゲートダミー２５、２６は、第１および第２ゲート電極１５、１６に絶縁膜をコンフォーマルに形成し、絶縁膜を異方性エッチングして、第１および第２側壁膜１７、１８を形成する際に、トータルの被覆率に応じて第１および第２側壁膜１７、１８の厚さを異ならしめるためものである。
【００４５】
即ち、ＲＩＥ（Reactive Ion Etching）法において、トータルの被覆率が高いほど、エッチング速度が低下する現象（ローディング効果）を利用している。
【００４６】
また、第１および第２ゲートダミー２５、２６は、半導体基板１１に第１および第２ゲート電極１５、１６を埋め込むように形成された層間絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、第１および第２ゲート電極１５、１６の上面を露出させる際、ディッシングを抑制するためのやといとして用いられるものである。
【００４７】
次に、半導体装置１０の製造方法について説明する。図２乃至図６は、半導体装置１０の製造工程を順に示す断面図である。
【００４８】
図２（ａ）に示すように、半導体基板１１に、例えばＲＩＥ法によりトレンチを形成する。トレンチに、例えばＣＶＤ（Chemical Vapor Deposition）法により絶縁膜、例えばシリコン酸化膜を埋め込んで素子分離層３１を形成する。
【００４９】
次に、図２（ｂ）に示すように、フォトリソグラフィ法によりＮチャネルＭＯＳトランジスタを形成する予定の領域を露出する開口を有するレジスト膜３２を形成する。レジスト膜３２をマスクとして半導体基板１１にホウ素（Ｂ）をイオン注入し、Ｐ型ウェル層３３、チャネル形成領域（図示せず）を形成する。
【００５０】
レジスト膜３２を除去した後、フォトリソグラフィ法によりＰチャネルＭＯＳトランジスタを形成する予定の領域を露出する開口を有するレジスト膜（図示せず）を形成する。レジスト膜をマスクとして半導体基板１１に燐（Ｐ）をイオン注入し、Ｎ型ウェル層（Ｎ型半導体基板１１）にチャネル形成領域（図示せず）を形成する。
【００５１】
ＮＭＯＳトランジスタ１２ａ、１３ａは、Ｎ型半導体基板１１のＰ型ウェル層３３に形成され、ＰＭＯＳトランジスタ１２ｂ、１３ｂは、Ｎ型ウェル層（Ｎ型半導体基板１１）に形成される。
【００５２】
次に、図２（ｃ）に示すように、半導体基板１１にゲート絶縁膜１４として、例えば熱酸化法によりシリコン酸化膜を形成する。ゲート絶縁膜１４上にゲート電極材料膜３４として、例えばＣＶＤ法により不純物を添加したポリシリコン膜を形成する。
【００５３】
次に、図３（ａ）に示すように、フォトリソグラフィ法により第１および第２ゲート電極１５、１６と第１および第２ゲートダミー２５、２６に対応した所定のパターンを有するマスク材（図示せず）を形成する。このマスク材を用いて、例えばＲＩＥ法によりゲート電極材料膜３４を異方性エッチングする。
【００５４】
これにより、第１および第２ゲート電極１５、１６と第１および第２ゲートダミー２５、２６（図示せず）が得られる。
【００５５】
次に、図３（ｂ）に示すように、半導体基板１１上に、例えばＣＶＤ法により第１および第２ゲート電極１５、１６をコンフォーマルに覆う第１絶縁膜３５として、厚さＷａのシリコン酸化膜を形成する。厚さＷａは、厚さＷ１、Ｗ２より大きくしておく（Ｗ１＜Ｗ２＜Ｗａ）。
【００５６】
次に、図３（ｃ）に示すように、例えばＲＩＥ法により半導体基板１１が露出するまで第１絶縁膜３５を異方性エッチングする。このとき、上述したようにローディング効果により、トータル被覆率の小さい第１の領域１１ａでは、第１絶縁膜３５のエッチング速度が速くなり、トータル被覆率の大きい第２の領域１１ｂでは、第１絶縁膜３５のエッチング速度が遅くなる。
【００５７】
その結果、第１の領域１１ａでは第１の厚さＷ１を有する第１側壁膜１７が形成され、第２の領域１１ｂでは第１の厚さＷ１より厚い第２の厚さＷ２を有する第２側壁膜１８が形成される。
【００５８】
次に、図４（ａ）に示すように、フォトリソグラフィ法により半導体基板１１にＮＭＯＳトランジスタを形成する予定の領域を露出する開口を有するレジスト膜３６を形成する。
【００５９】
第１ゲート電極１５および第１側壁膜１７をマスクとして、セルフアラインで燐（Ｐ）イオンを注入し、第１ゲート電極１５を挟むように一対の第１不純物拡散層２１ａを形成する。
【００６０】
同時に、第２ゲート電極１６および第２側壁膜１８をマスクとして、セルフアライン法により燐（Ｐ）イオンを注入し、第２ゲート電極１６を挟むように一対の第２不純物拡散層２２ａを形成する。
【００６１】
次に、レジスト膜３６を除去した後、図４（ｂ）に示すように、フォトリソグラフィ法によりＰＭＯＳトランジスタを形成する予定の領域を露出するレジスト膜３７を形成する。
【００６２】
第１ゲート電極１５および第１側壁膜１７をマスクとして、セルフアラインでＢイオンを注入し、第１ゲート電極１５を挟むように一対の第１不純物拡散層２１ｂを形成する。
【００６３】
同時に、第２ゲート電極１６および第２側壁膜１８をマスクとして、セルフアライン法によりＢイオンを注入し、第２ゲート電極１６を挟むように一対の第２不純物拡散層２２ｂを形成する。
【００６４】
次に、レジスト膜３７を除去した後、図４（ｃ）に示すように、半導体基板１１上に、第１側壁膜１７が形成された第１ゲート電極１５および第２側壁膜１８が形成された第２ゲート電極１６をコンフォーマルに覆う第２絶縁膜３８として、例えばＣＶＤ法により厚さＷｂのシリコン窒化膜を形成する。厚さＷｂは、厚さＷ３、Ｗ４より大きくしておく（Ｗ３＜Ｗ４＜Ｗｂ）。
【００６５】
次に、図５（ａ）に示すように、図３（ｃ）と同様にして、ＲＩＥ法により半導体基板１１が露出するまで第２絶縁膜３８を異方性エッチングする。このとき、上述したようにローディング効果により、被覆率の小さい第１の領域１１ａでは、第２絶縁膜３８のエッチング速度が速くなり、被覆率の大きい第２の領域１１ｂでは、第２絶縁膜３８のエッチング速度が遅くなる。
【００６６】
その結果、第１の領域１１ａでは第３の厚さＷ３を有する第３側壁膜１９が形成され、第２の領域１１ｂでは第３の厚さＷ３より厚い第４の厚さＷ４を有する第４側壁膜２０が形成される。
【００６７】
次に、図５（ｂ）に示すように、図４（ａ）と同様にして、ＮＭＯＳトランジスタを形成する領域を露出するレジスト膜３９を形成し、Ｐをイオン注入して一対の第３不純物拡散層２３ａと、一対の第４不純拡散層２４ａを同時に形成する。
【００６８】
次に、図５（ｃ）に示すように、図４（ｂ）と同様にして、ＰＭＯＳトランジスタを形成する領域を露出するレジスト膜４０を形成し、Ｂをイオン注入して一対の第３不純物拡散層２３ｂと、一対の第４不純拡散層２４ｂを同時に形成する。
【００６９】
次に、図６に示すように、半導体基板１１に熱処理を施し、注入されたＰイオンおよびＢイオンを活性化する。
【００７０】
ＰイオンはＰ型ウェル層３３内を深さ方向および横方向に拡散し、第１側壁膜１７を超えて第１ゲート電極１５の下側まで達する。一対の第１不純物拡散層２１ａ間の距離Ｌ１ａは第１ゲート電極１５の幅Ｌ０より小さくなる。
【００７１】
Ｐイオンは、Ｐ型ウェル層３３内を深さ方向および横方向に拡散し、第２側壁膜１８を超えて第１ゲート電極１６の下側まで達する。一対の第２不純物拡散層２２ａ間の距離Ｌ２ａは第１ゲート電極１５の幅Ｌ０より小さくなる。
【００７２】
同様に、Ｂイオンは半導体基板１１内を深さ方向および横方向に拡散し、第１側壁膜１７を超えて第１ゲート電極１５の下側まで達する。一対の第１不純物拡散層２１ｂ間の距離Ｌ１ｂは第１ゲート電極１５の幅Ｌ０より小さくなる。
【００７３】
Ｂイオンは半導体基板１１内を深さ方向および横方向に拡散し、第２側壁膜１８を超えて第２ゲート電極１６の下側まで達する。一対の第２不純物拡散層２２ｂ間の距離Ｌ２ｂは第２ゲート電極１５の幅Ｌ０より小さくなる。
【００７４】
第１側壁膜１７の第１の厚さＷ１は第２側壁膜１８の第２の厚さＷ２より小さいので、距離Ｌ１ａは距離Ｌ２ａより短くなる（Ｌ１ａ＜Ｌ２ａ）。同様に、距離Ｌ１ｂは距離Ｌ２ｂより短くなる（Ｌ１ｂ＜Ｌ２ｂ）。
【００７５】
その結果、ＮＭＯＳトランジスタ１２ａのしきい値Ｖｔｈ１ａはＮＭＯＳトランジスタ１３ａのしきい値Ｖｔｈ２ａより小さくなる（Ｖｔｈ１ａ＜Ｖｔｈ２ａ）。
【００７６】
ＰＭＯＳトランジスタ１２ｂのしきい値Ｖｔｈ１ｂはＰＭＯＳトランジスタ１３ｂのしきい値Ｖｔｈ２ｂより小さくなる（Ｖｔｈ１ｂ＜Ｖｔｈ２ｂ）。
【００７７】
なお、第３側壁膜１９の第３の厚さＷ３は第４側壁膜２０の第４の厚さＷ４より薄いので、一対の不純物拡散層２３ａ間の距離は、一対の不純物拡散層２４ａ間の距離より小さくなるが、しきい値Ｖｔｈ１ａおよびしきい値Ｖｔｈ２ａに影響を及ぼさない。
【００７８】
同様に、一対の不純物拡散層２３ｂ間の距離は、一対の不純物拡散層２４ｂ間の距離より小さくなるが、しきい値Ｖｔｈ１ｂおよびしきい値Ｖｔｈ２ｂに影響を及ぼさない。
【００７９】
次に、第１および第２ゲート電極１５、１６に接続されるゲート配線（図示せず）を形成する。第３不純物拡散層２３ａ、２３ｂおよび第４不純物拡散層２４ａ、２４ｂに接続されるソース・ドレイン配線（図示せず）を形成する。半導体基板１１に、ゲート配線およびソース・ドレイン配線を覆う層間絶縁膜（図示せず）を形成する。
【００８０】
これにより、しきい値の異なるＮＭＯＳトランジスタ１２ａ、１３ａおよびＰＭＯＳトランジスタ１２ｂ、１３ｂを有する半導体装置１０が得られる。
【００８１】
図７は側壁膜の厚さとＭＯＳトランジスタのしきい値の関係を示す図である。図７において、横軸は側壁膜の厚さＷであり、縦軸は側壁膜の厚さがＷ１におけるしきい値Ｖｔｈ（Ｗ１）からの差分ΔＶｔｈ＝Ｖｔｈ（Ｗ）−Ｖｔｈ（Ｗ１）である。○印はＮＭＯＳトランジスタ１２ａ、１３ａ、□印はＰＭＯＳトランジスタ１２ｂ、１３ｂのΔＶｔｈを示している。
【００８２】
図７に示すように、ＮＭＯＳトランジスタ１２ａおよびＰＭＯＳトランジスタ１２ｂは、第１側壁膜１７の厚さがＷ１なので、定義により差分ΔＶｔｈはそれぞれ０である。厚さがＷ２の第２側壁膜１８を有するＮＭＯＳトランジスタ１３ａおよびＰＭＯＳトランジスタ１３ｂでは、差分ΔＶｔｈは約７７ｍＶおよび約８８ｍＶであった。
【００８３】
これより、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタとも側壁膜が厚くなるとしきい値Ｖｔｈが高くなることが確かめられた。
【００８４】
図８は本実施形態の半導体装置の製造工程を比較例の半導体装置の製造工程と対比して示す図である。図８において本実施形態の半導体装置の製造工程と比較例の半導体装置の製造工程に共通のステップには同じ番号を付与している。ここで、比較例の半導体装置の製造工程とは、チャネル形成用のイオン注入を別々におこなう半導体装置の製造工程のことである。
【００８５】
図８に示すように、本実施形態の半導体装置の製造工程と比較例の半導体装置の製造工程は、半導体基板に素子分離層を形成する工程（ステップＳ０１）、ウェル層を形成する工程（ステップＳ０２）までは同じである。
【００８６】
異なるのは、チャネル用の不純物拡散層を形成する工程である。即ち、比較例の製造工程では、第２の領域をマスクして第１の領域に第１チャネルインプラをおこない、チャネル用の不純物拡散層を形成する（ステップＳ０３）。
【００８７】
次に、第１の領域をマスクして第２の領域に第２チャネルインプラをおこない、チャネル用の不純物拡散層を形成する（ステップＳ０４）。このとき、第１チャネルインプラのドーズ量と第２チャネルインプラのドーズ量は異なる値に設定される。
【００８８】
一方、本実施形態の製造工程では、第１および第２の領域１１ａ、１１ｂに同じドーズ量のチャネルインプラをおこない、チャネル用の不純物拡散層を形成する（ステップＳ０５）。
【００８９】
従って、比較例の製造工程ではチャネルインプラは２回必要なのに対し、本実施形態の製造工程ではチャネルインプラは１回でよい。
【００９０】
次に、ゲート絶縁膜を介してゲート電極材料膜を形成する工程（ステップＳ０６）、第１および第２ゲート電極を形成する工程（ステップＳ０７）、第１および第２ゲート電極に側壁膜を形成する工程（ステップＳ０８）、ＬＤＤ（Lightly Doped Drain）用の不純物拡散層を形成する工程（ステップＳ０９）、第３および第４側壁膜を形成する工程（ステップＳ１０）、ソース・ドレイン用の不純物拡散層を形成する工程（ステップＳ１１）は同じである。
【００９１】
異なるのは、ステップＳ０７において、比較例の製造工程では、第１および第２ゲート電極のみを形成するのに対して、本実施形態の製造工程では、第１および第２ゲート電極１５、１６と同時に第１および第２ゲートダミー２５、２６を形成することである。
【００９２】
第１および第２ゲートダミー２５、２６を形成するために特別な作業は不要であり、ステップ数が増加することはない。予め、第１および第２ゲート電極１５、１６のパターンと第１および第２ゲートダミー２５、２６のパターンを有するフォトマスクを用意しておくだけでよい。
【００９３】
第１および第２ゲートダミー２５、２６の有無により、次のステップＳ０８およびステップＳ０９でのパフォーマンスが異なってくる。
【００９４】
ステップＳ０８において、比較例の製造工程では、厚さが同じ第１および第２側壁膜が形成される。一方、本実施形態の製造工程では、第１および第２ゲートダミー２５、２６の影響により、厚さが異なる第１および第２側壁膜１７、１８が形成される。
【００９５】
ステップＳ０９において、比較例の製造工程では、同じ第１および第２不純物拡散層が形成される。即ち、一対の第１不純物拡散層間の距離と一対の第２不純物拡散層間の距離が略同じになる。
【００９６】
一方、本実施形態の製造工程では、異なる第１および第２不純物拡散層が形成される。即ち、一対の第１不純物拡散層２１ａ間の距離Ｌ１ａと一対の第２不純物拡散層２２ａ間の距離Ｌ２ａが異なり、一対の第１不純物拡散層２１ｂ間の距離Ｌ１ｂと一対の第２不純物拡散層２２ｂ間の距離Ｌ２ｂが異なる。
【００９７】
即ち、比較例の製造工程では、チャネルの不純物濃度を変えることによりしきい値の異なるＭＯＳトランジスタを形成している。一方、本実施形態の製造工程では、チャネルの不純物濃度は同じで、ＬＤＤ構造を変えることによりしきい値の異なるＭＯＳトランジスタを形成している。
【００９８】
以上説明したように、本実施の形態の半導体装置の製造工程では、第１の領域１１ａの空き領域に第１被覆率を有する第１ゲートダミー２５と、第２の領域１１ｂの空き領域に第２被覆率を有する第２ゲートダミー２６を形成している。
【００９９】
第２の領域１１ｂのトータル被覆率を第１の領域１１ａのトータル被覆率より大きく設定することにより、第１ゲート電極１５に第１の厚さＷ１を有する第１側壁膜１７と、第２ゲート電極１６に第１の厚さＷ１より大きい第２の厚さＷ２を有する第２側壁膜を同時に形成し、ＬＤＤ用のイオン注入を行っている。
【０１００】
その結果、第１および第２の厚さＷ１、Ｗ２に応じて、しきい値Ｖｔｈ１ａを有するＮＭＯＳトランジスタ１２ａとしきい値Ｖｔｈ１ａより高いしきい値Ｖｔｈ２ａを有するＮＭＯＳトランジスタ１３ａを形成することができる。
【０１０１】
しきい値Ｖｔｈ１ｂを有するＰＭＯＳトランジスタ１２ｂとしきい値Ｖｔｈ１ｂより高いしきい値Ｖｔｈ２ｂを有するＰＭＯＳトランジスタ１３ａｂを形成することができる。
【０１０２】
従って、しきい値の異なる絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法が得られる。
【０１０３】
しきい値の異なるＭＯＳトランジスタにおいて、チャネル形成用のイオン注入は同時に行えるので、イオン注入工程が１回で済むだけでなく、ドーズ量のランダムなバラツキが未然に防止され、しきい値の差を安定させることができる。
【０１０４】
例えばＳＲＡＭ（Static Random Access Memory）の製造工程に適用することにより、ＳＲＡＭの電圧マージンが向上し、ＮＢＴＩ（Negative Bias Temperature Instability）等の信頼性を改善することができる。ＮＢＴＩとは、ＭＯＳトランジスタのしきい値が、時間の経過とともに印加電圧や温度の影響で変化する現象である。
【０１０５】
図９は別の形状のゲートダミーを示す図である。図９に示すように、ゲートダミー５０は開口を有する正方形、所謂額縁状である。開口を有する正方形の外寸をａ、内寸をｂ、隣接する正方形５０ａとの間隔をｃとしたとき、ゲートダミー５０の被覆率は、（ａ２−ｂ２）／（ａ＋ｃ）２で表わされる。
【０１０６】
ゲートダミー５０では、内寸ｂに応じて被覆率が変化する。例えば、外寸ａ、間隔ｃを一定とし、内寸ｂを変えることにより、被覆率の調整が容易になる。
【０１０７】
図１０は複数のゲートダミー５０が分散して配置されている状態を示す一例である。図１０に示すように、ゲートダミー５０は、第１の方向（Ｘ）およびＸ方向に直交する第２の方向（Ｙ）に所定の間隔でずれて配置されている。Ｘ方向は、例えばゲート電極のゲート長に平行な方向であり、Ｙ方向はゲート電極のゲート幅に平行な方向である。
【０１０８】
複数のゲートダミー５０を分散して配置するパターンは、種々のパターンが可能である。例えば、正格子、千鳥格子、又は市松模様等である。
【０１０９】
ここでは、第１、第２ゲートダミー２５、２６が正方形である場合について説明したが、特に限定されず、その他の形状、例えば円形、リングなどでも構わない。円形の外径をａ、内径をｂ、隣接する円形との間隔をｃとしたとき、被覆率は（０．２５π（ａ２−ｂ２））／（ａ＋ｃ）２で表される。ゲートダミーが円形のとき、ｂ＝０である。
【０１１０】
ゲートダミーには、種々の形状のゲートダミーが含まれていても構わない。例えば、正方形のゲートダミーと開口を有する正方形のゲートダミーが混合していても構わない。
【０１１１】
半導体装置１０がＣＭＯＳインバータを有する半導体装置である場合について説明したが、しきい値が異なるＮＭＯＳトランジスタ、またはしきい値が異なるＰＭＯＳトランジスタを有する半導体装置でも構わない。
【０１１２】
図１１は、しきい値が異なるＮＭＯＳトランジスタを有する半導体装置を示す図である。図１１に示すように、半導体装置６０はＮＭＯＳトランジスタ１２ａとＮＭＯＳトランジスタ１２ｂを有している。ＮＭＯＳトランジスタ１２ｂのしきい値Ｖｔｈ１ｂはＮＭＯＳトランジスタ１２ａの値Ｖｔｈ１ａより高い。
【０１１３】
半導体装置６０の製造工程においては、図４（ｂ）、図５（ｃ）に示す工程は不要である。半導体基板１１をＰ型シリコン基板とすることにより、図２（ｂ）に示す工程も不要になる。しきい値が異なるＭＯＳトランジスタがＰＭＯＳトランジスタの場合も同様である。
【０１１４】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１５】
なお、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記第１および第２ゲートダミーは円形または開口を有する円形であり、前記円形の外径をａ、開口の内径をｂ、隣接する円形との間隔をｃとしたとき、前記第１および第２被覆率は（０．２５π（ａ２−ｂ２））／（ａ＋ｃ）２で表される請求項１に記載の半導体装置の製造方法。
【０１１６】
（付記２）  前記第３の厚さは前記第１被覆率と前記第１ゲートダミー数との積に応じて定まり、前記第４の厚さは前記第２被覆率と前記第２ゲートダミー数との積に応じて定まる請求項２に記載の半導体装置の製造方法。
【０１１７】
（付記３）  半導体基板の第１および第２の領域に設けられたゲート絶縁膜と、
半導体基板の第１の領域に、前記ゲート絶縁膜を介して設けられた第１ゲート電極と、
半導体基板の第２の領域に、前記ゲート絶縁膜を介して設けられた第２ゲート電極と、
前記第１の領域の空き領域に前記第１ゲート電極を囲むように設けられ、第１被覆率を有する複数の第１ゲートダミーと、
前記第２の領域の空き領域に前記第２ゲート電極を囲むように設けられ、第２被覆率を有する複数の第２ゲートダミーと、
前記第１ゲート電極に設けられ、第１の厚さを有する第１側壁膜と、
前記第２ゲート電極に設けられ、前記第１の厚さより大きい第２の厚さを有する第２側壁膜と、
前記第１の領域に前記第１ゲート電極を挟むように設けられ、前記第１の領域と反対導電型の一対の第１不純物拡散層と、
前記第２の領域に前記第２ゲート電極を挟むように設けられ、前記第２の領域と反対導電型の一対の第２不純物拡散層と、
を具備する半導体装置。
【０１１８】
（付記４）  前記第１ゲート電極に前記第１側壁膜を介して設けられ、第３の厚さを有する第３側壁膜と、
前記第２ゲート電極に前記第２側壁膜を介して設けられ、前記第３の厚さより大きい第４の厚さを有する第４側壁膜と、
前記第１の領域に前記第１不純物拡散層に接触して前記第１ゲート電極を挟むように設けられ、前記第１の領域と反対導電型の一対の第３不純物拡散層と、
前記第２の領域に前記第２不純物拡散層に接触して前記第２ゲート電極を挟むように設けられ、前記第２の領域と反対導電型の一対の第４不純物拡散層と、
を具備する付記３に記載の半導体装置。
【０１１９】
（付記５）  前記一対の第１不純物拡散層は、前記第１の厚さに応じて第１の間隔だけ離間し、前記一対の第２不純物拡散層は、前記第２の厚さに応じて前記第１の間隔より大きい第２の間隔だけ離間している付記３に記載の半導体装置。
【０１２０】
（付記６）  前記半導体基板の前記第１および第２の領域に、前記ゲート絶縁膜を介して前記ゲート電極材料膜を形成する工程の前に、前記第１および第２の領域に、前記第１および第２の領域と同じ導電型の不純物をイオン注入する工程を具備する請求項１に記載の半導体装置の製造方法。
【符号の説明】
【０１２１】
１０、６０  半導体装置
１１  半導体基板
１１ａ  第１の領域
１１ｂ  第２の領域
１２ａ、１３ａ  ＮＭＯＳトランジスタ
１２ｂ、１３ｂ  ＰＭＯＳトランジスタ
１４  ゲート絶縁膜
１５  第１ゲート電極
１６  第２ゲート電極
１７  第１側壁膜
１８  第２側壁膜
１９  第３側壁膜
２０  第４側壁膜
２１ａ、２１ｂ  第１不純物拡散層
２２ａ、２２ｂ  第２不純物拡散層
２３ａ、２３ｂ  第３不純物拡散層
２４ａ、２４ｂ  第４不純物拡散層
２５  第１ゲートダミー
２６  第２ゲートダミー
３１  素子分離層
３２  レジスト膜
３３  Ｐ型ウェル層
３４  ゲート電極材料膜
３５  第１絶縁膜
３６、３７、３９、４０  レジスト膜
３８  第２絶縁膜
５０、５０ａ  ゲートダミー
【図１】
2014003220.tif 000003
【図２】
2014003220.tif 000004
【図３】
2014003220.tif 000005
【図４】
2014003220.tif 000006
【図５】
2014003220.tif 000007
【図６】
2014003220.tif 000008
【図７】
2014003220.tif 000009
【図８】
2014003220.tif 000010
【図９】
2014003220.tif 000011
【図１０】
2014003220.tif 000012
【図１１】
2014003220.tif 000013