(57)【要約】【課題】ＣＩＳチップとＡＤＣチップとを貼り合わせを要することなく積層することができ、チップ面積の縮小化及び処理性能向上と共に、製造コストの低減をはかる。【解決手段】イメージセンサ装置であって、半導体基板１０上に、フォトダイオード１２及びＭＯＳトランジスタ１３で構成される裏面照射型の光検出セル１４をマトリックス配置してなるセンサアレイ１００と、センサアレイ１００上に層間絶縁膜１８を介して形成された半導体薄膜２２と、半導体薄膜２２に形成された薄膜トランジスタ２３で構成された複数のアナログ・デジタル変換回路２５と、を具備している。そして、アナログ・デジタル変換回路２５は、センサアレイ１００の光検出セル１４を所定個数ずつに分けた各ブロックに対応して設けられ、対応するブロックとアナログ・デジタル変換回路２５とが層間絶縁膜１８を貫通する層間ビア２９で電気的に接続されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板上に、フォトダイオード及びＭＯＳトランジスタで構成される裏面照射型の光検出セルをマトリックス配置してなるセンサアレイと、
前記センサアレイ上に層間絶縁膜を介して形成された半導体薄膜と、
前記半導体薄膜に形成された薄膜トランジスタで構成された複数のアナログ・デジタル変換回路と、
を具備し、
前記アナログ・デジタル変換回路は、前記センサアレイの光検出セルを所定個数ずつに分けた各ブロックに対応して設けられ、対応するブロックとアナログ・デジタル変換回路とが前記層間絶縁膜を貫通する層間ビアで電気的に接続されていることを特徴とするイメージセンサ装置。
【請求項２】
前記センサアレイは、ｍ×Ｍ列、ｎ×Ｎ行（ｍ、ｎ、Ｍ、Ｎは整数）の光検出セルで構成され、Ｍ×Ｎ個のブロック毎に前記アナログ・デジタル変換回路に電気的接続が成されていることを特徴とする、請求項１に記載のイメージセンサ装置。
【請求項３】
前記半導体基板はＳｉであり、前記半導体薄膜はＧｅ，Ｓｉ，Ｓｎの少なくとも一つを含む単結晶或いは多結晶であることを特徴とする、請求項１又は２に記載のイメージセンサ装置。
【請求項４】
前記半導体薄膜はＧｅＳｉＳｎ混晶半導体であり、該混晶半導体のＳｉ組成が２０％以上、Ｓｎ組成が２％以下であることを特徴とする、請求項３に記載のイメージセンサ装置。
【請求項５】
請求項１〜４の何れかに記載のイメージセンサ装置と、
画像処理のための回路が集積され、且つ表面にマイクロバンプが設けられた画像処理集積回路チップと、
を具備してなり、
前記イメージセンサ装置は、前記アナログ・デジタル変換回路側を前記画像処理集積回路チップ上に搭載し、前記マイクロバンプに接続されていることを特徴とする、画像処理回路付きイメージセンサ装置。
【請求項６】
第１の半導体基板上に、フォトダイオード及びＭＯＳトランジスタで構成される裏面照射型の光検出センサをマトリックス配置してなるセンサアレイと、
前記センサアレイ上に設けられ、該センサアレイの光検出セルを所定個数ずつに分けた各ブロックの出力端に接続された第１のバンプと、
第２の半導体基板上に画像処理のための画像処理回路が集積された画像処理集積回路チップと、
前記画像処理集積回路チップ上に層間絶縁膜を介して形成された半導体薄膜と、
前記半導体薄膜に形成された薄膜トランジスタで構成され、前記センサアレイの各ブロックに対応して設けられ、且つ前記層間絶縁膜を貫通する層間ビアを介して前記画像処理回路に接続された複数のアナログ・デジタル変換回路と、
前記複数のアナログ・デジタル変換回路の各入力端に接続された第２のバンプと、
を具備してなり、
前記第１のバンプと前記第２のバンプとが接合されて一体化されていることを特徴とする画像処理回路付きイメージセンサ装置。
【請求項７】
半導体基板上に、フォトダイオード及びＭＯＳトランジスタで構成される光検出セルをマトリックス配置してなるセンサアレイを形成する工程と、
前記センサアレイ上に層間絶縁膜を介して半導体薄膜を形成する工程と、
前記半導体薄膜に、該薄膜をチャネルとする薄膜トランジスタで構成され、且つ前記センサアレイの光検出セルを所定個数ずつに分けたブロックに対応する複数のアナログ・デジタル変換回路を形成する工程と、
前記アナログ・デジタル変換回路と対応するセンサアレイとを、前記層間絶縁膜を貫通する層間ビアで電気的に接続する工程と、
を含むことを特徴とするイメージセンサ装置の製造方法。
【請求項８】
前記半導体薄膜を形成する工程として、前記層間絶縁膜上に、アモルファスＳｉ膜、アモルファスＧｅ膜、アモルファスＳｉＧｅ膜、アモルファスＧｅＳｎ膜、アモルファスＳｉＧｅＳｎ膜、又はこれらの積層膜を形成し、トランジスタの素子分離工程を行った後に、熱処理を行って結晶化させることを特徴とする、請求項７に記載のイメージセンサ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＣＭＯＳイメージセンサとＡＤコンバータを積層したイメージセンサ装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳイメージセンサ（ＣＩＳ）とＡＤコンバータ（ＡＤＣ）を別々のチップとして作製し、これらを積層して接続する技術が提案されている。例えば、ＣＩＳの画素領域を１６ドット×１６ドットなどの小さなブロックに分け、各々のブロックに対応するＡＤＣを２次元的に配置し、ＣＩＳとは別のチップとして作製する。そして、各ＡＤＣをＣＩＳの各ブロックに微小金属接合で接続する。この技術により、１個のＡＤＣの担当すべき画素数が従来の列並列方式に比べ減少するので、フレームレートを高速化することが可能となる。さらに、従来の列並列式では画素の横に置かれていたＡＤＣが画素領域と重なるため、全体のチップ面積を縮小することができる。
【０００３】
また、ＣＩＳの画素部分とＡＤＣを含む周辺ロジック回路を切り離して別チップとし、これらを上下に貼り合わせ、ＴＳＶで上下の電気的接続を行い一体化した例も報告されている。本技術により、画素部分とロジック部分でそれぞれ最適化されたプロセスと回路構成を用いることができるので、処理性能を向上させることができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】M. Motoyoshi and M. Koyanagi, Journal of Instrumentation 4 P03009.
【非特許文献２】S. Sukegawa et al., ISSCC 2013, pp. 484-485.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ＣＩＳの画素部分と周辺ロジック回路を別々に作製したチップを電気的に接続するのは極めて困難である。ＡＤＣチップとＣＩＳチップとを電気的に接続するには、マイクロバンプが必要となるが、マイクロバンプのピッチは〜５μｍのため、接続ピッチの微細化が困難であり、今後益々高画素化していく小型ＣＩＳへの対応に限界があった。また、別々に作製したチップ同士を貼り合わせるためのコスト（ダイシング、位置合わせ、貼り合わせ）が高いと云う問題もあった。さらに、周辺ロジック回路チップをＴＳＶで貼り合わせる場合も、ＴＳＶピッチが〜１０μｍのため同様の問題があった。
【０００６】
発明が解決しようとする課題は、ＣＩＳの画素部分とＡＤＣの回路部分とを別チップで構成する必要なく、且つチップの貼り合わせを要することもなく、ＣＩＳチップとＡＤＣチップとを積層することができ、チップ面積の縮小化及び処理性能向上と共に、製造コストの低減をはかり得るイメージセンサ装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明のイメージセンサ装置は、半導体基板上に、フォトダイオード及びＭＯＳトランジスタで構成される裏面照射型の光検出セルをマトリックス配置してなるセンサアレイと、前記センサアレイ上に層間絶縁膜を介して形成された半導体薄膜と、前記半導体薄膜に形成された薄膜トランジスタで構成された複数のアナログ・デジタル変換回路と、を具備している。そして、前記アナログ・デジタル変換回路は、前記センサアレイの光検出セルを所定個数ずつに分けた各ブロックに対応して設けられ、対応するブロックとアナログ・デジタル変換回路とが前記層間絶縁膜を貫通する層間ビアで電気的に接続されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、センサアレイ上に層間絶縁膜を介して形成した半導体薄膜にアナログ・デジタル変換回路を形成しているので、ＣＩＳの画素部分とＡＤＣの回路部分とを別チップで構成する必要なく、且つチップの貼り合わせを要することもなく、ＣＩＳチップとＡＤＣチップとを積層することができる。このため、チップ面積の縮小化及び処理性能向上と共に、製造コストの低減をはかることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係わるイメージセンサ装置の基本構成を示す模式図。
【図２】第１の実施形態に係わるイメージセンサ装置のデバイス構成を示す断面図。
【図３】第１の実施形態に係わるイメージセンサ装置の製造工程を示す断面図。
【図４】第１の実施形態に係わるイメージセンサ装置の製造工程を示す断面図。
【図５】第２の実施形態に係わるイメージセンサ装置のデバイス構成を示す断面図。
【図６】第３の実施形態に係わるイメージセンサ装置のデバイス構成を示す断面図。
【図７】１つのＡＤＣ当たりのピクセル数と限界フレームレートとの関係を示す特性図。
【発明を実施するための形態】
【００１０】
以下、実施形態のイメージセンサ装置を、図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係わるイメージセンサ装置の基本構成を示す模式図である。
【００１２】
図中の１００は裏面照射型のＣＩＳアレイ１００であり、このアレイ１００は、フォトダイオード及びＭＯＳトランジスタからなる裏面照射型の光検出セル１４をマトリックス状に配置して構成されている。光検出セル１４は、Ｍ×Ｎ個で１つのブロック１５を形成し、アレイ１００にはｎ×ｍ個のブロック１５が配置されている。
【００１３】
ＣＩＳアレイ１００の表面側（図１では下側）に対向してＡＤＣアレイ２００が配置されている。ＡＤＣアレイ２００は、ＣＩＳアレイ１００の各ブロック１５に対応してＡＤＣセル２５を配置したものであり、各々のＡＤＣセル２５の入力端は対応するブロック１５の出力端に層間ビア２９により接続されている。
【００１４】
なお、図１の模式図では、ＣＩＳアレイ１００とＡＤＣアレイ２００とが離れているように示しているが、実際にはＣＩＳアレイ１００とＡＤＣ２００とは近接しており、図示しない層間絶縁膜を介して積層されている。そして、層間ビア２９は層間絶縁膜を貫通して設けられている。
【００１５】
図２は、本実施形態のデバイス構成を示す断面図である。
【００１６】
Ｓｉ基板上１１に、フォトダイオード１２及びＭＯＳトランジスタ１３で構成される裏面照射型の光検出セル１４が多数配置され、その上部に層間絶縁膜１６及び配線１７が積層されて、ＣＩＳアレイ１００が構成されている。ＭＯＳトランジスタ１３は、Ｓｉ基板１１上にゲート絶縁膜１３１を介してゲート電極１３２を設け、その両側にソース／ドレイン領域１３３を設けることにより形成されている。図では１つの画素に１つのＭＯＳトランジスタ１３しか示していないが、実際は１つの画素に読み出しトランジスタ、選択トランジスタ、増幅トランジスタ、及びリセットトランジスタを形成することにより、ＣＭＯＳセンサを構成している。
【００１７】
ＣＩＳアレイ１００上に、層間絶縁膜１８を介して、多結晶ＳｉＧｅＳｎ膜（半導体薄膜）２２が形成されている。この半導体薄膜２２には、ゲート絶縁膜２３１，ゲート電極２３２，及びソース／ドレイン領域２３３からなる薄膜トランジスタ（ＭＯＳトランジスタ）２３が形成されている。そして、ＭＯＳトランジスタ２３のソース、ドレイン、ゲート電極が層間絶縁膜２６を介して金属配線２７で結合されてＡＤＣ回路２５が形成され、これらが複数並列的に並んでＡＤＣアレイ２００が構成されている。ＣＩＳアレイ１００は、例えば８×８の画素ブロック毎に、ビア配線２９で一つのＡＤＣ回路２５と電気的に接続されている。
【００１８】
ここで、ＳｉＧｅＳｎトランジスタ２３の活性層の厚さ、即ちＳｉＧｅＳｎ半導体薄膜２２の厚さは、良好なオフ特性を得るためにゲート長の１／４以下が好ましい。具体的には１０ｎｍ〜５０ｎｍが好ましい。また、Ｓｉと同等のバンドギャップを確保してオフ電流を低減するために、Ｓｉ組成は２０％以上であることが好ましい。ＣＩＳアレイ１００の金属配線を傷めない十分低い（４００℃以下）プロセス温度を実現するためには、Ｓｎ組成は高い方が好ましいが、一方で、高すぎると結晶化の際に金属Ｓｎとして結晶中に偏析する。従って、Ｓｎ組成は０．５％以上２％以下が好ましい。但し、オフ電流が高くても設計上問題ない場合、移動度メリットを享受できるＧｅを用いるのが良い。
【００１９】
また、一つのＡＤＣ回路２５が担当する画素数は少ないほど１フレーム当たりの処理時間が短い、即ちフレームレートを向上させることができる。その計算結果を、図７に示す。従来の列並列ＡＤＣで３０ｆｐｓの性能が、１６×１６画素ブロックで１０００ｆｐｓ、４×４画素ブロックで１００００ｆｐｓを超える性能が得られる。
【００２０】
次に、本実施形態のイメージセンサ装置の製造方法を、図３及び図４を参照して説明する。
【００２１】
まず、図３（ａ）に示すように、Ｓｉ基板１１上に公知の手法により、フォトダイオード１２及びＭＯＳトランジスタ１３からなる光検出セル（画素）１４をマトリックス状に配列形成する。続いて、これらの上に層間絶縁膜１６及び配線１７を形成することによって、ＣＩＳアレイ１００を形成する。
【００２２】
次いで、図３（ｂ）に示すように、ＣＩＳアレイ１００上に層間絶縁膜１８を形成した後、この層間絶縁膜１８上にアモルファスＳｉＧｅＳｎ膜２１を堆積する。ここで、アモルファスＳｉＧｅＳｎ膜２１はスパッタリング法、真空蒸着法、或いはＣＶＤ法等で堆積する。なお、ＣＶＤ等で直接多結晶ＳｉＧｅＳｎ膜を形成してもよい。
【００２３】
次いで、図３（ｃ）に示すように、メサ分離による素子分離工程後、２５０℃から４００℃の温度範囲で、窒素ガス中でアニールしてポリＳｉＧｅＳｎ膜（活性領域）２２を形成する。なお、前工程で多結晶膜を形成した場合はアニールは不要である。続いて、ゲートスタック形成、ゲート加工、ソース、ドレイン形成等の工程を経て薄膜トランジスタ２３を形成する。
【００２４】
次いで、図４（ｄ）に示すように、薄膜トランジスタ２３上に層間絶縁膜２６及び配線２７を形成することにより、前記ブロックに対応する複数のＡＤＣ回路２５を有するＡＤＣアレイ２００を形成する。さらに、ＣＩＳアレイ１００側の配線１７とＡＤＣアレイ２００側の配線２７とを層間ビア２９により接続する。
【００２５】
次いで、図４（ｅ）に示すように、Ｓｉ基板１１の裏面を研磨して薄膜化する。
【００２６】
最後に、図４（ｆ）に示すように、Ｓｉ基板１１の裏面側に赤、緑、青の色フィルター１４０及びマイクロレンズ１５０を形成することにより、イメージセンサ装置が完成することになる。
【００２７】
このように本実施形態によれば、裏面照射型のＣＩＳアレイ１００上に層間絶縁膜１８を介してＳｉＧｅＳｎトランジスタから構成されるＡＤＣアレイ２００が形成され、Ｎ×Ｍドットの画素ブロック毎に一つのＡＤＣ回路２５と層間ビア２９を介して電気的に接続されている。さらに、ＳｉＧｅＳｎチャネルを用いることにより、下地画素チップ内の金属配線等に熱ダメージを与えることのない低温（４００℃以下）でトランジスタ形成プロセスを行うことができる。
【００２８】
また、画素ブロック１５とＡＤＣ回路２５との電気的接続は、通常のＣＭＯＳ配線プロセスで形成されるため、ＴＳＶやマイクロバンプで別チップを接続する従来技術に比べ、精度良く、且つ高密度の接続が可能である。このため、ＴＳＶやマイクロバンプでは対応できない狭画素ピッチの小型ＣＩＳへの対応も可能となる。さらに、チップ同士を貼り合わせるためのダイシング、位置合わせ、及び貼り合わせ等のコストが不要となり、低コストに実現することができる。
【００２９】
従って、今後益々高画素化していく小型のＣＭＯＳイメージセンサ、デジタルカメラ、監視カメラ、医療用カメラ、センサーネットワーク等の実現に極めて有効である。
【００３０】
（第２の実施形態）
図５は、第２の実施形態に係わるイメージセンサ装置のデバイス構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３１】
本実施形態が先に説明した実施形態と異なる点は、第１の実施形態のようなＣＩＳとＡＤＣの積層チップを、画像処理ＬＳＩチップ３００上に搭載したことにある。即ち、積層チップとは別に、先端ＣＭＯＳプロセスで作製された画像処理ＬＳＩチップ３００を用意する。画像処理ＬＳＩチップ３００は、Ｓｉ基板３１上にＭＯＳトランジスタ３３を形成し、その上に層間絶縁膜３６及び配線３７を形成することにより形成されている。そして、最上面にマイクロバンプ３５０が形成されている。
【００３２】
一方、積層チップの最上面には、マイクロバンプ２５０が形成されている。この積層チップをＬＳＩチップ３００上に搭載し、マイクロバンプ２５０，３５０を接合して一体化することにより、画像処理回路付きイメージセンサ装置が構成されている。
【００３３】
このように本実施形態によれば、ＣＩＳアレイ１００上に層間絶縁膜１８を介してＡＤＣアレイ２００を積層し、層間ビア２９によりこれらを接続しているため、先の第１の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。即ち、ＣＩＳアレイ１００とＡＤＣアレイ２００との積層チップを画像処理ＬＳＩチップ３００上に搭載し、マイクロバンプ２５０，３５０によりこれらを接続しているため、ＣＩＳチップ１００で検出されＡＤＣアレイ２００でアナログ・デジタル変換された信号を、マイクロバンプ２５０，３５０を介して画像処理ＬＳＩチップ３００に送信することができる。
【００３４】
従って、画像処理、ＡＤＣ、イメージセンサアレイの３つの機能を一つのチップに一体化することができ、画像処理回路付きイメージセンサ装置の更なる小型化をはかることが可能となる。また、ＡＤＣからの信号を画像処理チップにマイクロバンプで並列的に伝送できるため、画像処理も並列化してその処理速度を高めることができる。即ち、ＰＤからの信号の取出しから画像処理まで一括して並列化できることにより、画像入力・画像処理システム全体の性能を大幅に向上させることができる。
【００３５】
（第３の実施形態）
図６は、第３の実施形態に係わるイメージセンサ装置のデバイス構成を示す断面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３６】
本実施形態が先に説明した第２の実施形態と異なる点は、ＡＤＣアレイ２００をＣＩＳアレイ１００側ではなく画像処理ＬＳＩチップ３００側に積層したことにある。
【００３７】
ＡＤＣアレイ２００は、画像処理ＬＳＩチップ３００上に層間絶縁膜３８を介して形成され、層間ビア２９により画像処理ＬＳＩチップ３００と接続されている。さらに、各ＡＤＣ回路２５の入力端子は、再表面に設けたマイクロバンプ２５０に接続されている。ＣＩＳアレイ１００は、例えば８×８画素のブロック毎に接続され、その配線の一部がマイクロバンプ１６０に接続されている。そして、ＣＩＳアレイ１００のマイクロバンプ１６０とＡＤＣ積層画像処理ＬＳＩチップ３００のマイクロバンプ２５０とが接続されて一体化している。
【００３８】
本構造によれば、画素ブロックのサイズは、マイクロバンプのサイズと合わせ精度の限界により制限されるため、第１の実施形態ほどのＡＤＣの高密度化はできないが、図５の構造と同様に、画像処理、ＡＤＣ、イメージセンサアレイの３つの機能を一つのチップに一体化することが可能である。また、ＡＤＣからの信号を画像処理チップに層間ビアにより並列的に伝送できるため、画像処理も並列化してその処理速度を高めることができる。即ち、ＰＤからの信号の取出しから画像処理まで一括して並列化できることにより、画像入力・画像処理システム全体の性能を大幅に向上させることができる。
【００３９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００４０】
実施形態では、ＡＤＣアレイを形成するための半導体薄膜としてＳｉＧｅＳｎを用いたが、必ずしもこれに限らず、Ｓｉよりも低温で良質の結晶層を形成できるものであれば良い。例えば、Ｇｅの単結晶或いは多結晶、又はＧｅにＳｉ及びＳｎの少なくとも一つを含む単結晶或いは多結晶であっても良い。
【００４１】
光検出素子の構成は何ら限定されるものではなく、表面側にＡＤＣアレイを積層することから、裏面照射型であればよい。また、光検出素子を構成するＣＭＯＳ回路の構成は、仕様に応じて適宜変更可能である。さらに、ブロックを構成する画素の数は実施形態で説明した数に何ら限定されるものではなく、仕様に応じて適宜変更可能である。
【００４２】
また、ＡＤＣについては、ＡＤＣに他の付加機能、例えば、グローバルシャッター向けのアナログメモリ（ＭＩＳＣＡＰ，ＭＩＭＣＡＰ）及びそのスイッチトランジスタを搭載するものであっても良い。
【００４３】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４４】
１１…Ｓｉ基板
１２…フォトダイオード
１３…ＭＯＳトランジスタ
１４…ＣＩＳセンサ
１５…ブロック
１６…層間絶縁膜
１７…配線
１８…層間絶縁膜
２１…アモルファスＳｉＧｅＳｎ膜（半導体薄膜）
２２…多結晶ＳｉＧｅＳｎ膜
２３…ＭＯＳトランジスタ
２５…ＡＤＣ回路
２９…層間ビア
３１…Ｓｉ基板
３８…層間絶縁膜
１００…ＣＩＳアレイ
１６０…マイクロバンプ
２００…ＡＤＣアレイ
２５０…マイクロバンプ
３００…画像処理ＬＳＩチップ
３５０…マイクロバンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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