(57)【要約】【課題】電源の瞬間的な低下又は停止に対してデータを保持し続けることができる半導体装置を提供する。【解決手段】第１−第６のトランジスタを有し、第１及び第４のトランジスタはｐチャネル型トランジスタであり、第２及び第５のトランジスタはｎチャネル型トランジスタであり、第３及び第６のトランジスタのチャネルが形成される領域は酸化物半導体層を有する。第１及び第４のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、第２及び第５のトランジスタのソース及びドレインの一方にはロー電圧が印加される。【選択図】図１
2014195241.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ及び第６のトランジスタを有し、
前記第１のトランジスタ及び前記第４のトランジスタはｐチャネル型トランジスタであり、
前記第２のトランジスタ及び前記第５のトランジスタはｎチャネル型トランジスタであり、
前記第３のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第６のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第１のトランジスタのゲートは前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、
前記第２のトランジスタのソース及びドレインの一方にはロー電圧が印加され、
前記第１のトランジスタの前記ソース及び前記ドレインの他方は、前記第２のトランジスタの前記ソース及び前記ドレインの他方、前記第４のトランジスタのゲート、前記第６のトランジスタのソース及びドレインの一方、に電気的に接続され、
前記第２のトランジスタのゲートは前記第３のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方には前記ハイ電圧が印加され、
前記第５のトランジスタのソース及びドレインの一方には前記ロー電圧が印加され、
前記第４のトランジスタの前記ソース及び前記ドレインの他方は、前記第５のトランジスタの前記ソース及び前記ドレインの他方、前記第１のトランジスタの前記ゲート、及び前記第３のトランジスタの前記ソース及び前記ドレインの一方に電気的に接続され、
前記第５のトランジスタのゲートは前記第６のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１の抵抗素子、第２のトランジスタ、第３のトランジスタ、第４の抵抗素子、第５のトランジスタ及び第６のトランジスタを有し、
前記第２のトランジスタ及び前記第５のトランジスタはｎチャネル型トランジスタであり、
前記第３のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第６のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第１の抵抗素子の一方にはハイ電圧が印加され、
前記第２のトランジスタのソース及びドレインの一方にはロー電圧が印加され、
前記第１の抵抗素子の他方は、前記第２のトランジスタの前記ソース及び前記ドレインの他方、及び前記第６のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第４の抵抗素子の一方には前記ハイ電圧が印加され、
前記第５のトランジスタのソース及びドレインの一方には前記ロー電圧が印加され、
前記第４の抵抗素子の他方は、前記第５のトランジスタの前記ソース及び前記ドレインの他方、及び前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは前記第３のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、
前記第５のトランジスタのゲートは前記第６のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続されることを特徴とする半導体装置。
【請求項３】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ及び第６のトランジスタを有し、
前記第１のトランジスタ及び前記第４のトランジスタはｐチャネル型トランジスタであり、
前記第２のトランジスタ及び前記第５のトランジスタはｎチャネル型トランジスタであり、
前記第３のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第６のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第１のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、
前記第２のトランジスタのソース及びドレインの一方にはロー電圧が印加され、
前記第１のトランジスタの前記ソース及び前記ドレインの他方は、前記第２のトランジスタの前記ソース及び前記ドレインの他方、前記第６のトランジスタのソース及びドレインの一方、前記第５のトランジスタのゲート、に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方には前記ハイ電圧が印加され、
前記第５のトランジスタのソース及びドレインの一方には前記ロー電圧が印加され、
前記第４のトランジスタの前記ソース及び前記ドレインの他方は、前記第５のトランジスタの前記ソース及び前記ドレインの他方、前記第２のトランジスタのゲート、及び前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のトランジスタのゲートは前記第３のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、
前記第４のトランジスタのゲートは前記第６のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続されることを特徴とする半導体装置。
【請求項４】
第１のトランジスタ、第２の抵抗素子、第３のトランジスタ、第４のトランジスタ、第５の抵抗素子及び第６のトランジスタを有し、
前記第１のトランジスタ及び前記第４のトランジスタはｐチャネル型トランジスタであり、
前記第３のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第６のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第１のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、
前記第２の抵抗素子の一方にはロー電圧が印加され、
前記第１のトランジスタの前記ソース及び前記ドレインの他方は、前記第２の抵抗素子の他方、及び前記第６のトランジスタのソース及びドレインの一方、に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方には前記ハイ電圧が印加され、
前記第５の抵抗素子の一方には前記ロー電圧が印加され、
前記第４のトランジスタの前記ソース及び前記ドレインの他方は、前記第５の抵抗素子の他方、及び前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のトランジスタのゲートは前記第３のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、
前記第４のトランジスタのゲートは、前記第６のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続されることを特徴とする半導体装置。
【請求項５】
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタを有し、
前記第１のトランジスタ及び前記第５のトランジスタはｐチャネル型トランジスタであり、
前記第２のトランジスタ及び前記第６のトランジスタはｎチャネル型トランジスタであり、
前記第３のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第４のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第７のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第８のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、
前記第１のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、
前記第２のトランジスタのソース及びドレインの一方にはロー電圧が印加され、
前記第１のトランジスタの前記ソース及び前記ドレインの他方は、前記第２のトランジスタの前記ソース及び前記ドレインの他方、前記第７のトランジスタのソース及びドレインの一方、及び前記第８のトランジスタのソース及びドレインの一方、に電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方には前記ハイ電圧が印加され、
前記第６のトランジスタのソース及びドレインの一方には前記ロー電圧が印加され、
前記第５のトランジスタの前記ソース及び前記ドレインの他方は、前記第６のトランジスタの前記ソース及び前記ドレインの他方、前記第３のトランジスタのソース及びドレインの一方、及び前記第４のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のトランジスタのゲートは前記第４のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、
前記第２のトランジスタのゲートは前記第３のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、
前記第５のトランジスタのゲートは前記第８のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、
前記第６のトランジスタのゲートは、前記第７のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、例えば、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
【背景技術】
【０００２】
特許文献１には電源の瞬間的な低下又は停止に対してデータを保持し続ける論理回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−５０２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一態様は、特許文献１とは異なる回路を有する半導体装置を提供することを課題とする。または、本発明の一態様は、品質の良い半導体装置などを提供することを課題とする。
【０００５】
本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、目に優しい表示装置などを提供することを課題とする。または、本発明の一態様は、透明な半導体層を用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体層を用いた半導体装置などを提供することを課題とする。
【０００６】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００７】
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ及び第６のトランジスタを有し、第１のトランジスタ及び第４のトランジスタはｐチャネル型トランジスタであり、第２のトランジスタ及び第５のトランジスタはｎチャネル型トランジスタであり、第３のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第６のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第１のトランジスタのゲートは第３のトランジスタのソース及びドレインの一方に電気的に接続され、第１のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、第２のトランジスタのソース及びドレインの一方にはロー電圧が印加され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのソース及びドレインの他方、第４のトランジスタのゲート、第６のトランジスタのソース及びドレインの一方、に電気的に接続され、第２のトランジスタのゲートは第３のトランジスタのソース及びドレインの他方に電気的に接続され、第４のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、第５のトランジスタのソース及びドレインの一方にはロー電圧が印加され、第４のトランジスタのソース及びドレインの他方は、第５のトランジスタのソース及びドレインの他方、第１のトランジスタのゲート、及び第３のトランジスタのソース及びドレインの一方に電気的に接続され、第５のトランジスタのゲートは第６のトランジスタのソース及びドレインの他方に電気的に接続される半導体装置である。
【０００８】
本発明の一態様である半導体装置は、第３のトランジスタ及び第６のトランジスタのチャネルが形成される領域は酸化物半導体層を有するから、ハイ電圧及びロー電圧が一時消失しても、ハイ電圧及びロー電圧が回復すれば、第１のトランジスタのソース及びドレインの他方及び第２のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復することができる。また第４のトランジスタのソース及びドレインの他方及び第５のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復することができる。
【０００９】
本発明の一態様は、第１の抵抗素子、第２の抵抗素子、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、第１のトランジスタ及び第３のトランジスタはｎチャネル型トランジスタであり、第２のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第４のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第１の抵抗素子の一方の端子にはハイ電圧が印加され、第１のトランジスタのソース及びドレインの一方にはロー電圧が印加され、第１の抵抗素子の他方の端子は、第１のトランジスタのソース及びドレインの他方、及び第４のトランジスタのソース及びドレインの一方に電気的に接続され、第２の抵抗素子の一方の端子にはハイ電圧が印加され、第３のトランジスタのソース及びドレインの一方にはロー電圧が印加され、第２の抵抗素子の他方の端子は、第３のトランジスタのソース及びドレインの他方、及び第２のトランジスタのソース及びドレインの一方に電気的に接続され、第１のトランジスタのゲートは第２のトランジスタのソース及びドレインの他方に電気的に接続され、第３のトランジスタのゲートは第４のトランジスタのソース及びドレインの他方に電気的に接続される半導体装置である。
【００１０】
本発明の一態様である半導体装置は、第２のトランジスタ及び第４のトランジスタのチャネルが形成される領域は酸化物半導体層を有するから、ハイ電圧及びロー電圧が一時消失しても、ハイ電圧及びロー電圧が回復すれば、第１の抵抗素子の他方の端子及び第１のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復することができる。また第２の抵抗素子の他方の端子及び第３のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復することができる。
【００１１】
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ及び第６のトランジスタを有し、第１のトランジスタ及び第４のトランジスタはｐチャネル型トランジスタであり、第２のトランジスタ及び第５のトランジスタはｎチャネル型トランジスタであり、第３のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第６のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第１のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、第２のトランジスタのソース及びドレインの一方にはロー電圧が印加され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのソース及びドレインの他方、第６のトランジスタのソース及びドレインの一方、第５のトランジスタのゲート、に電気的に接続され、第４のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、第５のトランジスタのソース及びドレインの一方にはロー電圧が印加され、第４のトランジスタのソース及びドレインの他方は、第５のトランジスタのソース及びドレインの他方、第２のトランジスタのゲート、及び第３のトランジスタのソース及びドレインの一方に電気的に接続され、第１のトランジスタのゲートは第３のトランジスタのソース及びドレインの他方に電気的に接続され、第４のトランジスタのゲートは第６のトランジスタのソース及びドレインの他方に電気的に接続される半導体装置である。
【００１２】
本発明の一態様である半導体装置は、第３のトランジスタ及び第６のトランジスタのチャネルが形成される領域は酸化物半導体層を有するから、ハイ電圧及びロー電圧が一時消失しても、ハイ電圧及びロー電圧が回復すれば、第１のトランジスタのソース及びドレインの他方及び第２のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復することができる。また第４のトランジスタのソース及びドレインの他方及び第５のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復することができる。
【００１３】
本発明の一態様は、第１の抵抗素子、第２の抵抗素子、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、第１のトランジスタ及び第３のトランジスタはｐチャネル型トランジスタであり、第２のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第４のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第１のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、第１の抵抗素子の一方の端子にはロー電圧が印加され、第１のトランジスタのソース及びドレインの他方は、第１の抵抗素子の他方の端子、及び第４のトランジスタのソース及びドレインの一方、に電気的に接続され、第３のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、第２の抵抗素子の一方の端子にはロー電圧が印加され、第３のトランジスタのソース及びドレインの他方は、第２の抵抗素子の他方の端子、及び第２のトランジスタのソース及びドレインの一方に電気的に接続され、第１のトランジスタのゲートは第２のトランジスタのソース及びドレインの他方に電気的に接続され、第３のトランジスタのゲートは、第４のトランジスタのソース及びドレインの他方に電気的に接続される半導体装置である。
【００１４】
本発明の一態様である半導体装置は、第２のトランジスタ及び第４のトランジスタのチャネルが形成される領域は酸化物半導体層を有するから、ハイ電圧及びロー電圧が一時消失しても、ハイ電圧及びロー電圧が回復すれば、第１の抵抗素子の他方の端子及び第１のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復することができる。また第２の抵抗素子の他方の端子及び第３のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復することができる。
【００１５】
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタを有し、第１のトランジスタ及び第５のトランジスタはｐチャネル型トランジスタであり、第２のトランジスタ及び第６のトランジスタはｎチャネル型トランジスタであり、第３のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第４のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第７のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第８のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第１のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、第２のトランジスタのソース及びドレインの一方にはロー電圧が印加され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのソース及びドレインの他方、第７のトランジスタのソース及びドレインの一方、及び第８のトランジスタのソース及びドレインの一方、に電気的に接続され、第５のトランジスタのソース及びドレインの一方にはハイ電圧が印加され、第６のトランジスタのソース及びドレインの一方にはロー電圧が印加され、第５のトランジスタのソース及びドレインの他方は、第６のトランジスタのソース及びドレインの他方、第３のトランジスタのソース及びドレインの一方、及び第４のトランジスタのソース及びドレインの一方に電気的に接続され、第１のトランジスタのゲートは第４のトランジスタのソース及びドレインの他方に電気的に接続され、第２のトランジスタのゲートは第３のトランジスタのソース及びドレインの他方に電気的に接続され、第５のトランジスタのゲートは第８のトランジスタのソース及びドレインの他方に電気的に接続され、第６のトランジスタのゲートは、第７のトランジスタのソース及びドレインの他方に電気的に接続される半導体装置である。
【００１６】
本発明の一態様である半導体装置は、第３のトランジスタ、第４のトランジスタ、第７のトランジスタ、第８のトランジスタのチャネルが形成される領域は酸化物半導体層を有するから、ハイ電圧及びロー電圧が一時消失しても、ハイ電圧及びロー電圧が回復すれば、第１のトランジスタのソース及びドレインの他方及び第２のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復することができる。また第５のトランジスタのソース及びドレインの他方及び第６のトランジスタのソース及びドレインの他方が電気的に接続するノードの電圧を回復することができる。
【発明の効果】
【００１７】
本発明の一態様である半導体装置は、トランジスタのチャネルが形成される領域は酸化物半導体層を有するから、ハイ電圧及びロー電圧が一時消失しても、ハイ電圧及びロー電圧が回復すれば、元の状態を回復することができる。すなわち電源の瞬間的な低下又は停止に対してデータを保持し続けることができる。
【図面の簡単な説明】
【００１８】
【図１】半導体装置の回路図。
【図２】タイミングチャート。
【図３】半導体装置の回路図。
【図４】半導体装置の回路図。
【図５】半導体装置の回路図。
【図６】半導体装置の回路図。
【図７】タイミングチャート。
【図８】半導体装置の回路図。
【図９】タイミングチャート。
【図１０】半導体装置の回路図。
【図１１】半導体装置の回路図。
【図１２】半導体装置の回路図。
【図１３】半導体装置の回路図。
【図１４】半導体装置の回路図。
【図１５】半導体装置の回路図。
【図１６】半導体装置の回路図。
【図１７】半導体装置の回路図。
【図１８】半導体装置の回路図。
【図１９】タイミングチャート。
【図２０】半導体装置の回路図。
【図２１】半導体装置の回路図。
【図２２】半導体装置の回路図。
【図２３】半導体装置の回路図。
【図２４】半導体装置のブロック図。
【図２５】半導体装置の回路図。
【図２６】半導体装置の回路図。
【図２７】タイミングチャート。
【図２８】半導体装置の断面図。
【図２９】トランジスタの断面図。
【図３０】ＣＰＵの構成図。
【図３１】電子機器。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００２０】
本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している状態も、その範疇に含む。
【００２１】
本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
【００２２】
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００２３】
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００２４】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２５】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００２６】
（実施の形態１）
図１に半導体装置１００を示す。半導体装置１００は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１０６、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０を有する。トランジスタ１０４及びトランジスタ１０９のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置１００は、電源電圧が消失しても、データを回復することができる。なおトランジスタ１０１及びトランジスタ１０６は信号の入力又は出力を制御するスイッチであるから、必要に応じて設ければよい。また容量素子１０５及び容量素子１１０は必要に応じて設ければよい。
【００２７】
トランジスタ１０１のゲートには配線１１１より信号Ｓｉｇ１が入力される。
【００２８】
トランジスタ１０１のソース及びドレインの一方には配線１１３より信号Ｓｉｇ３が入力される。
【００２９】
トランジスタ１０１のソース及びドレインの他方はトランジスタ１０２のドレインに電気的に接続される。トランジスタ１０１のソース及びドレインの他方はトランジスタ１０３のドレインに電気的に接続される。トランジスタ１０１のソース及びドレインの他方はトランジスタ１０７のゲートに電気的に接続される。トランジスタ１０１のソース及びドレインの他方はトランジスタ１０９のソース及びドレインの一方に電気的に接続される。
【００３０】
トランジスタ１０２はｐチャネル型である。
【００３１】
トランジスタ１０２のゲートはトランジスタ１０４のソース及びドレインの一方に電気的に接続される。トランジスタ１０２のゲートはトランジスタ１０６のソース及びドレインの一方に電気的に接続される。トランジスタ１０２のゲートはトランジスタ１０７のドレインに電気的に接続される。トランジスタ１０２のゲートはトランジスタ１０８のドレインに電気的に接続される。
【００３２】
トランジスタ１０２のソースには電圧ＶＤＤが印加される。なお電圧ＶＤＤはハイ電圧であり、電圧ＶＳＳ１及び電圧ＶＳＳ２より高い。電圧ＶＤＤは高電位側の電源電圧であってもよい。
【００３３】
トランジスタ１０２のドレインはトランジスタ１０１のソース及びドレインの他方に電気的に接続される。トランジスタ１０２のドレインはトランジスタ１０３のドレインに電気的に接続される。トランジスタ１０２のドレインはトランジスタ１０７のゲートに電気的に接続される。トランジスタ１０２のドレインはトランジスタ１０９のソース及びドレインの一方に電気的に接続される。
【００３４】
トランジスタ１０３はｎチャネル型である。
【００３５】
トランジスタ１０３のゲートはトランジスタ１０４のソース及びドレインの他方に電気的に接続される。トランジスタ１０３のゲートは容量素子１０５の一方の電極に電気的に接続される。
【００３６】
トランジスタ１０３のソースには電圧ＶＳＳ１が印加される。電圧ＶＳＳ１はロー電圧であり、電圧ＶＤＤよりも低い。電圧ＶＳＳ１は基準電位であってもよい。
【００３７】
トランジスタ１０３のドレインはトランジスタ１０１のソース及びドレインの他方に電気的に接続される。トランジスタ１０３のドレインはトランジスタ１０２のドレインに電気的に接続される。トランジスタ１０３のドレインはトランジスタ１０７のゲートに電気的に接続される。トランジスタ１０３のドレインはトランジスタ１０９のソース及びドレインの一方に電気的に接続される。
【００３８】
トランジスタ１０４のチャネルが形成される領域は酸化物半導体層を有している。このためトランジスタ１０４はオフ電流、すなわちトランジスタ１０４がオフ状態のときのリーク電流、が極めて低いという特性を有する。
【００３９】
トランジスタ１０４のゲートには配線１１２より信号Ｓｉｇ２が入力される。
【００４０】
トランジスタ１０４のソース及びドレインの一方はトランジスタ１０２のゲートに電気的に接続される。トランジスタ１０４のソース及びドレインの一方はトランジスタ１０７のドレインに電気的に接続される。トランジスタ１０４のソース及びドレインの一方はトランジスタ１０８のドレインに電気的に接続される。トランジスタ１０４のソース及びドレインの一方はトランジスタ１０６のソース及びドレインの一方に電気的に接続される。
【００４１】
トランジスタ１０４のソース及びドレインの他方はトランジスタ１０３のゲートに電気的に接続される。トランジスタ１０４のソース及びドレインの他方は容量素子１０５の一方の電極に電気的に接続される。
【００４２】
容量素子１０５の一方の電極はトランジスタ１０３のゲートに電気的に接続される。容量素子１０５の一方の電極はトランジスタ１０４のソース及びドレインの他方に電気的に接続される。
【００４３】
容量素子１０５の他方の電極には電圧ＶＳＳ２が印加される。電圧ＶＳＳ２はロー電圧であり、電圧ＶＤＤよりも低い。電圧ＶＳＳ２は基準電位であってもよい。ここで、各配線や各端子の電圧は相対的なものであり、ある基準よりも高い電圧か低い電圧かが重要となる。よって、ＧＮＤと記載されていても、０Ｖであるとは限定されない。これは、図面においても同様であり、ＧＮＤを示す部分があっても、０Ｖであるとは限定されない。なお、図面において、容量素子の一方の電極が接地されている場合があるが、電圧を保持できればよいので、ＶＳＳやＶＤＤなどの電源線に電気的に接続されていてもよい。
【００４４】
なお、容量素子１０５の他方の電極は、ＶＳＳ２とは別の配線、例えば、電圧ＶＤＤや、電圧ＶＳＳ１や、電圧ＧＮＤが供給されることができる機能を有する配線と、電気的に接続されていてもよい。容量素子１１０の他方の電極も、同様である。容量素子１０５の他方の電極と、容量素子１１０の他方の電極とは、同一の配線に電気的に接続された方が、配線の数を低減できるため、望ましい。ただし、これに限定されず、別の配線に電気的に接続されることも可能である。例えば、容量素子１０５の他方の電極は、ＶＳＳ２が供給される配線と電気的に接続され、容量素子１１０の他方の電極は、ＶＤＤが供給される配線と電気的に接続されることも可能である。
【００４５】
トランジスタ１０６のゲートには配線１１１より信号Ｓｉｇ１が入力される。なお、トランジスタ１０１のゲートも、配線１１１に電気的に接続されている。このように同一の配線と電気的に接続させることにより、配線数を減らすことが出来る。ただし、本発明の一態様はこれに限定されず、配線１１１を２本の別の配線に分けて、トランジスタ１０１のゲートと、トランジスタ１０６のゲートとに、それぞれ電気的に接続させることも可能である。別の配線に電気的に接続させることにより、異なる信号を供給することが可能となり、タイミングの制御の自由度が増える。
【００４６】
トランジスタ１０６のソース及びドレインの他方には配線１１４より信号Ｓｉｇ４が入力される。信号Ｓｉｇ３がハイ電圧の信号の場合、信号Ｓｉｇ４はロー電圧の信号となる。信号Ｓｉｇ３がロー電圧の信号の場合、信号Ｓｉｇ４はハイ電圧の信号となる。
【００４７】
半導体装置１００をメモリセルとして使用する場合には、配線１１３がビット線、配線１１４が反転ビット線となる。そうすると図１に示すノード１３０とノード１３１の状態をビット線、反転ビット線に出力することができる。
【００４８】
トランジスタ１０６のソース及びドレインの一方はトランジスタ１０２のゲートに電気的に接続される。トランジスタ１０６のソース及びドレインの一方はトランジスタ１０４のソース及びドレインの一方に電気的に接続される。トランジスタ１０６のソース及びドレインの一方はトランジスタ１０７のドレインに電気的に接続される。トランジスタ１０６のソース及びドレインの一方はトランジスタ１０８のドレインに電気的に接続される。
【００４９】
トランジスタ１０７はｐチャネル型である。
【００５０】
トランジスタ１０７のゲートはトランジスタ１０１のソース及びドレインの他方に電気的に接続される。トランジスタ１０７のゲートはトランジスタ１０２のドレインに電気的に接続される。トランジスタ１０７のゲートはトランジスタ１０３のドレインに電気的に接続される。トランジスタ１０７のゲートはトランジスタ１０９のソース及びドレインの一方に電気的に接続される。
【００５１】
トランジスタ１０７のソースには電圧ＶＤＤが印加される。
【００５２】
トランジスタ１０７のドレインはトランジスタ１０２のゲートに電気的に接続される。トランジスタ１０７のドレインはトランジスタ１０４のソース及びドレインの一方に電気的に接続される。トランジスタ１０７のドレインはトランジスタ１０６のソース及びドレインの一方に電気的に接続される。トランジスタ１０７のドレインはトランジスタ１０８のドレインに電気的に接続される。
【００５３】
トランジスタ１０８はｎチャネル型である。なおトランジスタ１０２、トランジスタ１０３、トランジスタ１０７及びトランジスタ１０８以外のトランジスタはｎチャネル型でもｐチャネル型でもよいが、以下ではｎチャネル型として説明する。
【００５４】
トランジスタ１０８のゲートはトランジスタ１０９のソース及びドレインの他方に電気的に接続される。トランジスタ１０８のゲートは容量素子１１０の一方の電極に電気的に接続される。
【００５５】
トランジスタ１０８のソースには電圧ＶＳＳ１が印加される。
【００５６】
トランジスタ１０８のドレインはトランジスタ１０２のゲートに電気的に接続される。トランジスタ１０８のドレインはトランジスタ１０４のソース及びドレインの一方に電気的に接続される。トランジスタ１０８のドレインはトランジスタ１０６のソース及びドレインの一方に電気的に接続される。トランジスタ１０８のドレインはトランジスタ１０７のドレインに電気的に接続される。
【００５７】
トランジスタ１０９のチャネルは、トランジスタ１０４と同様に酸化物半導体層を有している。このためトランジスタ１０９はオフ電流、すなわちトランジスタ１０９がオフ状態のときのリーク電流、が極めて低いという特性を有する。
【００５８】
トランジスタ１０９のゲートには配線１１２より信号Ｓｉｇ２が入力される。なお、トランジスタ１０４のゲートも、配線１１２に電気的に接続されている。このように同一の配線と電気的に接続させることにより、配線数を減らすことが出来る。ただし、本発明の一態様はこれに限定されず、配線１１２を２本の別の配線に分けて、トランジスタ１０４のゲートと、トランジスタ１０９のゲートとに、それぞれ電気的に接続させることも可能である。別の配線に電気的に接続させることにより、異なる信号を供給することが可能となり、タイミングの制御の自由度が増える。
【００５９】
トランジスタ１０９のソース及びドレインの一方はトランジスタ１０１のソース及びドレインの他方に電気的に接続される。トランジスタ１０９のソース及びドレインの一方はトランジスタ１０２のドレインに電気的に接続される。トランジスタ１０９のソース及びドレインの一方はトランジスタ１０３のドレインに電気的に接続される。トランジスタ１０９のソース及びドレインの一方はトランジスタ１０７のゲートに電気的に接続される。
【００６０】
トランジスタ１０９のソース及びドレインの他方はトランジスタ１０８のゲートに電気的に接続される。トランジスタ１０９のソース及びドレインの他方は容量素子１１０の一方の電極に電気的に接続される。
【００６１】
容量素子１１０の他方の電極には電圧ＶＳＳ２が印加される。
【００６２】
半導体装置１００の動作の一例を説明する。図２にタイミングチャートを示す。図２では電圧ＶＳＳ１と電圧ＶＳＳ２は同じ電圧としているが、これに限定されるものではない。
【００６３】
トランジスタ１０１のゲート及びトランジスタ１０６のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１０１及びトランジスタ１０６はオンする。
【００６４】
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
【００６５】
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ハイ信号）が入力される。ノード１３０はハイ状態となる。トランジスタ１０７のゲートにハイ信号が入力されるが、トランジスタ１０７はｐチャネル型であるからトランジスタ１０７はオフする。またトランジスタ１０９のソース及びドレインの一方にはハイ信号が入力される。トランジスタ１０９はオンしているから、トランジスタ１０８のゲート及び容量素子１１０の一方の電極にハイ信号が入力される。トランジスタ１０８はオンする。ノード１３３はハイ状態となる。
【００６６】
トランジスタ１０６はオンしており、トランジスタ１０６のソース及びドレインの一方に信号Ｓｉｇ４（ロー信号）が入力される。ノード１３１はロー状態となる。トランジスタ１０２のゲートにロー信号が入力され、トランジスタ１０２はオンする。またトランジスタ１０４のソース及びドレインの一方にはロー信号が入力される。トランジスタ１０４はオンしているから、トランジスタ１０３のゲート及び容量素子１０５の一方の電極にロー信号が入力される。トランジスタ１０３はｎチャネル型であるからトランジスタ１０３はオフする。ノード１３２はロー状態となる。
【００６７】
以上により、ノード１３０はハイ状態になり、ノード１３１はロー状態になり、書き込みが終了する。
【００６８】
次にトランジスタ１０１及びトランジスタ１０６は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２はオンし、トランジスタ１０３はオフしているからノード１３０には電圧ＶＤＤが印加され、ハイ状態が保持される。一方、トランジスタ１０８はオンし、トランジスタ１０７はオフしているからノード１３１には電圧ＶＳＳ１が印加され、ロー状態が保持される。
【００６９】
次にトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフする。トランジスタ１０３のゲートには、ノード１３２のロー信号が印加されるから、トランジスタ１０３はオフのままである。またトランジスタ１０８のゲートには、ノード１３３のハイ信号が印加されるから、トランジスタ１０８はオンのままである。
【００７０】
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止したとする。ノード１３０及びノード１３１に保持された状態は消失する。このとき少なくともトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフしている。トランジスタ１０４及びトランジスタ１０９のオフ電流は極めて低いから、ノード１３２及びノード１３３に保持されている状態は消失しない。したがってトランジスタ１０３はオフであり、トランジスタ１０８はオンである。
【００７１】
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。トランジスタ１０８はオンしているから、ノード１３１には電圧ＶＳＳ１が印加され、ノード１３１はロー状態となる。
【００７２】
トランジスタ１０２のゲートにロー信号が入力され、トランジスタ１０２はオンする。
【００７３】
ノード１３０には電圧ＶＤＤが印加され、ノード１３０はハイ状態となる。
【００７４】
以上により、ノード１３０及びノード１３１の状態が回復する。その後、トランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオンし、ノード１３３はハイ状態が維持され、ノード１３２はロー状態が維持される。
【００７５】
半導体装置１００は、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が消失しても、その後電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復すると、データを回復することができる。
【００７６】
なおトランジスタ１０２及びトランジスタ１０７は抵抗素子であってもよい。図３に示す半導体装置１００では、トランジスタ１０２の代わりに抵抗素子１２０を設け、トランジスタ１０７の代わりに抵抗素子１２１を設けている。
【００７７】
抵抗素子１２０の一方の端子には電圧ＶＤＤが印加され、他方の端子はトランジスタ１０１のソース及びドレインの他方に電気的に接続される。抵抗素子１２０の他方の端子はトランジスタ１０３のドレインに電気的に接続される。抵抗素子１２０の他方の端子はトランジスタ１０９のソース及びドレインの一方に電気的に接続される。
【００７８】
抵抗素子１２１の一方の端子には電圧ＶＤＤが印加され、他方の端子はトランジスタ１０６のソース及びドレインの一方に電気的に接続される。抵抗素子１２１の他方の端子はトランジスタ１０８のドレインに電気的に接続される。抵抗素子１２１の他方の端子はトランジスタ１０４のソース及びドレインの一方に電気的に接続される。
【００７９】
図３の半導体装置１００の動作は、図１の半導体装置１００の動作と同様であるから、詳細は省略する。
【００８０】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【００８１】
（実施の形態２）
図４に半導体装置２００を示す。半導体装置２００は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１１５、容量素子１１６、トランジスタ１０６、トランジスタ１０７、トランジスタ１０８、トランジスタ１１７、容量素子１１８を有する。トランジスタ１１５及びトランジスタ１１７のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置２００は、電源電圧が消失しても、データを回復することができる。なおトランジスタ１０１及びトランジスタ１０６は信号の入力又は出力を制御するスイッチであるから、必要に応じて設ければよい。また容量素子１１６及び容量素子１１８は必要に応じて設ければよい。
【００８２】
半導体装置２００は、半導体装置１００（図１）と、トランジスタ１０４、容量素子１０５、トランジスタ１０９、容量素子１１０が設けられていない点、トランジスタ１１５、容量素子１１６、トランジスタ１１７、容量素子１１８が設けられている点、で異なる。
【００８３】
トランジスタ１１５のチャネルは酸化物半導体層を有している。このためトランジスタ１１５はオフ電流、すなわちトランジスタ１１５がオフ状態のときのリーク電流、が極めて低いという特性を有する。
【００８４】
トランジスタ１１５のゲートには配線１１２より信号Ｓｉｇ２が入力される。
【００８５】
トランジスタ１１５のソース及びドレインの一方はトランジスタ１０３のゲートに電気的に接続される。トランジスタ１１５のソース及びドレインの一方はトランジスタ１０７のドレインに電気的に接続される。トランジスタ１１５のソース及びドレインの一方はトランジスタ１０８のドレインに電気的に接続される。トランジスタ１１５のソース及びドレインの一方はトランジスタ１０６のソース及びドレインの一方に電気的に接続される。
【００８６】
トランジスタ１１５のソース及びドレインの他方はトランジスタ１０２のゲートに電気的に接続される。トランジスタ１１５のソース及びドレインの他方は容量素子１１６の一方の電極に電気的に接続される。
【００８７】
容量素子１１６の一方の電極はトランジスタ１０２のゲートに電気的に接続される。容量素子１１６の一方の電極はトランジスタ１１５のソース及びドレインの他方に電気的に接続される。
【００８８】
容量素子１１６の他方の電極には電圧ＶＳＳ２が印加される。電圧ＶＳＳ２はロー電圧であり、電圧ＶＤＤよりも低い。電圧ＶＳＳ２は基準電位であってもよい。なお、容量素子１１６の他方の電極は、ＶＳＳ２が供給されることができる機能を有する配線とは別の配線、例えば、電圧ＶＤＤや、電圧ＶＳＳ１や、電圧ＧＮＤが供給されることができる機能を有する配線と、電気的に接続されていてもよい。
【００８９】
トランジスタ１１７のチャネルは、トランジスタ１１５と同様に酸化物半導体層を有している。このためトランジスタ１１７はオフ電流、すなわちトランジスタ１１７がオフ状態のときのリーク電流、が極めて低いという特性を有する。
【００９０】
トランジスタ１１７のゲートには配線１１２より信号Ｓｉｇ２が入力される。なお、トランジスタ１１５のゲートも、配線１１２に電気的に接続されている。このように同一の配線と電気的に接続させることにより、配線数を減らすことが出来る。ただし、本発明の一態様はこれに限定されず、配線１１２を２本の別の配線に分けて、トランジスタ１１５のゲートと、トランジスタ１１７のゲートとに、それぞれ電気的に接続させることも可能である。別の配線に電気的に接続させることにより、異なる信号を供給することが可能となり、タイミングの制御の自由度が増える。
【００９１】
トランジスタ１１７のソース及びドレインの一方はトランジスタ１０１のソース及びドレインの他方に電気的に接続される。トランジスタ１１７のソース及びドレインの一方はトランジスタ１０２のドレインに電気的に接続される。トランジスタ１１７のソース及びドレインの一方はトランジスタ１０３のドレインに電気的に接続される。トランジスタ１１７のソース及びドレインの一方はトランジスタ１０８のゲートに電気的に接続される。
【００９２】
トランジスタ１１７のソース及びドレインの他方はトランジスタ１０７のゲートに電気的に接続される。トランジスタ１１７のソース及びドレインの他方は容量素子１１８の一方の電極に電気的に接続される。なおトランジスタ１１５及びトランジスタ１１７はｎチャネル型でもｐチャネル型でもよいが、以下ではｎチャネル型として説明する。
【００９３】
容量素子１１８の他方の電極には電圧ＶＳＳ２が印加される。なお、容量素子１１８の他方の電極は、ＶＳＳ２が供給されることができる機能を有する配線とは別の配線、例えば、電圧ＶＤＤや、電圧ＶＳＳ１や、電圧ＧＮＤが供給されることができる機能を有する配線と、電気的に接続されていてもよい。容量素子１１６の他方の電極と、容量素子１１８の他方の電極とは、同一の配線に電気的に接続された方が、配線の数を低減できるため、望ましい。ただし、これに限定されず、別の配線に電気的に接続されることも可能である。例えば、容量素子１１６の他方の電極は、ＶＳＳ２が供給される配線と電気的に接続され、容量素子１１８の他方の電極は、ＶＤＤが供給される配線と電気的に接続されることも可能である。
【００９４】
半導体装置２００の動作の一例を説明する。図２にタイミングチャートを示す。図２では電圧ＶＳＳ１と電圧ＶＳＳ２は同じ電圧としているが、これに限定されるものではない。
【００９５】
トランジスタ１０１のゲート及びトランジスタ１０６のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１０１及びトランジスタ１０６はオンする。
【００９６】
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
【００９７】
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ハイ信号）が入力される。ノード１３０はハイ状態となる。トランジスタ１０８のゲートにハイ信号が入力され、トランジスタ１０８はオンする。またトランジスタ１１７のソース及びドレインの一方にはハイ信号が入力される。トランジスタ１１７はオンしているから、トランジスタ１０７のゲート及び容量素子１１８の一方の電極にハイ信号が入力される。トランジスタ１０８はｐチャネル型トランジスタであるから、トランジスタ１０８はオフする。ノード１３６はハイ状態となる。
【００９８】
トランジスタ１０６はオンしており、トランジスタ１０６のソース及びドレインの一方に信号Ｓｉｇ４（ロー信号）が入力される。ノード１３１はロー状態となる。トランジスタ１０３のゲートにロー信号が入力され、トランジスタ１０３はオフする。またトランジスタ１１５のソース及びドレインの一方にはロー信号が入力される。トランジスタ１１５はオンしているから、トランジスタ１０２のゲート及び容量素子１１６の一方の電極にロー信号が入力される。トランジスタ１０２はｐチャネル型であるからトランジスタ１０２はオンする。ノード１３５はロー状態となる。
【００９９】
以上により、ノード１３０はハイ状態になり、ノード１３１はロー状態になり、書き込みが終了する。
【０１００】
次にトランジスタ１０１及びトランジスタ１０６は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２はオンし、トランジスタ１０３はオフしているからノード１３０には電圧ＶＤＤが印加され、ハイ状態が保持される。一方、トランジスタ１０８はオンし、トランジスタ１０７はオフしているからノード１３１には電圧ＶＳＳ１が印加され、ロー状態が保持される。
【０１０１】
次にトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフする。トランジスタ１０２のゲートには、ノード１３５のロー信号が印加されるから、トランジスタ１０２はオンのままである。またトランジスタ１０７のゲートには、ノード１３６のハイ信号が印加されるから、トランジスタ１０７はオフのままである。
【０１０２】
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止したとする。ノード１３０及びノード１３１に保持された状態は消失する。このとき少なくともトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフしている。トランジスタ１１５及びトランジスタ１１７のオフ電流は極めて低いから、ノード１３５及びノード１３６に保持されている状態は消失しない。したがってトランジスタ１０２はオンであり、トランジスタ１０７はオフである。
【０１０３】
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。トランジスタ１０２はオンしているから、ノード１３０には電圧ＶＤＤが印加され、ノード１３０はハイ状態となる。
【０１０４】
トランジスタ１０８のゲートにハイ信号が入力され、トランジスタ１０８はオンする。
【０１０５】
ノード１３１には電圧ＶＳＳ１が印加され、ノード１３１はロー状態となる。
【０１０６】
以上により、ノード１３０及びノード１３１の状態が回復する。その後、トランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオンし、ノード１３５はロー状態が維持され、ノード１３６はハイ状態が維持される。
【０１０７】
半導体装置２００は、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が消失しても、その後電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復すると、データを回復することができる。
【０１０８】
なおトランジスタ１０３及びトランジスタ１０８は抵抗素子であってもよい。図５に示す半導体装置２００では、トランジスタ１０３の代わりに抵抗素子１２２を設け、トランジスタ１０８の代わりに抵抗素子１２３を設けている。
【０１０９】
抵抗素子１２２の一方の端子はトランジスタ１０１のソース及びドレインの他方に電気的に接続される。抵抗素子１２２の一方の端子はトランジスタ１０２のドレインに電気的に接続される。抵抗素子１２２の一方の端子はトランジスタ１１７のソース及びドレインの一方に電気的に接続される。抵抗素子１２２の他方の端子には電圧ＶＳＳ１が印加される。
【０１１０】
抵抗素子１２３の一方の端子はトランジスタ１０６のソース及びドレインの一方に電気的に接続される。抵抗素子１２３の一方の端子はトランジスタ１０７のドレインに電気的に接続される。抵抗素子１２３の一方の端子はトランジスタ１１５のソース及びドレインの一方に電気的に接続される。抵抗素子１２３の他方の端子には電圧ＶＳＳ１が印加される。
【０１１１】
図５の半導体装置２００の動作は、図４の半導体装置２００の動作と同様であるから、詳細は省略する。
【０１１２】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【０１１３】
（実施の形態３）
図６に半導体装置２５０を示す。半導体装置２５０は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１０６、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０、トランジスタ１１５、トランジスタ１１７、容量素子１１６、容量素子１１８を有する。トランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１１７のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置２５０は、電源電圧が消失しても、データを回復することができる。なおトランジスタ１０１及びトランジスタ１０６は信号の入力又は出力を制御するスイッチであるから、必要に応じて設ければよい。また容量素子１０５、容量素子１１０、容量素子１１６、容量素子１１８は必要に応じて設ければよい。
【０１１４】
半導体装置２５０は、半導体装置１００（図１）と半導体装置２００（図４）を合わせたような構成となっている。
【０１１５】
トランジスタ１０４のチャネルは酸化物半導体層を有している。このためトランジスタ１０４はオフ電流、すなわちトランジスタ１０４がオフ状態のときのリーク電流、が極めて低いという特性を有する。
【０１１６】
トランジスタ１０４のゲートには配線１２５より信号Ｓｉｇ５が入力される。なお、トランジスタ１０９のゲートも、配線１２５に電気的に接続されている。このように同一の配線と電気的に接続させることにより、配線数を減らすことが出来る。ただし、本発明の一態様はこれに限定されず、配線１２５を２本の別の配線に分けて、トランジスタ１０４のゲートと、トランジスタ１０９のゲートとに、それぞれ電気的に接続させることも可能である。別の配線に電気的に接続させることにより、異なる信号を供給することが可能となり、タイミングの制御の自由度が増える。
【０１１７】
トランジスタ１０４のソース及びドレインの一方はトランジスタ１１５のソース及びドレインの一方に電気的に接続される。トランジスタ１０４のソース及びドレインの一方はトランジスタ１０７のドレインに電気的に接続される。トランジスタ１０４のソース及びドレインの一方はトランジスタ１０８のドレインに電気的に接続される。トランジスタ１０４のソース及びドレインの一方はトランジスタ１０６のソース及びドレインの一方に電気的に接続される。
【０１１８】
トランジスタ１０４のソース及びドレインの他方はトランジスタ１０３のゲートに電気的に接続される。トランジスタ１０４のソース及びドレインの他方は容量素子１０５の一方の電極に電気的に接続される。
【０１１９】
容量素子１０５の一方の電極はトランジスタ１０３のゲートに電気的に接続される。容量素子１０５の一方の電極はトランジスタ１０４のソース及びドレインの他方に電気的に接続される。
【０１２０】
容量素子１０５の他方の電極には電圧ＶＳＳ２が印加される。電圧ＶＳＳ２はロー電圧であり、電圧ＶＤＤよりも低い。電圧ＶＳＳ２は基準電位であってもよい。なお、容量素子１０５の他方の電極は、ＶＳＳ２が供給されることができる機能を有する配線とは別の配線、例えば、電圧ＶＤＤや、電圧ＶＳＳ１や、電圧ＧＮＤが供給されることができる機能を有する配線と、電気的に接続されていてもよい。容量素子１１０の他方の電極、容量素子１１６の他方の電極、容量素子１１８の他方の電極も、同様である。容量素子１０５の他方の電極と、容量素子１１０の他方の電極、容量素子１１６の他方の電極、容量素子１１８の他方の電極とは、同一の配線に電気的に接続された方が、配線の数を低減できるため、望ましい。ただし、これに限定されず、別の配線に電気的に接続されることも可能である。例えば、容量素子１０５の他方の電極は、ＶＳＳ２が供給される配線と電気的に接続され、容量素子１１０の他方の電極、容量素子１１６の他方の電極、容量素子１１８の他方の電極は、ＶＤＤが供給される配線と電気的に接続されることも可能である。
【０１２１】
トランジスタ１１５のチャネルは酸化物半導体層を有している。このためトランジスタ１１５はオフ電流、すなわちトランジスタ１１５がオフ状態のときのリーク電流、が極めて低いという特性を有する。
【０１２２】
トランジスタ１１５のゲートには配線１１２より信号Ｓｉｇ２が入力される。なお、トランジスタ１１７のゲートも、配線１１２に電気的に接続されている。このように同一の配線と電気的に接続させることにより、配線数を減らすことが出来る。ただし、本発明の一態様はこれに限定されず、配線１１２を２本の別の配線に分けて、トランジスタ１１５のゲートと、トランジスタ１１７のゲートとに、それぞれ電気的に接続させることも可能である。別の配線に電気的に接続させることにより、異なる信号を供給することが可能となり、タイミングの制御の自由度が増える。
【０１２３】
トランジスタ１１５のソース及びドレインの一方はトランジスタ１０４のソース及びドレインの一方に電気的に接続される。トランジスタ１１５のソース及びドレインの一方はトランジスタ１０７のドレインに電気的に接続される。トランジスタ１１５のソース及びドレインの一方はトランジスタ１０８のドレインに電気的に接続される。トランジスタ１１５のソース及びドレインの一方はトランジスタ１０６のソース及びドレインの一方に電気的に接続される。
【０１２４】
トランジスタ１１５のソース及びドレインの他方はトランジスタ１０２のゲートに電気的に接続される。トランジスタ１１５のソース及びドレインの他方は容量素子１１６の一方の電極に電気的に接続される。
【０１２５】
容量素子１１６の一方の電極はトランジスタ１０２のゲートに電気的に接続される。容量素子１１６の一方の電極はトランジスタ１１５のソース及びドレインの他方に電気的に接続される。
【０１２６】
容量素子１１６の他方の電極には電圧ＶＳＳ２が印加される。電圧ＶＳＳ２はロー電圧であり、電圧ＶＤＤよりも低い。電圧ＶＳＳ２は基準電位であってもよい。
【０１２７】
トランジスタ１０９のチャネルは、酸化物半導体層を有している。このためトランジスタ１０９はオフ電流、すなわちトランジスタ１０９がオフ状態のときのリーク電流、が極めて低いという特性を有する。
【０１２８】
トランジスタ１０９のゲートには配線１２５より信号Ｓｉｇ５が入力される。
【０１２９】
トランジスタ１０９のソース及びドレインの一方はトランジスタ１０１のソース及びドレインの他方に電気的に接続される。トランジスタ１０９のソース及びドレインの一方はトランジスタ１０２のドレインに電気的に接続される。トランジスタ１０９のソース及びドレインの一方はトランジスタ１０３のドレインに電気的に接続される。トランジスタ１０９のソース及びドレインの一方はトランジスタ１１７のソース及びドレインの一方に電気的に接続される。
【０１３０】
トランジスタ１０９のソース及びドレインの他方はトランジスタ１０８のゲートに電気的に接続される。トランジスタ１０９のソース及びドレインの他方は容量素子１１０の一方の電極に電気的に接続される。
【０１３１】
容量素子１１０の一方の電極はトランジスタ１０８のゲートに電気的に接続される。容量素子１１０の一方の電極はトランジスタ１０９のソース及びドレインの他方に電気的に接続される。
【０１３２】
容量素子１１０の他方の電極には電圧ＶＳＳ２が印加される。
【０１３３】
トランジスタ１１７のチャネルは酸化物半導体層を有している。このためトランジスタ１１７はオフ電流、すなわちトランジスタ１１７がオフ状態のときのリーク電流、が極めて低いという特性を有する。
【０１３４】
トランジスタ１１７のゲートには配線１１２より信号Ｓｉｇ２が入力される。
【０１３５】
トランジスタ１１７のソース及びドレインの一方はトランジスタ１０９のソース及びドレインの一方に電気的に接続される。トランジスタ１１７のソース及びドレインの一方はトランジスタ１０２のドレインに電気的に接続される。トランジスタ１１７のソース及びドレインの一方はトランジスタ１０３のドレインに電気的に接続される。トランジスタ１１７のソース及びドレインの一方はトランジスタ１０１のソース及びドレインの他方に電気的に接続される。
【０１３６】
トランジスタ１１７のソース及びドレインの他方はトランジスタ１０７のゲートに電気的に接続される。トランジスタ１１７のソース及びドレインの他方は容量素子１１８の一方の電極に電気的に接続される。
【０１３７】
容量素子１１８の一方の電極はトランジスタ１０７のゲートに電気的に接続される。容量素子１１８の一方の電極はトランジスタ１１７のソース及びドレインの他方に電気的に接続される。
【０１３８】
容量素子１１８の他方の電極には電圧ＶＳＳ２が印加される。電圧ＶＳＳ２はロー電圧であり、電圧ＶＤＤよりも低い。電圧ＶＳＳ２は基準電位であってもよい。
【０１３９】
半導体装置２５０の動作の一例を説明する。図７にタイミングチャートを示す。図７では信号Ｓｉｇ２と信号Ｓｉｇ５は同じ信号にしているが、これに限定されるものではない。電圧ＶＳＳ１と電圧ＶＳＳ２は同じ電圧としているが、これに限定されるものではない。
【０１４０】
トランジスタ１０１のゲート及びトランジスタ１０６のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１０１及びトランジスタ１０６はオンする。
【０１４１】
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
【０１４２】
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ５（ハイ信号）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
【０１４３】
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ハイ信号）が入力される。ノード１３０はハイ状態となる。トランジスタ１１７はオンしているから、トランジスタ１０７のゲート及び容量素子１１８の一方の電極にハイ信号が入力される。しかしトランジスタ１０７はｐチャネル型であるからトランジスタ１０７はオフする。ノード１３６はハイ状態となる。
【０１４４】
またトランジスタ１０９はオンしているから、トランジスタ１０８のゲート及び容量素子１１０の一方の電極にハイ信号が入力される。トランジスタ１０８はオンする。ノード１３３はハイ状態となる。
【０１４５】
トランジスタ１０６はオンしており、トランジスタ１０６のソース及びドレインの一方に信号Ｓｉｇ４（ロー信号）が入力される。ノード１３１はロー状態となる。トランジスタ１１５はオンしているから、トランジスタ１０２のゲート及び容量素子１１６の一方の電極にロー信号が入力される。トランジスタ１０２はｐチャネル型であるからトランジスタ１０２はオンする。
【０１４６】
またトランジスタ１０４はオンしているから、トランジスタ１０３のゲート及び容量素子１０５の一方の電極にロー信号が入力される。トランジスタ１０３はｎチャネル型であるからトランジスタ１０３はオフする。ノード１３２はロー状態となる。
【０１４７】
以上により、ノード１３０はハイ状態になり、ノード１３１はロー状態になり、書き込みが終了する。
【０１４８】
次にトランジスタ１０１及びトランジスタ１０６は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２はオンし、トランジスタ１０３はオフしているからノード１３０には電圧ＶＤＤが印加され、ハイ状態が保持される。一方、トランジスタ１０８はオンし、トランジスタ１０７はオフしているからノード１３１には電圧ＶＳＳ１が印加され、ロー状態が保持される。
【０１４９】
次にトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ５によりオフする。トランジスタ１０３のゲートには、ノード１３２のロー信号が印加されるから、トランジスタ１０３はオフのままである。またトランジスタ１０８のゲートには、ノード１３３のハイ信号が印加されるから、トランジスタ１０８はオンのままである。
【０１５０】
またトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフする。トランジスタ１０２のゲートには、ノード１３５のロー信号が印加されるから、トランジスタ１０２はオンのままである。またトランジスタ１０７のゲートには、ノード１３６のハイ信号が印加されるから、トランジスタ１０７はオフのままである。
【０１５１】
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止したとする。ノード１３０及びノード１３１に保持された状態は消失する。このときトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ５によりオフしている。トランジスタ１０４及びトランジスタ１０９のオフ電流は極めて低いから、ノード１３２及びノード１３３に保持されている状態は消失しない。したがってトランジスタ１０３はオフであり、トランジスタ１０８はオンである。
【０１５２】
またこのときトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフしている。トランジスタ１１５及びトランジスタ１１７のオフ電流は極めて低いから、ノード１３５及びノード１３６に保持されている状態は消失しない。したがってトランジスタ１０２はオンであり、トランジスタ１０７はオフである。
【０１５３】
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。トランジスタ１０２はオンし、トランジスタ１０３はオフしているから、ノード１３０には電圧ＶＤＤが印加され、ノード１３０はハイ状態となる。またトランジスタ１０８はオンし、トランジスタ１０７はオフしているから、ノード１３１には電圧ＶＳＳ１が印加され、ノード１３１はロー状態となる。
【０１５４】
以上により、ノード１３０及びノード１３１の状態が回復する。その後、トランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ５によりオンし、ノード１３３はハイ状態が維持され、ノード１３２はロー状態が維持される。トランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオンし、ノード１３５はロー状態が維持され、ノード１３６はハイ状態が維持される。
【０１５５】
半導体装置２５０は、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が消失してもデータを回復することができる。
【０１５６】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【０１５７】
（実施の形態４）
図８に半導体装置１５０を示す。半導体装置１５０は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０、液晶素子１４０、容量素子１４１を有する。半導体装置１５０は液晶表示装置である。トランジスタ１０４、トランジスタ１０９のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置１５０は、電源電圧が消失しても、液晶素子１４０の状態を回復することができる。なお容量素子１０５及び容量素子１１０は必要に応じて設ければよい。
【０１５８】
半導体装置１５０は、半導体装置１００（図１）と、トランジスタ１０６が設けられていない点、液晶素子１４０及び容量素子１４１が設けられている点、で異なる。また半導体装置１５０では、容量素子１０５の他方の電極、容量素子１１０の他方の電極、トランジスタ１０３のソース、トランジスタ１０８のソース、に電圧ＶＳＳが印加されている。電圧ＶＳＳはロー電圧であり、電圧ＶＤＤよりも低い。電圧ＶＳＳは基準電位であってもよい。
【０１５９】
液晶素子１４０の一方の電極はトランジスタ１０２のゲートに電気的に接続される。液晶素子１４０の一方の電極はトランジスタ１０４のソース及びドレインの一方に電気的に接続される。液晶素子１４０の一方の電極はトランジスタ１０７のドレインに電気的に接続される。液晶素子１４０の一方の電極はトランジスタ１０８のドレインに電気的に接続される。液晶素子１４０の一方の電極は容量素子１４１の一方の電極に電気的に接続される。
【０１６０】
液晶素子１４０の他方の電極は基準電位（ＧＮＤ）が供給される配線に電気的に接続される。このとき、電圧ＶＤＤと電圧ＶＳＳとの中間付近の電圧をＧＮＤとすることにより、液晶素子１４０に、正の信号と負の信号とを供給することが可能となる。これにより、液晶素子１４０の反転駆動を行うことが出来る。
【０１６１】
容量素子１４１の一方の電極はトランジスタ１０２のゲートに電気的に接続される。容量素子１４１の一方の電極はトランジスタ１０４のソース及びドレインの一方に電気的に接続される。容量素子１４１の一方の電極はトランジスタ１０７のドレインに電気的に接続される。容量素子１４１の一方の電極はトランジスタ１０８のドレインに電気的に接続される。容量素子１４１の一方の電極は液晶素子１４０の一方の電極に電気的に接続される。
【０１６２】
容量素子１４１の他方の電極は基準電位（ＧＮＤ）が供給される配線に電気的に接続される。
【０１６３】
半導体装置１５０の動作の一例を説明する。図９にタイミングチャートを示す。
【０１６４】
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１０１はオンする。
【０１６５】
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
【０１６６】
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ロー信号）が入力される。ノード１３０はロー状態となる。トランジスタ１０７のゲートにロー信号が入力され、トランジスタ１０７はオンする。またトランジスタ１０９はオンしているから、トランジスタ１０８のゲート及び容量素子１１０の一方の電極にロー信号が入力される。トランジスタ１０８はオフする。ノード１３１はハイ状態となる。
【０１６７】
液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が印加される。また容量素子１４１の一方の電極にもハイ信号が入力され、容量素子１４１には電荷が蓄積される。
【０１６８】
トランジスタ１０２のゲートにはハイ信号が印加され、トランジスタ１０２はオフする。またトランジスタ１０４はオンしているから、トランジスタ１０３のゲート及び容量素子１０５の一方の電極にハイ信号が印加され、トランジスタ１０３はオンする。ノード１３０はロー状態となる。
【０１６９】
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２はオフし、トランジスタ１０３はオンしているからノード１３０には電圧ＶＳＳが印加され、ロー状態が保持される。一方、トランジスタ１０７はオンし、トランジスタ１０８はオフしているからノード１３１には電圧ＶＤＤが印加され、ハイ状態が保持される。
【０１７０】
次にトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフする。トランジスタ１０３のゲートにはハイ信号が印加されるから、トランジスタ１０３はオンのままである。またトランジスタ１０８のゲートにはロー信号が印加されるから、トランジスタ１０８はオフのままである。
【０１７１】
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳが一時的に低下または停止したとする。ノード１３０及びノード１３１に保持された状態は消失する。このとき少なくともトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフしている。トランジスタ１０４及びトランジスタ１０９のオフ電流は極めて低いから、トランジスタ１０３はオンし続け、トランジスタ１０８はオフし続ける。
【０１７２】
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳが回復したとする。トランジスタ１０３はオンしているから、ノード１３０には電圧ＶＳＳが印加され、ノード１３０はロー状態となる。
【０１７３】
トランジスタ１０７のゲートにロー信号が入力され、トランジスタ１０７はオンする。
【０１７４】
ノード１３１には電圧ＶＤＤが印加され、ノード１３１はハイ状態となる。液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が印加される。
【０１７５】
以上により、液晶素子１４０の状態が回復する。
【０１７６】
半導体装置１５０は、電圧ＶＤＤ、電圧ＶＳＳが消失してもデータを回復することができる。
【０１７７】
なおトランジスタ１０２及びトランジスタ１０７は抵抗素子であってもよい。図１０に示す半導体装置１５０では、トランジスタ１０２の代わりに抵抗素子１２０を設け、トランジスタ１０７の代わりに抵抗素子１２１を設けている。
【０１７８】
図１１に半導体装置１５５を示す。半導体装置１５５は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０、トランジスタ１４２、ＥＬ素子１４３、容量素子１４１を有する。半導体装置１５５はＥＬ表示装置である。ＥＬ素子１４３には配線１４４から電流が供給される。なお、トランジスタ１４２を配線１４４ではなく、電圧ＶＤＤを供給することができる機能を有する配線と電気的に接続させてもよい。同様に、ＥＬ素子１４３を電圧ＧＮＤを供給することができる機能を有する配線ではなく、電圧ＶＳＳを供給することができる機能を有する配線と電気的に接続させてもよい。
【０１７９】
半導体装置１５５の動作は半導体装置１５０の動作と同様である。ノード１３１がハイ状態になると、トランジスタ１４２のゲート及び容量素子１４１の一方の電極にハイ信号が入力される。トランジスタ１４２はオンし、ＥＬ素子１４３に配線１４４から電流が供給され、ＥＬ発光が生じる。
【０１８０】
半導体装置１５５は、電圧ＶＤＤ、電圧ＶＳＳが消失し、その後電圧ＶＤＤ及び電圧ＶＳＳが回復すると、ノード１３１がハイ状態となる。ＥＬ素子１４３の状態は回復する。
【０１８１】
なおトランジスタ１０２及びトランジスタ１０７は抵抗素子であってもよい。図１２に示す半導体装置１５５では、トランジスタ１０２の代わりに抵抗素子１２０を設け、トランジスタ１０７の代わりに抵抗素子１２１を設けている。
【０１８２】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【０１８３】
（実施の形態５）
図１３に半導体装置２６０を示す。半導体装置２６０は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１１５、容量素子１１６、トランジスタ１０７、トランジスタ１０８、トランジスタ１１７、容量素子１１８、液晶素子１４０、容量素子１４１を有する。半導体装置２６０は液晶表示装置である。トランジスタ１１５、トランジスタ１１７のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置２６０は、電源電圧が消失しても、液晶素子１４０の状態を回復することができる。なお容量素子１１６及び容量素子１１８は必要に応じて設ければよい。
【０１８４】
半導体装置２６０は、半導体装置１５０（図８）と、トランジスタ１０４、容量素子１０５、トランジスタ１０９、容量素子１１０が設けられていない点、トランジスタ１１５、容量素子１１６、トランジスタ１１７、容量素子１１８が設けられている点、で異なる。
【０１８５】
半導体装置２６０の動作の一例を説明する。図９にタイミングチャートを示す。
【０１８６】
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１０１はオンする。
【０１８７】
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
【０１８８】
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ロー信号）が入力される。ノード１３０はロー状態となる。トランジスタ１１７はオンしているから、トランジスタ１０７のゲートにロー信号が入力され、トランジスタ１０７はオンする。またトランジスタ１０８のゲート及び容量素子１１０の一方の電極にロー信号が入力される。トランジスタ１０８はオフする。ノード１３１はハイ状態となる。
【０１８９】
液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が印加される。また容量素子１４１の一方の電極にもハイ信号が入力され、容量素子１４１には電荷が蓄積される。
【０１９０】
トランジスタ１１５はオンしているから、トランジスタ１０２のゲートにはハイ信号が印加され、トランジスタ１０２はオフする。またトランジスタ１０３のゲート及び容量素子１０５の一方の電極にハイ信号が印加され、トランジスタ１０３はオンする。ノード１３０はロー状態となる。
【０１９１】
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２はオフし、トランジスタ１０３はオンしているからノード１３０には電圧ＶＳＳが印加され、ロー状態が保持される。一方、トランジスタ１０７はオンし、トランジスタ１０８はオフしているからノード１３１には電圧ＶＤＤが印加され、ハイ状態が保持される。
【０１９２】
次にトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフする。トランジスタ１０２のゲートにはハイ信号が印加されるから、トランジスタ１０２はオフのままである。またトランジスタ１０７のゲートにはロー信号が印加されるから、トランジスタ１０７はオンのままである。
【０１９３】
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳが一時的に低下または停止したとする。ノード１３０及びノード１３１に保持された状態は消失する。このとき少なくともトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフしている。トランジスタ１１５及びトランジスタ１１７のオフ電流は極めて低いから、トランジスタ１０２はオフし続け、トランジスタ１０７はオンし続ける。
【０１９４】
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳが回復したとする。トランジスタ１０７はオンしているから、ノード１３１には電圧ＶＤＤが印加され、ノード１３１はハイ状態となる。液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が印加される。
【０１９５】
以上により、液晶素子１４０の状態が回復する。
【０１９６】
なおトランジスタ１０３及びトランジスタ１０８は抵抗素子であってもよい。図１４に示す半導体装置２６２では、トランジスタ１０３の代わりに抵抗素子１２２を設け、トランジスタ１０８の代わりに抵抗素子１２３を設けている。
【０１９７】
図１５に半導体装置２６５を示す。半導体装置２６５は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１１５、容量素子１１６、トランジスタ１０７、トランジスタ１０８、トランジスタ１１７、容量素子１１８、トランジスタ１４２、ＥＬ素子１４３、容量素子１４１を有する。半導体装置２６５はＥＬ表示装置である。ＥＬ素子１４３には配線１４４から電流が供給される。なお、トランジスタ１４２を配線１４４ではなく、電圧ＶＤＤを供給することができる機能を有する配線と電気的に接続させてもよい。同様に、ＥＬ素子１４３を電圧ＧＮＤを供給することができる機能を有する配線ではなく、電圧ＶＳＳを供給することができる機能を有する配線と電気的に接続させてもよい。
【０１９８】
半導体装置２６５の動作は半導体装置２６０、半導体装置１５５の動作と同様であり、詳細は省略する。
【０１９９】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【０２００】
（実施の形態６）
図１６に半導体装置２７０を示す。半導体装置２７０は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０、トランジスタ１１５、容量素子１１６、トランジスタ１１７、容量素子１１８、液晶素子１４０、容量素子１４１を有する。半導体装置２７０は液晶表示装置である。トランジスタ１０４、トランジスタ１０９、トランジスタ１１５、トランジスタ１１７のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置２７０は、電源電圧が消失しても、液晶素子１４０の状態を回復することができる。なお容量素子１０５、容量素子１１０、容量素子１１６、容量素子１１８は必要に応じて設ければよい。
【０２０１】
半導体装置２７０は、半導体装置１５０（図８）と半導体装置２６０（図１３）を合わせたような構成となっている。
【０２０２】
半導体装置２７０の動作の一例を説明する。図９にタイミングチャートを示す。
【０２０３】
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１０１はオンする。
【０２０４】
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
【０２０５】
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
【０２０６】
トランジスタ１０１のソース及びドレインの一方に信号Ｓｉｇ３（ロー信号）が入力される。ノード１３０はロー状態となる。トランジスタ１１７はオンしているから、トランジスタ１０７のゲートにロー信号が入力され、トランジスタ１０７はオンする。またトランジスタ１０９はオンしているから、トランジスタ１０８のゲート及び容量素子１１０の一方の電極にロー信号が入力される。トランジスタ１０８はオフする。ノード１３１はハイ状態となる。
【０２０７】
液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が印加される。また容量素子１４１の一方の電極にもハイ信号が入力され、容量素子１４１には電荷が蓄積される。
【０２０８】
トランジスタ１１５はオンしているから、トランジスタ１０２のゲートにはハイ信号が印加され、トランジスタ１０２はオフする。またトランジスタ１０４はオンしているから、トランジスタ１０３のゲート及び容量素子１０５の一方の電極にハイ信号が印加され、トランジスタ１０３はオンする。ノード１３０はロー状態となる。
【０２０９】
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２はオフし、トランジスタ１０３はオンしているからノード１３０には電圧ＶＳＳが印加され、ロー状態が保持される。一方、トランジスタ１０７はオンし、トランジスタ１０８はオフしているからノード１３１には電圧ＶＤＤが印加され、ハイ状態が保持される。
【０２１０】
次にトランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフする。トランジスタ１０２のゲートにはロー信号が印加されるから、トランジスタ１０２はオフのままである。トランジスタ１０３のゲートにはハイ信号が印加されるから、トランジスタ１０３はオンのままである。またトランジスタ１０７のゲートにはロー信号が印加されるから、トランジスタ１０７はオンのままである。トランジスタ１０８のゲートにはロー信号が印加されるから、トランジスタ１０８はオフのままである。
【０２１１】
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳが一時的に低下または停止したとする。ノード１３０及びノード１３１に保持された状態は消失する。このときトランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフしている。トランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１１７のオフ電流は極めて低いから、トランジスタ１０２及びトランジスタ１０８はオフし続け、トランジスタ１０３及びトランジスタ１０７はオンし続ける。
【０２１２】
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳが回復したとする。トランジスタ１０７はオンしているから、ノード１３１には電圧ＶＤＤが印加され、ノード１３１はハイ状態となる。液晶素子１４０の一方の電極にはハイ信号が入力され、液晶素子１４０に電圧が印加される。
【０２１３】
以上により、液晶素子１４０の状態が回復する。
【０２１４】
図１７に半導体装置２７５を示す。半導体装置２７５は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１１５、容量素子１１６、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０、トランジスタ１１７、容量素子１１８、トランジスタ１４２、ＥＬ素子１４３、容量素子１４１を有する。半導体装置２７５はＥＬ表示装置である。ＥＬ素子１４３には配線１４４から電流が供給される。なお、トランジスタ１４２を配線１４４ではなく、電圧ＶＤＤを供給することができる機能を有する配線と電気的に接続させてもよい。同様に、ＥＬ素子１４３を電圧ＧＮＤを供給することができる機能を有する配線ではなく、電圧ＶＳＳを供給することができる機能を有する配線と電気的に接続させてもよい。
【０２１５】
半導体装置２７５の動作は半導体装置２７０、半導体装置１５５の動作と同様であり、詳細は省略する。
【０２１６】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【０２１７】
（実施の形態７）
図１８に半導体装置３７０を示す。半導体装置３７０は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０を有する。半導体装置３７０はレジスタとして機能することができる。トランジスタ１０４、トランジスタ１０９のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置３７０は、電源電圧が消失しても、出力（ＯＵＴ）の状態を回復することができる。なお容量素子１０５及び容量素子１１０は必要に応じて設ければよい。
【０２１８】
半導体装置３７０は、半導体装置１００（図１）と、トランジスタ１０６が設けられていない点で異なる。
【０２１９】
半導体装置３７０の動作の一例を説明する。図１９にタイミングチャートを示す。
【０２２０】
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１０１はオンする。
【０２２１】
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
【０２２２】
トランジスタ１０１のソース及びドレインの一方に信号ＩＮ（ハイ信号）が入力される。ノード１３０はハイ状態となる。トランジスタ１０７のゲートにハイ信号が入力され、トランジスタ１０７はオフする。またトランジスタ１０９はオンしているから、トランジスタ１０８のゲート及び容量素子１１０の一方の電極にハイ信号が入力される。トランジスタ１０８はオンする。出力（ＯＵＴ）はロー状態となる。
【０２２３】
トランジスタ１０２のゲートにはロー信号が印加され、トランジスタ１０２はオンする。またトランジスタ１０４はオンしているから、トランジスタ１０３のゲート及び容量素子１０５の一方の電極にロー信号が印加され、トランジスタ１０３はオフする。ノード１３０はハイ状態となる。
【０２２４】
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２はオンし、トランジスタ１０３はオフしているからノード１３０には電圧ＶＤＤが印加され、ハイ状態が保持される。一方、トランジスタ１０７はオフし、トランジスタ１０８はオンしているから出力（ＯＵＴ）には電圧ＶＳＳ１が印加され、ロー状態が保持される。
【０２２５】
次にトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフする。トランジスタ１０３のゲートにはロー信号が印加されるから、トランジスタ１０３はオフのままである。またトランジスタ１０８のゲートにはハイ信号が印加されるから、トランジスタ１０８はオンのままである。
【０２２６】
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止したとする。ノード１３０及び出力（ＯＵＴ）に保持された状態は消失する。このとき少なくともトランジスタ１０４及びトランジスタ１０９は信号Ｓｉｇ２によりオフしている。トランジスタ１０４及びトランジスタ１０９のオフ電流は極めて低いから、トランジスタ１０３はオフし続け、トランジスタ１０８はオンし続ける。
【０２２７】
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。トランジスタ１０８はオンしているから、出力（ＯＵＴ）には電圧ＶＳＳ１が印加され、出力（ＯＵＴ）はロー状態となる。
【０２２８】
トランジスタ１０２のゲートにロー信号が入力され、トランジスタ１０２はオンする。
【０２２９】
ノード１３０には電圧ＶＤＤが印加され、ノード１３０はハイ状態となる。
【０２３０】
以上により、半導体装置３７０の状態が回復する。
【０２３１】
半導体装置３７０は、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が消失してもデータを回復することができる。
【０２３２】
なおトランジスタ１０２及びトランジスタ１０７は抵抗素子であってもよい。図２０に示す半導体装置３７０では、トランジスタ１０２の代わりに抵抗素子１２０を設け、トランジスタ１０７の代わりに抵抗素子１２１を設けている。
【０２３３】
図２０の半導体装置３７０の動作は、図１８の半導体装置３７０の動作と同様であるから、詳細は省略する。
【０２３４】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【０２３５】
（実施の形態８）
図２１に半導体装置３７４を示す。半導体装置３７４は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１１５、容量素子１１６、トランジスタ１０７、トランジスタ１０８、トランジスタ１１７、容量素子１１８を有する。半導体装置３７４はレジスタとして機能することができる。トランジスタ１１５、トランジスタ１１７のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置３７４は、電源電圧が消失しても、出力（ＯＵＴ）の状態を回復することができる。なお容量素子１１６及び容量素子１１８は必要に応じて設ければよい。
【０２３６】
半導体装置３７４は、半導体装置２００（図４）と、トランジスタ１０６が設けられていない点で異なる。
【０２３７】
半導体装置３７４の動作の一例を説明する。図１９にタイミングチャートを示す。
【０２３８】
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１０１はオンする。
【０２３９】
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
【０２４０】
トランジスタ１０１のソース及びドレインの一方に信号ＩＮ（ハイ信号）が入力される。ノード１３０はハイ状態となる。トランジスタ１１７はオンしているから、トランジスタ１０７のゲートにハイ信号が入力され、トランジスタ１０７はオフする。またトランジスタ１０８のゲート及び容量素子１１８の一方の電極にハイ信号が入力される。トランジスタ１０８はオンする。出力（ＯＵＴ）はロー状態となる。
【０２４１】
トランジスタ１１５はオンしているから、トランジスタ１０２のゲートにはロー信号が印加され、トランジスタ１０２はオンする。またトランジスタ１０３のゲート及び容量素子１１６の一方の電極にロー信号が印加され、トランジスタ１０３はオフする。ノード１３０はハイ状態となる。
【０２４２】
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２はオンし、トランジスタ１０３はオフしているからノード１３０には電圧ＶＤＤが印加され、ハイ状態が保持される。一方、トランジスタ１０７はオフし、トランジスタ１０８はオンしているから出力（ＯＵＴ）には電圧ＶＳＳ１が印加され、ロー状態が保持される。
【０２４３】
次にトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフする。トランジスタ１０２のゲートにはロー信号が印加されるから、トランジスタ１０２はオンのままである。またトランジスタ１０７のゲートにはハイ信号が印加されるから、トランジスタ１０７はオフのままである。
【０２４４】
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止したとする。ノード１３０及び出力（ＯＵＴ）に保持された状態は消失する。このとき少なくともトランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフしている。トランジスタ１１５及びトランジスタ１１７のオフ電流は極めて低いから、トランジスタ１０２はオンし続け、トランジスタ１０７はオフし続ける。
【０２４５】
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。トランジスタ１０２はオンしているから、ノード１３０には電圧ＶＤＤが印加され、ノード１３０はハイ状態となる。トランジスタ１０８のゲートにはハイ信号が入力され、出力（ＯＵＴ）はロー状態となる。
【０２４６】
以上により、出力の状態が回復する。
【０２４７】
なおトランジスタ１０３及びトランジスタ１０８は抵抗素子であってもよい。図２２に示す半導体装置３７５では、トランジスタ１０３の代わりに抵抗素子１２２を設け、トランジスタ１０８の代わりに抵抗素子１２３を設けている。
【０２４８】
半導体装置３７５の動作は、半導体装置３７４の動作と同様であるから、詳細は省略する。
【０２４９】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【０２５０】
（実施の形態９）
図２３に半導体装置３７６を示す。半導体装置３７６は、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４、容量素子１０５、トランジスタ１０７、トランジスタ１０８、トランジスタ１０９、容量素子１１０、トランジスタ１１５、容量素子１１６、トランジスタ１１７、容量素子１１８を有する。半導体装置３７６はレジスタとして機能することができる。トランジスタ１０４、トランジスタ１０９、トランジスタ１１５、トランジスタ１１７のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置３７６は、電源電圧が消失しても、出力の状態を回復することができる。なお容量素子１０５、容量素子１１０、容量素子１１６、容量素子１１８は必要に応じて設ければよい。
【０２５１】
半導体装置３７６は、半導体装置２５０（図６）と、トランジスタ１０６が設けられていない点で異なる。またトランジスタ１０４のゲート及びトランジスタ１０９のゲートには信号Ｓｉｇ２が入力される。
【０２５２】
半導体装置３７６の動作の一例を説明する。図１９にタイミングチャートを示す。
【０２５３】
トランジスタ１０１のゲートに信号Ｓｉｇ１（ハイ信号）が入力される。トランジスタ１０１はオンする。
【０２５４】
トランジスタ１１５のゲート及びトランジスタ１１７のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１１５及びトランジスタ１１７はオンする。
【０２５５】
トランジスタ１０４のゲート及びトランジスタ１０９のゲートに信号Ｓｉｇ２（ハイ信号）が入力される。トランジスタ１０４及びトランジスタ１０９はオンする。
【０２５６】
トランジスタ１０１のソース及びドレインの一方に信号ＩＮ（ハイ信号）が入力される。ノード１３０はハイ状態となる。トランジスタ１１７はオンしているから、トランジスタ１０７のゲートにハイ信号が入力され、トランジスタ１０７はオフする。またトランジスタ１０９はオンしているから、トランジスタ１０８のゲートにハイ信号が入力される。トランジスタ１０８はオンする。出力はロー状態となる。
【０２５７】
トランジスタ１１５はオンしているから、トランジスタ１０２のゲートにはロー信号が印加され、トランジスタ１０２はオンする。またトランジスタ１０４はオンしているから、トランジスタ１０３のゲートにロー信号が印加され、トランジスタ１０３はオフする。ノード１３０はハイ状態となる。
【０２５８】
次にトランジスタ１０１は信号Ｓｉｇ１によりオフする。このときトランジスタ１０２はオンし、トランジスタ１０３はオフしているからノード１３０には電圧ＶＤＤが印加され、ハイ状態が保持される。一方、トランジスタ１０７はオフし、トランジスタ１０８はオンしているから出力には電圧ＶＳＳ１が印加され、ロー状態が保持される。
【０２５９】
次にトランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフする。トランジスタ１０２のゲートにはロー信号が印加されるから、トランジスタ１０２はオンのままである。トランジスタ１０３のゲートにはロー信号が印加されるから、トランジスタ１０３はオフのままである。またトランジスタ１０７のゲートにはハイ信号が印加されるから、トランジスタ１０７はオフのままである。トランジスタ１０８のゲートにはハイ信号が印加されるから、トランジスタ１０８はオンのままである。
【０２６０】
時間ｔ１において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止したとする。ノード１３０及び出力に保持された状態は消失する。このときトランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１１７は信号Ｓｉｇ２によりオフしている。トランジスタ１０４、トランジスタ１０９、トランジスタ１１５及びトランジスタ１１７のオフ電流は極めて低いから、トランジスタ１０２及びトランジスタ１０８はオンし続け、トランジスタ１０３及びトランジスタ１０７はオフし続ける。
【０２６１】
次に時間ｔ２において、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復したとする。トランジスタ１０８はオンしているから、出力には電圧ＶＳＳ１が印加され、出力はロー状態となる。
【０２６２】
以上により、出力の状態が回復する。
【０２６３】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【０２６４】
（実施の形態１０）
図２４に半導体装置３８０を示す。半導体装置３８０はシフトレジスタである。図２４では、半導体装置３８０は半導体装置３７０−３７３を有するが、半導体装置３８０は少なくとも半導体装置３７０−３７１を有する。半導体装置３７０は図１８に示した半導体装置である。半導体装置３７１−３７３は半導体装置３７０と同じ構成を有する。半導体装置３８０は半導体装置３７０が直列接続された構成である。ただし半導体装置３７０に限定されず、半導体装置３７４、半導体装置３７５又は半導体装置３７６が直列接続された構成であってもよい。
【０２６５】
半導体装置３７０には信号ＩＮ及び信号Ｓｉｇ１が入力され、信号ＯＵＴ１が出力される。半導体装置３７１には信号ＯＵＴ１及び信号Ｓｉｇ３が入力され、信号ＯＵＴ２が出力される。半導体装置３７２には信号ＯＵＴ２及び信号Ｓｉｇ１が入力され、信号ＯＵＴ３が出力される。半導体装置３７３には信号ＯＵＴ３及び信号Ｓｉｇ３が入力され、信号ＯＵＴ４が出力される。
【０２６６】
図２５に半導体装置３７０及び半導体装置３７１を示し、図２６に半導体装置３７２及び半導体装置３７３を示す。半導体装置３７１−３７３は半導体装置３７０と同じ構成を有している。
【０２６７】
半導体装置３７１は、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３、トランジスタ２０４、容量素子２０５、トランジスタ２０７、トランジスタ２０８、トランジスタ２０９、容量素子２１０を有する。トランジスタ２０４、トランジスタ２０９のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置３７１は、電源電圧が消失しても、出力の状態を回復することができる。なお容量素子２０５、容量素子２１０は必要に応じて設ければよい。
【０２６８】
トランジスタ２０４のゲート、トランジスタ２０９のゲートは配線１１２に電気的に接続される。トランジスタ２０４のゲート、トランジスタ２０９のゲートには信号Ｓｉｇ２が入力される。
【０２６９】
半導体装置３７２は、トランジスタ３０１、トランジスタ３０２、トランジスタ３０３、トランジスタ３０４、容量素子３０５、トランジスタ３０７、トランジスタ３０８、トランジスタ３０９、容量素子３１０を有する。トランジスタ３０４、トランジスタ３０９のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置３７２は、電源電圧が消失しても、出力の状態を回復することができる。なお容量素子３０５、容量素子３１０は必要に応じて設ければよい。
【０２７０】
トランジスタ３０４のゲート、トランジスタ３０９のゲートは配線１１２に電気的に接続される。トランジスタ３０４のゲート、トランジスタ３０９のゲートには信号Ｓｉｇ２が入力される。
【０２７１】
半導体装置３７３は、トランジスタ４０１、トランジスタ４０２、トランジスタ４０３、トランジスタ４０４、容量素子４０５、トランジスタ４０７、トランジスタ４０８、トランジスタ４０９、容量素子４１０を有する。トランジスタ４０４、トランジスタ４０９のチャネルが形成される領域は酸化物半導体層を有している。これにより半導体装置３７３は、電源電圧が消失しても、出力の状態を回復することができる。なお容量素子４０５、容量素子４１０は必要に応じて設ければよい。
【０２７２】
トランジスタ４０４のゲート、トランジスタ４０９のゲートは配線１１２に電気的に接続される。トランジスタ４０４のゲート、トランジスタ４０９のゲートには信号Ｓｉｇ２が入力される。
【０２７３】
半導体装置３８０の動作の一例を説明する。図２７にタイミングチャートを示す。
【０２７４】
まず半導体装置３７０の動作を説明する。時刻ｔ０において、信号ＩＮがローからハイへ立ち上がる。
【０２７５】
時刻ｔ１において、信号Ｓｉｇ１がローからハイへ立ち上がる。トランジスタ１０１はオンする。
【０２７６】
時刻ｔ１において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ１０４及びトランジスタ１０９はオンする。
【０２７７】
トランジスタ１０８はオンして、信号ＯＵＴ１（ロー）が出力される。
【０２７８】
時刻ｔ２において、信号Ｓｉｇ１がハイからローへ立ち下がる。トランジスタ１０１はオフする。しかしトランジスタ１０２はオンしているから、ノード１３０のハイ状態は保持される。またトランジスタ１０８はオンしているから信号ＯＵＴ１（ロー）が出力される。
【０２７９】
時刻ｔ２とｔ３の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ１０４及びトランジスタ１０９はオフする。しかしトランジスタ１０９のオフ電流は極めて低いから、トランジスタ１０８はオンし続け、信号ＯＵＴ１（ロー）が出力される。なお信号Ｓｉｇ２は、信号Ｓｉｇ１と同様に、時刻ｔ２において、ハイからローへ立ち下がってもよい。その場合でもトランジスタ１０９のオフ電流は極めて低いから、トランジスタ１０８はオンし続け、信号ＯＵＴ１（ロー）が出力される。または信号Ｓｉｇ２はハイのままでもよい。
【０２８０】
後述するように、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止した場合、信号Ｓｉｇ２はローとなる。その他の場合、信号Ｓｉｇ２はハイのままでもよい。
【０２８１】
時刻ｔ３において、信号ＩＮがハイからローへ立ち下がる。トランジスタ１０１はオフしているから、信号ＯＵＴ１（ロー）は変わらない。
【０２８２】
時刻ｔ５において、信号Ｓｉｇ１がローからハイへ立ち上がる。トランジスタ１０１はオンする。
【０２８３】
時刻ｔ５において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ１０４及びトランジスタ１０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
【０２８４】
トランジスタ１０７はオンして、信号ＯＵＴ１（ハイ）が出力される。
【０２８５】
時刻ｔ６において、信号Ｓｉｇ１がハイからローへ立ち下がる。トランジスタ１０１はオフする。しかしトランジスタ１０３はオンしているから、ノード１３０のロー状態は保持される。またトランジスタ１０７はオンしているから信号ＯＵＴ１（ハイ）が出力される。
【０２８６】
時刻ｔ６とｔ７の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ１０４及びトランジスタ１０９はオフする。トランジスタ１０７はオンし続け、信号ＯＵＴ１（ハイ）が出力される。なお信号Ｓｉｇ２はハイのままでもよい。
【０２８７】
以下、時刻ｔ７−ｔ１１は同様に動作する。
【０２８８】
次に半導体装置３７１の動作を説明する。時刻ｔ３において、信号Ｓｉｇ３がローからハイへ立ち上がる。トランジスタ２０１はオンする。
【０２８９】
時刻ｔ３において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ２０４及びトランジスタ２０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
【０２９０】
トランジスタ２０７はオンして、信号ＯＵＴ２（ハイ）が出力される。
【０２９１】
時刻ｔ４において、信号Ｓｉｇ３がハイからローへ立ち下がる。トランジスタ２０１はオフする。しかしトランジスタ２０３はオンしているから、ノード２３０のロー状態は保持される。またトランジスタ２０７はオンしているから信号ＯＵＴ２（ハイ）が出力される。
【０２９２】
時刻ｔ４とｔ５の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ２０４及びトランジスタ２０９はオフする。しかしトランジスタ２０４のオフ電流は極めて低いから、トランジスタ２０３はオンし続け、ノード２３０のロー状態は保持される。またトランジスタ２０７はオンしているから信号ＯＵＴ２（ハイ）が出力される。なお信号Ｓｉｇ２はハイのままでもよい。
【０２９３】
時刻ｔ５において、信号ＯＵＴ１がローからハイへ立ち上がる。トランジスタ２０１はオフしているから、信号ＯＵＴ２（ハイ）は変わらない。
【０２９４】
時刻ｔ７において、信号Ｓｉｇ３がローからハイへ立ち上がる。トランジスタ２０１はオンする。
【０２９５】
時刻ｔ７において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ２０４及びトランジスタ２０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
【０２９６】
トランジスタ２０８はオンして、信号ＯＵＴ２（ロー）が出力される。
【０２９７】
時刻ｔ８において、信号Ｓｉｇ３がハイからローへ立ち下がる。トランジスタ２０１はオフする。しかしトランジスタ２０２はオンしているから、ノード２３０のハイ状態は保持される。またトランジスタ２０８はオンしているから信号ＯＵＴ２（ロー）が出力される。
【０２９８】
以下、時刻ｔ９−ｔ１１は同様に動作する。
【０２９９】
半導体装置３７２の動作を説明する。時刻ｔ５において、信号Ｓｉｇ１がローからハイへ立ち上がる。トランジスタ３０１はオンする。
【０３００】
時刻ｔ５において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ３０４及びトランジスタ３０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
【０３０１】
トランジスタ３０８はオンして、信号ＯＵＴ３（ロー）が出力される。
【０３０２】
時刻ｔ６において、信号Ｓｉｇ１がハイからローへ立ち下がる。トランジスタ３０１はオフする。しかしトランジスタ３０２はオンしているから、ノード３３０のハイ状態は保持される。またトランジスタ３０８はオンしているから信号ＯＵＴ３（ロー）が出力される。
【０３０３】
時刻ｔ６とｔ７の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ３０４及びトランジスタ３０９はオフする。しかしトランジスタ３０９のオフ電流は極めて低いから、トランジスタ３０８はオンし続け、信号ＯＵＴ３（ロー）が出力される。なお信号Ｓｉｇ２はハイのままでもよい。
【０３０４】
時刻ｔ７において、信号ＯＵＴ２がハイからローへ立ち下がる。トランジスタ３０１はオフしているから、信号ＯＵＴ３（ロー）は変わらない。
【０３０５】
時刻ｔ９において、信号Ｓｉｇ１がローからハイへ立ち上がる。トランジスタ３０１はオンする。
【０３０６】
時刻ｔ９において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ３０４及びトランジスタ３０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
【０３０７】
トランジスタ３０７はオンして、信号ＯＵＴ３（ハイ）が出力される。
【０３０８】
時刻ｔ１０において、信号Ｓｉｇ１がハイからローへ立ち下がる。トランジスタ３０１はオフする。しかしトランジスタ３０３はオンしているから、ノード３３０のロー状態は保持される。またトランジスタ３０７はオンしているから信号ＯＵＴ３（ハイ）が出力される。
【０３０９】
時刻ｔ１０とｔ１１の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ３０４及びトランジスタ３０９はオフする。トランジスタ３０７はオンし続け、信号ＯＵＴ３（ハイ）が出力される。なお信号Ｓｉｇ２はハイのままでもよい。
【０３１０】
以下、同様に動作する。
【０３１１】
最後に半導体装置３７３の動作を説明する。時刻ｔ７において、信号Ｓｉｇ３がローからハイへ立ち上がる。トランジスタ４０１はオンする。
【０３１２】
時刻ｔ７において、信号Ｓｉｇ２がローからハイへ立ち上がる。トランジスタ４０４及びトランジスタ４０９はオンする。なお信号Ｓｉｇ２はハイのままでもよい。
【０３１３】
トランジスタ４０７はオンして、信号ＯＵＴ４（ハイ）が出力される。
【０３１４】
時刻ｔ８において、信号Ｓｉｇ３がハイからローへ立ち下がる。トランジスタ４０１はオフする。しかしトランジスタ４０３はオンしているから、ノード４３０のロー状態は保持される。またトランジスタ４０７はオンしているから信号ＯＵＴ４（ハイ）が出力される。
【０３１５】
時刻ｔ１０とｔ１１の間に信号Ｓｉｇ２がハイからローへ立ち下がる。トランジスタ４０４及びトランジスタ４０９はオフする。しかしトランジスタ４０４のオフ電流は極めて低いから、トランジスタ４０３はオンし続け、ノード４３０のロー状態は保持される。またトランジスタ４０７はオンしているから信号ＯＵＴ４（ハイ）が出力される。なお信号Ｓｉｇ２はハイのままでもよい。
【０３１６】
以下、同様に動作する。
【０３１７】
図２７をみると、信号ＩＮから立ち上がりまたは立ち下がりのタイミングが順次、信号ＯＵＴ１から信号ＯＵＴ２、信号ＯＵＴ３、信号ＯＵＴ４へとシフトしていくことがわかる。
【０３１８】
本実施の形態のシフトレジスタにおいて、電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が一時的に低下または停止した場合、信号Ｓｉｇ２はローとなる。トランジスタ１０４、トランジスタ１０９、トランジスタ２０４、トランジスタ２０９、トランジスタ３０４、トランジスタ３０９、トランジスタ４０４、トランジスタ４０９はオフする。
【０３１９】
トランジスタ１０４、トランジスタ１０９、トランジスタ２０４、トランジスタ２０９、トランジスタ３０４、トランジスタ３０９、トランジスタ４０４、トランジスタ４０９のオフ電流は極めて低いから、トランジスタ１０３、トランジスタ１０８、トランジスタ２０３、トランジスタ２０８、トランジスタ３０３、トランジスタ３０８、トランジスタ４０３、トランジスタ４０８はオン又はオフし続ける。そして電圧ＶＤＤ、電圧ＶＳＳ１、電圧ＶＳＳ２が回復すると、信号ＯＵＴ１−４の状態が回復する。
【０３２０】
信号ＯＵＴ１−４が回復した後は、信号Ｓｉｇ２はハイとなる。
【０３２１】
本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。
【０３２２】
（実施の形態１１）
実施の形態１−１０のトランジスタのチャネルに適用できる酸化物半導体について説明する。
【０３２３】
電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体をチャネルに有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
【０３２４】
具体的に、高純度化された酸化物半導体をチャネルに有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを電気的に接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０３２５】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【０３２６】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０３２７】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０３２８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０３２９】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０３３０】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０３３１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０３３２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０３３３】
以下では、酸化物半導体膜の構造について説明する。
【０３３４】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０３３５】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０３３６】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０３３７】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０３３８】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３３９】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０３４０】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０３４１】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０３４２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０３４３】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０３４４】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０３４５】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０３４６】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０３４７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０３４８】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０３４９】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０３５０】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０３５１】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０３５２】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０３５３】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０３５４】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０３５５】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０３５６】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【０３５７】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。
【０３５８】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体層に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体層中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法による炭素濃度の測定値、またはシリコン濃度の測定値は、１×１０１８ａｔｏｍｓ／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
【０３５９】
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体層のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。
【０３６０】
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現することができる。
【０３６１】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。
【０３６２】
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０３６３】
また、酸化物半導体層は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０３６４】
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。
【０３６５】
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
【０３６６】
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。
【０３６７】
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の金属酸化物膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０３６８】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ〜１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０３６９】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【０３７０】
例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。
【０３７１】
具体的に、第２の金属酸化物膜と、第１の金属酸化物膜または第３の金属酸化物膜とが、共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、第１の金属酸化物膜または第３の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、第２の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さらに、第２の金属酸化物膜において、ｙ２がｘ２以上であると、トランジスタに安定した電気的特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。
【０３７２】
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０３７３】
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。
【０３７４】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０３７５】
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０３７６】
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０３７７】
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。
【０３７８】
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体装置のさらなる高速動作を実現する上で、より好ましい。
【０３７９】
（実施の形態１２）
実施の形態１−１１に示した半導体装置の一例について説明する。図２８に、図１に示した半導体装置１００が有する、トランジスタ１０３、トランジスタ１０４、及び容量素子１０５の断面構造を、一例として示す。
【０３８０】
トランジスタ１０４のチャネルは酸化物半導体層を有している。トランジスタ１０４、容量素子１０５が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１０３上に形成されている場合を例示している。
【０３８１】
なお、トランジスタ１０３は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１０３は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ１０４はトランジスタ１０３上に積層されていなくとも良く、トランジスタ１０３とトランジスタ１０４とは、同一の層に形成されていても良い。
【０３８２】
薄膜のシリコンを用いてトランジスタ１０３を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザー光を照射して結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０３８３】
トランジスタ１０３が形成される半導体基板１４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図２８では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
【０３８４】
また、トランジスタ１０３は、素子分離用絶縁膜１４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜１４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
【０３８５】
具体的に、トランジスタ１０３は、半導体基板１４００に形成された、ソース領域またはドレイン領域として機能する不純物領域１４０２及び不純物領域１４０３と、ゲート電極１４０４と、半導体基板１４００とゲート電極１４０４の間に設けられたゲート絶縁膜１４０５とを有する。ゲート電極１４０４は、ゲート絶縁膜１４０５を間に挟んで、不純物領域１４０２と不純物領域１４０３の間に形成されるチャネル形成領域と重なる。
【０３８６】
トランジスタ１０３上には、絶縁膜１４０９が設けられている。絶縁膜１４０９には開口部が形成されている。そして、上記開口部には、不純物領域１４０２、不純物領域１４０３にそれぞれ接する配線１４１０、配線１４１１と、ゲート電極１４０４に電気的に接続されている配線１４１２とが、形成されている。
【０３８７】
そして、配線１４１０は、絶縁膜１４０９上に形成された配線１４１５に電気的に接続されており、配線１４１１は、絶縁膜１４０９上に形成された配線１４１６に電気的に接続されており、配線１４１２は、絶縁膜１４０９上に形成された配線１４１７に電気的に接続されている。
【０３８８】
配線１４１５乃至配線１４１７上には、絶縁膜１４２０及び絶縁膜１４４０が順に積層するように形成されている。絶縁膜１４２０及び絶縁膜１４４０には開口部が形成されており、上記開口部に、配線１４１７に電気的に接続された配線１４２１が形成されている。
【０３８９】
そして、図２８では、絶縁膜１４４０上にトランジスタ１０４及び容量素子１０５が形成されている。
【０３９０】
トランジスタ１０４は、絶縁膜１４４０上に、酸化物半導体を含む半導体膜１４３０と、半導体膜１４３０上の、ソース電極またはドレイン電極として機能する導電膜１４３２及び導電膜１４３３と、半導体膜１４３０、導電膜１４３２及び導電膜１４３３上のゲート絶縁膜１４３１と、ゲート絶縁膜１４３１上に位置し、導電膜１４３２と導電膜１４３３の間において半導体膜１４３０と重なっているゲート電極１４３４と、を有する。なお、導電膜１４３３は、配線１４２１に電気的に接続されている。
【０３９１】
また、ゲート絶縁膜１４３１上において導電膜１４３３と重なる位置に、導電膜１４３５が設けられている。ゲート絶縁膜１４３１を間に挟んで導電膜１４３３及び導電膜１４３５が重なっている部分が、容量素子１０５として機能する。
【０３９２】
なお、図２８では、容量素子１０５がトランジスタ１０４と共に絶縁膜１４４０の上に設けられている場合を例示しているが、容量素子１０５は、トランジスタ１０３と共に、絶縁膜１４４０の下に設けられていても良い。
【０３９３】
そして、トランジスタ１０４、容量素子１０５上に、絶縁膜１４４１及び絶縁膜１４４２が順に積層するように設けられている。絶縁膜１４４１及び絶縁膜１４４２には開口部が設けられており、上記開口部においてゲート電極１４３４に接する導電膜１４４３が、絶縁膜１４４１上に設けられている。
【０３９４】
なお、図２８において、トランジスタ１０４は、ゲート電極１４３４を半導体膜１４３０の片側において少なくとも有していれば良いが、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有していても良い。
【０３９５】
トランジスタ１０４が、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタのしきい値電圧を制御することができる。
【０３９６】
また、図２８では、トランジスタ１０４が、一のゲート電極１４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１０４は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０３９７】
また、半導体膜１４３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜１４３０が、３層に積層されて構成されている場合のトランジスタ１１１０Ａの構成例を、図２９（Ａ）に示す。
【０３９８】
図２９（Ａ）に示すトランジスタ１１１０Ａは、絶縁膜８２０などの上に設けられた半導体膜１４３０と、半導体膜１４３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜１４３０と重畳するように設けられたゲート電極８３４と、を有する。
【０３９９】
そして、トランジスタ１１１０Ａでは、半導体膜１４３０として、酸化物半導体層８３０ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。
【０４００】
そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０４０１】
なお酸化物半導体層８３０ｃは、図２９（Ｂ）に示すように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
【０４０２】
また液晶表示装置やＥＬ表示装置を作製する場合は、絶縁膜１４４２上に、液晶素子やＥＬ素子を作製する。
【０４０３】
（実施の形態１３）
本実施の形態では、本発明の一態様に係る半導体装置の一つである、ＣＰＵの構成について説明する。
【０４０４】
図３０に、本実施の形態のＣＰＵの構成を示す。図３０に示すＣＰＵは、基板９００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）９０１、ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５、Ｒｅｇｉｓｔｅｒ９０６、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）９０８、書き換え可能なＲＯＭ９０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）９２０を主に有している。ＲＯＭ９０９及びＲＯＭ  Ｉ／Ｆ９２０は、別チップに設けても良い。勿論、図３０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０４０５】
Ｂｕｓ  Ｉ／Ｆ９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ９０３に入力され、デコードされた後、ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５に入力される。
【０４０６】
ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２は、ＡＬＵ９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７は、Ｒｅｇｉｓｔｅｒ９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９０６の読み出しや書き込みを行なう。
【０４０７】
またＴｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５は、ＡＬＵ９０１、ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０４０８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０４０９】
（実施の形態１４）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３１に示す。
【０４１０】
図３１（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図３１（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０４１１】
図３１（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０４１２】
図３１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０４１３】
図３１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
【０４１４】
図３１（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０４１５】
図３１（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
【符号の説明】
【０４１６】
１００      半導体装置
１０１      トランジスタ
１０２      トランジスタ
１０３      トランジスタ
１０４      トランジスタ
１０５      容量素子
１０６      トランジスタ
１０７      トランジスタ
１０８      トランジスタ
１０９      トランジスタ
１１０      容量素子
１１１      配線
１１２      配線
１１３      配線
１１４      配線
１１５      トランジスタ
１１６      容量素子
１１７      トランジスタ
１１８      容量素子
１２０      抵抗素子
１２１      抵抗素子
１２２      抵抗素子
１２３      抵抗素子
１２５      配線
１３０      ノード
１３１      ノード
１３２      ノード
１３３      ノード
１３５      ノード
１３６      ノード
１４０      液晶素子
１４１      容量素子
１４２      トランジスタ
１４３      ＥＬ素子
１４４      配線
１５０      半導体装置
１５５      半導体装置
２００      半導体装置
２０１      トランジスタ
２０２      トランジスタ
２０３      トランジスタ
２０４      トランジスタ
２０５      容量素子
２０７      トランジスタ
２０８      トランジスタ
２０９      トランジスタ
２１０      容量素子
２３０      ノード
２５０      半導体装置
２６０      半導体装置
２６２      半導体装置
２６５      半導体装置
２７０      半導体装置
３０１      トランジスタ
３０２      トランジスタ
３０３      トランジスタ
３０４      トランジスタ
３０５      容量素子
３０７      トランジスタ
３０８      トランジスタ
３０９      トランジスタ
３１０      容量素子
３３０      ノード
３７０      半導体装置
３７１      半導体装置
３７２      半導体装置
３７３      半導体装置
３７４      半導体装置
３７５      半導体装置
３７６      半導体装置
３８０      半導体装置
４０１      トランジスタ
４０２      トランジスタ
４０３      トランジスタ
４０４      トランジスタ
４０５      容量素子
４０７      トランジスタ
４０８      トランジスタ
４０９      トランジスタ
４１０      容量素子
４３０      ノード
８２０      絶縁膜
８３２      導電膜
８３３      導電膜
８３１      ゲート絶縁膜
８３４      ゲート電極
８３０ａ    酸化物半導体層
８３０ｂ    酸化物半導体層
８３０ｃ    酸化物半導体層
９００      基板
９０１      ＡＬＵ
９０２      ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ
９０３      Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ
９０４      Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ
９０５      Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ
９０６      Ｒｅｇｉｓｔｅｒ
９０７      Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ
９０８      Ｂｕｓ  Ｉ／Ｆ
９０９      ＲＯＭ
９２０      ＲＯＭ  Ｉ／Ｆ
１１１０Ａ  トランジスタ
１４００    半導体基板
１４０１    素子分離用絶縁膜
１４０２    不純物領域
１４０３    不純物領域
１４０４    ゲート電極
１４０５    ゲート絶縁膜
１４０９    絶縁膜
１４１０    配線
１４１１    配線
１４１２    配線
１４１５    配線
１４１６    配線
１４１７    配線
１４２０    絶縁膜
１４２１    配線
１４３０    半導体膜
１４３１    ゲート絶縁膜
１４３２    導電膜
１４３３    導電膜
１４３４    ゲート電極
１４３５    導電膜
１４４０    絶縁膜
１４４１    絶縁膜
１４４２    絶縁膜
１４４３    導電膜
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロフォン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
Ｓｉｇ１    信号
Ｓｉｇ２    信号
Ｓｉｇ３    信号
Ｓｉｇ４    信号
Ｓｉｇ５    信号
ＶＤＤ      電圧
ＶＳＳ１    電圧
ＶＳＳ２    電圧
ＩＮ        信号
ＯＵＴ１    信号
ＯＵＴ２    信号
ＯＵＴ３    信号
ＯＵＴ４    信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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