(57)【要約】【課題】低電力部分表示モードで動作することができる表示デバイスを提供する。【解決手段】表示デバイスは、表示セル１を含み、表示セル１は、液晶および閉鎖空洞中に行（Ｌ０〜Ｌ８）と列（Ｃ０〜Ｃ６８）の形で配置された電極のマトリックスを含むことができる。行および列は、表示セルの画素を画定する。表示デバイスは、表示セル上にデータを表示するために行および列の制御回路を含む。完全表示モードでは、行および列のすべては、連続的に行毎に多重化することによっていくつかの電圧レベルでアドレス指定される。【選択図】  図１
2014078044.tif 000002
【特許請求の範囲】
【請求項１】
表示セル（１）を含む表示デバイスにして、
底部基板と、
透明上部基板と、
光学特性が電場の存在によって変化する物質を含んだ閉鎖空洞を画定するように、それらの前記基板を密封するフレームと、
前記表示セルの画素を画定するために前記空洞の内部に行（Ｌ０〜Ｌ８）および列（Ｃ０〜Ｃ６８）の形で配置された電極のマトリックスと、
前記表示セル上にデータを表示するために前記行および前記列の制御回路（２、３、４、５、６）と
を含む表示デバイスであって、
完全表示モードでは、前記行および前記列のすべてが、いくつかの電圧レベルで、行の多重化によって行毎に次々に、アドレス指定されるよう構成され、
低電力部分表示モードでは、アクティブ領域外にある行を少なくとも１つの群（Ｌ０、Ｌ８）にまとめて該少なくとも１つの群のそれぞれを１つの行として取り扱うことができるようにして、前記制御回路からの同じ行制御信号によって制御されるように接続し、かつ、前記表示セルのアクティブ領域の前記行（Ｌ１〜Ｌ７）および前記少なくとも１つの群に含まれる前記行（Ｌ０、Ｌ８）が、バイナリ・アドレス指定技法によって２つの電圧レベルで同時にアドレス指定されるよう構成されており、さらに、
前記低電力部分表示モードにおける前記第１の電圧レベルは論理レベル０を規定し、第２の電圧レベルは論理レベル１を規定するものであり、前記第２の電圧レベルは、前記表示デバイスの閾値電圧より大きいが、前記閾値電圧の２倍より小さい
ことを特徴とする、表示デバイス。
【請求項２】
低電力部分表示モードでは、前記列（Ｃ０、Ｃ６８）の少なくとも１つの群が、前記制御回路からの同じ列制御信号によって制御されるように接続され、
前記アクティブ領域および前記列の群の前記列制御信号は、Ｎ個の前記行制御信号に基づいてそれぞれ決定され、Ｎ個の前記行制御信号は、１回の完全サイクルで各列の前記画素の状態を表すＮビットのバイナリ・データ・ワードと比較される
ことを特徴とする、請求項１に記載の表示デバイス。
【請求項３】
前記行は、一方の前記基板の第１の内面上に設置され、
前記列は、他方の前記基板の第２の内面上に設置され、さらに前記表示セルがパッシブ・マトリックス表示セルであり、該表示セルの画素を画定するように前記列は前記行に対して直交して配置され、
前記パッシブ・マトリックス表示セルは、Ｎ’行およびＭ’列を含み、ただし
前記表示デバイスの前記完全表示モードには、前記行の数Ｎ’が、１１より大きくてもよく、前記列の数Ｍ’より小さく、前記列の数Ｍ’は、６９より大きくてもよい
ことを特徴とする、請求項１に記載の表示デバイス。
【請求項４】
前記低電力部分表示モードでアクティブ・アドレス指定される前記行の「数」と前記行の群の「数」の和が、３〜１１の範囲の整数Ｎである
ことを特徴とする、請求項２に記載の表示デバイス。
【請求項５】
前記数Ｎは、奇数であることを特徴とする、請求項４に記載の表示デバイス。
【請求項６】
前記低電力部分表示モードでは、前記和がＮ個の前記行と前記行の群は、Ｎ個の前記行制御信号によって同時に制御され、
該行制御信号は、時間Ｔの決定された期間毎に変化する、一連のＮビットのバイナリの行選択ワードを含み、したがって
前記バイナリの行選択ワードの組合せのすべて、すなわち２N個の異なるバイナリの行選択ワードが、長さが２N・Ｔである連続したサイクル毎に存在する
ことを特徴とする、請求項４乃至５のいずれか一項に記載の表示デバイス。
【請求項７】
隣接した複数の行をそれぞれが含む２つの行の群（Ｌ０、Ｌ８）が、前記低電力部分表示モードで形成され、アクティブ領域の前記行（Ｌ１〜Ｌ７）が、前記２つの行の群の間に配置される
ことを特徴とする、請求項１乃至６のいずれか一項に記載の表示デバイス。
【請求項８】
隣接した複数の列をそれぞれが含む２つの列の群（Ｃ０、Ｃ６８）が、前記低電力部分表示モードで形成され、アクティブ領域の前記列（Ｃ１〜Ｃ６７）が、前記２つの列の群の間に配置される
ことを特徴とする、請求項１乃至７のいずれか一項に記載の表示デバイス。
【請求項９】
前記低電力部分表示モードでは、Ｎ個の前記行制御信号が、クロック信号発生器（５）によって供給されるクロック信号（ＣＬＫ）によってクロックされる行制御信号発生器（２）によって同時に生成される
ことを特徴とする、請求項１乃至８のいずれか一項に記載の表示デバイス。
【請求項１０】
前記行制御信号発生器は、
Ｎビットのバイナリ・ワードを格納し、さらに前記Ｎ個の行制御信号を供給するためのシフト・レジスタ（１０）と、
前記シフト・レジスタ（１０）に格納された最初からＮ−１個めまでのビットをＮＯＲ演算するＮＯＲ論理ゲート（１１）と、
前記Ｎ個の異なるビットの中の２つについて排他的論理和演算を行う第１の排他的ＯＲ論理ゲート（１２）と、
前記クロック信号毎に挿入されるデータを前記シフト・レジスタに供給するために、前記ＮＯＲゲートの出力と前記第１の排他的ＯＲゲートの出力について排他的論理和演算を行う第２の排他的ＯＲ論理ゲート（１３）と、を含む
ことを特徴とする、請求項９に記載の表示デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばＬＣＤタイプの、低電力部分表示モードで動作することができる表示デバイスに関する。表示デバイスは、表示セルを含み、表示セルは、底部基板と、透明上部基板と、光学特性が電場の存在によって変化する物質を含んだ閉鎖空洞を画定する基板のための密封フレームと、行および列の形で配置された電極のマトリックスと、を含む。行は、一方の基板の第１の内面上に配置し、一方、列は、他方の基板の第２の内面上に配置して、その行と列の間で表示デバイスの画素を画定することができる。また表示デバイスは、表示セル上に情報を表示するために行および列の制御回路を含む。完全表示モードでは、行および列のすべてが、いくつかの電圧レベルで、行の多重化によって行毎に次々に、アドレス指定される。
【背景技術】
【０００２】
パッシブ・マトリックスＬＣＤ表示デバイスでは、表示セルの行および列は、公知の制御または駆動回路によって制御される。行数は、一般に列数より小さい。各列の画素は、行の多重化で次々にアドレス指定される。画素は、リフレッシュ・オペレーションとリフレッシュ・オペレーションとの間はオフである。通常、表示デバイスの寸法が大きいとき、アクティブ・マトリックスＬＣＤ表示デバイスが使用される。
【０００３】
表示デバイスが大きい寸法の表示セルを有する場合、部分モードで表示デバイスの電力消費量を低減させるために、表示デバイスが部分表示モードで該セルのアクティブ部分だけを使用するように、表示デバイスを構成することを考えることができる。ＥＰ特許出願第０  ８１１  ８６６号は、表示デバイスの電力消費量を低減させるように、それを駆動する方法を開示しており、これに関して引用することができる。これを達成するために、マトリックスの非アクティブな行と列の部分が定義済みの電圧に設定される。しかし、アクティブな部分の行と列は、データを表示するために、従来のように次々にアドレス指定される、詳しくは、多重化されてアドレス指定される。
【０００４】
ＥＰ特許出願第０  ８１１  ８６６号に開示されたこの解決策の１つの欠点は、完全表示モードまたは部分表示モードでデータを表示するために、いくつかの電圧レベルを使用しなければならないということである。これらの異なる電圧レベルは、少なくとも１つの電圧ブースター回路によって得る必要がある。これは、部分表示モードでさえ十分に電力消費量を低減させることができないということを意味する、というのは、異なる電圧レベルで行毎に多重化を行う必要があるからである。
【０００５】
行を多重化する代わりとして、アドレス指定方法が、「高コントラストのビデオ速度ＳＴＮ表示のためのアクティブ・アドレス指定方法（Ａｃｔｉｖｅ  Ａｄｄｒｅｓｓｉｎｇ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｈｉｇｈ−Ｃｏｎｔｒａｓｔ  Ｖｉｄｅｏ−Ｒａｔｅ  ＳＴＮ  Ｄｉｓｐｌａｙｓ）」（ｉｎ  ＳＩＤ  １９９２、ｂｙ  Ｍｅｓｓｒｓ  Ｔ．Ｊ．Ｓｃｈｅｆｆｅｒ  ａｎｄ  Ｂ．Ｃｌｉｆｔｏｎ）と題する論文に開示されている。この開示された方法の目的は、ＬＣＤ表示デバイスに関する問題を克服することであり、それは、常により速いということである。原理は、正規直交関数を行に適用し、画素によって表示される値に応じて列上の値および行上の値を計算することである。しかし、この論文は、本発明に関し低電力で動作することができる表示デバイスを製作する手段を開示していない。
【０００６】
ＥＰ特許出願第０  ６１７  ３９７号に、寸法が大きい液晶表示デバイスが開示されている。ウォルシュ（Ｗａｌｓｈ）関数に従って決定された電圧を用いて、いくつかの行駆動回路によってこの表示デバイスのいくつかの行がそれぞれ同時に駆動される。しかし、完全表示モードからアクティブ・アドレス指定技法を使用することができる部分表示モードへの変移時の電力消費量の低減について何も明記されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】ＥＰ特許出願第０  ８１１  ８６６号
【特許文献２】ＥＰ特許出願第０  ６１７  ３９７号
【非特許文献】
【０００８】
【非特許文献１】「Ａｃｔｉｖｅ  Ａｄｄｒｅｓｓｉｎｇ  Ｍｅｔｈｏｄ  ｆｏｒ    Ｈｉｇｈ−Ｃｏｎｔｒａｓｔ  Ｖｉｄｅｏ−Ｒａｔｅ  ＳＴＮ  Ｄｉｓｐｌａｙｓ」、ｉｎ  ＳＩＤ  １９９２、ｂｙ  Ｍｅｓｓｒｓ  Ｔ．Ｊ．Ｓｃｈｅｆｆｅｒ  ａｎｄ  Ｂ．Ｃｌｉｆｔｏｎ
【非特許文献２】Ｂａｎｇａｌｏｒｅ、Ｋａｒｎａｔａｋａ、ｔｈｅ  Ｄｅｐｔ．Ｅｌｅｃｔｒｉｃａｌ  Ｃｏｍｍ．Ｅｎｇ．Ｉｎｄｉａｎ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  ＳｃｉｅｎｃｅのＭ．Ｔ．Ｎ．Ｒｕｃｋｍｏｎｇａｔｈａｎによる１９８８年の論文から引用された「Ｓｏｍｅ  ｎｅｗ  ａｄｄｒｅｓｓｉｎｇ  ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  ＲＭＳ  ｒｅｓｐｏｎｄｉｎｇ  Ｍａｔｒｉｘ」
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的は、表示デバイスの部分表示モードでの電力消費量を低減させるために、低電圧によって行と列をアドレス指定する部分表示モードで動作することができる表示デバイスを提供することによって、前述した最新技術の欠点を克服することである。
【課題を解決するための手段】
【００１０】
したがって、本発明は、前述した表示デバイスに関し、それは、独立請求項１で規定した特徴を含む。
【００１１】
該表示デバイスの具体的な実施形態は、従属請求項２乃至１０で規定される。
【発明の効果】
【００１２】
本発明による表示デバイスの１つの効果は、部分表示モードで、該表示デバイスがすべての行についてアクティブ・アドレス指定を使用し、それゆえ、行のすべてがアクティブであり、（順次にアクティブになる）多重化がされていないということである。行制御信号、および行制御信号をベースにして得られる列制御信号は、電圧レベルが２つだけである。第１の電圧レベルは、たとえばゼロ電圧に対応し、論理状態０によって定義される。
第２の電圧レベルは、表示デバイスの閾値電圧の２倍である電圧に対応し、論理状態１によって定義される。したがって、電圧ブースター回路は、アクティブな行アドレス指定のために必ずしも必要でない。それによって、表示デバイスの電力消費量を部分表示モードで大幅に低減させることができ、それゆえに、小型バッテリから電力を供給される電子腕時計などの携帯型物体に該表示デバイスを取り付け得ることを意味する。
【００１３】
有利にも、表示セルの行をアクティブ・アドレス指定する方策によって、部分モードにおいて、いくつかの行が短絡されて行の少なくとも１つの群が形成され、連続した電圧成分の必要性が根本的に除去される。制御信号も生成するのは簡単である。これは、多重化による従来のアドレス指定とは異なる点であり、従来のアドレス指定では、連続した電圧成分の除去の必要のために、アドレス指定サイクルに対して、それとは逆極性の同一インパルス・サイクルを１つおきのサイクルとして追加して、それらを交互に行う必要があった。しかし、表示デバイスは、完全表示モードでの動作、または部分モードでの動作を切り替えることができる。
【００１４】
部分表示モードでは、少なくとも１行上の幾つかの文字のアクティブ表示領域を画定するために、いくつかの列も短絡して、列の少なくとも１つの群を形成することができる。
それによって行と列の群が形成されたことによって、この部分表示モードでの動作周波数を減少させることができる。
【００１５】
有利にも、表示デバイスの低電力部分モードでのアクティブ・アドレス指定は、詳しくは、Ｂａｎｇａｌｏｒｅ、Ｋａｒｎａｔａｋａ、ｔｈｅ  Ｄｅｐｔ．Ｅｌｅｃｔｒｉｃａｌ  Ｃｏｍｍ．Ｅｎｇ．Ｉｎｄｉａｎ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  ＳｃｉｅｎｃｅのＭ．Ｔ．Ｎ．Ｒｕｃｋｍｏｎｇａｔｈａｎによる１９８８年の論文から引用された「ＲＭＳ応答マトリックスのためのいくつかの新しいアドレス指定技法（Ｓｏｍｅ  ｎｅｗ  ａｄｄｒｅｓｓｉｎｇ  ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  ＲＭＳ  ｒｅｓｐｏｎｄｉｎｇ  Ｍａｔｒｉｘ）」と題する論文に開示されたアドレス指定方法に基づくことができる。これを達成するために、１つのアドレス指定された行が、短絡された行の少なくとも１つの群を含んでいる場合、アクティブにアドレス指定される行の数Ｎは、表示デバイスが依然として十分なコントラストを有するように、減少させることが必要である。この数Ｎは、奇数でなければならず、３〜１１の範囲とすることができる。
【００１６】
したがって、前述の論文の方法は、アクティブ・アドレス指定に由来する。これを達成するために、ＮビットのワードがＮ個の行のために選択され、それは、接続されたまたは結合された行の群を含み、２つの前述の電圧レベルを用いる。Ｎビットのワードは、１つの完全なサイクル中に正規直交関数を形成するために、クロック・パルスによって画定された時間Ｔの周期毎に変化する。したがって、各連続したアクティブ・アドレス指定サイクル中では、Ｎビットのバイナリ・ワードのすべての組合せが選択されなければならない。長さが２N・Ｔの各サイクルには、２Nの組合せがあるはずである。
【００１７】
有利にも、Ｎ個の行の同時のアドレス指定中では、バイナリ・ワードが、列制御信号を決定するために連続して使用される。こうするために、各列中のバイナリ・データ・ワードが、各連続した行アドレス指定のバイナリ・ワードとビット毎に比較される。この比較は、デジタル・コンパレータ、たとえば排他的ＯＲ（ＸＯＲ）ゲートによって行われる。
各バイナリの行アドレス指定のワードについての差の数がカウントされ、閾値と比較される。列に加えられる電圧レベルは、すべての比較から得られた差の数がＮ／２より小さい場合、第１の電圧レベル、すなわち論理状態０に対応する。しかし、列の電圧レベルは、比較から得られた差の数がＮ／２より大きい場合、第２の電圧レベル、すなわち論理状態１に対応する。列制御信号は、バイナリの行ワードの２N個の組合せについて、連続するサイクル毎に、そのように規定される。
【００１８】
本表示デバイスの目的、利点および特徴は、添付図面によって示された少なくとも１つの限定しない例に基づく以下の説明に、より明確に表現される。
【図面の簡単な説明】
【００１９】
【図１】本発明による表示デバイスの表示セルの簡単化された上面図であって、アクティブ領域と短絡された行および列を示す図である。
【図２】本発明による表示デバイスの電子要素を簡単化して示すフロー図である。
【図３】本発明による表示デバイスのアクティブ・アドレス指定のための行制御信号発生器の一実施形態を示す図である。
【図４】本発明による表示デバイスの部分モードでの各アクティブ・アドレス指定サイクル中、得られた列および行の制御信号と一画素に生じた二極化信号を簡単化して示すグラフである。
【図５】本発明による表示デバイスの従来の完全表示モードで、一行および一列のための制御信号のグラフと、選択された画素の得られた二極化電圧信号を簡単化して示す図である。
【図６】本発明による表示デバイスの完全表示モードで、様々な電圧レベルを生成するための抵抗分割器アセンブリを示す図である。
【発明を実施するための形態】
【００２０】
以下の説明では、当業者によく知られた表示デバイスのそれらのすべての要素は、簡単化して述べるだけにする。時計に使用される液晶表示デバイスを主に参照されたい、ただし、部分表示モードでの本表示デバイスの構成は、他のすべてのタイプの表示デバイスに適用することができる。
【００２１】
図１は、表示デバイスの表示セル１の上面図であり、それは、液晶タイプである。図１には示していないが、表示セル１は、透明とすることがあり、またはそうでないことがある底部基板と、透明上部基板と、これらの基板を密封して閉鎖空洞を画定するフレームと、から形成される。光学的特性が電場の存在によって変化する物質が、閉鎖空洞中に配置される。
【００２２】
本実施形態では、表示セル１は、表示セルの画素を画定するための電極マトリックスも含む。マトリックスの行は、これらの基板の一方の内面上に配置され、一方、マトリックスの列は、行に対向し直交して他の基板の内面上に配置される。画素のための結晶体の表示方向は、表示セルの閾値電圧より高い、１つの列と対向する行の間に加えられた電位差によって得られる。
【００２３】
本実施形態では、表示セル１は、表示デバイスの完全表示モードのために、３１個の行などのＮ’行と、１０１個の列などのＭ’列を含む。これによって、Ｎ’×Ｍ’個の画素の大きな表示セルが画定される。表示デバイスが部分表示モードで構成されたとき、いくつかの行が、短絡することによって接続または結合され、いくつかの列もまた同様である。
【００２４】
図１に示すように、短絡された行Ｌ０の第１の群と、短絡された行Ｌ８の第２の群と、短絡された列Ｃ０の第１の群と、短絡された列Ｃ６８の第２の群とが生じる。行と列のこれらの群が、表示セルの非アクティブ領域を画定し、一方、他の行Ｌ１〜Ｌ７および他の列Ｃ１〜Ｃ６７が、表示デバイスのアクティブ領域を画定する。アクティブ領域は、部分表示モードで、少なくとも１行の文字を表示することができなければならない。
【００２５】
表示デバイスの部分表示モードで、行および行の群が、以下に説明するように、２つの電圧レベルだけを用いてアクティブにアドレス指定されることに留意すべきである。第１の電圧レベルは、ゼロ電圧としてもよく、それは、論理状態０に対応する。第２の電圧レベルＶｓは、液晶表示セルの閾値電圧Ｖｔｈより高い値の電圧としてもよく、それは、論理状態１に対応する。この部分モードでの行すべては、同時にアドレス指定され、完全表示モードにおけるようには多重化されない。行Ｌ０およびＬ８の２つの群は、アクティブ・アドレス指定するためのアクティブ領域の他の行Ｌ１〜Ｌ７と同じように、それぞれ見なすことができる、というのは、この部分モードでは、アクティブ領域の行と行の２つの群は、それぞれの制御信号によって、ともに同時にアドレス指定されるからである。
【００２６】
低電力部分モードでの表示デバイスに適したアドレス指定方法は、詳しくは、Ｂａｎｇａｌｏｒｅ、Ｋａｒｎａｔａｋａ、ｔｈｅ  Ｄｅｐｔ．Ｅｌｅｃｔｒｉｃａｌ  Ｃｏｍｍ．Ｅｎｇ．Ｉｎｄｉａｎ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  ＳｃｉｅｎｃｅのＭ．Ｔ．Ｎ．Ｒｕｃｋｍｏｎｇａｔｈａｎによる１９８８年の論文から引用された「ＲＭＳ応答マトリックスのためのいくつかの新しいアドレス指定技法（Ｓｏｍｅ  ｎｅｗ  ａｄｄｒｅｓｓｉｎｇ  ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  ＲＭＳ  ｒｅｓｐｏｎｄｉｎｇ  Ｍａｔｒｉｘ）」と題する論文に述べられたものである。このアクティブ・アドレス指定方法に関する情報をさらに得るために、読者は、この論文の第３章、３．１〜３．１８ページを主に参照されたい。
【００２７】
このアクティブ・アドレス指定方法の場合、アドレス指定される行および行の群の数は、部分モードで減少させる必要がある。この数は、Ｎに等しく、ここでＮは整数であり、たとえば３〜１１の範囲であり、またたとえば図１に示した参照記号Ｌ０〜Ｌ８のように９に等しい。ここに述べたアクティブ・アドレス指定の原理によれば、数Ｎは、理論上奇数にしなければならない。そのために、第１および第２の電圧レベルだけを生成する必要がある。第１の電圧レベルにはゼロ電圧を使用し、第２の電圧レベルには、表示セルの閾値電圧より大きい値の電圧Ｖｓを使用することが好ましい。
【００２８】
行および行の群の数Ｎが９に等しい場合、論理状態１を規定するこの電圧の値は、液晶セルの閾値電圧をＶｔｈとすると、１．６５９・Ｖｔｈである。比較のために、通常の多重化された方法では、発生させる電圧の数は、少なくとも３、またはそれより多いことがあり、論理状態１を規定する電圧は、行数が９に等しい場合、３．４６・Ｖｔｈに等しい。このために、行数が従来の多重化されたアドレス指定技法に比べて減少された場合、アクティブ・アドレス指定技法としてバイナリ・アドレス指定技法の使用が有利になる。
【００２９】
行および列に加えられる制御信号が、データを表示するために、各画素に対して極性が交互に入れ替わる電圧を得るために交番することにも留意すべきである。画素の状態を規定するために、行と列の間に定常電圧だけを加えた場合、電気化学反応が起きることがあり、そのために、表示セルの寿命が短くなる傾向がある。
【００３０】
交番電圧の場合、十分な二乗平均平方根の電圧ＲＭＳを各サイクルで加えるように配慮しなければならず、それは、最新技術でよく知られている。このＲＭＳ値は、低い二極化電圧によってオフ状態に画素を規定し、または表示セルの閾値電圧Ｖｔｈより大きい、十分な二極化電圧によってオン状態に画素を規定することができなければならない。この平均ＲＭＳ電圧のために、もし平均二乗平方根の生成が、各画素の二極化電圧を画定するように各サイクルで行われたとすると、誤差を許容することができる。
【００３１】
駆動電圧周波数は、表示がちらつかないように防止するために、少なくとも３０Ｈｚでなければならない。周波数が高すぎた場合、カップリングによって緩和効果が生じることになり、それによって表示にむらがある残留コントラストが引き起こされる。もっとも高い周波数の限度値は、約２００Ｈｚである。電流消費量が、通常、駆動周波数に正比例して増加する。
【００３２】
表示デバイスの部分表示モードでのアクティブ・アドレス指定を理解するために、列制御信号を規定するための各アクティブ列電圧を生成するための手段について言及しなければならない。まず第一に、前述したように、論理状態０と１を規定するための電圧レベルは、２つだけある。デジタル・アドレス指定技法が、部分モードで使用され、それは、行毎のアドレス指定に基づく、マトリックス表示デバイスの従来の多重化と全く異なる手法である。
【００３３】
Ｎ個の行または行Ｌ０〜Ｌ８の群のすべてが、このアクティブ・アドレス指定方法によって同時にアドレス指定される。したがって、図３および４を参照して以下により簡単に説明するように、列または列Ｃ０〜Ｃ６８の群の制御信号は、行のＮ個の制御信号、およびデータを表示するための各列の画素の状態のＮビットのバイナリ・データ・ワードに基づき決定される。
【００３４】
Ｎ個の行制御信号は、一連のＮビットの行選択バイナリ・ワードを含み、それは、クロック信号ＣＬＫによって行われるクロッキング・オペレーションに応じて時間Ｔの期間毎に変化する。各連続サイクル中のバイナリの行ワードの組合せのすべては、行信号発生器によって得られる疑似ランダム原理に従って、選択しなければならない。行および行の群の数Ｎには、長さが２N・Ｔに等しいサイクル毎に２N個の異なるバイナリ・ワードがあるはずである。
【００３５】
列に表示されるデータは、Ｎビットのデータ・ワードであり、データの各要素は、オフの画素に対して値が０であり、またはオンの画素について値が１である。行選択電圧は、論理状態０に対して０になるように選択され、論理状態１に対してＶｓになるように選択される。時間Ｔの各期間中では、バイナリ・データおよび行選択ワードが、デジタル・コンパレータ、たとえば排他的ＯＲ（ＸＯＲ）ゲートを使用してビット毎に比較される。これらの２つのバイナリ・ワード間のアラインメント誤差ｉの数は、出力が１に等しい排他的ＯＲゲートの数をカウントすることによって決定される。各列の電圧Ｖｃは、各列制御信号を得るために、期間Ｔ毎についての多数決判定によって判断される。列電圧は、数ｉがＮ／２より小さい場合、０であり、数ｉがＮ／２より大きい場合、Ｖｓである。数ｉがＮ／２に等しくならないように防止するために、行数は、奇数でなければならない。
【００３６】
バイナリの行ワードの各変化の時間Ｔの期間は、表示のＲＭＳの動きが適切であることを保証するために、表示セルの応答時間に比べて短くすべきである。２N・Ｔに等しい１サイクルの長さは、表示のちらつきを防止するためにも短くすべきである。
【００３７】
画素を介した平均ＲＭＳ電圧値は、２N個のバイナリの行選択ワードが表示をアドレス指定するために選択されるシーケンスと無関係である。これによって、表示フィーチャに適応するシーケンスの選択に完全な自由が得られる。
【００３８】
本発明による表示デバイスは、図２に概略的に示す様々な電子要素を含む。表示デバイスは、まず第一に表示セル１を含み、それは、パッシブな電極マトリックスを有した液晶セル（ＬＣＤ）でもよく、さらに表示セルマトリックスの行と列の制御回路を含む。該制御回路は、表示デバイスが完全表示モードである、または部分表示モードであるように、構成することができる。
【００３９】
制御回路は、部分表示モードの行信号発生器２と、部分表示モードの列信号発生器３と、表示されるデータのためのメモリ４と、完全表示モードの表示セルのための駆動ユニット６と、を含む。制御回路は、行信号発生器２、列信号発生器３および駆動ユニット６にクロック信号ＣＬＫを供給するためのクロック信号発生器５も含む。クロック信号ＣＬＫは、表示サイクルｔｃ毎の表示セルリフレッシュ周波数が、ほぼ７５Ｈｚまたはそれより小さくなるように規定される。アクティブ・アドレス指定される行の数が減少された場合、これによって、リフレッシュ周波数を減少させることが可能になる。
【００４０】
従来の完全表示モードでは、選択信号ＰＡＲ＿ＯＦＦは、駆動ユニット６に対して、それをオンにするために供給され、一方、逆転選択信号ＰＡＲ＿ＯＮが、行と列の信号発生器２および３に対して、それらを非アクティブにするために供給される。この完全モードでは、駆動ユニットは、多重化して行制御信号ＭＬによって行をアドレス指定し、従来の方法に従って列制御信号ＭＣによって列をアドレス指定しなければならない。制御信号は、いくつかの電圧レベルに規定され、たとえば５個の電圧レベルを設けなければならない。
【００４１】
部分表示モードでは、アクティブ・アドレス指定技法が実施される。これを行うために、行と列の信号発生器２および３に選択信号ＰＡＲ＿ＯＮを供給して、それらをアクティブにさせ、一方、逆転選択信号ＰＡＲ＿ＯＦＦによって駆動ユニット６を非アクティブにさせる。行制御信号発生器２は、部分表示モードでのアクティブ・アドレス指定のベースである。発生器２は、表示セル１のために、行Ｌ０〜Ｌ８に対するＮ個の行制御信号を同時に生成し、それは、前に述べたように、ある期間と他の期間で違う、異なるＮビットのバイナリ・ワードを連続的に含む。これらの行制御信号は、列制御信号発生器３にも供給されて、列制御信号を決定する。たとえば不揮発性メモリであるメモリ４は、各列に対してバイナリ・データ・ワードを供給する。これらのバイナリ・データ・ワードは、連続してバイナリの行ワードと比較されて、アクティブ領域中のデータを表示するために表示セル１に供給される列制御信号Ｃ０〜Ｃ６８を決定する。
【００４２】
アクティブに行をアドレス指定するための行信号発生器として、疑似ランダム数発生器を使用してもよい。たとえば、行および行の群の数Ｎが９に等しい場合、１つの可能な実装は、図３に示したものである。
【００４３】
図３では、発生器は、Ｎビットのバイナリ・ワード、たとえばこの実施形態では９ビットのワードを格納するためのシフト・レジスタ１０を含む。ビットのシフトは、レジスタをクロックするクロック信号ＣＬＫに応じて行われる。１ビットのデータｄが、クロックＣＬＫのストライク時毎にレジスタ中に導入される。このデータｄは、ゼロ電圧の場合、論理状態０とし、表示セルの閾値電圧より大きい電圧Ｖｓの場合、たとえば電圧Ｖｓが１．６５９・Ｖｔｈに等しい場合、論理状態１としてもよい。クロック信号ＣＬＫの２つの立ち上がり側面の間の時間が、部分表示モードでのアクティブな行アドレス指定オペレーション中の各バイナリ・ワードの期間の時間Ｔとすることができる。
【００４４】
発生器は、シフト・レジスタからのバイナリ・ワードの最初の８ビットの出力において反転加算するためのＮＯＲ型の論理ゲート１１も含む。それは、第１の排他的ＯＲゲート１２をさらに含み、第１の排他的ＯＲゲート１２は、シフト・レジスタの５番目と９番目のビットを加算し、５番目と９番目のビットが同一であるとき、０に等しい結果を供給し、または５番目と９番目のビットが異なるとき、１に等しい結果を供給する。最後に、発生器は、データｄを供給するために、ＮＯＲゲート１１の出力状態と第１の排他的ＯＲゲート１２の出力状態を加算するための第２の排他的ＯＲゲート１３を含む。このデータｄは、入力ビットが等しいとき、値が０であり、入力ビットが異なるとき、値が１である。
したがって、発生器は、行制御信号Ｌ０〜Ｌ８を生成することができ、それは、１回の完全なアクティブ・アドレス指定サイクルにわたってすべての可能なバイナリ・ワードの組合せをカバーする一連のバイナリ・ワードから形成される。行制御信号のすべては、正規直交関数である。
【００４５】
どのようにして列の制御信号が決定され、画素の二極化電圧がアクティブな行アドレス指定によって選択されるかをより簡単に理解するために、ここで、図４のグラフを参照されたい。簡単化のために、アクティブ・アドレス指定のための３つの行Ｌ１〜Ｌ３と、表示セルの４つの列Ｃ１〜Ｃ４だけを検討することとする。図４に、データを表示するための画素の所望の状態を示す。白丸の画素は、オフの画素を表し、一方、黒丸の画素はオンの画素を表す。
【００４６】
選択された画素は、列Ｃ３上で行Ｌ３上に位置するものである。この選択された画素の二極化電圧ＶP3のグラフを、行制御信号Ｌ３からの電圧ＶL3から減算された列制御信号Ｃ３からの電圧ＶC3の結果として、図４の最後のグラフとして示す。
【００４７】
１回の行アドレス指定サイクルｔｃにわたって、３つの行ＶL1、ＶL2およびＶL3が、８個の連続するバイナリ・ワードを規定し、それらは、すべて互いに異なり、０００〜１１１までのバイナリ・ワードの組合せをすべて表す。各バイナリ・ワードの長さは、Ｔに等しく、それは、各サイクルｔｃの長さの２N分の１である。Ｎが３に等しい場合、したがってバイナリの行ワードの可能な組合せは、８個である。
【００４８】
したがって、列Ｃ３の制御信号ＶC3が、列Ｃ３のバイナリ・ワードと行の各バイナリ・ワードの比較に基づき得られる。簡単化して図４に示すように、列Ｃ３は、最初のオフ画素と、次に続く２つのオン画素を含み、それによって、バイナリ・データ・ワード１１０が得られる。制御信号ＶC3は、列Ｃ３のバイナリ・データ・ワードと各バイナリの行ワードの間で排他的ＯＲゲートによるビット毎の比較を行うことによって得られる。これを行うために、３つの排他的ＯＲゲートの出力において「１」の数が「０」の数より多い場合だけ、制御信号ＶC3中に状態１を表す電圧Ｖｓが得られることを考慮しなければならない。逆に、３つの排他的ＯＲゲートの出力において「０」の数が「１」の数より多い場合だけ、制御信号ＶC3中に状態０を表すゼロ電圧が得られる。
【００４９】
図５に、表示デバイスが完全表示モードにあるとき、選択された画素の行ＶL3および列ＶC3の制御信号と、その結果得られた二極化電圧のグラフを簡単化して示す。簡単化のために、表示セルは、４つの行Ｌ１〜Ｌ４および４つの列Ｃ１〜Ｃ４だけで表し、ただし、オン画素が黒丸の画素であり、オフ画素が白丸の画素である。選択された画素が行Ｌ３上および列Ｃ３上にあり、さらにオン画素である。
【００５０】
完全表示モードでは、行は、期間Ｔ毎に１つずつ選択するために、多重化によってアドレス指定される。従来の多重化アドレス指定の間、長さがｔｃの行アドレス指定サイクルは、１つおきの、逆極性の同一のインパルス・サイクルによって交番させられ、連続した電圧成分を除去しなければならない。しかし、行と列の制御信号ＶL3およびＶC3に０より大きい電圧だけを用いて動作させることを望んでいるので、定常電圧Ｆを第１のサイクル中に加え、さらに第１のサイクルの後の第２のサイクル中に電圧Ｓを加えなければならない。サイクルは、交互に繰り返される。
【００５１】
制御信号を生成するために使用される異なる電圧は、図６に示す抵抗分割器要素によって簡単化して、表す。いくつかの抵抗器が、示していないが電圧ブースター回路の出力にある正電圧端子ＶDDとアース端子の間に直列に接続される。正電圧ＶDDは、表示セルがたとえば３１個の行を含む場合、その値が表示セルの閾値電圧Ｖｔｈの５倍より大きくてもよい。
【００５２】
この抵抗分割器に設けられた５個の抵抗器の中の４個の抵抗器Ｒが同じ値を持つことができ、一方、１つの中間の抵抗器が、それより低いまたは高い値を持ってもよい。２つの抵抗器の接続ノード毎に、さらに正端子ＶDDに配置して、フォロワ・アンプ２０〜２４またはスイッチを設けることができる。これらのアンプは、アクティブまたは非アクティブになるように個別に制御して、異なる制御信号を発生するために０より大きい５つの電圧レベルの１つを生成することができる。
【００５３】
第１の電圧レベルＦは、アンプ２４の出力で得ることができる。第２の電圧レベル２・Ｆは、アンプ２３の出力で得ることができる。第３の電圧レベルＳ−Ｆは、アンプ２２の出力で得ることができる。第４の電圧レベルＳは、アンプ２１の出力で得ることができる。最後に、アンプ２０が、正電圧ＶDDを供給し、それは、電圧Ｓ＋Ｆに対応する。電圧ＳとＦを決定するために、オン画素とオフ画素の間で最大限のコントラストをもたらす最適比を考慮しなければならない。この最適比は、Ｓ／Ｆ＝Ｎ0.5の場合、最大値になり、ただし、Ｎは行数である。
【００５４】
図５に示すように、選択された画素は、行Ｌ３上と列Ｃ３上の画素である。４つの行だけが簡単化のために示されているとすると、４つの行の多重化オペレーションがサイクルｔｃ毎に実施される。各選択された行の長さは、値がＴである。必要な異なる電圧レベルによって行制御信号ＶL3および列制御信号ＶC3を示す。最後に、選択された画素の二極化電圧ＶP3が、行制御信号ＶL3から列制御信号ＶC3を減算して得られる。二極化信号は、０Ｖのまわりで１つおきのサイクルで極性が逆になることに留意すべきである。したがって、各サイクルにわたる平均電圧ＶRMSは、選択された画素がオン画素になるのに十分である。
【００５５】
したがって、上に示したように、表示デバイスは、完全表示モードでも、または低電力部分表示モードでもいずれでも構成することができる。部分表示モードが、表示セルの限定されたアクティブ領域上に少なくとも１行の文字を表示することができるとすると、それが主に使用される。部分モードでは、表示デバイスの電力消費量は、アクティブな行のアドレス指定技法によって、完全表示モードに比べて大幅に減少される。
【００５６】
以上の説明から、当業者には、クレームに定義された本発明の範囲から逸脱せずに、表示デバイスのいくつかの変形を考え出すことができよう。表示デバイスがパッシブ・マトリックスを含もうとも、アクティブ・マトリックスを含もうとも、すべてのタイプの表示デバイスに本アクティブ・アドレス指定技法を使用することを予想することができる。表示セルの基板は、硬質でもフレキシブルでもよい。中心部とは異なる表示セル上の他の場所に構成された表示デバイスのアクティブ領域を設けて、このプログラム可能なアクティブ領域を移設することを考えることができる。
【符号の説明】
【００５７】
１  表示セル；  ２  行信号発生器；  ３  列信号発生器；  ４  メモリ；  ５  クロック信号発生器；  ６  駆動ユニット；  １０  シフト・レジスタ；１１  ＮＯＲ型論理ゲート；  １２  第１の排他的ＯＲ論理ゲート；１３  第２の排他的ＯＲ論理ゲート；  ２０〜２４  アンプ；  Ｒ  抵抗器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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