(57)【要約】【課題】本発明は、電圧供給装置に関する。【解決手段】基準電圧を獲得する入力部と、上記基準電圧および帰還電圧に基づいてスイッチング情報を獲得する演算増幅器と、上記演算増幅器からのスイッチング情報に基づいて入力電圧を帰還電圧として出力するスイッチング部と、上記基準電圧に基づいて制御信号を獲得する制御部と、上記制御信号に基づいて出力電圧およびヒステリシス情報を出力する出力部とを含むことができる。【選択図】図２
2014123335.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を獲得する入力部と、
前記基準電圧に基づいて制御信号を獲得する制御部と、
前記制御信号に基づいて出力電圧およびヒステリシス情報を獲得する出力部と、
を含む、電圧供給装置。
【請求項２】
前記基準電圧および帰還電圧に基づいてスイッチング情報を獲得する演算増幅器と、
前記演算増幅器からのスイッチング情報に基づいて入力電圧を帰還電圧として出力するスイッチング部と、
をさらに含む、請求項１に記載の電圧供給装置。
【請求項３】
前記制御部は、
前記基準電圧および基準値を比較する複数の比較器を含むことを特徴とする、請求項１または２に記載の電圧供給装置。
【請求項４】
前記制御部は、
ピーク検出器およびアナログ−デジタル変換器のうち少なくとも一つを含むことを特徴とする、請求項１から３の何れか１項に記載の電圧供給装置。
【請求項５】
前記制御信号は、
ヒステリシス調節ビットを含むことを特徴とする、請求項１から４の何れか１項に記載の電圧供給装置。
【請求項６】
前記出力部は、
互いに直列に連結された第１ヒステリシス調節部、第１分配部、第２分配部および第２ヒステリシス調節部を含むことを特徴とする、請求項１から５の何れか１項に記載の電圧供給装置。
【請求項７】
前記出力部は、
ヒステリシス範囲を調節するヒステリシス調節部を含むことを特徴とする、請求項１から５の何れか１項に記載の電圧供給装置。
【請求項８】
前記ヒステリシス調節部は、
前記制御信号に基づいて抵抗値を調節することを特徴とする、請求項７に記載の電圧供給装置。
【請求項９】
前記ヒステリシス調節部は、
少なくとも一つの可変抵抗素子を含むことを特徴とする、請求項７または８に記載の電圧供給装置。
【請求項１０】
前記ヒステリシス調節部は、
互いに直列に連結された抵抗素子およびスイッチング素子を含み、
前記制御信号に基づいてスイッチング素子を制御することを特徴とする、請求項７から９の何れか１項に記載の電圧供給装置。
【請求項１１】
前記演算増幅器は、
レールツーレール方式であることを特徴とする、請求項２に記載の電圧供給装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシス範囲を調節することができる電圧供給装置に関する。
【背景技術】
【０００２】
一般的なシステムにおいて、共通モード電圧の生成方法は、ＢＧＲ（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）を通じて行われる。ＢＧＲを用いる場合は、安定した共通モード電圧の出力が可能である。
【０００３】
しかし、共通モード電圧が一定の比率で変更されなければならない場合は、ＢＧＲを用いて共通モード電圧を出力することができない。
【０００４】
また、雑音余裕度（Ｎｏｉｓｅ  Ｉｍｍｕｎｉｔｙ）特性を向上させる時にヒステリシス（ｈｙｓｔｅｒｅｓｉｓ）を用いるが、上記ヒステリシスは電源に応じて好適な値に変換される必要である。
【０００５】
下記先行技術文献に記載された特許文献１は、出力電圧を可変するためのレギュレーター内蔵半導体装置に関するものであり、可変電圧に応じて一定の比率で変わる共通モード電圧およびヒステリシス情報を出力する方法は開示されていない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本公開特許第２０００−０６６７４４号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本明細書は、基準電圧の変化に応じて一定の比率で変わる出力電圧を出力することができる電圧供給装置を提供する。
【０００８】
また、本明細書は、基準電圧に応じて出力電圧のヒステリシス範囲を調節することができる電圧供給装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様による電圧供給装置は、基準電圧を獲得する入力部と、上記基準電圧および帰還電圧に基づいてスイッチング情報を獲得する演算増幅器と、上記演算増幅器からのスイッチング情報に基づいて入力電圧を帰還電圧として出力するスイッチング部と、上記基準電圧に基づいて制御信号を獲得する制御部と、上記制御信号に基づいて出力電圧およびヒステリシス情報を出力する出力部と、を含んでもよい。
【００１０】
上記制御部は、上記基準電圧および基準値を比較する複数の比較器を含んでもよい。
【００１１】
上記制御部は、ピーク検出器およびアナログ−デジタル変換器のうち少なくとも一つを含むんでもよい。
【００１２】
上記制御信号は、ヒステリシス調節ビットを含んでもよい。
【００１３】
上記出力部は、互いに直列に連結された第１ヒステリシス調節部、第１分配部、第２分配部及び第２ヒステリシス調節部を含んでもよい。
【００１４】
上記出力部は、上記ヒステリシス範囲を調節するヒステリシス調節部を含んでもよい。
【００１５】
上記ヒステリシス調節部は、上記制御信号に基づいて抵抗値を調節してもよい。
【００１６】
上記ヒステリシス調節部は、少なくとも一つの可変抵抗素子を含んでもよい。
【００１７】
上記ヒステリシス調節部は、互いに直列に連結された抵抗素子およびスイッチング素子を含み、上記制御信号に基づいてスイッチング素子を制御してもよい。
【００１８】
上記演算増幅器は、レールツーレール方式であってもよい。
【００１９】
本発明の他の態様による電圧供給装置は、基準電圧を獲得する入力部と、上記基準電圧に基づいて制御信号を獲得する制御部と、上記制御信号に基づいて出力電圧およびヒステリシス情報を獲得する出力部と、を含んでもよい。
【００２０】
上記制御部は、上記基準電圧および基準値を比較する複数の比較器を含んでもよい。
【００２１】
上記制御部は、ピーク検出器およびアナログ−デジタル変換器のうち少なくとも一つを含んでもよい。
【００２２】
上記制御信号は、ヒステリシス調節ビットを含んでもよい。
【００２３】
上記出力部は、上記ヒステリシス情報を調節するヒステリシス調節部を含んでもよい。
【００２４】
上記ヒステリシス調節部は、上記制御信号に基づいて抵抗値を調節してもよい。
【００２５】
上記ヒステリシス調節部は、少なくとも一つの可変抵抗素子を含んでもよい。
【００２６】
上記ヒステリシス調節部は、互いに直列に連結された抵抗素子およびスイッチング素子を含み、上記制御信号に基づいてスイッチング素子を制御してもよい。
【発明の効果】
【００２７】
本明細書の開示により、基準電圧の変化に応じて一定の比率で変わる出力電圧を出力することができる電圧供給装置を提供することができる。
【００２８】
また、本明細書の開示により、基準電圧に応じて出力電圧のヒステリシス範囲を調節することができる電圧供給装置を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による電圧供給装置を示す図面である。
【図２】制御部の一例を示す図面である。
【図３】（ａ）は第１ヒステリシス調節部の一例を示す図面であり、（ｂ）は第２ヒステリシス調節部の一例を示す図面である。
【図４】本発明の他の実施形態による電圧供給装置を示す図面である。
【発明を実施するための形態】
【００３０】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状および大きさなどはより明確な説明のために誇張されることがある。
【００３１】
図１は、本発明の一実施形態による電圧供給装置を示す図面である。
【００３２】
図１を参照すると、上記電圧供給装置１００は、入力部１０と、演算増幅器２０と、スイッチング部３０と、制御部４０と、出力部５０とを含むことができる。
【００３３】
上記入力部１０は、基準電圧Ｖ１を獲得することができる。上記基準電圧Ｖ１は可変することができる。上記入力部は、上記演算増幅器２０の一端子に接続されることができる。
【００３４】
上記スイッチング部３０は、入力電圧Ｖ２を帰還電圧Ｖ３として出力することができる。例えば、上記スイッチング部３０は、ＰＭＯＳトランジスタで実現されることができる。この時、ＰＭＯＳトランジスタは、入力電圧Ｖ２と連結されるソースと、演算増幅器２０と連結されるゲートと、出力部５０と連結されるドレインとを有することができる。スイッチング部３０の形態はこれに限定されず、様々な形態のスイッチング素子が用いられてもよい。
【００３５】
上記演算増幅器２０は、基準電圧Ｖ１、帰還電圧Ｖ３に基づいて、スイッチング情報を獲得することができる。例えば、上記演算増幅器２０は、基準電圧Ｖ１と帰還電圧Ｖ３を比較し、比較した結果をスイッチング部３０に出力することができる。
【００３６】
一方、上記演算増幅器２０は、レールツーレール（Ｒａｉｌ  ｔｏ  Ｒａｉｌ）方式であることが好ましい。
【００３７】
上記スイッチング部３０は、上記スイッチング情報に応じてスイッチングすることができる。また、上記スイッチング部３０は、上記スイッチング情報に基づいて、入力電圧Ｖ２を帰還電圧Ｖ３として出力することができる。
【００３８】
上記制御部４０は、上記基準電圧に基づいて制御信号を獲得することができる。
【００３９】
上記制御部４０の動作については、図２を参照して具体的に説明する。
【００４０】
上記出力部５０は、上記制御信号に基づいて、出力電圧Ｖ４およびヒステリシス情報Ｖｏｐ、Ｖｒｐを出力することができる。
【００４１】
本発明の一実施形態によると、上記出力部５０は、ヒステリシス調節部と、電圧分配部とを含むことができる。
【００４２】
上記ヒステリシス調節部は、第１調節部５２と、第２調節部５４とを含むことができる。上記ヒステリシス調節部は、上記ヒステリシス情報Ｖｏｐ、Ｖｒｐを調節することができる。また、上記ヒステリシス調節部は、可変抵抗素子Ｒ１０、Ｒ４０によって形成されることができる。
【００４３】
上記電圧分配部５６、５８は、第１分配部５６と、第２分配部５８とを含むことができる。また、上記電圧分配部は、抵抗素子Ｒ２０、Ｒ３０によって形成されることができる。
【００４４】
図１を参照すると、上記第１調節部５２、上記第１分配部５６、上記第２分配部５８、第２調節部５８は、直列に連結されることができる。
【００４５】
本発明の一実施形態によると、演算増幅器２０およびスイッチング部３０の動作により、上記出力部５０には基準電圧Ｖ１がかかることができる。
【００４６】
一方、上記第１調節部５２、上記第２調節部５４、上記第１分配部５６、上記第２分配部５８によって、出力電圧Ｖ４が決定されることができる。また、上記第１調節部５２、上記第２調節部５４、上記第１分配部５６、上記第２分配部５８によって、ヒステリシス情報が決定されることができる。
【００４７】
また、上記第１調節部５２と上記第１分配部５６の連結端子にかかる電圧Ｖｏｐを第１ヒステリシス情報と定義することができる。
【００４８】
また、上記第２分配部５８と上記第２調節部５４の連結端子にかかる電圧を第２ヒステリシス情報Ｖｒｐと定義することができる。
【００４９】
また、上記第１分配部５６と上記第２分配部５８の連結端子にかかる電圧を出力電圧と定義することができる。
【００５０】
例えば、第１調節部５２と第１分配部５６の抵抗値の和が第２調節部５４と第２分配部５８の抵抗値の和と等しい場合、出力電圧はＶ１／２となることができる。また、本発明の一実施形態によると、第１調節部５２の抵抗値と第２調節部５４の抵抗値が等しくてもよい。また、第１分配部５６と第２分配部５８の抵抗値が等しくてもよい。
【００５１】
すなわち、このような方式により、基準電圧の変化に比例した出力電圧を発生させることができ、出力電圧値を正確に調節することができる。
【００５２】
ヒステリシスは、ノイズ（Ｎｏｉｓｅ）により堅固な設計をするために用いるものであり、入力信号または雑音が大きい場合は、ヒステリシス範囲を増加させることが好ましい。また、相対的に入力信号または雑音が小さい場合は、ヒステリシス範囲を減少させることが好ましい。
【００５３】
図２は、制御部の一例を示す図面である。
【００５４】
ヒステリシス範囲を調節するために、上記制御部４０は、基準電圧に基づいて制御信号を獲得することができる。例えば、上記制御信号は、ヒステリシス調節ビットであってもよい。
【００５５】
本発明の一実施形態によると、各ヒステリシス調節部は、並列に連結された複数のスイッチング素子と、各スイッチング素子に直列に連結された抵抗素子とからなることができる。また、上記制御部４０は、上記ヒステリシス調節部に含まれた各スイッチング素子に対する制御ビットを生成することができる。上記制御ビットは、ヒステリシス調節ビットと通称することができる。
【００５６】
また、上記制御部４０は、基準電圧および所定の基準値の入力を受けて、ヒステリシス調節ビットを出力する複数の比較器を含むことができる。
【００５７】
一方、上記制御部４０は、ピーク検出器（Ｐｅａｋ  Ｄｅｔｅｃｔｏｒ）またはアナログ−デジタル変換器（ＡＤＣ）を含むことができる。基準電圧が交流電圧である場合、上記ピーク検出器（Ｐｅａｋ  Ｄｅｔｅｃｔｏｒ）またはアナログ−デジタル変換器（ＡＤＣ）は、交流電圧を特定値に変換することができる。
【００５８】
本実施形態では、各ヒステリシス調節部５２、５４が４個のスイッチング素子と各スイッチング素子に直列に連結された抵抗素子とからなる場合を仮定する。また、上記制御部４０は、各ヒステリシス調節部５２、５４に対するヒステリシス調節ビットを生成する場合を仮定する。
【００５９】
図２を参照すると、上記制御部４０は、第１比較器４１と、第２比較器４２と、第３比較器４３と、第４比較器４４とを含むことができる。
【００６０】
上記第１比較器４１の一入力端子は、基準電圧の入力を受けることができる。また、上記第１比較器４１の他の入力端子は、第１基準値Ｒｅｆ１の入力を受けることができる。上記第１比較器４１は、基準電圧が第１基準値より大きい場合に、ヒステリシス調節ビットＣ１を１として出力することができる。また、上記第１比較器４１は、基準電圧が第１基準値より小さい場合に、ヒステリシス調節ビットＣ１を０として出力することができる。
【００６１】
上記第１比較器４１から出力されるヒステリシス調節ビットＣ１は、ヒステリシス調節部に含まれた一スイッチのスイッチングを制御することができる。
【００６２】
上記第２比較器４２の一入力端子は、基準電圧の入力を受けることができる。また、上記第２比較器４２の他の入力端子は、第２基準値Ｒｅｆ２の入力を受けることができる。上記第２比較器４２は、基準電圧が第２基準値より大きい場合に、ヒステリシス調節ビットＣ２を１として出力することができる。また、上記第２比較器４２は、基準電圧が第２基準値より小さい場合に、ヒステリシス調節ビットＣ２を０として出力することができる。
【００６３】
上記第２比較器４２から出力されるヒステリシス調節ビットＣ２は、ヒステリシス調節部に含まれた一スイッチのスイッチングを制御することができる。
【００６４】
上記第３比較器４３、上記第４比較器４４も上記第１比較器４１または上記第２比較器４２と同様に動作することができるので、具体的な説明は省略する。
【００６５】
一方、基準電圧のレベルが０〜５Ｖであり、第１基準値は１Ｖ、第２基準値は２Ｖ、第３基準値は３Ｖ、第４基準値は４Ｖである場合を仮定して、ヒステリシス調節ビットの出力例を調べてみる。
【００６６】
表１は、基準電圧のレベルに応じたヒステリシス調節ビットを示すものである。
【００６７】
【表１】
2014123335.tif 000003
【００６８】
ここで、Ｃ１、Ｃ２、Ｃ３、Ｃ４からなるヒステリシス調節ビットにより、ヒステリシス調節部のスイッチング素子がスイッチングされることができる。
【００６９】
上記制御部４０は、基準電圧のレベルに応じて、複数のヒステリシス調節ビットを出力することができる。ここでは、上記制御部４０が基準電圧のレベルに応じて５種類のヒステリシス調節ビットＮｏ．１、Ｎｏ．２、Ｎｏ．３、Ｎｏ．４、Ｎｏ．５を出力することができる。また、上記ヒステリシス調節ビットにより、ヒステリシス調節部内の少なくとも一つのスイッチング素子がスイッチングされることができる。
【００７０】
図３は、ヒステリシス調節部の一例を示す図面である。
【００７１】
図３の（ａ）は、上記第１ヒステリシス調節部５２の一例を示す図面である。
【００７２】
図３の（ｂ）は、上記第２ヒステリシス調節部５４の一例を示す図面である。
【００７３】
図３を参照すると、各ヒステリシス調節部は、並列に連結された複数のスイッチング素子と、各スイッチング素子に直列に連結された抵抗素子とを含むことができる。上記ヒステリシス調節部は、上記制御部４０の制御信号に基づいてヒステリシス情報を出力することができる。例えば、上記ヒステリシス調節部は、ヒステリシスの上限と下限に対する情報を出力することができる。
【００７４】
本実施形態では、各ヒステリシス調節部５２、５４が４個のスイッチング素子と各スイッチング素子に直列に連結された抵抗素子とからなる場合を仮定する。また、上記ヒステリシス調節部５２、５４を制御する制御信号は、表１に説明されたヒステリシス制御ビットである場合を仮定して説明する。
【００７５】
図３の（ａ）を参照すると、上記第１ヒステリシス調節部５２は、並列に連結された複数のスイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４と、各スイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４に直列に連結された抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４とからなることができる。
【００７６】
一方、上記抵抗素子の各抵抗値は相違してもよい。例えば、Ｒ１＝Ｒ（Ω）、Ｒ２＝２Ｒ（Ω）、Ｒ３＝３Ｒ（Ω）、Ｒ４＝４Ｒ（Ω）に設定することができる。すなわち、Ｒ１の抵抗値が最も小さく、Ｒ４の抵抗値が最も大きくてもよい。
【００７７】
図３の（ｂ）を参照すると、上記第２ヒステリシス調節部５４は、並列に連結された複数のスイッチング素子Ｓ５、Ｓ６、Ｓ７、Ｓ８と、各スイッチング素子Ｓ５、Ｓ６、Ｓ７、Ｓ８に直列に連結された抵抗素子Ｒ５、Ｒ６、Ｒ７、Ｒ８とからなることができる。
【００７８】
一方、上記抵抗素子の各抵抗値は相違してもよい。例えば、Ｒ５＝Ｒ（Ω）、Ｒ６＝２Ｒ（Ω）、Ｒ７＝３Ｒ（Ω）、Ｒ８＝４Ｒ（Ω）に設定することができる。すなわち、Ｒ５の抵抗値が最も小さく、Ｒ８の抵抗値が最も大きくてもよい。
【００７９】
表１を参照すると、ヒステリシス調節ビット値が最も小さい場合、入力電圧が最も小さい範囲であることを確認することができる。よって、ヒステリシス調節ビット値が小さい場合は、ヒステリシス範囲が減ることが好ましい。よって、この場合、上記第１ヒステリシス調節部５２、上記第２ヒステリシス調節部５４の抵抗値が大きいことが好ましい。
【００８０】
したがって、上記第１ヒステリシス調節部５２においては、抵抗値が最も大きい抵抗素子Ｒ４が選択されなければならず、上記第２ヒステリシス調節部５４においても抵抗値が最も大きい抵抗素子Ｒ８が選択されることが好ましい。
【００８１】
図３を参照すると、スイッチング素子Ｓ４はＰＭＯＳトランジスタであり、スイッチング素子Ｓ８はＮＭＯＳトランジスタからなる場合、スイッチング素子Ｓ４にはロー（ｌｏｗ）信号が印加され、スイッチング素子Ｓ８にはハイ（ｈｉｇｈ）信号が印加されることができる。
【００８２】
一方、上記スイッチング素子Ｓ１〜Ｓ８の形態はこれに限定されず、様々な形態のスイッチング素子が用いられてもよい。
【００８３】
また、表１を参照すると、ヒステリシス調節ビット値が最も大きい場合、入力電圧が最も大きい範囲であることを確認することができる。よって、ヒステリシス調節ビット値が大きい場合は、ヒステリシス範囲が広くなることが好ましい。よって、この場合、上記第１ヒステリシス調節部５２、上記第２ヒステリシス調節部５４の抵抗値が小さいことが好ましい。
【００８４】
したがって、上記第１ヒステリシス調節部５２においては、抵抗値が最も小さい抵抗素子Ｒ１が選択されなければならず、上記第２ヒステリシス調節部５４においても抵抗値が最も小さい抵抗素子Ｒ５が選択されることが好ましい。
【００８５】
図３を参照すると、スイッチング素子Ｓ４はＰＭＯＳトランジスタであり、スイッチング素子Ｓ８はＮＭＯＳトランジスタからなる場合、スイッチング素子Ｓ１にはロー（ｌｏｗ）信号が印加され、スイッチング素子Ｓ５にはハイ（ｈｉｇｈ）信号が印加されることができる。
【００８６】
同様な方式により、第１ヒステリシス調節部５２において一抵抗素子Ｒ２が選択され、第２ヒステリシス調節部５４において一抵抗素子Ｒ６が選択されることができる。または、第１ヒステリシス調節部５２において一抵抗素子Ｒ３が選択され、第２ヒステリシス調節部５４において一抵抗素子Ｒ７が選択されることができる。
【００８７】
上記方式により、第１ヒステリシス調節部５２、第２ヒステリシス調節部５４の全体抵抗が調節されることができる。
【００８８】
上記第１ヒステリシス調節部５２、上記第２ヒステリシス調節部５４の抵抗が調節されることにより、第１ヒステリシス情報Ｖｏｐ、第２ヒステリシス情報Ｖｒｐが調節されることができる。
【００８９】
例えば、上記第１ヒステリシス調節部５２および上記第２ヒステリシス調節部５４の抵抗が小さくなる場合、上記第１ヒステリシス情報Ｖｏｐ（例えば、ヒステリシスの上限値）と上記第２ヒステリシス情報Ｖｒｐ（例えば、ヒステリシスの下限値）との間の差が大きくなって、ヒステリシス範囲が広くなることができる。
【００９０】
また、上記第１ヒステリシス調節部５２および上記第２ヒステリシス調節部５４の抵抗が大きくなる場合、上記第１ヒステリシス情報Ｖｏｐ（例えば、ヒステリシスの上限値）と上記第２ヒステリシス情報Ｖｒｐ（例えば、ヒステリシスの下限値）との間の差が減って、ヒステリシス範囲が狭くなることができる。
【００９１】
基準電圧が増加する場合、ヒステリシス範囲は広くなることが好ましい。また、基準電圧が減少する場合、ヒステリシス範囲は狭くなることが好ましい。
【００９２】
本発明の一実施形態によると、基準電圧が増加する場合、上記制御部４０、第１ヒステリシス調節部５２、第２ヒステリシス調節部５４によって、ヒステリシス範囲は広くなることができる。
【００９３】
また、基準電圧が減少する場合、上記制御部４０、第１ヒステリシス調節部５２、第２ヒステリシス調節部５４によって、ヒステリシス範囲は狭くなることができる。
【００９４】
すなわち、図２、図３、表１を参照すると、基準電圧が最も小さい範囲のレベルに該当する場合（Ｎｏ．１）、これに応じたヒステリシス調節ビットにより、第１ヒステリシス調節部５２、第２ヒステリシス調節部５４の抵抗は最も大きい値を有する。よって、上記ヒステリシス範囲は最も狭くなることができる。また、基準電圧が最も大きい範囲のレベルに該当する場合（Ｎｏ．５）、これに応じたヒステリシス調節ビットにより、第１ヒステリシス調節部５２、第２ヒステリシス調節部５４の抵抗は最も小さい値を有する。よって、上記ヒステリシス範囲は最も広くなることができる。
【００９５】
したがって、本発明の一実施形態によると、基準電圧に応じてヒステリシス範囲が適切に調節されることができる。また、本発明の一実施形態によると、雑音余裕度（Ｎｏｉｓｅ  Ｉｍｍｕｎｉｔｙ）特性が向上した出力電圧供給装置が提供されることができる。
【００９６】
図４は、本発明の他の実施形態による電圧供給装置を示す図面である。
【００９７】
図４を参照すると、上記出力部５０は、ヒステリシス調節部と、電圧分配部とを含むことができる。
【００９８】
上記ヒステリシス調節部は、第１調節部５２と、第２調節部５４とを含むことができる。上記ヒステリシス調節部は、上記ヒステリシス情報Ｖｏｐ、Ｖｒｐを調節することができる。また、上記ヒステリシス調節部は、可変抵抗素子Ｒ１０、Ｒ４０によって形成されることができる。
【００９９】
上記電圧分配部５６、５８は、第１分配部５６と、第２分配部５８とを含むことができる。また、上記電圧分配部は、抵抗素子Ｒ２０、Ｒ３０によって形成されることができる。
【０１００】
図４を参照すると、上記第１分配部５６、上記第１調節部５２、上記第２調節部５４、第２分配部５８の順に各構成が直列に連結されることができる。
【０１０１】
この場合、上記第１ヒステリシス調節部５２および上記第２ヒステリシス調節部５４の抵抗が大きくなる場合、上記第１ヒステリシス情報Ｖｏｐ（例えば、ヒステリシスの上限値）と上記第２ヒステリシス情報Ｖｒｐ（例えば、ヒステリシスの下限値）との間の差が大きくなって、ヒステリシス範囲が広くなることができる。
【０１０２】
したがって、本実施形態では、ヒステリシス範囲を広げなければならない場合、上記第１ヒステリシス調節部５２、上記第２ヒステリシス調節部５４の抵抗値が大きくなるように、上記図２および図３で説明した制御部、ヒステリシス調節部を適切に変形して用いることができる。
【０１０３】
また、上記第１ヒステリシス調節部５２および上記第２ヒステリシス調節部５４の抵抗が小さくなる場合、上記第１ヒステリシス情報Ｖｏｐ（例えば、ヒステリシスの上限値）と上記第２ヒステリシス情報Ｖｒｐ（例えば、ヒステリシスの下限値）との間の差が減って、ヒステリシス範囲が狭くなることができる。
【０１０４】
したがって、本実施形態では、ヒステリシス範囲を減らさなければならない場合、上記第１ヒステリシス調節部５２、上記第２ヒステリシス調節部５４の抵抗値が小さくなるように、上記図２および図３で説明した制御部、ヒステリシス調節部を適切に変形して用いることができる。
【０１０５】
その他の構成については上述した方式が同様に適用されるので、ここでは具体的な説明を省略する。
【０１０６】
上述した本発明の実施形態による方法は、互いに個別的にまたは組み合わせて用いられることができる。また、各実施形態を構成するステップは、他の実施形態を構成するステップとは個別的にまたは組合わせて用いられることができる。
【０１０７】
また、以上で説明した方法は、例えば、ソフトウェア、ハードウェアまたはこれらの組み合わせたものを用いて、コンピュータまたはこれと類似する装置で読み取り可能な記録媒体内において実現されてもよい。
【０１０８】
ハードウェア的には、今まで説明した方法は、ＡＳＩＣｓ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ）、ＤＳＰｓ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒｓ）、ＤＳＰＤｓ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｄｅｖｉｃｅｓ）、ＰＬＤｓ（ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅｓ）、ＦＰＧＡｓ（ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙｓ）、プロセッサ（ｐｒｏｃｅｓｓｏｒｓ）、コントローラー（ｃｏｎｔｒｏｌｌｅｒｓ）、マイクロコントローラー（ｍｉｃｒｏ−ｃｏｎｔｒｏｌｌｅｒｓ）、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ）、その他の機能を行うための電気的なユニットのうち少なくとも一つを用いて実現されてもよい。
【０１０９】
ソフトウェア的には、本明細書で説明する手続きおよび機能は、別のソフトウェアモジュールで実現されてもよい。上記ソフトウェアモジュールを適切なプログラム言語で書き込まれたソフトウェアコードで実現されてもよい。上記ソフトウェアコードは格納部に格納されてもよく、プロセッサによって実行されてもよい。
【０１１０】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で様々な修正および変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１１１】
１０  入力部
２０  演算増幅器
３０  スイッチング部
４０  制御部
５０  出力部
【図１】
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【図２】
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【図３】
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【図４】
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