(57)【要約】【課題】ランダムばらつきを抑制して精度の高い多相クロックを生成することが可能な多相クロック発生回路及びそのクロック発生方法を提供すること。【解決手段】一実施の形態によれば、多相クロック発生回路１０は、位相の異なる２つのリファレンスクロックの位相を補間する位相補間クロックを生成する位相補間回路１３−１と、位相補間回路１３−１によって生成された位相補間クロックの周波数に基づいて設定されたゲインで位相補間クロックをドライブするブースト機能付きバッファ回路１５−１と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
位相の異なる２つのリファレンスクロックの位相を補間する位相補間クロックを生成する位相補間回路と、
前記位相補間クロックの周波数に基づいて設定されたゲインで当該位相補間クロックをドライブするブースト機能付きバッファ回路と、を備えた多相クロック発生回路。
【請求項２】
前記ブースト機能付きバッファ回路は、前記位相補間クロックの周波数が所定周波数帯に含まれるか否かに基づいて前記ゲインを設定する、請求項１に記載の多相クロック発生回路。
【請求項３】
前記ブースト機能付きバッファ回路は、前記位相補間クロックの周波数が所定周波数帯に含まれる場合には含まれない場合よりも大きなゲインで当該位相補間クロックをドライブする、請求項１又は２に記載の多相クロック発生回路。
【請求項４】
前記ブースト機能付きバッファ回路は、
前記位相補間クロックを構成する差動入力信号の一方がゲートに供給される第１トランジスタと、
前記差動入力信号の他方がゲートに供給される第２トランジスタと、
前記第１及び前記第２トランジスタのそれぞれのドレインと第１電源端子との間にそれぞれ設けられた第１及び第２抵抗素子と、
前記第１及び前記第２トランジスタのそれぞれのソースと第２電源端子との間にそれぞれ設けられた第１及び第２定電流源と、
前記第１及び前記第２トランジスタのそれぞれのソース間に設けられ、前記位相補間クロックの周波数に応じたレベルの制御信号がゲートに供給される第３トランジスタと、
前記第３トランジスタに並列に設けられた容量素子と、を有し、
前記第１及び前記第２トランジスタのそれぞれのドレイン電圧を出力する、請求項１〜３の何れか一項に記載の多相クロック発生回路。
【請求項５】
位相の異なる複数のリファレンスクロックの中から前記２つのリファレンスクロックを選択する位相選択回路をさらに備えた、請求項１〜４の何れか一項に記載の多相クロック発生回路。
【請求項６】
位相の異なる２つのリファレンスクロックの位相を補間する位相補間クロックを生成し、
前記位相補間クロックの周波数に基づいて設定されたゲインで当該位相補間クロックをドライブする、多相クロック発生回路のクロック発生方法。
【請求項７】
前記位相補間クロックの周波数が所定周波数帯に含まれるか否かに基づいて前記ゲインを設定する、請求項６に記載の多相クロック発生回路のクロック発生方法。
【請求項８】
前記位相補間クロックの周波数が所定周波数帯に含まれる場合には含まれない場合よりも大きなゲインで当該位相補間クロックをドライブする、請求項６又は７に記載の多相クロック発生回路のクロック発生方法。
【請求項９】
位相の異なる複数のリファレンスクロックの中から前記２つのリファレンスクロックを選択し、
前記２つのリファレンスクロックの位相を補間する前記位相補間クロックを生成する、請求項６〜８の何れか一項に記載の多相クロック発生回路のクロック発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック発生回路及びそのクロック発生方法に関する。
【背景技術】
【０００２】
多相クロック発生回路は、位相の異なる複数のリファレンスクロックから任意の位相の複数のクロック（多相クロック）を生成する回路である。
【０００３】
関連する技術が特許文献１に開示されている。特許文献１に開示された多相クロック発生回路は、位相の異なる２つのリファレンスクロックの位相を補間するクロック、を生成する位相補間回路を複数備える。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９７３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年では、トランジスタサイズ（Ｗ／Ｌ）の微細化に伴いチップ内のランダムばらつきの影響が無視できなくなっている。
【０００６】
しかしながら、関連する技術の多相クロック発生回路では、チップ内のランダムばらつきについて考慮されていないため、出力クロックの位相がばらついてしまう可能性がある。特に、関連する技術の多相クロック発生回路は、差動間の相対ばらつきが大きくなるＣＭＬ(Current Mode Logic)構成のバッファ回路を備えているため、出力クロックの位相がばらつく可能性は高い。このように、関連する技術の多相クロック発生回路は、精度の高い多相クロックを生成することができないという問題があった。
【０００７】
本発明は、このような問題点を解決するためになされたものであり、ランダムばらつきを抑制して精度の高い多相クロックを生成することが可能な多相クロック発生回路及びそのクロック発生方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、多相クロック発生回路は、位相の異なる２つのリファレンスクロックの位相を補間する位相補間クロックを生成する位相補間回路と、前記位相補間クロックの周波数に基づいて設定されたゲインで当該位相補間クロックをドライブするブースト機能付きバッファ回路と、を備える。
【０００９】
また、一実施の形態によれば、多相クロック発生回路のクロック発生方法は、位相の異なる２つのリファレンスクロックの位相を補間する位相補間クロックを生成し、前記位相補間クロックの周波数に基づいて設定されたゲインで当該位相補間クロックをドライブする。
【発明の効果】
【００１０】
前記一実施の形態によれば、ランダムばらつきを抑制して精度の高い多相クロックを生成することが可能な多相クロック発生回路及びそのクロック発生方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１にかかる多相クロック発生回路の構成例を示す図である。
【図２】実施の形態１にかかる多相クロック発生回路に設けられた位相補間回路を単体で示す図である。
【図３】実施の形態１にかかる多相クロック発生回路に設けられた位相補間回路の入出力信号の波形を示す図である。
【図４】実施の形態１にかかる多相クロック発生回路に設けられた位相補間回路の具体的構成の一例を示す図である。
【図５】実施の形態１にかかる多相クロック発生回路に設けられたブースト機能付きバッファ回路の具体的構成の一例を示す図である。
【図６】ブースト機能付きバッファ回路の入力クロック周波数及びゲインの関係を示す図である。
【図７】実施の形態１にかかる多相クロック発生回路の変形例を示す図である。
【図８】シミュレーション時に用いられた多相クロック発生回路の構成を示す図である。
【図９】図８に示す多相クロック発生回路の各計測位置で計測されたばらつきのモンテカルロシミュレーション結果を示す図である。
【図１０】ＰＩ選択信号ＳＥＬＰによって決定される１６通りの出力クロックのそれぞれの位相ばらつきを示す図である。
【図１１】ＰＩ選択信号ＳＥＬＰによって決定される１６通りの出力クロックのそれぞれのリニアリティを示す図である。
【図１２】ＰＩ選択信号ＳＥＬＰによって決定される１６通りの出力クロックのそれぞれの遅延（Δｔ）を示す図である。
【図１３】実施の形態１にかかる多相クロック発生回路が適用されたＣＤＲ回路の構成例を示す図である。
【図１４】実施の形態１にかかる多相クロック発生回路の変形例を示す図である。
【図１５】実施の形態１にかかる多相クロック発生回路の変形例を示す図である。
【図１６】実施の形態１にかかる多相クロック発生回路の変形例を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１５】
＜実施の形態１＞
図１は、実施の形態１にかかる多相クロック発生回路１０の構成例を示す図である。図１に示す多相クロック発生回路１０は、位相選択回路１２と、位相補間回路１３−１，１３−２と、ブースト機能付きバッファ回路１５−１，１５−２と、を備える。また、多相クロック発生回路１０には、外部端子として、クロック入力端子ＩＮ０，ＩＮ０Ｂ，ＩＮ１，ＩＮ１Ｂと、クロック出力端子ＯＵＴ０，ＯＵＴ０Ｂ，ＯＵＴ１，ＯＵＴ１Ｂと、制御端子ＳＥＬ１，ＳＥＬ２と、が設けられている。
【００１６】
クロック入力端子ＩＮ０，ＩＮ０Ｂ，ＩＮ１，ＩＮ１Ｂには、それぞれ基準位相から０°、１８０°、９０°、２７０°遅延したリファレンスクロック（以下、単に、０°、１８０°、９０°、２７０°遅延したリファレンスクロックとも称す）が供給される。この４つのリファレンスクロックは、０°、１８０°、９０°、２７０°のリファレンスクロックからなる０系入力と、同じく０°、１８０°、９０°、２７０°のリファレンスクロックからなる１系入力と、に分岐され、位相選択回路１２に入力される。
【００１７】
制御端子ＳＥＬ１には、４ビットの位相選択信号ＳＥＬＣが供給される。また、制御端子ＳＥＬ２には、１６ビットのＰＩ選択信号ＳＥＬＰが供給される。なお、ＰＩ選択信号ＳＥＬＰのフォーマットは、サーモメータコードである。
【００１８】
位相選択回路１２は、位相選択信号ＳＥＬＣに基づいて０系入力及び１系入力のリファレンスクロック群の中から９０°位相の異なる２つリファレンスクロックの組を２組選択し、それぞれ位相補間回路１３−１，１３−２に対して出力する。
【００１９】
各位相補間回路１３−１，１３−２は、９０°位相の異なる２つのリファレンスクロックの位相を補間するクロック（位相補間クロック）を生成する。より具体的には、各位相補間回路１３−１，１３−２は、１６ビットのＰＩ選択信号ＳＥＬＰに基づき、２つのリファレンスクロックと同じ位相を含む１６通り（１６ステップ）の位相のうち何れかの位相のクロック（位相補間クロック）を生成する。なお、この場合の出力クロックの位相の解像度は５．６２５°（＝９０°／１６）である。例えば、多相クロック発生回路１０を備えたＣＤＲ回路（後述）に供給されるシリアルデータの伝送レートが１６Ｇｂｐｓの場合、１ＵＩが６２．５ｐｓとなり、９０°では３１．２５ｐｓとなるため、１．９５３１２５ｐｓ（＝３１．２５ｐｓ／１６ステップ）のステップで、出力クロックのタイミング微調整が可能である。
【００２０】
（位相補間回路の詳細）
図２は、位相補間回路１３−１を単体で示した図である。図３は、位相補間回路１３−１の入出力信号の波形を示す図である。なお、位相補間回路１３−１，１３−２の回路構成は同じであるため、以下では代表して位相補間回路１３−１についてのみ説明する。
【００２１】
図２，図３に示すように、位相補間回路１３−１の入力端子Ａ（ＡＢ）及び入力端子Ｂ（ＢＢ）には、９０°位相の異なる２つのリファレンスクロックがそれぞれ入力される。また、位相補間回路１３−１の制御端子ＳＥＬには、１６ビットのＰＩ選択信号ＳＥＬＰが入力される。また、位相補間回路１３−１の出力端子Ｏ（ＯＢ）からは、ＰＩ選択信号ＳＥＬＰにより決定された位相のクロック（位相補間クロック）が出力される。なお、入力端子ＡＢには入力端子Ａに入力されるクロックの反転信号が入力される。入力端子ＢＢには入力端子Ｂに入力されるクロックの反転信号が入力される。出力端子ＯＢからは出力端子Ｏから出力されるクロックの反転信号が出力される。
【００２２】
図４は、位相補間回路１３−１の具体的構成の一例を示す図である。図４に示す位相補間回路１３−１は、抵抗素子Ｒ１，Ｒ２と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｍ１〜Ｍ４と、電流源Ｉａ，Ｉｂと、を有する。電流源Ｉａは、１６個の単位電流源からなる定電流源Ｕａと、これら１６個の単位電流源のそれぞれのオンオフを制御する１６個のスイッチ素子からなるスイッチ素子群ＳＷａと、を有する。電流源Ｉｂは、１６個の単位電流源からなる定電流源Ｕｂと、これら１６個の単位電流源のそれぞれのオンオフを制御する１６個のスイッチ素子からなるスイッチ素子群ＳＷｂと、を有する。
【００２３】
抵抗素子Ｒ１は、電源電圧ＶＤＤが供給される電源電圧端子（第１電源端子；以下、電源電圧端子ＶＤＤと称す）と出力端子ＯＢとの間に設けられている。抵抗素子Ｒ２は、電源電圧端子ＶＤＤと出力端子Ｏとの間に設けられている。
【００２４】
トランジスタＭ１では、ソースがノードＮ１に接続され、ドレインが出力端子ＯＢに接続され、ゲートが入力端子Ａに接続されている。トランジスタＭ２では、ソースがノードＮ１に接続され、ドレインが出力端子Ｏに接続され、ゲートが入力端子ＡＢに接続されている。トランジスタＭ３では、ソースがノードＮ２に接続され、ドレインが出力端子ＯＢに接続され、ゲートが入力端子Ｂに接続されている。トランジスタＭ４では、ソースがノードＮ２に接続され、ドレインが出力端子Ｏに接続され、ゲートが入力端子ＢＢに接続されている。
【００２５】
定電流源Ｕａ及びスイッチ素子群ＳＷａからなる電流源Ｉａは、ノードＮ１と接地電圧ＧＮＤが供給される接地電圧端子（第２電源端子；以下、接地電圧端子ＧＮＤと称す）との間に設けられている。定電流源Ｕｂ及びスイッチ素子群ＳＷｂからなる電流源Ｉｂは、ノードＮ２と接地電圧端子ＧＮＤとの間に設けられている。
【００２６】
なお、本実施の形態では、定電流源Ｕａを構成する１６個の単位電流源、定電流源Ｕｂを構成する１６個の単位電流源、スイッチ素子群ＳＷａを構成する１６個のスイッチ素子、スイッチ素子群ＳＷｂを構成する１６個のスイッチ素子が、何れもＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００２７】
定電流源Ｕａを構成する１６個の単位電流源及び定電流源Ｕｂを構成する１６個の単位電流源のそれぞれのゲートには、バイアス電圧ＢＩＡＳが供給されている。スイッチ素子群ＳＷａを構成する１６個のスイッチ素子のそれぞれのゲートには、１６ビットのＰＩ選択信号ＳＥＬＰの各ビットを反転させた信号ＳＡがそれぞれ１ビットずつ供給されている。スイッチ素子群ＳＷｂを構成する１６個のスイッチ素子のそれぞれのゲートには、１６ビットのＰＩ選択信号ＳＥＬＰの各ビットを正転させた信号ＳＢがそれぞれ１ビットずつ供給されている。
【００２８】
例えば、１６ビットのＰＩ選択信号ＳＥＬＰが"１１１１１１１１００００００００"を示す場合には、スイッチ素子群ＳＷａを構成する１６個のスイッチ素子のうち上位８ビットに対応する８個のスイッチ素子がオフし、下位８ビットに対応する８個のスイッチ素子がオンする。また、スイッチ素子群ＳＷｂを構成する１６個のスイッチ素子のうち上位８ビットに対応する８個のスイッチ素子がオンし、下位８ビットに対応する８個のスイッチ素子がオフする。
【００２９】
つまり、図４に示す位相補間回路１３−１では、電流源Ｉａ側に流れる電流Ｉ１の振幅と、電流源Ｉｂ側に流れる電流Ｉ２の振幅とが、ＰＩ選択信号ＳＥＬＰにより制御される。このとき、電流Ｉ１，Ｉ２の和は一定に保たれる。また、出力端子Ｏから出力されるクロックの電位は、トランジスタＭ２，Ｍ４にそれぞれ流れる電流の和によって決定され、出力端子ＯＢから出力されるクロックの電位は、トランジスタＭ１，Ｍ３にそれぞれ流れる電流の和によって決定される。したがって、入力端子Ａ（ＡＢ）及び入力端子Ｂ（ＢＢ）に９０°位相の異なる２つのリファレンスクロックがそれぞれ供給されると、ＰＩ選択信号ＳＥＬＰにより決定された位相のクロック（位相補間クロック）が出力端子Ｏ（ＯＢ）から出力されることとなる。
【００３０】
図１に戻り、ブースト機能付きバッファ回路１５−１，１５−２は、ブースト機能を有するＣＭＬ構成のバッファ回路である。ブースト機能付きバッファ回路１５−１，１５−２は、入力クロック（位相補間クロック）の周波数に基づいて設定されたゲインで、当該入力クロックをドライブする。より具体的には、ブースト機能付きバッファ回路１５−１，１５−２は、入力クロックの周波数が所定周波数帯（所定周波数及びその周辺周波数）に含まれる場合には含まれない場合よりも大きなゲインで当該入力クロックをドライブする。それにより、ブースト機能付きバッファ回路１５−１，１５−２は、所定周波数帯でのランダムばらつき（特にバッファ回路の差動間の相対ばらつき）を抑制する。
【００３１】
（ブースト機能付きバッファ回路の詳細）
図５は、ブースト機能付きバッファ回路１５−１の具体的構成の一例を示す図である。なお、ブースト機能付きバッファ回路１５−１，１５−２の回路構成は同じであるため、以下では代表してブースト機能付きバッファ回路１５−１についてのみ説明する。
【００３２】
図５に示すブースト機能付きバッファ回路１５−１は、抵抗素子Ｒ１１，Ｒ１２と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｍ１１〜Ｍ１５と、容量素子Ｃ１と、を有する。
【００３３】
ブースト機能付きバッファ回路１５−１の入力端子ＩＮ，ＩＮＢには、位相補間回路１３−１の出力端子Ｏ，ＯＢから出力されたクロック（位相補間クロック；差動入力信号）がそれぞれ供給される。また、ブースト機能付きバッファ回路１５−１の制御端子ＤＣＧＡＩＮには、ブースト機能のオンオフを制御するための制御信号（以下、制御信号ＤＣＧＡＩＮと称す）が供給される。また、ブースト機能付きバッファ回路１５−１の出力端子ＯＵＴ，ＯＵＴＢからは、ブースト機能付きバッファ回路１５−１によってドライブされたクロックが出力される。
【００３４】
抵抗素子（第１抵抗素子）Ｒ１１は、電源電圧端子ＶＤＤと出力端子ＯＵＴＢとの間に設けられている。抵抗素子（第２抵抗素子）Ｒ１２は、電源電圧端子ＶＤＤと出力端子ＯＵＴとの間に設けられている。
【００３５】
トランジスタ（第１トランジスタ）Ｍ１１では、ソースがノードＮ１１に接続され、ドレインが出力端子ＯＵＴＢに接続され、ゲートが入力端子ＩＮに接続されている。トランジスタ（第２トランジスタ）Ｍ１２では、ソースがノードＮ１２に接続され、ドレインが出力端子ＯＵＴに接続され、ゲートが入力端子ＩＮＢに接続されている。
【００３６】
トランジスタ（第１定電流源）Ｍ１３では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ１１に接続され、ゲートにリファレンス電圧ＶＲＥＦが供給される。トランジスタ（第２定電流源）Ｍ１４では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ１２に接続され、ゲートにリファレンス電圧ＶＲＥＦが供給される。
【００３７】
トランジスタ（第３トランジスタ）Ｍ１５は、ノードＮ１１とノードＮ１２との間に設けられ、制御信号ＤＣＧＡＩＮに基づいてオンオフを切り替える。容量素子Ｃ１は、ノードＮ１１とノードＮ１２との間に設けられている。
【００３８】
例えば、入力クロックの周波数が所定周波数帯に含まれる場合（制御信号ＤＣＧＡＩＮがＨレベルの場合）、トランジスタＭ１５はオンする。それにより、ブースト機能付きバッファ回路１５−１のブースト機能がオンしてゲインは大きくなる。一方、入力クロックの周波数が所定周波数帯に含まれない場合（制御信号ＤＣＧＡＩＮがＬレベルの場合）、トランジスタＭ１５はオフする。それにより、ブースト機能付きバッファ回路１５−１のブースト機能がオフしてゲインは小さくなる。
【００３９】
図６は、ブースト機能付きバッファ回路１５−１の入力クロック周波数及びゲインの関係を示す図である。図６に示すように、入力クロックの周波数が所定周波数となった場合にゲインが高くなっているのがわかる。ブースト機能付きバッファ回路１５−１は、この所定周波数（及びその周辺周波数）において、ランダムばらつき（特にバッファ回路の差動間の相対ばらつき）を抑制する。
【００４０】
例えば、ブースト機能付きバッファ回路１５−１では、所定周波数として比較的高い周波数が設定される。ブースト機能付きバッファ回路１５−１は、（ブーストする必要のある）高い周波数の入力クロックに対してブースト機能をオンにすることで、ランダムばらつきを抑制する。また、ブースト機能付きバッファ回路１５−１は、（ブーストする必要のない）低い周波数の入力クロックに対してブースト機能をオフにすることで、低速度の動作速度を実現可能にしている。
【００４１】
このように、本実施の形態にかかる多相クロック発生回路は、ブースト機能付きバッファ回路を用いて所定周波数帯でのランダムばらつき（特にバッファ回路の差動間の相対ばらつき）を抑制することにより、出力クロックの位相のばらつきを低減することができる。つまり、本実施の形態にかかる多相クロック発生回路は、ブースト機能付きバッファ回路を用いて所定周波数帯でのランダムばらつきを抑制することにより、精度の高い多相クロックを生成することができる。このとき、ばらつき対策のためにトランジスタサイズ（Ｗ／Ｌ）を過剰に大きくすることや、回路規模や消費電力の増大につながる調整回路を備える必要はない。
【００４２】
（多相クロック発生回路１０の変形例）
図７は、図１に示す多相クロック発生回路１０の変形例を多相クロック発生回路１０ａとして示す図である。図７に示す多相クロック発生回路１０ａは、位相選択回路１２の前段に設けられたバッファ回路１１−１〜１１−４と、位相補間回路１３−１，１３−２とブースト機能付きバッファ回路１５−１，１５−２との間にそれぞれ設けられたバッファ回路１４−１，１４−２と、をさらに備える。
【００４３】
バッファ回路１１−１〜１１−４は、ＣＭＬ構成のバッファ回路であって、位相選択回路１２に入力されるリファレンスクロックを切り替えた際に生じるスイッチングノイズの伝搬を防止するための回路である。
【００４４】
具体的には、バッファ回路１１−１〜１１−４は、クロック入力端子ＩＮ０〜ＩＮ３に供給された４つのリファレンスクロックを、０°、９０°、１８０°、２７０°のリファレンスクロックからなる０系入力と、同じく０°、９０°、１８０°、２７０°のリファレンスクロックからなる１系入力と、に分岐し、位相選択回路１２に出力する。
【００４５】
バッファ回路１４−１，１４−２は、バッファ回路１１−１〜１１−４と同様に、ＣＭＬ構成のバッファ回路であって、ノイズの伝搬を防止するための回路である。
【００４６】
具体的には、バッファ回路１４−１，１４−２は、それぞれ、位相補間回路１３−１，１３−２の出力をドライブしてブースト機能付きバッファ回路１５−１，１５−２に対して出力する。
【００４７】
なお、図７では、位相選択回路１２とブースト機能付きバッファ回路１５−１，１５−１との間にそれぞれバッファ回路１４−１，１４−２が１段のみ設けられた場合を例に説明したが、これに限られない。位相選択回路１２とブースト機能付きバッファ回路１５−１，１５−１との間には、複数段のバッファ回路が設けられてもよい。バッファ回路の段数が多いほどランダムばらつきは大きくなる傾向にあるため、ブースト機能付きバッファ回路１５−１，１５−２は特に有効である。
【００４８】
（多相クロック発生回路のシミュレーション結果）
続いて、図８〜図１２を参照して、本実施の形態にかかる多相クロック発生回路のシミュレーション結果を説明する。
【００４９】
図８は、シミュレーション時に用いられた多相クロック発生回路１０ｂの構成を示す図である。図８に示す多相クロック発生回路１０ｂは、図１に示す多相クロック発生回路１０と比較して、バッファ回路１１−１〜１１−４，１６−１，１６−２，１７−１，１７−２，１８−１，１−２，１９−１，１９−２をさらに備える。なお、多相クロック発生回路１０ｂは、ＣＤＲ回路（後述）に供給されるシリアルデータの伝送レートが１６Ｇｂｐｓである場合を想定して最適化されている。
【００５０】
バッファ回路１６−１，１６−２は、位相補間回路１３−１，１３−２とブースト機能付きバッファ回路１５−１，１５−２との間にそれぞれ設けられている。バッファ回路１７−１，１７−２は、バッファ回路１６−１，１６−２の後段にそれぞれ設けられている。なお、バッファ回路１６−１，１６−２及びバッファ回路１７−１，１７−２は、何れもバッファ回路１４−１，１４−２に対応する。
【００５１】
バッファ回路１１−１〜１１−４は、位相選択回路１２の前段に設けられている（詳細は図７の場合と同様であるため省略する）。バッファ回路１８−１，１８−２は、入力端子ＩＮ０，ＩＮ１の後段にそれぞれ設けられている。バッファ回路１９−１，１９−２は、バッファ回路１８−１，１８−２の後段にそれぞれ設けられている。
【００５２】
図８において、Ｘ１〜Ｘ６は、シミュレーション時における計測位置を示す。計測位置Ｘ１〜Ｘ６では、バッファ回路１８−１（１８−２）、バッファ回路１９−１（１９−２）、バッファ回路１１−１（１１−２〜１１−４）、位相補間回路１３−１（１３−２）、バッファ回路１６−１（１６−２）、バッファ回路１７−１（１７−２）のそれぞれの出力のばらつき（σ）が計測される。
【００５３】
図９は、多相クロック発生回路１０ｂの各計測位置で計測されたばらつきのモンテカルロシミュレーション結果を示す図である。図９の例では、モンテカルロシミュレーションを５００回実施した結果を近似したものが示されている。また、図９の例では、横軸が計測位置を示し、縦軸がばらつき量（σ）［ｐｓ］を示す。
【００５４】
図９に示すように、ブースト機能がオフの場合、多相クロック発生回路１０ｂの出力クロックのばらつき（計測位置Ｘ６での計測結果のばらつき）は大きい。一方、ブースト機能がオンの場合、多相クロック発生回路１０ｂの出力クロックのばらつきは小さい。より詳細には、ブースト機能がオンの場合、オフの場合と比較して、多相クロック発生回路１０ｂの出力クロックのばらつきが１σにおいて１／３程度にまで低減している。
【００５５】
そのほか、図１０は、ＰＩ選択信号ＳＥＬＰによって決定される１６通りの出力クロック（ＴＡＰ）のそれぞれの位相ばらつきを示す図である。なお、図１０の例では、伝送レートが１６Ｇｂｐｓ、設計値（所定周波数に対応する周期）が３１．２５ｐｓ（理想値）である。
【００５６】
図１１は、ＰＩ選択信号ＳＥＬＰによって決定される１６通りの出力クロック（ＴＡＰ）のそれぞれのリニアリティを示す図である。なお、図１１の例では、伝送レートが１６Ｇｂｐｓ、設計値が１．９５３ｐｓ〜３１．２５ｐｓである。
【００５７】
図１２は、ＰＩ選択信号ＳＥＬＰによって決定される１６通りの出力クロック（ＴＡＰ）のそれぞれの遅延（Δｔ）を示す図である。なお、図１２の例では、伝送レートが１６Ｇｂｐｓ、設計値が１．９５３ｐｓ（理想値）である。
【００５８】
図１０〜図１２からも、ブースト機能がオンの場合、ブースト機能がオフの場合と比較して、出力クロックのばらつきが低減しているのがわかる。
【００５９】
（多相クロック発生回路１０が適用されたＣＤＲ回路の構成例）
図１３は、図１に示す多相クロック発生回路１０が適用されたＣＤＲ(Clock Data Recovery)回路１の構成例を示す図である。ＣＤＲ回路１は、送信回路から伝送されたシリアルデータ（データとクロックの重畳信号）を受信回路にてデータとクロックに分離する回路である。
【００６０】
より具体的には、図１３に示すＣＤＲ回路１は、多相クロック発生回路１０と、サンプラー２０と、ＣＤＲ制御回路３０と、を備える。
【００６１】
サンプラー２０は、多相クロック発生回路１０によって生成されたリカバリクロックに同期してシリアルデータをサンプリングし、エッジサンプルとデータサンプルとを出力する。ＣＤＲ制御回路３０は、エッジサンプル及びデータサンプルに基づきシリアルデータをサンプリングするための最適なクロックの位相を決定し、この決定した位相に一致するリカバリクロックが多相クロック発生回路１０から出力されるように、位相選択信号ＳＥＬＣ及びＰＩ選択信号ＳＥＬＰを出力する。多相クロック発生回路１０は、上記した４つのリファレンスクロックの中から９０°位相の異なる２つのリファレンスクロックを２組、位相選択信号ＳＥＬＣに基づいて選択する。さらに、多相クロック発生回路１０は、選択された２組のリファレンスクロックのそれぞれの位相を補間する２組のクロック（反転信号を含めて４相のクロック）を生成し、リカバリクロックとして出力する。その後、このリカバリクロックに基づきサンプラー２０から出力されたデータサンプルは、リカバリーデータとして用いられる。
【００６２】
上記したように、多相クロック発生回路１０は、所定周波数帯でのランダムばらつきを抑制することにより、リカバリクロックの位相のばらつきを低減することができる。したがって、多相クロック発生回路１０が適用されたＣＤＲ回路１は、サンプリング精度を向上させることができる（即ち、精度良くデータ及びクロックを再生することが可能である。このとき、ばらつき対策のためにトランジスタサイズ（Ｗ／Ｌ）を過剰に大きくすることや、回路規模や消費電力の増大につながる調整回路を備える必要はない。
【００６３】
以上のように、本実施の形態にかかる多相クロック発生回路は、ブースト機能付きバッファ回路を用いて所定周波数帯でのランダムばらつき（特にバッファ回路の差動間の相対ばらつき）を抑制することにより、出力クロックの位相のばらつきを低減することができる。つまり、本実施の形態にかかる多相クロック発生回路は、ブースト機能付きバッファ回路を用いて所定周波数帯でのランダムばらつきを抑制することにより、精度の高い多相クロックを生成することができる。このとき、ばらつき対策のためにトランジスタサイズ（Ｗ／Ｌ）を過剰に大きくすることや、回路規模や消費電力の増大につながる調整回路を備える必要はない。
【００６４】
上記実施の形態では、多相クロック発生回路１０が４相のクロックを生成する場合を例に説明したが、これに限られない。多相クロック発生回路１０は、２相、８相及び１６相等の多相のクロックを生成する構成に適宜変更可能である。
【００６５】
図１４は、８相のクロックを生成する多相クロック発生回路１０ｃの構成例を示す図である。図１４に示すように、８相のクロックを生成する多相クロック発生回路１０ｃは、図１に示す多相クロック発生回路１０を２つ備えることにより実現可能である。
【００６６】
図１５は、２相のクロックを生成する多相クロック発生回路１０ｄの構成例を示す図である。図１５に示すように、２相のクロックを生成する多相クロック発生回路１０ｄは、図１に示す多相クロック発生回路１０に設けられた複数の構成要素のうち位相選択回路１２、位相補間回路１３−１及びブースト機能付きバッファ回路１５−１を備えることにより実現可能である。
【００６７】
また、上記実際の形態では、多相クロック発生回路１０が、位相の異なる複数のリファレンスクロックの中から位相補間対象のリファレンスクロックの組を選択する位相選択回路１２を備えた場合を例に説明したが、これに限られない。図１６に示すように、多相クロック発生回路１０は、位相選択回路１２を備えない構成にも適宜変更可能である。なお、図１６に示す多相クロック発生回路１０ｄには、ＣＭＬ構成のバッファ回路等が適宜追加されてもよい。
【００６８】
さらに、上記実施の形態では、ブースト機能付きバッファ回路１５−１，１５−２のゲインが、一つの所定周波数帯でのみ高くなりそれ以外では低くなる場合を例に説明したが、これに限られない。ブースト機能付きバッファ回路１５−１，１５−２のゲインは、複数の周波数帯域でそれぞれ個別に設定できてもよい。この場合、ブースト機能付きバッファ回路１５−１，１５−２は、例えば、入力クロックの周波数（動作周波数）に応じてノードＮ１１，Ｎ１２間の容量値を切り替え可能に構成される。
【００６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７０】
１  ＣＤＲ回路
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ  多相クロック発生回路
１１−１〜１１−４  バッファ回路
１２  位相選択回路
１３−１，１３−２  位相補間回路
１４−１，１４−２  バッファ回路
１５−１，１５−２  ブースト機能付きバッファ回路
１６−１，１６−２  バッファ回路
１７−１，１７−２  バッファ回路
１８−１，１８−２  バッファ回路
１９−１，１９−２  バッファ回路
２０  サンプラー
３０  ＣＤＲ制御回路
Ｃ１  容量素子
Ｉａ，Ｉｂ  電流源
Ｍ１〜Ｍ４  トランジスタ
Ｍ１１〜Ｍ１５  トランジスタ
Ｒ１，Ｒ２  抵抗素子
Ｒ１１，Ｒ１２  抵抗素子
ＳＷａ，ＳＷｂ  スイッチ素子群
Ｕａ，Ｕｂ  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１０】
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【図１１】
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【図１２】
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