(57)【要約】【課題】簡単な工程で小さなセルサイズを実現できる半導体装置およびその製造方法を提供すること。【解決手段】半導体基板５と、半導体基板５を複数のアクティブ領域１０に分離するトレンチ６と、半導体基板５の表面よりも上方に突出する突出部９を有するようにトレンチ６に埋め込まれ、アスペクト比が２．３〜３．６７である埋め込み絶縁膜７と、アクティブ領域１０においてトレンチ６の長手方向に沿って互いに間隔を空けて形成された一対の領域であって、それらの間の領域にｎ型チャネル領域１５を提供するｐ+型ソース領域１３およびｐ+型ドレイン領域１４と、ｐ+型ソース領域１３およびｐ+型ドレイン領域１４に跨る単一層からなり、突出部９にオーバーラップしないように突出部９よりも上方に突出して形成されたフローティングゲート１１とを含む半導体装置１を製造する。【選択図】図２
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【特許請求の範囲】
【請求項１】
表面部に第１導電型のウェル領域が形成された半導体基板と、
前記ウェル領域に選択的に形成され、前記ウェル領域を複数のアクティブ領域に分離するストライプ状の複数のトレンチと、
前記半導体基板の表面よりも上方に突出する突出部を有するように前記トレンチに埋め込まれた埋め込み絶縁膜と、
前記アクティブ領域において前記トレンチの長手方向に沿って互いに間隔を空けて形成された一対の領域であって、それらの間の領域に第１導電型のチャネル領域を提供する第２導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域に跨る単一層からなり、前記埋め込み絶縁膜の前記突出部にオーバーラップしないように前記突出部よりも上方に突出して形成されたフローティングゲートとを含み、
前記埋め込み絶縁膜のアスペクト比は、２．３〜３．６７である、半導体装置。
【請求項２】
前記ソース領域および前記ドレイン領域がそれぞれ、ｐ型ソース領域およびｐ型ドレイン領域であり、
前記ウェル領域および前記チャネル領域がそれぞれ、ｎ型ウェル領域およびｎ型チャネル領域である、請求項１に記載の半導体装置。
【請求項３】
前記トレンチの幅方向に沿う前記フローティングゲートの第１の幅Ｗ1、および前記トレンチの長手方向に沿う前記フローティングゲートの第２の幅Ｗ2は、共に１００ｎｍ以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記フローティングゲートは、ポリシリコンからなる、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
表面部に第１導電型のウェル領域が形成された半導体基板上に、前記半導体基板との間に電極材料を介さずに、ストライプ状の複数の開口を選択的に有するエッチングマスクを形成する工程と、
前記エッチングマスクの開口を介して前記半導体基板をエッチングすることによって、前記ウェル領域を複数のアクティブ領域に分離するトレンチを形成する工程と、
前記トレンチの底部から前記エッチングマスクの上面まで埋め戻すように絶縁材料を供給することによって、前記半導体基板の表面から前記エッチングマスクの厚さ分突出した突出部を有する埋め込み絶縁膜を前記トレンチに埋め込む工程と、
前記エッチングマスクを除去することによって前記突出部で囲まれた前記アクティブ領域を露出させ、当該アクティブ領域に電極材料を埋め込むと共に、残った前記埋め込み絶縁膜を覆う電極材料を堆積させる工程と、
前記電極材料が露出した状態から、前記電極材料の最上面が前記埋め込み絶縁膜の突出部の頂面と同じ高さになるまで前記電極材料を研磨することによって、前記アクティブ領域に前記電極材料からなるフローティングゲートを形成する工程と、
前記埋め込み絶縁膜の前記突出部を選択的に除去することによって、隣り合う前記フローティングゲート間に凹所を形成する工程と、
前記フローティングゲートを前記トレンチの長手方向に沿って選択的に除去することによって、前記半導体基板の一部からなる一対の第１領域および第２領域を互いに間隔を空けて露出させると共に、それらの間の前記ウェル領域に第１導電型のチャネル領域を形成する工程と、
前記第１領域および前記第２領域に第２導電型不純物を供給することによって、前記第１領域にソース領域を形成し、前記第２領域にドレイン領域を形成する工程とを含む、半導体装置の製造方法。
【請求項６】
前記エッチングマスクを形成する工程は、前記埋め込み絶縁膜を形成する際の前記トレンチおよび前記開口を合わせた空間のアスペクト比が２．３〜３．６７となるように、前記エッチングマスクの厚さを設定する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記凹所を形成する工程は、前記埋め込み絶縁膜のアスペクト比が２．３〜３．６７となるように、前記突出部の除去量を設定する、請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記ウェル領域および前記チャネル領域がそれぞれ、ｎ型ウェル領域およびｎ型チャネル領域であり、
前記ソース領域および前記ドレイン領域を形成する工程は、ｐ型不純物の供給によって、ｐ型ソース領域およびｐ型ドレイン領域を形成する工程を含む、請求項５〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記トレンチを形成する工程は、隣り合う前記トレンチの第１の幅Ｗ1が１００ｎｍ以下となるように、前記トレンチのピッチを設定する工程を含み、
前記フローティングゲートを選択的に除去する工程は、前記第１領域および前記第２領域の間に残る前記フローティングゲートの前記トレンチの長手方向に沿う第２の幅Ｗ2が１００ｎｍ以下となるように、前記フローティングゲートのピッチを設定する工程を含む、請求項５〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記フローティングゲートを形成する工程は、ＣＭＰ法によって前記電極材料を研磨する工程を含む、請求項５〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記埋め込み絶縁膜を形成する工程は、高密度プラズマ（ＨＤＰ）ＣＶＤ法によって前記絶縁材料を供給する工程を含む、請求項５〜１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記エッチングマスクは、窒化シリコン（ＳｉＮ）膜からなる、請求項５〜１１のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１は、半導体基板と、半導体基板の所定の領域に形成された第１トンネル酸化膜と、第１トンネル酸化膜の上部に形成された第１フローティングゲートと、半導体基板の上部と第１フローティングゲートの一側壁に沿って形成された第２トンネル酸化膜と、第２トンネル酸化膜に接して形成され、第１フローティングゲートから隔離された第２フローティングゲートと、第１フローティングゲートおよび第２フローティングゲート上に形成された誘電体膜と、誘電体膜上に形成されたコントロールゲートと、第２トンネル酸化膜の一側部の下方の半導体基板に形成された第１接合領域と、第１トンネル酸化膜の一側部の下方の半導体基板に形成された第２接合領域とを含む、フラッシュメモリセルを開示している（特許文献１の図１４）。当該フラッシュメモリセルの構造は、２ビットセル構造（４レベル状態）であり、第１フローティングゲートと第２フローティングゲートは第２トンネル酸化膜（高温酸化膜）で分離され、それぞれのフローティングゲートに電荷を格納する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−５６１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のフラッシュメモリセルでは、第１フローティングゲートと第２フローティングゲートとを第２トンネル酸化膜で分離する構成が必須である。そのため、特許文献１に開示された製造工程では、第１フローティングゲートとして用いられるポリシリコン膜、第２トンネル酸化膜、および第２フローティングゲートとして用いられるシリコン窒化膜を順に堆積した後、これらの膜をＣＭＰ法によって研磨して成形している。
【０００５】
しかしながら、特許文献１のように互いに異なる３つの材料膜をＣＭＰ法で研磨するには、研磨対象となる材料膜ごとにそれに適した研磨条件の装置を使用しなければならない。そのため、研磨装置間の移送が必要になり、また装置ごとに研磨条件を設定しなければならないため、製造工程が複雑になる。さらに、異種膜の研磨および研磨装置間におけるウエハの移送の際に、ウエハ表面にパーティクルが付着するおそれもある。
【０００６】
また、別の局面では、特許文献１のフラッシュメモリセルには、第１接合領域と第２接合領域との間に第１および第２フローティングゲートという２つのフローティングゲートを形成する必要があるため、セルサイズが大きくなるという課題もある。
本発明の目的は、簡単な工程で小さなセルサイズを実現できる半導体装置およびその製造方法を提供することである。
【０００７】
本発明の他の目的は、フローティングゲート間のカップリングの影響による閾値変動を小さくできる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１に記載の発明は、表面部に第１導電型のウェル領域が形成された半導体基板と、前記ウェル領域に選択的に形成され、前記ウェル領域を複数のアクティブ領域に分離するストライプ状の複数のトレンチと、前記半導体基板の表面よりも上方に突出する突出部を有するように前記トレンチに埋め込まれた埋め込み絶縁膜と、前記アクティブ領域において前記トレンチの長手方向に沿って互いに間隔を空けて形成された一対の領域であって、それらの間の領域に第１導電型のチャネル領域を提供する第２導電型のソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域に跨る単一層からなり、前記埋め込み絶縁膜の前記突出部にオーバーラップしないように前記突出部よりも上方に突出して形成されたフローティングゲートとを含み、前記埋め込み絶縁膜のアスペクト比は、２．３〜３．６７である、半導体装置である。
【０００９】
この半導体装置は、請求項５に記載の方法によって製造することができる。そこで、請求項５に記載の発明は、表面部に第１導電型のウェル領域が形成された半導体基板上に、前記半導体基板との間に電極材料を介さずに、ストライプ状の複数の開口を選択的に有するエッチングマスクを形成する工程と、前記エッチングマスクの開口を介して前記半導体基板をエッチングすることによって、前記ウェル領域を複数のアクティブ領域に分離するトレンチを形成する工程と、前記トレンチの底部から前記エッチングマスクの上面まで埋め戻すように絶縁材料を供給することによって、前記半導体基板の表面から前記エッチングマスクの厚さ分突出した突出部を有する埋め込み絶縁膜を前記トレンチに埋め込む工程と、前記エッチングマスクを除去することによって前記突出部で囲まれた前記アクティブ領域を露出させ、当該アクティブ領域に電極材料を埋め込むと共に、残った前記埋め込み絶縁膜を覆う電極材料を堆積させる工程と、前記電極材料が露出した状態から、前記電極材料の最上面が前記埋め込み絶縁膜の突出部の頂面と同じ高さになるまで前記電極材料を研磨することによって、前記アクティブ領域に前記電極材料からなるフローティングゲートを形成する工程と、前記埋め込み絶縁膜の前記突出部を選択的に除去することによって、隣り合う前記フローティングゲート間に凹所を形成する工程と、前記フローティングゲートを前記トレンチの長手方向に沿って選択的に除去することによって、前記半導体基板の一部からなる一対の第１領域および第２領域を互いに間隔を空けて露出させると共に、それらの間の前記ウェル領域に第１導電型のチャネル領域を形成する工程と、前記第１領域および前記第２領域に第２導電型不純物を供給することによって、前記第１領域にソース領域を形成し、前記第２領域にドレイン領域を形成する工程とを含む、半導体装置の製造方法である。
【００１０】
この方法によれば、電極材料が露出した状態からの研磨によって単一層からなるフローティングゲートが形成されるため、フローティングゲートの形成のための研磨工程を複数回行う必要がない。そのため、研磨装置間の移送が不要になり、また、フローティングゲートの形成に当たっての研磨条件の設定も一回で済むので、製造工程を簡単にすることができる。さらに、研磨装置間の移送が不要になるので、半導体基板（ウエハ）表面へのパーティクルの付着を少なくすることもできる。
【００１１】
また、埋め込み絶縁膜用のトレンチの形成の際、エッチングマスクと半導体基板との間に電極材料を介在させないので、当該エッチングマスクの開口を含めたトレンチのアスペクト比（トレンチの深さＨ／トレンチの幅Ａ）を、電極材料を介在させる場合に比べて小さくすることができる。さらに、フローティングゲートを埋め込み絶縁膜の突出部にオーバーラップさせる必要がないので、トレンチの幅を設計する際に、フローティングゲートのオーバーラップ部分の幅を見越してトレンチ幅を広くしなくて済む。そのため、トレンチを微細加工することができ、さらに埋め込み絶縁膜の埋め込み性を向上させることもできる。その結果、請求項１に記載の発明のように、アスペクト比が２．３〜３．６７の埋め込み絶縁膜を形成することができる。また、フローティングゲートと埋め込み絶縁膜との間に段差が形成されないので、埋め込み絶縁膜を埋め込む際にウィークスポットやボイドが発生することを効果的に防止することもできる。
【００１２】
また、エッチングマスクの除去後、そのエッチングマスクがあった位置（アクティブ領域）に埋め込まれた電極材料がフローティングゲートとなることから、エッチングマスクの厚さを調整するだけで、フローティングゲートの高さを簡単に調整することができる。
そして、上記の方法によって製造された請求項１に記載の半導体装置では、フローティングゲートがソース領域およびドレイン領域に跨る単一層からなるので、小さなセルサイズを実現することができる。
【００１３】
また、フローティングゲートが埋め込み絶縁膜の突出部にオーバーラップしないので、埋め込み絶縁膜を隔てて隣り合うフローティングゲート間の距離を広くすることができる。これにより、隣り合うフローティングゲート間の寄生容量が小さくできるので、フローティングゲート間のカップリングの影響による閾値変動を小さくすることができる。
請求項２に記載の発明は、前記ソース領域および前記ドレイン領域がそれぞれ、ｐ型ソース領域およびｐ型ドレイン領域であり、前記ウェル領域および前記チャネル領域がそれぞれ、ｎ型ウェル領域およびｎ型チャネル領域である、請求項１に記載の半導体装置である。
【００１４】
この構成によれば、メモリセルに対するデータの書き込み／消去がｐ型ＭＯＳＦＥＴを利用して行われる。
ｐ型ＭＯＳＦＥＴからなるメモリセルに対するデータの書き込みは、ｐ型ドレイン領域の近傍でのバンド間トンネル現象によって発生した電子（ホットエレクトロン）をフローティングゲートに注入することによって達成される。すなわち、ｐ型ソース領域が接地電位（０Ｖ）にされる。そして、ｐ型ドレイン領域およびコントロールゲートおよびｎ型ウェル領域に電圧が印加される。これにより、ｐ型ドレイン領域の近傍でホットエレクトロンが発生し、このホットエレクトロンがフローティングゲートに注入される。一方、データの消去時には、ｎ型ウェル領域およびコントロールゲートに電圧が印加される。この電圧の印加によって、フローティングゲートとｎ型ウェル領域との間に電界が発生し、その電界を利用したＦＮトンネル現象によって、フローティングゲートからｎ型ウェル領域に電子が引き抜かれる。この一連の書き込み／消去の動作は、ｎ型ＭＯＳＦＥＴからなるメモリセルの書き込み／消去の動作に比べて少ない電流で行うことができる。したがって、本発明のようにフローティングゲートが単一層からなるという簡単な構造であっても、良好な書き込み／消去の動作を行うことができる。すなわち、メモリセルをｐ型ＭＯＳＦＥＴとすることによって、本発明をより効果的に活用することができる。
【００１５】
また、セルサイズの微細化という観点から、請求項３に記載の発明のように、前記トレンチの幅方向に沿う前記フローティングゲートの第１の幅Ｗ1、および前記トレンチの長手方向に沿う前記フローティングゲートの第２の幅Ｗ2は、共に１００ｎｍ以下であることが好ましい。
また、請求項４に記載の発明のように、前記フローティングゲートは、ポリシリコンからなることが好ましい。
【００１６】
請求項６に記載の発明は、前記エッチングマスクを形成する工程は、前記埋め込み絶縁膜を形成する際の前記トレンチおよび前記開口を合わせた空間のアスペクト比が２．３〜３．６７となるように、前記エッチングマスクの厚さを設定する、請求項５に記載の半導体装置の製造方法である。
この方法によれば、トレンチおよびエッチングマスクの開口を合わせた空間のアスペクト比が２．３〜３．６７であるので、埋め込み絶縁膜の良好に埋め込み性を実現することができる。
【００１７】
また、請求項７に記載の発明のように、前記凹所を形成する工程は、前記埋め込み絶縁膜のアスペクト比が２．３〜３．６７となるように、前記突出部の除去量を設定することが好ましい。
請求項８に記載の発明は、前記ウェル領域および前記チャネル領域がそれぞれ、ｎ型ウェル領域およびｎ型チャネル領域であり、前記ソース領域および前記ドレイン領域を形成する工程は、ｐ型不純物の供給によって、ｐ型ソース領域およびｐ型ドレイン領域を形成する工程を含む、請求項５〜７のいずれか一項に記載の半導体装置の製造方法である。
【００１８】
この方法によって、請求項２に記載の半導体装置を製造することができる。
請求項９に記載の発明は、前記トレンチを形成する工程は、隣り合う前記トレンチの第１の幅Ｗ1が１００ｎｍ以下となるように、前記トレンチのピッチを設定する工程を含み、前記フローティングゲートを選択的に除去する工程は、前記第１領域および前記第２領域の間に残る前記フローティングゲートの前記トレンチの長手方向に沿う第２の幅Ｗ2が１００ｎｍ以下となるように、前記フローティングゲートのピッチを設定する工程を含む、請求項５〜８のいずれか一項に記載の半導体装置の製造方法である。
【００１９】
この方法によって、請求項３に記載の半導体装置を製造することができる。
また、請求項１０に記載の発明のように、前記フローティングゲートを形成する工程は、ＣＭＰ法によって前記電極材料を研磨する工程を含むことが好ましい。
また、請求項１１に記載の発明のように、前記埋め込み絶縁膜を形成する工程は、高密度プラズマ（ＨＤＰ）ＣＶＤ法によって前記絶縁材料を供給する工程を含むことが好ましい。
【００２０】
また、請求項１２に記載の発明のように、前記エッチングマスクは、窒化シリコン（ＳｉＮ）膜からなることが好ましい。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の一実施形態に係る半導体装置のメモリセルのレイアウト図である。
【図２】図２（ａ）（ｂ）は、メモリセルの内部構造を説明するための鳥瞰図であって、図２（ａ）はビット線に沿う方向から見た図を示し、図２（ｂ）はワード線に沿う方向から見た図を示している。
【図３】図３（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の一部を説明するための図である。
【図４】図４（ａ）（ｂ）は、図３（ａ）（ｂ）の次の工程を示す図である。
【図５】図５（ａ）（ｂ）は、図４（ａ）（ｂ）の次の工程を示す図である。
【図６】図６（ａ）（ｂ）は、図５（ａ）（ｂ）の次の工程を示す図である。
【図７】図７（ａ）（ｂ）は、図６（ａ）（ｂ）の次の工程を示す図である。
【図８】図８（ａ）（ｂ）は、図７（ａ）（ｂ）の次の工程を示す図である。
【図９】図９（ａ）（ｂ）は、図８（ａ）（ｂ）の次の工程を示す図である。
【図１０】図１０（ａ）（ｂ）は、図９（ａ）（ｂ）の次の工程を示す図である。
【図１１】図１１（ａ）（ｂ）は、図１０（ａ）（ｂ）の次の工程を示す図である。
【図１２】図１２（ａ）（ｂ）は、図１１（ａ）（ｂ）の次の工程を示す図である。
【図１３】図１３（ａ）（ｂ）は、図１２（ａ）（ｂ）の次の工程を示す図である。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１のメモリセル２のレイアウト図である。半導体装置１では、平面視において、縦方向（Ｙ方向）に走るストライプ状のビット線ＢＬと、横方向（Ｘ方向）に走るストライプ状のワード線ＷＬとが格子状に交差しており、この格子の窓部分にメモリセル２が形成されている。各窓部分にメモリセル２が配置されることによって、メモリセル２は全体としてＸ行×Ｙ列（Ｘ，Ｙは正の整数）の行列状に配列されている。ビット線ＢＬは後述するｐ+型ドレイン領域１４に電気的に接続され、ワード線ＷＬは後述するコントロールゲート１８に電気的に接続されている。ビット線駆動回路３およびワード線駆動回路４の制御によってビット線ＢＬとワード線ＷＬとの交点を選択することによって、当該交点に位置するメモリセル２にデータを書き込み／消去することができる。
【００２３】
次に、図２を参照して、メモリセル２の内部構造について説明する。図２（ａ）（ｂ）は、メモリセル２の内部構造を説明するための鳥瞰図であって、図２（ａ）はビット線ＢＬに沿う方向から見た図を示し、図２（ｂ）はワード線ＷＬに沿う方向から見た図を示している。
半導体装置１は、半導体基板５を備えている。半導体基板５は、たとえば、ｐ型シリコン基板からなり、その不純物濃度は、たとえば、１×１０15ｃｍ-3〜５×１０15ｃｍ-3である。半導体基板５の表面部には、ｎ型ウェル１２が形成されている。ｎ型ウェル１２の不純物濃度は、たとえば、１×１０17ｃｍ-3〜５×１０17ｃｍ-3である。
【００２４】
半導体基板５には、半導体基板５の表面領域を複数のアクティブ領域１０に分離するストライプ状のトレンチ６と、トレンチ６に埋め込まれた埋め込み絶縁膜７が形成されている。これにより、半導体基板５には、トレンチ６および埋め込み絶縁膜７からなるＳＴＩ構造が形成されている。
トレンチ６は、半導体基板５の表面からｎ型ウェル１２の領域内に形成されており、直線状のライントレンチが互いに平行となるようにストライプ状に配列されている。トレンチ６の幅Ａおよび隣り合うトレンチ６間の幅Ｂは、図２（ａ）に示すように、この実施形態では共に９０ｎｍ以下である。すなわち、半導体装置１では、９０ｎｍ以下のラインアンドスペースとなっている。各トレンチ６は、図２（ａ）に示すように、その長手方向に直交する幅方向で切断したときの断面視において、開口端から底部へ向かう深さ方向に幅Ａが狭まるテーパ状に形成されている。各トレンチ６の深さＨは、この実施形態では０．１３μｍ〜０．１６μｍとなっており、これにより、各トレンチ６のアスペクト比（トレンチ６の深さＨ／トレンチ６の幅Ａ）は、１．３０〜１．７７となっている。なお、トレンチ６の幅Ａは、この実施形態では、トレンチ６の開口端における幅と定義する。
【００２５】
埋め込み絶縁膜７は、酸化シリコン（ＳｉＯ2）からなり、トレンチ６内に収容された埋め込み部８と、トレンチ６外に形成され、半導体基板５の表面よりも上方に突出した突出部９とを一体的に含む。突出部９は、断面視において、半導体基板５の表面に対して垂直に突出する四角形状に形成されていて、半導体基板５の表面に対して平行な頂面（平坦面）および垂直な側面を有している。また、突出部９の突出量は、たとえば、半導体基板５の表面を基準に０．０９μｍ〜０．１７μｍである。このような突出部９を備える埋め込み絶縁膜７のアスペクト比（埋め込み部８および突出部９の合計高さ／トレンチ６の幅Ａ）は、２．３〜３．６７である。
【００２６】
したがって、トレンチ６で区画されたアクティブ領域１０は、隣り合う突出部９で挟まれていて、突出部９の頂面と半導体基板５の表面との高低差に相当する深さの凹所となっている。各凹所（アクティブ領域１０）には、フローティングゲート１１が形成されている。フローティングゲート１１は、その側面が埋め込み絶縁膜７の突出部９の側面に密着するように凹所からなるアクティブ領域１０に埋め込まれ、さらに突出部９よりも上方に突出している。フローティングゲート１１の突出部分は、埋め込み絶縁膜７の突出部９にオーバーラップしないように、その側面全域が突出部９の側面と同一平面となるように仕上げられている。フローティングゲート１１は、この実施形態では、ｐ型不純物（たとえばボロン）が高濃度にドープされたｐ型ポリシリコンからなる。フローティングゲート１１の不純物濃度は、たとえば、１×１０20ｃｍ-3〜５×１０20ｃｍ-3である。
【００２７】
また、図２（ｂ）に示すように、フローティングゲート１１は各アクティブ領域１０において、トレンチ６の長手方向に沿って間隔を空けて複数設けられている。このように各アクティブ領域１０に露出した半導体基板５（ｎ型ウェル１２）の表面には、ｐ+型ソース領域１３およびｐ+型ドレイン領域１４が形成されている。また、これらで挟まれたｎ型ウェル６の表面部がｎ型チャネル領域１５を提供している。すなわち、各メモリセル２は、ｐ型ＭＯＳＦＥＴで構成されている。
【００２８】
ｐ+型ソース領域１３およびｐ+型ドレイン領域１４は、トレンチ６の長手方向に沿って交互に設けられている。したがって、各フローティングゲート１１は、ｐ+型ソース領域１３およびｐ+型ドレイン領域１４に跨る単一層となっている。ここで、「フローティングゲート１１が単一層」とは、たとえばトレンチ６の長手方向に沿ってアクティブ領域１０を走査したときに、隣り合う一対のｐ+型ソース領域１３およびｐ+型ドレイン領域１４間に複数のフローティングゲート１１が設けられていないことを意味し、むろん、その境界や当該境界に配置される絶縁分離膜等も存在しないことをいう。また、各フローティングゲート１１のトレンチ６の幅方向に沿う部分の第１の幅Ｗ1（図２（ａ））、トレンチ６の長手方向に沿ってｐ+型ソース領域１３およびｐ+型ドレイン領域１４に跨る部分の第２の幅Ｗ2（図２（ｂ））は、共に９０ｎｍ以下となっている。第１の幅Ｗ1は、隣り合うトレンチ６間の幅Ｂに一致している。なお、この実施形態では、一例として第１の幅Ｗ1および第２の幅Ｗ2が共に９０ｎｍ以下としているが、場合により、第１の幅Ｗ1および第２の幅Ｗ2は１００ｎｍ以下であってもよい。
【００２９】
ｎ型チャネル領域１５において半導体基板５の表面には、フローティングゲート１１に対向するようにトンネル酸化膜１６が形成されている。トンネル酸化膜１６の厚さは、たとえば８０Å程度である。このトンネル酸化膜１６は、ｎ型チャネル領域１５とフローティングゲート１１との間で、ＦＮ（ファウラー・ノルドハイム）トンネリングによって電子を通過させる。
【００３０】
フローティングゲート１１上には、ＯＮＯ膜１７を介してフローティングゲート１１に対向するように、コントロールゲート１８が形成されている。
ＯＮＯ膜１７は、窒化シリコン（ＳｉＮ）からなる膜を、それぞれ酸化シリコン（ＳｉＯ2）からなる膜で上下から挟んだＯＮＯ積層絶縁膜からなる。
コントロールゲート１８は、トレンチ６を横切って延びる直線状に形成されている。つまり、コントロールゲート１８は、隣り合うフローティングゲート１１の間に形成された埋め込み絶縁膜７上の凹所２７を介して、複数のアクティブ領域１０に跨っている。これにより、コントロールゲート１８は、トレンチ６を横切る方向に沿う同一直線上に配置された全てのフローティングゲート１１を一括して覆っている。コントロールゲート１８は、同一直線上に配置された複数のメモリセル２の共通のゲートとなっている。
【００３１】
コントロールゲート１８上には、ワード線ＷＬおよび窒化膜１９が積層されている。この実施形態では、ワード線ＷＬはタングステンシリサイドからなり、窒化膜１９は窒化シリコン（ＳｉＮ）からなる。ワード線ＷＬの厚さは０．０７μｍ程度であり、窒化膜１９の厚さは０．１５μｍ程度である。そして、フローティングゲート１１、ＯＮＯ膜１７、コントロールゲート１８、ワード線ＷＬおよび窒化膜１９の側面を一括して覆うようにサイドウォール２０が形成されている。サイドウォール２０は、たとえば窒化シリコン（ＳｉＮ）／酸化シリコン（ＳｉＯ2）の積層構造からなる。
【００３２】
ｐ+型ソース領域１３には、ソース配線２１が電気的に接続されている。ソース配線２１は、トレンチ６を横切って延びる直線状に形成されている。つまり、ソース配線２１は、複数のアクティブ領域１０に跨っていて、トレンチ６を横切る方向に沿う同一直線上に配置された全てのｐ+型ソース領域１３に一括して接続されている。これにより、ソース配線２１は、同一直線上に配置された複数のメモリセル２の共通のソースとなっている。ソース配線２１の材料としては、たとえばタングステンを使用できる。タングステンを使用することによって、ラインアンドスペースが９０ｎｍ以下である半導体装置１においても、良好な加工精度でソース配線２１を形成することができる。
【００３３】
ビット線ＢＬは、ビットコンタクト２２（ビットプラグ）を介してｐ+型ドレイン領域１４に電気的に接続されている。ビットコンタクト２２は、互いに分離された各ｐ+型ドレイン領域１４に一つずつ接続されている。また、ビット線ＢＬおよびビットコンタクト２２の材料としては、たとえばタングステンを使用できる。タングステンを使用することによって、ラインアンドスペースが９０ｎｍ以下である半導体装置１においても、良好な加工精度でビット線ＢＬおよびビットコンタクト２２を形成することができる。
【００３４】
この半導体装置１においてメモリセル２に対するデータの書き込みは、ｐ+型ドレイン領域１４の近傍でのバンド間トンネル現象によって発生した電子（ホットエレクトロン）をフローティングゲート１１に注入することによって達成される。すなわち、ｐ+型ソース領域１３に接続されたソース配線２１が接地電位（０Ｖ）にされる。そして、ビット線ＢＬ、ワード線ＷＬおよびｎ型ウェル１２に電圧（たとえば、Ｖｇ＝−１．８Ｖ、Ｖｄ＝１０Ｖ〜１２Ｖ、ＶWELL＝４．４Ｖ）が印加される。これにより、ｐ+型ドレイン領域１４の近傍でホットエレクトロンが発生し、このホットエレクトロンがフローティングゲート１１に注入される。
【００３５】
一方、データの消去時には、ビット線ＢＬ、ワード線ＷＬおよび半導体基板５に電圧（たとえば、Ｖｇ＝−２０Ｖ、Ｖｄ＝０Ｖ、ＶWELL＝０Ｖ）が印加される。この電圧の印加によって、フローティングゲート１１とｎ型ウェル１２との間に電界が発生し、その電界を利用したＦＮトンネル現象によって、フローティングゲート１１からｎ型ウェル１２に電子が引き抜かれる。
【００３６】
この一連の書き込み／消去の動作は、ｎ型ＭＯＳＦＥＴからなるメモリセルの書き込み／消去の動作に比べて少ない電流で行うことができる。したがって、この実施形態のようにフローティングゲート１１が単一層からなるという簡単な構造であっても、良好な書き込み／消去の動作を行うことができる。すなわち、メモリセル２をｐ型ＭＯＳＦＥＴとすることによって、半導体装置１をより効果的に活用することができる。
【００３７】
図３〜図１３は、本発明の一実施形態に係る半導体装置１の製造方法の一部を工程順に説明するための図である。なお、図３〜図１３において、（ａ）の鳥瞰図が図２（ａ）の鳥瞰図に対応し、（ｂ）の鳥瞰図が図２（ｂ）の鳥瞰図に対応している。
半導体装置１を製造するには、まず半導体基板５が用意され、この半導体基板５にイオン注入等の加工処理が何も施されていない状態から、トレンチ６および埋め込み絶縁膜７を形成する工程が行われる。具体的には、図３（ａ）（ｂ）に示すように、たとえば熱酸化法によって、半導体基板５の表面にパッド酸化膜２３が形成され、その後、たとえばＣＶＤ法によって、パッド酸化膜２３上に本発明のエッチングマスクの一例としてのハードマスク２４が形成される。パッド酸化膜２３の厚さは、たとえば１０ｎｍ程度である。また、ハードマスク２４は、たとえば厚さ１７５ｎｍ程度の窒化シリコン膜によって形成されている。この際、ハードマスク２４の厚さは、トレンチ６および後述する開口２５を合わせた空間のアスペクト比が２．３〜３．６７となるように設定される。
【００３８】
次に、図４（ａ）（ｂ）に示すように、トレンチ６を形成すべき領域に選択的に開口２５を形成するために、ハードマスク２４およびパッド酸化膜２３が選択的にエッチングされる。そして、この開口２５を介して半導体基板５にエッチングガスが供給される。エッチングガスが当該開口２５から半導体基板５の深さ方向に向けて進行して、断面視テーパ状のトレンチ６が半導体基板５に形成される。
【００３９】
次に、図５（ａ）（ｂ）に示すように、当該トレンチ６が酸化シリコンの堆積によって埋め戻される。酸化シリコンの堆積は、たとえば、たとえば、Ｐ−ＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition：プラズマＣＶＤ）法、または、ＨＤＰ−ＣＶＤ（High-Density Plasma Chemical Vapor Deposition：高密度プラズマＣＶＤ）法によって行われる。好ましくは、ＨＤＰ−ＣＶＤ法である。トレンチ６およびハードマスク２４の開口２５が酸化シリコンで埋め戻され、さらにハードマスク２４が酸化シリコンで完全に覆われる。その後、当該酸化シリコンの不要部分（トレンチ６およびハードマスク２４の開口２５外の部分）が、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法によって研磨して除去される。この研磨は、ハードマスク２４の表面と埋め込み酸化膜の表面（研磨面）とが面一になるまで続けられる。これにより、トレンチ６およびハードマスク２４の開口２５を満たすように埋め込み絶縁膜７が埋め込まれる。この埋め込み絶縁膜７では、パッド酸化膜２３およびハードマスク２４によって挟まれた部分が突出部９となる。なお、この工程では、トレンチ６内へ酸化シリコンを均一かつ一様に埋め込むために、たとえば、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法による薄膜化と、Ｐ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法による堆積とを交互に繰り返しながら、酸化シリコンを堆積させてもよい。
【００４０】
次に、図６（ａ）（ｂ）に示すように、ハードマスク２４が除去されることによって、埋め込み絶縁膜７の突出部９が突出した状態で露出する。これにより、ハードマスク２４があった位置に、当該突出部９で囲まれた凹所からなるアクティブ領域１０が形成される。その後、半導体基板５にｎ型不純物イオンが注入されることによって、ｎ型ウェル１２が形成される。なお、ｎ型不純物イオンとしては、ヒ素（Ａｓ+）イオンまたはリン（Ｐ+）イオンが用いられる。
【００４１】
次に、図７（ａ）（ｂ）に示すように、パッド酸化膜２３が除去された後、それにより露出した半導体基板５の表面を熱酸化することによって、トンネル酸化膜１６が形成される。トンネル酸化膜１６の形成後、ＣＶＤ法によって、ｐ型不純物イオン（たとえばボロン（Ｂ+）イオン）を添加したポリシリコン膜２６が堆積される。ポリシリコン膜２６は、凹所からなるアクティブ領域１０を満たすと共に、埋め込み絶縁膜７を覆うように形成される。
【００４２】
次に、図８（ａ）（ｂ）に示すように、ポリシリコン膜２６の表面が露出した状態、つまりポリシリコン膜２６の表面がいかなる膜にも覆われていない状態から、ポリシリコン膜２６の不要部分（埋め込み絶縁膜７を覆う部分）が、ＣＭＰ法によって研磨して除去される。この研磨は、埋め込み絶縁膜７の突出部９の頂面とポリシリコン膜２６の表面（研磨面）とが面一になるまで続けられる。これにより、突出部９で囲まれた凹所からなるアクティブ領域１０に、フローティングゲート１１が埋め込まれる。
【００４３】
次に、図９（ａ）（ｂ）に示すように、埋め込み絶縁膜７の突出部９が表面から一様な厚さで選択的に除去されることによって、突出部９が薄くなるように調節される。突出部９の除去量は、たとえば、この処理後に残る埋め込み絶縁膜７のアスペクト比が２．３〜３．６７となるように設定される。突出部９が薄くなることによって、隣り合うフローティングゲート１１の間には、フローティングゲート１１の頂面と突出部９の頂面との高低差に相当する深さの凹所２７が形成される。次に、ＣＶＤ法によって、複数のフローティングゲート１１を一括して覆うように、半導体基板５の表面全体にＯＮＯ膜２８が形成される。次に、ＯＮＯ膜２８の形成後、ＣＶＤ法によって、ｐ型不純物イオン（たとえばボロン（Ｂ+）イオン）を添加したポリシリコン膜２９が堆積される。
【００４４】
次に、図１０（ａ）（ｂ）に示すように、ＣＶＤ法によって、半導体基板５の表面全体に、タングステンシリサイド膜３０および窒化膜３１が堆積される。
次に、図１１（ａ）（ｂ）に示すように、窒化膜３１、タングステンシリサイド膜３０、ポリシリコン膜２９、ＯＮＯ膜２８およびフローティングゲート１１が、トレンチ６の長手方向に沿って選択的に除去される。これにより、半導体基板５が行列状に配列されたメモリセル２に区画されると共に、フローティングゲート１１を挟むように本発明の第１領域の一例としてのソース形成領域３２および本発明の第２領域の一例としてのドレイン形成領域３３が同時に形成される。また、窒化膜３１の一部からなる窒化膜２６、タングステンシリサイド膜３０の一部からなるワード線ＷＬ、ポリシリコン膜２９の一部からなるコントロールゲート１８およびＯＮＯ膜２８の一部からなるＯＮＯ膜１７も同時に形成される。次に、ソース形成領域３２およびドレイン形成領域３３に、ｐ型不純物としてのボロン（Ｂ+）がイオン注入され、その後、アニール処理されることによって熱拡散する。これにより、ｐ+型ソース領域１３、ｐ+型ドレイン領域１４およびｎ型チャネル領域１５が同時に形成される。
【００４５】
次に、たとえばＣＶＤ法によって、半導体基板５の表面全体に、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ2）膜が堆積される。その後、当該窒化シリコン膜／酸化シリコン膜をエッチバックすることによって、図１２（ａ）（ｂ）に示すように、サイドウォール２０が形成される。
その後、図１３（ａ）（ｂ）に示すように、ソース配線２１、ビットコンタクト２２およびビット線ＢＬが形成されることによって、図２（ａ）（ｂ）に示す半導体装置１が得られる。
【００４６】
以上の方法によれば、図３（ａ）（ｂ）に示すように、半導体基板５にイオン注入等の加工処理が何も施されていない状態から、トレンチ６および埋め込み絶縁膜７を形成する工程が行われる。そのため、トレンチ６および埋め込み絶縁膜７からなるＳＴＩ構造の形成前に、半導体基板５に微小な欠陥が発生することを防止することができる。したがって、良好なＳＴＩ構造を形成できるので、歩留まりを改善することができる。
【００４７】
また、図４（ａ）（ｂ）に示すように、埋め込み絶縁膜７用のトレンチ６の形成の際、ハードマスク２４と半導体基板５との間に電極材料を介在させないので、当該ハードマスク２４の開口２５を含めたトレンチ６のアスペクト比を、電極材料を介在させる場合に比べて小さくすることができる。さらに、図２（ａ）（ｂ）に示すように、フローティングゲート１１を埋め込み絶縁膜７の突出部９にオーバーラップさせる必要がないので、トレンチ６の幅Ａを設計する際に、フローティングゲート１１のオーバーラップ部分の幅を見越してトレンチ幅Ａを広くしなくて済む。そのため、トレンチ６を微細加工することができ、さらに埋め込み絶縁膜７の埋め込み性を向上させることもできる。その結果、この実施形態のように、アスペクト比が２．３〜３．６７の埋め込み絶縁膜７を形成することができる。
【００４８】
また、フローティングゲート１１を埋め込み絶縁膜７の突出部９にオーバーラップさせない結果、フローティングゲート１１と埋め込み絶縁膜７との間に段差が形成されない。その結果、埋め込み絶縁膜７を埋め込む際にウィークスポットやボイドが発生することを効果的に防止することもできる。
また、図８（ａ）（ｂ）に示すように、ポリシリコン膜２６の表面がいかなる膜にも覆われていない状態からの研磨によって単一層からなるフローティングゲート１１が形成されるため、フローティングゲート１１の形成のための研磨工程を複数回行う必要がない。そのため、研磨装置間の移送が不要になり、また、フローティングゲート１１の形成に当たっての研磨条件の設定も一回で済むので、製造工程を簡単にすることができる。さらに、研磨装置間の移送が不要になるので、半導体基板５（ウエハ）表面へのパーティクルの付着を少なくすることもできる。
【００４９】
また、図７（ａ）（ｂ）および図８（ａ）（ｂ）に示すように、ハードマスク２４の除去後、そのハードマスク２４があった凹所からなるアクティブ領域１０に埋め込まれたポリシリコン膜２６がフローティングゲート１１となることから、図３（ａ）（ｂ）の工程でハードマスク２４の厚さを調整するだけで、フローティングゲート１１の高さを簡単に調整することができる。
【００５０】
また、ＣＶＤ法によるポリシリコン膜２６の堆積工程が１工程で済むので、フローティングゲート１１の形成に際して、半導体基板５をＣＶＤ装置に何度も出し入れする必要がない。そのため、ポリシリコン膜２６が不必要に酸化されることを考慮しなくてよく、半導体基板５をＣＶＤ装置に低温挿入するなどの特殊な準備をする必要がなくなる。その結果、ＣＶＤ装置への負担を軽減することができる。
【００５１】
そして、上記の方法によって製造された半導体装置１では、図２（ａ）（ｂ）に示すように、フローティングゲート１１がｐ+型ソース領域１３およびｐ+型ドレイン領域１４に跨る単一層からなるので、小さなセルサイズを実現することができる。
また、図２（ａ）（ｂ）に示すように、フローティングゲート１１が埋め込み絶縁膜７の突出部９にオーバーラップしないので、埋め込み絶縁膜７を隔てて隣り合うフローティングゲート１１間の距離を広くすることができる。これにより、隣り合うフローティングゲート１１間の寄生容量が小さくできるので、フローティングゲート１１間のカップリングの影響による閾値変動を小さくすることができる。すなわち、逆に言えば、フローティングゲート１１が突出部９にオーバーラップすると、隣り合うフローティングゲート１１に近づくこととなるから、必然的にフローティングゲート１１間の距離が近くなる。そのため、上記寄生容量が大きくなる傾向にある。
【００５２】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態において、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。したがって、メモリセル２を構成するＭＯＳＦＥＴは、前述のようにｐ型ＭＯＳＦＥＴであってもよいし、ｎ型ＭＯＳＦＥＴであってもよい。
【００５３】
また、メモリセル２の周囲には、チャージポンプ、ツェナーダイオード、ＭＩＳトランジスタ等の各種素子が形成された周辺回路領域が設定されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００５４】
１  半導体装置
２  メモリセル
３  ビット線駆動回路
４  ワード線駆動回路
５  半導体基板
６  トレンチ
７  埋め込み絶縁膜
８  埋め込み部
９  突出部
１０  アクティブ領域
１１  フローティングゲート
１２  ｎ型ウェル
１３  ｐ+型ソース領域
１４  ｐ+型ドレイン領域
１５  ｎ型チャネル領域
１６  トンネル酸化膜
１７  ＯＮＯ膜
１８  コントロールゲート
１９  窒化膜
２０  サイドウォール
２１  ソース配線
２２  ビットコンタクト
２３  パッド酸化膜
２４  ハードマスク
２５  開口
２６  ポリシリコン膜
２７  凹所
２８  ＯＮＯ膜
２９  ポリシリコン膜
３０  タングステンシリサイド膜
３１  窒化膜
３２  ソース形成領域
３３  ドレイン形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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