(57)【要約】【課題】ＧａＮ系の半導体装置をはじめとする窒素化合物系の半導体装置において、ドライエッチングによって与えられたダメージを除去する。【解決手段】半導体装置の製造方法であって、（Ａ）ドライエッチングによって、窒素化合物系の半導体層に、底面の隅に該底面から更に落ち込んだ溝部を有する段差部を形成する工程と、（Ｂ）ウェットエッチングによって、前記工程（Ａ）によって形成された前記溝部の幅を広げることにより前記工程（Ａ）によって形成された前記底面を下方へ落ち込ませる工程と、を備える。【選択図】図３
2014236089.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
（Ａ）ドライエッチングによって、窒素化合物系の半導体層に、底面の隅に該底面から更に落ち込んだ溝部を有する段差部を形成する工程と、
（Ｂ）ウェットエッチングによって、前記工程（Ａ）によって形成された前記溝部の幅を広げることにより前記工程（Ａ）によって形成された前記底面を下方へ落ち込ませる工程と、
を備える、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記工程（Ａ）では、前記底面から前記溝部の下端までの深さｄｍｔが、ｄｍｔ≧５ｎｍを満たすように前記ドライエッチングを行う、半導体装置の製造方法。
【請求項３】
請求項１又は請求項２記載の半導体装置の製造方法であって、
前記工程（Ｂ）では、前記底面から前記段差部の側壁までの最短距離である前記溝部の幅Ｗｍｔと、前記底面から前記溝部の下端までの深さｄｍｔとが、Ｗｍｔ／ｄｍｔ≧２を満たすように前記ウェットエッチングを行う、半導体装置の製造方法。
【請求項４】
請求項１から請求項３までのいずれか一項に記載の半導体装置の製造方法であって、
前記工程（Ａ）では、プラズマ生成電力が１００Ｗ以上及びバイアス電力が２０Ｗ以上の少なくともいずれか一方の条件で前記ドライエッチングを行う、半導体装置の製造方法。
【請求項５】
請求項１から請求項４までのいずれか一項に記載の半導体装置の製造方法であって、
前記工程（Ｂ）では、溶液温度が４０℃以上及びエッチング時間が５分以上の少なくともいずれか一方の条件でアルカリ系の溶液を用いて前記ウェットエッチングを行う、半導体装置の製造方法。
【請求項６】
請求項１から請求項５までのいずれか一項に記載の半導体装置の製造方法であって、
前記工程（Ａ）では、前記窒素化合物系の半導体層として主に窒化ガリウム（ＧａＮ）により構成された半導体層を用いる、半導体装置の製造方法。
【請求項７】
請求項１から請求項６までのいずれか一項に記載の半導体装置の製造方法であって、
前記工程（Ａ）では、前記溝部の下端がＰ型の窒素化合物系の半導体層に達するように前記ドライエッチングを行い、
前記工程（Ｂ）において、前記工程（Ａ）によって形成された前記溝部の幅を広げることにより、前記底面を前記Ｐ型の窒素化合物系の半導体層に落ち込ませるように前記ウェットエッチングを行う、半導体装置の製造方法。
【請求項８】
請求項１から請求項７までのいずれか一項に記載の半導体装置の製造方法であって、
（Ｃ）前記工程（Ｂ）において落ちこんだ前記底面上に電極を形成する工程を備える、半導体装置の製造方法。
【請求項９】
請求項１から請求項８までのいずれか一項に記載の半導体装置の製造方法を用いて製造された、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）系の半導体装置において、溝部などの段差形状（以下、段差部）を形成するために半導体層に対してドライエッチングが行われる。しかし、ドライエッチングにより、半導体層にダメージが生じるという問題がある。特にＰ型のＧａＮ系半導体装置では、ダメージが生じることによって高抵抗化する場合がある。特許文献１には、ドライエッチングによって段差部の底面に針状構造を形成し、ウェットエッチングによって針状構造を除去することで、ダメージを除去する技術が開示されている。その他、ダメージを除去する技術として、特許文献２には、ドライエッチング後に堆積させた保護膜とともに熱処理を行う技術が開示されている。特許文献３には、ドライエッチング後に窒素雰囲気中での熱処理と窒素プラズマ照射を行う技術が開示されている。特許文献４には、ドライエッチング後の半導体層上に金属を堆積させてウェットエッチングを行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２０５３１４号公報
【特許文献２】特開２００５−２６０１７２号公報
【特許文献３】特開２００４−１８６６７９号公報
【特許文献４】特開２００５−２１００８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の技術では、針状構造を形成することができるドライエッチングの条件が限られるという問題があった。また、特許文献１から特許文献４の技術では、製造工程が複雑化するという問題があった。更に、特許文献１から特許文献４の技術では、ダメージの除去が充分に行われない可能性があった。そのため、ＧａＮ系の半導体装置をはじめとする窒素化合物系の半導体装置において、ドライエッチングによって半導体層に与えられたダメージを簡易に除去することのできる技術が望まれていた。そのほか、窒素化合物系の半導体装置においては、更なる電気的特性の向上、低コスト化、耐久性の向上、製造の容易化などが望まれていた。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【０００６】
（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この方法は、（Ａ）ドライエッチングによって、窒素化合物系の半導体層に、底面の隅に該底面から更に落ち込んだ溝部を有する段差部を形成する工程と；（Ｂ）ウェットエッチングによって、前記工程（Ａ）によって形成された前記溝部の幅を広げることにより前記工程（Ａ）によって形成された前記底面を下方へ落ち込ませる工程と、を備える。この形態の半導体装置の製造方法によれば、窒素化合物系の半導体装置において、ドライエッチングによって形成された溝部の幅を、ウェットエッチングによって広げることで、ドライエッチングによって段差部の底面に与えられたダメージを除去することができる。また、ドライエッチングを行う工程（Ａ）及びウェットエッチングを行う工程（Ｂ）は、一般的な半導体装置を製造するための設備を利用して行うことができるため、ダメージが除去された窒素化合物系の半導体装置を簡易に低コストで製造することができる。
【０００７】
（２）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、前記底面から前記溝部の下端までの深さｄｍｔが、ｄｍｔ≧５ｎｍを満たすように前記ドライエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、ドライエッチングによって段差部の底面に与えられたダメージを充分に除去することができる。
【０００８】
（３）上記形態の半導体装置において、前記工程（Ｂ）では、前記底面から前記段差部の側壁までの最短距離である前記溝部の幅Ｗｍｔと、前記底面から前記溝部の下端までの深さｄｍｔとが、Ｗｍｔ／ｄｍｔ≧２を満たすように前記ウェットエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、Ｗｍｔ／ｄｍｔ≧２とすることで、ドライエッチングによって段差部の底面に与えられたダメージをより充分に除去することができる。
【０００９】
（４）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、プラズマ生成電力が１００Ｗ以上及びバイアス電力が２０Ｗ以上の少なくともいずれか一方の条件で前記ドライエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、後のウェットエッチングを行う工程（Ｂ）において底面のダメージを低減するために適した深さの溝部を形成することができる。
【００１０】
（５）上記形態の半導体装置の製造方法において、前記工程（Ｂ）では、溶液温度が４０℃以上及びエッチング時間が５分以上の少なくともいずれか一方の条件でアルカリ系の溶液を用いて前記ウェットエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、ドライエッチングによって段差部の底面に与えられたダメージを、いっそう充分に除去することができる。
【００１１】
（６）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、前記窒素化合物系の半導体層として主に窒化ガリウム（ＧａＮ）により構成された半導体層を用いてもよい。この形態の半導体装置の製造方法によれば、ＧａＮ系の半導体装置において、ドライエッチングによって段差部の底面に与えられたダメージを効果的に除去することができる。
【００１２】
（７）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、前記溝部の下端がＰ型の窒素化合物系の半導体層に達するように前記ドライエッチングを行い；前記工程（Ｂ）において、前記工程（Ａ）によって形成された前記溝部の幅を広げることにより、前記底面を前記Ｐ型の窒素化合物系の半導体層に落ち込ませるように前記ウェットエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、Ｐ型の窒素化合物系の半導体装置において、ドライエッチングにより、高抵抗化した層を除去できるので、半導体装置の抵抗を低くすることができる。
【００１３】
（８）上記形態の半導体装置の製造方法において、（Ｃ）前記工程（Ｂ）において落ちこんだ前記底面上に電極を形成する工程を備えていてもよい。この形態の半導体装置の製造方法によれば、ダメージが除去された底面上に電極が形成されるので、電極と半導体層との接触抵抗を良好にすることができる。よって、窒素化合物系の半導体装置において、電気的特性を向上させることができる。
【００１４】
上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。
【００１５】
本発明は、上述した半導体装置の製造方法や、その製造方法によって製造された半導体装置以外の種々の形態で実現することも可能である。例えば、半導体装置を備えるサーバの電源やエアコン、太陽光発電システムのパワーコンディショナ、電気自動車（EV）用急速充電器、鉄道の電力変換装置などの電力効率を高める用途に用いられるパワー半導体デバイスとして実現することができる。また、半導体装置を製造する製造装置などの形態で実現することができる。
【発明の効果】
【００１６】
本発明によれば、窒素化合物系の半導体装置において、ドライエッチングによって形成された溝部の幅を、ウェットエッチングによって広げることで、ドライエッチングによって段差部の底面に与えられたダメージを除去することができる。また、ドライエッチングを行う工程（Ａ）及びウェットエッチングを行う工程（Ｂ）は、一般的な半導体装置を製造するための設備を利用して行うことができるため、ダメージが除去された窒素化合物系の半導体装置を簡易に低コストで製造することができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態における半導体装置１０の構成を模式的に示す断面図である。
【図２】半導体装置１０の製造方法を示すフローチャートである。
【図３】段差部５００の形成方法について説明するための図である。
【図４】プラズマ生成電力がｄｍｔの値に及ぼす影響を評価した結果を示す図である。
【図５】バイアス電力がｄｍｔの値に及ぼす影響を評価した結果を示す図である。
【図６】エッチング溶液の温度がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。
【図７】エッチング時間がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。
【図８】ドライエッチング後に３０分間ウェットエッチングが行われた積層体２０の断面ＳＥＭ像を示す図である。
【図９】ドライエッチング後に９０分間ウェットエッチングが行われた積層体２０の断面ＳＥＭ像を示す図である。
【図１０】第２実施形態における半導体装置１１の構成を模式的に示す断面図である。
【図１１】第２実施形態における複数の段差部５１０の形成方法を説明するための図である。
【図１２】第３実施形態における半導体装置１２の構成を模式的に示す断面図である。
【図１３】半導体装置１２の製造方法を示すフローチャートである。
【図１４】第３実施形態の変形例における半導体装置１３の構成を模式的に示す断面図である。
【図１５】段差部の形成方法の変形例を示す図である。
【発明を実施するための形態】
【００１８】
Ａ．第１実施形態：
Ａ１．半導体装置の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、本実施形態における半導体装置１０の断面の一部を示している。なお、図１は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。このことは、以降の図についても同様である。
【００１９】
本実施形態における半導体装置１０は、窒化ガリウム（ＧａＮ）系のトレンチ型ＭＯＳＦＥＴである。半導体装置１０は、基板１１０と、第１Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、第２Ｎ型半導体層１４０と、ドレイン電極２５０と、段差部５００と、ゲートトレンチ６１０と、アイソレーショントレンチ６２０と、ゲート電極２６０と、Ｐボディ電極２７０と、ソース電極２８０と、絶縁膜３１０と、を備える。
【００２０】
以降、各半導体層が積層された構造を、「積層体」とも呼び、＋Ｚ方向（各半導体層が積層される方向）を「上方」、−Ｚ方向を「下方」とも呼ぶ。基板１１０及び各半導体層の表面のうち上方側の表面を「上面」、下方側の表面を「下面」とも呼ぶ。
【００２１】
半導体装置１０の基板１１０は、ＸＹ平面に沿って広がる半導体層である。基板１１０はＧａＮ系基板であり、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、基板１１０の全域におけるＳｉの平均濃度は、１．０×１０18ｃｍ-3である。
【００２２】
第１Ｎ型半導体層１２０は、基板１１０の＋Ｚ方向側へ積層され、ＸＹ平面に沿って広がる半導体層である。第１Ｎ型半導体層１２０は、ＧａＮ系の半導体であり、基板１１０よりも低い濃度で、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、第１Ｎ型半導体層１２０の全域におけるＳｉの平均濃度は、１．０×１０16ｃｍ-3である。また、第１Ｎ型半導体層１２０の＋Ｚ方向への厚さは、１０μｍ（マイクロメートル）である。
【００２３】
Ｐ型半導体層１３０は、第１Ｎ型半導体層１２０の＋Ｚ方向側へ積層され、ＸＹ平面に沿って広がる半導体層である。Ｐ型半導体層１３０は、ＧａＮ系の半導体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を含有する。本実施形態では、Ｐ型半導体層１３０の全域におけるＭｇの平均濃度は、１．０×１０18ｃｍ-3である。また、Ｐ型半導体層１３０の＋Ｚ方向への厚さは、１．０μｍである。
【００２４】
第２Ｎ型半導体層１４０は、Ｐ型半導体層１３０の＋Ｚ方向側へ積層され、ＸＹ平面に沿って広がる半導体層である。第２Ｎ型半導体層１４０は、ＧａＮ系の半導体であり、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。第２Ｎ型半導体層１４０の全域におけるＳｉの平均濃度は、４．０×１０18ｃｍ-3である。また、第２Ｎ型半導体層１４０の＋Ｚ方向への厚さは、０．２μｍである。
【００２５】
段差部５００は、上面５０２と底面５０１と側壁５０４とにより構成されている。段差部５００の上面５０２は、第２Ｎ型半導体層１４０の上面１４２である。段差部５００の底面５０１は、Ｐ型半導体層１３０内に存在する。本実施形態では、段差部５００はＰボディ電極２７０を形成するための窪みであり、「リセス」とも呼ばれる。なお、側壁５０４は、図１において太線で示している。このことは、以下の図においても同様である。
【００２６】
ゲートトレンチ６１０は、第２Ｎ型半導体層１４０の上面１４２からＰ型半導体層１３０を貫通し、第１Ｎ型半導体層１２０まで達する窪みである。
【００２７】
アイソレーショントレンチ６２０は、半導体装置１０を基板１１０上に形成された他の半導体装置から分離（区画）するための窪みである。
【００２８】
Ｐボディ電極２７０は、Ｐ型半導体層１３０に接続するように、段差部５００の底面５０１上に形成された電極である。Ｐボディ電極２７０はニッケル（Ｎｉ）からなる層と金（Ａｕ）からなる層を積層した後、熱処理することによって形成されている。
【００２９】
ソース電極２８０は、第２Ｎ型半導体層１４０に接続するようにチタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層した後熱処理することによって形成されている。
【００３０】
ドレイン電極２５０は、基板１１０の下面１１１に形成された電極である。ドレイン電極２５０は、チタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層して形成されている。
【００３１】
ゲート電極２６０は、ゲートトレンチ６１０に、絶縁膜３１０を介して形成された電極である。ゲート電極２６０はアルミニウム（Ａｌ）により形成されている。
【００３２】
絶縁膜３１０は、ゲートトレンチ６１０及びゲートトレンチ６１０周縁の第２Ｎ型半導体層１４０の上面１４２を連続的に覆うように形成された膜である。絶縁膜３１０は、酸化シリコン（ＳｉＯ2）により形成されている。
【００３３】
Ａ２．半導体装置の製造方法：
図２は、半導体装置１０の製造方法を示すフローチャートである。半導体装置１０を製造する際には、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０と第２Ｎ型半導体層１４０とが積層された積層体２０が用意される（ステップＳ１１０）。積層体２０は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による結晶成長によって、基板１１０に、第１Ｎ型半導体層１２０とＰ型半導体層１３０と第２Ｎ型半導体層１４０とを上方に順に積層することによって製造される。
【００３４】
次に、積層体２０に対しドライエッチング（ステップＳ１２２）及びウェットエッチング（ステップＳ１２４）を行うことによって段差部５００が形成される。
【００３５】
図３は、段差部５００の形成方法について説明するための図である。図３（ａ）には、ステップＳ１２２によってドライエッチングが施された後の段差部５００が示されている。図３（ｂ）にはステップＳ１２４によってウェットエッチングが施されている段差部５００が示されている。以降、図２及び図３を用いて段差部５００の形成方法について説明する。
【００３６】
図３（ａ）（ｂ）に示す段差部５００は、上面５０２と底面５０１と側壁５０４と溝部５０３とを有する。溝部５０３は、底面５０１の隅に形成されており、底面５０１よりも更に下方に落ち込んでいる。底面５０１の隅とは、段差部５００の隅といいかえることができる。側壁５０４は、上面５０２から溝部５０３にわたっている。本実施形態では、底面５０１及び溝部５０３の下端５０３Ｔは、Ｐ型半導体層１３０内に存在する。図３（ａ）（ｂ）には、底面５０１から溝部５０３の下端５０３Ｔまでの深さ（以下、溝部５０３の深さ）ｄｍｔと、底面５０１から側壁５０４までの最短距離である溝部５０３の幅（以下、溝部５０３の幅）Ｗｍｔと、が示されている。溝部５０３の幅Ｗｍｔは、底面５０１を含む平面上における底面５０１から側壁５０４までの溝部５０３の幅といいかえることができる。
【００３７】
段差部５００の形成に際しては、まず、段差部５００を形成すべき領域を除いて、積層体２０にＳｉＯ2をマスクとするパターンが形成される。その後、積層体２０に対して、誘導結合型プラズマ（Inductively Coupled Plasma：ＩＣＰ）エッチング装置を用いて、少なくとも溝部５０３の下端５０３ＴがＰ型半導体層１３０に達するようにドライエッチングが行われる（図２、ステップＳ１２２）。
【００３８】
このとき、図３（ａ）に示すように、ドライエッチング後の段差部５００の形状が、ｄｍｔ≧５ｎｍ（ナノメートル）を満たすことが好ましい。ドライエッチングよって底面５０１に与えられたダメージを、続いて行われるウェットエッチングによって除去するためである。ｄｍｔ≧５ｎｍの関係を満たすために、プラズマ生成電力（ＩＣＰ電力）及びバイアス電力のうち少なくとも一方を調整することが好ましい。具体的には、プラズマ生成電力は１００Ｗ以上及びバイアス電力は２０Ｗ以上の少なくともいずれか一方の条件を満たすように調整することが好ましい。本実施形態及び以降の実施形態では、プラズマ生成電力は５００Ｗであり、バイアス電力は４５Ｗの条件でドライエッチングが行われる。また、本実施形態では、ドライエッチングには、塩素系のガスであるＳｉＣｌ4とＣｌ2との混合ガスが用いられる。図２に示したステップＳ１２２は本願の工程（Ａ）に相当する。
【００３９】
次に、ステップＳ１２２で形成された溝部５０３の幅Ｗｍｔを広げ、底面５０１を下方に落ち込ませるようにウェットエッチングが行われる（図２、ステップＳ１２４）。
【００４０】
このとき、図３（ｂ）に示すように、ウェットエッチング後の段差部５００の形状が、Ｗｍｔ／ｄｍｔ≧２を満たすことが好ましい。ドライエッチングによって底面５０１に与えられたダメージを充分に除去するためである。Ｗｍｔ／ｄｍｔ≧２の関係を満たすために、溶液温度及びエッチング時間の少なくともいずれか一方を調整することが好ましい。具体的には、溶液温度が４０℃以上及びエッチング時間が５分以上の少なくともいずれか一方の条件を満たすように調整して、アルカリ系の溶液を用いてウェットエッチングが行われることが好ましい。本実施形態及び以降の実施形態では、溶液温度が８５℃、エッチング時間が３０分の条件で、濃度２２％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）を用いてウェットエッチングが行われる。図２に示したステップＳ１２４は本願の工程（Ｂ）に相当する。
【００４１】
ダメージをより充分に除去するためには、底面５０１を５ｎｍ以上落ち込ませることが好ましい。ドライエッチングによって半導体層に与えられるダメージの深さは、一般的に５ｎｍ以下だからである。
【００４２】
なお、積層体に対する−Ｚ方向へのウェットエッチングは、＋Ｙ方向及び−Ｙ方向へのウェットエッチング（サイドエッチング）に比べて進行し難い。そのため、ウェットエッチングが行われることによって、溝部５０３の下端５０３Ｔの位置はほとんど変化しない。しかし、底面５０１の両隅の溝部５０３からは、サイドエッチングが進行するので、溝部５０３の幅Ｗｍｔが次第に広がることにより、Ｗｍｔ／ｄｍｔの値は次第に増加し、ｄｍｔの値は次第に減少する。その結果、図３（ｂ）に示すように底面５０１は次第に下方へ落ち込む。
【００４３】
更にサイドエッチングが進行すると、底面５０１は溝部５０３の下端５０３Ｔまで落ち込む。なお、段差部５００の側壁５０４に対するサイドエッチングは、側壁５０４がＺ軸に略平行になると進行し難くなる。そのため、ウェットエッチングが進行した後の段差部５００は、図２のステップＳ１２４に図示するように、底面５０１が溝部５０３の下端５０３Ｔまで落ち込み、側壁５０４がＺ軸に略平行な凹形状になる。
【００４４】
図２に戻り、次に、段差部５００が形成された積層体２０に対し、ドライエッチングによってアイソレーショントレンチ６２０が形成され（ステップＳ１３０）、続いてゲートトレンチ６１０が形成される（ステップＳ１４０）。
【００４５】
次に、ゲートトレンチ６１０が形成された積層体２０に対し、絶縁膜３１０が形成される（ステップＳ１５０）。その後、Ｐ型半導体層１３０に接続するように、段差部５００の底面５０１上にＰボディ電極２７０が形成される（ステップＳ１６０）。ステップＳ１６０は、本願の工程（Ｃ）に相当する。
【００４６】
次に、Ｐボディ電極２７０が形成された積層体２０に対し、第２Ｎ型半導体層１４０に接続するようにソース電極２８０が形成され（ステップＳ１７０）、ゲートトレンチ６１０には、絶縁膜３１０を介してゲート電極２６０が形成される（ステップＳ１８０）。その後、基板１１０の下面１１１にドレイン電極２５０が形成される（ステップＳ１９０）。以上の工程を経て、本実施形態の半導体装置１０が製造される。
【００４７】
Ａ３．段差部の形成条件：
図４は、プラズマ生成電力がｄｍｔの値に及ぼす影響を評価した結果を示す図である。図４に示すｄｍｔの値は、ＩＣＰエッチング装置のプラズマ生成電力を変化させてドライエッチングを行った積層体２０を、ＳＥＭ（Scanning Electron Microscope）を用いて観察することにより算出した。図４より、プラズマ生成電力が１００Ｗ以上であれば、ｄｍｔ≧５ｎｍの関係を満たす段差部５００を形成することができる。なお、ＩＣＰエッチング装置内の部品を保護するために、プラズマ生成電力は１０００Ｗ以下であることがより好ましい。
【００４８】
図５は、バイアス電力がｄｍｔの値に及ぼす影響を評価した結果を示す図である。図５に示すｄｍｔの値は、ＩＣＰエッチング装置のバイアス電力を変化させてドライエッチングを行った積層体２０を、ＳＥＭを用いて観察することにより算出した。図５より、バイアス電力が２０Ｗ以上であれば、ｄｍｔ≧５ｎｍの関係を満たす段差部５００を形成することができる。なお、ドライエッチングプロセスを適切に制御するために、バイアス電力は３００Ｗ以下であることがより好ましい。
【００４９】
図６は、エッチング溶液の温度がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。図６に示すＷｍｔ／ｄｍｔの値は、濃度２２％のＴＭＡＨの温度を変化させてウェットエッチングを行った積層体２０を、ＳＥＭを用いて観察することにより算出した。図６より、エッチング溶液の温度が４０℃以上であれば、Ｗｍｔ／ｄｍｔ≧２の関係を満たす段差部５００を形成することができる。また、エッチング溶液の温度を高くすれば、それだけウェットエッチングに要する時間を短くすることができる。なお、溝部５０３のサイドエッチングを適切に進行させるために、溶液温度は６０℃以上であることが好ましい。また、エッチング溶液の蒸発を防ぐために、溶液温度は９０℃以下であることが好ましい。
【００５０】
図７は、エッチング時間がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。図７に示すＷｍｔ／ｄｍｔの値は、濃度２２％、溶液温度８５℃のＴＭＡＨと、濃度２２％、溶液温度６０℃のＴＭＡＨとを用い、ウェットエッチングを行う時間を変化させた積層体２０を、ＳＥＭを用いて観察することにより算出した。図７より、溶液温度が８５℃である場合には、エッチング時間が５分以上であれば、Ｗｍｔ／ｄｍｔ≧２の関係を満たすことができる。溶液温度が６０℃である場合には、エッチング時間が１５分以上であれば、Ｗｍｔ／ｄｍｔ≧２の関係を満たすことができる。
【００５１】
図８は、ドライエッチング後に３０分間ウェットエッチングが行われた積層体２０の断面ＳＥＭ像を示す図である。図８には、プラズマ生成電力が５００Ｗ、バイアス電力が４５Ｗの条件でＩＣＰエッチング装置を用いて積層体２０に対してドライエッチングを行った後、温度８５℃、濃度２２％のＴＭＡＨ溶液を用いて３０分間ウェットエッチングを行うことによって形成された段差部が示されている。
【００５２】
図９は、ドライエッチング後に９０分間ウェットエッチングが行われた積層体２０の断面ＳＥＭ像を示す図である。図９には、図８に示す段差部と同じ条件でドライエッチングを行った後、温度８５℃、濃度２２％のＴＭＡＨ溶液を用いて９０分間ウェットエッチングを行うことによって形成された段差部が示されている。
【００５３】
図８及び図９に示す段差部は、いずれもｄｍｔ≧５を満たす条件でドライエッチングが行われ、Ｗｍｔ／ｄｍｔ≧２の関係を満たす条件でウェットエッチングが行われることによって形成されている。そのため、図８及び図９に示す段差部では、底面が溝部の下端まで落ち込んでおらず、底面の隅に溝部を有するものの、ドライエッチングによって底面に与えられたダメージが除去されている。
【００５４】
Ａ４．効果：
以上で説明した実施形態によれば、ドライエッチングによって底面５０１の隅に溝部５０３を有する段差部５００を形成し、ウェットエッチングによって溝部５０３の幅Ｗｍｔを広げて底面５０１を下方に落ち込ませることで、ドライエッチングによって底面５０１に与えられたダメージを除去することができる。そのため、底面５０１（Ｐ型半導体層１３０）と底面５０１上に形成された電極（Ｐボディ電極２７０）との良好な接触抵抗を実現することができる。
【００５５】
また、本実施形態では溝部５０３の深さが、ｄｍｔ≧５ｎｍとなるようにドライエッチングを行い、Ｗｍｔ／ｄｍｔ≧２となるようにウェットエッチングを行う。そのため、本実施形態によれば、ドライエッチングによって底面に与えられたダメージを充分に除去することができる。
【００５６】
また、段差部５００を形成するためのドライエッチングにおいて、プラズマ生成電力及びバイアス電力のうち少なくとも一方を調整し、ウェットエッチングにおいて溶液温度及びエッチング時間のうち少なくとも一方を調整することで、適切な深さ及び幅の溝部を有する段差部が形成される。そのため、上述の形状の段差部を形成するために、一般的な半導体装置を製造するための設備を利用することができるので、電気的特性が良好な半導体装置を簡易に低コストで製造することができる。
【００５７】
更に、Ｐ型のＧａＮ系半導体層に対してドライエッチングが行われると、ダメージによって高抵抗化する場合がある。しかし、本実施形態の半導体装置１０では、ドライエッチングによって与えられたダメージが充分に除去されるので、Ｐ型のＧａＮ系半導体層に対してドライエッチングが行われることによる高抵抗化を抑制することができる。
【００５８】
Ｂ．第２実施形態：
Ｂ１．半導体装置の構成：
図１０は、第２実施形態における半導体装置１１の構成を模式的に示す断面図である。半導体装置１１は、窒化ガリウム（ＧａＮ）系のトレンチ型ＭＯＳＦＥＴである。半導体装置１１は、第１実施形態の半導体装置１０と異なり、複数の段差部５１０を備える。それぞれの段差部５１０の底面５１１上には、Ｐボディ電極２７１が形成されている。本実施形態におけるそれぞれの底面５１１のＹ方向への幅を合計した値は、第１実施形態における底面５０１のＹ方向への幅の値とほぼ等しい。しかし、それぞれの底面５１１のＹ方向への幅は、第１実施形態における底面５０１のＹ方向への幅よりも狭い。半導体装置１１のその他の構成は第１実施形態の半導体装置１０と同様であるため説明を省略する。
【００５９】
Ｂ２．半導体装置の製造方法：
半導体装置１１の製造には、まず、複数の段差部５１０を形成すべき領域を除いて、積層体にＳｉＯ2をマスクとするパターンが形成された後、図２のステップＳ１２２と同様にドライエッチングが行われ、図２のステップＳ１２４と同様にウェットエッチングが行われることによって形成される。
【００６０】
図１１は、第２実施形態における複数の段差部５１０の形成方法を説明するための図である。図１１（ａ）には、ドライエッチング後の段差部５１０が示されており、図１１（ｂ）にはウェットエッチング後の段差部５１０が示されている。それぞれの段差部５１０の底面５１１のＹ方向への幅は、図１に示す第１実施形態における段差部５００の底面５０１の幅よりも狭い。そのため、サイドエッチングが溝部５１３から底面５１１の略中央まで到達して、ドライエッチングによって底面５１１に与えられたダメージを除去するために要する時間は、第１実施形態に比べて短い。
【００６１】
段差部５１０が形成された後の工程は、第１実施形態の段差部５００が形成された後の工程（図２、ステップＳ１３０〜ステップＳ１９０）と同様であるため、説明を省略する。以上の工程を経て、半導体装置１１が製造される。
【００６２】
Ｂ３．効果：
以上で説明した第２実施形態によれば、第１実施形態と同様の効果を得られる他、ドライエッチングによって底面５１１に与えられたダメージを除去するために要する時間は、第１実施形態に比べて短いので、第１実施形態よりも短い時間で半導体装置１１を製造することができる。
【００６３】
Ｃ．第３実施形態：
上述の第１及び第２実施形態では、Ｐ型半導体層１３０に接続するように、段差部５００、５１０の底面５０１、５１１上にＰボディ電極２７０、２７１が形成されていた。これに対し、本実施形態では、段差部５２０の底面５２１をＮ型半導体層とし、Ｎ型半導体層に接続するように電極が形成される。
【００６４】
Ｃ１．半導体装置の構成：
図１２は、第３実施形態における半導体装置１２の構成を模式的に示す断面図である。半導体装置１２は、窒化ガリウム（ＧａＮ）系のＰＩＮ（P-Intrinsic-N Diode）ダイオードである。半導体装置１２は、基板１１０と、第１Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、段差部５２０と、カソード電極２１０と、アノード電極２２０と、を備える。
【００６５】
半導体装置１２の基板１１０、第１Ｎ型半導体層１２０、Ｐ型半導体層１３０は上述の実施形態と同様の構造である。
【００６６】
段差部５２０は、上面５２２と側壁５２４と底面５２１とにより構成されている。段差部５２０の上面５２２はＰ型半導体層１３０の上面１３２である。段差部５２０の底面５２１は、第１Ｎ型半導体層１２０内に存在している。
【００６７】
アノード電極２２０は、Ｐ型半導体層１３０に接続するように形成された電極である。アノード電極２２０は、上述の実施形態のＰボディ電極２７０と同様の構造を有する。カソード電極２１０は、第１Ｎ型半導体層１２０に接続するように、段差部５２０の底面５２１に形成された電極である。カソード電極２１０は、上述の実施形態のソース電極２８０と同様の構造を有する。
【００６８】
Ｃ２．半導体装置の製造方法：
図１３は、半導体装置１２の製造方法を示すフローチャートである。半導体装置１２を製造する際には、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０とが積層された積層体２２が用意される（ステップＳ２１０）。積層体２２は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による結晶成長によって、基板１１０に、第１Ｎ型半導体層１２０とＰ型半導体層１３０とを上方に順に積層することによって製造される。
【００６９】
次に、積層体２２に対しドライエッチング（ステップＳ２２２）及びウェットエッチング（ステップＳ２２４）を行うことによって段差部５２０が形成される。ステップＳ２２２では、少なくとも溝部５２３の下端５２３Ｔが第１Ｎ型半導体層１２０に達し、ｄｍｔ≧５ｎｍを満たすようにドライエッチングが行われる（ステップＳ２２２）。本実施形態において、ドライエッチングには、フッ素系ガスであるＣＯＦ2が用いられる。
【００７０】
次に、ドライエッチングが行われた積層体２２に対して、溝部５２３の幅Ｗｍｔを広げ、Ｗｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ２２４）。
【００７１】
次に、Ｐ型半導体層１３０に接続するようにアノード電極２２０が形成され（ステップＳ２３０）、第１Ｎ型半導体層１２０に接続するように、段差部５２０の底面５２１にカソード電極２１０が形成される（ステップＳ２４０）。以上の工程を経て、本実施形態の半導体装置１２が製造される。なお、ステップＳ２４０は、本願の工程（Ｃ）に相当する。
【００７２】
Ｃ３．効果：
以上で説明した第３実施形態によれば、フッ素系ガスを用いたドライエッチングによって第１Ｎ型半導体層１２０に溝部５２３の下端５２３Ｔが達するように段差部５２０を形成し、ウェットエッチングによって溝部５２３の幅Ｗｍｔを広げることで、底面５２１である第１Ｎ型半導体層１２０に与えられたダメージを除去することができる。そのため、底面５２１（第１Ｎ型半導体層１２０）と底面５２１上に形成された電極（カソード電極２１０）との良好な接触抵抗を実現することができる。
【００７３】
Ｃ４．第３実施形態の変形例：
図１４は、第３実施形態の変形例における半導体装置１３の構成を模式的に示す断面図である。半導体装置１３は、窒化ガリウム（ＧａＮ）系のＬＥＤ（Light Emitting Diode）である。半導体装置１３は、基板１１５と、第１Ｎ型半導体層１２５と、発光層１５０と、Ｐ型半導体層１３５と、段差部５３０と、電極２７２、２８１と、を備える。
【００７４】
半導体装置１３の基板１１５は、ＧａＮ系基板であり、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。第１Ｎ型半導体層１２５は、基板１１０の＋Ｚ方向側へ積層されたＧａＮ系の半導体であり、基板１１５よりも低い濃度で、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。発光層１５０は、第１Ｎ型半導体層１２１の＋Ｚ方向側へ積層された発光可能に構成された半導体層であり、本実施形態では、窒化インジウムガリウム（ＩｎＧａＮ）から主に成る。Ｐ型半導体層１３５は、発光層１５０の＋Ｚ方向側へ積層されたＧａＮ系の半導体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を含有する。
【００７５】
段差部５３０は、上面５３２と側壁５３４と底面５３１とにより構成されている。段差部５３０の上面５３２はＰ型半導体層１３５の上面１３３である。段差部５３０の底面５３１は、第１Ｎ型半導体層１２５内に存在している。
【００７６】
電極２７２は、Ｐ型半導体層１３５に接続するように形成されたＰ型ＧａＮ層のオーミック電極である。電極２７２は第１実施形態のＰボディ電極２７０と同様の構造を有する。電極２８１は、第１Ｎ型半導体層１２５に接続するように段差部５３０の底面５３１上に形成されたＮ型ＧａＮ層のオーミック電極である。電極２８１は第１実施形態のソース電極２８０と同様の構造を有する。
【００７７】
半導体装置１３の製造に際しては、基板１１５上に第１Ｎ型半導体層１２５と発光層１５０とＰ型半導体層１３５とを上方に順に積層し、第３実施形態と同様にドライエッチング後にウェットエッチングを行うことで段差部５３０を形成する。その後、Ｐ型半導体層１３５に接続するように電極２７２を形成し、底面５３１上に電極２８１を形成することで、半導体装置１３が製造される。
【００７８】
以上説明した第３実施形態の変形例によれば、底面５３１（第１Ｎ型半導体層１２５）と電極２８１との接触抵抗が良好な、第３実施形態と同様の効果を奏するＧａＮ系のＬＥＤを提供することができる。
【００７９】
Ｄ．他の変形例：
Ｄ１．変形例１：
上述の種々の実施形態では、段差部５００〜５３０は、ＩＣＰエッチング装置を用いたドライエッチングにより形成されている。これに対し、ＩＣＰエッチング装置に代えて、例えば、ＥＣＲ（Electron Cyclotron Resonance）プラズマを用いた誘導結合型エッチング装置や、マグネトロン型やイオンビーム型などの容量結合型プラズマエッチング装置など、プラズマ生成電力とバイアス電力を制御することのできる他のエッチング装置を用いてもよい。
【００８０】
Ｄ２．変形例２：
上述の第１及び第２実施形態では、段差部を形成するために行われるドライエッチングにおいて、塩素系のガスであるＳｉＣｌ4とＣｌ2の混合ガスが用いられている。これに対し、ドライエッチングは、例えば、塩素系ガスであるＢＣｌ3やＣｌ2、ＣＣｌ4、ＳｉＣｌ4のうちいずれか一つのガスを用いてもよく、ＳｉＣｌ4とＣｌ2の混合ガス以外の塩素系のガス同士の混合ガスでもよく、塩素系ガスと他のガス（例えばアルゴンガス）との混合ガスを用いてもよい。また、上述の第３実施形態では、段差部を形成するために行われるドライエッチングにおいて、フッ素系ガスであるＣＯＦ2が用いられている。これに対し、ドライエッチングは、例えば、フッ素系ガスであるＣＨＦ3やＣＦ4、ＳＦ6のうちいずれか一つのガスを用いてもよく、フッ素系ガス同士の混合ガスを用いてもよく、フッ素系ガスと他のガス（例えばアルゴンガス）との混合ガスを用いてもよい。
【００８１】
Ｄ３．変形例３：
上述の種々の実施形態では、段差部５００〜５３０を形成するために行われるウェットエッチングの溶液には、ＴＭＡＨが用いられている。これに対し、ウェットエッチングの溶液には、水酸化カリウム（ＫＯＨ）、水酸化アンモニウム（ＮＨ4ＯＨ）、水酸化ナトリウム（ＮａＯＨ）などのアルカリ系のエッチャントを用いてもよい。
【００８２】
Ｄ４．変形例４：
上述の種々の実施形態では、ウェットエッチングによって溝部５０３〜５３３の幅が広がることにより、溝部５０３〜５３３の下端５０３Ｔ〜５３３Ｔまで落ち込んだ底面５０１〜５３１に対して電極（２７０、２７１、２１０、２８１）が形成されている。これに対し、上述の条件によってドライエッチング後にウェットエッチングが行われていれば、図８又は図９に示すような隅に溝部が形成された底面上に、電極が形成されてもよい。このような形態であっても、底面に与えられたダメージは除去されているので、底面と電極との良好な接触抵抗を実現することができる。
【００８３】
Ｃ５．変形例５：
上述の種々の実施形態における各半導体層の形成材料はあくまで一例であり、他の材料を用いることも可能である。例えば、上述の実施形態では、各半導体層が主として窒化ガリウム（ＧａＮ）により構成されているとしている。これに対し、各半導体層は窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）といった他の材料により構成されていてもよい。
【００８４】
Ｃ６．変形例６：
図１５は、段差部の形成方法の変形例を示す図である。図１５（ａ）にはドライエッチングが施された後の段差部５４０が示されている。図１５（ｂ）にはウェットエッチングが施された後の段差部５４０が示されている。図１５（ａ）に示す段差部５４０は、上面５４２と側壁５４４とで形成されており、略Ｖ字形状を有している。段差部５４０は、上述の種々の実施形態におけるドライエッチングの条件を適用し、ＳｉＯ2マスクの形状を変更することによって形成することができる。このような形状の段差部５４０をドライエッチングによって形成した後、上述の種々の実施形態におけるウェットエッチングの条件を適用して、段差部５４０の下端５４５から側壁５４４をサイドエッチングすることによって、図１５（ｂ）に示すような底面５４１を有する段差部５４０を形成してもよい。
【００８５】
本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【符号の説明】
【００８６】
１０、１１、１２、１３…半導体装置
２０、２２…積層体
１１０、１１５…基板
１１１…基板の下面
１２０、１２５…第１Ｎ型半導体層
１２２…第１Ｎ型半導体層の上面
１３０、１３５…Ｐ型半導体層
１３２、１３３…Ｐ型半導体層の上面
１４０…第２Ｎ型半導体層
１４２…第２Ｎ型半導体層の上面
１５０…発光層
２１０…カソード電極
２２０…アノード電極
２５０…ドレイン電極
２６０…ゲート電極
２７０、２７１…Ｐボディ電極
２７２…Ｐ型ＧａＮ層のオーミック電極
２８０…ソース電極
２８１…Ｎ型ＧａＮ層のオーミック電極
３１０…絶縁膜
５００、５１０、５２０、５３０、５４０…段差部
５０１、５１１、５２１、５３１、５４１…段差部の底面
５０２、５１２、５２２、５３２…段差部の上面
５０３、５１３、５２３、５３３…溝部
５０３Ｔ、５１３Ｔ、５２３Ｔ、５３３Ｔ…溝部の下端
５０４、５１４、５２４、５３４、５４４…側壁
５４５…段差部５４０の下端
６１０…ゲートトレンチ
６２０…アイソレーショントレンチ
【図１】
2014236089.tif 000003
【図２】
2014236089.tif 000004
【図３】
2014236089.tif 000005
【図４】
2014236089.tif 000006
【図５】
2014236089.tif 000007
【図６】
2014236089.tif 000008
【図７】
2014236089.tif 000009
【図１０】
2014236089.tif 000010
【図１１】
2014236089.tif 000011
【図１２】
2014236089.tif 000012
【図１３】
2014236089.tif 000013
【図１４】
2014236089.tif 000014
【図１５】
2014236089.tif 000015
【図８】
2014236089.tif 000016
【図９】
2014236089.tif 000017