(57)【要約】【課題】ダイオードの逆回復時の損失を抑制しつつ、消費電力の増大を防止する。【解決手段】実施形態の半導体装置は、第１導電型を有する半導体基板の第１面側に設けられた第２導電型の第１半導体領域を有する。第２半導体領域は、第１半導体領域に選択的に設けられ、第１半導体領域よりも高い第２導電型の不純物濃度を有する。第３半導体領域は、第２半導体領域に対向するように半導体基板内に設けられ、半導体基板よりも高い第１導電型の不純物濃度を有する。第１電極は、第１面に対向する第２面に電気的に接続される。第２電極は、第１面に電気的に接続される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型を有する半導体基板の第１面側に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域に選択的に設けられ、前記第１半導体領域よりも高い第２導電型の不純物濃度を有する第２半導体領域と、
前記第２半導体領域に対向するように前記半導体基板内に設けられ、前記半導体基板よりも高い第１導電型の不純物濃度を有する第３半導体領域と、
前記第１面に対向する第２面に電気的に接続された第１電極と、
前記第１面に電気的に接続された第２電極と
を有する半導体装置。
【請求項２】
前記第２半導体領域は、前記第２電極とオーミック接続される請求項１に記載の半導体装置。
【請求項３】
前記第３半導体領域の第１導電型の不純物濃度は、前記第２半導体領域の第２導電型の不純物濃度よりも低い請求項１または２に記載の半導体装置。
【請求項４】
前記第１半導体領域に接し、前記第１面から前記半導体基板内に達するトレンチと、
絶縁膜を介して前記トレンチ内に設けられ、前記第２電極に接する導電膜と
を更に有する請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第３半導体領域は、前記第２半導体領域の直下の前記半導体基板内に設けられている請求項１乃至４のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
縦型ｐｉｎダイオード構造は、ｎ−型層とｎ＋型層を積層させたｎ−型／ｎ＋型のウェーハ表面にｐ型アノード層を形成した構造として知られている。縦型ｐｉｎダイオード構造においては、逆回復時の低損失化のためには、順方向動作時においてｐ型アノード層からのキャリア（正孔）の注入量を低減することが効果的である。しかし、正孔注入量の低減のためｐ型アノード層の不純物濃度を低下させると、アノード層とｎ−型基板との間のコンタクト抵抗が高くなり、順方向電圧が増加し、消費電力が増大するという傾向がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２２４２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ダイオードの逆回復時の損失を抑制しつつ、消費電力の増大を防止することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、実施形態の半導体装置は、第１導電型を有する半導体基板の第１面側に設けられた第２導電型の第１半導体領域を有する。第２半導体領域は、第１半導体領域に選択的に設けられ、第１半導体領域よりも高い第２導電型の不純物濃度を有する。第３半導体領域は、第２半導体領域に対向するように半導体基板内に設けられ、半導体基板よりも高い第１導電型の不純物濃度を有する。第１電極は、第１面に対向する第２面に電気的に接続される。第２電極は、第１面に電気的に接続される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体装置の平面図である。
【図２】図１のＩ−Ｉ’断面図である。
【図３】第２の実施の形態に係る半導体装置のＩ−Ｉ’断面図である。
【図４】第３の実施の形態に係る半導体装置のＩ−Ｉ’断面図である。
【図５】本実施の形態の比較例である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明の実施形態に係る半導体装置について説明する。
【０００８】
［第１の実施の形態］
以下、第１の実施の形態に係る半導体装置の構成について説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電型をｎ型、第２導電型をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコン（Ｓｉ）を一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。また、ｎ型の導電型をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ型不純物濃度が低いものとする。ｐ型においても同様に、ｐ＋、ｐ、ｐ−の順にｐ型不純物濃度が低いものとする。
図１は、第１の実施の形態に係る半導体装置の平面図であり、図２は、図１のＩ−Ｉ’断面図である。この半導体装置では、図１に示すように、ダイオードを形成するための素子領域ＥＡを形成し、その周囲に終端領域ＰＡを形成している。そして、図２に示すように、この半導体装置は、ｐ−型アノード層１ａ（第１半導体領域）、ｐ＋型アノード層１ｂ（第２半導体領域）、ｐ型ガードリング層２、ｎ型チャネルストッパ層３、ｎ−型基板４（半導体基板）、ｎ＋型半導体領域５、カソード電極６（第１電極）、フィールド絶縁膜７、アノード電極８（第２電極）、プレート電極９、及びｎ＋型半導体層１０（第３半導体領域）を備えている。ｎ−型半導体基板４は第１面と、第１面に対向する第２面を有する。ｐ−型アノード層１ａ、ｐ＋型アノード層１ｂ、ｎ−型基板４、及びｎ＋型基板５はｐｉｎダイオードを構成する。
【０００９】
ｎ＋型半導体領域５は、ｎ−型半導体基板４の第２面側に設けられる。また、カソード電極６は第２面上に設けられ、ｎ＋型半導体領域５（及びｎ−型半導体基板４）と電気的に接続される。ｎ−型半導体基板４及びｎ＋型半導体領域５は、素子領域ＥＡにおいてｐｉｎダイオードのカソードとして機能する。ｎ−型半導体基板４の第１面において、半導体装置の終端領域ＰＡとなる表面側に、ｐ型ガードリング層２及びチャネルストッパ層３が形成されている。ｐ型ガードリング層２は素子領域ＰＡを囲う矩形状に複数形成されている。ｎ型チャネルストッパ層３は、ｐ型ガードリング層２よりも素子領域ＥＡから離れた第１面側に設けられている。すなわち、ｎ型チャネルストッパ層３は終端領域ＰＡの端部に設けられている。
ｐ型ガードリング層２は、半導体装置（ｐｉｎダイオード）に逆バイアスを印加させた際、空乏層を終端領域ＰＡにおいて横方向に伸ばすために設けられている。空乏層が終端領域ＰＡにおいて横方向に伸びることにより、半導体装置の耐圧を向上させることが可能となる。
チャネルストッパ層３は、寄生トランジスタが形成されるのを防止するために設けられている。ｐ型ガードリング層３の上方には、例えば酸化シリコンからなるフィールド絶縁膜７を介して、プレート電極９が設けられている。
【００１０】
一方、素子領域ＥＡにおけるｎ−型半導体基板４の第１面側には、ｐ−型アノード層１ａが形成される。このｐ−型アノード層１ａの表面には、所定の間隔Ａを空けながら複数のｐ＋型アノード層１ｂが設けられている。そして、ｐ-型アノード層１ａ及びｐ＋型アノード層１ｂと電気的に接続するように、アノード電極８が素子領域ＥＡの第１面に設けられている。ｐ−型アノード層１ａは、素子領域ＥＡのほぼ全体に形成されている。また、ｐ＋型アノード層１ｂは、Ｙ方向を長手方向とするストライプ形状を有しており、Ｘ方向に所定間隔Ａで繰り返し配列される。図２では、ｐ＋型アノード層１ｂは等間隔Ａで配列されているが、必ずしも等間隔である必要はない。
ｐ＋型アノード層１ｂのｐ型不純物濃度は、ｐ−型アノード層１ａのｐ型不純物濃度よりも大きく、アノード電極８とｐ＋型アノード層１ｂとの間にオーミック接合が形成される程度に設定される。一方、ｐ−型アノード層１ａの不純物濃度は、アノード電極８とのオーミック接合は形成されず、むしろアノード電極８からｐ−型アノード層１ａへの正孔の注入量が抑制されるような不純物濃度に設定される。
【００１１】
ｐ＋型アノード層１ｂは、半導体装置（ｐｉｎダイオード）に順バイアスを印加させた際のアノード電極８からｐ−型アノード層１ａへの正孔の注入を抑制し且つ、所望の耐圧が得られる濃度と深さに設定される。ｐ＋型アノード層１ｂは、アノード電極８とのコンタクト抵抗を低減するために設けられている。
【００１２】
ｐ＋型アノード層１ｂの直下には、ｐ−型アノード層１ａとｐｎ接合を形成するようにｎ＋型半導体層１０が設けられている。ｎ＋型半導体層１０のｎ型不純物濃度は、ｐ＋型アノード層１ｂのｐ型不純物濃度よりも低く、且つ、ｎ−型半導体基板４のｎ型不純物濃度よりも高い。
【００１３】
なお、図２において、ｎ＋型半導体層１０はｐ−型アノード層１ａを介して、ｐ＋型アノード層１ｂの直下にのみ設けられている（すなわち、ｎ＋型半導体層１０は、ｐ＋型アノード層１ｂの直下に形成されてｐ＋型アノード層１ｂと対向するように形成されると共に、間隔Ａで複数形成されている）。図２におけるｎ＋型半導体層１０の構造は一例であり、ｎ＋型半導体層１０は、ｐ＋型アノード層１ｂの直下だけでなく、ｐ−型アノード層１ａの底面の全体に亘り形成することも可能である。
【００１４】
［効果］
次に、この第１の実施の形態の効果を説明する。比較例として、図５に示す半導体装置を説明する。この図５の比較例では、図２のｐ＋型アノード層１ｂ及びｎ＋型半導体１０が存在せず、ｐ型アノード層１ａ’のみが存在する。
【００１５】
比較例の半導体装置の場合、ｐ型アノード層１ａ’の不純物濃度が低くされ、ｐ型アノード層１ａ’とアノード電極８との間にショットキー接合が生じると、コンタクト抵抗が上昇し、ダイオードの順方向電圧が高くなってしまう。そのため、両者間にオーミック接合が生じる程度に、ｐ型アノード層１ａ’の不純物濃度を高くする必要がある。
【００１６】
しかし、ｐ型アノード層１ａ’の不純物濃度を高くすると、ｐｉｎダイオードの順バイアス動作時において、ｐ型アノード層１ａ’からの正孔（ホール）の注入量が過剰となる。正孔の注入量が過剰となると、正孔の蓄積によりダイオードの逆回復時間が長くなるという問題がある。
【００１７】
これに対し、第１の実施の形態では、アノード電極８との間にオーミック接合を生じさせない程度の低不純物濃度のｐ−型アノード層１ａの中に、所定間隔Ａで高濃度のｐ＋型アノード層１ｂが設けられている。このｐ＋型アノード層１ｂを設けることで、ｐ−型アノード層１ａとアノード電極８との間がショットキー接合であっても、ｐ＋型アノード層１ｂとアノード電極との間がオーミック接合であるため、ダイオードの順方向電圧の上昇は抑制される。
【００１８】
一方、ｐ＋型アノード層１ｂの直下には、ｐ−型アノード層１ａの底面と接するようにｎ＋型半導体層１０が形成されている。ｐ−型アノード層１ａとｎ＋型半導体層１０の内蔵電位（Built-in Potential）の存在のため、ｐ＋型アノード層１ｂからの正孔の注入は抑制される。
【００１９】
ｐ＋型アノード層１ｂとｎ＋型半導体層１０の幅Ａを適切に設定するすることで、ダイオードのアノードからの正孔の注入量を制御することができる。これにより、アノード電極８とのコンタクト抵抗の増加による順方向電圧ＶＦの増加を招くことなく、逆回復時の低損失化を実現することができる。
【００２０】
［第２の実施の形態］
次に、第２の実施の形態に係る半導体装置の構成について説明する。この第２の実施の形態の平面図は、図１に示すものと同様であるが、断面構造が第１の実施の形態とは異なっている。図３は、この第２の実施の形態に係る半導体装置のＩ−Ｉ’断面図である。図３において、第１の実施の形態と同一の構成については図２と同一の符号を付し、以下ではその詳細な説明は省略する。
【００２１】
この実施の形態では、ｐ−型アノード層１ａ、ｐ＋型アノード層１ｂを貫通して半導体基板Ｓに到達するトレンチＴを備えている。このトレンチＴの内壁には例えば酸化シリコンからなる絶縁膜１１が形成され、この絶縁膜１１を介してトレンチＴを埋めるように、例えばポリシリコンからなる導電膜１２が埋め込まれている。導電膜１２はアノード電極８と電気的に接触している。トレンチＴは、ｐ＋型半導体層１ｂと同様に、Ｙ方向を長手方向とするストライプ形状に形成することもできるし、Ｚ方向に延びる柱状に形成することもできる。
【００２２】
この第２の実施の形態の半導体装置は、第１の実施の形態と同様に、ｎ＋型半導体層１０を備えている。しかし、このｎ＋型半導体層１０が存在することで、ダイオードの逆バイアス時に空乏層が伸びにくくなる。この第２の実施の形態の構成によれば、前述の導電膜１２がフィールドプレートとして働き、空乏層がこの導電膜１２すなわちトレンチＴに沿って延びる。したがって、本実施の形態によれば、逆回復時における低損失化を図ることが出来ると共に、半導体装置の耐圧の低下も抑制することができる。
【００２３】
［第３の実施の形態］
以下、第３の実施の形態に係る半導体装置の構成について説明する。
この第３の実施の形態の平面図は、図１に示すものと同様であるが、断面構造が第２の実施の形態とは異なっている。図４は、この第３の実施の形態に係る半導体装置のＩ−Ｉ’断面図である。図４において、第２の実施の形態と同一の構成については図３と同一の符号を付し、以下ではその詳細な説明は省略する。
【００２４】
この第３の実施の形態では、ｎ＋型半導体層１０がｐ＋型アノード層１ｂの直下だけでなく、ｐ−型半導体層１ａの底面の全体に亘って形成されている。これ以外は第２の実施の形態と同様である。
【００２５】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２６】
１ａ・・・ｐ−型アノード層（第１半導体領域）、  １ｂ・・・ｐ＋型アノード層（第２半導体領域）、  ２・・・ｐ型ガードリング層、  ３・・・ｎ型チャネルストッパ層、  ４・・・ｎ−型半導体基板（半導体基板）、  ５・・・ｎ＋型半導体領域、  ６・・・カソード電極（第１電極）、  ７・・・フィールド絶縁膜、  ８・・・アノード電極（第２電極）、  ９・・・プレート電極、  １０・・・ｎ＋型半導体層（第３半導体領域）、１１・・・絶縁膜、１２・・・導電体、ＥＡ・・・素子領域、ＰＡ・・・終端領域、Ｔ・・・トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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