(57)【要約】【課題】発振停止もしくは周波数の大幅な変化が伴うことなしに、フェールセーフ機能およびＰＬＬ特性変動の補償機能を行うＰＬＬ回路の実現。【解決手段】制御印加電圧VOに応じて発振周波数が変化するＶＣＯ21と、発振信号を分周して分周信号を出力し、分周比が可変の可変分周器22と、分周信号と基準信号との位相差に応じた差信号を出力する位相検出器11と、差信号に応じた充放電信号を出力するチャージポンプ12と、充放電信号から高周波成分を除去した制御信号VCを出力するローパスフィルタ13と、制御信号に応じて、制御印加電圧を生成するとともに、可変分周器の分周比Nを制御する制御回路23と、を有するＰＬＬ回路。【選択図】図６
2014236410.tif 000002
【特許請求の範囲】
【請求項１】
制御印加電圧に応じて発振周波数が変化するＶＣＯと、
前記ＶＣＯの出力する発振信号を分周して分周信号を出力し、分周比が可変の可変分周器と、
前記分周信号と基準信号との位相差に応じた差信号を出力する位相検出器と、
前記差信号に応じた充放電信号を出力するチャージポンプと、
前記充放電信号から高周波成分を除去した制御信号を出力するローパスフィルタと、
前記制御信号に応じて、前記制御印加電圧を生成するとともに、前記可変分周器の前記分周比を制御する制御回路と、を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記制御回路は、前記ＶＣＯのＦＶ特性の傾きを維持する請求項１記載のＰＬＬ回路。
【請求項３】
前記制御回路は、
前記制御信号が前記ＶＣＯの動作範囲であるロック範囲であるかを検出する電圧モニタ部と、
前記電圧モニタ部の検出信号に応じて、前記制御信号を前記制御印加電圧に変換する制御印加電圧調整回路と、
前記検出信号に応じて、前記可変分周器の前記分周比の制御信号および前記ＶＣＯのＦＶ特性制御信号を生成する制御信号生成回路と、を備えることを特徴とする請求項１または２記載のＰＬＬ回路。
【請求項４】
前記制御印加電圧調整回路は、前記制御信号が前記ロック範囲の電圧内である時には、前記制御信号を第一利得で前記制御印加電圧に変換し、前記制御信号が前記ロック範囲外である時には、前記制御信号を前記第一利得と異なる第二利得で前記制御印加電圧に変換し、
前記制御信号生成回路は、前記制御信号が前記ロック範囲内である時には、前記分周比を第１の分周比にし、前記制御信号が前記ロック範囲外である時には、前記分周比を前記第１の分周比から変更することを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】
前記分周比を小さくする時には、前記第一利得に対応する分周比より小さい前記第二利得に対応する分周比に変更し、前記分周比を大きくする時には、前記第一利得に対応する分周比より大きい前記第二利得に対応する分周比に変更することを特徴とする請求項４記載のＰＬＬ回路。
【請求項６】
前記制御回路は、前記制御印加電圧調整回路を前記第二利得から前記第一利得に戻す状態に遷移すると判定した時には、前記分周比を前記第１の分周比の値に戻し、前記ＶＣＯのＦＶ特性を変更し、前記制御印加電圧調整回路を前記第二利得に維持することを特徴とする請求項４または５記載のＰＬＬ回路。
【請求項７】
制御印加電圧に応じて発振周波数が変化するＶＣＯを有し、前記ＶＣＯの出力する発振信号を分周した分周信号と基準信号の位相を比較してフィードバック制御するＰＬＬ回路の制御方法であって、
前記制御印加電圧が前記ＶＣＯの動作範囲であるロック範囲内であるか否かを検出し、
前記制御印加電圧が前記ロック範囲外であることを検出した時には、
前記分周信号の分周比を変更すると共に、前記分周比に応じた前記ＶＣＯのＦＶ特性の傾きを維持することを特徴とするＰＬＬ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、ＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、多くの分野が広く使用されている。ＰＬＬ回路には、製造条件および環境条件（温度・電源・雑音）による特性の変動によってロックできなくなるという問題および最終的に発振停止するという問題があった。ＰＬ回路は、ロックすることができる周波数範囲（ロック範囲）およびジッタ等を勘案して、各種の特性を設定していた。
【０００３】
しかし、電圧制御発振器（ＶＣ０：Voltage Controlled Oscillator）のＦＶ（Frequency Voltage）特性が設計時の想定範囲外となった場合、チャージポンプ（ＣＰ：Charge Pump）およびローパスフィルタ（ＬＰＦ：Low Pass Filter）の動作電圧範囲内の制御電圧ＶＣでは、ロック周波数に到達しないため、ＰＬＬ回路が発振できず、ロックしないという現象が発生する。
【０００４】
ＰＬＬ回路における特性変動による「ロックしない」、「発振停止する」等の問題の発生原因は、ＰＬＬ回路の性能向上を目的とした設定を行うことによる副次的な作用として発生することが多い。そのために、ＰＬＬ回路の特性変動の改善とともに、そのような状況が発生した時のフェールセーフ機能および補償機能を設けることが行われる。しかし、フェールセーフ状態からの復帰時間が長いこと、フェールセーフ動作において発振停止もしくは周波数の大幅な変化が伴うこと、および雑音特性や発振範囲の悪化およびＰＬＬループ特性の変動などの問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第２９８７１７３号公報
【特許文献２】特開平９−５５６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態によれば、発振停止もしくは周波数の大幅な変化が伴うことなしに、フェールセーフ機能およびＰＬＬ特性変動の補償機能を行うＰＬＬ回路が実現される。
【課題を解決するための手段】
【０００７】
第１の態様によれば、ＶＣＯと、可変分周器と、位相検出器と、チャージポンプと、ローパスフィルタと、制御回路と、を有するＰＬＬ回路が提供される。ＶＣＯは、制御印加電圧に応じて発振周波数を変化させる。可変分周器は、ＶＣＯの出力する発振信号を分周して分周信号を出力し、分周比が可変である。位相検出器は、分周信号と基準信号との位相差に応じた差信号を出力する。チャージポンプは、差信号に応じた充放電信号を出力する。ローパスフィルタは、充放電信号から高周波成分を除去した制御信号を出力する。制御回路は、制御信号に応じて、制御印加電圧を生成するとともに、可変分周器の分周比を制御する。
【０００８】
第２の態様によれば、制御印加電圧に応じて発振周波数が変化するＶＣＯを有し、ＶＣＯの出力する発振信号を分周した分周信号と基準信号の位相を比較してフィードバック制御するＰＬＬ回路の制御方法が提供される。この方法によれば、制御印加電圧がＶＣＯの動作範囲であるロック範囲内であるか否かを検出し、制御印加電圧がロック範囲外であることを検出した時には、分周信号の分周比を変更すると共に、分周比に応じたＶＣＯのＦＶ特性の傾きを維持する。
【発明の効果】
【０００９】
実施形態のＰＬＬ回路によれば、ロック外れが発生した場合に、発振停止もしくは周波数の大幅な変化が伴うことなしに、フェールセーフ機能およびＰＬＬ特性変動の補償機能が行われる。
【図面の簡単な説明】
【００１０】
【図１】図１は、ＰＬＬ回路の概略構成を示すブロック図である。
【図２】図２は、図１のＰＬＬ回路のＶＣＯにおいて、制御電圧ＶＣに対して発生する発振信号の周波数ＦＲＦｏｕｔの変化であるＦＶ特性を示す図である。
【図３】図３は、ＦＶ特性の発振周波数及びＫｖが設計の想定から乖離している状況におけるＦＶ特性の乖離の例を示す図である。
【図４】図４は、ＦＶ特性の動作電圧範囲が設計時の想定よりも狭いという状況におけるＦＶ特性、制御電圧範囲および発振周波数範囲を示す図である。
【図５】図５は、制御電圧ＶＣを離れた値にリセットする対策を行った場合に、制御電圧ＶＣが範囲外からロック（Ｌｏｃｋ）状態へ復帰する変化を示す図である。
【図６】図６は、第１実施形態のＰＬＬ回路の全体構成を示すブロック図である。
【図７】図７は、制御回路の回路構成を示す図である。
【図８】図８は、ＶＣＯの回路構成および特性を表す式を示す図であり、（Ａ）が回路構成を、（Ｂ）が発振周波数ＦＲＦｏｕｔおよびＦＶ特性の傾きＫｖの算出式を示す。
【図９】図９は、チャージポンプおよびローパスフィルタの回路構成を示す図であり、（Ａ）が回路構成を、（Ｂ）がチャージポンプ定数ＫＰを示す。
【図１０】図１０は、ＶＣが所定範囲から外れた場合の基本動作を説明する図であり、（Ａ）がＶＲＥＦ２＜ＶＣの場合を、（Ｂ）がＶＣ＜ＶＲＥＦ１の場合を示す。
【図１１】図１１は、ＶＲＥＦ２＜ＶＣの場合の制御動作を説明する図である。
【図１２】図１２は、ＶＲＥＦ２＜ＶＣの場合の制御動作を説明する図である。
【図１３】図１３は、ＶＲＥＦ２＜ＶＣの場合の制御動作を説明する図である。
【図１４】図１４は、ＶＲＥＦ２＜ＶＣの場合の制御動作を説明する図である。
【図１５】図１５は、ＶＲＥＦ２＜ＶＣの場合の制御動作を説明する図である。
【図１６】図１６は、ＶＲＥＦ２＜ＶＣの場合の制御動作を説明する図である。
【図１７】図１７は、ＶＣ＜ＶＲＥＦ１の場合の制御動作を説明する図である。
【図１８】図１８は、ＶＣ＜ＶＲＥＦ１の場合の制御動作を説明する図である。
【図１９】図１９は、ＶＣ＜ＶＲＥＦ１の場合の制御動作を説明する図である。
【図２０】図２０は、ＶＣ＜ＶＲＥＦ１の場合の制御動作を説明する図である。
【図２１】図２１は、ＶＣ＜ＶＲＥＦ１の場合の制御動作を説明する図である。
【図２２】図２２は、ＶＣ＜ＶＲＥＦ１の場合の制御動作を説明する図である。
【図２３】図２３は、第２実施形態のＰＬＬ回路の全体構成を示すブロック図である。
【図２４】図２４は、例外動作が発生した状況に対応する場合のクリア信号ＣＬＲおよび制御信号ＳＤＩＶ＋およびＳＤＩＶ−の変化を示すタイムチャートである。
【図２５】図２５は、ＦＶ特性の変動の影響を説明する図であり、ＦＶ特性が同じ傾きでシフトした場合の例である。
【図２６】図２６は、第１および第２実施形態のＰＬＬ回路における、リセットからロック状態への変化を示すタイムチャートである。
【発明を実施するための形態】
【００１１】
実施形態を説明する前に、一般的なＰＬＬ回路について説明する。
図１は、ＰＬＬ（Phase Locked Loop）回路の概略構成を示すブロック図である。
【００１２】
図１に示すように、ＰＬＬ回路は、位相検出器（ＰＤ:Phase Detector）１１と、チャージポンプ（ＣＰ）１２と、ローパスフィルタ（ＬＰＦ）１３と、電圧制御発振器（ＶＣＯ）１４と、分周器１５と、を有する。
【００１３】
ＰＬＬ回路では、ＶＣＯ１４が制御電圧ＶＣに応じてＦＲＦｏｕｔの発振信号を出力する。発振信号が出力信号として出力される。分周器１５は、発振信号をＦＲＦｏｕｔ／Ｎの分周信号に分周する。分周信号は、ＰＦＤ１１に帰還され、ＰＦＤ１１は、周波数ＦＲＥＦの基準信号と分周信号の位相差に応じた差信号を出力する。ＣＰ１２は、差信号に応じた充放電信号を出力する。ＬＰＦ１３は、ＣＰ１２の出力する充放電信号から高周波成分を除去した制御電圧ＶＣを出力する。これにより、分周信号と基準信号の位相差に応じた低周波数の制御電圧ＶＣが発生される。ＶＣＯ１４は、制御電圧ＶＣに応じて、発振信号の周波数ＦＲＦｏｕｔがＦＲＥＦ×Ｎに近づくように発振信号を変化させる。このように、ＰＬＬ回路は、出力信号の周波数ＦＲＦｏｕｔがＦＲＥＦ×Ｎに一致するように制御し、制御が完了した状態を「ロック（Ｌｏｃｋ）状態」と称する。制御目標となるＶＣＯ１４の発振周波数ＦＲＥＦ×Ｎを「ロック（Ｌｏｃｋ）周波数」と称する。
【００１４】
図２は、図１のＰＬＬ回路のＶＣＯ１４において、制御電圧ＶＣに対して発生する発振信号の周波数ＦＲＦｏｕｔの変化であるＦＶ特性を示す図である。
図２に示すように、ＶＣＯの発振周波数ＦＲＦｏｕｔは、制御電圧ＶＣを変化に対して一定の比率で変化し、図２において、ＦＶ特性は、一定の傾きＫｖとなる。Ｋｖは、ＶＣＯ１４の特性を示すパラメータとして知られている。
【００１５】
ＰＬＬ回路には、製造条件および環境条件（温度・電源・雑音）による特性の変動によってロックできなくなるという問題および最終的に発振停止するという問題があった。このような問題が発生するのは、以下のような状況である。
【００１６】
状況Ｘ：ＦＶ特性の発振周波数及びＫｖが設計の想定から乖離している。
状況Ｙ：ＦＶ特性の動作電圧範囲が設計時の想定よりも狭い。
状況Ｚ：例外動作として制御電圧ＶＣ／発振周波数が、ＣＰ１２、ＬＰＦ１３、ＶＣＯ１４および分周器１５の動作範囲外になった。
【００１７】
まず、状況Ｘについて説明する。
図３は、状況ＸにおけるＦＶ特性の乖離の例を示す図である。
【００１８】
ＦＶ特性は、ＣＰ１２およびＬＰＦ１３の動作範囲内での制御電圧ＶＣに対して、ロック（Ｌｏｃｋ）周波数が発振可能となるように設計される。例えば、図３において破線で示す想定のＦＶ特性が、ＣＰ１２およびＬＰＦ１３の動作範囲内での制御電圧ＶＣの中心電圧付近で、ロック周波数ＦＲＥＦ×Ｎとなるように設定する。ＦＶ特性のＣＰ１２およびＬＰＦ１３の動作範囲の両端の制御電圧ＶＣに対応する周波数が、ロックすることができる周波数範囲の両端である。傾きＫｖが大きいと、ロックすることができる周波数範囲は広くなるが、ＰＬＬ回路の出力信号（発振信号）のジッタが増大する。そのため、傾きＫｖは、ロックすることができる周波数範囲およびジッタを勘案して決定する。
【００１９】
しかし、ＦＶ特性が設計時の想定範囲外となった場合、ＣＰおよびＬＰＦの動作電圧範囲内の制御電圧ＶＣでは、ロック周波数に到達しないため、ＰＬＬ回路が発振できず、ロックしないという現象が発生する。
【００２０】
図３では、実際のＦＶ特性が、傾きは同じであるが、想定より高い値になり、上方へシフトした場合と、傾きは同じであるが、想定より低い値になり、下方へシフトした場合と、傾きＫｖが低くかつ下方へシフトした場合を示している。図３において実線で示したいずれの場合も、実際のＦＶ特性は、ＣＰおよびＬＰＦの動作電圧範囲内の制御電圧ＶＣではロック周波数にならないため、ＰＬＬ回路はロックしない。
【００２１】
また、上記状況においては、ＰＬＬ回路は、制御電圧ＶＣがＣＰおよびＬＰＦの動作電圧範囲外となるように帰還制御が掛ってしまうため、制御電圧ＶＣが電源電圧やグランド電位となる等の例外動作を誘発し、ＶＣＯを発振停止状態にしてしまう。
【００２２】
状況Ｘは、Ｋｖが低い場合、Ｋｖの変動が大きい場合に発生し、状況Ｘの発生原因としては、例えば、以下の要因、およびそれらの複合要因が考えられる。
（１）ジッタ低減のために、Ｋｖを低く設定しすぎてしまった。
（２）位相雑音低減のためには、高いＱにすることが望ましく、高いＱ値を得るためにはＬＣ発振器のタンク容量を削減するが、そのために発振周波数のバラツキが増大した。
（３）ＶＣＯの高速化および低消費電力化のために、ＭＯＳトランジスタのサイズを小さくすることが考えられるが、そのためにＫｖ及び発振周波数のバラツキが増大した。
【００２３】
次に、状況Ｙについて説明する。
図４は、ＦＶ特性の動作電圧範囲が設計時の想定よりも狭いという状況ＹにおけるＦＶ特性、制御電圧範囲および発振周波数範囲を示す図である。
【００２４】
図４に示すように、状況Ｙでは、ＦＶ特性の直線性が保たれており、Ｋｖゼロでない電圧範囲及び周波数範囲がＶＣＯの動作範囲となる。しかし、状況Ｙにおいては、実際のＶＣＯ動作範囲が想定した動作範囲よりも狭い為、動作範囲内にロック周波数が存在せず、ロック周波数で発振してロックすることができない。また、状況Ｙでは、帰還制御によって制御電圧ＶＣはＣＰ、ＬＰＦおよびＶＣＯの動作電圧範囲外となるまで上昇・下降し続けるため、ＶＣＯの発振停止等の問題を誘発する。
【００２５】
状況Ｙの発生原因としては、例えば、以下の要因、およびその複合要因が考えられる。
低消費電流でもＶＣＯの発振周波数を高くできるように、信号の振幅を小さくし過ぎた。
【００２６】
高いＱ値を得るために、ＬＣ発振器のタンク容量を削減（小面積化）するが、そのためにバラツキが増大し、可変容量（バラクタ）との比で容量可変範囲が小さくなってしまった。
Ｋｖの一定値からのずれを小さくするために、発振範囲を小さくし過ぎた。
【００２７】
次に、状況Ｚについて説明する。
電源投入、パワーダウン復帰、周波数切り換え等は、例外動作として扱われる。そのような例外動作時において、制御電圧ＶＣが想定外の電圧に達した場合に、ＣＰ、ＬＰＦおよびＶＣＯの飽和もしくは分周器の周波数範囲外での誤動作が起き、ＰＬＬ回路は発振停止する。状況Ｚの発生原因のとしては、例えば、以下の要因が上げられる。
【００２８】
例外動作の検出回路のマージンを大きくとりすぎたため、保護回路（フェールセーフ）によるリセット動作が起動しなかった。検出マージンを大きくし過ぎる原因としては、リセット動作からの復帰時間が長い場合等において、システム要求としての頻繁なリセットの回避等がある。
【００２９】
ＰＬＬ回路における特性変動を原因とした「ロックしない」、「発振停止する」等の問題について、状況ＸからＺの各発生原因は、いずれもＰＬＬ回路の性能向上を目的とした設定をおこなった場合の副次的な作用として発生している。そのために、ＰＬＬ回路の性能向上を達成するため、各状況発生時のフェールセーフ機能および各状況を引き起こすＰＬＬ回路の特性変動の改善、補償する機能が必要となる。これまで、これに対する対策が提案されているが、十分ではない。
【００３０】
以下、提案されている対策の問題点を説明する。
第１の問題は、フェールセーフ状態からの復帰時間が長いことである。
提案されている対策では、制御電圧ＶＣを所定の電圧にリセットし、その後ＶＣＯ特性を変更する補償機能を実施することにより制御電圧ＶＣが範囲外に出ないようにしている。
【００３１】
図５は、上記のような対策を行った場合に、制御電圧ＶＣが範囲外からロック（Ｌｏｃｋ）状態へ復帰する変化を示す図である。
この動作の場合、図５に示すように、リセット動作により、制御電圧ＶＣを一旦ロック範囲外の所定電圧とし、その後ロック範囲に向かって変化させる。所定電圧は、ＰＬＬ回路のロック範囲の電圧にバラツキがあっても、確実に一方の側（ここでは低い側）であるようにし、所定電圧からロック範囲に向かって変化させる（ここでは高くなるように変化させる）。そのため、所定電圧は、ロック範囲の電圧から離れた電圧になる場合が多く、ロック範囲へ復帰するまでの時間が大幅に長くなる。また、ロック範囲はＰＬＬ回路のループ特性（周波数特性）で決まるため、ロックする電圧範囲はＶＣＯのオフセット周波数のバラツキのために、推定することが難しい。さらに、チャージポンプ型ＬＰＦの抵抗・容量は低域特性を改善する為に大きな時定数が必要となる場合が多いため、ロック範囲外からの復帰時間を短くすることも難しい。
【００３２】
第２の問題は、フェールセーフ動作において発振停止もしくは周波数の大幅な変化が伴うことである。
提案されている対策では、制御電圧ＶＣのリセットを行うため、ＶＣＯの発振が停止する、もしくはロック外れによって周波数が大幅にずれることになるため、無線用途などの小さな周波数ずれにおいても発振の継続を要求される用途には使用できない。
【００３３】
第３の問題は、ＰＬＬ回路の特性変動の補償回路追加に伴うＶＣＯの雑音特性および発振範囲の悪化である。
提案されている対策では、ＶＣＯに固定容量を追加することにより、発振周波数の変更を行っている。この場合、Ｋｖの変化が小さいため、制御電圧をさらに調整する必要はない。しかし、固定容量の追加はＶＣＯの発振周波数の可変範囲を制限するため、微細化された低電圧プロセスでは大きなデメリットとなる。さらに、高い発振周波数において固定容量を大きくするには、インダクタンスを小さくしなくてはならないため、Ｑ値が低下し、位相雑音特性を悪化させる。
【００３４】
第４の問題は、ＰＬＬ回路の特性変動の補償回路追加に伴うＰＬＬループ特性の変動である。提案されている対策では、可変容量の変更によりＶＣＯの発振周波数の変更を行っている。この場合、可変容量が変動するため、Ｋｖが変動する。そして、Ｋｖが変動する場合、下記の式に示すようにＰＬＬループ特性が変動するため、ＰＬＬ回路が安定動作しなくなる。
【００３５】
【数１】
2014236410.tif 000003
【００３６】
ＰＬＬループ特性変動の不安定化の例としては、減衰係数ζ＜０．７となった場合のジッタの増大及び正帰還による発振リスクの増大等がある。
これまで提案されている対策には、以上のような問題がある。以下に説明する実施形態では、前述の状況Ｘ〜Ｚになった時のフェールセーフ機能およびＰＬＬ特性変動の補償機能を、上記の問題を解消しながら行う。
【００３７】
図６は、第１実施形態のＰＬＬ回路の全体構成を示すブロック図である。
第１実施形態のＰＬＬ回路は、位相検出器（ＰＤ）１１と、チャージポンプ（ＣＰ）１２と、ローパスフィルタ（ＬＰＦ）１３と、電圧制御発振器（ＶＣＯ）２１と、可変分周器２２と、制御回路２３と、を有する。図１と比較して明らかなように、第１実施形態のＰＬＬ回路は、図１に示したＰＬＬ回路と類似の構成を有する。第１実施形態のＰＬＬ回路は、制御回路２３が設けられていること、およびＶＣＯ２１および可変分周器２２が変更されていることが、図１に示したＰＬＬ回路と異なる。したがって、ＰＦＤ１１、ＣＰ１２およびＬＰＦ１３は、図１に示した一般的なもので実現され、特に制限されない。ＶＣＯ２１は、制御信号ＳＶＣＯ＋およびＳＶＣＯ−により、特性が変更可能であることが、図１のＶＣＯ１４と異なる。可変分周器２２は、分周比が可変であることが、図１の分周器１５と異なる。
【００３８】
制御回路２３は、以下の第１から第４の基本動作を行う。
第１の動作は、ＬＰＦ１３の出力電圧（制御電圧）ＶＣと、参照電圧ＶＲＥＦ１およびＶＲＥＦ２との比較を行うＶＣ電圧モニタ動作である。
【００３９】
第２の動作は、ＶＣに応じて制御信号ＳＤＩＶ＋およびＳＤＩＶ−を生成して可変分周器２２を制御する可変分周器制御動作である。
第３の動作は、ＶＣに応じて制御信号ＳＶＣＯ＋およびＳＶＣＯ−を生成してＶＣＯ２１を制御するＶＣＯ制御動作である。
第４の動作は、ＶＣに応じてＶＣＯへの制御印加電圧ＶＯを調整するＶＯ調整動作である。
【００４０】
以下の説明では、ＶＣＯ２１は、ＬＣ発振器で実現することを想定している。また、制御回路２３の第２の動作に応じて可変分周器２２の分周比を１／ＭおよびＭ倍に制御し、第３の動作に応じてＶＣＯ２１の可変容量をＭ２倍および１／Ｍ２倍に制御する。さらに、第４の動作に応じて、ＶＣ−ＶＯの変換利得制御をＭ倍および１／Ｍ倍に制御するものとし、ここではＭ＝２として実施する例を説明する。もちろんＭは２に限定されず、他の値でもよく、他の整数でも、少数や分数でもよい。
【００４１】
第１実施形態のＰＬＬ回路は、ロック（Lock）状態において下式に示す周波数の信号を発振し、出力する。
ＦＲＦｏｕｔ＝ＦＲＥＦ×ｎ
ここで、ｎは、可変分周器２２の分周比である。
【００４２】
以下、各部について説明する。
図７は、制御回路２３の回路構成を示す図である。
制御回路２３は、電圧モニタ部３１と、制御信号生成回路３２と、制御印加電圧（ＶＯ）調整回路３３と、を有する。
【００４３】
電圧モニタ部３１は、ＬＰＦ１３の出力する制御電圧ＶＣを、上側基準電圧ＶＲＥＦ１および下側基準電圧ＶＲＥＦ２と比較し、ＶＲＥＦ１＜ＶＣ＜ＶＲＥＦ２の状態Ａと、ＶＲＥＦ２＜ＶＣの状態Ｂと、ＶＣ＜ＶＲＥＦ１の状態Ｃのいずれであるか判定する。さらに、電圧モニタ部３１は、いずれの状態であるかおよび状態変化と、外部から印加されるクリア信号ＣＬＲと、に応じて出力信号Ｎ１およびＮ２を生成する。
【００４４】
制御信号生成部３２は、出力信号Ｎ１およびＮ２と、外部から印加される動作制御信号ＥＮに応じて、可変分周器制御信号を生成して可変分周器２２へ出力すると共に、ＶＣＯ制御信号を生成してＶＣＯ２１に出力する。動作制御信号ＥＮは、ＰＬＬ回路の上位システムより入力する制御信号である。可変分周器制御信号は制御信号ＳＤＩＶ＋およびＳＤＩＶ−を含み、ＶＣＯ制御信号は制御信号ＳＶＣＯ＋およびＳＶＣＯ−を含む。
【００４５】
ＶＯ調整回路３３は、ＬＰＦ１３の出力する制御電圧ＶＣと、動作制御信号ＥＮと、出力信号Ｎ１およびＮ２と、から、ＶＣＯ２１に印加する制御印加電圧ＶＯを生成する。
電圧モニタ部３１、制御信号生成回路３２およびＶＯ調整回路３３の回路構成は図示の通りであり、説明は省略する。
【００４６】
表１は、制御電圧ＶＣの状態、ＣＬＲおよびＥＮに応じて、制御回路２３の電圧モニタ部３１および制御信号生成回路３２が出力する制御信号の出力機能表である。
【００４７】
【表１】
2014236410.tif 000004
【００４８】
また、表２は、制御回路２３のＶＯ調整回路３３が出力する制御信号の出力機能表である。
【００４９】
【表２】
2014236410.tif 000005
【００５０】
次にＶＣＯ２１について説明する。
図８は、ＶＣＯ２１の回路構成および特性を表す式を示す図であり、（Ａ）が回路構成を、（Ｂ）が発振周波数ＦＲＦｏｕｔおよびＦＶ特性の傾きＫｖの算出式を示す。
【００５１】
ＶＣＯ２１は、ＬＣ発振器であり、逆方向に接続された２個のダイオードからなる容量要素が３組含む容量部４０が設けられ、制御信号ＳＶＣＯ＋およびＳＶＣＯ−により、対となるノード間に接続する容量要素の組が選択される。これにより、ノード間の容量が変化するので、容量部４０は可変容量となり、容量素子を可変容量と称する。また、容量要素の２個のダイオードの接続ノードには、制御印加電圧ＶＯが印加される。制御印加電圧ＶＯに応じて発振周波数ＦＲＦｏｕｔが変化する。ここでは、常時接続される容量要素の可変容量数を１とすると、制御信号ＳＶＣＯ＋により接続が制御される容量要素の可変容量数は３で、制御信号ＳＶＣＯ−により接続が制御される容量要素の可変容量数は１２である。ＳＶＣＯ＋およびＳＶＣＯ−が、接続時にＨ、遮断時にＬとすると、（ＳＶＣＯ＋，ＳＶＣＯ−）＝（Ｌ，Ｌ）時には４個の容量素子が、（ＳＶＣＯ＋，ＳＶＣＯ−）＝（Ｈ，Ｌ）時には１個の容量素子が、（ＳＶＣＯ＋，ＳＶＣＯ−）＝（Ｈ，Ｈ）時には１６個の容量素子が、接続される。したがって、容量素子１個の単位容量値をＣＶＡＲで表すると、容量部４０の実効的な容量ＣＴＯＴは、ＣＴＯＴ＝ｍ×ＶＯ×ＣＶＡＲとなる。
【００５２】
図８の（Ｂ）に示すように、ＶＣＯ２１の発振周波数ＦＲＦｏｕｔはＬＣ発振器の式で表され、さらに実効的な容量ＣＴＯＴをｍ×ＶＯ×ＣＶＡＲで置き換えた式で表される。また、傾きＫｖは、ＶＯの変化に対するＦＲＦｏｕｔの変化率であり、図示のように表される。
【００５３】
以上のように、ＶＣＯ２１の発振周波数ＦＲＦｏｕｔおよび傾きＫｖは、接続する容量要素の個数ｍを変化させることにより、変化する。
表３は、ＶＣＯ２１において、ＳＶＣＯ＋およびＳＶＣＯ−に応じて変化する可変容量数、ＶＣＯ発振周波数およびＦＶ特性の傾きＫｖを表す。
【００５４】
【表３】
2014236410.tif 000006
【００５５】
次にチャージポンプ（ＣＰ）１２およびローパスフィルタ（ＬＰＦ）１３について説明する。
図９は、ＣＰ１２およびＬＰＦ１３の回路構成を示す図であり、（Ａ）が回路構成を、（Ｂ）がチャージポンプ定数ＫＰを示す。
【００５６】
図９の（Ａ）に示すように、ＣＰ１２は、電圧ＶＣＣの電圧源とＧＮＤの間に直列に接続された電流源ＩＰＵと、スイッチＳＷＵと、スイッチＳＷＤと、電流源ＩＰＤと、を有する。スイッチＳＷＵは、ＰＦＤ１１のＵＰ出力により制御され、スイッチＳＷＤは、ＰＦＤ１１のＤＯＷＮ出力により制御される。ＳＷＵとＳＷＤの接続ノードは、ＬＰＦ１３の端子および制御電圧ＶＣを出力する出力端子に接続される。ＬＰＦ１３は、出力端子とＧＮＤの間に直列に接続された抵抗ＲＬＰＦおよび容量ＣＬＰＦを有する。チャージポンプ回路およびローパスフィルタについては広く知られているので、説明は省略する。
【００５７】
図９の（Ｂ）に示すように、チャージポンプの位相電流特性を示すチャージポンプ定数ＫＰは、電流源ＩＰＵおよびＩＰＤが流す電流ＩＰを２πで除した値である。
可変分周器２２は、制御信号ＳＤＩＶ＋およびＳＤＩＶ−に応じて、表４に示す分周比に設定される。これに応じて、ＰＬＬ回路は、表４に示す発振周波数に設定される。
【００５８】
【表４】
2014236410.tif 000007
【００５９】
第１実施形態のＰＬＬ回路は、以上説明したような構成および特性を有し、ＶＣＯ２１の発振周波数をロック周波数になるようにフィードバック制御を行う。その場合のＰＬＬ回路の収束性、安定性及びジッタ特性を決定するループ特性のパラメータである自然角周波数ωｎおよびループ位相ζは、前述の式１で導出される。
【００６０】
次に、第１実施形態のＰＬＬ回路の動作を説明する。第１実施形態のＰＬＬ回路は、ＶＣが所定の電圧範囲内であれば、一般のＰＬＬ回路と同様に動作する。
第１実施形態のＰＬＬ回路で実現されるフェールセーフ機能および補償機能は、以下の３段階の動作Ａ〜Ｃにて実現される。
【００６１】
動作Ａ：電圧モニタ部３１によるＶＣ電圧範囲外の検出。この状況を検出すると、制御回路２３は、表１のＮｏ．２およびＮｏ．４の制御信号を出力する。
動作Ｂ：分周比変更に応じたＰＬＬ回路（制御回路２３およびＶＣＯ２１）における発振周波数の変更およびＶＣ−ＶＯ変換利得調整。
【００６２】
動作Ｃ：ＶＣＯ特性の変更を伴う発振周波数の復帰 。この場合、制御回路２３は、表１のＮｏ．３およびＮｏ．５の制御信号を出力する。
フェールセーフ機能は、動作ＡおよびＢで、補償機能は、動作Ｃで実現される。
【００６３】
参照電圧ＶＲＥＦ１およびＶＲＥＦ２は、前述の状況Ｘに対応する場合には、ＣＰ１２およびＬＰＦ１３による動作電圧範囲にマージンを設けた電圧とする。
動作電圧範囲の例としては、ＶＣＯ２１の同調範囲、ＣＰ１２の電流源を形成するトランジスタの飽和電圧、ＬＰＦ１３においてアクティヴフィルタを使用した際のオペアンプの出力レンジ等である。
【００６４】
状況Ｙに対応する場合には、図４に示したような想定の電圧範囲にマージンを設けた電圧を動作電圧範囲とする。
状況Ｘおよび状況Ｙの両方に対応する場合には、上記の状況Ｘおよび状況Ｙの電圧範囲の狭い方にマージンを設けた電圧とする。
【００６５】
図１０は、制御電圧ＶＣが所定範囲から外れた場合の基本動作を説明する図であり、（Ａ）がＶＲＥＦ２＜ＶＣの場合を、（Ｂ）がＶＣ＜ＶＲＥＦ１の場合を示す。
制御回路２３が表１のＮｏ．１の信号を出力している状態で、動作Ａの電圧モニタ部３１によるＶＣ電圧範囲外の検出が開始される。
【００６６】
制御回路２３中の電圧モニタ部３１によりＬＰＦ１３の出力電圧（制御電圧）ＶＣをモニタする。電圧モニタ部３１は、ＶＣを参照電圧ＶＲＥＦ１およびＶＲＥＦ２と比較し、制御回路２３は、ＶＲＥＦ２＜ＶＣの場合（状態Ｂ）には、表１のＮｏ．２の制御信号を出力し、ＶＣ＜ＶＲＥＦ１の場合（状態Ｃ）には、表１のＮｏ．４の制御信号を出力する。
【００６７】
図１０の（Ａ）に示すように、ＶＣＯ２１の発振周波数がロック（Ｌｏｃｋ）周波数ＦＲＥＦ×Ｎより低い場合、制御電圧ＶＣは、ロック周波数になるように電圧値が上昇するが、ＶＲＥＦ２＜ＶＣになる場合（状態Ｂ）には、ＶＣがＶＲＥＦ２以下でもロックするようにロック周波数をＦＲＥＦ×Ｎ／２に下げる。これによりロックするまでの時間を短縮できる。
【００６８】
図１０の（Ｂ）に示すように、ＶＣＯ２１の発振周波数がロック（Ｌｏｃｋ）周波数ＦＲＥＦ×Ｎより高い場合、制御電圧ＶＣは、ロック周波数になるように電圧値が下降するが、ＶＣ＜ＶＲＥＦ１の場合（状態Ｃ）には、ＶＣがＶＲＥＦ１以下でもロックするようにロック周波数をＦＲＥＦ×２Ｎに上げる。これによりロックするまでの時間を短縮できる。
【００６９】
まず、動作Ａで電圧モニタ部３１がＶＣ電圧範囲外の検出ＶＲＥＦ２＜ＶＣ（状態Ｂ）の場合の制御動作を説明する。
図１１から図１６は、ＶＲＥＦ２＜ＶＣ（状態Ｂ）の検出後の制御動作を説明する図である。
【００７０】
図１１に示すように、動作Ｂでは、表１のＮｏ．２の制御信号に応じて、可変分周器２２が、表４のＮｏ．２にしたがって、分周比をＮ／２に設定する。これに応じて、ＶＣは変更されたロックＦＲＥＦ×Ｎ／２に向かって下降することになり、フェールセーフ機能が行われ、発振停止を回避する。
【００７１】
この時、可変分周器２２の分周比が１／２倍となることにより、式１のωｎおよびζが２1/2倍されるため、ループ特性が変動してＰＬＬ特性が低下する。
この問題を、図７のＶＯ調整回路３３においてＶＣ−ＶＯ変換利得を１／２倍にすることにより、図１２の（Ａ）に示すように、Ｋｖを１／２倍にする。これにより、式１のωｎおよびζは元に戻り、ＰＬＬ回路の動作を安定にする。図１２の（Ｂ）は、ＶＯ調整前後のωｎおよびζを示し、ＶＯ調整後にはＮが１／２になった影響が除かれ、元のωｎおよびζに戻ったことがわかる。
【００７２】
動作Ｂを行った後、ＰＬＬ回路はＦＲＥＦ×Ｎ／２にてロック状態となる。この状態において、ＰＬＬ回路の上位システムより動作Ｂ解除のトリガとして、動作制御信号ＥＮが入力され、ＶＣＯ特性補償を伴う発振周波数の復帰を行う動作Ｃを開始する。この場合、制御回路２３は、表１のＮｏ．３の制御信号を出力する。
【００７３】
図１３に示すように、動作Ｃでは、制御信号ＳＤＩＶ−＝Ｌとなることにより、表４に示すように、分周比がＮ／２からＮとなり、ＰＬＬのロック周波数は元に戻る。また、ＳＶＣＯ＋＝Ｈとなることにより、表３のＮｏ．２のように、ＶＣＯ２１の発振周波数が２倍となり、ＦＲＥＦ×Ｎにロックすることが可能となる。
【００７４】
この時、図１４の（Ａ）に示すように、ＶＣＯ２１のＣＴＯＴが１／４倍となることにより、表３のＮｏ．２のようにＶＣＯのＦＶ特性の傾きがＫｖ×２となる。これにより、式１のωｎおよびζが２１／２倍されてループ特性が変動し、ＰＬＬ特性が低下する恐れがあるが、動作ＢにおいてＶＯ調整回路３３によりＶＣ−ＶＯ変換利得は１／２となっている。そのため、ωｎおよびζは元に戻っておりＰＬＬ回路の動作は安定である。
【００７５】
図１４の（Ｂ）に、動作Ｂで分周比＝Ｎ／２、ＶＣ−ＶＯ変換利得＝１／２の状態の時のωｎおよびζと、動作Ｃで分周比＝Ｎ、ＶＣ−ＶＯ変換利得＝１／２、ＦＶ特性の傾き＝２Ｋｖの状態の時のωｎおよびζと、を示す。ωｎおよびζが元の値に戻ることがわかる。
【００７６】
図１５は、図１０から図１４で説明した、ＶＲＥＦ２＜ＶＣ（状態Ｂ）の検出後の動作ＡからＣにおける制御電圧ＶＣから見たＦＶ特性の遷移を示す図である。
また、図１６は、図１０から図１４で説明した、ＶＲＥＦ２＜ＶＣ（状態Ｂ）の検出後の動作ＡからＣにおける制御印加電圧ＶＯから見たＦＶ特性の遷移を示す図である。
【００７７】
次に、動作Ａで電圧モニタ部３１がＶＣ電圧範囲外の検出ＶＣ＜ＶＲＥＦ１（状態Ｃ）の場合の制御動作を説明する。
図１７から図２２は、ＶＣ＜ＶＲＥＦ１（状態Ｃ）の検出後の制御動作を説明する図である。
【００７８】
図１７に示すように、動作Ｂでは、表１のＮｏ．４の制御信号に応じて、可変分周器２２が、表４のＮｏ．３にしたがって、分周比を２×Ｎに設定する。これに応じて、ＶＣは変更されたロックＦＲＥＦ×２Ｎに向かって上昇することになり、フェールセーフ機能が行われ、発振停止を回避する。
【００７９】
この時、可変分周器２２の分周比が２倍となることにより、式１のωｎおよびζが１／２1/2倍されるため、ループ特性が変動してＰＬＬ特性が低下する。
この問題を、図７のＶＯ調整回路３３においてＶＣ−ＶＯ変換利得を２倍にすることにより、図１８の（Ａ）に示すように、Ｋｖを２倍にする。これにより、式１のωｎおよびζは元に戻り、ＰＬＬ回路の動作を安定にする。図１８の（Ｂ）は、ＶＯ調整前後のωｎおよびζを示し、ＶＯ調整後にはＮが２倍になった影響が除かれ、元のωｎおよびζに戻ったことがわかる。
【００８０】
動作Ｂを行った後、ＰＬＬ回路はＦＲＥＦ×２×Ｎにてロック状態となる。この状態において、ＰＬＬ回路の上位システムより動作Ｂ解除のトリガとして、動作制御信号ＥＮが入力され、ＶＣＯ特性補償を伴う発振周波数の復帰を行う動作Ｃを開始する。この場合、制御回路２３は、表１のＮｏ．５の制御信号を出力する。
【００８１】
図１９に示すように、動作Ｃでは、制御信号ＳＤＩＶ＋＝Ｌとなることにより、表４に示すように、分周比が２×ＮからＮとなり、ＰＬＬのロック周波数は元に戻る。また、ＳＶＣＯ−＝Ｈとなることにより、表３のＮｏ．３のように、ＶＣＯ２１の発振周波数が１／２倍となり、ＦＲＥＦ×Ｎにロックすることが可能となる。
【００８２】
この時、図２０の（Ａ）に示すように、ＶＣＯ２１のＣＴＯＴが４倍となることにより、表３のＮｏ．３のようにＶＣＯのＦＶ特性の傾きがＫｖ／２となる。これにより、式１のωｎおよびζが１／２１／２倍されてループ特性が変動し、ＰＬＬ特性が低下する恐れがあるが、動作ＢにおいてＶＯ調整回路３３によりＶＣ−ＶＯ変換利得は２倍となっている。そのため、ωｎおよびζは元に戻っておりＰＬＬ回路の動作は安定である。
【００８３】
図２０の（Ｂ）に、動作Ｂで分周比＝２Ｎ、ＶＣ−ＶＯ変換利得＝２の状態の時のωｎおよびζと、動作Ｃで分周比＝Ｎ、ＶＣ−ＶＯ変換利得＝２、ＦＶ特性の傾き＝Ｋｖ／２の状態の時のωｎおよびζと、を示す。ωｎおよびζが元の値に戻ることがわかる。
【００８４】
図２１は、図１７から図２０で説明した、ＶＣ＜ＶＲＥＦ１（状態Ｃ）の検出後の動作ＡからＣにおける制御電圧ＶＣから見たＦＶ特性の遷移を示す図である。
また、図２２は、図１７から図２０で説明した、ＶＣ＜ＶＲＥＦ１（状態Ｃ）の検出後の動作ＡからＣにおける制御印加電圧ＶＯから見たＦＶ特性の遷移を示す図である。
【００８５】
第１実施形態のＰＬＬ回路において、動作Ｂのフェールセーフ解除および動作Ｃ開始のトリガ信号となる動作制御信号ＥＮは、ＰＬＬ回路の上位システムより与えられる。動作制御信号ＥＮのタイミングには、上位システム側のフェールセーフ状態に関する処理時間に加え、マージンとして動作Ｂにおけるロック周波数に到達するまでの時間（ロック時間）が含まれる。
【００８６】
図５に示したＶＣＯの制御電圧を直接制御する手法に対して、第１実施形態では、周波数（分周比）を制御するため、ＦＶ特性のバラツキを考慮する必要が無い。そのため、マージンとして見積もるロック時間は、大幅に短縮される。
【００８７】
図２３は、第２実施形態のＰＬＬ回路の全体構成を示すブロック図である。
第２実施形態のＰＬＬ回路は、第１実施形態のＰＬＬ回路に、ロック検出回路５０およびＡＮＤゲート５１と、を設けたもので、他は同じである。
【００８８】
ロック検出回路５０は、ＰＤ１１の２つの出力信号ＵＰおよびＤＯＷＮが交互に変化することを検出してロック状態を検出し、ロック検出信号として出力する。
ＡＮＤゲート５１は、ロック検出信号とフェールセーフ解除信号の論理和を演算し、動作制御信号ＥＮを生成する。
【００８９】
第２実施形態のＰＬＬ回路は、ロック検出機能を有するので、ロック時間の変動マージンを削減することができる。
【００９０】
前述のように、制御電圧ＶＣ／発振周波数が、ＣＰ１２、ＬＰＦ１３、ＶＣＯ１４および分周器１５の動作範囲外になるという例外動作が発生した状況Ｚになる場合が起こり得る。第１および第２実施形態において、このような状況Ｚに対応するには、動作Ａおよび動作Ｂによるフェールセーフ機能のみを行えばよく、動作Ｃを行う必要はない。そこで、動作Ｂの終了時に、表１のＮｏ．６に従ってＥＮ＝Ｌ、ＣＬＲ＝Ｈとして、電圧モニタ部３１のレジスタを初期化する。これにより動作Ｃは実施されず、その後、表１のＮｏ．１にしたがって、ＣＬＲ＝Ｌとすると、動作Ａの検出前と同じ状態に復帰する。
【００９１】
図２４は、上記の状況Ｚに対応する場合のクリア信号ＣＬＲおよび制御信号ＳＤＩＶ＋およびＳＤＩＶ−の変化を示すタイムチャートである。
制御回路２３は、表１のＮｏ．１の制御信号を出力している状態で、例外動作を検出する動作Ａが行われると、Ｎｏ．２またはＮｏ．４の制御信号を出力し、動作Ｂが行われる。その後、ＣＬＲ＝Ｈになり、制御回路２３は、表１のＮｏ．６の制御信号、さらにＮｏ．１の制御信号を出力し、動作Ｃを行わずに、元の状態に戻る。
【００９２】
次に、第１および第２実施形態のＰＬＬ回路により得られる効果を説明する。
図２５は、ＦＶ特性の変動の影響を説明する図であり、ＦＶ特性が同じ傾きでシフトした場合の例である。ロック周波数ロック範囲ΔＦＬは、ループ利得ＫＬ＝ＫＰ×Ｋｖと、基準周波数ＦＲＥＦにより、ΔＦＬ＝ＫＬ／ＦＲＥＦで表される。また、ロック周波数ＦＲＦｏｕｔ＝ＦＲＥＦ×Ｎ（分周比）である。ロック範囲を大きくすると、Ｋｖが増大し、ジッタが増大する。そのため、一般的には、ΔＦＬ＜ＦＲＦｏｕｔとなるように、ループ特性を設計している。
【００９３】
図２５に示すように、ロック（Ｌｏｃｋ）範囲に相当する制御電圧ＶＣは、ＦＶ特性の変動に伴って変動する。したがって、これまでのように、制御電圧ＶＣを直接制御する場合はロック範囲内からの復帰動作が難しく、時間を要する。
【００９４】
これに対して、本発明の動作Ｂは分周比変更による周波数の変更のみであり、可変分周器２２等による高分解能の周波数設定が可能である。そのため、ループ特性（周波数特性）により予測されるロック範囲内（ΔＦＬ）にフェールセーフ時の周波数を設定することが容易となる。その結果として、これまでの制御電圧ＶＣの直接制御と比較して、ロック範囲内からの復帰が容易であるため、復帰時間が大幅に短縮される。
【００９５】
図２６は、第１および第２実施形態のＰＬＬ回路における、リセットからロック状態への変化を示すタイムチャートである。
図５に比べて、ロック範囲内に入るまでの時間がないので、高速にロック状態になる。
【００９６】
また、ロック範囲内に周波数をコントロールできるため、これまでのような発振停止もしくは大幅な周波数変動が起きず、フェールセーフ時も発振継続が要求されるシステムにも使用できる。
【００９７】
さらに、第１および第２実施形態のＰＬＬ回路では、動作Ｃでは可変容量のみの変更であるため、固定容量の増大を伴わないため、前述の第３の問題が低減される。また、前述の第４の問題である可変容量の変更によるループ特性の変動も、ＶＯ調整回路３３による変換利得の調整により補償されるため、ＰＬＬ動作は不安定とはならない。
【００９８】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００９９】
１１    位相検出器（ＰＤ）
１２    チャージポンプ（ＣＰ）
１３    ローパスフィルタ（ＬＰＦ）
２１    電圧制御発振器（ＶＣＯ）
２２    可変分周器
２３    制御回路
３１    電圧モニタ部
３２    制御信号生成回路
３３    制御印加電圧（ＶＯ）調整回路
【図１】
2014236410.tif 000008
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014236410.tif 000014
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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