(57)【要約】【課題】本発明は、隣接する活性領域に配置されるトランジスタの動作が干渉することなく、隣接する活性領域に配置されたトランジスタの電流駆動能力を向上させることの可能な半導体装置を提供することを課題とする。【解決手段】第１の活性領域１９−１に配置され、かつ第１及び第２のワード線７４，７５を有する第１及び第２のトランジスタ３１−１，３１−２と、第１の活性領域１９−１に配置され、かつ第３及び第４のワード線９８，９９を有する第１及び第２のトランジスタ３２−１，３２−２と、を有し、第１のトランジスタ３１−１，３２−１を構成する第１のワード線７４と第２の素子分離領域１７Ａまたは第２の素子分離領域１７Ｂとを接触させ、第２のトランジスタ３１−２，３２−２を構成する第４のワード線９９と第２の素子分離領域１７Ｂまたは第２の素子分離領域１７Ｃとを接触させる。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
半導体基板の主面側に配置され、第１の素子分離領域により第１の方向が区画されると共に、２つの第２の素子分離領域により前記第１の方向に対して直交する第２の方向が区画され、かつ前記第２の方向に対して傾斜する第３の方向に延在する活性領域と、
前記第３の方向に位置する前記活性領域の２つの端部のうち、一方の端部に配置され、前記第１の方向に延在し、かつ一方の前記第２の素子分離領域と接触する第１のワード線と、
前記第３の方向において、前記第１のワード線に隣接して配置され、ゲート絶縁膜を介して、前記第１のワード線と接触する第１の半導体ピラーと、
前記第３の方向において、前記第１の半導体ピラーに隣接して配置され、前記第１の方向に延在し、ゲート絶縁膜を介して、前記第１の半導体ピラーと接触する第２のワード線と、
前記第３の方向において、前記第２のワード線に隣接して配置され、ゲート絶縁膜を介して、前記第２のワード線と接触する第２の半導体ピラーと、
前記第３の方向において、前記第２の半導体ピラーに隣接して配置され、前記第１の方向に延在し、ゲート絶縁膜を介して、前記第２の半導体ピラーと接触する第３のワード線と、
前記第３の方向において、前記第３のワード線に隣接して配置され、ゲート絶縁膜を介して、前記第３のワード線と接触する第３の半導体ピラーと、
前記第３の方向に位置する前記活性領域の２つの端部のうち、他方の端部に配置され、前記第１の方向に延在し、ゲート絶縁膜を介して、前記第３の半導体ピラーと接触すると共に、他方の前記第２の素子分離領域と接触する第４のワード線と、
前記活性領域に配置された第１及び第２のトランジスタと、
を有し、
前記第１のトランジスタは、前記第１の半導体ピラーと、ダブルゲート電極を構成する前記第１及び第２のワード線と、を含み、
前記第２のトランジスタは、前記第３の半導体ピラーと、ダブルゲート電極を構成する前記第３及び第４のワード線と、を含むことを特徴とする半導体装置。
【請求項２】
半導体基板の主面側に配置され、第１の方向に対して配置された第１の素子分離領域と、
半導体基板の主面側に配置され、前記第１の方向に延在し、該第１の方向と直交する第２の方向に配置される第２の素子分離領域と、
前記第１及び第２の素子分離領域により区画され、かつ前記第２の方向に対して傾斜する第３の方向に延在する活性領域と、
前記第３の方向に位置する前記活性領域の一方の端部から前記第３の方向に位置する前記活性領域の他方の端部に向かう方向に対して、順次配置される第１ないし第４のワード線と、
前記第１のワード線と前記第２のワード線との間に位置する前記活性領域で構成される第１の半導体ピラーと、
前記第２のワード線と前記第３のワード線との間に位置する前記活性領域で構成される第２の半導体ピラーと、
前記第３のワード線と前記第４のワード線との間に位置する前記活性領域で構成される第３の半導体ピラーと、
前記活性領域に配置された第１及び第２のトランジスタと、
を有し、
前記第１のワード線は、前記活性領域を区画する２つの前記第２の素子分離領域のうち、一方の前記第２の素子分離領域と接触し、
前記第４のワード線は、前記２つの第２の素子分離領域のうち、他方の前記第２の素子分離領域と接触し、
前記第１のトランジスタは、前記第１の半導体ピラーと、ダブルゲート電極を構成する前記第１及び第２のワード線と、を含み、
前記第２のトランジスタは、前記第３の半導体ピラーと、ダブルゲート電極を構成する前記第３及び第４のワード線と、を含むことを特徴とする半導体装置。
【請求項３】
前記一方の第２の素子分離領域、及び前記活性領域の一方の端部に配置され、前記第１の方向に延在すると共に、下部に前記第１のワード線が配置される第１の溝と、
前記活性領域に配置され、前記第１の方向に延在すると共に、下部に前記第２のワード線が配置される第２の溝と、
前記活性領域に配置され、前記第１の方向に延在すると共に、下部に前記第３のワード線が配置される第３の溝と、
前記他方の第２の素子分離領域、及び前記活性領域の他方の端部に配置され、前記第１の方向に延在すると共に、下部に前記第４のワード線が配置される第４の溝と、
を有し、
前記第１及び第２の溝は、前記第３の方向において前記第１の半導体ピラーを区画し、
前記第２及び第３の溝は、前記第３の方向において前記第２の半導体ピラーを区画し、
前記第３及び第４の溝は、前記第３の方向において前記第３の半導体ピラーを区画することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１及び第２の素子分離領域は、前記第１ないし第４の溝よりも深さが深く、かつ素子分離用絶縁膜を含むＳＴＩ構造とされており、
前記一方の第２の素子分離領域を構成する素子分離用絶縁膜は、前記第１のワード線の一側面と接触し、
前記他方の第２の素子分離領域を構成する素子分離用絶縁膜は、前記第４のワード線の一側面と接触することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１の半導体ピラーの上部に配置される第１の容量不純物拡散領域と、
前記第２の半導体ピラーに配置されるビット線用不純物拡散領域と、
前記第３の半導体ピラーの上部に配置される第２の容量不純物拡散領域と、
を有することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記ビット線用不純物拡散領域は、前記第２及び第３の溝間に位置する前記第２の半導体ピラー全体に配置されており、
前記ビット線用不純物拡散領域は、対向配置される前記第２及び第３の溝の側面を覆うことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ビット線用不純物拡散領域は、前記第２及び第３の溝よりも深い位置まで配置されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第２の溝の下方に位置する前記活性領域に配置され、該第２の溝の底面を覆う第１の底部不純物拡散領域と、
前記第３の溝の下方に位置する前記活性領域に配置され、該第３の溝の底面を覆う第２の底部不純物拡散領域と、
を有することを特徴とする請求項３ないし７のうち、いずれか１項記載の半導体装置。
【請求項９】
前記ビット線用不純物拡散領域と前記第１及び第２の底部不純物拡散領域とを接触させて配置することを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の溝の下方に位置する前記活性領域に配置され、該第１の溝の底面を覆う第３の底部不純物拡散領域と、
前記第４の溝の下方に位置する前記活性領域に配置され、該第４の溝の底面を覆う第４の底部不純物拡散領域と、
を有することを特徴とする請求項３ないし９のうち、いずれか１項記載の半導体装置。
【請求項１１】
前記第３の底部不純物拡散領域と前記一方の第２の素子分離領域とを接触させて配置し、
前記第４の底部不純物拡散領域と前記他方の第２の素子分離領域とを接触させて配置することを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第２の素子分離領域の深さは、前記第１ないし第４の底部不純物拡散領域の配設位置よりも深いことを特徴とする請求項１０または１１記載の半導体装置。
【請求項１３】
前記ビット線用不純物拡散領域の上方に、前記第２の方向に延在し、かつ該ビット線用不純物拡散領域と電気的に接続されるビット線を有することを特徴とする請求項５ないし１２のうち、いずれか１項記載の半導体装置。
【請求項１４】
前記第１の容量不純物拡散領域の上方に、該第１の容量不純物拡散領域と電気的に接続される第１のキャパシタと、
前記第２の容量不純物拡散領域の上方に、該第２の容量不純物拡散領域と電気的に接続される第２のキャパシタと、
を有することを特徴とする請求項５ないし１３のうち、いずれか１項記載の半導体装置。
【請求項１５】
前記第１及び第２のキャパシタは、前記ビット線よりも上方に配置することを特徴とする請求項１４記載の半導体装置。
【請求項１６】
半導体基板の主面側に配置され、第１の方向に対して配置された第１の素子分離領域と、
半導体基板の主面側に配置され、前記第１の方向に延在し、該第１の方向と直交する第２の方向に配置される第２の素子分離領域と、
前記第１及び第２の素子分離領域により区画され、かつ前記第２の方向に対して傾斜する第３の方向に延在する第１の活性領域と、
前記第１及び第２の素子分離領域により区画され、かつ前記第１の活性領域と接触する１つの前記第２の素子分離領域を介して、前記第３の方向において前記第１の活性領域に隣接して配置される第２の活性領域と、
前記第３の方向における前記第１の活性領域の中央に配置される第１のビット線用不純物拡散領域と、
前記第１及び第２の活性領域間に配置された前記第２素子分離領域と前記第１のビット線用不純物拡散領域との間に位置する前記第１の活性領域に配置される第１のトランジスタと、
前記第３の方向における前記第２の活性領域の中央に配置される第２のビット線用不純物拡散領域と、
前記第１及び第２の活性領域間に配置された前記第２素子分離領域と前記第２のビット線用不純物拡散領域との間に位置する前記第２の活性領域に配置される第２のトランジスタと、
有し、
前記第１のトランジスタは、ゲート絶縁膜を介して、一方の側面が前記第１のビット線用不純物拡散領域の一方の側面と接触し、かつ前記第１の方向に延在する第１のワード線と、ゲート絶縁膜を介して、一方の側面が前記第１のワード線の他方の側面と接触し、かつ前記第３の方向において前記第１のワード線に隣接して配置される第１の半導体ピラーと、該ゲート絶縁膜を介して、一方の側面が前記第１の半導体ピラーの他方の側面と接触すると共に、前記第１の方向に延在し、かつ前記第１のワード線と共にダブルゲート電極を構成する第２のワード線と、を含み、
前記第２のトランジスタは、ゲート絶縁膜を介して、一方の側面が前記第２のビット線用不純物拡散領域の一方の側面と接触し、かつ前記第１の方向に延在する第３のワード線と、ゲート絶縁膜を介して、一方の側面が前記第３のワード線の他方の側面と接触し、かつ前記第３の方向において前記第３のワード線に隣接して配置される第２の半導体ピラーと、該ゲート絶縁膜を介して、一方の側面が前記第２の半導体ピラーの他方の側面と接触すると共に、前記第１の方向に延在し、かつ前記第３のワード線と共にダブルゲート電極を構成する第４のワード線と、を含み、
前記第２及び第４のワード線は、前記第１及び第２の活性領域間に配置される前記第２の素子分離領域を挟んで対向配置されており、
前記第２のワード線の他方の側面は、前記第１及び第２の活性領域間に配置される前記第２の素子分離領域の一方の側面と接触し、
前記第４のワード線の他方の側面は、前記第１及び第２の活性領域間に配置される前記第２の素子分離領域の他方の側面と接触することを特徴とする半導体装置。
【請求項１７】
前記第１の方向に延在するように、前記第１の活性領域に配置され、下部に前記第１のワード線が配置される第１の溝と、
前記第１の方向に延在するように、前記第１及び第２の活性領域間に配置される前記第２の素子分離領域、及び前記第１の活性領域に配置され、下部に前記第２のワード線が配置される第２の溝と、
前記第１の方向に延在するように、前記第２の活性領域に配置され、下部に前記第３のワード線が配置される第３の溝と、
前記第１の方向に延在するように、前記第１及び第２の活性領域間に配置される前記第２の素子分離領域、及び前記第２の活性領域に配置され、下部に前記第４のワード線が配置される第４の溝と、
を有し、
前記第１及び第２の溝は、前記第３の方向において前記第１の半導体ピラーを区画し、
前記第３及び第４の溝は、前記第３の方向において前記第２の半導体ピラーを区画することを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記第１及び第２の素子分離領域は、前記第１ないし第４の溝よりも深さが深く、かつ素子分離用絶縁膜を含むＳＴＩ構造であることを特徴とする請求項１６または１７記載の半導体装置。
【請求項１９】
前記第１の半導体ピラーの上部に配置される第１の容量不純物拡散領域と、
前記第２の半導体ピラーの上部に配置される第２の容量不純物拡散領域と、
を有することを特徴とする請求項１６ないし１８のうち、いずれか１項記載の半導体装置。
【請求項２０】
前記第１の活性領域には、前記第３の方向に対して配置された２つの前記第１のトランジスタと、２つの前記第１の溝と、２つの前記第２の溝と、が設けられており、
前記２つの第１の溝は、第３の半導体ピラーを区画しており、
前記第１のビット線用不純物拡散領域は、前記第３の半導体ピラーに配置されていることを特徴とする請求項１７ないし１９のうち、いずれか１項記載の半導体装置。
【請求項２１】
前記第１のビット線用不純物拡散領域は、前記第３の半導体ピラー全体に配置されており、
前記第１のビット線用不純物拡散領域は、対向配置される前記２つの第１の溝の側面を覆うことを特徴とする請求項２０記載の半導体装置。
【請求項２２】
前記第１のビット線用不純物拡散領域は、前記第１の溝よりも深い位置まで配置されていることを特徴とする請求項１７ないし２１のうち、いずれか１項記載の半導体装置。
【請求項２３】
前記第１の溝の下方に位置する前記第１の活性領域に配置され、該第１の溝の底面を覆う第１の底部不純物拡散領域と、
前記第２の溝の下方に位置する前記第１の活性領域に配置され、該第２の溝の底面を覆う第２の底部不純物拡散領域と、
を有することを特徴とする請求項１７ないし２２のうち、いずれか１項記載の半導体装置。
【請求項２４】
前記第２の底部不純物拡散領域と前記第２及び３の溝間に配置される前記第２の素子分離領域とを接触させて配置することを請求項２３記載の半導体装置。
【請求項２５】
前記第１のビット線用不純物拡散領域と前記第１の底部不純物拡散領域とを接触させて配置することを特徴とする請求項２３または２４記載の半導体装置。
【請求項２６】
前記第２の活性領域には、前記第３の方向に対して配置された２つの前記第２のトランジスタと、２つの前記第３の溝と、２つの前記第４の溝と、が設けられており、
前記２つの第３の溝は、第４の半導体ピラーを区画しており、
前記第２のビット線用不純物拡散領域は、前記第４の半導体ピラーに配置されていることを特徴とする請求項１７ないし２４のうち、いずれか１項記載の半導体装置。
【請求項２７】
前記第２のビット線用不純物拡散領域は、前記第４の半導体ピラー全体に配置されており、
前記第２のビット線用不純物拡散領域は、対向配置される前記２つの第３の溝の側面を覆うことを特徴とする請求項２６記載の半導体装置。
【請求項２８】
前記第２のビット線用不純物拡散領域は、前記第３の溝よりも深い位置まで配置されていることを特徴とする請求項１７ないし２７のうち、いずれか１項記載の半導体装置。
【請求項２９】
前記第３の溝の下方に位置する前記第２の活性領域に配置され、該第３の溝の底面を覆う第３の底部不純物拡散領域と、
前記第４の溝の下方に位置する前記第２の活性領域に配置され、該第４の溝の底面を覆う第４の底部不純物拡散領域と、
を有することを特徴とする請求項１７ないし２８のうち、いずれか１項記載の半導体装置。
【請求項３０】
前記第３の底部不純物拡散領域と前記第２及び４の溝間に配置される前記第２の素子分離領域とを接触させて配置することを請求項２９記載の半導体装置。
【請求項３１】
前記第２のビット線用不純物拡散領域と前記第３の底部不純物拡散領域とを接触させて配置することを特徴とする請求項２９または３０記載の半導体装置。
【請求項３２】
前記第１のビット線用不純物拡散領域の上方に、前記第２の方向に延在し、かつ該第１のビット線用不純物拡散領域と電気的に接続される第１のビット線と、
前記第２のビット線用不純物拡散領域の上方に、前記第２の方向に延在し、かつ該第２のビット線用不純物拡散領域と電気的に接続される第２のビット線と、
を有することを特徴とする請求項１６ないし３１のうち、いずれか１項記載の半導体装置。
【請求項３３】
前記第１の容量不純物拡散領域の上方に、該第１の容量不純物拡散領域と電気的に接続される第１のキャパシタと、
前記第２の容量不純物拡散領域の上方に、該第２の容量不純物拡散領域と電気的に接続される第２のキャパシタと、
を有することを特徴とする請求項１９ないし３２のうち、いずれか１項記載の半導体装置。
【請求項３４】
前記第１及び第２のキャパシタは、前記第１及び第２のビット線よりも上方に配置することを特徴とする請求項３３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置を構成するトランジスタの微細化に伴い、特に、ＤＲＡＭ（ＤＹｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような高集積が求められる半導体装置においては、パターンの微細化が求められている。
【０００３】
通常、ＤＲＡＭのメモリセルでは、隣接するトランジスタ同士を電気的に分離する素子分離領域の構造として、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いる。しかしながら、上記トランジスタの微細化に伴い、ＳＴＩ構造の形成が困難になってきている。
【０００４】
また、トランジスタの微細化に伴い、ショートチャネル効果によるトランジスタ特性の悪化やコンタクトホール径の縮小によるコンタクト抵抗の増加が問題となっている。
これらの問題を解決するために、埋め込みゲート型のトランジスタが実用化されている。
【０００５】
ＤＲＡＭのメモリセルに適用される埋め込みゲート型のセルトランジスタは、ｎ型のトランジスタとして構成される。
ＤＲＡＭの複数のメモリセルが配置されるメモリセル部は、ビット線の延在方向に対して傾斜する方向に延在し、かつ該ビット線と直交する方向に対して複数配置された素子分離領域（ＳＴＩ構造とされた素子分離領域）と、ビット線と直交する方向に延在し、かつビット線の延在方向に対して複数配置された埋め込み型ダミーゲート電極（埋め込み型ワード線）と、素子分離領域及び埋め込み型ダミーゲート電極で区画され、ビット線の延在方向に対して傾斜する方向に延在する活性領域と、活性領域に配置されるセルトランジスタと、を有する。
【０００６】
すなわち、メモリセル部において、埋め込み型ダミーゲート電極の延在方向に配置された活性領域間は、ＳＴＩ構造（素子分離領域）により電気的に分離され、ビット線の延在方向に対して傾斜する方向に配置された活性領域間は、埋め込み型ダミーゲート電極により電気的に分離されることとなる。
このような構造は、フィールドシールド構造（以下、「ＦＳ構造」という）と呼ばれている。特許文献１には、ＦＳ構造が適用されたＤＲＡＭの一例が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−１７４８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１４及び図１５は、メモリセル部にＦＳ構造が適用されたＤＲＡＭの問題点を説明するための図である。図１４は、メモリセル部の主要部の平面図であり、図１５は、図１４に示すメモリセル部のＢ−Ｂ線方向の断面図である。
【０００９】
図１４において、Ｘ方向は、埋め込み型ダミーワード線２３１〜２３３及び第１ないし第４の埋め込み型ワード線２３５〜２３８の延在方向と直交する方向を示しており、Ｙ方向は、Ｘ方向と直交する埋め込み型ダミーワード線２３１〜２３３及び第１ないし第４の埋め込み型ワード線２３５〜２３８の延在方向を示している。
図１４及び図１５に示すＷ方向は、素子分離領域２０５及び活性領域２１１−１，２１１−２の延在方向（言い換えれば、Ｘ方向に対して所定角度傾斜した方向）を示している。図１５に示すＺ方向は、半導体基板２０３の厚さ方向を示している。
【００１０】
なお、図１４及び図１５では、ＦＳ構造が適用されたＤＲＡＭの問題点を説明するために必要なメモリセル部の構成要素のみを図示し、他の構成要素については、その図示を省略する。
また、図１４では、図１５に示す半導体基板２０３、第１ないし第６の半導体ピラー２２１〜２２６、ゲート絶縁膜２２８、埋め込み絶縁膜２４１、第１ないし第４の容量不純物拡散領域２４３〜２４６、及び第１及び第２のビット線用不純物拡散領域２４７，２４８の図示を省略する。
【００１１】
初めに、図１４及び図１５を参照して、ＦＳ構造が適用されたＤＲＡＭ２００のメモリセル部２０１の主要部の構成について説明する。
メモリセル部２０１は、半導体基板２０３と、素子分離領域２０５と、ダミーワード用溝２０７〜２０９と、活性領域２１１−１、２１１−２と、ワード線用溝２１３〜２１６と、第１ないし第６の半導体ピラー２２１〜２２６と、ゲート絶縁膜２２８と、埋め込み型ダミーワード線２３１〜２３３と、第１ないし第４の埋め込み型ワード線２３５〜２３８と、埋め込み絶縁膜２４１と、第１ないし第４の容量不純物拡散領域２４３〜２４６と、第１及び第２のビット線用不純物拡散領域２４７，２４８と、第１ないし第４のトランジスタ２５１〜２５４と、を有する。
【００１２】
素子分離領域２０５は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造（素子分離用溝を絶縁膜で埋め込んだ構造）とされており、Ｗ方向に延在している。素子分離領域２０５は、Ｙ方向に対して、所定の間隔で複数配置されている。
これにより、Ｗ方向に延在し、かつ活性領域２１１−１，２１１−２の母材となる帯状の活性領域が区画される。該帯状の活性領域は、第１ないし第４の埋め込み型ワード線２３５〜２３８により分断されることで、活性領域２１１−１，２１１−２となる。
【００１３】
ダミーワード用溝２０７〜２０９は、半導体基板２０３の主面２０３ａ側に設けられたＹ方向に延在する溝であり、Ｘ方向に対して所定の間隔で配置されている。ダミーワード用溝２０７〜２０９は、Ｙ方向に配置された複数の素子分離領域２０５を分断している。ダミーワード用溝２０８は、ダミーワード用溝２０７，２０９間に配置されている。
【００１４】
活性領域２１１−１は、Ｙ方向に配置された２つの素子分離領域２０５と、Ｗ方向に配置されたダミーワード用溝２０７，２０８と、で区画されている。活性領域２１１−１は、Ｙ方向に対して、所定の間隔で複数配置されている。
活性領域２１１−２は、Ｙ方向に配置された２つの素子分離領域２０５と、Ｗ方向に配置されたダミーワード用溝２０８，２０９と、で区画されている。活性領域２１１−２は、Ｙ方向に対して、所定の間隔で複数配置されている。活性領域２１１−２は、活性領域２１１−１と同様な形状とされている。
【００１５】
ワード線用溝２１３，２１４は、活性領域２１１−１を３等分するように、半導体基板２０３の主面２０３ａ側に設けられている。ワード線用溝２１３，２１４は、Ｙ方向に延在する溝である。ワード線用溝２１３，２１４は、Ｙ方向に配置された複数の活性領域２１１−１に跨るように配置されている。
【００１６】
ワード線用溝２１５，２１６は、活性領域２１１−２を３等分するように、半導体基板２０３の主面２０３ａ側に設けられている。ワード線用溝２１５，２１６は、Ｙ方向に延在する溝である。ワード線用溝２１５，２１６は、Ｙ方向に配置された複数の活性領域２１１−２に跨るように配置されている
【００１７】
第１の半導体ピラー２２１は、ダミーワード用溝２０７とワード線用溝２１３との間に配置されている。第１の半導体ピラー２２１は、ダミーワード用溝２０７とワード線用溝２１３との間に位置する活性領域２１１−１で構成されている。
第２の半導体ピラー２２２は、ワード線用溝２１３，２１４間に配置されている。第２の半導体ピラー２２２は、ワード線用溝２１３，２１４間に位置する活性領域２１１−１で構成されている。
【００１８】
第３の半導体ピラー２２３は、ワード線用溝２１４とダミーワード用溝２０８との間に配置されている。第３の半導体ピラー２２３は、ワード線用溝２１４とダミーワード用溝２０８との間に位置する活性領域２１１−１で構成されている。
第４の半導体ピラー２２４は、ダミーワード用溝２０８とワード線用溝２１５との間に配置されている。第４の半導体ピラー２２４は、ダミーワード用溝２０８とワード線用溝２１５との間に位置する活性領域２１１−２で構成されている。
【００１９】
第５の半導体ピラー２２５は、ワード線用溝２１５，２１６間に配置されている。第５の半導体ピラー２２５は、ワード線用溝２１５，２１６間に位置する活性領域２１１−２で構成されている。
第６の半導体ピラー２２６は、ワード線用溝２１６とダミーワード用溝２０９との間に配置されている。第６の半導体ピラー２２６は、ワード線用溝２１６とダミーワード用溝２０９との間に位置する活性領域２１１−２で構成されている。
【００２０】
ゲート絶縁膜２２８は、ダミーワード用溝２０７〜２０９の内面、及びワード線用溝２１３〜２１６の内面を覆うように設けられている。
埋め込み型ダミーワード線２３１は、ゲート絶縁膜２２８を介して、ダミーワード用溝２０７の下部を埋め込むように配置されている。埋め込み型ダミーワード線２３２は、ゲート絶縁膜２２８を介して、ダミーワード用溝２０８の下部を埋め込むように配置されている。
【００２１】
埋め込み型ダミーワード線２３３は、ゲート絶縁膜２２８を介して、ダミーワード用溝２０９の下部を埋め込むように配置されている。埋め込み型ダミーワード線２３１，２３２は、Ｗ方向において、活性領域２１１−１に隣接して配置される活性領域と該活性領域２１１−１とを電気的に絶縁している。
埋め込み型ダミーワード線２３２，２３３は、Ｗ方向において、活性領域２１１−２に隣接して配置される活性領域と該活性領域２１１−２とを電気的に絶縁している。
【００２２】
埋め込み型ダミーワード線２３１〜２３３には、ダミーワード用溝２０７〜２０９の底を構成する活性領域２１１−１，２１１−２にチャネル領域が形成されないように、第１ないし第４の埋め込み型ワード線２３５〜２３８に印加する電圧とは異なる電圧（負電圧）が印加される。
【００２３】
第１の埋め込み型ワード線２３５は、ゲート絶縁膜２２８を介して、ワード線用溝２１３の下部を埋め込むように配置されている。第２の埋め込み型ワード線２３６は、ゲート絶縁膜２２８を介して、ワード線用溝２１４の下部を埋め込むように配置されている。
第３の埋め込み型ワード線２３７は、ゲート絶縁膜２２８を介して、ワード線用溝２１５の下部を埋め込むように配置されている。第４の埋め込み型ワード線２３８は、ゲート絶縁膜２２８を介して、ワード線用溝２１６の下部を埋め込むように配置されている。
【００２４】
埋め込み絶縁膜２４１は、ゲート絶縁膜２２８を介して、ダミーワード用溝２０７〜２０９の上部、及びワード線用溝２１３〜２１６の上部を埋め込むように配置されている。
第１の容量不純物拡散領域２４３は、第１の半導体ピラー２２１の上部に配置されている。第２の容量不純物拡散領域２４４は、第３の半導体ピラー２２３の上部に配置されている。
第３の容量不純物拡散領域２４５は、第４の半導体ピラー２２４の上部に配置されている。第４の容量不純物拡散領域２４６は、第６の半導体ピラー２２６の上部に配置されている。
【００２５】
第１のビット線用不純物拡散領域２４７は、第２の半導体ピラー２２２の上部に配置されている。第２のビット線用不純物拡散領域２４８は、第５の半導体ピラー２２５の上部に配置されている。
半導体基板２０３として、ｐ型の単結晶シリコン基板を用いる場合、第１ないし第４の容量不純物拡散領域２４３〜２４６、並びに第１及び第２のビット線用不純物拡散領域２４７，２４８としては、例えば、ｎ型不純物拡散領域を用いることができる。
【００２６】
第１及び第２のトランジスタ２５１，２５２は、活性領域２１１−１に設けられている。第１及び第２のトランジスタ２５１，２５２は、埋め込み型ダミーワード線２３１から埋め込み型ダミーワード線２３２に向かう方向に対して、第１のトランジスタ２５１、第２のトランジスタ２５２の順で配置されている。
第１のトランジスタ２５１は、ワード線用溝２１３の内面を覆うゲート絶縁膜２２８と、第１の埋め込み型ワード線２３５と、第１の容量不純物拡散領域２４３と、第１のビット線用不純物拡散領域２４７と、を有した構成とされている。
【００２７】
第２のトランジスタ２５２は、ワード線用溝２１４の内面を覆うゲート絶縁膜２２８と、第２の埋め込み型ワード線２３６と、第２の容量不純物拡散領域２４４と、第１のビット線用不純物拡散領域２４７と、を有した構成とされている。
つまり、第１のビット線用不純物拡散領域２４７は、第１及び第２のトランジスタ２５１，２５２の共通のビット線用不純物拡散領域として機能する。
【００２８】
第３及び第４のトランジスタ２５３，２５４は、活性領域２１１−２に設けられている。第３及び第４のトランジスタ２５３，２５４は、埋め込み型ダミーワード線２３２から埋め込み型ダミーワード線２３３に向かう方向に対して、第３のトランジスタ２５３、第４のトランジスタ２５４の順で配置されている。
第３のトランジスタ２５３は、ワード線用溝２１５の内面を覆うゲート絶縁膜２２８と、第３の埋め込み型ワード線２３７と、第３の容量不純物拡散領域２４５と、第２のビット線用不純物拡散領域２４８と、を有した構成とされている。
【００２９】
第４のトランジスタ２５４は、ワード線用溝２１６の内面を覆うゲート絶縁膜２２８と、第４の埋め込み型ワード線２３８と、第４の容量不純物拡散領域２４６と、第２のビット線用不純物拡散領域２４８と、を有した構成とされている。
つまり、第２のビット線用不純物拡散領域２４８は、第３及び第４のトランジスタ２５３，２５４の共通のビット線用不純物拡散領域として機能する。
【００３０】
上記構成とされたメモリセル部２０１では、第３の半導体ピラー２２３を挟んで、埋め込み型ダミーワード線２３２と第２の埋め込み型ワード線２３６とが相対すると共に、第４の半導体ピラー２２４を挟んで、埋め込み型ダミーワード線２３２と第３の埋め込み型ワード線２３７とが相対している。
つまり、埋め込み型ダミーワード線２３２は、第２のトランジスタ２５２と第３のトランジスタ２５３とで共用される構成となっている。
【００３１】
したがって、第２のトランジスタ２５２と第３のトランジスタ２５３との相互干渉を回避するためには、埋め込み型ダミーワード線２３２の電位を、常に半導体基板２０３の電位に等しくなるように制御する必要がある。
すなわち、埋め込み型ダミーワード線２３２と対向する第３の半導体ピラー２２３および第４の半導体ピラー２２４の側面にチャネルが形成されないように、常にオフ状態にする必要がある。
【００３２】
そのため、例えば、第２のトランジスタ２５２の第２の埋め込み型ワード線２３６がオン状態になっても、埋め込み型ダミーワード線２３２がオフ状態となっているため第３の半導体ピラー２２３の内、第２の埋め込み型ワード線２３６の側面に近接する概略半分の領域にしかチャネルが形成されない。
【００３３】
このため、第２のトランジスタ２５２の電流駆動能力が低下するという問題が発生してしまう。また、仮に、第２のトランジスタ２５２の第２の埋め込み型ワード線２３６に合わせて埋め込み型ダミーワード線２３２をオン状態にすると、埋め込み型ダミーワード線２３２の本来の機能である素子分離を維持できなくなってしまう。
【課題を解決するための手段】
【００３４】
本発明の一観点によれば、半導体基板の主面側に配置され、第１の素子分離領域により第１の方向が区画されると共に、２つの第２の素子分離領域により前記第１の方向に対して直交する第２の方向が区画され、かつ前記第２の方向に対して傾斜する第３の方向に延在する活性領域と、前記第３の方向に位置する前記活性領域の２つの端部のうち、一方の端部に配置され、前記第１の方向に延在し、かつ一方の前記第２の素子分離領域と接触する第１のワード線と、前記第３の方向において、前記第１のワード線に隣接して配置され、ゲート絶縁膜を介して、前記第１のワード線と接触する第１の半導体ピラーと、前記第３の方向において、前記第１の半導体ピラーに隣接して配置され、前記第１の方向に延在し、ゲート絶縁膜を介して、前記第１の半導体ピラーと接触する第２のワード線と、前記第３の方向において、前記第２のワード線に隣接して配置され、ゲート絶縁膜を介して、前記第２のワード線と接触する第２の半導体ピラーと、前記第３の方向において、前記第２の半導体ピラーに隣接して配置され、前記第１の方向に延在し、ゲート絶縁膜を介して、前記第２の半導体ピラーと接触する第３のワード線と、前記第３の方向において、前記第３のワード線に隣接して配置され、ゲート絶縁膜を介して、前記第３のワード線と接触する第３の半導体ピラーと、前記第３の方向に位置する前記活性領域の２つの端部のうち、他方の端部に配置され、前記第１の方向に延在し、ゲート絶縁膜を介して、前記第３の半導体ピラーと接触すると共に、他方の前記第２の素子分離領域と接触する第４のワード線と、前記活性領域に配置された第１及び第２のトランジスタと、を有し、前記第１のトランジスタは、前記第１の半導体ピラーと、ダブルゲート電極を構成する前記第１及び第２のワード線と、を含み、前記第２のトランジスタは、前記第３の半導体ピラーと、ダブルゲート電極を構成する前記第３及び第４のワード線と、を含むことを特徴とする半導体装置が提供される。
【発明の効果】
【００３５】
本発明の半導体装置によれば、埋め込み型ダミーワード線を用いて、第３の方向に対して隣接して配置された活性領域間を電気的に分離するのではなく、素子分離用絶縁膜を構成要素に含む第２の素子分離領域を用いて、隣接する活性領域間を電気的に分離するため、隣接する活性領域に配置された第１及び第２のトランジスタが相互干渉して、該第１及び第２のトランジスタの動作が不安定になることを抑制できる。
【００３６】
また、第１及び第２のワード線を第１のトランジスタのダブルゲート電極として機能させ、第３及び第４のワード線を第２のトランジスタのダブルゲート電極として機能させることで、ゲート絶縁膜を介して、第１のワード線と第２のワード線とで挟まれる第１の半導体ピラー全体にチャネル領域を形成することが可能になると共に、ゲート絶縁膜を介して、第３のワード線と第４のワード線とで挟まれる第３の半導体ピラー全体にチャネルを形成することが可能になる。これにより、第１及び第２のトランジスタの電流駆動能力を向上させることができる。
【図面の簡単な説明】
【００３７】
【図１Ａ】本発明の実施の形態に係る半導体装置のメモリセル部の概略構成を示す平面図である。
【図１Ｂ】図１Ａに示すメモリセル部のＡ−Ａ線方向の断面図である。
【図１Ｃ】図１Ｂに示すメモリセル部のうち、第１の活性領域に対応する部分を拡大した断面図である。
【図１Ｄ】図１Ｂに示すメモリセル部のうち、第２の活性領域に対応する部分を拡大した断面図である。
【図２Ａ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その１）であり、製造途中のメモリセル部を示す平面図である。
【図２Ｂ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す（その１）図であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図３】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その２）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図４Ａ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その３）であり、製造途中のメモリセル部を示す平面図である。
【図４Ｂ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その３）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図５】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その４）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図６】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その５）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図７】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その６）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図８】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その７）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図９】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その８）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図１０】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その９）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図１１】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その１０）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図１２】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その１１）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図１３Ａ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その１２）であり、製造途中のメモリセル部を示す平面図である。
【図１３Ｂ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その１２）であり、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
【図１４】メモリセル部にＦＳ構造が適用されたＤＲＡＭの問題点を説明するための図（その１）であり、メモリセル部の主要部の平面図である。
【図１５】メモリセル部にＦＳ構造が適用されたＤＲＡＭの問題点を説明するための図（その２）であり、図１４に示すメモリセル部のＢ−Ｂ線方向の断面図である。
【発明を実施するための形態】
【００３８】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は異なる場合がある。
【００３９】
（実施の形態）
図１Ａは、本発明の実施の形態に係る半導体装置のメモリセル部の概略構成を示す平面図である。図１Ｂは、図１に示すメモリセル部のＡ−Ａ線方向の断面図である。
図１Ｃは、図１Ｂに示すメモリセル部のうち、第１の活性領域に対応する部分を拡大した断面図である。図１Ｄは、図１Ｂに示すメモリセル部のうち、第２の活性領域に対応する部分を拡大した断面図である。
図１Ａ〜図１Ｄでは、本実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を例に挙げる。また、図１Ａでは、ＤＲＡＭのメモリセル部のレイアウトの一例を図示する。
【００４０】
図１Ａにおいて、Ｘ方向（第２の方向）は、第１ないし第４のワード線７４，７５，９８，９９及び第２の素子分離領域１７Ａ〜１７Ｃの延在方向と直交する方向（言い換えれば、第１及び第２のビット線４３−１，４３−２の延在方向）を示しており、Ｙ方向（第１の方向）は、Ｘ方向と直交する第１ないし第４のワード線７４，７５，９８，９９及び第２の素子分離領域１７Ａ〜１７Ｃの延在方向を示している。
【００４１】
図１Ａ〜図１Ｄに示すＷ方向（第３の方向）は、Ｘ方向に対して所定角度傾斜した方向であり、第１の素子分離領域１４の延在方向（言い換えれば、第１及び第２の活性領域１９−１，１９−２の延在方向）を示している。図１Ｂ〜図１Ｄに示すＺ方向は、半導体基板１３の厚さ方向（言い換えれば、第１ないし第４の溝２１〜２４の深さ方向）を示している。
また、図１Ａに示すＣは、単位メモリセルの領域（以下、「単位メモリセル領域Ｃ」という）を示している。
【００４２】
図１Ａでは、図１Ｂに示す本実施の形態の半導体基板１０のメモリセル部１１の構成要素のうち、第１の素子分離領域１４、第２の素子分離領域１７Ａ〜１７Ｃ、第１及び第２の活性領域１９−１，１９−２、第１ないし第４の溝２１〜２４、第１のトランジスタ３１−１，３１−２、第２のトランジスタ３２−１，３２−２、第１及び第２のビット線４３−１，４３−２、第１及び第３の半導体ピラー７１，９６、第１ないし第４のワード線７４，７５，９８，９９、及びビット線用不純物拡散領域７８のみを図示し、これら以外のメモリセル部１１の構成要素の図示を省略する。
また、図１Ａ〜図１Ｄにおいて、同一構成部分には、同一符号を付す。
【００４３】
図１Ａ〜図１Ｄを参照するに、本実施の形態の半導体装置１０は、メモリセル領域に設けられたメモリセル部１１と、メモリセル部１１の周囲に位置する周辺回路領域（図示せず）に設けられた周辺回路部（図示せず）と、を有する。
【００４４】
周辺回路部（図示せず）は、メモリセル部１１に配置された第１ないし第４のメモリセルＭＣ１〜ＭＣ４（複数のメモリセル）の動作を制御するための回路（図示していない周辺回路用トランジスタも含む）を有する。
次に、本実施の形態の半導体装置１０を構成するメモリセル部１１について説明する。なお、本実施の形態では、主に、請求項１ないし１５に記載された名称を用いて以下の説明を行い、本実施の形態の半導体装置１０の名称と請求項１６ないし３４に記載された名称との対応については後述する。
【００４５】
メモリセル部１１は、半導体基板１３と、第１の素子分離領域１４と、第２の素子分離領域１７Ａ〜１７Ｃと、第１及び第２の活性領域１９−１，１９−２と、第１ないし第４の溝２１〜２４と、第１のトランジスタ３１−１，３２−１と、第２のトランジスタ３１−２，３２−２と、埋め込み絶縁膜３５と、ビット線形成用層間絶縁膜３７と、第１及び第２のビット線４３−１，４３−２と、キャップ絶縁膜４５と、サイドウォール４６と、容コン形成用層間絶縁膜４８と、第１及び第２の容量コンタクト孔５１，５２と、第１及び第２の容量コンタクトプラグ５４，５５と、第１及び第２のキャパシタ５８，５９と、第１ないし第４のメモリセルＭＣ１〜ＭＣ４と、を有する。
【００４６】
半導体基板１３は、板状とされた基板である。半導体基板１３の主面１３ａ（表面）は、平坦な面とされている。半導体基板１３としては、例えば、ｐ型の単結晶シリコン基板を用いることができる。
なお、本実施の形態では、半導体基板１３として、ｐ型の単結晶シリコン基板を用いた場合を例に挙げて以下の説明をする。
【００４７】
第１の素子分離領域１４は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造とされており、Ｙ方向に対して所定の間隔で複数配置されている。
Ｙ方向における第１の素子分離領域１４の幅は、例えば、Ｆ（＝最小露光寸法）にすることができ、この場合、Ｙ方向に対して２Ｆ（Ｆは最小露光寸法）の配設ピッチで第１の素子分離領域１４を配置することができる。
なお、Ｙ方向における第１の素子分離領域１４の幅及び配設ピッチは、上記数値に限定されない。
【００４８】
第１の素子分離領域１４は、第１の素子分離用溝１４−１と、第１の素子分離用絶縁膜１４−２と、を有する。第１の素子分離用溝１４−１は、半導体基板１３の主面１３ａ側に設けられている。
【００４９】
第１の素子分離用溝１４−１は、Ｘ方向に対して所定角度傾斜したＷ方向に延在するように設けられている。第１の素子分離用溝１４−１は、Ｙ方向に対して所定の間隔で複数配置されている。
第１の素子分離用溝１４−１の深さは、例えば、２５０ｎｍとすることができる。
【００５０】
第１の素子分離用絶縁膜１４−２は、第１の素子分離用溝１４−１を埋め込むように配置されている。第１の素子分離用絶縁膜１４−２の上面は、半導体基板１３の表面１３ａに対して面一とされている。第１の素子分離用絶縁膜１４−２としては、例えば、シリコン酸化膜（ＳｉＯ２膜）、窒化シリコン膜（ＳｉＮ膜）、或いはこれらの積層膜等を用いることができる。
【００５１】
上記構成とされた第１の素子分離領域１４は、Ｗ方向に対して帯状に延在する帯状活性領域を区画している。該帯状活性領域は、複数の第２の素子分離領域１７Ａ〜１７Ｃにより分断されることで、複数の第１及び第２の活性領域１９−１，１９−２となる。
【００５２】
第２の素子分離領域１７Ａ〜１７Ｃは、Ｙ方向に延在するように、半導体基板１３の主面１３ａ側に設けられている。第２の素子分離領域１７Ａ〜１７Ｃは、ＳＴＩ構造とされており、Ｘ方向に対して、第２の素子分離領域１７Ａ、第２の素子分離領域１７Ｂ、第２の素子分離領域１７Ｃの順で繰り返し配置されている。
【００５３】
第２の素子分離領域１７Ａは、第２の素子分離用溝１７−１と、第２の素子分離用絶縁膜１７−２と、を有する。第２の素子分離用溝１７−１は、Ｙ方向に延在すると共に、Ｙ方向に配置された複数の第１の素子分離領域１４、及び複数の帯状活性領域を分断するように設けられている。
【００５４】
第２の素子分離用絶縁膜１７−２は、第２の素子分離用溝１７−１を埋め込むように配置されている。第２の素子分離用絶縁膜１７−２の上面は、半導体基板１３の表面１３ａに対して面一とされている。
第２の素子分離用絶縁膜１７−２としては、例えば、シリコン酸化膜（ＳｉＯ２膜）、窒化シリコン膜（ＳｉＮ膜）、或いはこれらの積層膜等を用いることができる。第２の素子分離領域１７Ｂ，１７Ｃは、第２の素子分離領域１７Ａと同様な構成とされている。
【００５５】
上記説明した第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さは、例えば、第１ないし第４の溝２１〜２４の深さよりも深く、かつその底面が第１ないし第４の溝２１〜２４の底面を覆う第１ないし第４の底部不純物拡散領域９１，１０３，９２，１０４（第１及び第２のトランジスタ３１−１，３１−２，３２−１，３２−２の構成要素のうちの１つ）よりも深い位置に配置されるように設定するとよい。
半導体基板１３の主面１３ａを基準とした際の第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さは、例えば、２５０ｎｍとすることができる。
【００５６】
Ｘ方向における第２の素子分離領域１７Ａ〜１７Ｃの幅は、例えば、Ｆ（＝最小露光寸法）にすることができ、この場合、Ｘ方向に対して６Ｆ（Ｆは最小露光寸法）の配設ピッチで第２の素子分離領域１７Ａ〜１７Ｃを配置することができる。
なお、Ｘ方向における第２の素子分離領域１７Ａ〜１７Ｃの幅、及び配設ピッチは、上記数値に限定されない。
【００５７】
第１の活性領域１９−１に配置された構造体において、第２の素子分離領域１７Ａ（この場合、一方の第２の素子分離領域）を構成する第２の素子分離用絶縁膜１７−２は、第１のワード線７４の一側面と接触しており、第２の素子分離領域１７Ｂ（この場合、他方の第２の素子分離領域）を構成する第２の素子分離用絶縁膜１７−２は、第４のワード線９９の一側面と接触している。
【００５８】
つまり、第１のワード線７４は、第２の素子分離領域１７Ａにより、Ｗ方向に配置された第２の活性領域１９−２と電気的に絶縁されており、第４のワード線９９は、第２の素子分離領域１７Ｂにより、Ｗ方向に配置された他の第２の活性領域１９−２と電気的に絶縁されている。
【００５９】
第１の活性領域１９−１は、Ｙ方向において接触する２つの第１の素子分離領域１４と、Ｘ方向において接触する第２の素子分離領域１７Ａ，１７Ｂと、で区画された半導体基板１３で構成されている。
すなわち、第１の活性領域１９−１は、半導体基板１３の主面１３ａ側に配置され、第１の素子分離領域１４によりＹ方向が区画されると共に、第２の素子分離領域１７Ａ，１７ＢによりＸ方向が区画されている。
【００６０】
第１の活性領域１９−１は、Ｗ方向（Ｘ方向に対して所定角度傾斜する方向）に延在している。第１の活性領域１９−１は、Ｗ方向に配置された２つの端部である端部１９−１Ａ（一方の端部）及び端部１９−１Ｂ（他方の端部）を有する（図１Ａ参照）。
端部１９−１Ａは、第１のワード線７４が配置される部分であり、端部１９−１Ｂは、第４のワード線９９が配置される部分である。
【００６１】
第２の活性領域１９−２は、Ｙ方向において接触する２つの第１の素子分離領域１４と、Ｘ方向において設食する第２の素子分離領域１７Ｂ，１７Ｃと、で区画された半導体基板１３で構成されている。
すなわち、第２の活性領域１９−２は、半導体基板１３の主面１３ａ側に配置され、第１の素子分離領域１４によりＹ方向が区画されると共に、第２の素子分離領域１７Ｂ，１７ＣによりＸ方向が区画されている。
【００６２】
第２の活性領域１９−２は、Ｗ方向に延在している。第２の活性領域１９−２は、Ｗ方向に配置された２つの端部である端部１９−２Ａ（一方の端部）及び端部１９−２Ｂ（他方の端部）を有する。
端部１９−２Ａは、第１のワード線７４が配置される部分であり、端部１９−２Ｂは、第４のワード線９９が配置される部分である。
【００６３】
上記第１及び第２の活性領域１９−１，１９−２は、Ｗ方向において交互に配置されている。よって、第２の活性領域１９−２は、Ｗ方向において、第２の素子分離領域１７Ａ〜１７Ｃのうち、いずれか１つの素子分離領域を介して、第１の活性領域１９−１に隣接して配置されている。
また、第１及び第２の活性領域１９−１，１９−２は、Ｙ方向において交互に配置されている。
【００６４】
なお、本実施の形態では、説明の便宜上、第１の活性領域１９−１と第２の活性領域１９−２との間に配置された１つの第２の素子分離領域（第２の素子分離領域１７Ａ〜１７Ｃのうち、いずれか１つの素子分離領域）が第２の素子分離領域１７Ｂである場合を例に挙げて以下の説明を行う。
また、第１及び第２の活性領域１９−１，１９−２に配置された構造体は、同様な構造とされているので、以下の説明では、主に、第１の活性領域１９−１に配置された構造体について説明する。
【００６５】
第１の溝２１は、第２の素子分離領域１７Ａ、及び第１の活性領域１９−１の端部１９−１Ａに配置されている。第１の溝２１は、その一方の側面が第２の素子分離領域１７Ａを露出しており、他方の側面が第１の活性領域１９−１を露出している。
第１の溝２１は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１の活性領域１９−１の端部１９−１Ａ、及び複数の第１の素子分離領域１４に跨るように配置されている。
【００６６】
第２の溝２２は、第１の溝２１と第３の溝２３との間に位置する第１の活性領域１９−１に配置されている。第２の溝２２は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１の活性領域１９−１、及び複数の第１の素子分離領域１４に跨るように配置されている。
【００６７】
第３の溝２３は、第２の溝２２と第４の溝２４との間に位置する第１の活性領域１９−１に配置されている。第３の溝２３は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１の活性領域１９−１、及び複数の第１の素子分離領域１４に跨るように配置されている。
【００６８】
第４の溝２４は、第２の素子分離領域１７Ｂ、及び第１の活性領域１９−１の端部１９−１Ｂに配置されている。第４の溝２４は、その一方の側面が第２の素子分離領域１７Ｂを露出しており、他方の側面が第１の活性領域１９−１を露出している。
第４の溝２４は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１の活性領域１９−１の端部１９−１Ｂ、及び複数の第１の素子分離領域１４に跨るように配置されている。
【００６９】
第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さが２５０ｎｍの場合、第１ないし第４の溝２１〜２４の深さは、例えば、１５０ｎｍとすることができる。
また、Ｘ方向における第１ないし第４の溝２１〜２４の幅ｄ１は、例えば、２Ｆ／３（Ｆは最小露光寸法）とすることができる。
【００７０】
第１及び第２のトランジスタ３１−１，３１−２（セルトランジスタ（選択トランジスタ））は、第１の活性領域１９−１に設けられている。
第１及び第２のトランジスタ３１−１，３１−２は、第２の素子分離領域１７Ａから第２の素子分離領域１７Ｂに向かうＷ方向において、第１のトランジスタ３１−１、第２のトランジスタ３１−２の順で配置されている。
【００７１】
第１及び第２のトランジスタ３２−１，３２−２（セルトランジスタ（選択トランジスタ））は、第２の活性領域１９−２に設けられている。
第１及び第２のトランジスタ３２−１，３２−２は、第２の素子分離領域１７Ｂから第２の素子分離領域１７Ｃに向かうＷ方向において、第１のトランジスタ３２−１、第２のトランジスタ３２−２の順で配置されている。
【００７２】
第１のトランジスタ３２−１は、第１のトランジスタ３１−１と同様な構成とされており、第２のトランジスタ３２−２は、第１のトランジスタ３１−２と同様な構成とされている。
そこで、以下の説明では、主に、第１の活性領域１９−１に設けられた第１及び第２のトランジスタ３１−１，３１−２の構成について説明する。
【００７３】
第１のトランジスタ３１−１は、第１の半導体ピラー７１と、第２の半導体ピラー７２と、ゲート絶縁膜７３と、第１及び第２のワード線７４，７５と、第１の容量不純物拡散領域７７と、ビット線用不純物拡散領域７８と、第１及び第３の底部不純物拡散領域９１，９２と、を有する。
【００７４】
第１の半導体ピラー７１は、Ｗ方向において、第１及び第２の溝２１、２２により区画されており、Ｙ方向において、２つの第１の素子分離領域１４により区画されている。
第１の半導体ピラー７１は、第１のワード線７４と第２のワード線７５との間に位置する第１の活性領域１９−１で構成されている。
【００７５】
第１の半導体ピラー７１は、Ｗ方向において、第１のワード線７４に隣接して配置されている。第１の半導体ピラー７１は、ゲート絶縁膜７３を介して、第１のワード線７４と接触すると共に、ゲート絶縁膜７３を介して、第２のワード線７５と接触している。
Ｘ方向における第１の半導体ピラー７１の幅ｄ３は、例えば、最小露光寸法Ｆにすることができる。
【００７６】
第２の半導体ピラー７２は、Ｗ方向において、第２及び第３の溝２２、２３により区画されており、Ｙ方向において、２つの第１の素子分離領域１４により区画されている。
第２の半導体ピラー７２は、第２のワード線７５と第３のワード線９８との間に位置する第１の活性領域１９−１で構成されている。
【００７７】
第２の半導体ピラー７２は、Ｗ方向において、第２のワード線７５に隣接して配置されている。第２の半導体ピラー７２は、ゲート絶縁膜７３を介して、第２のワード線７５と接触すると共に、ゲート絶縁膜７３を介して、第３のワード線９８と接触している。
Ｘ方向における第２の半導体ピラー７２の幅ｄ２は、例えば、２Ｆ／３（Ｆは最小露光寸法）にすることができる。
【００７８】
ゲート絶縁膜７３は、第１の溝２１の一方の側面及び底面を覆うように配置されている。ゲート絶縁膜７３としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００７９】
なお、図１Ｂ〜図１Ｄでは、ゲート絶縁膜７３の一例として、熱酸化法を用いて、ｐ型単結晶シリコン基板（半導体基板１３）を酸化させることで形成される熱酸化膜（ＳｉＯ２膜）よりなるゲート絶縁膜７３を例に挙げて図示している。
そのため、第２の素子分離領域１７Ａ，１７Ｃを露出する第１及び第４の溝２１，２４の側面には、ゲート絶縁膜７３が図示されていないが、上記熱酸化法以外の方法を用いて、第１及び第４の溝２１，２４の内面を覆うように、ゲート絶縁膜７３を配置させてもよい。
【００８０】
第１のワード線７４は、ゲート絶縁膜７３を介して、第１の溝２１（第１の活性領域１９−１の端部１９−１Ａを通過する溝）の下部を埋め込むように配置されている。第１のワード線７４は、Ｗ方向において、第１の半導体ピラー７１に隣接して配置されており、ゲート絶縁膜７３を介して、第１の半導体ピラー７１と接触している。
【００８１】
第１のワード線７４は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１の活性領域１９−１に設けられた第１のトランジスタ３１−１の共通のワード線として機能する。
第２の素子分離領域１７Ａ側に位置する第１のワード線７４の側面は、第２の素子分離領域１７Ａと接触している。
【００８２】
第２のワード線７５は、ゲート絶縁膜７３を介して、第２の溝２２の下部を埋め込むように配置されている。第２のワード線７５は、第１の半導体ピラー７１に隣接して配置されている。
第２のワード線７５は、第２の溝２２内に配置されたゲート絶縁膜７３を介して、第１の半導体ピラー７１と接触している。第２のワード線７５は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１の活性領域１９−１に設けられた第１のトランジスタ３１−１の共通のワード線として機能する。
【００８３】
上記第１及び第２のワード線７４，７５を構成する導電膜としては、例えば、金属膜を用いることができる。第１及び第２のワード線７４，７５を構成する金属膜としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜を用いることができる。
第１及び第２の溝２１，２２の深さが１５０ｎｍの場合、Ｚ方向における第１及び第２のワード線７４，７５の高さは、例えば、８０ｎｍとすることができる。
【００８４】
上記説明したように、第１の活性領域１９−１の端部１９−１Ａに配置される第１のワード線７４と第２の素子分離領域１７Ａとを接触させて配置することにより、第１のワード線７４に第２のワード線７５とは異なる電圧（従来のダミーワード線に印加する負電圧）を印加することなく、Ｗ方向において第１の活性領域１９−１の端部１９−１Ａに隣接して配置される第２の活性領域１９−２と該第１の活性領域１９−１との電気的な絶縁を行うことが可能となる。
【００８５】
また、ゲート絶縁膜７３を介して、第１の溝２１の下部を埋め込む第１のワード線７４と第１の半導体ピラー７１の一方の側面とを接触させて配置させると共に、ゲート絶縁膜７３を介して、第２の溝２２の下部を埋め込む第２のワード線７５と第１の半導体ピラー７１の他方の側面とを接触させて配置させることで、第１及び第２のワード線７４，７５を第１のトランジスタ３１−１のダブルゲート電極として機能させることが可能となる。
【００８６】
これにより、第１の半導体ピラー７１全体を第１のトランジスタ３１−１のチャネル領域として機能させることが可能となるので、第１のトランジスタ３１−１の電流駆動能力を十分に確保できる。
【００８７】
つまり、上記構成とされた第１のトランジスタ３１−１によれば、一方の側の素子分離の機能を維持した上で、第１のトランジスタ３１−１の電流駆動能力を十分に確保することができる。
より具体的には、ダブルゲート電極の構造を有することで、チャネルの完全空乏化が容易となり、サブスレッシュホールド特性を向上でき、オン電流を拡大することができる。
【００８８】
第１の容量不純物拡散領域７７は、第１の半導体ピラー７１の上部に配置されている。第１の容量不純物拡散領域７７の上面は、半導体基板１３の主面１３ａと一致している。
第１の容量不純物拡散領域７７の底面は、第１及び第２のワード線７４，７５の上面に対して面一とされている。
第１及び第２の溝２１，２２の深さが１５０ｎｍで、かつＺ方向における第１及び第２のワード線７４，７５の高さが８０ｎｍの場合、半導体基板１３の主面１３ａを基準としたときの第１の容量不純物拡散領域７７の深さは、例えば、７０ｎｍとすることができる。
【００８９】
ビット線用不純物拡散領域７８は、第１の活性領域１９−１（同一活性領域）に配置された第１及び第２のトランジスタ３１−１，３１−２に対して共通の不純物拡散領域（ソース／ドレイン領域）として機能する。
ビット線用不純物拡散領域７８は、Ｗ方向において、第１の活性領域１９−１の中央（第１のトランジスタ３１−１と第２のトランジスタ３１−２との間）に位置する第２の半導体ピラー７２に設けられている。
【００９０】
Ｘ方向におけるビット線用不純物拡散領域７８の幅は、第２の半導体ピラー７２の幅ｄ２と等しい。Ｘ方向におけるビット線用不純物拡散領域７８の幅は、例えば、２Ｆ／３（Ｆは最小露光寸法）にすることができる。
【００９１】
ビット線用不純物拡散領域７８は、第２及び第３の溝間２２，２３に位置する第２の半導体ピラー７２全体に配置されており、対向配置される第２及び第３の溝２２，２３の側面を覆っている。
【００９２】
このように、第２及び第３の溝間２２，２３に位置する第２の半導体ピラー７２全体に設けられ、かつ対向配置される第２及び第３の溝２２，２３の側面を覆うビット線用不純物拡散領域７８を有することで、第２の半導体ピラー７２に第１及び第２のトランジスタ３１−１，３１−２のチャネル領域が形成されることがなくなる。
【００９３】
これにより、第２及び第３の溝２２，２３の配設ピッチを狭くした場合、第１及び第２のトランジスタ３１−１，３１−２のうち、一方のトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他方のトランジスタに干渉することがなくなるため、独立して第１及び第２のトランジスタ３１−１，３１−２を動作させることができる。
【００９４】
また、ビット線用不純物拡散領域７８は、第２及び第３の溝２２，２３の底面よりも深い位置まで配置するとよい。
このように、第２及び第３の溝２２，２３の底面よりも深い位置までビット線用不純物拡散領域７８を配置することにより、第１の底部不純物拡散領域９１、及び第２の底部不純物拡散領域１０３（第３の溝２３の底面側に配置される不純物拡散領域）とビット線用不純物拡散領域７８とを接触（接合）させることが可能となる。
【００９５】
半導体基板１３がｐ型単結晶シリコン基板の場合、第１の容量不純物拡散領域７７及びビット線用不純物拡散領域７８としては、例えば、ｎ型不純物拡散領域を用いることができる。
【００９６】
第１の底部不純物拡散領域９１は、第２の溝２２の下方に位置する第１の活性領域１９−１に設けられている。第１の底部不純物拡散領域９１は、第２の溝２２の底面を覆うように配置されている。第１の底部不純物拡散領域９１は、ビット線用不純物拡散領域７８と同じ導電型の不純物拡散領域（例えば、ｎ型不純物拡散領域）であり、ビット線用不純物拡散領域７８と接触している。
【００９７】
このように、第１の底部不純物拡散領域９１とソース／ドレイン領域として機能するビット線用不純物拡散領域７８とを接触させることで、ビット線用不純物拡散領域７８と共に第１の底部不純物拡散領域９１をソース／ドレイン領域の一部として機能させることができる。
【００９８】
第３の底部不純物拡散領域９２は、第１の溝２１の下方に位置する第１の活性領域１９−１に設けられている。第３の底部不純物拡散領域９２は、第１の溝２１の底面を覆うように配置されている。第３の底部不純物拡散領域９２は、ビット線用不純物拡散領域７８と同じ導電型の不純物拡散領域（例えば、ｎ型不純物拡散領域）で構成されている。
第３の底部不純物拡散領域９２は、第２の素子分離領域１７Ａと接触している。
【００９９】
このように、第２の半導体ピラー７２全体に配置され、かつ対向配置される第２及び第３の溝２２，２３の側面を覆うビット線用不純物拡散領域７８と、第２の溝２２の下方に位置する第１の活性領域１９−１に配置され、かつ第２の溝２２の底面を覆う第１の底部不純物拡散領域９１と、第１の溝２１の下方に位置する第１の活性領域１９−１に配置され、第１の溝２１の底面を覆うと共に、第２の素子分離領域１７Ａと接触する第３の底部不純物拡散領域９２と、を有することにより、第１の半導体ピラー７１の対向する２つの側面にのみ第１のトランジスタ３１−１のチャネルを形成することが可能となる。
【０１００】
これにより、第１の半導体ピラー７１の対向する２つの面、第１の溝２１の底面、及び第２の溝２２の底面にチャネルを形成した場合（言い換えれば、４つの面にチャネルを形成した場合）と比較して、チャネル抵抗を低くすることが可能となるので、第１のトランジスタ３１−１のオン電流を充分に確保できる。
【０１０１】
第２のトランジスタ３１−２は、第２の半導体ピラー７２と、第３の半導体ピラー９６と、ゲート絶縁膜７３と、第３及び第４のワード線９８，９９と、第２の容量不純物拡散領域１０２と、ビット線用不純物拡散領域７８と、第２及び第４の底部不純物拡散領域１０３，１０４と、を有する。
【０１０２】
第３の半導体ピラー９６は、Ｗ方向において、第３及び第４の溝２３、２４により区画されており、Ｙ方向において、２つの第１の素子分離領域１４により区画されている。
第３の半導体ピラー９６は、第３のワード線９８と第４のワード線９９との間に位置する第１の活性領域１９−１で構成されている。
第３の半導体ピラー９６は、Ｗ方向において、第３のワード線９８に隣接して配置されている。第３の半導体ピラー９６は、ゲート絶縁膜７３を介して、第３のワード線９８と接触している。
Ｘ方向における第３の半導体ピラー９６の幅ｄ３は、例えば、最小露光寸法Ｆにすることができる。
【０１０３】
第３のワード線９８は、第３の溝２３の内面を覆うゲート絶縁膜７３を介して、第３の溝２３の下部を埋め込むように配置されている。第３のワード線９８は、第２の半導体ピラー７２に隣接して配置されている。
第３のワード線９８は、ゲート絶縁膜７３を介して、第２及び第３の半導体ピラー７２，９６と接触している。第３のワード線９８は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１の活性領域１９−１に設けられた第２のトランジスタ３１−２の共通のワード線として機能する。
【０１０４】
第４のワード線９９は、第４の溝２４の内面を覆うゲート絶縁膜７３を介して、第４の溝２４（第１の活性領域１９−１の端部１９−１Ｂを通過する溝）の下部を埋め込むように配置されている。第４のワード線９９は、Ｗ方向において、ゲート絶縁膜７３を介して、第３の半導体ピラー９６と接触している。
【０１０５】
第２の素子分離領域１７Ｂ側に位置する第４のワード線９９の側面は、第２の素子分離領域１７Ｂ（この場合、他方の第２の素子分離領域）と接触している。
第４のワード線９９は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１の活性領域１９−１に設けられた第２のトランジスタ３１−２の共通のワード線として機能する。
【０１０６】
上記第３及び第４のワード線９８，９９を構成する導電膜としては、例えば、第１及び第２のワード線７４，７５を構成する導電膜と同じものを用いることができる。
第３及び第４の溝２３，２４の深さが１５０ｎｍの場合、Ｚ方向における第３及び第４のワード線９８，９９の高さは、例えば、８０ｎｍとすることができる。
【０１０７】
上記説明したように、第１の活性領域１９−１の端部１９−１Ｂに配置される第４のワード線９９と第２の素子分離領域１７Ｂとを接触させて配置することにより、第４のワード線９９に第３のワード線９８とは異なる電圧（従来のダミーワード線に印加する負電圧）を印加することなく、Ｗ方向において第１の活性領域１９−１の端部１９−１Ｂに隣接して配置される第２の活性領域１９−２と該第１の活性領域１９−１との電気的な絶縁を行うことが可能となる。
【０１０８】
また、ゲート絶縁膜７３を介して、第３の溝２３の下部を埋め込む第３のワード線９８と第３の半導体ピラー９６の一方の側面とを接触させて配置すると共に、ゲート絶縁膜７３を介して、第４の溝２４の下部を埋め込む第４のワード線９９と第３の半導体ピラー９６の他方の側面とを接触させて配置させることで、第２のトランジスタ３１−２のダブルゲート電極として第３及び第４のワード線９８，９９を機能させることが可能となる。
【０１０９】
これにより、第３の半導体ピラー９６全体を第２のトランジスタ３１−２のチャネル領域として機能させることが可能となるので、第２のトランジスタ３１−２の電流駆動能力を十分に確保できる。
【０１１０】
つまり、上記構成とされた第２のトランジスタ３１−２によれば、一方の側の素子分離の機能を維持した上で、第２のトランジスタ３１−２の電流駆動能力を十分に確保することができる。
より具体的には、ダブルゲート電極の構造を有することで、チャネルの完全空乏化が容易となり、サブスレッシュホールド特性を向上でき、オン電流を拡大することができる。
【０１１１】
第２の容量不純物拡散領域１０２は、第３の半導体ピラー９６の上部に配置されている。第２の容量不純物拡散領域１０２の上面は、半導体基板１３の主面１３ａと一致している。
半導体基板１３がｐ型単結晶シリコン基板の場合、第２の容量不純物拡散領域１０２としては、例えば、ｎ型不純物拡散領域を用いることができる。
第２の容量不純物拡散領域１０２の底面は、第３及び第４のワード線９８，９９の上面に対して面一とされている。
【０１１２】
第３及び第４の溝２３，２４の深さが１５０ｎｍで、かつＺ方向における第３及び第４のワード線９８，９９の高さが８０ｎｍの場合、半導体基板１３の主面１３ａを基準としたときの第２の容量不純物拡散領域１０２の深さは、例えば、７０ｎｍとすることができる。
【０１１３】
第２の底部不純物拡散領域１０３は、第３の溝２３の下方に位置する第１の活性領域１９−１に設けられている。第２の底部不純物拡散領域１０３は、第３の溝２３の底面を覆うように配置されている。第２の底部不純物拡散領域１０３は、ビット線用不純物拡散領域７８と同じ導電型の不純物拡散領域（例えば、ｎ型不純物拡散領域）であり、ビット線用不純物拡散領域７８と接触している。
【０１１４】
このように、第２の底部不純物拡散領域１０３とソース／ドレイン領域として機能するビット線用不純物拡散領域７８とを接触させることで、ビット線用不純物拡散領域７８と共に第２の底部不純物拡散領域１０３をソース／ドレイン領域の一部として機能させることができる。
【０１１５】
第４の底部不純物拡散領域１０４は、第４の溝２４の下方に位置する第１の活性領域１９−１に設けられている。第４の底部不純物拡散領域１０４は、第４の溝２４の底面を覆うように配置されている。第４の底部不純物拡散領域１０４は、ビット線用不純物拡散領域７８と同じ導電型の不純物拡散領域（例えば、ｎ型不純物拡散領域）で構成されている。
第４の底部不純物拡散領域１０４は、第２の素子分離領域１７Ｂと接触している。
【０１１６】
このように、第２の半導体ピラー７２全体に配置され、かつ対向配置される第２及び第３の溝２２，２３の側面を覆うビット線用不純物拡散領域７８と、第３の溝２３の下方に位置する第１の活性領域１９−１に配置され、かつ第３の溝２３の底面を覆う第２の底部不純物拡散領域１０３と、第４の溝２４の下方に位置する第１の活性領域１９−１に配置され、第２の素子分離領域１７Ｂと接触すると共に、第４の溝２４の底面を覆う第４の底部不純物拡散領域１０４と、を有することにより、第３の半導体ピラー９６の対向する２つの側面にのみに第２のトランジスタ３１−２のチャネルを形成することが可能となる。
【０１１７】
このため、第３の半導体ピラー９６の２つの面、第３の溝２３の底面、及び第４の溝２４の底面にチャネルを形成した場合（言い換えれば、４つの面にチャネルを形成した場合）と比較して、チャネル抵抗を低くすることが可能となるので、第２のトランジスタ３１−２のオン電流を充分に確保できる。
【０１１８】
また、第２の半導体ピラー７２全体に配置され、かつ対向配置される第２及び第３の溝２２，２３の側面を覆うビット線用不純物拡散領域７８と、第２の溝２２の下方に位置する第１の活性領域１９−１に配置され、かつ第２の溝２２の底面を覆う第１の底部不純物拡散領域９１と、第３の溝２３の下方に位置する第１の活性領域１９−１に配置され、かつ第３の溝２３の底面を覆う第２の底部不純物拡散領域１０３と、を有することで、第１のトランジスタ３１−１と電気的に接続された下部電極１１１に「Ｌ」を蓄積させ、第２のトランジスタ３１−２と電気的に接続された下部電極１１１に「Ｈ」を蓄積させた状態で、第１のトランジスタ３１−１を構成する第１及び第２のワード線７４，７５のオン／オフを繰り返すと、第１のトランジスタ３１−１のチャネルに誘起された電子ｅ−（図示せず）がｎ型不純物拡散領域である第１及び第２の底部不純物拡散領域９１，１０３にトラップされる。
【０１１９】
このため、第１のトランジスタ３１−１のチャネルに誘起された電子ｅ−が第２のトランジスタ３１−２を構成する第２の容量不純物拡散領域１０２に到達することを抑制可能となる。
これにより、第１のトランジスタ３１−１のチャネルに誘起された電子ｅ−が、第２のトランジスタ３２−２と電気的に接続された下部電極１１１に蓄積されているＨ情報を破壊してＬ状態に変化させることがなくなるため、隣接する一方のメモリセルの動作状態により他の一方のメモリセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。
また、上記構成とすることで、隣接する第２及び第３のワード線７５，９８間の間隔が５０ｎｍ以下とされたＤＲＡＭにおいても、上記ディスターブ不良の発生を抑制できる。
【０１２０】
また、上記構成とされた第２のトランジスタ３１−２では、ダブルゲート電極として機能する第３及び第４のワード線９８，９９により、第３の半導体ピラー９６の対向する２つの側面から電圧制御をして、Ｓ係数（サブスレッショルド係数）の悪化を抑制することが可能となるので、電流駆動能力及びＯＦＦ特性を向上させることができる。
【０１２１】
また、同一の第１の活性領域１９−１に配置された第１のトランジスタ３１−１の第１及び第２のワード線７４，７５に印加されるゲート電圧のオン／オフに起因する電位変動は、ビット線用不純物拡散領域７８、第１の底部不純物拡散領域９１、及び第２の底部不純物拡散領域１０３に吸収されるため、該第１のトランジスタ３１−１と同一の第１の活性領域１９−１に配置された第２のトランジスタ３１−２への動作の干渉を回避することができる。
【０１２２】
また、第２の素子分離領域１７Ｂを挟んで異なる活性領域に配置された第２のトランジスタ３１−２及び第１のトランジスタ３２−１の各々の２つのワード線のオン／オフ動作に起因する変動も、第２の素子分離領域１７Ｂに接する第１及び第４のワード線７４，９９の各々に相互に吸収されるため、第２のトランジスタ３１−２と第１のトランジスタ３２−１との間の動作干渉を回避することができる。
【０１２３】
次に、第２の活性領域１９−２に配置された第１及び第２のトランジスタ３２−１，３２−２について説明する。
第１のトランジスタ３２−１は、第１の半導体ピラー７１と、第２の半導体ピラー７２と、ゲート絶縁膜７３と、ダブルゲート電極を構成する第１及び第２のワード線７４，７５と、第１の容量不純物拡散領域７７と、ビット線用不純物拡散領域７８と、第１及び第３の底部不純物拡散領域９１，９２と、を有する。
つまり、第１のトランジスタ３２−１は、第１の活性領域１９−１に配置された第１のトランジスタ３１−１と同様な構成とされている。よって、第１のトランジスタ３２−１は、第１のトランジスタ３１−１と同様な効果を有する。
【０１２４】
第２のトランジスタ３２−２は、第２の半導体ピラー７２と、第３の半導体ピラー９６と、ゲート絶縁膜７３と、第３及び第４のワード線９８，９９と、第２の容量不純物拡散領域１０２と、ビット線用不純物拡散領域７８と、第２及び第４の底部不純物拡散領域１０３，１０４と、を有する。
つまり、第２のトランジスタ３２−２は、第１の活性領域１９−１に配置された第２のトランジスタ３１−２と同様な構成とされている。よって、第２のトランジスタ３２−２は、第２のトランジスタ３１−２と同様な効果を有する。
【０１２５】
第２の活性領域１９−２では、第１の溝２１が第２の素子分離領域１７Ｂを露出し、第４の溝２４が第２の素子分離領域１７Ｃを露出している。
これにより、第２の活性領域１９−２では、第１のワード線７４が第２の素子分離領域１７Ｂを構成する第２の素子分離用絶縁膜１７−２と接触し、第４のワード線９９が第２の素子分離領域１７Ｃを構成する第２の素子分離用絶縁膜１７−２と接触している。
【０１２６】
埋め込み絶縁膜３５は、ゲート絶縁膜７３を介して、第１ないし第４の溝２１〜２４の上部を埋め込むように配置されている。
これにより、埋め込み絶縁膜３５は、第１ないし第４のワード線７４，７５、９８，９９の上面を覆っている。埋め込み絶縁膜３５の上面は、半導体基板１３の主面１３ａに対して面一とされている。
埋め込み絶縁膜３５としては、例えば、シリコン酸化膜（ＳＩＯ２膜）やシリコン窒化膜（ＳｉＮ膜）等を用いることができる。
【０１２７】
ビット線形成用層間絶縁膜３７は、第１の素子分離領域１４の上面、第２の素子分離領域１７Ａ〜１７Ｃの上面、及び埋め込み絶縁膜３５の上面に設けられている。
ビット線形成用層間絶縁膜３７は、Ｙ方向に配列された複数の第１の活性領域１９−１に配置されたビット線用不純物拡散領域７８の上面を露出するビットコンタクト用溝３７Ａと、Ｙ方向に配列された複数の第２の活性領域１９−２に配置されたビット線用不純物拡散領域７８の上面を露出するビットコンタクト用溝３７Ｂと、を有する。
【０１２８】
第１のビット線４３−１は、ビット線形成用層間絶縁膜３７上に、ビットコンタクト用溝３７Ａを埋め込むように設けられている。これにより、第１のビット線４３−１の下端は、第１の活性領域１９−１に配置されたビット線用不純物拡散領域７８の上面と接触している。
第２のビット線４３−２は、ビット線形成用層間絶縁膜３７上に、ビットコンタクト用溝３７Ｂを埋め込むように設けられている。これにより、第２のビット線４３−２の下端は、第２の活性領域１９−２に配置されたビット線用不純物拡散領域７８の上面と接触している。
【０１２９】
第１及び第２のビット線４３−１，４３−２を構成する金属膜としては、例えば、窒化チタン膜（ＴｉＮ膜）、及びタングステン膜（Ｗ膜）を順次積層した積層膜や、窒化チタン膜（ＴｉＮ）等を用いることができる。
【０１３０】
キャップ絶縁膜４５は、第１及び第２のビット線４３−１，４３−２の上面を覆うように設けられている。キャップ絶縁膜４５は、第１及び第２のビット線４３−１，４３−２の上面を保護すると共に、異方性ドライエッチングにより、第１及び第２のビット線４３−１，４３−２の母材となる金属膜をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜４５の母材となる膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１３１】
サイドウォール４６は、第１及び第２のビット線４３−１，４３−２の側面、及びキャップ絶縁膜４５の側面を覆うように配置されている。サイドウォール４６の母材となる絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１３２】
容コン形成用層間絶縁膜４８は、サイドウォール４６を介して、第１及び第２のビット線４３−１，４３−２間に配置された空間を埋め込むように、ビット線形成用層間絶縁膜３７上に設けられている。容コン形成用層間絶縁膜４８の上面は、キャップ絶縁膜４５の上面よりも上方に配置されており、平坦な面とされている。
【０１３３】
容コン形成用層間絶縁膜４８としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を用いることができる。
【０１３４】
第１の容量コンタクト孔５１は、第１の容量不純物拡散領域７７上に位置するビット線形成用層間絶縁膜３７及び容コン形成用層間絶縁膜４８を貫通するように設けられている。第１の容量コンタクト孔５１は、第１の容量不純物拡散領域７７の上面を露出している。
第２の容量コンタクト孔５２は、第２の容量不純物拡散領域１０２上に位置するビット線形成用層間絶縁膜３７及び容コン形成用層間絶縁膜４８を貫通するように設けられている。第２の容量コンタクト孔５２は、第２の容量不純物拡散領域１０２の上面を露出している。
【０１３５】
第１の容量コンタクトプラグ５４は、第１の容量コンタクト孔５１を埋め込むように配置されている。第１の容量コンタクトプラグ５４の下端は、第１の容量不純物拡散領域７７の上面と接触している。
これにより、第１の容量コンタクトプラグ５４は、第１の容量不純物拡散領域７７と電気的に接続されている。第１の容量コンタクトプラグ５４の上面は、容コン形成用層間絶縁膜４８の上面に対して面一とされている。
【０１３６】
第２の容量コンタクトプラグ５５は、第２の容量コンタクト孔５２を埋め込むように配置されている。第２の容量コンタクトプラグ５５の下端は、第２の容量不純物拡散領域１０２の上面と接触している。
これにより、第２の容量コンタクトプラグ５５は、第２の容量不純物拡散領域１０２と電気的に接続されている。第２の容量コンタクトプラグ５５の上面は、容コン形成用層間絶縁膜４８の上面に対して面一とされている。
【０１３７】
上記第１及び第２の容量コンタクトプラグ５４，５５を構成する導電膜としては、例えば、金属膜を用いることができる。該金属膜としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜を用いることができる。
【０１３８】
第１のキャパシタ５８は、第１及び第２の活性領域１９−１，１９−２上に設けられた第１の容量コンタクトプラグ５４上に配置されている。第１のキャパシタ５８は、下部電極１１１と、容量絶縁膜１１２と、上部電極１１３と、を有する。
下部電極１１１は、クラウン形状（王冠形状）とされている。下部電極１１１は、容コン形成用層間絶縁膜４８上に配置されており、第１の容量コンタクトプラグ５４の上端と接続されている。
これにより、下部電極１１１は、第１の容量コンタクトプラグ５４を介して、第１の容量不純物拡散領域７７と電気的に接続されている。下部電極１１１を構成する金属膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【０１３９】
容量絶縁膜１１２は、下部電極１１１の表面を覆うように配置されている。容量絶縁膜１１２は、下部電極１１１の内部を埋め込まない厚さとされている。
容量絶縁膜１１２としては、例えば、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ３膜）、或いはこれらの積層膜を用いることができる。
【０１４０】
上部電極１１３は、容量絶縁膜１１２の表面を覆うように設けられている。上部電極１１３は、容量絶縁膜１１２を介して、下部電極１１１内、及び下部電極１１１間に形成された空間を埋め込むことが可能な厚さで配置されている。上部電極１１３は、下部電極１１１の上端に配置された容量絶縁膜１１２よりも上方に配置されている。上部電極１１３の上面は、平坦な面とされている。
【０１４１】
上記構成とされた第１のキャパシタ５８のうち、第１の活性領域１９−１の上方に配置される第１のキャパシタ５８は、第１のトランジスタ３１−１と電気的に接続されている。
また、第２の活性領域１９−２の上方に配置される第１のキャパシタ５８は、第１のトランジスタ３２−１と電気的に接続されている。
【０１４２】
第２のキャパシタ５９は、第１及び第２の活性領域１９−１，１９−２上に設けられた第２の容量コンタクトプラグ５５上に配置されている。第２のキャパシタ５９は、第１のキャパシタ５８と同様な構成とされている。
つまり、第２のキャパシタ５９は、下部電極１１１と、容量絶縁膜１１２と、上部電極１１３と、を有する。
【０１４３】
上記構成とされた第２のキャパシタ５９のうち、第１の活性領域１９−１の上方に配置される第２のキャパシタ５９は、第２のトランジスタ３１−２と電気的に接続されている。
また、第２の活性領域１９−２の上方に配置される第２のキャパシタ５９は、第２のトランジスタ３２−２と電気的に接続されている。
【０１４４】
上記構成とされた第１及び第２のキャパシタ５８，５９は、第１及び第２のビット線４３−１，４３−２よりも上方に配置されている。
このように、第１及び第２のビット線４３−１，４３−２よりも上方に、第１及び第２のキャパシタ５８，５９を配置することで、第１ないし第４のメモリセルＭＣ１〜ＭＣ４の縮小化を容易に図ることができる。
【０１４５】
第１のメモリセルＭＣ１は、第１の活性領域１９−１に配置された第１のトランジスタ３１−１と、第１のトランジスタ３１−１の上方に配置され、かつ第１のトランジスタ３１−１と電気的に接続された第１のキャパシタ５８と、を有する。
第２のメモリセルＭＣ２は、第１の活性領域１９−１に配置された第２のトランジスタ３１−２と、第２のトランジスタ３１−２の上方に配置され、かつ第２のトランジスタ３１−２と電気的に接続された第２のキャパシタ５９と、を有する。
【０１４６】
第３のメモリセルＭＣ３は、第２の活性領域１９−２に配置された第１のトランジスタ３２−１と、第１のトランジスタ３２−１の上方に配置され、かつ第１のトランジスタ３２−１と電気的に接続された第１のキャパシタ５８と、を有する。
第４のメモリセルＭＣ４は、第２の活性領域１９−２に配置された第２のトランジスタ３２−２と、第２のトランジスタ３２−２の上方に配置され、かつ第２のトランジスタ３２−２と電気的に接続された第２のキャパシタ５９と、を有する。
【０１４７】
図１Ａに示すように、本実施の形態の半導体装置１０に設けられた単位メモリセル領域Ｃは、Ｘ方向の幅が３Ｆ（Ｆは最小露光寸法）、Ｙ方向の幅が２Ｆ（Ｆは最小露光寸法）とされており、その占有面積が６Ｆ２の構成とされている。
【０１４８】
なお、図１Ｂ〜図１Ｄに示す構造体上に、上部電極１１３の上面を覆う層間絶縁膜（図示せず）、該層間絶縁膜に内設されたコンタクトプラグ（図示せず）、及び該コンタクトプラグと接続された配線（図示せず）等を設けてもよい。
【０１４９】
ここで、図１Ａ〜図１Ｄを参照して、本実施の形態の半導体装置１０の名称と請求項１６ないし３４に記載された名称との対応関係について説明する。
請求項１６に記載の第１のビット線用不純物拡散領域とは、Ｗ方向における第１の活性領域１９−１の中央に配置されたビット線用不純物拡散領域７８のことである。
請求項１６に記載の第１のトランジスタとは、第１及び第２の活性領域１９−１，１９−２間に配置された第２素子分離領域１７Ｂと第１のビット線用不純物拡散領域（第１の活性領域１９−１の中央に配置されたビット線用不純物拡散領域７８）との間に位置する第１の活性領域１９−１に配置される第２のトランジスタ３１−２のことである。
【０１５０】
請求項１６に記載の第２のビット線用不純物拡散領域とは、Ｗ方向における第２の活性領域１９−２の中央に配置されたビット線用不純物拡散領域７８のことである。
請求項１６に記載の第２のトランジスタとは、第１及び第２の活性領域１９−１，１９−２間に配置された第２素子分離領域１７Ｂと第２のビット線用不純物拡散領（第２の活性領域１９−２の中央に配置されたビット線用不純物拡散領域７８）との間に位置する第２の活性領域１９−２に配置される第１のトランジスタ３２−１のことである。
【０１５１】
請求項１６に記載の第１のトランジスタ（第２のトランジスタ３１−２）は、ゲート絶縁膜７３を介して、一方の側面９８ａが第１のビット線用不純物拡散領域（ビット線用不純物拡散領域７８）の一方の側面７８ａと接触し、かつＹ方向に延在する第１のワード線（本実施の形態の第３のワード線９８）と、ゲート絶縁膜７３を介して、一方の側面９６ａが第１のワード線（第３のワード線９８）の他方の側面９８ｂと接触し、かつＷ方向において第１のワード線（第３のワード線９８）に隣接して配置される第１の半導体ピラー（本実施の形態の第３の半導体ピラー９６）と、ゲート絶縁膜７３を介して、一方の側面９９ａが第１の半導体ピラー（第３の半導体ピラー９６）の他方の側面９６ｂと接触すると共に、Ｙ方向に延在し、かつ第１のワード線（第３のワード線９８）と共にダブルゲート電極を構成する第２のワード線（本実施の形態の第４のワード線９９）と、を含む。
【０１５２】
請求項１６に記載の第２のトランジスタ（第１のトランジスタ３２−１）は、ゲート絶縁膜７３を介して、一方の側面７５ａが第２のビット線用不純物拡散領域（ビット線用不純物拡散領域７８）の一方の側面７８ｃと接触し、かつＹ方向に延在する第３のワード線（本実施の形態の第２のワード線７５）と、ゲート絶縁膜７３を介して、一方の側面７１ａが第３のワード線（第２のワード線７５）の他方の側面７５ｂと接触し、かつＷ方向において第３のワード線（第２のワード線７５）に隣接して配置される第２の半導体ピラー（本実施の形態の第１の半導体ピラー７１）と、ゲート絶縁膜７３を介して、一方の側面７４ａが第２の半導体ピラー（第１の半導体ピラー７１）の他方の側面７１ｂと接触すると共に、Ｙ方向に延在し、かつ第３のワード線（第２のワード線７５）と共にダブルゲート電極を構成する第４のワード線（本実施の形態の第１のワード線７４）と、を含む。
【０１５３】
また、請求項１６記載の第１及び第２のトランジスタを構成する第２及び第４のワード線（第４のワード線９９及び第１のワード線７４）は、第１及び第２の活性領域１９−１，１９−２間に配置される第２の素子分離領域１７Ｂを挟んで対向配置されており、第２のワード線（第４のワード線９９）の他方の側面９９ｂは、第２の素子分離領域１７Ｂの一方の側面１７Ｂａと接触し、第４のワード線（第１のワード線７４）の他方の側面７４ｂは、第２の素子分離領域１７Ｂの他方の側面１７Ｂｂと接触している。
【０１５４】
請求項１７に記載の第１の溝とは、本実施の形態の第１の活性領域１９−１に配置された第３の溝２３のことであり、請求項１７に記載の第２の溝とは、本実施の形態の第１の活性領域１９−１に配置された第４の溝２４のことである。
また、請求項１７に記載の第１及び第２の溝で区画される第１の半導体ピラーとは、本実施の形態の第１の活性領域１９−１に配置された第３の半導体ピラー９６のことである。
【０１５５】
請求項１７に記載の第３の溝とは、本実施の形態の第２の活性領域１９−２に配置された第２の溝２２のことであり、請求項１７に記載の第４の溝とは、本実施の形態の第２の活性領域１９−２に配置された第１の溝２１のことである。
また、請求項１７に記載の第３及び第４の溝で区画される第２の半導体ピラーとは、本実施の形態の第２の活性領域１９−２に配置された第１の半導体ピラー７１のことである。
【０１５６】
請求項１９に記載の第１の容量不純物拡散領域とは、本実施の形態の第１の活性領域１９−１に設けられた第３の半導体ピラー９６の上部に配置される第２の容量不純物拡散領域１０２のことである。
また、請求項１９に記載の第２の容量不純物拡散領域とは、本実施の形態の第２の活性領域１９−２に設けられた第１の半導体ピラー７１の上部に配置される第１の容量不純物拡散領域７７のことである。
【０１５７】
請求項２０に記載の第１の活性領域１９−１に配置された２つの第１のトランジスタとは、本実施の形態の第１及び第２のトランジスタ３１−１，３１−２のことである。
請求項２０に記載の２つの第１の溝とは、本実施の形態の第１の活性領域１９−１に配置された第２及び第３の溝２２，２３のことである。
請求項２０に記載の第３の半導体ピラーとは、本実施の形態の第１の活性領域１９−１に配置された第２及び第３の溝２２，２３により区画された第２の半導体ピラー７２のことである。
【０１５８】
請求項２３に記載の第１の底部不純物拡散領域とは、本実施の形態の第１の活性領域１９−１の第３の溝２３の底面を覆う第２の底部不純物拡散領域１０３及び／または第１の活性領域１９−１の第２の溝２２の底面を覆う第１の底部不純物拡散領域９１のことである。
請求項２３に記載の第２の底部不純物拡散領域とは、本実施の形態の第１の活性領域１９−１の第４の溝２４の底面を覆う第４の底部不純物拡散領域１０４及び／または第１の活性領域１９−１の第１の溝２１の底面を覆う第３の底部不純物拡散領域９２のことである。
【０１５９】
請求項２６に記載の第２の活性領域１９−２に配置された２つの第２のトランジスタとは、本実施の形態の第１及び第２のトランジスタ３２−１，３２−２のことである。
請求項２６に記載の２つの第３の溝とは、本実施の形態の第２の活性領域１９−２に配置された第２及び第３の溝２２，２３のことである。
請求項２６に記載の第４の半導体ピラーとは、本実施の形態の第２の活性領域１９−２に配置された第２及び第３の溝２２，２３により区画された第２の半導体ピラー７２のことである。
【０１６０】
請求項２９に記載の第３の底部不純物拡散領域とは、本実施の形態の第２の活性領域１９−２の第２の溝２２の底面を覆う第１の底部不純物拡散領域９１及び／または第３の溝２３の底面を覆う第２の底部不純物拡散領域１０３のことである。
請求項２３に記載の第４の底部不純物拡散領域は、本実施の形態の第２の活性領域１９−２の第１の溝２１の底面を覆う第３の底部不純物拡散領域９２及び／または第４の溝２４の底面を覆う第４の底部不純物拡散領域１０４のことである。
【０１６１】
本実施の形態の半導体装置によれば、半導体基板１３の主面１３ａ側に配置され、第１の素子分離領域１４によりＹ方向が区画されると共に、２つの第２の素子分離領域（第２の素子分離領域１７Ａ〜１７Ｃのうちの２つ）によりＸ方向が区画され、交互に配置されると共に、Ｘ方向に対して所定角度傾斜するＷ方向に延在する第１及び第２の活性領域１９−１，１９−２と、Ｗ方向に位置する第１及び第２の活性領域１９−１，１９−２の端部１９−１Ａ，１９−１Ｂ（一方の端部）に配置され、Ｙ方向に延在し、かつ第２の素子分離領域１７Ａまたは第２の素子分離領域１７Ｂと接触する第１のワード線７４と、Ｗ方向において、第１のワード線７４に隣接して配置され、ゲート絶縁膜７３を介して、第１のワード線７４と接触する第１の半導体ピラー７１と、Ｗ方向において、第１の半導体ピラー７１に隣接して配置され、Ｙ方向に延在し、ゲート絶縁膜７３を介して、第１の半導体ピラー７１と接触する第２のワード線７５と、Ｗ方向において、第２のワード線７５に隣接して配置され、ゲート絶縁膜７３を介して、第２のワード線７５と接触する第２の半導体ピラー７２と、Ｗ方向において、第２の半導体ピラー７２に隣接して配置され、Ｙ方向に延在し、ゲート絶縁膜７３を介して、第２の半導体ピラー７２と接触する第３のワード線９８と、Ｗ方向において、第３のワード線９８に隣接して配置され、ゲート絶縁膜７３を介して、第３のワード線９８と接触する第３の半導体ピラー９６と、Ｗ方向に位置する第１及び第２の活性領域１９−１，１９−２の端部１９−１Ｂ，１９−２Ｂ（他方の端部）に配置され、Ｗ方向に延在し、ゲート絶縁膜７３を介して、第３の半導体ピラー９６と接触すると共に、第２の素子分離領域１７Ｂまたは第２の素子分離領域１７Ｃと接触する第４のワード線９９と、第１の活性領域１９−１に配置された第１及び第２のトランジスタ３１−１，３１−２と、第２の活性領域１９−２に配置された第１及び第２のトランジスタ３２−１，３２−２と、を有し、第１のトランジスタ３１−１，３２−１は、第１の半導体ピラー７１と、ダブルゲート電極を構成する第１及び第２のワード線７４，７５と、を含み、第２のトランジスタ３１−２，３２−２は、第３の半導体ピラー９６と、ダブルゲート電極を構成する第３及び第４のワード線９８，９９と、を含むことを特徴とする。
【０１６２】
上記構成とされた半導体装置１０では、埋め込み型ダミーワード線を用いて、Ｗ方向に対して隣接して配置された活性領域間を電気的に分離するのではなく、第２の素子分離用絶縁膜１７−２を構成要素に含む第２の素子分離領域１７Ａ〜１７Ｃを用いて、隣接する第１及び第２の活性領域１９−１，１９−２間を電気的に分離する。
【０１６３】
このため、第１の活性領域１９−１に配置される第２のトランジスタ３１−２と、第２の素子分離領域１７Ｂを挟んで該第２のトランジスタ３１−２と隣接する第２の活性領域１９−２に配置された第１のトランジスタ３２−１とが相互干渉して、第２のトランジスタ３１−２及び第１のトランジスタ３２−１の動作が不安定になることを抑制できる。
【０１６４】
また、第１のトランジスタ３１−１，３２−１のダブルゲート電極として第１及び第２のワード線７４，７５を機能させることで、ゲート絶縁膜７３を介して、第１のワード線７４と第２のワード線７５とで挟まれる第１の半導体ピラー７１全体にチャネル領域を形成することが可能となり、第２のトランジスタ３１−２，３２−２のダブルゲート電極として第３及び第４のワード線９８，９９を機能させることで、ゲート絶縁膜７３を介して、第３のワード線９８と第４のワード線９９とで挟まれる第３の半導体ピラー９６全体にチャネルを形成することが可能となる。
これにより、第１のトランジスタ３１−１，３２−１及び第２のトランジスタ３１−２，３２−２の電流駆動能力を向上できる。
【０１６５】
なお、本実施の形態では、第１ないし第４の底部不純物拡散領域９１，１０３，９２，１０４を第１及び第２の活性領域１９−１，１９−２に設けた場合を例に挙げて説明したが、第１ないし第４の底部不純物拡散領域９１，１０３，９２，１０４は、必要に応じて設ければよい。
また、本実施の形態では、第２の半導体ピラー７２全体に、容量不純物拡散領域７８を配置させた場合を例に挙げて説明したが、容量不純物拡散領域７８の配設位置は、これに限定されない。
【０１６６】
図２〜図１３は、本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図である。
具体的には、図２Ａ、図４Ａ、及び図１３Ａは、製造途中のメモリセル部を示す平面図である。図２Ｂ、図３、図４Ｂ、図５〜図１２、及び図１３Ｂは、図１Ａに示すＡ−Ａ線断面に対応する製造途中のメモリセル部の断面図である。
また、図２Ｂは、図２Ａに示すＡ−Ａ線断面に対応する断面図であり、図５Ｂは、図５Ａに示すＡ−Ａ線断面に対応する断面図であり、図１３Ｂは、図１３Ａに示すＡ−Ａ線断面に対応する断面図である。
図２〜図１３において、図１Ａ〜図１Ｄに示すメモリセル部１１と同一構成部分には、同一符号を付す。
【０１６７】
次に、主に、図２〜図１３を参照して、本実施の形態の半導体装置１０のメモリセル部１１の製造方法について説明する。
始めに、図２Ａ及び図２Ｂに示す工程では、始めに、半導体基板１３としてｐ型の単結晶シリコン基板を準備する。次いで、周知の手法であるＳＴＩ法により、半導体基板１３の主面１３ａ側に、Ｘ方向に対して所定角度傾斜したＷ方向に延在し、かつＹ方向に対して所定の間隔で配置される第１の素子分離領域１４を形成する。
【０１６８】
具体的には、以下の方法により、ＳＴＩ構造とされた複数の第１の素子分離領域１４を形成する。
始めに、フォトリソグラフィー技術及びドライエッチング技術により、Ｘ方向に対して所定角度傾斜したＷ方向に延在し、かつＹ方向に対して所定の間隔で配置される第１の素子分離用溝１４−１を形成する。
次いで、周知の手法により、複数の第１の素子分離用溝１４−１を第１の素子分離用絶縁膜１４−２で埋め込むことで、上面が半導体基板１３の主面１３ａに対して面一とされた第１の素子分離領域１４が複数形成される。
【０１６９】
このとき、Ｙ方向における第１の素子分離領域１４の幅は、例えば、Ｆ（＝最小露光寸法）にすることができる。この場合、Ｙ方向における第１の素子分離領域１４の配設ピッチは、例えば、２Ｆ（Ｆは最小露光寸法）とすることができる。
また、半導体基板１３の主面１３ａを基準としたときの第１の素子分離領域１４の深さは、例えば、２５０ｎｍとすることができる。
【０１７０】
次いで、第１の素子分離領域１４の形成方法と同様な手法により、ＳＴＩ構造とされた第２の素子分離領域１７Ａ〜１７Ｃを形成する。
具体的には、フォトリソグラフィー技術及びドライエッチング技術により、Ｙ方向に延在し、かつＸ方向に対して所定の間隔で配置される第２の素子分離用溝１７−１を形成する。
【０１７１】
これにより、第１の活性領域１９−１に形成された複数の第２の素子分離用溝１７−１は、Ｙ方向に配置された複数の第１の活性領域１９−１及び第１の素子分離領域１４を分断する。
また、第２の活性領域１９−２に形成された複数の第２の素子分離用溝１７−１は、Ｙ方向に配置された複数の第２の活性領域１９−２及び第１の素子分離領域１４を分断する。
【０１７２】
次いで、周知の手法により、複数の第２の素子分離用溝１７−１を第２の素子分離用絶縁膜１７−２で埋め込むことで、上面が半導体基板１３の主面１３ａに対して面一とされた第２の素子分離領域１７Ａ〜１７Ｃが複数形成される。
第２の素子分離領域１７Ａ〜１７Ｃは、Ｘ方向に対して、第２の素子分離領域１７Ａ、第２の素子分離領域１７Ｂ、第２の素子分離領域１７Ｃの順で繰り返し形成される。
【０１７３】
このとき、Ｘ方向における第２の素子分離領域１７Ａ〜１７Ｃの幅は、例えば、Ｆ（＝最小露光寸法）にすることができる。この場合、Ｘ方向における第２の素子分離領域１７Ａ〜１７Ｃの配設ピッチは、例えば、６Ｆ（Ｆは最小露光寸法）とすることができる。
また、半導体基板１３の主面１３ａを基準としたときの第２の素子分離領域１７の深さＨ１は、例えば、２５０ｎｍとすることができる。
【０１７４】
上記複数の第１の素子分離領域１４、及び第２の素子分離領域１７Ａ〜１７Ｃを形成することで、Ｗ方向に対して、２つの第１の素子分離領域１４及び第２の素子分離領域１７Ａ，１７Ｂで区画された第１の活性領域１９−１と、２つの第１の素子分離領域１４及び第２の素子分離領域１７Ｂ，１７Ｃで区画された第２の活性領域１９−２と、が交互に形成される。
【０１７５】
なお、本実施の形態では、説明の便宜上、Ｗ方向に配置された活性領域を第１及び第２の活性領域１９−１，１９−２としたが、第１及び第２の活性領域１９−１，１９−２は、同じ構成とされた活性領域である。
また、上記説明では、第１の素子分離領域１４と第２の素子分離領域１７Ａ〜１７Ｃとを別々の工程で形成する場合を例に挙げて説明したが、第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃを同じ工程で一括形成してもよい。
【０１７６】
次いで、第１の素子分離領域１４の上面、第１の活性領域１９−１の上面、及び第２の活性領域１９−２の上面に、Ｙ方向に延在し、かつＸ方向に対して、所定の間隔で配置される複数の第１のエッチング用マスクパターン１２１を形成する。
【０１７７】
第１のエッチング用マスクパターン１２１は、１つの活性領域（第１の活性領域１９−１または第２の活性領域１９−２）に対して、２本形成する。２本の第１のエッチング用マスクパターン１２１は、１つの活性領域の中心を通過し、かつＹ方向に延在する直線に対して、線対称となるように配置する。
第１のエッチング用マスクパターン１２１は、Ｙ方向に配置された複数の活性領域（第１の活性領域１９−１または第２の活性領域１９−２）に跨るように形成されている。
【０１７８】
具体的には、複数の第１のエッチング用マスクパターン１２１は、例えば、下記方法により形成することができる。
始めに、ＣＶＤ法により、第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの上面、並びに第１及び第２の活性領域１９−１，１９−２の上面を覆うシリコン窒化膜（ＳｉＮ膜）を成膜する。
該シリコン窒化膜（ＳｉＮ膜）は、複数の第１のエッチング用マスクパターン１２１の母材となる絶縁膜である。該シリコン窒化膜（ＳｉＮ膜）の厚さは、例えば、６０ｎｍとすることができる。
【０１７９】
次いで、フォトリソグラフィー技術及びドライエッチング技術により、該シリコン窒化膜（ＳｉＮ膜）をパターニングする。これにより、複数の第１のエッチング用マスクパターン１２１が形成される。
複数の第１のエッチング用マスクパターン１２１は、第１ないし第４の溝２１〜２４を加工する際の溝形成用マスクパターンを形成するためのコアパターンとなる。
【０１８０】
Ｘ方向における第１のエッチング用マスクパターン１２１の幅は、例えば、Ｆ（＝最小露光寸法）とすることができる。また、第１のエッチング用マスクパターン１２１の間隔は、例えば、２Ｆ（Ｆは最小露光寸法）とすることができる。
この場合、第１のエッチング用マスクパターン１２１の配設ピッチは、例えば、３Ｆ（Ｆは最小露光寸法）とすることができる。
【０１８１】
次いで図３に示す工程では、ＭＬＤ（Ｍｏｌｅｃｕｌａｒ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、図２Ａ及び図２Ｂに示す構造体の上面に、複数の第１のエッチング用マスクパターン１２１を覆うＭＬＤ酸化シリコン膜１２３（例えば、厚さが２Ｆ／３（Ｆは最小露光寸法））を成膜する。
【０１８２】
このとき、原料ガスとしては、例えば、ビスターシャリブチルアミノシラン（ＢＴＢＡＳ：ＳｉＨ２（ＮＨＣ（ＣＨ３）３）２）等のアミノシランを用いることができる。
具体的には、ＭＬＤ酸化シリコン膜１２３は、例えば、以下の方法により形成することができる。始めに、成膜装置のチャンバー内に、図２に示す構造体を載置し、温度が２００（℃）、圧力が７０（Ｐａ）となるように保持する。
【０１８３】
次いで、該チャンバー内にアミノシランを供給し、図２に示す構造体の表面にアミノシランを吸着させる。その後、該チャンバー内にオゾン等の酸化ガスを供給し、吸着アミノシランを酸化させてＳｉＯ２分子層を形成する。
このステップを繰り返して、所望の厚さ（例えば、２Ｆ／３（Ｆは最小露光寸法））になるまでＳｉＯ２分子層を成膜することで、ＭＬＤ酸化シリコン膜１２３が形成される。
【０１８４】
次いで図４Ａ及び図４Ｂに示す工程では、ドライエッチング法により、図３に示す構造体に形成されたＭＬＤ酸化シリコン膜１２３をエッチバックすることで、Ｘ方向において対向配置された第１のエッチング用マスクパターン１２１の２つの側面を覆う犠牲膜サイドウォール１２５を形成する。
このとき、第１のエッチング用マスクパターン１２１の側面に直交する方向における犠牲膜サイドウォール１２５の厚さは、例えば、２Ｆ／３（Ｆは最小露光寸法）とすることができる。
【０１８５】
犠牲膜サイドウォール１２５の厚さが２Ｆ／３（Ｆは最小露光寸法）の場合、隣接する犠牲膜サイドウォール１２５間には、Ｘの方向の幅が２Ｆ／３とされた第１の凹部１２７が形成される。
複数の第１の凹部１２７は、第１の素子分離領域１４の上面の一部、第２の素子分離領域１７Ａ〜１７Ｃの上面の一部、第１の活性領域１９−１の上面の一部、第２の活性領域１９−２の上面の一部が露出している。
【０１８６】
第２の素子分離領域１７Ａ，１７Ｂ間に配置された第１の凹部１２７は、第１の活性領域１９−１のうち、ビット線用不純物拡散領域７８が形成される部分を露出している。
第２の素子分離領域１７Ａ，１７Ｂ間に配置された第１の凹部１２７は、第２の素子分離領域１７Ａ上に配置され、第２の素子分離領域１７Ａの上面の一部を露出する凹部１２７と、第２の素子分離領域１７Ｂ上に配置され、第２の素子分離領域１７Ｂの上面の一部を露出する凹部１２７と、の間に配置されている。
【０１８７】
第２の素子分離領域１７Ｂ，１７Ｃ間に配置された第１の凹部１２７は、第２の活性領域１９−２のうち、ビット線用不純物拡散領域７８が形成される部分を露出している。
第２の素子分離領域１７Ｂ，１７Ｃ間に配置された第１の凹部１２７は、第２の素子分離領域１７Ｂ上に配置され、第２の素子分離領域１７Ｂの上面の一部を露出する凹部１２７と、第２の素子分離領域１７Ｃ上に配置され、第２の素子分離領域１７Ｃの上面の一部を露出する凹部１２７と、の間に配置されている。
【０１８８】
次いで、図５に示す工程では、ＬＰＣＶＤ法により、図４に示す構造体の上面に、複数の第１の凹部１２７を埋め込む厚さで、シリコン窒化膜１２８を成膜する。
このとき、シリコン窒化膜１２８の厚さがＦ／３（Ｆは最小露光寸法）より厚くなるようにするとよい。Ｘ方向の第１の凹部１２７の幅が２Ｆ／３の場合、Ｆ／３よりも厚さが厚くなるように、シリコン窒化膜１２８を成膜することで、複数の第１の凹部１２７は、シリコン窒化膜１２８で完全に埋設される。
【０１８９】
次いで、図６に示す工程では、ドライエッチング法により、犠牲膜サイドウォール１２５の上面が露出するまで、図５に示す構造体に形成されたシリコン窒化膜１２８をエッチバックすることで、第１の凹部１２７を埋め込むシリコン窒化膜１２８よりなる第２のエッチング用マスクパターン１３１を形成する。
【０１９０】
次いで、図７に示す工程では、周知の手法により、図６に示す構造体に形成された犠牲膜サイドウォール１２５を除去する。
具体的には、シリコン窒化膜（第１のエッチング用マスクパターン１２１及び第２のエッチング用マスクパターン１３１を構成する絶縁膜）に対するシリコン酸化膜の選択比の高い条件（例えば、選択比３〜１０）を用いたドライエッチング法により、犠牲膜サイドウォール１２５を選択的に除去する。
【０１９１】
これにより、第１及び第２のエッチング用マスクパターン１２１，１３１が残存すると共に、犠牲膜サイドウォール１２５の直下に位置していた第１の素子分離領域１４の上面、第２の素子分離領域１７Ａ〜１７Ｃの上面、第１の活性領域１９−１の上面、及び第２の活性領域１９−２の上面が露出される。
第１及び第２のエッチング用マスクパターン１２１，１３１は、図８に示す第１ないし第４の溝２１〜２４を形成する際の溝形成用エッチングマスクとして機能する。
【０１９２】
次いで、図８に示す工程では、第１及び第２のエッチング用マスクパターン１２１，１３１をマスクとする異方性ドライエッチングにより、第１及び第２のエッチング用マスクパターン１２１，１３１から露出された第１の素子分離領域１４、第２の素子分離領域１７Ａ〜１７Ｃ、第１の活性領域１９−１、及び第２の活性領域１９−２をエッチングすることで、第１及び第２の活性領域１９−１，１９−２にそれぞれ第１ないし第４の溝２１〜２４を形成する。
【０１９３】
第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さが２５０ｎｍの場合、第１ないし第４の溝２１〜２４の深さＨ２は、例えば、１５０ｎｍとすることができる。
また、Ｘ方向における第１ないし第４の溝２１〜２４の幅は、例えば、２Ｆ／３（Ｆは最小露光寸法）とすることができる。
【０１９４】
また、上記第１ないし第４の溝２１〜２４を第１及び第２の活性領域１９−１，１９−２に形成することで、各活性領域に、第１ないし第３の半導体ピラー７１，７２，９６が形成される。
図１Ａを参照するに、図８に示す工程では、第１の活性領域１９−１の端部１９−１Ａから端部１９−１Ｂに向かうＷ方向を見た場合、Ｘ方向の幅ｄ１が２Ｆ／３とされた第１の溝２１と、Ｘ方向の幅ｄ３がＦとされた第１の半導体ピラー７１と、Ｘ方向の幅ｄ１が２Ｆ／３とされた第２の溝２２と、Ｘ方向の幅ｄ２が２Ｆ／３とされた第２の半導体ピラー７２と、Ｘ方向の幅ｄ１が２Ｆ／３とされた第３の溝２３と、Ｘ方向の幅ｄ３がＦとされた第３の半導体ピラー９６と、Ｘ方向の幅ｄ１が２Ｆ／３とされた第４の溝２４と、が順次隣接して形成される。
【０１９５】
また、図１Ａを参照するに、図８に示す工程では、第２の活性領域１９−２の端部１９−２Ａから端部１９−２Ｂに向かうＷ方向を見た場合、Ｘ方向の幅ｄ１が２Ｆ／３とされた第１の溝２１と、Ｘ方向の幅ｄ３がＦとされた第１の半導体ピラー７１と、Ｘ方向の幅ｄ１が２Ｆ／３とされた第２の溝２２と、Ｘ方向の幅ｄ２が２Ｆ／３とされた第２の半導体ピラー７２と、Ｘ方向の幅ｄ１が２Ｆ／３とされた第３の溝２３と、Ｘ方向の幅ｄ３がＦとされた第３の半導体ピラー９６と、Ｘ方向の幅ｄ１が２Ｆ／３とされた第４の溝２４と、が順次隣接して形成される。
【０１９６】
次いで、図９に示す工程では、周知の手法により、第１の溝２１の直下に位置する第１及び第２の活性領域１９−１，１９−２に配置され、第１の溝２１の底面を覆うと共に、
第２の素子分離領域（第２の素子分離領域１７Ａ，１７Ｂの一方の素子分離領域）と接触する第３の底部不純物拡散領域９２と、第２の溝２２の直下に位置する第１及び第２の活性領域１９−１，１９−２に配置され、第２の溝２２の底面を覆う第１の底部不純物拡散領域９１と、第３の溝２３の直下に位置する第１及び第２の活性領域１９−１，１９−２に配置され、第３の溝２３の直下に第３の溝２３の底面を覆う第２の底部不純物拡散領域１０３と、第４の溝２４の直下に位置する第１及び第２の活性領域１９−１，１９−２に配置され、第４の溝２４の底面を覆うと共に、第２の素子分離領域（第２の素子分離領域１７Ｂ，１７Ｃの一方の素子分離領域）と接触する第４の底部不純物拡散領域１０４と、を一括形成する
【０１９７】
具体的には、第１ないし第４の底部不純物拡散領域９１，１０３，９２，１０４は、例えば、第１及び第２のエッチング用マスクパターン１２１，１３１をマスクとするイオン注入法により、第１ないし第４の溝２１〜２４の底に砒素（Ａｓ）等のｎ型不純物を注入することで形成する。
イオン注入の条件としては、例えば、ドーズ量を１Ｅ１５（ａｔｏｍｓ/ｃｍ２）、加速エネルギーを５０ｋｅｖとすることができる。
【０１９８】
このとき、第１ないし第４の底部不純物拡散領域９１，１０３，９２，１０４は、第１ないし第４の底部不純物拡散領域９１，１０３，９２，１０４の下端から第２の素子分離領域１７Ａ〜１７Ｃの下端までの深さＨ４が、例えば、８０ｎｍとなるように形成する。
この場合、第１ないし第４の溝２１〜２４の底面を基準としたときの第１ないし第４の底部不純物拡散領域９１，１０３，９２，１０４の深さＨ３は、例えば、２０ｎｍとすることができる。
【０１９９】
次いで、図１０に示す工程では、周知の手法により、第１ないし第４の溝２１〜２４が露出する半導体基板１３の面を覆うゲート絶縁膜７３を形成する。
具体的には、例えば、熱酸化法により、第１ないし第４の溝２１〜２４が露出する半導体基板１３の面を酸化させることで、熱酸化シリコン膜よりなるゲート絶縁膜７３を形成する。この場合、ゲート絶縁膜７３の厚さは、例えば、４ｎｍとすることができる。
【０２００】
次いで、周知の手法（例えば、ＣＶＤ法）により、第１ないし第４の溝２１〜２４を埋め込む厚さで、第１ないし第４のワード線７４，７５，９８，９９の母材となる導電膜を成膜する。
該導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させた積層膜（金属積層膜）を用いることができる。
【０２０１】
次いで、ドライエッチング法により、該導電膜をエッチバックすることで、第１ないし第４の溝２１〜２４の下部のみに該導電膜を残存させる。
これにより、ゲート絶縁膜７３を介して、第１の溝２１の下部を埋め込む第１のワード線７４と、ゲート絶縁膜７３を介して、第２の溝２２の下部を埋め込む第２のワード線７５と、ゲート絶縁膜７３を介して、第３の溝２３の下部を埋め込む第３のワード線９８と、ゲート絶縁膜７３を介して、第４の溝２４の下部を埋め込む第４のワード線９９と、が一括形成される。
半導体基板１３の主面１３ａから第１ないし第４のワード線７４，７５，９８，９９の上面までの深さＨ５は、例えば、７０ｎｍとすることができる。
【０２０２】
先に図１Ｂ〜図１Ｄを参照して説明したように、第１の活性領域１９−１に形成された第１及び第２のワード線７４，７５は、第１のトランジスタ３１−１のダブルゲート電極として機能する。
また、第１の活性領域１９−１に形成された第３及び第４のワード線９８，９９は、第２のトランジスタ３１−２のダブルゲート電極として機能する。
【０２０３】
図１Ｂ〜図１Ｄに示すように、第２の活性領域１９−２に形成された第１及び第２のワード線７４，７５は、第１のトランジスタ３２−１のダブルゲート電極として機能する。
また、第２の活性領域１９−２に形成された第３及び第４のワード線９８，９９は、第２のトランジスタ３２−２のダブルゲート電極として機能する。
【０２０４】
次いで、図１１に示す工程では、周知の手法により、第１ないし第４の溝２１〜２４の上部を埋め込むように配置される埋め込み絶縁膜３５を形成すると共に、図１０に示す第１及び第２のエッチング用マスクパターン１２１，１３１を除去して、第１及び第２の活性領域１９−１，１９−２に形成された第１ないし第３の半導体ピラー７１，７２，９６の上面を露出させる。
このとき、埋め込み絶縁膜３５は、その上面が半導体基板１３の主面１３ａに対して面一となるように形成する。
【０２０５】
具体的には、例えば、以下の方法により、埋め込み絶縁膜３５を形成すると共に、図１０に示す第１及び第２のエッチング用マスクパターン１２１，１３１を除去する。
始めに、ＬＰＣＶＤ法により、第１ないし第４のワード線７４，７５，９８，９９の上面を覆い、かつ第１ないし第４の溝２１〜２４の上部を埋め込むシリコン窒化膜（図示せず）を成膜する。該シリコン窒化膜は、埋め込み絶縁膜３５の母材となる膜である。
【０２０６】
次いで、ドライエッチング法により、第１及び第２の活性領域１９−１，１９−２に位置する第１ないし第３の半導体ピラー７１，７２，９６の上面が露出するまで、該シリコン窒化膜をエッチバックする。
これにより、第１ないし第４の溝２１〜２４の上部に、第１ないし第４のワード線７４，７５，９８，９９の上面を保護する埋め込み絶縁膜３５が形成される。
このエッチバック工程により、埋め込み絶縁膜３５の母材と同じシリコン窒化膜よりなる第１及び第２のエッチング用マスクパターン１２１，１３１が除去される。
【０２０７】
次いで、図１２に示す工程では、周知の手法（例えば、ＣＶＤ法）により、図１１に示す構造体の上面を覆うシリコン酸化膜１３３を成膜する。シリコン酸化膜１３３は、図１Ｂに示すビット線形成用層間絶縁膜３７の母材となる膜である。シリコン酸化膜１３３の厚さは、例えば、２０ｎｍとすることができる。
【０２０８】
次いで、シリコン酸化膜１３３を介して、イオン注入法により、第１及び第２の活性領域１９−１，１９−２に形成された第１ないし第３の半導体ピラー７１，７２，９６の上面にｎ型不純物であるリン（Ｐ）を選択的に注入する。
【０２０９】
これにより、第１及び第２の活性領域１９−１，１９−２に形成された第１の半導体ピラー７１の上部に配置される第１の容量不純物拡散領域７７と、第１及び第２の活性領域１９−１，１９−２に形成された第２の半導体ピラー７２の上部に配置される不純物拡散層１３５（図１３に示すビット線用不純物拡散領域７８の一部となる不純物拡散層）と、第１及び第２の活性領域１９−１，１９−２に形成された第３の半導体ピラー９６の上部に配置される第２の容量不純物拡散領域１０２と、が一括形成される。
【０２１０】
このとき、第１の容量不純物拡散領域７７、第２の容量不純物拡散領域１０２、及び不純物拡散層１３５は、その下面が第１ないし第４のワード線７４，７５，９８，９９の上面に対して面一となるように形成する。
また、イオン注入の条件としては、例えば、ドーズ量を１Ｅ１４（ａｔｏｍｓ／ｃｍ２）、加速エネルギーを１００ｋｅｖとすることができる。
【０２１１】
次いで、図１３Ａ及び図１３Ｂに示す工程では、周知のフォトリソグラフィー技術により、開口溝１３７Ａ，１３７Ｂを有するフォトレジストマスク１３７を形成する。フォトレジストマスク１３７の厚さは、例えば、１００ｎｍとすることができる。
開口溝１３７Ａは、Ｙ方向に延在する溝である。開口溝１３７Ａは、Ｙ方向に配置された複数の第２の半導体ピラー７２（第１の活性領域１９−１に形成された半導体ピラー）の上方に配置されたシリコン酸化膜１３３の上面を露出するように形成する。
開口溝１３７Ｂは、Ｙ方向に延在する溝である。開口溝１３７Ｂは、Ｙ方向に配置された複数の第２の半導体ピラー７２（第２の活性領域１９−２に形成された半導体ピラー）の上方に配置されたシリコン酸化膜１３３の上面を露出するように形成する。
【０２１２】
次いで、フォトレジストマスク１３７をエッチングマスクとするウエットエッチングにより、開口溝１３７Ａ，１３７Ｂの下方に配置されたシリコン酸化膜１３３を除去する。
これにより、開口溝１３７Ａの下方に配置された複数の第１の活性領域１９−１の第２の半導体ピラー７２の上面を露出するビットコンタクト用溝３７Ａと、開口溝１３７Ｂの下方に配置された複数の第２の活性領域１９−２の第２の半導体ピラー７２の上面を露出するビットコンタクト用溝３７Ｂと、を一括形成する。
これにより、ビットコンタクト用溝３７Ａ，３７Ｂを有し、かつシリコン酸化膜１３３よりなるビット線形成用層間絶縁膜３７が形成される。
【０２１３】
次いで、フォトレジストマスク１３７を残した状態で、イオン注入法により、ビットコンタクト用溝３７Ａ，３７Ｂに露出された複数の第２の半導体ピラー７２の上面（言い換えれば、不純物拡散層１３５の上面）に、ｎ型不純物であるリン（Ｐ）を注入することで、第１及び第２の活性領域１９−１，１９−２に形成された第２の半導体ピラー７２全体に、第１及び第２の底部不純物拡散領域９１，１０３と接触するビット線用不純物拡散領域７８を形成する。
【０２１４】
上記ビット線用不純物拡散領域７８は、少なくとも２回のイオン注入を実施することで、深さ方向の不純物濃度分布を均一化させるとよい。
具体的には、例えば、１回目のイオン注入では、ドーズ量を１Ｅ１５（ａｔｏｍｓ/ｃｍ２）、加速エネルギーを１００ｋｅｖとし、２回目のイオン注入では、１回目のイオン注入と同じドーズ量を用い、加速エネルギーを２００ｋｅｖとする。
【０２１５】
このように、２回のイオン注入の実施により、ビット線用不純物拡散領域７８を形成することで、第１及び第２の活性領域１９−１，１９−２に形成されるビット線用不純物拡散領域７８の下端を、第２及び第３の溝２２，２３の底面よりも下方に配置することが可能となるため、ビット線用不純物拡散領域７８の下端と第１及び第２の底部不純物拡散領域９１，１０２とを接触させることができる。
第２及び第３の溝２２，２３の底面を基準としたときのビット線用不純物拡散領域７８の下方への突出量Ｈ６は、例えば、１５ｎｍ程度とすることができる。
【０２１６】
なお、本実施の形態では、ビットコンタクト用溝３７Ａ，３７Ｂを形成後に、ビット線用不純物拡散領域７８を形成する場合を例に挙げて説明したが、ビットコンタクト用溝３７Ａ，３７Ｂを形成する前に、シリコン酸化膜１３３を介したイオン注入を実施することで、ビット線用不純物拡散領域７８を形成し、その後、ビットコンタクト用溝３７Ａ，３７Ｂを形成してもよい。
【０２１７】
図１３Ａ及び図１３Ｂに示す工程以降の工程については、図１Ａ〜図１Ｄを参照して説明する。
図１３Ａ及び図１３Ｂに示す工程が終了後、周知の手法により、図１３Ａ及び図１３Ｂに示すフォトレジストマスク１３７を除去する。
次いで、周知の手法により、フォトレジストマスク１３７が除去された構造体の上面側を覆う図示していない金属膜（第１及び第２のビット線４３−１，４３−２の母材）と、該金属膜の上面を覆い、かつキャップ絶縁膜４５の母材となるシリコン窒化膜（図示せず）と、を順次成膜する。
上記金属膜（図示せず）としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜を用いることができる。
【０２１８】
次いで、フォトリソグラフィー技術により、上記シリコン窒化膜（図示せず）の上面のうち、キャップ絶縁膜４５の形成領域に対応する面に配置されるレジストマスク（図示せず）を形成する。
次いで、該レジストマスク（図示せず）をエッチングマスクとする異方性ドライエッチング技術により、上記金属膜（図示せず）の上面が露出するまで上記シリコン窒化膜（図示せず）をエッチングする。
これにより、該シリコン窒化膜（図示せず）よりなるキャップ絶縁膜４５が複数形成される。その後、周知の手法により、上記レジストマスク（図示せず）を除去する。
【０２１９】
次いで、複数のキャップ絶縁膜４５をマスクとする異方ドライエッチングにより、上記金属膜をパターニングすることで、ビットコンタクト用溝３７Ａを埋め込み、かつビットコンタクト用溝３７Ａの直下に位置するビット線用不純物拡散領域７８と電気的に接続される第１のビット線４３−１と、ビットコンタクト用溝３７Ｂを埋め込み、かつビットコンタクト用溝３７Ｂの直下に位置するビット線用不純物拡散領域７８と電気的に接続される第２のビット線４３−２と、が一括形成される。
【０２２０】
次いで、周知の手法により、第１及び第２のビット線４３−１，４３−２の側面、及びキャップ絶縁膜４５の側面を覆うサイドウォール４６を形成する。サイドウォール４６の母材となる絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０２２１】
次いで、ビット線形成用層間絶縁膜３７上に、サイドウォール４６を介して、第１及び第２のビット線４３−１，４３−２間に配置された空間を埋め込む容コン形成用層間絶縁膜４８を形成する。このとき、容コン形成用層間絶縁膜４８の上面を、平坦な面にすると共に、キャップ絶縁膜４５の上面よりも上方に配置する。
容コン形成用層間絶縁膜４８としては、例えば、ＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、ＳＯＧ法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を用いることができる。
【０２２２】
次いで、フォトリソグラフィー技術及びドライエッチング技術により、第１の容量不純物拡散領域７７上に位置するビット線形成用層間絶縁膜３７及び容コン形成用層間絶縁膜４８を貫通する第１の容量コンタクト孔５１と、第２の容量不純物拡散領域１０２上に位置するビット線形成用層間絶縁膜３７及び容コン形成用層間絶縁膜４８を貫通する第２の容量コンタクト孔５２と、を一括形成する。
このとき、第１の容量コンタクト孔５１は、第１の容量不純物拡散領域７７の上面を露出するように形成し、第２の容量コンタクト孔５２は、第２の容量不純物拡散領域１０２の上面を露出するように形成する。
【０２２３】
次いで、周知の手法により、第１の容量コンタクト孔５１を埋め込み、かつ第１の容量不純物拡散領域７７の上面と接触する第１の容量コンタクトプラグ５４と、第２の容量コンタクト孔５２を埋め込み、かつ第２の容量不純物拡散領域１０２の上面と接触する第２の容量コンタクトプラグ５５と、を一括形成する。
第１及び第２の容量コンタクトプラグ５４，５５を構成する導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜を用いることができる。
【０２２４】
次いで、周知の手法（例えば、ＣＶＤ法）により、容コン形成用層間絶縁膜４８上に、下部電極１１１の高さと等しい厚さとされたシリコン酸化膜（図示せず）を成膜する。
【０２２５】
次いで、フォトリソグラフィー技術により、該シリコン酸化膜（図示せず）上に、フォトレジストマスク（図示せず）を形成する。
次いで、該フォトレジストマスク（図示せず）を介した異方性ドライエッチングにより、第１及び第２の容量コンタクトプラグ５４，５５上に配置されたシリコン酸化膜（図示せず）を除去する。
これにより、第１の容量コンタクトプラグ５４の上面を露出する第１のシリンダ孔（図示せず）と、第２の容量コンタクトプラグ５５の上面を露出する第２のシリンダ孔（図示せず）と、が一括形成される。その後、フォトレジストマスク（図示せず）は、除去される。
【０２２６】
次いで、周知の手法により、第１のシリンダ孔（図示せず）の内面を覆い、かつ第１の容量不純物拡散領域７７と電気的に接続される下部電極１１１と、第２のシリンダ孔（図示せず）の内面を覆い、かつ第２の容量不純物拡散領域１０２と電気的に接続される下部電極１１１と、を一括形成する。
これにより、下部電極１１１の形状は、王冠形状となる。また、下部電極１１１の母材となる導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【０２２７】
次いで、周知の手法により、シリコン酸化膜（図示せず）を除去することで、複数の下部電極１１１の外周面、及び容コン形成用層間絶縁膜４８の上面を露出させる。
次いで、周知の手法により、複数の下部電極１１１の表面、及び容コン形成用層間絶縁膜４８の上面を覆う容量絶縁膜１１２を形成する。このとき、容量絶縁膜１１２は、下部電極１１１内を埋め込まない厚さで形成する。
【０２２８】
容量絶縁膜１１２としては、例えば、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ３膜）、或いはこれらの積層膜を用いることができる。
【０２２９】
次いで、周知の手法により、容量絶縁膜１１２の表面を覆い、かつ上面が平坦な面とされた上部電極１１３を形成する。このとき、上部電極１１３は、容量絶縁膜１１２を介して、下部電極１１１内、及び下部電極１１１間に形成された空間を埋め込むことが可能な厚さで形成する。上部電極１１３の母材となる導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【０２３０】
これにより、第１の容量コンタクトプラグ５４上に配置され、かつ第１の容量不純物拡散領域７７と電気的に接続された第１のキャパシタ５８と、第２の容量コンタクトプラグ５５上に配置され、かつ第２の容量不純物拡散領域１０２と電気的に接続された第２のキャパシタ５９と、が一括形成される。
【０２３１】
また、第１及び第２の活性領域１９−１，１９−２に第１及び第２のキャパシタ５８，５９が形成されることで、第１の活性領域１９−１に配置され、かつ第１のトランジスタ３１−１及び第１のキャパシタ５８よりなる第１のキャパシタＭＣ１と、第１の活性領域１９−１に配置され、かつ第２のトランジスタ３１−２及び第２のキャパシタ５９よりなる第２のキャパシタＭＣ２と、第２の活性領域１９−２に配置され、かつ第１のトランジスタ３２−１及び第１のキャパシタ５８よりなる第３のキャパシタＭＣ３と、第２の活性領域１９−２に配置され、かつ第２のトランジスタ３２−２及び第２のキャパシタ５９よりなる第４のキャパシタＭＣ４と、が一括形成される。
【０２３２】
なお、図１Ｂ〜図１Ｄに示す構造体上に、例えば、上部電極１１３の上面を覆う層間絶縁膜（図示せず）、該層間絶縁膜に内設されたコンタクトプラグ（図示せず）、及び該コンタクトプラグと接続された配線（図示せず）等を形成してもよい。
【０２３３】
本実施の形態の半導体装置の製造方法によれば、サイドウォール方式のダブルパターニング法を用いて、第１ないし第４のワード線７４，７５，９８，９９が配置される第１ないし第４の溝２１〜２４を形成しているため、Ｘ方向の第１ないし第４のワード線７４，７５，９８，９９の幅は、第１のエッチング用マスクパターン１２１の側面に形成される犠牲膜サイドウォール１２５の厚さで規定され、犠牲膜サイドウォール１２５の厚さは、ＭＬＤ酸化シリコン膜１２３の厚さで制御することができる。
【０２３４】
したがって、フォトリソグラフィー技術に依存することなく、任意に犠牲膜サイドウォール１２５の厚さ、言い換えれば、Ｘ方向における第１ないし第４のワード線７４，７５，９８，９９の幅を制御することができる。
これにより、隣接する犠牲膜サイドウォール１２５の間に形成されるビット線用不純物拡散領域７８のＸ方向の幅もフォトリソグラフィー技術に依存することなく、任意に制御することができる。
【０２３５】
また、最初に形成する第１のエッチング用マスクパターン１２１（コアパターン）は、フォトリソグラフィー技術を用いて形成するが、第１のエッチング用マスクパターン１２１がＦ（＝最小露光寸法）以上のサイズとされたパターンであるため、容易に形成することができる。
【０２３６】
よって、容易に制御可能な第１のエッチング用マスクパターン１２１の幅及び間隔と、ＭＬＤ酸化シリコン膜１２３の膜厚と、により、Ｘ方向の幅がＦ（＝最小露光寸法）以下とされた第１ないし第４のワード線７４，７５，９８，９９及びビット線用不純物拡散領域７８を形成することができる。
【０２３７】
さらに、本実の形態では、第１のトランジスタ３１−１，３１−２及び第２のトランジスタ３１−２，３２−２が高性能化に寄与するダブルゲート構造を有するため、ワード線（ゲート電極）の数は２倍に増加するが、第１ないし第４のワード線７４，７５，９８，９９のＸ方向の幅、及びビット線用不純物拡散領域７８のＸ方向の幅をＦ以下のサイズで構成することが可能となるので、平面視した際の半導体装置１０全体の面積の増加を抑制しつつ、高性能化された第１のトランジスタ３１−１，３１−２及び第２のトランジスタ３１−２，３２−２を形成することができる。
【０２３８】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０２３９】
本発明は、半導体装置に適用可能である。
【符号の説明】
【０２４０】
１０…半導体装置、１１…メモリセル部、１３…半導体基板、１３ａ…主面、１４…第１の素子分離領域、１４−１…第１の素子分離用溝、１４−２…第１の素子分離用絶縁膜、１７Ａ〜１７Ｃ…第２の素子分離領域、１７−１…第２の素子分離用溝、１７−２…第２の素子分離用絶縁膜、１９−１…第１の活性領域、１９−１Ａ，１９−１Ｂ，１９−２Ａ，１９−２Ｂ…端部、１９−２…第２の活性領域、２１…第１の溝、２２…第２の溝、２３…第３の溝、２４…第４の溝、３１−１，３２−１…第１のトランジスタ、３１−２，３２−２…第２のトランジスタ、３５…埋め込み絶縁膜、３７…ビット線形成用層間絶縁膜、３７Ａ，３７Ｂ…ビットコンタクト用溝、４３−１…第１のビット線、４３−２…第２のビット線、４５…キャップ絶縁膜、４６…サイドウォール、４８…容コン形成用層間絶縁膜、５１…第１の容量コンタクト孔、５２…第２の容量コンタクト孔、５４…第１の容量コンタクトプラグ、５５…第２の容量コンタクトプラグ、５８…第１のキャパシタ、５９…第２のキャパシタ、７１…第１の半導体ピラー、７２…第２の半導体ピラー、７３…ゲート絶縁膜、７４…第１のワード線、７５…第２のワード線、７７…第１の容量不純物拡散領域、７８…ビット線用不純物拡散領域、９１…第１の底部不純物拡散領域、９２…第３の底部不純物拡散領域、９６…第３の半導体ピラー、９８…第３のワード線、１７Ｂａ,７１ａ，７４ａ，７５ａ，７８ａ，７８ｃ，９６ａ，９８ａ，９９ａ…一方の側面、１７Ｂｂ，７１ｂ，７４ｂ，７５ｂ，９６ｂ，９８ｂ，９９ｂ…他方の側面、９９…第４のワード線、１０２…第２の容量不純物拡散領域、１０３…第２の底部不純物拡散領域、１０４…第４の底部不純物拡散領域、１１１…下部電極、１１２…容量絶縁膜、１１３…上部電極、１２１…第１のエッチング用マスクパターン、１２３…ＭＬＤ酸化シリコン膜、１２５…犠牲膜サイドウォール、１２７…第１の凹部、１２８…シリコン窒化膜、１３１…第２のエッチング用マスクパターン、１３３…シリコン酸化膜、１３５…不純物拡散層、１３７…フォトレジストマスク、１３７Ａ，１３７Ｂ…開口溝、Ｃ…単位メモリセル領域、ｄ１〜ｄ３…幅、Ｈ１〜Ｈ５…深さ、Ｈ６…突出量、ＭＣ１…第１のメモリセル、ＭＣ２…第２のメモリセル、ＭＣ３…第３のメモリセル、ＭＣ４…第４のメモリセル
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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