(57)【要約】【課題】ばらつきの小さく消費電流の少ない遅延回路を備えた半導体装置を提供する。【解決手段】入力端子と出力端子との間に複数の遅延素子が縦続接続された遅延回路であって、第１の電源ノードと第２の電源ノードとの間に直列に接続された第１及び第２のトランジスタを含む第１の遅延素子と、第１の電源ノードと第１の遅延素子の出力ノードとの間に直列に接続された第３及び第４のトランジスタを含み、第４のトランジスタの制御端子が入力端子又は出力端子に接続されている遅延回路、を備える。【選択図】図１
2014123932.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に複数の遅延素子が縦続接続された遅延回路であって、第１の電源ノードと第２の電源ノードとの間に直列に接続された第１及び第２のトランジスタを含む第１の遅延素子と、前記第１の電源ノードと前記第１の遅延素子の出力ノードとの間に直列に接続された第３及び第４のトランジスタを含み、前記第４のトランジスタの制御端子が前記入力端子又は出力端子に接続されている遅延回路、を備えることを特徴とする半導体装置。
【請求項２】
前記入力端子と出力端子との間に複数縦続接続された遅延素子が、前記第１の遅延素子の後段に接続された第２の遅延素子をさらに含み、
前記第２の遅延素子が第１の電源ノードと第２の電源ノードとの間に直列に接続された第５及び第６のトランジスタを含み、
前記遅延回路が前記第２の電源ノードと前記第２の遅延素子の出力ノードとの間に直列に接続された第７及び第８のトランジスタをさらに含み、
前記第８のトランジスタの制御端子が前記第４のトランジスタの制御端子の反転信号に接続され、
前記第７のトランジスタが前記第３のトランジスタとは逆導電型のトランジスタであり、前記第８のトランジスタが前記第４のトランジスタとは逆導電型のトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１、第２の遅延素子が夫々前記各出力ノードと固定電位との間に接続された容量素子をさらに含み、
前記第３、第７のトランジスタの各制御端子が夫々固定電位に接続されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１、第２のトランジスタの制御端子が前記入力端子に共通接続され、
前記第５のトランジスタの制御端子が前記第１の遅延素子の出力ノードに接続され、
前記第６のトランジスタの制御端子が前記入力端子の反転信号に接続され、
前記第３のトランジスタの制御端子が前記第２の電源ノードに、前記第７のトランジスタの制御端子が前記第１の電源ノードに、夫々接続され、
前記第４のトランジスタの制御端子が前記出力端子に、前記第８のトランジスタの制御端子が前記出力端子の反転信号に、夫々接続され、
前記第１、第３乃至第５のトランジスタが第１導電型のトランジスタ、前記第２、第６乃至第８のトランジスタが前記第１導電型とは逆導電型の第２導電型のトランジスタであることを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記第２の遅延素子の出力ノードと前記第２の電源ノードとの間に前記第６のトランジスタと直列に接続された第２導電型の第９のトランジスタをさらに備え、
前記第９のトランジスタの制御端子が前記第１の遅延素子の出力ノードに接続されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１及び第８のトランジスタの制御端子が前記入力端子の反転信号に夫々接続され、
前記第２、第４、第６のトランジスタの制御端子が夫々前記入力端子に接続され、
前記第３のトランジスタが前記第１の遅延素子の出力ノードと、前記第５のトランジスタの制御端子との間に接続され、
前記第４のトランジスタが前記第１の電源ノードと、前記第５のトランジスタの制御端子との間に接続され、
前記第３のトランジスタの制御端子が前記第１の電源ノードに接続され、
前記第７のトランジスタが前記第２の遅延素子の出力ノードと前記第８のトランジスタとの間に接続され、前記第７のトランジスタを介して前記第２の遅延素子の出力ノードが前記遅延回路の後段に接続され、
前記第７のトランジスタの制御端子が前記第２の電源ノードに接続され、
前記第４乃至第７のトランジスタが第１導電型のトランジスタ、前記第１乃至第３、及び第８のトランジスタが前記第１導電型とは逆導電型の第２導電型のトランジスタであることを特徴とする請求項２又は３記載の半導体装置。
【請求項７】
第１の遅延素子が、前記第２の電源ノードと当該第１の遅延素子の出力ノードとの間に前記第２のトランジスタと直列に接続された抵抗素子をさらに含み、前記第１のトランジスタが前記第１の電源ノードと当該第１の遅延素子の出力ノードとの間に接続され、
第２の遅延素子が、前記第１の電源ノードと当該第２の遅延素子の出力ノードとの間に前記第５のトランジスタと直列に接続された抵抗素子をさらに含み、前記第６のトランジスタが前記第２の電源ノードと当該第２の遅延素子の出力ノードとの間に接続されていることを特徴とする請求項２乃至６いずれか１項記載の半導体装置。
【請求項８】
複数の遅延素子が縦続接続され、初段の入力信号に対して後段から遅延した信号を出力する遅延回路であって、
前記複数の遅延素子のうち、少なくとも一つの遅延素子が、当該遅延素子の出力ノードと固定電位との間に、制御端子が固定電位に接続された固定バイアストランジスタと、遅延回路によって遅延させる信号の遷移に伴ってスイッチするスイッチトランジスタと、が、直列に接続されていることを特徴とする遅延回路を備える半導体装置。
【請求項９】
前記複数の遅延素子は、それぞれ入力信号を反転して後段に伝える反転遅延素子であって、
前記出力ノードと第１の電源ノードとの間に、前記固定バイアストランジスタと前記スイッチトランジスタと、直列に接続された第１の遅延素子と、
前記出力ノードと第２の電源ノードとの間に、前記固定バイアストランジスタと前記スイッチトランジスタと、直列に接続された第２の遅延素子と、
を備え、
前記第１の遅延素子と前記第２の遅延素子とが、交互に縦続接続されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記遅延回路が、前記複数縦続接続された遅延素子のうち最終段に接続された遅延素子の出力ノードの立ち上がり又は立ち下がりの一方に応じて第１の論理信号を前記出力端子から出力し、前記入力端子の立ち上がり又は立ち下がりの他方に応じて第２の論理信号を前記出力端子から出力する出力回路をさらに備えることを特徴とする請求項１乃至９いずれか１項記載の半導体装置。
【請求項１１】
メモリセルアレイをさらに備え、
前記遅延回路が前記メモリセルアレイに対する内部アクセスタイミングを制御する信号を出力することを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。
【請求項１２】
前記メモリセルアレイから読み出した信号を増幅するセンスアンプと、
外部から与えられた信号に基づいて、内部アクセス制御信号を活性化させるデコード回路と、
をさらに備え、
前記遅延回路が前記内部アクセス制御信号に基づいて、前記センスアンプを活性化するタイミング信号を出力することを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記遅延回路が、外部から与えられた信号により活性化させた内部アクセス制御信号の活性化状態を解除するタイミング信号を出力することを特徴とする請求項１１又は１２記載の半導体装置。
【請求項１４】
前記遅延回路の遅延時間を所望の時間と比較し、比較結果に応じた論理レベルをとる調整ディセーブル信号を発生する遅延時間モニタ回路と、
前記第３のトランジスタと前記電源ノードとの間に接続され、制御端子に前記調整ディセーブル信号が供給される第１０のトランジスタと、をさらに備えることを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
【請求項１５】
前記遅延回路の遅延時間を所望の時間と比較し、比較結果に応じた論理レベルをとる調整ディセーブル信号を発生する遅延時間モニタ回路と、
前記固定バイアストランジスタと前記固定電位との間に接続され、制御端子に前記調整ディセーブル信号が供給される調整切替トランジスタを、さらに備えることを特徴とする請求項８乃至１３のいずれか１項記載の半導体装置。
【請求項１６】
前記遅延時間モニタ回路は、前記遅延回路の遅延時間が前記所望の遅延時間よりも長い場合に、前記調整ディセーブル信号を発生することを特徴とする請求項１４又は１５記載の半導体装置。
【請求項１７】
前記遅延時間モニタ回路は、
入力信号を、前記遅延回路の遅延時間に等しい時間、遅延するレプリカ遅延回路と、
前記入力信号を、予め定めた時間、遅延する基準遅延時間回路と、
を備え、
前記レプリカ遅延回路と前記基準遅延時間回路の出力信号に応じて、前記調整ディセーブル信号を発生することを特徴とする請求項１４乃至１６いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、遅延回路を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、内部信号のタイミングを調整するために遅延回路が用いられる。遅延回路の遅延時間は遅延回路を構成するトランジスタの特性ばらつきや電源電圧等によって変動を受ける。そのため、遅延回路が内部信号のタイミングを最適に調整できない場合が生じる。
【０００３】
特許文献１には、かかる遅延回路の遅延時間の変動を抑制する遅延回路が記載されている。図８は、特許文献１の図１に記載されている遅延回路の回路ブロック図である。図８を用いて特許文献１に記載されている従来の遅延回路について説明する。図８に示すように、この従来の遅延回路は、遅延素子として機能する複数のインバータＩＮＶｏ，ＩＮＶｅが交互に直列接続された構成を有している。ここで、インバータＩＮＶｏは奇数段目のインバータであり、インバータＩＮＶｅは偶数段目のインバータである。
【０００４】
各インバータＩＮＶｏ，ＩＮＶｅは、低位側の電源配線ＶＳＳと出力ノードｏｕｔとの間に接続されたＮチャンネル型のＭＯＳトランジスタＴＲ１ｏ又はＴＲ１ｅと、高位側の電源配線ＶＤＤと出力ノードｏｕｔとの間に接続されたＰチャンネル型のＭＯＳトランジスタＴＲ２ｏ又はＴＲ２ｅとを備えている。トランジスタＴＲ１ｏ又はＴＲ１ｅの制御端子であるゲート電極は、トランジスタＴＲ２ｏ又はＴＲ２ｅの制御端子であるゲート電極と共通接続され、入力ノードｉｎを構成している。
【０００５】
そして、前段に位置するインバータＩＮＶｏ，ＩＮＶｅの出力ノードｏｕｔが後段に位置するインバータＩＮＶｏ，ＩＮＶｅの入力ノードｉｎに接続されている。より詳細には、奇数段目のインバータＩＮＶｏの出力ノードｏｕｔと偶数段目のインバータＩＮＶｅの入力ノードｉｎが信号線Ｌ１によって接続されており、偶数段目のインバータＩＮＶｅの出力ノードｏｕｔと奇数段目のインバータＩＮＶｏの入力ノードｉｎが信号線Ｌ２によって接続されている。
【０００６】
この従来の遅延回路では、高位側の電源配線ＶＤＤと信号線Ｌ１との間に、Ｐチャンネル型のＭＯＳトランジスタＴＲ３が接続されている。トランジスタＴＲ３のゲート電極は低位側の電源配線ＶＳＳに接続されているため、トランジスタＴＲ３は常にオン状態であり、電流源として機能する。さらに、トランジスタＴＲ３とインバータＩＮＶｏの出力ノードｏｕｔとの間には、ゲートが固定電位に接続され抵抗素子として機能するトランジスタＴＲ４が接続されている。さらに、奇数段目のインバータＩＮＶｏの出力ノードｏｕｔと低位側の電源配線ＶＳＳとの間には、容量素子Ｃ１が接続されている。トランジスタＴＲ４と容量素子Ｃ１は時定数回路を構成する。
【０００７】
この遅延回路は、入力信号ＩＮがロウレベルからハイレベルに立ち上がるとインバータＩＮＶｏによって信号線Ｌ１は立ち下がり、インバータＩＮＶｅにより信号線Ｌ２が立ち上がる。インバータＩＮＶｅの立ち上がり遅延時間は、Ｐチャンネル型のＭＯＳトランジスタＴＲ２ｅの駆動能力に依存することになるが、ＭＯＳトランジスタＴＲ２ｅのゲートには、同じＰチャンネル型のＭＯＳトランジスタであるトランジスタＴＲ３が電流源として接続されているため、温度や電圧などの変化によるＰチャンネル型のＭＯＳトランジスタの特性変動が相殺されると特許文献１には記載されている。
【０００８】
すなわち、Ｐチャンネル型ＭＯＳトランジスタの駆動能力が低くなる方向に変動する場合は電流源トランジスタＴＲ３の電流が少なくなるため、ＭＯＳトランジスタＴＲ２ｅのゲート信号の立ち下がりが速くなるが、これは、ＭＯＳトランジスタＴＲ２ｅの駆動能力の低下を補う。一方、Ｐチャンネル型ＭＯＳトランジスタの駆動能力が高くなる方向に変動する場合はその逆である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−４４２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以下の分析は、本発明によって与えられたものである。特許文献１に記載の遅延回路では、遅延時間の変動を抑制するため、遅延回路の消費電流が増加する恐れがあった。すなわち、遅延時間の変動を相殺するために設けられたトランジスタを介して、入力信号が活性化している限り貫通電流が流れ続ける。たとえば、図８において、入力信号ＩＮが活性化レベルであるハイレベルを維持し続けると、ＴＲ３が常時導通しているので、ＴＲ３、ＴＲ４、ＴＲ１ｏを介してＶＤＤからＶＳＳへ貫通電流が流れ続ける。従って、入力信号ＩＮの状態によっては、この貫通電流により遅延回路の平均消費電流が大きくなる。
【課題を解決するための手段】
【００１１】
本発明の第１の視点によれば、入力端子と出力端子との間に複数の遅延素子が縦続接続された遅延回路であって、第１の電源ノードと第２の電源ノードとの間に直列に接続された第１及び第２のトランジスタを含む第１の遅延素子と、前記第１の電源ノードと前記第１の遅延素子の出力ノードとの間に直列に接続された第３及び第４のトランジスタを含み、前記第４のトランジスタの制御端子が前記入力端子又は出力端子に接続されている遅延回路、を備える半導体装置が提供される。
【００１２】
本発明の第２の視点によれば、複数の遅延素子が縦続接続され、初段の入力信号に対して後段から遅延した信号を出力する遅延回路であって、前記複数の遅延素子のうち、少なくとも一つの遅延素子が、当該遅延素子の出力ノードと固定電位との間に、制御端子が固定電位に接続された固定バイアストランジスタと、遅延回路によって遅延させる信号の遷移に伴ってスイッチするスイッチトランジスタと、が、直列に接続されている遅延回路を備える半導体装置が提供される。
【発明の効果】
【００１３】
本発明の各視点によれば、電源電圧やトランジスタの特性ばらつきによる遅延時間の変動を抑制し、かつ、消費電流の少ない遅延回路を備える半導体装置が可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態による遅延回路の（ａ）回路ブロック図と（ｂ）その動作波形図である。
【図２】比較例による遅延回路の回路ブロック図である。
【図３】第１の実施形態と比較例の遅延回路について、遅延時間の変動と平均消費電流とを比較した図である。
【図４】第２の実施形態による遅延回路の（ａ）回路ブロック図と（ｂ）その動作波形図である。
【図５】第３の実施形態による遅延回路を備える半導体装置全体のブロック図である。
【図６】第３の実施形態における行制御回路の回路ブロック図である。
【図７】第３の実施形態における行制御回路の動作波形図である。
【図８】特許文献１に記載の従来の遅延回路の回路ブロック図である。
【図９】第４の実施形態による行制御回路のブロック図である。
【図１０】第４の実施形態による遅延回路の回路ブロック図である。
【図１１】第４の実施形態による遅延時間モニタ回路の回路ブロック図である。
【図１２】第４の実施形態による遅延時間モニタ回路の動作波形図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態の概要について説明する。一例を図１、図４に示すように遅延素子の遅延時間の変動を抑制するように機能する第３のトランジスタと、遅延素子に流れる貫通電流を防ぐスイッチとして機能する第４のトランジスタと、を第１の遅延素子の出力ノードと電源ノードとの間に直列に設けたので、電源電圧やトランジスタの特性ばらつきによる遅延時間の変動を抑制し、かつ、消費電流の少ない遅延回路を備える半導体装置が可能となる。第３のトランジスタは、図１に示すような遅延素子の充放電電流を増減することによって遅延時間の変動を抑制してもよいし、図４に示すように遅延素子の充放電電圧を増減することによって遅延時間の変動を抑制するものであってもよい。第３のトランジスタは、制御端子が固定電位に接続されている。また、第４のトランジスタは、遅延回路によって遅延させる信号に同期してスイッチさせることが好ましく、図１に一例を示すように遅延回路が出力する信号によってスイッチさせるものでもよく、図４に一例を示すように遅延回路に入力する信号によってスイッチさせるものでもよい。
【００１６】
以下により具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００１７】
［第１の実施形態］
図１（ａ）は、第１の実施形態による遅延回路２００の回路ブロック図である。まず、遅延回路２００の構成について説明する。遅延回路２００は、遅延素子Ｄ１、遅延素子Ｄ２、出力ゲートＧ１を備えている。遅延素子Ｄ１、Ｄ２はそれぞれ前段から入力される信号を反転遅延させて後段に伝える反転遅延素子である。遅延素子Ｄ１の後段に遅延素子Ｄ２が縦続接続され、遅延素子Ｄ２のさらに後段には出力ゲートＧ１が接続されている。遅延回路２００に対する入力信号ＩＮ１は遅延素子Ｄ１の入力ノードに接続されている。入力信号ＩＮ１は、出力ゲートＧ１にも接続され、出力ゲートＧ１は、入力信号ＩＮ１と遅延素子Ｄ２の出力信号から遅延回路２００全体の出力信号ＯＵＴ１を生成し出力する。
【００１８】
遅延素子Ｄ１は、電源ＶＤＤとＮｏｄｅ＿Ｃとの間に接続されたＰＭＯＳトランジスタＰ３と、Ｎｏｄｅ＿Ｃと電源ＶＳＳとの間に直列に接続された抵抗Ｒ３及びＮＭＯＳトランジスタＮ３を備える。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３のゲートは入力信号ＩＮ１が供給される入力端子に共通に接続されている。また、Ｎｏｄｅ＿Ｃと電源ＶＳＳとの間には容量Ｃ３が接続されている。Ｎｏｄｅ＿Ｃは遅延素子Ｄ１の出力ノードとなっている。遅延素子Ｄ１は、入力信号ＩＮ１がロウレベルからハイレベルに立ち上がったときに抵抗Ｒ３と容量Ｃ３等によって出力ノードＮｏｄｅ＿Ｃを遅れて立ち下げる反転遅延素子である。
【００１９】
遅延素子Ｄ２は、電源ＶＤＤとＮｏｄｅ＿Ｄとの間にＰＭＯＳトランジスタＰ６と抵抗Ｒ４が直列に接続されている。また、Ｎｏｄｅ＿Ｄと電源ＶＳＳとの間にはＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ５が直列に接続されている。ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ４のゲートは共にＮｏｄｅ＿Ｃに接続され、ＮＭＯＳトランジスタＮ５のゲートはインバータＩＮＶ１の出力端子に接続されている。インバータＩＮＶ１は入力端子で入力信号ＩＮ１を受け取り、入力信号ＩＮ１の反転信号を生成するインバータである。また、遅延素子Ｄ２は、電源ＶＤＤとＮｏｄｅ＿Ｄとの間に接続された容量Ｃ４を備えている。Ｎｏｄｅ＿Ｄは遅延素子Ｄ２の出力ノードとなっている。遅延素子Ｄ２は、前段の出力ノードＮｏｄｅ＿Ｃがハイレベルからロウレベルに立ち下がったときに抵抗Ｒ４と容量Ｃ４等によって出力ノードＮｏｄｅ＿Ｄを遅れて立ち上げる反転遅延素子である。
【００２０】
出力ゲートＧ１は、入力信号ＩＮ１を受け取る入力端子とＮｏｄｅ＿Ｄに接続された入力端子とを有するＮＡＮＤ回路ＮＡＮＤ２とＮＡＮＤ２の出力端子が入力端子に接続されたインバータＩＮＶ２とを備え、インバータＩＮＶ２の出力端子から遅延回路２００の出力信号ＯＵＴ１を出力する。
【００２１】
電源ＶＤＤと遅延素子Ｄ１の出力ノードであるＮｏｄｅ＿Ｃとの間には、ＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ５が直列に接続されている。ＰＭＯＳトランジスタＰ４のゲートは電源ＶＳＳに接続され、常時導通状態に固定されている。ＰＭＯＳトランジスタＰ５のゲートはインバータＩＮＶ２の出力端子に接続され、インバータＩＮＶ２の出力信号によりオンオフが制御されている。なお、ＰＭＯＳトランジスタＰ４は、ＰＭＯＳトランジスタＰ５よりも駆動能力が低く抑えられている。このため、例えば、ＰＭＯＳトランジスタＰ４はＰＭＯＳトランジスタＰ５よりもチャネル長が長くなっている。また、好ましくは、ＰＭＯＳトランジスタＰ５とＰＭＯＳトランジスタＰ３は、実質的に同一のサイズ（チャネル幅、チャネル長）である。また、好ましくは、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３の駆動能力は実質的に互いに等しい。
【００２２】
遅延素子Ｄ２の出力ノードであるＮｏｄｅ＿Ｄと電源ＶＳＳの間には、ＮＭＯＳトランジスタＮ６とＮＭＯＳトランジスタＮ７が直列に接続されている。ＮＭＯＳトランジスタＮ６のゲートはＮＡＮＤ２の出力端子に接続され、ＮＡＮＤ２の出力信号によりオンオフが制御されている。ＮＭＯＳトランジスタＮ７のゲートは電源ＶＤＤに接続され、常時導通状態に固定されている。なお、ＮＭＯＳトランジスタＮ７は、ＮＭＯＳトランジスタＮ６よりも駆動能力が低く抑えられている。このため、例えば、ＮＭＯＳトランジスタＮ７はＮＭＯＳトランジスタＮ６よりもチャネル長が長くなっている。また、好ましくは、ＮＭＯＳトランジスタＮ６、ＮＭＯＳトランジスタＮ４、及び、ＮＭＯＳトランジスタＮ５は、互いに実質的に同一のサイズ（チャネル幅、チャネル長）である。また、好ましくは、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ６の駆動能力は実質的に互いに等しい。
【００２３】
次に、図１（ａ）に示す遅延回路２００の動作について、動作波形図である図１（ｂ）も参照して説明する。図１（ａ）に示す遅延回路２００は、入力信号ＩＮ１の立ち上がりより出力信号ＯＵＴ１を遅延させて立ち上げる遅延回路である。入力信号ＩＮ１が立ち下がるときは、遅延させないで出力信号ＯＵＴ１を立ち下げる。出力ゲートＧ１のＮＡＮＤ２に入力信号ＩＮ１が直接接続されているためである。
【００２４】
初期状態のスタンバイ状態では、入力信号ＩＮ１はロウレベルである。このとき遅延素子Ｄ１の出力ノードＮｏｄｅ＿Ｃはハイレベル、遅延素子Ｄ２の出力ノードＮｏｄｅ＿Ｄはロウレベルとなり、出力信号ＯＵＴ１はロウレベルである。また、ＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ６は共にオン状態である。
【００２５】
入力信号ＩＮ１が立ち上がると、遅延素子Ｄ１は、ＰＭＯＳトランジスタＰ３がオフし、ＮＭＯＳトランジスタＮ３がオンするのでＮｏｄｅ＿Ｃの容量Ｃ３に充電されている電荷は抵抗Ｒ３とＮＭＯＳトランジスタＮ３を介して電源ＶＳＳへ放電される。このとき、ＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ５がオン状態にあるので、電源ＶＤＤからＮｏｄｅ＿Ｃへと電流が供給される。ここで、ＰＭＯＳトランジスタＰ４はトランジスタのチャンネル長を長くするなどして駆動能力が十分に抑えられたトランジスタである。特にＮＭＯＳトランジスタＮ３より駆動能力が低くなるように設計されている。従って、電源ＶＤＤからＰＭＯＳトランジスタＰ４とＰＭＯＳトランジスタＰ５を介してＮｏｄｅ＿Ｃへ供給される電流より、抵抗Ｒ３、ＮＭＯＳトランジスタＮ３を介してＮｏｄｅ＿Ｃから電源ＶＳＳへ流れる電流の方が大きいので、Ｎｏｄｅ＿Ｃの電位はハイレベルであるＶＤＤからロウレベルであるＶＳＳへ向けて徐々に低下する。
【００２６】
次に、遅延素子Ｄ２の動作としては、入力信号ＩＮ１が立ち上がると、ＩＮＶ１を介してＮＭＯＳトランジスタＮ５がオフする。Ｎｏｄｅ＿Ｃの電位がハイレベルであるＶＤＤから徐々に低下するとＰＭＯＳトランジスタＰ６がオンするので、ＰＭＯＳトランジスタＰ６、抵抗Ｒ４を介して電源ＶＤＤからＮｏｄｅ＿Ｄへ電流が流れる。このとき、ＮＭＯＳトランジスタＮ６とＮＭＯＳトランジスタＮ７がオン状態にあるので、Ｎｏｄｅ＿ＤからＮＭＯＳトランジスタＮ６とＮＭＯＳトランジスタＮ７を介して電源ＶＳＳへも電流が流れる。ここで、ＮＭＯＳトランジスタＮ７はトランジスタのチャンネル長を長くするなどして駆動能力が十分に抑えられたトランジスタである。特にＰＭＯＳトランジスタＰ６より駆動能力が低くなるように設計されている。従って、電源ＶＤＤからＰＭＯＳトランジスタＰ６と抵抗Ｒ４を介してＮｏｄｅ＿Ｄへ供給される電流の方が、ＮＭＯＳトランジスタＮ６、ＮＭＯＳトランジスタＮ７を介してＮｏｄｅ＿Ｄから電源ＶＳＳへ流れる電流より大きい。Ｎｏｄｅ＿Ｄには容量Ｃが接続されているので、Ｎｏｄｅ＿Ｄの電位はロウレベルであるＶＳＳからハイレベルであるＶＤＤに向けて徐々に上昇する。
【００２７】
電源電圧ＶＤＤの値が高い場合やトランジスタの閾値がトランジスタの駆動能力が増加する方向にばらついた場合、遅延回路の遅延時間が短くなる。逆に、電源電圧ＶＤＤの値が低い場合やトランジスタの閾値がトランジスタの駆動能力が低下する方向にばらついた場合、遅延回路の遅延時間が長くなる。
【００２８】
しかし、この遅延回路２００では、ＰＭＯＳトランジスタＰ４の駆動能力が増加すると、電源ＶＤＤからＮｏｄｅ＿Ｃへと供給する電流が増加するので、Ｎｏｄｅ＿Ｃのハイレベルからロウレベルへの低下を遅くするように働く。逆に、ＰＭＯＳトランジスタＰ４の駆動能力が低下すると、電源ＶＤＤからＮｏｄｅ＿Ｃへと供給する電流が減少するので、Ｎｏｄｅ＿Ｃのハイレベルからロウレベルへの低下を早くするように働く。従って、ＰＭＯＳトランジスタＰ４によって、トランジスタの駆動能力の増減による遅延回路の遅延時間の増減を抑制することができる。
【００２９】
同様に、この遅延回路２００では、ＮＭＯＳトランジスタＮ７の駆動能力が増加すると、Ｎｏｄｅ＿ｄから電源ＶＳＳへと流れる電流が増加するので、Ｎｏｄｅ＿Ｄのロウレベルからハイレベルへの上昇を遅くするように働く。逆に、ＮＭＯＳトランジスタＮ７の駆動能力が低下すると、Ｎｏｄｅ＿ｄから電源ＶＳＳへと流れる電流が減少するので、Ｎｏｄｅ＿Ｃのロウレベルからハイレベルへの上昇を早くするように働く。従って、ＮＭＯＳトランジスタＮ７によって、トランジスタの駆動能力の増減による遅延回路の遅延時間の増減を抑制することができる。
【００３０】
すなわち、遅延回路２００では、トランジスタの駆動能力に依存する遅延時間の増減をＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ７により補償することができる。
【００３１】
さらに、電源ＶＤＤとＮｏｄｅ＿Ｃとの間には、ＰＭＯＳトランジスタＰ４と直列にＰＭＯＳトランジスタＰ５が接続されている。このＰＭＯＳトランジスタＰ５のゲートは、遅延回路２００の出力端子、即ち出力信号ＯＵＴ１が現れる端子、に接続されている。従って、ＰＭＯＳトランジスタＰ５は出力信号ＯＵＴ１がロウレベルをとるときにオンし、出力信号ＯＵＴ１がハイレベルをとるときにオフする。入力信号ＩＮ１がロウレベルからハイレベルに立ち上がるときに、出力信号ＯＵＴ１は入力信号ＩＮ１から遅れてロウレベルからハイレベルに立ち上がるので、入力信号ＩＮ１がハイレベルに立ち上がった後、出力信号ＯＵＴ１が立ち上がるまでの間、ＰＭＯＳトランジスタＰ５はオン状態を維持する。従って、入力信号ＩＮ１が立ち上がってから出力信号ＯＵＴ１が立ち上がるまでの遅延時間の増減を、ＰＭＯＳトランジスタＰ４とＰ５を流れる電流により補償することができる。このときは、ＰＭＯＳトランジスタＰ４、ＰＭＯＳトランジスタＰ５、抵抗Ｒ３、ＮＭＯＳトランジスタＮ３を通って、電源ＶＤＤから電源ＶＳＳに貫通電流が流れる。
【００３２】
次に、出力信号ＯＵＴ１がハイレベルに立ち上がった後はＰＭＯＳトランジスタＰ５がオフ状態となり、上記貫通電流は停止する。また、スタンバイ状態で入力信号ＩＮ１がロウレベルを維持しているときは、出力信号ＯＵＴ１はロウレベルを維持し、ＰＭＯＳトランジスタＰ５もオン状態を維持しているが、このときは、ＮＭＯＳトランジスタＮ３がオフしているので貫通電流は流れない。すなわち、ＰＭＯＳトランジスタＰ４、ＰＭＯＳトランジスタＰ５には、入力信号ＩＮ１が立ち上がってから出力信号ＯＵＴ１が立ち上がるまでの遅延時間の調整が必要な期間だけ電流が流れ、それ以外のときには電流が流れない。
【００３３】
同様に、Ｎｏｄｅ＿Ｄと電源ＶＳＳとの間には、ＮＭＯＳトランジスタＮ７と直列にＮＭＯＳトランジスタＮ６が接続されている。このＮＭＯＳトランジスタＮ６のゲートは、遅延回路２００の出力信号ＯＵＴ１と論理レベルが相補の関係にあるＮＡＮＤ２の出力端子に接続されている。なお、ＮＭＯＳトランジスタＮ６のゲートをＮＡＮＤ２の出力端子に接続する代わりに、出力信号ＯＵＴ１を反転するインバータ回路を設けこのインバータ回路の出力端子にＮＭＯＳトランジスタＮ６のゲートを接続する構成としてもよい。従って、ＮＭＯＳトランジスタＮ６はＰＭＯＳトランジスタＮ５と同様に出力信号ＯＵＴ１がロウレベルを出力するときにオンし、出力信号ＯＵＴ１がハイレベルを出力するときにオフする。入力信号ＩＮ１がロウレベルからハイレベルに立ち上がるときに、出力信号ＯＵＴ１は入力信号ＩＮ１から遅れてロウレベルからハイレベルに立ち上がるので、入力信号ＩＮ１がハイレベルに立ち上がった後、出力信号ＯＵＴ１が立ち上がるまでの間、ＮＭＯＳトランジスタＮ６はオン状態を維持する。従って、入力信号ＩＮ１が立ち上がってから出力信号ＯＵＴ１が立ち上がるまでの遅延時間の増減を、ＮＭＯＳトランジスタＮ６とＮ７を流れる電流により補償することができる。このときは、ＰＭＯＳトランジスタＰ６、抵抗Ｒ４、ＮＭＯＳトランジスタＮ６、ＮＭＯＳトランジスタＮ７を通って、電源ＶＤＤから電源ＶＳＳに貫通電流が流れる。
【００３４】
次に、出力信号ＯＵＴ１がハイレベルに立ち上がった後はＮＭＯＳトランジスタＮ６がオフ状態となり、上記貫通電流は停止する。また、スタンバイ状態で入力信号ＩＮ１がロウレベルを維持しているときは、出力信号ＯＵＴ１はロウレベル（ＮＡＮＤ２の出力端子はハイレベル）を維持し、ＮＭＯＳトランジスタＮ６もオン状態を維持しているが、このときは、ＰＭＯＳトランジスタＰ６がオフしているので貫通電流は流れない。すなわち、ＮＭＯＳトランジスタＮ６、ＮＭＯＳトランジスタＮ７には、入力信号ＩＮ１が立ち上がってから出力信号ＯＵＴ１が立ち上がるまでの遅延時間の調整が必要な期間だけ電流が流れ、それ以外のときには電流が流れない。
【００３５】
また、遅延素子Ｄ２は、Ｎｏｄｅ＿Ｄと電源ＶＳＳとの間にＮＭＯＳトランジスタＮ４と直列にＮＭＯＳトランジスタＮ５を設け、そのゲートは入力信号ＩＮ１の反転信号を生成するＩＮＶ１の出力端子に接続されている。ＮＭＯＳトランジスタＮ５を設けることにより、入力信号ＩＮ１が立ち上がり、Ｎｏｄｅ＿Ｃがゆっくり立ち下がるときに、ＮＭＯＳトランジスタＮ５が素早くオフするので、ＰＭＯＳトランジスタＰ６、ＮＭＯＳトランジスタＮ４を介して電源ＶＤＤから電源ＶＳＳに貫通電流が流れるのを防止できる。
【００３６】
ＮＭＯＳトランジスタＮ４を省略し、ＮＭＯＳトランジスタＮ５のドレインをＮｏｄｅ＿Ｄに接続することも可能と考えられる。しかし、図１（ａ）に示すように、さらに好ましくはＮｏｄｅ＿Ｄと電源ＶＳＳとの間にＮＭＯＳトランジスタＮ５を設ける他にＮＭＯＳトランジスタＮ５と直列にゲートにＮｏｄｅ＿Ｃが接続されているＮＭＯＳトランジスタＮ４を設けておくことが好ましい。すなわち、入力信号ＩＮ１が逆に立ち下がったときに、容量Ｃ３を充電する必要があるためＩＮ１の立ち下がりに比べてＮｏｄｅ＿Ｃの立ち上がりが比較的緩慢になる。そのときにＮＭＯＳトランジスタＮ４がＮｏｄｅ＿Ｃの上昇につれてゆっくりと導通するため、ＩＮ１の立ち下がり時にＮ５が素早く導通し、Ｐ６、Ｎ５を介してＶＤＤからＶＳＳに貫通電流が流れるのを制限できる。
【００３７】
すなわち、図１（ａ）に示す通り、Ｎｏｄｅ＿Ｄと第２の電源ノード（ＶＳＳ）との間にＮｏｄｅ＿Ｃに制御端子が接続されたＮＭＯＳトランジスタＮ４とＩＮＶ１の出力に制御端子が接続されたＮＭＯＳトランジスタＮ５とを直列に接続することがより望ましい。
【００３８】
次に、第１の実施形態をシミュレーションした実施例１について説明する。図３は第１の実施形態による実施例１と比較例とのシミュレーション結果を比較した図である。比較例による遅延回路４００の回路ブロック図を図２に示す。比較例の遅延素子Ｄ１は図１（ａ）に示す第１の実施形態における遅延素子Ｄ１と同一の構成である。また、遅延素子Ｄ１２は、図１（ａ）に示す遅延素子Ｄ２に設けられている貫通電流を防ぐためのＮＭＯＳトランジスタＮ５に相当するトランジスタが設けられていない点において異なっている。さらに、図２に示す比較例では、図１（ａ）に設けられているトランジスタの駆動能力の変動を補償するトランジスタＰ４、Ｎ７に相当するトランジスタや、そのトランジスタに流れる電流をスイッチするトランジスタＰ５、Ｎ６に相当するトランジスタは設けられていない。
【００３９】
なお、この実施例１、比較例の遅延回路は、共に入力信号ＩＮ１、ＩＮが立ち上がってから出力信号ＯＵＴ１、ＯＵＴが立ち上がるまでの遅延値は設計値（標準値）で５ｎｓである。
【００４０】
図３（ａ）には、実施例と比較例に対する入力信号ＩＮ１、ＩＮの波形図を示す。入力信号ＩＮ１、ＩＮは、共に１０ｎｓでＶＳＳレベルからＶＤＤレベルに立ち上がり、２０ｎｓでＶＳＳレベルに立ち下がっている。ＶＳＳ＝０Ｖとして、電源電圧ＶＤＤ＝１．１Ｖと１．２Ｖの場合をプロットしている。
【００４１】
図３（ｂ）は、比較例の出力信号ＯＵＴのシミュレーション結果を示す。電源電圧ＶＤＤ＝１．４Ｖ、１．２Ｖ、１．１Ｖを与え、ＰＭＯＳトランジスタの閾値の製造ばらつき等を考慮してシミュレーションを行っている。図３（ｂ）に示すように出力信号の立ち上がりタイミングは約１３．８ｎｓから約１６．６ｎｓの範囲でばらついており、最速と最遅でその水準差は２．８３ｎｓである。
【００４２】
図３（ｃ）は、実施例１の出力信号ＯＵＴ１のシミュレーション結果を示す。電源電圧ＶＤＤ＝１．４Ｖ、１．１Ｖを与え、ＰＭＯＳトランジスタの閾値の製造ばらつき等を考慮してシミュレーションを行っている。図３（ｃ）に示すように出力信号の立ち上がりタイミングは約１４．２ｎｓから約１５．７ｎｓの範囲でばらついており、最速と最遅でその水準差は１．４７ｎｓである。図３（ｂ）の比較例と図３（ｃ）の実施例１を比較すると、実施例１の方が比較例に対して水準差が約５２％であり、水準差が少ないことがわかる。
【００４３】
図３（ｄ）は、実施例１と比較例の平均消費電流の比較を示す。実施例１の消費電流波形を実線で、比較例の消費電流波形を破線で示す。実施例１と比較例では平均消費電流は同等である。なお、今回シミュレーションの対象とはしなかったが、図８に示すような特許文献１に記載の遅延回路のように駆動能力補償用のトランジスタ（図８のＴＲ３）を設けると水準差は少なくすることができるが、ＴＲ３に流れる貫通電流のため消費電流は増加する。それに対して実施例１では、消費電流を増加させることなく、遅延時間の水準差を少なくすることができる。
【００４４】
（第１の実施形態の変形例）
第１の実施形態は必要に応じて様々に変形して用いることができる。その一例をあげれば、以下のとおりである。
【００４５】
図１では、遅延素子Ｄ１、遅延素子Ｄ２は一つずつしか用いていないが、より大きな遅延時間を得る遅延回路が必要な場合は、遅延素子Ｄ１と遅延素子Ｄ２をそれぞれ交互に複数縦続接続させることにより大きな遅延時間を得ることができる。なお、初段の遅延素子Ｄ１の電源ＶＤＤとＮｏｄｅ＿Ｃとの間にはゲートが入力信号ＩＮ１に接続されたＰＭＯＳトランジスタＰ３しか設けていないが、遅延素子Ｄ２の後段に設ける遅延素子Ｄ１の電源ＶＤＤとＮｏｄｅ＿Ｃとの間には、入力信号ＩＮ１をゲートに接続したＰＭＯＳトランジスタと、前段の遅延素子の出力ノードＮｏｄｅ＿Ｄをゲートに接続したＰＭＯＳトランジスタと、を直列に設けることが望ましい。遅延素子Ｄ２にＮＭＯＳトランジスタＮ４とＮ５を直列に接続しているように貫通電流を防ぐためである。なお、後段に設ける遅延素子Ｄ１のＮＭＯＳトランジスタＮ３のゲートは前段の遅延素子Ｄ２の出力ノードＮｏｄｅ＿Ｄに接続する。
【００４６】
また、ＰＭＯＳトランジスタ、又はＮＭＯＳトランジスタのどちらか一方のみに起因する遅延時間の差が問題となる場合は、遅延素子Ｄ１とＰＭＯＳトランジスタＰ４とＰ５との第１の組み合わせ、又は、遅延素子Ｄ２とＮＭＯＳトランジスタＮ６とＮ７との第２の組み合わせ、のうちどちらか一方の組み合わせのみを用いることができる。また、大きな遅延時間を必要とする場合には、このどちらかの組み合わせと、通常のインバータと交互に縦続接続することにより、大きな遅延時間を得ることができる。
【００４７】
［第２の実施形態］
図４（ａ）は、第２の実施形態による遅延回路３００の回路ブロック図である。遅延回路３００の構成から説明する。遅延回路３００は、遅延素子Ｄ１ａ、遅延素子Ｄ２ａ、出力ゲートＧ１を備えている。遅延素子Ｄ１ａ、Ｄ２ａはそれぞれ前段から入力される信号を反転遅延させて後段に伝える反転遅延素子である。遅延素子Ｄ１ａの後段に遅延素子Ｄ２ａが縦続接続され、遅延素子Ｄ２ａのさらに後段には出力ゲートＧ１が接続されている。遅延素子Ｄ１ａの入力ノードには、遅延回路３００に対する入力信号ＩＮ２が供給されている。入力信号ＩＮ２は、出力ゲートＧ１にも供給され、出力ゲートＧ１は、入力信号ＩＮ２と遅延素子Ｄ２ａの出力信号から遅延回路３００全体の出力信号ＯＵＴ２を生成し出力する。出力ゲートＧ１の構成は第１の実施形態と同一である。また、入力信号ＩＮ２の反転信号を生成するインバータとしてＩＮＶ３、ＩＮＶ４を備えている。なお、ＩＮＶ３、ＩＮＶ４の電源は共にＶＤＤとＶＳＳに接続されている。
【００４８】
遅延素子Ｄ１ａは、電源ＶＤＤとＮｏｄｅ＿Ｅとの間に接続されたＮＭＯＳトランジスタＮ８と、Ｎｏｄｅ＿Ｅと電源ＶＳＳとの間に直列に接続された抵抗Ｒ５及びＮＭＯＳトランジスタＮ９を備える。ＮＭＯＳトランジスタＮ８のゲートはＩＮＶ３の出力端子に接続され、入力信号ＩＮ２の反転信号が与えられている。また、ＮＭＯＳトランジスタＮ９のゲートは入力信号ＩＮ２に接続されている。さらにＮｏｄｅ＿Ｅと電源ＶＳＳとの間には容量Ｃ５が接続されている。Ｎｏｄｅ＿Ｅは遅延素子Ｄ１ａの出力ノードとなっている。遅延素子Ｄ１ａは、入力信号ＩＮ２がロウレベルからハイレベルに立ち上がったときに抵抗Ｒ５と容量Ｃ５等によって出力ノードＮｏｄｅ＿Ｅを遅れて立ち下げる反転遅延素子である。
【００４９】
遅延素子Ｄ１ａの出力ノードＮｏｄｅ＿Ｅと遅延素子Ｄ２ａの入力ノードＮｏｄｅ＿Ｇとの間にはＮＭＯＳトランジスタＮ１０が設けられ、そのゲートは電源ＶＤＤに接続されている。また、電源ＶＤＤとＮｏｄｅ＿Ｇとの間にはＰＭＯＳトランジスタＰ７が設けられ、そのゲートには入力信号ＩＮ２が供給されている。
【００５０】
遅延素子Ｄ２ａは、電源ＶＤＤとＮｏｄｅ＿Ｆとの間にＰＭＯＳトランジスタＰ８と抵抗Ｒ６が直列に接続されている。また、Ｎｏｄｅ＿Ｆと電源ＶＳＳとの間にはＰＭＯＳトランジスタＰ９が接続されている。ＰＭＯＳトランジスタＰ８のゲートはＮｏｄｅ＿Ｇに接続され、ＰＭＯＳトランジスタＰ９のゲートには入力信号ＩＮ２が供給されている。さらに、遅延素子Ｄ２ａは、電源ＶＤＤとＮｏｄｅ＿Ｆとの間に接続された容量Ｃ６を備えている。Ｎｏｄｅ＿Ｆは遅延素子Ｄ２ａの出力ノードとなっている。遅延素子Ｄ２ａは、入力信号ＩＮ２が立ち上がり、それにつれてＮｏｄｅ＿Ｇが遅れてハイレベルからロウレベルに立ち下がったときに抵抗Ｒ６と容量Ｃ６等によって出力ノードＮｏｄｅ＿Ｆをさらに遅れて立ち上げる反転遅延素子である。
【００５１】
遅延素子Ｄ２ａの出力ノードＮｏｄｅ＿Ｆと出力ゲートＧ１の一つの入力ノードとなるＮｏｄｅ＿Ｈとの間にはＰＭＯＳトランジスタＰ１０が設けられ、そのゲートは電源ＶＳＳに接続されている。また、電源ＶＳＳとＮｏｄｅ＿Ｈとの間にはＮＭＯＳトランジスタＮ１１が設けられ、そのゲートはＩＮＶ４の出力端子に接続され、入力信号ＩＮ２の反転信号が与えられている。
【００５２】
次に、図４（ａ）に示す遅延回路３００の動作について、動作波形図である図４（ｂ）も参照して説明する。図４（ａ）に示す遅延回路３００は、入力信号ＩＮ２の立ち上がりより出力信号ＯＵＴ２を遅延させて立ち上げる遅延回路である。入力信号ＩＮ２が立ち下がるときは、遅延させないで出力信号ＯＵＴ２を立ち下げる。出力ゲートＧ１のＮＡＮＤ２に入力信号ＩＮ２が直接接続されているためである。
【００５３】
初期状態のスタンバイ状態では、入力信号ＩＮ２はロウレベルである。このときＮＭＯＳトランジスタＮ９はオフする。また、ＮＭＯＳトランジスタＮ８のゲートはハイレベルのＶＤＤとなるので、ＮＭＯＳトランジスタＮ８はオンする。しかし、ＮＭＯＳトランジスタＮ８は、ゲート及びドレインがＶＤＤに接続されているので、ソースであるＮｏｄｅ＿ＥはＶＤＤよりＮＭＯＳトランジスタＮ８の閾値（Ｖｔｈ）だけ低い電圧までしか、ＮＭＯＳトランジスタＮ８では引き上げることができない。また、このときＰＭＯＳトランジスタＰ７がオンするので、Ｎｏｄｅ＿ＧはハイレベルのＶＤＤとなる。ここで、Ｎｏｄｅ＿ＥとＮｏｄｅ＿Ｇとの間にはゲートがＶＤＤに接続されたＮＭＯＳトランジスタＮ１０が設けられているので、Ｎｏｄｅ＿Ｇの側からもＮｏｄｅ＿ＥはＶＤＤよりＮＭＯＳトランジスタＮ１０の閾値だけ低い電圧までしか引き上げることはできない。すなわち、スタンバイ状態でのＮｏｄｅ＿ＥのハイレベルはＶＤＤよりＮＭＯＳトランジスタの閾値分だけ低い電圧となる。
【００５４】
同様にスタンバイ状態では、Ｎｏｄｅ＿ＧがＶＤＤレベルとなるのでＰＭＯＳトランジスタＰ８はオフする。また、ＰＭＯＳトランジスタＰ９のゲートはロウレベルのＶＳＳとなるので、ＰＭＯＳトランジスタＰ９はオンする。しかし、ＰＭＯＳトランジスタＰ９は、ゲート及びドレインがＶＳＳに接続されているので、ソースであるＮｏｄｅ＿ＦはＶＳＳよりＰＭＯＳトランジスタＮ９の閾値だけ高い電圧までしか、ＰＭＯＳトランジスタＰ９では引き下げることができない。また、このときＮＭＯＳトランジスタＮ１１がオンするので、Ｎｏｄｅ＿ＨはロウレベルのＶＳＳとなる。ここで、Ｎｏｄｅ＿ＦとＮｏｄｅ＿Ｈとの間にはゲートがＶＳＳに接続されたＰＭＯＳトランジスタＰ１０が設けられているので、Ｎｏｄｅ＿Ｈの側からもＮｏｄｅ＿ＦはＶＳＳよりＰＭＯＳトランジスタＰ１０の閾値だけ高い電圧までしか引き下げることはできない。すなわち、スタンバイ状態でのＮｏｄｅ＿ＦのロウレベルはＶＳＳよりＰＭＯＳトランジスタの閾値分だけ高い電圧となる。
【００５５】
入力信号ＩＮ２が立ち上がると、ＩＮＶ３がＶＳＳレベルのロウレベルを出力するので、ＮＭＯＳトランジスタＮ８はオフする一方、ＮＭＯＳトランジスタＮ９がオンするので、容量Ｃ５に蓄積された電荷は抵抗Ｒ５、ＮＭＯＳトランジスタＮ９を介してロウレベルのＶＳＳへと放電され、Ｎｏｄｅ＿ＥはロウレベルのＶＳＳへ向けて電圧が下がる。なお、ＰＭＯＳトランジスタＰ７がオフするので、Ｎｏｄｅ＿ＧもＮＭＯＳトランジスタＮ１０を介してＮｏｄｅ＿Ｅの電圧の低下に追従し、ロウレベルのＶＳＳへ向けて電圧が下がる。
【００５６】
また、入力信号ＩＮ２がハイレベルのＶＤＤに立ち上がると、ＰＭＯＳトランジスタＰ９はオフする。一方、Ｎｏｄｅ＿Ｇの電圧がロウレベルのＶＳＳへ向けて電圧が下がるとＰＭＯＳトランジスタＰ８はオンするので、ＰＭＯＳトランジスタＰ８と抵抗Ｒ６を通ってＶＤＤから容量Ｃ６のノードであるＮｏｄｅ＿Ｆへ電流が流れ、Ｎｏｄｅ＿ＦはハイレベルのＶＤＤへと電圧が上昇する。入力信号ＩＮ２がハイレベルのＶＤＤに立ち上がると、ＩＮＶ４を介してＮＭＯＳトランジスタＮ１１のゲートにはロウレベルのＶＳＳが与えられ、ＮＭＯＳトランジスタＮ１１はオフする。Ｎｏｄｅ＿ＦがハイレベルのＶＤＤへと電圧が上昇するので、ゲートがＶＳＳに接続されたＰＭＯＳトランジスタＰ１０を介してＮｏｄｅ＿ＨもハイレベルのＶＤＤへと電圧が上昇する。
【００５７】
この遅延回路３００は、ＩＮ２がロウレベルからハイレベルに立ち上がるときに、遅延素子Ｄ１ａがＮＭＯＳトランジスタＮ９のゲートに受ける入力信号ＩＮ２を抵抗Ｒ５と容量Ｃ５によって遅延させて遅延素子Ｄ２ａの入力ノードＮｏｄｅ＿Ｇの立ち下がりとして伝える。さらに、遅延素子Ｄ２ａはこの入力ノードＮｏｄｅ＿Ｇの立ち下がりを抵抗Ｒ６と容量Ｃ６によってさらに遅延させて出力ゲートＧ１の入力ノードとなるＮｏｄｅ＿Ｈの立ち上がりとして出力ゲートＧ１に伝える。遅延回路３００は全体として、入力信号ＩＮ２の立ち上がりを遅延させて出力ゲートＧ１から出力信号ＯＵＴ２の立ち上がりとして出力する。
【００５８】
ここで、容量Ｃ５のノードであるＮｏｄｅ＿ＥのハイレベルはＶＤＤよりＮＭＯＳトランジスタの閾値電圧分低い電圧になる。一般にＮＭＯＳトランジスタの閾値電圧が低い方にばらつくとＮＭＯＳトランジスタの伝搬遅延時間は早くなる方にばらつき、逆に閾値電圧が高い方にばらつくと伝搬遅延時間は遅くなる方にばらつくことになる。しかし、遅延回路３００では、ＮＭＯＳトランジスタの閾値電圧が低ければ、Ｎｏｄｅ＿Ｅのハイレベルの電圧も高くなるので容量Ｃ５の電荷を放電してロウレベルになる時間が遅くなり、逆にＮＭＯＳトランジスタの閾値電圧が高ければ、Ｎｏｄｅ＿Ｅのハイレベルの電圧も低くなるので容量Ｃ５の電荷を放電してロウレベルになる時間が早くなる。すなわち、遅延回路３００では、ＮＭＯＳトランジスタの閾値電圧に依存する遅延回路の遅延時間のばらつきを補償することができる。
【００５９】
同様に、容量Ｃ６のノードであるＮｏｄｅ＿ＦのロウレベルはＶＳＳよりＰＭＯＳトランジスタの閾値電圧分高い電圧になる。一般にＰＭＯＳトランジスタの閾値電圧が低い方にばらつくとＰＭＯＳトランジスタの伝搬遅延時間は早くなる方にばらつき、逆に閾値電圧が高い方にばらつくと伝搬遅延時間は遅くなる方にばらつくことになる。しかし、遅延回路３００では、ＰＭＯＳトランジスタの閾値電圧が低ければ、Ｎｏｄｅ＿Ｆのロウレベルの電圧も低くなるので容量Ｃ６に電荷を充電してハイレベルになる時間が遅くなり、逆にＰＭＯＳトランジスタの閾値電圧が高ければ、Ｎｏｄｅ＿Ｆのロウレベルの電圧も高くなるので容量Ｃ６に電荷を充電してハイレベルになる時間が早くなる。すなわち、遅延回路３００では、ＰＭＯＳトランジスタの閾値電圧に依存する遅延回路の遅延時間のばらつきを補償することができる。
【００６０】
さらに、Ｎｏｄｅ＿Ｅにハイレベルを与えるときに、Ｎｏｄｅ＿Ｅの電圧がＶＤＤよりＮＭＯＳトランジスタの閾値電圧分低い電圧であったとしても、Ｎｏｄｅ＿ＥとＮｏｄｅ＿Ｇとの間にＮＭＯＳトランジスタＮ１０が設けられ、Ｎｏｄｅ＿Ｇの電圧は、ＰＭＯＳトランジスタＰ７によりＶＤＤが与えられる。従って、ＰＭＯＳトランジスタＰ８をオフすることができ、ＰＭＯＳトランジスタＰ８、抵抗Ｒ６、ＰＭＯＳトランジスタＰ９を介してＶＤＤからＶＳＳへ貫通電流が流れることを防いでいる。
【００６１】
同様に、Ｎｏｄｅ＿Ｆにロウレベルを与えるときに、Ｎｏｄｅ＿Ｆの電圧がＶＳＳよりＰＭＯＳトランジスタの閾値電圧分高い電圧であったとしても、Ｎｏｄｅ＿ＦとＮｏｄｅ＿Ｈとの間にＰＭＯＳトランジスタＰ１０が設けられ、Ｎｏｄｅ＿Ｈの電圧は、ＮＭＯＳトランジスタＮ１１によりＶＳＳが与えられる。従って、ＮＡＮＤ３の入力端子にＶＳＳレベルのロウレベルを与えることができ、ＮＡＮＤ３に貫通電流が流れることを防いでいる。
【００６２】
（第２の実施形態の変形例）
第１の実施形態の変形例と同様に、第２の実施形態も様々に変形して用いることができる。一例をあげれば、たとえば、大きな遅延時間の遅延回路が必要な場合は、遅延素子Ｄ１ａと遅延素子Ｄ２ａとを交互に縦続接続することにより、より大きな遅延時間の遅延回路を得ることができる。遅延素子Ｄ１ａの後段に遅延素子Ｄ２ａを接続する箇所は、図４と同様に、ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ７を介して接続する。また、遅延素子Ｄ２ａの後段に遅延素子Ｄ１ａを接続する箇所は、遅延素子Ｄ２ａのＮｏｄｅ＿ＦをＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１１を介して遅延素子Ｄ１ａのＮＭＯＳトランジスタＮ９のゲートへと接続する。
【００６３】
また、ＰＭＯＳトランジスタの閾値電圧のみの補償が必要な場合は、遅延素子Ｄ１ａとＰＭＯＳトランジスタＰ７、ＮＭＯＳトランジスタＮ１０に代えて、入力信号ＩＮ２をインバータで反転してＰＭＯＳトランジスタＰ８のゲートに接続すればよい。大きな遅延時間が必要な場合は、遅延素子Ｄ２ａとＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタとの組み合わせと、インバータとを交互に必要な数だけ縦続接続させればよい。
【００６４】
同様に、ＮＭＯＳトランジスタの閾値電圧のみの補償が必要な場合は、遅延素子Ｄ２ａとＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ１１を省略し、インバータによりＮｏｄｅ＿ＧをＮｏｄｅ＿Ｈに接続すればよい。さらに、大きな遅延時間が必要な場合は、遅延素子Ｄ１ａとＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ７との組み合わせと、インバータとを交互に必要な数だけ縦続接続させればよい。
【００６５】
［第３の実施形態］
第３の実施形態は第１、第２の実施形態による遅延回路を用いた半導体装置の実施形態である。図５に第３の実施形態による遅延回路を備える半導体装置１００全体のブロック図を示す。
【００６６】
半導体装置１００の構成について、図５を用いて説明する。クロック入力回路１０は、半導体装置１００の外部からクロック信号ＣＫ及び反転クロック信号／ＣＫを入力し、半導体装置１００の内部で用いる内部クロック信号を生成する。入出力インターフェース回路２０は、クロック入力回路１０から内部クロック信号を受けて、半導体装置１００の外部からアドレス信号と制御信号を入力すると共に、半導体装置１００と外部との間でデータ入出力信号ＤＱの入出力を行う。また、入出力インターフェース回路２０は、外部から入力したアドレス信号に基づいて、行アドレス（図示せず）を行制御回路４０へ、列アドレス（図示せず）を列制御回路７０へ出力する。
【００６７】
コマンドデコーダ３０は、クロック入力回路１０から内部クロック信号を受けて、入出力インターフェース回路を介して外部から受信した制御信号をコマンドとして解釈し、半導体装置１００全体の動作の制御を行う。コマンドデコーダ３０が行制御回路４０に出力するＲＥＦ信号、ＡＣＴ信号、及び、ＰＲＥ信号は、それぞれＲＥＦコマンドを実行するときに活性化するワンショットパルス信号と、ＡＣＴコマンドを実行するときに活性するワンショットパルス信号、及び、ＰＲＥコマンドを実行するときに活性化するワンショットパルス信号である。
【００６８】
行制御回路４０は、行アドレスに基づいて選択したワード線５１を、コマンドデコーダ３０が出力するＲＥＦ信号、ＡＣＴ信号により活性化させると共に、センスアンプ６０にセンスアンプ活性化信号ＲＳＥを出力する。
【００６９】
メモリセルアレイ５０は、複数のワード線５１と複数のビット線５３が互いに交差する方向に配線され、それぞれの交点に対応して複数のメモリセル５２がマトリクス状に配置される。図５では、一部のワード線５１、ビット線５３、メモリセル５２のみを図示している。
【００７０】
センスアンプ６０はリード動作時にビット線５３を介して読み出したメモリセル５２のデータを増幅する。列制御回路７０は、コマンドデコーダ３０が出力する制御信号と、行アドレス信号（図示せず）に基づいて、リードコマンド実行時にメモリセルアレイ５０からセンスアンプ６０に読み出され、センスアンプ６０で増幅されたデータをＩ／Ｏ制御回路８０を介して外部へ出力する。また、ライトコマンド実行時には、外部からＩ／Ｏ制御回路８０を介して書き込まれたデータを行アドレス信号（図示せず）に基づいて、ビット線を選択し、メモリセルアレイ５０のメモリセル５２へデータを書き込む。Ｉ／Ｏ制御回路８０は、ライトコマンド実行時には入出力インターフェース回路２０を介して外部から入力したデータ信号のメモリセルアレイ５０の書き込みを制御する。また、リードコマンド実行時にはメモリセルアレイ５０から読み出したデータの入出力インターフェース回路２０への出力を制御する。
【００７１】
図６は、行制御回路４０の内部の構成を示す回路ブロック図である。行制御回路４０は、ＮＯＲ回路４０１、４０２によるフリップフロップ回路ＦＦ１を備えている。このフリップフロップ回路ＦＦ１には、セット信号として、ＲＥＦ信号、ＡＣＴ信号（図５参照）が供給され、リセット信号として、ＲＡＳＲＥＳＥＴ信号が供給される。このフリップフロップ回路ＦＦ１は、ＲＥＦ信号、ＡＣＴ信号のいずれかがハイレベルになるとＲＡＳＢ信号をアクティブロウに設定して活性化し、ハイレベルのＲＡＳＲＥＳＥＴ信号が入力されると、ＲＡＳＢ信号のアクティブロウを解除し、ＲＡＳＢ信号を非アクティブレベルのハイレベルに設定する。
【００７２】
行制御回路４０はさらに、ＮＯＲ回路４１１、４１２によるフリップフロップ回路ＦＦ２を備えている。このフリップフロップ回路ＦＦ２は、セット信号として、ＲＡＳＢ信号をインバータ回路４１３で反転した信号が供給され、リセット信号として、ＰＲＥ信号（図５参照）が供給される。このフリップフロップ回路ＦＦ２は、ＲＡＳＢ信号がハイレベルからロウレベルになると自身の出力信号をハイレベルからロウレベルに遷移させ、ハイレベルのＰＲＥ信号が入力されると、自身の出力信号をロウレベルからハイレベルにリセットする。
【００７３】
Ｓ／Ａ活性タイミング調整用遅延回路４１５は、フリップフロップ回路ＦＦ２の出力信号をインバータ回路４１４で反転した信号を受け取り、センスアンプ活性化信号ＲＳＥ信号を出力する遅延回路である。Ｓ／Ａ活性タイミング調整用遅延回路４１５の内部に第１又は第２の実施形態による遅延回路を組み込み、ＲＡＳＢ信号が活性化してからセンスアンプ活性化信号ＲＳＥ信号が活性化するまでの遅延時間を制御することができる。
【００７４】
また、内部ＡＣＴ期間調整用遅延回路４２１は、ＲＡＳＢ信号をインバータ回路４２２で反転した信号を受け取り、ＲＡＳＲＥＳＥＴ信号を出力する遅延回路である。内部ＡＣＴ期間調整用遅延回路４２１の内部に第１又は第２の実施形態による遅延回路を組み込み、ＲＡＳＢ信号が活性化してからＲＡＳＲＥＳＥＴ信号を活性化させてＮＯＲ回路４０１、４０２によるフリップフロップ回路ＦＦ１をリセット状態に戻すまでの遅延時間を制御することができる。
【００７５】
次に半導体装置１００における行制御回路４０の動作について、図７の動作波形図をさらに用いて説明する。図７において、ＣＫは外部から与えられたクロック信号、ＣＭＤは外部からクロックに同期して制御信号により半導体装置１００に与えられたコマンドである。また、ＡＣＴ、ＲＡＳＢ、ＲＳＥ、ＲＡＳＲＥＳＥＴはそれぞれ、図６で説明した制御信号であり、ＷＬは選択されたワード線５１（図５参照）の電圧、ＢＬは選択されたビット線５３の電圧を示す。
【００７６】
半導体装置１００において、外部からクロック信号ＣＫに同期してＡＣＴコマンドが与えられると、コマンドデコーダ３０はワンショット信号ＡＣＴを行制御回路４０に出力する。行制御回路４０はタイミングｔ１でＡＣＴ信号が立ち上がると、フリップフロップ回路ＦＦ１がセットされ、タイミングｔ２でＲＡＳＢ信号をアクティブレベルとなるロウレベルにする。ＲＡＳＢ信号がロウレベルとなると選択されたワード線ＷＬはハイレベルとなる。選択されたワード線ＷＬがハイレベルとなると選択されたワード線に接続されているメモリセル５２（図５参照）のデータがビット線ＢＬに読み出されるので、メモリセル５２に格納しているデータによって、ビット線ＢＬにわずかに電位差が生じる。また、ＲＡＳＢ信号がロウレベルとなったことで、フリップフロップ回路ＦＦ２の出力がロウレベルとされ、これに応じてＳ／Ａ活性タイミング調整用遅延回路４１５は、タイミングｔ３でＲＳＥ信号をアクティブレベルのハイレベルに立ち上げる。するとセンスアンプ６０はビット線ＢＬの電位差を増幅する。
【００７７】
さらに、タイミングｔ４になると内部ＡＣＴ期間調整用遅延回路４２１はＲＡＳＲＥＳＥＴ信号を立ち上げ、ＮＯＲ回路４０１、４０２によるフリップフロップ回路ＦＦ１をリセットし初期状態に戻し、ＲＡＳＢ信号のロウアクティブを解除し、ハイレベルに立ち上げる。ＲＡＳＢ信号が立ち上がるとＲＡＳＲＥＳＥＴ信号は立ち下がる。
【００７８】
次にＰＲＥコマンドを受けるとワード線ＷＬの選択状態が解除される。また、ＰＲＥコマンドに基づいて生成されるＰＲＥ信号に応じて、フリップフロップ回路ＦＦ２がリセットされ自身の出力をハイレベルにする。これに応じて、Ｓ／Ａ活性タイミング調整用遅延回路４１５がＲＳＥ信号を立ち下げ、センスアンプの活性化状態も解除される。
【００７９】
図７の動作波形図において、タイミングｔ２でＲＡＳＢ信号が立ち下がってからタイミングｔ３でＲＳＥ信号が立ち上がるまでの時間は、Ｓ／Ａ活性タイミング調整用遅延回路４１５の遅延時間によって決まる。Ｓ／Ａ活性タイミング調整用遅延回路４１５の内部に第１又は第２の実施形態による遅延回路を用いることにより、タイミングｔ２からタイミングｔ３までの遅延時間の変動を抑制することができる。
【００８０】
Ｓ／Ａ活性タイミング調整用遅延回路４１５と同様に、内部ＡＣＴ期間調整用遅延回路４２１の内部に第１又は第２の実施形態による遅延回路を用いることにより、タイミングｔ２からタイミングｔ４までの遅延時間の変動を抑制することができる。Ｓ／Ａ活性タイミング調整用遅延回路４１５より内部ＡＣＴ期間調整用遅延回路４２１の方が必要とする遅延時間が長いので、第１、第２の実施形態の変形例でそれぞれ説明したように、縦続接続する遅延素子の段数を増やすことにより、より大きな遅延時間を得ることもできる。
【００８１】
［第４の実施形態］
第４の実施形態は、第３の実施形態による半導体装置１００において、例えば、電源電圧ＶＤＤが極端に下がった場合等に遅延回路が動作しなくなることを防ぐ構成を、図５の行制御回路４０に追加したものである。図９に第４の実施形態による行制御回路４０ａのブロック図を示す。
【００８２】
行制御回路４０ａは、フリップフロップ回路ＦＦ３、及び、遅延時間モニタ回路４４０を新たに設けると共に、Ｓ／Ａ活性タイミング調整用遅延回路４１５、及び、内部ＡＣＴ期間調整用遅延回路４２１に代えて、それぞれ、Ｓ／Ａ活性タイミング調整用遅延回路４１５ａ、及び、内部ＡＣＴ期間調整用遅延回路４２１ａを設けた点が、図６に示す行制御回路４０と異なる。その他の点については、図６に示した行制御回路４０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８３】
フリップフロップ回路ＦＦ３は、ＮＯＲ回路４３１、ＮＯＲ回路４３２を含んで構成される。フリップフロップ回路ＦＦ３は、ＲＥＦ信号及びＡＣＴ信号の少なくともいずれか一方がハイレベルになると、ＲＡＳＢ２信号をアクティブロウに活性化し、ハイレベルのＰＲＥ信号が入力されるとＲＡＳＢ２信号を非活性レベルのハイレベルに駆動する。
【００８４】
遅延時間モニタ回路４４０は、ＲＡＳＢ２信号とパワーオンリセット信号ＰＯＲ信号とに応じて、調整ディセーブル信号ＡＤＳをＳ／Ａ活性タイミング調整用遅延回路４１５ａと内部ＡＣＴ期間調整用遅延回路４２１ａとに供給する。なお、パワーオンリセット信号ＰＯＲは、半導体装置１００への電源投入後から電源電位ＶＤＤが所定の電位に達するまでの期間に活性レベルを取り、その後、非活性化される信号である。パワーオンリセット信号ＰＯＲは、図５には不図示のパワーオンリセット信号発生回路で発生される。詳細は後述するが、第４の実施形態の特徴は、この遅延時間モニタ回路４４０が、Ｓ／Ａ活性タイミング調整用遅延回路４１５ａと内部ＡＣＴ期間調整用遅延回路４２１ａとに含まれる遅延回路２００ａ（後述）の遅延時間を検出し、遅延回路２００ａの遅延時間が所望の時間（基準遅延時間）よりも長くなった場合に、調整ディセーブル信号ＡＤＳを活性化させることで、遅延回路２００ａの遅延時間の長時間化を抑制することである。
【００８５】
Ｓ／Ａ活性タイミング調整用遅延回路４１５ａと内部ＡＣＴ期間調整用遅延回路４２１ａは、遅延回路２００又は遅延回路４００に代えて、遅延回路２００ａを含む点で、それぞれ、図６のＳ／Ａ活性タイミング調整用遅延回路４１５と内部ＡＣＴ期間調整用遅延回路４２１と異なる。
【００８６】
図１０は、第４の実施形態による遅延回路２００ａの回路ブロック図である。遅延回路２００ａは、ＰＭＯＳトランジスタＰ４と電源ＶＤＤとの間にＰＭＯＳトランジスタＰ１１が新たに設けられ、ＮＭＯＳトランジスタＮ７と電源ＶＳＳとの間にＮＭＯＳトランジスタＮ１２が新たに設けられ、さらに、ＮＭＯＳトランジスタＮ７のゲートに接続されたインバータＩＮＶ６が新たに設けられている点で、図１に示す遅延回路２００と異なる。その他の点については、遅延回路２００と同一であることから、同一の要素に同一の符号を付して、重複する説明は省略する。
【００８７】
ＰＭＯＳトランジスタＰ１１のゲートには、遅延時間モニタ回路４４０から調整ディセーブル信号ＡＤＳが供給され、ＮＭＯＳトランジスタＮ１２のゲートには、インバータＩＮＶ６を介して、調整ディセーブル信号ＡＤＳの反転信号が供給される。従って、調整ディセーブル信号ＡＤＳが活性レベルのハイレベルを取るとき、ＰＭＯＳトランジスタ１１は電源ＶＤＤとＰＭＯＳトランジスタＰ４とを電気的に切り離し、ＮＭＯＳトランジスタＮ１２は電源ＶＳＳとＮＭＯＳトランジスタＮ７とを電気的に切り離す。その結果、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ７による遅延回路の遅延時間の増減を抑制する機能が無効化される。この場合、遅延回路２００ａの遅延時間は、図２に示す遅延回路４００の遅延時間と実質的に同一となる。一方、調整ディセーブル信号ＡＤＳが非活性レベルのロウレベルを取るとき、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタＮ１２は導通状態となっており、遅延回路２００ａは、実質的に遅延回路２００と同一の動作を実行する。このように、第４の実施形態における遅延回路２００ａは、調整ディセーブル信号ＡＤＳの論理レベルに応じて、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ７による遅延回路の遅延時間の増減を抑制する機能の有効／無効を切り替えることができる。このような構成とすることで、例えば、電源ＶＤＤの大幅な低下などの要因により、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ７による遅延回路の遅延時間の増減抑制機能が過度に働いてしまう場合にも、遅延回路２００ａの遅延時間が大幅に長くなり、遅延回路２００ａが正常に動作しなくなることを防ぐことができる。
【００８８】
遅延時間モニタ回路４４０は、遅延回路２００ａの遅延時間を所望の時間（基準遅延時間）と比較する回路であり、遅延回路２００ａの遅延時間が所望の時間より長い場合には、調整ディセーブル信号ＡＤＳを活性レベルのハイレベルとし、遅延回路２００ａの遅延時間が所望の時間よりも短い場合には、調整ディセーブル信号ＡＤＳを非活性レベルのロウレベルとする。
【００８９】
図１１は、第４の実施形態による遅延時間モニタ回路４４０の回路ブロック図である。遅延時間モニタ回路４４０は、インバータＩＮＶ７、ＩＮＶ８、レプリカ遅延回路５００、基準遅延時間回路６００、ＮＡＮＤ回路ＮＡＮＤ４、ＮＯＲ回路ＮＯＲ１、及び、フリップフロップ回路ＦＦ４を含む。
【００９０】
レプリカ遅延回路５００は、図１０に示した遅延回路２００ａと実質的に同一の遅延時間を示す遅延回路である。ここで、実質的に同一の遅延時間を示すとは、その変動も含め、レプリカ遅延回路５００の遅延時間が遅延回路２００ａの遅延時間と実質的に同一であることを意味する。つまり、レプリカ遅延回路５００は、インバータＩＮＶ７で反転されたＲＡＳＢ２信号を、遅延回路２００ａの遅延時間遅らせて、インバータＩＮＶ８を介してＮＡＮＤ回路ＮＡＮＤ４の一方の入力端子に供給する。レプリカ遅延回路５００は、図１０に示す遅延回路２００ａのＰＭＯＳトランジスタＰ１１のゲートに供給される調整ディセーブル信号ＡＤＳに代えて電源ＶＳＳを供給し、ＮＭＯＳトランジスタＮ１２のゲートに供給される調整ディセーブル信号ＡＤＳの反転信号に代えて電源ＶＤＤを供給した構造を有する。即ち、レプリカ遅延回路５００は、遅延回路２００ａのＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１２を常時導通状態とした構成を有する。
【００９１】
基準遅延時間回路６００は、上述の所望の時間（基準遅延時間）を規定する回路である。基準遅延時間回路６００は、インバータＩＮＶ７で反転されたＲＡＳＢ２信号を、基準遅延時間遅らせて、ＮＡＮＤ回路ＮＡＮＤ４の他方の入力端子に供給する。第４の実施形態では、基準遅延時間として、遅延回路２００ａがＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ７による遅延回路の遅延時間の増減を抑制する機能を有さなかった場合の遅延時間、即ち、遅延回路２００ａの遅延時間の設計値の２倍の時間を用いる例を示している。このため、図１１に示すとおり、第４の実施形態の基準遅延時間回路６００は、図２に示す遅延回路４００を２つ含む構成となっている。ただし、基準遅延時間回路６００の構成は、これに限定されるものではなく、遅延回路２００ａの遅延時間の設計値よりも長い遅延時間、好ましくは、遅延回路２００ａの遅延時間の設計値の２倍以上の遅延時間を示す遅延回路であれば、どのようなものを用いても構わない。
【００９２】
フリップフロップ回路ＦＦ４は、ＮＡＮＤ回路４４１、ＮＡＮＤ回路４４２を含んで構成される。フリップフロップ回路ＦＦ４は、２つの入力端子がそれぞれ図１１のＮｏｄｅ＿Ｋ、Ｎｏｄｅ＿Ｌに接続される。Ｎｏｄｅ＿Ｌがロウレベルをとるときに、Ｎｏｄｅ＿Ｋがハイレベルをとると、ロウレベルの調整ディセーブル信号ＡＤＳを出力する。一方、Ｎｏｄｅ＿Ｌがハイレベルをとるときに、Ｎｏｄｅ＿Ｋがロウレベルをとると、自身の出力端子にハイレベルの調整ディセーブル信号ＡＤＳを出力すると共に再びＮｏｄｅ＿Ｌがハイレベルからロウレベルに遷移するまで調整ディセーブル信号ＡＤＳをハイレベルに維持する。また、Ｎｏｄｅ＿Ｌがハイレベルをとるときに、Ｎｏｄｅ＿Ｋがハイレベルを取り続ける場合には、ロウレベルの調整ディセーブル信号ＡＤＳを出力する。
【００９３】
次に、第４の実施形態の遅延時間モニタ回路４４０の動作について、図１２の動作波形図を用いて説明する。図１２（ａ）は、遅延回路２００ａの遅延時間が所望の時間（基準遅延時間）よりも短い場合における、遅延時間モニタ回路４４０の動作を示す。また、図１２（ｂ）は、遅延回路２００ａの遅延時間が所望の時間（基準遅延時間）よりも長い場合における、遅延時間モニタ回路４４０の動作を示す。図１２（ａ）、（ｂ）いずれの動作においても、電源投入からＡＣＴコマンド投入までの動作は同一であり、即ち、ハイレベルのパワーオンリセット信号ＰＯＲに応じてＮｏｄｅ＿Ｌがロウレベルとなり、その結果、調整ディセーブル信号ＡＤＳがロウレベルにリセットされる。
【００９４】
初めに、遅延回路２００ａの遅延時間が基準遅延時間（基準遅延時間）よりも短い場合における、遅延時間モニタ回路４４０の動作を説明する（図１２（ａ））。ＡＣＴコマンドに応じて、ＲＡＳＢ２信号がハイレベルからロウレベルに遷移すると、インバータＩＮＶ７にて反転されたＲＡＳＢ２信号が、レプリカ遅延回路５００及び基準遅延時間回路６００に供給されると共に、ロウレベルのＲＡＳＢ２信号がＮＯＲ回路ＮＯＲ１に供給される。このとき、パワーオンリセット信号ＰＯＲはロウレベルをとっているので、ＮＯＲ回路ＮＯＲ１は、Ｎｏｄｅ＿Ｌをハイレベルに駆動する。一方、図１２（ａ）では、レプリカ遅延回路５００の遅延時間が所望の時間（基準遅延時間）よりも短いため、Ｎｏｄｅ＿Ｉの方がＮｏｄｅ＿Ｊに先んじてロウレベルからハイレベルに遷移する。その結果、ＮＡＮＤ回路ＮＡＮＤ４の出力端子、即ち、Ｎｏｄｅ＿Ｋはハイレベルに維持され、調整ディセーブル信号ＡＤＳはロウレベルに維持される。その後、ＰＲＥコマンドに応じて、ＲＡＳＢ２信号が再びロウレベルからハイレベルに遷移し、その結果、Ｎｏｄｅ＿Ｉ、Ｎｏｄｅ＿Ｊ、及びＮｏｄｅ＿Ｌがそれぞれロウレベルに遷移する。このように、図１２（ａ）の場合、調整ディセーブル信号ＡＤＳはロウレベルを維持するため、遅延回路２００ａのＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ７による遅延回路の遅延時間の増減を抑制する機能が無効化されることはない。
【００９５】
次に、遅延回路２００ａの遅延時間が所望の時間（基準遅延時間）よりも長い場合における、遅延時間モニタ回路４４０の動作を説明する（図１２（ｂ））。ＡＣＴコマンドに応じて、ＲＡＳＢ２信号がハイレベルからロウレベルに遷移すると、これに応じてＮｏｄｅ＿Ｌがハイレベルに駆動されることは、図１２（ａ）の場合と同様である。一方で、図１２（ｂ）では、レプリカ遅延回路５００の遅延時間が所望の時間（基準遅延時間）よりも長いため、図１２（ａ）の場合とは逆に、Ｎｏｄｅ＿Ｊの方がＮｏｄｅ＿Ｉに先んじてロウレベルからハイレベルに遷移する。その結果、Ｎｏｄｅ＿Ｋがいったんハイレベルからロウレベルへと遷移する。このＮｏｄｅ＿Ｋのハイレベルからロウレベルの遷移に応じて調整ディセーブル信号ＡＤＳがハイレベルに遷移する。その後、Ｎｏｄｅ＿Ｋがロウレベルからハイレベルに遷移した後も、調整ディセーブル信号ＡＤＳはハイレベルに維持される。その後、ＰＲＥコマンドに応じて、ＲＡＳＢ２信号が再びロウレベルからハイレベルに遷移し、その結果、Ｎｏｄｅ＿Ｉ、Ｎｏｄｅ＿Ｊ、及びＮｏｄｅ＿Ｌがそれぞれロウレベルに遷移する。さらに、Ｎｏｄｅ＿Ｌのハイレベルからロウレベルの遷移に応じて、調整ディセーブル信号ＡＤＳがハイレベルからロウレベルにリセットされる。このように、図１２（ｂ）の場合、調整ディセーブル信号ＡＤＳがハイレベルをとるため、遅延回路２００ａのＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ７による遅延回路の遅延時間の増減を抑制する機能が一時的に無効化される。
【００９６】
以上のように、第４の実施形態による遅延時間モニタ回路４４０が、Ｓ／Ａ活性タイミング調整用遅延回路４１５ａと内部ＡＣＴ期間調整用遅延回路４２１ａとに含まれる遅延回路２００ａの遅延時間と、所望の時間（基準遅延時間）と、を比較する。比較した結果、遅延回路２００ａの遅延時間が所望の時間（基準遅延時間）よりも長くなった場合に、調整ディセーブル信号ＡＤＳを活性化させることで、遅延回路２００ａの遅延時間の増減を抑制する機能を一時的に無効にする。その結果、遅延回路２００ａの遅延時間の長時間化を抑制できる。
【００９７】
本願は、先の日本特許出願２０１２−２５４５９４号（２０１２年１１月２０日出願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。国内優先権の主張の基礎となる先の出願の当初記載事項（特許請求の範囲、明細書、図面を含む）については、先の出願の出願日を優先日（基準日）として判断するものとし、今回追加した記載事項に影響されず、それが無いものとして判断すべきものである。
【００９８】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９９】
１０：クロック入力回路
２０：入出力インターフェース回路
３０：コマンドデコーダ
４０、４０ａ：行制御回路
５０：メモリセルアレイ
５１：ワード線
５２：メモリセル
５３：ビット線
６０：センスアンプ
７０：列制御回路
８０：Ｉ／Ｏ制御回路
１００：半導体装置
２００、２００ａ、３００、４００：遅延回路
４０１、４０２、４１１、４１２、４３１、４３２、ＮＯＲ１：ＮＯＲ回路
４０３、４０４、４１３、４１４、４２２、ＩＮＶ１〜ＩＮＶ８：インバータ回路
４１５、４１５ａ：Ｓ／Ａ活性タイミング調整用遅延回路
４２１、４２１ａ：内部ＡＣＴ期間調整用遅延回路
４４０：遅延時間モニタ回路
４４１、４４２、ＮＡＮＤ１〜４：ＮＡＮＤ回路
５００：レプリカ遅延回路
６００：基準遅延時間回路
Ｄ１、Ｄ１ａ、Ｄ２、Ｄ２ａ、Ｄ１２：遅延素子
ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４：フリップフロップ回路
Ｇ１：出力ゲート
Ｐ１〜Ｐ１１：ＰＭＯＳトランジスタ
Ｎ１〜Ｎ１２：ＮＭＯＳトランジスタ
Ｃ１〜Ｃ６：容量
Ｒ１〜Ｒ６：抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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