(57)【要約】【課題】低消費電流かつ高速読み出しが可能で、安定的な読み出し動作を実現する抵抗変化不揮発性記憶装置の提供。【解決手段】クロスポイント型のメモリセルアレイ１と、選択メモリセルの読み出し動作の期間にこの順に含まれる第１のプリチャージ期間、第２のプリチャージ期間、センス期間のうち、第１のプリチャージ期間に、少なくとも１つの選択ビット線の電圧を第１の電圧にプリチャージするカラムデコーダ兼プリチャージ回路２０６と、第１のプリチャージ期間及び第２のプリチャージ期間に、少なくとも１つの選択ワード線の電圧を前記第１の電圧にプリチャージするロウデコーダドライバ回路４８と、第２のプリチャージ期間及び前記センス期間に、選択ビット線の電圧を第２の電圧に設定する帰還型ビット線電圧クランプ回路８と、センス期間に選択メモリセルの抵抗状態を選択メモリセルに流れる電流量によって判定するセンスアンプ回路９とを備える。【選択図】図１６
2014078302.tif 000002
【特許請求の範囲】
【請求項１】
異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態に可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する電流制御素子とを有する複数のメモリセルの各々が複数のビット線と複数のワード線との各交点に配置されるクロスポイント型メモリセルアレイと、
前記複数のメモリセルから選択される選択メモリセルが前記低抵抗状態又は前記高抵抗状態の何れにあるかを判定する読み出し動作の期間にこの順に含まれる、第１のプリチャージ期間、第２のプリチャージ期間、及びセンス期間のうち、前記第１のプリチャージ期間に、前記複数のビット線のうち、少なくとも前記選択メモリセルが接続される１つのビット線である選択ビット線を第１の電圧にプリチャージするカラムデコーダ及びプリチャージ回路と、
前記第１のプリチャージ期間及び前記第２のプリチャージ期間に、前記複数のワード線のうち、少なくとも前記選択メモリセルが接続されるワード線である１つの選択ワード線を、前記第１の電圧にプリチャージするロウデコーダドライバ回路と、
前記第２のプリチャージ期間及び前記センス期間に、前記選択ビット線を、第２の電圧に設定し維持する帰還型ビット線電圧クランプ回路と、
前記センス期間に、前記選択メモリセルにおける前記抵抗変化素子が前記低抵抗状態及び前記高抵抗状態の何れにあるかを、前記選択メモリセルに流れる電流量に基づいて判定するセンスアンプ回路と、
を備えるクロスポイント型抵抗変化不揮発性記憶装置。
【請求項２】
前記帰還型ビット線電圧クランプ回路は、
ソース端子が基準電圧に接続され、ゲート端子が前記選択ビット線に接続された第１のトランジスタと、
前記第１のトランジスタのドレイン端子の電圧に応じて、前記選択ビット線へ電流を供給しかつ供給停止する第２のトランジスタと、
を有する請求項１に記載のクロスポイント型抵抗変化不発性記憶装置。
【請求項３】
前記帰還型ビット線電圧クランプ回路は、第１のＮチャネルトランジスタと、第２のＮチャネルトランジスタと、Ｐチャネルトランジスタと、スイッチ素子とを有し、
前記第１のＮチャネルトランジスタのソース端子が電気的に前記選択メモリセルに接続され、
前記第２のＮチャネルトランジスタのゲート端子が電気的に前記選択メモリセルに接続され、
前記第１のＮチャネルトランジスタのゲート端子が前記第２のＮチャネルトランジスタのドレイン端子に接続され、
前記第２のＮチャネルトランジスタのドレイン端子が前記Ｐチャネルトランジスタのドレイン端子に接続され、
前記Ｐチャネルトランジスタのソース端子が電源端子に接続され、
前記第２のＮチャネルトランジスタのソース端子が基準電圧に接続され、
前記第１のＮチャネルトランジスタのドレイン端子が前記スイッチ素子の一端に接続され、
前記スイッチ素子の他端が電源端子に接続されている、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項４】
前記スイッチ素子は、前記第２のプリチャージ期間に、前記電源端子と前記第１のＮチャネルトランジスタのドレイン端子とを電気的に接続する、
請求項３に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項５】
前記センスアンプ回路は、出力端子から一定電流を出力する定電流素子と、第１の入力端子及び第２の入力端子に与えられる２つの入力電圧の比較結果に従った信号を出力する差動検知アンプとを有し、
前記差動検知アンプの前記第１の入力端子が判定基準電圧に接続され、
前記定電流素子の前記出力端子が、前記差動検知アンプの前記第２の入力端子及び前記第１のＮチャネルトランジスタの前記ドレイン端子に接続されている、
請求項３に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項６】
前記定電流素子は、ソース端子とウェル端子とが電源電圧に接続され、ドレイン端子が前記出力端子であるＰチャネルトランジスタによって構成される、
請求項５に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項７】
前記ロウデコーダドライバ回路は、前記第１のプリチャージ期間に、前記選択ワード線以外のワード線も前記第１の電圧にプリチャージする、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項８】
前記カラムデコーダ及びプリチャージ回路は、前記第１のプリチャージ期間に、前記選択ビット線以外のビット線も前記第１の電圧にプリチャージする、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項９】
前記ロウデコーダドライバ回路は、前記センス期間に、前記複数のワード線のうち、前記選択ワード線以外のワード線である非選択ワード線を、ハイインピーダンス状態にし、
前記カラムデコーダ及びプリチャージ回路は、前記センス期間に、前記複数のビット線のうち、前記選択ビット線以外のビット線である非選択ビット線をハイインピーダンス状態にする、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項１０】
前記カラムデコーダ及びプリチャージ回路は、前記第２のプリチャージ期間及び前記センス期間に、前記複数のビット線のうち、前記選択ビット線以外のビット線である非選択ビット線をハイインピーダンス状態にする、
請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
【請求項１１】
クロスポイント型抵抗変化不揮発性記憶装置の読み出し方法であって、
前記クロスポイント型抵抗変化不揮発性記憶装置は、異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態に可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する電流制御素子とを有する複数のメモリセルの各々が複数のビット線と複数のワード線との各交点に配置されるクロスポイント型メモリセルアレイと、カラムデコーダ及びプリチャージ回路と、ロウデコーダドライバ回路と、帰還型ビット線電圧クランプ回路と、センスアンプ回路と、を備え、
前記複数のメモリセルから選択される選択メモリセルが前記低抵抗状態又は前記高抵抗状態の何れにあるかを判定する読み出し動作の期間にこの順に含まれる、第１のプリチャージ期間、第２のプリチャージ期間、及びセンス期間のうち、前記第１のプリチャージ期間に、前記複数のビット線のうち、少なくとも前記選択メモリセルが接続される１つのビット線である選択ビット線が、前記カラムデコーダ及びプリチャージ回路によって第１の電圧にプリチャージされ、
前記第１のプリチャージ期間及び前記第２のプリチャージ期間に、前記複数のワード線のうち、少なくとも前記選択メモリセルが接続される１つのワード線である選択ワード線が、前記ロウデコーダドライバ回路によって前記第１の電圧にプリチャージされ、
前記第２のプリチャージ期間及び前記センス期間に、前記選択ビット線が、前記帰還型ビット線電圧クランプ回路によって第２の電圧に設定され維持され、
前記センス期間に、前記選択メモリセルにおける前記抵抗変化素子が前記低抵抗状態及び前記高抵抗状態の何れにあるかが、前記センスアンプ回路によって、前記選択メモリセルに流れる電流量に基づいて判定される、
クロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
【請求項１２】
前記第１のプリチャージ期間に、前記選択ワード線以外のワード線も、前記ロウデコーダドライバ回路によって前記第１の電圧にプリチャージされる、
請求項１１に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
【請求項１３】
前記第１のプリチャージ期間に、前記選択ビット線以外のビット線も、前記カラムデコーダ及びプリチャージ回路によって前記第１の電圧にプリチャージされる、
請求項１１に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
【請求項１４】
前記センス期間に、前記複数のワード線のうち、前記選択ワード線以外のワード線である非選択ワード線が、前記ロウデコーダドライバ回路によってハイインピーダンス状態にされ、前記複数のビット線のうち、前記選択ビット線以外のビット線である非選択ビット線が、前記カラムデコーダ及びプリチャージ回路によってハイインピーダンス状態にされる、
請求項１１に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
【請求項１５】
前記第２のプリチャージ期間及び前記センス期間に、前記複数のビット線のうち、前記選択ビット線以外のビット線である非選択ビット線が、前記カラムデコーダ及びプリチャージ回路によってハイインピーダンス状態にされる、
請求項１１に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
【請求項１６】
前記帰還型ビット線電圧クランプ回路は、トランジスタとスイッチ素子とを有し、前記トランジスタのソース端子には前記選択ビット線が電気的に接続され、前記トランジスタのドレイン端子には前記スイッチ素子の一方の端子が接続され、前記スイッチ素子の他方の端子は電源に接続され、
前記第２のプリチャージ期間及び前記センス期間に、前記トランジスタは電圧クランプ動作によって前記選択ビット線を前記第２の電圧に設定し維持し、
第２のプリチャージ期間のみ前記スイッチ素子はオン状態となる、
請求項１１に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
【請求項１７】
前記センス期間に、前記センスアンプ回路において、前記帰還型ビット線電圧クランプ回路の前記トランジスタのドレイン端子の電圧と、読み出し判定基準電圧との比較によって、前記選択メモリセルの抵抗変化素子が高抵抗状態及び低抵抗状態の何れにあるかが判定される、
請求項１１に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子を用いて構成されたクロスポイント型メモリセルを有する不揮発性記憶装置及びその読み出し方法に関する。
【背景技術】
【０００２】
近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号に応じて抵抗値の変化が生じる（高抵抗状態と低抵抗状態との間を可逆的に遷移する）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。
【０００３】
抵抗変化素子を用いたメモリセルの、高集積化に適した構造として、クロスポイント構造がある。クロスポイント構造のメモリセルは、例えば、交差するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて設けられる。近年、このようなメモリセルを有するクロスポイント型の抵抗変化不揮発性記憶装置が各種開発されている。
【０００４】
例えば、特許文献１では、可変抵抗体をメモリセルに用いたクロスポイント型の不揮発性記憶装置が開示されている。
【０００５】
図２１は、特許文献１の不揮発性記憶装置で用いられている電圧システムを示す構成図である。電圧システム４００は、メモリセルアレイ内の選択メモリセルに対する読み出し時の印加電圧を調整するシステムであり、センシング回路４０４、バイアス回路４０８、および差動増幅器４５０を含む。センシング回路４０４は、第１の抵抗４１０、センシング装置４２０、選択ダイオード４３０、および抵抗変化素子４４０を含む。読み出し動作は選択ダイオード４３０および抵抗変化素子４４０で構成される選択メモリセルに読み出し動作電圧を与えることによって実行され得る。
【０００６】
読み出し動作の間に周囲温度および／またはプロセスの変化が起こると、選択ダイオード４３０のしきい値電圧が変化し得る。たとえば、周囲温度が上昇するとしきい置電圧が低下し得る。選択ダイオード４３０のしきい値電圧がそのように変動すると、抵抗変化素子４４０に対する読み出し動作電圧が変動し得る。
【０００７】
読み出し動作電圧の変動を補償するため、バイアス回路４０８は抵抗変化素子４４０に印加され得る参照電圧を生成して一定の読み出し動作電圧を維持する。バイアス回路４０８は、第２の抵抗４６０、選択ダイオード４３０と同じタイプの参照ダイオード４７０、および参照抵抗素子４８０も含み得る。参照ダイオード４７０は、抵抗変化素子４４０で起こるいずれの変化も追跡する能力を提供する。バイアス回路が参照電圧を生成すると、当該参照電圧は差動増幅器４５０を介してセンシング回路に供給される。
【０００８】
特許文献１には、バイアス回路４０８が生成する参照電圧の印加により、選択ダイオード４３０のしきい値電圧のいかなる変化にもかかわらず、抵抗変化素子４４０において一定の読み出し動作電圧が維持されることが開示され、選択ダイオードのしきい値変動に追従した読み出しに最適な電圧を常に印加することが可能となることが記載されている。
【０００９】
また例えば、特許文献２では、差動増幅器を用いた電源装置が開示されている。
【００１０】
図２２は、特許文献２に開示されている電源装置を示す構成図である。
【００１１】
電源装置５００は、交流又は直流の電力を入力する入力端子、該入力端子に接続され、入力電力を直流出力に変える主回路５１１、主回路５１１の出力の一端と直流出力端子との間に接続され、主回路５１１の出力を直流出力端子へ導くと共に、その逆流を制限する機能を有する電圧降下素子５１３、基準電圧５０８と主回路５１１の出力の一端から取り出された電圧とを比較し、その結果を主回路５１１へ帰還させることにより主回路５１１の出力を制御する第１の回路（演算増幅器）５１０、主回路５１１の出力電流に比例した信号を発生する第２の回路５０３、及び、第２の回路５０３の出力信号から、電圧降下素子５１３の電圧降下特性と実質同一の特性を有した電圧降下特性を発生させ、第１の回路５１０の基準電圧へ追加する第３の回路５０９を有する。
【００１２】
電源装置５００においては、直流出力電圧を定常的に安定化させる為に第１の回路５１０として差動増幅器（特許文献２では演算増幅器と呼ばれる）が用いられ、主回路５１１への帰還接続が構成されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特表２００８−５３３６４５号公報
【特許文献２】特開平１１−１６８８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
不揮発性記憶装置に求められる重要な性能として、低消費電流化と高速安定動作の両立が挙げられる。不揮発性記憶装置おける低消費電流化と高速安定動作との両立を図るための１つの方策として、例えば、起動時における出力電圧の立ち上がりが高速な電源を動作電源として用いた上で、非動作時には当該動作電源を頻繁に停止することが考えられる。
【００１５】
しかしながら、従来技術の電圧システム及び電源装置は、起動時の出力電圧の立ち上がりが必ずしも高速ではない。そのため、不揮発性記憶装置おける低消費電流化と高速安定動作との両立を図るための動作電源として、例えば、従来技術の電圧システム及び電源装置は不向きである。このような課題に対して、特許文献１、２は、不揮発性記憶装置おける低消費電流化と高速安定動作との両立を図るための有効な方策を示唆していない。
【００１６】
本発明は、上記課題を解決するもので、低消費電流化と高速安定動作との両立を図る上で適したクロスポイント型抵抗変化不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明のクロスポイント型抵抗変化不揮発性記憶装置の１つの態様は、異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態に可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する電流制御素子とを有する複数のメモリセルの各々が複数のビット線と、複数のワード線との各交点に配置されるクロスポイント型メモリセルアレイと、前記複数のメモリセルのなかから選択されるメモリセルである選択メモリセルが前記低抵抗状態又は前記高抵抗状態の何れかを判定する読み出し動作の期間にこの順に含まれる、第１のプリチャージ期間、第２のプリチャージ期間、及びセンス期間のうち、前記第１のプリチャージ期間に、前記複数のビット線のうち、少なくとも前記選択メモリセルが接続される１つのビット線である選択ビット線を第１の電圧にプリチャージするカラムデコーダ及びプリチャージ回路と、前記第１のプリチャージ期間及び前記第２のプリチャージ期間に、前記複数のワード線のうち、少なくとも前記選択メモリセルが接続されるワード線である１つの選択ワード線を、前記第１の電圧にプリチャージするロウデコーダドライバ回路と、前記第２のプリチャージ期間及び前記センス期間に、前記選択ビット線を、第２の電圧に設定し維持する帰還型ビット線電圧クランプ回路と、前記センス期間に、前記選択メモリセルにおける前記抵抗変化素子が前記低抵抗状態及び前記高抵抗状態の何れにあるかを、前記選択メモリセルに流れる電流量に基づいて判定するセンスアンプ回路と、を備える。
【発明の効果】
【００１８】
本発明のクロスポイント型抵抗変化不揮発性記憶装置によれば、選択メモリセルの読み出し時に、前記帰還型ビット線電圧クランプ回路によって、前記電流制御素子の特性に連動した最適な電圧を短時間で設定供給することで、メモリセルの読み出しのための回路を高速に起動する。その結果、高速安定動作を犠牲にすることなく当該回路を頻繁に停止することが容易になり、低消費電流化と高速安定動作との両立が図られる。
【００１９】
さらには、読み出し時のプリチャージを、メモリセルアレイ全体のプリチャージに続けて選択ビット線をプリチャージする２段階プリチャージによって行うことで、選択ワード線の電圧の浮き、つまり電圧上昇が抑制されるので、より安定的な読み出し動作が実現される。
【図面の簡単な説明】
【００２０】
【図１Ａ】単層クロスポイントメモリセルアレイの一例を示す立体構造図
【図１Ｂ】多層クロスポイントメモリセルアレイの一例を示す立体構造図
【図２】メモリセルの一例を示す断面図
【図３】メモリセルの他の一例を示す断面図
【図４】メモリセルの一例を示す等価回路図
【図５】メモリセルの電流−電圧特性の一例を示すグラフ
【図６】メモリセルをマトリックス状に配置したメモリセルアレイの一例を示す構成図
【図７】擬似メモリセルの一例を示す断面図
【図８】擬似メモリセルの他の一例を示す断面図
【図９】擬似メモリセルの一例を示す等価回路図
【図１０】本発明の実施の形態１における読み出し回路の回路構成図
【図１１】本発明の実施の形態１における書き込み回路を備えた基準電圧発生回路の構成図
【図１２】本発明の実施の形態１における書き込み回路を備えた基準電圧発生回路の動作の一例を示すシーケンス図
【図１３】本発明の実施の形態１における複数の基準メモリセルを備えた基準電圧発生回路の構成図
【図１４】本発明の実施の形態１における第２の基準電圧発生回路の構成図
【図１５】（ａ）本発明の実施の形態１における多層メモリセルアレイの断面構成の一例を示す概要図、（ｂ）多層メモリセルアレイに対応した基準電圧発生回路の一例を示す構成図
【図１６】本発明の実施の形態１におけるクロスポイント型抵抗変化不揮発性記憶装置の一例を示すシステム構成図
【図１７】本発明の実施の形態１におけるクロスポイント型抵抗変化不揮発性記憶装置の動作の一例を示すシーケンス図
【図１８】本発明の実施の形態１におけるプリチャージ電圧発生回路の一例を示す構成図
【図１９】本発明の実施の形態１における判定電圧切り換え回路の一例を示す構成図
【図２０】本発明の実施の形態１における読み出し動作の一例を説明する図
【図２１】従来のクロスポイント型抵抗変化不揮発性記憶装置において用いられる電圧システムの一例を示す構成図
【図２２】従来の差動増幅器を用いた電源装置の一例を示す構成図
【発明を実施するための形態】
【００２１】
まず、本発明の実施形態を説明するための準備として、発明者らによる課題の分析と解決策の検討結果について詳しく説明する。
【００２２】
前述した特許文献１に示す構成では、選択メモリセルに対する電圧を定常的に印加し続けることを前提とする場合は良いが、記憶装置は一般的にスタンバイ、読み出し、書き込みといった様々な動作モードの状態の移り変わりに伴って選択メモリセルへの印加電圧も変化して行く。その中で、低消費電流化のために読み出し時に用いる差動増幅器４８０やセンシング回路４０４は停止することが必要になる。
【００２３】
読み出し以外のモードにおいて差動増幅器４８０やセンシング回路４０４を停止することを考慮すると、読み出し時の選択メモリセルに印加する電圧は、読み出し以外の状態から読み出し動作に入ると数ｎｓといった短時間に選択メモリセルへ最適電圧を印加する必要がある。
【００２４】
特許文献１に示す構成では、一般的に差動増幅器４８０の回路構成の複雑さの為、印加電圧が安定するまでに数十〜数百ｎｓ以上といったかなりの時間を要する。一般的に、センシング装置４２０として記載されるトランジスタの拡散端子の一端を差動増幅器４５０にフィードバックする方式は特許文献２に示すような電源回路で用いる手法である。つまり、特許文献１に示す構成は、定常的な電圧の安定供給には有利であるが、回路を停止状態から起動して電圧出力するといった不連続な動作においては、差動増幅器の回路の複雑さに伴うフィードバック遅延に起因して、短い時間での回路起動と電圧設定は困難である。従って、読み出し動作の開始時における設定電圧での高速起動の要請に応えることができない。
【００２５】
そこで、本発明の１つの態様におけるクロスポイント型抵抗変化不揮発性記憶装置は、異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態に可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する電流制御素子とを有する複数のメモリセルの各々が複数のビット線と複数のワード線との各交点に配置されるクロスポイント型メモリセルアレイと、前記複数のメモリセルから選択される選択メモリセルが前記低抵抗状態又は前記高抵抗状態の何れかを判定する読み出し動作の期間にこの順に含まれる、第１のプリチャージ期間、第２のプリチャージ期間、及びセンス期間のうち、前記第１のプリチャージ期間に、前記複数のビット線のうち、少なくとも前記選択メモリセルが接続される１つのビット線である選択ビット線を第１の電圧にプリチャージするカラムデコーダ及びプリチャージ回路と、前記第１のプリチャージ期間及び前記第２のプリチャージ期間に、前記複数のワード線のうち、少なくとも前記選択メモリセルが接続されるワード線である１つの選択ワード線を、前記第１の電圧にプリチャージするロウデコーダドライバ回路と、前記第２のプリチャージ期間及び前記センス期間に、前記選択ビット線を、第２の電圧に設定し維持する帰還型ビット線電圧クランプ回路と、前記センス期間に、前記選択メモリセルにおける前記抵抗変化素子が前記低抵抗状態及び前記高抵抗状態の何れにあるかを、前記選択メモリセルに流れる電流量に基づいて判定するセンスアンプ回路と、を備える。
【００２６】
また、前記帰還型ビット線電圧クランプ回路は、ソース端子が基準電圧に接続され、ゲート端子が前記選択ビット線に接続された第１のトランジスタと、前記第１のトランジスタのドレイン端子の電圧に応じて、前記選択ビット線へ電流を供給しかつ供給停止する第２のトランジスタと、を有してもよい。
【００２７】
また、前記帰還型ビット線電圧クランプ回路は、第１のＮチャネルトランジスタと、第２のＮチャネルトランジスタと、Ｐチャネルトランジスタと、スイッチ素子とを有し、前記第１のＮチャネルトランジスタのソース端子が電気的に前記選択メモリセルに接続され、前記第２のＮチャネルトランジスタのゲート端子が電気的に前記選択メモリセルに接続され、前記第１のＮチャネルトランジスタのゲート端子が前記第２のＮチャネルトランジスタのドレイン端子に接続され、前記第２のＮチャネルトランジスタのドレイン端子が前記Ｐチャネルトランジスタのドレイン端子に接続され、前記Ｐチャネルトランジスタのソース端子が電源端子に接続され、前記第２のＮチャネルトランジスタのソース端子が基準電圧に接続され、前記第１のＮチャネルトランジスタのドレイン端子が前記スイッチ素子の一端に接続され、前記スイッチ素子の他端が電源端子に接続されてもよい。
【００２８】
また、前記スイッチ素子は、前記第２のプリチャージ期間に、前記電源端子と前記第１のＮチャネルトランジスタのドレイン端子とを電気的に接続してもよい。
【００２９】
また、前記センスアンプ回路は、出力端子から一定電流を出力する定電流素子と、第１の入力端子及び第２の入力端子に与えられる２つの入力電圧の大小に従った信号を出力する差動検知アンプとを有し、前記差動検知アンプの前記第１の入力端子が判定基準電圧に接続され、前記定電流素子の前記出力端子が、前記差動検知アンプの前記第２の入力端子及び前記第１のＮチャネルトランジスタの前記ドレイン端子に接続されてもよい。
【００３０】
また、前記定電流素子は、ソース端子とウェル端子とが電源電圧に接続され、ドレイン端子が前記出力端子であるＰチャネルトランジスタによって構成されてもよい。
【００３１】
また、前記ロウデコーダドライバ回路は、前記第１のプリチャージ期間に、前記選択ワード線以外のワード線も前記第１の電圧にプリチャージしてもよい。
【００３２】
また、前記カラムデコーダ及びプリチャージ回路は、前記第１のプリチャージ期間に、前記選択ビット線以外のビット線も前記第１の電圧にプリチャージしてもよい。
【００３３】
また、前記ロウデコーダドライバ回路は、前記センス期間に、前記複数のワード線のうち、前記選択ワード線以外のワード線である非選択ワード線を、ハイインピーダンス状態にし、前記カラムデコーダ及びプリチャージ回路は、前記センス期間に、前記複数のビット線のうち、前記選択ビット線以外のビット線である非選択ビット線をハイインピーダンス状態にしてもよい。
【００３４】
また、前記カラムデコーダ及びプリチャージ回路は、前記第２のプリチャージ期間及び前記センス期間に、前記複数のビット線のうち、前記選択ビット線以外のビット線である非選択ビット線をハイインピーダンス状態にしてもよい。
【００３５】
このような構成によれば、メモリセルの読み出しを行うための読み出し回路を頻繁に停止することで低消費電流化を図り、選択メモリセルの読み出し時には、メモリセルを構成する電流制御素子の特性に連動した最適な電圧を、前記帰還型ビット線電圧クランプ回路によって短時間で設定供給する。さらには、読み出し時のプリチャージをメモリセルアレイ全体のプリチャージに続けて選択ビット線をプリチャージする２段階プリチャージによって行うことで、選択ワード線の電圧の浮きを抑制した、より安定的な読み出し動作が実現される。
【００３６】
本発明の１つの態様における読み出し方法は、クロスポイント型抵抗変化不揮発性記憶装置の読み出し方法であって、前記クロスポイント型抵抗変化不揮発性記憶装置は、異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態に可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する電流制御素子とを有する複数のメモリセルの各々が複数のビット線と複数のワード線との各交点に配置されるクロスポイント型メモリセルアレイと、カラムデコーダ及びプリチャージ回路と、ロウデコーダドライバ回路と、帰還型ビット線電圧クランプ回路と、センスアンプ回路と、を備え、前記複数のメモリセルから選択される選択メモリセルが前記低抵抗状態又は前記高抵抗状態の何れかを判定する読み出し動作の期間にこの順に含まれる、第１のプリチャージ期間、第２のプリチャージ期間、及びセンス期間のうち、前記第１のプリチャージ期間に、前記複数のビット線のうち、少なくとも前記選択メモリセルが接続される１つのビット線である選択ビット線が、前記カラムデコーダ及びプリチャージ回路によって第１の電圧にプリチャージされ、前記第１のプリチャージ期間及び前記第２のプリチャージ期間に、前記複数のワード線のうち、少なくとも前記選択メモリセルが接続される１つのワード線である選択ワード線が、前記ロウデコーダドライバ回路によって前記第１の電圧にプリチャージされ、前記第２のプリチャージ期間及び前記センス期間に、前記選択ビット線が、前記帰還型ビット線電圧クランプ回路によって第２の電圧に設定され、前記センス期間に、前記選択メモリセルにおける前記抵抗変化素子が前記低抵抗状態及び前記高抵抗状態の何れにあるかが、前記センスアンプ回路によって、前記選択メモリセルに流れる電流量に基づいて判定される。
【００３７】
また、前記第１のプリチャージ期間に、前記選択ワード線以外のワード線も、前記ロウデコーダドライバ回路によって前記第１の電圧にプリチャージされてもよい。
【００３８】
また、前記第１のプリチャージ期間に、前記選択ビット線以外のビット線も、前記カラムデコーダ及びプリチャージ回路によって前記第１の電圧にプリチャージされてもよい。
【００３９】
また、前記センス期間に、前記複数のワード線のうち、前記選択ワード線以外のワード線である非選択ワード線が、前記ロウデコーダドライバ回路によってハイインピーダンス状態にされ、前記複数のビット線のうち、前記選択ビット線以外のビット線である非選択ビット線が、前記カラムデコーダ及びプリチャージ回路によってハイインピーダンス状態にされてもよい。
【００４０】
また、前記第２のプリチャージ期間及び前記センス期間に、前記複数のビット線のうち、前記選択ビット線以外のビット線である非選択ビット線が、前記カラムデコーダ及びプリチャージ回路によってハイインピーダンス状態にされてもよい。
【００４１】
また、前記帰還型ビット線電圧クランプ回路は、トランジスタとスイッチ素子とを有し、前記トランジスタのソース端子には前記選択ビット線が電気的に接続され、前記トランジスタのドレイン端子には前記スイッチ素子の一方の端子が接続され、前記スイッチ素子の他方の端子は電源に接続され、前記第２のプリチャージ期間及び前記センス期間に、前記トランジスタの電圧クランプ動作によって前記選択ビット線が前記第２の電圧に設定され、前記第２のプリチャージ期間にのみ前記スイッチ素子がオン状態とされてもよい。
【００４２】
また、前記センス期間に、前記センスアンプ回路において、前記帰還型ビット線電圧クランプ回路の前記トランジスタのドレイン端子の電圧と、読み出し判定基準電圧との比較によって、前記選択メモリセルの抵抗変化素子が高抵抗状態及び低抵抗状態の何れにあるかが判定されてもよい。
【００４３】
このような方法によれば、メモリセルの読み出しを行うための読み出し回路を頻繁に停止することで低消費電流化を図り、選択メモリセルの読み出し時には、メモリセルを構成する電流制御素子の特性に連動した最適な電圧を、前記帰還型ビット線電圧クランプ回路によって短時間で設定できる。さらには、読み出し時のプリチャージをメモリセルアレイ全体のプリチャージに続けて選択ビット線をプリチャージする２段階プリチャージによって行うことで、選択ワード線の電圧の浮きを抑制した、より安定的な読み出し動作が実現される。
【００４４】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、全ての図を通じて実質的に同一または相当する要素には同一の符号を付しその説明は省略する場合がある。また、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する趣旨ではない。以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するために必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【００４５】
〔本発明の一態様におけるメモリセルの基本的な構造と特性〕
まず、クロスポイントメモリセルアレイを構成するメモリセルの構造と特性について説明する。
【００４６】
図１Ａはいわゆる単層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、メモリセル５１、任意の一方向（例えば、Ｘ方向）かつ平行に多数配線されたワード線（例えば第２層配線）５２、ワード線５２と交差するように一方向（例えば、Ｙ方向）かつ平行に多数配線されたビット線（例えば第１層配線）５３が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。
【００４７】
図１Ｂはいわゆる多層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、ビット線５３が第１配線層に配置（第１層ビット線５３ａ）され、その上層に、ビット線５３と交差するようにワード線５２が第２配線層に配置（第１層ワード線５２ａ）され、さらにその上層に、ワード線５２と交差するようにビット線５３が第３配線層に配置（第２層ビット線５３ｂ）され、さらにその上層に、ビット線５３と交差するようにワード線５２が第４配線層に配置（第２層ワード線５２ｂ）され、さらにその上層に、ワード線５２と交差するようにビット線５３が第５配線層に配置（第３層ビット線５３ｃ）される形態で幾重にも積み重ねられた多層構造が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。
【００４８】
このようにクロスポイント方式のメモリセルアレイは配線の交点にメモリセルを形成する単純な構造で、さらにそれを垂直方向（Ｚ方向）に積み重ねることで、微細化に頼ることなく単位面積当たりのメモリセルの数を増加させることが可能なため、高集積化に適した構造として知られている。
【００４９】
〔メモリセルの構造〕
図２に、クロスポイントメモリセルアレイに用いるメモリセル５１の断面構成図を示す。
【００５０】
メモリセル５１は、抵抗変化素子１０と、電流制御素子２９とが直列接続された構成を有し、１ビットを構成している。
【００５１】
抵抗変化素子１０は、例えば窒化タンタル（ＴａＮ）で構成される下部電極１４の上層に酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）を第１の抵抗変化層（抵抗変化層を構成する第１の領域）１３として積層し、その上部界面に３００℃、２００Ｗ、２０秒の酸素プラズマを照射して、ＴａＯｘより酸素濃度の高いＴａＯｙ（ｘ＜ｙ）で構成される第２の抵抗変化層（抵抗変化層を構成する第２の領域）１２を薄く形成し、その上層に白金（Ｐｔ）で構成される上部電極１１を積層した構造を有している。
【００５２】
ここで、酸素不足型とは、通常絶縁性を示す金属酸化物の組成である化学量論的組成に比べて酸素量が少なく、半導体的な電気特性を示す金属酸化物の組成状態を意味する。また、第２の抵抗変化層１２と接する電極となる上部電極１１は白金（Ｐｔ）を用いているが、第１の抵抗変化層１３を構成するタンタル（Ｔａ）及び下部電極１４を構成する窒化タンタル（ＴａＮ）の標準電極電位より高い材料を用いることが特徴である。
【００５３】
この構造の場合、抵抗変化は白金（Ｐｔ）で構成される上部電極１１と接する、より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で生じ、上部電極１１の電圧を下部電極１４の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗状態に変化し、逆に下部電極１４の電圧を上部電極１１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０が低抵抗状態に変化する。ただし、第１の抵抗変化層１３がなく、第２の抵抗変化層１２のみの構成では抵抗変化は起こらない。
【００５４】
電流制御素子２９は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、窒素不足型窒化シリコンで構成される電流制御層２２を窒化タンタル（ＴａＮ）等で構成される下部電極２３と上部電極２１とで挟持した構造を有している。
【００５５】
双方向に非線形の電流電圧特性とは、印加される電圧が所定の電圧範囲では、電流制御素子２９は高抵抗（オフ）状態を示し、所定の電圧範囲を超える領域（つまり、所定の電圧範囲より電圧が高い領域及び電圧が低い領域）では低抵抗（オン）状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子２９は高抵抗（オフ）状態を示し、所定値より大きいときに電流制御素子２９は低抵抗（オン）状態を示す。
【００５６】
メモリセル５１は、抵抗変化素子１０と電流制御素子２９とがビア２７を用いて直列接続されたメモリセルである。ビア２６によって、抵抗変化素子１０の上部電極１１と上部配線７０（ビット線５３又はワード線５２に対応）とが接続され、ビア２８によって、電流制御素子２９の下部電極２３と下部配線７１（ビット線５３又はワード線５２に対応）とが接続される。
【００５７】
なお、図２において、電流制御素子２９と抵抗変化素子１０との配置は上下逆でもかまわない。
【００５８】
また、メモリセル５１は、図３に示す、ビア２７を省略した構造のメモリセル５１ａであっても構わない。また、ビア２６及びビア２８のいずれか一方又は両方を省略した構造のものであっても構わない。
【００５９】
図３は、図２に示したメモリセルとは別の構成のメモリセル５１ａを用いた、クロスポイントメモリセルアレイを備えた抵抗変化不揮発性記憶装置の断面構造を示す図である。
【００６０】
メモリセル５１ａは、例えば、窒化タンタル（ＴａＮ）で構成される第１電極２３、窒素不足型窒化シリコンで構成される電流制御層２２、ＴａＮで構成される第２電極２１、酸素不足型タンタル酸化物（ＴａＯｘ）で構成される第１の抵抗変化層１３、第１の抵抗変化層１３を酸素プラズマ雰囲気中で酸化して形成された、ＴａＯｘより酸素濃度の高いＴａＯｙ（ｘ＜ｙ）で構成される第２の抵抗変化層１２、白金（Ｐｔ）で構成される第３電極１１を順に積層した構造で構成される。
【００６１】
メモリセル５１ａの下層には、アルミニウム（Ａｌ）で構成される下部配線７１が配置され、この下部配線７１とメモリセル５１ａの第１電極２３とは第１ビア２８で接続されている。一方、メモリセル５１ａの上層には、アルミニウム（Ａｌ）で構成される上部配線７０が配置され、この上部配線７０とメモリセル５１ａの第３電極１１とは第３ビア２６で接続されている。また、下部配線７１と上部配線７０とは、お互いに交差するように配置されている。
【００６２】
この構造では、第１電極２３と電流制御層２２と第２電極２１で電流制御素子２９を構成し、第２電極２１と第１の抵抗変化層１３と第２の抵抗変化層１２と第３電極１１で抵抗変化素子１０を構成している。つまり、メモリセル５１ａは、極性の異なる電圧が印加されることで低抵抗状態及び高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子１０と、その抵抗変化素子１０と共通の第２電極２１によって直列に接続された電流制御素子２９とを有する。
【００６３】
ここで第２電極２１は、抵抗変化素子１０及び電流制御素子２９各々の一方の電極を兼用している。またこのメモリセル構造では図２の構成で説明したように、抵抗変化は第１の抵抗変化層１３の構成材料であるタンタル及び抵抗変化素子１０の下部電極に相当する第２電極２１の構成材料であるＴａＮのいずれの標準電極電位よりも高い標準電極電位をもつ材料（ここでは白金（Ｐｔ））で構成される第３電極１１と接する、第１の抵抗変化層１３より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で生じる。上部配線７０の電圧を下部配線７１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗化方向に変化し、逆に下部配線７１の電圧を上部配線７０の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は低抵抗化方向に変化する。
【００６４】
つまり、抵抗変化素子１０は、第２電極２１と第３電極１１とそれらに挟まれた第１の抵抗変化層１３と第２の抵抗変化層１２がＺ方向（積層方向）に順に配置され、第２電極２１から第３電極１１方向にみた構造と、第３電極１１から第２電極２１方向にみた構造とが異なる非対称性を有し、第２電極２１を基準に第３電極１１に所定電圧以上の電圧が印加されたとき高抵抗状態に変化し、第３電極１１を基準に第２電極２１に所定電圧以上の電圧が印加されたとき低抵抗状態に変化する特性を有する。
【００６５】
なお、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備えるメモリセルを構成する抵抗変化素子１０は、上記の構成を備える抵抗変化素子に限られず、少なくとも下部電極と抵抗変化層と上部電極とを有する構成を備える抵抗変化素子であればよい。
【００６６】
前記抵抗変化層は、金属酸化物で構成されてもよく、酸素不足型の第１の金属酸化物で構成される第１の抵抗変化層１３と、当該第１の金属酸化物と比べて酸素不足度が小さい第２の金属酸化物で構成される第２の抵抗変化層１２との積層構造を有していてもよい。
【００６７】
「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
【００６８】
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
【００６９】
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
【００７０】
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の抵抗変化層１３に用いられる第１の金属酸化物を構成する金属と、第２の抵抗変化層１２に用いられる第２の金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
【００７１】
抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
【００７２】
例えば、タンタル酸化物を用いる場合、第１の金属酸化物の組成をＴａＯｘとした場合にｘが０．８以上１．９以下であり、かつ、第２の金属酸化物の組成をＴａＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１ｎｍ以上８ｎｍ以下としてもよい。
【００７３】
また、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３ｎｍ以上４ｎｍ以下としてもよい。
【００７４】
また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。
【００７５】
第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
【００７６】
また、第１の抵抗変化層となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
【００７７】
例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
【００７８】
積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
【００７９】
つまり、第２の金属酸化物に接続する第２電極に、第１電極を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
【００８０】
逆に、第２の金属酸化物に接続する第２電極に、第１電極を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
【００８１】
酸素不足度がより小さい第２の金属酸化物に接続されている第２電極は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び第１電極を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている第１電極は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
【００８２】
すなわち、第２の電極の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
【００８３】
上記の構成とすることにより、第２電極と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【００８４】
図４は、抵抗変化素子１０の構造と対応した接続関係を示す回路図、つまり、メモリセル５１に対応する等価回路図を示している。
【００８５】
〔メモリセルの特性〕
次に、メモリセル５１の動作について図５を用いて説明する。
【００８６】
図５は、図２の構造を持つメモリセル５１に対し、下部配線７１よりも上部配線７０が高い電圧となる極性を正として電圧を印加した場合の電圧と電流との関係を実測した特性図である。
【００８７】
当初、メモリセル５１は高抵抗状態であるとする。メモリセル５１に対し、印加電圧０Ｖから、上部配線７０よりも下部配線７１が高い電位となる負極性の電圧を徐々に増加させて印加していくと、Ｃ点から電流が流れ出し、抵抗変化素子１０は高抵抗状態から低抵抗状態へと変化を開始する。さらにＡ点まで負方向に電圧を印加しているが、印加電圧に応じて急激に低抵抗化が進行している。その後、低抵抗状態のまま印加電圧０Ｖになるまで徐々に電圧を減少させて印加する。Ａ点は、低抵抗化時に抵抗変化素子に流す電流の値（ここではＩＬ）により決まる。
【００８８】
その後、メモリセル５１に対し、下部配線７１よりも上部配線７０が高い電位となる正極性の電圧を徐々に増加させて印加していくと、Ｄ点から電流が流れ出し、低抵抗状態の到達電圧（Ａ点）と概ね点対称な点であるＢ点で、抵抗変化素子１０は低抵抗状態から高抵抗状態へと変化を開始する。さらに、Ｅ点まで印加すると電流増加が見られるが、この後印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。
【００８９】
すなわち、図５に示す実測データは、図２の構造を持つメモリセル５１について、上部配線７０の電圧を基準として下部配線７１の電圧が所定電圧ＶＬｔｈ（Ｃ点）以上高くなったとき低抵抗状態に変化し、下部配線７１の電圧を基準として上部配線７０の電圧が所定電圧ＶＨｔｈ（Ｂ点）以上高くなったとき高抵抗状態に変化する双方向性の抵抗変化特性を示し、また、低抵抗状態の印加電圧（Ａ点）と、高抵抗状態への変化開始電圧（Ｂ点）とが、概ね点対称な電圧及び電流となる関係にあることを示している。従って高抵抗化は低抵抗化とほぼ同じ、又はそれ以上の電流で駆動することが必要になる。実際には、高抵抗化時に印加する電圧の絶対値は、低抵抗化時に印加する電圧の絶対値より大きいほうが望ましい。
【００９０】
また、低抵抗状態の抵抗値は、メモリセル５１において、高抵抗状態から低抵抗状態に変化させる際に、抵抗変化素子１０が抵抗変化し得る所定の電圧（絶対値はＶＬｔｈ以上の電圧）で抵抗変化素子１０に流す電流値の大小に応じた低抵抗値（Ａ点）に変化する。
【００９１】
以上のことから、安定な抵抗変化動作を行うためには、低抵抗化においては所定の電流値に電流制御（電流制限）することで所定の低抵抗状態を得、一方高抵抗化においては、低抵抗化とは逆の向きの電圧を印加し、低抵抗化時より高電圧かつ大電流駆動をすることが必要となる。
【００９２】
なお、図５において、メモリセル５１に電圧を印加しても、低抵抗化時（高抵抗状態）は０ＶからＣ点までの電圧区間及び、高抵抗化時（低抵抗状態）は０ＶからＤ点までの電圧区間は顕著には電流が流れない電圧帯である。
【００９３】
図５のＣ点やＤ点は、電流制御素子２９の閾値電圧（以下ＶＦとよぶ）と、抵抗変化素子１０の抵抗変化電圧との合計電圧に対応している。クロスポイントメモリセルアレイにおいては、選択メモリセルにはこの合計電圧以上の電圧を印加し、非選択メモリセルにはこのＣ点とＤ点との間に動作点がくるように制御して非選択メモリセルへのリーク電流を減じて、クロスポイントメモリセルアレイの読み出しや書き込みの動作を行うことが望ましい。
【００９４】
〔クロスポイントメモリセルアレイとアレイ等価回路〕
次に、クロスポイントメモリセルアレイのアレイ等価回路について説明する。
【００９５】
図１と同様にメモリセル５１をマトリックス状に配置したメモリセルアレイ構成図の一例を図６に示す。
【００９６】
図６において、ワード線２４については、ｎ本の配線ＷＬ１〜ＷＬｎが平行に配置され、ビット線２５については、ワード線２４と非接触（立体的）に交差するｍ本の配線ＢＬ１〜ＢＬｍが平行に配置されている。抵抗変化素子１０と電流制御素子２９とが直列に接続されたメモリセル５１は、ワード線２４とビット線２５との交点のそれぞれに位置し、抵抗変化素子１０の一端が対応するビット線２５に接続され、電流制御素子２９の一端が対応するワード線２４に接続されている。すなわち、図６のメモリセルアレイ１は、ビット線２５の方向にｎ個のメモリセル５１が配列され、ワード線２４の方向にｍ個のメモリセル５１が配列された、ｎ×ｍ個のメモリセル５１で構成されている。
【００９７】
〔固定抵抗素子を用いたメモリセルの構造〕
固定抵抗素子を用いた擬似メモリセルの断面構成図を図７に示す。当該擬似メモリセルは、後ほど説明する基準電圧発生回路において、基準メモリセルとして利用される。
【００９８】
図７において、擬似メモリセル１３８は、固定抵抗素子１３７と、電流制御素子２９とが直列接続された構成を有し、１セルを構成している。
【００９９】
固定抵抗素子１３７は、例えば窒化タンタル（ＴａＮ）で構成される下部電極１４の上層に酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）を抵抗層（抵抗層を構成する領域）１５として積層し、その上層に白金（Ｐｔ）で構成される上部電極１１を積層した構造を有している。ここで、酸素不足型とは、通常絶縁性を示す化学量論的組成である金属酸化物の組成より酸素量が少なく、半導体的な電気特性を示す金属酸化物の組成状態を意味する。前記酸素量を製造時に制御することにより、固定抵抗素子１３７の抵抗を所定の値に設定することができる。固定抵抗素子１３７の抵抗値は、図２に示した抵抗変化素子１０の低抵抗状態または高抵抗状態にほぼ等しく設定してもよい。
【０１００】
電流制御素子２９は、図２に記載の素子と同一なので、詳細説明は省略する。
【０１０１】
擬似メモリセル１３８は、固定抵抗素子１３７と電流制御素子２９とがビア２７を用いて直列接続されたメモリセルである。ビア２６によって、固定抵抗素子１３７の上部電極１１と上部配線７０とが接続され、ビア２８によって、電流制御素子２９の下部電極２３と下部配線７１とが接続される。
【０１０２】
なお、図７において、電流制御素子２９と固定抵抗素子１３７との配置は上下逆でもかまわない。
【０１０３】
また、擬似メモリセル１３８は、図８に示す、ビア２７を省略した構造の擬似メモリセル１３８ａであっても構わない。また、ビア２６及びビア２８のいずれか一方又は両方を省略した構造のものであっても構わない。
【０１０４】
図８は、図７に示したメモリセルとは別の構成の擬似メモリセル１３８ａの断面構造を示す図である。
【０１０５】
この擬似メモリセル１３８ａは、例えば、窒化タンタル（ＴａＮ）で構成される第１電極２３、窒素不足型窒化シリコンで構成される電流制御層２２、ＴａＮで構成される第２電極２１、酸素不足型タンタル酸化物（ＴａＯｘ）で構成される抵抗層１５、白金（Ｐｔ）で構成される第３電極１１を順に積層した構造で構成される。擬似メモリセル１３８ａの下層には、アルミニウム（Ａｌ）で構成される下部配線７１が配置され、この下部配線７１と擬似メモリセル１３８ａの第１電極２３とは第１ビア２８で接続されている。一方、擬似メモリセル１３８ａの上層には、アルミニウム（Ａｌ）で構成される上部配線７０が配置され、この上部配線７０と擬似メモリセル１３８ａの第３電極１１とは第３ビア２６で接続されている。
【０１０６】
この構造では、第１電極２３と電流制御層２２と第２電極２１で電流制御素子２９を構成し、第２電極２１と抵抗層１５と第３電極１１で固定抵抗素子１３７を構成している。つまり、擬似メモリセル１３８ａは、固定抵抗素子１３７と、その固定抵抗素子１３７と共通の第２電極２１によって直列に接続された電流制御素子２９とを有する。
【０１０７】
ここで第２電極２１は（固定抵抗素子１３７及び電流制御素子２９）各々の一方の電極を兼用している。
【０１０８】
また、抵抗層１５を構成する遷移金属として、タンタル以外の遷移金属を用いてもよい。たとえば、遷移金属として、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態設定を実現することが可能である。
【０１０９】
図９は、固定抵抗素子１３７の構造と対応した接続関係を示す回路図、つまり、擬似メモリセル１３８に対応する等価回路図を示している。
【０１１０】
〔実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置〕
図１０は、本発明の実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置の高速安定読み出しを可能とする読み出し回路の一例を示す回路図である。当該読み出し回路は、電流制御素子のしきい値に連動した基準電圧上昇型の読み出し回路である。
【０１１１】
図１０において、ロウデコーダドライバ回路４８はメモリセルアレイ１内のワード線ＷＬ１〜ＷＬｎのうちの所定の１本を選択して所定の電圧を印加し、カラムデコーダ４７はメモリセルアレイ１内のビット線ＷＬ１〜ＷＬｎのうちの所定の１本を選択し、選択メモリセル３０はメモリセルアレイ１に配列されるメモリセル５１の中からロウデコーダドライバ回路４８によって選択されたワード線ＷＬｓとカラムデコーダ４７によって選択されたビット線ＢＬｓとによって選択される。
【０１１２】
固定抵抗素子１３７は所定の抵抗値（例えば抵抗変化素子１０が高抵抗状態のときとほぼ同等な値）を有し、基準メモリセル３は固定抵抗素子１３７と電流制御素子２９とが直列接続されて構成されている。基準メモリセル３には、前述の疑似メモリセルを用いてもよい。
【０１１３】
固定抵抗素子４はポリシリコン等で構成され、複数の固定抵抗素子４が直列接続されて電圧調整回路５を構成している。
【０１１４】
電源端子、電流源７８、電圧調整回路５、基準メモリセル３、グランド端子が、この順に直列接続されている。
【０１１５】
固定抵抗素子７９は所定の抵抗値（例えば電流量を１μＡ以下に制限する抵抗値）を有し、Ｎチャネルトランジスタ６３は、ドレイン端子とゲート端子が接続されたダイオード接続構成となっており、固定抵抗素子４が直列接続された電圧調整回路５の選択された任意の端子と、Ｎチャネルトランジスタ６３のドレイン端子が接続され、Ｎチャネルトランジスタ６３のソース端子と固定抵抗素子７９の一端が接続され、固定抵抗素子７９の他端がグランド端子に接続されている。
【０１１６】
基準電圧発生回路６は、電流源７８、電圧調整回路５、基準メモリセル３、Ｎチャネルトランジスタ６３、及び固定抵抗素子７９によって構成される。基準電圧発生回路６は、電圧調整回路５の設定に応じた電圧をＮチャネルトランジスタ６３のソース端子に発生し、発生した電圧をノードＣＬＢｒｅｆに出力する。
【０１１７】
差動アンプ回路７は、反転入力端子と出力端子とがノードＣＬＢにおいて接続された帰還回路となっている。非反転入力端子はノードＣＬＢｒｅｆに接続され、基準電圧発生回路６で発生した電圧が印加されている。差動アンプ回路７はノードＣＬＢの電圧とノードＣＬＢｒｅｆの電圧が常に同じになるように基準電圧発生回路６の出力電圧を電流増幅している。
【０１１８】
平滑容量８３はノードＣＬＢの瞬時電圧変動を抑制する。
【０１１９】
Ｐチャネルトランジスタ４２のソース端子は電源に、ゲート端子はインバータ８４の出力が接続され、ドレイン端子とＮチャネルトランジスタ４１のドレイン端子とがノードＣＬＭＰにおいて接続され、Ｎチャネルトランジスタ４１のソース端子は差動アンプ回路７の出力ノードＣＬＢに接続され、ゲート端子はカラムデコーダ４７に繋がるノードＹＤに接続されている。
【０１２０】
インバータ８４の入力にはＲＤ端子が接続されており、インバータ８４の論理反転を介して、ＲＤが‘Ｌ’の時はＰチャネルトランジスタ４２がオフとなり、‘Ｈ’の時はＰチャネルトランジスタ４２がオンとなる。スイッチ素子４３の一端は電源に接続されており、スイッチ素子４３の他端とＮチャネルトランジスタ４０のドレイン端子とがノードＳＥＮにおいて接続され、Ｎチャネルトランジスタのゲート端子がノードＣＬＭＰに、ソース端子がノードＹＤに接続されている。
【０１２１】
スイッチ素子４３は信号ＰＲ１によって制御され、ＰＲ１が‘Ｌ’時はオフ、‘Ｈ’時はオンとなる。Ｎチャネルトランジスタ４０とＮチャネルトランジスタ４１はノードＹＤとノードＣＬＭＰによって帰還接続された構成となっている。
【０１２２】
帰還型ビット線電圧クランプ回路８はＮチャネルトランジスタ４０及び４１とＰチャネルトランジスタ４２とスイッチ素子４３及びインバータ８４によって構成される。
【０１２３】
スイッチ素子４４は、一端がプリチャージ電圧を供給する端子ＶＰＲに接続され、他端がノードＹＤに接続されており、信号ＰＲ０によって制御され、ＰＲ０が‘Ｌ’時はオフ、‘Ｈ’時はオンとなる。
【０１２４】
差動検知回路４６は、非反転入力端子に判定基準電圧ＶＲＥＦＪが接続され、反転入力端子にはノードＳＥＮが接続され、ＤＯを出力端子とし、ノードＳＥＮの電圧がＶＲＥＦＪの基準電圧よりも高い場合は‘Ｌ’を、低い場合は‘Ｈ’を出力する。Ｐチャネルトランジスタ４５は、ソース端子とウェル端子とが電源に、ゲート端子がインバータ８５の出力端子に、ドレイン端子がノードＳＥＮに接続されている。
【０１２５】
センスアンプ回路９はＰチャネルトランジスタ４５と差動検知回路４６とで構成される。
【０１２６】
次に、図１０に示す回路による読み出し動作について説明する。
【０１２７】
ロウデコーダドライバ回路４８によって、所定の１本のワード線が選択される（例えばＷＬｓ＝０Ｖ、他のＷＬはハイインピーダンス（以下Ｈｉ−ｚと記す）状態）。カラムデコーダ４７によって、所定の１本のビット線ＢＬｓが選択される（他のＢＬはＨｉ−ｚ状態）。従って、メモリセルアレイ１のうち、所定のワード線と所定のビット線が選択されることにより、選択メモリセル３０が選択され、選択メモリセル３０の一端はＷＬｓ＝０Ｖが印加され、他端ＢＬｓはノードＹＤと接続される。
【０１２８】
基準電圧発生回路６において、メモリセルの読み出し用の電流Ｉ０が電流源７８から流される。電流Ｉ０は基準メモリセル３を流れる電流Ｉ１と固定抵抗素子７９を流れる電流Ｉ２に分配されるが、電流Ｉ２はＩ０に比べて極めて小さい値であるため、電流Ｉ０の大部分はＩ１に流れ、Ｉ０≒Ｉ１とみなすことが可能とする。従って、基準メモリセル３と電圧調整回路５の選択位置によって、電圧調整回路５の選択出力電圧Ｒ０ｒｅｆが決まり、選択出力電圧Ｒ０ｒｅｆからＮチャネルトランジスタ６３のしきい値Ｖｔ分降下した電圧がノードＣＬＢｒｅｆに現れる。つまり、Ｖ（ＣＬＢｒｅｆ）＝Ｖ（Ｒ０ｒｅｆ）−Ｖｔとなる。
【０１２９】
このような動作により、基準電圧発生回路６は、メモリセルアレイ１内のメモリセル５１対して読み出し時に必要な印加電圧を基準メモリセル３によって生成することが可能である。
【０１３０】
ノードＣＬＢｒｅｆの電圧Ｖ（ＣＬＢｒｅｆ）が差動アンプ回路７によって電流増幅されただけの等価な電圧が、ノードＣＬＢに常時安定的に印加される（Ｖ（ＣＬＢ）＝Ｖ（ＣＬＢｒｅｆ）＞０Ｖ）。
【０１３１】
帰還型ビット線電圧クランプ回路８において、読み出し時にＲＤ＝‘Ｈ’となるのでＰチャネルトランジスタ４２はオンとなって所定の一定電流Ｉ３が流される。スイッチ素子４３がオン状態になることで、ノードＳＥＮに電圧が印加される。
【０１３２】
ノードＹＤの電圧が上昇するとＮチャネルトランジスタ４１のソース端子ＣＬＢとゲート端子ＹＤとの間の電位差がしきい値Ｖｔを超えることによってＮチャネルトランジスタ４１はオン状態となり、ノードＣＬＭＰ電圧は電源電圧近傍の電圧から所定の電圧に降下し、Ｎチャネルトランジスタ４０のソース端子ＹＤとゲート端子ＣＬＭＰとの間の電位差がしきい値Ｖｔ近傍となるところで、ノードＣＬＭＰの電圧は安定する。
【０１３３】
つまり、Ｖ（ＹＤ）＝Ｖ（ＣＬＢ）＋Ｖｔ、Ｖ（ＹＤ）＝Ｖ（ＣＬＭＰ）−Ｖｔとなる電圧で、ノードＣＬＢの電圧を基準にしてノードＹＤの電圧とノードＣＬＭＰの電圧は互いに帰還制御が自動的かつ高速に行われ、瞬時にノードＹＤの電圧は所定値に安定化する。
【０１３４】
このような帰還制御により、ノードＹＤの電圧は、読み出しが開始されると、それまで設定されていた読み出しに必要な電圧よりも低い電圧から読み出し電圧に瞬時に設定することが可能となる。
【０１３５】
上記動作により、読み出し時のノードＹＤの電圧は以下の関係で決まる。メモリセル５１と等価な基準メモリセル３に対して、読み出し用の電流Ｉ０が流され、基準メモリセル３に読み出し電圧が発生し、電圧調整回路による微調整を介してＹＤノードに印加する電圧と同等な基準電圧がノードＲ０ｒｅｆに発生され、ノードＲ０ｒｅｆの電圧はＮチャネルトランジスタ６３によってＶｔ分降下した電圧がＣＬＢｒｅｆに発生される。ＣＬＢｒｅｆの電圧は差動アンプ回路７によってノードＣＬＢに転写（Ｖ（ＣＬＢ）＝Ｖ（ＣＬＢｒｅｆ））され、ノードＣＬＢの電圧はＮチャネルトランジスタ４１によってＶｔ分上昇した電圧としてノードＹＤの電圧を設定する。
【０１３６】
また、ノードＣＬＭＰの負荷は、接続される素子が３つのトランジスタのみであるので、極めて小容量で構成され、ノードＹＤの電圧を制御する帰還制御回路は、２つのＮチャネルトランジスタ４０、４１のみで構成されるので、ノードＹＤの電圧変動に対するノードＣＬＭＰ電圧の帰還制御は極めて高速に機能することがわかる。
【０１３７】
センスアンプ回路９は、スイッチ素子４３のオフ状態になると、ＲＤ＝‘Ｈ’によってＰチャネルトランジスタ４５はオン状態となっており、ロード電流Ｉｌｄ（Ｉｌｄは選択メモリセル３０に読み出し電圧が印加された状態において、選択メモリセル３０がＨＲ状態に流れる電流とＬＲ状態に流れる電流とのおおよそ中間電流に設定される）と選択メモリセル３０の電流Ｉｃｅｌｌとの大小関係によってノードＳＥＮの電圧が決まり、ノードＳＥＮの電圧が判定電圧ＶＲＥＦＪより大きいか小さいかを差動検知回路４６で判定し、その結果を信号としてＤＯに出力する（Ｖ（ＳＥＮ）＞ＶＲＥＦＪならばＤＯ＝‘Ｌ’、Ｖ（ＳＥＮ）＜ＶＲＥＦＪならばＤＯ＝‘Ｈ’）。
【０１３８】
以上のようにして、選択メモリセル３０に対する読み出し電圧の瞬時設定及び短時間での読み出し判定を行うことが可能である。
【０１３９】
一方、ノードＣＬＢの電圧を０Ｖとした場合、ノードＹＤの電圧はＶｔ程度となり、選択メモリセル３０の読み出しに必要な電圧よりも下回った状態に設定される。そのため、電流制御素子２９によってカットオフされた状態となり、読み出しが不可能となる。それを回避する為にＰチャネルトランジスタ４２とＮチャネルトランジスタ４１の能力調整によってノードＣＬＭＰの電圧を上昇調整することが考えられるが、この場合は、ＣＬＭＰノードの電圧の安定性が悪くなり、ノードＹＤにリンギングが発生して、安定時間が長くなる。或いは発振してしまう。
【０１４０】
つまり、ノードＹＤに対するノードＣＬＭＰの帰還制御には、Ｐチャネルトランジスタ４２の電流能力よりもＮチャネルトランジスタ４１の電流能力が大きいこと、及びＮチャネルトランジスタ４１のソース端子にノードＣＬＢを接続して所定の電圧を印加することがクロスポイントの読み出しにおいては重要となる。
【０１４１】
また、基準電圧発生回路に基準メモリセルを用いる効果は、製造時のプロセスバラツキや温度変動によって、電流制御素子２９やトランジスタの特性が変動した場合においても、その変動を基準電圧Ｖ（ノードＣＬＢｒｅｆ）に自動的に反映することが可能となり、読み出し時に、ノードＹＤ（選択ビット線）に対して、選択メモリセルを読み出すのに安定かつ最適な電圧を常時自動調整して印加することが可能となる。つまり、常に安定した読み出しが可能となる。
【０１４２】
〔基準メモリセルに抵抗変化素子を用いた構成〕
前記基準電圧発生回路に用いる基準メモリセル３をメモリセル５１と同様に、内蔵される抵抗素子として抵抗変化素子を用いても構わない。その場合、前記抵抗変化素子を所定の抵抗値（例えばメモリセル５１が高抵抗値に設定された場合とほぼ同等な状態）に設定する為、書き込み回路を別途備える。本書き込み回路を備えた場合の基準電圧発生回路の構成を図１１に示す。
【０１４３】
図１１において、前記と同じ構成要素については同じ符号を用い、説明を省略する。
【０１４４】
図１１において、抵抗変化素子８０は基準メモリセル３に内蔵され、抵抗変化素子１０と同じ構成である。
【０１４５】
スイッチ素子６２は、スイッチ制御信号ＲＥＦＷによってオン／オフ制御され、読み出し時はオン状態となり、抵抗変化素子８０の書き込み時はオフ状態となる。基準メモリセル用書き込み回路８１は抵抗変化素子８０の書き込み時に基準メモリセル３の両端に接続され、基準メモリセル３の両端に書き込みに必要な電圧を発生する。
【０１４６】
スイッチ素子６０及びスイッチ素子６１は前記基準メモリセル用書き込み回路８１を抵抗変化素子８０の書き込み時に基準メモリセル３の両端に接続する。スイッチ素子６０はスイッチ制御信号ＲＥＦＷによってオン／オフ制御され、読み出し時はオフ状態となり、抵抗変化素子８０の書き込み時はオン状態となる。スイッチ素子６１はスイッチ制御信号ＲＥＦＷによってノードＲＦＣＢがノードＶＰ０又はグランド（ＶＳＳ）に接続制御され、読み出し時はノードＲＦＣＢがグランドに接続された状態となり、抵抗変化素子８０の書き込み時はノードＲＦＣＢがノードＶＰ０に接続された状態となる。
【０１４７】
次に、図１１の抵抗変化素子８０に対して書き込みを行う場合の動作について、図１２にシーケンス図を用いて説明する。
【０１４８】
図１２のシーケンスは抵抗変化素子８０に対して、書き込み以外の状態（例えば読み出しやスタンバイ状態）からＨＲ化書き込み及びＬＲ化書き込みを行い、再び書き込み以外の状態に戻るといった一連の流れの一例を用いて説明する。
【０１４９】
図１２おいて、最初は読み出し等の状態（スタンバイ状態を含む）になっている。そのため、スイッチ制御信号ＲＥＦＷは‘Ｌ’レベルであり、スイッチ素子６０はオフ状態、スイッチ素子６１はＶＳＳに接続された状態、スイッチ素子６２はオン状態となっている。そのため、ノードＲＦＣＴは電圧調整回路５と接続され、読み出し用の電流源７８の流す電流によって決まる電圧レベル（例えばＶｒ００）になっており、ノードＲＦＣＢはグランドレベル（ＶＳＳ）となっている。このとき、ノードＶＰ０の電圧及びノードＶＰ１の電圧は共に基準メモリセル用書き込み回路８１から出力されるプリチャージ電圧ＶＰＲに設定されている。
【０１５０】
時間ｔ０で書き込みシーケンスに移行するため、スイッチ制御信号ＲＥＦＷは‘Ｈ’レベルとなり、スイッチ素子６０はオン状態、スイッチ素子６１はノードＶＰ０に接続された状態、スイッチ素子６２はオフ状態となって、ノードＲＦＣＴはノードＶＰ１と同じ電圧すなわちプリチャージ電圧ＶＰＲとなり、ノードＲＦＣＢはノードＶＰ０と同じ電圧すなわちプリチャージ電圧ＶＰＲとなる。
【０１５１】
時間ｔ１で基準メモリセル用書き込み回路８１からＨＲ書き込み電圧（ノードＶＰ０には電圧ＶＬ１、ノードＶＰ１には電圧ＶＨ１、ＶＨ１＞ＶＬ１）が出力されるので、ノードＲＦＣＴの電圧はプリチャージ電圧ＶＰＲから電圧ＶＨ１に変化し、ノードＲＦＣＢの電圧はプリチャージ電圧ＶＰＲから電圧ＶＬ１に変化する。時間ｔ１からｔ２の間、基準メモリセル内の抵抗変化素子８０は所定のＨＲ状態に変化させることができる。
【０１５２】
時間ｔ２ではノードＶＰ０の電圧とノードＶＰ１の電圧とが共にプリチャージ電圧ＶＰＲに戻り、ノードＲＦＣＴ及びノードＲＦＣＢが共にプリチャージ電圧ＶＰＲに再度設定される。
【０１５３】
次に時間ｔ３で基準メモリセル用書き込み回路８１からＬＲ書き込み電圧（ノードＶＰ０には電圧ＶＨ２、ノードＶＰ１には電圧ＶＬ２、ＶＨ２＞ＶＬ２）が出力されるので、ノードＲＦＣＴの電圧はプリチャージ電圧ＶＰＲから電圧ＶＬ２に変化し、ノードＲＦＣＢの電圧はプリチャージ電圧ＶＰＲから電圧ＶＨ２に変化する。時間ｔ３からｔ４の間、基準メモリセル内の抵抗変化素子８０は所定のＬＲ状態に変化させることができる。
【０１５４】
時間ｔ４ではノードＶＰ０の電圧とノードＶＰ１の電圧とが共にプリチャージ電圧ＶＰＲに戻り、ノードＲＦＣＴ及びノードＲＦＣＢが共にプリチャージ電圧ＶＰＲに再度設定される。
【０１５５】
時間ｔ５で書き込みシーケンスが終了するので、スイッチ制御信号ＲＥＦＷが‘Ｌ’レベルとなり、スイッチ素子６０はオフ状態、スイッチ素子６１はＶＳＳに接続された状態、スイッチ素子６２はオン状態となって、ノードＲＦＣＴは電圧調整回路５と接続され、読み出し用の電流源７８の流す電流によって決まる電圧レベル（例えばＶｒ００）になっており、ノードＲＦＣＢはグランドレベル（ＶＳＳ）となる。
【０１５６】
このように、基準メモリセル３内の抵抗変化素子８０の抵抗を所定の値に設定することが可能となる。なお、図１２のシーケンスの一例では、高抵抗書き込みの後に低抵抗書き込みを行う動作と示したが、ｔ０からｔ５の書き込み区間内を高抵抗書き込みのみ、低抵抗書き込みのみ、或いはその他の組み合わせ等、必要に応じて任意な設定動作を実行することが可能である。
【０１５７】
このように、基準メモリセル３を構成する素子をメモリセル５１と同等とすることにより、プロセスばらつきや温度変動に対して、基準メモリセル３はメモリセル５１と同一な特性変動を示し、その変動を基準電圧Ｖ（ＣＬＢｒｅｆ）に自動的に反映することが可能となり、読み出し時に、ノードＹＤ（選択ビット線）に対して、選択メモリセルを読み出すのに安定かつ最適な電圧を常時自動調整して印加することが可能となる。つまり、常に安定的な読み出しが可能となる。
【０１５８】
〔基準メモリセルの複数化〕
上述した実施の形態においては、基準電圧発生回路６を構成する基準メモリセル３は１つの場合で説明した。しかし、基準電圧発生回路６を構成する基準メモリセル３は、図１３に示すように複数の基準メモリセル３＿１、・・・、３＿ｇを並列接続した構成としてもよい。また、個々の基準メモリセル３＿１、・・・、３＿ｇに含まれる抵抗素子２は、固定抵抗素子１３７であってもよく、また抵抗変化素子８０であってもよい。こうすることによって、個々の基準メモリセルの特性バラツキを平均化することが可能となる。
【０１５９】
また、抵抗素子２に抵抗値を調整可能な抵抗変化素子８０を用いた場合においても、さらに個々の設定抵抗値の差異を平均化することが可能となるので、より平準化された基準電圧Ｖ（ＣＬＢｒｅｆ）を常時発生することが可能になる。
【０１６０】
また、抵抗素子２に抵抗変化素子８０を用いた場合、各基準メモリセル３に対してスイッチ素子６０、６１、６２をそれぞれ設け、各基準メモリセル３を順次基準メモリセル用書き込み回路８１に接続して、順番に抵抗変化素子８０を設定することが可能となる。
【０１６１】
〔基準電圧発生回路の簡素化〕
基準電圧発生回路８２は、図１４に示すように、Ｎチャネルトランジスタ６３及び固定抵抗素子７９を削除した構成でも構わない。その場合、Ｎチャネルトランジスタ６３を削除しない場合に生じる電圧Ｖｔの電圧降下は、電圧調整回路５の出力電圧を低下させることで補償する。
【０１６２】
例えば、抵抗素子２が抵抗変化素子８０である場合は抵抗素子２の抵抗値をさらに低抵抗な状態に設定するか、又は抵抗素子２が抵抗変化素子８０である固定抵抗素子１３７であるかによらず抵抗素子２を削除することでＣＬＢｒｅｆ電圧を降下させる。或いは、電流源７８から供給する電流量を減少させることでＣＬＢｒｅｆ電圧を降下させる。或いは、図１３のように基準メモリセル３を多数並列接続することでＣＬＢｒｅｆ電圧を降下させる。さらにＣＬＢｒｅｆ電圧は電圧調整回路５によって微調整を行うことで所定の電圧に調整する。
【０１６３】
〔多層構造に対する基準電圧発生回路の構成〕
多層構造の場合、各メタル層の製造工程における高温加熱の影響（下層メモリセル程、上層のメタル層数が多い為、熱影響を受ける回数が多くなる）によって、各層の電流制御素子２９の特性が異なる場合がある。その場合、全ての層のメモリセルに対するそれぞれの読み出しにおいて、読み出し時のノードＹＤの電圧（＝ビット線電圧）を設定する基準の電圧（ＣＢＬｒｅｆ電圧）を１つの層で形成された基準メモリセル３で構成される基準電圧発生回路で生成した場合、基準電圧発生回路を構成する基準メモリセル３が構成されるメモリ層とは異なる層のメモリセル５１が選択された場合、ノードＹＤに最適な電圧が印加されなくなってしまう。その結果、正常な読み出しが出来なくなるという不具合が発生する。
【０１６４】
メモリセルアレイが多層構造の場合における上記課題を解決する為の基準電圧発生回路の構造について、図１５を用いて説明する。
【０１６５】
図１５（ａ）は、メモリセル５１が４層に積層された多層のメモリセルアレイ構造をＸ軸方向からＹ−Ｚ平面に見た時の構成概要図を示す。
【０１６６】
図１５（ａ）において、第１層ビット線５３ａが第１メタルＭ１によって形成され、第１層ワード線５２ａが前記第１メタルＭ１よりも上層に位置する第２メタルＭ２によって形成され、第２層ビット線５３ｂが前記第２メタルＭ２よりも上層に位置する第３メタルＭ３によって形成され、第２層ワード線５２ｂが前記第３メタルＭ３よりも上層に位置する第４メタルＭ４によって形成され、第３層ビット線５３ｃが前記第４メタルＭ４よりも上層に位置する第５メタルＭ５によって形成されている。
【０１６７】
第１層、第２層、第３層のビット線５３ａ、５３ｂ、５３ｃはＹ方向に配線され、第１層、第２層のワード線５２ａ、５２ｂはＹ方向及びＺ方向と直交するＸ方向に配線され、メモリセル５１は直交する各層のビット線とワード線の交点位置に配置され、メモリセル５１の一端はその直下近傍のビット線又はワード線に接続され、他端はその直上近傍のワード線又はビット線に接続されている。
【０１６８】
つまり、第１層目のメモリセル５１は、第１層ビット線５３ａと第１層ワード線５２ａの各交点位置に配置され、一端が対応する第１層ビット線５３ａに接続され、他端が対応する第１層ワード線５２ａに接続されている。
【０１６９】
さらに第２層目のメモリセル５１は、第１層ワード線５２ａと第２層ビット線５３ｂの各交点位置に配置され、一端が対応する第１層ワード線５２ａに接続され、他端が対応する第２層ビット線５３ｂに接続されている。
【０１７０】
さらに第３層目のメモリセル５１は、第２層ビット線５３ｂと第２層ワード線５２ｂの各交点位置に配置され、一端が対応する第２層ビット線５３ｂに接続され、他端が対応する第２層ワード線５２ｂに接続されている。
【０１７１】
さらに第４層目のメモリセル５１は、第２層ワード線５２ｂと第３層ビット線５３ｃの各交点位置に配置され、一端が対応する第２層ワード線５２ｂに接続され、他端が対応する第３層ビット線５３ｃに接続されている。
【０１７２】
一方基準電圧発生回路の基準メモリセルは、多層構造のメモリセルアレイの各層に対応して設けられた構造となる。多層構造に対応した基準電圧発生回路の一例を図１５（ｂ）に示す。
【０１７３】
図１５（ｂ）において、前記と同じ構成要素については同じ符号を用い、説明を省略する。
【０１７４】
図１５（ｂ）において、３＿１〜３＿４はそれぞれ各層に抵抗素子２と電流制御素子２９が直列接続された構成の基準メモリセルである。
【０１７５】
つまり、基準メモリセル３＿１は一端を第１メタルＭ１で構成されるノードに接続し、他端を第２メタルＭ２で構成されるノードに接続する。
【０１７６】
さらに基準メモリセル３＿２は一端を第２メタルＭ２で構成されるノードに接続し、他端を第３メタルＭ３で構成されるノードに接続する。
【０１７７】
さらに基準メモリセル３＿３は一端を第３メタルＭ３で構成されるノードに接続し、他端を第４メタルＭ４で構成されるノードに接続する。
【０１７８】
さらに基準メモリセル３＿４は一端を第４メタルＭ４で構成されるノードに接続し、他端を第５メタルＭ５で構成されるノードに接続する。
【０１７９】
また、各層の基準メモリセルを選択するスイッチ素子６５〜６８が設けられ、スイッチ素子６５の一端は電圧調整回路５と接続され、他端は第２メタルＭ２を介して基準メモリセル３＿１の他端と接続されている。
【０１８０】
スイッチ素子６６の一端は電圧調整回路５と接続され、他端は第３メタルＭ３を介して基準メモリセル３＿２の他端と接続されている。
【０１８１】
スイッチ素子６７の一端は電圧調整回路５と接続され、他端は第４メタルＭ４を介して基準メモリセル３＿３の他端と接続されている。
【０１８２】
スイッチ素子６８の一端は電圧調整回路５と接続され、他端は第５メタルＭ５を介して基準メモリセル３＿２の他端と接続されている。
【０１８３】
基準メモリセル３＿１の一端は第１メタルＭ１を介して、基準メモリセル３＿２の一端は第２メタルＭ２を介して、基準メモリセル３＿３の一端は第３メタルＭ３を介して、基準メモリセル３＿４の一端は第４メタルＭ４を介して、何れもグランドに接続されている。
【０１８４】
以上のように、電流源７８、電圧調整回路５、スイッチ素子６５、６６、６７、６８、基準メモリセル３＿１、３＿２、３＿３、３＿４によって、多層メモリセルアレイ構造に対応した基準電圧発生回路６９が構成される。
【０１８５】
次に、基準電圧発生回路６９の動作について説明する。
【０１８６】
図１５（ａ）に示す多層メモリセルアレイのうち、１層目の所定のメモリセル５１が選択される場合、基準電圧発生回路６９は、スイッチ素子６５をオン状態に、スイッチ素子６６をオフ状態に、スイッチ素子６７をオフ状態に、スイッチ素子６８をオフ状態にして、電流源７８から発生する電流Ｉ０がスイッチ素子６５を介して１層目の基準メモリセル３＿１に流れる。それによって、１層目に配置された基準メモリセル３＿１の特性に従った基準電圧Ｖ（ＣＢＬｒｅｆ）が基準電圧発生回路６９から発生される。
【０１８７】
一方、２層目の所定のメモリセル５１が選択される場合、基準電圧発生回路６９は、スイッチ素子６５をオフ状態に、スイッチ素子６６をオン状態に、スイッチ素子６７をオフ状態に、スイッチ素子６８をオフ状態にして、電流源７８から発生する電流Ｉ０がスイッチ素子６６を介して２層目の基準メモリセル３＿２に流れる。それによって、２層目に配置された基準メモリセル３＿２の特性に従った基準電圧Ｖ（ＣＢＬｒｅｆ）が基準電圧発生回路６９から発生される。
【０１８８】
一方、３層目の所定のメモリセル５１が選択される場合、基準電圧発生回路６９は、スイッチ素子６５をオフ状態に、スイッチ素子６６をオフ状態に、スイッチ素子６７をオン状態に、スイッチ素子６８をオフ状態にして、電流源７８から発生する電流Ｉ０がスイッチ素子６７を介して３層目の基準メモリセル３＿３に流れる。それによって、３層目に配置された基準メモリセル３＿３の特性に従った基準電圧Ｖ（ＣＢＬｒｅｆ）が基準電圧発生回路６９から発生される。
【０１８９】
一方、４層目の所定のメモリセル５１が選択される場合、基準電圧発生回路６９は、スイッチ素子６５をオフ状態に、スイッチ素子６６をオフ状態に、スイッチ素子６７をオフ状態に、スイッチ素子６８をオン状態にして、電流源７８から発生する電流Ｉ０がスイッチ素子６８を介して４層目の基準メモリセル３＿４に流れる。それによって、４層目に配置された基準メモリセル３＿４の特性に従った基準電圧Ｖ（ＣＢＬｒｅｆ）が基準電圧発生回路６９から発生される。
【０１９０】
このように、多層構造のメモリセルアレイを有するクロスポイント型抵抗変化不揮発性記憶装置の場合、各層に対応した基準メモリセルを基準電圧発生回路に設け、選択メモリセル５１と同じ層の基準メモリセルを選択し、基準電圧を発生することにより、各層に対応した適切な読み出し電圧がノードＹＤ印加されるので、選択メモリセルの層によらず、安定的な読み出し判定動作が可能になる。
【０１９１】
〔メモリシステム構成例〕
次に、図１０で説明した読み出し回路を用いたクロスポイント型抵抗変化不揮発性記憶装置のシステム構成例とその動作について、図１６及び図１７を用いて説明する。
【０１９２】
図１６はクロスポイント型抵抗変化不揮発性記憶装置のシステム構成の一例を示す図である。
【０１９３】
図１６において、メモリセルアレイ１はメモリセル５１が配列されてなり、８ビットの並列読み出しを実施するため、メモリセルアレイは各々に複数のビット線が配線されているブロック０〜ブロック７の８つのブロック２０４に区分されている。ワード線は各ブロック共通に配線されている。
【０１９４】
ロウデコーダドライバ回路４８は、メモリセルの読み出しを行う場合に、読み出しの対象となるメモリセルが接続されたワード線である選択ワード線に読み出し電圧を選択的に印加し、その他の場合（例えば、前記読み出し電圧の印加前やスタンバイ状態等）に、当該ワード線をプリチャージ電圧ＶＰＲにプリチャージする。
【０１９５】
ロウデコーダドライバ回路４８は、メモリセルの読み出し時に、前記選択ワード線以外のワード線をＨｉ−ｚ状態にしてもよい。
【０１９６】
カラムデコーダ及びプリチャージ回路２０６は、メモリセルの読み出しを行う場合に、読み出しの対象となるメモリセルが接続されたビット線（メモリセルアレイ１が、例えば８つのブロックに分割されているときは８本のビット線）に読み出し電圧を選択的に印加し、その他の場合（例えば、前記読み出し電圧の印加前やスタンバイ状態等）に、当該ビット線をプリチャージ電圧ＶＰＲにプリチャージする。
【０１９７】
カラムデコーダ及びプリチャージ回路２０６は、メモリセルの読み出し時に、前記選択ビット線以外のビット線をＨｉ−ｚ状態にしてもよい。
【０１９８】
帰還型ビット線電圧クランプ／センスアンプ回路２１２は、ブロックごとに設けられる帰還型ビット線電圧クランプ回路８とセンスアンプ回路９とで構成される。
【０１９９】
データラッチ回路２２０は読み出し時に帰還型ビット線電圧クランプ／センスアンプ回路２１２から出力される８ｂｉｔの読み出しデータのそれぞれを８個のラッチ回路で記憶する。データ出力回路２１３はデータラッチ回路２２０が出力する８ｂｉｔのデータを本メモリシステムの外部に出力する。
【０２００】
データ入力回路２０７は本メモリシステムの外部から８ｂｉｔの書き込みデータを受け取る。データラッチ回路２０８はデータ入力回路が受け取った８ｂｉｔの書き込みデータを一時的に記憶する。
【０２０１】
書き込み回路２１０は前記データラッチ回路の出力する書き込みデータＬＤ（ｉ）を入力し、カラムデコーダ及びプリチャージ回路２０６及びロウデコーダドライバ回路４８によって選択された８ｂｉｔの選択メモリセル５１に対して、書き込みの為のパルス電圧を発生する。書き込み回路２１０の出力ＷＤ（ｉ）｛ｉ＝０〜７｝はカラムデコーダ及びプリチャージ回路２０６の各ブロックに対応してそれぞれが入力されるように接続されている。
【０２０２】
メモリ主要部２０１はメモリセルアレイ１とロウデコーダドライバ回路４８とカラムデコーダ及びプリチャージ回路２０６と帰還型ビット線電圧クランプ／センスアンプ回路２１２とデータラッチ回路２２０とデータ出力回路２１３とデータ入力回路２０７とデータラッチ回路２０８と書き込み回路２１０とで構成されるである。基準電圧発生及び差動アンプ回路２１９は前述した基準電圧発生回路６と差動アンプ回路７とで構成された回路であり、基準電圧発生及び差動アンプ回路２１９の出力電圧が印加されるノードＣＬＢには、ノードＣＬＢの瞬時電圧変動を抑制する平滑容量１８３が接続されている。
【０２０３】
また、基準電圧発生及び差動アンプ回路２１９の出力は帰還型ビット線電圧クランプ／センスアンプ回路２１２を構成する８つの帰還型ビット線電圧クランプ回路８に入力されている。つまり、８つの帰還型ビット線電圧クランプ回路８に対して基準電圧発生及び差動アンプ回路２１９は１つとした兼用構成となっている。
【０２０４】
ＨＲ化用電源２１７は高抵抗化書き込み用の書き込み電圧を発生する。ＬＲ化用電源２１６は低抵抗化書き込み用の書き込み電圧を発生する。書き込み用電源回路２１８はＨＲ化用電源２１７及びＬＲ化用電源２１６で構成され、その出力ＶＨＲとＶＬＲはロウデコーダドライバ回路４８と書き込み回路２１０に供給されている。
【０２０５】
プリチャージ用電源２２２は、ビット線及びワード線をプリチャージするためのプリチャージ電圧ＶＰＲを発生し、発生したプリチャージ電圧ＶＰＲをロウデコーダドライバ回路４８とカラムデコーダ及びプリチャージ回路２０６に供給する。
【０２０６】
アドレス入力回路２１４は外部からのアドレス信号に従って選択メモリセルを指定する。制御回路２１５は外部からのコントロール信号に従ってメモリ主要部を制御するために、メモリ主要部２０１に対して各種制御信号を出力している。
【０２０７】
上記に説明した、図１６に示されるクロスポイント型抵抗変化不揮発性記憶装置（特には、図１０に示される読み出し回路）における読み出し動作について、図１７の読み出しシーケンスを用いて詳細に説明する。
【０２０８】
図１７において、ＣＬＫは制御回路２１５から出力されるクロック信号である。
【０２０９】
ＡＸはアドレス入力回路２１４から出力され、ロウデコーダドライバ回路４８に入力されるＸアドレス信号である。
【０２１０】
ＡＹはアドレス入力回路２１４から出力され、カラムデコーダ及びプリチャージ回路２０６に入力されるＹアドレス信号である。
【０２１１】
ＲＤは制御回路２１５から出力され、‘Ｈ’レベルによって読み出し動作のタイミングを指定する信号である。
【０２１２】
ＰＲ０は制御回路２１５から出力され、図１０に示すように‘Ｈ’レベルによって、ノードＹＤをプリチャージ電圧ＶＰＲにプリチャージするタイミングを指定する信号である。
【０２１３】
ＰＲ１は制御回路２１５から出力され、図１０に示すように‘Ｈ’レベルによって、ノードＳＥＮを電源電圧にプリチャージするタイミングを指定する信号である。
【０２１４】
ＷＬＥＮは制御回路２１５から出力され、ロウデコーダドライバ回路４８に入力され、読み出しモードにおいて、‘Ｈ’レベルによって選択ワード線に０Ｖを印加するタイミングを指定する信号である。
【０２１５】
ＤＬＡＴは制御回路２１５から出力され、データラッチ回路２２０に入力され、読み出しデータをラッチするタイミングを制御する信号である。
【０２１６】
ＷＬ１はここでは選択ワード線、ＷＬｎはＷＬ１以外の非選択ワード線、ＢＬｉ１、ＢＬｉ２はブロックｉに対応した選択ビット線、ＢＬｉｍはＢＬｉ１、ＢＬｉ２以外の非選択ビット線である（ｉ＝０〜７）。
【０２１７】
まず、スタンバイ状態においては、信号ＲＤが‘Ｌ’レベルであるためメモリ主要部はスタンバイ状態となり、信号ＰＲ０が‘Ｈ’レベルであるためノードＹＤ（ｉ）の電圧はプリチャージ電圧ＶＰＲとなっており、信号ＰＲ１が‘Ｌ’レベルでありかつ信号ＲＤが‘Ｌ’レベルであるのでノードＳＥＮ（ｉ）の電圧はプリチャージ電圧ＶＰＲとなっている。また、全ワード線ＷＬ１〜ＷＬｎと全ビット線ＢＬｉ１〜ＢＬｉｍがプリチャージ電圧ＶＰＲとなっている。
【０２１８】
次に、時間ｔｒ０から時間ｔｒ３の期間において、アドレスＡＸ＝１、ＡＹ＝１に対する読み出し動作が行われる。
【０２１９】
当該読み出し動作の期間には、第１のプリチャージ期間Ｐ１（時間ｔｒ０〜ｔｒ１）、第２のプリチャージ期間Ｐ２（時間ｔｒ１〜ｔｒ２）、及びセンス期間Ｓ（時間ｔｒ２〜ｔｒ３）がこの順に含まれる。
【０２２０】
時間ｔｒ０において第１のプリチャージ期間になると、信号ＲＤが‘Ｈ’レベルとなる。信号ＲＤが‘Ｈ’レベルになるに応じて、Ｐチャネルトランジスタ４２とＰチャネルトランジスタ４５がオン状態、及び差動検知回路４６が動作状態となる。
【０２２１】
時刻ｔｒ０から時間ｔｒ１までの間、信号ＰＲ０は‘Ｈ’レベルに維持され、ＹＤ（ｉ）及び選択ビット線ＢＬｉ１は継続してプリチャージ電圧ＶＰＲにプリチャージされ、非選択ビット線ＢＬｉ２及びＢＬｉｍはＨｉ−ｚ状態となる。
【０２２２】
時間ｔｒ１において第２のプリチャージ期間になると、信号ＰＲ０が‘Ｌ’レベルとなってＹＤ（ｉ）及び選択ビット線ＢＬｉ１のプリチャージがオフとなり、信号ＰＲ１が‘Ｈ’となってノードＳＥＮ（ｉ）にＶＤＤが印加され、それによって帰還型ビット線電圧クランプ回路８の帰還動作により、ノードＹＤを通して選択ビット線ＢＬｉ１が読み出し電圧ＶＳＡに短時間で上昇設定される（ＶＳＡ＞ＶＰＲ）。
【０２２３】
時間ｔｒ２においてセンス期間になると、信号ＰＲ１が‘Ｌ’レベルとなってノードＳＥＮ（ｉ）へのＶＤＤ印加がオフされ、信号ＷＬＥＮが‘Ｈ’レベルとなって選択ワード線ＷＬ１がプリチャージ電圧ＶＰＲから０Ｖに、非選択ワード線ＷＬｎがＨｉ−ｚに変化する。
【０２２４】
時間ｔｒ２から時間ｔｒ３までの間、選択メモリセルに読み出し電圧ＶＳＡが印加され、選択メモリセルに記憶されるデータによる電流量によってセンスアンプ回路が選択メモリセルの抵抗状態を判定する。
【０２２５】
時間ｔｒ２から時間ｔｒ３までの間、例えばブロック０に属する所定の選択メモリセルの記憶状態が高抵抗状態であるとすると、選択メモリセルを流れる電流は小さく、センスアンプ回路９のＰチャネルトランジスタ４５から供給されるロード電流量の方が選択メモリセルを流れる電流量を上回るので、ノードＳＥＮ（０）はほとんどＶＤＤ電圧が維持される。その間、ノードＳＥＮ電圧が判定電圧ＶＲＥＦＪを上回っているので、センスアンプ回路９から出力されるデータ信号ＤＱ（０）は‘Ｌ’レベルとなっている。
【０２２６】
時間ｔｒ２からｔｄｅｌａｙ後に信号ＤＬＡＴが‘Ｈ’レベルとなると、データ信号ＤＱ（０）の‘Ｌ’レベルはデータラッチ回路２２０によってラッチされ、データラッチ回路２２０の出力がデータ出力回路２１３を介してＤｏｕｔ（０）に出力される。
【０２２７】
次に、時間ｔｒ３から時間ｔｒ６までの期間において、アドレスＡＸ＝１、ＡＹ＝２に対する読み出し動作が行われる。
【０２２８】
当該読み出し動作の期間には、第１のプリチャージ期間Ｐ１（時間ｔｒ３〜ｔｒ４）、第２のプリチャージ期間Ｐ２（時間ｔｒ４〜ｔｒ５）、及びセンス期間Ｓ（時間ｔｒ５〜ｔｒ６）がこの順に含まれる。
【０２２９】
時間ｔｒ３において第１のプリチャージ期間になると、信号ＲＤは引き続き‘Ｈ’となっている。信号ＲＤが‘Ｈ’レベルのため、Ｐチャネルトランジスタ４２とＰチャネルトランジスタ４５がオン状態、及び差動検知回路４６が動作状態となる。
【０２３０】
時刻ｔｒ３において第１のプリチャージ期間になると、信号ＰＲ０が‘Ｈ’レベルになってＹＤ（ｉ）及び選択ビット線ＢＬｉ２がプリチャージ電圧ＶＰＲにプリチャージされ、非選択ビット線ＢＬｉ１及びＢＬｉｍはＨｉ−ｚ状態となる。
【０２３１】
時間ｔｒ４において第２のプリチャージ期間になると、信号ＰＲ０が‘Ｌ’レベルとなってＹＤ（ｉ）及び選択ビット線ＢＬｉ２のプリチャージがオフとなり、信号ＰＲ１が‘Ｈ’となってノードＳＥＮ（ｉ）にＶＤＤが印加され、それによって帰還型ビット線電圧クランプ回路８の帰還動作により、ノードＹＤを通して選択ビット線ＢＬｉ２が読み出し電圧ＶＳＡに短時間で上昇設定される（ＶＳＡ＞ＶＰＲ）。
【０２３２】
時間ｔｒ５においてセンス期間になると、信号ＰＲ１が‘Ｌ’レベルとなってＳＥＮ（ｉ）ノードへのＶＤＤ印加がオフされ、信号ＷＬＥＮが‘Ｈ’レベルとなって選択ワード線ＷＬ１がＶＰＲから０Ｖに、非選択ワード線ＷＬｎがＨｉ−ｚに変化する。
【０２３３】
時間ｔｒ５から時間ｔｒ６までの間、選択メモリセルに読み出し電圧ＶＳＡが印加され、選択メモリセルに記憶されるデータによる電流量によってセンスアンプ回路がその状態を判定する。
【０２３４】
時間ｔｒ５から時間ｔｒ６までの間、例えばブロック０に属する選択メモリセルの記憶状態が低抵抗状態であるとすると、選択メモリセルを流れる電流は大きく、センスアンプ回路９のＰチャネルトランジスタ４５から供給されるロード電流量の方が選択メモリセルを流れる電流量を下回るので、ＳＥＮ（０）ノード電圧は低下する。ＳＥＮノード電圧が判定電圧ＶＲＥＦＪよりも低くなると、センスアンプ回路９から出力されるデータ信号ＤＱ（０）は‘Ｈ’レベルに変化する。
【０２３５】
時間ｔｒ５からｔｄｅｌａｙ後に信号ＤＬＡＴが‘Ｈ’レベルとなると、データ信号ＤＱ（０）の‘Ｈ’レベルはデータラッチ回路２２０によってラッチされ、データラッチ回路２２０の出力がデータ出力回路２１３を介してＤｏｕｔ（０）に出力される。
【０２３６】
このような読み出し動作の終了後、時間ｔｒ６においてスタンバイ状態に入る。
【０２３７】
時間ｔｒ６において、信号ＲＤが‘Ｌ’レベルになるに応じて、メモリ主要部はスタンバイ状態となり、信号ＰＲ０が‘Ｈ’レベルになるに応じて、ノードＹＤ（ｉ）はプリチャージ電圧ＶＰＲとなっており、信号ＰＲ１が‘Ｌ’レベルかつ信号ＲＤが‘Ｌ’レベルであるため、ノードＳＥＮ（ｉ）はプリチャージ電圧ＶＰＲとなっている。
【０２３８】
信号ＲＤは‘Ｌ’レベルになり、信号ＰＲ０は‘Ｈ’レベルになるので、メモリ主要部はスタンバイ状態となり、信号ＲＤが‘Ｌ’レベルになるに応じてＰチャネルトランジスタ４２はオフ状態となり、信号ＰＲ０が‘Ｈ’レベルになるに応じて、ノードＹＤ（ｉ）はプリチャージ電圧ＶＰＲとなっており、信号ＰＲ１が‘Ｌ’レベルかつ信号ＲＤが‘Ｌ’レベルであるため、ノードＳＥＮ（ｉ）はプリチャージ電圧ＶＰＲとなっている。また、全ワード線ＷＬ１〜ＷＬｎと全ビット線ＢＬｉ１〜ＢＬｉｍがプリチャージ電圧ＶＰＲとなる。
【０２３９】
以上の動作をまとめると、選択メモリセルにおける抵抗変化素子が低抵抗状態又は高抵抗状態の何れかを判定する読み出し動作の期間にこの順に含まれる、第１のプリチャージ期間Ｐ１、第２のプリチャージ期間Ｐ２、及びセンス期間Ｓのうち、第１のプリチャージ期間Ｐ１に、カラムデコーダ及びプリチャージ回路２０６によって、複数のビット線ＢＬ１〜ＢＬｍのうち、少なくとも前記選択メモリセルが接続される１つのビット線である選択ビット線が、第１の電圧であるプリチャージ電圧ＶＰＲにプリチャージされる。
【０２４０】
また、第１のプリチャージ期間Ｐ１及び第２のプリチャージ期間Ｐ２に、ロウデコーダドライバ回路４８によって、複数のワード線ＷＬ１〜ＷＬｎのうち、少なくとも前記選択メモリセルが接続される１つのワード線である選択ワード線が前記第１の電圧であるプリチャージ電圧ＶＰＲにプリチャージされる。
【０２４１】
また、第２のプリチャージ期間Ｐ２及びセンス期間Ｓに、帰還型ビット線電圧クランプ回路８によって、前記選択ビット線が第２の電圧である読み出し電圧ＶＳＡに設定され維持される。
【０２４２】
そして、センス期間Ｓに、センスアンプ回路９によって、選択メモリセルにおける抵抗変化素子が前記低抵抗状態及び前記高抵抗状態の何れにあるかが、前記選択メモリセルに流れる電流量に基づいて判定される。
【０２４３】
さらに、スタンバイ状態のときは、カラムデコーダ及びプリチャージ回路２０６及びロウデコーダドライバ回路４８によって、全てのビット線ＢＬ１〜ＢＬｍ及び全てのワード線ＷＬ１〜ＷＬｎが、プリチャージ電圧ＶＰＲにプリチャージされる。
【０２４４】
このように、本発明の電流制御素子のしきい値に連動した基準電圧上昇型センスアンプ回路を備えたクロスポイント型抵抗変化不揮発性記憶装置は、スタンバイ状態の時は、メモリセルアレイ１の全ビット線及び全ワード線をプリチャージ電圧ＶＰＲに設定されるので、アレイ内の電流は抑止され、さらに、帰還型ビット線電圧クランプ回路８及びセンスアンプ回路９も停止するので、不要な電流を抑制することができる。
【０２４５】
一方、読み出し動作においては、読み出し動作の開始直後に帰還型ビット線電圧クランプ回路８及びセンスアンプ回路９が起動し、短時間で選択ビット線の電圧を設定できる。そのため、読み出し動作のサイクルは、例えば５０ｎｓ以下といった極めて短時間で行うことが可能で、非常に高速な読み出し動作を実現することができるので、低消費かつ高速なクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
【０２４６】
前述したように、前記プリチャージは、時間ｔｒ０（ｔｒ３）からｔｒ１（ｔｒ４）の第１のプリチャージ期間Ｐ１と、時間ｔｒ１（ｔｒ４）からｔｒ２（ｔｒ５）の第２のプリチャージ期間Ｐ２の２段階で実行される。
【０２４７】
プリチャージ期間Ｐ１ではスイッチ素子４４がオンすることでノードＹＤや選択ビット線がプリチャージ電圧ＶＰＲに設定されている。プリチャージ期間Ｐ２になるとスイッチ素子４４がオフしてＶＰＲのプリチャージは停止し、スイッチ素子４３がオンして帰還型ビット線クランプ回路８によりノードＹＤや選択ビット線が読み出し電圧ＶＳＡに設定印加される（ＶＳＡ＞ＶＰＲ）。
【０２４８】
このようにＹＤノードを通して選択ビット線を、第１のプリチャージ期間Ｐ１ではプリチャージ電圧ＶＰＲにプリチャージし、第２のプリチャージ期間Ｐ２では読み出し電圧ＶＳＡにプリチャージする２段階プリチャージを行うのは、以下の理由によるものである。
【０２４９】
多数のワード線２４と多数のビット線２５と多数のメモリセル５１とで構成されるメモリセルアレイ１は、その回路規模に起因する比較的大きな寄生容量を有している。
【０２５０】
そのため、センス時に選択ワード線に０Ｖを印加すると、センス以前のプリチャージ電圧ＶＰＲの電圧レベルによってはメモリセルアレイ１内の寄生容量に充電された電荷が非選択メモリセルを介して選択ワード線に集中的に流入するので選択ワード線の電位が０Ｖから上昇してしまう。この時の選択ワード線の電位上昇度合いはプリチャージ電圧ＶＰＲが高いと高くなり、低いと低くなる。
【０２５１】
一方、プリチャージ電圧ＶＰＲが低いと、センスアンプ回路から流入する電流は、選択メモリセルが流す電流の他に、非選択メモリセルを介してメモリセルアレイ１の寄生容量を充電する充電電流も含まれてしまうので、電流センスによる抵抗状態の正確な判定が困難になってしまう。
【０２５２】
このことから、プリチャージ電圧ＶＰＲは、センス時に選択ワード線の電位上昇が小さく、かつメモリセルアレイ１の寄生容量を充電する充電電流が抑制された電位に設定する必要がある。そのため、プリチャージ電圧ＶＰＲは読み出し電圧ＶＳＡよりも低い最適電圧に設定することが有効である。
【０２５３】
このような検討の結果、第１のプリチャージ期間Ｐ１ではメモリセルアレイ１の全てのビット線をノードＹＤを通してプリチャージ電圧ＶＰＲにプリチャージし、第２のプリチャージ期間Ｐ２では選択ビット線のみをノードＹＤを通して読み出し電圧ＶＳＡにプリチャージする２段階プリチャージを実施している。
【０２５４】
こうすることによって、読み出し時に選択ワード線の電位上昇が抑制され、また、選択メモリセル電流以外の電流が抑制されるのでセンスアンプ回路から流れ出す電流のほとんどは選択メモリセル電流となるので、センスアンプ回路は選択メモリセルのデータ記憶状態を高精度に検知することが可能となる。
【０２５５】
〔電流制御素子のしきい値に連動したプリチャージ電圧発生回路〕
次に、図１８に電流制御素子のしきい値に連動したプリチャージ用電源２２２の構成の一例を示す。
【０２５６】
図１８において、前記と同じ構成要素については同じ符号を用い、説明を省略する。
【０２５７】
図１８に示すプリチャージ用基準電圧発生回路７４の構成は、図１４の基準電圧発生回路と同様で、ＶＤＤ電源、電流源７８、電圧調整回路５、基準メモリセル、グランドの順に直列接続されている。
【０２５８】
固定抵抗素子４が直列接続された電圧調整回路５から選択的に出力される出力電圧ＶＰＲ＿ＲＥＦは所定のプリチャージ電圧と同じ基準電圧である。プリチャージ電圧ＶＰＲは読み出し電圧ＶＳＡよりも低い電圧（ＶＰＲ＜ＶＳＡ）であるので、プリチャージ用基準電圧発生回路７４の電圧調整回路５から出力される電圧ＶＰＲ＿ＲＥＦは読み出し電圧ＶＳＡよりも低い電圧となる（ＶＰＲ＿ＲＥＦ＝ＶＰＲ＜ＶＳＡ）。
【０２５９】
もちろん、プリチャージ用基準電圧発生回路７４から出力されるプリチャージ用リファレンス電圧ＶＰＲ＿ＲＥＦは、基準電圧発生回路６から出力されるリファレンス電圧ＣＬＢｒｅｆとは異なった電圧なので、本プリチャージ用基準電圧発生回路７４と基準電圧発生回路６のそれぞれが必要になる。
【０２６０】
プリチャージ用基準電圧発生回路７４は差動アンプ回路８６の非反転入力端子に入力され、反転入力端子はその出力端子が帰還接続されており、出力端子からはプリチャージ用リファレンス電圧ＶＰＲ＿ＲＥＦと同等で電流増幅されたプリチャージ電圧ＶＰＲが出力されている。
【０２６１】
一方、プリチャージ用基準電圧発生回路７４と基準電圧発生回路６を共用することも可能で、この場合は、基準電圧発生回路６に内蔵される電圧調整回路５の第１の出力端子から電圧Ｒ０ｒｅｆを出力し、それとは別にもうひとつの第２の出力端子から電圧ＶＰＲ＿ＲＥＦを選択的に出力し、プリチャージ用の差動アンプ回路８６を別途設け、ＶＰＲ＿ＲＥＦと同等で電流増幅されたプリチャージ電圧ＶＰＲを出力する。
【０２６２】
本メモリセルを構成する電流制御素子２９はその２端子間に電位差が生じると微小ながらも電流が流れる。そのため、読み出し時にノードＹＤを介して流れる電流は選択メモリセル電流に加えて、非選択メモリセルを介して流れる漏れ電流が少なからず発生する。この漏れ電流は、選択ビット線と非選択ワード線との間の電圧を同一とすることで一定化させることが可能で、漏れ電流変動による読み出し判定のバラツキが無くなる。
【０２６３】
つまり、電流制御素子２９のしきい値変動に連動してノードＹＤが自動調整される本構成は、プリチャージ電圧ＶＰＲも同様に電流制御素子２９のしきい値変動に連動して自動調整させることで、選択ビット線と非選択ワード線との間の電圧をおおよそ一定にでき、漏れ電流変動による読み出し判定のバラツキを抑制することができる。
【０２６４】
従って本構成により、電流制御素子のしきい値が変動した場合においても、非選択メモリセルを介して流れる漏れ電流を一定化できるので、安定的な読み出し判定が可能になる。
【０２６５】
〔判定電圧切り換え回路〕
次に、読み出し時の判定基準電圧ＶＲＥＦＪを選択的に切り換える判定電圧切り換え回路を図１９に示す。
【０２６６】
まず始めに、本回路の必要性について図２０を用いて説明する。
【０２６７】
図２０は、図１７の読み出しシーケンス図のうちのノードＳＥＮの電圧と信号ＤＬＡＴの時間変動について示した動作説明図である。横軸は時間で、時間ｔｓａ０は図１７シーケンスにおける時間ｔｒ２と同じタイミングである。時間ｔｓａ０以前のプリチャージ期間では、ノードＳＥＮの電圧はＶＤＤにプリチャージされている。
【０２６８】
時間ｔｓａ０でセンス期間がになると、選択ワード線が０Ｖになる（図１７と同動作より図示せず）と、選択メモリセル５１の抵抗変化素子１０の抵抗状態に従った電流が流れ、その電流量に従ってノードＳＥＮの電圧が降下する。例えば、抵抗変化素子１０の抵抗状態が高抵抗／中抵抗／低抵抗の３種類とした場合のＳＥＮノードの時間変動は、高抵抗の場合はＳＥＮ０の特性になり、中抵抗の場合は高抵抗よりも電流が多く流れるのでＳＥＮ０１の特性になり、低抵抗の場合はさらに中抵抗よりも電流が多く流れるのでＳＥＮ１の特性になる。
【０２６９】
一方、判定基準電圧も３種類存在し、それぞれをＶＲＥＦＪ０、ＶＲＥＦＪＲ、ＶＲＥＦＪ１とし、その電圧関係はＶＲＥＦＪ０＞ＶＲＥＦＪＲ＞ＶＲＥＦＪ１となっており、ＶＲＥＦＪ０とＶＲＥＦＪＲの電位差はＶｍｇ０、ＶＲＥＦＪＲとＶＲＥＦＪ１の電位差はＶｍｇ０となっている。
【０２７０】
ＶＲＥＦＪ０とＶＲＥＦＪ１は、選択メモリセル３０の抵抗変化素子１０に書き込みを行った後、その書き込みレベルが所定の基準値を満足しているかについて確認するベリファイ読み出し動作時に用いる。例えば、高抵抗状態への書き込みを行った後、判定基準電圧ＶＲＥＦＪをＶＲＥＦＪ０レベルに設定してベリファイ読み出しを実施する。本ベリファイ読み出しの場合も通常の読み出し時と同様に、差動検知回路４６の出力信号ＤＯをデータラッチ回路２２０でラッチするタイミングは、センス動作に入った時間ｔｓａ０からｔｄｅｌａｙだけ遅れた時間ｔｓａ１で実施され、ＤＬＡＴを‘Ｌ’→‘Ｈ’にすることでデータラッチが行われる。
【０２７１】
つまり、時間ｔｓａ１の時に高抵抗書き込み後のノードＳＥＮの電位ＶＳＥＮ０と０判定基準電圧ＶＲＥＦＪ０を比較し、もしＶＳＥＮ０＜ＶＲＥＦＪ０であればラッチされた出力信号Ｄｏｕｔが‘Ｈ’となるので規定以上の高抵抗状態にはなっていないと判定して、再度高抵抗化書き込みを実施し、もしＶＳＥＮ０≧ＶＲＥＦＪ０であれば規定以上の高抵抗状態になっていると判定して、再びの高抵抗化書き込みは実施しない。
【０２７２】
また、時間ｔｓａ１の時に低抵抗書き込み後のノードＳＥＮの電位ＶＳＥＮ１と１判定基準電圧ＶＲＥＦＪ１を比較し、もしＶＳＥＮ１＞ＶＲＥＦＪ１であればラッチされた出力信号Ｄｏｕｔが‘Ｌ’となるので規定以下の低抵抗状態にはなっていないと判定して、再度低抵抗化書き込みを実施し、もしＶＳＥＮ１≦ＶＲＥＦＪ１であれば規定以下の低抵抗状態になっていると判定して、再びの低抵抗化書き込みは実施しない。
【０２７３】
このように、ＶＲＥＦＪ０とＶＲＥＦＪ１は抵抗変化素子１０の書き込み後の状態を判定する為のベリファイ判定基準電圧として用い、ＶＲＥＦＪ０とＶＲＥＦＪ１の間の電圧としているＶＲＥＦＲは通常の読み出しの判定基準電圧である。従って、ＶＲＥＦＪ０とＶＲＥＦＲの電位差Ｖｍｇ０は高抵抗状態に対するＲｅａｄマージンであり、ＶＲＥＦＪ１とＶＲＥＦＲの電位差Ｖｍｇ１は低抵抗状態に対するＲｅａｄマージンである。
【０２７４】
このように、判定基準電圧は、高抵抗書き込み後の抵抗変化素子状態を確認するベリファイ判定基準電圧ＶＲＥＦＪ０と、低抵抗書き込み後の抵抗変化素子状態を確認するベリファイ判定基準電圧ＶＲＥＦＪ１と、通常読み出し時に抵抗変化素子状態を読み出しする判定基準電圧ＶＲＥＦＲの３種類を用意し、それぞれの目的に応じて、ＶＲＥＦＪ電圧を３電圧の中から選択設定する。
【０２７５】
それを実現する回路が図１９に示す判定電圧切り換え回路である。
【０２７６】
図１９において、スイッチ素子７５は制御信号ＲＥＦＪ＿Ｈに従ってＶＲＥＦＪ０をＶＲＥＦＪに伝えるか否かを切り替え、ＲＥＦＪ＿Ｈ＝‘Ｈ’（０−ベリファイ読み出し時）の時にオン状態となり、ＶＲＥＦＪ０をＶＲＥＦＪに伝える。
【０２７７】
スイッチ素子７６は制御信号ＲＥＦＪ＿Ｍに従ってＶＲＥＦＪＲをＶＲＥＦＪに伝えるか否かを切り替え、ＲＥＦＪ＿Ｍ＝‘Ｈ’（通常読み出し時）の時にオン状態となり、ＶＲＥＦＪＲをＶＲＥＦＪに伝える。
【０２７８】
スイッチ素子７７は制御信号ＲＥＦＪ＿Ｌに従ってＶＲＥＦＪ１をＶＲＥＦＪに伝えるか否かを切り替え、ＲＥＦＪ＿Ｌ＝‘Ｈ’（１−ベリファイ読み出し時）の時にオン状態となり、ＶＲＥＦＪＬをＶＲＥＦＪに伝える。
【０２７９】
制御信号ＲＥＦＪ＿ＨとＲＥＦＪ＿ＭとＲＥＦＪ＿Ｌは何れか１つの信号のみが‘Ｈ’となることは言うまでも無い。
【０２８０】
このように、本発明の判定電圧切り換え回路によって、抵抗変化素子１０の書き込み後の状態判定及び読み出し判定に対応した判定基準電圧をモードに応じて瞬時かつ容易に設定変更することが可能になり、通常の読み出しに対して、抵抗変化素子１０の抵抗値を十分マージンを持った状態に設定することができるので、より安定的な読み出しが可能なクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
【産業上の利用可能性】
【０２８１】
本発明は、クロスポイント型抵抗変化不揮発性記憶装置を提供するものであり、電流制御素子のしきい値に連動した基準電圧上昇型センスアンプの回路方式で、クロスポイント型メモリセルにおいて、読み出し以外の場合は読み出し系回路を停止することで低消費電流化を図り、選択メモリセルの読み出し時には最適な電圧を短時間で設定して高速読み出しを実施することができ、さらには読み出し時のプリチャージをメモリセルアレイ全体のプリチャージに続けて選択ビット線をプリチャージする２段階プリチャージを導入することで、選択ワード線の電圧の浮きを抑制した、より安定低な読み出し動作を実施することができるので、例えば、低消費電流かつ安定的な高速読み出しが要求される携帯型電子機器の不揮発性メモリとして、有用である。
【符号の説明】
【０２８２】
１  メモリセルアレイ
２  抵抗素子
３  基準メモリセル
４、７９、１３７  固定抵抗素子
５  電圧調整回路
６  基準電圧発生回路
７、８６、２１９  差動アンプ回路
８  帰還型ビット線電圧クランプ回路
９  センスアンプ回路
１０、８０  抵抗変化素子
１１  上部電極（第３電極）
１２  第２の抵抗変化層
１３  第１の抵抗変化層
１４  下部電極
１５  抵抗層
２１  上部電極（第２電極）
２２  電流制御層
２３  下部電極（第１電極）
２４  ワード線
２５  ビット線
２６、２７、２８  ビア
２９  電流制御素子
３０  選択メモリセル
４０、４１、６３  Ｎチャネルトランジスタ
４２、４５  Ｐチャネルトランジスタ
４３、４４  スイッチ素子
４６  差動検知回路
４７  カラムデコーダ
４８  ロウデコーダドライバ回路
５１、５１ａ  メモリセル（選択メモリセル）
５２、５２ａ、５２ｂ  ワード線
５３、５３ａ、５３ｂ、５３ｃ  ビット線
６０〜６２、６５〜６８、７５〜７７  スイッチ素子
６９、８２  基準電圧発生回路
７０  上部配線
７１  下部配線
７４、８２  プリチャージ用基準電圧発生回路
７８  電流源
８１  基準メモリセル用書き込み回路
８３、１８３  平滑容量
８４、８５  インバータ
２０１  メモリ主要部
２０４  ブロック
２０６  カラムデコーダ及びプリチャージ回路
２０７  データ入力回路
２０８  データラッチ回路
２１０  書き込み回路
２１２  帰還型ビット線電圧クランプ／センスアンプ回路
２１３  データ出力回路
２１４  アドレス入力回路
２１５  制御回路
２１６  ＬＲ化用電源
２１７  ＨＲ化用電源
２１８  書き込み用電源回路
２２０  データラッチ回路
２２２  プリチャージ用電源
４００  電圧システム
４０４  センシング回路
４０８  バイアス回路
４１０  抵抗
４２０  センシング装置
４３０  選択ダイオード
４４０  抵抗変化素子
４５０  差動増幅器
４６０  抵抗
４７０  参照ダイオード
４８０  差動増幅器
４８０  参照抵抗素子
５００  電源装置
５０３  第２の回路
５０８  基準電圧
５０９  第３の回路
５１０  第１の回路
５１１  主回路
５１３  電圧降下素子
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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