(57)【要約】【課題】不揮発性メモリを使用せずともオフセット電圧が小さいホール素子構造を実現するとともに、システマティックなオフセット電圧が小さいＳｉモノリシックホール素子及びその製造方法を提供すること。【解決手段】ホール素子１０は、ｐ型のシリコンからなるｐ型半導体性基板層１１と、ｐ型半導体基板層１１の表面に設けられたｎ型不純物領域１２と、ｎ型不純物領域１２の表面に設けられた第１のｐ型領域１３ａと、ｎ型不純物領域１２の表面で、かつ第１のｐ型領域１３ａの両側部に設けられたｎ型領域１４ａと、ｎ型不純物領域１２の両側部に設けられたｐ型不純物領域１５ａと、ｐ型不純物領域１５ａの表面に設けられた第２のｐ型領域１３ｂと、ｐ型不純物領域１５ａの両側部に設けられたダミーパターンｎ型不純物領域１９とを備えている。【選択図】図８
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【特許請求の範囲】
【請求項１】
ホール効果を利用して磁界を検出し、オフセット電圧を低減するように構成されたホール素子において、
ｐ型のシリコンからなるｐ型半導体性基板層と、
該ｐ型半導体基板層の表面に設けられたｎ型不純物領域と、
該ｎ型不純物領域の表面に設けられた第１のｐ型領域と、
前記ｎ型不純物領域の表面で、かつ前記第１のｐ型領域の両側部に設けられたｎ型領域と、
前記ｎ型不純物領域の両側部に設けられたｐ型不純物領域と、
該ｐ型不純物領域の表面に設けられた第２のｐ型領域と、
前記ｐ型不純物領域の両側部に設けられたダミーパターンｎ型不純物領域と
を備えていることを特徴とするホール素子。
【請求項２】
前記第１のｐ型領域と前記ｎ型領域及び該ｎ型領域と前記第２のｐ型領域との間に順次素子分離用酸化膜が設けられていることを特徴とする請求項１に記載のホール素子。
【請求項３】
前記ダミーパターンｎ型不純物領域が、前記ｎ型不純物領域の不均一な変形を抑える機能を有することを特徴とする請求項１又は２に記載のホール素子。
【請求項４】
前記ｐ型不純物領域が、前記ｐ型半導体性基板層であることを特徴とする請求項１，２又は３に記載のホール素子。
【請求項５】
ホール効果を利用して磁界を検出し、オフセット電圧を低減するように形成するホール素子の製造方法において、
まず、ｐ型のシリコンからなるｐ型半導体性基板層の表面にｎ型不純物領域を形成する工程と、
該ｎ型不純物領域の表面に第１のｐ型領域を形成する工程と、
前記ｎ型不純物領域の表面で、かつ該第１のｐ型領域の両側部にｎ型領域を形成する工程と、
前記ｎ型不純物領域の両側部にｐ型不純物領域を形成する工程と、
該ｐ型不純物領域の表面に第２のｐ型領域を形成する工程と、
前記ｐ型不純物領域の両側部にダミーパターンｎ型不純物領域を形成する工程と
を有することを特徴とするホール素子の製造方法。
【請求項６】
前記第１のｐ型領域と前記ｎ型領域及び該ｎ型領域と前記第２のｐ型領域との間に順次素子分離用酸化膜を形成することを特徴とする請求項５に記載のホール素子の製造方法。
【請求項７】
前記ダミーパターンｎ型不純物領域を前記ｎ型不純物領域の不均一な変形を抑える機能を有するように形成することを特徴とする請求項５又は６に記載のホール素子の製造方法。
【請求項８】
前記ｐ型不純物領域を前記ｐ型半導体性基板層で形成することを特徴とする請求項５，６又は７に記載のホール素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子及びその製造方法に関し、より詳細には、システマティックなオフセット電圧が小さいＳｉモノリシックホール素子及びその製造方法に関する。
【背景技術】
【０００２】
ホール素子は、磁界を検知し、その磁界の強度を電気信号に変換する磁電変換素子、つまり、磁気センサの一種であり、この磁場センサとして用いられているホール素子は、ホールＩＣに搭載されて、例えば、地磁気を検出して方位を求める方位角センサなどに用いられている。
【０００３】
この種の従来のホールＩＣでは、構成する信号処理ＩＣは、バルクＳｉ基板やＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板などＳｉにＣＭＯＳプロセスやバイポーラプロセスなどを用いて作製される。そして、ホールＩＣの構造としては、ホール素子の動作層にＳｉを使用し、信号処理ＩＣと同一基板上にモノリシックで接続するモノリシック型ホールＩＣと、Ｓｉホール素子よりも高感度な化合物半導体を動作層に使用したホール素子と、信号処理ＩＣの２つのチップを１つのパッケージ内に収納し接続するハイブリッド型ホールＩＣがある。
【０００４】
一般的なホール素子としては、基板面に対して垂直な磁界成分を検出する横型ホール素子が知られている。このホール素子は、磁場に比例する電圧を出力する素子であり、理想的には無磁場時に出力電圧は０である。しかし、実際には無磁場時にもオフセット電圧と呼ばれる電圧が出力に生じ、測定磁場の誤差となる。
【０００５】
図１（ａ）及び（ｂ）は、オフセット電圧が発生しないホール素子とそのモデル回路であるホイートストンブリッジ回路との対応を示す構成図である。図１（ａ）は、ホール素子のｎ型不純物領域１２とｎ型領域１４ａ、ｎ型不純物領域１２の実物のレイアウトからのずれ１７ａ乃至１７ｄを示した模式図である。ｎ型領域１４ａは、端子にあたりホール素子には４つの端子Ａ乃至Ｄが存在する。端子Ａ，Ｃは、電圧をドライブするための端子であり、端子ＡにはＶｂｉａｓ「Ｖ」、端子Ｂには０［Ｖ］が印加されている。端子Ｂ，Ｄは、出力電圧を取り出すための端子であり、それぞれＶＳ１［Ｖ］，ＶＳ２［Ｖ］が出力されている。
【０００６】
図１（ｂ）において、抵抗成分Ｒ１乃至Ｒ４が「Ｒ１×Ｒ３＝Ｒ２×Ｒ４」なる関係を満たす時、ホール素子の出力＝ＶＳ１−ＶＳ２［Ｖ］は０［Ｖ］となる。抵抗成分Ｒ１乃至Ｒ４は、ｎ型不純物領域１２の変形によって変化する。そのためホール素子の４辺でｎ型不純物領域１２の実物とレイアウトとのずれ１７ａ乃至１７ｄが等しければ、抵抗成分Ｒ１乃至Ｒ４は全て同じになり、オフセット電圧は発生しない。
【０００７】
図２（ａ）及び（ｂ）は、オフセット電圧が発生しているホール素子とそのモデル回路であるホイートストンブリッジ回路との対応を示す構成図である。図２（ａ）においては、ｎ型不純物領域１２の実物とレイアウトとのずれ１７ａ乃至１７ｄの内１７ｃのみ小さくなっている。この時、ブリッジ回路はＲ１＝Ｒ２＝Ｒ４＝Ｒ、Ｒ３＝Ｒ＋ΔＲと表され、システマティックなオフセット電圧が発生してしまう。
【０００８】
このようなオフセット電圧の発生を防ぐための方法として、各々のコンタクト領域間に設けた絶縁膜を介した電極材への電圧印可により抵抗分布を変化させる方法が開示されている（例えば、特許文献１参照）。
図３（ａ）及び（ｂ）は、特許文献１に記載されている横型ホール素子の構成図で、図３（ａ）は上面図、図３（ｂ）は図３（ａ）のＬ１―Ｌ１線断面図である。
【０００９】
Ｐ型のシリコンからなる半導体層（Ｐ−ＳＵＢ）１と、この表面にＮ型の導電型不純物が導入される形で形成された拡散層（ウェル）からなる半導体領域２とを共有して構成されている。半導体領域２の表面には、同表面の不純物濃度が選択的に高められる形で、コンタクト領域３ａ乃至３ｄが形成される。コンタクト領域３ａと３ｃ、３ａと３ｄについて各々の領域間に、互いに絶縁された電極材Ｇ１，Ｇ３が形成される。Ｇ１，Ｇ３をフローティング電極として利用して不揮発性メモリ、より詳しくは、ＥＥＰＲＯＭ（（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ））を形成するようにしている。
【００１０】
ＥＥＰＲＯＭは、Ｎ型の拡散層（Ｎ＋層）ＭＤ１，ＭＤ３と、この上にトンネル絶縁膜ＴＷを介して形成される電子捕獲用のフローティングゲート電極（電極材Ｇ１，Ｇ３）と、これに絶縁膜４を介して重畳されて書き込みやアクセスの際に用いられるコントロールゲート電極ＣＧ１，ＣＧ３とを有して構成されている。
こうした構造では、ＣＧ１及びＣＧ３による電極Ｇ１，Ｇ３への電圧の印加を通じてオフセット電圧を調整すれば、同電極材Ｇ１及びＧ３にてその時の電荷が保持されることになる。このためＣＧ１，ＣＧ３への電圧の印加を止めたとしても電極材Ｇ１，Ｇ３に保持される電荷によって電圧は印加され続け、抵抗分布は固定、維持される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−１７９５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した特許文献１に開示されている構成では、電極材の電圧を維持するために、不揮発性メモリを用いて電極材の電荷を保持しなければならないという問題が生じる
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、不揮発性メモリを使用せずともオフセット電圧が小さいホール素子構造を実現するとともに、システマティックなオフセット電圧が小さいＳｉモノリシックホール素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ホール効果を利用して磁界を検出し、オフセット電圧を低減するように構成されたホール素子（１０）において、ｐ型のシリコンからなるｐ型半導体性基板層（１１）と、該ｐ型半導体基板層（１１）の表面に設けられたｎ型不純物領域（１２）と、該ｎ型不純物領域（１２）の表面に設けられた第１のｐ型領域（１３ａ）と、前記ｎ型不純物領域（１２）の表面で、かつ前記第１のｐ型領域（１３ａ）の両側部に設けられたｎ型領域（１４ａ）と、前記ｎ型不純物領域（１２）の両側部に設けられたｐ型不純物領域（１５ａ）と、該ｐ型不純物領域（１５ａ）の表面に設けられた第２のｐ型領域（１３ｂ）と、前記ｐ型不純物領域（１５ａ）の両側部に設けられたダミーパターンｎ型不純物領域（１９）とを備えていることを特徴とする。
【００１４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のｐ型領域（１３ａ）と前記ｎ型領域（１４ａ）及び該ｎ型領域（１４ａ）と前記第２のｐ型領域（１３ｂ）との間に順次素子分離用酸化膜（１６）が設けられていることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記ダミーパターンｎ型不純物領域（１９）が、前記ｎ型不純物領域（１２）の不均一な変形を抑える機能を有することを特徴とする。
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記ｐ型不純物領域（１５ａ）が、前記ｐ型半導体性基板層（１１）であることを特徴とする。
【００１５】
また、請求項５に記載の発明は、ホール効果を利用して磁界を検出し、オフセット電圧を低減するように形成するホール素子（１０）の製造方法において、まず、ｐ型のシリコンからなるｐ型半導体性基板層（１１）の表面にｎ型不純物領域（１２）を形成する工程と、該ｎ型不純物領域（１２）の表面に第１のｐ型領域（１３ａ）を形成する工程と、前記ｎ型不純物領域（１２）の表面で、かつ該第１のｐ型領域（１３ａ）の両側部にｎ型領域（１４ａ）を形成する工程と、前記ｎ型不純物領域（１２）の両側部にｐ型不純物領域（１５ａ）を形成する工程と、該ｐ型不純物領域（１５ａ）の表面に第２のｐ型領域（１３ｂ）を形成する工程と、前記ｐ型不純物領域（１５ａ）の両側部にダミーパターンｎ型不純物領域（１９）を形成する工程とを有することを特徴とする。
【００１６】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記第１のｐ型領域（１３ａ）と前記ｎ型領域（１４ａ）及び該ｎ型領域（１４ａ）と前記第２のｐ型領域（１３ｂ）との間に順次素子分離用酸化膜（１６）を形成することを特徴とする。
また、請求項７に記載の発明は、請求項５又は６に記載の発明において、前記ダミーパターンｎ型不純物領域（１９）を前記ｎ型不純物領域（１２）の不均一な変形を抑える機能を有するように形成することを特徴とする。
また、請求項８に記載の発明は、請求項５，６又は７に記載の発明において、前記ｐ型不純物領域（１５ａ）を前記ｐ型半導体性基板層（１１）で形成することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、不揮発性メモリを使用せずともオフセット電圧が小さいホール素子構造を実現するとともに、それにより不揮発性メモリを搭載しないプロセスにおいてもオフセット電圧が小さいホール素子を使用することができる。
また、標準的な条件で作製したホール素子のシステマティックなオフセット電圧がダミーパターンを導入する事により１１２ｕＶから３０ｕＶに低減して、システマティックなオフセット電圧が小さいＳｉモノリシックホール素子及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】（ａ）及び（ｂ）は、オフセット電圧が発生しないホール素子とそのモデル回路であるホイートストンブリッジ回路との対応を示す構成図である。
【図２】（ａ）及び（ｂ）は、オフセット電圧が発生しているホール素子とそのモデル回路であるホイートストンブリッジ回路との対応を示す構成図である。
【図３】（ａ）及び（ｂ）は、特許文献１に記載されている横型ホール素子の構成図である。
【図４】（ａ）及び（ｂ）は、ベークによるレジスト変形を説明するための構成図である。
【図５】レジストの変形によりＮウェル変形が発生することを説明するための構成図である。
【図６】（ａ）及び（ｂ）は、レジスト変形量とレジスト幅の関係を示す図である。
【図７】レジスト変形量の不均一性が発生する状況を説明するための構成図である。
【図８】（ａ）及び（ｂ）は、本発明に係るホール素子の実施例を説明するための構成図である。
【図９】（ａ）乃至（ｄ）は、ダミーパターンの効果を説明するための構成図である。
【発明を実施するための形態】
【００１９】
本発明者は、上述した課題を解決するためにオフセット発生原因を考え、それがホール素子の各辺でのレジストの不均一な変形であることを見出した。
図４（ａ）及び（ｂ）は、ベーク（熱処理）によるレジスト変形を説明するための構成図で、図中符号２１はレジスト、２２は開口部を示している。図４（ａ）はベーク前のレジストの断面図、図４（ｂ）はベーク後の断面図で、レジストの断面はベークによりテーパーを持つように変形する。
【００２０】
図５は、レジストの変形によりＮウェル変形が発生することを説明するための構成図である。図５に示すように、テーパー部分の一部をＮウェルインプラ２３が突き抜けてしまい、レイアウトで意図したｎ型不純物領域２４以外にも、レイアウトで意図していないｎ型不純物領域２５が出来てしまうため、Ｎウェル変形が発生する。
図６（ａ）及び（ｂ）は、レジスト変形量とレジスト幅の関係を示す図である。図６（ａ）に示すように、レジスト３１に対してレジスト幅３２、レジスト変形量３３を定義すると、図６（ｂ）に示すように、レジスト幅が小さい場合は、レジスト幅の増加に従いレジスト変形量は増加し、ある一定以上のレジスト幅ではレジスト変形量の変化は無くなる。
【００２１】
図７は、レジスト変形量の不均一性が発生する状況を説明するための構成図で、ホール素子１，２の２つが縦に並んでいる場合のｎ型不純物領域１２、ｎ型不純物領域１２の実物とレイアウトとのずれ１７ａ乃至１７ｄ、レジスト幅１８ａ乃至１８ｄを示したものである。レジスト幅１８ａ乃至１８ｄの内１８ｃのみが隣にホール素子が存在するためレジスト幅が小さく、１８ａ，１８ｂ，１８ｄについては、隣のホール素子と十分に距離が離れているため、レジスト変形量が等しい。
【００２２】
このような状況下では、ホール素子１についてインプラがレジストを突き抜ける領域が下辺のみ小さくなる、つまり、Ｎウェルの変形量が下の辺のみ小さくなってしまうため、図２（ａ）及び（ｂ）で説明を行ったように、システマティックなオフセット電圧が発生してしまう。この状況は、複数個のホール素子を使用する場合において起こりやすい状況である。
本発明は、オフセット発生原因であるレジストの不均一な変形をダミーのパターンを入れることで抑え、不揮発性メモリを用いずともオフセットが小さいホール素子を提供するものである。
【００２３】
以下、図面を参照して本発明の実施例について説明する。  
図８（ａ）及び（ｂ）は、本発明に係るホール素子の実施例を説明するための構成図で、図８（ａ）は上面図、図８（ｂ）は図８（ａ）のＡ−Ｂ線断面図である。図中符号１０はホール素子、１１は半導体基板層（ｐ基板）、１２はｎ型不純物領域（Ｎウェル）、１３ａ，１３ｂはｐ型領域（ｐ＋拡散層）、１４ａ，１４ｂはｎ型領域（ｎ＋拡散層）、１５ａ，１５ｂはｐ型不純物領域（ｐウェル）、１６は素子分離用酸化膜（ＬＯＣＯＳ）、１９はダミーパターンｎ型不純物領域を示している。
【００２４】
本発明のホール素子１０は、ホール効果を利用して磁界を検出し、オフセット電圧を低減するように構成されたホール素子である。ｐ型のシリコンからなるｐ型半導体性基板層１１と、このｐ型半導体基板層１１の表面に設けられたｎ型不純物領域１２と、このｎ型不純物領域１２の表面に設けられた第１のｐ型領域１３ａと、ｎ型不純物領域１２の表面で、かつ第１のｐ型領域１３ａの両側部に設けられたｎ型領域１４ａと、ｎ型不純物領域１２の両側部に設けられたｐ型不純物領域１５ａと、このｐ型不純物領域１５ａの表面に設けられた第２のｐ型領域１３ｂと、ｐ型不純物領域１５ａの両側部に設けられたダミーパターンｎ型不純物領域１９とを備えている。
【００２５】
また、ダミーパターンｎ型不純物領域１９の表面には、ｎ型領域１４ｂが設けられている。ダミーパターンｎ型不純物領域１９の側部には、ｐ型不純物領域１５ｂが設けられる。また、第１のｐ型領域１３ａとｎ型領域１４ａ及びこのｎ型領域１４ａと第２のｐ型領域１３ｂとの間に順次素子分離用酸化膜（ＬＯＣＯＳ）１６が設けられている。このＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ；素子分離用酸化膜）は、素子分離の手法で、Ｓｉ基板に窒化膜などのマスクを形成し、熱酸化して素子分離用の酸化膜を形成する。熱酸化時に拡散が起こるため、酸化膜の側面は急峻にしづらい。
【００２６】
また、ダミーパターンｎ型不純物領域１９は、ｎ型不純物領域１２の不均一な変形を抑える機能を有している。また、ｐ型不純物領域１５ａは、ｐ型半導体性基板層（Ｐ基板）１１であっても良い。
図９（ａ）乃至（ｄ）は、ダミーパターンの効果を説明するための構成図で、図９（ａ）は従来のレイアウトの上面図、図９（ｂ）はダミーパターンレイアウトの上面図で、どちらもホール素子１の隣に別のホール素子２が存在する場合を想定している。また、図９（ｃ）は図９（ａ）のＡ１−Ｂ１線断面図、図９（ｄ）は図９（ｂ）のＡ２−Ｂ２線断面図を示している。
【００２７】
図９（ａ）乃至（ｄ）は、ホール素子用ＮＷＥＬＬ工程後のホール素子を示しており、半導体基板層１１、ｎ型不純物領域１２、ｎ型不純物領域１２の実物のレイアウトからのずれ１７ａ〜１７ｄ、ダミーパターンｎ型不純物領域１９を示している。
図９（ａ）の従来のレイアウトでは、隣のホール素子２に面している辺のレジスト幅１８ｃが他の辺のレジスト幅１８ａ，１８ｂ，１８ｄに比べ小さくなるため、ｎ型不純物領域１２の実物のレイアウトからのずれ１７ｃは他の１７ａ，１７ｂ，１７ｄに比べ小さくなる。よって、Ｎウェルの不均一な変形によりシステマティックなオフセットが発生してしまう。
【００２８】
図９（ｂ）のダミーパターンレイアウトでは、ｎ型不純物領域１２周りにダミーパターンｎ型不純物領域１９を設けているためホール素子１の各辺でレジスト幅が、１８ａ乃至１８ｄが均一になる。よって、インプラを突き抜ける領域も各辺で均一になるため、ｎ型不純物領域１２の実物のレイアウトからのずれ１７ａ乃至１７ｄが均一になるため、システマティックなオフセットを抑制する事が出来る。
このように、本発明のホール素子によれば、不揮発性メモリを使用せずともオフセット電圧が小さいホール素子構造を実現するとともに、システマティックなオフセット電圧が小さいＳｉモノリシックホール素子を実現することができる。
【００２９】
次に、本発明のホール素子の製造方法について説明する。  
本発明のホール素子１０の製造方法は、ホール効果を利用して磁界を検出し、オフセット電圧を低減するように形成するホール素子の製造方法である。
まず、ｐ型のシリコンからなるｐ型半導体性基板層１１の表面にｎ型不純物領域（１２）を形成する。次に、ｎ型不純物領域１２の表面に第１のｐ型領域１３ａを形成する。次に、ｎ型不純物領域１２の表面で、かつ第１のｐ型領域１３ａの両側部にｎ型領域１４ａを形成する。次に、ｎ型不純物領域１２の両側部にｐ型不純物領域１５ａを形成する。次に、ｐ型不純物領域１５ａの表面に第２のｐ型領域１３ｂを形成する。次に、ｐ型不純物領域１５ａの両側部にダミーパターンｎ型不純物領域１９を形成する。
【００３０】
また、第１のｐ型領域１３ａとｎ型領域１４ａ及びこのｎ型領域１４ａと第２のｐ型領域１３ｂとの間に順次素子分離用酸化膜１６を形成する。また、ダミーパターンｎ型不純物領域１９をｎ型不純物領域１２の不均一な変形を抑える機能を有するように形成する。さらに、ｐ型不純物領域１５ａをｐ型半導体性基板層１１で形成しても良い。
このように、本発明のホール素子の製造方法によれば、不揮発性メモリを使用せずともオフセット電圧が小さいホール素子構造を実現するとともに、システマティックなオフセット電圧が小さいＳｉモノリシックホール素子の製造方法を実現することができる。
【符号の説明】
【００３１】
１  半導体層
２，２ａ  半導体領域
３ａ乃至３ｃ  コンタクト領域（Ｎ−層）
４  絶縁膜
Ｇ１，Ｇ３  電極材
ＣＧ１，ＣＧ３  コントロールゲート電極
ＭＤ１，ＭＤ３  拡散層
１０  ホール素子
１１  半導体基板層
１２  ｎ型不純物領域（Ｎウェル）
１３ａ，１３ｂ  ｐ型領域（ｐ＋拡散層）
１４ａ，１４ｂ  ｎ型領域（ｎ＋拡散層）
１５ａ，１５ｂ  ｐ型不純物領域（ｐウェル）
１６  素子分離用酸化膜（ＬＯＣＯＳ）
１７ａ，１７ｂ，１７ｃ，１７ｄ  ｎ型不純物領域１２の実物のレイアウトからのずれ
１８ａ，１８ｂ，１８ｃ，１８ｄ  レジスト幅
１９  ダミーパターンｎ型不純物領域
２１  レジスト
２２  Ｎウェル開口部
２３  Ｎウェルインプラ
２４  レイアウトで意図したｎ型不純物領域
２５  レイアウトで意図していないｎ型不純物領域
３１  レジスト
３２  レジスト幅
３３  レジスト変形量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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