(57)【要約】【課題】本発明は、薄膜トランジスタおよびその製作方法、アレイ基板並びに表示装置を提供し、ソース電極の容量に変更がないことを保証する下で薄膜トランジスタの導電領域の幅を増大させ、薄膜トランジスタの性能を向上させることで、画像の画質を向上させる。【解決手段】前記薄膜トランジスタは、基板と、ゲート電極、ソース電極、少なくとも二つのドレイン電極および半導体層と、前記ゲート電極と半導体層との間に位置するゲート電極保護層と、前記半導体層とソース電極およびドレイン電極との間に位置するエッチング停止層とを含み、前記ソース電極と前記ドレイン電極は、それぞれビアホールを介して前記半導体層に接続する。【選択図】図５
2014078717.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
ゲート電極、ソース電極、少なくとも二つのドレイン電極および半導体層と、
前記ゲート電極と前記半導体層との間に位置するゲート電極保護層と、
前記半導体層と前記ソース電極および前記ドレイン電極との間に位置するエッチング停止層と
を含み、
前記ソース電極と前記ドレイン電極は、それぞれビアホールを介して前記半導体層に接続することを特徴とする薄膜トランジスタ。
【請求項２】
請求項１に記載の薄膜トランジスタにおいて、
前記ゲート電極は、前記基板上に位置し、
前記ゲート電極保護層は、前記ゲート電極上に位置し、
前記半導体層は、前記ゲート電極保護層上に位置し、
前記エッチング停止層は、前記半導体層上に位置し、
前記ソース電極と前記ドレイン電極は、前記エッチング停止層上に位置することを特徴とする薄膜トランジスタ。
【請求項３】
請求項１に記載の薄膜トランジスタにおいて、
前記半導体層は、前記基板上に位置し、
前記エッチング停止層は、前記半導体層上に位置し、
前記ソース電極と前記ドレイン電極は、前記エッチング停止層上に位置し、
前記ゲート電極保護層は、前記ソース電極と前記ドレイン電極上に位置し、
前記ゲート電極は、前記ゲート電極保護層上に位置することを特徴とする薄膜トランジスタ。
【請求項４】
請求項１に記載の薄膜トランジスタにおいて、
第１ドレイン電極と第２ドレイン電極の二つのドレイン電極を含み、
前記第１ドレイン電極と前記第２ドレイン電極と前記ソース電極とをつなぐ線は、一本の直線を構成するか、前記ソース電極を頂角とする二等辺三角形を構成することを特徴とする薄膜トランジスタ。
【請求項５】
請求項１に記載の薄膜トランジスタにおいて、
第１ドレイン電極と第２ドレイン電極と第３ドレイン電極の三つのドレイン電極を含み、
前記第１ドレイン電極と前記第２ドレイン電極と前記ソース電極とをつなぐ線は、前記ソース電極を頂角とする二等辺三角形を構成し、
前記第２ドレイン電極と前記第３ドレイン電極と前記ソース電極とをつなぐ線は、前記ソース電極を頂角とする二等辺三角形を構成することを特徴とする薄膜トランジスタ。
【請求項６】
請求項１に記載の薄膜トランジスタにおいて、
前記半導体層は、金属酸化物半導体層であり、前記半導体層の前記基板上における垂直投影面積は、前記ソース電極、前記ドレイン電極および導電領域の前記基板上における垂直投影面積以上であり、且つ前記ソース電極、前記ドレイン電極および前記導電領域の前記基板上における垂直投影面積をカバーすることを特徴とする薄膜トランジスタ。
【請求項７】
請求項１〜６のいずれか一項に記載の薄膜トランジスタを含むことを特徴とするアレイ基板。
【請求項８】
請求項７に記載のアレイ基板を含むことを特徴とする表示装置。
【請求項９】
ゲート電極、ソース電極、各薄膜トランジスタに少なくとも二つ形成されたドレイン電極および半導体層をパターンニングプロセスで基板上に形成する工程と、
前記ゲート電極と前記半導体層との間に位置するゲート電極保護層をパターンニングプロセスで形成する工程と、
前記半導体層と前記ソース電極および前記ドレイン電極との間に位置するエッチング停止層をパターンニングプロセスで形成する工程とを含むことを特徴とする薄膜トランジスタの製作方法。
【請求項１０】
請求項９に記載の方法において、
パターンニングプロセスでゲート電極を基板上に形成する工程と、
パターンニングプロセスでゲート電極保護層を前記ゲート電極上に形成する工程と、
パターンニングプロセスで半導体層を前記ゲート電極保護層上に形成する工程と、
パターンニングプロセスでエッチング停止層を前記半導体層上に形成する工程と、
パターンニングプロセスでソース電極とドレイン電極を前記エッチング停止層上に形成する工程を含むことを特徴とする方法。
【請求項１１】
請求項９に記載の方法において、
パターンニングプロセスで半導体層を基板上に形成する工程と、
パターンニングプロセスでエッチング停止層を前記半導体層上に形成する工程と、
パターンニングプロセスでソース電極とドレイン電極を前記エッチング停止層上に形成する工程と、
パターンニングプロセスでゲート電極保護層を前記ソース電極とドレイン電極上に形成する工程と、
パターンニングプロセスでゲート電極を前記ゲート電極保護層上に形成する工程を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示技術分野に関し、特に薄膜トランジスタおよびその製作方法、アレイ基板並びに表示装置に関する。
【背景技術】
【０００２】
表示技術分野において、液晶ディスプレイ（Liquid  Crystal  Display、ＬＣＤ）、有機電界発光ディスプレイ（Organic  Light  Emitting  Display、ＯＬＥＤ）のようなパネル表示装置は、軽くて薄く、電力損失が低く、高輝度および高画質などのメリットから、パネル表示分野に重要な位置を占めている。
【０００３】
その中、ピクセルスイッチング素子としての薄膜トランジスタ（Thin  Film  Transistor，ＴＦＴ）の特性は、高画質表示装置に対して重要な役割を果たしている。
【０００４】
ＴＦＴがスイッチング素子としての稼働原理を、下記のように簡単に記述する。地ＧＮＤに対する電圧Ｖｇ（ゲート電極電圧と略称する）をＴＦＴのゲート電極に付加するとき、ＴＦＴのゲート電極と、データ線に接続するドレイン電極との間に電界が生じる。ＴＦＴが該電界の作用下で形成する導電領域によって、ピクセル電極に接続するソース電極と前記ドレイン電極とを、ＴＦＴの半導体層を介して導通させる。ゲート電極とソース電極との間のプラス電圧差（すなわち閾値電圧Ｖth）が大きいほど、導電領域の幅が大きくなり、導通電流も大きくなり、ピクセル電極に対する充電力も強くなる。地ＧＮＤに対するマイナス電圧をＴＦＴのゲート電極に付加するとき、ソース電極とドレイン電極が遮断し、これがＴＦＴのスイッチング特性である。ピクセル電極に対する充電力が高いほど、ピクセル電極に徹底的に充放電させることができ、よって画像の画質を向上させる。
【０００５】
これをもって、ＴＦＴの半導体層の電子移動度が高いほど、導電領域の幅が大きくなり、導通電流も大きくなることが分かる。
【０００６】
現在、金属酸化物をＴＦＴ半導体層とすることによってＴＦＴの導通電流を明らかに向上できる。これは、金属酸化物半導体層の電子移動度がアモルファスシリコン半導体層の電子移動度の５〜１０倍になるからである。半導体層の材料が確定すると、ＴＦＴの導電性能（ここでは主に導通電流を指す）は、ＴＦＴの構造による。
【０００７】
図１を参照する。図１は、従来ＴＦＴの平面図であり、ソース電極１５と、ドレイン電極１６と、ゲート電極１１と、ゲート電極１１に接続する走査線１７と、ドレイン電極１６に接続するデータ線１８とを含む。
【０００８】
その中、ＴＦＴにおけるソース電極１５とドレイン電極１６の数は、それぞれ一つである。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＴＦＴが導通した時、導通電流は、ドレイン電極１６から導電領域を介してソース電極１５へ流れる。ドレイン電極１６とソース電極１５との間の距離によって、導電領域の長さを決められ、ドレイン電極１６とソース電極１５の大きさによって、導電領域の幅を決められる。（ピクセルＴＦＴにおいて、ドレイン電極とソース電極の直径の大きさが一般的に数ミクロンレベルであるため、ソース電極とドレイン電極のパターンは、一般的に一定の直径を有する円であり、一定の辺長を有する正方形に等価してもよい。ＴＦＴの性能を向上させ、導電領域の幅を増加させるために、ソース電極とドレイン電極の面積を大きくすることによって実現可能であるが、ソース電極の面積が増加することで以下の問題が存在する。
【００１０】
ソース電極とドレイン電極の面積が増加すると、占めるサブピクセル領域の面積も大きくなる。ソース電極がＴＦＴのピクセル電極に接続するが、特にソース電極の面積がより大きくなると、ＴＦＴの開口率の低下を引き起こす可能性がある。より重要なのは、ソース電極の面積がより大きくなると、ソース電極と半導体層との間の容量が大きくなり、ピクセル電極の電圧ジャンプの際に表示画像の色ずれ（色ずれとは、各ピクセルについて、表示色と理論色とはズレがあることである）を引き起こすことがある。
【００１１】
従来薄膜トランジスタＴＦＴは、より小さいソース電極の容量を保証する下で、導電領域がより小さく、ＴＦＴ導通電流がより小さく、ＴＦＴ性能がより低い。
【００１２】
本発明の実施例は、薄膜トランジスタおよびその製作方法、アレイ基板並びに表示装置を提供することによって、ＴＦＴの性能を向上させ、画像の画質を向上させる。
【課題を解決するための手段】
【００１３】
上記目的を実現するために、本発明の実施例による薄膜トランジスタは、
基板と、
ゲート電極、ソース電極、少なくとも二つのドレイン電極および半導体層と、
前記ゲート電極と半導体層との間に位置するゲート電極保護層と、
前記半導体層と前記ソース電極および前記ドレイン電極との間に位置するエッチング停止層とを含み、前記ソース電極と前記ドレイン電極は、それぞれビアホールを介して前記半導体層に接続する。
【００１４】
本発明の実施例によるアレイ基板は、前記薄膜トランジスタを含む。
【００１５】
本発明の実施例による表示装置は、前記アレイ基板を含む。
【００１６】
本発明の実施例による薄膜トランジスタの製作方法は、
ゲート電極、ソース電極、各薄膜トランジスタに少なくとも二つ形成されたドレイン電極および半導体層をパターンニングプロセスで形成する工程と、
前記ゲート電極と半導体層との間に位置するゲート電極保護層をパターンニングプロセスで形成する工程と、
前記半導体層とソース電極およびドレイン電極との間に位置するエッチング停止層をパターンニングプロセスで形成する工程とを含む。
【発明の効果】
【００１７】
本発明の実施例による薄膜トランジスタＴＦＴについて、各ＴＦＴには一つのソース電極と少なくとも二つのドレイン電極が形成されており、各ドレイン電極はビアホールを介して半導体層に接続し、予定電圧をＴＦＴのゲート電極に付加するとき、ＴＦＴにおけるソース電極とドレイン電極との間に導電領域を形成する、この導電領域はソース電極とドレイン電極との間に空隙に対応する半導体領域である。本発明による薄膜トランジスタは、各ＴＦＴに形成する導電領域は、一つに限られず、導電領域の有効幅を増加させており、ＴＦＴ半導体層の導通電流を増加させており、ＴＦＴの性能を向上させている。しかも、導通電流が増加するとともに、ドレイン電極が一つのソース電極を共用するため、ソース電極の面積は、従来のＴＦＴの設計方式に比較して増大されておらず、ソース電極の容量も増大しておらず、表示装置全体の画像表示画質が向上される。
【図面の簡単な説明】
【００１８】
【図１】従来技術において一つのドレイン電極を有するＴＦＴの部分構造平面図である。
【図２】本発明の実施例によるアレイ基板全体構造図である。
【図３】本発明の実施例によるボトムゲート型ＴＦＴ構造図である。
【図４】本発明の実施例によるトップゲート型ＴＦＴ構造図である。
【図５】本発明の実施例によるＴＦＴに二つのドレイン電極を有する構造図である。
【図６】本発明の実施例による二つのドレイン電極と一つのソース電極で三角形を形成するアレイ基板の部分構造図である。
【図７】本発明の実施例による二つのドレイン電極と一つのソース電極で直線を形成するアレイ基板の部分構造図である。
【図８】本発明の実施例による半導体層のパターン図である。
【図９】本発明の実施例によるＴＦＴ全体構造図である。
【図１０】本発明の実施例によるボトムゲート型ＴＦＴの製作方法のフロー図である。
【図１１】本発明の実施例によるトップゲート型ＴＦＴの製作方法のフロー図である。
【発明を実施するための形態】
【００１９】
本発明の実施例は、薄膜トランジスタおよびその製作方法、アレイ基板並びに表示装置を提供することによって、ＴＦＴの性能を向上させ、画像の画質を向上させる。
【００２０】
現在、金属酸化物をＴＦＴ半導体層とすることによってＴＦＴの導通電流を明らかに向上できる。これは、金属酸化物半導体層の電子移動度がアモルファスシリコン半導体層の電子移動度の５〜１０倍になるからである。半導体層の材料が確定すると、ＴＦＴの導電性能（ここでは主に導通電流を指す）は、ＴＦＴの構造による。
【００２１】
本発明の実施例は、主に金属酸化物ＴＦＴに対して説明するが、発明の要旨が同時にアモルファスシリコンＴＦＴなどにも適用可能である。
【００２２】
本発明の実施例によるＴＦＴにおいて、各ＴＦＴには一つのソース電極と少なくとも二つのドレイン電極が形成されている。ソース電極とドレイン電極は、それぞれビアホールを介して半導体層に接続する。ソース電極と各ドレイン電極との間に導電領域を形成する。複数の導電領域によって、ＴＦＴの導通電流を増加させ、ＴＦＴの性能を向上させる。ソース電極の面積が増加しておらず、ソース電極の容量に変更がなく、画像の表示品質が高められている。
【００２３】
本発明の実施例による技術案をより明らかに説明するために、以下、ＴＦＴとアレイ基板の両方面から説明する。
【００２４】
本発明の実施例によるＴＦＴは、基板と、ゲート電極、ソース電極、少なくとも二つのドレイン電極および半導体層と、前記ゲート電極と半導体層との間に位置するゲート電極保護層と、前記半導体層とソース電極およびドレイン電極との間に位置するエッチング停止層とを含む。
【００２５】
以下、ＴＦＴと結び付けてアレイ基板の構造を説明する。アレイ基板は、基板と、一つまたは複数の薄膜トランジスタＴＦＴと、走査線およびデータ線を含む。
前記ＴＦＴは、ゲート電極と、ソース電極と、少なくとも二つのドレイン電極および半導体層を含む。前記走査線は、前記ゲート電極に接続し、前記データ線は、すべてのドレイン電極に接続する。
前記ＴＦＴは、前記ゲート電極と半導体層との間に位置するゲート電極保護層と、前記半導体層とソース電極およびドレイン電極との間に位置するエッチング停止層とをさらに含む。
その中、前記ソース電極と前記ドレイン電極は、それぞれエッチング停止層上の異なるビアホールを介して前記半導体層に接続する。
【００２６】
以下、図面を通じて本発明の実施例による技術案を具体的に説明する。
【００２７】
図２を参照する。図２は、アレイ基板の平面図であり、アレイ基板は、基板１と、複数の薄膜トランジスタＴＦＴ２と、走査線３およびデータ線４を含む。
各ＴＦＴ２は、基板１上に形成されるゲート電極ｇ、ソース電極ｓおよびドレイン電極ｄを含む。
走査線３は、ゲート電極ｇに接続し、ＴＦＴにスタート電圧を提供する。
データ線４は、すべてのドレイン電極ｄに接続し（全てのドレイン電極は、各ＴＦＴ上の一つに限られないドレイン電極を指す）、画像フレーム信号電圧をピクセルに提供する。
【００２８】
具体的な実施過程において、ＴＦＴ２のソース電極ｓは、図２に示すピクセル電極５に接続し、ソース電極とドレイン電極が導通したとき、前記画像フレーム信号電圧は、該ピクセル電極５に付加される。
【００２９】
図３を参照する。図３は、アレイ基板において、図２に示す走査線３方向に沿った断面図である。
【００３０】
ＴＦＴ２は、基板１と、基板１上のゲート電極２１と、ソース電極２２と、少なくとも二つのドレイン電極２３、および半導体層２４を含む。
ＴＦＴ２は、基板１上に形成され、ゲート電極２１と半導体層２４との間に位置するゲート電極保護層２５と、半導体層２４とソース電極２２およびドレイン電極２３との間に位置するエッチング停止層２６とをさらに含む。
その中、ソース電極２２とドレイン電極２３は、それぞれエッチング停止層２６上の異なるビアホールを介して半導体層２４に接続する。
【００３１】
図３に示すゲート電極２１は、図２に示すゲート電極ｇに対応し、ソース電極２２は、図２に示すソース電極ｓに対応し、ドレイン電極２３は、図２に示すドレイン電極ｄに対応する。
【００３２】
本発明の実施例によるＴＦＴは、ボトムゲート型構造であってもよいしトップゲート型構造であってもよい。
【００３３】
図３に示すＴＦＴは、ボトムゲート型構造である。
具体的に、ゲート電極２１は、基板１上に位置し、ゲート電極保護層２５は、ゲート電極２１上に位置し、半導体層２４は、ゲート電極保護層２５上に位置し、エッチング停止層２６は、半導体層２４上に位置し、ソース電極２２とドレイン電極２３は、エッチング停止層２６上に位置する。
【００３４】
図４を参照する。ＴＦＴは、トップゲート型構造である。
半導体層２４は、基板１上に位置し、エッチング停止層２６は、半導体層２４上に位置し、ソース電極２２とドレイン電極２３は、エッチング停止層２６上に位置し、ゲート電極保護層２５は、ソース電極２２とドレイン電極２３上に位置し、ゲート電極２１は、ゲート電極保護層２５上に位置する。
【００３５】
具体的な実施過程において、図３と図４に示すＴＦＴ構造では、ソース電極とドレイン電極がビアホールを介して半導体層に接続する。プロセス製作偏差によりソース電極とドレイン電極がビアホールを丸ごと覆う可能性が生じてＴＦＴ性能の低下を引き起こすことを回避するために、ソース電極とドレイン電極の大きさは、ボアホールの大きさより大きくなることが好ましい。図３と図４は一例に過ぎない。
【００３６】
なお、図３と図４には、薄膜トランジスタに接続する走査線とデータ線およびドレイン電極とソース電極の分布を示していない。具体的な実施過程において、アレイ基板上において、走査線とゲート電極は同一層に、ソース電極とドレイン電極は同一層に、データ線とソース電極およびドレイン電極と同一層に設けられる。
【００３７】
上記薄膜トランジスタの稼働原理は、以下簡単に記述する。
ソース電極とドレイン電極は、その下に位置する半導体層（例えば金属酸化物ＩＧＺＯ）を介して接続する。アレイ基板上の走査線の電圧信号によりＴＦＴゲート電極を開放させた後、ソース電極とドレイン電極は、半導体層を介して導通する。データ線からの信号電圧は、ソース電極に接続するピクセル電極に、ドレイン電極とソース電極との間の導電領域を介して付加され、ピクセル電極に充電する。本発明の実施例によるＴＦＴにおけるドレイン電極は、一つに限られず、ソース電極は一つ設置する。全てのドレイン電極は、同時に一本のデータ線に接続し、ソース電極は、各ドレイン電極と導電領域を形成する。したがって、本発明の実施例によるＴＦＴの導電領域は、一つに限られない。ソース電極とドレイン電極との間の距離によって導電領域の長さを決められ、ソース電極とドレイン電極との大きさによって導電領域の幅を決められる。ソース電極とドレイン電極との間の距離、面積の大きさが一定である場合、本発明は、ドレイン電極の個数を増やすことによって、導電領域の個数を増やし、実質上、導電領域の有効幅を増やすことになり、データ線上の信号電圧がソース電極に接続するピクセル電極より容易に付加される。ソース電極の面積の増大がない場合、ＴＦＴによるピクセル電極への充電力が向上し、ピクセル電極のジャンプ時に画像色ずれを引き起こす可能性が減少する。
【００３８】
なお、ソース電極とドレイン電極およびそれらの間の距離は、ミクロレベルであり、具体的な形状は、正方形または円形に等価できる。ソース電極とドレイン電極との間の距離は、ソース電極の中心からドレイン電極の中心までの距離を指す。ソース電極とドレイン電極の大きさは、辺長または直径を評価指標とすることができる。
【００３９】
以下、本発明の実施例によるＴＦＴの設置方式を具体的に説明する。
【００４０】
アレイ基板上における各サブピクセル領域のピクセルの開口率に影響を与えないために、パターンニングプロセスの許容範囲内に、サブピクセル領域内に位置するＴＦＴは小さければ小さいほど好ましい。ＴＦＴ上のドレイン電極の数が多くなりすぎたとき、ドレイン電極がＴＦＴの開口率に影響を与える。具体的な実施過程において、表示装置の大きさと構造を見て決め、つまり実際の要望に応じて適切な数と適切な大きさのドレイン電極を設計することができる。
【００４１】
アレイ基板表示領域の画像表示用のＴＦＴの構造がまったく同じである。以下、ボトムゲート型ＴＦＴであって、かつＴＦＴにおいて二つまたは三つのドレイン電極が設置されるＴＦＴ構造を例として説明する。
【００４２】
図５を参照する。図５は、ＴＦＴの部分構造平面図である。
【００４３】
図５は、データ線４と走査線３で囲まれたサブピクセル領域である。ゲート電極２１は走査線３に接続する。ＴＦＴは、第１ドレイン電極２３１と第２ドレイン電極２３２の二つのドレイン電極と一つのソース電極２２を含む。第１ドレイン電極２３１と第２ドレイン電極２３２とソース電極２２とをつなぐ線は、一つの三角形を構成する（図５を参照する）か、一本の直線を構成する（図６を参照する）。
【００４４】
図５を参照する。第１ドレイン電極２３１と第２ドレイン電極２３２とソース電極２２とをつなぐ線は、ソース電極２２を頂角とする直角三角形、鋭角三角形または鈍角三角形（図５には直角三角形を示す）を構成する。
【００４５】
異なるドレイン電極とソース電極との間の導電領域の長さおよび導電領域の幅を同一にし、ＴＦＴの最適な性能を保証するために、ソース電極のドレイン電極からの距離を等しくすることが好ましい。
【００４６】
ソース電極の大きさは、ドレイン電極の大きさに等しくなることが好ましい。
【００４７】
図５に示す第１ドレイン電極２３１と第２ドレイン電極２３２とソース電極２２とをつなぐ線は、二等辺三角形を構成する。
【００４８】
従来技術と同様に、ソース電極２２とドレイン電極２３はいずれもゲート電極２１に設けられ、かつ、ソース電極２２とドレイン電極２３の垂直投影は、ゲート電極２１の薄膜トランジスタカバー領域内にある。
【００４９】
図７を参照する。ＴＦＴは、第１ドレイン電極２３１と第２ドレイン電極２３２と第３ドレイン電極２３３の三つのドレイン電極を含むことが好ましい。
【００５０】
第１ドレイン電極２３１と第２ドレイン電極２３２とソース電極２２とをつなぐ線は、ソース電極２２を頂角とする直角三角形、鋭角三角形または鈍角三角形を構成する。かつ、第２ドレイン電極２３２と第３ドレイン電極２３３とソース電極２２とをつなぐ線は、ソース電極２２を頂角とする直角三角形、鋭角三角形または鈍角三角形を構成する。
【００５１】
同様な理由により、前記直角三角形、鋭角三角形または鈍角三角形は、二等辺三角形である場合が好ましく、このときにＴＦＴの性能がより高い。
【００５２】
二つのドレイン電極とソース電極とをつなぐ線は、直線を構成するより、三角形を構成したほうが好ましい。こうしてソース電極がピクセル電極に比較的近い位置に設置可能であり、具体的な実施過程において、プロセスの設計が簡単である。
【００５３】
二つのドレイン電極とソース電極とをつなぐ線で構成する三角形が鋭角三角形である場合、鋭角三角形の頂角は、３０度以上である。
【００５４】
これは、現在のパターンニングプロセスの能力に基づき、ライン幅３μｍ以下のパターンの製作が難しいからである。本発明に記載するソース電極とドレイン電極の最小直径が４μｍであり、ソース電極とドレイン電極との間の距離が最短で４μｍである。二つのドレイン電極同士の距離が既に非常に近いが、二つの完全な導電領域を形成するために、任意二つのドレイン電極が接触できない。二つの鋭角三角形の頂角が３０度より小さくなると、二つのドレイン電極同士の距離は、ライン幅の極限である３μｍより小さくなる可能性がある。二つのドレイン電極同士の距離がライン幅の極限である３μｍより小さくなると、二つのドレイン電極同士を互いに導通させる可能性があり、二つの完全な導電領域が形成されない、ＴＦＴ性能を低下させる。
【００５５】
ドレイン電極２３の基板上における垂直投影は、ゲート電極２１の基板上における垂直投影に重なるため、ＴＦＴピクセルの開口率に影響を与えない。
【００５６】
ソース電極２２は、従来技術から増大していない。ドレイン電極が容量が増大されたが、ピクセル電極５が放電段階にＴＦＴが既に遮断しておりドレイン電極とソース電極が遮断するため、ピクセル電極５の放電過程は、ソース電極２２の容量のみに関係し、ドレイン電極の容量の大きさに関係がない。ソース電極２２の大きさに変更がない。ソース電極２２と半導体層２４との間の容量に変更がない。しかし、ソース電極２２の容量が小さいほど、高画質の画像表示に有利となる。本発明は、導電領域の有効幅が増加するとともに、ソース電極２２の容量を増加させておらず、画像の画質を向上させている。
【００５７】
具体的な実施過程において、ソース電極に対応するビアホールの大きさがドレイン電極に対応するビアホールの大きさに等しいであることを保証すればよい。パターンニングプロセスによって、同一大きさのソース電極とドレイン電極を形成する。
【００５８】
本発明の実施例は、半導体層が電子移動度が比較的高い金属酸化物であることに適宜に適用する。
【００５９】
より優れた性能のＴＦＴ、および画質のよい表示装置を実現するために、前記半導体層は、ＴＦＴ領域をカバーする導電膜層であるか、導電領域をカバーする導電膜層である。図８は、ソース電極とドレイン電極をつなぐ線が三角形を呈することに対応する半導体層パターンである。
【００６０】
好ましくは、前記半導体層は、金属酸化物半導体層であり、前記半導体層の基板上における垂直投影面積は、ソース電極、ドレイン電極および導電領域の基板上における垂直投影面積以上であり、且つソース電極、ドレイン電極および導電領域の基板上における垂直投影面積をカバーする。
【００６１】
なお、図９を参照する。本発明の実施例による薄膜トランジスタは、薄膜トランジスタの最外層に位置する鈍化保護層６と、基板１上に位置しかつ基板に接触する緩衝層７とを更に含む。該緩衝層７は、基板と基板上の膜層との付着力を増加させることができる。該緩衝層は、モリブデン（Mo）、チタン（Ti）、モリブデン合金、チタン合金、銅合金などの金属から形成してよい。
【００６２】
鈍化保護層６は、有機樹脂材料から製作してよい。有機樹脂は、無機材料に比較して硬度がより小さく、薄膜トランジスタの最外層を平らにすることにより有利であり、後プロセスのカラーフィルム基板と薄膜トランジスタとの間の液晶分子の理想的な配列に有利となる。
【００６３】
以上は、ボトムゲート型ＴＦＴを例として本発明の技術案を説明したが、本発明の発明要旨は同様にトップゲート型ＴＦＴにも適用する。ここでは繰り返し説明しない。
【００６４】
また、本発明の実施例によるＴＦＴは、アレイ基板表示領域（Ａ―Ａ領域）における画像表示用のピクセルＴＦＴに適用できるだけではなく、同様にアレイ基板の外部領域の静電気防止用のＴＦＴにも適用でいる。静電気防止のＴＦＴは、より大きく設置してよい。ドレイン電極の個数は、より多く設置してよい。それによって、静電気電流が直ちに取り除かれ、開口率の問題を考慮する必要がなく、より便利に設計できる。
【００６５】
以下、プロセスフローの点から本発明の実施例による薄膜トランジスタの製作方法を説明する。
【００６６】
本発明の実施例による薄膜トランジスタの製作方法は、全体的に、ゲート電極、ソース電極、各薄膜トランジスタに少なくとも二つを有するドレイン電極および半導体層をパターンニングプロセスで基板上に形成する工程と、
前記ゲート電極と半導体層との間に位置するゲート電極保護層と、前記半導体層とソース電極およびドレイン電極との間に位置するエッチング停止層をパターンニングプロセスで基板上に形成する工程とを含む。
【００６７】
具体的な実施過程において、前記ゲート電極に接続する走査線および前記ドレイン電極に接続するデータ線をパターンニングプロセスで基板上に形成する工程を更に含む。
【００６８】
前記パターンニングプロセスは、パターンを製作する掩模、露光、現像、フォトエッチング、エッチングなどの過程を指す。
【００６９】
例を挙げて言うと、パターンニングプロセスでゲート電極を基板上に形成することは、具体的に、まず基板上にゲート電極層を沈積し、それからフォトレジストを塗布し、フォトレジストに対して掩模板を利用して露光と現像処理を行なってフォトレジストパターンを形成し、続いて該フォトレジストパターンをエッチング掩模とし、エッチングなどのプロセスによって対応する電極層を除去し、残りのフォトレジストを除去し、最終的に基板上にゲート電極パターンを形成する。
【００７０】
図１０を参照する。ボトムゲート型ＴＦＴ製作方法は、以下のステップを含む。
Ｓ１１）パターンニングプロセスでゲート電極を基板上に形成する。
Ｓ１２）パターンニングプロセスでゲート電極保護層を前記ゲート電極上に形成する。
Ｓ１３）パターンニングプロセスで半導体層を前記ゲート電極保護層上に形成する。
Ｓ１４）パターンニングプロセスでエッチング停止層を前記半導体層上に形成する。
Ｓ１５）パターンニングプロセスでソース電極とドレイン電極を前記エッチング停止層上に形成する。
【００７１】
具体的な実施過程において、ボトムゲート型ＴＦＴ製作方法は、
ゲート電極形成と同時に、ゲート電極に接続する走査線を形成し、ゲート電極と走査線は、同一の層に設けて、
ドレイン電極形成と同時に、前記ドレイン電極に接続するデータ線を形成し、ドレイン電極とデータ線は、同一の層に設けられることを更に含む。
【００７２】
図１１参照する。トップゲート型ＴＦＴ製作方法は、以下のステップを含む。
Ｓ２１）パターンニングプロセスで半導体層を基板上に形成する。
Ｓ２２）パターンニングプロセスでエッチング停止層を前記半導体層上に形成する。
Ｓ２３）パターンニングプロセスでソース電極とドレイン電極を前記エッチング停止層上に形成する。
Ｓ２４）パターンニングプロセスでゲート電極保護層を前記ソース電極とドレイン電極上に形成する。
Ｓ２５）パターンニングプロセスでゲート電極を前記ゲート電極保護層上に形成する。
【００７３】
具体的な実施過程において、トップゲート型ＴＦＴ製作方法は、
ゲート電極形成と同時に、ゲート電極に接続する走査線を形成し、ゲート電極と走査線は、同一の層に設けて、
ドレイン電極形成と同時に、前記ドレイン電極に接続するデータ線を形成し、ドレイン電極とデータ線は、同一の層に設けられることを更に含む。
【００７４】
上記のパターンニングプロセス、すなわち露光、現像、フォトエッチング、エッチングプロセスで一定パターンの膜層を形成する。パターンニングプロセスで一定パターンを形成する具体的な実現過程は、いずれも従来技術に属し、ここでは繰り返し説明しない。
【００７５】
本発明が改良を為したところとして、ＳＤ層（ソース電極、ドレイン電極およびデータ線が位置する層がＳＤ層となる）を製作する過程において、各ＴＦＴには一つのソース電極と少なくとも二つのドレイン電極が形成されており、ソース電極とドレイン電極はそれぞれビアホールを介して半導体層に接続し、ソース電極と各ドレイン電極との間に導電領域を形成し、複数の導電領域によって、ＴＦＴの導通電流を増加させ、ＴＦＴの性能を向上させる。
【００７６】
ステップＳ１５とＳ２５の後に、薄膜トランジスタの最外層に位置する鈍化層保護層を形成することを更に含む。
【００７７】
なお、本発明の実施例によるＴＦＴは、金属酸化物ＴＦＴであってもよいし、アモルファスシリコンＴＦＴであってもよい。
【００７８】
以下、図９に示すボトムゲート型金属酸化物ＴＦＴの製作を例として、ＴＦＴ製作のプロセスフローを具体的に説明する。
【００７９】
本発明の実施例による薄膜トランジスタ製作方法は、以下のステップを含む。
ステップ１）基板上における緩衝層、ゲート電極および走査線形成過程
まず、各膜層と基板との間の付着力を増加させるために、まず基板（例えば透明ガラス基板または石英基板）においてスパッタリングまたは熱蒸発の方法で基板全体をカバーする緩衝層を形成する。緩衝層は、酸化ケイ素か窒化ケイ素絶縁層である。
それから、緩衝層が形成された基板上にスパッタリングまたは熱蒸発の方法で金属層を沈積してゲート電極と走査線を製作し、一回の露光・現像、フォトエッチング、エッチングプロセスでゲート電極と走査線を形成する。形成されたゲート電極と走査線のパターンおよび位置は、従来技術と同一であるため、ここでは繰り返し説明しない。
【００８０】
ステップ２）基板上におけるゲート電極保護層形成過程
ステップ１完了後の基板上に有機化学蒸着法（ＰＥＣＶＤ）によって窒化ケイ素または酸化ケイ素の絶縁層を連続的に沈積し、一回の露光・現像、フォトエッチング、エッチングプロセスでゲート電極をカバーするゲート電極保護層を形成する。
【００８１】
ステップ３）基板上における半導体層形成過程
スパッタリング方法で金属酸化物膜層を連続的に沈積し、一回の露光・現像、フォトエッチング、エッチングプロセスで半導体層を形成する。
前記金属酸化物は、ＩＧＺＯ、ＩＺＯ、またはその他の金属酸化物である。
【００８２】
ステップ４）基板上におけるエッチング停止層形成過程
ステップ３完了後の基板上にＰＥＣＶＤ方法によって酸化ケイ素または窒化ケイ素の絶縁層を沈積し、一回の露光・現像、フォトエッチング、エッチングプロセスで半導体層をカバーするエッチング停止層を形成する。
【００８３】
ステップ５）ソース電極とドレイン電極に対応する基板上のビアホール形成過程
エッチング停止層が形成された基板において、露光・現像、フォトエッチング、エッチングプロセスによって、ソース電極と半導体層、およびドレイン電極と半導体層を接続する複数のビアホールを形成する。
【００８４】
ステップ６）基板上におけるソース電極、ドレイン電極およびデータ線形成過程
ビアホールが形成されたＴＦＴ上にスパッタリングまたは熱蒸発の方法で一定の厚さを有する金属膜層を形成し、一回の露光・現像、フォトエッチング、エッチングプロセスでソース電極、ドレイン電極、およびソース電極に接続するデータ線を形成する。前記金属膜層は、クロム（Cr）、タングステン（W）、チタン（Ti）、タンタル（Ta）、モリブデン（Mo）などの金属、または上記少なくとも二種類の金属の合金である。単一層の金属層であってもよいし複数層の金属層であってもよい。
【００８５】
ステップ７）基板上における鈍化層形成過程
ステップ６完成後の基板上にＰＥＣＶＤ方法で酸化物、窒化物または酸素窒素化合物膜層を沈積する。
【００８６】
トップゲート型金属酸化物ＴＦＴを形成するプロセスフローは、上記ステップ１ないしステップ７のボトムゲート型金属酸化物ＴＦＴのプロセスフローと類似しており、ここでは繰り返し説明しない。
【００８７】
本発明の実施例は、上記薄膜トランジスタを含むアレイ基板を更に提供する。特に酸化物薄膜トランジスタを含む。酸化物薄膜トランジスタの具体的な構造および原理は、上記実施例と同一であるため、ここでは繰り返して説明しない。該アレイ基板は、ピクセルユニットアレイを含んでよい。該酸化物薄膜トランジスタは、例えばピクセルユニットのスイッチングトランジスタに用いる。一部の例において、酸化物薄膜トランジスタのソース電極は、ピクセルユニットのピクセル電極に接続し、ピクセル電極が透明電極である。
【００８８】
本発明の実施例は、上記アレイ基板を含む表示装置を更に提供する。該表示装置は、液晶パネル、液晶ディスプレイ、液晶テレビ、有機エレクトロルミネセンス（ＯＬＥＤ）パネル、ＯＬＥＤディスプレイ、ＯＬＥＤテレビまたは電子ペーパーなどの表示装置である。
【００８９】
以上の記載をまとめると、本発明の実施例によって、薄膜トランジスタおよびその製作方法、アレイ基板並びに表示装置を提供している。ＳＤ層の各ＴＦＴ内に一つに限られないドレイン電極を設け、複数のドレイン電極とソース電極で複数の導電領域を形成し、ＴＦＴの導通力を増加させ、ソース電極の容量が増加しないことで、ＴＦＴの性能が向上され、表示装置の画像画質が向上する。
【００９０】
明らかに、本分野の技術者が本発明に対してその主旨と範囲を逸脱することなく様々な変更と変形を行うことができる。すると、本発明のこれらの修正と変形が本発明の請求項およびその同等技術の範囲内に属するのであれば、本発明は、これらの変更と変形についてもその中に含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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