(57)【要約】【課題】素子数を削減またはＷＣＳＰの再配線に素子を構成したＥＳＤ保護回路により小型化可能な半導体装置を提供する。【解決手段】外部端子（半田バンプＢＭＰＧ）と、外部端子と接続される第１の再配線部ＭＲＤ０１と、被保護回路（ＬＳＩ等）に接続される複数の第２の再配線部ＭＲＤ１２，１３と、被保護回路を静電破壊から保護する保護素子（ＭＯＳトランジスタ）とを備え、第１の再配線部は、保護素子を介して第２の再配線部と接続される。【選択図】図５
2014154870.tif 000002
【特許請求の範囲】
【請求項１】
外部端子と、
前記外部端子と接続される第１の再配線部と、
被保護回路に接続される複数の第２の再配線部と、
前記被保護回路を静電破壊から保護する保護素子と
を備え、
前記第１の再配線部は、前記保護素子を介して前記第２の再配線部と接続されることを特徴とするＬＳＩのＥＳＤ保護回路。
【請求項２】
前記保護素子は、ＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のＬＳＩのＥＳＤ保護回路。
【請求項３】
前記外部端子は、半田バンプで構成されることを特徴とする請求項１または２に記載のＬＳＩのＥＳＤ保護回路。
【請求項４】
前記第１の再配線部および前記複数の第２の再配線部は、ウエハ・レベル・チップ・サイズ・パッケージに搭載される配線で構成されることを特徴とする請求項１から３の何れか１項に記載のＬＳＩのＥＳＤ保護回路。
【請求項５】
前記第１の再配線部および前記複数の第２の再配線部は、ボンディングワイヤで構成されることを特徴とする請求項１〜３のいずれか１項に記載のＬＳＩのＥＳＤ保護回路。
【請求項６】
前記複数の第２の再配線部は、分岐部を介して分岐されることを特徴とする請求項１〜５のいずれか１項に記載のＬＳＩのＥＳＤ保護回路。
【請求項７】
前記複数の第２の再配線部の少なくとも一部は、高周波フィルタで構成されることを特徴とする請求項１〜６のいずれか１項に記載のＬＳＩのＥＳＤ保護回路。
【請求項８】
前記高周波フィルタは、前記第２の再配線部を蛇行させて形成されるインダクタ成分で構成されることを特徴とする請求項７に記載のＬＳＩのＥＳＤ保護回路。
【請求項９】
前記複数の第２の再配線部の少なくとも一部は、フィルタ部で構成されることを特徴とする請求項１〜８のいずれか１項に記載のＬＳＩのＥＳＤ保護回路。
【請求項１０】
前記フィルタ部は、前記第２の再配線部を所定形状に延設して形成される抵抗成分および容量成分によって構成されることを特徴とする請求項９に記載のＬＳＩのＥＳＤ保護回路。
【請求項１１】
前記複数の第２の再配線部は、前記被保護回路の耐圧に応じた他の保護素子を介して分岐されることを特徴とする請求項１〜１０のいずれか１項に記載のＬＳＩのＥＳＤ保護回路。
【請求項１２】
前記複数の第２の再配線部は、前記被保護回路の耐圧に応じた他の保護素子を介して当該被保護回路に接続されることを特徴とする請求項１〜１１のいずれか１項に記載のＬＳＩのＥＳＤ保護回路。
【請求項１３】
請求項１〜１２のいずれか１項に記載のＬＳＩのＥＳＤ保護回路を備えることを特徴とする半導体装置。
【請求項１４】
ウエハ・レベル・チップ・サイズ・パッケージに搭載されることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
クワッド・フォア・ノンリードパッケージに搭載されることを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩのＥＳＤ保護回路および半導体装置に係り、特に素子数を削減またはＷＣＳＰの再配線に素子を構成したＥＳＤ保護回路により小型化可能な半導体装置に関する。
【背景技術】
【０００２】
半導体装置および半導体集積回路（以下、ＬＳＩと称する）にダメージを与える現象として静電気放電（Electro Static Discharge、以下、ＥＳＤと称する）がある。半導体装置およびＬＳＩに対するＥＳＤは、静電気を帯びた導電体や人間等が、半導体装置の外部端子に接近・接触した場合に発生することが多く、ＥＳＤによる電流がＬＳＩ内部に流れることにより、ＬＳＩ内部のトランジスタの特性変動や配線の破壊等を引き起こす。
【０００３】
このようなＥＳＤによる電流から半導体装置を保護するために、半導体装置内に、保護回路（以下、ＥＳＤ保護回路と称する）が用いられている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−６８０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そして、従来は、半田バンプで構成されるひとつの外部端子から、複数のＬＳＩ内部のトランジスタ（以下、被保護回路と称する）へ配線を介して接続される場合、ＥＳＤによる電流が、どの被保護回路に到達しても破壊を免れるように、被保護回路毎に、ＥＳＤ保護回路を設ける必要があった。
【０００６】
そのため、比較的大きな面積のＭＯＳトランジスタ等で構成されるＥＳＤ保護回路が、複数設置され、ＬＳＩのサイズがそのまま半導体装置のサイズになるＷＣＳＰ型の半導体装置において、半導体装置が大型化するという問題があった。
【０００７】
本発明の目的は、素子数を削減またはＷＣＳＰの再配線に素子を構成したＥＳＤ保護回路により小型化可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明の一態様によれば、外部端子と、前記外部端子と接続される第１の再配線部と、被保護回路に接続される複数の第２の再配線部と、前記被保護回路を静電破壊から保護する保護素子とを備え、前記第１の再配線部は、前記保護素子を介して前記第２の再配線部と接続されるＬＳＩのＥＳＤ保護回路が提供される。
【０００９】
また、本発明の他の態様によれば、上記のＬＳＩのＥＳＤ保護回路を備える半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、素子数を削減またはＷＣＳＰの再配線に素子を構成したＥＳＤ保護回路により小型化可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】ＷＣＳＰ（ウエハ・レベル・チップ・サイズ・パッケージ）型の半導体装置の半田バンプが形成された側の面を示す平面図。
【図２】図１に示すＷＣＳＰ型の半導体装置のＩ−Ｉ線断面図。
【図３】比較例に係るＷＣＳＰ型の半導体装置の半田バンプが形成された側の面を示す一部透視図。
【図４】比較例に係るＥＳＤ保護回路を示す模式的回路図。
【図５】第１の実施形態に係るＷＣＳＰ型の半導体装置におけるＥＳＤ保護回路を示す模式的回路図。
【図６】第１の実施形態に係りＢＭＰＧからＬＳＩの保護素子を通過した後、再び再配線に接続されるまでを示す平面図。
【図７】図６に示すＥＳＤ保護回路のＩＩ−ＩＩ線断面図。
【図８】（ａ）第１の実施形態に係るＥＳＤ保護回路においてＮＭＯＳトランジスタを用いた保護回路図、（ｂ）ＣＭＯＳトランジスタを用いた保護回路図、（ｃ）ダイオードを用いた保護回路図。
【図９】ＷＣＳＰ型の半導体装置の半田バンプＢＭＰが形成された面を示した概観図。
【図１０】第２の実施形態に係る高周波フィルタを有するＥＳＤ保護回路の形成例であって、（ａ）模式的構成図、（ｂ）電流方向を示す説明図。
【図１１】第２の実施形態に係るＷＣＳＰ型の半導体装置の半田バンプＢＭＰが形成された面を示した概観図。
【図１２】フィルタ回路の概念を示す回路図。
【図１３】第４の実施形態に係るＥＳＤ保護回路の他の構成例を示す模式的構成図。
【図１４】第５の実施形態に係るＥＳＤ保護回路であって、配線を分岐させた構成例を示す模式的構成図。
【図１５】第５の実施形態に係るＥＳＤ保護回路であって、配線を分岐させると共に保護素子を設けた構成例を示す模式的構成図。
【図１６】第５の実施形態に係るＱＦＮパッケージ型の半導体デバイスにおけるＥＳＤ保護回路の形成例を示す平面図。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
なお、本実施の形態において、シリコンウェハに形成された半導体集積回路をＬＳＩ（Large Scale Integration）と称し、パッケージ封入後の形態（ＷＣＳＰ（ＷＬ−ＣＳＰ(Wafer Level-Chip Size Package)と表記されることもある）その他）を半導体装置と称するものとする。
【００１５】
（ＷＣＳＰ型の半導体装置の基本構造）
図１および図２を参照して、本発明に係るＷＣＳＰ型の半導体装置２００の基本構造について説明する。
【００１６】
ＷＣＳＰ型の半導体装置２００とは、多数のＬＳＩが搭載されたシリコンウェハから、個々のＬＳＩを切り出す前に、端子の形成と配線（ＬＳＩの配線と区別し、以下、再配線と称する）を行い、その後ウェハから切り出された半導体装置である。
【００１７】
ＷＣＳＰ型を用いる最大の理由は、半導体装置の外形サイズの最小化（他に、薄型化、軽量化、ＬＳＩの端子配置の自由度の高さなど）であり、ＬＳＩの外形サイズが、そのまま半導体装置の外形サイズになるという特徴を有する。
【００１８】
図１は、ＷＣＳＰ型の半導体装置２００の半田バンプＢＭＰが形成された側の面を示す平面図、図２は、そのＩ−Ｉ線断面図である。
【００１９】
図１に示すように、ＷＣＳＰ型の半導体装置２００は、平面視で略矩形状とされ外部端子として複数の半田バンプＢＭＰが所定間隔で設けられている。
【００２０】
図２に示すように、ＷＣＳＰ型の半導体装置２００は、ＬＳＩ１０と、ＬＳＩ１０の表面に形成されるパッケージ部１００とから構成されている。
【００２１】
パッケージ部１００は、層間膜１２と、この層間膜１２上に形成される再配線部ＭＲＤと、半田バンプＢＭＰと、再配線部ＭＲＤと半田バンプＢＭＰとの間を接続する金属層からなるポスト電極ＭＰとが設けられている。
【００２２】
また、再配線部ＭＲＤとポスト電極ＭＰとを覆うようにエポキシ樹脂等による保護層１４が設けられている。
【００２３】
（比較例）
ここで、本実施の形態に係るＥＳＤ保護回路３００を説明する前に、比較例に係るＥＳＤ保護回路３００Ａについて説明する。
【００２４】
図３は、比較例に係るＷＣＳＰ型の半導体装置２００Ａの半田バンプＢＭＰが形成された側の面を示す一部透視図、図４は、比較例に係るＥＳＤ保護回路３００Ａを示す模式的回路図である。
【００２５】
図３において半田バンプＢＭＰＧは、ＬＳＩ１０のＧＮＤ端子に接続されるＧＮＤ電位の電極であり、仮にＬＳＩ１０が３箇所のＧＮＤ端子を持つ時、ＭＲＤ０１、ＭＲＤ０２、ＭＲＤ０３とコンタクトホールＣＨ０１、ＣＨ０２、ＣＨ０３を介して、ＬＳＩ１０のＧＮＤ端子ＧＮＤ０１、ＧＮＤ０２、ＧＮＤ０３に接続される。
【００２６】
より詳細には、図４に示すように、コンタクトホールＣＨ０１、ＣＨ０２、ＣＨ０３を介したＬＳＩ１０のＧＮＤ端子ＧＮＤ０１、ＧＮＤ０２、ＧＮＤ０３には、ＬＳＩ１０の配線ＧＷＬ０１、ＧＷＬ０２、ＧＷＬ０３が接続されており、該配線には各々、保護素子ＰＲＴ０１、ＰＲＴ０２、ＰＲＴ０３が接続されている。
【００２７】
また、ＬＳＩ１０の配線ＧＷＬ０１、ＧＷＬ０２、ＧＷＬ０３は、保護素子ＰＲＴ０１、ＰＲＴ０２、ＰＲＴ０３を通過した後、被保護回路に接続されている。
【００２８】
図４における保護素子はＮＭＯＳトランジスタで標記しているが、もちろん他の種類の保護素子であっても構わない。
【００２９】
なお、図３および図４において、ＬＳＩ１０のＧＮＤ端子ＧＮＤ０１、ＧＮＤ０２、ＧＮＤ０３は、コンタクトホールと重なるため、ＣＨ０１（ＧＮＤ０１）のように表現する。
【００３０】
前記比較例に拠れば、半田バンプＢＭＰＧからＥＳＤによる電流が侵入した場合、各保護素子ＰＲＴ０１、ＰＲＴ０２、ＰＲＴ０３が、ブレークダウンやダイオード応答し、ＥＳＤによる電流が被保護回路へ到達しないため、被保護回路の特性変動や破壊を防止すること可能である。
【００３１】
（比較例の問題点）
しかし、上述のように、比較例に係るＥＳＤ保護回路３００Ａにおいては、ＬＳＩ１０の配線ＧＷＬ０１、ＧＷＬ０２、ＧＷＬ０３の各々に保護素子ＰＲＴ０１、ＰＲＴ０２、ＰＲＴ０３を設ける必要があり、大きな面積の保護素子を複数配置して、ＬＳＩの外形サイズが大型化することで、すなわち半導体装置２００Ａが大型化する要因となっていた。
【００３２】
［第１の実施の形態］
図５〜図８を参照して第１の実施形態に係るＥＳＤ保護回路３００について説明する。
【００３３】
図５は、第１の実施形態に係るＥＳＤ保護回路３００を示す模式的回路図である。
【００３４】
第１の実施形態は、外部端子としての半田バンプＢＭＰＧと、ポスト電極ＭＰを介してＢＭＰＧに接続される第１の再配線部ＭＲＤ０１と、コンタクトホールＣＨ０１を介してＭＲＤ０１に接続されるＬＳＩの配線ＧＷＬ０１と、ＧＷＬ０１に接続される保護素子ＰＲＴ０１を有し、また、前記ＧＷＬ０１は別途設けられたコンタクトホールＣＨ１１にも接続されている。コンタクトホールＣＨ１１は第２および第３の再配線部ＭＲＤ１２、ＭＲＤ１３に接続され、各々、コンタクトホールＣＨ０２を介してＬＳＩの配線ＧＷＬ０２、コンタクトホールＣＨ０３を介してＬＳＩの配線ＧＷＬ０３に接続されている。
【００３５】
この形態において、半田バンプＢＭＰＧへＥＳＤによる電流が侵入した場合、ＰＲＴ０１がブレークダウンやダイオード応答し、ＰＲＴ０１より後段に位置するＧＷＬ０２およびＧＷＬ０３に接続される被保護回路へ、ＥＳＤによる電流が到達しないため、被保護回路の特性変動や破壊を防止すること可能である。
【００３６】
より詳細には、半田バンプＢＭＰＧから再配線ＭＲＤのみで複数の端子へ接続した場合は、複数の端子全てにほぼ同時にＥＳＤによる電流が到達するのに対し、本実施形態では、コンタクトホール、ＬＳＩの配線、再びコンタクトホール、再び再配線、を介することで、インピーダンスを増加し、かつ、再配線の表皮を流れる電流が他の端子へ高速で進入する経路を遮断している。
【００３７】
そして、第１の実施形態によれば、前記比較例に係るＥＳＤ保護回路に比して、保護素子ＰＲＴ０２、ＰＲＴ０３を削減することができ、保護素子を形成する面積を少なくして、半導体装置２００の小型化に資することができる。
【００３８】
ここで図６は、第１の実施形態に係りＢＭＰＧからＬＳＩの保護素子を通過した後、再び再配線に接続されるまでを示す平面図、図７は、図６のＩＩ−ＩＩ線断面図である。
【００３９】
図６および図７に示すように、外部端子としての半田バンプＢＭＰＧはポスト電極ＭＰを介して第１の再配線部ＭＲＤ０１に接続され、第１の再配線部ＭＲＤ０１はコンタクトホールＣＨ０１を介してＬＳＩの端子ＧＮＤ０１に接続され、ＬＳＩ内のトップメタルＴＯＰ（Ｍ２）、電極ＴＨ、金属層Ｍ３、電極２Ｃ等を介して基板１０Ａに形成された保護素子ＰＲＴ０１のソース領域１６（Ｓ）に接続されている。
【００４０】
一方、第２、第３の再配線部ＭＲＤ１２、ＭＲＤ１３は、コンタクトホールＣＨ１１を介してＬＳＩの端子ＧＮＤ１１に接続され、ＬＳＩ内の電極ＴＨ、２Ｃ等を介して基板１０Ａに形成された保護素子ＰＲＴ０１のソース領域１６（Ｓ）に接続されている。
【００４１】
また、保護素子ＰＲＴ０１のドレイン領域１８（Ｄ）は、電極２Ｃ等を介してＶＤＤ電位の配線に接続されている。
【００４２】
以上説明した構成により、第１の実施の形態におけるＥＳＤ保護回路３００を実現することができる。
【００４３】
第１の実施形態に係るＥＳＤ保護回路３００の説明において、ＧＮＤを例に説明したため、保護素子は、図８（ａ）の模式的回路３００ＡのようにＮＭＯＳトランジスタを用いて説明したが、ＧＮＤではなく信号線であった場合に、保護素子として図８（ｂ）に示すＣＭＯＳ回路３００Ｂや、図８（ｃ）に示すダイオード等を用いる回路３００Ｃとすることもできる。ＥＳＤによる電流の被保護回路への進入を阻止する意味では、これらの保護回路は同様の役割を果たす。
【００４４】
［第２の実施の形態］
図９および図１０を参照して、第２の実施形態に係る高周波フィルタ３０１を有するＥＳＤ保護回路３００Ｄについて説明する。
【００４５】
図９は、ＷＣＳＰ型の半導体装置２００の半田バンプＢＭＰが形成された面を示した概観図で、再配線ＭＲＤの蛇行によるインダクタ成分が高周波フィルタ３０１を構成している。
【００４６】
図１０は、より詳細な本実施形態の説明図であって、図１０（ａ）は構成図、図１０（ｂ）は磁束方向を示す説明図である。なお、第１の実施形態で説明した、ＬＳＩの配線に接続される保護素子は、本実施形態の説明では図示しない。
【００４７】
図１０（ａ）において、コンタクトホールＣＨ３１には、特に高周波ノイズから保護したい被保護回路が接続されている。
【００４８】
さらに詳細に図１０（ｂ）を用いて高周波フィルタ３０１の動作を説明する。高周波フィルタ３０１を構成する蛇行した再配線部ＭＲＤ２１に高周波の電流Ｉが流れる時、図１０（ｂ）の左端のコの字型に囲まれた部分では、コイルの効果で矢羽で示すような磁束が発生し、発生した磁束が、隣接するコの字型を矢じりで示すように貫通すると、磁界を打ち消す向きに誘導電流IINDUCE発生するが、IINDUCEは流れ込んだ電流Iとは逆方向に流れる電流なので、電流同士が互いに打ち消し合う作用を生じる。
【００４９】
このような高周波フィルタ３０１としての動作と効果により、ＥＳＤを含めた高周波ノイズが、被保護回路へ到達するのを妨げ、被保護回路の特性変動や破壊を防止すること可能である。
【００５０】
そして、第２の実施形態によれば、高周波フィルタ３０１を再配線部に設けたので、半導体装置の面積を拡大することなく、ＥＳＤを含めた高周波ノイズから被保護回路を保護することができる。
【００５１】
［第３の実施の形態］
図１１および図１２を参照して、第３の実施形態に係るＲＣローパスフィルタ３０２を有するＥＳＤ保護回路３００Ｅについて説明する。
【００５２】
図１１は、ＷＣＳＰ型の半導体装置２００の半田バンプＢＭＰが形成された面を示した概観図で、再配線ＭＲＤの引き回しによる抵抗および容量がローパスフィルタ３０２を構成している。
【００５３】
図１２は、フィルタ回路の概念を示す回路図であり、抵抗と容量を示す。
【００５４】
第３の実施形態に係る構成は、第２の実施形態に係る高周波フィルタ３０１をローパスフィルタ３０２に置き換えたものである。
【００５５】
図１１に示す例では、ＬＳＩ１０の周縁に沿って、フィルタを構成する再配線部ＭＲＤが延設されている。
【００５６】
これにより、半田バンプＢＭＰＧを介してＥＳＤを含めたノイズが侵入した場合であっても、再配線部ＭＲＤで構成されるフィルタ３０２により、半田バンプＢＭＰｉに接続されるＬＳＩ等の被保護回路を保護することができる。
【００５７】
［第４の実施の形態］
図１３〜１５を参照して、第４の実施形態に係るＥＳＤ保護回路３００Ｆ〜３００Ｈについて説明する。
【００５８】
図１３は、本実施形態に係るＥＳＤ保護回路の他の構成例を示す模式的構成図である。
【００５９】
この構成例では、半田バンプＢＭＰＧに接続される第１の再配線ＭＲＤ０１はコンタクトホールＣＨ０１およびトップメタルＴＯＰを介してコンタクトホールＣＨ０２に接続されている。
【００６０】
また、コンタクトホールＣＨ０１とＣＨ０２との間には、保護素子ＰＲＴとしてＭＯＳトランジスタが形成されている。
【００６１】
また、コンタクトホールＣＨ０２、ＣＨ０３を介して、フィルタを構成する第２の再配線ＭＲＤ０２、ＭＲＤ０３が延設されている。再配線ＭＲＤ０３はコンタクトホールＣＨ４を介して図示しないＬＳＩ等の被保護回路に接続されている。
【００６２】
また、同様に、コンタクトホールＣＨ０２、ＣＨ０３を介してＬＳＩ等の被保護回路が接続される。
【００６３】
このような構成のＥＳＤ保護回路３００Ｆによれば、例えば、半田バンプＢＭＰＧを介してサージ電流等が侵入した場合には、保護素子ＰＲＴの働きにより、サージ電流は、再配線ＭＲＤ０２、ＭＲＤ０３側に流入せず、被保護回路としての各種集積回路（ＬＳＩ）がサージ電流によって破壊される事態を回避することができる。
【００６４】
さらに、半田バンプＢＭＰＧを介してＥＳＤを含めたノイズが侵入した場合であっても、再配線ＭＲＤ０１〜ＭＲＤ０３で構成されるローパスフィルタ３０３により、ノイズをカットして、コンタクトホールＣＨ０３やＣＨ０４を介して接続されるＬＳＩ等の被保護回路を保護することができる。
【００６５】
図１４は、本実施形態に係るＥＳＤ保護回路３００Ｇであって、配線を分岐させた構成例を示す模式的構成図である。
【００６６】
図１４に示すＥＳＤ保護回路３００Ｇでは、半田バンプＢＭＰＧに接続される再配線ＭＲＤ０１はコンタクトホールＣＨ０１およびトップメタルＴＯＰを介してコンタクトホールＣＨ０２に接続されている。
【００６７】
また、コンタクトホールＣＨ０１とＣＨ０２との間には、保護素子ＰＲＴとしてＭＯＳトランジスタが形成されている。
【００６８】
また、コンタクトホールＣＨ０２を分岐点として、再配線ＭＲＤ０３、ＭＲＤ０７、ＭＲＤ０８が分岐して延設されている。なお、各接続先のコンタクトホールＣＨ０７、ＣＨ０８、ＣＨ０３には、被保護回路としての各種集積回路（ＬＳＩ）が接続される。
【００６９】
また、再配線ＭＲＤ０３が接続されるコンタクトホールＣＨ０３からは再配線ＭＲＤ０４が延設され、接続先のコンタクトホールＣＨ０４を分岐点として、再配線ＭＲＤ０５、ＭＲＤ０６が分岐して延設されている。なお、各接続先のコンタクトホールＣＨ０３、ＣＨ０４、ＣＨ０５、ＣＨ０６には、それぞれ被保護回路としての各種集積回路（ＬＳＩ）が接続される。
【００７０】
このような構成のＥＳＤ保護回路３００Ｇによれば、１つの保護素子ＰＲＴの働きにより、この保護素子ＰＲＴより下流において分岐される再配線ＭＲＤ０３〜ＭＲＤ０６に接続される被保護回路としての各種集積回路（ＬＳＩ）の全てをサージ電流等から保護することができる。
【００７１】
即ち、例えば、半田バンプＢＭＰＧを介してサージ電流が侵入した場合には、保護素子（ＭＯＳトランジスタ）ＰＲＴの働きにより、サージ電流は、再配線ＭＲＤ０３〜ＭＲＤ０６側の何れにも流入せず、被保護回路としての各種集積回路（ＬＳＩ）がサージ電流によって破壊される事態を回避することができる。
【００７２】
このように、一つの保護素子ＰＲＴで、複数の被保護回路（ＬＳＩ）を保護することができるので、再配線ＭＲＤ０３〜ＭＲＤ０６側に別途保護素子を設ける必要がなく、保護素子を形成する面積を少なくして、半導体デバイスを小型化することができる。
【００７３】
図１５は、本実施形態に係るＥＳＤ保護回路３００Ｈであって、配線を分岐させると共に保護素子を設けた構成例を示す模式的構成図である。
【００７４】
図１５に示すＥＳＤ保護回路３００Ｈでは、複数の配線部ＭＲＤ０２〜ＭＲＤ０４は、被保護回路（ＬＳＩ）の耐圧に応じた保護素子ＰＴＳ１、ＰＴＳ２、ＰＴＬ１を介して接続されるようになっている。
【００７５】
より詳細には、図１５に示すように、半田バンプＢＭＰＧに接続される配線部ＭＲＤ０１〜ＭＲＤ０３は保護素子ＰＴＳ１、ＰＴＳ２、ＰＴＬ１およびコンタクトホールＣＨ０１〜ＣＨ０３を介して被保護回路（ＬＳＩ）に接続される。
【００７６】
そして、保護素子ＰＴＳ１、ＰＴＳ２、ＰＴＬ１は、コンタクトホールＣＨ０１〜ＣＨ０３を介して接続される被保護回路（ＬＳＩ）の耐圧に応じた大きさのＭＯＳトランジスタ等とされる。
【００７７】
即ち、図１５に示す例では、保護素子ＰＴＳ１、ＰＴＳ２は、保護素子ＰＴＬ１に比して小さなＭＯＳトランジスタ等とされ、保護素子ＰＴＳ１、ＰＴＳ２側には比較的耐圧の高い被保護回路（ＬＳＩ）が、保護素子ＰＴＬ１側には比較的耐圧の低い被保護回路（ＬＳＩ）が接続される。
【００７８】
これにより、無駄に大きな保護素子（ＭＯＳトランジスタ等）を設ける必要がなくなり、半導体デバイスを小型化することができる。
【００７９】
また、半田バンプＢＭＰＧに接続される第１の再配線部ＭＲＤ０４はコンタクトホールＣＨ０４を介して比較的大きな保護素子（ＭＯＳトランジスタ）ＰＴＬ２に接続されている。
【００８０】
また、保護素子（ＭＯＳトランジスタ）ＰＴＬ２はコンタクトホールＣＨ０５に接続され、このコンタクトホールＣＨ０５を分岐点として第２の再配線部ＭＲＤ０５〜ＭＲＤ０７が分岐して延設されている。
【００８１】
第２の再配線部ＭＲＤ０５〜ＭＲＤ０７には、被保護素子としてトランジスタＴＬ３、ＴＬ４、ＴＳ３が接続されている。ここで、被保護素子としてトランジスタＴＳ３の耐圧は、トランジスタＴＬ３、ＴＬ４よりも低いものとする。
【００８２】
そして、保護素子（ＭＯＳトランジスタ）ＰＴＬ２の大きさは、被保護素子としてトランジスタＴＳ３の耐圧に応じたものとされる。
【００８３】
これにより、保護素子（ＭＯＳトランジスタ）ＰＴＬ２を無駄に大きな保護素子（ＭＯＳトランジスタ等）とする必要がなくなり、半導体デバイスを小型化することができる。
【００８４】
なお、以上説明した図１３〜図１５において、ＭＲＤ０１〜ＭＲＤ０８のうち任意の再配線部に、第２の実施の形態で説明した高周波フィルタを適用することもできる。
【００８５】
［第５の実施の形態］
図１６を参照して、第５の実施形態に係るＱＦＮパッケージ型の半導体装置２００ＢにおけるＥＳＤ保護回路３００Ｉについて説明する。
【００８６】
なお、ＱＦＮ＝クアッド・フラット・ノーリードは、ＱＦＰ＝クアッド・フラット・パッケージの一種であり、リード線省略（Ｎｏ−Ｌｅａｄ）が特徴である。
【００８７】
図１６は、本実施形態に係るＱＦＮパッケージ型の半導体装置２００ＢにおけるＥＳＤ保護回路３００Ｉの形成例を示す平面図である。
【００８８】
まず、ＱＦＮパッケージ型の半導体装置２００Ｂとは、ＱＦＰ＝クアッド・フラット・パッケージの一種であって、リードを省略して電極パッドを形成した樹脂封止のパッケージと、該パッケージに封入されたＬＳＩである。リードが省略されているため、実装面積の削減と軽量化が得られる。
【００８９】
図１６に示すように、本実施形態に係るＱＦＮパッケージ型の半導体装置２００Ｂは、ＬＳＩ５１と、ＬＳＩ５１を囲繞して封止する樹脂製のパッケージ部１００とから構成されており、パッケージ部１００の周縁には、外部端子ＰＬが形成され、外部端子ＰＬ５１とＬＳＩ５１の端子ＴＥ５１はＡｕ線等のボンディングワイヤＷＬ５１で接続され、また端子ＴＥ５１は保護素子ＰＲＴ５１が接続されている。
【００９０】
また、ＰＲＴ５１には、端子ＴＥ５２も接続され、端子ＴＥ５２とＴＥ５３、ＴＥ５４は、各々ボンディングワイヤＷＬ５３、ボンディングワイヤＷＬ５４で接続されている。
【００９１】
また、端子ＴＥ５２、ＴＥ５３、ＴＥ５４には、各々被保護回路が接続されている。
【００９２】
この形態において、外部端子ＰＬ５１へＥＳＤによる電流が侵入した場合、保護素子ＰＲＴ５１がブレークダウンやダイオード応答し、保護素子ＰＲＴ５１より後段に位置する端子ＴＥ５３、ＴＥ５４に接続される被保護回路へ、ＥＳＤによる電流が到達しないため、被保護回路の特性変動や破壊を防止すること可能である。
【００９３】
そして、第５の実施形態によれば、端子ＴＥ５３、ＴＥ５４に別途保護素子を設ける必要がないので、保護素子を形成する面積を少なくして、ＬＳＩを小型化することができる。
【００９４】
また、第５の実施形態によれば、ＬＳＩの外部端子数の削減を図ることができる。
【００９５】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９６】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００９７】
本発明のＥＳＤ保護回路は、ＷＣＳＰ型の半導体装置や、ＱＮＦパッケージ型の半導体装置などに適用できる。
【符号の説明】
【００９８】
ＢＭＰ、ＢＭＰＧ、ＢＭＰｉ…半田バンプ
Ｍ１〜Ｍ３…金属層
ＭＰ…ポスト電極
ＭＲＤ０１…第１の再配線（再配線部）
ＭＲＤ０２〜ＭＲＤ１３…第２の再配線（再配線部）
ＰＬ…外部端子
ＰＲＴ、ＰＴＬ１，２、ＰＴＳ１，２…保護素子
ＴＥ５１〜５３…端子
ＴＯＰ…トップメタル
ＣＨ０１〜ＣＨ３１…コンタクトホール
ＧＮＤ０１〜ＧＮＤ０３、ＧＮＤ１１…ＧＮＤ端子
ＧＷＬ０１〜ＧＷＬ０３…配線
ＷＬ５１〜ＷＬ５３…ボンディングワイヤ
１０…ＬＳＩ
１０Ａ…基板
１２…層間膜
１４…保護層
２Ｃ、ＴＨ…電極
１６（Ｓ）…ソース領域
１８（Ｄ）…ドレイン領域
２４、２５…柱状電極
１００…パッケージ部
２００、２００Ａ、２００Ｂ…半導体装置
３００（３００Ａ〜３００Ｉ）…ＥＳＤ保護回路
３０１…高周波フィルタ
３０２…ローパスフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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