(57)【要約】【課題】選択トランジスタとメモリセルとの間のチャネルの寄生抵抗を低減できる半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体記憶装置は、基板と、基板上に設けられた複数の電極膜と、それぞれが電極膜の間に設けられた複数の第１の絶縁膜と、酸化シリコンよりも誘電率の高い膜を含み、最上層の電極膜上に設けられた第２の絶縁膜と、第２の絶縁膜上に直接設けられた選択ゲートと、チャネルボディと、電荷蓄積膜を含むメモリ膜とを備えている。メモリ膜は、電極膜側から順に設けられた、ブロック膜と、電荷蓄積膜と、トンネル膜とを含む。第２の絶縁膜は、メモリ膜における少なくともブロック膜を含む。【選択図】図２
2014003232.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた複数の電極膜と、
それぞれが前記電極膜の間に設けられた複数の第１の絶縁膜と、
前記複数の電極膜のうちの最上層の電極膜上に設けられ、酸化シリコンよりも誘電率の高い膜を含む第２の絶縁膜と、
前記第２の絶縁膜上に直接設けられた選択ゲートと、
前記複数の電極膜、前記複数の第１の絶縁膜、前記第２の絶縁膜および前記選択ゲートを含む積層体内を、前記複数の電極膜、前記複数の第１の絶縁膜、前記第２の絶縁膜および前記選択ゲートの積層方向に延びるチャネルボディと、
前記チャネルボディの側壁と、それぞれの前記電極膜との間に設けられた、電荷蓄積膜を含むメモリ膜と、
を備え、
前記第１の絶縁膜と前記第２の絶縁膜とは、複数の膜の同じ積層膜構造を有し、
前記メモリ膜は、前記電極膜側から順に設けられた、ブロック膜と、前記電荷蓄積膜と、トンネル膜とを含み、
前記第２の絶縁膜は、前記メモリ膜における少なくとも前記ブロック膜を含む半導体記憶装置。
【請求項２】
基板と、
前記基板上に設けられた複数の電極膜と、
それぞれが前記電極膜の間に設けられた複数の第１の絶縁膜と、
前記複数の電極膜のうちの最上層の電極膜上に設けられ、酸化シリコンよりも誘電率の高い膜を含む第２の絶縁膜と、
前記第２の絶縁膜上に直接設けられた選択ゲートと、
前記複数の電極膜、前記複数の第１の絶縁膜、前記第２の絶縁膜および前記選択ゲートを含む積層体内を、前記複数の電極膜、前記複数の第１の絶縁膜、前記第２の絶縁膜および前記選択ゲートの積層方向に延びるチャネルボディと、
前記チャネルボディの側壁と、それぞれの前記電極膜との間に設けられた、電荷蓄積膜を含むメモリ膜と、
を備え、
前記メモリ膜は、前記電極膜側から順に設けられた、ブロック膜と、前記電荷蓄積膜と、トンネル膜とを含み、
前記第２の絶縁膜は、前記メモリ膜における少なくとも前記ブロック膜を含む半導体記憶装置。
【請求項３】
基板と、
前記基板上に設けられた複数の電極膜と、
それぞれが前記電極膜の間に設けられた複数の第１の絶縁膜と、
前記複数の電極膜のうちの最上層の電極膜上に設けられ、酸化シリコンよりも誘電率の高い膜を含む第２の絶縁膜と、
前記第２の絶縁膜上に直接設けられた選択ゲートと、
前記複数の電極膜、前記複数の第１の絶縁膜、前記第２の絶縁膜および前記選択ゲートを含む積層体内を、前記複数の電極膜、前記複数の第１の絶縁膜、前記第２の絶縁膜および前記選択ゲートの積層方向に延びるチャネルボディと、
前記チャネルボディの側壁と、それぞれの前記電極膜との間に設けられた、電荷蓄積膜を含むメモリ膜と、
を備え、
前記第１の絶縁膜と前記第２の絶縁膜とは、複数の膜の同じ積層膜構造を有する半導体記憶装置。
【請求項４】
不純物を含む複数の第１のシリコン膜と、前記第１のシリコン膜の間および最上層の前記第１のシリコン膜上に設けられたノンドープの複数の第２のシリコン膜と、最上層の前記第２のシリコン膜上に直接設けられた選択ゲートとを含む積層体を、基板上に形成する工程と、
前記積層体を貫通するホールを形成する工程と、
前記ホールを通じたエッチングにより、前記第２のシリコン膜を除去し、複数の前記第１のシリコン膜間、および前記最上層の第１のシリコン膜と前記選択ゲートとの間に空隙を形成する工程と、
前記ホールの側壁に電荷蓄積膜を含むメモリ膜を形成するとともに、前記空隙に前記メモリ膜の少なくとも一部を含む絶縁膜を形成する工程と、
前記ホール内における前記メモリ膜の内側に、チャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項５】
前記選択ゲートを形成する工程は、１層目の選択ゲートを前記最上層の第２のシリコン膜上に形成する工程と、前記１層目の選択ゲート上に２層目の選択ゲートを形成する工程とを有し、
前記１層目の選択ゲートを形成した後、前記１層目の選択ゲート、前記複数の第２のシリコン膜および前記複数の第１のシリコン膜を複数に分断する絶縁分離膜を形成する工程をさらに備え、
前記絶縁分離膜を形成した後、前記２層目の選択ゲートを前記１層目の選択ゲート上に形成する請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極膜と、絶縁膜とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元積層メモリでは、メモリセルの上方に設けられた縦型選択トランジスタの制御により、チャネルボディの電位が制御される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２２５６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、選択トランジスタとメモリセルとの間のチャネルの寄生抵抗を低減できる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置は、基板と、前記基板上に設けられた複数の電極膜と、複数の第１の絶縁膜と、酸化シリコンよりも誘電率の高い膜を含む第２の絶縁膜と、選択ゲートと、チャネルボディと、電荷蓄積膜を含むメモリ膜と、を備えている。前記複数の第１の絶縁膜のそれぞれは前記電極膜の間に設けられている。前記第２の絶縁膜は、前記複数の電極膜のうちの最上層の電極膜上に設けられている。前記選択ゲートは、前記第２の絶縁膜上に直接設けられている。前記チャネルボディは、前記複数の電極膜、前記複数の第１の絶縁膜、前記第２の絶縁膜および前記選択ゲートを含む積層体内を、前記複数の電極膜、前記複数の第１の絶縁膜、前記第２の絶縁膜および前記選択ゲートの積層方向に延びている。前記メモリ膜は、前記チャネルボディの側壁と、それぞれの前記電極膜との間に設けられている。前記メモリ膜は、前記電極膜側から順に設けられた、ブロック膜と、前記電荷蓄積膜と、トンネル膜とを含む。前記第２の絶縁膜は、前記メモリ膜における少なくとも前記ブロック膜を含む。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体記憶装置の模式斜視図。
【図２】実施形態の半導体記憶装置の要部の模式断面図。
【図３】実施形態の半導体記憶装置の要部の模式断面図。
【図４】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図５】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図６】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図７】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図８】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図９】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１１】比較例の半導体記憶装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁部分については図示を省略している。
【００１０】
図１において、ＸＹＺ直交座標系を導入する。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。
【００１１】
図７（ｂ）は、メモリセルアレイ１の模式断面図であり、図１におけるＹＺ面に平行な断面を表す。なお、図７（ｂ）では、ソース線ＳＬ及びビット線ＢＬの図示は省略している。
【００１２】
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
【００１３】
図２（ａ）及び（ｂ）は、メモリストリングＭＳにおける柱状部ＣＬの拡大断面図を表す。図２（ａ）は、最上層の電極膜ＷＬと選択ゲートＳＧとの間の絶縁膜（第２の絶縁膜）２５を含む部分の断面を表し、図２（ｂ）は、電極膜ＷＬと電極膜ＷＬとの間の絶縁膜（第１の絶縁膜）２５を含む部分の断面を表す。
【００１４】
図７（ｂ）に示すように、基板１０上には絶縁膜１１を介してバックゲートＢＧが設けられている。バックゲートＢＧは、導電膜であり、例えば不純物が添加されたシリコン膜である。
【００１５】
バックゲートＢＧ上には、絶縁膜４１が設けられている。絶縁膜４１上には、電極膜ＷＬと絶縁膜２５とが交互に複数積層されている。図１及び図７（ｂ）では、例えば４層の電極膜ＷＬが図示されているが、電極膜ＷＬの層数は任意である。
【００１６】
絶縁膜２５は、Ｚ方向で隣り合う上下の電極膜ＷＬ間に設けられている。また、最上層の電極膜ＷＬ上にも、絶縁膜２５が設けられている。
【００１７】
電極膜ＷＬは、不純物として例えばボロンが添加された多結晶シリコン膜（第１のシリコン膜）であり、メモリセルのゲート電極として機能するのに十分な導電性を有する。
【００１８】
絶縁膜２５は、後述するように、メモリ膜３０の少なくとも一部を含み、酸化シリコンよりも誘電率の高い膜を含む。
【００１９】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。
【００２０】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極膜ＷＬ上に絶縁膜２５を介して設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、絶縁膜２５との間に他の膜を介さずに、絶縁膜２５上に直接設けられている。
【００２１】
なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別せずに、選択ゲートＳＧと表す場合もある。
【００２２】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、電極膜ＷＬと同様に、不純物として例えばボロンが添加された多結晶シリコン膜であり、選択トランジスタのゲート電極として機能するのに十分な導電性を有する。ドレイン側選択ゲートＳＧＤの厚さ及びソース側選択ゲートＳＧＳの厚さは、電極膜ＷＬの各々の厚さよりも厚い。
【００２３】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜４８によって、Ｙ方向に分断されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁分離膜４５によってＹ方向に分断されている。
【００２４】
ソース側選択ゲートＳＧＳ上には、絶縁膜４７を介して、図１に示すソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属膜である。ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、絶縁膜４７を介して、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２５】
メモリストリングＭＳは、絶縁膜４７、選択ゲートＳＧ、複数の絶縁膜２５、複数の電極膜ＷＬ、絶縁膜４１およびバックゲートＢＧ含む積層体に形成されたＵ字状のメモリホール内に設けられたチャネルボディ２０を有する。
【００２６】
チャネルボディ２０は、上記積層体内をＺ方向に延びる一対の柱状部ＣＬと、バックゲートＢＧ内で一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。
【００２７】
チャネルボディ２０は、Ｕ字状のメモリホール内に、メモリ膜３０を介して設けられている。チャネルボディ２０は、例えばシリコン膜である。メモリ膜３０は、図２（ａ）及び（ｂ）に示すように、メモリホールＭＨの内壁とチャネルボディ２０との間に設けられている。
【００２８】
なお、図２（ａ）及び（ｂ）においては、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁膜を埋め込んだ構造であってもよい。
【００２９】
メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各電極膜ＷＬとチャネルボディ２０との間に、電極膜ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は各電極膜ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００３０】
チャネルボディ２０はメモリセル（トランジスタ）におけるチャネルとして機能し、電極膜ＷＬはメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極膜ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００３１】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３２】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。
【００３３】
トンネル膜３３は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル膜３３は、例えば、シリコン酸化膜である。
【００３４】
ブロック膜３１は、電荷蓄積膜３２に蓄積された電荷が、電極膜ＷＬへ拡散するのを防止する。ブロック膜３１は、例えば、シリコン窒化膜、酸化アルミニウム（アルミナ）膜である。
【００３５】
電極膜ＷＬ間の絶縁膜２５および最上層の電極膜ＷＬと選択ゲートＳＧとの間の絶縁膜２５は、後述するように、メモリ膜３０と同じ工程で形成される。
【００３６】
したがって、電極膜ＷＬ間の絶縁膜２５および最上層の電極膜ＷＬと選択ゲートＳＧとの間の絶縁膜２５は、メモリ膜３０の少なくとも一部を含み、電極膜ＷＬ間の絶縁膜２５と、最上層の電極膜ＷＬと選択ゲートＳＧとの間の絶縁膜２５は、複数の膜の同じ積層膜構造を有する。
【００３７】
図２（ａ）及び（ｂ）に示す例では、電極膜ＷＬ間の絶縁膜２５は、電極膜ＷＬ側に設けられたブロック膜３１と、そのブロック膜３１の内側に設けられた電荷蓄積膜３２と、その電荷蓄積膜３２の内側に設けられたトンネル膜３３とを含む。同様に、最上層電極膜ＷＬと選択ゲートＳＧとの間の絶縁膜２５は、最上層電極膜ＷＬ及び選択ゲート側に設けられたブロック膜３１と、そのブロック膜３１の内側に設けられた電荷蓄積膜３２と、その電荷蓄積膜３２の内側に設けられたトンネル膜３３とを含む。
【００３８】
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤ（図１に示す）を構成する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する。ドレイン側選択ゲートＳＧＤの上方で、チャネルボディ２０はビット線ＢＬと接続されている。
【００３９】
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ソース側選択トランジスタＳＴＳ（図１に示す）を構成する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間のメモリ膜３０は、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する。ソース側選択ゲートＳＧＳの上方で、チャネルボディ２０はソース線ＳＬと接続されている。
【００４０】
バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴ（図１に示す）を構成する。
【００４１】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極膜ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極膜ＷＬをコントロールゲートとするメモリセルが複数設けられている。
【００４２】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００４３】
次に、図４（ａ）〜図７（ｂ）を参照して、実施形態の半導体記憶装置の製造方法について説明する。
【００４４】
図４（ａ）に示すように、基板１０上には、絶縁膜（例えばシリコン酸化膜）１１を介してバックゲートＢＧが形成される。バックゲートＢＧは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。なお、図４（ｂ）以降の図では、基板１０及び絶縁膜１１の図示を省略している。
【００４５】
バックゲートＢＧ上には、パターニングされて開口９４ａを有するレジスト９４が形成され、そのレジスト９４をマスクに用いたエッチングにより、図４（ｂ）に示すように、バックゲートＢＧに複数の溝８１が形成される。
【００４６】
溝８１内には、図４（ｃ）に示すように、犠牲膜８２が埋め込まれる。犠牲膜８２は、ノンドープシリコン膜である。ここで、ノンドープとは、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないことを表す。
【００４７】
犠牲膜８２はエッチバックされ、図４（ｄ）に示すように、溝８１と溝８１との間のバックゲートＢＧの凸部上面が露出される。バックゲートＢＧの凸部上面と犠牲膜８２の上面は平坦化され、その平坦面上には、図５（ａ）に示すように、絶縁膜４１が形成される。絶縁膜４１は、例えばシリコン酸化膜である。
【００４８】
絶縁膜４１上には、第１のシリコン膜としての電極膜ＷＬと、第２のシリコン膜としてのノンドープシリコン膜４２とがそれぞれ交互に複数積層される。ここで、ノンドープとは、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないことを表す。
【００４９】
ノンドープシリコン膜４２は、後述する工程で最終的には図７（ｂ）に示す絶縁膜２５に置き換えられる。そのノンドープシリコン膜４２は、各電極膜ＷＬ間の耐圧確保に十分な膜厚を有する。
【００５０】
電極膜ＷＬは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。複数の電極膜ＷＬと複数のノンドープシリコン膜４２とを含む積層体における最上層は、ノンドープシリコン膜４２である。
【００５１】
図５（ａ）に示す積層体を形成した後、フォトリソグラフィとエッチングにより、上記積層体を分断し絶縁膜４１に達する複数の溝を形成する。その溝内には、図５（ｂ）に示すように絶縁分離膜４５が埋め込まれる。絶縁分離膜４５は、例えばシリコン窒化膜である。絶縁分離膜４５は、犠牲膜８２上で、電極膜ＷＬとノンドープシリコン膜４２を含む積層体を、図１及び図７（ｂ）におけるＹ方向に分断する。
【００５２】
絶縁分離膜４５は最上層のノンドープシリコン膜４２上にも堆積されるが、ノンドープシリコン膜４２上の絶縁分離膜４５は除去され、ノンドープシリコン膜４２は露出される。
【００５３】
その最上層のノンドープシリコン膜４２上には、図５（ｃ）に示すように、選択ゲートＳＧが形成され、選択ゲートＳＧ上には絶縁膜４７が形成される。選択ゲートＳＧは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。絶縁膜４７は、例えばシリコン酸化膜である。
【００５４】
選択ゲートＳＧは、最上層のノンドープシリコン膜４２上に直接形成され、最上層のノンドープシリコン膜４２と選択ゲートＳＧとの間には、ノンドープシリコン膜４２以外の膜（シリコン酸化膜などの絶縁膜）が介在されない。
【００５５】
図５（ｃ）に示す、バックゲートＢＧおよびそのバックゲートＢＧ上の積層膜は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。
【００５６】
図５（ｃ）の積層体を形成した後、その積層体に、図６（ａ）に示すように、複数のホールｈを形成する。複数のホールｈが、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で一括形成される。
【００５７】
絶縁膜４１と絶縁膜４７との間の積層膜は、すべてシリコン膜であるので、ＲＩＥの条件設定およびホールｈの形状制御性が容易である。
【００５８】
ホールｈのボトムは犠牲膜８２に達し、ホールｈのボトムに犠牲膜８２が露出する。１つの犠牲膜８２上には、絶縁分離膜４５を挟んで一対のホールｈが形成される。ホールｈの側壁には、絶縁膜４７、選択ゲートＳＧ、ノンドープシリコン膜４２、電極膜ＷＬおよび絶縁膜４１が露出する。
【００５９】
ホールｈを形成した後、例えばＫＯＨ（水酸化カリウム）等のアルカリ薬液を用いた薬液処理（ウェットエッチング）により、犠牲膜８２及びノンドープシリコン膜４２を、図６（ｂ）に示すように除去する。
【００６０】
アルカリ薬液に対するシリコン膜のエッチングレートは、シリコン膜中にドープされた不純物濃度に依存する。特に、不純物としてボロンの濃度が１×１０２０（ｃｍ−３）以上になるとシリコン膜のエッチングレートは急激に減少し、ボロン濃度が１×１０１９（ｃｍ−３）以下のときの数十分の一になる。
【００６１】
実施形態によれば、バックゲートＢＧ、電極膜ＷＬおよび選択ゲートＳＧのボロン濃度は、１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）である。アルカリ薬液を使った薬液処理において、ボロン濃度が１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）のシリコン膜の、ノンドープシリコン膜に対するエッチング選択比は、１／１０００〜１／１００である。
【００６２】
したがって、上記薬液処理により、ノンドープシリコン膜４２および同じくノンドープシリコン膜である犠牲膜８２は、ホールｈを通じて除去される。一方、バックゲートＢＧ、電極膜ＷＬおよび選択ゲートＳＧは残される。
【００６３】
犠牲膜８２の除去により、図４（ｂ）に示す工程でバックゲートＢＧに形成された溝８１が現れる。図６（ｂ）に示すように、１つの溝８１に対して、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれのボトムが１つの共通の溝８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００６４】
ノンドープシリコン膜４２の除去により、電極膜ＷＬ間および最上層電極膜ＷＬと選択ゲートＳＧとの間に、空隙２６が形成される。空隙２６は、メモリホールＭＨとつながっている。
【００６５】
電極膜ＷＬ及び選択ゲートＳＧは、絶縁分離膜４５によって支えられ、空隙２６を隔てて複数の電極膜ＷＬ及び選択ゲートＳＧが積層された状態が保持される。
【００６６】
上記薬液処理の後、図７（ａ）に示すように、メモリホールＭＨの内壁にメモリ膜３０を形成するとともに、空隙２６に絶縁膜２５を形成する。
【００６７】
メモリ膜３０は、図２（ａ）及び（ｂ）を参照して前述したように、電極膜ＷＬ側から順に積層されたブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む。メモリホールＭＨの側壁へのメモリ膜３０の形成と同時に、図６（ｂ）に示す空隙２６にも絶縁膜２５が形成される。したがって、絶縁膜２５は、メモリ膜３０の一部である少なくともブロック膜３１を含む。
【００６８】
空隙２６の高さや、メモリ膜３０を構成する各膜の膜厚に応じて、空隙２６がブロック膜３１のみで埋まる場合もあるし、空隙２６にブロック膜３１と電荷蓄積膜３２を含む積層膜、あるいはブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む積層膜が絶縁膜２５として埋め込まれる場合もある。
【００６９】
図２（ａ）及び（ｂ）は、空隙２６に、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む積層膜が絶縁膜２５として埋め込まれた構造を表す。
【００７０】
また、図３（ａ）及び（ｂ）は、空隙２６がブロック膜３１のみで埋め込まれた構造を表す。
【００７１】
図３（ａ）及び（ｂ）の構造において、ブロック膜３１は、第１のブロック膜（またはキャップ膜）３１ａと、第２のブロック膜３１ｂとの積層膜構造を有する。
【００７２】
第１のブロック膜３１ａは、電極膜ＷＬ側および選択ゲートＳＧ側に設けられ、第２のブロック膜３１ｂは、第１のブロック膜３１ａと電荷蓄積膜３２との間に設けられている。
【００７３】
第１のブロック膜３１ａおよび第２のブロック膜３１ｂは、ともに電荷蓄積膜３２に蓄積された電荷が、電極膜ＷＬへ拡散するのをブロックする機能を有する。
【００７４】
第２のブロック膜３１ｂは、例えば、酸化アルミニウム（アルミナ）膜、シリコン酸化膜、シリコン酸窒化膜である。
【００７５】
第１のブロック膜３１ａは、第２のブロック膜３１ｂよりも窒素濃度が高い膜が用いられ、第２のブロック膜３１ｂよりも電極膜ＷＬに対する電荷のブロッキング性が高い。第１のブロック膜３１ａは、例えばシリコン窒化膜である。
【００７６】
図２（ｂ）及び図３（ｂ）のいずれの構造においても、電極膜ＷＬ間の絶縁膜２５は、酸化シリコンよりも誘電率の高い膜（例えばシリコン窒化膜）を含む。また、図２（ａ）及び図３（ａ）のいずれの構造においても、最上層電極膜ＷＬと選択ゲートＳＧとの間の絶縁膜２５も、酸化シリコンよりも誘電率の高い膜（例えばシリコン窒化膜）を含む。
【００７７】
メモリ膜３０及び絶縁膜２５を形成した後、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。
【００７８】
その後、図７（ｂ）に示すように、選択ゲートＳＧは絶縁分離膜４８によって、ドレイン側選択ゲートＳＤＧとソース側選択ゲートＳＧＳに分断される。さらに、その後、図示しないコンタクト、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
【００７９】
ここで、図１１（ａ）及び（ｂ）は、比較例の半導体記憶装置の製造方法を示す。
【００８０】
比較例では、図１１（ａ）に示すように、最上層の電極膜ＷＬ上に、絶縁膜としてシリコン酸化膜４９を形成した後、そのシリコン酸化膜４９上に選択ゲートＳＧを形成する。
【００８１】
そして、絶縁膜４７、選択ゲートＳＧ、絶縁膜４９、電極膜ＷＬ、ノンドープシリコン膜４２および絶縁膜４１を含む積層体に、ＲＩＥ法により、図１１（ｂ）に示すようにホールｈを形成する。
【００８２】
この比較例では、ホールｈを形成するにあたって、シリコン膜の積層膜の途中に、シリコン膜とは異種のシリコン酸化膜４９が介在した積層体を加工することになる。このため、ホールｈにおけるシリコン酸化膜４９を貫通する部分の側壁が基板表面に対して傾斜したテーパー形状に形成され、シリコン酸化膜４９にあけられるホールｈの直径が上端側よりも下端側で小さくなりやすい。
【００８３】
したがって、シリコン酸化膜４９を挟んだ上と下でホールｈの直径が揃わず、結果として、メモリストリングの特性ばらつきにつながりうる。
【００８４】
これに対して、実施形態によれば、図６（ａ）に示す工程でホールｈを形成するにあたって、最上層電極膜ＷＬと選択ゲートＳＧとの間に、シリコン膜と異種の絶縁膜は介在していない。実施形態では、選択ゲートＳＧから最下層の電極膜ＷＬにかけてシリコン膜を加工することになる。このため、ＲＩＥの条件設定およびホールｈの形状制御性が容易であり、選択ゲートＳＧから最下層電極膜ＷＬまで、直径を揃えたホールｈを形成することができる。したがって、選択トランジスタから最下層のメモリセルまで、メモリストリングの柱状部ＣＬの直径を揃えることができ、所望の特性を得ることができる。
【００８５】
また、比較例では、最上層電極膜ＷＬと選択ゲートＳＧとの間の絶縁膜が、シリコン酸化膜４９の単層膜であるため、電極膜ＷＬと選択ゲートＳＧとの間の耐圧確保に十分となるシリコン酸化膜４９の膜厚が厚くなる傾向がある。最上層電極膜ＷＬと選択ゲートＳＧとの間の絶縁膜が厚くなると、選択トランジスタと最上層メモリセル間のチャネル距離の増大によるチャネルの寄生抵抗の増大をまねく。
【００８６】
一方、実施形態によれば、選択ゲートＳＧと最上層電極膜ＷＬとの間の絶縁膜２５は、前述したようにメモリ膜３０の少なくとも一部を含み、酸化シリコンよりも誘電率の高い膜（例えばシリコン酸化膜）を含む。このため、シリコン酸化膜の単層膜よりも、実施形態の絶縁膜２５の耐圧は高く、シリコン酸化膜の単層膜よりも実施形態の絶縁膜２５は薄くすることができる。
【００８７】
このため、選択トランジスタと最上層メモリセルとの間のチャネル間距離を比較例の場合よりも短くすることができ、チャネルの寄生抵抗を低減できる。
【００８８】
次に、図８（ａ）〜図１０（ｂ）は、実施形態の半導体記憶装置の他の製造方法を示す模式断面図である。
【００８９】
前述した実施形態と同様、バックゲートＢＧに溝を形成し、その溝内に犠牲膜８２を埋め込んだ後、図８（ａ）に示すように、バックゲートＢＧ上に絶縁膜４１を介して、電極膜ＷＬとノンドープシリコン膜４２をそれぞれ交互に複数積層する。
【００９０】
この実施形態では、選択ゲートＳＧは、２回に分けて積層される。まず、１層目の選択ゲートＳＧ１が、図８（ａ）に示すように、最上層のノンドープシリコン膜４２上に形成される。選択ゲートＳＧ１は、不純物として例えばボロンが添加されたシリコン膜である。
【００９１】
次に、選択ゲートＳＧ１、複数のノンドープシリコン膜４２、複数の電極膜ＷＬおよび絶縁膜４１を含む積層体を、図８（ｂ）に示すように、絶縁分離膜４５によって分断する。
【００９２】
この後、１層目の選択ゲートＳＧ１上に、図８（ｃ）に示すように、２層目の選択ゲートＳＧ２を形成する。２層目の選択ゲートＳＧ２は、１層目の選択ゲートＳＧ１と同じ材料であり、不純物としてボロンが添加されたシリコン膜である。
【００９３】
すなわち、この実施形態では、選択ゲートＳＧは、絶縁分離膜４５を形成する工程を挟んで２回の工程に分けて形成された選択ゲートＳＧ１と選択ゲートＳＧ２とから構成される。
【００９４】
この実施形態においても、最上層電極膜ＷＬ上には、ノンドープシリコン４２を介して選択ゲートＳＧが形成され、選択ゲートＳＧは最上層のノンドープシリコン膜４２上に直接形成される。最上層のノンドープシリコン膜４２と、選択ゲートＳＧとの間には、シリコン膜とは異種のシリコン酸化膜などの絶縁膜が介在していない。
【００９５】
２層目の選択ゲートＳＧ２上には、絶縁膜４７が形成される。そして、図９（ａ）に示すように、絶縁膜４７、選択ゲートＳＧ、複数のノンドープシリコン膜４２、複数の電極膜ＷＬおよび絶縁膜４１を含む積層体に、ＲＩＥ法でホールｈが形成される。
【００９６】
本実施形態においても、選択ゲートＳＧから最下層の電極膜ＷＬにかけてシリコン膜を加工することになる。このため、ＲＩＥの条件設定およびホールｈの形状制御性が容易であり、選択ゲートＳＧから最下層電極膜ＷＬまで、直径を揃えたホールｈを形成することができる。したがって、選択トランジスタから最下層のメモリセルまで、メモリストリングの柱状部ＣＬの直径を揃えることができ、所望の特性を得ることができる。
【００９７】
ホールｈを形成した後、前述した実施形態と同様、アルカリ薬液を用いた処理により、ノンドープシリコン膜４２および犠牲膜８２を、図９（ｂ）に示すように、ホールｈを通じて除去する。
【００９８】
電極膜ＷＬ及び選択ゲートＳＧは、絶縁分離膜４５によって支えられ、空隙２６を隔てて複数の電極膜ＷＬ及び選択ゲートＳＧが積層された状態が保持される。本実施形態では、絶縁分離膜２６の上部が、選択ゲートＳＧの下層部分（選択ゲートＳＧ１）に食い込んでいるため、絶縁分離膜２６による選択ゲートＳＧの支持が安定する。
【００９９】
メモリホールＭＨおよび空隙２６を形成した後、図１０（ａ）に示すように、メモリホールＭＨの内壁にメモリ膜３０を形成するとともに、電極膜ＷＬ間の空隙２６および最上層電極膜ＷＬと選択ゲートＳＧとの間の空隙２６に絶縁膜２５を形成し、さらにメモリホールＭＨ内におけるメモリ膜３０の内側にチャネルボディ２０を形成する。
【０１００】
本実施形態においても、メモリホールＭＨの側壁へのメモリ膜３０の形成と同時に、図９（ｂ）に示す空隙２６にも絶縁膜２５が形成される。したがって、選択ゲートＳＧと最上層電極膜ＷＬとの間の絶縁膜２５は、図２（ａ）または図３（ａ）に示すように、メモリ膜３０の少なくとも一部を含み、酸化シリコンよりも誘電率の高い膜（例えばシリコン酸化膜）を含む。このため、上記比較例のシリコン酸化膜単層膜よりも、本実施形態の絶縁膜２５の耐圧は高く、シリコン酸化膜単層膜よりも実施形態の絶縁膜２５は薄くすることができる。
【０１０１】
このため、本実施形態においても、選択トランジスタと最上層メモリセルとの間のチャネル間距離を比較例の場合よりも短くすることができ、チャネルの寄生抵抗を低減できる。
【０１０２】
その後、図１０（ｂ）に示すように、選択ゲートＳＧを、絶縁分離膜４８によって、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳに分断する。
【０１０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
１…メモリセルアレイ、１０…基板、２０…チャネルボディ、２５…絶縁膜、３０…メモリ膜、３１，３１ａ，３１ｂ…ブロック膜、３２…電荷蓄積膜、３３…トンネル膜、４２…ノンドープシリコン膜、ＷＬ…電極膜、ＳＧ…選択ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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