(57)【要約】【課題】ポリシリコン抵抗に流れる電流が必要以上に制限されてしまうことがある。【解決手段】半導体装置ＳＤ１が設計される。半導体装置ＳＤ１の設計では、ポリシリコン配線ＰＳＬに生じるジュール熱によってポリシリコン配線ＰＳＬに生じる昇温ΔＴＰＯＬＹが所定の許容値ΔＴｍａｘ，ＰＯＬＹよりも大きい場合は、ポリシリコン配線ＰＳＬの平面視での形状および面積を変更させる。この場合、ポリシリコン配線ＰＳＬの平面視での形状および面積は、ポリシリコン配線ＰＳＬに生じる昇温ΔＴＰＯＬＹが所定の許容値ΔＴｍａｘ，ＰＯＬＹ以下になるように、変更される。【選択図】図３
2014236063.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体装置を設計する工程と、
前記第１半導体装置を設計する前記工程の設計に基づいて前記第１半導体装置を製造する工程と、
を含み、
前記第１半導体装置を製造する前記工程は、
基板に素子分離膜を形成する工程と、
前記素子分離膜上において、ポリシリコンにより形成されたポリシリコン配線を形成する工程と、
平面視で前記ポリシリコン配線の一部を覆う絶縁膜を形成する工程と、
前記ポリシリコン配線および前記絶縁膜上に金属膜を形成して、平面視で前記絶縁膜と重なる領域である重複領域の外側の領域において前記ポリシリコン配線をシリサイド化する工程と、
前記シリサイド化工程後、前記ポリシリコン配線および前記絶縁膜上の前記金属膜を除去する工程と、
平面視で前記重複領域の外側の領域において前記ポリシリコン配線に接続するコンタクトを形成する工程と、
を含み、
前記第１半導体装置を設計する前記工程は、前記ポリシリコン配線に生じるジュール熱によって前記ポリシリコン配線に生じる昇温が所定の許容値よりも大きい場合は、前記昇温が前記所定の許容値以下となるように、前記ポリシリコン配線の平面視での形状および面積を変更させる工程を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記ポリシリコン配線の平面視での形状および面積を変更させる前記工程は、前記重複領域において前記ポリシリコン配線の電気抵抗を一定にしたまま、前記重複領域において前記ポリシリコン配線によって規定される放熱面積を増加させる工程を含み、
前記放熱面積は、
前記重複領域において平面視で前記ポリシリコン配線によって挟まれる領域がない場合は、前記重複領域において前記ポリシリコン配線が平面視で占める面積であり、
前記重複領域において平面視で前記ポリシリコン配線によって挟まれる領域がある場合は、前記重複領域において前記ポリシリコン配線が平面視で占める面積と、前記重複領域において平面視で隣接する前記ポリシリコン配線によって挟まれる面積と、の合計である半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記第１半導体装置を設計する前記工程は、
前記放熱面積と、前記重複領域における前記ポリシリコン配線の熱抵抗と、の関係を取得する工程と、
前記ポリシリコン配線の前記熱抵抗と、前記ポリシリコン配線の前記昇温と、の関係を取得する工程と、
前記ポリシリコン配線の前記熱抵抗と、前記ポリシリコン配線の前記昇温と、の前記関係を用いて、前記昇温が前記所定の許容値以下となる前記ポリシリコン配線の前記熱抵抗を算出する工程と、
前記放熱面積と、前記ポリシリコン配線の前記熱抵抗と、の前記関係を用いて、前記算出された熱抵抗から、前記昇温が前記所定の許容値以下となる前記放熱面積を算出する工程と、
をさらに含み、
前記放熱面積を増加させる前記工程では、前記放熱面積が前記算出された放熱面積を満たすように前記放熱面積を増加させる半導体装置の製造方法。
【請求項４】
第１半導体装置を設計する工程と、
前記第１半導体装置を設計する前記工程の設計に基づいて前記第１半導体装置を製造する工程と、
を含み、
前記第１半導体装置を製造する前記工程は、
基板に素子分離膜を形成する工程と、
前記素子分離膜上において、ポリシリコンにより形成されたポリシリコン配線を形成する工程と、
平面視で前記ポリシリコン配線の一部を覆う絶縁膜を形成する工程と、
前記ポリシリコン配線および前記絶縁膜上に金属膜を形成して、平面視で前記絶縁膜と重なる領域である重複領域の外側の領域において前記ポリシリコン配線をシリサイド化する工程と、
前記シリサイド化工程後、前記ポリシリコン配線および前記絶縁膜上の前記金属膜を除去する工程と、
平面視で前記重複領域の外側の領域において前記ポリシリコン配線に接続するコンタクトを形成する工程と、
前記ポリシリコン配線から所定の距離離れた位置に素子を形成する工程と、
を含み、
前記第１半導体装置を設計する前記工程は、前記ポリシリコン配線に生じるジュール熱によって前記素子に生じる昇温が所定の許容値よりも大きい場合は、前記昇温が前記所定の許容値以下となるように、前記ポリシリコン配線と前記素子との間の前記距離を拡大させる半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記第１半導体装置を設計する前記工程は、
前記ポリシリコン配線に生じるジュール熱によって前記ポリシリコン配線および前記ポリシリコン配線の周辺に生じる昇温に関する温度プロファイルを取得する工程と、
前記温度プロファイルから、前記素子の前記昇温が前記所定の許容値以下となる前記ポリシリコン配線と前記素子との間の前記距離を算出する工程と、をさらに含み、
前記ポリシリコン配線と前記素子との間の前記距離を拡大させる前記工程では、前記ポリシリコン配線と前記素子との間の前記距離が前記算出された距離を満たすように前記ポリシリコン配線と前記素子との間の前記距離が拡大される半導体装置の製造方法。
【請求項６】
第１半導体装置を設計する工程と、
前記第１半導体装置を設計する前記工程の設計に基づいて前記第１半導体装置を製造する工程と、
を含み、
前記第１半導体装置を製造する前記工程は、
基板に素子分離膜を形成する工程と、
前記素子分離膜上において、ポリシリコンにより形成されたポリシリコン配線を形成する工程と、
平面視で前記ポリシリコン配線の一部を覆う絶縁膜を形成する工程と、
前記ポリシリコン配線および前記絶縁膜上に金属膜を形成して、平面視で前記絶縁膜と重なる領域である重複領域の外側の領域において前記ポリシリコン配線をシリサイド化する工程と、
前記シリサイド化工程後、前記ポリシリコン配線および前記絶縁膜上の前記金属膜を除去する工程と、
平面視で前記重複領域の外側の領域において前記ポリシリコン配線に接続するコンタクトを形成する工程と、
前記ポリシリコン配線から所定の距離離れた位置に素子を形成する工程と、
を含み、
前記第１半導体装置を設計する前記工程は、
前記ポリシリコン配線に生じるジュール熱によって前記ポリシリコン配線に生じる昇温が所定の第１許容値よりも大きい場合は、前記昇温が前記所定の第１許容値以下となるように、前記ポリシリコン配線の平面視での形状および面積を変更させる工程と、
前記ポリシリコン配線に生じるジュール熱によって前記素子に生じる昇温が所定の第２許容値よりも大きい場合は、前記昇温が前記所定の第２許容値以下となるように、前記ポリシリコン配線と前記素子との間の前記距離を拡大させる工程と、
を含む半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記ポリシリコン配線の平面視での形状および面積を変更させる前記工程は、前記ポリシリコン配線と前記素子との間の前記距離を広める前記工程よりも先に実行される半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法であって、
前記第１半導体装置を設計する前記工程は、
前記素子の昇温が前記所定の第２許容値以下となる前記距離の最小値を算出する工程と、
前記重複領域において前記ポリシリコン配線が平面視で占める領域である第１領域と、前記重複領域において平面視で隣接する前記ポリシリコン配線によって挟まれる領域である第２領域と、前記第１領域および前記第２領域によって規定される領域の平面視での外縁から前記距離の前記最小値の範囲にある領域である第３領域と、によって規定される排他面積を算出する工程と、
をさらに含み、
前記ポリシリコン配線の平面視での形状および面積を変更させる前記工程は、前記ポリシリコン配線の前記昇温が前記第１許容値以下となる条件で、前記排他面積が最小となるように、前記ポリシリコン配線の平面視での形状および面積を変更させる工程を含み、
前記前記ポリシリコン配線と前記素子との間の前記距離を拡大させる前記工程は、平面視で前記排他面積の外側に前記素子を形成する工程を含む半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記ポリシリコン配線の平面視での形状および面積を変更させる前記工程は、
前記ポリシリコン配線が前記重複領域において等間隔で互いに離間して並列に配列されて、互いに離間されている前記ポリシリコン配線が前記重複領域において等しい幅および長さを有するように、平面視での前記ポリシリコン配線の形状を蛇行状に形成する工程と、
前記重複領域において前記ポリシリコン配線が平面視で占める面積と、前記重複領域における前記ポリシリコン配線の幅と、前記重複領域における前記ポリシリコン配線の間隔と、を一定にしたまま、前記重複領域において互いに離間されている前記ポリシリコン配線の数を変更させる工程と、
前記ポリシリコン配線の前記数を変更させて前記排他面積の最小値を算出する工程と、
をさらに含む半導体装置の製造方法。
【請求項１０】
基板に形成された素子分離膜と、
前記素子分離膜上に形成された絶縁膜と、
前記素子分離膜上に形成され、かつ、平面視で蛇行状に形成されたポリシリコン配線と、
前記ポリシリコン配線に接続したコンタクトと、
を備え、
前記ポリシリコン配線は、
ポリシリコンにより形成され、かつ、互いに離間した複数のポリシリコン部と、
少なくとも表面がシリサイドにより形成されたシリサイド部と、
少なくとも表面がシリサイドにより形成され、かつ、前記コンタクトが接続されたシリサイドコンタクト部と、
を含み、
前記複数のポリシリコン部は、平面視で前記絶縁膜と重なる領域である重複領域において、前記素子分離膜と前記絶縁膜との間に位置しており、前記シリサイド部と前記シリサイドコンタクト部とは、平面視で前記重複領域の外側に形成されており、
前記複数のポリシリコン部は、並列に配列されているとともに、前記シリサイド部を介して互いに電気的に直列に接続されており、前記ポリシリコン部と前記シリサイドコンタクト部とは、電気的に接続されており、
前記シリサイドコンタクト部において前記絶縁膜から平面視で最も離れた縁部は、前記シリサイド部において前記絶縁膜から平面視で最も離れた縁部よりも、平面視で前記絶縁膜に近い半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記シリサイドコンタクト部において前記絶縁膜から平面視で最も離れた縁部は、平面視で線分状に形成されているとともに、前記シリサイド部において前記絶縁膜から平面視で最も離れた縁部は、平面視で線分状に形成されており、前記シリサイドコンタクト部において前記絶縁膜から平面視で最も離れた縁部と、前記シリサイド部において前記絶縁膜から平面視で最も離れた縁部とは、互いに平行に形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えばポリシリコン抵抗に適用可能な技術である。
【背景技術】
【０００２】
半導体装置を有する回路には、抵抗が用いられることが多い。この抵抗として、ポリシリコン抵抗が用いられることが多い。現在、ポリシリコン抵抗について種々の技術が提案されている。特許文献１には、多結晶シリコン膜と、多結晶ゲルマニウム膜と、により形成された抵抗を含む半導体メモリが記載されている。多結晶シリコン膜と多結晶ゲルマニウム膜とは、異なる活性化エネルギーを有する。特許文献１には、このような抵抗を含む半導体メモリでは、スタンバイ電流が抑えられつつ、低温でのデータ保持特性が向上することが記載されている。
【０００３】
特許文献２には、ポリシリコン抵抗の抵抗値の補正をする方法が記載されている。特許文献２では、ポリシリコン抵抗の抵抗値が設計値と異なっている場合、ポリシリコン抵抗の幅を狭めてポリシリコン抵抗の抵抗値が補正されている。他の例として、特許文献２では、シリサイドブロック膜の形成範囲を狭めることでポリシリコン抵抗の抵抗値が補正されている。特許文献３には、曲折部を備えるポリシリコン抵抗が記載されている。特許文献３では、保護層がポリシリコン抵抗上に形成されている。そして保護層は、平面視でポリシリコン抵抗の曲折部を露出するように、ポリシリコン抵抗上に形成されている。
【０００４】
非特許文献１には、電気的ストレスがポリシリコン抵抗の内部構造に与える影響について記載されている。非特許文献１では、ＯＢＩＣ（Ｏｐｔｉｃａｌ  Ｂｅａｍ  Ｉｎｄｕｃｅｄ  Ｃｕｒｒｅｎｔ）を用いて、電気的ストレスがポリシリコンの内部構造に与える影響について調べられている。非特許文献２には、高濃度にドープされた多結晶シリコンが記載されている。非特許文献２では、高濃度にドープされた多結晶シリコンにおいてドーパントのエレクトロマイグレーションが発生していることが提唱されている。
【０００５】
特許文献４には、シリコン基板の表面のシリコンをシリサイド化する方法が記載されている。特許文献４に記載のシリサイド化では、シリコン基板の表面の加熱温度および加熱時間が所定の条件を満たすように、シリコン基板が加熱される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平３−８８３６５号公報
【特許文献２】特開２０１２−３３６４１号公報
【特許文献３】特開２０１１−１２４５０２号公報
【特許文献４】特開平９−１１５８５８号公報
【０００７】
【非特許文献１】Edward I. Cole Jr., John S. Suehle, Kenneth A. Peterson, Prasad Chaparala, Ann N. Campbell, Eric S. Snyder, and Donald G. Pierce, "OBIC Analysis of Stressed, Thermally-Isolated Polysilicon Resistors", in proc. of IRPS1995, p.234.
【非特許文献２】J. R. Lloyd, M. R. Polcari, and G. A. MacKenzie, "Observation of electromigration in heavily doped polycrystalline silicon thin films", Appl. Phys. Let., vol.36, p.428 (1980).
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ポリシリコン抵抗に電流が流れると、ジュール熱がポリシリコン抵抗で発生する。このジュール熱により、ポリシリコン抵抗の温度が上昇する。ポリシリコン抵抗の温度が上昇するとエレクトロマイグレーションが加速され抵抗が想定以上に劣化することがある。このため、ポリシリコン抵抗では、ジュール熱による温度上昇を抑制する必要がある。この問題に対して、ポリシリコン抵抗に流れる電流を制限する方法がある。一方で、この方法では、ポリシリコン抵抗に流れる電流を、必要な量流せなくなることがある。この場合、ポリシリコン抵抗に流れる電流が必要以上に制限されてしまうことになる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、第１半導体装置が設計される。第１半導体装置の設計では、ポリシリコン配線に生じるジュール熱によってポリシリコン配線に生じる昇温が所定の許容値よりも大きい場合は、ポリシリコン配線の平面視での形状および面積を変更させる。この場合、ポリシリコン配線の平面視での形状および面積は、ポリシリコン配線に生じる昇温が所定の許容値以下になるように、変更される。
【発明の効果】
【００１１】
前記一実施の形態によれば、ポリシリコン配線に流れる電流が必要以上に制限されることが防止される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態における半導体装置の平面透視図である。
【図２】（ａ）は、図１のＡ−Ａ´における断面図および図１のＴ−Ｔ´における断面図であり、（ｂ）は図１のＢ−Ｂ´における断面図および図１のＴ−Ｔ´における断面図である。
【図３】第１の実施形態における半導体装置の設計のフローチャートである。
【図４】（ａ）は、ポリシリコン配線の平面視での形状の設計の第１例を示し、（ｂ）は、ポリシリコン配線の平面視での形状の設計の第２例を示す。
【図５】面積Ｓと熱抵抗ｒとの関係を示すグラフである。
【図６】ポリシリコン配線およびポリシリコン配線の周辺に生じる昇温に関する温度プロファイルを示すグラフである。
【図７】分割数ｐと許容電流Ｉｍａｘ，ＰＯＬＹと排他面積Ｓｅｘｃｌｕｓｉｖｅとの関係を示すグラフである。
【図８】分割数ｐと許容電流Ｉｍａｘ，ＰＯＬＹと排他面積Ｓｅｘｃｌｕｓｉｖｅとの関係を示すグラフである。
【図９】第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１１】第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１２】第１の実施形態における半導体装置の製造方法を示す断面図である。
【図１３】第２の実施形態における半導体装置の平面透視図である。
【図１４】（ａ）は、図１３のＡ−Ａ´における断面図および図１３のＴ−Ｔ´における断面図であり、（ｂ）は図１３のＢ−Ｂ´における断面図および図１３のＴ−Ｔ´における断面図である。
【図１５】第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１６】第２の実施形態における半導体装置の製造方法を示す断面図である。
【図１７】第２の実施形態における半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１は、第１の実施形態における半導体装置ＳＤ１の平面透視図である。図２（ａ）は、図１のＡ−Ａ´における断面図および図１のＴ−Ｔ´における断面図である。図２（ｂ）は、図１のＢ−Ｂ´における断面図および図１のＴ−Ｔ´における断面図である。本実施形態において、半導体装置ＳＤ１は、図１、２（ａ）および２（ｂ）に示されるように、素子分離膜ＳＴＩと、絶縁膜ＳＢと、ポリシリコン配線ＰＳＬと、コンタクトＣＴ１、ＣＴ２、ＣＴ３およびＣＴ４を備えている。素子分離膜ＳＴＩは、基板ＳＵＢに形成されている。絶縁膜ＳＢは、素子分離膜ＳＴＩ上に形成されている。ポリシリコン配線ＰＳＬは、素子分離膜ＳＴＩ上に形成されている。ポリシリコン配線ＰＳＬは、平面視で蛇行状に形成されている。コンタクトＣＴ１、ＣＴ２、ＣＴ３およびＣＴ４は、ポリシリコン配線ＰＳＬに接続している。そしてポリシリコン配線ＰＳＬは、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３と、シリサイド部ＳＣＰ１およびＳＣＰ２と、シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２と、を含んでいる。ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、ポリシリコンにより形成されている。ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、互いに離間している。シリサイド部ＳＣＰ１およびＳＣＰ２では、少なくとも表面がシリサイド（例えば、シリサイド膜ＲＳＣ４）により形成されている。シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２では、少なくとも表面がシリサイド（例えば、シリサイド膜ＲＳＣ１）により形成されている。シリサイドコンタクト部ＳＣＣ１には、コンタクトＣＴ１およびＣＴ２が接続されている。シリサイドコンタクト部ＳＣＣ２には、コンタクトＣＴ３およびＣＴ４が接続されている。ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、重複領域ＯＲにおいて、素子分離膜ＳＴＩと絶縁膜ＳＢとの間に位置している。重複領域ＯＲとは、平面視で絶縁膜ＳＢと重なる領域である。シリサイド部ＳＣＰ１およびＳＣＰ２とシリサイドコンタクト部ＳＣＣ１およびＳＣＣ２とは、平面視で重複領域ＯＲの外側に形成されている。複数のポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、並列に配列されている。同時に複数のポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、シリサイド部ＳＣＰ１およびＳＣＰ２を介して電気的に直列に接続されている。ポリシリコン部ＰＳ１とシリサイドコンタクト部ＳＣＣ１とは電気的に接続されている。ポリシリコン部ＰＳ３とシリサイドコンタクト部ＳＣＣ２とは電気的に接続されている。そして縁部ＥＧ１は、縁部ＥＧ２よりも、平面視で絶縁膜ＳＢに近い。同様に、縁部ＥＧ３は、縁部ＥＧ４よりも、平面視で絶縁膜ＳＢに近い。縁部ＥＧ１は、シリサイドコンタクト部ＳＣＣ１において絶縁膜ＳＢから平面視で最も離れた縁部である。縁部ＥＧ２は、シリサイド部ＳＣＰ１において絶縁膜ＳＢから平面視で最も離れた縁部である。縁部ＥＧ３は、シリサイドコンタクト部ＳＣＣ２において絶縁膜ＳＢから平面視で最も離れた縁部である。縁部ＥＧ４は、シリサイド部ＳＣＰ２において絶縁膜ＳＢから平面視で最も離れた縁部である。
【００１５】
本実施形態における半導体装置ＳＤ１について、図１、２（ａ）および２（ｂ）を用いて詳細に説明する。半導体装置ＳＤ１は、トランジスタＴＲと、ポリシリコン配線ＰＳＬと、を備えている。トランジスタＴＲは、図１に示されるように、ウェルＷＬＴに形成されている。ウェルＷＬＴは、素子分離膜ＳＴＩによって規定されている。一方、ポリシリコン配線ＰＳＬは、素子分離膜ＳＴＩ上に形成されている。素子分離膜ＳＴＩは、絶縁膜（例えば、酸化膜）によって形成されている。本実施形態において素子分離膜ＳＴＩは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により形成されている。他の例において、素子分離膜ＳＴＩは、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）により形成されていてもよい。
【００１６】
トランジスタＴＲは、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、ソース・ドレイン領域ＳＤＲと、を備えている。本実施形態において、トランジスタＴＲは、ｎ型チャネルトランジスタである。この場合、ウェルＷＬＴの導電型は、ｐ型である。他の例において、トランジスタＴＲは、ｐ型チャネルトランジスタであってもよい。この場合、ウェルＷＬＴの導電型はｎ型である。
【００１７】
ゲート絶縁膜ＧＩは、基板ＳＵＢ上に形成されている。本実施形態において、基板ＳＵＢは、半導体基板（例えば、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板または化合物半導体基板）である。ゲート絶縁膜ＧＩは、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。
【００１８】
ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して、基板ＳＵＢ上に形成されている。本実施形態において、ゲート電極ＧＥは、ポリシリコンにより形成されている。他の例において、ゲート電極ＧＥは、金属または金属化合物（例えば、金属窒化物または金属炭化物）により形成されていてもよい。本実施形態において、ゲート電極ＧＥの表面には、シリサイド膜ＧＳが形成されている。シリサイド膜ＧＳは、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。本実施形態において、ゲート電極ＧＥは、平面視において、図１に示されるように、Ｌ字状に形成されている。
【００１９】
ソース・ドレイン領域ＳＤＲは、ウェルＷＬＴにおいて、ゲート電極ＧＥの両側方に形成されている。ソース・ドレイン領域ＳＤＲには、不純物がドープされている。本実施形態において、ソース・ドレイン領域ＳＤＲには、リン（Ｐ）またはヒ素（Ａｓ）がドープされている。他の例において、トランジスタＴＲがｐ型チャネルトランジスタである場合、ソース・ドレイン領域ＳＤＲには、ホウ素（Ｂ）がドープされている。ソース・ドレイン領域ＳＤＲの表面には、シリサイド膜ＳＣが形成されている。シリサイド膜ＳＣは、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。本実施形態では、平面視でソース・ドレイン領域ＳＤＲと、ゲート電極ＧＥとの間に、エクステンション領域ＥＸが形成されている。ソース・ドレイン領域ＳＤＲと、エクステンション領域ＥＸとは、同じ導電型を有する。エクステンション領域ＥＸにおける不純物濃度は、ソース・ドレイン領域ＳＤＲにおける不純物濃度よりも低い。
【００２０】
本実施形態において、トランジスタＴＲは、サイドウォールＳＷをさらに備えている。サイドウォールＳＷは、図１に示されるように、平面視で、ゲート電極ＧＥを囲うように形成されている。サイドウォールＳＷは、絶縁膜（例えば、酸化膜または窒化膜）により形成されている。
【００２１】
トランジスタＴＲは、層間絶縁膜ＩＤ１に覆われている。層間絶縁膜ＩＤ１上には、層間絶縁膜ＩＤ２が形成されている。層間絶縁膜ＩＤ１およびＩＤ２は、絶縁膜（例えば、シリコン酸化膜または低誘電率膜）により形成されている。層間絶縁膜ＩＤ１には、平面視でウェルＷＬＴと重なる領域においてコンタクトプラグＳＤＣＰが形成されている。一方、本実施形態では、層間絶縁膜ＩＤ１には、図１に示されるように、平面視でウェルＷＬＴと重なる領域の外側において、コンタクトプラグＧＣＰが形成されている。コンタクトプラグＳＤＣＰは、層間絶縁膜ＩＤ１を貫通してソース・ドレイン領域ＳＤＲに達している。一方コンタクトプラグＧＣＰは、層間絶縁膜ＩＤ１を貫通してゲート電極ＧＥに達している。コンタクトプラグＳＤＣＰおよびＧＣＰは、導電部材（例えば、金属またはポリシリコン）により形成されている。コンタクトプラグＳＤＣＰおよびＧＣＰの金属には、タングステン（Ｗ）または銅（Ｃｕ）が用いられてもよい。コンタクトプラグＳＤＣＰは、配線ＳＤＷＬに接続している。配線ＳＤＷＬは、層間絶縁膜ＩＤ２内に形成されている。配線ＳＤＷＬは、金属により形成されている。本実施形態において、配線ＳＤＷＬでは、金属が配線溝に埋め込まれている。配線ＳＤＷＬでは、配線溝の底面から側面にかけてバリアメタル膜ＢＭが形成されている。バリアメタル膜ＢＭの金属には、チタン、窒化チタン、タンタル、窒化タンタルまたは窒化タングステンが用いられてもよい。配線ＳＤＷＬでは、バリアメタル膜ＢＭの内側に導電膜ＣＭが形成されている。導電膜ＣＭには、金属（例えば、銅）が用いられる。本実施形態では、コンタクトプラグＧＣＰは、図１に示されるように、配線ＧＷＬに接続されている。本実施形態において、配線ＧＷＬは、配線ＳＤＷＬが形成されている層間絶縁膜と同一の層間絶縁膜（層間絶縁膜ＩＤ２）に形成されている。他の例において、配線ＧＷＬは、配線ＳＤＷＬが形成されている層間絶縁膜とは異なる層間絶縁膜に形成されていてもよい。本実施形態において、配線ＧＷＬは、配線ＳＤＷＬと同様の構成（バリアメタル膜ＢＭおよび導電膜ＣＭ）を有している。
【００２２】
次に、本実施形態におけるポリシリコン配線ＰＳＬについて説明する。ポリシリコン配線ＰＳＬは、ポリシリコン抵抗として機能する。本実施形態において、ポリシリコン配線ＰＳＬは、絶縁膜ＲＩＦを介して、素子分離膜ＳＴＩ上に形成されている。この場合、絶縁膜ＲＩＦは、ゲート絶縁膜ＧＩと同一の材料により形成されていてもよい。さらに絶縁膜ＲＩＦは、ゲート絶縁膜ＧＩと略同一の膜厚を有していてもよい。ポリシリコン配線ＰＳＬの高さは、ゲート電極ＧＥの高さと略等しくてもよい。ポリシリコン配線ＰＳＬは、図１に示されるように、蛇行状に形成されている。本実施形態において、ポリシリコン配線ＰＳＬは、複数のポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３と、シリサイド部ＳＣＰ１およびＳＣＰ２と、シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２と、を含んでいる。本実施形態におけるポリシリコン配線ＰＳＬは、２個所折り曲げ部が形成されるように蛇行状に形成されている。他の例においては、ポリシリコン配線ＰＳＬは、１個所または３個所以上で折り曲げ部が形成されるように蛇行状に形成されていてもよい。さらに他の例においては、ポリシリコン配線ＰＳＬは、平面視で線分状に形成されていてもよい。
【００２３】
ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、重複領域ＯＲにおいて形成されている。重複領域ＯＲとは、平面視で絶縁膜ＳＢと重なる領域である。ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、ポリシリコンにより形成されている。またポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、互いに離間している。本実施形態において、絶縁膜ＳＢは、サイドウォールＳＷと同じ材料により形成されていてもよい。本実施形態において、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、絶縁膜ＳＢに埋め込まれている。これにより、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３の上面および側面は、絶縁膜ＳＢと接することになる。ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、素子分離膜ＳＴＩと絶縁膜ＳＢとの間に位置している。複数のポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は並列に配列されている。本実施形態において、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、等間隔で並列に配列されている。他の例において、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、異なる間隔で並列に配列されていてもよい。本実施形態では、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、互いに平行に配列されている。本実施形態では、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、ゲート電極ＧＥの延伸方向に、並列に配列されている。他の例において、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、ゲート電極ＧＥの延伸方向と直交する方向に、並列に配列されていてもよい。ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３には、不純物がドープされていてもよい。
【００２４】
シリサイド部ＳＣＰ１およびＳＣＰ２は、平面視で重複領域ＯＲの外側に形成されている。シリサイド部ＳＣＰ１は、ポリシリコンＰＳ１およびＰＳ２に接続している。シリサイド部ＳＣＰ２は、ポリシリコンＰＳ２およびＰＳ３に接続している。本実施形態において、シリサイド部ＳＣＰ１およびＳＣＰの表面には、シリサイド膜ＲＳＣ２（不図示）およびＲＳＣ４がそれぞれ形成されている。シリサイド膜ＲＳＣ２およびＲＳＣ４は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。本実施形態において、シリサイド部ＳＣＰ１およびＳＣＰ２において、シリサイド化されていない部分は、ポリシリコンにより形成されている。ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、シリサイド部ＳＣＰ１およびＳＣＰ２を介して電気的に直列に接続されている。
【００２５】
シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２は、平面視で重複領域ＯＲの外側に形成されている。シリサイドコンタクト部ＳＣＣ１は、ポリシリコン部ＰＳ１に接続している。シリサイドコンタクト部ＳＣＣ２は、ポリシリコン部ＰＳ３に接続している。本実施形態においては、シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２は、ポリシリコン配線ＰＳＬの末端に形成されている。コンタクトＣＴ１およびＣＴ２は、シリサイドコンタクト部ＳＣＣ１に接続している。コンタクトＣＴ３およびＣＴ４は、シリサイドコンタクト部ＳＣＣ２に接続している。本実施形態において、シリサイドコンタクト部ＳＣＣ１およびＳＣＣの表面には、シリサイド膜ＲＳＣ１およびＲＳＣ３（不図示）がそれぞれ形成されている。シリサイド膜ＲＳＣ１およびＲＳＣ３は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。本実施形態において、シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２において、シリサイド化されていない部分は、ポリシリコンにより形成されている。
【００２６】
本実施形態において、縁部ＥＧ１は、縁部ＥＧ２よりも、平面視で絶縁膜ＳＢに近い。縁部ＥＧ１は、シリサイドコンタクト部ＳＣＣ１において絶縁膜ＳＢから平面視で最も離れた縁部である。縁部ＥＧ２は、シリサイド部ＳＣＰ１において絶縁膜ＳＢから平面視で最も離れた縁部である。同様に、縁部ＥＧ３は、縁部ＥＧ４よりも、平面視で絶縁膜ＳＢに近い。縁部ＥＧ３は、シリサイドコンタクト部ＳＣＣ２において絶縁膜ＳＢから平面視で最も離れた縁部である。縁部ＥＧ４は、シリサイド部ＳＣＰ２において絶縁膜ＳＢから平面視で最も離れた縁部である。本実施形態において、縁部ＥＧ１は線分状に形成されているとともに、縁部ＥＧ２は線分状に形成されている。そして縁部ＥＧ１と縁部ＥＧ２とは、互いに平行に形成されている。同様に、縁部ＥＧ３は線分状に形成されているとともに、縁部ＥＧ４は線分状に形成されている。そして縁部ＥＧ３と縁部ＥＧ４とは、互いに平行に形成されている。本実施形態では、縁部ＥＧ１、ＥＧ２、ＥＧ３およびＥＧ４は、互いに平行に形成されている。
【００２７】
コンタクトＣＴ１およびＣＴ２は、層間絶縁膜ＩＤ１を貫通してシリコンコンタクト部ＳＣＣ１に達している。同様に、コンタクトＣＴ３およびＣＴ４は、層間絶縁膜ＩＤ１を貫通してシリコンコンタクト部ＳＣＣ２に達している。コンタクトＣＴ１およびＣＴ２は、配線ＲＷＬ１に接続している。同様に、コンタクトＣＴ３およびＣＴ４は、配線ＲＷＬ２に接続している。本実施形態において、配線ＲＷＬ１およびＲＷＬ２は、配線ＳＤＷＬと同様、層間絶縁膜ＩＤ２に形成されていてもよい。同時に、配線ＲＷＬ１およびＲＷＬ２は、配線ＳＤＷＬと同様の構成（バリアメタル膜ＢＭおよび導電膜ＣＭ）を有していてもよい。配線ＲＷＬ１は、配線ＳＤＷＬまたはＧＷＬに接続されていてもよい。同様に、配線ＲＷＬ２は、配線ＳＤＷＬまたはＧＷＬに接続されていてもよい。
【００２８】
次に、本実施形態における半導体装置ＳＤ１の製造方法について説明する。本実施形態における半導体装置ＳＤ１の製造方法は、半導体装置ＳＤ１を設計する工程を含んでいる。半導体装置ＳＤ１の設計について、図３を用いて説明する。図３は、本実施形態における半導体装置ＳＤ１の設計のフローチャートである。
【００２９】
本実施形態の設計では、ポリシリコン配線ＰＳＬに生じるジュール熱によってポリシリコン配線ＰＳＬに生じる昇温が所定の許容値よりも大きい場合は（工程Ｓ１０４ａのＮｏ）、ポリシリコン配線ＰＳＬの昇温が所定の許容値以下となるように、ポリシリコン配線ＰＳＬの平面視での形状および配置を変更させる（工程Ｓ１０４ｂ）。この設計では、ポリシリコン配線ＰＳＬに流れる電流を制限しなくてもよい。このため、ポリシリコン配線ＰＳＬに流れる電流が必要以上に制限されることが防止される。
【００３０】
本実施形態の設計では、ポリシリコン配線ＰＳＬに生じるジュール熱によって周辺素子（例えば、トランジスタＴＲ）に生じる昇温が所定の許容値よりも大きい場合は（工程Ｓ１０６ａのＮｏ）、周辺素子の昇温が所定の許容値以下となるように、ポリシリコン配線ＰＳＬと周辺素子との間の距離が拡大される（工程Ｓ１０６ｂ）。この設計では、ポリシリコン配線ＰＳＬに流れる電流を制限しなくてもよい。このため、ポリシリコン配線ＰＳＬに流れる電流が必要以上に制限されることが防止される。
【００３１】
本実施形態では、工程Ｓ１０４ａが、図３に示されるように、工程Ｓ１０６ａよりも先に実行されている。他の例においては、工程１０６ａが工程Ｓ１０４ａよりも先に実行されてもよい。
【００３２】
本実施形態における設計について詳細に説明する。本実施形態では、まず、ポリシリコン配線ＰＳＬに流れる電流ＩＰＯＬＹおよびポリシリコン配線の電気抵抗ＲＰＯＬＹが算出される（工程Ｓ１０２）。電流ＩＰＯＬＹおよび電気抵抗ＲＰＯＬＹは、ポリシリコン配線ＰＳＬの使用条件に基づいて算出される。
【００３３】
次に、工程Ｓ１０４ａおよびＳ１０４ｂが実行される。本実施形態の設計における工程Ｓ１０４ａおよびＳ１０４ｂについて図４を用いて詳細に説明する。図４（ａ）は、ポリシリコン配線ＰＳＬの平面視での形状の設計の第１例を示す。図４（ｂ）は、ポリシリコン配線ＰＳＬの平面視での形状の設計の第２例を示す。図４（ａ）では、ポリシリコン配線ＰＳＬは線分状に形成されている。図４（ａ）では、平面視で絶縁膜ＳＢと重なる領域において、ポリシリコン部ＰＳの表面はシリサイド化されていない。これに対して、平面視で絶縁膜ＳＢと重なっていない領域においてシリサイドコンタクト部ＳＣＣ１およびＳＣＣ２の表面は、シリサイド化されている。図４（ｂ）に示されるポリシリコン配線ＰＳＬは、図１、２（ａ）および（ｂ）に示されるポリシリコン配線ＰＳＬと同様の構成を有している。
【００３４】
ポリシリコン配線ＰＳＬで生じるジュール熱によってポリシリコン配線ＰＳＬに生じる昇温ΔＴＰＯＬＹは、式（１）に示されるようになる。
【数１】
2014236063.tif 000003
ただし、ｒは、ポリシリコン配線ＰＳＬの熱抵抗である。本実施形態では、式（１）によって、ポリシリコン配線ＰＳＬの熱抵抗ｒと、ポリシリコン配線ＰＳＬの昇温ΔＴＰＯＬＹと、の関係が取得されている。
【００３５】
本実施形態では、ポリシリコン配線ＰＳＬによって規定される放熱面積Ｓとポリシリコン配線ＰＳＬの熱抵抗ｒとの関係が取得されている。放熱面積Ｓは、重複領域ＯＲにおいて平面視でポリシリコン配線ＰＳＬによって挟まれる領域がない場合は、重複領域ＯＲにおいてポリシリコン配線ＰＳＬが平面視で占める面積である。一方、重複領域ＯＲにおいて平面視でポリシリコン配線ＰＳＬによって挟まれる領域がある場合は、放熱面積Ｓは、重複領域ＯＲにおいてポリシリコン配線ＰＳＬが平面視で占める面積と、重複領域ＯＲにおいて平面視で隣接するポリシリコン配線ＰＳＬに挟まれる領域と、の合計である。
【００３６】
放熱面積Ｓについて、図４（ａ）および（ｂ）を用いて具体的な例を説明する。図４（ａ）に示される第１例では、重複領域ＯＲにおいて平面視でポリシリコン配線ＰＳＬによって挟まれる領域がない。このため、図４（ａ）に示される第１例では、放熱面積Ｓは、重複領域ＯＲにおいて平面視でポリシリコン配線ＰＳＬが占める面積である。より具体的には、図４（ａ）では、放熱面積Ｓは、Ｓ＝ＷＬと示される。ただし、Ｗはポリシリコン配線ＰＳＬの幅であり、Ｌはポリシリコン配線ＰＳＬの長さである。一方、図４（ｂ）に示される第２例では、重複領域ＯＲにおいて平面視でポリシリコン配線ＰＳＬによって挟まれる領域がある。このため、図４（ｂ）に示される第２例では、放熱面積Ｓは、重複領域ＯＲにおいて平面視でポリシリコン配線ＰＳＬが占める面積（Ｗ×Ｌ／３×３）と、重複領域ＯＲにおいて平面視で隣接するポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３で挟まれる面積（Ｇ１×Ｌ／３＋Ｇ２×Ｌ／３）と、の合計である。より具体的には、図４（ｂ）では、放熱面積Ｓは、Ｓ＝ＷＬ＋（Ｇ１＋Ｇ２）Ｌ／３と示される。
【００３７】
放熱面積Ｓと熱抵抗ｒとの具体的関係は、図５に示されるようになる。図５は、放熱面積Ｓと熱抵抗ｒとの関係を示すグラフである。図５では、放熱面積Ｓと熱抵抗ｒとの測定結果がプロットされている。そして図５では、放熱面積Ｓと熱抵抗ｒとの関係のプロットについてフィッティングがなされている。このフィッティングの結果から、ｒはＳ−ｎ（０＜ｎ＜１）に比例する傾向が得られる。この傾向は、放熱面積Ｓが大きいほど基板ＳＵＢへの放熱が大きくなることに起因するといえる。放熱面積Ｓと熱抵抗ｒとの関係は、式（２）に示されるようになる。
【数２】
2014236063.tif 000004
ただし、Ｃは正の定数である。本実施形態では、式（１）によって、ポリシリコン配線ＰＳＬの放熱面積Ｓと、ポリシリコン配線ＰＳＬの熱抵抗ｒと、の関係が取得されている。
【００３８】
式（２）を式（１）に代入する。これにより、ポリシリコン配線ＰＳＬの昇温ΔＴＰＯＬＹについて、式（３）が得られる。
【数３】
2014236063.tif 000005
【００３９】
本実施形態におけるポリシリコン配線ＰＳＬにおいて許容される昇温ΔＴｍａｘ，ＰＯＬＹについて説明する。ポリシリコン配線ＰＳＬにおける抵抗劣化に至るまでの寿命Ｌｉｆｅは、アレニウス式に定数Ａを乗じた式（４）で示される。
【数４】
2014236063.tif 000006
ただし、φは活性化エネルギー、ｋＢはボルツマン定数、Ｔは使用温度である。本実施形態では、許容昇温ΔＴｍａｘ，ＰＯＬＹは、式（４）を用いて算出される。具体的には、ポリシリコン配線ＰＳＬに要求される条件（例えば、使用温度、耐用年数、要求信頼）に応じて、式（４）において適当な昇温ΔＴＰＯＬＹが算出される。この場合、算出された昇温ΔＴＰＯＬＹが許容昇温ΔＴｍａｘ，ＰＯＬＹとなる。
【００４０】
本実施形態では、ポリシリコン配線ＰＳＬの昇温について所定の許容値ΔＴｍａｘ，ＰＯＬＹが予め定められている。そして式（３）を用いて、ポリシリコン配線ＰＳＬの昇温ΔＴＰＯＬＹが所定の許容値ΔＴｍａｘ，ＰＯＬＹ以下となっているか評価される（工程Ｓ１０４ａ）。ΔＴＰＯＬＹ≦ΔＴｍａｘ，ＰＯＬＹが満たされている場合は（工程Ｓ１０４ａのＹｅｓ）、工程Ｓ１０６ａが実行される。これに対して、ΔＴＰＯＬＹ≦ΔＴｍａｘ，ＰＯＬＹが満たされていない場合は（工程Ｓ１０４ａのＮｏ）、工程Ｓ１０４ｂが実行される。
【００４１】
工程Ｓ１０４ｂでは、重複領域ＯＲにおいてポリシリコン配線ＰＳＬの電気抵抗ＲＰＯＬＹを一定にしたまま、重複領域ＯＲにおいてポリシリコン配線ＰＳＬによって規定される放熱面積Ｓを増加させる。これにより、ポリシリコン配線ＰＳＬに流れる電流ＩＰＯＬＹを減少させなくても、ポリシリコン配線ＰＳＬの昇温ΔＴＰＯＬＹを減少させることができる（式（３）参照）。
【００４２】
放熱面積Ｓを増加させる方法の具体例を説明する。図４（ａ）に示されるポリシリコン配線ＰＳＬの放熱面積Ｓを増加させる方法の具体例を検討する。一の例において、放熱面積Ｓは、重複領域ＯＲにおいて重複領域ＯＲにおいてポリシリコン配線ＰＳＬが平面視で占める面積を変更して増加させてもよい。この場合において、図４（ａ）に示されるポリシリコン配線ＰＳＬの電気抵抗ＲＰＯＬＹは、式（５）に示されるようになる。
【数５】
2014236063.tif 000007
ただし、Ｒｓ，ＰＯＬＹは、ポリシリコン配線ＰＳＬのシート抵抗である。ポリシリコン配線ＰＳＬの電気抵抗ＲＰＯＬＹは、式（５）に示されるように、ポリシリコン配線ＰＳＬの幅Ｗおよびポリシリコン配線ＰＳＬの長さＬによって変化する。本実施形態では、放熱面積Ｓを増加させる際、電気抵抗ＲＰＯＬＹは一定に保たれる。このため、本実施形態では、Ｌ／Ｗが一定となるように、放熱面積Ｓを増加させる。さらにポリシリコン配線ＰＳＬのシート抵抗Ｒｓ，ＰＯＬＹを一定に保つために、本実施形態では、放熱面積Ｓを増加させる際、ポリシリコン配線ＰＳＬの高さは変化させない。
【００４３】
他の例において、放熱面積Ｓは、ポリシリコン配線ＰＳＬの平面視での形状を、図４（ａ）に示される線状から、図４（ｂ）に示される蛇行状に変化させてもよい。図４（ａ）において重複領域ＯＲにおけるポリシリコン配線ＰＳＬの電気抵抗ＲＰＯＬＹと、図４（ｂ）において重複領域ＯＲにおけるポリシリコン配線ＰＳＬの電気抵抗ＲＰＯＬＹとは、等しい。一方で図４（ｂ）における放熱面積Ｓ（Ｓ＝ＷＬ＋（Ｇ１＋Ｇ２）Ｌ／３）は、図４（ａ）における放熱面積Ｓ（Ｓ＝ＷＬ）よりも大きい。このため、この例においても、電気抵抗ＲＰＯＬＹが一定に保たれたまま、ポリシリコン配線ＰＳＬの放熱面積Ｓを増加させることができる。
【００４４】
本実施形態において、工程Ｓ１０４ｂでは、式（１）を用いて、昇温ΔＴＰＯＬＹが許容値ΔＴｍａｘ，ＰＯＬＹ以下となる熱抵抗ｒが算出される。次いで、工程Ｓ１０４ｂでは、式（２）を用いて、算出された熱抵抗ｒから、昇温ΔＴＰＯＬＹが許容値ΔＴｍａｘ，ＰＯＬＹ以下となる放熱面積Ｓが算出される。そして工程Ｓ１０４ｂでは、ポリシリコン配線ＰＳＬの放熱面積が算出された放熱面積Ｓを満たすように放熱面積を増加させる。
【００４５】
放熱面積Ｓを増加させる際は、図４（ｂ）ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３が並列に配列されるように、平面視でのポリシリコン配線ＰＳＬの形状は蛇行状に形成されてもよい。この場合、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、シリサイド部ＳＣＰ１およびＳＣＰ２を介して電気的に直列に接続される。ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、等しい幅および長さを有していてもよい。ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、等間隔で並列に配列されていてもよい。この場合、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、互いに平行に配列される。
【００４６】
次に、工程Ｓ１０６ａおよびＳ１０６ｂについて説明する。ポリシリコン配線ＰＳＬに生じるジュール熱によってポリシリコン配線ＰＳＬおよびポリシリコン配線ＰＳＬの周辺に生じる昇温に関する温度プロファイルは、式（６）または（７）に示されるようになる。
【数６】
2014236063.tif 000008
ただし、ΔＴｎｅｉｇｈｂｏｒは、ポリシリコン配線ＰＳＬで最も高い温度をとる地点（ｄ＝０）から距離ｄ離れた地点における温度である。Ｂ、Ｄおよびｍは正の定数である。式（７）は、熱伝導方程式の解として与えられる。ポリシリコン配線ＰＳＬに関する温度プロファイルの具体例は、図６に示されるようになる。図６は、ポリシリコン配線ＰＳＬおよびポリシリコン配線ＰＳＬの周辺に生じる昇温に関する温度プロファイルを示すグラフである。図６には、ポリシリコン配線ＰＳＬの長さ方向の断面における温度プロファイルが示されている。
【００４７】
本実施形態では、周辺素子（例えば、トランジスタＴＲ）の昇温について所定の許容値ΔＴｍａｘ，ｎｅｉｇｈｂｏｒが予め定められている。そして式（６）または（７）を用いて、周辺素子の昇温ΔＴｎｅｉｇｈｂｏｒが所定の許容値ΔＴｍａｘ，ｎｅｉｇｈｂｏｒ以下となっているか評価される（工程Ｓ１０６ａ）。ΔＴｎｅｉｇｈｂｏｒ≦ΔＴｍａｘ，ｎｅｉｇｈｂｏｒが満たされている場合は（工程Ｓ１０６ａのＹｅｓ）、本実施形態の設計工程が終了する。これに対して、ΔＴｎｅｉｇｈｂｏｒ≦ΔＴｍａｘ，ｎｅｉｇｈｂｏｒが満たされていない場合は（工程Ｓ１０６ａのＮｏ）、工程Ｓ１０６ｂが実行される。
【００４８】
工程Ｓ１０６ｂでは、式（６）または式（７）を用いて、ポリシリコン配線ＰＳＬに生じるジュール熱によってポリシリコン配線ＰＳＬおよびポリシリコン配線ＰＳＬの周辺に生じる昇温に関する温度プロファイルが取得される。他の例において、温度プロファイルは、実験により取得されていてもよい。そして、温度プロファイルから、周辺素子（例えば、トランジスタＴＲ）の昇温が所定の許容値ΔＴｍａｘ，ｎｅｉｇｈｂｏｒ以下となる距離ｄが算出される。これにより、ポリシリコン配線ＰＳＬと周辺素子との間の距離が算出された距離ｄを満たすようにポリシリコン配線ＰＳＬと周辺素子との間の距離が拡大される。この設計では、ポリシリコン配線ＰＳＬに流れる電流を制限しなくてもよい。このため、ポリシリコン配線ＰＳＬに流れる電流が必要以上に制限されることが防止される。
【００４９】
次に、排他面積Ｓｅｘｃｌｕｓｉｖｅについて説明する。本実施形態では、周辺素子の昇温ΔＴｎｅｉｇｈｂｏｒが所定の許容値ΔＴｍａｘ，ｎｅｉｇｈｂｏｒ以下となる距離ｄの最小値ｄｍｉｎが算出される。排他面積Ｓｅｘｃｌｕｓｉｖｅは、所定の第１領域と、第２領域と、第３領域と、によって規定される。第１領域とは、重複領域ＯＲにおいてポリシリコン配線ＰＳＬが平面視で占める領域である。第２領域とは、重複領域ＯＲにおいて平面視で隣接するポリシリコン配線ＰＳＬによって挟まれる領域である。第３領域とは、第１領域および第２領域によって規定される領域の平面視での外縁から距離ｄｍｉｎの範囲内にある領域である。排他面積Ｓｅｘｃｌｕｓｉｖｅにおける領域では、ポリシリコン配線ＰＳＬに生じるジュール熱によって生ずる昇温が所定の許容値ΔＴｍａｘ，ｎｅｉｇｈｂｏｒよりも高い。このため、排他面積Ｓｅｘｃｌｕｓｉｖｅにおける領域では、周辺素子（例えば、トランジスタＴＲ）を形成することができない。
【００５０】
排他面積Ｓｅｘｃｌｕｓｉｖｅが大きいほど、周辺素子の配置の自由度が制限される。このため、排他面積Ｓｅｘｃｌｕｓｉｖｅは、小さいことが好ましい。本実施形態では、工程Ｓ１０４ｂにおいて、ポリシリコン配線ＰＳＬの昇温ΔＴＰＯＬＹが所定の許容値ΔＴｍａｘ，ＰＯＬＹ以下となる条件で、排他面積Ｓｅｘｃｌｕｓｉｖｅが最小となるように、ポリシリコン配線ＰＳＬの平面視での形状および面積が変更される。そして周辺素子は、平面視で排他面積Ｓｅｘｃｌｕｓｉｖｅにおける領域の外側に形成される。
【００５１】
排他面積Ｓｅｘｃｌｕｓｉｖｅについて、図４（ａ）および（ｂ）を用いて具体的な例を説明する。図４（ｂ）に示されるポリシリコン配線ＰＳＬは、図４（ａ）に示されるポリシリコン配線ＰＳＬと、重複領域ＯＲにおける電気抵抗ＲＰＯＬＹ、重複領域ＯＲにおけるポリシリコン配線ＰＳＬの幅Ｗおよび重複領域ＯＲにおけるポリシリコン配線ＰＳＬの間隔（Ｇ＝Ｇ１＝Ｇ２）について等しい。さらに図４（ｂ）に示されるポリシリコン配線ＰＳＬでは、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３が等しい幅Ｗおよび等しい長さＬ／３を有している。そしてポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、重複領域ＯＲにおいて等間隔で（Ｇ１＝Ｇ２）互いに離間して配列されている。本実施形態では、重複領域ＯＲにおける電気抵抗ＲＰＯＬＹが一定に保たれたまま、ポリシリコン配線ＰＳＬが重複領域において並列に配列されるように分割させることができる。このように分割されたポリシリコン配線ＰＳＬにおける排他面積Ｓｅｘｃｌｕｓｉｖｅは、図４（ａ）に示されるポリシリコン配線ＰＳＬを基準として、式（８）に示されるようになる。
【数７】
2014236063.tif 000009
ただし、ｐは、ポリシリコン配線ＰＳＬの分割数である。図４（ａ）に示される例において、ｐ＝１である。図４（ｂ）に示される例において、ｐ＝３である。排他面積Ｓｅｘｃｌｕｓｉｖｅは、式（８）に示されるように、ｐに応じて変化する。本実施形態では、分割数を変化させて、排他面積Ｓｅｘｃｌｕｓｉｖｅを調整することができる。
【００５２】
分割数ｐと排他面積Ｓｅｘｃｌｕｓｉｖｅとの関係の具体例について、図７および８を用いて説明する。図７および８は、分割数ｐと許容電流Ｉｍａｘ，ＰＯＬＹと排他面積Ｓｅｘｃｌｕｓｉｖｅとの関係を示すグラフである。図７および８におけるＩｍａｘ，ＰＯＬＹは、式（３）における昇温ΔＴＰＯＬＹが許容値ΔＴｍａｘ，ＰＯＬＹをとる電流ＩＰＯＬＹである。図７では、式（８）についてＷ＝２、Ｌ＝５０、Ｇ＝一定として、許容電流Ｉｍａｘ，ＰＯＬＹおよび排他面積Ｓｅｘｃｌｕｓｉｖｅが計算されている。一方、図８では、式（８）についてＷ＝２、Ｌ＝２０、Ｇ＝一定として、許容電流Ｉｍａｘ，ＰＯＬＹおよび排他面積Ｓｅｘｃｌｕｓｉｖｅが計算されている。図７では、排他面積Ｓｅｘｃｌｕｓｉｖｅは、ｐ＝５のとき最小値をとる。このため、図７に示される条件では、ｐ＝５を満たすポリシリコン配線ＰＳＬが形成されることが好ましい。一方、図８では、排他面積Ｓｅｘｃｌｕｓｉｖｅは、ｐ＝２のとき最小値をとる。このため、図８に示される条件では、ｐ＝２を満たすポリシリコン配線ＰＳＬが形成されることが好ましい。この点、本実施形態では、ポリシリコン配線ＰＳＬの昇温ΔＴＰＯＬＹが所定の許容値ΔＴｍａｘ，ＰＯＬＹ以下となる条件で、排他面積Ｓｅｘｃｌｕｓｉｖｅが最小となるように、ポリシリコン配線ＰＳＬの平面視での形状および面積を変更させる必要がある。このため、図８において、ポリシリコンＰＳＬに流れる電流がＩＰＯＬＹ＝１．８０［ａ．ｕ．］となる場合、ｐ＝２（Ｉｍａｘ，ＰＯＬＹは１．８０［ａ．ｕ．］よりも小さい）では本実施形態において満たされるべき条件が満たされない。この場合、分割数ｐは３にする必要がある。
【００５３】
本実施形態では、ｐが定まることで、放熱面積Ｓが定まる。そして放熱面積Ｓが定まると、ポリシリコン配線ＰＳＬの昇温ΔＴＰＯＬＹが定まる（式（３）参照）。さらにポリシリコン配線ＰＳＬの昇温ΔＴＰＯＬＹが定まり、かつ、所定の許容値ΔＴｍａｘ，ｎｅｉｇｈｂｏｒが予め定められている場合は、距離ｄの最小値ｄｍｉｎが定まる（式（６）および（７）参照）。このように、最小値ｄｍｉｎは、値ｐによって異なる。このため、式（８）に代入されるｄｍｉｎには、値ｐごとに計算された値が用いられる。
【００５４】
以上の設計では、ポリシリコン配線ＰＳＬに流れる電流を制限しなくてもよい。このため、ポリシリコン配線ＰＳＬに流れる電流が必要以上に制限されることが防止される。
【００５５】
次に、半導体装置ＳＤ１の製造方法について説明する。半導体装置ＳＤ１は、半導体装置ＳＤ１の設計に基づいて、製造される。半導体装置ＳＤ１の製造方法について、図９から１２を用いて説明する。図９から１２は、本実施形態における半導体装置ＳＤ１の製造方法を示す断面図である。図９（ａ）、１０（ａ）、１１（ａ）および１２（ａ）は、図１のＡ−Ａ´における断面図および図１のＴ−Ｔ´における断面図である。図９（ｂ）、１０（ｂ）、１１（ｂ）および１２（ｂ）は、図１のＢ−Ｂ´における断面図および図１のＴ−Ｔ´における断面図である。
【００５６】
まず、素子分離膜ＳＴＩが基板ＳＵＢに形成される。素子分離膜ＳＴＩの形成には、ＳＴＩまたはＬＯＣＯＳが用いられてもよい。本実施形態において、基板ＳＵＢは、半導体基板（例えば、シリコン基板、ＳＯＩ基板または化合物半導体基板）である。素子分離膜ＳＴＩの形成により、素子形成領域が規定される。素子形成領域には、素子分離膜ＳＴＩが形成されていない。素子形成領域には、トランジスタＴＲが形成されることになる。次いで、不純物（例えば、ホウ素（Ｂ））が素子形成領域にドープされる。これにより、ｐ型ウェルＷＬＴが基板ＳＵＢに形成される。他の例では、ウェルＷＬＴはｎ型でもよい。この場合、ｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））が素子形成領域にドープされる。次いで、本実施形態では、絶縁膜ＩＦが基板ＳＵＢ上に形成される。ゲート絶縁膜ＧＩおよび絶縁膜ＲＩＦは、絶縁膜ＩＦにより形成される。絶縁膜ＩＦは、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。次いで、本実施形態では、絶縁膜ＩＦ上にポリシリコン膜ＰＳが形成される（図９（ａ）および（ｂ））。ゲート電極ＧＥおよびポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、ポリシリコン膜ＰＳによって形成される。
【００５７】
次いでパターニングにより、ウェルＷＬＴ上では、ゲート絶縁膜ＧＩおよびゲート電極ＧＥが形成されるとともに、素子分離膜ＳＴＩ上では、ポリシリコン配線ＰＳＬが形成される（図１０（ａ）および（ｂ））。この場合、ポリシリコン配線ＰＳＬでは、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３が絶縁膜ＲＩＦ上に形成される。本実施形態では、ゲート絶縁膜ＧＩとポリシリコン配線ＰＳＬの絶縁膜ＲＩＦは、絶縁膜ＩＦによって形成されている。絶縁膜ＩＦが基板ＳＵＢにおいて一様な厚さを有している場合、ゲート絶縁膜ＧＩの膜厚と絶縁膜ＲＩＦの膜厚とは、略等しくなる。同様に、本実施形態では、ゲート電極ＧＥとポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３は、ポリシリコン膜ＰＳによって形成されている。ポリシリコン膜ＰＳが基板ＳＵＢにおいて一様な厚さを有している場合、ゲート電極ＧＥの膜厚とポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３の膜厚とは、略等しくなる。本実施形態では、縁部ＥＧ１が、図１に示されるように、縁部ＥＧ２よりも平面視で絶縁膜ＳＢに近くなるように、ポリシリコン配線ＰＳＬがパターニングされる。同様に、縁部ＥＧ３が、図１に示されるように、縁部ＥＧ４よりも平面視で絶縁膜ＳＢに近くなるように、ポリシリコン配線ＰＳＬがパターニングされる。本実施形態において、縁部ＥＧ１は線分状に形成されているとともに、縁部ＥＧ２は線分状に形成されている。そして縁部ＥＧ１と縁部ＥＧ２とは、互いに平行に形成されている。同様に、縁部ＥＧ３は線分状に形成されているとともに、縁部ＥＧ４は線分状に形成されている。そして縁部ＥＧ３と縁部ＥＧ４とは、互いに平行に形成されている。本実施形態では、縁部ＥＧ１、ＥＧ２、ＥＧ３およびＥＧ４は、互いに平行に形成されている。
【００５８】
次いで、エクステンション領域ＥＸがウェルＷＬＴに形成される。エクステンション領域ＥＸの形成には、不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））のドーピングが用いられる。本実施形態では、エクステンション領域ＥＸの導電型は、ｎ型である。エクステンション領域ＥＸの形成と同時に、不純物がポリシリコン配線ＰＳＬのポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３にドープされてもよい。次いで、絶縁膜（不図示）が基板ＳＵＢ上に形成される。絶縁膜は、ゲート電極ＧＥを覆うとともに、ポリシリコン配線ＰＳＬを覆う。この絶縁膜は、酸化膜または窒化膜により形成されていてもよい。そしてウェルＷＬＴでは、絶縁膜がエッチバックされて、サイドウォールＳＷが形成される。一方、素子分離膜ＳＴＩでは、絶縁膜が選択的にエッチングされて絶縁膜ＳＢが形成される（図１１（ａ）および（ｂ））。絶縁膜ＳＢはポリシリコン配線ＰＳＬの一部を覆う。絶縁膜ＳＢは、シリサイドブロックとして機能する。ポリシリコン配線ＰＳＬでは、絶縁膜ＳＢに覆われている部分がポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３に形成されるとともに、絶縁膜ＳＢに覆われていない部分がシリサイド部ＳＣＰ１およびＳＣＰ２ならびにシリサイドコンタクト部ＳＣＣ１およびＳＣＣ２に形成される。本実施形態では、サイドウォールＳＷおよび絶縁膜ＳＢは、同一の絶縁膜のエッチングにより形成されている。このため、サイドウォールＳＷおよび絶縁膜ＳＢは、同一の材料により形成されている。
【００５９】
次いで、ソース・ドレイン領域ＳＤＲがウェルＷＬＴに形成される。ソース・ドレイン領域ＳＤＲの形成には、不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））のドーピングが用いられる。本実施形態では、ソース・ドレイン領域ＳＤＲの導電型は、ｎ型である。ソース・ドレイン領域ＳＤＲの形成と同時に、不純物がポリシリコン配線ＰＳＬのポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３にドープされてもよい。次いで、金属膜（不図示）が基板ＳＵＢ上に形成される。金属膜は、ゲート電極ＧＥを覆うとともに、ポリシリコン配線ＰＳＬおよび絶縁膜ＳＢを覆う。この金属膜は、ニッケル、白金、コバルトまたはチタンにより形成されていてもよい。次いで、基板ＳＵＢおよびポリシリコン配線ＰＳＬが加熱される。これにより、シリサイド膜ＳＣがソース・ドレイン領域ＳＤＲの表面に形成される。またシリサイド膜ＧＳがゲート電極ＧＥの表面に形成される。さらにシリサイド膜ＲＳＣ２（不図示）およびＲＳＣ４が、ポリシリコン配線ＰＳＬにおいて、平面視で絶縁膜ＳＢが形成されていない箇所の表面に形成される（図１２（ａ）および（ｂ））。ポリシリコン配線ＰＳＬでは、絶縁膜ＳＢがシリサイドブロックとして機能する。このため、絶縁膜が平面視で重なる領域である重複領域ＯＲには、シリサイド膜が形成されない。結果、ポリシリコン部ＰＳ１、ＰＳ２およびＰＳ３が重複領域ＯＲにおいて形成される。一方、平面視で重複領域ＯＲの外側では、ポリシリコン配線ＰＳＬの表面はシリサイド化される。これにより、シリサイド部ＳＣＰ１およびＳＣＰ２ならびにシリサイドコンタクト部ＳＣＣ１およびＳＣＣ２が形成される。
【００６０】
次いで、層間絶縁膜ＩＤ１が基板ＳＵＢ上に形成される。層間絶縁膜ＩＤ１は、トランジスタＴＲとポリシリコン配線ＰＳＬとを覆う。次いで、層間絶縁膜ＩＤ１の表面がＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化される。次いで、複数の開口（不図示）が層間絶縁膜ＩＤ１に形成される。各開口は、層間絶縁膜ＩＤ１を貫通して、ソース・ドレイン電極ＳＤＲ、ゲート電極ＧＥ、シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２に達する。そして各開口に導電部材（例えば、金属またはポリシリコン）が埋め込まれる。これにより、コンタクトプラグＳＤＣＰおよびＧＣＰならびにコンタクトＣＴ１、ＣＴ２、ＣＴ３およびＣＴ４が形成される。次いで、本実施形態では、層間絶縁膜ＩＤ２が層間絶縁膜ＩＤ１上に形成される。次いで、配線ＳＤＷＬ、ＧＷＬ、ＲＷＬ１およびＲＷＬ２が層間絶縁膜ＩＤ２に形成される。これにより、図１、２（ａ）および（ｂ）に示される半導体装置ＳＤ１が形成される。
【００６１】
本実施形態では、半導体装置ＳＤ１の設計において、ポリシリコン配線ＰＳＬに流れる電流を制限しなくてもよい。このため、ポリシリコン配線ＰＳＬに流れる電流が必要以上に制限されることが防止される。本実施形態では、縁部ＥＧ１は、縁部ＥＧ２よりも平面視で絶縁膜ＳＢに近い。同様に、縁部ＥＧ３は、縁部ＥＧ４よりも平面視で絶縁膜ＳＢに近い。他の例において、平面視で縁部ＥＧ１から絶縁膜ＳＢまでの距離は、平面視で縁部ＥＧ２から絶縁膜ＳＢまでの距離以上であってもよい。同様に、平面視で縁部ＥＧ３から絶縁膜ＳＢまでの距離は、平面視で縁部ＥＧ４から絶縁膜ＳＢまでの距離以上であってもよい。
【００６２】
（第２の実施形態）
第１の実施形態における設計方法は、ポリシリコン配線だけでなく、拡散層配線にも適用させることができる。第２の実施形態では、第１の実施形態における設計方法を拡散層配線に適用する。第２の実施形態における半導体装置ＳＤ２について、図１３および１４を用いて説明する。図１３は、第２の実施形態における半導体装置ＳＤ２の平面透視図である。図１４（ａ）は、図１３のＡ−Ａ´における断面図および図１３のＴ−Ｔ´における断面図である。図１４（ｂ）は、図１３のＢ−Ｂ´における断面図および図１３のＴ−Ｔ´における断面図である。半導体装置ＳＤ２は、拡散層配線ＤＬが抵抗として形成されている点を除いて、半導体装置ＳＤ１と同様の構成を有している。
【００６３】
本実施形態において、半導体装置ＳＤ２は、図１３、１４（ａ）および１４（ｂ）に示されるように、絶縁膜ＳＢと、拡散層配線ＤＬと、コンタクトＣＴ１、ＣＴ２、ＣＴ３およびＣＴ４を備えている。絶縁膜ＳＢは、基板ＳＵＢ上に形成されている。拡散層配線ＤＬは、基板ＳＵＢに形成されている。拡散層配線ＤＬは、平面視で蛇行状に形成されている。コンタクトＣＴ１、ＣＴ２、ＣＴ３およびＣＴ４は、拡散層配線ＤＬに接続している。そして拡散層配線ＤＬは、拡散領域ＤＲ１、ＤＲ２およびＤＲ３と、シリサイド部ＳＣＰ１およびＳＣＰ２と、シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２と、を含んでいる。拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、基板ＳＵＢの拡散層により形成されている。拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、互いに離間している。シリサイド部ＳＣＰ１およびＳＣＰ２では、少なくとも表面がシリサイド（例えば、シリサイド膜ＲＳＣ４）により形成されている。シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２では、少なくとも表面がシリサイド（例えば、シリサイド膜ＲＳＣ１）により形成されている。シリサイドコンタクト部ＳＣＣ１には、コンタクトＣＴ１およびＣＴ２が接続されている。シリサイドコンタクト部ＳＣＣ２には、コンタクトＣＴ３およびＣＴ４が接続されている。拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、重複領域ＯＲにおいて、絶縁膜ＳＢに覆われている。重複領域ＯＲとは、平面視で絶縁膜ＳＢと重なる領域である。シリサイド部ＳＣＰ１およびＳＣＰ２とシリサイドコンタクト部ＳＣＣ１およびＳＣＣ２とは、平面視で重複領域ＯＲの外側に形成されている。複数の拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、並列に配列されている。同時に複数の拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、シリサイド部ＳＣＰ１およびＳＣＰ２を介して電気的に直列に接続されている。拡散領域ＤＲ１とシリサイドコンタクト部ＳＣＣ１とは電気的に接続されている。拡散領域ＤＲ３とシリサイドコンタクト部ＳＣＣ２とは電気的に接続されている。そして縁部ＥＧ１は、縁部ＥＧ２よりも、平面視で絶縁膜ＳＢに近い。同様に、縁部ＥＧ３は、縁部ＥＧ４よりも、平面視で絶縁膜ＳＢに近い。縁部ＥＧ１は、シリサイドコンタクト部ＳＣＣ１において絶縁膜ＳＢから平面視で最も離れた縁部である。縁部ＥＧ２は、シリサイド部ＳＣＰ１において絶縁膜ＳＢから平面視で最も離れた縁部である。縁部ＥＧ３は、シリサイドコンタクト部ＳＣＣ２において絶縁膜ＳＢから平面視で最も離れた縁部である。縁部ＥＧ４は、シリサイド部ＳＣＰ２において絶縁膜ＳＢから平面視で最も離れた縁部である。
【００６４】
本実施形態における半導体装置ＳＤ２について、図１３、１４（ａ）および１４（ｂ）を用いて詳細に説明する。半導体装置ＳＤ２は、トランジスタＴＲと、拡散層配線ＤＬと、を備えている。トランジスタＴＲは、第１の実施形態における半導体装置ＳＤ１のトランジスタＴＲと同様の構成を有しいている。
【００６５】
本実施形態における拡散層配線ＤＬについて説明する。拡散層配線ＤＬは、抵抗として機能する。本実施形態において、拡散層配線ＤＬは、基板ＳＵＢのウェルＷＬＲに形成されている。不純物（例えば、ホウ素（Ｂ））がウェルＷＬＲにドープされている。本実施形態において、ウェルＷＬＲの導電型は、ｐ型である。本実施形態において、拡散層配線ＤＬは、複数の拡散領域ＤＲ１、ＤＲ２およびＤＲ３と、シリサイド部ＳＣＰ１およびＳＣＰ２と、シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２と、を含んでいる。本実施形態における拡散層配線ＤＬは、２個所折り曲げ部が形成されるように蛇行状に形成されている。他の例においては、拡散層配線ＤＬは、１個所または３個所以上で折り曲げ部が形成されるように蛇行状に形成されていてもよい。さらに他の例においては、拡散層配線ＤＬは、平面視で線分状に形成されていてもよい。
【００６６】
拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、重複領域ＯＲにおいて形成されている。重複領域ＯＲとは、平面視で絶縁膜ＳＢと重なる領域である。拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、基板ＳＵＢの拡散層により形成されている。本実施形態では、不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））が拡散領域ＤＲ１、ＤＲ２およびＤＲ３にドープされている。本実施形態において、拡散領域ＤＲ１、ＤＲ２およびＤＲ３の導電型はｎ型である。本実施形態において、拡散領域ＤＲ１、ＤＲ２およびＤＲ３の深さは、トランジスタＴＲにおけるソース・ドレイン領域ＳＤＲの深さと略等しくてもよい。また拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、互いに離間している。本実施形態において、拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、ウェルＷＬＲに埋め込まれている。これにより、拡散領域ＤＲ１、ＤＲ２およびＤＲ３の底面および側面は、ウェルＷＬＲと接することになる。拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、絶縁膜ＳＢに覆われている。絶縁膜ＳＢは、酸化膜または窒化膜により形成されている。複数の拡散領域ＤＲ１、ＤＲ２およびＤＲ３は並列に配列されている。本実施形態において、拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、等間隔で並列に配列されている。他の例において、拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、異なる間隔で並列に配列されていてもよい。本実施形態では、拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、互いに平行に配列されている。本実施形態では、拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、ゲート電極ＧＥの延伸方向に、並列に配列されている。他の例において、拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、ゲート電極ＧＥの延伸方向と直交する方向に、並列に配列されていてもよい。
【００６７】
シリサイド部ＳＣＰ１およびＳＣＰ２は、平面視で重複領域ＯＲの外側に形成されている。シリサイド部ＳＣＰ１は、拡散領域ＤＲ１およびＤＲ２に接続している。シリサイド部ＳＣＰ２は、拡散領域ＤＲ２およびＤＲ３に接続している。本実施形態において、シリサイド部ＳＣＰ１およびＳＣＰの表面には、シリサイド膜ＲＳＣ２（不図示）およびＲＳＣ４がそれぞれ形成されている。シリサイド膜ＲＳＣ２およびＲＳＣ４は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。本実施形態において、シリサイド部ＳＣＰ１およびＳＣＰ２において、シリサイド化されていない部分は、拡散領域ＤＲ１、ＤＲ２およびＤＲ３と同様、基板ＳＵＢの拡散層により形成されている。拡散領域ＤＲ１、ＤＲ２およびＤＲ３は、シリサイド部ＳＣＰ１およびＳＣＰ２を介して電気的に直列に接続されている。
【００６８】
シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２は、平面視で重複領域ＯＲの外側に形成されている。シリサイドコンタクト部ＳＣＣ１は、拡散領域ＤＲ１に接続している。シリサイドコンタクト部ＳＣＣ２は、拡散領域ＤＲ３に接続している。本実施形態においては、シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２は、拡散層配線ＤＬの末端に形成されている。コンタクトＣＴ１およびＣＴ２は、シリサイドコンタクト部ＳＣＣ１に接続している。コンタクトＣＴ３およびＣＴ４は、シリサイドコンタクト部ＳＣＣ２に接続している。本実施形態において、シリサイドコンタクト部ＳＣＣ１およびＳＣＣの表面には、シリサイド膜ＲＳＣ１およびＲＳＣ３（不図示）がそれぞれ形成されている。シリサイド膜ＲＳＣ１およびＲＳＣ３は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。本実施形態において、シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２において、シリサイド化されていない部分は、基板ＳＵＢの拡散層により形成されている。
【００６９】
本実施形態において、縁部ＥＧ１は、縁部ＥＧ２よりも、平面視で絶縁膜ＳＢに近い。縁部ＥＧ１は、シリサイドコンタクト部ＳＣＣ１において絶縁膜ＳＢから平面視で最も離れた縁部である。縁部ＥＧ２は、シリサイド部ＳＣＰ１において絶縁膜ＳＢから平面視で最も離れた縁部である。同様に、縁部ＥＧ３は、縁部ＥＧ４よりも、平面視で絶縁膜ＳＢに近い。縁部ＥＧ３は、シリサイドコンタクト部ＳＣＣ２において絶縁膜ＳＢから平面視で最も離れた縁部である。縁部ＥＧ４は、シリサイド部ＳＣＰ２において絶縁膜ＳＢから平面視で最も離れた縁部である。本実施形態において、縁部ＥＧ１は線分状に形成されているとともに、縁部ＥＧ２は線分状に形成されている。そして縁部ＥＧ１と縁部ＥＧ２とは、互いに平行に形成されている。同様に、縁部ＥＧ３は線分状に形成されているとともに、縁部ＥＧ４は線分状に形成されている。そして縁部ＥＧ３と縁部ＥＧ４とは、互いに平行に形成されている。本実施形態では、縁部ＥＧ１、ＥＧ２、ＥＧ３およびＥＧ４は、互いに平行に形成されている。
【００７０】
コンタクトＣＴ１およびＣＴ２は、層間絶縁膜ＩＤ１を貫通してシリコンコンタクト部ＳＣＣ１に達している。同様に、コンタクトＣＴ３およびＣＴ４は、層間絶縁膜ＩＤ１を貫通してシリコンコンタクト部ＳＣＣ２に達している。コンタクトＣＴ１およびＣＴ２は、配線ＲＷＬ１に接続している。同様に、コンタクトＣＴ３およびＣＴ４は、配線ＲＷＬ２に接続している。本実施形態において、配線ＲＷＬ１およびＲＷＬ２は、配線ＳＤＷＬと同様、層間絶縁膜ＩＤ２に形成されていてもよい。同時に、配線ＲＷＬ１およびＲＷＬ２は、配線ＳＤＷＬと同様の構成（バリアメタル膜ＢＭおよび導電膜ＣＭ）を有していてもよい。配線ＲＷＬ１は、配線ＳＤＷＬまたはＧＷＬに接続されていてもよい。同様に、配線ＲＷＬ２は、配線ＳＤＷＬまたはＧＷＬに接続されていてもよい。
【００７１】
次に、本実施形態における半導体装置ＳＤ２の製造方法について説明する。本実施形態における半導体装置ＳＤ２の製造方法は、半導体装置ＳＤ２を設計する工程を含んでいる。半導体装置ＳＤ２の設計は、第１の実施形態の半導体装置ＳＤ１と同様である。本実施形態においては、第１の実施形態と同様、拡散層配線ＤＬに流れる電流を制限しなくてもよい。このため、拡散層配線ＤＬに流れる電流が必要以上に制限されることが防止される。
【００７２】
半導体装置ＳＤ２の製造方法について説明する。半導体装置ＳＤ２は、半導体装置ＳＤ２の設計に基づいて、製造される。半導体装置ＳＤ２の製造方法について、図１５から１７を用いて説明する。図１５から１７は、本実施形態における半導体装置ＳＤ２の製造方法を示す断面図である。図１５（ａ）、１６（ａ）および１７（ａ）は、図１３のＡ−Ａ´における断面図および図１３のＴ−Ｔ´における断面図である。図１５（ｂ）、１６（ｂ）および１７（ｂ）は、図１３のＢ−Ｂ´における断面図および図１３のＴ−Ｔ´における断面図である。
【００７３】
まず、素子分離膜ＳＴＩが基板ＳＵＢに形成される。素子分離膜ＳＴＩの形成には、ＳＴＩまたはＬＯＣＯＳが用いられてもよい。本実施形態において、基板ＳＵＢは、半導体基板（例えば、シリコン基板、ＳＯＩ基板または化合物半導体基板）である。素子分離膜ＳＴＩの形成により、第１の素子形成領域および第２の素子形成領域が規定される。第１の素子形成領域および第２の素子形成領域には、素子分離膜ＳＴＩが形成されていない。第１の素子形成領域には、トランジスタＴＲが形成されることになる。一方、第２の素子形成領域には拡散層配線ＤＬが形成されることになる。次いで、不純物（例えば、ホウ素（Ｂ））が第１の素子形成領域および第２の素子形成領域にドープされる。第１の素子形成領域および第２の素子形成領域へのドープは、同一段階で実行されてもよい。これにより、ｐ型ウェルＷＬＴおよびｐ型ウェルＷＬＲが基板ＳＵＢに形成される。次いで、絶縁膜ＩＦ（不図示）が基板ＳＵＢ上に形成される。絶縁膜ＩＦは、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。次いで、絶縁膜ＩＦ上にポリシリコン膜ＰＳ（不図示）が形成される。次いで、絶縁膜ＩＦおよびポリシリコン膜ＰＳがパターニングされる。これにより、ゲート絶縁膜ＧＩおよびゲート電極ＧＥがウェルＷＬＴにおいて形成される。次いで、不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））がウェルＷＬＴにドープされる。これにより、エクステンション領域ＥＸがウェルＷＬＴに形成される、本実施形態において、ウェルＷＬＴの導電型は、ｎ型である。次いで、絶縁膜（不図示）が基板ＳＵＢ上に形成される。絶縁膜は、ゲート電極ＧＥを覆う。次いで、この絶縁膜がエッチバックされる。これにより、サイドウォールＳＷが形成される（図１５（ａ）および（ｂ））。
【００７４】
次いで、不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））がウェルＷＬＴおよびＷＬＲにドープされる。これにより、ソース・ドレイン領域ＳＤＲがウェルＷＬＴに形成されるとともに、拡散層配線ＤＬがウェルＷＬＲに形成される（図１６（ａ）および（ｂ））。本実施形態において、ソース・ドレイン領域ＳＤＲおよび拡散層配線ＤＬの導電型は、ｎ型である。本実施形態において、ウェルＷＬＴへの不純物のドーピングおよびウェルＷＬＲへの不純物のドーピングは、同一段階で行ってもよい。これにより、ソース・ドレイン領域ＳＤＲの深さと、拡散層配線ＤＬの深さとは、略等しくなる。本実施形態において、ウェルＷＬＲのドーピングの際は、レジスト膜（不図示）がウェルＷＬＲにおいて基板ＳＵＢの表面に刑し得されている。レジスト膜は、平面視で拡散層配線ＤＬの形状にパターニングされている。このレジスト膜をマスクとして、不純物がウェルＷＬＲにドープされる。これにより、拡散層配線ＤＬがウェルＷＬＲに形成される。
【００７５】
次いで、絶縁膜（不図示）が基板ＳＵＢ上に形成される。絶縁膜は、ゲート電極ＧＥを覆うとともに、ポリシリコン配線ＰＳＬを覆う。この絶縁膜は、酸化膜または窒化膜により形成されていてもよい。そしてウェルＷＬＴでは、絶縁膜がエッチバックされて、サイドウォールＳＷが形成される。一方、素子分離膜ＳＴＩでは、絶縁膜が選択的にエッチングされて絶縁膜ＳＢが形成される（図１１（ａ）および（ｂ））。絶縁膜ＳＢはポリシリコン配線ＰＳＬの一部を覆う。絶縁膜ＳＢは、シリサイドブロックとして機能する。ポリシリコン配線ＰＳＬでは、絶縁膜ＳＢに覆われている部分が拡散領域ＤＲ１、ＤＲ２およびＤＲ３に形成されるとともに、絶縁膜ＳＢに覆われていない部分がシリサイド部ＳＣＰ１およびＳＣＰ２ならびにシリサイドコンタクト部ＳＣＣ１およびＳＣＣ２に形成される。本実施形態では、サイドウォールＳＷおよび絶縁膜ＳＢは、同一の絶縁膜のエッチングにより形成されている。このため、サイドウォールＳＷおよび絶縁膜ＳＢは、同一の材料により形成されている。
【００７６】
次いで、絶縁膜（不図示）が基板ＳＵＢ上に形成される。絶縁膜は、拡散層配線ＤＬを覆う。この絶縁膜は、酸化膜または窒化膜により形成されていてもよい。そしてウェルＷＬＲでは、絶縁膜が選択的にエッチングされて絶縁膜ＳＢが形成される。絶縁膜ＳＢは拡散層配線ＤＬの一部を覆う。絶縁膜ＳＢは、シリサイドブロックとして機能する。拡散層配線ＤＬでは、絶縁膜ＳＢに覆われている部分が拡散領域ＤＲ１、ＤＲ２およびＤＲ３に形成されるとともに、絶縁膜ＳＢに覆われていない部分がシリサイド部ＳＣＰ１およびＳＣＰ２ならびにシリサイドコンタクト部ＳＣＣ１およびＳＣＣ２に形成される。次いで、金属膜（不図示）が基板ＳＵＢ上に形成される。金属膜は、ゲート電極ＧＥを覆うとともに、拡散層配線ＤＬおよび絶縁膜ＳＢを覆う。この金属膜は、ニッケル、白金、コバルトまたはチタンにより形成されていてもよい。次いで、基板ＳＵＢが加熱される。これにより、シリサイド膜ＳＣがソース・ドレイン領域ＳＤＲの表面に形成される。またシリサイド膜ＧＳがゲート電極ＧＥの表面に形成される。さらにシリサイド膜ＲＳＣ２（不図示）およびＲＳＣ４が、拡散層配線ＤＬにおいて、平面視で絶縁膜ＳＢが形成されていない箇所の表面に形成される（図１７（ａ）および（ｂ））。拡散層配線ＤＬでは、絶縁膜ＳＢがシリサイドブロックとして機能する。このため、絶縁膜が平面視で重なる領域である重複領域ＯＲには、シリサイド膜が形成されない。結果、拡散領域ＤＲ１、ＤＲ２およびＤＲ３が重複領域ＯＲにおいて形成される。一方、平面視で重複領域ＯＲの外側では、拡散層配線ＤＬの表面はシリサイド化される。これにより、シリサイド部ＳＣＰ１およびＳＣＰ２ならびにシリサイドコンタクト部ＳＣＣ１およびＳＣＣ２が形成される。
【００７７】
次いで、層間絶縁膜ＩＤ１が基板ＳＵＢ上に形成される。層間絶縁膜ＩＤ１は、トランジスタＴＲと拡散層配線ＤＬとを覆う。次いで、層間絶縁膜ＩＤ１の表面がＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化される。次いで、複数の開口（不図示）が層間絶縁膜ＩＤ１に形成される。各開口は、層間絶縁膜ＩＤ１を貫通して、ソース・ドレイン電極ＳＤＲ、ゲート電極ＧＥ、シリサイドコンタクト部ＳＣＣ１およびＳＣＣ２に達する。そして各開口に導電部材（例えば、金属またはポリシリコン）が埋め込まれる。これにより、コンタクトプラグＳＤＣＰおよびＧＣＰならびにコンタクトＣＴ１、ＣＴ２、ＣＴ３およびＣＴ４が形成される。次いで、本実施形態では、層間絶縁膜ＩＤ２が層間絶縁膜ＩＤ１上に形成される。次いで、配線ＳＤＷＬ、ＧＷＬ、ＲＷＬ１およびＲＷＬ２が層間絶縁膜ＩＤ２に形成される。これにより、図１、２（ａ）および（ｂ）に示される半導体装置ＳＤ１が形成される。
【００７８】
本実施形態では、半導体装置ＳＤ２の設計において、拡散層配線ＤＬに流れる電流を制限しなくてもよい。このため、拡散層配線ＤＬに流れる電流が必要以上に制限されることが防止される。本実施形態では、縁部ＥＧ１は、縁部ＥＧ２よりも平面視で絶縁膜ＳＢに近い。同様に、縁部ＥＧ３は、縁部ＥＧ４よりも平面視で絶縁膜ＳＢに近い。他の例において、平面視で縁部ＥＧ１から絶縁膜ＳＢまでの距離は、平面視で縁部ＥＧ２から絶縁膜ＳＢまでの距離以上であってもよい。同様に、平面視で縁部ＥＧ３から絶縁膜ＳＢまでの距離は、平面視で縁部ＥＧ４から絶縁膜ＳＢまでの距離以上であってもよい。
【００７９】
なお、上記実施の形態によれば、以下の発明が開示されている。
（付記１）
第１半導体装置を設計する工程と、
前記第１半導体装置を設計する前記工程の設計に基づいて前記第１半導体装置を製造する工程と、
を含み、
前記第１半導体装置を製造する前記工程は、
基板に、拡散領域により形成された拡散層配線を形成する工程と、
平面視で前記拡散層配線の一部を覆う絶縁膜を形成する工程と、
前記拡散層配線および前記絶縁膜上に金属膜を形成して、平面視で前記絶縁膜と重なる領域である重複領域の外側の領域において前記拡散層配線をシリサイド化する工程と、
前記シリサイド化工程後、前記拡散層配線および前記絶縁膜上の前記金属膜を除去する工程と、
平面視で前記重複領域の外側の領域において前記拡散層配線に接続するコンタクトを形成する工程と、
を含み、
前記第１半導体装置を設計する前記工程は、前記拡散層配線に生じるジュール熱によって前記拡散層配線に生じる昇温が所定の許容値よりも大きい場合は、前記昇温が前記所定の許容値以下となるように、前記拡散層配線の平面視での形状および面積を変更させる工程を含む半導体装置の製造方法。
（付記２）
付記１に記載の半導体装置の製造方法であって、
前記拡散層配線の平面視での形状および面積を変更させる前記工程は、前記重複領域において前記拡散層配線の電気抵抗を一定にしたまま、前記重複領域において前記拡散層配線によって規定される放熱面積を増加させる工程を含み、
前記放熱面積は、
前記重複領域において平面視で前記拡散層配線によって挟まれる領域がない場合は、前記重複領域において前記拡散層配線が平面視で占める面積であり、
前記重複領域において平面視で前記拡散層配線によって挟まれる領域がある場合は、前記重複領域において前記拡散層配線が平面視で占める面積と、前記重複領域において平面視で隣接する前記拡散層配線によって挟まれる面積と、の合計である半導体装置の製造方法。
（付記３）
付記２に記載の半導体装置の製造方法であって、
前記第１半導体装置を設計する前記工程は、
前記放熱面積と、前記重複領域における前記拡散層配線の熱抵抗と、の関係を取得する工程と、
前記拡散層配線の前記熱抵抗と、前記拡散層配線の前記昇温と、の関係を取得する工程と、
前記拡散層配線の前記熱抵抗と、前記拡散層配線の前記昇温と、の前記関係を用いて、前記昇温が前記所定の許容値以下となる前記拡散層配線の前記熱抵抗を算出する工程と、
前記放熱面積と、前記拡散層配線の前記熱抵抗と、の前記関係を用いて、前記算出された熱抵抗から、前記昇温が前記所定の許容値以下となる前記放熱面積を算出する工程と、
をさらに含み、
前記放熱面積を増加させる前記工程では、前記放熱面積が前記算出された放熱面積を満たすように前記放熱面積を増加させる半導体装置の製造方法。
（付記４）
第１半導体装置を設計する工程と、
前記第１半導体装置を設計する前記工程の設計に基づいて前記第１半導体装置を製造する工程と、
を含み、
前記第１半導体装置を製造する前記工程は、
基板に、拡散領域により形成された拡散層配線を形成する工程と、
平面視で前記拡散層配線の一部を覆う絶縁膜を形成する工程と、
前記拡散層配線および前記絶縁膜上に金属膜を形成して、平面視で前記絶縁膜と重なる領域である重複領域の外側の領域において前記拡散層配線をシリサイド化する工程と、
前記シリサイド化工程後、前記拡散層配線および前記絶縁膜上の前記金属膜を除去する工程と、
平面視で前記重複領域の外側の領域において前記拡散層配線に接続するコンタクトを形成する工程と、
前記拡散層配線から所定の距離離れた位置に素子を形成する工程と、
を含み、
前記第１半導体装置を設計する前記工程は、前記拡散層配線に生じるジュール熱によって前記素子に生じる昇温が所定の許容値よりも大きい場合は、前記昇温が前記所定の許容値以下となるように、前記拡散層配線と前記素子との間の前記距離を拡大させる半導体装置の製造方法。
（付記５）
付記４に記載の半導体装置の製造方法であって、
前記第１半導体装置を設計する前記工程は、
前記拡散層配線に生じるジュール熱によって前記拡散層配線および前記拡散層配線の周辺に生じる昇温に関する温度プロファイルを取得する工程と、
前記温度プロファイルから、前記素子の前記昇温が前記所定の許容値以下となる前記拡散層配線と前記素子との間の前記距離を算出する工程と、をさらに含み、
前記拡散層配線と前記素子との間の前記距離を拡大させる前記工程では、前記拡散層配線と前記素子との間の前記距離が前記算出された距離を満たすように前記拡散層配線と前記素子との間の前記距離が拡大される半導体装置の製造方法。
（付記６）
第１半導体装置を設計する工程と、
前記第１半導体装置を設計する前記工程の設計に基づいて前記第１半導体装置を製造する工程と、
を含み、
前記第１半導体装置を製造する前記工程は、
基板に、拡散領域により形成された拡散層配線を形成する工程と、
平面視で前記拡散層配線の一部を覆う絶縁膜を形成する工程と、
前記拡散層配線および前記絶縁膜上に金属膜を形成して、平面視で前記絶縁膜と重なる領域である重複領域の外側の領域において前記拡散層配線をシリサイド化する工程と、
前記シリサイド化工程後、前記拡散層配線および前記絶縁膜上の前記金属膜を除去する工程と、
平面視で前記重複領域の外側の領域において前記拡散層配線に接続するコンタクトを形成する工程と、
前記拡散層配線から所定の距離離れた位置に素子を形成する工程と、
を含み、
前記第１半導体装置を設計する前記工程は、
前記拡散層配線に生じるジュール熱によって前記拡散層配線に生じる昇温が所定の第１許容値よりも大きい場合は、前記昇温が前記所定の第１許容値以下となるように、前記拡散層配線の平面視での形状および面積を変更させる工程と、
前記拡散層配線に生じるジュール熱によって前記素子に生じる昇温が所定の第２許容値よりも大きい場合は、前記昇温が前記所定の第２許容値以下となるように、前記拡散層配線と前記素子との間の前記距離を拡大させる工程を含む半導体装置の製造方法。
（付記７）
付記６に記載の半導体装置の製造方法であって、
前記拡散層配線の平面視での形状および面積を変更させる前記工程は、前記拡散層配線と前記素子との間の前記距離を広める前記工程よりも先に実行される半導体装置の製造方法。
（付記８）
付記６に記載の半導体装置の製造方法であって、
前記第１半導体装置を設計する前記工程は、
前記素子の昇温が前記所定の第２許容値以下となる前記距離の最小値を算出する工程と、
前記重複領域において前記拡散層配線が平面視で占める領域である第１領域と、前記重複領域において平面視で隣接する前記拡散層配線によって挟まれる領域である第２領域と、前記第１領域および前記第２領域よって規定される領域の平面視での外縁から前記距離の前記最小値の範囲にある領域である第３領域と、によって規定される排他面積を算出する工程と、
をさらに含み、
前記拡散層配線の平面視での形状および面積を変更させる前記工程は、前記拡散層配線の前記昇温が前記第１許容値以下となる条件で、前記排他面積が最小となるように、前記拡散層配線の平面視での形状および面積を変更させる工程を含み、
前記前記拡散層配線と前記素子との間の前記距離を拡大させる前記工程は、平面視で前記排他面積の外側に前記素子を形成する工程を含む半導体装置の製造方法。
（付記９）
付記８に記載の半導体装置の製造方法であって、
前記拡散層配線の平面視での形状および面積を変更させる前記工程は、
前記拡散層配線が前記重複領域において等間隔で互いに離間して並列に配列されて、互いに離間されている前記拡散層配線が前記重複領域において等しい幅および長さを有するように、平面視での前記拡散層配線の形状を蛇行状に形成する工程と、
前記重複領域において前記拡散層配線が平面視で占める面積、前記重複領域における前記拡散層配線の幅および前記重複領域における前記拡散層配線の間隔を一定にしたまま、前記重複領域において互いに離間されている前記拡散層配線の数を変更させる工程と、
前記拡散層配線の前記数を変更させて前記排他面積の最小値を算出する工程と、
をさらに含む半導体装置の製造方法。
（付記１０）
基板上に形成された絶縁膜と、
前記基板に形成され、かつ、平面視で蛇行状に形成された拡散層配線と、
前記拡散層配線に接続したコンタクトと、
を備え、
前記拡散層配線は、
前記基板の拡散層により形成され、かつ、互いに離間した複数の拡散領域と、
少なくとも表面がシリサイドにより形成されたシリサイド部と、
少なくとも表面がシリサイドにより形成され、かつ、前記コンタクトが接続されたシリサイドコンタクト部と、
を含み、
前記複数の拡散領域は、平面視で前記絶縁膜と重なる領域である重複領域において、前記絶縁膜に覆われており、前記シリサイド部と前記シリサイドコンタクト部とは、平面視で前記重複領域の外側に形成されており、
前記複数の拡散領域は、並列に配列されているとともに、前記シリサイド部を介して互いに電気的に直列に接続されており、前記拡散領域と前記シリサイドコンタクト部とは、電気的に接続されており、
前記シリサイドコンタクト部において前記絶縁膜から平面視で最も離れた縁部は、前記シリサイド部において前記絶縁膜から平面視で最も離れた縁部よりも、平面視で前記絶縁膜に近い半導体装置。
（付記１１）
付記１０に記載の半導体装置であって、
前記シリサイドコンタクト部において前記絶縁膜から平面視で最も離れた縁部は、平面視で線分状に形成されているとともに、前記シリサイド部において前記絶縁膜から平面視で最も離れた縁部は、平面視で線分状に形成されており、前記シリサイドコンタクト部において前記絶縁膜から平面視で最も離れた縁部と、前記シリサイド部において前記絶縁膜から平面視で最も離れた縁部とは、互いに平行に形成されている半導体装置。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８１】
ＳＤ１      半導体装置
ＳＤ２      半導体装置
ＳＵＢ      基板
ＳＴＩ      素子分離膜
ＷＬＴ      ウェル
ＷＬＲ      ウェル
ＴＲ        トランジスタ
ＰＳＬ      ポリシリコン配線
ＤＬ        拡散層配線
ＧＩ        ゲート絶縁膜
ＧＥ        ゲート電極
ＳＷ        サイドウォール
ＳＤＲ      ソース・ドレイン領域
ＥＸ        エクステンション領域
ＩＤ１      層間絶縁膜
ＩＤ２      層間絶縁膜
ＰＳ１      ポリシリコン部
ＰＳ２      ポリシリコン部
ＰＳ３      ポリシリコン部
ＤＲ１      拡散領域
ＤＲ２      拡散領域
ＤＲ３      拡散領域
ＳＣＰ１    シリサイド部
ＳＣＰ２    シリサイド部
ＳＣＣ１    シリサイドコンタクト部
ＳＣＣ２    シリサイドコンタクト部
ＳＢ        絶縁膜
ＳＣ        シリサイド膜
ＧＳ        シリサイド膜
ＲＳＣ１    シリサイド膜
ＲＳＣ４    シリサイド膜
ＣＴ１      コンタクト
ＣＴ２      コンタクト
ＣＴ３      コンタクト
ＣＴ４      コンタクト
ＥＧ１      縁部
ＥＧ２      縁部
ＥＧ３      縁部
ＥＧ４      縁部
ＳＤＣＰ    コンタクトプラグ
ＧＣＰ      コンタクトプラグ
ＳＤＷＬ    配線
ＧＷＬ      配線
ＲＷＬ１    配線
ＲＷＬ２    配線
ＢＭ        バリアメタル膜
ＣＭ        導電膜
ＲＩＦ      絶縁膜
ＩＦ        絶縁膜
ＰＳ        ポリシリコン膜
【図１】
2014236063.tif 000010
【図２】
2014236063.tif 000011
【図３】
2014236063.tif 000012
【図４】
2014236063.tif 000013
【図５】
2014236063.tif 000014
【図６】
2014236063.tif 000015
【図７】
2014236063.tif 000016
【図８】
2014236063.tif 000017
【図９】
2014236063.tif 000018
【図１０】
2014236063.tif 000019
【図１１】
2014236063.tif 000020
【図１２】
2014236063.tif 000021
【図１３】
2014236063.tif 000022
【図１４】
2014236063.tif 000023
【図１５】
2014236063.tif 000024
【図１６】
2014236063.tif 000025
【図１７】
2014236063.tif 000026