(57)【要約】【課題】書換え電流（スイッチング電流）を大きくせず、熱揺らぎ特性を改善した磁気抵抗メモリ素子および磁気抵抗メモリの実現。【解決手段】トンネルバリア層31と、トンネルバリア層の一方の側に設けられた磁化固定層32と、トンネルバリア層の他方の側に設けられた記憶層40と、を有し、記憶層は、トンネルバリア層に接触し、垂直磁気異方性を有する第１磁性層M1と、第１磁性層に接触した常磁性層Nと、常磁性層に接触し、垂直磁気異方性を有する第２磁性層M2と、を有し、第１磁性層M1の飽和磁化と厚さを乗じた値は、第２磁性層の飽和磁化と厚さを乗じた値より大きい垂直磁化型磁気抵抗メモリ素子。【選択図】図５
2014116534.tif 000002
【特許請求の範囲】
【請求項１】
トンネルバリア層と、
前記トンネルバリア層の一方の側に設けられた磁化固定層と、
前記トンネルバリア層の他方の側に設けられた記憶層と、を備え、
前記記憶層は、
前記トンネルバリア層に接触し、垂直磁気異方性を有する第１磁性層と、
前記第１磁性層に接触した常磁性層と、
前記常磁性層に接触し、垂直磁気異方性を有する第２磁性層と、を備え、
前記第１磁性層の飽和磁化と厚さを乗じた値は、前記第２磁性層の飽和磁化と厚さを乗じた値より大きいことを特徴とする垂直磁化型磁気抵抗メモリ素子。
【請求項２】
前記第１磁性層の材料は、ＣｏＦｅＢ、ＣｏＦｅ、Ｆｅ、Ｃｏ、ＦｅＢまたはＣｏＢのいずれかであることを特徴とする請求項１記載の垂直磁化型磁気抵抗メモリ素子。
【請求項３】
前記垂直磁化型磁気抵抗メモリ素子は、表面に対して、前記記憶層が前記トンネルバリア層の下側に配置されるトップピン型であり、
前記第１磁性層の膜厚は、０．７ｎｍ以上、１．５ｎｍ以下であることを特徴とする請求項１または２記載の垂直磁化型磁気抵抗メモリ素子。
【請求項４】
前記垂直磁化型磁気抵抗メモリ素子は、表面に対して、前記記憶層が前記トンネルバリア層の上側に配置されるボトムピン型であり、
前記第１磁性層の膜厚は、１．０ｎｍ以上、２．０ｎｍ以下であることを特徴とする請求項１または２記載の垂直磁化型磁気抵抗メモリ素子。
【請求項５】
前記常磁性層は、前記第１磁性層に接触する第１常磁性層と、前記第２磁性層に接触する第２常磁性層と、を有することを特徴とする請求項１から４のいずれか１項記載の垂直磁化型磁気抵抗メモリ素子。
【請求項６】
前記第１常磁性層の材料は、ＴａまたはＮｂあり、
前記第２常磁性層の材料は、Ｒｕ、ＲｈまたはＰｄのいずれかであり、
前記第１常磁性層の膜厚は、０．１ｎｍ以上、０．５ｎｍ以下であり、
前記第２常磁性層の膜厚は、０．４ｎｍ以上、２．０ｎｍ以下であることを特徴とする請求項５記載の垂直磁化型磁気抵抗メモリ素子。
【請求項７】
複数のメモリセルと、
各メモリセルの一方の端子に接続される第１配線と、
各メモリセルの他方の端子に接続される第２配線と、
選択線と、
前記第１配線および前記第２配線間に双方向に電流を流すように電圧を印加するライトアンプと、
前記第１配線および前記第２配線間の電圧差を検出するセンスアンプと、
前記選択線を制御するデコーダ回路と、を備え、
各メモリセルは、
請求項１から６のいずれか１項記載の垂直磁化型磁気抵抗メモリ素子と、
前記垂直磁化型磁気抵抗メモリ素子に接続された選択トランジスタと、を有し、
前記選択線は、各メモリセルの前記選択トランジスタのゲートに接続されることを特徴とする磁気抵抗メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気トンネル接合(Magnet Tunnel Junction:MTJ)を有する磁気抵抗メモリ素子および磁気抵抗メモリに関する。
【背景技術】
【０００２】
近年の電子デバイスにおいては、シリコン（Ｓｉ）のＣＭＯＳロジックに対して低コストで混載が可能な、大容量不揮発性メモリの重要性が高まっている。
【０００３】
磁気抵抗メモリ(Magnetoresistive Random Access Memory: MRAM）は、情報の不揮発性に加えて、情報の高速な書き換えが無制限に行える。このことから、フラッシュメモリなどＲＯＭ用途のメモリだけでなく、ＳＲＡＭやＤＲＡＭといったＲＡＭ用途のメモリを置き換える可能性がある新規不揮発性メモリとして注目されている。
【０００４】
ＭＲＡＭは、トンネルバリア層の上下に強磁性金属電極を配置し、強磁性金属電極の相対的な磁化の向きによってトンネル抵抗が変化する磁気トンネル接合を利用してメモリ機能を実現する。磁化の方向が固定された強磁性金属電極は磁化固定（ピン）層、磁化の方向が反転可能な強磁性金属電極は磁化自由（フリー）層と呼ばれる。フリー層の磁化方向に応じて抵抗が異なるので、フリー層の磁化方向に対応して“０”と“１”の２値データを対応させる。このようにフリー層の磁化方向に応じてデータの記憶を行うので、ここでは、フリー層を記憶層と称する。
【０００５】
これまで、磁化自由層の向きは、配線に電流を流すことで誘導される磁場を用いて反転させていた。しかし、近年になり、スピン偏極した電子によるトルク（Spin-Transfer Torque: STT）により磁化自由層の磁化反転が可能であることが分かった（スピン注入磁化反転）。磁場による磁化反転の場合、素子が小さくなるほど反転させるのに大きな磁場が必要となり微細化が難しかった。スピン注入磁化反転の場合は、素子が小さくなるほどスイッチング電流が小さくなることより、書き換えに必要な電流を大幅に減少でき、ＭＲＡＭの実用化の可能性が一層高まっている。
【０００６】
以下の説明では、磁気トンネル接合を実現する材料として使用されるＭｇＯは酸化マグネシウムを、Ｃｏはコバルトを、Ｆｅは鉄を、Ｂはボロン（ホウ素）を、Ｔａはタンタルを、Ｒｕはルテニウムを、Ｎｉはニッケルを、を示す。さらに、Ｐｔは白金を、Ａｒはアルゴンを、Ｐｄはパラジウムを、Ｒｈはロジウムを、Ｎｂはニオビウムを、ＰＭＡ材料は垂直磁気異方性（ｐｅｒｐｅｎｄｉｃｕｌａｒ ｍａｇｎｅｔｉｃ ａｎｉｓｏｔｒｏｐｙ）材料の総称を、示す。
【０００７】
ＭＲＡＭを高集積化していくと、ＭＴＪのサイズが減少してスイッチング電流はＭＴＪの面積に比例して小さくなるため有利であるが、同時にデータ保持特性が減少してしまうという問題が生じる。書換え電流Ｉｃを増やすことなく保持特性を向上させる方法の一つに、面内磁化ＭＴＪの場合に、記憶層をＳＡＦ (Synthetic AntiFerromagneticあるいはFerrimagnetic)構造にすることが提案されている。一般的に、面内磁化の場合には平面形状のアスペクト比を大きくすることで、長辺方向の磁化が安定にする。従って、熱揺らぎパラメータΔをＳＡＦ構造の記憶層にすることで６０以上にすることはできるが、短辺を小さくしてもＭＴＪの面積を小さくできないため、書換え電流Ｉｃを低減できないという問題があった。
【０００８】
磁化の向きを一方向に保つエネルギー(保持特性、熱揺らぎ耐性)は、磁気異方性エネルギーと磁化反転単位体積の積で表わされる。面内磁化ＭＴＪの場合には、アスペクトで形状に異方性を持たせる形状磁気異方性を用いたが、垂直ＭＴＪの場合には、結晶磁気異方性が大きく、形状の異方性に依存する必要がない。
【０００９】
この垂直磁化ＭＴＪにおいても、記憶層をＳＡＦ構造にするということが提案されている。例えば、二つの記憶層と一つの磁化固定層からなるＭＴＪにおいて、第１記憶層を反強磁性結合したＳＡＦ構造にすることにより、第２記憶層が第１記憶層より先に反転しないようにしている。
また、垂直磁化ＭＴＪで、ＳＦ(Synthetic ferromagnetic)結合した記憶層が提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−０１０５９０号公報
【特許文献２】特許２００８−２５２０３６号公報
【非特許文献】
【００１１】
【非特許文献１】Hayakawa et al., “Current-Induced Magnetization Switching in MgO Barrier Based Magnetic Tunnel Junctions with CoFeB/Ru/CoFeB Synthetic Ferrimagnetic Free Layer”, JJAP Express letter, Vol. 45, No. 40, 2006, pp.L1057-L1060
【非特許文献２】S. Ikeda et al., “A perpendicular-anisotropy CoFeB-MagO magnetic tunnel junction”, Nature materials, Vol. 9, pp.721-724, September 2010
【非特許文献３】M. Pakala et al., “Critical current distribution in spi-transfer-switched magnetic tunnel junctions”, Journal of Appl. Phys. 98. 056107 (2005)
【非特許文献４】Y, Saito et al., “Thermal stability parameters in synthetic antiferromagnetic free layers in magnetic tunnel junctions”, Journal of Appl. Phys. 97. 10C914(2005)
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記の提案されている二つの記憶層と一つの磁化固定層からなるＭＴＪにおいては、単純にＳＡＦ構造にすることで、熱的安定性が向上するかもしれないが書換え（スイッチング）電流Ｉｃも大きくなることがある。
さらに、ＳＦ結合した記憶層の場合には、書換え電流Ｉｃが増加したり、記憶からの漏れ磁場が非常に大きくなるため、磁化固定層がその影響で固定されないで反転しやすくなるという問題があることが分かった。
【００１３】
以上のように、単純に２つの強磁性層として、垂直磁気異方性を持つ磁性体を用いて、記憶層にＳＡＦ構造を形成するだけでは、上記課題を解決できないことが分かった。これは、記憶層のＳＡＦ構造によっては、かえってスイッチング電流が大きくなってしまい、熱揺らぎ安定性が低下してしまうためである。
【課題を解決するための手段】
【００１４】
第１の態様によれば、垂直磁化型磁気抵抗メモリ素子は、トンネルバリア層と、トンネルバリア層の一方の側に設けられた磁化固定層と、トンネルバリア層の他方の側に設けられた記憶層と、を有する。記憶層は、トンネルバリア層に接触し、垂直磁気異方性を有する第１磁性層と、第１磁性層に接触した常磁性層と、常磁性層に接触し、垂直磁気異方性を有する第２磁性層と、を有する。第１磁性層の飽和磁化と厚さを乗じた値は、第２磁性層の飽和磁化と厚さを乗じた値より大きい。
【００１５】
第２の態様によれば、磁気抵抗メモリは、複数のメモリセルと、各メモリセルの一方の端子に接続される第１配線と、各メモリセルの他方の端子に接続される第２配線と、選択線と、ライトアンプと、センスアンプと、選択線を制御するデコーダ回路と、を有する。ライトアンプは、第１配線および第２配線間に双方向に電流を流すように電圧を印加し、センスアンプは、第１配線および第２配線間の電圧差を検出する。各メモリセルは、第１の態様の垂直磁化型磁気抵抗メモリ素子と、垂直磁化型磁気抵抗メモリ素子に接続された選択トランジスタと、を有する。選択線は、各メモリセルの選択トランジスタのゲートに接続される。
【発明の効果】
【００１６】
実施形態によれば、書換え電流Ｉｃ（スイッチング電流）を大きくせず、熱揺らぎ特性を改善した磁気抵抗メモリ素子および磁気抵抗メモリが実現される。
【図面の簡単な説明】
【００１７】
【図１】図１は、実施形態の界面垂直磁化型ＳＴＴ−ＭＲＡＭのメモリセルを示す図である。
【図２】図２は、図１の（Ｂ）に示したメモリセルのレイアウトで、同一のビット線およびソース線に接続される隣接する２個のメモリセルおよび周辺回路部分のトランジスタの断面構造の例を示す図である。
【図３】図３は、ＭＴＪの構造を示す図であり、（Ａ）がトップピン型のＭＴＪの構造を、（Ｂ）がボトムピン型のＭＴＪの構造を、示す。
【図４】図４は、トンネルバリア層および記憶層の構造を示す図であり、（Ａ）がトップピン型のＭＴＪの場合を、（Ｂ）がボトムピン型のＭＴＪの場合を、示す。
【図５】図５は、試料の構造を示す図である。
【図６】図６は、図５の試料で、ｎ＝１〜３と変化させて測定した記憶層のみの磁化ヒステリシス曲線を示す図であり、（Ａ）は全範囲を、（Ｂ）は低磁場付近のマイナーループを拡大して示す。
【図７】図７は、Ta 5 nm/[CoPd (n=1〜3)/Ru 0.6 nm/Ta 0.2 nm/CoFeB 0.7 nm/MgO 0.9 nm/Ta 5 nm構造のＭＨループを示す図である。
【図８】図８は、ＣｏＰｄ／Ｒｕ／Ｔａ／ＣｏＦｅＢのＳＡＦ構造のヒステリシス曲線を示し、（Ａ）がｎ＝１を、（Ｂ）がｎ＝２の場合を示す。
【図９】図９は、理想的なＣｏＰｄ−ＳＡＦ構造のヒステリシス曲線、及びTa 5 nm/[CoPd (n=1,2)/Ru 0.6 nm/Ta 0.2 nm/CoFeB 0.7 nm/MgO 0.9 nm/Ta 5 nm構造のベタ膜の場合のＭＨループを示す図である。
【図１０】図１０は、サンプルＡ〜Ｃで測定したＩｃおよびΔを示す図である。
【図１１】図１１は、実験結果に基づいて作製した良好な特性を示すＭＴＪの構造例を示す図であり、（Ａ）がトップピン型の例を、（Ｂ）がボトムピン型の例を示す。
【図１２】図１２は、実施形態のＭＴＪの製造プロセスを示す図である。
【図１３】図１３は、実施形態のＭＴＪの製造プロセスを示す図である。
【図１４】図１３は、実施形態のＭＴＪの製造プロセスを示す図である。
【図１５】図１５は、実施形態の界面垂直磁化型ＭＲＡＭを、ＣＭＯＳ回路に混載した半導体装置のブロック図である。
【図１６】図１６は、ＭＲＡＭのブロック図である。
【発明を実施するための形態】
【００１８】
図１は、実施形態の界面垂直磁化型のＭＲＡＭのメモリセルを示す図であり、（Ａ）が１個のメモリセルの電気的等価回路を、（Ｂ）が複数のメモリセルを配置したメモリセルアレイを、示す。
【００１９】
図１の（Ａ）に示すように、メモリセル１０は、トランジスタ（nMOSFET）１１と、抵抗値が設定される可変抵抗素子１２と、を有する。可変抵抗素子１２は、界面垂直ＭＴＪを含み、記憶データに応じて記憶層（磁化自由層）の磁化方向が設定される。可変抵抗素子１２の一端はビット線１４に接続され、可変抵抗素子１２の他端はトランジスタ１１の一方の被制御端子（ドレイン）に接続される。トランジスタ１１の制御端子（ゲート）はワード線１３に接続され、トランジスタ１１の他方の被制御端子（ソース）はソース線１５に接続される。
【００２０】
メモリセル１０にデータを書き込む場合は、ワード線１３に選択電圧（Ｈ）を印加してトランジスタ１１をオンし、書き込むデータ（ＨまたはＬ）に応じて、ビット線１４とソース線１５の間に極性の異なる電流を流すように電圧を印加する。これにより、書き込むデータに応じて、ＭＴＪの磁化自由層の磁化方向が設定され、可変抵抗素子１２は、異なる抵抗値を呈する。メモリセル１０からデータを読み出す場合は、ワード線１３に選択電圧（Ｈ）を印加してトランジスタ１１をオンし、ビット線１４とソース線１５の間に、書き込み時より小さい電圧を印加する。これにより、トランジスタ１１および可変抵抗素子１２を介して、ビット線１４とソース線１５の間に電流が流れるが、可変抵抗素子１２の抵抗値に応じて流れる電流が異なるので、電流量の差に対応して記憶しているデータを検出する。
【００２１】
図１の（Ａ）では、ビット線１４とソース線１５が直交しているが、書き込みおよび読み出し動作の関係から、ビット線１４とソース線１５は隣接して平行に配置されることが望ましい。図１の（Ｂ）は、ビット線１４とソース線１５を平行に配置した場合のメモリセルのレイアウトを示す。図１の（Ｂ）に示すように、ビット線１４とソース線１５の組に対してワード線１３が直交する方向に配置される。図１の（Ｂ）では、同一のビット線１４およびソース線１５に接続される隣接する２個のメモリセルのトランジスタ１１のソースは接続され、その接続ノードがソース線１５に接続される。
【００２２】
図２は、図１の（Ｂ）に示したメモリセルのレイアウトで、同一のビット線１４およびソース線１５に接続される隣接する２個のメモリセルおよび周辺回路部分のトランジスタの断面構造の例を示す図である。
図２に示すように、メモリセル部分および周辺回路部分において、基板２１の上の層２２にトランジスタなどの機能素子が形成される。コンタクト層ＣＴでは、ゲート電極２３Ａおよび２３Ｂ、ドレイン電極２４Ａおよび２４Ｂ、およびソース電極２５が形成される。Ｍ１からＭ５は、それぞれメタル層を示し、Ｖ１からＶＭ４はビア層を示す。図示していないが、ゲート電極２３Ａおよび２３Ｂは、いずれかのメタル層に設けられた、紙面に垂直な方向に伸びるワード線に接続される。また、ソース電極２５は、いずれかのメタル層に設けられた、紙面上を横方向に伸びるソース線に接続される。ドレイン電極２４Ａおよび２４Ｂは、メタル層Ｍ１〜Ｍ４およびビア層Ｖ１〜Ｖ４を介して上層に導かれ、下部電極２６に接続される。以上の構造は、メモリセル部分および周辺回路部分で同じである。メモリセル部分においては、ＭＴＪ３０は下部電極２６と上部電極２８の間に形成され、上部電極２８はメタル層Ｍ５に配置され、紙面上を横方向に伸びるビット線に接続される。
【００２３】
ＭＴＪ３０以外の部分は、これまで広く行われている配線レイアウトおよび製造方法を適用して実現されるため説明は省略し、ＭＴＪについてのみ説明する。
【００２４】
図３は、ＭＴＪ３０の構造を示す図であり、（Ａ）がトップピン型のＭＴＪ３０の構造を、（Ｂ）がボトムピン型のＭＴＪ３０の構造を、示す。
図３の（Ａ）に示すように、トップピン型のＭＴＪ３０は、下部電極２６の上面に接触する記憶（フリー：磁化自由）層４０と、記憶層４０の上面に接触するトンネルバリア層３１と、トンネルバリア層３１の上面に接触する磁化固定（ピン）層３２と、を有する。上部電極２８は、磁化固定層３２の上面に接触するように形成される。
【００２５】
また、図３の（Ｂ）に示すように、ボトムピン型のＭＴＪ３０は、下部電極２６の上面に接触する磁化固定層３２と、磁化固定層３２の上面に接触するトンネルバリア層３１と、トンネルバリア層３１の上面に接触する記憶層４０と、を有する。上部電極２８は、記憶層４０の上面に接触するように形成される。
【００２６】
上記のように、トップピン型のＭＴＪ３０とボトムピン型のＭＴＪ３０は、磁化固定（ピン）層３２が、トンネルバリア層３１の上側に形成されるか、下側に形成されるか、が異なる。言い換えれば、記憶層４０が、トンネルバリア層３１の上側に形成されるか、下側に形成されるか、が異なる。いずれの場合も、動作原理に差異はない。
【００２７】
図４は、トンネルバリア層３１および記憶層４０の構造を示す図であり、（Ａ）がトップピン型のＭＴＪ３０の場合を、（Ｂ）がボトムピン型のＭＴＪ３０の場合を、示す。
【００２８】
図４の（Ａ）に示すように、トップピン型のＭＴＪ３０の記憶層４０は、トンネルバリア層３１の下面に接触する第１記憶磁性層Ｍ１と、Ｍ１の下面に接触する常磁性層Ｎと、常磁性層Ｎの下面に接触する第２記憶磁性層Ｍ２と、を有する。したがって、第２記憶磁性層Ｍ２の下面には下部電極２６が接触する。
【００２９】
実施形態では、常磁性層Ｎは、第１記憶磁性層Ｍ１の下面に接触する第１常磁性層Ｎ１と、第１常磁性層Ｎ１の下面に接触する第２常磁性層Ｎ２と、を有する。したがって、第２常磁性層Ｎ２は、第２記憶磁性層Ｍ２の上面に接触する。なお、常磁性層Ｎは、実施形態では第１常磁性層Ｎ１および第２常磁性層Ｎ２の２層を有するが、１層でも、３層以上でもよく、２層に限定されるものではない。さらに、実施形態では、第１記憶磁性層Ｍ１と第２記憶磁性層Ｍ２は、後述するように、反強磁性結合している。
【００３０】
図４の（Ｂ）に示すように、ボトムピン型のＭＴＪ３０の記憶層４０は、図４の（Ａ）のトップピン型のＭＴＪ３０の記憶層４０を、上下逆転した構造を有する。
【００３１】
図４に示すように、実施形態の記憶層４０は、前述のＳＡＦ (Synthetic AntiFerromagneticあるいはFerrimagnetic)構造を有する。垂直磁化膜ＳＡＦ構造を有する記憶層で、単純に２つの強磁性層として、垂直磁気異方性を持つ磁性体を用いて、記憶層にＳＡＦ構造を形成するだけでは、熱揺らぎ安定性が増加するかもしれないが、スイッチング電流が大きくなってしまい磁化反転が容易ではない可能性があることが判明した。そこで、スイッチング電流を小さくでき、良好な熱揺らぎ安定性が得られる条件を調べたところ、トンネルバリア層に接する第１磁性層Ｍ１の磁化と、トンネルバリアから離れた第２磁性層Ｍ２の磁化との関係が、記憶層の特性に大きく影響することを見出した。具体的には、第１磁性層Ｍ１の磁化が、第２磁性層Ｍ２の磁化より大きい構造を用いることにより、スイッチング電流を大きくせず、熱揺らぎ特性を改善することができる。以下、実施形態のボトムピン型のＭＴＪ３０の記憶層４０について説明する。
【００３２】
ＭＴＪ３０のトンネルバリア層３１としては、通常ＭｇＯが広く用いられている。高磁気抵抗を得るためにはＭｇＯが（００１）配向する必要がある。そのためには、ＭｇＯトンネルバリア層３１の上下の層、すなわち第１磁性層Ｍ１および磁化固定層３２は、結晶整合性がよい、Ｆｅ、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ、ＣｏＢ、ＦｅＢのいずれかで形成することが望ましい。これらの磁性体は、極薄膜の場合において、垂直磁気異方性が発現することが知られている。
【００３３】
一方、Ｍ２層に関しては、基本的に、垂直磁気異方性をもつ磁性体であれば、どのような材料で形成してもよい。しかし後述するように、Ｍ１層の磁化よりも小さくするために、材料やその膜厚が限定される。
【００３４】
第２常磁性層Ｎ２としては、Ｒｕ、Ｒｈ、Ｐｄ等の元素が用いられ、その膜厚は  ０．４ｎｍ〜２．０ｎｍの範囲である。ＲＫＫＹ交換相互作用により、Ｍ１層とＭ２層の間に反強磁性的交換相互作用が働くような膜厚を用いる。ＲＫＫＹ交換相互作用は、金属層などを介した場合に発現する電子軌道の波動に起因する相関結合である。
【００３５】
また、第１常磁性層Ｎ１は、第１強磁性層Ｍ１が第２強磁性層Ｍ２の影響を受けないで、ＭｇＯトンネルバリア層３１の界面から結晶化が進むように挿入するもので、Ｔａ、Ｎｂ等の元素が用いられ、その膜厚は０．１ｎｍ〜０．５ｎｍの範囲である。
【００３６】
第２強磁性層Ｍ２をＣｏＰｄで、第１強磁性層Ｍ１をＣｏＦｅＢで形成した試料を製作し、その特性を調べた。ここで、Ｍ２層のＣｏＰｄは、Ｃｏを厚さ０．３ｎｍ、Ｐｄを厚さ０．７ｎｍの組とし、これをｎ＝１〜３回堆積し、最後のＣｏを厚さ０．３ｎｍで堆積した。今後、このような層構造[Co0.3nm/Pd0.7nm]n=iCo0.3nmをＣｏＰｄ（ｎ＝ｉ）と表記する。
【００３７】
図５は、試料の構造を示す図である。この試料は、下部金属２６および上部金属２８を厚さ５ｍｎのＴａ膜とし、トンネルバリア層３１を厚さ０．９ｍｎのＭｇＯ膜とし、第１記憶磁性層Ｍ１を厚さ０．７ｎｍのＣｏＦｅＢ膜とする。そして、第２記憶磁性層Ｍ１を、上記の[Co0.3nm/Pd0.7nm]n=iCo0.3nmの層構造膜とし、第１常磁性層Ｎ１を厚さ０．２ｎｍのＴａ膜とし、第２常磁性層Ｎ２を厚さ０．６ｎｍのＲｕ膜とする。この場合、第２常磁性層Ｎ２の厚さが０．２ｎｍと薄いので、Ｍ１層とＭ２層の間に反強磁性的交換相互作用が働く。したがって、この試料には、記憶層４０のみが設けられ、磁化固定（ピン）層３２は設けられていない。
【００３８】
図６は、図５の試料で、ｎ＝１〜３と変化させて測定した記憶層のみの磁化ヒステリシス曲線を示す図であり、（Ａ）は全範囲を、（Ｂ）は低磁場付近のマイナーループを拡大して示す。これらの測定は、試料振動型磁力計(VSM:Vibrating Sample Magnetometer)を用いて行った。
【００３９】
図７は、Ta 5 nm/[CoPd (n=1〜3)/Ru 0.6 nm/Ta 0.2 nm/CoFeB 0.7 nm/MgO 0.9 nm/Ta 5 nm構造のＭＨループを示す図である。
図７に示すように、CoPd(n)/Ru(0.6)/Ta(0.2)/CoFeB(0.7)-ＳＡＦ構造の飽和磁化msと残留磁化mrは、次のように定義される。
ms = msCoFeB + msCoPd
mr = | msCoPd - msCoFeB |
したがって、
msCoFeB> msCoPdの場合、a=2・msCoPd
msCoFeB< msCoPdの場合、a=2・msCoFeB
となる。
【００４０】
試料の測定から得られた図６のＳＡＦ構造のヒステリシス曲線は、低磁場でのループと高磁場（±３０００−４０００Ｏｅ付近）のループからなる。図７の高磁場付近のループの高さは、ｎ＝２および３で同じ大きさであるが、ｎ＝１ではやや小さくなっている。この高さは、図７でaと定義しており、2・msCoPdか、または2・msCoFeBの大きさに対応する。
【００４１】
ここで、低磁場側のマイナーループに着目すると、ｎ＝１の場合には細く、ｎ＝２，３のマイナーループはその保持力（ループの幅の半分）がほぼ同じで、高さが変化している。これらのＳＡＦ構造で違うのは、ＣｏＰｄの膜厚である。ＣｏＰｄ層とＣｏＦｅＢ層の膜厚と磁化の大きさをまとめた表を、表１として示す。
【００４２】
【表１】
2014116534.tif 000003
【００４３】
ｎ＝１の場合、ＣｏＰｄの磁化2・msCoPd・tCoPdが7.0E-5emu/cm2となり、０．７ｎｍのＣｏＦｅＢ層の磁化msCoFeBである1.1E-4emu/cm2より小さい。ｎ＝２および３の場合には、ＣｏＰｄの体積磁化msCoPd・tCoPdは、それぞれ、1.2E-4emu/cm2, 1.8E-4emu/cm2となり、ＣｏＦｅＢ層の磁化とほぼ同じかより大きくなる。
【００４４】
強磁性層/常磁性層/強磁性層のＳＡＦ構造の磁化ヒステリシス曲線では、磁化の大きい強磁性層が低磁場での磁化反転を主導し、高磁場側のループは磁化の小さい層の反転に対応する。
【００４５】
図８は、ＣｏＰｄ／Ｒｕ／Ｔａ／ＣｏＦｅＢのＳＡＦ構造のヒステリシス曲線を示し、（Ａ）がｎ＝１を、（Ｂ）がｎ＝２の場合を示す。この図でも、上記考察によって得られた結果が確認され、ｎ＝１の場合には、低磁場側の磁化反転はＣｏＦｅＢ層（第１記憶磁性層Ｍ１）が主導して起こり、ｎ＝２，３の場合には、ＣｏＰｄ層（第２記憶磁性層Ｍ２）が主導して起こることが判明した。
【００４６】
図６の（Ｂ）は、ＣｏＰｄ層をｎ＝１〜３と変化させた場合のほかに、Ta 5 nm/CoFeB 0.7nm/MgO 0.9 nm/Ta 5nmのＳＡＦ構造ではないＣｏＦｅＢ単層記録層構造のマイナーループもあわせて示した。厚さ０．７ｎｍのＣｏＦｅＢ単層記憶層の場合は、非常に保持力（Ｈｃ）が小さく、細いループになっている。ＭＴＪの記憶層が単軸であると仮定すると、Ｈｃが熱揺らぎΔに比例するため、厚さ０．７ｎｍのＣｏＦｅＢ単層記憶層の場合は熱揺らぎ耐性が小さいことが推定される。しかし、厚さ０．７ｎｍのＣｏＦｅＢ層とＣｏＰｄをＳＡＦ構造にすることで、ｎ＝１の場合に示すようにＨｃは大きくなる。この結果からもΔが飛躍的に改善することが予想される。
【００４７】
しかしながら、ｎ＝２および３としたＣｏＰｄのＳＡＦ構造の場合には、Ｈｃが８００Ｏｅ程度もあることがわかる。単磁区を仮定すると、ＩｃはＭｓＶＨｃに比例すると近似できる。しかも、縦軸の磁化も大きいことから、非常に大きなスイッチング電流が必要になると考えられる。ことから、
【００４８】
さらに、このようなＨｃの大きなマイナーループのＳＡＦ構造の記憶層の場合には、もう一つ問題がある。これまでの議論は、ベタ膜の試料の特性について述べたものである。実際のＭＴＪは直径５０ｎｍ以下の微細な素子である。一般に、素子に加工した場合、その保持力が大きくなることが知られている。しかも、その保持力は素子寸法が小さい程、大きくなる。
【００４９】
図９は、理想的なＣｏＰｄ−ＳＡＦ構造のヒステリシス曲線の模式図である。点線はべた膜の場合の、実線が素子の加工した場合のＭＨループである。素子に加工するとＨｃが大きくなることが知られている。
もともとＨｃが大きな磁性層が低磁場側のループを主導した場合、図９に示すように、ベタ膜をＭＴＪに加工することで、それぞれのループがつながってしまい、ＳＡＦ構造が機能しなくなる。
【００５０】
このような磁気ヒステリシス曲線では、低磁場側のループが磁化反転を主導するため、磁化の小さい材料が望ましい。しかも、実際のＭＴＪを動作させるのは、電流であるため、ＭｇＯトンネルバリア３１に隣り合う第１記憶磁性層Ｍ１のＣｏＦｅＢ層がスイッチングを主導するのが望ましい。つまり、ＣｏＦｅＢ層がスイッチングを主導し、交換相互作用の力で保持特性が付加されるような構造が望ましい。
【００５１】
例えば、ｎ＝２の場合、ＣｏＦｅＢ単層を磁化反転できる電流を流しても、ＳＡＦ構造の磁化を反転できる電流量には至らず、スイッチングが生じない。低磁場側のループを反転できるだけのスイッチング電流を印加することで、ＳＡＦ構造全体が反転できるので、より大きな電流が必要となる。ＣｏＦｅＢ層は、スイッチング電流を小さくするため、あまり厚くしないで、交換結合の力が働くことによって、熱揺らぎ耐性を付加するのが望ましい。
【００５２】
つまり、第１記憶磁性層Ｍ１をＣｏＦｅＢで形成する場合は、スイッチング電流Ｉｃを小さくするためにその膜厚は薄い方がよい。例えば、表１の磁化をもとに、以下の組み合わせが条件を満足することがわかる。
Ｍ１層：ＣｏＦｅＢ  ０．７ｎｍ、Ｍ２層：ＣｏＰｄ（ｎ＝１）
Ｍ２層：ＣｏＦｅＢ  ０．８ｎｍ、Ｍ２層：ＣｏＰｄ（ｎ＝１，２）
【００５３】
第２記憶磁性層Ｍ２として用いる強磁性層の材料としては、ＣｏＰｄの他にも、ＣｏＰｔ、ＣｏＮｉ、ＦｅＰｔ、ＦｅＰｄ等の材料が候補である。これらは、Ｃｏ層とＰｄ層の交互積層構造、Ｃｏ層とＰｔ層との交互積層構造、Ｃｏ層とＮｉ層との交互積層構造、Ｆｅ層とＰｔ層との交互積層構造、Ｆｅ層とＰｄ層との交互積層構造で形成されていてもよい。ただし、第２記憶磁性層Ｍ２は、第１記憶磁性層Ｍ１よりその磁化を小さくするため、膜厚を薄くするか、合金中の強磁性金属の比率を小さくするのがよい。例えば、ＣｏＰｔの場合は、ＣｏｘＰｔ１−ｘ（０＜ｘ＜１）とすると、垂直磁気異方性が出現する範囲内でｘ濃度を低く、膜厚を薄くするのがよい。
【００５４】
トンネルバリア層３１のもう一つの界面と接する磁化固定(ピン)層３２は、垂直磁気異方性を示す強磁性層であるが、単層である必要はない。ＭｇＯと接する記憶層と反対側にＣｏＦｅＢ（あるいはＣｏＦｅ，Ｆｅ，Ｃｏ，ＦｅＢ，あるいはＣｏＢ）を形成し、垂直磁気異方性を示す材料（ＰＭＡ材料：例えば、ＣｏＰｔ，ＣｏＰｄ，ＣｏＮｉ等）と強磁性的に結合させたり、ＳＡＦ構造にするのがよい。
【００５５】
磁化固定層３２は，記憶層が反転する領域では、その磁気特性は変化せず、安定に存在する必要がある。よって、ＭｇＯトンネルバリア層３１と接触する磁性層としてできるだけ厚いＣｏＦｅＢ層を用い(トップピンの場合には１〜２ｎｍで，ボトムピンの場合には０．９ｎｍ〜１．５ｎｍ)、さらにＴａ層を介して垂直材料（ＰＭＡ材料：例えば、ＣｏＰｔ，ＣｏＰｄ，ＣｏＮｉ等）と強磁性結合させることにより安定にする。
【００５６】
ＳＡＦ構造の磁化固定層にする場合は、ＭｇＯトンネルバリア層３１と隣り合う磁性層に上述と同じ膜厚のＣｏＦｅＢ層を用い、膜厚０．４ｎｍ〜２．０ｎｍのＲｕ層を介して垂直材料（ＰＭＡ材料：例えば、ＣｏＰｔ，ＣｏＰｄ，ＣｏＮｉ等）と反強磁性交換結合させる。
【００５７】
本発明の記憶層のＳＡＦ構造の場合は、強磁性層である第１記憶磁性層Ｍ１は、スイッチング電流Ｉｃを低減させるため、薄いＣｏＦｅＢ層を用いるが、磁化固定（ピン）層は厚く、Ｉｃと同程度の電流で反転しない方がよい。
【００５８】
実際に約５５ｎｍΦのサイズのＭＴＪを作製し、そのＩｃ０およびΔを測定した。表２は、実際に作製したサンプル（Ｓａｍｐｌｅ）Ａ〜Ｃの構造を示す。
【００５９】
【表２】
2014116534.tif 000004
【００６０】
図１０は、上記のサンプルＡ〜Ｃで測定したＩｃおよびΔを示す図である。
図１０に示すように、スイッチング電流は３試料間でほとんど変わらないが、サンプルＢ： CoPd (n=1)/Ru 0.6nm/Ta 0.2nm/CoFeB 0.7nmを記憶層とするＭＴＪは、Δが非常に大きくなることがわかった。
【００６１】
サンプルＣのＩｃが増加しないで、Δも厚さ０．７ｎｍのＣｏＦｅＢ単層記憶層とほぼ同じであるのは、図９を用いて説明したように、微細素子に加工することで、もともと大きかったＨｃがさらに広がり、ＳＡＦ構造として機能しなくなったためと考えられる。
【００６２】
図１１は、以上のような結果に基づいて作製した良好な特性を示すＭＴＪの構造例を示す図であり、（Ａ）がトップピン型の例を、（Ｂ）がボトムピン型の例を示す。
図１１において、Bottom electrodeが下部金属２６に、Top electrodeが上部金属２８に、ＭｇＯがトンネルバリア層３１に、それぞれ対応する。図１１の（Ａ）において、記憶層がフリー層４０に対応し、そこに含まれるＣｏＦｅＢ０．７ｎｍが第１記憶磁性層Ｍ１に、ＣｏＰｄ１．１ｎｍが第２記憶磁性層Ｍ２に、Ｔａ０．２ｎｍが第１常磁性層Ｎ１に、Ｒｕ０．６ｎｍが第２常磁性層Ｎ２に、対応する。それ以外のＣｏＦｅＢ１．２ｎｍ、Ｔａ０．３ｎｍ、ＣｏＰｔ４ｎｍ、Ｒｕ１．０ｎｍおよびＣｏＰｔ１４ｎｍが磁化固定（ピン）層３２を形成する。
【００６３】
図１１の（Ｂ）において、記憶層がフリー層４０に対応し、そこに含まれるＣｏＦｅＢ１．２ｎｍが第１記憶磁性層Ｍ１に、ＣｏＰｄ１．１（ｎ＝２）が第２記憶磁性層Ｍ２に、Ｔａ０．３ｎｍが第１常磁性層Ｎ１に、Ｒｕ０．６ｎｍが第２常磁性層Ｎ２に、対応する。それ以外のＣｏＦｅＢ１．０ｎｍ、Ｔａ０．３ｎｍ、ＣｏＰｔ４ｎｍ、ＲｕおよびＣｏＰｔ１４ｎｍが磁化固定（ピン）層３２を形成する。
【００６４】
以上説明したように、記憶層においては、トンネルバリア層に接触する第１磁性層の磁化が、トンネルバリア層に接触しない第２磁性層の磁化より大きいことが望ましいことが判明した。言い換えれば、第１磁性層の飽和磁化と厚さを乗じた値は、第２磁性層の飽和磁化と厚さを乗じた値より大きいことが望ましい。
【００６５】
図１２から図１４は、実施形態のＭＴＪの製造プロセスを示す図である。なお、図２の参照符号を対応する部分に付している。
以下、図１２から図１４を参照して、製造プロセスを説明する。
【００６６】
図１２の（Ａ）に示すように、標準のＣＭＯＳロジックプロセスを用いて基板２１上にトランジスタなどの機能素子を服務層２２を作成する。さらに、その上にゲート電極２３および層間膜を形成する。この層間膜は、ＣＶＤ酸化膜であり、ＣＭＰで平坦化する。
【００６７】
図１２の（Ｂ）に示すように、通常の配線工程のプロセスで、ドレイン電極２４を含むＷプラグを形成して、ＣＭＰで平坦化する。このプラグ上に、ＭＴＪを形成するので、平坦になるように特に留意する。
【００６８】
図１２の（Ｃ）に示すように、下部電極２６／ＭＴＪ３０／上部電極２８／ハードマスクＨの多層膜をスパッタにより形成する。例えは、ハードマスクはＣｏ＋ＮＨ３やメタノールに対してエッチングの選択比が大きいＴａやＴｉ、ＴｉＮが望ましい。ここでは、一例として、８０ｎｍのＴａ／１００ｎｍのＳｉＯ２をハードマスクＨとする。
【００６９】
図１２の（Ｄ）に示すように、リソグラフィによりレジストパターンＲを形成する。
【００７０】
図１２の（Ｅ）に示すように、先ず、酸化膜エッチャーによりＣＦ４ガスを用いてＳｉＯ２をエッチングし、ＳｉＯ２をハードマスクとしてＣｌ、ＣＦ４などの反応性エッチングにより上部電極のＴａ層をエッチングする。
【００７１】
図１３の（Ｆ）に示すように、（Ｃｏ＋ＮＨ３＋Ａｒ）あるいはメタノール＋Ａｒの反応性エッチングによりＭＴＪをエッチングする。
【００７２】
図１３の（Ｇ）に示すように、ＳｉＮ／ＳｉＯ２カバー膜Ｓを堆積する。
【００７３】
図１３の（Ｈ）に示すように、素子分離のためのレジストパターンＲ１を形成する。
【００７４】
図１３の（Ｉ）に示すように、Ｃｌ、ＣＦ４などの反応性エッチングによりカバー膜Ｓをエッチングする。
【００７５】
図１３の（Ｊ）に示すように、層間絶縁膜Ｉを形成する。
【００７６】
図１３の（Ｋ）に示すように、ＣＭＰにより、層間絶縁膜Ｉを平坦化する。
【００７７】
図１４の（Ｌ）に示すように、エッチングバック(Etch-back)により、上部電極２８の頭だしを行う。
【００７８】
図１４の（Ｍ）に示すように、ビア(Via)形成のためのレジスト膜Ｒ２を形成する。
【００７９】
図１４の（Ｎ）に示すように、ＲＩＥによりビア(Via)穴ＨＬを形成する。このとき、ビア(Via)が深い場合には、一度には形成できない。
【００８０】
図１４の（Ｏ）に示すように、配線メタルＭを堆積する。
【００８１】
図１４の（Ｐ）に示すように、配線形成のためのレジストＲ３を形成する。
【００８２】
図１４の（Ｑ）に示すように、配線メタルＭをエッチングする。
以上のような製造プロセスで、実施形態のＭＴＪが作製される。
【００８３】
図１５は、これまで説明したＭＴＪを有する実施形態の界面垂直磁化型ＭＲＡＭを、ＣＭＯＳ回路に混載した半導体装置のブロック図である。
図１５に示すように、半導体装置（チップ）２００は、ＭＲＡＭ２２０と、ＭＲＡＭ２２０以外のＣＭＯＳ回路部２１０と、を有する。ＣＭＯＳ回路部２１０は、例えば、プロセッサ等のロジック回路部２１１、アナログ回路部２１２、電源回路等を有する。
【００８４】
図１６は、ＭＲＡＭ２２０のブロック図である。
図１６に示すように、ＭＲＡＭ２２０は、メモリセルアレイ３０１、ロウデコーダ３０２、コラムデコーダ３０３、選択スイッチ列３０４、ライトアンプ３０５、センスアンプ３０６、データＩ／Ｏ部３０７および制御部３０８を有する。ロウデコーダ３０２、コラムデコーダ３０３、データＩ／Ｏ部３０７および制御部３０８は、ＣＭＯＳ回路部２１０からのアドレス信号、入出力データおよび制御信号を受け、メモリセルアレイ３０１にアクセスする。ＭＲＡＭ２２０の構成および動作については広く知られているので、説明は省略する。
【００８５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００８６】
１２    可変抵抗素子
２６    下部電極
２８    上部電極
３０    ＭＴＪ（磁気トンネル接合）(Magnetic Tunnel Junction)
３１    トンネルバリア層
３２    磁化固定（ピン）層
４０    記憶（フリー）層（磁化自由層）
Ｍ１    第１磁性層
Ｍ２    第２磁性層
Ｎ１    第１常磁性層
Ｎ２    第２常磁性層
【図１】
2014116534.tif 000005
【図２】
2014116534.tif 000006
【図３】
2014116534.tif 000007
【図４】
2014116534.tif 000008
【図５】
2014116534.tif 000009
【図６】
2014116534.tif 000010
【図７】
2014116534.tif 000011
【図８】
2014116534.tif 000012
【図９】
2014116534.tif 000013
【図１０】
2014116534.tif 000014
【図１１】
2014116534.tif 000015
【図１２】
2014116534.tif 000016
【図１３】
2014116534.tif 000017
【図１４】
2014116534.tif 000018
【図１５】
2014116534.tif 000019
【図１６】
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