(57)【要約】【課題】ゲート直下のチャネルポテンシャルの段差を所望の値に設定することができ、デバイス設計の自由度を増す。【解決手段】ＭＯＳ型半導体装置であって、半導体基板１０のトランジスタを形成すべき１つのチャネルの一部の領域上に、第１のゲート絶縁膜１３を介して形成された第１のゲート電極１４と、チャネルの残りの領域上に、第２のゲート絶縁膜１６を介して形成された第２のゲート電極１７と、を具備している。そして、第２のゲート絶縁膜１６に所定の不純物を添加することで、第２のゲート電極１７の直下の閾値を上昇させている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板のトランジスタを形成すべき１つのチャネルの一部の領域上に、ＳｉＯ2 からなる第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記チャネルの残りの領域上に、ＳｉＯ2 からなる第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第１及び第２のゲート電極上に形成され、各々の電極を電気的に短絡するシリサイド層と、
を具備し、
前記第２のゲート絶縁膜にＨｆ，Ａｌ，又はＬａを添加することで、前記第２のゲート電極の直下のチャネルの閾値を上昇させてなることを特徴とするＭＯＳ型半導体装置。
【請求項２】
半導体基板のトランジスタを形成すべき１つのチャネルの一部の領域上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記チャネルの残りの領域上に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、
を具備し、
前記第２のゲート絶縁膜に所定の不純物を添加することで、前記第２のゲート電極の直下のチャネルの閾値を上昇させてなることを特徴とするＭＯＳ型半導体装置。
【請求項３】
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が厚いことを特徴とする請求項２記載のＭＯＳ型半導体装置。
【請求項４】
前記不純物として、Ｈｆ，Ａｌ，又はＬａを用いたことを特徴とする請求項２又は３に記載のＭＯＳ型半導体装置。
【請求項５】
前記第１及び第２のゲート絶縁膜はＳｉＯ2 であることを特徴とする請求項２〜４の何れかに記載のＭＯＳ型半導体装置。
【請求項６】
前記第１及び第２のゲート電極は、各々の電極上に形成されたシリサイド層により短絡されていることを特徴とする請求項２〜５の何れかに記載のＭＯＳ型半導体装置。
【請求項７】
半導体基板上に、第１のゲート絶縁膜を介して第１のゲート電極を形成する工程と、
前記第１のゲート電極に隣接して前記基板上に、第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜に所定の不純物を添加する工程と、
前記不純物が添加された前記第２のゲート絶縁膜上に、第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極を電気的に接続する導電体膜を形成する工程と、
を含むことを特徴とするＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＭＯＳ型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳアナログデバイスを微細化する上で、チャネル長変調は避けて通ることのできない問題である。この問題点を克服するために、異なる仕事関数を有する二つのゲート材料を用い、これらをチャネル長方向に配置したトランジスタ（Dual Work Function FET（DWF-FET））が提案されている。このＤＷＦ−ＦＥＴでは、ゲート直下のチャネルポテンシャルの段差を付けることができ、これにより例えば出力抵抗を上昇させることが可能となる。
【０００３】
しかし、異なる仕事関数の材料をゲートに用いた場合、その仕事関数差は材料に依存しておりバリアブルに変化させることはできない。このため、デバイス設計の自由度は低いものであった。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】IEEE TRANSACTIONS ON ELECTRON DEVICE, Vol.47, No.1, January 2000,“Exploring the Nobel Characteristics of Hetero-Material Gate Field-Effect Transistors（HMGFET’s）with Gate-Material Engineering”
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明が解決しようとする課題は、ゲート直下のチャネルポテンシャルの段差を所望の値に設定することができ、デバイス設計の自由度を増すことのできるＭＯＳ型半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態のＭＯＳ型半導体装置は、半導体基板のトランジスタを形成すべき１つのチャネルの一部の領域上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記チャネルの残りの領域上に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、を具備している。そして、前記第２のゲート絶縁膜に所定の不純物を添加することで、前記第２のゲート電極の直下の閾値を上昇させている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図。
【図２】図１の半導体装置におけるエネルギーポテンシャルを示す図。
【図３】図１の半導体装置の製造工程の前半を示す断面図。
【図４】図１の半導体装置の製造工程の後半を示す断面図。
【図５】第２の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図。
【図６】図２の半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【０００８】
以下、実施形態のＭＯＳ型半導体装置を、図面を参照して説明する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図である。
【００１０】
Ｓｉ基板（半導体基板）１０の表面部に、個々の素子を電気的に分離するための素子分離領域１１が形成されている。素子分離領域１１で囲まれた素子形成領域の中央部上に、ＳｉＯ2 からなる第１のゲート絶縁膜１３を介して第１のゲート電極１４が形成されている。
【００１１】
第１のゲート電極１４の一側面で基板１０の表面上に、第２のゲート絶縁膜１６を介して第２のゲート電極１７が形成されている。そして、第２のゲート絶縁膜１６には、ハフニウム（Ｈｆ）等の不純物が添加されている。なお、各ゲート絶縁膜１３，１６はＳｉＯ2 であり、各ゲート電極１４，１７は多結晶Ｓｉである。
【００１２】
第１及び第２のゲート電極１４，１７からなるゲート部の両側面には、第１の側壁絶縁膜２１が形成され、更にその両側面に第２の側壁絶縁膜２３が形成されている。そして、ゲート部を挟んで基板１０の表面部にエクステンション拡散層２２が形成され、更にその外側にソース／ドレイン拡散層２４が形成されている。
【００１３】
また、基板１０の表面部のソース／ドレイン拡散層２４上に、ソース／ドレイン電極となるシリサイド層（導電体膜）２５が形成されている。さらに、ゲート電極１４，１７上にもシリサイド層２５が形成され、これにより各ゲート電極１４，１７は電気的に短絡している。
【００１４】
本実施形態では、ゲート絶縁膜１３，１６及びゲート電極１４，１７でゲート部を構成し、ＳｉＯ2 からなる第２のゲート絶縁膜１６にＨｆを添加している。このため、図２のエネルギーポテンシャル図に示すように、第２のゲート電極１７の直下のチャネルのポテンシャルが高くなり、第１のゲート電極１４の直下と第２のゲート電極１７の直下でチャネルポテンシャルの段差を付けることができる。即ち、第１及び第２のゲート電極１４，１７に同じ材料を用いても、ゲート電極１４，１７に仕事関数の異なる材料を用いたＤＷＦと同様の効果が得られる。なお、図２中のＳはソース、Ｄはドレイン、Ｇ１は第１のゲート電極１４、Ｇ２は第２のゲート電極１７である。
【００１５】
次に、本実施形態の半導体装置の製造方法について、図３及び図４の工程断面図を参照して説明する。
【００１６】
まず、図３（ａ）に示すように、Ｓｉ基板１０の表面部に、個々の素子を電気的に分離するためのＳｉＯ2 からなる素子分離領域１１を、例えばＳＴＩ（Shallow Trench Isolation）法により形成する。そして、素子分離領域１１で囲まれた素子形成領域に、素子閾値電圧を調節するための不純物を、例えばイオン注入法により導入する。ｎＭＯＳを形成する場合は、例えばｐ型不純物としてのボロン（Ｂ）をドープする。
【００１７】
続いて、素子形成領域上にＳｉＯ2 からなる第１のゲート絶縁膜１３を、例えば熱酸化法により１．２ｎｍの厚さに形成する。さらに、ゲート絶縁膜１３上に第１のゲート電極１４となる多結晶Ｓｉを１００ｎｍ堆積させ、この状態においてゲート電極部に不純物を、例えばｎＭＯＳであれば燐（Ｐ）をイオン注入法により導入する。その後、ゲート電極１４を保護するためのハードマスク１５を厚さ５０ｎｍ、例えばＣＶＤ（Chemical Vapor Deposition）法に堆積させる。このとき、ハードマスク１５として、例えばＳｉＮを用いる。
【００１８】
次いで、図３（ｂ）に示すように、図示しないレジスト等をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法により、ゲート絶縁膜１３，ゲート電極１４，及びハードマスク１５の積層構造をゲートパターンに加工する。具体的には、レジストをマスクにハードマスク１５をゲートパターンに加工し、ハードマスク１５を用いてゲート電極１４をＲＩＥ法で選択エッチングする。そして、基板表面に露出したゲート絶縁膜１３をウェットエッチングにより除去する。
【００１９】
次いで、図３（ｃ）に示すように、第２のゲート絶縁膜１６を形成させるため、例えば熱酸化法によりＳｉＯ2 膜を所望の厚さ（例えば１．２ｎｍ）まで形成する。このとき、ＳｉＯ2 膜は基板表面のみではなく、ゲート電極１４の側面にも形成される。その後、第２のゲート電極１７の直下の閾値を制御するため、例えばＨｆを１×１０14［atoms／ｃｍ2］、例えばスパッタ法により第２のゲート絶縁膜１６に添加する。このＨｆの添加によりバンドギャップのピニングが起こり、チャネルにおける閾値の上昇をはかることが可能となる。
【００２０】
次いで、図３（ｄ）に示すように、第２のゲート電極１７を形成するため、例えばｎＭＯＳであればＰドープＳｉをＣＶＤ法により３０ｎｍ堆積させる。その後、例えばＲＩＥ法を用いてエッチバックすることにより、第１のゲート電極１３の両側面のみに第２のゲート電極１７を残す。これにより、第２のゲート電極１７がセルフアラインで形成されることになる。
【００２１】
次いで、図４（ｅ）に示すように、不要なドレイン側の第２のゲート電極１７を取り除くため、まずＳｉＮ膜１８を例えば１０ｎｍ堆積させる。この状態において、ドレイン領域は閉口し且つソース領域は開口するようにゲート上で切り分けられたパターンのレジスト１９をマスクとし、例えばＯ2 −ＲＩＥを用い、ソース側のＳｉＮ膜１８の表面に被酸化膜領域２０を形成する。
【００２２】
次いで、図４（ｆ）に示すように、レジスト１９を除去した後、この状態においてホット燐酸を加えることで被酸化膜領域２０にはＳｉＮ膜１８を残し、その他の領域ではホット燐酸によりＳｉＮ膜１８を除去する。この状態において、例えばコリン水溶液によりドレイン側の多結晶Ｓｉのみ除去する。このとき、ソース側の被酸化膜領域２０も除去される。
【００２３】
その後、マスクとして用いたＳｉＮ膜１８を、例えばホット燐酸により除去する。更にこの時、ドレイン側でむき出しとなったゲート絶縁膜１６を、例えばＲＩＥ法を用いることで除去しても良いが、図では簡易的にそのまま記載してある。
【００２４】
次いで、図４（ｇ）に示すように、第１の側壁絶縁膜２１を形成するため、例えばＳｉＯ2 をＣＶＤ法により５ｎｍ堆積し、その後に例えばＲＩＥ法を用いて加工する。この状態において、ソース／ドレインのエクステンション拡散層２２を形成するためのイオン注入を行う。このとき、例えばｎ型ＤＷＦ−ＦＥＴを形成する場合であれば、イオン注入条件として砒素（Ａｓ）を用い、例えば加速電圧が１ｋｅＶ、ドーズ量が１×１０15ｃｍ-2との条件を用いる。
【００２５】
次いで、図４（ｈ）に示すように、第２の側壁絶縁膜２３を形成するため、例えばＳｉＯ2 をＣＶＤ法により３０ｎｍ堆積し、その後に例えばＲＩＥ法を用いて加工する。この状態において、深いソース／ドレイン拡散層２４を形成するためのイオン注入を行う。このとき、例えばｎ型ＤＷＦ−ＦＥＴを形成する場合であれば、イオン注入条件としてＡｓを用い、例えば加速電圧が２０ｋｅＶ、ドーズ量が３×１０15ｃｍ-2との条件を用いる。その後、イオン注入にて導入した不純物を活性化するためのアニール工程を、例えば１０５０℃のスパイクアニールを用いて行う。
【００２６】
その後、ホット燐酸を用いハードマスク１５を剥離した後、ソース／ドレイン拡散層２４及びゲート電極１４，１７上にシリサイド層２５を形成することにより、前記図１に示す構造が完成する。このとき、第１のゲート電極１４と第２のゲート電極１７をシリサイド層２５によりショートさせる。
【００２７】
こうすることで、第２のゲート電極１７の直下のチャネル領域と、第１のゲート電極１４の直下のチャネル領域の閾値を離散的に変化させ、且つ第２のゲート絶縁膜１６への不純物添加量を調節することで、所望の仕事関数差を形成することが可能となる。そしてこの場合、第２のゲート電極１７が実効的なゲートとして機能することになる。
【００２８】
このように本実施形態によれば、チャネル長方向に第１及び第２のゲート電極１４，１７を設け、第２のゲート絶縁膜１６にＨｆを添加することにより、ゲート直下のチャネルポテンシャルに段差を付けることができる。即ち、同一のゲート材料でありながらＤＷＦと同じ効果を持ち、且つ連続的にゲート直下のチャネルポテンシャルの段差を付けることができる。そしてこの場合、ゲート電極材料を異ならせるのではなく、Ｈｆの添加量の制御によりポテンシャルの段差を所望の値に設定することができる。このため、デバイス設計の自由度を増すことが可能となる。
【００２９】
従来のＤＷＦ−ＦＥＴでは、第１のゲート電極と第２のゲート電極の間の仕事関数差が大きすぎるとインパクトイオン化が起き易くなってしまい、一方で仕事関数差が小さすぎるとＤＷＦ特有の効果が薄れてしまう。これに対し本実施形態では、第２のゲート絶縁膜１６中へのＨｆの添加量を制御することで中で、適切な仕事関数差を選ぶことと等価となり、デバイス設計の自由度を増すことができる。
【００３０】
また、本実施形態では、実質的にゲートとして機能する第２のゲート電極１７を側壁残しの技術によるセルフアラインで形成できるため、ゲート長の寸法制御性が良くなる利点もある。
【００３１】
（第２の実施形態）
図５は、第２の実施形態に係わるＭＯＳ型半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３２】
本実施形態が先に説明した第１の実施形態と異なる点は、第１のゲート絶縁膜３３の膜厚を第２のゲート絶縁膜１６の膜厚よりも厚くしたことにある。具体的には、第２のゲート絶縁膜１６の膜厚は第１の実施形態と同じ１．２ｎｍであるが、第１のゲート絶縁膜３３の膜厚をそれよりも厚い３ｎｍにしている。
【００３３】
次に、本実施形態の半導体装置の製造方法について、図６の工程断面図を参照して説明する。
【００３４】
まず、図６（ａ）に示すように、先の第１の実施形態と同様にして、Ｓｉ基板１０の表面部に素子分離領域１１を形成し、素子形成領域上にＳｉＯ2 からなる第１のゲート絶縁膜３３，多結晶Ｓｉからなる第１のゲート電極１４，及びＳｉＮからなるハードマスク１５の積層構造を形成する。ここで、第１のゲート絶縁膜３３は、後に形成する第２のゲート絶縁膜１６よりも膜厚が厚く、例えば３ｎｍとする。このように厚いゲート絶縁膜３３を形成させることで、余分なゲートリークを抑制する。
【００３５】
次いで、図６（ｂ）に示すように、第１の実施形態と同様に、熱酸化法によりＳｉＯ2 からなる第２のゲート絶縁膜１６を１．２ｎｍの厚さに形成する。続いて、第２のゲート絶縁膜１６直下の閾値を制御するため、例えばＨｆを１×１０14［atoms／ｃｍ2］、例えばスパッタ法により添加する。
【００３６】
次いで、図６（ｃ）に示すように、第１の実施形態と同様に、第２のゲート電極１７を形成するため、例えばｎＭＯＳであればＰドープＳｉをＣＶＤ法により３０ｎｍ堆積させた後、例えばＲＩＥ法を用いて加工する。さらに、図６（ｄ）に示すように、不要なドレイン側の第２のゲート電極１７を除去する。
【００３７】
これ以降も先の第１の実施形態と同様にして、側壁絶縁膜２１，２３、拡散層２２，２４、及びシリサイド２５層等を形成することにより、前記図５に示す構成が完成することになる。
【００３８】
このように本実施形態によれば、第１及び第２のゲート絶縁膜３３，１６と第１及び第２のゲート電極１４，１７でゲート部を構成し、第２のゲート絶縁膜１６にＨｆを添加しているため、第１の実施形態と同様に、第１のゲート電極１４の直下と第２のゲート電極１７の直下でチャネルポテンシャルの段差を付けることができる。従って、第１の実施形態と同様の効果が得られる。
【００３９】
これに加え本実施形態では、第１のゲート電極１４側ではゲート絶縁膜３３の膜厚を厚くすることにより、ゲート容量及びゲートリークを低減することができる。このとき、本実施形態のトランジスタ構造では、第２のゲート電極１７が実効的なゲートとして機能するため、第２のゲート絶縁膜３３の厚みを厚くしても性能的には何ら問題ない。
【００４０】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００４１】
実施形態では、第２のゲート絶縁膜に添加する不純物としてＨｆを用いたが、これに限らず、絶縁膜に添加されてチャネルの閾値を高める効果を有するものであれば良く、Ａｌ，又はＬａを用いることも可能である。さらに、不純物の添加量は、所望するポテンシャル差に応じて適宜定めれば良い。
【００４２】
実施形態ではｎＭＯＳについて説明したが、ｐＭＯＳにも同様に適用できるのは勿論のことである。この場合、ゲート絶縁膜に添加する不純物はｎＭＯＳの場合と同じものであっても良い。
【００４３】
また、ゲート絶縁膜は必ずしもＳｉＯ2 に限るものではなく、他の絶縁膜を用いることも可能である。さらに、第１及び第２のゲート絶縁膜の各膜厚は、仕様に応じて適宜変更可能である。また、ゲート電極材料は多結晶Ｓｉに限るものではなく導電体であれば良く、例えば金属で形成しても良い。
【００４４】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１０…Ｓｉ基板（半導体基板）
１１…素子分離領域
１３…ＳｉＯ2 膜（第１のゲート絶縁膜）
１４…多結晶Ｓｉ膜（第１のゲート電極）
１５…ＳｉＮ膜（ハードマスク）
１６…ＳｉＯ2 膜（第２のゲート絶縁膜）
１７…多結晶Ｓｉ膜（第２のゲート電極）
１８…ＳｉＮ膜
１９…レジスト
２０…被酸化膜領域
２１…第１の側壁絶縁膜
２２…エクステンション拡散層
２３…第２の側壁絶縁膜
２４…ソース／ドレイン拡散層
２５…シリサイド層（導電体膜）
３３…ＳｉＯ2 膜（第１のゲート絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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