(57)【要約】【課題】シンボル間干渉の低減の実行に関係するタイミング制約を緩和したシステムの実現。【解決手段】入力データのシンボル間干渉（ＩＳＩ）の低減に関係するタイミング制約を緩和するシステムであって、第１クロック・レートで入力データを受信し、入力データのシンボル間干渉（ＩＳＩ）相殺値を加算して第１推論データを生成し、入力データからシンボル間干渉相殺値を減じて第２推論データを生成する推論アナログ回路と、推論アナログ回路に通信可能に接続され、第１クロック・レートの１／４である第２クロック・レートで、第１推論データおよび第２推論データをサンプリングし、シンボル間干渉の低減の実行に関係するタイミング制約を緩和するサンプリング回路と、を有する。【選択図】図１
2014023160.tif 000002
【特許請求の範囲】
【請求項１】
入力データのシンボル間干渉（ＩＳＩ）の低減に関係するタイミング制約を緩和するシステムであって、
第１クロック・レートで入力データを受信し、前記入力データのシンボル間干渉（ＩＳＩ）相殺値を加算して第１推論データを生成し、前記入力データから前記シンボル間干渉相殺値を減じて第２推論データを生成する推論アナログ回路と、
前記推論アナログ回路に通信可能に接続され、前記第１クロック・レートの１／４である第２クロック・レートで、前記第１推論データおよび前記第２推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約を緩和するサンプリング回路と、を備えるシステム。
【請求項２】
前記推論アナログ回路は、
前記第１推論データおよび前記第２推論データの少なくとも一方に第２シンボル間干渉相殺値を加算し、
前記第１推論データおよび前記第２推論データの少なくとも一方から前記第２シンボル間干渉相殺値を減じる請求項１に記載のシステム。
【請求項３】
前記タイミング制約は、４の因数で緩和される請求項１に記載のシステム。
【請求項４】
入力データの４つの連続した値は、前記第１推論データに関係し、入力データの前記４つの連続した値は、前記第２推論データに関係する請求項１に記載のシステム。
【請求項５】
前記サンプリング回路に通信可能に接続され、前の出力データに基づいて前記第１推論データまたは前記第２推論データを出力データとして選択し、前記タイミング制約に関係する時間期間内に前記第１推論データまたは前記第２推論データを出力データとして選択するデジタルフィルタを、さらに備える請求項１に記載のシステム。
【請求項６】
前記出力データは、前記入力データの４つの連続した値に関係する請求項５に記載のシステム。
【請求項７】
前記前の出力データは、前記入力データの１つまたはそれ以上の前の値に関係する請求項５に記載のシステム。
【請求項８】
前記第１推論データおよび前記第２推論データは、前記入力データの１つまたはそれ以上の前の値に基づく請求項１に記載のシステム。
【請求項９】
入力データのシンボル間干渉（ＩＳＩ）の低減に関係するタイミング制約を増加する方法であって、
第１クロック・レートで受信した入力データに、シンボル間干渉（ＩＳＩ）相殺値を加算して第１推論データを生成し、
前記入力データから前記シンボル間干渉相殺値を減じて第２推論データを生成し、
前記第１クロック・レートの１／４である第２クロック・レートで、前記第１推論データおよび前記第２推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約を緩和する、ことを備える方法。
【請求項１０】
入力データのシンボル間干渉（ＩＳＩ）の低減に関係するタイミング制約を緩和する判定帰還型等化器回路であって、
第１クロック・レートで入力データを受信し、前記入力データのシンボル間干渉（ＩＳＩ）相殺値を加算して第１推論データを生成し、前記入力データから前記シンボル間干渉相殺値を減じて第２推論データを生成する推論アナログ回路と、
前記推論アナログ回路に通信可能に接続され、前記第１クロック・レートの１／４である第２クロック・レートで、前記第１推論データおよび前記第２推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約が４の因数で緩和されるサンプリング回路と、
前記サンプリング回路に通信可能に接続され、前の出力データに基づいて前記第１推論データまたは前記第２推論データを出力データとして選択し、前記タイミング制約に関係する時間期間内に前記第１推論データまたは前記第２推論データを選択するデジタルフィルタと、備える判定帰還型等化器回路。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに開示する実施形態は、判定帰還型等化器(Decision Feedback Equalizer :DFE)に関する。
【背景技術】
【０００２】
多くの電子システムは、非常に高速のデータ信号速度で相互に通信する多くの集積回路（ＩＣ）を含む複雑なアーキテクチャを有する。しかしながら、ＩＣ間でのデータ信号通信の高い速度は、パルスの拡散の形、およびデータ信号の信号対雑音比(Signal-to-Noise Ratio :SNR)を低下させるシンボル間干渉(Inter-Symbol Interference :ISI)の形での信号の劣化を生じる。このような劣化を補償する１つの一般的な方法は、判定帰還型等化器（ＤＦＥ）回路を搭載することである。しかしながら、これまでのＤＦＥ回路は、高速データ信号の信号劣化を補償するのに十分な高速な速度で動作しなかった。
【０００３】
ここで請求する主題は、そのような問題点を解決し、上記に記載されたような環境のみで動作する実施形態に限定されるものではない。むしろ、この背景は、ここに記載する実施形態が実行される技術分野の一例を示すのみである。
【発明の概要】
【課題を解決するための手段】
【０００４】
実施形態の１つの態様によれば、入力データのシンボル間干渉（ＩＳＩ）の低減に関係するタイミング制約を緩和する方法は、第１クロック・レートで受信した入力データに、シンボル間干渉（ＩＳＩ）相殺値を加算して第１推論データを生成することを有する。この方法は、入力データからシンボル間干渉相殺値を減じて第２推論データを生成することをさらに有する。この方法は、第１クロック・レートの１／４である第２クロック・レートで、第１推論データおよび第２推論データをサンプリングし、シンボル間干渉（ＩＳＩ）の低減の実行に関係するタイミング制約を緩和することをさらに有する。
【図面の簡単な説明】
【０００５】
【図１】図１は、例示の判定帰還型等化器（ＤＦＥ）回路のブロック図を示す。
【図２Ａ】図２Ａは、クォーター・クロック・レートで動作するように構成された１タップの推論ＤＦＥ回路の例を示す。
【図２Ｂ】図２Ｂは、図２Ａの１タップの推論ＤＦＥ回路に関係するタイミングを示す。
【図３Ａ】図３Ａは、クォーター・クロック・レートで動作するように構成された２タップの推論ＤＦＥ回路の例を示す。
【図３Ｂ】図３Ｂは、クォーター・クロック・レートで動作するように構成された２タップの推論ＤＦＥ回路の例を示す。
【図４】図４は、入力データのシンボル間干渉（ＩＳＩ）の低減に関係するタイミング制約を緩和する方法の例のフローチャートである。
【発明を実施するための形態】
【０００６】
実施形態の目的および利点は、特に特許請求の範囲に示された要素、特徴および組合せにより実現および達成される。
これまでの一般的な説明および以下の詳細な説明の両方は、例として示すものであり、特許請求の範囲として記載される発明を限定するものではない。
【０００７】
以下にさらに詳細に述べるように、推論判定帰還型等化器（ＤＦＥ）回路は、推論ＤＦＥ回路により受信されたデータが受けたシンボル間干渉（ＩＳＩ）が、入力データのクロック・レートの１／４であるクロック・レートで実行されるように形成される。したがって、推論ＤＦＥ回路に課されるタイミングの制約が緩和され、受信入力データの高速クロック・レートを可能にする。
【０００８】
本発明の実施形態が、付属の図面を参照して説明される。
【０００９】
図１は、例示のＤＦＥ回路１００のブロック図を示す。ＤＦＥ回路１００は、通信チャネルを介して電子システムの回路から、または他の信号源から入力データ１０１を受信するように形成されている。入力データ１０１は、入力データの異なるビットが通信チャネルを伝搬する間に互いに干渉する時に、シンボル間干渉（ＩＳＩ）を受ける。ＩＳＩは、入力データ１０１を読み取るのを困難にまたは不可能にする。したがって、ＤＦＥ回路１００は、入力データ１０１が受けたＩＳＩの少なくとも幾分かを補償するように形成され、入力データ１０１が容易に読み取れるようにする。
【００１０】
ＤＦＥ回路１００は、入力データ１０１の１つまたはそれ以上前の値（例えば、ビット値）に基づいたＩＳＩ相殺値を入力データ１０１に印加することによりＩＳＩを補償する。ＩＳＩの補償に使用される入力データ１０１の前の値の個数は、ＤＦＥ回路１００のタップ１０６の個数に関係している。例えば、１タップのＤＦＥ回路１００は、入力データ１０１の第１前値に基づいてＩＳＩを補償し、２タップのＤＦＥ回路１００は、入力データ１０１の第１および第２前値に基づいてＩＳＩを補償する、等である。したがって、入力データ１０１へのＩＳＩ相殺値の印加は、それ自体から相殺されたＩＳＩの部分を少なくとも有する出力データ１０８となる。
【００１１】
ＤＦＥ回路１００のタップ１０６のぞれぞれは、入力データ１０１の関係する前の値を受信し、関係する前の値に基づく入力データ１０１への関係するＩＳＩ相殺値を印加するように形成される。例えば、ＤＦＥ回路１００は、フリップフロップ１０４ａの出力が入力データ１０１の前の値であるように形成されたフリップフロップ１０４ａを有する。タップ１０６ａは前の値を受信し、前の値に基づいて（例えば、前の値が”１”または”０”であったかにより）、タップ１０６ａは、加算器１０２を介して、入力データ１０１に相殺値Ｃ1を加算するか、または入力データ１０１から相殺値Ｃ1を減じる。したがって、タップ１０６ａは、入力データ１０１の前の値により生じた、入力データ１０１が受けたであろうＩＳＩを補償する。いくつかの実施形態では、ＤＦＥ回路１００は、いくつかの追加タップ１０６ｂ〜１０６ｎおよびフリップフロップ１０４ｂ〜１０４ｎを有し、同様に、入力データ１０１の２番からｎ番前の値により生じた、入力データ１０１が受けたであろうＩＳＩを補償するように形成される。本開示の範囲から逸脱しない限り、ＤＦＥ回路１００に対して、変形例、回路の追加または回路の除去を行ってもよい。例えば、ＤＦＥ回路１００は、所望の応用およびＤＦＥ回路１００の実現に応じて各種の個数のタップ１０６を有するようにする。
【００１２】
ＤＦＥ回路が受信した入力データのデータレートが増加するにしたがって、ＩＳＩを補償するためのＤＦＥ回路に対するタイミング制約はより厳しくなる。したがって、ＤＦＥ回路は、推論ＤＦＥ回路がＤＦＥ回路に対するタイミング制約を改善するように形成される。推論ＤＦＥ回路は、相殺値Ｃ1のようなＩＳＩ相殺値を、入力データに加算し、ＩＳＩ相殺値の加算に関係する第１推論データを生成する。推論ＤＦＥ回路は、さらに、加算を行うのと同時に、ＩＳＩ相殺値を入力データから減じて、ＩＳＩ相殺値の減算に関係する第２推論データを生成する。推論ＤＦＥ回路は、第１推論データと第２推論データのいずれかを、入力データの１つまたはそれ以前の前のデータに基づいた出力データとして使用するように選択するデジタルフィルタを使用する。したがって、推論ＤＦＥ回路の速度は、ＩＳＩ相殺値に関係する加算または減算は入力データの前の値を決定する前に実行されるため、非推論ＤＦＥ回路に比べて増加する。
【００１３】
これまでおよびこれ以後詳細に説明するように、ここでの開示で実施される推論ＤＦＥ回路は、推論ＩＳＩ相殺が入力データのデータレートの１／４のクロック・レートで実行されるように形成される。図２Ａ、図２Ｂおよび図３を参照して詳細を説明するように、このようなものの実施は、入力データに関係する推論データのデマルチプレキシング（分離）により、入力データの値が、並列に実行されるＩＳＩ補償を受けるようにすることで、達成される。したがって、推論クォーター・レートの実施により、推論ＤＦＥ回路におけるタイミング制約は、入力データのより高速のデータレートを可能にするように緩和される。
【００１４】
図２Ａは、本開示の少なくともいくつかの実施形態に従って形成されたクォーター・クロック・レートで動作するように形成された例示の１タップ推論ＤＦＥ回路２００（以下、”ＤＦＥ回路２００”と称する）を示す。ＤＦＥ回路２００は、入力データ２０１を受信するように形成された推論アナログ回路２０２を有する。入力データ２０１は、１またそれ以上の情報ビットを有する複数の値２０９（図２Ｂに示されている）を有する。ＤＦＥ回路２００は、入力データ２０１の値２０９を、クロック２０３（図２ＢでClkとして示される）に基づいて、続けて受信する。
【００１５】
推論アナログ回路２０２は、それぞれが入力データ２０１を受信する加算回路２１２ａ、２１２ｂ、２１４ａ、および２１４ｂを含む。加算回路２１２ａおよび２１４ａは、それぞれＩＳＩ相殺値Ｃ1を受信入力データ２０１に加えて、推論データ２１１ａおよび２１３ａを発生する。加算回路２１２ｂおよび２１４ｂは、それぞれＩＳＩ相殺値Ｃ1の負の値を受信入力データ２０１に加えて、ＩＳＩ相殺値Ｃ1の値を減算して、推論データ２１１ｂおよび２１３ｂを発生する。ＩＳＩ相殺値Ｃ1は、入力データ２０１の前の値２０９から、入力データ２０１の値２０９によりもたらされるＩＳＩの操作に関係する。加算回路２１２ａおよび２１２ｂと２１４ａおよび２１４ｂは、ハーフ・レート・サンプリング回路２０４に通信可能に接続される。
【００１６】
ハーフ・レート・サンプリング回路２０４は、それぞれ加算回路２１２ａおよび２１２ｂに通信可能に接続されるフリップフロップ２１６ａおよび２１６ｂを含む。したがって、フリップフロップ２１６ａは加算回路２１２ａから推論データ２１１ａを受信し、フリップフロップ２１６ｂは加算回路２１２ｂから推論データ２１１ｂを受信する。同様に、ハーフ・レート・サンプリング回路２０４は、それぞれ加算回路２１４ａおよび２１４ｂに通信可能に接続されるフリップフロップ２１８ａおよび２１８ｂを含む。したがって、フリップフロップ２１８ａは加算回路２１４ａから推論値２１３ａを受信し、フリップフロップ２１８ｂは加算回路２１４ｂから推論値２１３ｂを受信する。
【００１７】
ハーフ・レート・サンプリング回路２０４のフリップフロップ２１６ａおよび２１６ｂは、（図２ＢでHclkとして示される）ハーフ・クロック２０５の立上りエッジにおける推論データ２１１ａおよび２１１ｂをサンプルするように構成されている。ハーフ・クロック２０５の立上りエッジは、図２ＡでHclkとして示される。ハーフ・レート・サンプリング回路２０４のフリップフロップ２１８ａおよび２１８ｂは、ハーフ・クロック２０５の立下りエッジにおける推論データ２１３ａおよび２１３ｂをサンプルするように構成されている。ハーフ・クロック２０５の立下りエッジは、図２ＡでHclkfとして示される。
【００１８】
名称が示すように、および図２Ｂに示されるように、ハーフ・クロック２０５は、クロック２０３のレートの半分（１／２）のレートである。したがって、フリップフロップ２１６ａおよび２１６ｂは、入力データ２０１の他の全ての値２０９にそれぞれ関係する推論データ２１１ａおよび２１１ｂをサンプルする。さらに、フリップフロップ２１８ａおよび２１８ｂは、入力データ２０１の他の値２０９にそれぞれ関係する推論データ２１３ａおよび２１３ｂをサンプルする。
【００１９】
例えば、図２Ｂに示すように、時間t1において、入力データ２０１は、値２０９ｅを有する。したがって、時間t1において、推論データ２１１ａ、２１１ｂ、２１３ａおよび２１３ｂは、値２０９ｅに関係する。さらに、時間t1において、ハーフ・クロック２０５は、ハーフ・クロック２０５の立上りエッジが時間t1で発生するように、「低（Ｌ:low）」から「高（Ｈ:high)」になる。したがって、時間t1において、フリップフロップ２１６ａおよび２１６ｂは、それぞれ推論データ２１１ａおよび２１１ｂをサンプルし、時間t1においてフリップフロップ２１６ａおよび２１６ｂによりサンプルされた推論データ２１１ａおよび２１１ｂは、入力データ２０１の値２０９ｅに関係づけられる。しかし、フリップフロップ２１８ａおよび２１８ｂは、ハーフ・クロック２０５の立上りエッジではなく、立下りエッジでサンプルするように構成されているため、フリップフロップ２１８ａおよび２１８ｂは、時間t1において、それぞれ推論データ２１３ａおよび２１３ｂをサンプルしない。
【００２０】
時間t2において、ハーフ・クロック２０５は、ハーフ・クロック２０５の立下りエッジが時間t2で発生するように、「高」から「低」になる。したがって、時間t2おいて、フリップフロップ２１８ａおよび２１８ｂは、それぞれ推論データ２１３ａおよび２１３ｂをサンプルする。さらに、図２Ｂに示すように、入力データ２０１は、時間t2において値２０９ｆを有しており、時間t2においてフリップフロップ２１８ａおよび２１８ｂによりサンプルされた推論データ２１３ａおよび２１３ｂは、入力データ２０１の値２０９ｆに関係づけられる。さらに、フリップフロップ２１６ａおよび２１６ｂは、ハーフ・クロック２０５の立下りエッジではなく、立上りエッジでサンプルするように構成されているため、フリップフロップ２１６ａおよび２１６ｂは、時間t2において、それぞれ推論データ２１１ａおよび２１１ｂをサンプルしない。
【００２１】
したがって、フリップフロップ２１６ａおよび２１６ｂの出力は、それぞれ、入力データ２０１の「イーブン(even)（偶）」の値２０９（例えば、値２０９ｅ）に関係するイーブンの推論データ２１５ａおよび２１５ｂである。さらに、フリップフロップ２１８ａおよび２１８ｂの出力は、それぞれ、入力データ２０１の「オッド(odd)（奇）」の値２０９に関係するオッドの推論データ２１７ａおよび２１７ｂである。ここで、オッドおよびイーブンは、１ずつ増加する整数の列で、入力データ２０１のイーブンの値２０９は入力データ２０１のオッドの値２０９の次に続き、同様にイーブンの整数はオッドの整数の次に続くことを指す。用語イーブンおよびオッドは、値２０９に含まれる実際の情報（例えば「１」のビットまたは「０」のビット）を示さず、対応もしない。したがって、ハーフ・レート・サンプリング回路２０４は、入力データ２０１の連続した値２０９（例えば、値２０９ｅおよび２０９ｆ）に関係する推論データ２１１ａおよび２１１ｂ、および２１３ａおよび２１３ｂを、イーブンの推論データ２１５ａおよび２１５ｂおよびオッドの推論データ２１７ａおよび２１７ｂの並列出力に、デマルチプレクスする（分解する）。
【００２２】
フリップフロップ２１６ａおよび２１６ｂは、ハーフ・レート整列回路２０６のフリップフロップ２２０ａおよび２２０ｂに通信可能に接続され、フリップフロップ２２０ａおよび２２０ｂは、それぞれフリップフロップ２１６ａおよび２１６ｂからイーブンの推論データ２１５ａおよび２１５ｂを受信する。フリップフロップ２１８ａおよび２１８ｂは、ハーフ・レート整列回路２０６のフリップフロップ２２０ｃおよび２２０ｄに通信可能に接続され、フリップフロップ２２０ｃおよび２２０ｄは、それぞれフリップフロップ２１８ａおよび２１８ｂからオッドの推論データ２１７ａおよび２１７ｂを受信する。
【００２３】
フリップフロップ２２０ａおよび２２０ｂは、ハーフ・クロック２０５の立上りエッジにおいて、イーブンの推論データ２１５ａおよび２１５ｂおよびオッドの推論データ２１７ａおよび２１７ｂをサンプルするように構成され、イーブンの推論データ２１５ａおよび２１５ｂは、フリップフロップ２２０ａおよび２２０ｂの出力において、オッドの推論データ２１７ａおよび２１７ｂと実質的に整列される。フリップフロップ２２０ａ−２２０ｄの出力は、ハーフ・レート整列回路２０６の出力である。
【００２４】
ハーフ・レート整列回路２０６は、（図２Ｂで(Qclk)として示される）クォータークロック２０７に基づいて、イーブンの推論データ２１５ａおよび２１５ｂおよびオッドの推論データ２１７ａおよび２１７ｂをサンプルするように構成されたクォーター・レートサンプリング回路２０８に通信可能に接続される。クォータークロック２０７の立上りエッジは、図２ＡでQclkfとして示される。クォータークロック２０７は、図２Ｂに示されるように、クロック２０３のレートの１／４のレートであるように構成されている。
【００２５】
クォーター・レートサンプリング回路２０８は、セットで配列されたフリップフロップ２２２ａ−２２２ｄおよび２２４ａ−２２４ｄを含み、各セットはフリップフロップ２２０ａ−２２０ｄのそれぞれのフリップフロップから、イーブンの推論データ２１５ａまたは２１５ｂ、またはオッドの推論データ２１７ａまたは２１７ｂの１つを受信するように構成されている。例えば、フリップフロップ２２２ａおよび２２４ａは、フリップフロップ２２０ａからイーブンの推論データ２１５ａを受信するように構成されたフリップフロップのセットであり、フリップフロップ２２２ｂおよび２２４ｂは、フリップフロップ２２０ｂからイーブンの推論データ２１５ｂを受信するように構成されたフリップフロップのセットであり、フリップフロップ２２２ｃおよび２２４ｃは、フリップフロップ２２０ｃからオッドの推論データ２１７ａを受信するように構成されたフリップフロップのセットであり、フリップフロップ２２２ｄおよび２２４ｄは、フリップフロップ２２０ｄからオッドの推論データ２１７ｂを受信するように構成されたフリップフロップのセットである。
【００２６】
フリップフロップ２２２ａ−２２２ｄは、クォータークロック２０７の立上りエッジで、フリップフロップ２２２ａ−２２２ｄのそれぞれにより受信されたイーブンの推論データ２１５ａまたは２１５ｂ、又はオッドの推論データ２１７ａまたは２１７ｂをサンプルするように構成されている。フリップフロップ２２４ａ−２２４ｄは、クォータークロック２０７の立下りエッジで、フリップフロップ２２４ａ−２２４ｄのそれぞれにより受信されたイーブンの推論データ２１５ａまたは２１５ｂ、又はオッドの推論データ２１７ａまたは２１７ｂをサンプルするように構成されている。
【００２７】
クォーター・レートサンプリング回路２０８は、入力データ２０１の連続したイーブンの値２０９に関係するイーブンの推論データ２１５ａおよび２１５ｂを、イーブンの推論データ２１９ａおよび２１９ｂおよび次のイーブンの推論データ２２３ａおよび２２３ｂの並列出力にデマルチプレクス（分解）する。例えば、イーブンの推論データ２１９ａおよび２１９ｂは、入力データ２０１のイーブンの値２０９ｅに関係し、次のイーブンの推論データ２２３ａおよび２２３ｂは、入力データ２０１の次のイーブンの値２０９ｇに関係する。
【００２８】
クォーター・レートサンプリング回路２０８は、入力データ２０１の連続したオッドの値２０９に関係するオッドの推論データ２１７ａおよび２１７ｂを、オッドの推論データ２２１ａおよび２２１ｂおよび次のオッドの推論データ２２５ａおよび２２５ｂの並列出力にデマルチプレクス（分解）する。例えば、オッドの推論データ２２１ａおよび２２１ｂは、入力データ２０１のオッドの値２０９ｆに関係し、次のオッドの推論データ２２５ａおよび２２５ｂは、入力データ２０１のオッドの値２０９ｈに関係する。
【００２９】
クォータークロック２０７の立上りエッジでフリップフロップ２２２ａによりサンプルされたイーブンの推論データ２１５ａが、入力データ２０１のイーブンの値２０９ｅに関係する場合の、クォーター・レートサンプリング回路２０８を通るデータフローの例を考える。したがって、フリップフロップ２２２ａにより出力されるイーブンの推論データ２１９ａは、入力データ２０１のイーブンの値２０９ｅに関係する。さらに、クォータークロック２０７のクォーター・レートのために、クォータークロック２０７の次の立下りエッジでフリップフロップ２２４ａによりサンプルされたイーブンの推論データ２１５ａは、入力データ２０１のイーブンの値２０９ｇに関係し、それはイーブンの値２０９ｅの後の次のイーブンの値２０９である。したがって、フリップフロップ２２４ａにより出力される次のイーブンの推論データ２２３ａは、イーブンの推論データ２１９ａに関係するイーブンの値２０９に対する次のイーブンの値２０９に関係する。このように、フリップフロップ２２２ａおよび２２４ａは、イーブンの推論データ２１５ａを、入力データ２０１の連続したイーブンの値２０９に関係するイーブンの推論データ２１９ａおよび次のイーブンの推論データ２２３ａの並列出力にデマルチプレクスする。フリップフロップ２２２ｂ、２２２ｃおよび２２２ｄ、および２２４ｂ、２２４ｃおよび２２４ｄは、同様に、イーブンの推論データ２１５ｂ、オッドの推論データ２１７ａおよびオッドの推論データ２１７ｂを、それぞれ、イーブンの推論データ２１９ｂおよび次のイーブンの推論データ２２３ｂ、オッドの推論データ２２１ａおよび次のオッドの推論データ２２５ａ、およびオッドの推論データ２２１ｂおよび次のオッドの推論データ２２５ｂの並列出力にデマルチプレクスする。
【００３０】
ＤＦＥ回路２００のクォーター・レート整列回路２１０は、フリップフロップ２２６ａ−２２６ｈを含み、フリップフロップ２２６ａ−２２６ｈのそれぞれは、イーブンの推論データ２１９ａおよび２１９ｂ、オッドの推論データ２２１ａおよび２２１ｂ、次のイーブンの推論データ２２３ａおよび２２３ｂ、および次のオッドの推論データ２２５ａおよび２２５ｂの１つを受信するように構成されている。クォーター・レート整列回路２１０のフリップフロップ２２６ａ−２２６ｈは、クォータークロック２０７の立上りエッジでそれぞれの推論データをサンプルするように構成されている。したがって、イーブンの推論データ２１９ａおよび２１９ｂ、オッドの推論データ２２１ａおよび２２１ｂ、次のイーブンの推論データ２２３ａおよび２２３ｂ、および次のオッドの推論データ２２５ａおよび２２５ｂは、フリップフロップ２２６の出力において実質的に時間的に整列される。フリップフロップ２２６の出力は、クォーター・レート整列回路２１０の出力である。時間的に整列されたイーブンの推論データ２１９ａおよび２１９ｂ、オッドの推論データ２２１ａおよび２２１ｂ、次のイーブンの推論データ２２３ａおよび２２３ｂ、および次のオッドの推論データ２２５ａおよび２２５ｂは、クォーター・レート整列回路２１０から、デジタルフィルタ２３１により、受信される。
【００３１】
デジタルフィルタ２３１は、クォーター・レート整列回路２１０のフリップフロップ２２６ａおよび２２６ｂから、イーブンの推論データ２１９ａおよび２１９ｂを受信するように構成されているセレクタ２２８ａを含む。セレクタ２２８ａは、イーブンの推論データ２１９ａおよび２１９ｂの一方を選択して、出力データ２２７ａを生成するように構成されている。したがって、出力データ２２７ａは、イーブンの推論データ２１９ａおよび２１９ｂに関係する入力データ２０１の値２０９に関係する。例えば、イーブンの推論データ２１９ａおよび２１９ｂは値２０９ｅに関係し、出力データ２２７ａは値２０９ｅに関係する。
【００３２】
デジタルフィルタ２３１は、クォーター・レート整列回路のフリップフロップ２２６ｃおよび２２６ｄから、オッドの推論データ２２１ａおよび２２１ｂを受信するように構成されたセレクタ２２８ｂを含む。セレクタ２２８ｂは、オッドの推論データ２２１ａおよび２２１ｂの一方を選択して、オッドの推論データ２２１ａおよび２２１ｂに関係する入力データ２０１の値２０９に関係する出力データ２２７ｂを生成するように構成されている。出力データ２２７ｂに関係する値２０９は、出力データ２２７ａに関係する値２０９に対する次の値２０９である、例えば、出力データ２２７ａに関係する値２０９が値２０９ｅである時には、出力データ２２７ｂに関係する値２０９は、値２０９ｆである。
【００３３】
デジタルフィルタ２３１は、クォーター・レート整列回路のフリップフロップ２２６ｅおよび２２６ｆから、次のイーブンの推論データ２２３ａおよび２２３ｂを受信するように構成されたセレクタ２２８ｃを含む。セレクタ２２８ｃは、次のイーブンの推論データ２２３ａおよび２２３ｂの一方を選択して、次のイーブンの推論データ２２３ａおよび２２３ｂに関係する入力データ２０１の値２０９に関係する出力データ２２７ｃを生成するように構成されている。出力データ２２７ｃに関係する値２０９は、出力データ２２７ｂに関係する値２０９に対する次の値２０９である、例えば、出力データ２２７ｂに関係する値２０９が値２０９ｆである時には、出力データ２２７ｃに関係する値２０９は、値２０９ｇである。
【００３４】
デジタルフィルタ２３１は、クォーター・レート整列回路のフリップフロップ２２６ｇおよび２２６ｈから、次のオッドの推論データ２２５ａおよび２２５ｂを受信するように構成されたセレクタ２２８ｄを含む。セレクタ２２８ｄは、次のオッドの推論データ２２５ａおよび２２５ｂの一方を選択して、次のオッドの推論データ２２５ａおよび２２５ｂに関係する入力データ２０１の値２０９に関係する出力データ２２７ｄを生成するように構成されている。出力データ２２７ｄに関係する値２０９は、出力データ２２７ｃに関係する値２０９に対する次の値２０９である、例えば、出力データ２２７ｃに関係する値２０９が値２０９ｇである時には、出力データ２２７ｄに関係する値２０９は、値２０９ｈである。
【００３５】
出力データ２２７ａ−２２７ｄは、それぞれフリップフロップ２３０ａ−２３０ｄにより受信される。フリップフロップ２３０ａ−２３０ｄは、クォータークロック２０７の立上りエッジでそれぞれ受信した出力データ２２７をサンプリングするまで、前の出力データ２２９ａ−２２９ｄを出力するように構成されている。
【００３６】
フリップフロップ２３０により出力される前の出力データ２２９に関係する値２０９は、クォータークロック２０７はクロック２０３のクォーター・レートの１／４であるため、フリップフロップ２３０の入力で受信された出力データ２２７に関係する４つ前の値２０９である。例えば、フリップフロップ２３０ａにより出力された前の出力データ２２９ａは、もしフリップフロップ２３０ａの入力で受信された出力データ２２７ａが入力データ２０１の値２０９ｅに関係するならば、入力データ２０１の値２０９ａに関係する。フリップフロップ２３０ｂにより出力された前の出力データ２２９ｂは、もしフリップフロップ２３０ｂの入力で受信された出力データ２２７ｂが入力データ２０１の値２０９ｆに関係するならば、入力データ２０１の値２０９ｂに関係する。フリップフロップ２３０ｃにより出力された前の出力データ２２９ｃは、もしフリップフロップ２３０ｃの入力で受信された出力データ２２７ｃが入力データ２０１の値２０９ｇに関係するならば、入力データ２０１の値２０９ｃに関係する。フリップフロップ２３０ｄにより出力された前の出力データ２２９ｄは、もしフリップフロップ２３０ｄの入力で受信された出力データ２２７ｄが入力データ２０１の値２０９ｈに関係するならば、入力データ２０１の値２０９ｄに関係する。
【００３７】
セレクタ２２８ａ−２２８ｄは、受信した推論データに関係する値２０９の前である値２０９に関係する出力データに基づいて、それぞれ受信した推論データの１つを選択するように構成されている。例えば、前の出力データ２２９ｄは、セレクタ２２８ａにより受信されイーブンの推論データ２１９ａおよび２１９ｂ（例えば値２０９ｅ）に関係する入力データ２０１の値２０９の前である入力データ２０１の値２０９（例えば値２０９ｄ）に関係する。
【００３８】
したがって、セレクタ２２８ａは、前の出力データ２２９ｄに基づいてイーブンの推論データ２１９ａまたは２１９ｂを選択する。前にも述べたように、出力データ２２７ａは、オッドの推論データ２２１ａおよび２２１ｂに関係する入力データ２０１の値２０９の前の入力データ２０１の値２０９に関係するため、セレクタ２２８ｂは、出力データ２２７ａに基づいてイーブンの推論データ２２１ａまたは２２１ｂの一方を選択する。前にも述べたように、出力データ２２７ｂは、次のイーブンの推論データ２２３ａおよび２２３ｂに関係する入力データ２０１の値２０９の前の入力データ２０１の値２０９に関係するため、セレクタ２２８ｃは、同様に、出力データ２２７ｂに基づいて次のイーブンの推論データ２２３ａまたは２２３ｂの一方を選択する。さらに、前にも述べたように、出力データ２２７ｃは、次のオッドの推論データ２２５ａおよび２２５ｂに関係する入力データ２０１の値２０９の前の入力データ２０１の値２０９に関係するため、セレクタ２２８ｄは、同様に、出力データ２２７ｃに基づいて次のオッドの推論データ２２５ａまたは２２５ｂの一方を選択する。
【００３９】
したがって、デジタルフィルタ２３１は、入力データ２０１の４つの連続した値２０９に関係する出力データ２２７ａ−２２７ｄを、並列に生成するように構成されている。クロック２０３の１／４クロック・レートでサンプリングすることにより生じる並列構成は、出力データ２２７ａ−２２７ｄ、入力データ２０１に関係するクロック・レートの１／４であるクロック・レートでフリップフロップ２３０ａ−２３０ｄによりサンプルされるため、デジタルフィルタｎ動作に関係するタイミング制約を緩和する。したがって、デジタルフィルタ２３１の課される時間制約は、緩和される。
【００４０】
例えば、図２ＡのＤＦＥ２００のタイミング制約は、デジタルフィルタ２３１に関係するクリティカルパル（限界経路）に基づき、そこでは、クォータークロック２０７の立上りエッジ間で、以下の動作がデジタルフィルタ２３１により実行される必要がある。（１）フリップフロップ２３０ｄは前の出力データ２２９ｄを出力する。（２）セレクタ２２８ａは、最近出力された前の出力データ２２９ｄに基づいて、出力データ２２７ａの選択を行う。（３）セレクタ２２８ｂは、最近選択された出力データ２２７ａに基づいて、出力データ２２７ｂの選択を行う。（４）セレクタ２２８ｃは、最近選択された出力データ２２７ｂに基づいて、出力データ２２７ｃの選択を行う。（５）セレクタ２２８ｄは、最近選択された出力データ２２７ｃに基づいて、出力データ２２７ｄの選択を行う。クリティカルパスに関係するタイミングの要求は、以下の式により表される。
【００４１】
４ＵＩ＜ｔcq.FF＋ｔsetup.FF＋４＊ｔsq.MUX
【００４２】
上記の式の“ＵＩ”は、入力データ２０１の値２０９間の時間期間に関係する「単位間隔」を表し、“４ＵＩ”は、ＤＦＥ回路２００のタイミング制約に関係する。さらに、上記の式で、“ｔcq.FF”は、フリップフロップ２３０ｄのクォータークロック信号２０７の立上りエッジを受けてから前の出力データ２２９ｄを出力するまでの遅延を表す。“ｔsetup.FF”は、フリップフロップ２３０ｄのセットアップ時間を表す。“ｔsq.MUX”は、セレクタ２２８ａ−２２８ｄの、選択データを受けた時からそれぞれの出力データ２２７ａ−２２７ｄを出力するまでの遅延を表す。
【００４３】
これに対して、これまで実現されていた推論ＤＦＥは、以下の式で表されるタイミング要求を有する。
【００４４】
ＵＩ＜ｔcq.FF＋ｔsetup.FF＋ｔsq.MUX
【００４５】
２つの式を比較して示すように、ＤＦＥ回路２００のタイミング制約（例えば“４ＵＩ”）は、これまで実現されていた推論ＤＦＥのタイミング制約（例えば“４ＵＩ”）の４倍である。ＤＦＥ回路２００のタイミング定数に関係する時間を増加させるものがいくつか追加のセレクタで使用されたとしても、２つの式（例えば、ｔcq.FF＋ｔsetup.FF）の定数部分はタイミング制約の割合は小さいままであるから、ＤＦＥ回路２００は、これまでの構成の推論ＤＦＥに対してタイミングの利点を有する。このように、本開示のＤＦＥ回路２００は、より高速の通信システムに使用できる。
【００４６】
図２Ａおよび図２Ｂに対して、本開示の範囲を逸脱すること無しに、変形例、追加または除去が行える。例えば、クロック・レートは、特別な適用に応じて変化する。さらに、フリップフロップが関係するクロックのどの立上りエッジでデータをサンプルするか、およびフリップフロップが関係するクロックのどの立下りエッジでデータをサンプルするかについては、単に実行例として示しただけである。さらに、いくつかの実施形態では、ハーフ・レート整列回路および／またはクォーター・レート整列回路は省いてもよい。さらに、図２Ａおよび図２ＢのＤＦＥ回路２００は、１タップＤＦＥの文脈で説明している。しかし、１つ以上のタップを有する推論ＤＦＥを、本発明にしたがって実現することもできる。
【００４７】
例えば、図３Ａおよび図３Ｂは、本開示の少なくともいくつかの実施形態にしたがって配置した、クォーター・クロック・レートで動作するように構成された２タップ推論ＤＦＥ回路３００（以下、「ＤＦＥ回路３００」）の例示の実施形態を示す。ＤＦＥ回路３００は、ＤＦＥ回路３００が受信した入力データ３０１の第１および第２の前の値に基づいてＩＳＩ相殺処理を実行する以外は、図２ＡのＤＦＥ回路２００に実質的に類似している。
【００４８】
例えば、ＤＦＥ回路３００の推論アナログ回路３０２は、それぞれ推論データ３１１ａ−３１１ｄおよび３１３ａ−３１３ｄを生成するように構成された加算回路３１３ａ−３１３ｄおよび３１４ａ−３１４ｄを含む。推論データ３１１ａおよび３１３ａは、ＩＳＩ相殺値Ｃ1およびＩＳＩ相殺値Ｃ2を、受信した入力データ３０１に加える加算回路３１２ａおよび３１４ａに関係している。ＩＳＩ相殺値Ｃ1は、入力データ３０１の前の値から入力データ３０１によりもたらされたＩＳＩに関係する。ＩＳＩ相殺値Ｃ2は、入力データ３０１の第２の前の値から入力データ３０１によりもたらされたＩＳＩに関係する。推論データ３１１ｂおよび３１３ｂは、ＩＳＩ相殺値Ｃ1を受信した入力データ３０１に加え、ＩＳＩ相殺値Ｃ2を受信した入力データ３０１から減じる加算回路３１２ｂおよび３１４ｂに関係している。推論データ３１１ｃおよび３１３ｃは、ＩＳＩ相殺値Ｃ1を受信した入力データ３０１から減じ、ＩＳＩ相殺値Ｃ2を受信した入力データ３０１に加える加算回路３１２ｃおよび３１４ｃに関係している。推論データ３１１ｄおよび３１３ｄは、ＩＳＩ相殺値Ｃ1およびＩＳＩ相殺値Ｃ2の両方を、受信した入力データ３０１から減じる加算回路３１２ｄおよび３１４ｄに関係している。
【００４９】
図２Ａおよび図２Ｂについて説明したように、イーブンの推論データ２１１ａおよび２１１ｂを生成するように構成されたハーフ・レート・サンプリング回路２０４と同様に、ハーフ・レート・サンプリング回路３０４は、入力データ３０１に関係するクロックの半分のクロック・レートを有するハーフ・クロックの立上りエッジで推論データ３１１ａ−３１１ｄをサンプルし、イーブンの推論データ３１５ａ−３１５ｄを生成するように構成されている。図２Ａおよび図２Ｂについて説明したように、オッドの推論データ２１７ａおよび２１７ｂを生成するように構成されたハーフ・レート・サンプリング回路２０４と同様に、ハーフ・レート・サンプリング回路３０４は、ハーフ・クロックの立下りエッジで推論データ３１３ａ−３１３ｄをサンプルし、オッドの推論データ３１７ａ−３１７ｄを生成するように構成されている。
【００５０】
ＤＦＥ回路３００は、イーブンの推論データ３１５ａ−３１５ｄおよびオッドの推論データ３１７ａ−３１７ｄを受信するように構成されたハーフ・レート整列回路３０６を含む。図２Ａおよび図２Ｂについて説明したように、ハーフ・クロック２０５の立上りエッジで、イーブンの推論データ２１５ａおよび２１５ｂをオッドの推論データ２１７ａおよび２１７ｂに時間整列させるハーフ・レート整列回路２０６と同様に、ハーフ・レート整列回路３０６は、ハーフ・クロックの立上りエッジで、イーブンの推論データ３１５ａ−３１５ｄをオッドの推論データ３１７ａ−３１７ｄに実質的に時間整列させるように構成されている。
【００５１】
ＤＦＥ回路３００は、イーブンの推論データ３１５ａ−３１５ｄおよびオッドの推論データ３１７ａ−３１７ｄを受信するように構成されたクォーター・レートサンプリング回路３０８を含む。図２Ａおよび図２Ｂについて説明したように、イーブンの推論データ２１９ａおよび２１９ｂおよびオッドの推論データ２２１ａおよび２２１ｂを生成するように構成されたクォーターサンプリング回路２０８と同様に、クォーター・レートサンプリング回路３０８は、入力データ３０１に関係するクロックの１／４のクロック・レートを有するクォータークロックの立上りエッジに基づいて、イーブンの推論データ３１９ａ−３１９ｄおよびオッドの推論データ３２１ａ−３２１ｄを生成するように構成されている。図２Ａおよび図２Ｂについて説明したように、次のイーブンの推論データ２２３ａおよび２２３ｂおよび次のオッドの推論データ２２５ａおよび２２５ｂを生成するクォーターサンプリング回路２０８と同様に、クォーター・レートサンプリング回路３０８は、クォータークロックの立下りエッジに基づいて、次のイーブンの推論データ３２３ａ−３２３ｄおよび次のオッドの推論データ３２５ａ−３２５ｄを生成するようにも構成されている。
【００５２】
ＤＦＥ回路３００のクォーター・レート整列回路３１０は、クォーター・レートサンプリング回路から、イーブンの推論データ３１９ａ−３１９ｄ、オッドの推論データ３２１ａ−３２１ｄ、次のイーブンの推論データ３２３ａ−３２３ｄ、および次のオッドの推論データ３２５ａ−３２５ｄを受信するように構成されている。図２Ａおよび図２Ｂについて説明したように、イーブンの推論データ２１９ａおよび２１９ｂ、オッドの推論データ２２１ａおよび２２１ｂ、次のイーブンの推論データ２２３ａおよび２２３ｂおよび次のオッドの推論データ２２５ａおよび２２５ｂを時間整列するクォーター・レート整列回路２１０と同様に、クォーター・レート整列回路３１０は、クォーター・レートクロックの立上りエッジで、イーブンの推論データ３１９ａ−３１９ｄ、オッドの推論データ３２１ａ−３２１ｄ、次のイーブンの推論データ３２３ａ−３２３ｄ、および次のオッドの推論データ３２５ａ−３２５ｄを実質的に時間整列するように構成されている。
【００５３】
図２Ａおよび図２Ｂについて説明したように、入力データ２０１の前の値に関係する出力データに基づいて、出力データ２２７ａ−２２７ｄおよび前の出力データ２２９ａ−２２９ｄを生成するデジタルフィルタ２３１と同様に、ＤＦＥ回路３００は、入力データ３０１の２つ前の値に関係する出力データに基づいて、出力データ３２７ａ−３２７ｄおよび前の出力データ３２９ａ−３２９ｄを生成するように構成されているデジタルフィルタ３３１を含む。例えば、デジタルフィルタ３３１は、クォーター・レート整列回路３１０からイーブンの推論データ３１９ａ−３１９ｄを受信するように構成されたセレクタ３２８ａを含む。セレクタ３２８ａは、推論データ３１９ａ−３１９ｂに関係する入力データ３０１の値について、入力データ３０１の２つ前の値に関係する前の出力データ３２９ｄおよび３２９ｃを受信するようにも構成されている。前の出力データ３２９ｄおよび３２９ｃに基づいて、セレクタ３２８ａは、イーブンの推論データ３１９ａ、３１９ｂ、３１９ｃ、または３１９ｄの１つを選択し、出力データ３２７ａを生成する。
【００５４】
セレクタ３２８ｂは、同様に、前の出力データ３２９ｄおよび３２７ａに基づいて、オッドの推論データ３２１ａ、３２１ｂ、３２１ｃ、または３２１ｄの１つを選択し、出力データ３２７ｂを生成するように構成されている。セレクタ３２８ｃは、同様に、出力データ３２７ａおよび３２７ｂに基づいて、次のイーブンの推論データ３２３ａ、３２３ｂ、３２３ｃ、または３２３ｄの１つを選択し、出力データ３２７ｃを生成するように構成されている。さらに、セレクタ３２８ｄは、同様に、出力データ３２７ｂおよび出力データ３２７ｃに基づいて、次のオッドの推論データ３２５ａ、３２５ｂ、３２５ｃ、または３２５ｄの１つを選択し、出力データ３２７ｄを生成するように構成されている。
【００５５】
したがって、デジタルフィルタ３３１は、個別の出力データ３２７に関係する入力データ３０１の値について入力データ３０１の２つ前の値に関係する出力値に基づいて、入力データ３０１の４つの連続した値に関係する出力データ３２７ａ−３２７ｄを並列で生成するように構成されている。出力データ３２７ａ−３２７ｄは、入力データ３０１に関係するクロック・レートの１／４のクロック・レートで、フリップフロップ３３０ａ−３３０ｄによりサンプルされるため、このような並列構成は、デジタルフィルタ３３１（および最終的に推論ＤＦＥ回路３００）に課される時間制約を緩和する。さらに、タップの付加は、ＤＦＥ回路２００に対して、ＤＦＥ回路３００のクリティカルパスを変化させない。したがって、負荷されたタップは、１タップの推論ＤＦＥ回路２００に対して、２タップ推論ＤＦＥ回路３００のタイミング制約を変化させない。
【００５６】
したがって、本開示にしたがってクォーター・クロック・レートに基づいて適用される、図２Ａおよび図２Ｂの１タップ推論ＤＦＥ回路２００のように、２タップ推論ＤＦＥ回路３００は、これまでの構成のＤＦＥに対してタイミングの利点を有する。そのため、本開示のＤＦＥ回路３００は、いくつかのこれまでの構成のＤＦＥ回路より、より高速の通信システムに適用される。
【００５７】
図３Ａおよび図３Ｂに対して、本開示の範囲を逸脱すること無しに、変形例、追加または除去が行える。例えば、クロック・レートは、特別な適用に応じて変化する。さらに、フリップフロップが関係するクロックのどの立上りエッジでデータをサンプルするか、およびフリップフロップが関係するクロックのどの立下りエッジでデータをサンプルするかについては、単に実行例として示しただけである。さらに、いくつかの実施形態では、ハーフ・レート整列回路および／またはクォーター・レート整列回路は省いてもよい。さらに、図３Ａおよび図３ＢのＤＦＥ回路３００は、２タップＤＦＥの文脈で説明している。しかし、２以上のタップを有する推論ＤＦＥを、本開示にしたがって実現することもできる。
【００５８】
図４は、入力データのシンボル間干渉（ＩＳＩ）の低減に関係するタイミング制約を緩和する例示の方法４００を示す。方法４００は、図２Ａおよび図２Ｂについて説明したＤＦＥ回路２００、および図３Ａおよび図３Ｂについて説明したＤＦＥ回路３００のような、本開示にしたがって構成された適宜のＤＦＥ回路により実行される。個別のブロックで示しているが、各種のブロックは、所望の適用に応じて、付加的なブロックに分割し、より少ないブロックに組み合わせ、または除くようにしてもよい。
【００５９】
方法４００は、ブロック４０２で開始し、ＩＳＩ相殺値が、ＤＦＥ回路によって第１クロック・レートで受信された入力データに加えられ、第１推論データを生成する。ブロック４０４では、ＩＳＩ相殺値は、入力データから減算されて、第２推論データを生成する。第１推論データおよび第２推論データは、入力データに対するＩＳＩ相殺値の加算または減算にも関係する。
【００６０】
ブロック４０６では、第１推論データおよび第２推論データは、第１クロック・レートの１／４のクォーター・クロック・レートでサンプルされる。クォーター・クロック・レートでのサンプリングは、第１推論データおよび第２推論データが入力データの４つの連続した値に関係するようになっている。したがって、上記のように、ＩＳＩ低減の実行に関係するタイミング制約が緩和される。
【００６１】
ブロック４０８では、第１推論データおよび第２推論データは、前の出力データに基づいて、出力データとして選択される。前の出力データは、ＤＦＥ回路のタップ数に応じて、入力データの前の値の個数に関係する。第１推論データおよび第２推論データは、タイミング制約に関係する時間期間内に選択される。ブロック４０８に続いて、方法４００は終了する。
【００６２】
方法４００は、ＤＦＥ回路に課されるタイミング制約を改善する本開示にしたがって構成されたクォーター・レート推論ＤＦＥ回路により実行される。そのため、クォーター・レート推論ＤＦＥ回路は、これまで構成されたＤＦＥ回路に比べてより高速のデータレートで受信される入力データについてＩＳＩ低減を実行する。
【００６３】
本開示の範囲を逸脱すること無しに、方法４００に対して、変形例、追加または除去が行える。例えば、方法４００の各ブロックは、記載したものより多いまたは少ない処理を含んでもよい。さらに、「第１」および「第２」の語をある要素を記載するのに使用したが、これらは、それらの要素の個数に言及するものではなく、互いに区別するのに使用される。さらに、他のブロックおよび動作は、記載した各ブロック間で実行される。
【００６４】
ここに記載したすべての例や用語は、発明および発明者が寄与した概念をさらに技術として理解する上での助けとなる目的で記載されたものであり、特別に記載した例や条件に限定されることなく理解されるべきである。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００６５】
以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
入力データのシンボル間干渉（ＩＳＩ）の低減に関係するタイミング制約を緩和するシステムであって、
第１クロック・レートで入力データを受信し、前記入力データのシンボル間干渉（ＩＳＩ）相殺値を加算して第１推論データを生成し、前記入力データから前記シンボル間干渉相殺値を減じて第２推論データを生成する推論アナログ回路と、
前記推論アナログ回路に通信可能に接続され、前記第１クロック・レートの１／４である第２クロック・レートで、前記第１推論データおよび前記第２推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約を緩和するサンプリング回路と、を備えるシステム。
（付記２）
前記推論アナログ回路は、
前記第１推論データおよび前記第２推論データの少なくとも一方に第２シンボル間干渉相殺値を加算し、
前記第１推論データおよび前記第２推論データの少なくとも一方から前記第２シンボル間干渉相殺値を減じる付記１に記載のシステム。
（付記３）
前記タイミング制約は、４の因数で緩和される付記１に記載のシステム。
（付記４）
入力データの４つの連続した値は、前記第１推論データに関係し、入力データの前記４つの連続した値は、前記第２推論データに関係する付記１に記載のシステム。
（付記５）
前記サンプリング回路に通信可能に接続され、前の出力データに基づいて前記第１推論データまたは前記第２推論データを出力データとして選択し、前記タイミング制約に関係する時間期間内に前記第１推論データまたは前記第２推論データを出力データとして選択するデジタルフィルタを、さらに備える付記１に記載のシステム。
（付記６）
前記出力データは、前記入力データの４つの連続した値に関係する付記５に記載のシステム。
（付記７）
前記前の出力データは、前記入力データの１つまたはそれ以上の前の値に関係する付記５に記載のシステム。
（付記８）
前記第１推論データおよび前記第２推論データは、前記入力データの１つまたはそれ以上の前の値に基づく付記１に記載のシステム。
（付記９）
入力データのシンボル間干渉（ＩＳＩ）の低減に関係するタイミング制約を増加する方法であって、
第１クロック・レートで受信した入力データに、シンボル間干渉（ＩＳＩ）相殺値を加算して第１推論データを生成し、
前記入力データから前記シンボル間干渉相殺値を減じて第２推論データを生成し、
前記第１クロック・レートの１／４である第２クロック・レートで、前記第１推論データおよび前記第２推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約を緩和する、ことを備える方法。
（付記１０）
前記第１推論データおよび前記第２推論データの少なくとも一方に第２シンボル間干渉相殺値を加算し、
前記第１推論データおよび前記第２推論データの少なくとも一方から前記第２シンボル間干渉相殺値を減じることを、さらに備える付記９に記載の方法。
（付記１１）
前記タイミング制約は、４の因数で緩和される付記９に記載の方法。
（付記１２）
入力データの４つの連続した値は、前記第１推論データに関係し、入力データの４つの連続した前記値は、前記第２推論データに関係する付記９に記載の方法。
（付記１３）
前記タイミング制約に関係する時間期間内に、前の出力データに基づいて前記第１推論データまたは前記第２推論データを出力データとして選択することを、さらに備える付記９に記載の方法。
（付記１４）
前記出力データは、前記入力データの４つの連続した値に関係する付記１３に記載の方法。
（付記１５）
前記前の出力データは、前記入力データの１つまたはそれ以上の前の値に関係する付記１３に記載の方法。
（付記１６）
前記第１推論データおよび前記第２推論データは、前記入力データの１つまたはそれ以上の前の値に基づく付記９に記載の方法。
（付記１７）
入力データのシンボル間干渉（ＩＳＩ）の低減に関係するタイミング制約を緩和する判定帰還型等化器回路であって、
第１クロック・レートで入力データを受信し、前記入力データのシンボル間干渉（ＩＳＩ）相殺値を加算して第１推論データを生成し、前記入力データから前記シンボル間干渉相殺値を減じて第２推論データを生成する推論アナログ回路と、
前記推論アナログ回路に通信可能に接続され、前記第１クロック・レートの１／４である第２クロック・レートで、前記第１推論データおよび前記第２推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約が４の因数で緩和されるサンプリング回路と、
前記サンプリング回路に通信可能に接続され、前の出力データに基づいて前記第１推論データまたは前記第２推論データを出力データとして選択し、前記タイミング制約に関係する時間期間内に前記第１推論データまたは前記第２推論データを選択するデジタルフィルタと、備える判定帰還型等化器回路。
（付記１８）
入力データの４つの連続した値は、前記第１推論データに関係し、入力データの前記４つの連続した値は、前記第２推論データに関係する付記１７に記載の判定帰還型等化器回路。
（付記１９）
前記出力データは、前記入力データの４つの連続した値に関係する付記１７に記載の判定帰還型等化器回路。
（付記２０）
前記前の出力データは、前記入力データの１つまたはそれ以上の前の値に関係す付記１７に記載の判定帰還型等化器回路。
（付記２１）
前記第１推論データおよび前記第２推論データは、前記入力データの１つまたはそれ以上の前の値に基づく付記１７に記載の判定帰還型等化器回路。
【図１】
2014023160.tif 000003
【図２Ａ】
2014023160.tif 000004
【図２Ｂ】
2014023160.tif 000005
【図３Ａ】
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【図３Ｂ】
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【図４】
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