(57)【要約】【課題】窒化物半導体により形成されている半導体装置において、半導体装置を大型化させることなく、低コストで、高速動作を可能にする。【解決手段】基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成された第１のゲート電極、第２のゲート電極、ソース電極及びドレイン電極と、前記第２の半導体層の上に形成された層間絶縁膜と、前記層間絶縁膜の上に形成されたフィールドプレートと、を有し、前記第１のゲート電極及び前記第２のゲート電極は、前記ソース電極と、前記フィールドプレートが形成される領域の間に形成されており、前記第１のゲート電極と前記第２のゲート電極との間における前記第１の半導体層及び前記第２の半導体層には、素子分離領域が形成されており、前記第２のゲート電極と前記ソース電極とは、電気的に接続されていることを特徴とする半導体装置により上記課題を解決する。【選択図】  図９
2014236011.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された第１のゲート電極、第２のゲート電極、ソース電極及びドレイン電極と、
前記第２の半導体層の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成されたフィールドプレートと、
を有し、
前記第１のゲート電極及び前記第２のゲート電極は、前記ソース電極と、前記フィールドプレートが形成される領域の間に形成されており、
前記第１のゲート電極と前記第２のゲート電極との間における前記第１の半導体層及び前記第２の半導体層には、素子分離領域が形成されており、
前記第２のゲート電極と前記ソース電極とは、電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記ソース電極と前記フィールドプレートとは、電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極の直下には、前記第２の半導体層の一部を除去することにより、ゲートリセスが形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のゲート電極と前記第２の半導体層との間には、ｐ型となる不純物元素がドープされたｐ型層が形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１のゲート電極と前記第２の半導体層との間及び前記第２のゲート電極と前記第２の半導体層との間には、ｐ型となる不純物元素がドープされたｐ型層が形成されており、
前記第１のゲート電極と前記第２の半導体層との間に形成されているｐ型層は、前記第２のゲート電極と前記第２の半導体層との間に形成されているｐ型層よりも、厚く形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記第１のゲート電極は、前記第２のゲート電極よりも、仕事関数の高い材料により形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
前記第１のゲート電極と前記第２の半導体層との間及び前記第２のゲート電極と前記第２の半導体層との間には、ゲート絶縁膜が形成されており、
前記第１のゲート電極と前記第２の半導体層との間に形成されているゲート絶縁膜は、前記第２のゲート電極と前記第２の半導体層との間に形成されているゲート絶縁膜よりも、薄く形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項８】
前記第１のゲート電極と前記第２の半導体層との間及び前記第２のゲート電極と前記第２の半導体層との間には、ゲート絶縁膜が形成されており、
前記第１のゲート電極と前記第２の半導体層との間に形成されているゲート絶縁膜は、前記第２のゲート電極と前記第２の半導体層との間に形成されているゲート絶縁膜よりも、比誘電率が高い材料により形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項９】
前記第１のゲート電極と前記第２の半導体層との間には、ｐ型となる不純物元素がドープされたｐ型層が形成されており、
前記第２のゲート電極と前記第２の半導体層との間には、ゲート絶縁膜が形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項１０】
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ダイオード電極、ソース電極及びドレイン電極と、
前記第２の半導体層の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成されたフィールドプレートと、
を有し、
前記ゲート電極及び前記ダイオード電極は、前記ソース電極と、前記フィールドプレートが形成される領域の間に形成されており、
前記ゲート電極と前記ダイオード電極との間における前記第１の半導体層及び前記第２の半導体層には、素子分離領域が形成されており、
前記ダイオード電極と前記ソース電極とは、電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
前記ソース電極と前記フィールドプレートとは、電気的に接続されていることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
一般的には、トランジスタ等の半導体材料には、シリコンが用いられている。しかしながら、より高耐圧な半導体装置が求められていることから、広いバンドギャップを有するＧａＮ等の窒化物半導体を用いた高耐圧な半導体装置の検討がなされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−９２５３号公報
【特許文献２】特開２００８−２１９０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、シリコンによりＦＥＴ（Field effect transistor）等のトランジスタを形成した場合には、自ずとソースとドレインとの間に寄生ダイオードが形成される。これにより、負荷としてインダクタンスを用いたときなどに、トランジスタがＯＦＦの状態（ゲート−ソース間が同電位）でもソースからドレインの方向に電流を流すことができる。しかしながら、ＧａＮ等の窒化物半導体材料により形成されたＨＥＭＴ（High Electron Mobility Transistor）等のトランジスタでは、ソースとドレインとの間には、寄生ダイオードは、自ずと形成されない。このためトランジスタがＯＦＦの状態でソースからドレインに電流を流すには、ドレイン電圧が十分下がるまで電流を流すことができず、損失が増加する場合がある。
【０００５】
ここで、ＧａＮ等の窒化物半導体からなるＦＥＴのソースとドレインとの間に、外付けのダイオード等を設けてもよいが、この場合、半導体装置が大型化し、また、製造工程数も増加するため、コストアップにつながる。
【０００６】
よって、ＧａＮ等の窒化物半導体により形成されている半導体装置において、半導体装置を大型化させることなく、低コストで、ソースとドレイン間にトランジスタやダイオード等の半導体素子が形成されているものであって、高速動作可能なものが求められている。
【課題を解決するための手段】
【０００７】
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成された第１のゲート電極、第２のゲート電極、ソース電極及びドレイン電極と、前記第２の半導体層の上に形成された層間絶縁膜と、前記層間絶縁膜の上に形成されたフィールドプレートと、を有し、前記第１のゲート電極及び前記第２のゲート電極は、前記ソース電極と、前記フィールドプレートが形成される領域の間に形成されており、前記第１のゲート電極と前記第２のゲート電極との間における前記第１の半導体層及び前記第２の半導体層には、素子分離領域が形成されており、前記第２のゲート電極と前記ソース電極とは、電気的に接続されていることを特徴とする。
【発明の効果】
【０００８】
開示の半導体装置によれば、ＧａＮ等の窒化物半導体により形成されている半導体装置において、半導体装置を大型化させることなく、低コストで、ソースとドレイン間にトランジスタ等の半導体素子を形成し、高速動作を可能にすることができる。
【図面の簡単な説明】
【０００９】
【図１】窒化物半導体を用いたＨＥＭＴ等の半導体装置の上面図
【図２】窒化物半導体を用いたＨＥＭＴ等の半導体装置の断面図
【図３】窒化物半導体を用いたＨＥＭＴ等の半導体装置の等価回路図
【図４】第１の実施の形態における半導体装置の上面図
【図５】第１の実施の形態における半導体装置の断面図（１）
【図６】第１の実施の形態における半導体装置の断面図（２）
【図７】第１の実施の形態における半導体装置の断面図（３）
【図８】第１の実施の形態における半導体装置の等価回路図
【図９】第２の実施の形態における半導体装置の上面図
【図１０】第２の実施の形態における半導体装置の断面図（１）
【図１１】第２の実施の形態における半導体装置の断面図（２）
【図１２】第２の実施の形態における半導体装置の断面図（３）
【図１３】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１４】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１５】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１６】第２の実施の形態における半導体装置の製造方法の工程図（４）
【図１７】第２の実施の形態における半導体装置の製造方法の工程図（５）
【図１８】第３の実施の形態における半導体装置の上面図
【図１９】第３の実施の形態における半導体装置の断面図（１）
【図２０】第３の実施の形態における半導体装置の断面図（２）
【図２１】第３の実施の形態における半導体装置の断面図（３）
【図２２】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図２３】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図２４】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図２５】第３の実施の形態における半導体装置の製造方法の工程図（４）
【図２６】第３の実施の形態における半導体装置の製造方法の工程図（５）
【図２７】第４の実施の形態における半導体装置の上面図
【図２８】第４の実施の形態における半導体装置の断面図（１）
【図２９】第４の実施の形態における半導体装置の断面図（２）
【図３０】第４の実施の形態における半導体装置の断面図（３）
【図３１】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図３２】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図３３】第４の実施の形態における半導体装置の製造方法の工程図（３）
【図３４】第４の実施の形態における半導体装置の製造方法の工程図（４）
【図３５】第４の実施の形態における半導体装置の製造方法の工程図（５）
【図３６】第４の実施の形態における半導体装置の製造方法の工程図（６）
【図３７】第５の実施の形態における半導体装置の上面図
【図３８】第５の実施の形態における半導体装置の断面図（１）
【図３９】第５の実施の形態における半導体装置の断面図（２）
【図４０】第５の実施の形態における半導体装置の断面図（３）
【図４１】第５の実施の形態における半導体装置の製造方法の工程図（１）
【図４２】第５の実施の形態における半導体装置の製造方法の工程図（２）
【図４３】第５の実施の形態における半導体装置の製造方法の工程図（３）
【図４４】第５の実施の形態における半導体装置の製造方法の工程図（４）
【図４５】第５の実施の形態における半導体装置の製造方法の工程図（５）
【図４６】第５の実施の形態における半導体装置の製造方法の工程図（６）
【図４７】第５の実施の形態における半導体装置の製造方法の工程図（７）
【図４８】第６の実施の形態における半導体装置の上面図
【図４９】第６の実施の形態における半導体装置の断面図（１）
【図５０】第６の実施の形態における半導体装置の断面図（２）
【図５１】第６の実施の形態における半導体装置の断面図（３）
【図５２】第６の実施の形態における半導体装置の製造方法の工程図（１）
【図５３】第６の実施の形態における半導体装置の製造方法の工程図（２）
【図５４】第６の実施の形態における半導体装置の製造方法の工程図（３）
【図５５】第６の実施の形態における半導体装置の製造方法の工程図（４）
【図５６】第６の実施の形態における半導体装置の製造方法の工程図（５）
【図５７】第６の実施の形態における半導体装置の製造方法の工程図（６）
【図５８】第７の実施の形態における半導体装置の上面図
【図５９】第７の実施の形態における半導体装置の断面図（１）
【図６０】第７の実施の形態における半導体装置の断面図（２）
【図６１】第７の実施の形態における半導体装置の断面図（３）
【図６２】第７の実施の形態における半導体装置の製造方法の工程図（１）
【図６３】第７の実施の形態における半導体装置の製造方法の工程図（２）
【図６４】第７の実施の形態における半導体装置の製造方法の工程図（３）
【図６５】第７の実施の形態における半導体装置の製造方法の工程図（４）
【図６６】第７の実施の形態における半導体装置の製造方法の工程図（５）
【図６７】第７の実施の形態における半導体装置の製造方法の工程図（６）
【図６８】第８の実施の形態における半導体装置の上面図
【図６９】第８の実施の形態における半導体装置の断面図（１）
【図７０】第８の実施の形態における半導体装置の断面図（２）
【図７１】第８の実施の形態における半導体装置の断面図（３）
【図７２】第８の実施の形態における半導体装置の製造方法の工程図（１）
【図７３】第８の実施の形態における半導体装置の製造方法の工程図（２）
【図７４】第８の実施の形態における半導体装置の製造方法の工程図（３）
【図７５】第８の実施の形態における半導体装置の製造方法の工程図（４）
【図７６】第８の実施の形態における半導体装置の製造方法の工程図（５）
【図７７】第８の実施の形態における半導体装置の製造方法の工程図（６）
【図７８】第９の実施の形態における半導体装置の上面図
【図７９】第９の実施の形態における半導体装置の断面図（１）
【図８０】第９の実施の形態における半導体装置の断面図（２）
【図８１】第９の実施の形態における半導体装置の断面図（３）
【図８２】第９の実施の形態における半導体装置の製造方法の工程図（１）
【図８３】第９の実施の形態における半導体装置の製造方法の工程図（２）
【図８４】第９の実施の形態における半導体装置の製造方法の工程図（３）
【図８５】第９の実施の形態における半導体装置の製造方法の工程図（４）
【図８６】第９の実施の形態における半導体装置の製造方法の工程図（５）
【図８７】第１０の実施の形態における半導体装置の上面図
【図８８】第１０の実施の形態における半導体装置の断面図（１）
【図８９】第１０の実施の形態における半導体装置の断面図（２）
【図９０】第１０の実施の形態における半導体装置の断面図（３）
【図９１】第１０の実施の形態における半導体装置の製造方法の工程図（１）
【図９２】第１０の実施の形態における半導体装置の製造方法の工程図（２）
【図９３】第１０の実施の形態における半導体装置の製造方法の工程図（３）
【図９４】第１０の実施の形態における半導体装置の製造方法の工程図（４）
【図９５】第１０の実施の形態における半導体装置の製造方法の工程図（５）
【図９６】第１０の実施の形態における半導体装置の製造方法の工程図（６）
【図９７】第１１の実施の形態における半導体装置の上面図
【図９８】第１１の実施の形態における半導体装置の断面図（１）
【図９９】第１１の実施の形態における半導体装置の断面図（２）
【図１００】第１１の実施の形態における半導体装置の断面図（３）
【図１０１】第１１の実施の形態における半導体装置の等価回路図
【図１０２】第１１の実施の形態における半導体装置の製造方法の工程図（１）
【図１０３】第１１の実施の形態における半導体装置の製造方法の工程図（２）
【図１０４】第１１の実施の形態における半導体装置の製造方法の工程図（３）
【図１０５】第１１の実施の形態における半導体装置の製造方法の工程図（４）
【図１０６】第１１の実施の形態における半導体装置の製造方法の工程図（５）
【図１０７】第１１の実施の形態における半導体装置の製造方法の工程図（６）
【発明を実施するための形態】
【００１０】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１１】
〔第１の実施の形態〕
最初に、ＨＥＭＴ等のＧａＮ等の窒化物半導体を用いた半導体装置について説明する。ＧａＮ等の窒化物半導体を用いた半導体装置は、図１及び図２に示されるように、シリコン等の基板１０の上に、ＧａＮ等により電子走行層２１が形成され、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。図１は、ＨＥＭＴ等のＧａＮ等の窒化物半導体を用いた半導体装置の上面図であり、図２は図１における一点鎖線１Ａ−１Ｂにおいて切断した断面図である。本実施の形態においては、電子走行層２１を第１の半導体層と記載し、電子供給層２２を第２の半導体層と記載する場合がある。
【００１２】
電子供給層２２の上には、ｎ−ＧａＮ等によりキャップ層２３が形成されており、キャップ層２３の上には、ゲート電極３１、ソース電極３２及びドレイン電極３３が形成されている。キャップ層２３の上には、ゲート電極３１、ソース電極３２及びドレイン電極３３が形成されていない領域に、第１の絶縁膜４１が形成されている。またゲート電極３１とドレイン電極３３との間の領域における第１の絶縁膜４１の上には、フィールドプレート（ＦＰ）３４が形成されている。更に、第１の絶縁膜４１、ゲート電極３１、フィールドプレート３４の上には、第２の絶縁膜４２が形成されている。
【００１３】
このような半導体装置においては、ゲート電極３１をゲート電極とするトランジスタと、フィールドプレート３４をゲート電極とするトランジスタの２つのトランジスタが形成される。このような半導体装置において、例えば、図３に示されるように、フィールドプレート３４とソース電極３２とを接続することにより、フィールドプレート３４にソース電極３２に印加されている電位と同じ電位を印加することができる。フィールドプレート３４に印加される電位は、ソース電極３２に印加される電位と同じとなる場合に限定されるものではなく、ソース電極３２に印加される電位からドレイン電極３３に印加される電位までの範囲において、所望の電位を印加してもよい。
【００１４】
尚、図１に示されるように、この半導体装置は、ゲート電極３１、ソース電極３２、ドレイン電極３３及びフィールドプレート３４はストライプ状に形成されている。また、ソース電極３２とドレイン電極３３との間に、ゲート電極３１が形成されており、ゲート電極３１とドレイン電極３３との間にはフィールドプレート３４が形成されている。
【００１５】
（半導体装置）
次に、第１の実施の形態における半導体装置について、図４から図８に基づき説明する。図４は、本実施の形態における半導体装置の上面図である。尚、図４では、層間絶縁膜等の絶縁膜は省略されている。図５は図４における一点鎖線４Ａ−４Ｂにおいて切断した断面図であり、図６は図４における一点鎖線４Ｃ−４Ｄにおいて切断した断面図であり、図７は図４における一点鎖線４Ｅ−４Ｆにおいて切断した断面図である。図８は、本実施の形態における半導体装置の等価回路の回路図である。
【００１６】
本実施の形態における半導体装置は、図４に示されるように、ソース電極３２とフィールドプレート３４との間におけるゲート電極は分離して形成されている。具体的には、ソース電極３２とフィールドプレート３４との間には、第１のゲート電極５１と第２のゲート電極５２とが分離して形成されている。第１のゲート電極５１と第２のゲート電極５２との間には、キャップ層２３、電子供給層２２、電子走行層２１の一部にＡｒ等のイオンを注入することにより、素子分離領域６０が形成されている。素子分離領域６０は、Ａｒ等のイオン注入により形成する方法以外にも、例えば、素子分離領域６０が形成される領域の窒化物半導体層をエッチングにより除去し、エッチングにより除去された領域に、絶縁体等を埋め込む方法により形成されたものであってもよい。
【００１７】
尚、本実施の形態における半導体装置は、シリコン等の基板１０の上に、窒化物半導体であるＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。これにより、電子走行層２１と電子供給層２２の界面近傍における電子走行層２１には、２ＤＥＧ（two dimensional electron gas）が生成される。電子供給層２２の上には、ｎ−ＧａＮ等によりキャップ層２３が形成されており、キャップ層２３の上には、第１のゲート電極５１、第２のゲート電極５２、ソース電極３２及びドレイン電極３３が形成されている。キャップ層２３の上には、第１のゲート電極５１、第２のゲート電極５２、ソース電極３２及びドレイン電極３３が形成されていない領域には、第１の絶縁膜４１が形成されている。また、第１のゲート電極５１及び第２のゲート電極５２とドレイン電極３３との間の領域における第１の絶縁膜４１の上には、フィールドプレート３４が形成されている。更に、第１の絶縁膜４１、ゲート電極３１、フィールドプレート３４の上には、第２の絶縁膜４２が形成されている。
【００１８】
これにより、本実施の形態における半導体装置においては、３つのトランジスタが形成される。即ち、第１のゲート電極５１をゲート電極とする第１のトランジスタ１１１と、第２のゲート電極５２をゲート電極とする第２のトランジスタ１１２と、フィールドプレート３４をゲート電極とする第３のトランジスタ１１３が形成される。尚、第１のトランジスタ１１１及び第２のトランジスタ１１２は、ＨＥＭＴである。
【００１９】
このような半導体装置において、第２のゲート電極５２とソース電極３２とを接続電極５３により接続することにより、第２のゲート電極５２に、ソース電極３２に印加されている電位と同じ電位を印加することができる。また、フィールドプレート３４とソース電極３２とを不図示の接続電極により接続することにより、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【００２０】
また、本実施の形態における半導体装置においては、図４に示されるように、ソース電極３２とドレイン電極３３との間に、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０が形成されている。また、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０とドレイン電極３３との間にはフィールドプレート３４が形成されている。
【００２１】
本実施の形態においては、第２のトランジスタ１１２を形成し、第２のトランジスタ１１２における第２のゲート電極５２とソース電極３２とを接続電極５３により接続することにより、半導体装置を大型化させることなく、低コストで、高速動作が可能となる。
【００２２】
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態について説明する。本実施の形態は、第１のトランジスタにゲートリセスを形成することにより、第２のトランジスタよりも第１のトランジスタのゲートしきい値電圧を高くした構造の半導体装置である。図９から図１２に基づき本実施の形態における半導体装置について説明する。図９は、本実施の形態における半導体装置の上面図である。尚、図９では、層間絶縁膜は省略されている。また、図１０は図９における一点鎖線９Ａ−９Ｂにおいて切断した断面図であり、図１１は図９における一点鎖線９Ｃ−９Ｄにおいて切断した断面図であり、図１２は図９における一点鎖線９Ｅ−９Ｆにおいて切断した断面図である。
【００２３】
本実施の形態における半導体装置は、シリコン等の基板１０の上に不図示のバッファ層が形成されており、バッファ層の上にはＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。
【００２４】
第１のトランジスタ１１１が形成される領域においては、第１のゲート電極５１が形成される領域における電子供給層２２の一部を除去することによりゲートリセス２１２が形成されている。ゲートリセス２１２が形成されている領域における電子供給層２２の上には、ゲート絶縁膜２１１が形成されており、ゲート絶縁膜２１１の上には第１のゲート電極５１が形成されている。また、第２のトランジスタ１１２が形成される領域においては、電子供給層２２の上の第２のゲート電極５２が形成される領域に、ゲート絶縁膜２１１が形成されており、ゲート絶縁膜２１１の上には第２のゲート電極５２が形成されている。また、電子供給層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上には、層間絶縁膜２１３が形成されており、層間絶縁膜２１３の上の所定の領域には、フィールドプレート３４及び接続電極５４が形成されている。
【００２５】
基板１０は、シリコン以外にも、ＳｉＣ、サファイア等により形成されているものであってもよい。
【００２６】
ゲート絶縁膜２１１は、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯＸ）、酸化ハフニウム（ＨｆＯＸ）等のＨｉｇｈ−ｋ材料により形成されている。具体的には、これらの材料のいずれかを含むもの、または、これらの材料を積層したものにより形成されている。
【００２７】
第１のゲート電極５１及び第２のゲート電極５２は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。
【００２８】
これにより、本実施の形態における半導体装置においては、３つのトランジスタが形成される。即ち、第１のゲート電極５１をゲート電極とする第１のトランジスタ１１１と、第２のゲート電極５２をゲート電極とする第２のトランジスタ１１２と、フィールドプレート３４をゲート電極とする第３のトランジスタが形成される。
【００２９】
本実施の形態における半導体装置においては、第２のゲート電極５２とソース電極３２とは接続電極５３により接続されており、第２のゲート電極５２に、ソース電極３２に印加されている電位と同じ電位を印加することができる。また、フィールドプレート３４とソース電極３２とは接続電極５４により接続されており、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【００３０】
本実施の形態における半導体装置においては、第１のトランジスタ１１１には、第１のゲート電極５１が形成される領域にゲートリセス２１２が形成されているため、第１のゲート電極５１の直下の領域における２ＤＥＧを一部または全部消失させることができる。これにより、第２のトランジスタ１１２におけるゲートしきい値電圧よりも、第１のトランジスタ１１１におけるゲートしきい値電圧を高くすることができる。
【００３１】
尚、本実施の形態における半導体装置においては、図９に示されるように、ソース電極３２とドレイン電極３３との間には、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０が形成されている。また、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０とドレイン電極３３との間には、フィールドプレート３４が形成されている。また、第１のゲート電極５１と第２のゲート電極５２との間には、素子分離領域６０が形成されている。
【００３２】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１３から図１７に基づき説明する。
【００３３】
最初に、図１３に示すように、シリコン等の基板１０の上に、窒化物半導体層を形成し、窒化物半導体層の上にレジストパターン２１５を形成する。尚、図１３（ａ）は図９における一点鎖線９Ａ−９Ｂに対応する断面図であり、図１３（ｂ）は図９における一点鎖線９Ｃ−９Ｄに対応する断面図であり、図１３（ｃ）は図９における一点鎖線９Ｅ−９Ｆに対応する断面図である。
【００３４】
具体的には、基板１０の上に、ＡｌＮ、ＡｌＧａＮ等からなる不図示のバッファ層、電子走行層２１、電子供給層２２等の窒化物半導体層をエピタキシャル成長により積層して形成する。電子走行層２１は、ＧａＮにより形成されており、膜厚は約１μｍである。電子供給層２２は、ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が１５ｎｍ〜２５ｎｍとなるように形成されている。
【００３５】
本実施の形態においては、これらの窒化物半導体層は、例えば、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）等により形成する。半導体層をＭＯＶＰＥにより形成する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）等が用いられる。尚、電子供給層２２は、不純物元素としてＳｉ等をドープすることによりｎ型となっているものであってもよく、この際、Ｓｉの原料ガスには、モノシラン（ＳｉＨ４）が用いられる。
【００３６】
レジストパターン２１５は、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。このように形成されるレジストパターン２１５は、ゲートリセス２１２が形成される領域に開口部２１５ａを有している。
【００３７】
次に、図１４に示すように、レジストパターン２１５の開口部２１５ａにおける電子供給層２２を厚さが、５ｎｍ〜２０ｎｍとなるように、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより電子供給層２２を一部除去する。これにより、ゲートリセス２１２を形成する。更に、この後、レジストパターン２１５を有機溶剤等により除去し、素子分離領域６０が形成される領域に開口部２１６ａを有するレジストパターン２１６を形成する。尚、図１４（ａ）は図９における一点鎖線９Ａ−９Ｂに対応する断面図であり、図１４（ｂ）は図９における一点鎖線９Ｃ−９Ｄに対応する断面図であり、図１４（ｃ）は図９における一点鎖線９Ｅ−９Ｆに対応する断面図である。
【００３８】
レジストパターン２１５の開口部２１５ａにおける電子供給層２２をＲＩＥ等により一部除去する際には、塩素系ガス、ＳＦＸ系ガス等が用いられる。また、レジストパターン２１６は、レジストパターン２１５を有機溶剤等により除去した後、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。
【００３９】
次に、図１５に示すように、レジストパターン２１６の開口部２１６ａにおける窒化物半導体層に素子分離領域６０を形成し、更に、レジストパターン２１６を除去し、ゲート絶縁膜２１１、第１のゲート電極５１及び第２のゲート電極５２を形成する。尚、図１５（ａ）は図９における一点鎖線９Ａ−９Ｂに対応する断面図であり、図１５（ｂ）は図９における一点鎖線９Ｃ−９Ｄに対応する断面図であり、図１５（ｃ）は図９における一点鎖線９Ｅ−９Ｆに対応する断面図である。
【００４０】
具体的には、レジストパターン２１６の開口部２１６ａにおける窒化物半導体層に、アルゴンやボロン等のイオンを所定の濃度となるように、所定の加速電圧でイオン注入することにより素子分離領域６０を形成する。これにより、第１のゲート電極５１と第２のゲート電極５２との間に、素子分離領域６０が形成される。形成される素子分離領域６０は、例えば、電子供給層２２及び電子走行層２１の一部に、アルゴンやボロン等のイオンをイオン注入することにより形成したものであってもよい。尚、レジストパターン２１６は、有機溶剤等を用いて除去する。
【００４１】
ゲート絶縁膜２１１は、最初に、ゲート絶縁膜２１１を形成するためのＳｉＮ等の絶縁膜をＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（Atomic Layer Deposition）により成膜する。この後、成膜されたＳｉＮ等の絶縁膜の上において、ゲート絶縁膜２１１が形成される領域に、不図示のレジストパターンを形成し、レジストパターンの形成されていない領域の絶縁膜をドライエッチングまたはウェットエッチングにより除去することにより形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【００４２】
第１のゲート電極５１及び第２のゲート電極５２は、最初に、電子供給層２２の上に、第１のゲート電極５１及び第２のゲート電極５２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されている面に、第１のゲート電極５１及び第２のゲート電極５２を形成するための金属膜を真空蒸着等により成膜した後、有機溶剤等に浸漬させる。これにより、レジストパターンの上に成膜された金属膜は、レジストパターンとともにリフトオフにより除去され、残存する金属膜により第１のゲート電極５１及び第２のゲート電極５２が形成される。
【００４３】
このようにして、第１のゲート電極５１は、第１のトランジスタ１１１が形成される領域において、ゲートリセス２１２が形成されている領域を含む領域におけるゲート絶縁膜２１１の上に形成される。また、第２のゲート電極５２は、第２のトランジスタ１１２が形成される領域におけるゲート絶縁膜２１１の上に形成される。尚、本実施の形態においては、第２のゲート電極５２と後述するソース電極３２とを接続するための接続電極５３を第１のゲート電極５１及び第２のゲート電極５２と同時に形成してもよい。また、接続電極５３は、第１のゲート電極５１及び第２のゲート電極５２を形成した後に形成してもよく、後述するソース電極３２を形成した後に、別途形成してもよい。
【００４４】
次に、図１６に示すように、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、層間絶縁膜２１３を形成し、更に、層間絶縁膜２１３において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２１３ａ、２１３ｂを形成する。尚、図１６（ａ）は図９における一点鎖線９Ａ−９Ｂに対応する断面図であり、図１６（ｂ）は図９における一点鎖線９Ｃ−９Ｄに対応する断面図であり、図１６（ｃ）は図９における一点鎖線９Ｅ−９Ｆに対応する断面図である。
【００４５】
具体的には、最初に、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、ＣＶＤまたはＡＬＤにより、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮとの積層膜等を成膜することにより、層間絶縁膜２１３を形成する。この後、層間絶縁膜２１３の上の開口部２１３ａ及び２１３ｂが形成される領域に、開口部を有する不図示のレジストパターンを形成し、レジストパターンの開口部における層間絶縁膜２１３をＲＩＥ等により除去する。このように、レジストパターンの開口部において、層間絶縁膜２１３を除去し電子供給層２２の表面を露出させることにより、層間絶縁膜２１３に開口部２１３ａ及び２１３ｂを形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【００４６】
次に、図１７に示すように、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂにソース電極３２及びドレイン電極３３を形成し、更に、層間絶縁膜２１３の所定の領域の上に、フィールドプレート３４、接続電極５４を形成する。尚、図１７（ａ）は図９における一点鎖線９Ａ−９Ｂに対応する断面図であり、図１７（ｂ）は図９における一点鎖線９Ｃ−９Ｄに対応する断面図であり、図１７（ｃ）は図９における一点鎖線９Ｅ−９Ｆに対応する断面図である。
【００４７】
具体的には、最初に、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂを埋め込むように、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成するための金属膜をＣＶＤ等により成膜する。成膜される金属膜は、例えば、Ｔｉ／ＴｉＮ／ＴａＮ／Ａｌ等の積層膜である。この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の金属膜をＲＩＥ等により除去することにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成する。このように形成されたソース電極３２とフィールドプレート３４とは、接続電極５４により接続されている。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【００４８】
以上により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００４９】
〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態について説明する。本実施の形態は、第１のトランジスタにｐ型層を形成することにより、第２のトランジスタよりも第１のトランジスタのゲートしきい値電圧を高くした構造の半導体装置である。図１８から図２１に基づき本実施の形態における半導体装置について説明する。図１８は、本実施の形態における半導体装置の上面図である。尚、図１８では、層間絶縁膜は省略されている。また、図１９は図１８における一点鎖線１８Ａ−１８Ｂにおいて切断した断面図であり、図２０は図１８における一点鎖線１８Ｃ−１８Ｄにおいて切断した断面図であり、図２１は図１８における一点鎖線１８Ｅ−１８Ｆにおいて切断した断面図である。
【００５０】
本実施の形態における半導体装置は、シリコン等の基板１０の上に不図示のバッファ層が形成されており、バッファ層の上にはＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。第１のトランジスタ１１１が形成される領域においては、第１のゲート電極５１が形成される領域における電子供給層２２の上に、ｐ型層２２１が形成されており、ｐ型層２２１の上に、第１のゲート電極５１が形成されている。また、第２のトランジスタ１１２が形成される領域においては、電子供給層２２の上には第２のゲート電極５２が形成されている。また、電子供給層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上には、層間絶縁膜２１３が形成されており、層間絶縁膜２１３の上の所定の領域には、フィールドプレート３４及び接続電極５４が形成されている。
【００５１】
基板１０は、シリコン以外にも、ＳｉＣ、サファイア等により形成されているものであってもよい。
【００５２】
第１のゲート電極５１及び第２のゲート電極５２は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。
【００５３】
ｐ型層２２１は、ｐ型となる不純物元素としてＭｇがドープされているＧａＮにより形成されている。
【００５４】
これにより、本実施の形態における半導体装置においては、３つのトランジスタが形成される。即ち、第１のゲート電極５１をゲート電極とする第１のトランジスタ１１１と、第２のゲート電極５２をゲート電極とする第２のトランジスタ１１２と、フィールドプレート３４をゲート電極とする第３のトランジスタが形成される。
【００５５】
本実施の形態における半導体装置においては、第２のゲート電極５２とソース電極３２とは接続電極５３により接続されており、第２のゲート電極５２に、ソース電極３２に印加されている電位と同じ電位を印加することができる。また、フィールドプレート３４とソース電極３２とは接続電極５４により接続されており、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【００５６】
本実施の形態における半導体装置においては、第１のトランジスタ１１１には、第１のゲート電極５１の下にｐ型層２２１が形成されているため、第１のゲート電極５１の直下の領域における２ＤＥＧを一部または全部消失させることができる。これにより、第２のトランジスタ１１２におけるゲートしきい値電圧よりも、第１のトランジスタ１１１におけるゲートしきい値電圧を高くすることができる。
【００５７】
尚、本実施の形態における半導体装置においては、図１８に示されるように、ソース電極３２とドレイン電極３３との間には、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０が形成されている。また、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０とドレイン電極３３との間には、フィールドプレート３４が形成されている。また、第１のゲート電極５１と第２のゲート電極５２との間には、素子分離領域６０が形成されている。
【００５８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２２から図２６に基づき説明する。
【００５９】
最初に、図２２に示すように、シリコン等の基板１０の上に、窒化物半導体層を形成し、窒化物半導体層の上の所定の領域にレジストパターン２２５を形成する。尚、図２２（ａ）は図１８における一点鎖線１８Ａ−１８Ｂに対応する断面図であり、図２２（ｂ）は図１８における一点鎖線１８Ｃ−１８Ｄに対応する断面図であり、図２２（ｃ）は図１８における一点鎖線１８Ｅ−１８Ｆに対応する断面図である。
【００６０】
具体的には、基板１０の上に、ＡｌＮ、ＡｌＧａＮ等からなる不図示のバッファ層、電子走行層２１、電子供給層２２、ｐ型層２２１等の窒化物半導体層を順にエピタキシャル成長により積層して形成する。電子走行層２１は、ＧａＮにより形成されており、膜厚は約１μｍである。電子供給層２２は、ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が１５ｎｍ〜２５ｎｍとなるように形成されている。ｐ型層２２１は、ｐ−ＧａＮにより形成されており、膜厚が４０ｎｍ〜８０ｎｍであり、ｐ型となる不純物元素としてＭｇが、１×１０１９〜３×１０１９ｃｍ−３の濃度となるようにドープされている。
【００６１】
レジストパターン２２５は、ｐ型層２２１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート電極５１が形成される領域に形成される。
【００６２】
次に、図２３に示すように、レジストパターン２２５が形成されていない領域のｐ型層２２１を除去することにより、第１のゲート電極５１が形成される領域にｐ型層２２１を形成する。この後、レジストパターン２２５を有機溶剤等により除去し、更に、素子分離領域６０が形成される領域に開口部２２６ａを有するレジストパターン２２６を形成する。尚、図２３（ａ）は図１８における一点鎖線１８Ａ−１８Ｂに対応する断面図であり、図２３（ｂ）は図１８における一点鎖線１８Ｃ−１８Ｄに対応する断面図であり、図２３（ｃ）は図１８における一点鎖線１８Ｅ−１８Ｆに対応する断面図である。
【００６３】
レジストパターン２２５が形成されていない領域におけるｐ型層２２１をＲＩＥ等により一部除去する際には、塩素系ガス、ＳＦＸ系ガス等が用いられる。また、レジストパターン２２６は、レジストパターン２２５を有機溶剤等により除去した後、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。
【００６４】
次に、図２４に示すように、レジストパターン２２６の開口部２２６ａにおける窒化物半導体層に素子分離領域６０を形成し、更に、レジストパターン２２６を除去し、第１のゲート電極５１及び第２のゲート電極５２を形成する。尚、図２４（ａ）は図１８における一点鎖線１８Ａ−１８Ｂに対応する断面図であり、図２４（ｂ）は図１８における一点鎖線１８Ｃ−１８Ｄに対応する断面図であり、図２４（ｃ）は図１８における一点鎖線１８Ｅ−１８Ｆに対応する断面図である。
【００６５】
具体的には、レジストパターン２２６の開口部２２６ａにおける窒化物半導体層に、アルゴンやボロン等のイオンを所定の濃度となるように、所定の加速電圧でイオン注入することにより素子分離領域６０を形成する。これにより、第１のゲート電極５１と第２のゲート電極５２との間に、素子分離領域６０が形成される。形成される素子分離領域６０は、例えば、電子供給層２２及び電子走行層２１の一部に、アルゴンやボロン等のイオンをイオン注入することにより形成したものであってもよい。尚、レジストパターン２２６は、この後、有機溶剤等を用いて除去する。
【００６６】
第１のゲート電極５１及び第２のゲート電極５２は、最初に、電子供給層２２の上に、第１のゲート電極５１及び第２のゲート電極５２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されている面に、第１のゲート電極５１及び第２のゲート電極５２を形成するための金属膜を真空蒸着等により成膜した後、有機溶剤等に浸漬させる。これにより、レジストパターンの上に成膜された金属膜は、レジストパターンとともにリフトオフにより除去され、残存する金属膜により第１のゲート電極５１及び第２のゲート電極５２が形成される。
【００６７】
このようにして、第１のゲート電極５１は、第１のトランジスタ１１１が形成される領域におけるｐ型層２２１の上に形成され、第２のゲート電極５２は、第２のトランジスタ１１２が形成される領域における電子供給層２２の上に形成される。尚、本実施の形態においては、第２のゲート電極５２と後述するソース電極３２とを接続するための接続電極５３を第１のゲート電極５１及び第２のゲート電極５２と同時に形成してもよい。また、接続電極５３は、第１のゲート電極５１及び第２のゲート電極５２を形成した後に形成してもよく、後述するソース電極３２を形成した後に、別途形成してもよい。
【００６８】
次に、図２５に示すように、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、層間絶縁膜２１３を形成し、更に、層間絶縁膜２１３において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２１３ａ、２１３ｂを形成する。尚、図２５（ａ）は図１８における一点鎖線１８Ａ−１８Ｂに対応する断面図であり、図２５（ｂ）は図１８における一点鎖線１８Ｃ−１８Ｄに対応する断面図であり、図２５（ｃ）は図１８における一点鎖線１８Ｅ−１８Ｆに対応する断面図である。
【００６９】
具体的には、最初に、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、ＣＶＤまたはＡＬＤにより、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮとの積層膜等を成膜することにより、層間絶縁膜２１３を形成する。この後、層間絶縁膜２１３の上の開口部２１３ａ及び２１３ｂが形成される領域に、開口部を有する不図示のレジストパターンを形成し、レジストパターンの開口部における層間絶縁膜２１３をＲＩＥ等により除去する。このように、レジストパターンの開口部において、層間絶縁膜２１３を除去し電子供給層２２の表面を露出させることにより、層間絶縁膜２１３に開口部２１３ａ及び２１３ｂを形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【００７０】
次に、図２６に示すように、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂにソース電極３２及びドレイン電極３３を形成し、更に、層間絶縁膜２１３の所定の領域の上に、フィールドプレート３４及び接続電極５４を形成する。尚、図２６（ａ）は図１８における一点鎖線１８Ａ−１８Ｂに対応する断面図であり、図２６（ｂ）は図１８における一点鎖線１８Ｃ−１８Ｄに対応する断面図であり、図２６（ｃ）は図１８における一点鎖線１８Ｅ−１８Ｆに対応する断面図である。
【００７１】
具体的には、最初に、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂを埋め込むように、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成するための金属膜をＣＶＤ等により成膜する。成膜される金属膜は、例えば、Ｔｉ／ＴｉＮ／ＴａＮ／Ａｌ等の積層膜である。この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の金属膜をＲＩＥ等により除去することにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成する。このように形成されたソース電極３２とフィールドプレート３４とは、接続電極５４により接続されている。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【００７２】
以上により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態及び第２の実施の形態と同様である。
【００７３】
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態について説明する。本実施の形態は、第２のトランジスタよりも第１のトランジスタに形成されるｐ型層の厚さを厚くすることにより、第２のトランジスタよりも第１のトランジスタのゲートしきい値電圧を高くした構造の半導体装置である。図２７から図３０に基づき本実施の形態における半導体装置について説明する。図２７は、本実施の形態における半導体装置の上面図である。尚、図２７では、層間絶縁膜は省略されている。また、図２８は図２７における一点鎖線２７Ａ−２７Ｂにおいて切断した断面図であり、図２９は図２７における一点鎖線２７Ｃ−２７Ｄにおいて切断した断面図であり、図３０は図２７における一点鎖線２７Ｅ−２７Ｆにおいて切断した断面図である。
【００７４】
本実施の形態における半導体装置は、シリコン等の基板１０の上に不図示のバッファ層が形成されており、バッファ層の上にはＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。第１のトランジスタ１１１が形成される領域においては、第１のゲート電極５１が形成される領域の電子供給層２２の上に、第１のｐ型層２３１、第２のｐ型層２３２、第３のｐ型層２３３が積層して形成されている。第１のゲート電極５１は、このように形成された第３のｐ型層２３３の上に形成されている。また、第２のトランジスタ１１２が形成される領域においては、電子供給層２２の上に、第１のｐ型層２３１が形成されており、第１のｐ型層２３１の上に、第２のゲート電極５２が形成されている。また、また、電子供給層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上には、層間絶縁膜２１３が形成されており、層間絶縁膜２１３の上の所定の領域には、フィールドプレート３４が形成されている。
【００７５】
基板１０は、シリコン以外にも、ＳｉＣ、サファイア等により形成されているものであってもよい。
【００７６】
第１のゲート電極５１及び第２のゲート電極５２は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。
【００７７】
第１のｐ型層２３１は、ｐ型となる不純物元素としてＭｇがドープされているＧａＮにより形成されている。第２のｐ型層２３２は、ｐ型となる不純物元素としてＭｇがドープされているＡｌＧａＮにより形成されている。第３のｐ型層２３３は、ｐ型となる不純物元素としてＭｇがドープされているＧａＮにより形成されている。
【００７８】
これにより、本実施の形態における半導体装置においては、３つのトランジスタが形成される。即ち、第１のゲート電極５１をゲート電極とする第１のトランジスタ１１１と、第２のゲート電極５２をゲート電極とする第２のトランジスタ１１２と、フィールドプレート３４をゲート電極とする第３のトランジスタが形成される。
【００７９】
本実施の形態における半導体装置においては、第２のゲート電極５２とソース電極３２とは接続電極５３により接続されており、第２のゲート電極５２に、ソース電極３２に印加されている電位と同じ電位を印加することができる。また、フィールドプレート３４とソース電極３２とは接続電極５４により接続されており、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【００８０】
本実施の形態においては、第２のゲート電極５２の直下には第１のｐ型層２３１のみが形成されているが、第１のゲート電極５１の直下には第１のｐ型層２３１、第２のｐ型層２３２、第３のｐ型層２３３が形成されている。即ち、第２のトランジスタ１１２における第２のゲート電極５２の直下に形成されているｐ型層よりも、第１のトランジスタ１１１における第１のゲート電極５１の直下に形成されているｐ型層の方が厚く形成されている。従って、第１のトランジスタ１１１における第１のゲート電極５１の直下の領域においては、第２のトランジスタ１１２における第２のゲート電極５２の直下の領域よりも、２ＤＥＧをより多く消失させることができる。これにより、第２のトランジスタ１１２におけるゲートしきい値電圧よりも、第１のトランジスタ１１１におけるゲートしきい値電圧を高くすることができる。
【００８１】
尚、本実施の形態における半導体装置においては、図２７に示されるように、ソース電極３２とドレイン電極３３との間には、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０が形成されている。また、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０とドレイン電極３３との間には、フィールドプレート３４が形成されている。また、第１のゲート電極５１と第２のゲート電極５２との間には、素子分離領域６０が形成されている。
【００８２】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図３１から図３６に基づき説明する。
【００８３】
最初に、図３１に示すように、シリコン等の基板１０の上に、窒化物半導体層を形成し、窒化物半導体層の上の所定の領域にレジストパターン２３５を形成する。尚、図３１（ａ）は図２７における一点鎖線２７Ａ−２７Ｂに対応する断面図であり、図３１（ｂ）は図２７における一点鎖線２７Ｃ−２７Ｄに対応する断面図であり、図３１（ｃ）は図２７における一点鎖線２７Ｅ−２７Ｆに対応する断面図である。
【００８４】
具体的には、基板１０の上に、ＡｌＮ、ＡｌＧａＮ等からなる不図示のバッファ層、電子走行層２１、電子供給層２２、第１のｐ型層２３１、第２のｐ型層２３２、第３のｐ型層２３３等の窒化物半導体層を順にエピタキシャル成長により積層して形成する。電子走行層２１は、ＧａＮにより形成されており、膜厚は約１μｍである。電子供給層２２は、ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が１５ｎｍ〜２５ｎｍとなるように形成されている。第１のｐ型層２３１は、ｐ−ＧａＮにより形成されており、膜厚は３０ｎｍ〜５０ｎｍであり、ｐ型となる不純物元素としてＭｇが、１×１０１９〜３×１０１９ｃｍ−３の濃度となるようにドープされている。第２のｐ型層２３２は、ｐ−ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が５ｎｍ〜１５ｎｍとなるように形成されている。第２のｐ型層２３２では、ｐ型となる不純物元素としてＭｇが、１×１０１９〜３×１０１９ｃｍ−３の濃度となるようにドープされている。第３のｐ型層２３３は、ｐ−ＧａＮにより形成されており、膜厚は３０ｎｍ〜５０ｎｍであり、ｐ型となる不純物元素としてＭｇが、１×１０１９〜３×１０１９ｃｍ−３の濃度となるようにドープされている。
【００８５】
レジストパターン２３５は、第３のｐ型層２３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート電極５１が形成される領域に形成される。
【００８６】
次に、図３２に示すように、レジストパターン２３５が形成されていない領域の第３のｐ型層２３３及び第２のｐ型層２３２を除去する。これにより、第１のゲート電極５１が形成される領域に、第３のｐ型層２３３、第２のｐ型層２３２及び第１のｐ型層２３１を形成する。この後、レジストパターン２３５を有機溶剤等により除去し、更に、第１のゲート電極５１及び第２のゲート電極５２が形成される領域に、レジストパターン２３６を形成する。尚、図３２（ａ）は図２７における一点鎖線２７Ａ−２７Ｂに対応する断面図であり、図３２（ｂ）は図２７における一点鎖線２７Ｃ−２７Ｄに対応する断面図であり、図３２（ｃ）は図２７における一点鎖線２７Ｅ−２７Ｆに対応する断面図である。
【００８７】
レジストパターン２３５が形成されていない領域における第３のｐ型層２３３及び第２のｐ型層２３２をＲＩＥ等により一部除去する際には、塩素系ガス、ＳＦＸ系ガス等が用いられる。尚、本実施の形態においては、異方性エッチングにより、第３のｐ型層２３３及び第２のｐ型層２３２を除去する。具体的には、ｐ−ＧａＮとｐ−ＡｌＧａＮとでエッチング速度が異なるエッチング条件でＲＩＥを行うことにより、ｐ−ＧａＮにより形成されている第１のｐ型層２３１の表面が露出した状態でエッチングを停止させることができる。また、レジストパターン２３６は、レジストパターン２３５を有機溶剤等により除去した後、再度、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。
【００８８】
次に、図３３に示すように、レジストパターン２３６が形成されていない領域の第１のｐ型層２３１を除去する。これにより、第２のゲート電極５２が形成される領域に、第１のｐ型層２３１を形成する。この後、レジストパターン２３６を有機溶剤等により除去し、更に、素子分離領域６０が形成される領域に開口部２３７ａを有するレジストパターン２３７を形成する。尚、図３３（ａ）は図２７における一点鎖線２７Ａ−２７Ｂに対応する断面図であり、図３３（ｂ）は図２７における一点鎖線２７Ｃ−２７Ｄに対応する断面図であり、図３３（ｃ）は図２７における一点鎖線２７Ｅ−２７Ｆに対応する断面図である。
【００８９】
レジストパターン２３６が形成されていない領域における第１のｐ型層２３１をＲＩＥ等により一部除去する際には、塩素系ガス、ＳＦＸ系ガス等が用いられる。また、レジストパターン２３７は、レジストパターン２３６を有機溶剤等により除去した後、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。
【００９０】
次に、図３４に示すように、レジストパターン２３７の開口部２３７ａにおける窒化物半導体層に素子分離領域６０を形成し、更に、レジストパターン２３７を除去し、第１のゲート電極５１及び第２のゲート電極５２を形成する。尚、図３４（ａ）は図２７における一点鎖線２７Ａ−２７Ｂに対応する断面図であり、図３４（ｂ）は図２７における一点鎖線２７Ｃ−２７Ｄに対応する断面図であり、図３４（ｃ）は図２７における一点鎖線２７Ｅ−２７Ｆに対応する断面図である。
【００９１】
具体的には、レジストパターン２３７の開口部２３７ａにおける窒化物半導体層に、アルゴンやボロン等のイオンを所定の濃度となるように、所定の加速電圧でイオン注入することにより素子分離領域６０を形成する。これにより、第１のゲート電極５１と第２のゲート電極５２との間に、素子分離領域６０が形成される。形成される素子分離領域６０は、例えば、電子供給層２２及び電子走行層２１の一部に、アルゴンやボロン等のイオンをイオン注入することにより形成したものであってもよい。尚、レジストパターン２３７は、この後、有機溶剤等を用いて除去する。
【００９２】
第１のゲート電極５１及び第２のゲート電極５２は、最初に、電子供給層２２の上に、第１のゲート電極５１及び第２のゲート電極５２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されている面に、第１のゲート電極５１及び第２のゲート電極５２を形成するための金属膜を真空蒸着等により成膜した後、有機溶剤等に浸漬させる。これにより、レジストパターンの上に成膜された金属膜は、レジストパターンとともにリフトオフにより除去され、残存する金属膜により第１のゲート電極５１及び第２のゲート電極５２が形成される。
【００９３】
このようにして、第１のゲート電極５１は、第１のトランジスタ１１１が形成される領域における第３のｐ型層２３３の上に形成され、第２のゲート電極５２は、第２のトランジスタ１１２が形成される領域における第１のｐ型層２３１の上に形成される。尚、本実施の形態においては、第２のゲート電極５２と後述するソース電極３２とを接続するための接続電極５３を第１のゲート電極５１及び第２のゲート電極５２と同時に形成してもよい。また、接続電極５３は、第１のゲート電極５１及び第２のゲート電極５２を形成した後に形成してもよく、後述するソース電極３２を形成した後に、別途形成してもよい。
【００９４】
次に、図３５に示すように、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、層間絶縁膜２１３を形成し、更に、層間絶縁膜２１３において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２１３ａ、２１３ｂを形成する。尚、図３５（ａ）は図２７における一点鎖線２７Ａ−２７Ｂに対応する断面図であり、図３５（ｂ）は図２７における一点鎖線２７Ｃ−２７Ｄに対応する断面図であり、図３５（ｃ）は図２７における一点鎖線２７Ｅ−２７Ｆに対応する断面図である。
【００９５】
具体的には、最初に、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、ＣＶＤまたはＡＬＤにより、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮとの積層膜等を成膜することにより、層間絶縁膜２１３を形成する。この後、層間絶縁膜２１３の上の開口部２１３ａ及び２１３ｂが形成される領域に、開口部を有する不図示のレジストパターンを形成し、レジストパターンの開口部における層間絶縁膜２１３をＲＩＥ等により除去する。このように、レジストパターンの開口部において、層間絶縁膜２１３を除去し電子供給層２２の表面を露出させることにより、層間絶縁膜２１３に開口部２１３ａ及び２１３ｂを形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【００９６】
次に、図３６に示すように、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂにソース電極３２及びドレイン電極３３を形成し、更に、層間絶縁膜２１３の所定の領域の上に、フィールドプレート３４及び接続電極５４を形成する。尚、図３６（ａ）は図２７における一点鎖線２７Ａ−２７Ｂに対応する断面図であり、図３６（ｂ）は図２７における一点鎖線２７Ｃ−２７Ｄに対応する断面図であり、図３６（ｃ）は図２７における一点鎖線２７Ｅ−２７Ｆに対応する断面図である。
【００９７】
具体的には、最初に、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂを埋め込むように、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成するための金属膜をＣＶＤ等により成膜する。成膜される金属膜は、例えば、Ｔｉ／ＴｉＮ／ＴａＮ／Ａｌ等の積層膜である。この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の金属膜をＲＩＥ等により除去することにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成する。このように形成されたソース電極３２とフィールドプレート３４とは接続電極５４により接続されている。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【００９８】
以上により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態及び第２の実施の形態と同様である。
【００９９】
〔第５の実施の形態〕
（半導体装置）
次に、第５の実施の形態について説明する。本実施の形態は、第２のトランジスタよりも第１のトランジスタに形成されるｐ型層の厚さを厚くすることにより、第２のトランジスタよりも第１のトランジスタのゲートしきい値電圧を高くした構造の半導体装置である。図３７から図４０に基づき本実施の形態における半導体装置について説明する。図３７は、本実施の形態における半導体装置の上面図である。尚、図３７では、層間絶縁膜は省略されている。また、図３８は図３７における一点鎖線３７Ａ−３７Ｂにおいて切断した断面図であり、図３９は図３７における一点鎖線３７Ｃ−３７Ｄにおいて切断した断面図であり、図４０は図３７における一点鎖線３７Ｅ−３７Ｆにおいて切断した断面図である。
【０１００】
本実施の形態における半導体装置は、シリコン等の基板１０の上に不図示のバッファ層が形成されており、バッファ層の上にはＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。第１のトランジスタ１１１が形成される領域においては、第１のゲート電極５１が形成される領域における電子供給層２２の上に、第１のｐ型層２４１、第２のｐ型層２４２が積層して形成されている。第１のゲート電極５１は、このように形成された第２のｐ型層２４２の上に形成されている。また、第２のトランジスタ１１２が形成される領域においては、電子供給層２２の上には、第２のｐ型層２４２が形成されており、第２のｐ型層２４２の上に第２のゲート電極５２が形成されている。また、電子供給層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上には、層間絶縁膜２１３が形成されており、層間絶縁膜２１３の上の所定の領域には、フィールドプレート３４が形成されている。
【０１０１】
基板１０は、シリコン以外にも、ＳｉＣ、サファイア等により形成されているものであってもよい。
【０１０２】
第１のゲート電極５１及び第２のゲート電極５２は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。
【０１０３】
第１のｐ型層２４１は、ｐ型となる不純物元素としてＭｇがドープされているＧａＮにより形成されている。第２のｐ型層２４２は、ｐ型となる不純物元素としてＭｇがドープされているＧａＮにより形成されている。
【０１０４】
これにより、本実施の形態における半導体装置においては、３つのトランジスタが形成される。即ち、第１のゲート電極５１をゲート電極とする第１のトランジスタ１１１と、第２のゲート電極５２をゲート電極とする第２のトランジスタ１１２と、フィールドプレート３４をゲート電極とする第３のトランジスタが形成される。
【０１０５】
本実施の形態における半導体装置においては、第２のゲート電極５２とソース電極３２とは接続電極５３により接続されており、第２のゲート電極５２に、ソース電極３２に印加されている電位と同じ電位を印加することができる。また、フィールドプレート３４とソース電極３２とは接続電極５４により接続されており、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【０１０６】
本実施の形態においては、第２のゲート電極５２の直下には第２のｐ型層２４２が形成されているのみであるが、第１のゲート電極５１の直下には第１のｐ型層２４１及び第２のｐ型層２４２が形成されている。即ち、第２のトランジスタ１１２における第２のゲート電極５２の直下に形成されているｐ型層よりも、第１のトランジスタ１１１における第１のゲート電極５１の直下に形成されているｐ型層の方が厚く形成されている。従って、第１のトランジスタ１１１における第１のゲート電極５１の直下の領域においては、第２のトランジスタ１１２における第２のゲート電極５２の直下の領域よりも、２ＤＥＧがより多く消失させることができる。これにより、第２のトランジスタ１１２におけるゲートしきい値電圧よりも、第１のトランジスタ１１１におけるゲートしきい値電圧を高くすることができる。
【０１０７】
尚、本実施の形態における半導体装置においては、図３７に示されるように、ソース電極３２とドレイン電極３３との間には、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０が形成されている。また、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０とドレイン電極３３との間には、フィールドプレート３４が形成されている。また、第１のゲート電極５１と第２のゲート電極５２との間には、素子分離領域６０が形成されている。
【０１０８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図４１から図４７に基づき説明する。
【０１０９】
最初に、図４１に示すように、シリコン等の基板１０の上に、窒化物半導体層を形成し、窒化物半導体層の上の所定の領域にレジストパターン２４５を形成する。尚、図４１（ａ）は図３７における一点鎖線３７Ａ−３７Ｂに対応する断面図であり、図４１（ｂ）は図３７における一点鎖線３７Ｃ−３７Ｄに対応する断面図であり、図４１（ｃ）は図３７における一点鎖線３７Ｅ−３７Ｆに対応する断面図である。
【０１１０】
具体的には、基板１０の上に、ＡｌＮ、ＡｌＧａＮ等からなる不図示のバッファ層、電子走行層２１、電子供給層２２、第１のｐ型層２４１等の窒化物半導体層を順にエピタキシャル成長により積層して形成する。電子走行層２１は、ＧａＮにより形成されており、膜厚は約１μｍである。電子供給層２２は、ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が１０ｎｍ〜２０ｎｍとなるように形成されている。第１のｐ型層２４１は、ｐ−ＧａＮにより形成されており、膜厚は３０ｎｍ〜５０ｎｍであり、ｐ型となる不純物元素としてＭｇが、１×１０１９〜３×１０１９ｃｍ−３の濃度となるようにドープされている。
【０１１１】
レジストパターン２４５は、第１のｐ型層２４１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート電極５１が形成される領域に形成される。
【０１１２】
次に、図４２に示すように、レジストパターン２４５が形成されていない領域の第１のｐ型層２４１を除去し、更に、レジストパターン２４５を有機溶剤等により除去した後、ＭＯＶＰＥにより第２のｐ型層２４２を成膜する。尚、図４２（ａ）は図３７における一点鎖線３７Ａ−３７Ｂに対応する断面図であり、図４２（ｂ）は図３７における一点鎖線３７Ｃ−３７Ｄに対応する断面図であり、図４２（ｃ）は図３７における一点鎖線３７Ｅ−３７Ｆに対応する断面図である。
【０１１３】
レジストパターン２４５が形成されていない領域における第１のｐ型層２４１をＲＩＥ等により一部除去する際には、塩素系ガス、ＳＦＸ系ガス等が用いられる。尚、本実施の形態においては、異方性エッチングにより、第１のｐ型層２４１を除去する。具体的には、ｐ−ＧａＮとＡｌＧａＮとでエッチング速度が異なるエッチング条件でＲＩＥを行うことにより、ＡｌＧａＮにより形成されている電子供給層２２の表面が露出した状態でエッチングを停止させることができる。
【０１１４】
第２のｐ型層２４２は、ＭＯＶＰＥによるエピタキシャル成長により形成されたｐ−ＧａＮにより形成されており、膜厚は３０ｎｍ〜５０ｎｍであり、ｐ型となる不純物元素としてＭｇが、１×１０１９〜３×１０１９ｃｍ−３の濃度となるようにドープされている。
【０１１５】
次に、図４３に示すように、第１のゲート電極５１及び第２のゲート電極５２が形成される領域に、レジストパターン２４６を形成し、レジストパターン２４６が形成されていない領域の第２のｐ型層２４２をＲＩＥ等により除去する。尚、図４３（ａ）は図３７における一点鎖線３７Ａ−３７Ｂに対応する断面図であり、図４３（ｂ）は図３７における一点鎖線３７Ｃ−３７Ｄに対応する断面図であり、図４３（ｃ）は図３７における一点鎖線３７Ｅ−３７Ｆに対応する断面図である。
【０１１６】
レジストパターン２４６が形成されていない領域における第２のｐ型層２４２をＲＩＥ等により一部除去する際には、塩素系ガス、ＳＦＸ系ガス等が用いられる。尚、本実施の形態においては、異方性エッチングにより、第２のｐ型層２４２を除去する。具体的には、ｐ−ＧａＮとＡｌＧａＮとでエッチング速度が異なるエッチング条件でＲＩＥを行うことにより、ＡｌＧａＮにより形成されている電子供給層２２の表面が露出した状態でエッチングを停止させることができる。これにより、第２のゲート電極５２が形成される領域に、第１のｐ型層２４１が形成され、第１のゲート電極５１が形成される領域に、第２のｐ型層２４２及び第１のｐ型層２４１が形成される。
【０１１７】
次に、図４４に示すように、レジストパターン２４６を有機溶剤等により除去した後、更に、素子分離領域６０が形成される領域に開口部２４７ａを有するレジストパターン２４７を形成し、イオン注入等により素子分離領域６０を形成する。尚、図４４（ａ）は図３７における一点鎖線３７Ａ−３７Ｂに対応する断面図であり、図４４（ｂ）は図３７における一点鎖線３７Ｃ−３７Ｄに対応する断面図であり、図４４（ｃ）は図３７における一点鎖線３７Ｅ−３７Ｆに対応する断面図である。
【０１１８】
レジストパターン２４７は、レジストパターン２４６を有機溶剤等により除去した後、電子供給層２２等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。
【０１１９】
この後、レジストパターン２４７の開口部２４７ａにおける窒化物半導体層に、アルゴンやボロン等のイオンを所定の濃度となるように、所定の加速電圧でイオン注入することにより素子分離領域６０を形成する。これにより、第１のゲート電極５１と第２のゲート電極５２との間に素子分離領域６０が形成される。形成される素子分離領域６０は、例えば、電子供給層２２及び電子走行層２１の一部に、アルゴンやボロン等のイオンをイオン注入することにより形成したものであってもよい。
【０１２０】
次に、図４５に示すように、有機溶剤等によりレジストパターン２４７を除去した後、第１のゲート電極５１及び第２のゲート電極５２を形成する。尚、図４５（ａ）は図３７における一点鎖線３７Ａ−３７Ｂに対応する断面図であり、図４５（ｂ）は図３７における一点鎖線３７Ｃ−３７Ｄに対応する断面図であり、図４５（ｃ）は図３７における一点鎖線３７Ｅ−３７Ｆに対応する断面図である。
【０１２１】
具体的には、第１のゲート電極５１及び第２のゲート電極５２は、最初に、電子供給層２２の上に、第１のゲート電極５１及び第２のゲート電極５２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されている面に、第１のゲート電極５１及び第２のゲート電極５２を形成するための金属膜を真空蒸着等により成膜した後、有機溶剤等に浸漬させる。これにより、レジストパターンの上に成膜された金属膜は、レジストパターンとともにリフトオフにより除去され、残存する金属膜により第１のゲート電極５１及び第２のゲート電極５２が形成される。
【０１２２】
このようにして、第１のゲート電極５１は、第１のトランジスタ１１１が形成される領域における第１のｐ型層２４１と第２のｐ型層２４２とが積層されているものの上に形成される。また、第２のゲート電極５２は、第２のトランジスタ１１２が形成される領域における第２のｐ型層２４２の上に形成される。尚、本実施の形態においては、第２のゲート電極５２と後述するソース電極３２とを接続するための接続電極５３を第１のゲート電極５１及び第２のゲート電極５２と同時に形成してもよい。また、接続電極５３は、第１のゲート電極５１及び第２のゲート電極５２を形成した後に形成してもよく、後述するソース電極３２を形成した後に、別途形成してもよい。
【０１２３】
次に、図４６に示すように、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、層間絶縁膜２１３を形成し、更に、層間絶縁膜２１３において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２１３ａ、２１３ｂを形成する。尚、図４６（ａ）は図３７における一点鎖線３７Ａ−３７Ｂに対応する断面図であり、図４６（ｂ）は図３７における一点鎖線３７Ｃ−３７Ｄに対応する断面図であり、図４６（ｃ）は図３７における一点鎖線３７Ｅ−３７Ｆに対応する断面図である。
【０１２４】
具体的には、最初に、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、ＣＶＤまたはＡＬＤにより、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮとの積層膜等を成膜することにより、層間絶縁膜２１３を形成する。この後、層間絶縁膜２１３の上の開口部２１３ａ及び２１３ｂが形成される領域に、開口部を有する不図示のレジストパターンを形成し、レジストパターンの開口部における層間絶縁膜２１３をＲＩＥ等により除去する。このように、レジストパターンの開口部において、層間絶縁膜２１３を除去し電子供給層２２の表面を露出させることにより、層間絶縁膜２１３に開口部２１３ａ及び２１３ｂを形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０１２５】
次に、図４７に示すように、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂにソース電極３２及びドレイン電極３３を形成し、更に、層間絶縁膜２１３の所定の領域の上に、フィールドプレート３４及び接続電極５４を形成する。尚、図４７（ａ）は図３７における一点鎖線３７Ａ−３７Ｂに対応する断面図であり、図４７（ｂ）は図３７における一点鎖線３７Ｃ−３７Ｄに対応する断面図であり、図４７（ｃ）は図３７における一点鎖線３７Ｅ−３７Ｆに対応する断面図である。
【０１２６】
具体的には、最初に、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂを埋め込むように、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成するための金属膜をＣＶＤ等により成膜する。成膜される金属膜は、例えば、Ｔｉ／ＴｉＮ／ＴａＮ／Ａｌ等の積層膜である。この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４が形成される領域に、不図示のレジストパターンを形成する。更に、この後、レジストパターンの形成されていない領域の金属膜をＲＩＥ等により除去することにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成する。このように形成されたソース電極３２とフィールドプレート３４とは接続電極５４により接続されている。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０１２７】
以上により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態及び第２の実施の形態と同様である。
【０１２８】
〔第６の実施の形態〕
（半導体装置）
次に、第６の実施の形態について説明する。本実施の形態は、第２のトランジスタにおける第２のゲート電極よりも、第１のトランジスタにおける第１のゲート電極を仕事関数の高い材料により形成した半導体装置である。これにより、第２のトランジスタよりも第１のトランジスタのゲートしきい値電圧を高くした構造の半導体装置である。図４８から図５１に基づき本実施の形態における半導体装置について説明する。図４８は、本実施の形態における半導体装置の上面図である。尚、図４８では、層間絶縁膜は省略されている。また、図４９は図４８における一点鎖線４８Ａ−４８Ｂにおいて切断した断面図であり、図５０は図４８における一点鎖線４８Ｃ−４８Ｄにおいて切断した断面図であり、図５１は図４８における一点鎖線４８Ｅ−４８Ｆにおいて切断した断面図である。
【０１２９】
本実施の形態における半導体装置は、シリコン等の基板１０の上に不図示のバッファ層が形成されており、バッファ層の上にはＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。また、電子供給層２２の上において、第１のゲート電極２５１及び第２のゲート電極２５２が形成される領域には、ｐ型層２５０が形成されている。更に、第１のトランジスタ１１１が形成される領域においては、ｐ型層２５０の上には、第１のゲート電極２５１が形成されている。また、第２のトランジスタ１１２が形成される領域においては、ｐ型層２５０の上には、第２のゲート電極２５２が形成されている。また、電子供給層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。電子供給層２２、第１のゲート電極２５１及び第２のゲート電極２５２の上には、層間絶縁膜２１３が形成されており、層間絶縁膜２１３の上の所定の領域には、フィールドプレート３４及び接続電極５４が形成されている。
【０１３０】
基板１０は、シリコン以外にも、ＳｉＣ、サファイア等により形成されているものであってもよい。
【０１３１】
第１のゲート電極２５１及び第２のゲート電極２５２は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、Ｎｉ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。第１のゲート電極２５１と第２のゲート電極２５２とは異なる材料により形成されており、第１のゲート電極２５１は、第２のゲート電極２５２よりも仕事関数の大きい材料により形成されている。表１には、各々の材料における仕事関数を示す。
【０１３２】
【表１】
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本実施の形態においては、例えば、第１のゲート電極２５１は、仕事関数が５．６５ｅＶのＰｔにより形成されており、第２のゲート電極２５２は、仕事関数が４．２８ｅＶのＡｌにより形成されている。
【０１３３】
これにより、本実施の形態における半導体装置においては、３つのトランジスタが形成される。即ち、第１のゲート電極２５１をゲート電極とする第１のトランジスタ１１１と、第２のゲート電極２５２をゲート電極とする第２のトランジスタ１１２と、フィールドプレート３４をゲート電極とする第３のトランジスタが形成される。
【０１３４】
本実施の形態における半導体装置において、第２のゲート電極２５２とソース電極３２とは接続電極５３により接続されており、第２のゲート電極２５２に、ソース電極３２に印加されている電位と同じ電位を印加することができる。また、フィールドプレート３４とソース電極３２とは接続電極５４により接続されており、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【０１３５】
本実施の形態における半導体装置においては、第１のゲート電極２５１は、第２のゲート電極２５２よりも、仕事関数が大きい材料により形成されている。これにより、第２のトランジスタ１１２におけるゲートしきい値電圧よりも、第１のトランジスタ１１１におけるゲートしきい値電圧を高くすることができる。
【０１３６】
尚、本実施の形態における半導体装置においては、図４８に示されるように、ソース電極３２とドレイン電極３３との間には、第１のゲート電極２５１、第２のゲート電極２５２、素子分離領域６０が形成されている。また、第１のゲート電極２５１、第２のゲート電極２５２、素子分離領域６０とドレイン電極３３との間には、フィールドプレート３４が形成されている。また、第１のゲート電極２５１と第２のゲート電極２５２との間には、素子分離領域６０が形成されている。
【０１３７】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図５２から図５７に基づき説明する。
【０１３８】
最初に、図５２に示すように、シリコン等の基板１０の上に、窒化物半導体層を形成し、窒化物半導体層の上の所定の領域にレジストパターン２５５を形成する。尚、図５２（ａ）は図４８における一点鎖線４８Ａ−４８Ｂに対応する断面図であり、図５２（ｂ）は図４８における一点鎖線４８Ｃ−４８Ｄに対応する断面図であり、図５２（ｃ）は図４８における一点鎖線４８Ｅ−４８Ｆに対応する断面図である。
【０１３９】
具体的には、基板１０の上に、ＡｌＮ、ＡｌＧａＮ等からなる不図示のバッファ層、電子走行層２１、電子供給層２２、ｐ型層２５０等の窒化物半導体層を順にエピタキシャル成長により積層して形成する。電子走行層２１は、ＧａＮにより形成されており、膜厚は約１μｍである。電子供給層２２は、ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が１５ｎｍ〜２５ｎｍとなるように形成されている。ｐ型層２５０は、ｐ−ＧａＮにより形成されており、膜厚が４０ｎｍ〜８０ｎｍであり、ｐ型となる不純物元素としてＭｇが、１×１０１９〜３×１０１９ｃｍ−３の濃度となるようにドープされている。
【０１４０】
レジストパターン２５５は、ｐ型層２５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート電極２５１及び第２のゲート電極２５２が形成される領域に形成される。
【０１４１】
次に、図５３に示すように、レジストパターン２５５が形成されていない領域のｐ型層２５０を除去することにより、第１のゲート電極２５１及び第２のゲート電極２５２が形成される領域にｐ型層２５０を形成する。この後、レジストパターン２５５を有機溶剤等により除去し、更に、素子分離領域６０が形成される領域に開口部２５６ａを有するレジストパターン２５６を形成する。尚、図５３（ａ）は図４８における一点鎖線４８Ａ−４８Ｂに対応する断面図であり、図５３（ｂ）は図４８における一点鎖線４８Ｃ−４８Ｄに対応する断面図であり、図５３（ｃ）は図４８における一点鎖線４８Ｅ−４８Ｆに対応する断面図である。
【０１４２】
レジストパターン２５５が形成されていない領域におけるｐ型層２５０をＲＩＥ等により一部除去する際には、塩素系ガス、ＳＦＸ系ガス等が用いられる。また、レジストパターン２５６は、レジストパターン２５５を有機溶剤等により除去した後、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。
【０１４３】
次に、図５４に示すように、レジストパターン２５６の開口部２５６ａにおける窒化物半導体層に素子分離領域６０を形成する。更に、レジストパターン２５６を除去し、第２のゲート電極２５２を形成するためのＡｌ等の導電膜２５２ａを成膜した後、レジストパターン２５７を形成する。尚、図５４（ａ）は図４８における一点鎖線４８Ａ−４８Ｂに対応する断面図であり、図５４（ｂ）は図４８における一点鎖線４８Ｃ−４８Ｄに対応する断面図であり、図５４（ｃ）は図４８における一点鎖線４８Ｅ−４８Ｆに対応する断面図である。
【０１４４】
具体的には、レジストパターン２５６の開口部２５６ａにおける窒化物半導体層に、アルゴンやボロン等のイオンを所定の濃度となるように、所定の加速電圧でイオン注入することにより素子分離領域６０を形成する。これにより、第１のゲート電極２５１と第２のゲート電極２５２との間に、素子分離領域６０が形成される。形成される素子分離領域６０は、例えば、電子供給層２２及び電子走行層２１の一部に、アルゴンやボロン等のイオンをイオン注入することにより形成したものであってもよい。尚、レジストパターン２５６は、この後、有機溶剤等を用いて除去する。
【０１４５】
第２のゲート電極２５２を形成するためのＡｌ等の導電膜２５２ａは、ｐ型層２５０及び電子供給層２２の上に、真空蒸着、又は、スパッタリング等により成膜することにより形成する。この後、導電膜２５２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート電極２５２が形成される領域に、レジストパターン２５７を形成する。
【０１４６】
次に、図５５に示すように、レジストパターン２５７が形成されていない領域の導電膜２５２ａをＲＩＥ等のドライエッチングまたはウェットエッチングにより除去することにより、第２のゲート電極２５２を形成する。尚、この際行われるエッチングにおいては、窒化物半導体はエッチングされないものとする。更に、有機溶剤等によりレジストパターン２５７を除去し、第２のゲート電極２５２、ｐ型層２５０及び電子供給層２２の上に、第１のゲート電極２５１を形成するための導電膜２５１ａを成膜した後、レジストパターン２５８を形成する。尚、図５５（ａ）は図４８における一点鎖線４８Ａ−４８Ｂに対応する断面図であり、図５５（ｂ）は図４８における一点鎖線４８Ｃ−４８Ｄに対応する断面図であり、図５５（ｃ）は図４８における一点鎖線４８Ｅ−４８Ｆに対応する断面図である。
【０１４７】
第１のゲート電極２５１を形成するためのＰｔ等の導電膜２５１ａは、第２のゲート電極２５２、ｐ型層２５０及び電子供給層２２の上に、真空蒸着、又は、スパッタリング等により成膜することにより形成する。この後、導電膜２５１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート電極２５１が形成される領域に、レジストパターン２５８を形成する。
【０１４８】
次に、図５６に示すように、レジストパターン２５８が形成されていない領域の導電膜２５１ａをＲＩＥ等のドライエッチングまたはウェットエッチングにより除去することにより、第１のゲート電極２５１を形成する。尚、この際行われるエッチングにおいては、第２のゲート電極２５２はエッチングされないものとする。尚、レジストパターン２５８は有機溶剤等により除去される。この後、第１のゲート電極２５１及び第２のゲート電極２５２の上に、層間絶縁膜２１３を形成し、更に、層間絶縁膜２１３において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２１３ａ、２１３ｂを形成する。尚、図５６（ａ）は図４８における一点鎖線４８Ａ−４８Ｂに対応する断面図であり、図５６（ｂ）は図４８における一点鎖線４８Ｃ−４８Ｄに対応する断面図であり、図５６（ｃ）は図４８における一点鎖線４８Ｅ−４８Ｆに対応する断面図である。
【０１４９】
このようにして、第１のゲート電極２５１は、第１のトランジスタ１１１が形成される領域におけるｐ型層２５０の上に形成され、第２のゲート電極２５２は、第２のトランジスタ１１２が形成される領域におけるｐ型層２５０の上に形成される。尚、本実施の形態においては、第２のゲート電極２５２と後述するソース電極３２とを接続するための接続電極５３を第１のゲート電極２５１または第２のゲート電極２５２と同時に形成してもよい。また、接続電極５３は、第１のゲート電極２５１及び第２のゲート電極２５２を形成した後に形成してもよく、後述するソース電極３２を形成した後に、別途形成してもよい。
【０１５０】
この後、電子供給層２２、第１のゲート電極２５１及び第２のゲート電極２５２の上に、ＣＶＤまたはＡＬＤにより、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮとの積層膜等を成膜することにより、層間絶縁膜２１３を形成する。この後、層間絶縁膜２１３の上の開口部２１３ａ及び２１３ｂが形成される領域に、開口部を有する不図示のレジストパターンを形成し、レジストパターンの開口部における層間絶縁膜２１３をＲＩＥ等により除去する。このように、レジストパターンの開口部において、層間絶縁膜２１３を除去し電子供給層２２の表面を露出させることにより、層間絶縁膜２１３に開口部２１３ａ及び２１３ｂを形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０１５１】
次に、図５７に示すように、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂにソース電極３２及びドレイン電極３３を形成し、更に、層間絶縁膜２１３の所定の領域の上に、フィールドプレート３４及び接続電極５４を形成する。尚、図５７（ａ）は図４８における一点鎖線４８Ａ−４８Ｂに対応する断面図であり、図５７（ｂ）は図４８における一点鎖線４８Ｃ−４８Ｄに対応する断面図であり、図５７（ｃ）は図４８における一点鎖線４８Ｅ−４８Ｆに対応する断面図である。
【０１５２】
具体的には、最初に、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂを埋め込むように、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成するための金属膜をＣＶＤ等により成膜する。成膜される金属膜は、例えば、Ｔｉ／ＴｉＮ／ＴａＮ／Ａｌ等の積層膜である。この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の金属膜をＲＩＥ等により除去することにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成する。このように形成されたソース電極３２とフィールドプレート３４とは、接続電極５４により接続されている。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０１５３】
以上により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態及び第２の実施の形態と同様である。
【０１５４】
〔第７の実施の形態〕
（半導体装置）
次に、第７の実施の形態について説明する。本実施の形態は、第２のトランジスタよりも第１のトランジスタにおけるゲート絶縁膜の厚さを薄く形成することにより、第２のトランジスタよりも第１のトランジスタのゲートしきい値電圧を高くした構造の半導体装置である。図５８から図６１に基づき本実施の形態における半導体装置について説明する。図５８は、本実施の形態における半導体装置の上面図である。尚、図５８では、層間絶縁膜は省略されている。また、図５９は図５８における一点鎖線５８Ａ−５８Ｂにおいて切断した断面図であり、図６０は図５８における一点鎖線５８Ｃ−５８Ｄにおいて切断した断面図であり、図６１は図５８における一点鎖線５８Ｅ−５８Ｆにおいて切断した断面図である。
【０１５５】
本実施の形態における半導体装置は、シリコン等の基板１０の上に不図示のバッファ層が形成されており、バッファ層の上にはＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。
【０１５６】
第１のトランジスタ１１１が形成される領域においては、電子供給層２２の上に、第１のゲート絶縁膜２６１が形成されており、第１のゲート絶縁膜２６１の上には、第１のゲート電極５１が形成されている。また、第２のトランジスタ１１２が形成される領域においては、電子供給層２２の上に、第２のゲート絶縁膜２６２が形成されており、第２のゲート絶縁膜２６２の上には、第２のゲート電極５２が形成されている。本実施の形態においては、第２のゲート絶縁膜２６２は、第１のゲート絶縁膜２６１よりも厚く形成されている。また、電子供給層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上には、層間絶縁膜２１３が形成されており、層間絶縁膜２１３の上の所定の領域には、フィールドプレート３４及び接続電極５４が形成されている。
【０１５７】
基板１０は、シリコン以外にも、ＳｉＣ、サファイア等により形成されているものであってもよい。
【０１５８】
第１のゲート絶縁膜２６１及び第２のゲート絶縁膜２６２は、窒化シリコン、酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム等のＨｉｇｈ−ｋ材料により形成されている。具体的には、これらの材料のいずれかを含むもの、または、これらの材料を積層したものにより形成されている。
【０１５９】
第１のゲート電極５１及び第２のゲート電極５２は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。
【０１６０】
これにより、本実施の形態における半導体装置においては、３つのトランジスタが形成される。即ち、第１のゲート電極５１をゲート電極とする第１のトランジスタ１１１と、第２のゲート電極５２をゲート電極とする第２のトランジスタ１１２と、フィールドプレート３４をゲート電極とする第３のトランジスタが形成される。
【０１６１】
本実施の形態における半導体装置においては、第２のゲート電極５２とソース電極３２とは接続電極５３により接続されており、第２のゲート電極５２に、ソース電極３２に印加されている電位と同じ電位を印加することができる。また、フィールドプレート３４とソース電極３２とは接続電極５４により接続されており、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【０１６２】
本実施の形態における半導体装置においては、第２のトランジスタ１１２における第２のゲート絶縁膜２６２よりも、第１のトランジスタ１１１における第１のゲート絶縁膜２６１が薄く形成されている。これにより、第２のトランジスタ１１２におけるゲートしきい値電圧よりも、第１のトランジスタ１１１におけるゲートしきい値電圧を高くすることができる。
【０１６３】
尚、本実施の形態における半導体装置においては、図５８に示されるように、ソース電極３２とドレイン電極３３との間には、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０が形成されている。また、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０とドレイン電極３３との間には、フィールドプレート３４が形成されている。また、第１のゲート電極５１と第２のゲート電極５２との間には、素子分離領域６０が形成されている。
【０１６４】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図６２から図６７に基づき説明する。
【０１６５】
最初に、図６２に示すように、シリコン等の基板１０の上に、窒化物半導体層を形成し、窒化物半導体層の上に、開口部２６５ａを有するレジストパターン２６５を形成する。尚、図６２（ａ）は図５８における一点鎖線５８Ａ−５８Ｂに対応する断面図であり、図６２（ｂ）は図５８における一点鎖線５８Ｃ−５８Ｄに対応する断面図であり、図６２（ｃ）は図５８における一点鎖線５８Ｅ−５８Ｆに対応する断面図である。
【０１６６】
具体的には、基板１０の上に、ＡｌＮ、ＡｌＧａＮ等からなる不図示のバッファ層、電子走行層２１、電子供給層２２等の窒化物半導体層をエピタキシャル成長により積層して形成する。電子走行層２１は、ＧａＮにより形成されており、膜厚は約１μｍである。電子供給層２２は、ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が１５ｎｍ〜２５ｎｍとなるように形成されている。
【０１６７】
レジストパターン２６５は、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。このように形成されるレジストパターン２６５は、素子分離領域６０が形成される領域に開口部２６５ａを有している。
【０１６８】
次に、図６３に示すように、レジストパターン２６５の開口部２６５ａにおける窒化物半導体層に素子分離領域６０を形成する。更に、レジストパターン２６５を除去し、第１のゲート絶縁膜２６１及び第２のゲート絶縁膜２６２を形成するための絶縁膜２６０を形成し、絶縁膜２６０の上にレジストパターン２６６を形成する。尚、図６３（ａ）は図５８における一点鎖線５８Ａ−５８Ｂに対応する断面図であり、図６３（ｂ）は図５８における一点鎖線５８Ｃ−５８Ｄに対応する断面図であり、図６３（ｃ）は図５８における一点鎖線５８Ｅ−５８Ｆに対応する断面図である。
【０１６９】
具体的には、レジストパターン２６５の開口部２６５ａにおける窒化物半導体層に、アルゴンやボロン等のイオンを所定の濃度となるように、所定の加速電圧でイオン注入することにより素子分離領域６０を形成する。これにより、第１のゲート電極５１と第２のゲート電極５２との間に、素子分離領域６０が形成される。形成される素子分離領域６０は、例えば、電子供給層２２及び電子走行層２１の一部に、アルゴンやボロン等のイオンをイオン注入することにより形成したものであってもよい。尚、レジストパターン２６５は、有機溶剤等を用いて除去する。
【０１７０】
第１のゲート絶縁膜２６１及び第２のゲート絶縁膜２６２を形成するための絶縁膜２６０は、ＳｉＮ等をＣＶＤやＡＬＤにより成膜することにより形成する。この後、成膜されたＳｉＮ等の絶縁膜２６０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート電極５２が形成される領域に、レジストパターン２６６を形成する。
【０１７１】
次に、図６４に示すように、レジストパターン２６６が形成されていない領域における絶縁膜２６０を一部除去し、更に、レジストパターン２６６を有機溶剤等により除去した後、絶縁膜２６０の上にレジストパターン２６７を形成する。尚、図６４（ａ）は図５８における一点鎖線５８Ａ−５８Ｂに対応する断面図であり、図６４（ｂ）は図５８における一点鎖線５８Ｃ−５８Ｄに対応する断面図であり、図６４（ｃ）は図５８における一点鎖線５８Ｅ−５８Ｆに対応する断面図である。
【０１７２】
レジストパターン２６６が形成されていない領域における絶縁膜２６０を一部除去することにより、レジストパターン２６６が形成されていない領域のおける絶縁膜２６０の厚さを薄くする。レジストパターン２６６が形成されていない領域における絶縁膜２６０の一部除去は、ＲＩＥ等のドライエッチングにより行ってもよく、ウェットエッチングにより行ってもよい。
【０１７３】
レジストパターン２６６を除去した後、一部除去された絶縁膜２６０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート電極５１及び第２のゲート電極５２が形成される領域に、レジストパターン２６７を形成する。
【０１７４】
次に、図６５に示すように、レジストパターン２６７が形成されていない領域の絶縁膜２６０を除去し、更に、レジストパターン２６７を有機溶剤等により除去した後、第１のゲート電極５１及び第２のゲート電極５２を形成する。尚、図６５（ａ）は図５８における一点鎖線５８Ａ−５８Ｂに対応する断面図であり、図６５（ｂ）は図５８における一点鎖線５８Ｃ−５８Ｄに対応する断面図であり、図６５（ｃ）は図５８における一点鎖線５８Ｅ−５８Ｆに対応する断面図である。
【０１７５】
レジストパターン２６７が形成されていない領域の絶縁膜２６０を除去することにより、レジストパターン２６７が形成されている領域において、第１の絶縁膜２６１及び第２の絶縁膜２６２が形成される。即ち、レジストパターン２６７が形成されている領域において第１のゲート電極５１が形成される領域には、第１の絶縁膜２６１が形成され、第２のゲート電極５２が形成される領域には、第２の絶縁膜２６２が形成される。レジストパターン２６７が形成されていない領域における絶縁膜２６０の除去は、ＲＩＥ等のドライエッチングにより行ってもよく、ウェットエッチングにより行ってもよい。
【０１７６】
第１のゲート電極５１及び第２のゲート電極５２は、最初に、電子供給層２２等の上に、第１のゲート電極５１及び第２のゲート電極５２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されている面に、第１のゲート電極５１及び第２のゲート電極５２を形成するための金属膜を真空蒸着等により成膜した後、有機溶剤等に浸漬させる。これにより、レジストパターンの上に成膜された金属膜は、レジストパターンとともにリフトオフにより除去され、残存する金属膜により第１のゲート電極５１及び第２のゲート電極５２が形成される。
【０１７７】
このようにして、第１のゲート電極５１は、第１のトランジスタ１１１が形成される領域における第１のゲート絶縁膜２６１の上に形成される。また、第２のゲート電極５２は、第２のトランジスタ１１２が形成される領域における第２のゲート絶縁膜２６２の上に形成される。尚、本実施の形態においては、第２のゲート電極５２と後述するソース電極３２とを接続するための接続電極５３を第１のゲート電極５１及び第２のゲート電極５２と同時に形成してもよい。また、接続電極５３は、第１のゲート電極５１及び第２のゲート電極５２を形成した後に形成してもよく、後述するソース電極３２を形成した後に、別途形成してもよい。
【０１７８】
次に、図６６に示すように、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、層間絶縁膜２１３を形成し、更に、層間絶縁膜２１３において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２１３ａ、２１３ｂを形成する。尚、図６６（ａ）は図５８における一点鎖線５８Ａ−５８Ｂに対応する断面図であり、図６６（ｂ）は図５８における一点鎖線５８Ｃ−５８Ｄに対応する断面図であり、図６６（ｃ）は図５８における一点鎖線５８Ｅ−５８Ｆに対応する断面図である。
【０１７９】
具体的には、最初に、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、ＣＶＤまたはＡＬＤにより、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮとの積層膜等を成膜することにより、層間絶縁膜２１３を形成する。この後、層間絶縁膜２１３の上の開口部２１３ａ及び２１３ｂが形成される領域に、開口部を有する不図示のレジストパターンを形成し、レジストパターンの開口部における層間絶縁膜２１３をＲＩＥ等により除去する。このように、レジストパターンの開口部において、層間絶縁膜２１３を除去し電子供給層２２の表面を露出させることにより、層間絶縁膜２１３に開口部２１３ａ及び２１３ｂを形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０１８０】
次に、図６７に示すように、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂにソース電極３２及びドレイン電極３３を形成し、更に、層間絶縁膜２１３の所定の領域の上に、フィールドプレート３４、接続電極５４を形成する。尚、図６７（ａ）は図５８における一点鎖線５８Ａ−５８Ｂに対応する断面図であり、図６７（ｂ）は図５８における一点鎖線５８Ｃ−５８Ｄに対応する断面図であり、図６７（ｃ）は図５８における一点鎖線５８Ｅ−５８Ｆに対応する断面図である。
【０１８１】
具体的には、最初に、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂを埋め込むように、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成するための金属膜をＣＶＤ等により成膜する。成膜される金属膜は、例えば、Ｔｉ／ＴｉＮ／ＴａＮ／Ａｌ等の積層膜である。この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の金属膜をＲＩＥ等により除去することにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成する。このように形成されたソース電極３２とフィールドプレート３４は、接続電極５４により接続されている。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０１８２】
以上により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態及び第２の実施の形態と同様である。
【０１８３】
〔第８の実施の形態〕
（半導体装置）
次に、第８の実施の形態について説明する。本実施の形態は、第１のトランジスタにおけるゲート絶縁膜と第２のトランジスタにおけるゲート絶縁膜とを異なる材料により形成することにより、第２のトランジスタよりも第１のトランジスタのゲートしきい値電圧を高くした構造の半導体装置である。図６８から図７１に基づき本実施の形態における半導体装置について説明する。図６８は、本実施の形態における半導体装置の上面図である。尚、図６８では、層間絶縁膜は省略されている。また、図６９は図６８における一点鎖線６８Ａ−６８Ｂにおいて切断した断面図であり、図７０は図６８における一点鎖線６８Ｃ−６８Ｄにおいて切断した断面図であり、図７１は図６８における一点鎖線６８Ｅ−６８Ｆにおいて切断した断面図である。
【０１８４】
本実施の形態における半導体装置は、シリコン等の基板１０の上に不図示のバッファ層が形成されており、バッファ層の上にはＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。
【０１８５】
第１のトランジスタ１１１が形成される領域においては、電子供給層２２の上に、第１のゲート絶縁膜２７１が形成されており、第１のゲート絶縁膜２７１の上には、第１のゲート電極５１が形成されている。また、第２のトランジスタ１１２が形成される領域においては、電子供給層２２の上に、第２のゲート絶縁膜２７２が形成されており、第２のゲート絶縁膜２７２の上には、第２のゲート電極５２が形成されている。本実施の形態においては、第１のゲート絶縁膜２７１は、第２のゲート絶縁膜２７２よりも比誘電率が高い材料により形成されている。また、電子供給層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上には、層間絶縁膜２１３が形成されており、層間絶縁膜２１３の上の所定の領域には、フィールドプレート３４が形成されている。
【０１８６】
基板１０は、シリコン以外にも、ＳｉＣ、サファイア等により形成されているものであってもよい。
【０１８７】
第１のゲート絶縁膜２７１及び第２のゲート絶縁膜２７２は、窒化シリコン、酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム等のＨｉｇｈ−ｋ材料により形成されている。具体的には、これらの材料のいずれかを含むもの、または、これらの材料を積層したものにより形成されている。本実施の形態においては、第１のゲート絶縁膜２７１は、第２のゲート絶縁膜２７２よりも比誘電率の高い材料により形成されている。第１のゲート絶縁膜２７１及び第２のゲート絶縁膜２７２を形成する絶縁材料における比誘電率を表２に示す。
【０１８８】
【表２】
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具体的には、本実施の形態における半導体装置においては、例えば、第１のゲート絶縁膜２７１は、比誘電率が８．５のＡｌ２Ｏ３により形成されており、第２のゲート絶縁膜２７２は、比誘電率が３．８のＳｉＯ２により形成されている。
【０１８９】
第１のゲート電極５１及び第２のゲート電極５２は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。
【０１９０】
これにより、本実施の形態における半導体装置においては、３つのトランジスタが形成される。即ち、第１のゲート電極５１をゲート電極とする第１のトランジスタ１１１と、第２のゲート電極５２をゲート電極とする第２のトランジスタ１１２と、フィールドプレート３４をゲート電極とする第３のトランジスタが形成される。
【０１９１】
本実施の形態における半導体装置においては、第２のゲート電極５２とソース電極３２とは接続電極５３により接続されており、第２のゲート電極５２に、ソース電極３２に印加されている電位と同じ電位を印加することができる。また、フィールドプレート３４とソース電極３２とは接続電極５４により接続されており、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【０１９２】
本実施の形態における半導体装置においては、第１のトランジスタ１１１における第１のゲート絶縁膜２７１は、第２のトランジスタ１１２における第２のゲート絶縁膜２７２よりも比誘電率の高い材料により形成されている。これにより、第２のトランジスタ１１２におけるゲートしきい値電圧よりも、第１のトランジスタ１１１におけるゲートしきい値電圧を高くすることができる。
【０１９３】
尚、本実施の形態における半導体装置においては、図６８に示されるように、ソース電極３２とドレイン電極３３との間には、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０が形成されている。また、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０とドレイン電極３３との間には、フィールドプレート３４が形成されている。また、第１のゲート電極５１と第２のゲート電極５２との間には、素子分離領域６０が形成されている。
【０１９４】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図７２から図７７に基づき説明する。
【０１９５】
最初に、図７２に示すように、シリコン等の基板１０の上に、窒化物半導体層を形成し、窒化物半導体層の上に、開口部２７５ａを有するレジストパターン２７５を形成する。尚、図７２（ａ）は図６８における一点鎖線６８Ａ−６８Ｂに対応する断面図であり、図７２（ｂ）は図６８における一点鎖線６８Ｃ−６８Ｄに対応する断面図であり、図７２（ｃ）は図６８における一点鎖線６８Ｅ−６８Ｆに対応する断面図である。
【０１９６】
具体的には、基板１０の上に、ＡｌＮ、ＡｌＧａＮ等からなる不図示のバッファ層、電子走行層２１、電子供給層２２等の窒化物半導体層をエピタキシャル成長により積層して形成する。電子走行層２１は、ＧａＮにより形成されており、膜厚は約１μｍである。電子供給層２２は、ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が１５ｎｍ〜２５ｎｍとなるように形成されている。
【０１９７】
レジストパターン２７５は、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。このように形成されるレジストパターン２７５は、素子分離領域６０が形成される領域に開口部２７５ａを有している。
【０１９８】
次に、図７３に示すように、レジストパターン２７５の開口部２７５ａにおける窒化物半導体層に素子分離領域６０を形成する。更に、レジストパターン２７５を除去し、第１のゲート絶縁膜２７１を形成するための絶縁膜２７１ａを成膜し、成膜された絶縁膜２７１ａの上にレジストパターン２７６を形成する。尚、図７３（ａ）は図６８における一点鎖線６８Ａ−６８Ｂに対応する断面図であり、図７３（ｂ）は図６８における一点鎖線６８Ｃ−６８Ｄに対応する断面図であり、図７３（ｃ）は図６８における一点鎖線６８Ｅ−６８Ｆに対応する断面図である。
【０１９９】
具体的には、レジストパターン２７５の開口部２７５ａにおける窒化物半導体層に、アルゴンやボロン等のイオンを所定の濃度となるように、所定の加速電圧でイオン注入することにより素子分離領域６０を形成する。これにより、第１のゲート電極５１と第２のゲート電極５２との間に、素子分離領域６０が形成される。形成される素子分離領域６０は、例えば、電子供給層２２及び電子走行層２１の一部に、アルゴンやボロン等のイオンをイオン注入することにより形成したものであってもよい。尚、レジストパターン２７５は、有機溶剤等を用いて除去する。
【０２００】
第１のゲート絶縁膜２７１を形成するための絶縁膜２７１ａは、電子供給層２２及び素子分離領域６０の上に、Ａｌ２Ｏ３をＣＶＤやＡＬＤにより成膜することにより形成する。この後、絶縁膜２７１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のトランジスタ１１１が形成される領域に、レジストパターン２７６を形成する。
【０２０１】
次に、図７４に示すように、レジストパターン２７６が形成されていない領域における絶縁膜２７１ａを除去する。更に、レジストパターン２７６を有機溶剤等により除去した後、残存する絶縁膜２７１ａ及び電子供給層２２の上に、第２のゲート絶縁膜２７２を形成するための絶縁膜２７２ａを成膜し、成膜された絶縁膜２７２ａの上に、レジストパターン２７７を形成する。尚、図７４（ａ）は図６８における一点鎖線６８Ａ−６８Ｂに対応する断面図であり、図７４（ｂ）は図６８における一点鎖線６８Ｃ−６８Ｄに対応する断面図であり、図７４（ｃ）は図６８における一点鎖線６８Ｅ−６８Ｆに対応する断面図である。
【０２０２】
レジストパターン２７６が形成されていない領域における絶縁膜２７１ａを除去することにより、第１のトランジスタ１１１が形成される領域において絶縁膜２７１ａが残存する。レジストパターン２７６が形成されていない領域における絶縁膜２７１ａの除去は、ＲＩＥ等のドライエッチングにより行ってもよく、ウェットエッチングにより行ってもよい。
【０２０３】
レジストパターン２７６を除去した後、電子供給層２２及び絶縁膜２７１ａの上に、ＳｉＯ２をＣＶＤやＡＬＤにより成膜することにより第２のゲート絶縁膜２７２を形成するための絶縁膜２７２ａを成膜する。成膜された絶縁膜２７２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のトランジスタ１１２が形成される領域に、レジストパターン２７７を形成する。
【０２０４】
次に、図７５に示すように、レジストパターン２７７が形成されていない領域の絶縁膜２７２ａを除去し、更に、レジストパターン２７７を有機溶剤等により除去した後、第１のゲート電極５１及び第２のゲート電極５２を形成する。尚、図７５（ａ）は図６８における一点鎖線６８Ａ−６８Ｂに対応する断面図であり、図７５（ｂ）は図６８における一点鎖線６８Ｃ−６８Ｄに対応する断面図であり、図７５（ｃ）は図６８における一点鎖線６８Ｅ−６８Ｆに対応する断面図である。
【０２０５】
レジストパターン２７７が形成されていない領域における絶縁膜２７２ａを除去することにより、レジストパターン２７７が形成されている第２のトランジスタ１１２が形成される領域に、絶縁膜２７２ａが残存する。尚、この後、レジストパターン２７７は有機溶剤等により除去される。
【０２０６】
この後、絶縁膜２７１ａ及び２７２ａの上に、第１のゲート電極５１及び第２のゲート電極５２を形成するための金属膜を真空蒸着又はスパッタリングにより成膜する。この後、金属膜の上に、第１のゲート電極５１及び第２のゲート電極５２が形成される領域に不図示のレジストパターンを形成する。更に、この後、ＲＩＥ等よるドライエッチングまたはウェットエッチングにより、レジストパターンが形成されていない領域における金属膜、第１のゲート絶縁膜２７１及び第２のゲート絶縁膜２７２を除去する。これにより、残存する金属膜、第１のゲート絶縁膜２７１及び第２のゲート絶縁膜２７２により、第１のゲート絶縁膜２７１と第１のゲート電極５１が積層されたものと、第２のゲート絶縁膜２７２と第２のゲート電極５２が積層されたものが形成される。即ち、第１のトランジスタ１１１が形成される領域には、第１のゲート絶縁膜２７１と第１のゲート電極５１が積層されたものが形成される。また、第２のトランジスタ１１２が形成される領域には、第２のゲート絶縁膜２７２と第２のゲート電極５２が積層されたものが形成される。
【０２０７】
このようにして、第１のゲート電極５１は、第１のトランジスタ１１１が形成される領域における第１のゲート絶縁膜２７１の上に形成される。また、第２のゲート電極５２は、第２のトランジスタ１１２が形成される領域における第２のゲート絶縁膜２７２の上に形成される。尚、本実施の形態においては、第２のゲート電極５２と後述するソース電極３２とを接続するための接続電極５３を第１のゲート電極５１及び第２のゲート電極５２と同時に形成してもよい。また、接続電極５３は、第１のゲート電極５１及び第２のゲート電極５２を形成した後に形成してもよく、後述するソース電極３２を形成した後に、別途形成してもよい。
【０２０８】
次に、図７６に示すように、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、層間絶縁膜２１３を形成し、更に、層間絶縁膜２１３において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２１３ａ、２１３ｂを形成する。尚、図７６（ａ）は図６８における一点鎖線６８Ａ−６８Ｂに対応する断面図であり、図７６（ｂ）は図６８における一点鎖線６８Ｃ−６８Ｄに対応する断面図であり、図７６（ｃ）は図６８における一点鎖線６８Ｅ−６８Ｆに対応する断面図である。
【０２０９】
具体的には、最初に、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、ＣＶＤまたはＡＬＤにより、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮとの積層膜等を成膜することにより、層間絶縁膜２１３を形成する。この後、層間絶縁膜２１３の上の開口部２１３ａ及び２１３ｂが形成される領域に、開口部を有する不図示のレジストパターンを形成し、レジストパターンの開口部における層間絶縁膜２１３をＲＩＥ等により除去する。このように、レジストパターンの開口部において、層間絶縁膜２１３を除去し電子供給層２２の表面を露出させることにより、層間絶縁膜２１３に開口部２１３ａ及び２１３ｂを形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０２１０】
次に、図７７に示すように、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂにソース電極３２及びドレイン電極３３を形成し、更に、層間絶縁膜２１３の所定の領域の上に、フィールドプレート３４、接続電極５４を形成する。尚、図７７（ａ）は図６８における一点鎖線６８Ａ−６８Ｂに対応する断面図であり、図７７（ｂ）は図６８における一点鎖線６８Ｃ−６８Ｄに対応する断面図であり、図７７（ｃ）は図６８における一点鎖線６８Ｅ−６８Ｆに対応する断面図である。
【０２１１】
具体的には、最初に、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂを埋め込むように、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成するための金属膜をＣＶＤ等により成膜する。成膜される金属膜は、例えば、Ｔｉ／ＴｉＮ／ＴａＮ／Ａｌ等の積層膜である。この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の金属膜をＲＩＥ等により除去することにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成する。このように形成されたソース電極３２とフィールドプレート３４は、接続電極５４により接続されている。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０２１２】
以上により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態及び第７の実施の形態と同様である。
【０２１３】
〔第９の実施の形態〕
（半導体装置）
次に、第９の実施の形態について説明する。本実施の形態は、第２のトランジスタにおける第２のゲート電極よりも、第１のトランジスタにおける第１のゲート電極を仕事関数の高い材料により形成することにより、第２のトランジスタよりも第１のトランジスタのゲートしきい値電圧が高い半導体装置である。図７８から図８１に基づき本実施の形態における半導体装置について説明する。図７８は、本実施の形態における半導体装置の上面図である。尚、図７８では、層間絶縁膜は省略されている。また、図７９は図７８における一点鎖線７８Ａ−７８Ｂにおいて切断した断面図であり、図８０は図７８における一点鎖線７８Ｃ−７８Ｄにおいて切断した断面図であり、図８１は図７８における一点鎖線７８Ｅ−７８Ｆにおいて切断した断面図である。
【０２１４】
本実施の形態における半導体装置は、シリコン等の基板１０の上に不図示のバッファ層が形成されており、バッファ層の上にはＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。また、電子供給層２２の上において、第１のゲート電極２５１及び第２のゲート電極２５２が形成される領域には、ゲート絶縁膜２８０が形成されている。第１のトランジスタ１１１が形成される領域においては、ゲート絶縁膜２８０の上に、第１のゲート電極２５１が形成されている。また、第２のトランジスタ１１２が形成される領域においては、ゲート絶縁膜２８０の上に、第２のゲート電極２５２が形成されている。また、電子供給層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。電子供給層２２、第１のゲート電極２５１及び第２のゲート電極２５２の上には、層間絶縁膜２１３が形成されており、層間絶縁膜２１３の上の所定の領域には、フィールドプレート３４及び接続電極５４が形成されている。
【０２１５】
基板１０は、シリコン以外にも、ＳｉＣ、サファイア等により形成されているものであってもよい。
【０２１６】
ゲート絶縁膜２８０は、窒化シリコン、酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム等のＨｉｇｈ−ｋ材料により形成されている。具体的には、これらの材料のいずれかを含むもの、または、これらの材料を積層したものにより形成されている。
【０２１７】
第１のゲート電極２５１及び第２のゲート電極２５２は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、Ｎｉ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。第１のゲート電極２５１と第２のゲート電極２５２とは異なる材料により形成されており、第１のゲート電極２５１は、第２のゲート電極２５２よりも仕事関数の大きい材料により形成されている。各々の材料における仕事関数は、前述した表１に示されている。
【０２１８】
本実施の形態においては、例えば、第１のゲート電極２５１は、仕事関数が５．６５ｅＶのＰｔにより形成されており、第２のゲート電極２５２は、仕事関数が４．２８ｅＶのＡｌにより形成されている。
【０２１９】
これにより、本実施の形態における半導体装置においては、３つのトランジスタが形成される。即ち、第１のゲート電極２５１をゲート電極とする第１のトランジスタ１１１と、第２のゲート電極２５２をゲート電極とする第２のトランジスタ１１２と、フィールドプレート３４をゲート電極とする第３のトランジスタが形成される。
【０２２０】
本実施の形態における半導体装置において、第２のゲート電極２５２とソース電極３２とは接続電極５３により接続されており、第２のゲート電極２５２に、ソース電極３２に印加されている電位と同じ電位を印加することができる。また、フィールドプレート３４とソース電極３２とは接続電極５４により接続されており、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【０２２１】
本実施の形態における半導体装置においては、第１のゲート電極２５１を形成している材料の仕事関数は、第２のゲート電極２５２を形成している材料の仕事関数よりも、大きな材料により形成されている。これにより、第２のトランジスタ１１２におけるゲートしきい値電圧よりも、第１のトランジスタ１１１におけるゲートしきい値電圧を高くすることができる。
【０２２２】
尚、本実施の形態における半導体装置においては、図７８に示されるように、ソース電極３２とドレイン電極３３との間には、第１のゲート電極２５１、第２のゲート電極２５２、素子分離領域６０が形成されている。また、第１のゲート電極２５１、第２のゲート電極２５２、素子分離領域６０とドレイン電極３３との間には、フィールドプレート３４が形成されている。また、第１のゲート電極２５１と第２のゲート電極２５２との間には、素子分離領域６０が形成されている。
【０２２３】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図８２から図８６に基づき説明する。
【０２２４】
最初に、図８２に示すように、シリコン等の基板１０の上に、窒化物半導体層を形成し、窒化物半導体層の上に、開口部２８５ａを有するレジストパターン２８５を形成する。尚、図８２（ａ）は図７８における一点鎖線７８Ａ−７８Ｂに対応する断面図であり、図８２（ｂ）は図７８における一点鎖線７８Ｃ−７８Ｄに対応する断面図であり、図８２（ｃ）は図７８における一点鎖線７８Ｅ−７８Ｆに対応する断面図である。
【０２２５】
具体的には、基板１０の上に、ＡｌＮ、ＡｌＧａＮ等からなる不図示のバッファ層、電子走行層２１、電子供給層２２等の窒化物半導体層をエピタキシャル成長により積層して形成する。電子走行層２１は、ＧａＮにより形成されており、膜厚は約１μｍである。電子供給層２２は、ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が１５ｎｍ〜２５ｎｍとなるように形成されている。
【０２２６】
レジストパターン２８５は、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。このように形成されるレジストパターン２８５は、素子分離領域６０が形成される領域に開口部２８５ａを有している。
【０２２７】
次に、図８３に示すように、レジストパターン２８５の開口部２８５ａにおける窒化物半導体層に素子分離領域６０を形成する。更に、レジストパターン２８５を除去し、ゲート絶縁膜２８０を形成するための絶縁膜２８０ａを成膜し、絶縁膜２８０ａの上に、第２のゲート電極２５２を形成するための導電膜２５２ａを形成し、導電膜２５２ａの上にレジストパターン２８６を形成する。尚、図８３（ａ）は図７８における一点鎖線７８Ａ−７８Ｂに対応する断面図であり、図８３（ｂ）は図７８における一点鎖線７８Ｃ−７８Ｄに対応する断面図であり、図８３（ｃ）は図７８における一点鎖線７８Ｅ−７８Ｆに対応する断面図である。
【０２２８】
具体的には、レジストパターン２８５の開口部２８５ａにおける窒化物半導体層に、アルゴンやボロン等のイオンを所定の濃度となるように、所定の加速電圧でイオン注入することにより素子分離領域６０を形成する。これにより、第１のゲート電極２５１と第２のゲート電極２５２との間に、素子分離領域６０が形成される。形成される素子分離領域６０は、例えば、電子供給層２２及び電子走行層２１の一部に、アルゴンやボロン等のイオンをイオン注入することにより形成したものであってもよい。尚、レジストパターン２８５は、有機溶剤等を用いて除去する。
【０２２９】
ゲート絶縁膜２８０を形成するための絶縁膜２８０ａは、Ａｌ２Ｏ３をＣＶＤやＡＬＤにより成膜することにより形成する。第２のゲート電極２５２を形成するためのＡｌ等の導電膜２５２ａは、絶縁膜２８０ａの上に、真空蒸着、又は、スパッタリング等により成膜することにより形成する。この後、導電膜２５２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のゲート電極２５２が形成される領域に、レジストパターン２８６を形成する。
【０２３０】
次に、図８４に示すように、レジストパターン２８６が形成されていない領域の導電膜２５２ａをＲＩＥ等により除去することにより、第２のゲート電極２５２を形成する。更に、有機溶剤等によりレジストパターン２８６を除去し、第２のゲート電極２５２及び絶縁膜２８０ａの上に、第１のゲート電極２５１を形成するための導電膜２５１ａを成膜した後、レジストパターン２８７を形成する。尚、図８４（ａ）は図７８における一点鎖線７８Ａ−７８Ｂに対応する断面図であり、図８４（ｂ）は図７８における一点鎖線７８Ｃ−７８Ｄに対応する断面図であり、図８４（ｃ）は図７８における一点鎖線７８Ｅ−７８Ｆに対応する断面図である。
【０２３１】
第１のゲート電極２５１を形成するためのＰｔ等の導電膜２５１ａは、第２のゲート電極２５２及び絶縁膜２８０ａの上に、真空蒸着、又は、スパッタリング等により成膜することにより形成する。この後、導電膜２５１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート電極２５１が形成される領域に、レジストパターン２８７を形成する。
【０２３２】
次に、図８５に示すように、レジストパターン２８７が形成されていない領域の導電膜２５１ａ及び絶縁膜２８０ａをＲＩＥ等のドライエッチングまたはウェットエッチングにより除去することにより、第１のゲート電極２５１及びゲート絶縁膜２８０を形成する。尚、この際行われるエッチングにおいては、第２のゲート電極２５２はエッチングされないものとする。尚、レジストパターン２８７は有機溶剤等により除去する。この後、電子供給層２２、第１のゲート電極２５１及び第２のゲート電極２５２の上に、層間絶縁膜２１３を形成し、更に、層間絶縁膜２１３において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２１３ａ、２１３ｂを形成する。尚、図８５（ａ）は図７８における一点鎖線７８Ａ−７８Ｂに対応する断面図であり、図８５（ｂ）は図７８における一点鎖線７８Ｃ−７８Ｄに対応する断面図であり、図８５（ｃ）は図７８における一点鎖線７８Ｅ−７８Ｆに対応する断面図である。
【０２３３】
このようにして、第１のゲート電極２５１は、第１のトランジスタ１１１が形成される領域におけるゲート絶縁膜２８０の上に形成され、第２のゲート電極２５２は、第２のトランジスタ１１２が形成される領域におけるゲート絶縁膜２８０の上に形成される。尚、本実施の形態においては、第２のゲート電極２５２と後述するソース電極３２とを接続するための接続電極５３を第１のゲート電極２５１または第２のゲート電極２５２と同時に形成してもよい。また、接続電極５３は、第１のゲート電極２５１及び第２のゲート電極２５２を形成した後に形成してもよく、後述するソース電極３２を形成した後に、別途形成してもよい。
【０２３４】
この後、電子供給層２２、第１のゲート電極２５１及び第２のゲート電極２５２の上に、ＣＶＤまたはＡＬＤにより、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮとの積層膜等を成膜することにより、層間絶縁膜２１３を形成する。この後、層間絶縁膜２１３の上の開口部２１３ａ及び２１３ｂが形成される領域に、開口部を有する不図示のレジストパターンを形成し、レジストパターンの開口部における層間絶縁膜２１３をＲＩＥ等により除去する。このように、レジストパターンの開口部において、層間絶縁膜２１３を除去し電子供給層２２の表面を露出させることにより、層間絶縁膜２１３に開口部２１３ａ及び２１３ｂを形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０２３５】
次に、図８６に示すように、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂにソース電極３２及びドレイン電極３３を形成し、更に、層間絶縁膜２１３の所定の領域の上に、フィールドプレート３４及び接続電極５４を形成する。尚、図８６（ａ）は図７８における一点鎖線７８Ａ−７８Ｂに対応する断面図であり、図８６（ｂ）は図７８における一点鎖線７８Ｃ−７８Ｄに対応する断面図であり、図８６（ｃ）は図７８における一点鎖線７８Ｅ−７８Ｆに対応する断面図である。
【０２３６】
具体的には、最初に、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂを埋め込むように、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成するための金属膜をＣＶＤ等により成膜する。成膜される金属膜は、例えば、Ｔｉ／ＴｉＮ／ＴａＮ／Ａｌ等の積層膜である。この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の金属膜をＲＩＥ等により除去することにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成する。このように形成されたソース電極３２とフィールドプレート３４とは接続電極５４により接続されている。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０２３７】
以上により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態及び第６の実施の形態と同様である。
【０２３８】
〔第１０の実施の形態〕
（半導体装置）
次に、第１０の実施の形態について説明する。本実施の形態は、第１のトランジスタにｐ型層を形成し、第２のトランジスタにゲート絶縁膜を形成することにより、第２のトランジスタよりも第１のトランジスタのゲートしきい値電圧を高くした構造の半導体装置である。図８７から図９０に基づき本実施の形態における半導体装置について説明する。図８７は、本実施の形態における半導体装置の上面図である。尚、図８７では、層間絶縁膜は省略されている。また、図８８は図８７における一点鎖線８７Ａ−８７Ｂにおいて切断した断面図であり、図８９は図８７における一点鎖線８７Ｃ−８７Ｄにおいて切断した断面図であり、図９０は図８７における一点鎖線８７Ｅ−８７Ｆにおいて切断した断面図である。
【０２３９】
本実施の形態における半導体装置は、シリコン等の基板１０の上に不図示のバッファ層が形成されており、バッファ層の上にはＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。第１のトランジスタ１１１が形成される領域においては、第１のゲート電極５１が形成される領域における電子供給層２２の上に、ｐ型層２９１が形成されており、ｐ型層２９１の上に、第１のゲート電極５１が形成されている。また、第２のトランジスタ１１２が形成される領域においては、第２のゲート電極５２が形成される領域における電子供給層２２の上に、ゲート絶縁膜２９２が形成されており、ゲート絶縁膜２９２の上に、第２のゲート電極５２が形成されている。また、電子供給層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上には、層間絶縁膜２１３が形成されており、層間絶縁膜２１３の上の所定の領域には、フィールドプレート３４及び接続電極５４が形成されている。
【０２４０】
基板１０は、シリコン以外にも、ＳｉＣ、サファイア等により形成されているものであってもよい。
【０２４１】
第１のゲート電極５１及び第２のゲート電極５２は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。
【０２４２】
ｐ型層２９１は、ｐ型となる不純物元素としてＭｇがドープされているＧａＮにより形成されている。
【０２４３】
ゲート絶縁膜２９２は、窒化シリコン、酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム等のＨｉｇｈ−ｋ材料により形成されている。具体的には、これらの材料のいずれかを含むもの、または、これらの材料を積層したものにより形成されている。
【０２４４】
第１のゲート電極５１及び第２のゲート電極５２は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、Ｎｉ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。
【０２４５】
これにより、本実施の形態における半導体装置においては、３つのトランジスタが形成される。即ち、第１のゲート電極５１をゲート電極とする第１のトランジスタ１１１と、第２のゲート電極５２をゲート電極とする第２のトランジスタ１１２と、フィールドプレート３４をゲート電極とする第３のトランジスタが形成される。
【０２４６】
本実施の形態における半導体装置においては、第２のゲート電極５２とソース電極３２とは接続電極５３により接続されており、第２のゲート電極５２に、ソース電極３２に印加されている電位と同じ電位を印加することができる。また、フィールドプレート３４とソース電極３２とは接続電極５４により接続されており、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【０２４７】
本実施の形態における半導体装置においては、第１のトランジスタ１１１には、第１のゲート電極５１の下にｐ型層２９１が形成されており、第２のトランジスタ１１２には、第２のゲート電極５２の下にゲート絶縁膜２９２が形成されている。これにより、第２のトランジスタ１１２におけるゲートしきい値電圧よりも、第１のトランジスタ１１１におけるゲートしきい値電圧を高くすることができる。
【０２４８】
尚、本実施の形態における半導体装置においては、図８７に示されるように、ソース電極３２とドレイン電極３３との間には、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０が形成されている。また、第１のゲート電極５１、第２のゲート電極５２、素子分離領域６０とドレイン電極３３との間には、フィールドプレート３４が形成されている。また、第１のゲート電極５１と第２のゲート電極５２との間には、素子分離領域６０が形成されている。
【０２４９】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図９１から図９６に基づき説明する。
【０２５０】
最初に、図９１に示すように、シリコン等の基板１０の上に、窒化物半導体層を形成し、窒化物半導体層の上の所定の領域にレジストパターン２９５を形成する。尚、図９１（ａ）は図８７における一点鎖線８７Ａ−８７Ｂに対応する断面図であり、図９１（ｂ）は図８７における一点鎖線８７Ｃ−８７Ｄに対応する断面図であり、図９１（ｃ）は図８７における一点鎖線８７Ｅ−８７Ｆに対応する断面図である。
【０２５１】
具体的には、基板１０の上に、ＡｌＮ、ＡｌＧａＮ等からなる不図示のバッファ層、電子走行層２１、電子供給層２２、ｐ型層２９１等の窒化物半導体層を順にエピタキシャル成長により積層して形成する。電子走行層２１は、ＧａＮにより形成されており、膜厚は約１μｍである。電子供給層２２は、ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が１５ｎｍ〜２５ｎｍとなるように形成されている。ｐ型層２９１は、ｐ−ＧａＮにより形成されており、膜厚が４０ｎｍ〜８０ｎｍであり、ｐ型となる不純物元素としてＭｇが、１×１０１９〜３×１０１９ｃｍ−３の濃度となるようにドープされている。
【０２５２】
レジストパターン２９５は、ｐ型層２９１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のゲート電極５１が形成される領域に形成される。
【０２５３】
次に、図９２に示すように、レジストパターン２９５が形成されていない領域のｐ型層２９１を除去することにより、第１のゲート電極５１が形成される領域にｐ型層２９１を形成する。この後、レジストパターン２９５を有機溶剤等により除去し、更に、素子分離領域６０が形成される領域に開口部２９６ａを有するレジストパターン２９６を形成する。尚、図９２（ａ）は図８７における一点鎖線８７Ａ−８７Ｂに対応する断面図であり、図９２（ｂ）は図８７における一点鎖線８７Ｃ−８７Ｄに対応する断面図であり、図９２（ｃ）は図８７における一点鎖線８７Ｅ−８７Ｆに対応する断面図である。
【０２５４】
レジストパターン２９５が形成されていない領域におけるｐ型層２９１をＲＩＥ等により一部除去する際には、塩素系ガス、ＳＦＸ系ガス等が用いられる。また、レジストパターン２９６は、レジストパターン２９５を有機溶剤等により除去した後、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。
【０２５５】
次に、図９３に示すように、レジストパターン２９６の開口部２９６ａにおける窒化物半導体層に素子分離領域６０を形成する。更に、レジストパターン２９６を除去し、ゲート絶縁膜２９２を形成するための絶縁膜２９２ａを成膜し、絶縁膜２９２ａの上にレジストパターン２９７を形成する。尚、図９３（ａ）は図８７における一点鎖線８７Ａ−８７Ｂに対応する断面図であり、図９３（ｂ）は図８７における一点鎖線８７Ｃ−８７Ｄに対応する断面図であり、図９３（ｃ）は図８７における一点鎖線８７Ｅ−８７Ｆに対応する断面図である。
【０２５６】
具体的には、レジストパターン２９６の開口部２９６ａにおける窒化物半導体層に、アルゴンやボロン等のイオンを所定の濃度となるように、所定の加速電圧でイオン注入することにより素子分離領域６０を形成する。これにより、第１のゲート電極５１と第２のゲート電極５２との間に、素子分離領域６０が形成される。形成される素子分離領域６０は、例えば、電子供給層２２及び電子走行層２１の一部に、アルゴンやボロン等のイオンをイオン注入することにより形成したものであってもよい。尚、レジストパターン２９６は、この後、有機溶剤等を用いて除去する。
【０２５７】
ゲート絶縁膜２９２を形成するための絶縁膜２９２ａは、電子供給層２２及びｐ型層２９１の上に、Ａｌ２Ｏ３をＣＶＤやＡＬＤにより成膜することにより形成する。この後、成膜された絶縁膜２９２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のトランジスタ１１２が形成される領域に、レジストパターン２９７を形成する。
【０２５８】
次に、図９４に示すように、レジストパターン２９７が形成されていない領域における絶縁膜２９２ａを除去し、レジストパターン２９７を除去した後、第１のゲート電極５１及び第２のゲート電極５２を形成するための導電膜を形成する。更に、この後、成膜された導電膜において、第１のゲート電極５１及び第２のゲート電極５２が形成される領域の上に、不図示のレジストパターンを形成した後、レジストパターンが形成されていない領域における導電膜及び絶縁膜２９２ａを除去する。尚、不図示のレジストパターンは、この後、除去される。尚、図９４（ａ）は図８７における一点鎖線８７Ａ−８７Ｂに対応する断面図であり、図９４（ｂ）は図８７における一点鎖線８７Ｃ−８７Ｄに対応する断面図であり、図９４（ｃ）は図８７における一点鎖線８７Ｅ−８７Ｆに対応する断面図である。
【０２５９】
レジストパターン２９７が形成されていない領域における絶縁膜２９２ａの除去は、ＲＩＥ等のドライエッチング、または、ウェットエッチングにより行う。尚、この際行われるエッチングにおいては、窒化物半導体はエッチングされないものとする。この後、レジストパターン２９７は有機溶剤等により除去する。
【０２６０】
第１のゲート電極５１及び第２のゲート電極５２を形成するための金属膜は、レジストパターン２９７を除去した後、電子供給層２２、ｐ型層２９１、ゲート絶縁膜２９２の上に、真空蒸着、または、スパッタリングにより成膜することにより形成する。
【０２６１】
この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、金属膜において第１のゲート電極５１及び第２のゲート電極５２が形成される領域の上に、不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域の導電膜及びゲート絶縁膜２９２を除去し、電子供給層２２を露出させる。これにより、残存する金属膜により第１のゲート電極５１及び第２のゲート電極５２を形成し、残存する絶縁膜２９２ａによりゲート絶縁膜２９２を形成する。
【０２６２】
このようにして、第１のゲート電極５１は、第１のトランジスタ１１１が形成される領域におけるｐ型層２９１の上に形成され、第２のゲート電極５２は、第２のトランジスタ１１２が形成される領域におけるゲート絶縁膜２９２の上に形成される。尚、本実施の形態においては、第２のゲート電極５２と後述するソース電極３２とを接続するための接続電極５３を第１のゲート電極５１及び第２のゲート電極５２と同時に形成してもよい。また、接続電極５３は、第１のゲート電極５１及び第２のゲート電極５２を形成した後に形成してもよく、後述するソース電極３２を形成した後に、別途形成してもよい。
【０２６３】
次に、図９５に示すように、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、層間絶縁膜２１３を形成し、更に、層間絶縁膜２１３において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２１３ａ、２１３ｂを形成する。尚、図９５（ａ）は図８７における一点鎖線８７Ａ−８７Ｂに対応する断面図であり、図９５（ｂ）は図８７における一点鎖線８７Ｃ−８７Ｄに対応する断面図であり、図９５（ｃ）は図８７における一点鎖線８７Ｅ−８７Ｆに対応する断面図である。
【０２６４】
具体的には、最初に、電子供給層２２、第１のゲート電極５１及び第２のゲート電極５２の上に、ＣＶＤまたはＡＬＤにより、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮとの積層膜等を成膜することにより、層間絶縁膜２１３を形成する。この後、層間絶縁膜２１３の上の開口部２１３ａ及び２１３ｂが形成される領域に、開口部を有する不図示のレジストパターンを形成し、レジストパターンの開口部における層間絶縁膜２１３をＲＩＥ等により除去する。このように、レジストパターンの開口部において、層間絶縁膜２１３を除去し電子供給層２２の表面を露出させることにより、層間絶縁膜２１３に開口部２１３ａ及び２１３ｂを形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０２６５】
次に、図９６に示すように、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂにソース電極３２及びドレイン電極３３を形成し、更に、層間絶縁膜２１３の所定の領域の上に、フィールドプレート３４及び接続電極５４を形成する。尚、図９６（ａ）は図８７における一点鎖線８７Ａ−８７Ｂに対応する断面図であり、図９６（ｂ）は図８７における一点鎖線８７Ｃ−８７Ｄに対応する断面図であり、図９６（ｃ）は図８７における一点鎖線８７Ｅ−８７Ｆに対応する断面図である。
【０２６６】
具体的には、最初に、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂを埋め込むように、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成するための金属膜をＣＶＤ等により成膜する。成膜される金属膜は、例えば、Ｔｉ／ＴｉＮ／ＴａＮ／Ａｌ等の積層膜である。この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の金属膜をＲＩＥ等により除去することにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成する。このように形成されたソース電極３２とフィールドプレート３４とは接続電極５４により接続されている。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０２６７】
以上により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態及び第２の実施の形態と同様である。
【０２６８】
〔第１１の実施の形態〕
次に、第１１の実施の形態における半導体装置について、図９７から図１０１に基づき説明する。図９７は、本実施の形態における半導体装置の上面図である。尚、図９７では、層間絶縁膜は省略されている。図９８は図９７における一点鎖線９７Ａ−９７Ｂにおいて切断した断面図であり、図９９は図９７における一点鎖線９７Ｃ−９７Ｄにおいて切断した断面図であり、図１００は図９７における一点鎖線９７Ｅ−９７Ｆにおいて切断した断面図である。図１０１は、本実施の形態における半導体装置の等価回路の回路図である。
【０２６９】
本実施の形態における半導体装置は、図９７に示されるように、第１のトランジスタ１１１とショットキーダイオード３００が形成されている。第１のトランジスタ１１１が形成される領域においては、ソース電極３２とフィールドプレート３４との間に、ゲート電極３５１が形成されている。また、ショットキーダイオード３００が形成される領域においては、ソース電極３２とフィールドプレート３４との間に、ダイオード電極３１０が形成されている。ゲート電極３５１とダイオード電極３１０との間には、電子供給層２２、電子走行層２１の一部にＡｒ等のイオンを注入することにより、素子分離領域６０が形成されている。素子分離領域６０は、Ａｒ等のイオン注入により形成する方法以外の方法、例えば、素子分離領域６０が形成される領域の窒化物半導体層をエッチングにより除去し、エッチングにより除去された領域に、絶縁体等を埋め込んだ構造のものであってもよい。
【０２７０】
本実施の形態における半導体装置は、シリコン等の基板１０の上に不図示のバッファ層が形成されており、バッファ層の上にはＧａＮ等により電子走行層２１が形成されており、電子走行層２１の上には、ＡｌＧａＮ等により電子供給層２２が形成されている。
【０２７１】
第１のトランジスタ１１１が形成される領域において、ゲート電極３５１が形成される領域には、ゲート絶縁膜３１１が形成されており、ゲート絶縁膜３１１の上にはゲート電極３５１が形成されている。また、ショットキーダイオード３００が形成される領域においては、電子供給層２２の上にダイオード電極３１０が形成されている。また、電子供給層２２の上には、ソース電極３２及びドレイン電極３３が形成されている。電子供給層２２、ゲート電極３５１及びダイオード電極３１０の上には、層間絶縁膜２１３が形成されており、層間絶縁膜２１３の上の所定の領域には、フィールドプレート３４及び接続電極５４が形成されている。
【０２７２】
基板１０は、シリコン以外にも、ＳｉＣ、サファイア等により形成されているものであってもよい。
【０２７３】
ゲート絶縁膜３１１は、窒化シリコン、酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム等のＨｉｇｈ−ｋ材料により形成されている。具体的には、これらの材料のいずれかを含むもの、または、これらの材料を積層したものにより形成されている。
【０２７４】
ゲート電極３５１及びダイオード電極３１０は、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ、Ａｌ、ポリＳｉ、不純物元素がドープされているアモルファスＳｉ等により形成されている。
【０２７５】
これにより、本実施の形態における半導体装置においては、図１０１に示されるように、２つのトランジスタと１つのショットキーダイオードが形成される。即ち、ゲート電極３５１をゲート電極とする第１のトランジスタ１１１と、フィールドプレート３４をゲート電極とする第２のトランジスタ３０１と、ダイオード電極３１０とフィールドプレート３４を両端の電極とするショットキーダイオード３００が形成される。
【０２７６】
本実施の形態における半導体装置においては、ダイオード電極３１０とソース電極３２とは接続電極５３により接続されている。また、フィールドプレート３４とソース電極３２とは接続電極５４により接続されており、フィールドプレート３４に、ソース電極３２に印加されている電位と同じ電位を印加することができる。
【０２７７】
尚、本実施の形態における半導体装置においては、図９７に示されるように、ソース電極３２とドレイン電極３３との間には、ゲート電極３５１、ダイオード電極３１０が形成されている。また、ゲート電極３５１、ダイオード電極３１０とドレイン電極３３との間には、フィールドプレート３４が形成されている。また、ゲート電極３５１とダイオード電極３１０との間には、素子分離領域６０が形成されている。
【０２７８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１０２から図１０７に基づき説明する。
【０２７９】
最初に、図１０２に示すように、シリコン等の基板１０の上に、窒化物半導体層を形成し、窒化物半導体層の上にレジストパターン３２５を形成する。尚、図１０２（ａ）は図９７における一点鎖線９７Ａ−９７Ｂに対応する断面図であり、図１０２（ｂ）は図９７における一点鎖線９７Ｃ−９７Ｄに対応する断面図であり、図１０２（ｃ）は図９７における一点鎖線９７Ｅ−９７Ｆに対応する断面図である。
【０２８０】
具体的には、基板１０の上に、ＡｌＮ、ＡｌＧａＮ等からなる不図示のバッファ層、電子走行層２１、電子供給層２２等の窒化物半導体層をエピタキシャル成長により積層して形成する。電子走行層２１は、ＧａＮにより形成されており、膜厚は約１μｍである。電子供給層２２は、ＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１５〜０．２５となる材料により、膜厚が１５ｎｍ〜２５ｎｍとなるように形成されている。
【０２８１】
レジストパターン３２５は、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。このように形成されるレジストパターン３２５は、素子分離領域６０が形成される領域に開口部３２５ａを有している。
【０２８２】
次に、図１０３に示すように、レジストパターン３２５の開口部３２５ａにおける窒化物半導体層に素子分離領域６０を形成する。更に、レジストパターン３２５を除去し、ゲート絶縁膜３１１を形成するための絶縁膜３１１ａを形成し、絶縁膜３１１ａの上にレジストパターン３２６を形成する。尚、図１０３（ａ）は図９７における一点鎖線９７Ａ−９７Ｂに対応する断面図であり、図１０３（ｂ）は図９７における一点鎖線９７Ｃ−９７Ｄに対応する断面図であり、図１０３（ｃ）は図９７における一点鎖線９７Ｅ−９７Ｆに対応する断面図である。
【０２８３】
具体的には、レジストパターン３２５の開口部３２５ａにおける窒化物半導体層に、アルゴンやボロン等のイオンを所定の濃度となるように、所定の加速電圧でイオン注入することにより素子分離領域６０を形成する。これにより、ゲート電極３５１とダイオード電極３１０との間に、素子分離領域６０が形成される。形成される素子分離領域６０は、例えば、電子供給層２２及び電子走行層２１の一部に、アルゴンやボロン等のイオンをイオン注入することにより形成したものであってもよい。尚、レジストパターン３２５は、有機溶剤等を用いて除去する。
【０２８４】
ゲート絶縁膜３１１を形成するための絶縁膜３１１ａは、ＳｉＮ等をＣＶＤやＡＬＤにより成膜することにより形成する。この後、絶縁膜３１１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のトランジスタ１１１が形成される領域に、レジストパターン３２６を形成する。
【０２８５】
次に、図１０４に示すように、レジストパターン３２６が形成されていない領域の絶縁膜３１１ａを除去する。更に、レジストパターン３２６を有機溶剤等により除去した後、絶縁膜３１１ａ及び電子供給層２２の上に、ゲート電極３５１及びダイオード電極３１０を形成するための金属膜３２７を形成し、金属膜３２７の上に、レジストパターン３２８を形成する。尚、図１０４（ａ）は図９７における一点鎖線９７Ａ−９７Ｂに対応する断面図であり、図１０４（ｂ）は図９７における一点鎖線９７Ｃ−９７Ｄに対応する断面図であり、図１０４（ｃ）は図９７における一点鎖線９７Ｅ−９７Ｆに対応する断面図である。
【０２８６】
レジストパターン３２６が形成されていない領域の絶縁膜３１１ａを除去することにより、第１のトランジスタ１１１が形成される領域に絶縁膜３１１ａが残存する。レジストパターン３２６が形成されていない領域の絶縁膜３１１ａの除去は、ＲＩＥ等のドライエッチングにより行ってもよく、ウェットエッチングにより行ってもよい。
【０２８７】
レジストパターン３２６を除去した後、電子供給層２２及び絶縁膜３１１ａの上に、ゲート電極３５１及びダイオード電極３１０を形成するための金属膜３２７を真空蒸着又はスパッタリングにより成膜する。この後、金属膜３２７の上において、ゲート電極３５１及びダイオード電極３１０が形成される領域にレジストパターン３２８を形成する。レジストパターン３２８は、電子供給層２２及び絶縁膜３１１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極３５１及びダイオード電極３１０が形成される領域に形成する。
【０２８８】
次に、図１０５に示すように、レジストパターン３２８が形成されていない領域の金属膜３２７及び絶縁膜３１１ａを除去し、更に、レジストパターン３２８を有機溶剤等により除去することにより、ゲート電極３５１及びダイオード電極３１０を形成する。尚、図１０５（ａ）は図９７における一点鎖線９７Ａ−９７Ｂに対応する断面図であり、図１０５（ｂ）は図９７における一点鎖線９７Ｃ−９７Ｄに対応する断面図であり、図１０５（ｃ）は図９７における一点鎖線９７Ｅ−９７Ｆに対応する断面図である。
【０２８９】
具体的には、ＲＩＥ等によりレジストパターン３２８が形成されていない領域の金属膜３２７及び絶縁膜３１１ａを除去し、電子供給層２２の表面を露出させることにより形成する。これにより、残存する金属膜３２７、絶縁膜３１１ａにより、ゲート絶縁膜３１１とゲート電極３５１が積層されたものと、ダイオード電極３１０とが形成される。
【０２９０】
このようにして、ゲート電極３５１は、第１のトランジスタ１１１が形成される領域におけるゲート絶縁膜３１１の上に形成され、ダイオード電極３１０は、ショットキーダイオード３００が形成される領域に形成される。尚、本実施の形態においては、ダイオード電極３１０と後述するソース電極３２とを接続するための接続電極５３をゲート電極３５１及びダイオード電極３１０と同時に形成してもよい。また、接続電極５３は、ゲート電極３５１及びダイオード電極３１０を形成した後に形成してもよく、後述するソース電極３２を形成した後に、別途形成してもよい。
【０２９１】
次に、図１０６に示すように、電子供給層２２、ゲート電極３５１及びダイオード電極３１０の上に、層間絶縁膜２１３を形成し、更に、層間絶縁膜２１３において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２１３ａ、２１３ｂを形成する。尚、図１０６（ａ）は図９７における一点鎖線９７Ａ−９７Ｂに対応する断面図であり、図１０６（ｂ）は図９７における一点鎖線９７Ｃ−９７Ｄに対応する断面図であり、図１０６（ｃ）は図９７における一点鎖線９７Ｅ−９７Ｆに対応する断面図である。
【０２９２】
具体的には、最初に、電子供給層２２、ゲート電極３５１及びダイオード電極３１０の上に、ＣＶＤまたはＡＬＤにより、ＳｉＯ２、ＳｉＮ、ＳｉＯ２とＳｉＮとの積層膜等を成膜することにより、層間絶縁膜２１３を形成する。この後、層間絶縁膜２１３の上の開口部２１３ａ及び２１３ｂが形成される領域に、開口部を有する不図示のレジストパターンを形成し、レジストパターンの開口部における層間絶縁膜２１３をＲＩＥ等により除去する。このように、レジストパターンの開口部において、層間絶縁膜２１３を除去し電子供給層２２の表面を露出させることにより、層間絶縁膜２１３に開口部２１３ａ及び２１３ｂを形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０２９３】
次に、図１０７に示すように、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂにソース電極３２及びドレイン電極３３を形成し、更に、層間絶縁膜２１３の所定の領域の上に、フィールドプレート３４、接続電極５４を形成する。尚、図１０７（ａ）は図９７における一点鎖線９７Ａ−９７Ｂに対応する断面図であり、図１０７（ｂ）は図９７における一点鎖線９７Ｃ−９７Ｄに対応する断面図であり、図１０７（ｃ）は図９７における一点鎖線９７Ｅ−９７Ｆに対応する断面図である。
【０２９４】
具体的には、最初に、層間絶縁膜２１３に形成された開口部２１３ａ及び２１３ｂを埋め込むように、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成するための金属膜をＣＶＤ等により成膜する。成膜される金属膜は、例えば、Ｔｉ／ＴｉＮ／ＴａＮ／Ａｌ等の積層膜である。この後、成膜された金属膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４が形成される領域に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の金属膜をＲＩＥ等により除去することにより、ソース電極３２、ドレイン電極３３、フィールドプレート３４及び接続電極５４を形成する。このように形成されたソース電極３２とフィールドプレート３４は、接続電極５４により接続されている。尚、不図示のレジストパターンは、この後、有機溶剤等により除去する。
【０２９５】
以上により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態及び第２の実施の形態と同様である。
【０２９６】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【０２９７】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成された第１のゲート電極、第２のゲート電極、ソース電極及びドレイン電極と、
前記第２の半導体層の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成されたフィールドプレートと、
を有し、
前記第１のゲート電極及び前記第２のゲート電極は、前記ソース電極と、前記フィールドプレートが形成される領域の間に形成されており、
前記第１のゲート電極と前記第２のゲート電極との間における前記第１の半導体層及び前記第２の半導体層には、素子分離領域が形成されており、
前記第２のゲート電極と前記ソース電極とは、電気的に接続されていることを特徴とする半導体装置。
（付記２）
前記ソース電極と前記フィールドプレートとは、電気的に接続されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１のゲート電極の直下には、前記第２の半導体層の一部を除去することにより、ゲートリセスが形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第１のゲート電極と前記第２の半導体層との間及び前記第２のゲート電極と前記第２の半導体層との間には、ゲート絶縁膜が形成されていることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１のゲート電極と前記第２の半導体層との間には、ｐ型となる不純物元素がドープされたｐ型層が形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記６）
前記第１のゲート電極と前記第２の半導体層との間及び前記第２のゲート電極と前記第２の半導体層との間には、ｐ型となる不純物元素がドープされたｐ型層が形成されており、
前記第１のゲート電極と前記第２の半導体層との間に形成されているｐ型層は、前記第２のゲート電極と前記第２の半導体層との間に形成されているｐ型層よりも、厚く形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記７）
前記第１のゲート電極は、前記第２のゲート電極よりも、仕事関数の高い材料により形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記８）
前記第１のゲート電極と前記第２の半導体層との間及び前記第２のゲート電極と前記第２の半導体層との間には、ｐ型となる不純物元素がドープされたｐ型層が形成されていることを特徴とする付記７に記載の半導体装置。
（付記９）
前記第１のゲート電極と前記第２の半導体層との間及び前記第２のゲート電極と前記第２の半導体層との間には、ゲート絶縁膜が形成されていることを特徴とする付記７に記載の半導体装置。
（付記１０）
前記第１のゲート電極と前記第２の半導体層との間及び前記第２のゲート電極と前記第２の半導体層との間には、ゲート絶縁膜が形成されており、
前記第１のゲート電極と前記第２の半導体層との間に形成されているゲート絶縁膜は、前記第２のゲート電極と前記第２の半導体層との間に形成されているゲート絶縁膜よりも、薄く形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記１１）
前記第１のゲート電極と前記第２の半導体層との間及び前記第２のゲート電極と前記第２の半導体層との間には、ゲート絶縁膜が形成されており、
前記第１のゲート電極と前記第２の半導体層との間に形成されているゲート絶縁膜は、前記第２のゲート電極と前記第２の半導体層との間に形成されているゲート絶縁膜よりも、比誘電率が高い材料により形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記１２）
前記第１のゲート電極と前記第２の半導体層との間には、ｐ型となる不純物元素がドープされたｐ型層が形成されており、
前記第２のゲート電極と前記第２の半導体層との間には、ゲート絶縁膜が形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記１３）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ダイオード電極、ソース電極及びドレイン電極と、
前記第２の半導体層の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成されたフィールドプレートと、
を有し、
前記ゲート電極及び前記ダイオード電極は、前記ソース電極と、前記フィールドプレートが形成される領域の間に形成されており、
前記ゲート電極と前記ダイオード電極との間における前記第１の半導体層及び前記第２の半導体層には、素子分離領域が形成されており、
前記ダイオード電極と前記ソース電極とは、電気的に接続されていることを特徴とする半導体装置。
（付記１４）
前記ソース電極と前記フィールドプレートとは、電気的に接続されていることを特徴とする付記１３に記載の半導体装置。
（付記１５）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１４のいずれかに記載の半導体装置。
（付記１６）
基板上に、窒化物半導体材料により、第１の半導体層及び第２の半導体層を形成する工程と、
第１のゲート電極が形成される領域と第２のゲート電極が形成される領域との間における前記第２の半導体層及び前記第１の半導体層に、素子分離領域を形成する工程と、
前記第２の半導体層の上に、前記第１のゲート電極及び前記第２のゲート電極を形成する工程と、
前記第２の半導体層の上に、層間絶縁膜を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記層間絶縁膜の上に、フィールドプレートを形成する工程と、
を有し、
前記第２のゲート電極と、前記ソース電極とは接続されていることを特徴とする半導体装置の製造方法。
（付記１７）
前記ソース電極と前記フィールドプレートとは、電気的に接続されていることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記第１のゲート電極及び第２のゲート電極を形成する前に、前記第１のゲート電極が形成される領域における前記第２の半導体層にゲートリセスを形成する工程を有し、
第１のゲート電極及び第２のゲート電極を形成する工程において、前記第１のゲート電極は、前記ゲートリセスが形成された領域の第２の半導体層の上に形成されることを特徴とする付記１６または１７に記載の半導体装置の製造方法。
（付記１９）
前記第１のゲート電極及び第２のゲート電極を形成する前に、前記第２の半導体層の上の第１のゲート電極及び第２のゲート電極が形成される領域にゲート絶縁膜を形成する工程を有することを特徴とする付記１６から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記第１のゲート電極及び第２のゲート電極を形成する前に、前記第１のゲート電極が形成される領域における前記第２の半導体層の上に、ｐ型となる不純物元素がドープされたｐ型層を形成する工程を有し、
第１のゲート電極及び第２のゲート電極を形成する工程において、前記第１のゲート電極は、前記ｐ型層の上に形成されることを特徴とする付記１６または１７に記載の半導体装置の製造方法。
（付記２１）
基板上に、窒化物半導体材料により、第１の半導体層及び第２の半導体層を形成する工程と、
ゲート電極が形成される領域とダイオード電極が形成される領域との間における前記第２の半導体層及び前記第１の半導体層に、素子分離領域を形成する工程と、
前記第２の半導体層の上に、前記ゲート電極及び前記ダイオード電極を形成する工程と、
前記第２の半導体層の上に、層間絶縁膜を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記層間絶縁膜の上に、フィールドプレートを形成する工程と、
を有し、
前記ダイオード電極と、前記ソース電極とは接続されていることを特徴とする半導体装置の製造方法。
（付記２２）
前記ソース電極と前記フィールドプレートとは、電気的に接続されていることを特徴とする付記２１に記載の半導体装置の製造方法。
【符号の説明】
【０２９８】
１０        基板
２１        電子走行層（第１の半導体層）
２２        電子供給層（第２の半導体層）
２３        ゲート絶縁膜
３２        ソース電極
３３        ドレイン電極
３４        フィールドプレート（ＦＰ）
４１        第１の絶縁膜
４２        第２の絶縁膜
５１        第１のゲート電極
５２        第２のゲート電極
５３        接続電極
５４        接続電極
１１１      第１のトランジスタ
１１２      第２のトランジスタ
１１３      第３のトランジスタ
２１１      ゲート絶縁膜
２１２      ゲートリセス
２１３      層間絶縁膜
【図１】
2014236011.tif 000005
【図２】
2014236011.tif 000006
【図３】
2014236011.tif 000007
【図４】
2014236011.tif 000008
【図５】
2014236011.tif 000009
【図６】
2014236011.tif 000010
【図７】
2014236011.tif 000011
【図８】
2014236011.tif 000012
【図９】
2014236011.tif 000013
【図１０】
2014236011.tif 000014
【図１１】
2014236011.tif 000015
【図１２】
2014236011.tif 000016
【図１３】
2014236011.tif 000017
【図１４】
2014236011.tif 000018
【図１５】
2014236011.tif 000019
【図１６】
2014236011.tif 000020
【図１７】
2014236011.tif 000021
【図１８】
2014236011.tif 000022
【図１９】
2014236011.tif 000023
【図２０】
2014236011.tif 000024
【図２１】
2014236011.tif 000025
【図２２】
2014236011.tif 000026
【図２３】
2014236011.tif 000027
【図２４】
2014236011.tif 000028
【図２５】
2014236011.tif 000029
【図２６】
2014236011.tif 000030
【図２７】
2014236011.tif 000031
【図２８】
2014236011.tif 000032
【図２９】
2014236011.tif 000033
【図３０】
2014236011.tif 000034
【図３１】
2014236011.tif 000035
【図３２】
2014236011.tif 000036
【図３３】
2014236011.tif 000037
【図３４】
2014236011.tif 000038
【図３５】
2014236011.tif 000039
【図３６】
2014236011.tif 000040
【図３７】
2014236011.tif 000041
【図３８】
2014236011.tif 000042
【図３９】
2014236011.tif 000043
【図４０】
2014236011.tif 000044
【図４１】
2014236011.tif 000045
【図４２】
2014236011.tif 000046
【図４３】
2014236011.tif 000047
【図４４】
2014236011.tif 000048
【図４５】
2014236011.tif 000049
【図４６】
2014236011.tif 000050
【図４７】
2014236011.tif 000051
【図４８】
2014236011.tif 000052
【図４９】
2014236011.tif 000053
【図５０】
2014236011.tif 000054
【図５１】
2014236011.tif 000055
【図５２】
2014236011.tif 000056
【図５３】
2014236011.tif 000057
【図５４】
2014236011.tif 000058
【図５５】
2014236011.tif 000059
【図５６】
2014236011.tif 000060
【図５７】
2014236011.tif 000061
【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
2014236011.tif 000070
【図６７】
2014236011.tif 000071
【図６８】
2014236011.tif 000072
【図６９】
2014236011.tif 000073
【図７０】
2014236011.tif 000074
【図７１】
2014236011.tif 000075
【図７２】
2014236011.tif 000076
【図７３】
2014236011.tif 000077
【図７４】
2014236011.tif 000078
【図７５】
2014236011.tif 000079
【図７６】
2014236011.tif 000080
【図７７】
2014236011.tif 000081
【図７８】
2014236011.tif 000082
【図７９】
2014236011.tif 000083
【図８０】
2014236011.tif 000084
【図８１】
2014236011.tif 000085
【図８２】
2014236011.tif 000086
【図８３】
2014236011.tif 000087
【図８４】
2014236011.tif 000088
【図８５】
2014236011.tif 000089
【図８６】
2014236011.tif 000090
【図８７】
2014236011.tif 000091
【図８８】
2014236011.tif 000092
【図８９】
2014236011.tif 000093
【図９０】
2014236011.tif 000094
【図９１】
2014236011.tif 000095
【図９２】
2014236011.tif 000096
【図９３】
2014236011.tif 000097
【図９４】
2014236011.tif 000098
【図９５】
2014236011.tif 000099
【図９６】
2014236011.tif 000100
【図９７】
2014236011.tif 000101
【図９８】
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【図９９】
2014236011.tif 000103
【図１００】
2014236011.tif 000104
【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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