(57)【要約】【課題】データレジスタを構成するすべてのフリップフロップが同時にリセット動作を取らないようにした逐次比較型Ａ／Ｄコンバータを提供する。【解決手段】制御部９３は、データレジスタ９１に保持されている比較器１２の過去の比較結果に基づいて、次の比較コードを生成する。Ｄ／Ａコンバータ１１は、次の比較コードに基づいて、次の基準電圧を生成する。制御部９３は、データレジスタ９１を構成する複数個のフリップフロップを２回以上に分けてリセットさせる。【選択図】図１
2014078832.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号と、基準電圧とを比較する比較器と、
複数個のフリップフロップで構成され、前記比較器の比較結果を保持するデータレジスタと、
前記データレジスタに保持されている比較器の過去の比較結果に基づいて、次の比較コードを生成する制御部と、
前記次の比較コードに基づいて、次の基準電圧を生成するＤ／Ａコンバータとを備え、
前記制御部は、前記データレジスタを構成する複数個のフリップフロップを２回以上に分けてリセットさせる、逐次比較型Ａ／Ｄコンバータ。
【請求項２】
前記制御部は、前記データレジスタを構成する複数個のフリップフロップを１度に１個ずつリセットさせる、請求項１記載の逐次比較型Ａ／Ｄコンバータ。
【請求項３】
前記制御部は、複数段のフリップフロップで構成されるシフトレジスタを含み、
前記シフトレジスタを構成する初段のフリップフロップは、入力端子にパルス信号を受けて、
前記データレジスタを構成する各フリップフロップのクロック端子およびリセット端子は、前記パルス信号、または前記シフトレジスタに含まれるいずれかのフリップフロップの出力によって制御される、請求項２記載の逐次比較型Ａ／Ｄコンバータ。
【請求項４】
前記制御部は、前記データレジスタを構成する複数個のフリップフロップのうち、少なくとも２つのフリップフロップを同時にリセットさせる、請求項１記載の逐次比較型Ａ／Ｄコンバータ。
【請求項５】
前記制御部は、前記データレジスタを構成する複数個のフリップフロップのリセット端子に、リセット信号を供給し、
前記制御部は、前記データレジスタを構成する複数個のフリップフロップのリセット端子のうち、少なくとも１つのリセット端子へのリセット信号を、他のリセット端子へのリセット信号と異なるタイミングで活性化させる、請求項１記載の逐次比較型Ａ／Ｄコンバータ。
【請求項６】
前記制御部は、前記データレジスタを構成する複数個のフリップフロップの各リセット端子へのリセット信号を、他のリセット端子へのリセット信号と異なるタイミングで活性化させる、請求項５記載の逐次比較型Ａ／Ｄコンバータ。
【請求項７】
前記制御部は、前記データレジスタを構成する複数個のフリップフロップのリセット端子のうち、少なくとも２つのリセット端子へのリセット信号を同時に活性化させる、請求項５記載の逐次比較型Ａ／Ｄコンバータ。
【請求項８】
前記制御部は、前記比較器と、前記データレジスタを構成する複数個のフリップフロップとの間に設けられた論理回路を含み、
前記制御部は、リセット期間において、前記論理回路の出力を、前記データレジスタを構成する複数個のフリップフロップのリセット端子に活性化されたリセット信号が入力されたときのレベルに設定し、
前記制御部は、前記データレジスタを構成する複数個のフリップフロップのうち、少なくとも１つのフリップフロップに、他のフリップフロップと異なるタイミングで前記論理回路の出力を取り込ませる、請求項１記載の逐次比較型Ａ／Ｄコンバータ。
【請求項９】
前記制御部は、前記データレジスタを構成する各フリップフロップに、他のフリップフロップと異なるタイミングで前記論理回路の出力を取り込ませる、請求項８記載の逐次比較型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型Ａ／Ｄコンバータ、たとえば、複数個のフリップフロップで構成されるデータレジスタに比較結果を保持する逐次比較型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
従来から、逐次比較型Ａ／Ｄコンバータにおいてノイズの影響を低減するための方策が考えられている。
【０００３】
たとえば、特許文献１（特開２００９−１７０８５号公報）の逐次比較型Ａ／Ｄコンバータは、逐次比較レジスタ（５）の任意のビットに対して、そのビットの値の変化を検出する検出回路（７）を備える。検出回路（７）により、逐次比較レジスタ５がデータを保持しなければならない期間、たとえば、比較期間以外にその値が変化したことを検出して異常変換検出信号を出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１７０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の逐次比較型Ａ／Ｄコンバータは、検出回路を設けなくてはならないという問題がある。
【０００６】
また、従来の逐次比較型Ａ／Ｄコンバータは、変換開始時に前回の比較結果を格納した複数個のフリップフロップをリセットする。このとき、データレジスタを構成するすべてのフリップフロップが同時にリセット動作を取るため、瞬間的に大きな電流が流れ、電源ノイズやグランドノイズが生じるという問題がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【０００８】
本発明の一実施形態の逐次比較型Ａ／Ｄコンバータは、データレジスタを構成する複数個のフリップフロップを２回以上に分けてリセットさせる。
【発明の効果】
【０００９】
本発明の一実施形態によれば、データレジスタを構成するすべてのフリップフロップが同時にリセット動作をとらないようにすることができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態の逐次比較型Ａ／Ｄコンバータの構成を表わす図である。
【図２】参考例の逐次比較型Ａ／Ｄコンバータの構成を表わす図である。
【図３】図２の逐次比較型Ａ／Ｄコンバータの動作タイミングを表わす図である。
【図４】第２の実施形態の逐次比較型Ａ／Ｄコンバータの構成を表わす図である。
【図５】図４の逐次比較型Ａ／Ｄコンバータの動作タイミングを表わす図である。
【図６】第３の実施形態の逐次比較型Ａ／Ｄコンバータの構成を表わす図である。
【図７】図６の逐次比較型Ａ／Ｄコンバータの動作タイミングを表わす図である。
【図８】第４の実施形態の逐次比較型Ａ／Ｄコンバータの構成を表わす図である。
【図９】図８の逐次比較型Ａ／Ｄコンバータの動作タイミングを表わす図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の逐次比較型Ａ／Ｄコンバータの構成を表わす図である。
【００１２】
この逐次比較型Ａ／Ｄコンバータ１０１は、比較器１２と、データレジスタ９１と、Ｄ／Ａコンバータ１１と、制御部９３とを備える。
【００１３】
比較器１２は、入力されるアナログ信号と、基準電圧とを比較する。
データレジスタ９１は、複数個のフリップフロップで構成され、比較器の比較結果を保持する。  
【００１４】
制御部９３は、データレジスタ９１に保持されている比較器１２の過去の比較結果に基づいて、次の比較コードを生成する。また、制御部９３は、データレジスタ９１を構成する複数個のフリップフロップを２回以上に分けてリセットさせる。すなわち、制御部９３は、データレジスタ９１を構成する複数個のフリップフロップのリセット端子に、リセット信号を供給する。制御部９３は、データレジスタ９１を構成する複数個のフリップフロップのリセット端子のうち、少なくとも１つのリセット端子へのリセット信号を、他のリセット端子へのリセット信号と異なるタイミングで活性化させる。
【００１５】
Ｄ／Ａコンバータ１１は、次の比較コードに基づいて、次の基準電圧を生成する。
以上のように、本実施の形態によれば、データレジスタを構成するすべてのフリップフロップが同時にリセット動作を取らないため、瞬間的に大きな電流が流れることによる電源ノイズやグランドノイズを低減することができる。
【００１６】
［第２の実施形態］
（参考例）
図２は、参考例の逐次比較型Ａ／Ｄコンバータの構成を表わす図である。
【００１７】
図２を参照して、この逐次比較型Ａ／Ｄコンバータ９９は、Ｄ／Ａコンバータ１２と、サンプル／ホールド回路１０と、比較器１２と、データレジスタ９１と、制御部９８とを備える。
【００１８】
制御部９８は、制御信号生成回路１３と、シフトレジスタ１４と、論理回路３１と、論理回路２０とを含む。
【００１９】
Ｄ／Ａコンバータ１２は、論理回路２０から出力される５ビットの信号（Ａ０，Ａ１，Ａ２，Ａ３，Ａ４）をアナログ信号に変換する。
【００２０】
サンプル／ホールド回路１０は、アナログ入力信号ＡＩＮをサンプルし、かつ保持する。
【００２１】
比較器１２は、Ｄ／Ａコンバータ１１の出力信号と、サンプル／ホールド回路１０の出力信号とを比較し、比較結果を表わす信号ＣＯＭＰを出力する。
【００２２】
制御信号生成回路１３は、クロックＣＬＫＴと、リセット命令信号ＲＳＴＢと、制御信号ＳＭＰＬ，Ｃ４を生成する。
【００２３】
シフトレジスタ１４は、複数段のフリップフロップＦ／Ｆ５〜Ｆ／Ｆ８を含む。複数段のフリップフロップＦ／Ｆ５〜Ｆ／Ｆ８では、クロックＣＬＫＴが入力されるごとに前段に入力された制御信号Ｃ４が後段に伝送される。
【００２４】
フリップフロップＦ／Ｆ８は、クロックＣＬＫＴをクロック端子に受け、制御信号Ｃ４を入力端子に受けて、出力端子から信号Ｃ３を出力する。フリップフロップＦ／Ｆ７は、クロックＣＬＫＴをクロック端子に受け、信号Ｃ３を入力端子に受けて、出力端子から信号Ｃ２を出力する。フリップフロップＦ／Ｆ６は、クロックＣＬＫＴをクロック端子に受け、信号Ｃ２を入力端子に受けて、出力端子から信号Ｃ１を出力する。フリップフロップＦ／Ｆ５は、クロックＣＬＫＴをクロック端子に受け、信号Ｃ１を入力端子に受けて、出力端子から信号Ｃ０を出力する。
【００２５】
論理回路３１は、インバータ５９と、ＮＡＮＤ回路１５＿０〜１５＿４と、インバータ１６＿０〜１６＿４とを含む。
【００２６】
インバータ５９は、クロックＣＬＫＴを反転して、反転したクロックＣＬＫＢをＮＡＮＤ回路１５＿０〜１５＿４に出力する。
【００２７】
ＮＡＮＤ回路１５＿４は、クロックＣＬＫＢと、制御信号Ｃ４との否定論理積を出力する。インバータ１６＿４は、ＮＡＮＤ回路１５＿４の出力を反転して、反転した信号ＣＫ４をフリップフロップＦ／Ｆ４のクロック端子に供給する。ＮＡＮＤ回路１５＿３は、クロックＣＬＫＢと、フリップフロップＦ／Ｆ８の出力信号Ｃ３との否定論理積を出力する。インバータ１６＿３は、ＮＡＮＤ回路１５＿３の出力を反転して、反転した信号ＣＫ３をフリップフロップＦ／Ｆ３のクロック端子に供給する。ＮＡＮＤ回路１５＿２は、クロックＣＬＫＢと、フリップフロップＦ／Ｆ７の出力信号Ｃ２との否定論理積を出力する。インバータ１６＿２は、ＮＡＮＤ回路１５＿２の出力を反転して、反転した信号ＣＫ２をフリップフロップＦ／Ｆ２のクロック端子に供給する。ＮＡＮＤ回路１５＿１は、クロックＣＬＫＢと、フリップフロップＦ／Ｆ６の出力信号Ｃ１との否定論理積を出力する。インバータ１６＿１は、ＮＡＮＤ回路１５＿１の出力を反転して、反転した信号ＣＫ１をフリップフロップＦ／Ｆ１のクロック端子に供給する。ＮＡＮＤ回路１５＿０は、クロックＣＬＫＢと、フリップフロップＦ／Ｆ５の出力信号Ｃ０との否定論理積を出力する。インバータ１６＿０は、ＮＡＮＤ回路１５＿０の出力を反転して、反転した信号ＣＫ０をフリップフロップＦ／Ｆ０のクロック端子に供給する。
【００２８】
データレジスタ９１は、比較器１２による比較結果を保持するための複数個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４を含む。
【００２９】
フリップフロップＦ／Ｆ４は、比較結果を表わす信号ＣＯＭＰを入力端子に受け、インバータ１６＿４の出力信号ＣＫ４をクロック端子に受けて、出力端子から信号Ｄ４を出力する。フリップフロップＦ／Ｆ３は、比較結果を表わす信号ＣＯＭＰを入力端子に受け、インバータ１６＿３の出力信号ＣＫ３をクロック端子に受けて、出力端子から信号Ｄ３を出力する。フリップフロップＦ／Ｆ２は、比較結果を表わす信号ＣＯＭＰを入力端子に受け、インバータ１６＿２の出力信号ＣＫ２をクロック端子に受けて、出力端子から信号Ｄ２を出力する。フリップフロップＦ／Ｆ１は、比較結果を表わす信号ＣＯＭＰを入力端子に受け、インバータ１６＿１の出力信号ＣＫ１をクロック端子に受けて、出力端子から信号Ｄ１を出力する。フリップフロップＦ／Ｆ０は、比較結果を表わす信号ＣＯＭＰを入力端子に受け、インバータ１６＿０の出力信号ＣＫ０をクロック端子に受けて、出力端子から信号Ｄ０を出力する。
【００３０】
フリップフロップＦ／Ｆ０〜Ｆ／Ｆ４のリセット端子には、リセット命令信号ＲＳＴＢが入力される。
【００３１】
論理回路２０は、ＮＯＲ回路１７＿０〜１７＿４と、インバータ１８＿０〜１８＿４とを含む。
【００３２】
ＮＯＲ回路１７＿４は、制御信号Ｃ４と、フリップフロップＦ／Ｆ４の出力信号Ｄ４との否定論理和を出力する。インバータ１８＿４は、ＮＯＲ回路１７＿４の出力を反転して、反転した信号Ａ４を出力する。ＮＯＲ回路１７＿３は、フリップフロップＦ／Ｆ８の出力信号Ｃ３と、フリップフロップＦ／Ｆ３の出力信号Ｄ３との否定論理和を出力する。インバータ１８＿３は、ＮＯＲ回路１７＿３の出力を反転して、反転した信号Ａ３を出力する。ＮＯＲ回路１７＿２は、フリップフロップＦ／Ｆ７の出力信号Ｃ２と、フリップフロップＦ／Ｆ２の出力信号Ｄ２との否定論理和を出力する。インバータ１８＿２は、ＮＯＲ回路１７＿２の出力を反転して、反転した信号Ａ２を出力する。ＮＯＲ回路１７＿１は、フリップフロップＦ／Ｆ６の出力信号Ｃ１と、フリップフロップＦ／Ｆ１の出力信号Ｄ１との否定論理和を出力する。インバータ１８＿１は、ＮＯＲ回路１７＿１の出力を反転して、反転した信号Ａ１を出力する。ＮＯＲ回路１７＿０は、フリップフロップＦ／Ｆ５の出力信号Ｃ０と、フリップフロップＦ／Ｆ０の出力信号Ｄ０との否定論理和を出力する。インバータ１８＿０は、ＮＯＲ回路１７＿０の出力を反転して、反転した信号Ａ０を出力する。
【００３３】
（動作タイミング）
図３は、図２の逐次比較型Ａ／Ｄコンバータの動作タイミングを表わす図である。
【００３４】
図３を参照して、第１ステートにおいて、制御信号生成回路１３は、リセット命令信号ＲＳＴＢを「Ｌ」レベルに設定する。これによって、データレジスタ９１を構成するフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４がリセットされる。
【００３５】
また、第１ステートでは、制御信号生成回路１３は、制御信号ＳＭＰＬを「Ｈ」レベルに設定する。これによって、サンプル／ホールド回路１０がアナログ信号ＡＩＮのサンプリングを開始する。アナログ信号ＡＩＮはセンサなどの電圧駆動能力の低い信号源により生成されるため、十分長い期間のサンプリングが必要になる。本例では１０Ｔの期間（Ｔは、クロックＣＬＫＴの周期）をサンプリング期間に割り当てている。
【００３６】
第１０ステートにおいて、制御信号生成回路１３は、制御信号ＳＭＰＬを「Ｌ」レベルに設定する。これによって、サンプル／ホールド回路１０は、アナログ信号ＡＩＮのサンプリングを終了して、次のステートから、比較処理が開始される。
【００３７】
第１１ステートにおいて、制御信号生成回路１３は、１クロック周期の間、制御信号Ｃ４を「Ｈ」レベルに設定する。制御信号Ｃ４が「Ｈ」レベルとなると、ＮＯＲ回路１７＿４およびインバータ１８＿４によって、信号Ａ４が「Ｈ」レベルとなる。また、信号Ｃ３、Ｄ３、Ｃ２、Ｄ２、Ｃ１、Ｄ１、Ｃ０、Ｄ０が「Ｌ」レベルであるので、信号Ａ３〜Ａ０は、「Ｌ」レベルである。したがって、［Ａ４〜Ａ０］＝［１００００］（２進数表記）がＤ／Ａコンバータ１１に送られる。Ｄ／Ａコンバータ１１は、入力された５ビットの信号［１００００］をアナログ信号に変換する。比較器１２は、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ以上であれば、出力信号ＣＯＭＰを「Ｈ」レベルに設定し、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ未満であれば、出力信号ＣＯＭＰを「Ｌ」レベルに設定する。
【００３８】
また、制御信号Ｃ４が「Ｈ」レベルとなると、ＮＡＮＤ回路１５＿４およびインバータ１６＿４によって、信号ＣＫ４が「Ｈ」レベルとなる。信号ＣＫ４の立ち上りのタイミングで、フリップフロップＦ／Ｆ４は、比較器１２の出力信号ＣＯＭＰ（「Ｈ」または「Ｌ」レベル）を取り込んで保持する。ここで、信号Ｃ４の立ち上りと、信号ＣＫ４の立ち上がりの時間差であるＴ／２（Ｔは、クロックＣＬＫＴの周期）が、Ｄ／Ａコンバータ１１および比較器に与えられる処理時間である。
【００３９】
第１２ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ８は、制御信号Ｃ４（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ３が「Ｈ」レベルとなる。制御信号生成回路１３は、制御信号Ｃ４を「Ｌ」に戻す。
【００４０】
第１１ステートにおいて、フリップフロップＦ／Ｆ４に保持された信号が「Ｌ」レベルであれば、ＮＯＲ回路１７＿４およびインバータ１８＿４によって、信号Ａ４は「Ｌ」レベルとなる。第１１ステートにおいて、フリップフロップＦ／Ｆ４に保持された信号が「Ｈ」レベルであれば、ＮＯＲ回路１７＿４およびインバータ１８＿４によって、信号Ａ４は「Ｈ」レベルとなる。
【００４１】
信号Ｃ３が「Ｈ」レベルとなると、ＮＯＲ回路１７＿３およびインバータ１８＿３によって、信号Ａ３「Ｈ」レベルとなる。また、信号Ｃ２、Ｄ２、Ｃ１、Ｄ１、Ｃ０、Ｄ０が「Ｌ」レベルであるので、信号Ａ２〜Ａ０は、「Ｌ」レベルである。したがって、［Ａ４〜Ａ０］＝［Ｘ１０００］（２進数表記）がＤ／Ａコンバータ１１に送られる。ただし、Ｘは「１」または「０」である。Ｄ／Ａコンバータ１１は、入力された５ビットの信号［Ｘ１０００］をアナログ信号に変換する。比較器１２は、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ以上であれば、出力信号ＣＯＭＰを「Ｈ」レベルに設定し、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ未満であれば、出力信号ＣＯＭＰを「Ｌ」レベルに設定する。
【００４２】
また、信号Ｃ３が「Ｈ」レベルとなると、ＮＡＮＤ回路１５＿３およびインバータ１６＿３によって、信号ＣＫ３が「Ｈ」レベルとなる。信号ＣＫ３の立ち上りのタイミングで、フリップフロップＦ／Ｆ３は、比較器１２の出力信号ＣＯＭＰ（「Ｈ」または「Ｌ」レベル）を取り込んで保持する。
【００４３】
第１３ステート〜第１５ステートでも第１２ステートと同様の処理が行なわれ、データレジスタ９１を構成するフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４のそれぞれは、変換結果である５ビットの信号の各１ビットを保持する。
【００４４】
第１６ステート移行では、新たな入力アナログ信号ＡＩＮに対して変換処理を行なうため、第１６ステートにおいて、制御信号生成回路１３は、リセット命令信号ＲＳＴＢを「Ｌ」レベルに活性化する。これによって、データレジスタ９１を構成するフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４がリセットされる。
【００４５】
このように、参考例の逐次比較型Ａ／Ｄコンバータ９９は、第１６ステートにおいて、
データレジスタ９１を構成するすべてのフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４がリセットされるので、瞬間的に大きな電流が流れることによって電源ノイズやグランドノイズが発生する。
【００４６】
（第２の実施形態の逐次比較型Ａ／Ｄコンバータ）
図４は、第２の実施形態の逐次比較型Ａ／Ｄコンバータの構成を表わす図である。
【００４７】
図４を参照して、この逐次比較型Ａ／Ｄコンバータ１は、Ｄ／Ａコンバータ１２と、サンプル／ホールド回路１０と、比較器１２と、データレジスタ９１と、制御部９６とを備える。制御部９６は、制御信号生成回路３３と、シフトレジスタ１４と、論理回路３１と、論理回路２０とを含む。
【００４８】
サンプル／ホールド回路１０は、アナログ入力信号ＡＩＮをサンプルし、かつ保持する。
【００４９】
Ｄ／Ａコンバータ１２は、論理回路２０から出力される５ビットの信号（Ａ０，Ａ１，Ａ２，Ａ３，Ａ４）をアナログ信号に変換する。
【００５０】
比較器１２は、Ｄ／Ａコンバータ１１の出力信号と、サンプル／ホールド回路１０の出力信号とを比較し、比較結果を表わす信号ＣＯＭＰを出力する。
【００５１】
データレジスタ９１は、比較器１２による比較結果を保持するための複数個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４を含む。
【００５２】
制御部９６は、データレジスタ９１を構成する複数個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４を１度に１個ずつリセットさせる。すなわち、制御部９６は、データレジスタ９１を構成する複数個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４の各リセット端子へのリセット信号を、他のリセット端子へのリセット信号と異なるタイミングで活性化させる。
【００５３】
制御信号生成回路３３は、クロックＣＬＫＴと、リセット命令信号ＲＳＴＴ，ＲＳＴＢと、制御信号ＳＭＰＬ，Ｃ４を生成する。
【００５４】
シフトレジスタ１４は、複数段のフリップフロップＦ／Ｆ５〜Ｆ／Ｆ８を含む。
複数段のフリップフロップＦ／Ｆ５〜Ｆ／Ｆ８では、クロックＣＬＫＴが入力されるごとに前段に入力されたパルスが後段に伝送される。フリップフロップＦ／Ｆ８は、クロックＣＬＫＴをクロック端子に受け、制御信号Ｃ４を入力端子に受けて、出力端子から信号Ｃ３を出力する。フリップフロップＦ／Ｆ７は、クロックＣＬＫＴをクロック端子に受け、制御信号Ｃ３を入力端子に受けて、出力端子から信号Ｃ２を出力する。フリップフロップＦ／Ｆ６は、クロックＣＬＫＴをクロック端子に受け、制御信号Ｃ２を入力端子に受けて、出力端子から信号Ｃ１を出力する。フリップフロップＦ／Ｆ５は、クロックＣＬＫＴをクロック端子に受け、制御信号Ｃ１を入力端子に受けて、出力端子から信号Ｃ０を出力する。
【００５５】
論理回路３１は、インバータ５９と、ＮＡＮＤ回路５５＿０〜５５＿４と、インバータ１６＿０〜１６＿４と、ＮＡＮＤ回路１９＿０〜１９＿４とを含む。
【００５６】
インバータ５９は、クロックＣＬＫＴを反転して、反転したクロックＣＬＫＢをＮＡＮＤ回路１５＿０〜１５＿４に出力する。
【００５７】
ＮＡＮＤ回路５５＿４は、リセット命令信号ＲＳＴＢ（リセット命令信号ＲＳＴＢの反転信号）と、クロックＣＬＫＢと、制御信号Ｃ４との否定論理積を出力する。インバータ１６＿４は、ＮＡＮＤ回路５５＿４の出力を反転して、反転した信号ＣＫ４をフリップフロップＦ／Ｆ４のクロック端子に供給する。ＮＡＮＤ回路１９＿４は、リセット命令信号ＲＳＴＴと、制御信号Ｃ４との否定論理積であるリセット信号ＲＳＴ４をフリップフロップＦ／Ｆ４のリセット端子へ出力する。
【００５８】
ＮＡＮＤ回路５５＿３は、リセット命令信号ＲＳＴＢと、クロックＣＬＫＢと、フリップフロップＦ／Ｆ８の出力信号Ｃ３との否定論理積を出力する。インバータ１６＿３は、ＮＡＮＤ回路５５＿３の出力を反転して、反転した信号ＣＫ３をフリップフロップＦ／Ｆ３のクロック端子に供給する。ＮＡＮＤ回路１９＿３は、リセット命令信号ＲＳＴＴと、フリップフロップＦ／Ｆ８の出力信号Ｃ３との否定論理積であるリセット信号ＲＳＴ３をフリップフロップＦ／Ｆ３のリセット端子へ出力する。
【００５９】
ＮＡＮＤ回路５５＿２は、リセット命令信号ＲＳＴＢと、クロックＣＬＫＢと、フリップフロップＦ／Ｆ７の出力信号Ｃ２との否定論理積を出力する。インバータ１６＿２は、ＮＡＮＤ回路５５＿２の出力を反転して、反転した信号ＣＫ２をフリップフロップＦ／Ｆ２のクロック端子に供給する。ＮＡＮＤ回路１９＿２は、リセット命令信号ＲＳＴＴと、フリップフロップＦ／Ｆ７の出力信号Ｃ２との否定論理積であるリセット信号ＲＳＴ２をフリップフロップＦ／Ｆ２のリセット端子へ出力する。
【００６０】
ＮＡＮＤ回路５５＿１は、リセット命令信号ＲＳＴＢと、クロックＣＬＫＢと、フリップフロップＦ／Ｆ６の出力信号Ｃ１との否定論理積を出力する。インバータ１６＿１は、ＮＡＮＤ回路５５＿１の出力を反転して、反転した信号ＣＫ１をフリップフロップＦ／Ｆ１のクロック端子に供給する。ＮＡＮＤ回路１９＿１は、リセット命令信号ＲＳＴＴと、フリップフロップＦ／Ｆ６の出力信号Ｃ１との否定論理積であるリセット信号ＲＳＴ１をフリップフロップＦ／Ｆ１のリセット端子へ出力する。
【００６１】
ＮＡＮＤ回路５５＿０は、リセット命令信号ＲＳＴＢと、クロックＣＬＫＢと、フリップフロップＦ／Ｆ５の出力信号Ｃ０との否定論理積を出力する。インバータ１６＿０は、ＮＡＮＤ回路５５＿０の出力を反転して、反転した信号ＣＫ０をフリップフロップＦ／Ｆ０のクロック端子に供給する。ＮＡＮＤ回路１９＿０は、リセット命令信号ＲＳＴＴと、フリップフロップＦ／Ｆ５の出力信号Ｃ０との否定論理積であるリセット信号ＲＳＴ０をフリップフロップＦ／Ｆ０のリセット端子へ出力する。
【００６２】
データレジスタ９１を構成するフリップフロップＦ／Ｆ４〜Ｆ／Ｆ０のクロック端子およびリセット端子は、制御信号Ｃ４、またはシフトレジスタ１４に含まれるフリップフロップＦ／Ｆ８〜Ｆ／Ｆ５の出力によって制御される。
【００６３】
フリップフロップＦ／Ｆ４は、比較結果を表わす信号ＣＯＭＰを入力端子に受け、インバータ１６＿４の出力信号ＣＫ４をクロック端子に受けて、出力端子から信号Ｄ４を出力する。フリップフロップＦ／Ｆ４のリセット端子は、ＮＡＮＤ回路１９＿４の出力信号を受ける。
【００６４】
フリップフロップＦ／Ｆ３は、比較結果を表わす信号ＣＯＭＰを入力端子に受け、インバータ１６＿３の出力信号ＣＫ３をクロック端子に受けて、出力端子から信号Ｄ３を出力する。フリップフロップＦ／Ｆ３のリセット端子は、ＮＡＮＤ回路１９＿３の出力信号を受ける。
【００６５】
フリップフロップＦ／Ｆ２は、比較結果を表わす信号ＣＯＭＰを入力端子に受け、インバータ１６＿２の出力信号ＣＫ２をクロック端子に受けて、出力端子から信号Ｄ２を出力する。フリップフロップＦ／Ｆ２のリセット端子は、ＮＡＮＤ回路１９＿２の出力信号を受ける。
【００６６】
フリップフロップＦ／Ｆ１は、比較結果を表わす信号ＣＯＭＰを入力端子に受け、インバータ１６＿１の出力信号ＣＫ１をクロック端子に受けて、出力端子から信号Ｄ１を出力する。フリップフロップＦ／Ｆ１のリセット端子は、ＮＡＮＤ回路１９＿１の出力信号を受ける。
【００６７】
フリップフロップＦ／Ｆ０は、比較結果を表わす信号ＣＯＭＰを入力端子に受け、インバータ１６＿０の出力信号ＣＫ０をクロック端子に受けて、出力端子から信号Ｄ０を出力する。フリップフロップＦ／Ｆ０のリセット端子は、ＮＡＮＤ回路１９＿０の出力信号を受ける。
【００６８】
論理回路２０は、ＮＯＲ回路１７＿０〜１７＿４と、インバータ１８＿０〜１８＿４とを含む。
【００６９】
ＮＯＲ回路１７＿４は、制御信号Ｃ４と、フリップフロップＦ／Ｆ４の出力信号Ｄ４との否定論理和を出力する。インバータ１８＿４は、ＮＯＲ回路１７＿４の出力を反転して、反転した信号Ａ４を出力する。
【００７０】
ＮＯＲ回路１７＿３は、フリップフロップＦ／Ｆ８の出力信号Ｃ３と、フリップフロップＦ／Ｆ３の出力信号Ｄ３との否定論理和を出力する。インバータ１８＿３は、ＮＯＲ回路１７＿３の出力を反転して、反転した信号Ａ３を出力する。
【００７１】
ＮＯＲ回路１７＿２は、フリップフロップＦ／Ｆ７の出力信号Ｃ２と、フリップフロップＦ／Ｆ２の出力信号Ｄ２との否定論理和を出力する。インバータ１８＿２は、ＮＯＲ回路１７＿２の出力を反転して、反転した信号Ａ２を出力する。
【００７２】
ＮＯＲ回路１７＿１は、フリップフロップＦ／Ｆ６の出力信号Ｃ１と、フリップフロップＦ／Ｆ１の出力信号Ｄ１との否定論理和を出力する。インバータ１８＿１は、ＮＯＲ回路１７＿１の出力を反転して、反転した信号Ａ１を出力する。
【００７３】
ＮＯＲ回路１７＿０は、フリップフロップＦ／Ｆ５の出力信号Ｃ０と、フリップフロップＦ／Ｆ０の出力信号Ｄ０との否定論理和を出力する。インバータ１８＿０は、ＮＯＲ回路１７＿０の出力を反転して、反転した信号Ａ０を出力する。
【００７４】
（動作タイミング）
図５は、図４の逐次比較型Ａ／Ｄコンバータの動作タイミングを表わす図である。
【００７５】
図５を参照して、第１ステートにおいて、制御信号生成回路３３は、５Ｔの期間（Ｔは、クロックＣＬＫＴの周期）リセット命令信号ＲＳＴＴを「Ｈ」レベルに設定する。
【００７６】
また、第１ステートでは、制御信号生成回路３３は、制御信号ＳＭＰＬを「Ｈ」レベルに設定する。これによって、サンプル／ホールド回路１０がアナログ信号ＡＩＮのサンプリングを開始する。アナログ信号ＡＩＮはセンサなどの電圧駆動能力の低い信号源により生成されるため、十分長い期間のサンプリングが必要になる。本例では１０Ｔの期間をサンプリング期間に割り当てている。
【００７７】
第１ステートにおいて、制御信号生成回路３３は、１クロック周期の間、制御信号Ｃ４を「Ｈ」レベルに設定する（パルスを生成）。制御信号Ｃ４が「Ｈ」レベルとなると、ＮＡＮＤ回路１９＿４によって、フリップフロップＦ／Ｆ４のリセット端子に入力されるリセット信号ＲＳＴ４が「Ｌ」レベルに活性化され、フリップフロップＦ／Ｆ４がリセットされる。
【００７８】
第２ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ８は、制御信号Ｃ４（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ３が「Ｈ」レベルとなる。制御信号生成回路３３は、制御信号Ｃ４を「Ｌ」に戻す。信号Ｃ３が「Ｈ」レベルとなると、ＮＡＮＤ回路１９＿３によって、フリップフロップＦ／Ｆ３のリセット端子に入力されるリセット信号ＲＳＴ３が「Ｌ」レベルに活性化され、フリップフロップＦ／Ｆ３がリセットされる。
【００７９】
第３ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ７は、信号Ｃ３（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ２が「Ｈ」レベルとなる。フリップフロップＦ／Ｆ８は、制御信号Ｃ４（「Ｌ」レベル）を取り込んで保持するので、信号Ｃ３が「Ｌ」レベルに戻る。信号Ｃ２が「Ｈ」レベルとなると、ＮＡＮＤ回路１９＿２によって、フリップフロップＦ／Ｆ２のリセット端子に入力されるリセット信号ＲＳＴ２が「Ｌ」レベルに活性化され、フリップフロップＦ／Ｆ２がリセットされる。
【００８０】
第４ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ６は、信号Ｃ２（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ１が「Ｈ」レベルとなる。フリップフロップＦ／Ｆ７は、信号Ｃ３（「Ｌ」レベル）を取り込んで保持するので、信号Ｃ２が「Ｌ」レベルに戻る。信号Ｃ１が「Ｈ」レベルとなると、ＮＡＮＤ回路１９＿１によって、フリップフロップＦ／Ｆ１のリセット端子に入力されるリセット信号ＲＳＴ１が「Ｌ」レベルに活性化され、フリップフロップＦ／Ｆ１がリセットされる。
【００８１】
第５ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ５は、信号Ｃ１（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ０が「Ｈ」レベルとなる。フリップフロップＦ／Ｆ６は、信号Ｃ２（「Ｌ」レベル）を取り込んで保持するので、信号Ｃ１が「Ｌ」レベルに戻る。信号Ｃ０が「Ｈ」レベルとなると、ＮＡＮＤ回路１９＿０によって、フリップフロップＦ／Ｆ０のリセット端子に入力されるリセット信号ＲＳＴ０が「Ｌ」レベルに活性化され、フリップフロップＦ／Ｆ０がリセットされる。
【００８２】
第１０ステートにおいて、制御信号生成回路３３は、制御信号ＳＭＰＬを「Ｌ」レベルに設定する。これによって、サンプル／ホールド回路１０は、アナログ信号ＡＩＮのサンプリングを終了して、次のステートから、比較処理が開始される。
【００８３】
第１１ステートにおいて、制御信号生成回路３３は、１クロック周期の間、制御信号Ｃ４を「Ｈ」レベルに設定する。制御信号Ｃ４が「Ｈ」レベルとなると、ＮＯＲ回路１７＿４およびインバータ１８＿４によって、信号Ａ４が「Ｈ」レベルとなる。また、信号Ｃ３、Ｄ３、Ｃ２、Ｄ２、Ｃ１、Ｄ１、Ｃ０、Ｄ０が「Ｌ」レベルであるので、信号Ａ３〜Ａ０は、「Ｌ」レベルである。したがって、［Ａ４〜Ａ０］＝［１００００］（２進数表記）がＤ／Ａコンバータ１１に送られる。Ｄ／Ａコンバータ１１は、入力された５ビットの信号［１００００］をアナログ信号に変換する。比較器１２は、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ以上であれば、出力信号ＣＯＭＰを「Ｈ」レベルに設定し、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ未満であれば、出力信号ＣＯＭＰを「Ｌ」レベルに設定する。
【００８４】
また、制御信号Ｃ４が「Ｈ」レベルとなると、ＮＡＮＤ回路５５＿４およびインバータ１６＿４によって、信号ＣＫ４が「Ｈ」レベルとなる。信号ＣＫ４の立ち上りのタイミングで、フリップフロップＦ／Ｆ４は、比較器１２の出力信号ＣＯＭＰ（「Ｈ」または「Ｌ」レベル）を取り込んで保持する。ここで、信号Ｃ４の立ち上りと、信号ＣＫ４の立ち上がりの時間差であるＴ／２（Ｔは、クロックＣＬＫＴの周期）が、Ｄ／Ａコンバータ１１および比較器に与えられる処理時間である。
【００８５】
第１２ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ８は、制御信号Ｃ４（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ３が「Ｈ」レベルとなる。制御信号生成回路３３は、信号Ｃ４を「Ｌ」に戻す。
【００８６】
第１１ステートにおいて、フリップフロップＦ／Ｆ４に保持された信号が「Ｌ」レベルであれば、ＮＯＲ回路１７＿４およびインバータ１８＿４によって、信号Ａ４は「Ｌ」レベルとなる。第１１ステートにおいて、フリップフロップＦ／Ｆ４に保持された信号が「Ｈ」レベルであれば、ＮＯＲ回路１７＿４およびインバータ１８＿４によって、信号Ａ４は「Ｈ」レベルとなる。
【００８７】
信号Ｃ３が「Ｈ」レベルとなると、ＮＯＲ回路１７＿３およびインバータ１８＿３によって、信号Ａ３「Ｈ」レベルとなる。また、信号Ｃ２、Ｄ２、Ｃ１、Ｄ１、Ｃ０、Ｄ０が「Ｌ」レベルであるので、信号Ａ２〜Ａ０は、「Ｌ」レベルである。したがって、［Ａ４〜Ａ０］＝［Ｘ１０００］（２進数表記）がＤ／Ａコンバータ１１に送られる。ただし、Ｘは「１」または「０」である。Ｄ／Ａコンバータ１１は、入力された５ビットの信号［Ｘ１０００］をアナログ信号に変換する。比較器１２は、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ以上であれば、出力信号ＣＯＭＰを「Ｈ」レベルに設定し、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ未満であれば、出力信号ＣＯＭＰを「Ｌ」レベルに設定する。
【００８８】
また、信号Ｃ３が「Ｈ」レベルとなると、ＮＡＮＤ回路５５＿３およびインバータ１６＿３によって、信号ＣＫ３が「Ｈ」レベルとなる。信号ＣＫ３の立ち上りのタイミングで、フリップフロップＦ／Ｆ３は、比較器１２の出力信号ＣＯＭＰ（「Ｈ」または「Ｌ」レベル）を取り込んで保持する。
【００８９】
第１３ステート〜第１５ステートでも第１２ステートと同様の処理が行なわれ、データレジスタ９１を構成するフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４のそれぞれは、変換結果である５ビットの信号の各１ビットを保持する。
【００９０】
以上のように、本実施の形態によれば、第１〜第５ステートにおいて、データレジスタを構成するフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４が１個ずつリセットされるので、瞬間的に大きな電流が流れることによる電源ノイズやグランドノイズを低減することができる。
【００９１】
［第３の実施形態］
図６は、第３の実施形態の逐次比較型Ａ／Ｄコンバータの構成を表わす図である。
【００９２】
この逐次比較型Ａ／Ｄコンバータ２が、図４の第２の実施形態の逐次比較型Ａ／Ｄコンバータ１と相違する点は以下である。
【００９３】
制御部９５は、データレジスタ９１を構成する複数個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４のうち、少なくとも２つのフリップフロップを同時にリセットさせる。すなわち、制御部９５は、データレジスタ９１を構成する複数個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４の各リセット端子へのリセット信号を、他のリセット端子へのリセット信号と異なるタイミングで活性化させる。
【００９４】
制御部９５は、制御信号生成回路４３と、シフトレジスタ１４と、論理回路４１と、論理回路２０とを含む。
【００９５】
シフトレジスタ１４および論理回路２０は、図４の第２の実施形態の逐次比較型Ａ／Ｄコンバータに含まれるものと同じである。
【００９６】
制御信号生成回路４３は、図４の制御信号生成回路３３と同様に、クロックＣＬＫＴと、リセット命令信号ＲＳＴＴ，ＲＳＴＢと、制御信号ＳＭＰＬ，Ｃ４を生成する。ただし、制御信号生成回路４３は、制御信号生成回路３３よりも、リセット命令信号ＲＳＴＴ，ＲＳＴＢを短期間だけ活性化させる。
【００９７】
論理回路４１は、５個のＮＡＮＤ回路１９＿０〜１９＿４に代えて、３個のＮＡＮＤ回路１９＿２〜１９＿４を含む。
【００９８】
ＮＡＮＤ回路１９＿４は、リセット命令信号ＲＳＴＴと、制御信号Ｃ４との否定論理積をフリップフロップＦ／Ｆ４およびフリップフロップＦ／Ｆ３のリセット端子へ出力する。
【００９９】
ＮＡＮＤ回路１９＿３は、リセット命令信号ＲＳＴＴと、フリップフロップＦ／Ｆ８の出力信号Ｃ３との否定論理積をフリップフロップＦ／Ｆ２およびフリップフロップＦ／Ｆ１のリセット端子へ出力する。
【０１００】
ＮＡＮＤ回路１９＿２は、リセット命令信号ＲＳＴＴと、フリップフロップＦ／Ｆ７の出力信号Ｃ２との否定論理積をフリップフロップＦ／Ｆ０のリセット端子へ出力する。
【０１０１】
（動作タイミング）
図７は、図６の逐次比較型Ａ／Ｄコンバータの動作タイミングを表わす図である。
【０１０２】
図７を参照して、第１ステートにおいて、制御信号生成回路４３は、３Ｔの期間（Ｔは、クロックＣＬＫＴの周期）リセット命令信号ＲＳＴＴを「Ｈ」レベルに設定する。
【０１０３】
また、第１ステートでは、制御信号生成回路４３は、制御信号ＳＭＰＬを「Ｈ」レベルに設定する。これによって、サンプル／ホールド回路１０がアナログ信号ＡＩＮのサンプリングを開始する。アナログ信号ＡＩＮはセンサなどの電圧駆動能力の低い信号源により生成されるため、十分長い期間のサンプリングが必要になる。本例では１０Ｔの期間をサンプリング期間に割り当てている。
【０１０４】
第１ステートにおいて、制御信号生成回路４３は、１クロック周期の間、制御信号Ｃ４を「Ｈ」レベルに設定する。制御信号Ｃ４が「Ｈ」レベルとなると、ＮＡＮＤ回路１９＿４によって、フリップフロップＦ／Ｆ４のリセット端子に入力されるリセット信号ＲＳＴ４およびフリップフロップＦ／Ｆ３のリセット端子に入力されるリセット信号ＲＳＴ３が「Ｌ」レベルに活性化され、フリップフロップＦ／Ｆ４およびフリップフロップＦ／Ｆ３がリセットされる。
【０１０５】
第２ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ８は、制御信号Ｃ４（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ３が「Ｈ」レベルとなる。制御信号生成回路４３は、制御信号Ｃ４を「Ｌ」に戻す。信号Ｃ３が「Ｈ」レベルとなると、ＮＡＮＤ回路１９＿３によって、フリップフロップＦ／Ｆ２のリセット端子に入力されるリセット信号ＲＳＴ２およびフリップフロップＦ／Ｆ１のリセット端子に入力されるリセット信号ＲＳＴ１が「Ｌ」レベルに活性化され、フリップフロップＦ／Ｆ２およびフリップフロップＦ／Ｆ１がリセットされる。
【０１０６】
第３ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ７は、信号Ｃ３（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ２が「Ｈ」レベルとなる。フリップフロップＦ／Ｆ８は、制御信号Ｃ４（「Ｌ」レベル）を取り込んで保持するので、信号Ｃ３が「Ｌ」レベルに戻る。信号Ｃ２が「Ｈ」レベルとなると、ＮＡＮＤ回路１９＿２によって、フリップフロップＦ／Ｆ０のリセット端子に入力されるリセット信号ＲＳＴ０が「Ｌ」レベルに活性化され、フリップフロップＦ／Ｆ０がリセットされる。
【０１０７】
第４ステート移行は、図５に示す第２の実施形態の動作タイミングと同様であるので、説明を繰り返さない。
【０１０８】
以上のように、本実施の形態によれば、第２の実施形態と同様に、データレジスタを構成するすべてのフリップフロップを同時にリセットさせないので、電源ノイズやグランドノイズを低減することができる。また、本実施の形態によれば、１度に２個のフリップフロップをリセットすることにより、第２の実施形態よりもリセットを早く完了させることができる。
【０１０９】
［第４の実施形態］
図８は、第４の実施形態の逐次比較型Ａ／Ｄコンバータの構成を表わす図である。
【０１１０】
この逐次比較型Ａ／Ｄコンバータ３が、図４の逐次比較型Ａ／Ｄコンバータ１と相違する点は、以下である。
【０１１１】
この逐次比較型Ａ／Ｄコンバータ３では、データレジスタ９２を構成するフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４のリセット端子には、論理回路２１から信号が供給されない。つまり、フリップフロップＦ／Ｆ０〜Ｆ／Ｆ４は、制御信号Ｃ４、および制御信号Ｃ４が遅延した信号Ｃ３〜Ｃ０によってリセットされない。
【０１１２】
この逐次比較型Ａ／Ｄコンバータ３の制御部９４は、論路回路３５を備える。
論理回路３５は、比較器１２と、データレジスタ９２を構成する複数個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４との間に設けられる。
【０１１３】
制御部９４は、リセット命令信号ＲＳＴＴが「Ｈ」レベルとなるリセット期間において、論理回路３５の出力を、データレジスタ９２を構成する複数個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４のリセット端子に活性化されたリセット信号が入力されたときのレベル（すなわち、「Ｌ」レべル）に設定する。
【０１１４】
制御部９４は、データレジスタ９２を構成する複数個のフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４のうち、少なくとも１つのフリップフロップに、他のフリップフロップと異なるタイミングで論理回路３５の出力を取り込ませる。本実施の形態では、一例として、制御部９４は、データレジスタ９２を構成する各フリップフロップに、他のフリップフロップと異なるタイミングで論理回路３５の出力を取り込ませるものとするが、同じタイミングで論理回路３５の出力を取り込むフリップフロップが２個以上あってもよい。
【０１１５】
論理回路３５は、インバータ５１と、ＮＡＮＤ回路５２と、インバータ５３とを備える。
【０１１６】
インバータ５１は、リセット命令信号ＲＳＴＴを反転して、反転した信号をＮＡＮＤ回路５２へ出力する、ＮＡＮＤ回路５２は、比較器１２の出力信号ＣＯＭＰと、インバータ５１の出力との否定論理積をインバータ５３へ出力する。インバータ５３は、ＮＡＮＤ回路５２の出力を反転して、反転した信号をフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４の入力端子へ出力する。
【０１１７】
論理回路３５は、リセット命令信号ＲＳＴＴが「Ｈ」レベルのときには、「Ｌ」レベルの信号ＲＣＯＭＰを出力する。論理回路３５は、リセット命令信号ＲＳＴＴが「Ｌ」レベルのときには、比較器１２の出力信号ＣＯＭＰと同じ論理レベルの信号ＲＣＯＭＰを出力する。
【０１１８】
（動作タイミング）
図９は、図８の逐次比較型Ａ／Ｄコンバータの動作タイミングを表わす図である。
【０１１９】
図９を参照して、第１ステートにおいて、制御信号生成回路５３は、５Ｔの期間（Ｔは、クロックＣＬＫＴの周期）リセット命令信号ＲＳＴＴを「Ｈ」レベルに設定する。これにより、論理回路３５の出力信号ＲＣＯＭＰは「Ｌ」レベルとなる。
【０１２０】
また、第１ステートでは、制御信号生成回路５３は、制御信号ＳＭＰＬを「Ｈ」レベルに設定する。これによって、サンプル／ホールド回路１０がアナログ信号ＡＩＮのサンプリングを開始する。アナログ信号ＡＩＮはセンサなどの電圧駆動能力の低い信号源により生成されるため、十分長い期間のサンプリングが必要になる。本例では１０Ｔの期間をサンプリング期間に割り当てている。
【０１２１】
第１ステートにおいて、制御信号生成回路５３は、１クロック周期の間、制御信号Ｃ４を「Ｈ」レベルに設定する。制御信号Ｃ４が「Ｈ」レベルとなると、ＮＡＮＤ回路１５＿４およびインバータ１６＿４によって、信号ＣＫ４が「Ｈ」レベルとなる。信号ＣＫ４の立ち上りのタイミングで、フリップフロップＦ／Ｆ４は、「Ｌ」レベルの信号ＲＣＯＭＰを取り込んで保持する。これにより、フリップフロップＦ／Ｆ４は、リセットされたことになる。
【０１２２】
第２ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ８は、制御信号Ｃ４（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ３が「Ｈ」レベルとなる。制御信号生成回路５３は、制御信号Ｃ４を「Ｌ」に戻す。信号Ｃ３が「Ｈ」レベルとなると、ＮＡＮＤ回路１５＿３およびインバータ１６＿３によって、信号ＣＫ３が「Ｈ」レベルとなる。信号ＣＫ３の立ち上りのタイミングで、フリップフロップＦ／Ｆ３は、「Ｌ」レベルの信号ＲＣＯＭＰを取り込んで保持する。これにより、フリップフロップＦ／Ｆ３は、リセットされたことになる。
【０１２３】
第３ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ７は、制御信号Ｃ３（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ２が「Ｈ」レベルとなる。信号Ｃ２が「Ｈ」レベルとなると、ＮＡＮＤ回路１５＿２およびインバータ１６＿２によって、信号ＣＫ２が「Ｈ」レベルとなる。信号ＣＫ２の立ち上りのタイミングで、フリップフロップＦ／Ｆ２は、「Ｌ」レベルの信号ＲＣＯＭＰを取り込んで保持する。これにより、フリップフロップＦ／Ｆ２は、リセットされたことになる。
【０１２４】
第４ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ６は、制御信号Ｃ２（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ１が「Ｈ」レベルとなる。信号Ｃ１が「Ｈ」レベルとなると、ＮＡＮＤ回路１５＿１およびインバータ１６＿１によって、信号ＣＫ１が「Ｈ」レベルとなる。信号ＣＫ１の立ち上りのタイミングで、フリップフロップＦ／Ｆ１は、「Ｌ」レベルの信号ＲＣＯＭＰを取り込んで保持する。これにより、フリップフロップＦ／Ｆ１は、リセットされたことになる。
【０１２５】
第５ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ５は、制御信号Ｃ１（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ０が「Ｈ」レベルとなる。信号Ｃ０が「Ｈ」レベルとなると、ＮＡＮＤ回路１５＿０およびインバータ１６＿０によって、信号ＣＫ０が「Ｈ」レベルとなる。信号ＣＫ０の立ち上りのタイミングで、フリップフロップＦ／Ｆ０は、「Ｌ」レベルの信号ＲＣＯＭＰを取り込んで保持する。これにより、フリップフロップＦ／Ｆ０は、リセットされたことになる。
【０１２６】
第６ステートにおいて、制御信号生成回路５３は、リセット命令信号ＲＳＴＴを「Ｌ」レベルに設定する。これにより、論理回路３５の出力信号ＲＣＯＭＰは、比較器１２の出力信号ＣＯＭＰと同じ論理レベルとなる。
【０１２７】
第１１ステートにおいて、制御信号生成回路５３は、１クロック周期の間、制御信号Ｃ４を「Ｈ」レベルに設定する。制御信号Ｃ４が「Ｈ」レベルとなると、ＮＯＲ回路１７＿４およびインバータ１８＿４によって、信号Ａ４が「Ｈ」レベルとなる。また、信号Ｃ３、Ｄ３、Ｃ２、Ｄ２、Ｃ１、Ｄ１、Ｃ０、Ｄ０が「Ｌ」レベルであるので、信号Ａ３〜Ａ０は、「Ｌ」レベルである。したがって、［Ａ４〜Ａ０］＝［１００００］（２進数表記）がＤ／Ａコンバータ１１に送られる。Ｄ／Ａコンバータ１１は、入力された５ビットの信号［１００００］をアナログ信号に変換する。比較器１２は、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ以上であれば、出力信号ＣＯＭＰを「Ｈ」レベルに設定し、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ未満であれば、出力信号ＣＯＭＰを「Ｌ」レベルに設定する。
【０１２８】
また、制御信号Ｃ４が「Ｈ」レベルとなると、ＮＡＮＤ回路１５＿４およびインバータ１６＿４によって、信号ＣＫ４が「Ｈ」レベルとなる。信号ＣＫ４の立ち上りのタイミングで、フリップフロップＦ／Ｆ４は、論理回路３５の出力信号ＲＣＯＭＰ（「Ｈ」または「Ｌ」レベル）を取り込んで保持する。
【０１２９】
第１２ステートでは、クロックＣＬＫＴの立ち上りのタイミングで、フリップフロップＦ／Ｆ８は、制御信号Ｃ４（「Ｈ」レベル）を取り込んで保持するので、信号Ｃ３が「Ｈ」レベルとなる。制御信号生成回路５３は、信号Ｃ４を「Ｌ」に戻す。
【０１３０】
第１１ステートにおいて、フリップフロップＦ／Ｆ４に保持された信号が「Ｌ」レベルであれば、ＮＯＲ回路１７＿４およびインバータ１８＿４によって、信号Ａ４は「Ｌ」レベルとなる。第１１ステートにおいて、フリップフロップＦ／Ｆ４に保持された信号が「Ｈ」レベルであれば、ＮＯＲ回路１７＿４およびインバータ１８＿４によって、信号Ａ４は「Ｈ」レベルとなる。
【０１３１】
信号Ｃ３が「Ｈ」レベルとなると、ＮＯＲ回路１７＿３およびインバータ１８＿３によって、信号Ａ３「Ｈ」レベルとなる。また、信号Ｃ２、Ｄ２、Ｃ１、Ｄ１、Ｃ０、Ｄ０が「Ｌ」レベルであるので、信号Ａ２〜Ａ０は、「Ｌ」レベルである。したがって、［Ａ４〜Ａ０］＝［Ｘ１０００］（２進数表記）がＤ／Ａコンバータ１１に送られる。ただし、Ｘは「１」または「０」である。Ｄ／Ａコンバータ１１は、入力された５ビットの信号［Ｘ１０００］をアナログ信号に変換する。比較器１２は、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ以上であれば、出力信号ＣＯＭＰを「Ｈ」レベルに設定し、アナログ信号ＡＩＮの大きさがＤ／Ａコンバータ１１の出力信号の大きさ未満であれば、出力信号ＣＯＭＰを「Ｌ」レベルに設定する。
【０１３２】
また、信号Ｃ３が「Ｈ」レベルとなると、ＮＡＮＤ回路１５＿３およびインバータ１６＿３によって、信号ＣＫ３が「Ｈ」レベルとなる。信号ＣＫ３の立ち上りのタイミングで、フリップフロップＦ／Ｆ３は、論理回路３５の出力信号ＲＣＯＭＰ（「Ｈ」または「Ｌ」レベル）を取り込んで保持する。
【０１３３】
第１３ステート〜第１５ステートでも第１２ステートと同様の処理が行なわれ、データレジスタ９２を構成するフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４のそれぞれは、変換結果である５ビットの信号の各１ビットを保持する。
【０１３４】
以上のように、本実施の形態によれば、第２の実施形態と同様に、第１〜第５ステートにおいて、データレジスタを構成するフリップフロップＦ／Ｆ０〜Ｆ／Ｆ４が１個ずつリセットされるので、瞬間的に大きな電流が流れることによる電源ノイズやグランドノイズを低減することができる。
【０１３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３６】
１，２，３，９９  逐次比較型Ａ／Ｄコンバータ、１０  サンプル／ホールド回路、１１  Ｄ／Ａコンバータ、１２  比較器、１３，３３，４３  制御信号生成回路、１５＿０〜１５＿４，１９＿０〜１９＿４，５２，５５＿０〜５５＿４  ＮＡＮＤ回路、１６＿０〜１６＿４，１８＿０〜１８＿４，５１，５３，５９  インバータ、１７＿０〜１７＿４  ＮＯＲ回路、２０，２１，３１，４１，３５  論理回路、９１，９２  データレジスタ、９３，９４，９５，９６，９８，  制御部、Ｆ／Ｆ０〜Ｆ／Ｆ８  フリップフロップ。
【図１】
2014078832.tif 000003
【図２】
2014078832.tif 000004
【図３】
2014078832.tif 000005
【図４】
2014078832.tif 000006
【図５】
2014078832.tif 000007
【図６】
2014078832.tif 000008
【図７】
2014078832.tif 000009
【図８】
2014078832.tif 000010
【図９】
2014078832.tif 000011