(57)【要約】      （修正有）【課題】所望の周波数帯域におけるＡＣ電流ノイズを低減する半導体装置を提供する。【解決手段】動作電流に起因して電源線101および接地線102に供給されるＡＣ電流を変調することで、電源線101および接地線102とＣＴＳバッファ回路160との間に発生する電源ノイズの周波数を高周波側にシフトするノイズ周波数変更回路130を備える。【選択図】図４
2014174692.tif 000002
【特許請求の範囲】
【請求項１】
動作クロック信号である入力信号に基づいた出力信号を内部回路に出力するバッファ回路と、
前記入力信号の信号レベルの遷移タイミングを所定の期間シフトさせたノイズ周波数変更信号を出力するノイズ周波数変更回路と、
前記ノイズ周波数変更信号に応じて、第１電源線と前記バッファ回路との間の抵抗値を変更する抵抗制御回路と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
少なくとも１つのバッファ回路を介してメインクロック信号を遅延して第１信号を生成するとともに、前記第１信号を遅延して前記入力信号を生成するＣＴＳ回路を更に具備し、
前記ノイズ周波数変更回路は、前記第１信号が示す論理値と、前記入力信号の遅延信号である第２信号が示す論理値との論理演算結果を前記ノイズ周波数変更信号として出力する論理演算回路を備える
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ＣＴＳ回路は、前記第１信号を反転して前記入力信号を出力する第１バッファ回路と、前記入力信号を反転して前記第２信号を出力する第２バッファ回路を備え、
前記論理演算回路は、前記第１信号と前記第２信号のＡＮＤ演算結果を前記ノイズ周波数変更信号として出力する
半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記ＣＴＳ回路は、前記第１信号を反転して前記入力信号を出力する第１バッファ回路を備え、
前記ノイズ周波数変更回路は、前記入力信号を反転して前記第２信号を出力する第２バッファ回路を備え、
前記論理演算回路は、前記第１信号と前記第２信号のＡＮＤ演算結果を前記ノイズ周波数変更信号として出力する
半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置において、
前記抵抗制御回路は、前記ノイズ周波数変更信号に応じて前記第１電源線と前記バッファ回路との間の抵抗値を変更する可変抵抗回路と、前記第１電源線と前記バッファ回路との間に接続される定電流源とを備える。
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記可変抵抗回路は、前記第１電源線にソースが接続され、前記バッファ回路にドレインが接続され、ゲートに前記ノイズ周波数変更信号が供給される第１トランジスタを備え、
前記定電流源は、前記第１電源線にソースが接続され、前記バッファ回路にドレインが接続され、ゲートに第２電源線が接続される第２トランジスタを備える
半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置において、
前記ノイズ周波数変更回路及び前記抵抗制御回路は、複数の入力信号のそれぞれに対応して複数設けられる
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記複数の入力信号のそれぞれに対する第２信号の遅延量は、前記複数のノイズ周波数変更回路に対応して異なる値に設定される
半導体装置。
【請求項９】
請求項１から６のいずれか１項に記載の半導体装置において、
前記ノイズ周波数変更回路及び前記抵抗制御回路は、複数の内部回路のそれぞれに対応して複数設けられる
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記複数の内部回路のそれぞれに対する第２信号の遅延量は、前記複数のノイズ周波数変更回路に対応して異なる値に設定される
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に動作周波数に起因するＡＣ電流ノイズ（ＥＭＩノイズ）の低減回路を含む半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩチップ内部又は外部要因により、ＬＳＩチップ内の容量成分とインダクタンス成分の共振が生じると、共振現象による電磁放射が発生する。この電磁放射がノイズを低減すべき通信帯域に重なってしまうと、通信に電磁干渉を引き起こし、通信のエラーや機器の不具合といった現象を生じさせる。このような電磁放射による不具合を解消するため、例えば共振周波数を変更し、ノイズを低減する方法が特開２０１１−９２９１において提案されている（特許文献１参照）。
【０００３】
図１は、特許文献１に記載の半導体集積回路の構成を示す図である。図１を参照して、特許文献１に記載の半導体集積回路は、半導体集積回路２００は、電源線２１０と接地線２２０との間に接続された、コアロジック回路２３０、メモリ回路２４０、及びスイッチングキャパシタ部２５０を具備する。
【０００４】
コアロジック回路２３０やメモリ回路２４０は、機能ブロック回路として、半導体集積回路２００の機能を発揮させるための回路であり、設計要求によって適宜搭載されるものである。
【０００５】
スイッチングキャパシタ部２５０は、電源線２１０と接地線２２０との間に直列接続されたスイッチ２５１と、デカップリングコンデンサ２５２とを備える。
【０００６】
半導体集積回路２００における機能ブロック回路（例えばコアロジック回路２３０やメモリ回路２４０）に電流が流れた際、周囲の図示しないＰＣＢ（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）との共振によって電磁放射が生じる。ここで発生した電磁放射の共振周波数を“ｆｒ”とする。
【０００７】
図２は、特許文献１に記載のＥＭＩ（Ｅｌｅｃｔｒｏ  ｍａｇｎｅｔ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）対策のメカニズムを示す電界強度周波数特性の一例を示す図である。図２を参照して、半導体集積回路２００の動作時に発生する電磁放射３１０の共振周波数“ｆｒ”が、干渉を避けたい通信帯域３００“ｆｔ±Δｆｔ”に重なると、通信に影響を与えてしまう。このため、特許文献１に記載の半導体集積回路では、スイッチングキャパシタ２５０のスイッチ２５１をＯＮ／ＯＦＦさせて、電源線間にデカップリングコンデンサ２５２を挿入又は排除することにより電磁放射３１０の共振周波数“ｆｒ”を、“Δｆｒ”だけシフトさせる。すなわち、電源線間に挿入される容量の大きさに応じて、共振周波数“ｆｒ”電磁放射３１０が、共振周波数“ｆｒ＋Δｆｒ”の電磁放射３２０にシフトする。
【０００８】
共振周波数“ｆｒ”のシフト量Δｆｒが適切な大きさであって、共振周波数が干渉を避けたい帯域の外に出るようにすれば、ＥＭＩ対策を実現できる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−９２９１
【発明の概要】
【発明が解決しようとする課題】
【００１０】
引用文献１に記載の半導体集積回路では、電磁放射の共振周波数“ｆｒ”に応じてノイズ低減できない場合がある。例えば、図３に示すように、電磁放射の共振周波数“ｆｒ”の近傍の周波数帯におけるノイズは、デカップリングの挿入による共振周波数シフトにより、低減できる。一方、周波数“ｆｒ”周辺以外のノイズ、例えば周波数“ｆｒ”よりも低い周波数“ｆ”、“２ｆ”、“４ｆ”近傍の周波数帯のノイズは、デカップリングコンデンサの挿入による共振周波数シフトでは低減することができない。すなわち、共振周波数“ｆｒ”が通信帯域“ｆｔ±Δｆｔ”に重なっていない場合、共振周波数のシフトによるノイズ低減効果が期待できないことがある。従って、電磁放射の共振周波数以外の周波数帯域における電磁放射（ノイズ）を低減可能な技術が求められる。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本実施の形態における半導体装置は、動作電流に起因して電源線に供給されるＡＣ電流を変調することで、電源線におけるノイズ周波数を高周波側にシフトするノイズ周波数変更回路を備える。
【発明の効果】
【００１３】
本実施の形態における半導体装置によれば、所望の周波数帯域におけるＡＣ電流ノイズを低減することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１は、特許文献１に記載の半導体集積回路の構成を示す図である。
【図２】図２は、特許文献１に記載のＥＭＩ対策のメカニズムを示すノイズ強度周波数分布図の一例である。
【図３】図３は、特許文献１に記載の半導体集積回路において、ノイズの低減が不能な周波数帯域の一例を示すノイズ強度周波数分布図である。
【図４】図４は、第１の実施の形態における半導体装置の構成の一例を示す図である。
【図５】図５は、第１の実施の形態におけるＣＴＳ回路及びノイズ周波数変更回路の構成の一例を示す図である。
【図６】図６は、実施の形態における半導体装置のノイズ低減動作の一例を示すタイミングチャートである。
【図７】図７は、第１の実施の形態における半導体装置のノイズ低減効果の一例を示すノイズ強度周波数分布図である。
【図８】図８は、実施の形態における半導体装置のノイズ低減周波数の変更例を示すタイミングチャートである。
【図９】図９は、第２の実施の形態における半導体装置の構成の一例を示す図である。
【図１０】図１０は、第２の実施の形態におけるＣＴＳ回路及びノイズ周波数変更回路の構成の一例を示す図である。
【図１１】図１１は、第３の実施の形態における半導体装置の構成の一例を示す図である。
【図１２】図１２は、第３の実施の形態における半導体装置のノイズ低減効果の一例を示すノイズ強度周波数分布図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。又、複数の構成のそれぞれを区別して参照する場合、符号に追番を付して説明する。
【００１６】
（概要）
本実施形態における半導体装置１００では、前段のＣＴＳ（Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｙｓ）回路１５０からＣＴＳバッファ回路１６０に供給される入力信号１１０（動作クロック）に基づいてノイズ周波数変更信号１０３が生成される。ノイズ周波数変更信号１０３は、入力信号１１０の信号レベルの遷移タイミング（立上り又は立下りのタイミング）を所定の期間シフトすることで生成される。ノイズ周波数変更信号１０３によって電源線１０１及び接地線１０２とＣＴＳバッファ回路１６０との間の接続が制御される（抵抗の大きさが変更される）ことで、電源線１０１及び接地線１０２とＣＴＳバッファ回路１６０との間に発生する電流ノイズのピーク周波数が高周波側にシフトする。これにより、所望の周波数におけるノイズを低減することができる。
【００１７】
１．第１の実施の形態
図４から図８を参照して、第１の実施の形態における半導体装置１００を説明する。
【００１８】
（構成）
図４は、第１の実施の形態における半導体装置１００の構成の一例を示す図である。図４を参照して、第１の実施の形態における半導体装置１００は、電源線１０１、接地線１０２、抵抗制御回路１２１、１２２、ノイズ周波数変更回路１３０、ＣＴＳ回路１５０、ＣＴＳバッファ回路１６０を具備する。
【００１９】
ＣＴＳ回路１５０は、複数のＣＴＳバッファ回路を備え、動作クロックであるメインクロック信号１４０に応じた入力信号１１０を次段のＣＴＳバッファ回路１６０に供給する。ＣＴＳバッファ回路１６０は、入力信号１１０に応じた出力信号１７０を出力ノードＯＵＴに出力するバッファ回路であり、インバータ接続されたＰチャネル型トランジスタ１０７とＮチャネル型トランジスタ１０８を備える。詳細には、Ｐチャネル型トランジスタ１０７のソースは、抵抗制御回路１２１を介して電源線１０１に接続され、ドレインはＮチャネル型トランジスタ１０８のドレインとともに出力ノードＯＵＴに共通接続される。Ｎチャネル型トランジスタ１０８のソースは、抵抗制御回路１２２を介して接地線１０２に接続される。Ｐチャネル型トランジスタ１０７及びＮチャネル型トランジスタ１０８のゲートは、入力信号１１０が入力される入力ノードＩＮに共通接続される。ここで、電源線１０１（第１電源線とも称す）には、電源電圧ＶＤＤが供給され、接地線１０２はＧＮＤに接地される。尚、接地線１０２（第２電源線とも称す）は、接地される形態に限らず、電源電圧ＶＤＤ（第１電源電圧）よりも低い電源電圧（第２電源電圧）が供給されてもよい。Ｐチャネル型トランジスタ１０７とＮチャネル型トランジスタ１０８のそれぞれのソースに対して供給される電流は、Ｐチャネル型トランジスタ１０７とＮチャネル型トランジスタ１０８のゲートに入力される入力信号１１０に応じて制御され、出力信号１７０に信号レベルが制御される。出力信号１７０は、半導体装置１００における図示しない内部回路に出力され、当該内部回路は出力信号１７０に従って動作する。
【００２０】
抵抗制御回路１２１は、ノイズ周波数変更回路１３０から入力されるノイズ周波数変更信号１０３に応じて、電源線１０１とＣＴＳバッファ回路１６０（Ｐチャネル型トランジスタ１０７）との間の接続（抵抗）を制御する。詳細には、抵抗制御回路１２１は電源線１０１とＰチャネル型トランジスタ１０７のソースとの間に並列接続されたＰチャネル型トランジスタ１０４、１０６を備える。Ｐチャネル型トランジスタ１０６のゲートは接地線１０２に接続されているためオンとなり、電源線１０１からＰチャネル型トランジスタ１０７に対して電源電流を供給する定電流源として機能する。Ｐチャネル型トランジスタ１０４は、ゲートに入力されるノイズ周波数変更信号１０３に応じたオン・オフ動作により、電源線１０１とＰチャネル型トランジスタ１０７との接続を制御する。これにより、電源線１０１とＰチャネル型トランジスタ１０７との間を流れるＶＤＤ制御電流１１４の向きと大きさが制御される。すなわち、抵抗制御回路１２１は、ノイズ周波数変更信号１０３に応じて電源線１０１とＣＴＳバッファ回路１６０との間に流れる電流を制御する電流制御回路として機能する。尚、Ｐチャネル型トランジスタ１０６は一例であり、電流を制限する目的であれば、例えば抵抗などに置き換えることも可能である。
【００２１】
同様に、抵抗制御回路１２２は、ノイズ周波数変更回路１３０から入力されるノイズ周波数変更信号１０３に応じて、接地線１０２とＣＴＳバッファ回路１６０（Ｎチャネル型トランジスタ１０８）との接続を制御する。詳細には、抵抗制御回路１２２は接地線１０２とＮチャネル型トランジスタ１０８のソースとの間に並列接続されたＮチャネル型トランジスタ１０５、１０９を備える。Ｎチャネル型トランジスタ１０９のゲートは電源線１０１に接続されているためオンとなり、Ｎチャネル型トランジスタ１０８から接地線１０２に対して電源電流を流す定電流源として機能する。Ｎチャネル型トランジスタ１０５は、ゲートに入力されるノイズ周波数変更信号１０３に応じたオン・オフ動作により、接地線１０２とＮチャネル型トランジスタ１０８との接続を制御する。これにより、接地線１０２とＮチャネル型トランジスタ１０８との間を流れるＧＮＤ制御電流１１５の向きと大きさが制御される。すなわち、抵抗制御回路１２２は、ノイズ周波数変更信号１０３に応じて接地線１０２とＣＴＳバッファ回路１６０との間に流れる電流を制御する電流制御回路として機能する。尚、Ｎチャネル型トランジスタ１０９は一例であり、電流を制限する目的であれば、例えば抵抗などに置き換えることも可能である。
【００２２】
ＣＴＳ回路１５０は、メインクロック信号１４０に応じたクロック信号（第１信号１１１）を出力するとともに、第１信号１１１を遅延させた入力信号１１０を出力する。ノイズ周波数変更回路１３０は、第１信号１１１と入力信号１１０とに基づいてノイズ周波数変更信号１０３を生成する。詳細は後述するが、ノイズ周波数変更回路１３０は、入力信号１１０の立上りエッジや立下りエッジを所定のタイミングで遅延又は早めた信号をノイズ周波数変更信号１０３として出力する。これにより、抵抗制御回路１２１、１２２は、ＣＴＳバッファ回路１６０に対する電源電流の供給を維持しながら、電源線１０１及び接地線１０２からＣＴＳバッファ回路１６０に流れるＡＣ電流の向きや変動のタイミングをノイズ周波数変更信号１０３に応じて変更し、電源ノイズ（ＥＭＩノイズ）を高周波側にシフトする。
【００２３】
図５は、第１の実施の形態におけるＣＴＳ回路１５０及びノイズ周波数変更回路１３０の構成の一例を示す図である。図５を参照して、ＣＴＳ回路１５０は、クロックツリーを構成する複数のＣＴＳバッファ回路（インバータ回路）を備える。ＣＴＳ回路１５０に入力されたメインクロック信号１４０は少なくとも１つのＣＴＳバッファ回路を介して図示しない回路ブロックに対する入力信号（動作クロック信号）として出力される。図５に示す一例では、メインクロック信号１４０は、４つのＣＴＳバッファ回路を介して入力信号１１０として出力される。
【００２４】
ノイズ周波数変更回路１３０は、入力信号１１０の遅延前の信号である第１信号１１１（ＣＬＫ＿Ｍ）と、入力信号１１０の遅延信号である第２信号１１２（ＣＬＫ＿Ｐ）との演算結果をノイズ周波数変更信号１０３として出力する論理演算回路１３２を備える。図５に示す一例では、ノイズ周波数変更回路１３０は、ＣＴＳ回路１５０を構成するＣＴＳバッファ回路１５１、１３１の出力信号に基づいた演算結果をノイズ周波数変更信号１０３として出力する。詳細には、ＣＴＳバッファ回路１５１の出力信号は、第１信号１１１（ＣＬＫ＿Ｍ）として論理演算回路１３２に入力されるとともに次段のＣＴＳバッファ回路１５２に入力される。第１信号１１１を入力としたＣＴＳバッファ回路１５２の出力信号は、入力信号１１０として出力されるとともにインバータ回路１３１を介して論理演算回路１３２に入力される。図５に示す論理演算回路１３２は、ＡＮＤ回路に例示され、入力信号１１０の遅延前の第１信号１１１（ＣＬＫ＿Ｍ）の信号レベルが示す論理値と、入力信号１１０の遅延信号である第２信号１１２（ＣＬＫ＿Ｐ）の信号レベルが示す論理値とのＡＮＤ演算結果を示す信号レベルの信号を、ノイズ周波数変更信号１０３として出力する。
【００２５】
尚、第１信号１１１に対する入力信号１１０の遅延量はＣＴＳバッファ回路１５１の遅延量に応じて決まるが、この遅延量やＣＴＳバッファ回路１５１の数は任意に設定できる。同様に、入力信号１１０に対する第２信号１１２の遅延量は、インバータ回路１３１の遅延量に応じて決まるが、この遅延量やインバータ回路１３１の数は任意に設定できる。ただし、ＣＴＳバッファ回路１５１やインバータ回路１３１の数は、第１信号１１１や第２信号１１２が入力信号１１０の反転信号となるように決められる。又、インバータ回路１３１は、図５に示すように、ノイズ周波数変更回路１３０の構成の一部として搭載されてもよいし、ＣＴＳ回路１５０を形成するＣＴＳバッファ回路群の一部をインバータ回路１３１として利用してもよい。
【００２６】
（動作）
次に、図６を参照して、本実施の形態における半導体装置の動作について説明する。図６は、実施の形態における半導体装置のノイズ低減動作の一例を示すタイミングチャートである。
【００２７】
図６に示すＡＣ電流成分４００は、半導体装置１００が動作したときの電源線１０１におけるＡＣ電流波形である。ここでは、電源線１０１からＣＴＳバッファ回路１６０にＡＣ電流が流れる状態を下向きの波形、電源線１０１からＣＴＳバッファ回路１６０にＡＣ電流が流れにくくなる状態を上向きの波形で表す。
【００２８】
ＣＴＳ回路１５０からは、メインクロック信号１４０（ＭＡＩＮ＿ＣＬＫ）を第１の値だけ遅延させた入力信号１１０が出力されるとともに、メインクロック信号１４０（ＭＡＩＮ＿ＣＬＫ）を第１の値よりも遅延量の少ない第２の値だけ遅延させて反転させた第１信号１１１（ＣＬＫ＿Ｍ）が出力される。又、インバータ回路１３１によって入力信号１１０を更に遅延させて反転させた第２信号１１２（ＣＬＫ＿Ｐ）が出力される。これにより、論理演算回路１３２には、入力信号１１０に対して所定の値（Δｔ）だけ早めて反転させた第１信号１１１（ＣＬＫ＿Ｍ）と、入力信号１１０に対して所定の値（Δｔ）だけ遅延させて反転させた第２信号１１２（ＣＬＫ＿Ｐ）とが入力されることとなる。本一例では、入力信号１１０に対する第１信号１１１の先行量（Δｔ）と第２信号１１２の遅延量（Δｔ）は同じ値を示すが、相違しても構わない。
【００２９】
論理演算回路１３２は、第１信号１１１及び第２信号１１２の信号レベルが示す論理値のＡＮＤ演算結果をノイズ周波数変更信号１０３として出力する。すなわち、第１信号１１１及び第２信号１１２の両者がハイレベルを示すときのみ、ノイズ周波数変更信号１０３はハイレベルとなる。図６を参照して、入力信号１１０の立上り時刻Ｔ１に対してΔｔだけ遅延した時刻Ｔ２において第２信号１１２（ＣＬＫ＿Ｐ）はハイレベルに遷移する。ノイズ周波数変更信号１０３は、この時刻Ｔ２における第２信号１１２（ＣＬＫ＿Ｐ）の立上りに応じて、ハイレベルに遷移する。又、入力信号１１０の立下り時刻Ｔ４に対してΔｔだけ先行した時刻Ｔ３において第１信号１１１（ＣＬＫ＿Ｍ）はローレベルに遷移する。ノイズ周波数変更信号１０３は、この時刻Ｔ３における第１信号１１１（ＣＬＫ＿Ｎ）の立下がりに応じて、ローレベルに遷移する。
【００３０】
時刻Ｔ１では、ノイズ周波数変更信号１０３がローレベルの間に、入力信号１１０がローレベルに遷移する。すなわち、時刻Ｔ１では、Ｐチャネル型トランジスタ１０４がオン状態の間に、Ｐチャネル型トランジスタ１０７がオンに切り替わる。これにより、電源線１０１からＣＴＳバッファ回路１６０にＡＣ電流が流れるため、ＡＣ電流成分４００は下向きのパルス波形となる。
【００３１】
時刻Ｔ２では、入力信号１１０がローレベルの間に、ノイズ周波数変更信号１０３がハイレベルに遷移する。すなわち、時刻Ｔ２では、Ｐチャネル型トランジスタ１０７がオン状態の間に、Ｐチャネル型トランジスタ１０４がオフに切り替わる。これにより、電源線１０１からＣＴＳバッファ回路１６０にＡＣ電流が流れにくくなるため、ＡＣ電流成分４００は上向きのパルス波形となる。
【００３２】
時刻Ｔ３では、入力信号１１０がローレベルの間に、ノイズ周波数変更信号１０３がローレベルに遷移する。すなわち、時刻Ｔ３では、Ｐチャネル型トランジスタ１０７がオン状態の間に、Ｐチャネル型トランジスタ１０４がオンに切り替わる。これにより、電源線１０１からＣＴＳバッファ回路１６０にＡＣ電流が流れるため、ＡＣ電流成分４００は下向きのパルス波形となる。
【００３３】
時刻Ｔ４では、ノイズ周波数変更信号１０３がローレベルの間に、入力信号１１０がハイレベルに遷移する。すなわち、時刻Ｔ４では、Ｐチャネル型トランジスタ１０４がオン状態の間に、Ｐチャネル型トランジスタ１０７がローに切り替わる。これにより、電源線１０１からＣＴＳバッファ回路１６０にＡＣ電流が流れにくくなるため、ＡＣ電流成分４００は上向きのパルス波形となる。
【００３４】
上述と同様にして、ノイズ周波数変更信号１０３及び入力信号１１０の信号レベルの遷移に応じたＮチャネル型トランジスタ１０５、１０９のオン・オフ動作により、ＣＴＳバッファ回路１６０から接地線１０２に対するＡＣ電流は、時刻Ｔ１、Ｔ３において流れ、時刻Ｔ２、Ｔ４において流れにくくなる。
【００３５】
入力信号１１０とノイズ周波数変更信号１０３の信号レベルが変化することで、電源線１０１や接地線１０２において電流が断続的に発生する。このため、例えば、電源線１０１におけるＡＣ電流波形は、図６に示すＡＣ電流成分４００のような波形になる。
【００３６】
電源線１０１におけるノイズのピークレベルを示す周波数（ピーク周波数）は、電源線１０１のＡＣ電流に含まれる周波数成分と、動作周波数に起因している。本実施の形態に係るＰチャネル型トランジスタ１０４及びＮチャネル型トランジスタ１０５がない場合、ノイズのピーク周波数は、入力信号１１０に応じた動作周波数によって決まる。例えば、Ｐチャネル型トランジスタ１０４及びＮチャネル型トランジスタ１０５がない場合、図６に示す時刻Ｔ１、Ｔ４において発生するＡＣ電流成分によってノイズ周波数は決まる。すなわち、時刻Ｔ１と時刻Ｔ４との間の時間をΔｔａとすると、ノイズ周波数は、“１／Δｔａ”近傍となる。
【００３７】
一方、本実施の形態における半導体装置１００では、時刻Ｔ１、Ｔ４において発生するＡＣ電流成分に加えて、Δｔだけ遅延又は先行した時刻Ｔ２、Ｔ３においてもＡＣ電流成分が発生するため、ノイズ周波数のピークをシフトすることが出来る。本実施の形態では、入力信号１１０に対する第１信号１１１の先行量が“Δｔ”、入力信号１１０に対する第２信号１１２の遅延量が“Δｔ”であるため、ピーク周波数は、Δｔの２倍の周期に応じた周波数“１／（２×Δｔ）近傍となる。
【００３８】
図７は、第１の実施の形態における半導体装置１００のノイズ低減効果の一例を示すノイズ強度周波数分布図である。図７を参照して、本実施の形態における半導体装置１００における電流ノイズ周波数分布のＳＰＩＣＥシミュレーション値をノイズ５００で表し、ノイズ周波数変更信号１０３をローレベルに固定したときの半導体装置１００の電流ノイズ周波数分布のＳＰＩＣＥシミュレーション値をノイズ６００で表している。ここでは、ノイズ周波数変更信号１０３をローレベルに固定することで、ノイズ周波数変更回路１３０、抵抗制御回路１２１、１２２を搭載しない半導体装置のノイズレベルを再現している。例えば、ノイズ周波数変更信号１０３をローレベルに固定し、Δｔａが２０ｎＳである場合、ノイズ６００のピーク周波数は５０ＭＨｚ近傍となる。一方、本実施の形態における半導体装置１００では、Δｔを例えば０．５ｎＳに設定することで、ノイズ５００のピーク周波数を１ＧＨｚにシフトすることができる。これにより、５０ＭＨｚにおけるノイズレベルをノイズ６００の５５ｄＢからノイズ５００の４７ｄＢまで約８ｄＢも低減することができる。換言すると、Δｔを０．５ｎＳに設定し、ノイズピークの周波数を高周波側の１ＧＨｚにシフトすることで、所望の周波数“５０ＭＨｚ”付近のノイズレベルを低減することが可能となる。
【００３９】
本実施の形態における半導体装置１００は、入力信号１１０に対する第１信号１１１の進行量（Δｔ）や第２信号１１２の遅延量（Δｔ）を変更することで、ノイズ周波数の変調量を変更し、ノイズレベルを低減可能な周波数帯域を変更することができる。換言すると、入力信号１１０に対するノイズ周波数変更信号１０３の立上りタイミングや立下りタイミングを変更することで、ノイズレベルを低減可能な周波数帯域を変更することができる。
【００４０】
図８は、実施の形態における半導体装置１００のノイズ低減周波数の変更例を示すタイミングチャートである。ここでは、一例として、入力信号１１０に対する第１信号１１１の進行量（Δｔ）や第２信号１１２の遅延量（Δｔ）が同じ値であり、それぞれΔｔ１（図８ａ）、Δｔ２（図８ｂ）、Δｔ３（図８ｃ）に設定したときの動作を示す。
【００４１】
一例として、ΔＴ１＝０．５ｎＳ、ΔＴ２＝１．０ｎＳ、ΔＴ３＝１．５ｎＳの場合、ＡＣ電流成分４０１は１ＧＨｚ、ＡＣ電流成分４０２は５００ＭＨｚ、ＡＣ電流成分４０３は３３３ＭＨｚの周波数に変調された信号となる。これにより、ＡＣ電流成分４０１は１ＧＨｚ、ＡＣ電流成分４０２は５００ＭＨｚ、ＡＣ電流成分４０３は３３３ＭＨｚに電流ノイズのピーク周波数を持つことになる。
【００４２】
以上のように、本実施の形態における半導体装置１００では、入力信号１１０の立上りタイミング及び立下りタイミングを遅延又は早めたノイズ周波数変更信号１０３によって電源線１０１又は接地線１０２とＣＴＳバッファ回路１６０との間の電流を制御している。これにより、動作周波数に応じたＡＣ電流ノイズが高周波側に変調され、所定の周波数帯におけるノイズレベルが低減される。この際、ノイズ周波数変更信号１０３の立上りタイミングや立下りタイミングを任意に設定することで、電流ノイズを低減する周波数帯を任意に変更することが可能となる。又、ノイズ周波数変更信号１０３は、ＣＴＳ回路１５０におけるバッファ回路を利用しているため、ノイズ低減のために追加する回路による面積増加を抑制することができる。特に、回路面積が大きいでカップリングコンデンサを用いずに、ノイズを大幅に低減することができる。
【００４３】
２．第２の実施の形態
第１の実施の形態では、１種類の周波数帯をノイズ低減のターゲットとした形態を説明したが、ノイズ周波数変更回路１３０、抵抗制御回路１２１、１２２を複数用意することで、複数の周波数帯のノイズを低減することも可能である。例えば、図９に示すように、複数のマクロ回路５０１、５０２のそれぞれに、第１の実施の形態と同様な構成を配置することで、マクロ毎に異なる周波数帯域の電流ノイズを低減することが可能となる。
【００４４】
図９は、第２の実施の形態における半導体装置１００の構成の一例を示す図である。図９を参照して、第２の実施の形態における半導体装置１００は、ＣＴＳ回路１５０に接続された２つのＣＴＳバッファ回路１６０−１、１６０−２、ＣＴＳバッファ回路１６０−１、１６０−２のそれぞれに接続された抵抗制御回路１２１−１、１２２−１、１２１−２、１２２−２、ノイズ周波数変更回路１３０−１、１３０−２、マクロ回路５０１、５０２を具備する。
【００４５】
詳細には、ＣＴＳ回路１５０からの入力信号１１０−１は、ＣＴＳバッファ回路１６０−１に入力され、第１信号１１１−１及び第２信号１１２−１は、ノイズ周波数変更回路１３０−１に入力される。ノイズ周波数変更回路１３０−１は、第１信号１１１−１及び第２信号１１２−１の演算結果をノイズ周波数変更信号１０３−１として抵抗制御回路１２１−１、１２２−１に出力する。抵抗制御回路１２１−１、１２２−１は、ノイズ周波数変更信号１０３−１に応じて、電源線１０１及び接地線１０２とＣＴＳバッファ回路１６０−１との間の電流を制御する。ＣＴＳバッファ回路１６０−１は、入力信号１１０−１に応じた出力信号１７０−１を内部回路であるマクロ回路５０１に出力する。マクロ回路５０１は、出力信号１７０−１に応じて動作する。
【００４６】
同様に、ＣＴＳ回路１５０からの入力信号１１０−２は、ＣＴＳバッファ回路１６０−２及びノイズ周波数変更回路１３０−２に入力され、第１信号１１１−２は、ノイズ周波数変更回路１３０−２に入力される。ノイズ周波数変更回路１３０−２は、入力信号１１０−２及び第１信号１１１−２の演算結果をノイズ周波数変更信号１０３−２として抵抗制御回路１２１−２、１２２−２に出力する。抵抗制御回路１２１−２、１２２−２は、ノイズ周波数変更信号１０３−２に応じて、電源線１０１及び接地線１０２とＣＴＳバッファ回路１６０−２との間の電流を制御する。ＣＴＳバッファ回路１６０−２は、入力信号１１０−２に応じた出力信号１７０−２を内部回路であるマクロ回路５０２に出力する。マクロ回路５０２は、出力信号１７０−２に応じて動作する。
【００４７】
入力信号１１０−１に対する第１信号１１１−１の先行量及び第２信号１１１−１の遅延量と、入力信号１１０−２に対する第１信号１１１−２の先行量及び第２信号１１１−２の遅延量は、それぞれ個別に設定できる。これにより、ノイズ周波数変更回路１３０−１、１３０−２によるノイズ変調量は、マクロ回路５０１、５０２のそれぞれの動作周波数に応じた値に設定することができる。又、ノイズのピーク周波数を分散することができるため、所定の周波数に対するノイズの集中を回避することができる。
【００４８】
図１０は、第２の実施の形態におけるＣＴＳ回路１５０及びノイズ周波数変更回路１３０−１、１３０−２の構成の一例を示す図である。第２の実施の形態では、ＣＴＳ回路１５０におけるＣＴＳバッファ回路が第１信号１１１−１、１１１−２や第２信号１１２−１、１１２−２の生成に利用される。このため、ノイズ周波数変更回路１３０−１、１３０−２は、それぞれ論理演算回路１３２−１、１３２−２のみを備えればよい。
【００４９】
第２の実施の形態におけるＣＴＳ回路１５０は、メインクロック信号１４０に応じた第１信号１１１−１、１１１−２、第２信号１１２−１、１１２−２を出力するとともに、第１信号１１１−１、１１１−２を遅延させた入力信号１１０−１、１１０−２を出力する。ノイズ周波数変更回路１３０−１は、ＣＴＳ回路１５０から出力された第１信号１１１−１と第２信号１１２−１を演算しノイズ周波数変更信号１０３−１として出力する論理演算回路１３２−１（例示：ＡＮＤ回路）を備える。ノイズ周波数変更回路１３０−２は、ＣＴＳ回路１５０から出力された第１信号１１１−２と第２信号１１２−２を演算しノイズ周波数変更信号１０３−２として出力する論理演算回路１３２−２（例示：ＡＮＤ回路）を備える。
【００５０】
詳細には、ＣＴＳ回路１５０に入力されたメインクロック信号１４０は少なくとも１つのＣＴＳバッファ回路を介しマクロ回路５０１、５０２に対する入力信号（動作クロック信号）として出力される。図１０に示す一例では、メインクロック信号１４０は、６つのＣＴＳバッファ回路を介して入力信号１１０−１、１１０−２として出力される。
【００５１】
ノイズ周波数変更回路１３０−１（論理演算回路１３２−１）は、ＣＴＳ回路１５０を構成するＣＴＳバッファ回路１５１−１からの第１信号１１１−１と、ＣＴＳバッファ回路１５１−１の後段に接続されたＣＴＳバッファ回路１５１−１、１３１−１１、１３１−１２、１３１−１３を介して出力される第２信号１１２−１とのＡＮＤ演算結果をノイズ周波数変更信号１０３−１として出力する。第１信号１１１−１はＣＴＳバッファ回路１５２−１を介して入力信号１１０−１として出力され、更にＣＴＳバッファ回路１３１−１１、１３１−１２、１３１−１３を介して第２信号１１２−１として出力される。すなわち、入力信号１１０−１は、１つのＣＴＳバッファ回路１５１−１による遅延量だけ第１信号１１１−１に対して遅延し、第２信号１１２−１は、３つのＣＴＳバッファ回路１３１−１１、１３１−１２、１３１−１３による遅延量だけ入力信号１１０−１に対して遅延する。
【００５２】
ノイズ周波数変更回路１３０−２（論理演算回路１３２−２）は、ＣＴＳ回路１５０を構成するＣＴＳバッファ回路１５１−２からの第１信号１１１−２と、ＣＴＳバッファ回路１５１−２の後段に接続されたＣＴＳバッファ回路１５１−２、１３１−２を介して出力される第２信号１１２−２とのＡＮＤ演算結果をノイズ周波数変更信号１０３−２として出力する。第１信号１１１−２はＣＴＳバッファ回路１５２−２を介して入力信号１１０−２として出力され、更にＣＴＳバッファ回路１３１−２を介して第２信号１１２−２として出力される。すなわち、入力信号１１０−２は、１つのＣＴＳバッファ回路１５１−２による遅延量だけ第１信号１１１−２に対して遅延し、第２信号１１２−２は、１つのＣＴＳバッファ回路１３１−２による遅延量だけ入力信号１１０−２に対して遅延する。
【００５３】
このように本実施の形態における第２信号１１２−１、１１２−２の入力信号１１０−１、１１０−２に対する遅延量は異なる値を示すため、生成されたノイズ周波数変更信号１０３−１、１０３−２のそれぞれの立上りタイミングは異なる値を示す。図１０に示す一例では、第１信号１１１−１、１１１−２に対する入力信号１１０−１、１１０−２の遅延量や、メインクロック信号１４０に対する入力信号１１０−１、１１０−２の遅延量は等しい値を示すが、異なる値であってもよい。
【００５４】
抵抗制御回路１２１−１、１２２−１、１２１−２、１２２−２は、第１の実施の形態と同様に動作し、それぞれが接続するＣＴＳバッファ回路１６０−１、１６０−２と電源線１０１、接地線１０２との間の電流を制御する。これにより、第１の実施の形態と同様に、動作周波数に応じたＡＣ電流ノイズのノイズ周波数をＣＴＳバッファ回路１６０−１、１６０−２毎に異なる大きさで変調し、それぞれに対して異なる周波数におけるノイズを低減することが可能となる。又、第２の実施の形態では、第１の実施の形態と同様に、既存のＣＴＳ回路１５０を利用して生成したノイズ周波数変更信号１３０−１、１３０−２によってノイズの低減を実現している。このため、ノイズ低減のために追加する回路による面積増加を抑制することができる。特に、回路面積が大きいデカップリングコンデンサを用いずに、ノイズを大幅に低減することができる。
【００５５】
尚、ノイズ周波数を変調するための構成（ノイズ周波数変更回路１３０、抵抗制御回路１２１、１２２）の数はこれに限らない。又、ノイズ周波数を変調するための構成（ノイズ周波数変更回路１３０、抵抗制御回路１２１、１２２）は、図９に示すように複数のＣＴＳバッファ回路１６０（又はマクロ回路）のそれぞれに一致対応して設けられてもよいし、複数のＣＴＳバッファ回路１６０（又はマクロ回路）に共通して設けられてもよい。
【００５６】
３．第３の実施の形態
第１、第２の実施の形態における半導体装置１００は、ノイズ低減のためのデカップリングコンデンサを搭載しない形態を説明したが、これに限らず、ノイズの更なる低減や広帯域におけるノイズの低減を目的としてデカップリングコンデンサを搭載しても構わない。
【００５７】
図１１は、第３の実施の形態における半導体装置１００の構成の一例を示す図である。図１１を参照して、半導体装置１００は、電源線１０１と接地線１０２との間に接続されたノイズ低減用容量１８０を備え、その他の構成は、図５に示す第１の実施の形態における半導体装置と同様の構成である。
【００５８】
ノイズ低減用容量１８０は、電荷を貯蓄、放出することで、電源線１０１の急激な電流変化を抑えるデカップリングコンデンサ（バイパスコンデンサとも称す）として機能する。ノイズ低減用容量１８０のインピーダンスは１／（２πｆｃ）であることから、高周波領域でのインピーダンスは小さくなり、ノイズ低減効果は高周波領域で２πｆｃに比例し大きくなる。尚、ｆｃはカットオフ周波数である。
【００５９】
高周波領域では容量のノイズ低減効果が大きい。このため、本実施の形態における半導体装置１００では、ノイズ周波数変更回路１３０によって低周波領域のノイズを高周波側にシフトさせることに加え、ノイズ低減用容量１８０を配置することにより、高周波領域にシフトしたノイズを効果的に低減でき、容量面積の削減が可能となる。
【００６０】
図１２は、第３の実施の形態における半導体装置１００のノイズ低減効果の一例を示すノイズ強度周波数分布図である。図１２を参照して、本実施の形態における半導体装置１００における電流ノイズ周波数分布のＳＰＩＣＥシミュレーション値をノイズ５００で表し、ノイズ周波数変更信号１０３をローレベルに固定したときの半導体装置１００の電流ノイズ周波数分布のＳＰＩＣＥシミュレーション値をノイズ６００で表している。ここでは、ノイズ周波数変更信号１０３をローレベルに固定することで、ノイズ周波数変更回路１３０、抵抗制御回路１２１、１２２を搭載しない半導体装置のノイズレベルを再現している。例えば、ノイズ周波数変更信号１０３をローレベルに固定し、Δｔａが２０ｎＳである場合、ノイズ６００のピーク周波数は５０ＭＨｚ近傍となる。一方、本実施の形態における半導体装置１００では、Δｔを例えば０．５ｎＳに設定することで、ノイズ５００のピーク周波数を１ＧＨｚにシフトすることができる。更に、本実施の形態では、ノイズ低減用容量１８０の効果により、高周波領域（例えば１ＧＨｚ付近）のノイズ低減効果が大きくなる。これにより、５０ＭＨｚ付近のノイズのみならず、高周波側も含めて全ての周波数領域で、ノイズレベルを小さくすることが可能となる。
【００６１】
図１２を参照して、１００ＭＨｚと１ＧＨｚにおけるノイズ６００とノイズ５００を比較する。１００ＭＨｚにおけるノイズ６００の強度は４４ｄＢであり、ノイズ５００の強度はこれよりも約１０ｄＢ低減された３４ｄＢとなる。一方、１ＧＨｚのノイズ６００の強度は５４ｄＢであり、ノイズ５００の強度はこれよりもが約１４ｄＢ低減された４０ｄＢとなる。このように、ノイズ低減用容量１８０によるノイズ低減効果は、高周波領域において大きいことがわかる。
【００６２】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。図１１の一例では、第１の実施の形態における半導体装置１００にノイズ低減用容量１８０を搭載した形態を説明したが、第２の実施の形態における半導体装置１００にも適用できることは言うまでもない。又、上述の実施の形態では、入力信号１１０に対する第２信号１１２の遅延量を変更することでノイズ周波数の変調量を変更しているが、これに限らず、第１信号１１１に対する入力信号１１０の遅延量を変更することによりノイズ周波数の変調量を変更してもよい。更に、ノイズ周波数変更信号１０３を生成するための論理演算を論理積として説明したが、これに限らず第１信号１１１及び第２信号１１２の遅延量や反転又は非反転を適切に設定することで、他の論理演算によってノイズ周波数変更信号１０３を生成することができる。
【００６３】
半導体装置１００に複数のＣＴＳバッファ回路１６０が搭載されている場合、全てのＣＴＳバッファ回路１６０にノイズ周波数変更回路１３０及び抵抗制御回路１２１、１２２が搭載されていなくてもよい。例えば、駆動能力の大きいＣＴＳバッファ回路１６０についてのみ、上述の実施の形態で説明した構成のノイズ周波数変更回路１３０及び抵抗制御回路１２１、１２２が接続され、他のＣＴＳバッファ（図示なし）には当該構成は接続されていなくてもよい。
【符号の説明】
【００６４】
１００    ：半導体装置
１０１    ：電源線
１０２    ：接地線
１０３    ：ノイズ周波数変更信号
１０４    ：Ｐチャネル型トランジスタ
１０５    ：Ｎチャネル型トランジスタ
１０６    ：Ｐチャネル型トランジスタ
１０７    ：Ｐチャネル型トランジスタ
１０８    ：Ｎチャネル型トランジスタ
１０９    ：Ｎチャネル型トランジスタ
１１０    ：入力信号
１１１    ：第１信号
１１２    ：第２信号
１１３    ：ノイズ周波数変更信号
１１４    ：ＶＤＤ制御電流
１１５    ：ＧＮＤ制御電流
１２１、１２２    ：抵抗制御回路
１３０    ：ノイズ周波数変更回路
１３１    ：インバータ回路
１３２    ：演算回路
１４０    ：メインクロック信号
１５０    ：ＣＴＳ回路
１６０    ：ＣＴＳバッファ回路
１７０    ：出力信号
１８０    ：ノイズ低減用容量
５０１、５０２    ：マクロ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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