(57)【要約】【課題】  電力・低遅延・大容量ストレージ・クラス・メモリのための装置および方法を提供する。【解決手段】  ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および少なくとも１つの不揮発性メモリ（たとえば、相変化メモリ（ＰＣＭ）、抵抗ＲＡＭ（ＲｅＲＡＭ）、スピントランスファートルクＲＡＭ（ＳＴＴ−ＲＡＭ）、およびＮＡＮＤフラッシュ・チップ）を含むダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カードを含む強化ソリッド・ステート・ストレージ・クラス・メモリ（ｅＳＣＭ）を実現する方法およびストレージ・システムを提供する。ｅＳＣＭ処理装置の制御によりＤＲＡＭおよび少なくとも１つの前記不揮発性メモリ間に主としてデータ・セット・サイズに基づいて選択的にデータを割り当てる。【選択図】図１
2014078231.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および少なくとも１つの不揮発性メモリを含むダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カードを設けるステップと、
データを前記ＤＲＡＭおよび前記少なくとも１つの不揮発性メモリ間にデータ・セット・サイズに基づいて選択的に割り当てるステップと
を含む強化ソリッド・ステート・ストレージ性能を実現する方法。
【請求項２】
データを前記ＤＲＡＭおよび前記少なくとも１つの不揮発性メモリ間にデータ・セット・サイズに基づいて選択的に割り当てるステップが、データを前記ＤＲＡＭおよび前記少なくとも１つの不揮発性メモリ間に選択的に分割するステップを含む、
請求項１に記載の方法。
【請求項３】
要求されたデータの一部を前記ＤＲＡＭから読み出すのと同時に、要求されたデータの一部を前記少なくとも１つの不揮発性メモリから読み出す読み取り動作を行うステップを含む、
請求項１に記載の方法。
【請求項４】
前記ＤＲＡＭおよび前記少なくとも１つの不揮発性メモリを設けるステップが、相変化メモリ（ＰＣＭ）およびＮＡＮＤフラッシュ・メモリを設けることを含む、
請求項１に記載の方法。
【請求項５】
前記ＤＩＭＭカード上に前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリとともにｅＳＣＭ処理装置を設けるステップと、
前記ｅＳＣＭ処理装置を使用し、強化された遅延性能およびスループット性能を可能とするために、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動するステップと、
を含む
請求項４に記載の方法。
【請求項６】
強化された遅延性能およびスループット性能を可能とするために、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動するステップが、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータをデータ・セット・サイズに基づいて選択的に移動することを含む、
請求項５に記載の方法。
【請求項７】
前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを使用頻度に基づいて選択的に移動するステップをさらに含む、
請求項６に記載の方法。
【請求項８】
強化された遅延特性およびスループット性能を可能とするために、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動するステップが、最初に前記ＮＡＮＤフラッシュ・メモリに書き込むことおよび前記ＰＣＭおよび前記ＤＲＡＭの少なくとも一方にデータを選択的に移動することを含む、
請求項５に記載の方法。
【請求項９】
強化された遅延性能およびスループット性能を可能とするために、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動するステップが、前記ＮＡＮＤフラッシュ・メモリへの書き込みに先立ち前記ＤＲＡＭに書き込まれたデータをバッファするステップと、前記ＮＡＮＤフラッシュ・メモリに書き込まれた前記データを選択的に維持するかまたは前記ＮＡＮＤフラッシュ・メモリに書き込まれたデータを前記ＤＲＡＭおよび前記ＰＣＭの少なくとも一方に選択的に移動するステップと、を含む、
請求項５に記載の方法。
【請求項１０】
強化された遅延性能およびスループット性能を可能とするために、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動するステップが、メモリ・インターフェースを第２コンピュータ・システムに提供することを含み、
前記第２コンピュータ・システムは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および少なくとも１つの不揮発性メモリを含むダイレクト・アタッチト・デュアル・イン・ライン・メモリ・メモリ（ＤＩＭＭ）カードを含む、
請求項５に記載の方法。
【請求項１１】
強化された遅延性能およびスループット性能を可能とするために、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動するステップが、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリのいずれかからデータを読み出すことを含む、
請求項５に記載の方法。
【請求項１２】
強化された遅延性能およびスループット性能を可能とするために、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動するステップが、主として前記ＰＣＭおよび前記ＮＡＮＤフラッシュ・メモリを含む前記不揮発性メモリにデータを選択的に割り当てることを含む、
請求項５に記載の方法。
【請求項１３】
強化された遅延性能およびスループット性能を可能とするために、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動するステップが、比較的に中くらいのサイズのデータ・セットを格納するために主として前記ＰＣＭを使用することを含む、
請求項５に記載の方法。
【請求項１４】
強化された遅延性能およびスループット性能を可能とするために、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動するステップが、比較的大きいデータ・セットを格納するために主として前記ＮＡＮＤフラッシュ・メモリを使用することを含む、
請求項５に記載の方法。
【請求項１５】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および少なくとも１つの不揮発性メモリを含むダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カード、相変化メモリ（ＰＣＭ）およびＮＡＮＤフラッシュ・メモリと、
前記ＤＩＭＭカード上の前記ＤＲＡＭおよび前記少なくとも１つの不揮発性メモリに結合されるｅＳＣＭ処理装置と、
を含み、
前記ｅＳＣＭ処理装置は、前記ＤＲＡＭおよび前記少なくとも１つの不揮発性メモリ間にデータ・セット・サイズに基づいてデータを選択的に割り当てる、
強化ソリッド・ステート・ストレージ性能を実現する装置。
【請求項１６】
コンピュータ読み取り可能媒体上に格納される制御コードを含み、前記ｅＳＣＭ処理装置が前記制御コードを使用して強化ソリッド・ステート・ストレージ性能を実現する、
請求項１５に記載の装置。
【請求項１７】
前記少なくとも１つの不揮発性メモリが、相変化メモリ（ＰＣＭ）、抵抗ＲＡＭ（ＲｅＲＡＭ）、スピントランスファートルクＲＡＭ（ＳＴＴ−ＲＡＭ）、およびＮＡＮＤフラッシュ・メモリの少なくとも１つを含む、
請求項１５に記載の装置。
【請求項１８】
前記少なくとも１つの不揮発性メモリが、相変化メモリ（ＰＣＭ）およびＮＡＮＤフラッシュ・メモリを含む、
請求項１５に記載の装置。
【請求項１９】
前記ｅＳＣＭ処理装置が、知的データ・サイズ検知アルゴリズムを使用して前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動することを含む、
請求項１８に記載の装置。
【請求項２０】
前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動する前記ｅＳＣＭ処理装置が、前記ＮＡＮＤフラッシュ・メモリに書き込み、およびデータを前記ＰＣＭに選択的に移動させる、
請求項１９に記載の装置。
【請求項２１】
前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動する前記ｅＳＣＭ処理装置が、前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータ・セット・サイズに従ってデータを選択的に移動させる、
請求項１９に記載の装置。
【請求項２２】
前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動する前記ｅＳＣＭ処理装置が、主として前記ＰＣＭおよび前記ＮＡＮＤフラッシュ・メモリを含む不揮発性メモリに選択的にデータを割り当てる、
請求項１９に記載の装置。
【請求項２３】
前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動する前記ｅＳＣＭ処理装置が比較的中くらいのサイズのデータ・セットを格納するために主として前記ＰＣＭを使用することを含む、
請求項１９に記載の装置。
【請求項２４】
前記ＤＲＡＭ、前記ＰＣＭ、および前記ＮＡＮＤフラッシュ・メモリ間でデータを選択的に移動する前記ｅＳＣＭ処理装置が、高密度の大きいデータ・セットを格納するために主として前記ＮＡＮＤフラッシュ・メモリを使用する、
請求項１９に記載の装置。
【請求項２５】
第２のコンピュータ・システムへのメモリ・インターフェースを含み、
前記第２コンピュータ・システムは、前記インターフェースに結合されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および少なくとも１つの不揮発性メモリを含むダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カードを含む、
請求項１５に記載の装置。
【請求項２６】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と、
少なくとも１つの不揮発性メモリと、
前記ＤＲＡＭおよび前記少なくとも１つの不揮発性メモリに結合される処理装置と、
を含み、
前記処理装置は、前記ＤＲＡＭおよび前記少なくとも１つの不揮発性メモリ間にデータ・セット・サイズに基づいてデータを割り当てる、
強化ソリッド・ステート・ストレージ・クラス・メモリ（ｅＳＣＭ）システム。
【請求項２７】
前記少なくとも１つの不揮発性メモリが、相変化メモリ（ＰＣＭ）およびＮＡＮＤフラッシュ・メモリを含む、
請求項２６に記載のｅＳＣＭシステム。
【請求項２８】
前記ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、相変化メモリ（ＰＣＭ）およびＮＡＮＤフラッシュ・メモリを含むダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カードを含む、
請求項２７に記載のｅＳＣＭシステム。
【請求項２９】
第２コンピュータ・システムへのメモリ・インターフェースを含み、
前記第２コンピュータ・システムは、前記メモリ・インターフェースに結合されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および少なくとも１つの不揮発性メモリを含むダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カードを含む、
請求項２６に記載のｅＳＣＭシステム。
【請求項３０】
ソリッド・ステート・ドライブ（ＳＳＤ）およびハード・ディスク・ドライブ（ＨＤＤ）の少なくとも一方を含む別のストレージ・システムへのメモリ・インターフェースをさらに含む、
請求項２６に記載のｅＳＣＭシステム。
【請求項３１】
前記少なくとも１つの不揮発性メモリが、相変化メモリ（ＰＣＭ）、抵抗ＲＡＭ（ＲｅＲＡＭ）、スピントランスファートルクＲＡＭ（ＳＴＴ−ＲＡＭ）、およびＮＡＮＤフラッシュ・メモリの少なくとも１つを含む、
請求項２６に記載のｅＳＣＭシステム。
【請求項３２】
ソリッド・ステート・ドライブ（ＳＳＤ）およびハード・ディスク・ドライブ（ＨＤＤ）の少なくとも１つを含む第２ストレージ・システムへのメモリ・インターフェースを含み、
前記処理装置が、前記ＤＲＡＭ、前記ＰＣＭ、前記ＲｅＲＡＭ、前記ＳＴＴ−ＲＡＭおよび前記ＮＡＮＤフラッシュ・メモリと、前記第２ストレージ・システムとの間でデータを選択的に移動することを含む、
請求項２６記載のｅＳＣＭシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にはデータ記憶分野に関し、より具体的には大量、低電力および低遅延データ・アクセスのストレージ・クラス・メモリを実現する方法および記憶システムに関する。このストレージ・クラス・メモリは、周辺装置相互接続（ＰＣＩ）、またはＰＣＩｅまたはシリアルＡＴＡ（ＳＡＴＡ）などの共通ストレージ・インターフェース、またはシリアル接続ＳＣＳＩ（ＳＡＳ）のようなコンピュータ・システムのメモリ・バスまたは周辺インターフェースに直接接続することができる。
【背景技術】
【０００２】
ＮＡＮＤ  Ｆｌａｓｈなどの不揮発性ソリッド・ステート・メモリ技術は、コンピュータ・システムにおけるデータ記憶のために使用されてきた。コンピュータ・システムにおいて使用されるソリッド・ステート・ドライブ（ＳＳＤ）は、ハード・ディスク・ドライブ（ＨＤＤ）のフォーム・ファクタとインターフェースの両方となることができる。ＳＳＤは、それにも関わらず、ＨＤＤより高速のデータ・アクセス解決方法を与える。ＳＳＤは、近年の発展によりＰＣＩｅによる別のフォーム・ファクタおよびアクセスを与えている。格納されているデータに対するアクセスをさらに高速化するために、これらのソリッド・ステート格納方法としてコンピュータ・システムのメモリ・バスへの直接接続の使用が提案されている。
【０００３】
コンピュータ・システムのメモリ・バス上では、帯域幅および低遅延に関する性能要求条件のために、揮発性ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が一般的に使用される。さらに、メモリ中のデータは頻繁にアクセスされるので、不揮発性メモリ技術は、現在の不揮発性ソリッド・ステート技術の比較的低い耐久性を考えると、初期故障にさらされるおそれがある。
【０００４】
近年、コンピュータ・システムにおけるメモリとストレージ間の帯域幅および遅延時間における著しいギャップを考慮して、ストレージ・クラス・メモリ（ＳＣＭ）と呼ばれる新しい階層が提案されている。ＳＣＭは、一般的なストレージ階層よりメモリ要求条件に近い低遅延時間および広い帯域幅の特性を持つであろう。ＳＣＭは、また、ストレージ技術に関連する不揮発性も有するであろう。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
残念ながら、ストレージ・クラス・メモリ概念は、部分的にしか実現されていない。場合によっては、ＳＣＭは、データ・アクセスの遅延において若干改善された基本的には典型的なＮＡＮＤフラッシュ応用ソリッド・ステート・ストレージである。その他の実現においては、ＳＣＭは、ほとんどの場合、不揮発性を実現システムに追加したメモリ解決策である。この場合、ＳＣＭの容量が犠牲になるか、またはＳＣＭのコストが比較的魅力を欠くことになる。
【課題を解決するための手段】
【０００６】
本発明の１つの特徴は、容量を犠牲にすることなく低電力、高性能、低遅延時間および不揮発性を与え、それによりＳＣＭに必要な特性を実現するストレージ・クラス・メモリ（ＳＣＭ）のための装置および方法を提供することである。
【０００７】
本発明の態様、強化ソリッド・ステート・ストレージの活用を実現する方法およびストレージ・システムを提供することである。本発明のその他の重要な特徴は、実質的なマイナスの効果なしに先行技術機構の不利益の一部を克服する方法およびストレージ・システムを提供することである。
【０００８】
要するに、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および少なくとも１つの不揮発性メモリ（たとえば、相変化メモリ（ＰＣＭ）、抵抗ＲＡＭ（ＲｅＲＡＭ）、スピントランスファートルクＲＡＭ（ＳＴＴ−ＲＡＭ）、ＮＡＮＤフラッシュ・チップ）を内蔵するダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カードを含む強化ソリッド・ステート・ストレージ・クラス・メモリ（ｅＳＣＭ）を実現する方法およびストレージ・システムを提供する。ｅＳＣＭ処理装置は、ＤＲＡＭと少なくとも１つの前記不揮発性メモリ間のデータ移動をデータ・セット・サイズに基づいて選択的に制御する。
【０００９】
前記およびその他の目的および長所を有する本発明は、図面に示す本発明の実施形態に関する以下の詳細説明からもっとも良く理解されるであろう。図面の内容は、次のとおりである。
【図面の簡単な説明】
【００１０】
【図１】本発明の１つの実施形態による強化ソリッド・ステート・ストレージ性能を実現する強化ソリッド・ステート・ストレージ・クラス・メモリ（ｅＳＣＭ）のブロック・ダイアグラム表現である。
【図２Ａ】本発明の１つの実施形態による図１の強化ソリッド・ステート・ストレージ・クラス・メモリを含むコンピュータ・システムのブロック・ダイアグラム表現である。
【図２Ｂ】それぞれ、本発明の１つの実施形態による図１の強化ソリッド・ステート・ストレージ・クラス・メモリを含むコンピュータ・システムのブロック・ダイアグラム表現である。ここでは、別々のコンピュータ・システムのＳＣＭがホストＣＰＵの介入なしにデータを交換できる。この実施形態は、クラウド・アプリケーションをサポートする。
【図３Ａ】本発明の１つの実施形態による強化ソリッド・ステート・ストレージ使用性能を実現するための図１の強化ソリッド・ステート・ストレージ・クラス・メモリおよび図２のＨＤＤ／ＳＳＤのデータ・セット・サイズに基づく例示データ位置を示す略図である。
【図３Ｂ】本発明の１つの実施形態による強化ソリッド・ステート・ストレージ使用性能を実現するための図１の強化ソリッド・ステート・ストレージ・クラス・メモリおよび図２のＨＤＤ／ＳＳＤのデータ・セット・サイズに基づく例示データ位置を示す略図である。
【図４Ａ】本発明の１つの実施形態による強化ソリッド・ステート・ストレージ使用性能を実現するための図１の強化ソリッド・ステート・ストレージ・クラス・メモリの例示動作を示すフロー・チャートである。
【図４Ｂ】本発明の１つの実施形態による強化ソリッド・ステート・ストレージ使用性能を実現するための図１の強化ソリッド・ステート・ストレージ・クラス・メモリの例示動作を示すフロー・チャートである。
【図４Ｃ】本発明の１つの実施形態による強化ソリッド・ステート・ストレージ使用性能を実現するための図１の強化ソリッド・ステート・ストレージ・クラス・メモリの例示動作を示すフロー・チャートである。
【図５】本発明の１つの実施形態による強化ソリッド・ステート・ストレージ使用性能を実現するための別の例示強化ソリッド・ステート・ストレージ・クラス・メモリをより詳しく示す図式である。
【図６Ａ】本発明の実施形態によるストレージ・クラス・メモリにおける遅延隠蔽プロセスを実現するための図１の強化ソリッド・ステート・ストレージ・クラス・メモリの例示動作を示す図式である。
【図６Ｂ】本発明の実施形態によるストレージ・クラス・メモリにおける遅延隠蔽プロセスを実現するための図１の強化ソリッド・ステート・ストレージ・クラス・メモリの例示動作を示す図式である。
【図６Ｃ】本発明の実施形態によるストレージ・クラス・メモリにおける遅延隠蔽プロセスを実現するための図１の強化ソリッド・ステート・ストレージ・クラス・メモリの例示動作を示す図式である。
【発明を実施するための形態】
【００１１】
多くのコンピュータ・システムにおいて、メイン・メモリは、一般的にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含んでいる。ＤＲＡＭは、一般的に高価であり、かつ、メモリのリフレッシュを必要とすることから一般的に多量の電力を消費する。
【００１２】
低コスト、低電力、大容量のストレージ・システムを含む強化ソリッド・ステート・ストレージ性能を実現する効果的かつ効率的な方法およびストレージ・システムの必要性が存在する。
【００１３】
本発明の実施形態に関する以下の詳細な説明においては、本発明を実施することができる例示実施形態を示す添付図面を参照する。当然のことながら、本発明の範囲から逸脱することなく、他の実施形態も利用でき、かつ、構造的変更も可能である。
【００１４】
この出願において使用される用語は、特定の実施形態の説明のみを目的としており、本発明を制限することを意図していない。この出願で使用される場合、単数形（「ａ」、「ａｎ」および「ｔｈｅ」）は、文脈により他の解釈が明確に要求される場合を除き、複数形も含むことを意図する。さらに当然のことながら、用語「含む」および／または「含むこと」は、この明細書で使用された場合、記載された特徴、整数、手順、操作、要素、および／または構成要素の存在を指定するが、１つ以上の他の特徴、整数、手順、操作、要素、構成要素またはそれらのグループの存在または追加を排除するものでない。
【００１５】
本発明の実施形態の特徴に従って、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および少なくとも１つの不揮発性メモリ（たとえば、相変化メモリ（ＰＣＭ）、抵抗ＲＡＭ（ＲｅＲＡＭ）、スピントランスファートルクＲＡＭ（ＳＴＴ−ＲＡＭ）、およびＮＡＮＤフラッシュ・チップ）を内蔵するダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カードを含む強化ソリッド・ステート・ストレージ・クラス・メモリを実現する方法およびストレージ・システムが提供される。
【００１６】
１つの実施形態において開示される低電力、低遅延、大容量の強化ストレージ・クラス・メモリのためのこの装置および方法は、停電に対するデータ保護、低電力動作および低遅延データ・アクセスを与えることを目的として、複数のソリッド・ステート・メモリ技術を内蔵するダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カードおよびストレージ・データを管理する方法を使用する。かかる強化ストレージ・クラス・メモリでは、単なる例示であるが、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、相変化メモリ（ＰＣＭ）、抵抗ＲＡＭ（ＲｅＲＡＭ）、スピントランスファートルクＲＡＭ（ＳＴＴ−ＲＡＭ）、およびＮＡＮＤフラッシュ・チップにより例示実現を提供する。当業者は、この発明の精神から逸脱することなく種々のメモリ技術を使用してこの例示に対する変形を容易に見出すであろう。
【００１７】
他の実施形態では、この強化ストレージ・クラス・メモリは、このコンピュータ・システムへのインターフェースとして、メモリ・バスへの直接接続において使用されるｅＳＣＭの上記例示において使用されるものとは異なる別のインターフェースを使用することができる。
【００１８】
相異なるソリッド・ステート・メモリ技術は、最終ｅＳＣＭ解決方法に相異なる利益を与える。本発明のｅＳＣＭ実施形態は、これらの種々の技術をハイブリッド配置により使用して最終解決方法を改善する。１つの例示実施形態では、ＮＡＮＤフラッシュを使用することにより大容量と低コストを実現する。相変化メモリのような他のソリッド・ステート・メモリ技術をハイブリッド解決方法に追加して低遅延アクセスおよび不揮発性を与える。ｅＳＣＭにおけるＤＲＡＭの相当な配備により非常に頻繁なデータの上書きをサポートする。
【００１９】
低電力は、開示されるｅＳＣＭの不揮発性特性により達成される。純粋なＤＲＡＭ解決方法と比較して非ＤＲＡＭ  ＳＣＭメモリ・セル中のデータはリフレッシュする必要がないからである。
【００２０】
低遅延は、メモリに収容されるデータ・セット・サイズに従って種々のソリッド・ステート技術にデータを分散するｅＳＣＭにおける特殊なアルゴリズムにより達成される。これは、ｅＳＣＭデータ・トラフィックの統計を利用する動的戦略である。
【００２１】
当業者は、かかる方法およびストレージ・システムにより与えられる本発明の動的戦略がマイナスの効果をほとんど伴わずに低遅延目標を達成することおよびそれが先行技術装置の不利益の一部を克服することを認識するであろう。
【００２２】
本発明の実施形態の特徴に従って、ダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カード（たとえば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、相変化メモリ（ＰＣＭ）、抵抗ＲＡＭ（ＲｅＲＡＭ）、スピントランスファートルクＲＡＭ（ＳＴＴ−ＲＡＭ）、およびＮＡＮＤフラッシュ・チップを内蔵する）を含む強化ソリッド・ステート・ストレージ・クラス・メモリを実現する方法およびストレージ・システムを提供する。
【００２３】
ここで図１を参照する。全体として参照符号１００により指示されている例示ソリッド・ステート・ストレージ・システムが示されている。このシステムは、本発明の１つの実施形態に従って強化ソリッド・ステート・ストレージ・クラス・メモリを実現する。ソリッド・ストレージ・システム１００は、ダイレクト・アタッチト・デュアル・イン・ライン・メモリ（ＤＩＭＭ）カード１０２上に含まれているソリッド・ステート・ストレージ装置を含んでいる。強化ソリッド・ステート・ストレージ・クラス・メモリ（ｅＳＣＭ）システム１００は、低電力、低コスト、大容量メモリ空間（たとえば、数百ＧＢのメモリ空間）を可能にする。
【００２４】
強化ソリッド・ステート・ストレージ・クラス・メモリ（ｅＳＣＭ）システム１００は、たとえば、ＤＩＭＭカード１０２に含まれている揮発性データ・ストレージ・ランダム・アクセス・メモリ（ＤＲＡＭ）１０４、および相変化メモリ（ＰＣＭ）１０５、抵抗ＲＡＭ（ＲｅＲＡＭ）１０６、スピントランスファートルクＲＡＭ（ＳＴＴ−ＲＡＭ）１０７およびＮＡＮＤフラッシュ・メモリ１０８を含む不揮発性データ・ストレージ装置を含んでいる。ＤＩＭＭカード１０２上にＤＲＡＭ１０４、ＰＣＭ１０５、ＲｅＲＡＭ１０６、ＳＴＴ−ＲＡＭ１０７、およびＮＡＮＤフラッシュ・メモリ１０８とともに、埋め込み処理装置などのｅＳＣＭ処理装置１１０が設けられている。ｅＳＣＭ処理装置すなわちｅＳＣＭコントローラ１１０は、ＤＲＡＭ１０４、ＰＣＭ１０５、ＲｅＲＡＭ１０６、ＳＴＴ−ＲＡＭ１０７、およびＮＡＮＤフラッシュ・メモリ１０８間でデータを選択的に移動して遅延性能およびスループット性能の強化を可能にする。ｅＳＣＭシステム１００は、データ・セット活動の検知および分類のための高度決定アルゴリズムを実行する制御コード１１２を含む。ｅＳＣＭシステム１００は、ｅＳＣＭ処理装置１１０に結合されているメモリ電気インターフェース回路１１４を含む。
【００２５】
図２Ａも参照する。本発明の１つの実施形態による図１のｅＳＣＭシステム１００を含む例示処理装置すなわち、コンピュータ・システムが示されている。システム２００は、中央処理装置（ＣＰＵ）２０２および複数のキャッシュ・メモリＬ１  ２０４、  Ｌ２  ２０６、Ｌ３  ２０８を含んでいる。システム２００は、メモリ・コントローラ２１２、ストレージ２１４、およびソリッド・ステート・ドライブ（ＳＳＤ）などのダイレクト・アクセス・ストレージ装置（ＤＡＳＤ）または瓦記録ディスク・ドライブ（ＳＤＤ）を含むハード・ディスク・ドライブ（ＨＤＤ）、またはシステム２００における接続ハードウェア装置（示されていない）のための周辺装置相互接続（ＰＣＩ）コンピュータ・バスなどのストレージ２１４を含んでいる。説明を一般化させるために、ＣＰＵ  ２０２は、システム・バス２２０のようなインターフェース２２０によってもｅＳＣＭ１００に接続されるように描かれている。システム２００では、ＤＲＡＭ１０４の階層はｅＳＣＭ１００により包含され、かつ、ｅＳＣＭ１００中に存在するソリッド・ステート・メモリ技術の混成要素間のデータ移動の管理は、ｅＳＣＭ処理装置１１０それ自身に収容されている特殊アルゴリズムにより、たとえば以下において説明するように、推進される。ｅＳＣＭ１００は、ホストＣＰＵ  ２０２の介入を受けないインターフェース２６０をもっている。当業者は、ｅＳＣＭがホストＣＰＵの介入なしにｅＳＣＭ１００とストレージ２１４間でデータを転送する機能をもっていることを理解するであろう。
【００２６】
図２Ｂも参照する。図２Ａのコンピュータ・システム２００の例示対が示されており、それぞれ、本発明の１つの実施形態による図１の強化ストレージ・クラス・メモリ１００を含んでいる。ここでは、それぞれのコンピュータ・システム２００のｅＳＣＭ１００は、ホストＣＰＵ２０２の介入なしにインターフェース２５０に示すデータ交換が可能である。当業者は、ホストＣＰＵの介入なしにコンピュータ・システム間でデータを転送できるｅＳＣＭの機能が２つを超える複数のコンピュータシステム間に拡張でき、かつ、クラウド・アプリケーションにおいて使用されるコンピュータ・システムの大きな集まりの効率的なデータ移動をサポートするために使用できることを理解するであろう。
【００２７】
本発明の実施形態の特徴に従って、ｅＳＣＭ処理装置１１０は、デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）ソケット中の標準メイン・メモリＤＲＡＭモジュールとしてメモリ・コントローラすなわちＣＰＵ  ２０２と交信する。メモリ・バス２２０は、２４０ラインまたはそれにより狭い高速完全バッファリングＤＲＡＭバスによる標準ＤＲＡＭバスとすることができる。いずれの場合も、バス中のすべての信号はｅＳＣＭ処理装置１１０に転送される。後者により、データは、所定のアルゴリズムに従って決定されるＤＲＡＭ１０４、ＰＣＭ１０５、ＲｅＲＡＭ１０６、ＳＴＴ−ＲＡＭ１０７またはＮＡＮＤフラッシュ１０８のいずれかに送り込まれる。
【００２８】
当然のことであるが、本発明の原理は特定のバス構成に限定されず、この発明の精神から逸脱することなく、他の多くのバス構成が可能である。
【００２９】
本発明の実施形態の特徴に従って、制御コード１１２は、ｅＳＣＭシステム１００のｅＳＣＭ処理装置１１０がそれ自身の知的データ検知アルゴリズムを使用してデータをＤＲＡＭ１０４、ＰＣＭ１０５またはＮＡＮＤフラッシュ１０８に送り込むべき時期を決定することを可能にする。任意選択で、ｅＳＣＭ処理装置１１０はホストＣＰＵ  ２０２と調整し、特定のデータ・セットを利用可能な技術すなわちメモリ階層、ＤＲＡＭ１０４、ＰＣＭ１０５、ＲｅＲＡＭ１０６、ＳＴＴ−ＲＡＭ１０７またはＮＡＮＤフラッシュ１０８のいずれかに送り込むことを推奨する特定のデータ要件をこのＣＰＵ  ２０２から得ることができる。
【００３０】
本発明の実施形態の特徴に従って、別の新機軸では、データ・セットをデータ・セット・サイズに従って種々のソリッド・ステート・メモリ技術に送り込む。それは、一般的な階層メモリ概念からの離脱である。この場合、データは、再使用の頻度および空間および場所の近接相関関係に従って種々のメモリ（またはストレージ）の階層に送り込まれる。ｅＳＣＭシステム１００のメモリ制御コード１１２は、ホストＣＰＵ  ２０２による特徴の調整、検知よび分類を可能にする。たとえば、この発明の制御コード１１２は、任意選択で、ホスト・システム２００のＣＰＵ  ２０２がキャッシュまたは書込バッファのためのＤＲＡＭ１０４のサイズ、どのデータ・セットを直ちにＰＣＭ１０５またはＮＡＮＤフラッシュ１０８に送り込むべきか、および読み取り動作においてどのアドレスをＰＣＭ１０５またはＮＡＮＤフラッシュ１０８から直接にもってくるべきかなどの決定をこれらの特徴の組み合わせの中で行うことを可能にする。
【００３１】
ｅＳＣＭシステム１００およびシステム２００は、本発明を理解するために十分に簡略化された形式で示されている。当然のことながら、本発明の原理は、図示されたｅＳＣＭシステム１００および図示されたシステム２００に限定されない。図示されたシステム２００は、構造的または機能的限界を示唆することを意図していない。本発明は、本発明の実施形態に従って種々のハードウェアの実現およびシステムならびに種々のその他の内部ハードウェア装置について使用することができる。
【００３２】
本発明の実勢形態の特徴に従って、ｅＳＣＭ処理装置１１０は、ＤＲＡＭ１０４、ＰＣＭ１０５、ＲｅＲＡＭ１０６、ＳＴＴ−ＲＡＭ１０７、およびＮＡＮＤフラッシュ・メモリ１０８間で選択的にデータを移動して遅延性能およびスループット性能の強化を可能にする。たとえば、この発明のＤＲＡＭ１０４、ＰＣＭ１０５およびＮＡＮＤフラッシュ１０８を含む３技術ダイレクト・アタッチトＤＩＭＭカード１０２を使用することは、大きなデータ・セットがＨＤＤまたはＳＳＤのようなストレージ２１４においてのみ利用できる場合に生ずる遅延に比べて、遅延性能およびスループット性能の強化をもたらす。ｅＳＣＭ１００は、メイン・メモリ・クラスの低遅延ストレージである。
【００３３】
本発明の実施形態の特徴に従って、ｅＳＣＭシステム１００のコストは、低コストＮＡＮＤフラッシュ・メモリ１０８の大量使用により低減する。低電力は、ＰＣＭ１０５およびＮＡＮＤフラッシュ・メモリ１０８を含む不揮発メモリ空間の大量使用とＤＲＡＭ１０４を含む不使用メモリ・チップによる選択的電力低減の両方により達成される。非常に広大なメモリ空間がＰＣＭ１０５およびＮＡＮＤフラッシュ１０８により有利に画定されて、ＤＲＡＭ層１０４が他の両層のキャッシュとしてではなく書込バッファとしてより多く動作することを可能にする。読み取り動作におけるデータは、ＤＲＡＭ１０４から得られない場合、ＰＣＭ１０５またはＮＡＮＤフラッシュ１０８から直接読み出すことができる。したがって、１つの実施形態では、データの唯一のコピーがｅＳＣＭ１００のみに存在し、したがってソリッド・ステート技術のいずれもキャシュとして使用されない。
【００３４】
図３Ａを参照すると。この発明の別の新機軸における種々のメモリ技術にまたがるデータ・セットを含むｅＳＣＭ１００の例示動作が、全体として参照符号３００により、示されている。図３Ａでは、ｅＳＣＭ１００がシステム２００のストレージ２１４とともに示されている。図３Ａでは、データ・セット・サイズに基づく例示データ位置がｅＳＣＭ１００のＤＲＡＭ１０４、ＰＣＭ１０５およびＮＡＮＤフラッシュ１０８とともに示されている。３０１により指示される第１のデータ・セットの場合のように、小さいデータ・セットは、全面的にＤＲＡＭ中に置かれる。次のこれより大きいデータ・セット（後に単一のセットとして読み込まれることが期待される）は、他のソリッド・ステート・メモリ技術に完全に格納されるかまたは相異なるソリッド・ステート・メモリ技術にまたがって格納される。３０２、３０４により指示される第２のデータ・セットは、それぞれ、ＤＲＡＭ１０４およびＰＣＭ１０５に格納される。すなわち、第２データ・セット３０２、３０４は、そのデータの一部がＤＲＡＭ１０４に格納され、かつ、そのデータの一部がＰＣＭ１０５に格納される。したがって、これは、２つの異なるソリッド・ステート・メモリ技術にまたがるデータ・セットである。３０６、３０８、３１０により指示される第３データ・セットは、それぞれ、一部はＤＲＡＭ１０４に、一部はＰＣＭ１０５に、また、一部はＮＡＮＤフラッシュ１０８に格納される。３１２、３１４により指示される４番目のデータ・セットは、それぞれ、一部はＰＣＭ１０５に、一部はＮＡＮＤフラッシュ１０８に格納される。
【００３５】
図３Ｂも参照すると、この発明の別の新機軸におけるｅＳＣＭ１００の種々のメモリ技術およびシステム２００のＨＤＤ／ＳＳＤ  ２１４にまたがるデータ・セットを含むｅＳＣＭ１００の例示動作が全体として参照符号３１６により示されている。３２０、３２１、３２２、３２３により指示される第５のデータ・セットは、それぞれ、一部はＤＲＡＭ１０４に、一部はＰＣＭ１０５に、一部はＮＡＮＤフラッシュ１０８に、一部はＨＤＤ／ＳＳＤ  ２１４に格納される。３２４、３２５、３２６により指示される第６のデータ・セットは、それぞれ、一部はＰＣＭ１０５に、一部はＮＡＮＤフラッシュ１０８に、一部はＨＤＤ／ＳＳＤ  ２１４に格納される。３２７、３２８により指示される第７のデータ・セットは、それぞれ、一部はＮＡＮＤフラッシュ１０８に、一部はＨＤＤ／ＳＳＤ  ２１４に格納される。３２９により指示されるさらなるデータ・セットはＮＡＮＤフラッシュ１０８に格納され、また、３３０により指示されるデータ・セットはＨＤＤ／ＳＳＤ  ２１４に格納される。当然のことながら、この新機軸は、この発明における他の新機軸をサポートするためにも使用され、その場合、所定のソリッド・ステート・メモリ技術の高い読み取り遅延は、低い読み取り遅延の別のソリッド・ステート・メモリ技術の動作により部分的または完全に隠蔽される。
【００３６】
次に、本発明の実施形態による強化ソリッド・ステート・ストレージ使用性能を実現するｅＳＣＭ１００の例示動作を示すフロー・チャートを示す図４Ａ、４Ｂ、４Ｃを参照する。
【００３７】
図４Ａにおいて、たとえばＣＰＵ  １１０により行われる例示動作は、ブロック４００で示されているように開始される。ブロック４０２に示されているように、ｅＳＣＭ  ＣＰＵすなわちｅＳＣＭコントローラ１１０は作業負荷認識を行い、次にメモリ・インターフェースをコンピュータ・システム２００に提示する動作のみを行う。これは、ＤＲＡＭを使用するコンピュータ・システムとの完全なソフトウェア互換性のみならず完全なハードウェア互換性を与える。したがって、実質的にすべての既存システムにおける既存ＤＩＭＭは、本発明の実施形態による新しいｅＳＣＭ１００に交換できる。ブロック４０４に示すように、ｅＳＣＭコントローラ１１０は、使用されるデータ・タイプに応じてＤＲＡＭ１０４、ＰＣＭ１０５、ＲｅＲＡＭ１０６、ＳＴＴ−ＲＡＭ１０７、およびＮＡＮＤフラッシュ１０８間でデータを選択的に移動して遅延性能特性およびスループット性能特性を改善する。
【００３８】
図４Ｂにおいて、たとえば、ｅＳＣＭコントローラ１１０により行われる例示動作はＮＡＮＤフラッシュ１０８へのデータ書き込みの継続であり、決してＰＣＭ１０５への初期書込ではない。本発明の実施形態に従って、ブロック４１０に示されているように、すべての書込はＤＲＡＭにおいてバッファされ、ＮＡＮＤフラッシュに送られる。この戦略は、この発明の実施形態において、ＰＣＭと対照してＮＡＮＤフラッシュにおける短い書込プロセス時間と、ＰＣＭと対比してＮＡＮＤフラッシュにおけるはるかに大きい利用可能な容量へのアクセスも平行処理とする設計決定の可能性の両方を利用する。ブロック４１２において示されているように、データは、データ・セット・サイズに従ってＤＲＡＭ１０４、ＰＣＭ１０５、ＲｅＲＡＭ１０６、ＳＴＴ−ＲＡＭ１０７、およびＮＡＮＤフラッシュ１０８間で選択的に移動される。ブロック４１４に示すように、ＤＲＡＭ１０４、ＰＣＭ１０５、ＲｅＲＡＭ１０６、ＳＴＴ−ＲＡＭ１０７、およびＮＡＮＤフラッシュ１０８を含むメモリ技術のいずれかから検索データを読み出す。これは、本発明の１つの実施形態において、これらのソリッド・ステート・メモリ技術のいずれも他のメモリのキャシュとして使用されないことを示す別の詳細である。それにも関わらず、この発明において記述された戦略に加えてキャッシュ戦略を用いることは、この発明の精神から逸脱することなく可能な自明で方法であることを当業者は容易に認識するであろう。
【００３９】
図４Ｃにおいて、ブロック４２０により示されているように、たとえばｅＳＣＭコントローラ１１０により行われる例示動作はデータ格納および書込バッファのために使用するＤＲＡＭサイズを識別することを含んでおり、また、高度決定アルゴリズムが使用されてデータ・セット活動の検知および分類が行われる。ブロック４２２に示されているように、データを最初に不揮発性ＰＣＭ１０５およびＮＡＮＤフラッシュ１０８に選択的に割り当てることにより、大きなサイズのＤＲＡＭセットをリフレッシュする代わりに低電力の不揮発性メモリを使用する。アレイ設計によりＰＣＭ１０５は低密度、低遅延、小サイズのデータ・セット用とする。アレイ設計によりＮＡＮＤフラッシュ１０８は高密度、比較的高遅延、大きいサイズのデータ・セット用とする。頻繁に書き込まれる小サイズのデータ・セットは、最小遅延で読み出し可能なＤＲＡＭ１０４自体に格納することが好ましい。
【００４０】
別の重要な新機軸では、ブロック４２４に示すように、データ・セット・サイズに応じて、任意選択で所定のデータ・セットをＤＲＡＭ１０４、ＰＣＭ１０５、ＲｅＲＡＭ１０６、ＳＴＴ−ＲＡＭ１０７およびＮＡＮＤフラッシュ１０８を含む種々のソリッド・ステート技術にまたがらせ、任意選択でさらにＨＤＤ／ＳＳＤ  ２０４にもまたがらせて格納する。これは、以下において詳しく説明するように、一部のデータ・セットにおけるＰＣＭ１０５またはＮＡＮＤフラッシュ１０８の遅延の隠蔽を可能にする。
【００４１】
図５を参照すると、全体として参照符号５００により示されているのは、本発明の実施形態による強化ソリッド・ステート強化ストレージ・クラス・メモリ（ｅＳＣＭ）を実現する例示ソリッド・ステート・ストレージ・システムの別の詳細図である。例示ｅＳＣＭ５００では、ＲｅＲＡＭおよびＳＴＴ−ＲＡＭは示されていない。この実施形態では、ＮＡＮＤフラッシュは、さらにシングル・レベル・セル（ＳＬＣ）とマルチ・レベル・セル（ＭＬＣ）技術に分かれている。したがって、ソリッド・ステート強化ストレージ・クラス・メモリ（ｅＳＣＭ）システム５００は、ＤＲＡＭチップ５０２を含むＤＲＡＭ１０４、ＰＣＭチップ５０４を含むＰＣＭ１０５、およびＮＡＮＤフラッシュ・シングル・レベル・セル（ＳＬＣ）チップ５０６およびＮＡＮＤフラッシュ・マルチ・レベル・セル（ＭＬＣ）チップ５０８の組み合わせを含むＮＡＮＤフラッシュ１０８を含んでいる。ソリッド・ステート・ストレージ・システムｅＳＣＭ５００は、処理装置５１０および複数のバス・バッファ１−Ｎ、５１２のほかＤＲＡＭチップ５０２、ＰＣＭチップ５０４、およびＮＡＮＤフラッシュＳＬＣチップ５０６およびＮＡＮＤフラッシュＭＬＣチップ５０８を含んでいる。
【００４２】
本発明の実施形態の特徴に従って、帯域幅は、ｅＳＣＭ処理装置５１０により取り扱われ、バス・バッファ１−Ｎ、５１２とともにＤＲＡＭチップ５０２、ＰＣＭチップ５０４、およびＮＡＮＤフラッシュＳＬＣチップ５０６およびＮＡＮＤフラッシュＭＬＣチップ５０８を使用してバッファリングおよび並列化が行われる。
【００４３】
ここで、サイズに応じてデータ・セットは種々のソリッド・ステート・メモリ技術にまたがることができ、また、１つのソリッド・ステート・メモリ技術からの遅延は他の低遅延ソリッド・ステート・メモリ技術により隠蔽または部分的に隠蔽され得ることを想起する。ここで図６Ａ、６Ｂ、６Ｃを参照する。本発明の実施形態による強化ソリッド・ステート・ストレージ使用性能を実現するｅＳＣＭシステム１００すなわちソリッド・ステート・ストレージ・システムｅＳＣＭ５００の例示読み出し動作が図解されている。上述したように、強化ソリッド・ステート・ストレージ遅延性能を実現するために、データは、データ・セット・サイズに応じて、ＤＲＡＭ１０８、ＰＣＭ１０５およびＮＡＮＤフラッシュ１０４およびＤＲＡＭチップ５０２、ＰＣＭチップ５０４、およびＮＡＮＤフラッシュＳＬＣチップ５０６およびＮＡＮＤフラッシュＭＬＣチップ５０８の間で移動される。
【００４４】
図６Ａでは、たとえばｅＳＣＭコントローラ１１０により行われる例示読み出し動作がＤＲＡＭ１０４およびＰＣＭ１０５からの小さな塊のデータ読み出しの流れ６０２として、全体として参照符号６００で示されている。たとえば、小規模要求は、ときとして、３２  Ｂまたは６４  Ｂのように小さいが、しかし、平均メイン・メモリ・アクセスは、平均１６  ＫＢの塊の読み出しとなる傾向をもっている。この例の場合、ＤＲＡＭ１０４技術およびＰＣＭ１０５技術にまたがるデータ・セットを読み出す必要がある。ＳＣＭは、最初に要求されたデータのうちＤＲＡＭ１０４に格納されている部分を送り出すことにより読み取り要求に応える。並行して、かつ、ホストから隠れて、ＳＣＭは、残りのデータのＰＣＭ１０５からの取り出しを開始する。したがって、ＰＣＭ１０５技術からの遅延は、ＤＲＡＭ１０４アクセスにおける遅延およびそのデータをＤＲＡＭ１０４からホスト２０２に転送するのに要する時間により隠蔽されるかまたは部分的に隠蔽される。ＤＲＡＭ１０４およびＰＣＭ１０５中のデータ・セットのパーティションのサイズ、これらの２つの技術の遅延およびバスの速度に応じて、ＰＣＭアクセスからの高い方の遅延は完全に隠蔽され、ホスト２０２により知覚され得ない。したがって、この解決方法は、あたかもデータ・セット全体がＤＲＡＭ中に格納されているかのように挙動するが、この解決方法のコストはＰＣＭおよびＤＲＡＭの相対的な量により比例的に低減される。さらに、停電の場合、ＤＲＡＭに格納されているデータの部分のみ、ｅＳＣＭ中の不揮発性メモリに保存する必要がある。
【００４５】
図６Ｂでは、たとえばｅＳＣＭコントローラ１１０により行われる、参照符号６１０により示される例示読み出し動作が、ＤＲＡＭ１０８、ＰＣＭ１０５およびＮＡＮＤフラッシュ１０４からの中くらいのサイズの塊のデータ読み出しの流れ６１２として示されている。この場合のデータ・セットは、３種類の技術にまたがるのに十分なほど大きい。データの一部が最も低い遅延のメモリ技術から順次読まれてホストに送られているときに、やはり要求されているデータが残りのメモリ技術から取り出される。メモリ技術のそれぞれに割り当てられた要求されたデータ・セットのパーティションのサイズ、種々のソリッド・ステート・メモリ技術の実際の遅延およびバスの速度に応じて、ＰＣＭ１０５およびＮＡＮＤフラッシュ１０８のアクセスからの遅延が完全に隠蔽され、ホストにより知覚され得ないことが可能である。
【００４６】
当業者は、その他のメモリ技術がこのｅＳＣＭにおいて使用でき、かつ、上述の同じ発明の利益を享受できることを容易に理解するであろう。当業者は、データ・セットのまたがる各メモリ技術中のデータ・セット・パーティションのサイズが使用されるソリッド・ステート・メモリ技術の実際の遅延およびバスの速度の関数であることも認識するであろう。１つの実施形態では、慎重な設計により、データ・セットの重要性に応じて遅延の部分的または全面的隠蔽を提供できるであろう。
【００４７】
図６Ｃでは、たとえばｅＳＣＭコントローラ１１０により行われる、全体として参照符号６２０で示す、例示読み出し動作がＮＡＮＤフラッシュ１０８からの非常に長い塊のデータ読み出しの流れ６２２として示されている。たとえば、３２０  ＫＢを超える要求は、ＮＡＮＤフラッシュ１０８の読み出しを可とする。このように非常に大きいサイズのデータ・セットの場合、ＮＡＮＤフラッシュ１０８からの遅延は、おそらく、それ自体あまり重要ではなく、ＳＣＭは、データ・セット全体をＮＡＮＤフラッシュ１０８に割り当てることができる。
【００４８】
当業者が容易に理解できることであるが、主としてデータ・セット・サイズに従ってデータを割り当てる戦略は、特定のサイズの大量のデータが特定のソリッド・ステート・メモリ技術で利用可能なメモリ空間に納まらないこともある場合の補助戦略と合わせて使用することができる。このような場合、データ・セットの使用の頻度に基づく第２の基準を使用してどのデータ・セットをストレージ中の低い遅延時間位置に全面的にまたは部分的（それが複数のソリッド・ステート技術にまたがる場合）に置くべきか決定することができる。
【００４９】
データを割り当てる本発明の戦略が所定のデータ・セットを任意選択でＤＲＡＭ１０４、ＰＣＭ１０５、ＲｅＲＡＭ１０６、ＳＴＴ−ＲＡＭ１０７、およびＮＡＮＤフラッシュ１０８を含む種々のソリッド・ステート技術にまたがらせて格納し、任意選択でさらにＨＤＤ／ＳＳＤ  ２０４にもまたがらせて格納することを含むことは、当業者により容易に認識されるであろう。
【００５０】
本発明について図面に示した本発明の実施形態の詳細を参照しつつ記述したが、これらの詳細は、添付の請求項において請求される本発明の範囲を制限することを意図しない。
【符号の説明】
【００５１】
１００  ｅＳＣＭシステム
１０２  ＤＩＭＭカード
１０４  ＤＲＡＭ
１０６  ＲｅＲＡＭ
１０７  ＲＡＭＳＴＴ−ＲＡＭ
１０８  ＤＲＡＭ
１１０  ｅＳＣＭ処理装置
１１２  制御コード
１１４  メモリ電気インターフェース回路
２００  システム
２０２  ホスト
２１２  コントローラ
２１４  ストレージ
２２０、２５０、２６０  インターフェース
３０２、３０４  セット
４００〜４２４  ブロック
５００  システム
５０２  ＤＲＡＭチップ
５０４  ＰＣＭチップ
５０６  ＮＡＮＤフラッシュＳＬＣチップ
５０８  ＮＡＮＤフラッシュＭＬＣチップ
５１０  ｅＳＣＭ処理装置
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
2014078231.tif 000012
【図６Ｂ】
2014078231.tif 000013
【図６Ｃ】
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