(57)【要約】【課題】溝ゲートと素子分離膜との間の距離のばらつきを防止する。【解決手段】素子分離膜ＳＴＩは、素子分離膜ＳＴＩの表面の高さが基板ＳＵＢの表面の高さよりも高くなるように形成される。そして絶縁膜ＨＭが基板ＳＵＢおよび素子分離膜ＳＴＩ上に形成される。絶縁膜ＨＭは、基板ＳＵＢの表面に対する素子分離膜ＳＴＩの表面の凹凸が絶縁膜ＨＭの表面に残るように形成されている。絶縁膜ＨＭ上のレジスト膜ＲＦ１の現像により、開口パターンＯＰ１が形成される。開口パターンＯＰ１は、絶縁膜ＨＭの表面の凹凸により形成される絶縁膜ＨＭの傾斜面ＩＮＣ１の少なくとも一部と重なるように形成されている。【選択図】図７
2014236019.tif 000002
【特許請求の範囲】
【請求項１】
基板に素子分離膜を形成して、前記素子分離膜によって前記基板の他の領域から電気的に絶縁された第１素子領域を前記基板に形成する工程と、
前記基板および前記素子分離膜上に絶縁膜を形成する工程と、
前記絶縁膜上にレジスト膜を形成する工程と、
前記レジスト膜の第１開口パターンの少なくとも一部が前記第１素子領域と平面視で重なる位置に形成されるように前記レジスト膜を現像する工程と、
前記レジスト膜の前記第１開口パターンを前記絶縁膜に転写する工程と、
前記第１開口パターンの前記絶縁膜への転写後、前記絶縁膜をマスクとして、前記第１素子領域において前記基板の表面に第１の溝を形成する工程と、
前記絶縁膜を除去する工程と、
前記絶縁膜を除去した後、前記第１素子領域において前記基板の表面に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜を形成した後、前記第１の溝に第１ゲート電極を埋め込んで前記第１ゲート電極が前記第１素子領域を平面視で分離するように前記第１ゲート電極を形成する工程と、
前記第１素子領域において前記第１ゲート電極を挟む領域に、第１ソース・ドレイン領域を形成する工程と、
を含み、
前記基板に前記素子分離膜を形成する前記工程では、前記素子分離膜の表面の高さが前記基板の表面の高さよりも高くなるように前記素子分離膜が形成され、
前記絶縁膜を形成する前記工程では、前記絶縁膜は、前記基板の表面に対する前記素子分離膜の表面の凹凸が前記絶縁膜の表面に残るように形成され、
前記レジスト膜を現像する前記工程では、前記第１開口パターンは、平面視で前記第１素子領域の近傍において前記絶縁膜の表面の凹凸により形成される前記絶縁膜の傾斜面の少なくとも一部と平面視で重なるように形成される半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記レジスト膜を現像する前記工程では、前記第１開口パターンは、前記第１素子領域に接する素子分離膜の少なくとも一部と平面視で重なるように形成される半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記素子分離膜を形成する前記工程は、平面視で前記第１素子領域の外側において前記素子分離膜により形成されたアライメントマークを前記基板に形成する工程を含み、
前記絶縁膜を形成する前記工程は、前記アライメントマークおよび前記アライメントマークの周辺領域上に前記絶縁膜を形成する工程を含み、
前記レジスト膜を形成する前記工程は、前記アライメントマークおよび前記アライメントマークの周辺領域上において、前記絶縁膜上に前記レジスト膜を形成する工程を含み、
前記レジスト膜を現像する前記工程は、前記レジスト膜のアライメント開口パターンが前記アライメントマークおよび前記アライメントマークの周辺領域上に形成されるように前記レジスト膜を現像する工程を含み、
前記アライメント開口パターンは、前記基板の表面に対する前記アライメントマークの表面の凹凸により前記絶縁膜の表面に形成される凹凸を露出し、
前記レジスト膜を現像する前記工程後かつ前記第１開口パターンを転写する前記工程前、前記絶縁膜の表面の凹凸を利用して、前記レジスト膜の配置のずれを検証する工程をさらに含み、
前記レジスト膜の配置のずれを検証する前記工程において前記第１開口パターンが前記絶縁膜の前記傾斜面と平面視で重ならず前記傾斜面側よりも前記第１素子領域側に形成されている場合は、前記レジスト膜が除去された後、前記レジスト膜を形成する前記工程と、前記レジスト膜を現像する前記工程と、が再度実行される半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記ゲート電極上に層間絶縁膜を形成する工程をさらに含み、
前記絶縁膜を除去する前記工程は、前記アライメントマークおよび前記アライメントマークの周辺領域上の前記絶縁膜を除去する工程を含み、
前記アライメントマークおよび前記アライメントマークの周辺領域上には、ゲート電極は形成されず、前記層間絶縁膜が形成される半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
前記素子分離膜を形成する前記工程は、前記素子分離膜によって前記基板の他の領域から電気的に絶縁された第２素子領域を前記基板に形成する工程を含み、
前記レジスト膜を現像する前記工程は、前記レジスト膜の第２開口パターンの少なくとも一部が前記第２素子領域と平面視で重なる位置に形成されるように前記レジスト膜を現像する工程を含み、
前記第１開口パターンを転写する前記工程は、前記レジスト膜の前記第２開口パターンを前記絶縁膜に転写する工程を含み、
前記第１の溝を形成する工程は、前記絶縁膜をマスクとして、前記第２素子領域において前記基板の表面に第２の溝を形成する工程を含み、
前記第１ゲート絶縁膜を形成する前記工程は、前記第２素子領域において前記基板の表面に第２ゲート絶縁膜を形成する工程を含み、
前記第１ゲート電極を形成する前記工程は、前記第２の溝に第２ゲート電極を埋め込んで前記第２ゲート電極が前記第２素子領域を平面視で分離するように前記第２ゲート電極を形成する工程を含み、
前記第１ソース・ドレイン領域を形成する前記工程は、前記第２素子領域において前記第２ゲート電極を挟む領域に、第２ソース・ドレイン領域を形成する工程を含み、
前記レジスト膜を現像する前記工程では、前記第２開口パターンは、平面視で前記第２素子領域の近傍において前記絶縁膜の表面の凹凸により形成される前記絶縁膜の傾斜面の少なくとも一部と平面視で重なるように形成され、
前記第１開口パターンを形成するための前記レジスト膜の現像工程と、前記第２開口パターンを形成するための前記レジスト膜の現像工程とは、同一段階で実行される半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法であって、
前記絶縁膜を形成する前記工程では、前記絶縁膜は、堆積により形成される半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法であって、
前記絶縁膜は、前記基板に対してエッチング選択比を有する材料により形成されている半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記絶縁膜は、シリコン酸化膜もしくはシリコン窒化膜の単層により形成され、またはシリコン酸化膜とシリコン窒化膜とを含む複数層により形成されている半導体装置の製造方法。
【請求項９】
基板の第１素子領域に形成された第１トランジスタを備え、前記第１素子領域は前記基板に形成された素子分離膜によって前記基板の他の領域から電気的に絶縁されており、
前記第１トランジスタは、
前記第１素子領域において、所定方向に互いに並列に配列して前記基板に形成された複数の溝からなる第１溝群に埋め込まれた第１ゲート電極と、
前記所定方向と直交する方向において平面視で前記第１溝群を挟むように前記基板に形成された第１ソース・ドレイン領域と、
を含み、
前記第１溝群では、前記所定方向において前記第１溝群の両端に位置する各溝が、前記所定方向に互いに異なる幅を有し、かつ、前記所定方向において前記第１溝群の一端に位置する溝から当該溝と前記所定方向において最隣接する前記素子分離膜までの距離Ｄ１１と、前記所定方向において前記第１溝群の他端に位置する溝から当該溝と前記所定方向において最隣接する前記素子分離膜までの距離Ｄ１２とが、
｜Ｄ１１−ＡＶＧ（Ｄ１１，Ｄ１２）｜／ＡＶＧ（Ｄ１１，Ｄ１２）×１００≦５．０［％］
を満たしている（ただし、ＡＶＧ（Ｄ１１，Ｄ１２）は、Ｄ１１およびＤ１２の相加平均を示す。）半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記第１溝群では、前記所定方向において一端に位置する溝と、前記所定方向において他端に位置する溝と、の間に、少なくとも１つの溝が配列され、前記第１溝群の溝同士の間の距離は、互いに略等しい半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記第１溝群では、前記所定方向において一端に位置する溝と、前記所定方向において他端に位置する溝と、の間に、複数の溝が配列され、
前記第１溝群において、前記所定方向の一端に位置すると溝と、前記所定方向の他端に位置する溝と、の間に配列された前記複数の溝は、前記所定方向において互いに略等しい幅を有する半導体装置。
【請求項１２】
請求項９に記載の半導体装置であって、
平面視で前記第１素子領域の外側において、前記素子分離膜により前記基板に形成されたアライメントマークと、
前記第１ゲート電極および前記第１ソース・ドレイン領域上に形成された層間絶縁膜と、
をさらに備え、
前記アライメントマークは、前記所定方向と直交する方向に延伸しており、前記基板には前記アライメントマークに接して小溝が形成されており、前記小溝には前記層間絶縁膜が埋め込まれている半導体装置。
【請求項１３】
請求項９に記載の半導体装置であって、
前記第１素子領域において前記基板の表面と前記第１ゲート電極との間に形成された第１ゲート絶縁膜をさらに備え、
前記第１ゲート絶縁膜の膜厚は、２．０ｎｍ以上かつ３．０ｎｍ以下である半導体装置。
【請求項１４】
請求項９に記載の半導体装置であって、
前記複数の溝の底部の位置は、前記素子分離膜の底部の位置よりも、前記基板の表面に対して浅い半導体装置。
【請求項１５】
請求項９に記載の半導体装置であって、
前記基板の第２素子領域に形成された第２トランジスタをさらに備え、前記第２素子領域は前記素子分離膜によって前記基板の他の領域から電気的に絶縁されており、
前記第２トランジスタは、
前記第２素子領域において、前記所定方向に互いに並列に配列して前記基板に形成された複数の溝からなる第２溝群に埋め込まれた第２ゲート電極と、
前記所定方向と直交する方向において平面視で前記第２溝群を挟むように前記基板に形成された第２ソース・ドレイン領域と、
を含み、
前記所定方向において前記第１溝群の両端に位置する各溝と、前記所定方向において前記第２溝群の両端に位置する各溝とは、前記所定方向において略等しい幅を有しており、前記所定方向において前記第１溝群の両端に位置する各溝から当該各溝と前記所定方向において最隣接する前記素子分離膜までの距離と、前記所定方向において前記第２溝群の両端に位置する各溝から当該各溝と前記所定方向において最隣接する前記素子分離膜までの距離とは、略等しい半導体装置。
【請求項１６】
請求項１５に記載の半導体装置であって、
前記第１素子領域と前記第２素子領域とを含み、かつ、互いに前記素子分離膜によって電気的に互いに絶縁されている複数の素子領域が、前記基板において平面視で格子状に配列されており、
前記第１素子領域と前記第２素子領域とは、互いに隣接している半導体装置。
【請求項１７】
請求項１５に記載の半導体装置であって、
前記基板の第３素子領域に形成された第３トランジスタをさらに備え、前記第３素子領域は前記素子分離膜によって前記基板の他の領域から電気的に絶縁されており、
前記第３トランジスタは、
前記第３素子領域において、前記所定方向と異なる方向に互いに並列に配列して前記基板に形成された複数の溝からなる第３溝群に埋め込まれた第３ゲート電極と、
前記第３溝群の配列方向と直交する方向において平面視で前記第３溝群を挟むように前記基板に形成された第３ソース・ドレイン領域と、
を含み、
前記所定方向において前記第１溝群の両端に位置する溝同士の前記所定方向における幅のばらつきと、前記第３溝群の配列方向において前記第３溝群の両端に位置する溝の前記第３溝群の配列方向における幅のばらつきとは異なり、前記所定方向において前記第１溝群の両端に位置する各溝から当該各溝と前記所定方向において最隣接する前記素子分離膜までの距離と、前記第３溝群の配列方向において前記第３溝群の両端に位置する各溝から当該各溝と前記第３溝群の配列方向において最隣接する前記素子分離膜までの距離とは、略等しい半導体装置。
【請求項１８】
請求項１７に記載の半導体装置であって、
前記第３素子領域は、前記第３溝群の配列方向が前記所定方向と直交するように形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えばロジック回路に適用可能な技術である。
【背景技術】
【０００２】
溝ゲート型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）について種々の構造が現在提案されている。特許文献１には、窒素が導入されたゲート絶縁膜を備える溝ゲート型ＭＯＳＦＥＴが記載されている。特許文献１には、ゲートトレンチの開口縁近傍における窒素濃度が、ゲートトレンチの底部近傍における窒素濃度よりも高いことが記載されている。特許文献２には、溝ゲート型ＭＯＳＦＥＴの製造方法が記載されている。特許文献２では、埋め込み層が溝に形成される。次いで、サイドウォールが埋め込み層上に形成される。そして埋め込み層がサイドウォールをマスクとしてエッチングされる。
【０００３】
その他のＭＯＳＦＥＴの例として、特許文献３には、スペーサを自己整合マスクとして、ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）と高濃度ソース・ドレイン領域とを基板に同時に形成することが記載されている。特許文献４には、柱状型ＭＯＳＦＥＴが記載されている。特許文献４では、柱状体が半導体基板上に形成される。次いで、柱状体および半導体基板を覆う半導体膜が形成される。そしてこの半導体膜がエッチバックされる。これにより、半導体膜（ゲート電極）が柱状体の側壁に形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２３２４４６号公報
【特許文献２】特開２０１１−２４３９６０号公報
【特許文献３】特開平７−１５３９４１号公報
【特許文献４】特開２０１０−２６７８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
溝ゲート型ＭＯＳＦＥＴでは、溝ゲートと素子分離膜との間に空乏層が形成される。空乏層の幅は、溝ゲートと素子分離膜との間の距離によって定まる。このため、溝ゲートと素子分離膜との間の距離にばらつきが生じると、空乏層の幅にもばらつきが生じることになる。このような空乏層の幅のばらつきは、溝ゲート型ＭＯＳＦＥＴの特性にばらつきを引き起こすことになる。本発明者は、溝ゲートと素子分離膜との間の距離のばらつきを防止することを検討した。
【０００６】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、素子分離膜は、素子分離膜の表面の高さが基板の表面の高さよりも高くなるように形成される。そして絶縁膜が基板および素子分離膜上に形成される。この絶縁膜は、基板の表面に対する素子分離膜の表面の凹凸が絶縁膜の表面に残るように形成されている。絶縁膜上のレジスト膜の現像により、開口パターンが形成される。この開口パターンは、絶縁膜の表面の凹凸により形成される絶縁膜の傾斜面の少なくとも一部と重なるように形成されている。
【発明の効果】
【０００８】
前記一実施の形態によれば、溝と素子分離膜との間の距離のばらつきが防止される。
【図面の簡単な説明】
【０００９】
【図１】実施の形態における半導体装置の平面透視図である。
【図２】（ａ）は、実施の形態における半導体装置を示す断面図であり、（ｂ）は、実施の形態における半導体装置を示す断面図である。
【図３】（ａ）は、実施の形態における半導体装置を示す断面図であり、（ｂ）は、実施の形態における半導体装置を示す断面図である。
【図４】実施の形態における素子領域の平面透視図である。
【図５】図２に示される半導体装置の製造方法を示す断面図である。
【図６】実施の形態の他の例に係る半導体装置の製造方法を示す断面図である。
【図７】図２に示される半導体装置の製造方法を示す断面図である。
【図８】図２に示される半導体装置の製造方法を示す断面図である。
【図９】図２に示される半導体装置の製造方法を示す断面図である。
【図１０】実施の形態における半導体装置の平面透視図である。
【図１１】（ａ）は、実施の形態における半導体装置を示す断面図であり、（ｂ）は、実施の形態における半導体装置を示す断面図である。
【図１２】実施の形態における他の例の半導体装置を示す断面図である。
【図１３】図１２に示される半導体装置の製造方法を示す断面図である。
【図１４】実施の形態における半導体集積回路を示す平面図である。
【図１５】（ａ）は、図１４に示される半導体集積回路の第１例を示す断面図であり、（ｂ）は、図１４に示される半導体集積回路の第２例を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１は、本実施形態における半導体装置の平面透視図である。図２（ａ）は、図１のＡ１−Ａ１´における断面図と、アライメント領域ＡＬＲ（図１において不図示）における断面図を示す。図２（ｂ）は、図１のＢ１−Ｂ１´における断面図を示す。図３（ａ）は、図１のＡ２−Ａ２´における断面図と、アライメント領域ＡＬＲ（図１において不図示）における断面図を示す。図３（ｂ）は、図１のＢ２−Ｂ２´における断面図を示す。図４は、本実施形態における素子領域ＲＧ１の平面透視図である。
【００１２】
本実施形態における半導体装置は、図１、２（ａ）および２（ｂ）に示されるように、トランジスタＴＲ１を備えている。トランジスタＴＲ１は、基板ＳＵＢの素子領域ＲＧ１に形成されている。素子領域ＲＧ１は、基板ＳＵＢに形成された素子分離膜ＳＴＩによって基板ＳＵＢの他の領域から電気的に絶縁されている。トランジスタＴＲ１は、ゲート電極ＧＥ１と、ソース・ドレイン領域ＳＤＲ１と、を含んでいる。ゲート電極ＧＥ１は、溝群ＴＲＣＧ１に埋め込まれている。溝群ＴＲＣＧ１は、複数の溝ＴＲＣ１１およびＴＲＣ１２からなっている。溝ＴＲＣ１１およびＴＲＣ１２は、素子領域ＲＧ１において、ｘ方向に互いに並列に配列している。また溝ＴＲＣ１１およびＴＲＣ１２は、基板ＳＵＢに形成されている。ソース・ドレイン領域ＳＤＲ１は、ｙ方向において平面視で溝群ＴＲＣＧ１を挟むように基板ＳＵＢに形成されている。ｙ方向は、ｘ方向と直交する方向である。溝群ＴＲＣＧ１では、溝ＴＲＣ１１およびＴＲＣ１２が、ｘ方向に異なる幅Ｗ１１およびＷ１２を有している。溝ＴＲＣ１１およびＴＲＣ１２は、ｘ方向において溝群ＴＲＣＧ１の両端に位置する各溝である。そして所定の距離Ｄ１１と距離Ｄ１２とが、
Ｖ（Ｄ１１，Ｄ１２）＝｜Ｄ１１−ＡＶＧ（Ｄ１１，Ｄ１２）｜／ＡＶＧ（Ｄ１１，Ｄ１２）×１００≦５．０［％］    （１）
を満たしている。ただし、ＡＶＧ（Ｄ１１，Ｄ１２）は、Ｄ１１およびＤ１２の相加平均を示す。Ｖ（Ｄ１１，Ｄ１２）は、距離Ｄ１１およびＤ１２の平均値からの、距離Ｄ１１およびＤ１２のばらつきを示している。なお、ＡＶＧ（Ｄ１１，Ｄ１２）＝（Ｄ１１＋Ｄ１２）／２より、以下の式（１）´が成立することが明らかである。すなわち、式（１）と式（１）´は等価である。
Ｖ（Ｄ１１，Ｄ１２）＝｜Ｄ１２−ＡＶＧ（Ｄ１１，Ｄ１２）｜／ＡＶＧ（Ｄ１１，Ｄ１２）×１００≦５．０［％］    （１）´
距離Ｄ１１は、溝ＴＲＣ１１から素子分離膜ＳＴＩ１１までの距離である。溝ＴＲＣ１１は、ｘ方向において溝群ＴＲＣＧ１の一端に位置する溝である。素子分離膜ＳＴＩ１１は、溝ＴＲＣ１１がｘ方向において最隣接する素子分離膜ＳＴＩである。距離Ｄ２１は、溝ＴＲＣ１２から素子分離膜ＳＴＩ１２までの距離である。溝ＴＲＣ１２は、ｘ方向において溝群ＴＲＣＧ１の他端に位置する溝である。素子分離膜ＳＴＩ１２は、溝ＴＲＣ１２がｘ方向において最隣接する素子分離膜ＳＴＩである。
【００１３】
本実施形態では、溝ＴＲＣ１１の幅Ｗ１１と溝ＴＲＣ１２の幅Ｗ１２とが異なる一方で、溝ＴＲＣ１１と素子分離膜ＳＴＩ１１との間の距離Ｄ１１および溝ＴＲＣ１２と素子分離膜ＳＴＩ１２との間の距離Ｄ１２のばらつきＶ（Ｄ１１，Ｄ１２）が５．０％以下となっている。このように、本実施形態では、溝ＴＲＣ１１およびＴＲＣ１２の幅のばらつきが生じても、溝ＴＲＣ１１と素子分離膜ＳＴＩ１１との間の距離Ｄ１１および溝ＴＲＣ１２と素子分離膜ＳＴＩ１２との間の距離Ｄ１２のばらつきが防止されている。
【００１４】
本実施形態における半導体装置は、図１、３（ａ）および３（ｂ）に示されるように、トランジスタＴＲ２をさらに備えていてもよい。トランジスタＴＲ２は、基板ＳＵＢの素子領域ＲＧ２に形成されている。素子領域ＲＧ２は、基板ＳＵＢに形成された素子分離膜ＳＴＩによって基板ＳＵＢの他の領域から電気的に絶縁されている。トランジスタＴＲ２は、ゲート電極ＧＥ２と、ソース・ドレイン領域ＳＤＲ２と、を含んでいる。ゲート電極ＧＥ２は、溝群ＴＲＣＧ２に埋め込まれている。溝群ＴＲＣＧ２は、複数の溝ＴＲＣ２１およびＴＲＣ２２からなっている。溝ＴＲＣ２１およびＴＲＣ２２は、素子領域ＲＧ２において、ｘ方向に互いに並列に配列している。また溝ＴＲＣ２１およびＴＲＣ２２は、基板ＳＵＢに形成されている。ソース・ドレイン領域ＳＤＲ２は、ｙ方向において平面視で溝群ＴＲＣＧ２を挟むように基板ＳＵＢに形成されている。そして本実施形態では、溝ＴＲＣ１１と、溝ＴＲＣ２１とは、ｘ方向において略等しい幅Ｗ１１およびＷ２１を有している。溝ＴＲＣ１２と、溝ＴＲＣ２２とは、ｘ方向において略等しい幅Ｗ１２およびＷ２２を有している。溝ＴＲＣ１１およびＴＲＣ１２は、ｘ方向において溝群ＴＲＣＧ１の両端に位置する溝である。溝ＴＲＣ２１およびＴＲＣ２２は、ｘ方向において溝群ＴＲＣＧ２の両端に位置する溝である。さらに本実施形態では、距離Ｄ１１と距離Ｄ２１とが略等しい。また距離Ｄ１２と距離Ｄ２２とが略等しい。距離Ｄ１１とは、溝ＴＲＣ１１から素子分離膜ＳＴＩ１１までの距離である。距離Ｄ２１とは、溝ＴＲＣ２１から素子分離膜ＳＴＩ２１までの距離である。距離Ｄ１２とは、溝ＴＲＣ１２から素子分離膜ＳＴＩ１２までの距離である。距離Ｄ２２とは、溝ＴＲＣ２２から素子分離膜ＳＴＩ２２までの距離である。素子分離膜ＳＴＩ１１は、溝ＴＲＣ１１がｘ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ１２は、溝ＴＲＣ１２がｘ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ２１は、溝ＴＲＣ２１がｘ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ２２は、溝ＴＲＣ２２がｘ方向において最隣接する素子分離膜ＳＴＩである。
【００１５】
本実施形態では、溝ＴＲＣ１１の幅Ｗ１１および溝ＴＲＣ２１の幅Ｗ２１のばらつきが抑えられているとともに、溝ＴＲＣ１２の幅Ｗ１２および溝ＴＲＣ２２の幅Ｗ２２のばらつきも抑えられている。さらに距離Ｄ１１およびＤ２１のばらつきが抑えられているとともに、距離Ｄ１２およびＤ２２のばらつきも抑えられている。この場合、距離Ｄ１１およびＤ１２のばらつきが抑えられていれば、距離Ｄ２１およびＤ２２のばらつきも抑えられることになる。これにより、本実施形態では、溝と素子分離膜との間に形成される空乏層の幅が、素子領域ＲＧ１およびＲＧ２においてばらつくことが防止される。このため、本実施形態では、トランジスタＴＲ１およびＴＲ２の特性のばらつきを防止することが可能となる。
【００１６】
本実施形態の半導体装置について、図１から４を用いて詳細に説明する。本実施形態の半導体装置では、複数の素子領域が、図１に示されるように、基板ＳＵＢに形成されている。複数の素子領域は、素子分離膜ＳＴＩによって互いに電気的に絶縁されている。素子分離膜ＳＴＩの表面は、基板ＳＵＢの表面と略同一平面上に形成されていてもよい。図１には、複数の素子領域として、素子領域ＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４、ＲＧ５およびＲＧ６が例示的に示されている。本実施形態において、素子領域ＲＧ１からＲＧ６は、図１に示されるように、矩形状に形成されている。そして素子領域ＲＧ１と素子領域ＲＧ２とは、互いに隣接している。他の例において、素子領域ＲＧ１からＲＧ６は、円または楕円状に形成されていてもよい。素子領域ＲＧ１からＲＧ６は、図１に示されるように、基板ＳＵＢにおいて平面視で格子状に配列されている。本実施形態において、素子領域ＲＧ１からＲＧ６が基板ＳＵＢを平面視で占める面積は、互いに略同一である。「略」とは、製造によるばらつきが許容されるという意味である。
【００１７】
本実施形態では、ゲート電極（例えば、ゲート電極ＧＥ１およびＧＥ２）が、図１に示されるように、各素子領域において同一方向（ｘ方向）に延伸して形成されている。各素子領域におけるゲート電極のｙ方向の幅は、略同一である。ｙ方向は、ｘ方向と直交する方向である。各素子領域におけるゲート電極のｘ方向の長さは略同一であってもよい。各素子領域のゲート電極のｘ方向の端部は、図１に示されるように、素子分離膜ＳＴＩ上に形成されていてもよい。
【００１８】
本実施形態では、各素子領域において、溝（例えば、溝ＴＲＣ１１、ＴＲＣ１２、ＴＲＣ２１およびＴＲＣ２２）が形成されている。そして、各素子領域において、ゲート電極が溝に埋め込まれている。本実施形態において、各素子領域の溝の数は２である。他の例において、各素子領域の溝の数は、１であってもよいし、または３以上であってもよい。各素子領域の溝の深さは略同一であってもよい。各素子領域でｘ方向に関して同じ側に位置する溝（例えば、溝ＴＲＣ１１とＴＲＣ２１または溝ＴＲＣ１２とＴＲＣ２２）は、ｘ方向に略等しい幅を有している。さらに、各素子領域でｘ方向に関して同じ側に位置する溝（例えば、溝ＴＲＣ１１とＴＲＣ２１または溝ＴＲＣ１２とＴＲＣ２２）と、当該溝にｘ方向で最隣接する素子分離膜ＳＴＩと、の間の距離は、略同一である。ｙ方向において同一直線上に形成されている素子領域（例えば、素子領域ＲＧ１とＲＧ４）では、ｘ方向に関して同じ側に位置する溝（例えば、溝ＴＲＣ１１と素子領域ＲＧ４において図１の紙面左側に位置する溝）が同一直線上に形成されていてもよい。さらに、各素子領域の溝のｙ方向の長さは略同一であってもよい。平面視での溝の形状は、矩形状に形成されている。「略」とは、製造によるばらつきが許容されるという意味である。
【００１９】
本実施形態では、トランジスタが、各素子領域に形成されている。各素子領域におけるトランジスタは、略同一の構成を有している。これにより、各素子領域におけるトランジスタは、略同一の特性を有することになる。「略」とは、製造によるばらつきが許容されるという意味である。各素子領域は、基板ＳＵＢに形成された素子分離膜ＳＴＩによって基板ＳＵＢの他の領域から電気的に絶縁されている。基板ＳＵＢは、半導体基板（例えば、シリコン基板またはＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板）である。そしてウェルが各素子領域に形成されている。不純物が各素子領域のウェルにドープされている。各素子領域のトランジスタがｎ型チャネルトランジスタである場合は、ｐ型不純物（例えば、ホウ素（Ｂ））がウェルにドープされている。一方各素子領域のトランジスタがｐ型チャネルトランジスタである場合は、ｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））がウェルにドープされている。トランジスタＴＲ１およびトランジスタＴＲ２について、図２から４を用いて説明する。
【００２０】
トランジスタＴＲ１は、素子領域ＲＧ１に形成されている。そしてウェルＷＬ１が素子領域ＲＧ１に形成されている。トランジスタＴＲ１は、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ１と、ソース・ドレイン領域ＳＤＲ１と、オフセット領域ＯＦＳ１と、を含んでいる。本実施形態において、トランジスタＴＲ１は、ｎ型チャネルトランジスタである。このため、ウェルＷＬ１は、ｐ型ウェルである。本実施形態では、ｐ型不純物（例えば、ホウ素（Ｂ））がウェルＷＬ１にドープされている。他の例において、トランジスタＴＲ１は、ｐ型チャネルトランジスタであってもよい。この場合、ウェルＷＬ１は、ｎ型ウェルである。そしてこの場合、ｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））がウェルＷＬ１にドープされる。
【００２１】
ゲート電極ＧＥ１は、溝群ＴＲＣＧ１に埋め込まれている（図２（ａ）および（ｂ））。本実施形態において、ゲート電極ＧＥ１は、多結晶シリコンにより形成されている。他の例において、ゲート電極ＧＥ１は、Ｔｉ、ＴａおよびＮｉの少なくとも１種を含む合金により形成されていてもよい。本実施形態において、シリサイド膜ＧＳ１がゲート電極ＧＥ１の表面に形成されている。シリサイド膜ＧＳ１は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。本実施形態では、サイドウォールＳＷ１が素子領域ＲＧ１に形成されていてもよい。サイドウォールＳＷ１は、ゲート電極ＧＥ１の側面に形成されている。またサイドウォールＳＷ１は、平面視でゲート電極ＧＥ１を囲うように形成されている。サイドウォールＳＷ１は、絶縁膜により形成されている。サイドウォールＳＷ１は、酸化膜（例えば、シリコン酸化膜）または窒化膜（例えば、シリコン窒化膜）により形成されていてもよい。
【００２２】
ゲート絶縁膜ＧＩ１は、基板ＳＵＢの表面とゲート電極ＧＥ１との間に形成されている（図２（ａ）および（ｂ））。ゲート絶縁膜ＧＩ１は、溝ＴＲＣ１１およびＴＲＣ１２の底面から側面にかけて形成されている。さらにゲート絶縁膜ＧＩ１は、基板ＳＵＢの表面において、溝ＴＲＣ１１およびＴＲＣ１２が形成されていない箇所にも形成されている。ゲート絶縁膜ＧＩ１は、酸化膜（例えば、シリコン酸化膜）により形成されている。ゲート絶縁膜ＧＩ１の膜厚は、２．０ｎｍ以上かつ３．０ｎｍ以下としてもよい。
【００２３】
ソース・ドレイン領域ＳＤＲ１は、ｙ方向において平面視で溝群ＴＲＣＧ１を挟むように基板ＳＵＢに形成されている（図１および２（ｂ））。ｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））がソース・ドレイン領域ＳＤＲ１にドープされている。さらにシリサイド膜ＳＣ１がソース・ドレイン領域ＳＤＲ１の表面に形成されている。シリサイド膜ＳＣ１は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。またシリサイド膜ＳＣ１は、シリサイド膜ＧＳ１の材料と同じ材料により形成されていてもよい。
【００２４】
オフセット領域ＯＦＳ１は、図２（ｂ）および４に示されるように、素子分離膜ＳＴＩから溝群ＴＲＣＧ１にかけてソース・ドレイン領域ＳＤＲ１の下方に形成されている。そしてオフセット領域ＯＦＳ１は、図４に示されるように、ｙ方向において平面視で溝群ＴＲＣＧ１の一部を挟むように基板ＳＵＢに形成されている。オフセット領域ＯＦＳ１は、図４に示されるように、ソース・ドレイン領域ＳＤＲ１よりも、素子分離膜ＳＴＩから平面視でｙ方向において素子領域ＲＧ１の内側に延伸して形成されている。これにより、ソース・ドレイン領域ＳＤＲ１とウェルＷＬ１とが直接接することがなくなる。すなわち、オフセット領域ＯＦＳ１がソース・ドレイン領域ＳＤＲ１とウェルＷＬ１との間に介在することになる。本実施形態では、ｙ方向において素子領域ＲＧ１の内側に延伸しているオフセット領域ＯＦＳ１の端部が、図４に示されるように、ゲート電極ＧＥ１と平面視で重なっていてもよい。オフセット領域ＯＦＳ１の導電型は、ソース・ドレイン領域ＳＤＲ１の導電型と同じである。本実施形態において、オフセット領域ＯＦＳ１の導電型は、ｎ型である。この場合、ｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））がオフセット領域ＯＦＳ１にドープされている。オフセット領域ＯＦＳ１の不純物濃度は、ソース・ドレイン領域ＳＤＲ１の不純物濃度よりも低い。オフセット領域ＯＦＳ１の下端の位置は、図２（ｂ）に示されるように、素子分離膜ＳＴＩの下端の位置より高くてもよい。またオフセット領域ＯＦＳ１の下端の位置は、図２（ｂ）に示されるように、溝ＴＲＣ１１およびＴＲＣ１２の下端の位置より低くてもよい。この場合、溝ＴＲＣ１１およびＴＲＣ１２の底部の位置は、素子分離膜ＳＴＩの底部の位置よりも、基板ＳＵＢの表面に対して浅いことになる。オフセット領域ＯＦＳ１の存在により、ソース・ドレイン領域ＳＤＲ１とウェルＷＬ１とが直接接することが防止される。これにより、高い耐圧が確保されることになる。
【００２５】
本実施形態では、層間絶縁膜ＩＤがトランジスタＴＲ１上に形成されている。トランジスタＴＲ１は、層間絶縁膜ＩＤにより覆われている。層間絶縁膜ＩＤは、酸化膜（例えば、シリコン酸化膜）または低誘電率膜により形成されていてもよい。コンタクトプラグＣＰ１が、図２（ａ）に示されるように、層間絶縁膜ＩＤに形成されている。コンタクトプラグＣＰ１は、層間絶縁膜ＩＤを貫通して、ゲート電極ＧＥ１に達している。コンタクトプラグＣＰ１は、導電部材により形成されている。多結晶シリコンまたは金属（例えば、銅（Ｃｕ）またはタングステン（Ｗ））が導電部材に用いられてもよい。他の層間絶縁膜（不図示）が層間絶縁膜ＩＤ上に形成されている。配線ＷＲ１が他の層間絶縁膜に形成されている。配線ＷＲ１は、コンタクトプラグＣＰ１を介してゲート電極ＧＥ１に電気的に接続されている。
【００２６】
本実施形態では、溝ＴＲＣ１１の幅Ｗ１１と溝ＴＲＣ１２の幅Ｗ１２とが互いに異なる。具体的には、幅Ｗ１１とＷ１２とは、
｜Ｗ１１−ＡＶＧ（Ｗ１１，Ｗ１２）｜／ＡＶＧ（Ｗ１１，Ｗ１２）×１００≧１０［％］    （２）
を満たしていてもよい。ただし、ＡＶＧ（Ｗ１１，Ｗ１２）はＷ１１およびＷ１２の相加平均を示す。本実施形態では、幅Ｗ１１およびＷ１２がこのようにばらついていても、距離Ｄ１１およびＤ１２のばらつきＶ（Ｄ１１，Ｄ１２）が５．０％以下に抑えられている。距離Ｄ１１は、溝ＴＲＣ１１から素子分離膜ＳＴＩ１１までの距離である。素子分離膜ＳＴＩ１１は、溝ＴＲＣ１１がｘ方向において最隣接する素子分離膜ＳＴＩである。距離Ｄ１２は、溝ＴＲＣ１２から素子分離膜ＳＴＩ１２までの距離である。素子分離膜ＳＴＩ１２は、溝ＴＲＣ１２がｘ方向において最隣接する素子分離膜ＳＴＩである。本実施形態では、以上のように、距離Ｄ１１およびＤ１２のばらつきが防止されている。このため、溝ＴＲＣ１１と素子分離膜ＳＴＩ１１との間で形成される空乏層の幅と、溝ＴＲＣ１２と素子分離膜ＳＴＩ１２との間で形成される空乏層の幅とのばらつきが防止されることになる。
【００２７】
本実施形態では、アライメント領域ＡＬＲが基板ＳＵＢに形成されている（図１において不図示）。アライメント領域ＡＬＲは、平面視で素子領域ＲＧ１の外側に形成されている。本実施形態において、アライメント領域ＡＬＲは、平面視で素子領域ＲＧ１とｘ方向に延伸する同一直線上に形成されていてもよい。アライメント領域ＡＬＲでは、アライメントマークＡＬＭが、図２（ａ）に示されるように、形成されている。図２（ａ）には、素子領域ＲＧ１とｙ方向について同じ側から見えるアライメント領域ＡＬＲが示されている。アライメントマークＡＬＭは、素子分離膜ＳＴＩにより形成されている。アライメントマークＡＬＭは、ｙ方向に延伸している。アライメント領域ＡＬＲにおいて、小溝ＳＴＲＣが基板ＳＵＢに形成されている（図２（ａ））。小溝ＳＴＲＣは、アライメントマークＡＬＭに接して形成されている。そして層間絶縁膜ＩＤが小溝ＳＴＲＣに埋め込まれている。小溝ＳＴＲＣに埋め込まれている層間絶縁膜ＩＤは、トランジスタＴＲ１を覆う層間絶縁膜ＩＤと、同一の層間絶縁膜である。
【００２８】
次に、トランジスタＴＲ２について説明する。トランジスタＴＲ２は、素子領域ＲＧ２に形成されている。そしてウェルＷＬ２が素子領域ＲＧ２に形成されている。トランジスタＴＲ２は、ゲート電極ＧＥ２と、ゲート絶縁膜ＧＩ２と、ソース・ドレイン領域ＳＤＲ２と、オフセット領域ＯＦＳ２と、を含んでいる。ゲート電極ＧＥ２と、ゲート絶縁膜ＧＩ２と、ソース・ドレイン領域ＳＤＲ２と、オフセット領域ＯＦＳ２とは、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ１と、ソース・ドレイン領域ＳＤＲ１と、オフセット領域ＯＦＳ１と、それぞれ同様の構成を有している（図２および３）。トランジスタＴＲ２のチャネルの導電型は、トランジスタＴＲ１のチャネルの導電型と同一である。本実施形態では、トランジスタＴＲ２は、ｎ型チャネルトランジスタである。このため、ウェルＷＬ２は、ｐ型ウェルである。本実施形態では、ｐ型不純物（例えば、ホウ素（Ｂ））がウェルＷＬ２にドープされている。
【００２９】
本実施形態では、溝ＴＲＣ１１と、溝ＴＲＣ２１とは、ｘ方向において略等しい幅Ｗ１１およびＷ２１を有している。また溝ＴＲＣ１２と、溝ＴＲＣ２２とは、ｘ方向において略等しい幅Ｗ１２およびＷ２２を有している。溝ＴＲＣ１１およびＴＲＣ１２は、ｘ方向において溝群ＴＲＣＧ１の両端に位置する溝である。溝ＴＲＣ２１およびＴＲＣ２２は、ｘ方向において溝群ＴＲＣＧ２の両端に位置する溝である。そして溝ＴＲＣ１１およびＴＲＣ２１は、それぞれ、溝群ＴＲＣＧ１およびＴＲＣＧ２においてｘ方向に関して同じ側に形成されている溝である。溝ＴＲＣ１２およびＴＲＣ２２は、それぞれ、溝群ＴＲＣＧ１およびＴＲＣＧ２においてｘ方向に関して同じ側に形成されている溝である。さらに本実施形態では、距離Ｄ１１と距離Ｄ２１とが略等しい。また距離Ｄ１２と距離Ｄ２２とが略等しい。距離Ｄ１１とは、溝ＴＲＣ１１から素子分離膜ＳＴＩ１１までの距離である。距離Ｄ２１とは、溝ＴＲＣ２１から素子分離膜ＳＴＩ２１までの距離である。距離Ｄ１２とは、溝ＴＲＣ１２から素子分離膜ＳＴＩ１２までの距離である。距離Ｄ２２とは、溝ＴＲＣ２２から素子分離膜ＳＴＩ２２までの距離である。素子分離膜ＳＴＩ１１は、溝ＴＲＣ１１がｘ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ１２は、溝ＴＲＣ１２がｘ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ２１は、溝ＴＲＣ２１がｘ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ２２は、溝ＴＲＣ２２がｘ方向において最隣接する素子分離膜ＳＴＩである。
【００３０】
本実施形態では、溝ＴＲＣ１１の幅Ｗ１１および溝ＴＲＣ２１の幅Ｗ２１のばらつきが抑えられているとともに、溝ＴＲＣ１２の幅Ｗ１２および溝ＴＲＣ２２の幅Ｗ２２のばらつきも抑えられている。さらに距離Ｄ１１およびＤ２１のばらつきが抑えられているとともに、距離Ｄ１２およびＤ２２のばらつきも抑えられている。この場合、距離Ｄ１１およびＤ１２のばらつきが抑えられていれば、距離Ｄ２１およびＤ２２のばらつきも抑えられることになる。これにより、本実施形態では、溝と素子分離膜との間に形成される空乏層の幅が、素子領域ＲＧ１およびＲＧ２においてばらつくことが防止される。このため、本実施形態では、トランジスタＴＲ１およびＴＲ２の特性のばらつきを防止することが可能となる。さらに本実施形態では、素子領域ＲＧ３からＲＧ６におけるトランジスタも、トランジスタＴＲ２と同様に形成されている。このため、本実施形態では、トランジスタＴＲ１からＴＲ６の特性のばらつきを防止することが可能となる。
【００３１】
次に、図２に示される半導体装置の製造方法について、図５から９を用いて説明する。図５および７から９は、図２に示される半導体装置の製造方法を示す断面図である。図６は、本実施形態の他の例に係る半導体装置の製造方法を示す断面図である。
【００３２】
まず、素子分離膜ＳＴＩが基板ＳＵＢに形成される。本実施形態において、基板ＳＵＢは、半導体基板（例えば、シリコン基板またはＳＯＩ基板）である。素子分離膜ＳＴＩは、素子分離膜ＳＴＩの表面の高さが基板ＳＵＢの表面の高さよりも高くなるように形成されている。本実施形態では、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）またはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）が素子分離膜ＳＴＩの形成に用いられる。これにより、素子領域ＲＧ１が形成される。
【００３３】
本実施形態では、素子領域ＲＧ２からＲＧ６が、素子領域ＲＧ１の形成と同時に、素子分離膜ＳＴＩによって形成される。素子領域ＲＧ１からＲＧ６は、図１に示されるように格子状に配置される。本実施形態において、素子領域ＲＧ１からＲＧ６の平面視での形状は、矩形状に形成される。そして、素子領域ＲＧ１からＲＧ６が基板ＳＵＢを平面視で占める面積は、互いに略同一である。「略」とは、製造によるばらつきが許容されるという意味である。
【００３４】
本実施形態では、アライメント領域ＡＬＲにおいて、アライメントマークＡＬＭが、素子領域ＲＧ１の形成と同時に形成される。アライメント領域ＡＬＲは、平面視で素子領域ＲＧ１の外側に形成されている。アライメント領域ＡＬＲは、平面視でｘ方向において素子領域ＲＧ１と同一直線上に形成されていてもよい。アライメントマークＡＬＭは、素子分離膜ＳＴＩにより形成されている。本実施形態において、アライメントマークＡＬＭは、ｙ方向に延伸している。図５（ａ）から９（ｂ）には、素子領域ＲＧ１とｙ方向について同じ側から見えるアライメント領域ＡＬＲが示されている。アライメントマークＡＬＭは、アライメントマークＡＬＭの表面の高さが基板ＳＵＢの表面の高さよりも高くなるように形成されている。
【００３５】
次いで、ｐ型不純物（例えば、ホウ素（Ｂ））が基板ＳＵＢにドープされる。これにより、素子領域ＲＧ１では、ｐ型ウェルＷＬ１が形成される（図５（ａ））。イオン注入がｐ型不純物のドープに用いられてもよい。素子領域ＲＧ２からＲＧ６でも、ｐ型ウェルが、ｐ型ウェルＷＬ１の形成と同時に形成される。この場合において、素子領域ＲＧ１からＲＧ６におけるウェルの不純物濃度は、略等しくなる。「略」とは、製造によるばらつきが許容されるという意味である。
【００３６】
次いで、ｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））が素子領域ＲＧ１において基板ＳＵＢにドープされる。これにより、オフセット領域ＯＦＳ１が形成される。レジスト膜（不図示）が、素子領域ＲＧ１において平面視でオフセット領域ＯＦＳ１が形成されない箇所に形成されてもよい。この場合、レジスト膜をマスクとして、オフセット領域ＯＦＳ１が形成されることになる。イオン注入がｎ型不純物のドープに用いられてもよい。素子領域ＲＧ２からＲＧ６でも、同様のオフセット領域が、オフセット領域ＯＦＳ１の形成と同時に形成される。この場合において、素子領域ＲＧ１からＲＧ６におけるオフセット領域の不純物濃度は、略等しくなる。「略」とは、製造によるばらつきが許容されるという意味である。
【００３７】
次いで、絶縁膜ＨＭが基板ＳＵＢおよび素子分離膜ＳＴＩ上に形成される（図５（ｂ））。絶縁膜ＨＭは、図５（ｂ）に示されるように、基板ＳＵＢの表面に対する素子分離膜ＳＴＩの表面の凹凸が絶縁膜ＨＭの表面に残るように形成される。本実施形態において、絶縁膜ＨＭは、堆積（例えば、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ））により形成される。絶縁膜ＨＭは、基板ＳＵＢおよび素子分離膜ＳＴＩ上に一様に形成される。絶縁膜ＨＭは、素子領域ＲＧ１だけでなく、素子領域ＲＧ２からＲＧ６にも形成される。素子領域ＲＧ２からＲＧ６でも、絶縁膜ＨＭは、基板ＳＵＢの表面に対する素子分離膜ＳＴＩの表面の凹凸が絶縁膜ＨＭの表面に残るように形成される。素子領域ＲＧ２からＲＧ６の絶縁膜ＨＭは、素子領域ＲＧ１の形成と同時に形成されてもよい。絶縁膜ＨＭは、基板ＳＵＢに対してエッチング選択比を有する材料により形成されている。例えば、絶縁膜ＨＭは、シリコン酸化膜またはシリコン窒化膜の単層により形成されていてもよい。他の例として、絶縁膜ＨＭは、シリコン酸化膜とシリコン窒化膜とを含む複数層により形成されていてもよい。この場合、絶縁膜ＨＭは、基板ＳＵＢ、シリコン酸化膜およびシリコン窒化膜の順で積層されてもよい。
【００３８】
本実施形態では、絶縁膜ＨＭは、アライメント領域ＡＬＲにおいて、アライメントマークＡＬＭおよびアライメントマークＡＬＭの周辺領域上に形成される（図５（ｂ））。アライメント領域ＡＬＲにおけるアライメントマークＡＬＭは、素子領域ＲＧ１における素子分離膜ＳＴＩと同時に形成されてもよい。絶縁膜ＨＭは、アライメント領域ＡＬＲにおいて、基板ＳＵＢの表面に対するアライメントマークＡＬＭの表面の凹凸が絶縁膜ＨＭの表面に残るように形成される。
【００３９】
次いで、レジスト膜ＲＦ１が絶縁膜ＨＭ上に形成される。レジスト膜ＲＦ１は、素子領域ＲＧ１だけでなく、素子領域ＲＧ２からＲＧ６およびアライメント領域ＡＬＲにも形成される。次いで、レジスト膜ＲＦ１が現像される。これにより、開口パターンＯＰ１１およびＯＰ１２が素子領域ＲＧ１上において形成される（図６（ａ）および７（ａ））。開口パターンＯＰ１１およびＯＰ１２は、溝ＴＲＣ１１およびＴＲＣ１２の設計よりも大きい面積を有するように形成されている。すなわち、開口パターンＯＰ１１およびＯＰ１２の少なくとも一部は、素子領域ＲＧ１と平面視で重なる位置に形成されている。開口パターンＯＰ１１およびＯＰ１２は、素子領域ＲＧ１上においてｘ方向に並列に形成されている。同様の開口パターンは、素子領域ＲＧ２からＲＧ６にも形成される。この場合、素子領域ＲＧ１からＲＧ６に形成される開口パターンの配置、形状および大きさの設計は、同一である。
【００４０】
本実施形態では、アライメント開口パターンＡＯＰが、アライメント領域ＡＬＲ上において、アライメントマークＡＬＭおよびアライメントマークＡＬＭの周辺領域上に形成される。アライメント開口パターンＡＯＰは、図６（ａ）または７（ａ）に示されるように、基板ＳＵＢの表面に対するアライメントマークＡＬＭの表面の凹凸により絶縁膜ＨＭに形成される凹凸を露出している。
【００４１】
開口パターンＯＰ１１およびＯＰ１２は、レジスト膜ＲＦ１の露光により形成される。この場合、フォトマスク（不図示）がレジスト膜ＲＦ１の露光に用いられることがある。フォトマスクが開口パターンの形状および大きさの設計に基づいて作製されている場合、レジスト膜ＲＦ１が適切な条件（例えば、露光量）で露光されれば、開口パターンは、ほぼ設計どおりの形状および大きさを有することになる。一方、このようなフォトマスクが用いられても、フォトマスクの位置が設計からずれることがある。この場合、開口パターンがほぼ設計どおりの形状および大きさを有していても、開口パターンが形成される位置が設計からずれることになる。本実施形態では、このようなフォトマスクの位置のずれが生じても、距離Ｄ１１と距離Ｄ１２とのばらつきを防止することができる。具体的な説明を図６および７を用いて行う。
【００４２】
本実施形態では、開口パターンＯＰ１１およびＯＰ１２の位置のずれは、アライメント領域ＡＬＲにおける距離δを測定することで測定される。距離δとは、図６（ａ）および７（ａ）に示されるように、ｘ方向において、絶縁膜ＨＭの傾斜面ＡＩＮＣの裾からレジスト膜ＲＦ１ａの縁ＡＥＧまでの距離である。絶縁膜ＨＭの傾斜面ＡＩＮＣは、アライメント開口パターンＡＯＰにより露出されている傾斜面である。レジスト膜ＲＦ１ａは、傾斜面ＡＩＮＣに対向するレジスト膜ＲＦ１である。レジスト膜ＲＦ１ａの縁ＡＥＧは、傾斜面ＡＩＮＣに対向する縁部である。距離δは、光学顕微鏡を用いて測定されてもよい。
【００４３】
図６（ａ）および（ｂ）は、開口パターンＯＰ１１およびＯＰ１２がほぼ設計どおりの位置に形成された場合の製造方法の断面図を示す。図７（ａ）および（ｂ）は、開口パターンＯＰ１１およびＯＰ１２が設計からずれた位置に形成された場合の製造方法の断面図を示す。図６（ａ）および７（ａ）においては、（図６（ａ）の距離δ）＜（図７（ａ）の距離δ）が満たされている。なお、図７（ａ）では、図６（ａ）におけるレジスト膜ＲＦ１が破線で表示されている。
【００４４】
本実施形態では、開口パターンＯＰ１１およびＯＰ１２は、それぞれ、絶縁膜ＨＭの傾斜面ＩＮＣ１およびＩＮＣ２の少なくとも一部と平面視で重なるように形成されている。この場合、傾斜面ＩＮＣ１およびＩＮＣ２における絶縁膜ＨＭの厚さは、基板ＳＵＢの表面の垂直方向において、傾斜面ＩＮＣ１およびＩＮＣ２以外における絶縁膜ＨＭの厚さよりも厚い。
【００４５】
次いで、開口パターンＯＰ１１およびＯＰ１２が絶縁膜ＨＭに転写される。この転写では、絶縁膜ＨＭが、レジスト膜ＲＦ１をマスクとして基板ＳＵＢの表面に対して垂直の方向にエッチングされる。ドライエッチング（例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）またはプラズマエッチング）がこのエッチングに用いられてもよい。この転写において、傾斜面ＩＮＣ１およびＩＮＣ２における絶縁膜ＨＭは、傾斜面ＩＮＣ１およびＩＮＣ２以外の絶縁膜ＨＭが除去されても、基板ＳＵＢ上に残ることになる。これは、傾斜面ＩＮＣ１およびＩＮＣ２における絶縁膜ＨＭの厚さが、上述のとおり、基板ＳＵＢの表面の垂直方向において、傾斜面ＩＮＣ１およびＩＮＣ２以外における絶縁膜ＨＭの厚さよりも厚いためである。このように、傾斜面ＩＮＣ１およびＩＮＣ２における絶縁膜ＨＭは、自己整合的に基板ＳＵＢ上に残ることになる。この場合、素子領域ＲＧ１における距離Ｄ１１およびＤ１２は、傾斜面ＩＮＣ１およびＩＮＣ２における絶縁膜ＨＭの厚さによって決定されることになる。そして絶縁膜ＨＭは、上述のとおり、基板ＳＵＢおよび素子分離膜ＳＴＩ上に一様に形成されている。このため、図６（ｂ）における距離Ｄ１１およびＤ１２と、図７（ｂ）における距離Ｄ１１およびＤ１２と、の間でばらつきが生じることが防止される。具体的には、距離Ｄ１１およびＤ１２のばらつきＶ（Ｄ１１，Ｄ１２）は５．０％以下とすることができる。
【００４６】
次いで、絶縁膜ＨＭをマスクとして、溝ＴＲＣ１１およびＴＲＣ１２が、素子領域ＲＧ１において基板ＳＵＢの表面に形成される（図６（ｂ）および７（ｂ））。溝ＴＲＣ１１およびＴＲＣ１２の形成では、基板ＳＵＢの表面が、基板ＳＵＢの表面に対して垂直の方向にエッチングされる。ドライエッチング（例えば、ＣＦ４ガスを用いたエッチング）がこのエッチングに用いられてもよい。溝ＴＲＣ１１およびＴＲＣ１２は、溝ＴＲＣ１１およびＴＲＣ１２の底部の位置が、素子分離膜ＳＴＩの底部の位置よりも、基板ＳＵＢの表面に対して浅くなるように形成されてもよい。本実施形態では、開口パターンＯＰ１１およびＯＰ１２は、ほぼ設計どおりの形状および大きさを有している。このため、溝ＴＲＣ１１と溝ＴＲＣ１２との間の距離Ｇ１１は、図６（ｂ）および図７（ｂ）においてほぼ同一となる。また距離Ｄ１１およびＤ１２も、上述の理由により、図６（ｂ）および７（ｂ）においてほぼ同一となる。一方で幅Ｗ１１およびＷ１２は、図６（ｂ）および７（ｂ）において異なる。すなわち、図６（ｂ）では、開口パターンＯＰ１１およびＯＰ１２がほぼ設計どおりの位置に形成されているため、幅Ｗ１１およびＷ１２はほぼ等しくなる。これに対して、図７（ｂ）では、開口パターンＯＰ１１およびＯＰ１２が設計からずれた位置に形成されているため、幅Ｗ１１およびＷ１２が異なっている（Ｗ１１＜Ｗ１２）。距離Ｄ１１、Ｄ１２およびＧ１１は、トランジスタＴＲ１の特性に影響を与えるパラメータである。一方で、幅Ｗ１１およびＷ１２は、トランジスタＴＲ１の特性に影響を与えるパラメータではない。このため、図６（ｂ）におけるトランジスタＴＲ１と、図７（ｂ）におけるトランジスタＴＲ１とは、ほぼ同一の特性を有することになる。
【００４７】
開口パターンＯＰ１１は、平面視で素子分離膜ＳＴＩ１１と重なるように形成されていてもよい。同様に、開口パターンＯＰ１２は、平面視で素子分離膜ＳＴＩ１２と重なるように形成されていてもよい。この場合、開口パターンＯＰ１１およびＯＰ１２の平面視での面積が大きいものとなる。このため、開口パターンＯＰ１１およびＯＰ１２の位置が設計からずれても、開口パターンＯＰ１１およびＯＰ１２を、傾斜面ＩＮＣ１およびＩＮＣ２と重なるように形成することができる。
【００４８】
本実施形態では、以上の開口パターンＯＰ１１およびＯＰ１２ならびに溝ＴＲＣ１１およびＴＲＣ１２の形成方法が、他の素子領域（例えば、素子領域ＲＧ２およびＲＧ６）においても適用される。この場合、開口パターンを形成するための現像工程は、素子領域ＲＧ１からＲＧ６において同一段階で実行されてもよい。現像工程が各素子領域において同一段階で実行される場合（例えば、各素子領域における開口パターンが反映された１枚のフォトマスクが用いられて各素子領域にまとめて露光が行われる場合）、開口パターンの配置の設計からのずれは、各素子領域において同様となる。この場合、各素子領域に形成される開口パターンの配置、形状および大きさの設計が同一であれば、各素子領域でｘ方向に関して同じ側に位置する溝（例えば、溝ＴＲＣ１１とＴＲＣ２１または溝ＴＲＣ１２とＴＲＣ２２）は、ｘ方向に略等しい幅を有することになる。また各素子領域でｘ方向に関して同じ側に位置する溝（例えば、溝ＴＲＣ１１とＴＲＣ２１または溝ＴＲＣ１２とＴＲＣ２２）と、当該溝にｘ方向で最隣接する素子分離膜ＳＴＩと、の間の距離は、略同一となる。各素子領域で溝同士の間の距離は、略同一となる。「略」とは、製造によるばらつきが許容されるという意味である。以上のようにして、各素子領域におけるトランジスタは、ほぼ同様の構造を有することになる。結果、各素子領域におけるトランジスタは、ほぼ同様の特性を有することになる。すなわち、各素子領域においてトランジスタの特性がばらつくことが防止されることになる。
【００４９】
次に、開口パターンＯＰ１１およびＯＰ１２の配置が設計から大幅にずれた場合を説明する。このような場合の例には、開口パターンＯＰ１１が傾斜面ＩＮＣ１と平面視で重ならず傾斜面ＩＮＣ１よりも素子領域ＲＧ１側に形成されている場合、および開口パターンＯＰ１２が傾斜面ＩＮＣ２と平面視で重ならず傾斜面ＩＮＣ２よりも素子領域ＲＧ１側に形成されている場合が含まれる。このような場合、傾斜面ＩＮＣ１またはＩＮＣ２において絶縁膜ＨＭを自己整合的に基板ＳＵＢ上に残すことができない。開口パターンＯＰ１１およびＯＰ１２の配置が設計から大幅にずれた場合、レジスト膜ＲＦ１を基板ＳＵＢから除去してもよい。そして、レジスト膜ＲＦ１を再び形成して、レジスト膜ＲＦ１を再び現像してもよい。このような開口パターンＯＰ１１またはＯＰ１２のずれは、アライメント領域ＡＬＲの距離δから見積もられてもよい。
【００５０】
次に、アライメント領域ＡＬＲに形成される小溝ＳＴＲＣについて説明する。本実施形態において、小溝ＳＴＲＣは、図７（ａ）および（ｂ）に示されるように、開口パターンＯＰ１１およびＯＰ１２が設計からずれた位置に形成された場合に形成される。この場合、開口パターンＯＰ１１およびＯＰ１２の転写の際、アライメント領域ＡＬＲにおける絶縁膜ＨＭも、アライメント開口パターンＡＯＰによって露出されている箇所において、除去される。そして溝ＴＲＣ１１およびＴＲＣ１２が形成される際、小溝ＳＴＲＣが同時に形成されることになる。
【００５１】
半導体装置の製造方法の説明に戻る。次いで、絶縁膜ＨＭが基板ＳＵＢから除去される（図８（ａ））。この際、素子分離膜ＳＴＩの表面も一緒に除去される。これにより、素子分離膜ＳＴＩの表面の高さが低くなる。この場合、素子分離膜ＳＴＩの表面の高さが基板ＳＵＢの表面の高さと略同一になってもよい。ウェットエッチングが絶縁膜ＨＭの除去に用いられてもよい。絶縁膜ＨＭは、素子領域ＲＧ１だけでなく、素子領域ＲＧ２からＲＧ６およびアライメント領域ＡＬＲにおいても除去される。
【００５２】
次いで、ゲート絶縁膜ＧＩ１が素子領域ＲＧ１において基板ＳＵＢの表面に形成される。ゲート絶縁膜ＧＩ１は、基板ＳＵＢの熱酸化により形成されてもよい。この場合、ゲート絶縁膜ＧＩ１は、酸化膜（例えば、シリコン酸化膜）により形成されることになる。ゲート絶縁膜ＧＩ１の膜厚は、２．０ｎｍ以上かつ３．０ｎｍ以下としてもよい。同様のゲート絶縁膜は、他の素子領域においても形成される。ゲート絶縁膜は、素子領域ＲＧ１からＲＧ６において同時に形成されてもよい。
【００５３】
次いで、ゲート電極ＧＥ１が溝ＴＲＣ１１およびＴＲＣ１２に埋め込まれる（図８（ｂ））。ゲート電極ＧＥ１は、素子領域ＲＧ１を平面視で分離するように形成される。本実施形態において、ゲート電極ＧＥ１は、多結晶シリコンにより形成されている。この場合、ゲート電極ＧＥ１は、ＣＶＤにより形成されてもよい。他の例において、ゲート電極ＧＥ１は、Ｔｉ、ＴａおよびＮｉの少なくとも１種を含む合金により形成されていてもよい。この場合、ゲート電極ＧＥ１は、ＣＶＤやＡＬＤ、スパッタなどのほか、めっきにより形成されてもよい。同様のゲート電極は、他の素子領域においても形成される。ゲート電極は、素子領域ＲＧ１からＲＧ６において同時に形成されてもよい。本実施形態では、ゲート電極ＧＥ１は、アライメント領域ＡＬＲには形成されない。
【００５４】
次いで、サイドウォールＳＷ１が形成される（図９（ａ））。サイドウォールＳＷ１は、平面視でゲート電極ＧＥ１を囲んでいる。サイドウォールＳＷ１は、ゲート電極ＧＥ１を覆う絶縁膜（不図示）をエッチバックすることで形成されてもよい。サイドウォールＳＷ１は、絶縁膜により形成されている。サイドウォールＳＷ１は、酸化膜（例えば、シリコン酸化膜）または窒化膜（例えば、シリコン窒化膜）により形成されていてもよい。同様のサイドウォールは、他の素子領域においても形成される。サイドウォールは、素子領域ＲＧ１からＲＧ６において同時に形成されてもよい。
【００５５】
次いで、ソース・ドレイン領域ＳＤＲ１が形成される。ソース・ドレイン領域ＳＤＲ１は、素子領域ＲＧ１においてゲート電極ＧＥ１を挟む領域に形成される。ソース・ドレイン領域ＳＤＲ１の形成では、ｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））が基板ＳＵＢにドープされる。イオン注入がｎ型不純物のドープに用いられてもよい。同様のソース・ドレイン領域は、他の素子領域においても形成される。ソース・ドレイン領域は素子領域ＲＧ１からＲＧ６において同時に形成されてもよい。この場合において、素子領域ＲＧ１からＲＧ６におけるソース・ドレイン領域の不純物濃度は、略等しくなる。「略」とは、製造によるばらつきが許容されるという意味である。
【００５６】
次いで、シリサイド膜ＧＳ１およびシリサイド膜ＳＣ１が形成される（図９（ｂ））。シリサイド膜ＧＳ１は、ゲート電極ＧＥ１の表面に形成される。シリサイド膜ＳＣ１は、ソース・ドレイン領域ＳＤＲ１の表面に形成される。シリサイド膜ＧＳ１およびシリサイド膜ＳＣ１は、ゲート電極ＧＥ１およびソース・ドレイン領域ＳＤＲを覆う金属（不図示）を加熱することで形成されてもよい。ニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）またはチタン（Ｔｉ）がこの金属に用いられてもよい。この場合、シリサイド膜ＧＳ１およびシリサイド膜ＳＣ１は、同一の材料により形成されることになる。同様のシリサイド膜は、他の素子領域においても形成される。シリサイド膜は、素子領域ＲＧ１からＲＧ６において同時に形成されてもよい。この場合、各素子領域におけるシリサイド膜は、同一の材料により形成されることになる。
【００５７】
次いで、層間絶縁膜ＩＤが基板ＳＵＢ上に形成される。これにより、アライメント領域ＡＬＲの小溝ＳＴＲＣは、層間絶縁膜ＩＤで埋め込まれることになる。層間絶縁膜ＩＤは、酸化膜（例えば、シリコン酸化膜）または低誘電率膜により形成されていてもよい。次いで、コンタクトプラグＣＰ１が層間絶縁膜ＩＤに形成される。コンタクトプラグＣＰ１は、層間絶縁膜ＩＤを貫通して、ゲート電極ＧＥ１に達している。コンタクトプラグＣＰ１は、導電部材により形成されている。多結晶シリコンまたは金属（例えば、銅（Ｃｕ）またはタングステン（Ｗ））が導電部材に用いられてもよい。次いで、他の層間絶縁膜（不図示）が層間絶縁膜ＩＤ上に形成される。次いで、配線ＷＲ１が他の層間絶縁膜に形成される。配線ＷＲ１は、コンタクトプラグＣＰ１を介してゲート電極ＧＥ１に電気的に接続されている。
【００５８】
このようにして、図２に示される半導体装置が製造される。以上の製造方法で形成された半導体装置では、距離Ｄ１１と距離Ｄ１２との間のばらつきが防止される。また、異なる素子領域で形成されたトランジスタ間において、溝と素子分離膜との間の距離がばらつくことを防止することができる。さらに異なる素子領域で形成されたトランジスタ間において、溝の幅がばらつくことを防止することができる。
【００５９】
次に、トランジスタのゲート電極の向きが異なる場合について、図１０および１１を用いて説明する。図１０は、本実施形態における半導体装置の平面透視図である。図１１（ａ）は、図１０のＡ４−Ａ４´における断面図と、アライメント領域ＡＬＲ´（図１０において不図示）における断面図を示す。図１１（ｂ）は、図１０のＢ４−Ｂ４´における断面図を示す。
【００６０】
本実施形態における半導体装置は、図１におけるトランジスタＴＲ１およびＴＲ２に加えて、図１０および１１に示されるトランジスタＴＲ４を備えていてもよい。図１０および１１におけるトランジスタＴＲ４は、基板ＳＵＢの素子領域ＲＧ４に形成されている。素子領域ＲＧ４は、基板ＳＵＢに形成された素子分離膜ＳＴＩによって基板ＳＵＢの他の領域から電気的に絶縁されている。トランジスタＴＲ４は、ゲート電極ＧＥ４と、ソース・ドレイン領域ＳＤＲ４と、を含んでいる。ゲート電極ＧＥ４は、溝群ＴＲＣＧ４に埋め込まれている。溝群ＴＲＣＧ４は、複数の溝ＴＲＣ４１およびＴＲＣ４２からなっている。溝ＴＲＣ４１およびＴＲＣ４２は、素子領域ＲＧ４において、ｘ方向と異なる方向（ｙ方向）に互いに並列に配列している。また溝ＴＲＣ４１およびＴＲＣ４２は、基板ＳＵＢに形成されている。ソース・ドレイン領域ＳＤＲ４は、溝群ＴＲＣＧ４の配列方向と直交する方向（ｘ方向）において平面視で溝群ＴＲＣＧ４を挟むように基板ＳＵＢに形成されている。そして本実施形態では、幅Ｗ１１およびＷ１２のばらつきと、幅Ｗ４１および４２のばらつきとが異なっている。幅Ｗ１１は溝ＴＲＣ１１のｘ方向における幅である。幅Ｗ１２は溝ＴＲＣ１２のｘ方向における幅である。幅Ｗ４１は溝ＴＲＣ４１のｙ方向における幅である。幅Ｗ４２は溝ＴＲＣ４２のｙ方向における幅である。溝ＴＲＣ１１およびＴＲＣ１２は、ｘ方向において溝群ＴＲＣＧ１の両端に位置する溝である。溝ＴＲＣ４１およびＴＲＣ４２は、ｙ方向において溝群ＴＲＣＧ４の両端に位置する溝である。さらに本実施形態では、距離Ｄ１１と距離Ｄ４１とが略等しい。また距離Ｄ１２と距離Ｄ４２とが略等しい。距離Ｄ１１とは、溝ＴＲＣ１１から素子分離膜ＳＴＩ１１までの距離である。距離Ｄ４１とは、溝ＴＲＣ４１から素子分離膜ＳＴＩ４１までの距離である。距離Ｄ１２とは、溝ＴＲＣ１２から素子分離膜ＳＴＩ１２までの距離である。距離Ｄ４２とは、溝ＴＲＣ４２から素子分離膜ＳＴＩ４２までの距離である。素子分離膜ＳＴＩ１１は、溝ＴＲＣ１１がｘ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ１２は、溝ＴＲＣ１２がｘ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ４１は、溝ＴＲＣ４１がｙ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ４２は、溝ＴＲＣ４２がｙ方向において最隣接する素子分離膜ＳＴＩである。
【００６１】
本実施形態における半導体装置では、ゲート電極の向きの異なるトランジスタ（例えば、トランジスタＴＲ１およびＴＲ４）において、溝の幅にばらつきが生じることがある。一方、このような溝の幅のばらつきが生じても、溝と素子分離膜との間の距離のばらつきは防止される。このように、本実施形態では、ゲート電極の向きの異なるトランジスタであってもほぼ同一の特性を有することが可能になる。
【００６２】
トランジスタＴＲ４について詳細に説明する。トランジスタＴＲ４は、素子領域ＲＧ４に形成されている。そしてウェルＷＬ４が素子領域ＲＧ４に形成されている。トランジスタＴＲ４は、ゲート電極ＧＥ４と、ゲート絶縁膜ＧＩ４と、ソース・ドレイン領域ＳＤＲ４と、オフセット領域ＯＦＳ４と、を含んでいる。ゲート電極ＧＥ４と、ゲート絶縁膜ＧＩ４と、ソース・ドレイン領域ＳＤＲ４と、オフセット領域ＯＦＳ４とは、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ１と、ソース・ドレイン領域ＳＤＲ１と、オフセット領域ＯＦＳ１と、それぞれ同様の構成を有している（図２および１１）。トランジスタＴＲ４のチャネルの導電型は、トランジスタＴＲ１のチャネルの導電型と同一である。本実施形態では、トランジスタＴＲ４は、ｎ型チャネルトランジスタである。このため、ウェルＷＬ４は、ｐ型ウェルである。本実施形態では、ｐ型不純物（例えば、ホウ素（Ｂ））がウェルＷＬ４にドープされている。
【００６３】
本実施形態では、幅Ｗ１１およびＷ１２のばらつきと、幅Ｗ４１および４２のばらつきとが異なっている。幅Ｗ１１は溝ＴＲＣ１１のｘ方向における幅である。幅Ｗ１２は溝ＴＲＣ１２のｘ方向における幅である。幅Ｗ４１は溝ＴＲＣ４１のｙ方向における幅である。幅Ｗ４２は溝ＴＲＣ４２のｙ方向における幅である。溝ＴＲＣ１１およびＴＲＣ１２は、ｘ方向において溝群ＴＲＣＧ１の両端に位置する溝である。溝ＴＲＣ４１およびＴＲＣ４２は、ｙ方向において溝群ＴＲＣＧ４の両端に位置する溝である。さらに本実施形態では、距離Ｄ１１と距離Ｄ４１とが略等しい。また距離Ｄ１２と距離Ｄ４２とが略等しい。距離Ｄ１１とは、溝ＴＲＣ１１から素子分離膜ＳＴＩ１１までの距離である。距離Ｄ４１とは、溝ＴＲＣ４１から素子分離膜ＳＴＩ４１までの距離である。距離Ｄ１２とは、溝ＴＲＣ１２から素子分離膜ＳＴＩ１２までの距離である。距離Ｄ４２とは、溝ＴＲＣ４２から素子分離膜ＳＴＩ４２までの距離である。素子分離膜ＳＴＩ１１は、溝ＴＲＣ１１がｘ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ１２は、溝ＴＲＣ１２がｘ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ４１は、溝ＴＲＣ４１がｙ方向において最隣接する素子分離膜ＳＴＩである。素子分離膜ＳＴＩ４２は、溝ＴＲＣ４２がｙ方向において最隣接する素子分離膜ＳＴＩである。
【００６４】
本実施形態では、アライメント領域ＡＬＲに加えて、アライメント領域ＡＬＲ´が基板ＳＵＢに形成されていてもよい（図１０において不図示）。アライメント領域ＡＬＲ´は、平面視で素子領域ＲＧ４の外側に形成されている。本実施形態において、アライメント領域ＡＬＲ´は、平面視で素子領域ＲＧ４とｙ方向に延伸する同一直線上に形成されていてもよい。アライメント領域ＡＬＲ´では、アライメントマークＡＬＭ´が、図１１（ａ）に示されるように、形成されている。図１１（ａ）には、素子領域ＲＧ４とｘ方向について同じ側から見えるアライメント領域ＡＬＲ´が示されている。アライメントマークＡＬＭ´は、素子分離膜ＳＴＩにより形成されている。アライメントマークＡＬＭ´は、ｘ方向に延伸している。アライメント領域ＡＬＲ´において、小溝ＳＴＲＣ´が基板ＳＵＢに形成されている（図１１（ａ））。小溝ＳＴＲＣ´は、アライメントマークＡＬＭ´に接して形成されている。そして層間絶縁膜ＩＤが小溝ＳＴＲＣ´に埋め込まれている。
【００６５】
本実施形態では、トランジスタＴＲ１およびＴＲ４の溝の幅のばらつきが異なっている。一方、このような溝の幅のばらつきが生じても、溝と素子分離膜との間の距離のばらつきは防止される。このように、本実施形態では、ゲート電極の向きの異なるトランジスタであってもほぼ同一の特性を有することが可能になる。
【００６６】
トランジスタＴＲ１とトランジスタＴＲ４とにおいて、溝の幅のばらつきが生じる場合を説明する。図１０および１１に示されるトランジスタＴＲ４は、図１に示されるトランジスタＴＲ４と同様、トランジスタＴＲ１と同時に形成される。この場合において、トランジスタＴＲ１の素子領域ＲＧ１における開口パターンとトランジスタＴＲ４の素子領域ＲＧ４における開口パターンが同一段階で形成される。このとき、トランジスタＴＲ４のゲート電極ＧＥ４の向きが図１に示されるようにトランジスタＴＲ１のゲート電極ＧＥ１の向きと同じ場合は、素子領域ＲＧ４における開口パターンの設計からのずれは、素子領域ＲＧ１における開口パターンの設計からのずれとほぼ同一となる。このため、トランジスタＴＲ１とトランジスタＴＲ４とで、溝の幅のばらつきはほとんど生じない。これに対して、トランジスタＴＲ４のゲート電極ＧＥ４の向きが図１０に示されるようにトランジスタＴＲ１のゲート電極ＧＥ１の向きと異なる場合は、素子領域ＲＧ４における開口パターンの設計からのずれは、素子領域ＲＧ１における開口パターンの設計からのずれと異なることがある。この場合、トランジスタＴＲ１とトランジスタＴＲ４とで、溝の幅のばらつきが生じることになる。なお、図１０および１１に示される素子領域ＲＧ４の開口パターンの設計からのずれを検証するために、アライメント領域ＡＬＲ´が、アライメント領域ＡＬＲと同様の方法で用いられてもよい。
【００６７】
図１０に示される半導体装置のトランジスタＴＲ１とトランジスタＴＲ４とにおいて、溝の幅のばらつきが異なる場合であっても、距離Ｄ１１、Ｄ１２、Ｄ４１およびＤ４２は、図６または７に示されるように、絶縁膜ＨＭの傾斜面によって自己整合的に決定される。このため、絶縁膜ＨＭが素子領域ＲＧ１およびＲＧ４において一様に形成されていれば、距離Ｄ１１、Ｄ１２、Ｄ４１およびＤ４２は、ほぼ等しいものになる。また開口パターンの位置がずれても、溝同士の間の距離は変動しない。このため、トランジスタＴＲ１とトランジスタＴＲ４とでは、溝同士の間の距離をほぼ等しいものにすることができる。このため、トランジスタＴＲ１とＴＲ４とは、ほぼ同一の特性を有することになる。
【００６８】
次に、本実施形態の他の例について、図１２および１３を用いて説明する。図１から１１では、トランジスタの溝の数が２の場合が例示されていた。図１２および１３では、トランジスタの溝の数が４の場合を例示する。図１２および１３に示されるトランジスタＴＲ１では、４つの溝ＴＲＣ１１、ＴＲＣ１３、ＴＲＣ１４およびＴＲＣ１２がこの順序で並んでいる。図１２および１３に示されるトランジスタＴＲ１は、溝の数を除いて、図２に示されるトランジスタＴＲ１と同様の構成を有している。
【００６９】
図１２に示されるトランジスタＴＲ１では、溝ＴＲＣ１１と溝ＴＲＣ１２との間に少なくとも１つの溝が配列されている。図１２に示されるトランジスタＴＲ１では、溝ＴＲＣ１１と溝ＴＲＣ１２との間に複数（２個）の溝ＴＲＣ１３およびＴＲＣ１４が配列されている。この場合、溝ＴＲＣ１１は、溝群ＴＲＣＧ１においてｘ方向の一端に位置する溝である。一方、溝ＴＲＣ１２は、溝群ＴＲＣＧ１においてｘ方向の他端に位置する溝である。
【００７０】
図１２に示されるトランジスタＴＲ１では、溝同士の間の距離Ｇ１１、Ｇ１２およびＧ１３は互いに略等しい。距離Ｇ１１は、溝ＴＲＣ１１と溝ＴＲＣ１３との間の距離である。距離Ｇ１２は、溝ＴＲＣ１３と溝ＴＲＣ１４との間の距離である。距離Ｇ１３は、溝ＴＲＣ１４と溝ＴＲＣ１２との間の距離である（図１３（ｂ））。そして図１２に示されるトランジスタＴＲ１では、溝ＴＲＣ１３およびＴＲＣ１４がｘ方向において互いに略等しい幅を有している。「略」とは、製造によるばらつきが許容されるという意味である。
【００７１】
図１２に示されるトランジスタＴＲ１の製造方法について図１３を用いて説明する。図１３は、図１２に示される半導体装置の製造方法を示す断面図である。図１３は、図２に示される半導体装置の製造方法を示す図６または７と同様の工程を示している。図１２に示されるトランジスタＴＲ１は、図１３に示される工程を除いては、図２に示されるトランジスタＴＲ１と同様の工程で製造される。
【００７２】
レジスト膜ＲＦ１の開口パターンＯＰ１１からＯＰ１４が、図１３（ａ）に示されるように形成される。図１３（ａ）では、開口パターンＯＰ１１からＯＰ１４は、設計からずれた位置に形成されている。本実施形態では、開口パターンＯＰ１１からＯＰ１４が設計からずれた位置に形成されても、絶縁膜ＨＭの傾斜面ＩＮＣ１およびＩＮＣ２によって、絶縁膜ＨＭが自己整合的に基板ＳＵＢ上に残る。結果、溝ＴＲＣ１１の幅Ｗ１１と溝ＴＲＣ１２の幅Ｗ１２とがばらついても、距離Ｄ１１およびＤ１２は、開口パターンＯＰ１１からＯＰ１４の位置のずれによらず、ほぼ一定にすることができる。他方、開口パターンＯＰ１１からＯＰ１４の位置が設計からずれても、溝同士の間の距離Ｇ１１、Ｇ１２およびＧ１３は、ほぼ設計どおりにすることができる。同様に、溝ＴＲＣ１３の幅Ｗ１３および溝ＴＲＣ１４の幅Ｗ１４も、ほぼ設計どおりにすることができる。このため、距離Ｇ１１、Ｇ１２およびＧ１３を略等しいものにすることができる。また幅Ｗ１３およびＷ１４を略等しいものにすることができる。
【００７３】
本実施形態では、図１２に示されるトランジスタＴＲ１においても、距離Ｄ１１とＤ１２とのばらつきを防止することができる。そして他の素子領域におけるトランジスタが図１２に示されるトランジスタと同様に形成されていても、異なるトランジスタ同士で溝と素子分離膜との間の距離がばらつくことを防止することができる。
【００７４】
次に、本実施形態における半導体装置の利用例について、図１４および１５を用いて説明する。図１４は、本実施形態における半導体集積回路ＩＣを示す平面図である。図１５（ａ）は、図１４に示される半導体集積回路ＩＣの第１例を示す断面図である。図１５（ｂ）は、図１４に示される半導体集積回路ＩＣの第２例を示す断面図である。
【００７５】
本実施形態における半導体装置は、図１４の半導体集積回路ＩＣに利用されることができる。半導体集積回路ＩＣは、平面視で矩形上の形状を有している。半導体集積回路ＩＣは、電源パッドＶＤＤ、接地パッドＧＮＤおよびＩ／ＯパッドＩＯを含んでいる。各パッドは、半導体集積回路ＩＣの平面視の各辺に沿って形成されている。そして半導体集積回路ＩＣは、ロジック回路領域ＬＲを含んでいる。ロジック回路領域ＬＲは、平面視で電源パッドＶＤＤ、接地パッドＧＮＤおよびＩ／ＯパッドＩＯに囲まれている。本実施形態における半導体装置は、ロジック回路領域ＬＲに用いられることができる。
【００７６】
本実施形態におけるトランジスタＴＲ１は、図１５（ａ）および（ｂ）に示されるように、ロジック回路領域ＬＲにおいて、論理回路を構成している。一方、図１５（ａ）に示される第１例では、プレーナー型トランジスタＴＲ´がＩ／ＯパッドＩＯに形成されている。この場合、プレーナー型トランジスタＴＲ´は、Ｉ／ＯパッドＩＯに電気的に接続されている。図１５（ｂ）に示される第２例では、本実施形態におけるトランジスタＴＲ´がＩ／ＯパッドＩＯに形成されている。この場合、トランジスタＴＲ´は、Ｉ／ＯパッドＩＯに電気的に接続されている。図１５（ｂ）に示されるトランジスタＴＲ´では、溝が１つのみ形成された例が示されている。他の例において、Ｉ／ＯパッドＩＯに形成されるトランジスタＴＲ´の溝の数は、複数であってもよい。
【００７７】
図１５（ａ）に示されるトランジスタＴＲ´について説明する。トランジスタＴＲ´は、素子分離膜ＳＴＩによって基板ＳＵＢの他の領域から電気的に絶縁された素子領域に形成されている。ウェルＷＬ１´がこの素子領域に形成されている。トランジスタＴＲ´は、ゲート電極ＧＥ１´と、ゲート絶縁膜ＧＩ１´と、ソース・ドレイン領域ＳＤＲ１´と、を含んでいる。ゲート電極ＧＥ１´は基板ＳＵＢ上に形成されている。本実施形態において、ゲート電極ＧＥ１´は、多結晶シリコンにより形成されている。他の例において、ゲート電極ＧＥ１´は金属により形成されていてもよい。シリサイド膜ＧＳ１´がゲート電極ＧＥ１´の表面に形成されている。さらにサイドウォールＳＷ１´がゲート電極ＧＥ１´の側面に形成されている。サイドウォールＳＷ１´は、ゲート電極ＧＥ´を平面視で囲うように形成されている。サイドウォールＳＷ１´は、絶縁膜により形成されている。ゲート絶縁膜ＧＩ１´は、基板ＳＵＢとゲート電極ＧＥ１´との間に形成されている。ゲート絶縁膜ＧＩ１´は、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。ゲート絶縁膜ＧＩ１´の膜厚は、例えば、１ｎｍ〜５０ｎｍである。ソース・ドレイン領域ＳＤＲ１´は、ゲート電極の側方において基板ＳＵＢに形成されている。ソース・ドレイン領域ＳＤＲ１´の導電型は、ウェルＷＬ１´の導電型と反対である。そしてシリサイド膜ＳＣ１´がソース・ドレイン領域ＳＤＲ１´の表面に形成されている。エクステンション領域ＥＸ１´が平面視でソース・ドレイン領域ＳＤＲ１´とゲート電極ＧＥ１´との間に形成されている。エクステンション領域ＥＸ１´の導電型は、ソース・ドレイン領域ＳＤＲ１´の導電型と同じである。エクステンション領域ＥＸ１´の不純物濃度は、ソース・ドレイン領域ＳＤＲ１´の不純物濃度よりも低い。トランジスタＴＲ´は層間絶縁膜ＩＤで覆われている。トランジスタＴＲ´を覆う層間絶縁膜と、ロジック回路領域ＬＲにおけるトランジスタＴＲ１を覆う層間絶縁膜とは、同一の層間絶縁膜であってもよい。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７９】
ＲＧ１        素子領域
ＲＧ２        素子領域
ＲＧ３        素子領域
ＲＧ４        素子領域
ＲＧ５        素子領域
ＲＧ６        素子領域
ＴＲ１        トランジスタ
ＴＲ２        トランジスタ
ＴＲ４        トランジスタ
ＴＲ´        トランジスタ
ＳＵＢ        基板
ＳＴＩ        素子分離膜
ＳＴＩ１１    素子分離膜
ＳＴＩ１２    素子分離膜
ＳＴＩ１３    素子分離膜
ＳＴＩ１４    素子分離膜
ＳＴＩ２１    素子分離膜
ＳＴＩ２２    素子分離膜
ＳＴＩ２３    素子分離膜
ＳＴＩ２４    素子分離膜
ＳＴＩ４１    素子分離膜
ＳＴＩ４２    素子分離膜
ＳＴＩ４３    素子分離膜
ＳＴＩ４４    素子分離膜
ＳＴＩ１１´  素子分離膜
ＳＴＩ１２´  素子分離膜
ＷＬ１        ウェル
ＷＬ２        ウェル
ＷＬ４        ウェル
ＷＬ１´      ウェル
ＴＲＣＧ１    溝群
ＴＲＣＧ２    溝群
ＴＲＣ１１    溝
ＴＲＣ１２    溝
ＴＲＣ１３    溝
ＴＲＣ１４    溝
ＴＲＣ２１    溝
ＴＲＣ２２    溝
ＴＲＣ４１    溝
ＴＲＣ４２    溝
ＴＲＣ１´    溝
ＧＥ１        ゲート電極
ＧＥ２        ゲート電極
ＧＥ４        ゲート電極
ＧＥ１´      ゲート電極
ＧＳ１        シリサイド膜
ＧＳ２        シリサイド膜
ＧＳ４        シリサイド膜
ＧＳ１´      シリサイド膜
ＳＷ１        サイドウォール
ＳＷ２        サイドウォール
ＳＷ４        サイドウォール
ＳＷ１´      サイドウォール
ＧＩ１        ゲート絶縁膜
ＧＩ２        ゲート絶縁膜
ＧＩ４        ゲート絶縁膜
ＧＩ１´      ゲート絶縁膜
ＳＤＲ１      ソース・ドレイン領域
ＳＤＲ２      ソース・ドレイン領域
ＳＤＲ４      ソース・ドレイン領域
ＳＤＲ１´    ソース・ドレイン領域
ＳＣ１        シリサイド膜
ＳＣ２        シリサイド膜
ＳＣ４        シリサイド膜
ＳＣ１´      シリサイド膜
ＯＦＳ１      オフセット領域
ＯＦＳ２      オフセット領域
ＯＦＳ４      オフセット領域
ＩＤ          層間絶縁膜
ＣＰ          コンタクトプラグ
ＷＲ１        配線
ＷＲ２        配線
ＷＲ４        配線
ＡＬＲ        アライメント領域
ＡＬＭ        アライメントマーク
ＳＴＲＣ      小溝
ＨＭ          絶縁膜
ＲＦ１        レジスト膜
ＲＦ１ａ      レジスト膜
ＯＰ１１      開口パターン
ＯＰ１２      開口パターン
ＯＰ１３      開口パターン
ＯＰ１４      開口パターン
ＡＯＰ        アライメント開口パターン
ＩＮＣ１      傾斜面
ＩＮＣ２      傾斜面
ＡＩＮＣ      傾斜面
ＡＥＧ        縁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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