(57)【要約】【課題】動作モードと更新属性によってクロックゲーティングを適用して、電力消耗を最小化できる特殊機能レジスタを含むＳｏＣを提供する。【解決手段】特殊機能レジスタは、第１アップデート格納部、第２アップデート格納部、前記第１アップデート格納部に対応する第１アップデートロジックと、前記第２アップデート格納部に対応する第２アップデートロジックと、を含み、前記第１アップデートロジックがイネーブルされた場合、前記第１アップデート格納部にクロックが提供され、前記第２アップデートロジックがイネーブルされた場合、前記第２アップデート格納部にクロックが提供される。【選択図】図２
2014116013.tif 000002
【特許請求の範囲】
【請求項１】
第１アップデート格納部と、
第２アップデート格納部と、
前記第１アップデート格納部に対応する第１アップデートロジックと、
前記第２アップデート格納部に対応する第２アップデートロジックと、を含み、
前記第１アップデートロジックがイネーブルされた場合、前記第１アップデート格納部にクロックが提供され、前記第２アップデートロジックがイネーブルされた場合、前記第２アップデート格納部にクロックが提供されることを特徴とする特殊機能レジスタを含むＳｏＣ。
【請求項２】
第１時点で前記第１アップデート格納部にはクロックが提供され、前記第２アップデート格納部にはクロックが提供されず、前記第１時点と異なる第２時点で前記第１アップデート格納部にはクロックが提供されず、前記第２アップデート格納部にはクロックが提供されることを特徴とする請求項１に記載の特殊機能レジスタを含むＳｏＣ。
【請求項３】
前記第１アップデートロジックと前記第２アップデートロジックは互いに排他的にイネーブルされることを特徴とする請求項２に記載の特殊機能レジスタを含むＳｏＣ。
【請求項４】
前記第１アップデートロジックは、第１信号に対応して前記第１アップデート格納部にクロックを提供し、前記第２アップデートロジックは第２信号に対応して前記第２アップデート格納部にクロックを提供することを特徴とする請求項１に記載の特殊機能レジスタを含むＳｏＣ。
【請求項５】
前記第１アップデートロジックは、前記第１信号により前記第１アップデート格納部に格納されたデータをアップデートし、前記第２アップデートロジックは前記第２信号により前記第２アップデート格納部に格納されたデータをアップデートすることを特徴とする請求項４に記載の特殊機能レジスタを含むＳｏＣ。
【請求項６】
前記特殊機能レジスタは、前記第１及び第２アップデート格納部からリードしたデータを送信するリードアクセスロジックと、前記アップデート格納部にライトするためのデータを受信するライトアクセスロジックと、前記リードアクセスロジック又は前記ライトアクセスロジックとバスとの間をインターフェーシングするバスインターフェースロジックをさらに含むことを特徴とする請求項１に記載の特殊機能レジスタを含むＳｏＣ。
【請求項７】
前記バスがリードアクセスする際に前記リードアクセスロジックと前記バスインターフェースロジックにクロックが提供され、
前記バスがライトアクセスする際に前記ライトアクセスロジックと前記バスインターフェースロジックにクロックが提供され、
前記バスがアクセスしない際に前記リードアクセスロジック、前記ライトアクセスロジック及び前記バスインターフェースロジックにクロックが提供されないことを特徴とする請求項６に記載の特殊機能レジスタを含むＳｏＣ。
【請求項８】
前記特殊機能レジスタは、前記バスのアクセスをモニタし、前記バスのアクセスが検出される際に前記リードアクセスロジック又は前記ライトアクセスロジックの何れか一つと前記バスインターフェースロジックにクロックを提供するバスモニタロジックをさらに含むことを特徴とする請求項７に記載の特殊機能レジスタを含むＳｏＣ。
【請求項９】
前記特殊機能レジスタは、内部ロジックに前記第１及び第２アップデート格納部に格納されたデータを伝送するが、クロックが提供されないレファレンスロジックをさらに含むことを特徴とする請求項１に記載の特殊機能レジスタを含むＳｏＣ。
【請求項１０】
特殊機能レジスタと、
データを格納するメモリと、
前記特殊機能レジスタを利用して、データを処理するプロセッサと、
前記プロセッサ、前記メモリ、前記特殊機能レジスタを互いに結合させるバスを含み、
前記特殊機能レジスタは、第１アップデート格納部と、第２アップデート格納部と、前記第１アップデート格納部に対応する第１アップデートロジックと、前記第２アップデート格納部に対応する第２アップデートロジックを含み、
前記第１アップデートロジックがイネーブルされた場合、前記第１アップデート格納部にクロックが提供され、前記第２アップデートロジックがイネーブルされた場合前記第２アップデート格納部にクロックが提供されることを特徴とする特殊機能レジスタを含むＳｏＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特殊機能レジスタを含むＳｏＣ（Ｓｙｓｔｅｍ＿ｏｎ＿Ｃｈｉｐ、システムオンチップ）及びその動作方法に関する。
【背景技術】
【０００２】
特殊機能レジスタ（Ｓｐｅｃｉａｌ  Ｆｕｎｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ、ＳＦＲ）は、ＳｏＣのコントローラに含まれるレジスタであって、コントローラの多様な機能を制御するか又はモニタする。
【０００３】
例示的には、特殊機能レジスタは、コントローラ内で入出力制御レジスタ（Ｉ／Ｏ  ｃｏｎｔｒｏｌ  ｒｅｇｉｓｔｅｒ）、タイマー（ｔｉｍｅｒ）、スタックポインタ（ｓｔａｃｋ  ｐｏｉｎｔｅｒ）、プログラムカウンタ（ｐｒｏｇｒａｍ  ｃｏｕｎｔｅｒ）、リターンアドレスレジスタ（ｒｅｔｕｒｎ  ａｄｄｒｅｓｓ  ｒｅｇｉｓｔｅｒ）、状態レジスタ（ｓｔａｔｕｓ  ｒｅｇｉｓｔｅｒ）、コンディションコードレジスタ（ｃｏｎｄｉｔｉｏｎ  ｃｏｄｅ  ｒｅｇｉｓｔｅｒ）などとして使用される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、動作モードと更新属性によってクロックゲーティングを適用して電力消耗を最小化する特殊機能レジスタを含むＳｏＣを提供することである。
【０００５】
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は、次の記載から当業者に明確に理解できるであろう。
【課題を解決するための手段】
【０００６】
前記課題を解決するための本発明による特殊機能レジスタを含むＳｏＣの一実施形態は、第１アップデート格納部、第２アップデート格納部、前記第１アップデート格納部に対応する第１アップデートロジックと、前記第２アップデート格納部に対応する第２アップデートロジックを含み、前記第１アップデートロジックがイネーブルされた場合、前記第１アップデート格納部にクロックが提供され、前記第２アップデートロジックがイネーブルされた場合、前記第２アップデート格納部にクロックが提供される特殊機能レジスタを含む。
【０００７】
本発明のいくつかの実施形態で、第１時点で前記第１アップデート格納部にはクロックが提供され、前記第２アップデート格納部にはクロックが提供されず、前記第１時点と異なる第２時点で前記第１アップデート格納部にはクロックが提供されず、前記第２アップデート格納部にはクロックが提供され得る。
【０００８】
本発明のいくつかの実施形態で、前記第１アップデートロジックと前記第２アップデートロジックは互いに排他的にイネーブルされる。
【０００９】
本発明のいくつかの実施形態で、前記第１アップデートロジックは第１信号に対応して前記第１アップデート格納部にクロックを提供し、前記第２アップデートロジックは第２信号に対応して前記第２アップデート格納部にクロックを提供し得る。
【００１０】
本発明のいくつかの実施形態で、前記第１アップデートロジックは前記第１信号により前記第１アップデート格納部に格納されたデータをアップデートし、前記第２アップデートロジックは、前記第２信号により前記第２アップデート格納部に格納されたデータをアップデートし得る。
【００１１】
本発明のいくつかの実施形態で、前記特殊機能レジスタは、前記第１及び第２アップデート格納部からリードしたデータを送信するリードアクセスロジックと、前記アップデート格納部にライトするためのデータを受信するライトアクセスロジックと、前記リードアクセスロジック又は前記ライトアクセスロジックとバスとの間をインターフェーシングするバスインターフェースロジックをさらに含み得る。
【００１２】
本発明のいくつかの実施形態で、前記バスがリードアクセスする際に前記リードアクセスロジックと前記バスインターフェースロジックにクロックが提供され、前記バスがライトアクセスする際に前記ライトアクセスロジックと前記バスインターフェースロジックにクロックが提供され、前記バスがアクセスしない際は前記リードアクセスロジック、前記ライトアクセスロジック及び前記バスインターフェースロジックにクロックが提供されなくてもよい。
【００１３】
本発明のいくつかの実施形態で、前記特殊機能レジスタは、前記バスのアクセスを検出するが、前記バスのアクセスが検出される際に前記リードアクセスロジック又は前記ライトアクセスロジックと前記バスインターフェースロジックにクロックを提供するバスモニタロジックをさらに含み得る。
【００１４】
本発明のいくつかの実施形態で、前記特殊機能レジスタは内部ロジックに前記第１及び第２アップデート格納部に格納されたデータを伝送するが、クロックが提供されないレファレンスロジックをさらに含み得る。
【００１５】
本発明のいくつかの実施形態で、前記第１アップデート格納部と前記第２アップデート格納部は少なくとも一つのフリップフロップを含み得る。
【００１６】
前記課題を解決するための本発明による特殊機能レジスタを含むＳｏＣの他の実施形態は、階層化した複数の第１アップデート格納部を含む第１アップデートグループ、階層化した複数の第２アップデート格納部を含む第２アップデートグループと、前記第１アップデートグループ又は前記第２アップデートグループにクロックを選択的に提供するアップデートロジックを含む特殊機能レジスタを含む。
【００１７】
本発明のいくつかの実施形態で、前記階層化した複数の第１アップデート格納部は、第１サブグループと第２サブグループに区分され、前記アップデートロジックは前記第１サブグループ又は前記第２サブグループにクロックを選択的に提供し得る。
【００１８】
前記課題を解決するための本発明による特殊機能レジスタを含むＳｏＣのまた他の実施形態は、メインクロックが入力される入力端、前記メインクロックから生成された第１クロックが提供される第１アップデート格納部と、前記メインクロックから生成された第２クロックが提供される第２アップデート格納部を含み、前記第１アップデート格納部と前記第２アップデート格納部のうち何れか一つが動作する間、前記第１クロックと前記第２クロックが互いに異なる特殊機能レジスタを含む。
【００１９】
本発明のいくつかの実施形態で、前記第１アップデート格納部と前記第２アップデート格納部のうち何れか一つが動作する間、前記第１クロックは第１周波数であり、前記第２クロックは前記第１周波数と互いに異なる第２周波数であり得る。
【００２０】
本発明のいくつかの実施形態で、前記特殊機能レジスタは、前記メインクロックをゲーティングして前記第１アップデート格納部と前記第２アップデート格納部にクロックを提供するアップデートロジックをさらに含み得る。
【００２１】
本発明のいくつかの実施形態で、前記アップデートロジックは、前記第１アップデート格納部と前記第２アップデート格納部のうち何れか一つが動作する間、動作するアップデート格納部に前記メインクロックを供給し、動作しないアップデート格納部に前記メインクロックの供給を遮断し得る。
【００２２】
前記課題を解決するための本発明による特殊機能レジスタを含むＳｏＣの動作方法の一形態は、第１アップデート格納部と、第２アップデート格納部と、アップデートロジックを含む特殊機能レジスタを含むＳｏＣの動作方法で、第１状態で前記アップデートロジックが前記第１アップデート格納部にクロックを供給し、第２状態で前記アップデートロジックが前記第１アップデート格納部にクロック供給を遮断し、前記第１状態で前記アップデートロジックが前記第２アップデート格納部にクロックを供給し、前記第２状態で前記アップデートロジックが前記第２アップデート格納部にクロック供給を遮断することを含む。
【００２３】
本発明のいくつかの実施形態で、前記特殊機能レジスタの動作方法は、前記アップデートロジックが前記第１アップデータ格納部にクロックを供給する前に、第１信号に対応して前記アップデートロジックがイネーブルされ、前記アップデートロジックが前記第２アップデート格納部にクロックを供給する前に、第２信号に対応して前記アップデートロジックがイネーブルされることをさらに含み得る。
【００２４】
本発明のいくつかの実施形態で、前記特殊機能レジスタの動作方法は、第３状態で前記アップデートロジックが前記第１アップデート格納部と前記第２アップデート格納部にクロックを供給することをさらに含み得る。
【００２５】
本発明のいくつかの実施形態で、第３状態で前記アップデートロジックが基準時間の間クロックを供給し得る。
【００２６】
前記課題を解決するための本発明による特殊機能レジスタを含むＳｏＣのまた他の実施形態は、特殊機能レジスタ、データを格納するメモリ、前記特殊機能レジスタを利用してデータを処理するプロセッサと、前記プロセッサ、前記メモリ、前記特殊機能レジスタを互いに結合させるバスを含み、前記特殊機能レジスタは、第１アップデート格納部と、第２アップデート格納部と、前記第１アップデート格納部に対応する第１アップデートロジックと、前記第２アップデート格納部に対応する第２アップデートロジックを含み、前記第１アップデートロジックがイネーブルされた場合、前記第１アップデート格納部にクロックが提供され、前記第２アップデートロジックがイネーブルされた場合、前記第２アップデート格納部にクロックが提供される。
【００２７】
本発明のいくつかの実施形態で、第１時点で前記第１アップデート格納部にはクロックが提供され、前記第２アップデート格納部にはクロックが提供されず、前記第１時点と異なる第２時点で前記第１アップデート格納部にはクロックが提供されず、前記第２アップデート格納部にはクロックが提供され得る。
【００２８】
本発明のいくつかの実施形態で、前記第１アップデートロジックは第１信号に対応して前記第１アップデート格納部にクロックを提供し、前記第２アップデートロジックは第２信号に対応して前記第２アップデート格納部にクロックを提供し得る。
【００２９】
本発明のいくつかの実施形態で、前記特殊機能レジスタは、前記アップデート格納部からリードしたデータを送信するリードアクセスロジックと、前記アップデート格納部にライトするためのデータを受信するライトアクセスロジックと、前記リードアクセスロジック又は前記ライトアクセスロジックとバスとの間をインターフェーシングするバスインターフェースロジックをさらに含み得る。
【００３０】
本発明のいくつかの実施形態で、前記バスがリードアクセスする際に前記リードアクセスロジックと前記バスインターフェースロジックにクロックが提供され、前記バスがライトアクセスする際に前記ライトアクセスロジックと前記バスインターフェースロジックにクロックが提供され、前記バスがアクセスしない際は前記リードアクセスロジック、前記ライトアクセスロジックと、前記バスインターフェースロジックにクロックが提供されなくてもよい。
【００３１】
本発明のいくつかの実施形態で、前記特殊機能レジスタは、前記バスのアクセスを検出するが、前記バスのアクセスが検出される際に前記リードアクセスロジック又は前記ライトアクセスロジックと前記バスインターフェースロジックにクロックを提供するバスモニタロジックをさらに含み得る。
【００３２】
本発明のいくつかの実施形態で、前記特殊機能レジスタは、内部ロジックに前記アップデート格納部に格納されたデータを伝送するが、クロックが提供されないレファレンスロジックをさらに含み得る。
【００３３】
本発明のいくつかの実施形態で、前記ＳｏＣは前記バスにより結合される少なくとも一つのＩＰ装置をさらに含み、前記特殊機能レジスタは前記ＩＰ装置の内部に含まれ得る。
【００３４】
本発明のいくつかの実施形態で、前記ＳｏＣは少なくとも一つのＩＰ装置をさらに含み、前記特殊機能レジスタと前記少なくとも一つのＩＰ装置は前記バスにより結合され得る。
【００３５】
本発明のいくつかの実施形態で、前記ＳｏＣは前記バスにより結合され、複数のＩＰ装置を含むＩＰブロックをさらに含み、前記特殊機能レジスタは前記複数のＩＰ装置のうち少なくとも一つのＩＰ装置内部に含まれ得る。
【発明の効果】
【００３６】
本発明に係わる特殊機能レジスタは、前記第１アップデートロジックがイネーブルされた場合、前記第１アップデート格納部にクロックが提供され、前記第２アップデートロジックがイネーブルされた場合、前記第２アップデート格納部にクロックが提供されるので、動作モードと更新属性によってクロックゲーティングを適用して、本特殊機能レジスタを含むＳｏＣの電力消耗を最小化できる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態によるＩＰ装置を説明するためのブロック図である。
【図２】図１の特殊機能レジスタを説明するためのブロック図である。
【図３】図２の格納部とアップデートロジックの動作を説明するためのブロック図である。
【図４】図３のバスアップデートロジックの動作を説明するためのブロック図である。
【図５】図１の特殊機能レジスタから提供するクロックを説明するためのタイミング図である。
【図６】図１の特殊機能レジスタでクロックをゲーティングする状態を説明するための状態図である。
【図７】図１の特殊機能レジスタの動作方法を説明するためのフローチャートである。
【図８】図１の特殊機能レジスタのクロックツリーを説明するための図である。
【図９】図１の特殊機能レジスタのクロックツリーの応用例を説明するための図である
【図１０】図１の特殊機能レジスタを含む電子システムを説明するためのブロック図である。
【図１１】図１の特殊機能レジスタを含む電子システムの応用例を説明するためのブロック図である。
【図１２】図１の特殊機能レジスタを含む電子システムの他の応用例を説明するためのブロック図である。
【図１３】図１の特殊機能レジスタを含む電子システムのまた他の応用例を説明するためのブロック図である。
【発明を実施するための形態】
【００３８】
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。
【００３９】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」又は「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と称される場合は、他の素子と直接連結又はカップリングされた場合又は中間に他の素子を介在する場合を全て含む。反面、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」又は「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と称される場合は、中間に他の素子を介在しないことを示す。明細書全体にかけて同一参照符号は同一構成要素を指し、「及び／又は」は、言及されたアイテムの各々、又は一つ以上の全ての組合せを含む。
【００４０】
素子（ｅｌｅｍｅｎｔｓ）又は層が他の素子又は層の「上（ｏｎ）」にあると称された場合、他の素子の真上にある場合、又は中間に他の層又は他の素子が介在する場合の全てを含む。反面、素子が「直接の上（ｄｉｒｅｃｔｌｙ  ｏｎ）」又は「真上」と称された場合は、中間に他の素子又は層が介在しないことを示す。
【００４１】
空間的に相対的な用語である「下方（ｂｅｌｏｗ）」、「下方（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示すように一つの素子又は構成要素と異なる素子又は構成要素との相関関係を容易に記述するために使用される。空間的に相対的な用語は、図面に示す方向に加え、使用時又は動作時の素子の互いに異なる方向を含む用語として理解しなければならない。例えば、図面に示す素子をひっくり返す場合、他の素子の「下方（ｂｅｌｏｗ）」又は「下方（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上方（ａｂｏｖｅ）」に置かれる。従って、例示的な用語である「下」は下と上の方向を全て含み得る。素子は他の方向にも配向し得、これにより空間的に相対的な用語は配向により解釈される。
【００４２】
第１、第２などが多様な素子、構成要素、及び／又はセクション（部分）を叙述するために使用されるが、これら素子、構成要素及び／又はセクションはこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。従って、以下で言及される第１構成要素又は第１セクションは、本発明の技術的思想内で第２構成要又は第２セクジョンであり得ることは勿論である。
【００４３】
本明細書で使用された用語は実施形態を説明するためであり、本発明を制限しない。本明細書で、単数型は特に明文により言及しない限り複数型も含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作、及び／又は素子は、一つ以上の他の構成要素、段階、動作、及び／又は素子の存在又は追加を排除しない。
【００４４】
他に定義されなければ、本明細書で使用される全ての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味において使用される。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的に又は過度に解釈しない。
【００４５】
以下では添付された図面を参照して本発明の実施形態を詳細に説明する。以下で、クロックを提供する、又は供給することは、クロックをトグル（ｔｏｇｇｌｅ）して入力することを示し、クロックを提供しない、又は供給しないことは、クロックをトグルしないことを示す。
【００４６】
図１は、本発明の一実施形態によるＩＰ装置を説明するためのブロック図であり、図２は、図１の特殊機能レジスタを説明するためのブロック図である。
【００４７】
本発明が属する技術分野で、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）は半導体設計と製造工程に適用される設計資産であって、システムオンチップ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ、ＳＯＣ）などの半導体装置内に組み込んで具現されるように、予め定義された機能ブロックを示す。本明細書では、ＩＰ装置を半導体装置（ＳｏＣ）内で特定機能を行う各々の回路ブロックとして定義して説明する。
【００４８】
図１を参照すると、本発明の一実施形態によるＩＰ装置１００は、特殊機能レジスタ（１１０、ＳＦＲ）と、内部ロジック（１２０、ｉｎｔｅｒｎａｌ  ｌｏｇｉｃ）を含む。
【００４９】
特殊機能レジスタ１１０はＩＰ装置１００の特定機能を行うためのデータを格納するように構成される。
【００５０】
例示的には、特殊機能レジスタ１１０は、入出力制御レジスタ（Ｉ／Ｏ  ｃｏｎｔｒｏｌ  ｒｅｇｉｓｔｅｒ）、タイマー（ｔｉｍｅｒ）、スタックポインタ（ｓｔａｃｋ  ｐｏｉｎｔｅｒ）、プログラムカウンタ（ｐｒｏｇｒａｍ  ｃｏｕｎｔｅｒ）、リターンアドレスレジスタ（ｒｅｔｕｒｎ  ａｄｄｒｅｓｓ  ｒｅｇｉｓｔｅｒ）、状態レジスタ（ｓｔａｔｕｓ  ｒｅｇｉｓｔｅｒ）、コンディションコードレジスタ（ｃｏｎｄｉｔｉｏｎ  ｃｏｄｅ  ｒｅｇｉｓｔｅｒ）などとして使用されるが、本発明はこれに限定されない。
【００５１】
内部ロジック１２０はＩＰ装置１００の内部でデータを処理するためのロジックであり、特殊機能レジスタ１１０に格納されたデータを利用して複数の作業を処理できるように構成される。
【００５２】
図２を参照すると、特殊機能レジスタ１１０はバスモニタロジック（１１１、ｂｕｓ  ｍｏｎｉｔｏｒ  ｌｏｇｉｃ）と、バスインターフェースロジック（１１２、ｂｕｓ  ｉｎｔｅｒｆａｃｅ  ｌｏｇｉｃ）と、リードアクセスロジック（１１３、ｒｅａｄ  ａｃｃｅｓｓ  ｌｏｇｉｃ）と、ライトアクセスロジック（１１４、ｗｒｉｔｅ  ａｃｃｅｓｓ  ｌｏｇｉｃ）と、レファレンスロジック（１１５、ｒｅｆｅｒｅｎｃｅ  ｌｏｇｉｃ）と、格納部（１１６、ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔｓ）と、アップデートロジック（１１７、ｕｐｄａｔｅ  ｌｏｇｉｃ）を含む。
【００５３】
リードアクセスロジック１１３は格納部１１６に格納されたデータをリード（ｒｅａｄ）できるように構成される。リードアクセスロジック１１３はバス（ｂｕｓ）を介してリードアクセス（ｒｅａｄ  ａｃｃｅｓｓ）を処理する。このため、リードアクセスロジック１１３は格納部１１６からリードしたデータをバスインターフェースロジック１１２に送信する。
【００５４】
ライトアクセスロジック１１４は格納部１１６にデータをライト（ｗｒｉｔｅ）できるように構成される。ライトアクセスロジック１１４はバスを介するライトアクセス（ｗｒｉｔｅ  ａｃｃｅｓｓ）を処理する。このため、ライトアクセスロジック１１４は格納部１１６にライトするためのデータをバスインターフェースロジック１１２から受信する。
【００５５】
バスインターフェースロジック１１２は、リードアクセスロジック１１３とバスとの間、又はライトアクセスロジック１１４とバスとの間をインターフェーシングするように構成される。バスインターフェースロジック１１２はリードアクセスロジック１１３とバスとの間をインターフェーシングする第１バスインターフェースロジック１１２と、ライトアクセスロジック１１４とバスとの間をインターフェーシングする第２バスインターフェースロジック１１２を含む複数個のロジックから構成される。
【００５６】
バスモニタロジック１１１はバスのアクセス（ａｃｃｅｓｓ）を検出し、バスのアクセスが検出される際にリードアクセスロジック１１３、ライトアクセスロジック１１４、及び／又はバスインターフェースロジック１１２にクロック（ｃｌｏｃｋ）を提供し、クロックゲーティング（ｃｌｏｃｋ  ｇａｔｉｎｇ）を行うように構成される。
【００５７】
バスモニタロジック１１１は、バスがＩＰ装置１００にリードアクセス（ｒｅａｄ  ａｃｃｅｓｓ）する際に、バスインターフェースロジック１１２とリードアクセスロジック１１３にクロックを提供し、バスがＩＰ装置１００にライトアクセス（ｗｒｉｔｅ  ａｃｃｅｓｓ）する際に、バスインターフェースロジック１１２とライトアクセスロジック１１４にクロックを提供する。また、バスがアクセスしない際は、リードアクセスロジック１１３と、ライトアクセスロジック１１４と、バスインターフェースロジック１１２と、の何れにもクロックを提供しない。
【００５８】
バスモニタロジック１１１にはモニタ動作のためのクロックが持続的に提供される。バスモニタロジック１１１は前述したバスインターフェースロジック１１２に対応して複数個のロジックで構成される場合もある。バスモニタロジック１１１はバスの種類に合わせて特有に（ｓｐｅｃｉｆｉｃ）構成される。
【００５９】
格納部１１６は、特殊機能レジスタ１１０の内部で実質的にデータを格納する格納空間に該当する。格納部１１６はデータを格納するための複数の格納セル（ｓｔｏｒａｇｅ  ｃｅｌｌ）を含む。例示的には格納セルは少なくとも一つのフリップフロップ（ｆｌｉｐｆｌｏｐ）に対応するが、これに限定されない。複数の格納セルは、後述するように更新属性によって複数のグループに分離し、更新属性によって各々互いに異なるクロックゲーティングが適用される。
【００６０】
レファレンスロジック１１５は、格納部１１６に格納されたデータを参照するように構成される。レファレンスロジック１１５は格納部１１６の全ての格納セルに対してアクセス（ａｃｃｅｓｓ）する。レファレンスロジック１１５は、格納部１１６に格納されたデータをリードアクセスロジック１１３又は内部ロジック１２０に提供する。
【００６１】
アップデートロジック１１７は、格納部１１６に格納されたデータをアップデートするように構成される。アップデートロジック１１７は格納部１１６に対するクロックゲーティング（ｃｌｏｃｋ  ｇａｔｉｎｇ）を行う。アップデートロジック１１７は、後述するように分離し、複数のグループに分離した格納セルに対し、各々互いに異なるクロックゲーティングを行う。アップデートロジック１１７にはクロックゲーティングを行うためのクロックが持続して提供される。
【００６２】
図２に明確に示していないが、クロックゲーティングを行うバスモニタロジック１１１とアップデートロジック１１７は、メインクロックが入力される入力端と複数のクロックゲーティングセル（ｃｌｏｃｋ  ｇａｔｉｎｇ  ｃｅｌｌ）を含む。メインクロックは例示的にはバスから入力されるクロックであるが、これに限定されない。
【００６３】
図１ないし図２を参照した説明によれば、例示的には、ＩＰ装置１００の特殊機能レジスタ１１０で行われる動作は、クロックが必要な動作と、クロックが必要ではない動作に分けられる。
【００６４】
まず、ＩＰ装置１００の内部ロジック１２０が複数の作業を処理するために使用するデータを提供するレファレンス（ｒｅｆｅｒｅｎｃｅ）動作である。特殊機能レジスタ１１０はＩＰ装置１００の内部ロジック１２０が使用するデータを内部ロジック１２０に提供するため、格納部１１６に格納されたデータを直ちに提供するか、又は、組合せロジック（ｃｏｍｂｉｎａｔｉｏｎａｌ  ｌｏｇｉｃ）により加工されたデータを提供する。一方、このような動作のためのクロック提供は要求されない。
【００６５】
場合によって、特殊機能レジスタ１１０は複雑な順序ロジック（ｓｅｑｕｅｎｔｉａｌ  ｌｏｇｉｃ）により加工されたデータを内部ロジック１２０に提供する場合もある。また、このような動作のためにはクロックが提供されなければならない。しかし、本発明の実施形態では、このような順序ロジックは特殊機能レジスタ１１０の内部に備えられず、内部ロジック１２０の一部分として構成される。リードアクセスロジック１１３にデータを提供する場合にも実質的に同一である。
【００６６】
従って、特殊機能レジスタ１１０のレファレンス動作はクロックが必要ではない動作に分類される。
【００６７】
特殊機能レジスタ１１０の他の動作は、ユーザがバスを介して特殊機能レジスタ１１０をアクセスするようにする動作である。このような動作により、バスは特殊機能レジスタ１１０からデータをリードする。このようなバスアクセス動作にはクロックが提供されなければならないが、特殊機能レジスタ１１０に対するリードアクセスはＩＰ装置１００の全体動作時間のうち相対的に小さい部分を占めている。すなわち、ＩＰ装置１００が動作する時間の大部分の間、特殊機能レジスタ１１０に対するリードアクセスは行われない。バスによるライトアクセスの場合にも実質的に同一である。
【００６８】
特殊機能レジスタ１１０のまた他の動作は、特殊機能レジスタ１１０の格納部１１６に格納されたデータをアップデートする動作である。特殊機能レジスタ１１０のアップデート動作は多様な形態で発生する。この多様な形態としては、ユーザがバスを介してデータをライトすることにより格納部１１６をアップデートする形態、フレームシンク（ｆｒａｍｅ  ｓｙｎｃ）信号などによりフレーム（ｆｒａｍｅ）単位で格納部１１６に格納されたデータをアップデートする形態、インタラプト（ｉｎｔｅｒｒｕｐｔ）信号のような特定のアップデート信号に合わせてアップデートする形態などがある。このように、特殊機能レジスタ１１０は多様な更新属性を有し、これらのアップデート動作は全て、クロックが提供されなければならない動作である。
【００６９】
本発明の実施形態では、特殊機能レジスタ１１０の動作を複数の動作モードに区分し、各々の動作を行うブロック（又はモジュール）を分離する。特殊機能レジスタ１１０は動作モードによって、ＩＰ装置１００の内部ロジック１２０などにデータを提供するレファレンス（ｒｅｆｅｒｅｎｃｅ）動作の部分、バスを介してデータにアクセスできるようにするバスアクセス（ｂｕｓ  ａｃｃｅｓｓ）動作の部分、格納部１１６に格納されたデータをアップデート（ｕｐｄａｔｅ）する動作の部分に各々分離して構成される。また、各部分に対してクロックゲーティングが互いに異なるように適用される。
【００７０】
先ず、レファレンス動作の部分は、例えばレファレンスロジック１１５は格納部１１６の出力ポートと組合せロジックなどで構成されるため、クロックが提供されない。次に、バスアクセス動作の部分は、例えばリードアクセスロジック１１３、ライトアクセスロジック１１４、バスインターフェースロジック１１２は、前述したようにバスのアクセスが発生する場合のみにクロックが提供される。最後に、アップデート動作の部分、例えば格納されたデータがアップデートされる格納セルはアップデートされる時点のみにクロックが提供される。
【００７１】
図３は、図２の格納部とアップデートロジックの動作を説明するためのブロック図である。図４は、図３のバスアップデートロジックの動作を説明するためのブロック図である。
【００７２】
図３を参照すると、格納部１１６は更新属性によって少なくとも一つのグループに分離して構成される。例示的には格納部１１６は、バスアップデート格納部（１１６ａ、ｂｕｓ  ｕｐｄａｔｅ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔｓ）、シンクアップデート格納部（１１６ｂ、ｓｙｎｃ  ｕｐｄａｔｅ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔｓ）、第１特殊アップデート格納部（１１６ｃ、ｓｐｅｃｉａｌ  ｕｐｄａｔｅ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔｓ  １）、第２特殊アップデート格納部（１１６ｄ、ｓｐｅｃｉａｌ  ｕｐｄａｔｅ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔｓ  ２）を含む。
【００７３】
例示的には、アップデートロジック１１７は、格納部１１６に対応し、更新属性によって少なくとも一つのグループに分離して構成される。例示的にはアップデートロジック１１７は、バスアップデートロジック（１１７ａ、ｂｕｓ  ｕｐｄａｔｅ  ｌｏｇｉｃ）、シンクアップデートロジック（１１７ｂ、ｓｙｎｃ  ｕｐｄａｔｅ  ｌｏｇｉｃ）、第１特殊アップデートロジック（１１７ｃ、ｓｐｅｃｉａｌ  ｕｐｄａｔｅ  ｌｏｇｉｃ  １）、第２特殊アップデートロジック（１１７ｄ、ｓｐｅｃｉａｌ  ｕｐｄａｔｅ  ｌｏｇｉｃ  ２）を含む。
【００７４】
バスアップデートロジック１１７ａは、バスアップデート格納部１１６ａに格納されたデータをアップデートし、シンクアップデートロジック１１７ｂは、シンクアップデート格納部１１６ｂに格納されたデータをアップデートする。その他、第１特殊アップデートロジック１１７ｃ、第２特殊アップデートロジック１１７ｄは、各々第１特殊アップデート格納部１１６ｃ、第２特殊アップデート格納部１１６ｄに格納されたデータをアップデートする。
【００７５】
バスアップデート格納部１１６ａは、バスのライトアクセス（ｗｒｉｔｅ  ａｃｃｅｓｓ）によりアップデートし、シンクアップデート格納部１１６ｂはフレームシンク信号のような同期信号によりアップデートされる。特に、マルチメディア（ｍｕｌｔｉｍｅｄｉａ）用のＩＰ装置１００のシャドウレジスタ（ｓｈａｄｏｗ  ｒｅｇｉｓｔｅｒ）は前述したフレームシンク信号によりアップデートされる。
【００７６】
その他、一部のアップデート格納部はインタラプト（ｉｎｔｅｒｒｕｐｔ）やオートクリア（ａｕｔｏ−ｃｌｅａｒ）により固有のアップデート条件を有してアップデートされる。本実施形態では第１特殊アップデート格納部１１６ｃ、第２特殊アップデート格納部１１６ｄが、前述した一部のアップデート格納部に該当する。一部アップデート格納部は複数のアップデート条件を有する場合もある。
【００７７】
本発明の実施形態では、例示的に格納部１１６の更新属性を４つに区分し、各々のアップデート格納部１１６を分離して構成するが、これに限定されない。本発明の実施形態では、更新属性によりバスアップデート格納部１１６ａ、シンクアップデート格納部１１６ｂ、第１特殊アップデート格納部１１６ｃ、第２特殊アップデート格納部１１６ｄはクロックゲーティングが互いに異なるように適用される。
【００７８】
バスアップデートロジック１１７ａは、バスによるアップデート時点を示す信号を検出し、イネーブル（ｅｎａｂｌｅ）され、イネーブルされた場合に限り、バスアップデート格納部１１６ａにクロックを提供し、バスアップデート格納部１１６ａに格納されたデータをアップデートする。
【００７９】
シンクアップデートロジック１１７ｂは、フレームシンク信号を検出してイネーブルされ、イネーブルされた場合に限り、シンクアップデート格納部１１６ｂにクロックを提供し、シンクアップデート格納部１１６ｂに格納されたデータをアップデートする。
【００８０】
第１特殊アップデートロジック１１７ｃ、第２特殊アップデートロジック１１７ｄも各々のアップデート条件を判断するための信号を検出してイネーブルされ、各々第１特殊アップデート格納部１１６ｃ、第２特殊アップデート格納部１１６ｄにクロックを提供し、格納されたデータをアップデートする。第１特殊アップデートロジック１１７ｃ、第２特殊アップデートロジック１１７ｄは前述したように複数のアップデート条件を判断する。
【００８１】
図４を参照すると、バスアップデートロジック１１７ａにはメインクロック（ＣＬＫ）が入力され、メインクロック（ＣＬＫ）から生成されたアップデートクロック（ＵＰＤＡＴＥ＿ＣＬＫ）がバスアップデート格納部１１６ａに提供される。
【００８２】
バスアップデートロジック１１７ａにはバスのライトアクセス（ｗｒｉｔｅ  ａｃｃｅｓｓ）によるイネーブル信号（ＥＮ）が提供される。イネーブル信号（ＥＮ）は図３を参照して説明したように、バスによって格納セルがアップデートされる時点を示す信号である。バスアップデートロジック１１７ａはイネーブル信号（ＥＮ）を検出し、メインクロック（ＣＬＫ）をゲーティングする。すなわち、バスアップデートロジック１１７ａはイネーブル信号（ＥＮ）が検出される場合に限り、バスアップデート格納部１１６ａにクロック（ＵＰＤＡＴＥ＿ＣＬＫ）を提供する。このため、バスアップデートロジック１１７ａのクロックゲーティングセルは、ラッチ（ｌａｔｃｈ）、ＡＮＤゲート（ＡＮＤ  ｇａｔｅ）、ＯＲゲート（ＯＲ  ｇａｔｅ）などのよく知られている構成を含む。
【００８３】
シンクアップデートロジック１１７ｂ、第１特殊アップデートロジック１１７ｃ、第２特殊アップデートロジック１１７ｄもバスアップデートロジック１１７ａと実質的に同一な方式で動作する。これらアップデートロジック（１１７ｂ、１１７ｃ、１１７ｄ）にも、アップデート条件を判断するための信号が提供され、各アップデートロジック（１１７ｂ、１１７ｃ、１１７ｄ）はメインクロック（ＣＬＫ）をゲーティングし、各信号が検出される場合に限り、対応する各アップデート格納部（１１６ｂ、１１６ｃ、１１６ｄ）にクロックを提供する。
【００８４】
図３ないし図４を参照して説明したように、格納部１１６の複数の格納セルは物理的に分離された少なくとも一つのグループ（例えば、アップデート格納部）で構成される。また、各々のグループはアップデート条件を検出する各々のロジックによりクロックゲーティングが適用される。各々のロジックはアップデート条件を示す信号を検出し、信号が検出される場合に限り、該当するグループの格納セルにクロックを供給することによって、格納部１１６全体にクロックが提供されることを最小化する。
【００８５】
これによれば、第１時点でバスアップデート格納部１１６ａにはクロックが提供されるが、その際、シンクアップデート格納部１１６ｂにはクロックが提供されない。また、第１時点と異なる第２時点でバスアップデート格納部１１６ａにはクロックが提供されないが、シンクアップデート格納部１１６ｂにはクロックが提供される。
【００８６】
各アップデートロジック１１７は互いに排他的にイネーブルされながらクロックをゲーティングするが、これに限定されない。
【００８７】
また、アップデートロジック１１７はバスアップデート格納部１１６ａが動作する間、バスアップデート格納部１１６ａにメインクロックを供給し、動作しない残りのアップデート格納部（１１６ｂ、１１６ｃ、１１６ｄ）にはメインクロックの供給を遮断する。
【００８８】
その際、バスアップデート格納部１１６ａに提供されるクロックと、動作しない残りのアップデート格納部（１１６ｂ、１１６ｃ、１１６ｄ）に提供されるクロックが互いに異なる場合がある。例示的に、バスアップデート格納部１１６ａに提供されるクロックは第１周波数であり、残りのアップデート格納部（１１６ｂ、１１６ｃ、１１６ｄ）に提供されるクロックは第２周波数である。動作しない残りのアップデート格納部（１１６ｂ、１１６ｃ、１１６ｄ）はクロックがトグルしないため、動作しない間の第２周波数は無限大に近い。
【００８９】
図５は、図１の特殊機能レジスタから提供するクロックを説明するためのタイミング図である。
【００９０】
図５を参照すると、特殊機能レジスタ１１０にメインクロック（ＣＬＫ）が供給され、ここでメインクロック（ＣＬＫ）はバスから供給されるクロックである。ライト信号（ＷＲＩＴＥ）はバスのライトアクセスにより、特殊機能レジスタ１１０に伝送されるコマンド（ｃｏｍｍａｎｄ）信号を示す。バスクロック（ＢＵＳ＿ＣＬＫ）はバスインターフェースロジック１１２とライトアクセスロジック１１４に供給されるクロックを示す。アップデート信号（ＵＰＤＡＴＥ）はアップデート時点を示す信号であり、アップデートクロック（ＵＰＤＡＴＥ＿ＣＬＫ）はバスアップデート格納部１１６ａに供給されるクロックを示す。アップデート信号（ＵＰＤＡＴＥ）は図４を参照して説明したイネーブル信号（ＥＮ）に対応する。
【００９１】
バスモニタロジック１１１はクロックゲーティングを行いながら、バスのライトアクセスによるライト信号（ＷＲＩＴＥ）が検出されない間は、バスインターフェースロジック１１２とライトアクセスロジック１１４にクロックを提供しない。バスのライトアクセスによりライト信号（ＷＲＩＴＥ）が検出されると（Ａ）、バスモニタロジック１１１はライト信号（ＷＲＩＴＥ）が入力される間にバスインターフェースロジック１１２とライトアクセスロジック１１４にバスクロック（ＢＵＳ＿ＣＬＫ）を提供する。
【００９２】
バスアップデートロジック１１７ａもクロックゲーティングを行いながら、アップデート時点を示すアップデート信号（ＵＰＤＡＴＥ）が検出されない間は、バスアップデート格納部１１６ａにクロックを提供せず、格納されたデータをアップデートしない。アップデート時点を示すアップデート信号（ＵＰＤＡＴＥ）が検出されると（Ｂ）、バスアップデートロジック１１７ａはアップデート信号（ＵＰＤＡＴＥ）が入力される間にバスアップデート格納部１１６ａにアップデートクロック（ＵＰＤＡＴＥ＿ＣＬＫ）を提供する。
【００９３】
図６は、図１の特殊機能レジスタでクロックをゲーティングする状態を説明するための状態図である。
【００９４】
図６を参照すると、特殊機能レジスタ１１０の状態はイニット（ＩＮＩＴ）状態、スヌープ（ＳＮＯＯＰ）状態、トグル（ＴＯＧＧＬＥ）状態を含む。
【００９５】
特殊機能レジスタ１１０がリセット（ｒｅｓｅｔ）される際、全ての格納セルとロジックが安定化されるときまで全てのブロックにクロックが提供される。バスモニタロジック１１１はバスインターフェースロジック１１２、リードアクセスロジック１１３、ライトアクセスロジック１１４にクロックを提供し、アップデートロジック１１７は格納部１１６の全てのセルにクロックを提供する。イニット時間が経過すると（ＩＮＩＴ  ＴＩＭＥ  ＦＩＲＥ）、特殊機能レジスタ１１０はスヌープ（ＳＮＯＯＰ）状態に移転する。
【００９６】
スヌープ状態で、特殊機能レジスタ１１０のクロックゲーティングを行うロジックは各々の条件信号をモニタする。前述したように、バスモニタロジック１１１はバスのリードアクセス又はライトアクセスをモニタし、アップデートロジック１１７はアップデート時点を示す信号をモニタする。以後、条件信号が検出されると（ＳＩＧＮＡＬ  ＤＥＴＥＣＴ）、特殊機能レジスタ１１０はクロックを提供するトグル状態に移転する。
【００９７】
トグル状態で、特殊機能レジスタ１１０は必要なブロックにクロックを提供し、正常な動作が行われるようにする。予め定められたスヌープ時間が経過するときまで（ＳＮＯＯＰ  ＴＩＭＥ  ＦＩＲＥ）継続して条件信号が検出されなければ、特殊機能レジスタ１１０はスヌープ状態に移転する。また、スヌープ状態で、特殊機能レジスタ１１０のクロックゲーティングを行うロジックは再び各々の条件信号をモニタする。
【００９８】
以下では図１を参照して説明した特殊機能レジスタの動作方法について説明する。図７は、図１の特殊機能レジスタの動作方法を説明するためのフローチャートである。説明の便宜上、前述した内容と重複する内容の詳細な説明は省略する。
【００９９】
図７を参照すると、先ずイニット状態で、アップデートロジック１１７は格納部１１６の全ての格納セルにクロックを供給し（Ｓ１３１）、イニット時間が経過すると、アップデートロジック１１７は格納部１１６の全ての格納セルに対してクロック供給を遮断する（Ｓ１３２）。
次いで、スヌープ状態で、アップデートロジック１１７がアップデート信号（ＵＰＤＡＴＥ）を検出する（Ｓ１３３）。バスアップデートロジック１１７ａはアップデート信号に対応してイネーブルされ、トグル状態でバスアップデート格納部１１６ａにクロックを供給する（Ｓ１３４）。
【０１００】
次いで、スヌープ時間が経過するときまで継続してアップデート信号が検出されなければ、アップデートロジック１１７はバスアップデート格納部１１６ａにクロック供給を遮断し、スヌープ状態に移転する（Ｓ１３５）。
【０１０１】
次いで、スヌープ状態で、アップデートロジック１１７がシンク信号（ＳＹＮＣ）を検出する（Ｓ１３６）。シンクアップデートロジック１１７ｂはシンク信号に対応してイネーブルされ、トグル状態でシンクアップデート格納部１１６ｂにクロックを供給する（Ｓ１３７）。
【０１０２】
次いで、スヌープ時間が経過するときまで、継続してシンク信号が検出されなければ、アップデートロジック１１７はシンクアップデート格納部１１６ｂにクロック供給を遮断し、スヌープ状態に移転する（Ｓ１３８）。
【０１０３】
以下では、図１を参照して説明した特殊機能レジスタのクロックツリーについて説明する。図８は、図１の特殊機能レジスタのクロックツリーを説明するための図である。説明の便宜上、前述した内容と重複する内容の詳細な説明は省略する。
【０１０４】
クロックツリーはクロックソース１１、クロックバッファ１２ａ、１２ｂ、クロックゲーティングセル１３ａ〜１３ｄ、ロード（ｌｏａｄ）を含む。クロックソース１１はクロックを供給する。クロックバッファ１２ａ、１２ｂはクロックソース１１から提供されたクロックをバッファリングしてロードに提供する。クロックゲーティングセル１３ａ〜１３ｄは条件によってロードにクロックを供給したり、又はクロック供給を遮断する。ロードは格納部１１６の複数のフリップフロップＦＦに対応する。
【０１０５】
ロード、即ち複数のフリップフロップＦＦは、選択的にクロックを提供される複数のグループで構成される。例示的に、複数のフリップフロップＦＦは第１アップデートグループ１４１、第２アップデートグループ１４２、第３アップデートグループ１４３、第４アップデートグループ１４４に分離して構成され得る。第１ないし第４アップデートグループ（１４１〜１４４）は、図３を参照して説明したアップデート格納部（１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ）に対応する。
【０１０６】
各アップデートグループ１４１〜１４４とクロックバッファ１２ａ、１２ｂとの間のノードには複数のクロックゲーティングセル１３ａ〜１３ｄが形成される。複数のクロックゲーティングセル１３ａ〜１３ｄは図３を参照して説明したアップデートロジック１１７の一部として含まれる。アップデートロジック１１７は複数のクロックゲーティングセル１３ａ〜１３ｄを利用して第１ないし第４アップデートグループ１４１〜１４４に選択的にクロックを提供する。図８は、例示的には第１アップデートグループ１４１のみにクロックが提供されている状態を示している。
【０１０７】
図９は、図１の特殊機能レジスタのクロックツリーの応用例を説明するための図である。説明の便宜上、図８と差異点を中心に説明する。
【０１０８】
図９を参照すると、複数のフリップフロップＦＦは階層化したグループで構成される。例示的には、複数のフリップフロップＦＦは第１アップデートグループ１５１、第２アップデートグループ１５２に分離して構成され得る。
【０１０９】
また、第１アップデートグループ１５１に含まれるフリップフロップは第１サブグループ１６１と第２サブグループ１６２に区分される。同様に、第２アップデートグループ１５２に含まれるフリップフロップは第３サブグループ１６３と第４サブグループ１６４に区分される。一部のサブグループ１６３、１６４は更に階層化されて第１ないし第４部分１７１〜１７４に区分される。
【０１１０】
クロックツリーの各ノードには複数のクロックゲーティングセル（１４ａ、１４ｂ、１５ａ〜１５ｄ、１６ａ〜１６ｄ）が形成される。複数のクロックゲーティングセル（１４ａ、１４ｂ、１５ａ〜１５ｄ、１６ａ〜１６ｄ）は図３を参照して説明したアップデートロジック１１７の一部として含まれる。アップデートロジック１１７は、複数のクロックゲーティングセル（１４ａ、１４ｂ、１５ａ〜１５ｄ、１６ａ〜１６ｄ）を利用してアップデートグループ単位、サブグループ単位、又は部分単位で選択的にクロックを提供する。
【０１１１】
以上で説明した本発明の実施形態によるＩＰ装置１００は、コンピュータ、ＵＭＰＣ  （Ｕｌｔｒａ  Ｍｏｂｉｌｅ  ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ  （Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、３次元テレビ（３−ｄｉｍｅｎｓｉｏｎａｌ  ｔｅｌｅｖｉｓｉｏｎ）、デジタルオーディオレコーダー（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタルオーディオプレーヤー（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル録画装置（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル画像プレーヤー（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタルビデオレコーダー（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤー（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置のうち一つ、コンピュータネットワークを構成する多様な電子装置のうち一つ、ネットワークを構成する多様な電子装置のうち一つ、ＲＦＩＤ装置、又はコンピュータシステムを構成する多様な構成要素のうち一つ、などの電子装置の多様な構成要素のうち一つとして提供される。
【０１１２】
一方、特殊機能レジスタ１１０、内部ロジック１２０、又はＩＰ装置１００は多様な形態のパッケージに実装される。例示的には、特殊機能レジスタ１１０、内部ロジック１２０、又はＩＰ装置１００は、  Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ  （ＰｏＰ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  Ｐａｃｋａｇｅ（ＣＳＰ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  ＩＣ（ＳＯＩＣ）、Ｓｈｒｕｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  ＦｌａｔＰａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化して実装される。
【０１１３】
図１０は、図１の特殊機能レジスタを含む電子システムを説明するためのブロック図である。
【０１１４】
図１０を参照すると、電子システム２００はプロセッサ２１０と、メモリ２２０と、複数のＩＰ装置（ＩＰ）２３１〜２３３を含む。プロセッサ２１０と、メモリ２２０と、複数のＩＰ装置２３１〜２３３はバス（ｂｕｓ）により結合される。バスはデータが移動する通路に該当する。電子システム２００はプロセッサ２１０、メモリ２２０、複数のＩＰ装置２３１〜２３３などの個別半導体が、各種機能を行うシステムを構成して一つのチップとして集積されたシステムオンチップ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ、ＳｏＣ）の半導体装置として提供される。
【０１１５】
プロセッサ２１０は、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、デジタル信号プロセッサ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）、又はこれらと類似の機能を行う論理素子のうち少なくとも一つを含む。
【０１１６】
メモリ２２０は、データ及び／又は命令語などを格納する格納装置である。明確に示していなが、電子システム２００はプロセッサ２１０の動作を向上させるための動作メモリとして、高速のＤＲＡＭ及び／又はＳＲＡＭなどをさらに含む。
【０１１７】
ＩＰ装置２３１〜２３３は、電子システム２００内で特定機能を行う回路ブロックである。ＩＰ装置２３１〜２３３は特殊機能レジスタ（ＳＦＲ）を含む。プロセッサ２１０は特殊機能レジスタを利用してデータを処理する。ＩＰ装置２３１〜２３３は図１を参照して説明したＩＰ装置１００に対応する。
【０１１８】
図１１は、図１の特殊機能レジスタを含む電子システムの応用例を説明するためのブロック図である。説明の便宜上図１０との差異点を中心に説明する。
【０１１９】
図１１を参照すると、電子システム３００は、プロセッサ３１０と、メモリ３２０と、ＩＰ装置（ＩＰ）３３０と、特殊機能レジスタ（ＳＦＲ）３４０を含む。プロセッサ３１０、メモリ３２０、ＩＰ装置３３０、特殊機能レジスタ３４０はバス（ｂｕｓ）により結合される。
【０１２０】
特殊機能レジスタ３４０はＩＰ装置３３０内部に含まれず、別途のブロックで構成され、バスに接続される。プロセッサ３１０は特殊機能レジスタ３４０を利用してデータを処理する。ＩＰ装置（ＩＰ装置の内部ロジックなど）はバスにより特殊機能レジスタ３４０にアクセスするか、又は、特殊機能レジスタ３４０の別途の出力ポートと接続してデータの伝送を受ける。
【０１２１】
図１２は図１の特殊機能レジスタを含む電子システムの他の応用例を説明するためのブロック図である。説明の便宜上、図１０との差異点を中心に説明する。
【０１２２】
図１２を参照すると、電子システム４００はプロセッサ４１０、メモリ４２０、ＩＰブロック４３０を含む。プロセッサ４１０、メモリ４２０、ＩＰブロック４３０はバス（ｂｕｓ）により結合される。
【０１２３】
ＩＰブロック４３０は、階層化したＩＰ装置４３１〜４３４を含む回路ブロックで構成される。各々のＩＰ装置４３１〜４３４は特殊機能レジスタ（ＳＦＲ）を含むか、又は含まない場合もある。
【０１２４】
図１３は、図１の特殊機能レジスタを含む電子システムのまた他の応用例を説明するためのブロック図である。
【０１２５】
図１３を参照すると、電子システム５００はコントローラ装置５１０と特殊機能レジスタ（ＳＦＲ）５２０を含む。コントローラ装置５１０はプロセッサ、メモリを含むシステムオンチップ（ＳｏＣ）などの半導体装置である。特殊機能レジスタ５２０は、コントローラ装置５１０の内部に含まれず、別途のブロックで構成され、コントローラ装置５１０と接続する。
【０１２６】
一方、コントローラ装置５１０と接続される特殊機能レジスタ５２０の他にも、コントローラ装置５１０の内部に追加の特殊機能レジスタが含まれる。コントローラ装置５１０は特殊機能レジスタ５２０を利用してデータを処理する。
【０１２７】
本発明の実施形態と関連して説明した方法又はアルゴリズムの段階は、プロセッサによって実行されるハードウェア、ソフトウェアモジュール、又はその２個の結合により実現される。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、着脱型ディスク、ＣＤ−ＲＯＭ、又は当業界に知らされている任意の他の形態のコンピュータで読み取り可能な記録媒体に常駐することもある。例示的な記録媒体は、プロセッサにカップリングされ、そのプロセッサは記録媒体から情報を判読し、記録媒体に情報を書き込む。他の方法としては、記録媒体はプロセッサと一体型にする場合もある。プロセッサ及び格納媒体は用途専用集積回路（ＡＳＩＣ）内に常駐する場合もある。ＡＳＩＣはユーザ端末機内に常駐する場合ある。他の方法としては、プロセッサ及び格納媒体はユーザ端末機内に個別コンポーネントとして常駐する場合もある。
【０１２８】
以上添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解できるであろう。従って、上記述した実施形態は全ての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【０１２９】
１１    クロックソース
１２ａ、１２ｂ    クロックバッファ
１３ａ〜１３ｄ    クロックゲーティングセル
１４ａ、１４ｂ、１５ａ〜１５ｄ、１６ａ〜１６ｄ    クロックゲーティングセル
１００    ＩＰ装置
１１０    特殊機能レジスタ
１１１    バスモニタロジック
１１２    バスインターフェースロジック
１１３    リードアクセスロジック
１１４    ライトアクセスロジック
１１５    レファレンスロジック
１１６    格納部
１１６ａ    バスアップデート格納部
１１６ｂ    シンクアップデート格納部
１１６ｃ    第１特殊アップデート格納部
１１６ｄ    第２特殊アップデート格納部
１１７    アップデートロジック
１１７ａ    バスアップデートロジック
１１７ｂ    シンクアップデートロジック
１１７ｃ    第１特殊アップデートロジック
１１７ｄ    第２特殊アップデートロジック
１２０    内部ロジック
１４１〜１４４    第１〜第４アップデートグループ（ロードと総称）
１５１、１５２    第１、第２アップデートグループ
１６１〜１６４    第１〜第４サブグループ
１７１〜１７４    第１〜第４部分
２００、３００、４００、５００    電子システム
２１０、３１０、４１０    プロセッサ
２２０、３２０、４２０    メモリ
２３１〜２３３、３３０、４３１〜４３４    ＩＰ装置（ＩＰ）
３４０、５２０    特殊機能レジスタ（ＳＦＲ）
４３０    ＩＰブロック
５１０    コントローラ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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