(57)【要約】【課題】  オン抵抗が高くなることを抑制しつつ、ボディ領域の近傍にフローティング領域を配置することを可能とする。【解決手段】  半導体装置１０の半導体基板１２は、第１導電型のボディ領域２０と、ボディ領域の下面に接している第２導電型のドリフト領域１８と、ボディ領域を貫通してドリフト領域にまで伸びるゲートトレンチ３２内に配置され、ボディ領域と対向しているゲート電極２８と、ゲート電極とゲートトレンチの壁面との間に配置されているゲート絶縁膜２６を有している。ゲート絶縁膜２６の下面には、上方に向かって凹となる凹所２７が形成されており、その凹所内には第１導電型のフローティング領域３０が形成されている。フローティング領域３０は、ゲート絶縁膜２６の下面の最も下方に位置する部分よりも下方に突出している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板の上面に設けられた第１主電極と、
半導体基板の下面に設けられた第２主電極と、を有しており、
半導体基板は、
半導体基板の上面に臨む範囲に形成されると共に、第１主電極に接続されている第１導電型のボディ領域と、
ボディ領域の下面に接している第２導電型のドリフト領域と、
ボディ領域を貫通してドリフト領域にまで伸びるゲートトレンチ内に配置され、ボディ領域と対向しているゲート電極と、
ゲート電極とゲートトレンチの壁面との間に配置されているゲート絶縁膜と、を有しており、
ゲート絶縁膜の下面には、上方に向かって凹となる凹所が形成されており、
その凹所内には、その周囲がゲート絶縁膜とドリフト領域によって囲まれている第１導電型のフローティング領域が形成されており、
そのフローティング領域は、ゲート絶縁膜の下面の最も下方に位置する部分よりも下方に突出している、半導体装置。
【請求項２】
半導体基板の上面に直交し、かつ、ゲートトレンチの長手方向に直交する平面で半導体基板を切断したときの断面図において、フローティング領域の幅は、ゲートトレンチの幅内に収まっている、請求項１に記載の半導体装置。
【請求項３】
前記断面図において、フローティング領域の幅が凹所の幅内に収まっている、請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、トレンチゲート型の半導体装置の耐圧を向上する技術に関する。
【背景技術】
【０００２】
半導体装置の耐圧を向上する等のために、ゲートトレンチ（すなわち、ゲート絶縁膜）の底部にフローティング領域が形成された半導体装置が知られている（例えば、特許文献１）。特許文献１の半導体装置では、半導体装置をオフしたときに、ボディ領域とドリフト領域の境界と、フローティング領域とドリフト領域の境界の２ヶ所に電界のピークが形成される。電界のピークを複数個所に形成することで、電界の最大ピーク値が抑えられる。これによって、半導体装置の耐圧の向上が図られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１１６８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この種の半導体装置において、ゲートトレンチ底部のフローティング領域の位置及び形状等は、半導体装置に求められる特性に応じて種々に変更される。例えば、ゲート絶縁膜に印加される電界を緩和するために、ゲートトレンチ底部のフローティング領域をボディ領域のより近い位置に形成したい場合がある。このような場合に、従来の半導体装置の構造では、フローティング領域をボディ領域の近傍に配置すると、半導体装置にバイアスを印加しない状態で、ボディ領域から伸びる空乏層と、フローティング領域から伸びる空乏層とが繋がる可能性が生じる。これらの空乏層同士が繋がると、オン抵抗が高くなるといった問題が生じる。
【０００５】
本明細書は、オン抵抗が高くなることを抑制しつつ、ボディ領域の近傍にフローティング領域を配置することを可能とする技術を開示する。
【課題を解決するための手段】
【０００６】
本明細書に開示する半導体装置は、半導体基板と、半導体基板の上面に設けられた第１主電極と、半導体基板の下面に設けられた第２主電極と、を有している。半導体基板は、半導体基板の上面に臨む範囲に形成されると共に、第１主電極に接続されている第１導電型のボディ領域と、ボディ領域の下面に接している第２導電型のドリフト領域と、ボディ領域を貫通してドリフト領域にまで伸びるゲートトレンチ内に配置され、ボディ領域と対向しているゲート電極と、ゲート電極とゲートトレンチの壁面との間に配置されているゲート絶縁膜と、を有している。ゲート絶縁膜の下面には、上方に向かって凹となる凹所が形成されており、その凹所内には、その周囲がゲート絶縁膜とドリフト領域によって囲まれている第１導電型のフローティング領域が形成されている。フローティング領域は、ゲート絶縁膜の下面の最も下方に位置する部分よりも下方に突出している。
【０００７】
ここで、「第１導電型」及び「第２導電型」とは、ｎ型またはｐ型のいずれかを意味する。すなわち、「第１導電型」がｐ型である場合には「第２導電型」がｎ型であり、「第１導電型」がｎ型である場合には「第２導電型」がｐ型である。
【０００８】
この半導体装置では、ゲート絶縁膜の下面に凹所が形成され、その凹所内に第１導電型のフローティング領域が形成される。このため、凹所の分だけフローティング領域をボディ領域の近傍に配置でき、また、ゲート絶縁膜によって、フローティング領域から伸びる空乏層とボディ領域から伸びる空乏層とが繋がることが抑制される。また、フローティング領域は、ゲート絶縁膜の下面より下方に突出し、充分な大きさが確保される。これらのため、この半導体装置では、オン抵抗が高くなることを抑制しつつ、ボディ領域の近傍にフローティング領域を配置することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】実施例の半導体装置の縦断面図。
【図２】図１の半導体装置の製造方法を説明するための図（その１）。
【図３】図１の半導体装置の製造方法を説明するための図（その２）。
【図４】図１の半導体装置の製造方法を説明するための図（その３）。
【図５】図１の半導体装置の製造方法を説明するための図（その４）。
【図６】図１の半導体装置の製造方法を説明するための図（その５）。
【図７】図１の半導体装置の製造方法を説明するための図（その６）。
【図８】図１の半導体装置の製造方法を説明するための図（その７）。
【図９】図１の半導体装置の製造方法を説明するための図（その８）。
【図１０】図１の半導体装置の製造方法を説明するための図（その９）。
【図１１】変形例に係る半導体装置の縦断面図。
【発明を実施するための形態】
【００１０】
以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
【００１１】
（特徴１）  上記の半導体装置においては、半導体基板の上面に直交し、かつ、ゲートトレンチの長手方向に直交する平面で半導体基板を切断したときの断面図において、フローティング領域の幅は、ゲートトレンチの幅内に収まっていてもよい。このような構成によると、フローティング領域から伸びる空乏層とボディ領域から伸びる空乏層とが繋がることをより抑制することができる。
【００１２】
（特徴２）  上記の半導体装置においては、前記断面図において、フローティング領域の幅が凹所の幅内に収まっていてもよい。このような構成によると、フローティング領域から伸びる空乏層とボディ領域から伸びる空乏層とが繋がることをさらに抑制することができる。
【実施例１】
【００１３】
本実施例の半導体装置１０について、図面を参照して説明する。図１に示すように、半導体装置１０は、半導体基板１２と、半導体基板１２の上面１２ａ及び下面１２ｂに形成された電極１４，１５を備えている。なお、半導体基板１２には、公知の基板（例えば、炭化シリコン基板（ＳｉＣ基板）、シリコン基板（Ｓｉ基板）等）が用いられる。
【００１４】
半導体基板１２には、縦型の電界効果型トランジスタ（ＭＯＳＦＥＴ）が形成されている。すなわち、半導体基板１２の上面１２ａには、複数のゲートトレンチ３２が形成されている。（ただし、図１ではゲートトレンチ３２を１つのみ示す。）ゲートトレンチ３２は、図１の紙面に直交する方向（即ち、紙面に直交する方向がゲートトレンチ３２の長手方向）に伸びており、図１のｘ方向に一定の間隔を空けて配置されている。ゲートトレンチ３２は、後述するソース領域２２及びボディ領域２０を貫通し、その下端はドリフト領域１８まで伸びている。ゲートトレンチ３２の両側面は、ｚ方向に伸びており、半導体基板１２の上面１２ａに対して略直交している。また、ゲートトレンチ３２の両側面の間隔（すなわち、ゲートトレンチ３２のｘ方向の幅）はｄとなっている。ゲートトレンチ３２の下面は、図１に示すように、ｘ方向の両端部３３ａで深く形成され、その中央部３３ｂで浅く形成されている。すなわち、ゲートトレンチ３２の下面の両端部３３ａの深さは、その中央部３３ｂの深さよりもｔ３だけ深く形成されている。なお、ゲートトレンチ３２の下面の中央部３３ｂは、半導体基板１２の上面１２ａと略平行となっている。
【００１５】
ゲートトレンチ３２内には、ゲート電極２８が形成されている。ゲート電極２８は、図１の紙面に直交する方向に伸びており、その下端がボディ領域２０の下面よりわずかに深くなるように形成されている。ゲートトレンチ３２の壁面とゲート電極２８の間（すなわち、ゲート電極２８の側方及び下方）にはゲート絶縁膜２６が形成されている。このため、ゲート電極２８は、ゲート絶縁膜２６を介してボディ領域２０及びソース領域２２に対向している。上述したように、ゲートトレンチ３２の下面は、その中央部３３ｂで浅く、その両端部３３ａが深く形成されている。このため、ゲート絶縁膜２６は、その下面に上方に凹となる凹所２７が形成されている。言い換えると、ゲート絶縁膜２６は、ゲートトレンチ３２の側面に形成された側面部２６ａと、ゲートトレンチ３２の下面に形成された下面部２６ｂと、その下面部２６ｂの両端（ｘ方向の両端）より下方に突出する突出部２６ｃを備えている。そして、２つの突出部２６ｃの間に凹所２７が形成されている。側面部２６ａの厚みはｔ２であり、突出部２６ｃの厚みと同一とされている。一方、下面部２６ｂの厚みｔ１は、側面部２６ａの厚みｔ２より厚くなっている。なお、ゲート電極２８の上部には層間絶縁膜２４が形成されている。
【００１６】
半導体基板１２の上面１２ａに臨む領域には、ｎ＋型のソース領域２２とｐ−型のボディ領域２０が形成されている。ソース領域２２は、ゲート絶縁膜２６と接するように形成されている。ソース領域２２の側方と下方には、ｐ−型のボディ領域２０が形成されている。ボディ領域２０は、ソース領域２２に接しており、ソース領域２２の下側でゲート絶縁膜２６に接している。このため、ソース領域２２は、ボディ領域２２によって囲まれている。ボディ領域２０の下側には、ｎ−型のドリフト領域１８が形成されている。ドリフト領域１８は、ボディ領域２０の下面に接している。ドリフト領域１８は、ボディ領域２０によってソース領域２７から分離されている。
【００１７】
半導体基板１２の下面１２ｂに臨む領域には、ｎ＋型のドレイン領域１６が形成されている。ドレイン領域１６は、半導体基板１２の全面に形成されている。ドレイン領域１６の不純物濃度は、ドリフト領域１８の不純物濃度より高くされている。ドレイン領域１６は、ドリフト領域１８の下面に接している。ドレイン領域１６は、ドリフト領域１８によってボディ領域２０から分離されている。
【００１８】
半導体基板１２の下面１２ｂには、ドレイン電極１４が形成されている。ドレイン電極１４は、半導体基板１２の全面に形成されている。ドレイン電極１４は、ドレイン領域１６とオーミック接触している。半導体基板１２の上面１２ａには、ソース電極１５が形成されている。ソース電極１５は、層間絶縁膜２４を覆うように形成されており、ゲート電極２８から絶縁されている。ソース電極１５は、ソース領域２７とオーミック接触している。
【００１９】
上述したドリフト領域１８内のゲートトレンチ３２の底部には、ｐ−型のフローティング領域３０が形成されている。具体的には、フローティング領域３０は、ゲート絶縁膜２６の下面に形成された凹所２７内（すなわち、ゲート絶縁膜２６の突出部２６ｃの間）に形成されている。したがって、フローティング領域３０の周囲は、ゲート絶縁膜２６とドリフト領域１８によって囲まれている。フローティング領域３０は、ドリフト領域１８によってボディ領域２０から分離され、その電位がフローティング状態となっている。図１から明らかなように、フローティング領域２０の幅（図１に示す断面においてｘ方向の幅）は、ゲートトレンチ３２の幅ｄよりも小さく、ゲートトレンチ３２の幅内にフローティング領域２０が収まっている。また、フローティング領域２０は、ゲート絶縁膜２６の最も下方に位置する部分（すなわち、突出部２６ｃの下端）よりも下方に突出している。フローティング領域３０の寸法及びｐ型不純物濃度は、半導体装置１０に逆方向（ドレイン電極１４の電位がソース電極１５の電位よりも高くなる方向）の定格電圧が印加されたときに、フローティング領域３０が完全に空乏化しないように調整されている。
【００２０】
半導体装置１０の動作について説明する。ドレイン電極１４を電源電位に接続し、ソース電極１５をグランド電位に接続した状態で、ゲート電極２８にオン電位（チャネルが形成されるのに必要な電位以上の電位）を印加すると、半導体装置１０がオンする。すなわち、ゲート電極２８へのオン電位の印加により、ゲート絶縁膜２６に接する範囲のボディ領域２０にチャネルが形成される。これによって、電子が、ソース電極３２から、ソース領域２２、ボディ領域２０のチャネル、ドリフト領域１８及びドレイン領域１６を通ってドレイン電極１４に流れる。すなわち、ドレイン電極１４からソース電極３２に電流が流れる。
【００２１】
ゲート電極２８に印加する電位を、オン電位からオフ電位に切り換えると、半導体装置１０がオフする。半導体装置１０がオフすると、ボディ領域２０とドリフト領域１８のＰＮ接合から空乏層が広がる。この空乏層がフローティング領域３０に達すると、フローティング領域３０とドリフト領域１８のＰＮ接合から空乏層がさらに広がる。電界のピークが２箇所に形成されるため、半導体装置１０の耐圧の向上が図られる。
【００２２】
さらに、本実施例の半導体装置１０では、ゲート絶縁膜２６の下面に形成された凹所２７内にフローティング領域３０が形成されている。このため、従来構造と比較して、フローティング領域３０をボディ領域２０の近傍に配置することができる。すなわち、従来構造のように、ゲート絶縁膜２６の下面に凹所２７が形成されない場合、フローティング領域３０は、ゲート電極２８からｔ１＋ｔ３だけ低い位置に形成されることになる。一方、本実施例の半導体装置１０では、ゲート絶縁膜２６の下面に凹所２７が形成されるため、フローティング領域３０は、ゲート電極２８からｔ１だけ低い位置に形成することができる。すなわち、フローティング領域３０をボディ領域２０の近傍に配置することができる。さらに、フローティング領域３０は、ゲート絶縁膜２６の最下端よりも下方に突出して形成され、充分な大きさに形成されている。すなわち、フローティング領域３０は、半導体装置１０に逆バイアスが印加された時に完全には空乏化しない大きさに形成されている。このため、半導体装置１０をオフしたときに、フローティング領域３０によって多くの電界を保持することができ、ボディ領域２０とドリフト領域１８の境界に大きな電界が印加されることを抑制することができる。その結果、ゲート絶縁膜２６の破壊を防止することができる。特に、ＳｉＣ基板を用いた半導体装置では、ゲート絶縁膜２６に大きな電界が印加されるため、本実施例の構造は有効となる。
【００２３】
一方、フローティング領域３０をボディ領域２０の近傍に配置すると、半導体装置１０にバイアスを印加していない状態で、ボディ領域２０から伸びる空乏層と、フローティング領域３０から伸びる空乏層とが繋がる可能性が高くなる。しかしながら、本実施例の半導体装置１０では、ゲート絶縁膜２６の下面の凹所２７内にフローティング領域３０が形成される。このため、フローティング領域３０から伸びる空乏層が、ゲート絶縁膜２６の突出部２６ｃを超えてボディ領域２０側に伸びることが抑制される。また、ゲート絶縁膜２６の凹所２７にフローティング領域３０を形成することで、フローティング領域３０のサイズを大きくしても、フローティング領域３０がゲート絶縁膜２６の幅方向（ｘ方向）に大きくなることを防止することができる。このため、ボディ領域２０から伸びる空乏層と、フローティング領域３０から伸びる空乏層とが繋がることを抑制することができる。その結果、半導体装置１０のオン抵抗が高くなることを抑制することができる。
【００２４】
なお、上述した半導体装置１０は、例えば、次の方法によって好適に製造することができる。ここで、ゲート部の構成（すなわち、ゲート電極２８、ゲートトレンチ３２、ゲート絶縁膜２６、フローティング領域３０）以外の構成については、従来公知の方法で製造することができるため、ここではその説明を省略する。
【００２５】
図２に示すように、まず、半導体基板１２の上面１２ａにトレンチ３４を形成する。トレンチ３４は、例えば、ドライエッチングにより形成することができる。次に、図３に示すように、半導体基板１２の上面１２ａ及びトレンチ３４の内面に絶縁膜３８を形成する。絶縁膜３８には、エッチングレートの高い材料（例えば、ＴＥＯＳ，ＳｉＯ２等）が用いられる。絶縁膜３８の形成は、例えば、ＣＶＤ法で行うことができる。次いで、半導体基板１２に図示しないマスクを形成し、そのマスク越しにｐ型不純物を注入し、トレンチ３４の底部にｐ型不純物領域３６を形成する（図３）。なお、ｐ型不純物を注入する際は、トレンチ３４の側面に絶縁膜３８が形成された状態で行われる。このため、トレンチ３４の側面近傍のドリフト領域１８にｐ型不純物が注入されることが抑制される。
【００２６】
次に、図４に示すように、絶縁膜３８の上面に絶縁膜４０を形成し、トレンチ３４内を絶縁膜４０で充填する。絶縁膜４０には、絶縁膜３８よりもエッチングレートの低い材料（例えば、ＳｉＮ，ＢＰＳＧ，ＰＳＧ等）が用いられる。絶縁膜４０の形成は、例えば、ＣＶＤ法で行うことができる。
【００２７】
次に、半導体基板１２上に形成した絶縁膜３８，４０をウェットエッチングにより除去し、図５に示す状態とする。ここで、絶縁膜３８のエッチングレートは、絶縁膜４０のエッチングレートよりも高くされている。このため、絶縁膜３８，４０を同時にウェットエッチングすると、図５に示すように、トレンチ３４の中央部にのみ絶縁膜３８，４０が残り、かつ、トレンチ３４の側面を露出させることができる。
【００２８】
次に、図６に示すように、半導体基板１２（具体的には、トレンチ３４の下面の両端部（すなわち、絶縁膜３８，４０で覆われていない部分））をウェットエッチングする。これによって、トレンチ３４の下面は、両端部において深くなり、中央部において浅くなる。また、トレンチ３４の側壁もエッチングされる。その結果、トレンチ３４の側壁近傍のうちｐ型不純物が注入された部分も除去される。これによって、後述するように、フローティング領域３０から伸びる空乏層と、ボディ領域２０から伸びる空乏層とがより繋がり難くなる。
【００２９】
次に、図７に示すように、トレンチ３４内に残っていた絶縁膜３８，４０を除去し、次いで、トレンチ３４内にＣＶＤ法等によって絶縁膜４４を充填する（図８）。次いで、絶縁膜４４を所望の位置（ゲート電極２８を形成する位置）までエッチングで除去し（図９）、さらに、絶縁膜４４の上面及びトレンチ３４の側面に絶縁膜４６を形成する（図１０）。これによって、半導体装置１０のゲート絶縁膜２６（すなわち、絶縁膜４４，４６）が形成される。その後は、従来公知の方法で、ゲート電極２８等を形成すればよい。なお、ｐ型不純物領域３６は、その後の熱処理により、半導体装置１０のフローティング領域３０となる。
【００３０】
以上に説明したように、本実施例の半導体装置１０では、ゲート絶縁膜２６の下面に凹所２７を形成し、その凹所２７内にフローティング領域３０を形成する。このため、オン抵抗が高くなることを抑制しながら、フローティング領域３０をボディ領域２０の近傍に配置することができる。これによって、ゲート絶縁膜２６に印加される電界強度を小さくすることができ、ゲート絶縁膜２６の破壊を好適に防止することができる。
【００３１】
また、上述した製造方法の説明から明らかなように、ゲートトレンチ３２の側面近傍のドリフト領域１８には、フローティング領域３０を形成するために注入したｐ型不純物が殆ど注入されていない。すなわち、ｐ型不純物が注入された領域（トレンチ３４の側面近傍の領域）は、図５に示す状態から図６に示す状態とするためのエッチングにより除去されている。このため、ゲートトレンチ３２の側面近傍のドリフト領域１８のｎ型不純物濃度は、それ以外の部分のドリフト領域１８のｎ型不純物濃度と略同一となっている。このため、ゲートトレンチ３２の側面近傍のドリフト領域１８が空乏化され難い。これによって、フローティング領域３０から伸びる空乏層と、ボディ領域２０から伸びる空乏層とがより繋がり難くすることができる。
【００３２】
最後に、上記実施例と請求項との対応関係を説明しておく。ソース電極１５が請求項でいう「第１主電極」の一例であり、ドレイン電極１４が「第２主電極」の一例である。
【００３３】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
【００３４】
例えば、上述した実施例では、フローティング領域３０がゲートトレンチ３２の幅内に収まっていたが、フローティング領域は、ゲートトレンチの幅内に収まっていなくてもよい。フローティング領域がゲートトレンチの側面より側方に広がっていても、フローティング領域の寸法及び不純物濃度を調整することで、フローティング領域から伸びる空乏層とボディ領域から伸びる空乏層とが繋がらないようにすることができる。
【００３５】
また、図１１に示す半導体装置５０のように、フローティング領域７０がゲート絶縁膜６６に形成された凹所６７の幅（ｘ方向の幅）内に収まっていてもよい。凹所６７の幅内にフローティング領域７０が収まることで、フローティング領域７０から伸びる空乏層と、ボディ領域２０から伸びる空乏層とが繋がることをより抑制することができる。また、図１１に示す半導体装置５０のように、ゲート絶縁膜６６の側面部６６ａの厚みと、下面部６６ｂの厚みと、突出部６６ｃの厚みとが略同一となっていてもよい。すなわち、ゲート絶縁膜６６の下面部６６ｂの厚みは、必ずしも側面部６６ａの厚みより厚くする必要はない。ただし、図１に示す半導体装置１０のように、ゲート絶縁膜２６の下面部２６ｂの厚みを厚くすると、ゲート電荷量を低減することができる。さらに、図１１に示すように、フローティング領域７０がゲート絶縁膜６６の最下端部より下方に突出する突出量も任意の値とすることができる。
【００３６】
なお、上述した各実施例では、半導体基板にＭＯＳＦＥＴを形成した例であったが、半導体基板には他の半導体素子（例えば、ＩＧＢＴ等）を形成してもよい。また、上述した各実施例は、第１導電型がｐ型となり、第２導電型がｎ型となる半導体装置の例であったが、本明細書に開示の技術は、第１導電型がｎ型となり、第２導電型がｐ型となる半導体装置にも適用することができる。
【００３７】
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３８】
１０：半導体装置
１２：半導体基板
１４：ドレイン電極
１５：ソース電極
１６：ドレイン領域
１８：ドリフト領域
２０：ボディ領域
２２：ソース領域
２４：層間絶縁膜
２６：ゲート絶縁膜
２８：ゲート電極
３０：フローティング領域
３２：ゲートトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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