(57)【要約】【課題】半導体装置の信頼性を向上させる。特に、動作特性に不具合を生じさせることなく、ＯＴＰ不揮発性メモリセルを容易に実現する。【解決手段】メモリセルＭＣ１の容量素子Ｃをｎ型のウェルＨＮＷ１に形成し、データ書き込み用素子ＣＷをｐ型のウェルＨＰＷ２に形成することにより、メモリセルＭＣ１を、書き込みのみができる状態とする。同様に、メモリセルＭＣ２の容量素子Ｃをｎ型のウェルＨＮＷ２に形成し、データ書き込み用素子ＣＷをｐ型のウェルＨＰＷ２に形成することにより、メモリセルＭＣ２を、書き込みのみができる状態とする。さらに、メモリセルＭＣ１の容量素子Ｃが形成されるｎ型のウェルＨＮＷ１と、メモリセルＭＣ２の容量素子Ｃが形成されるｎ型のウェルＨＮＷ２との間にｐ型のウェルＨＰを配置して、ｎ型のウェルＨＮＷ１とｎ型のウェルＨＮＷ２とを電気的に分離する。【選択図】図２
2014116547.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体装置：
（ａ）半導体基板の主面に形成された第１データ書き込み用素子、第１データ読み出し用素子および第１容量素子から構成される第１不揮発性メモリセル；
（ｂ）前記主面に形成された第２データ書き込み用素子、第２データ読み出し用素子および第２容量素子から構成される第２不揮発性メモリセル；
（ｃ）前記主面に、互いに分離され、第１方向に沿って配置された第１活性領域、第２活性領域、第３活性領域および第４活性領域；
（ｄ）前記第１活性領域に形成された前記第１不揮発性メモリセルの前記第１容量素子；
（ｅ）前記第２活性領域に共に形成された前記第１不揮発性メモリセルの前記第１データ書き込み用素子および前記第２不揮発性メモリセルの前記第２データ書き込み用素子；
（ｆ）前記第３活性領域に共に形成された前記第１不揮発性メモリセルの前記第１読み出し用素子および前記第２不揮発性メモリセルの前記第２読み出し用素子；
（ｇ）前記第４活性領域に形成された前記第２不揮発性メモリセルの前記第２容量素子；
（ｈ）前記第１活性領域が配置された第１導電型の第１ウェル；
（ｉ）前記第２活性領域が配置された前記第１導電型と異なる第２導電型の第２ウェル；
（ｊ）前記第３活性領域が配置され、前記第２ウェルとは電気的に分離された前記第２導電型の第３ウェル；
（ｋ）前記第４活性領域が配置され、前記第１ウェルとは電気的に分離された前記第１導電型の第４ウェル；
（ｌ）前記第１ウェルと前記第４ウェルとの間の一部領域で、かつ前記第２ウェルおよび前記第３ウェルとは異なる領域に前記第１方向と直交する第２方向に沿って形成された前記第２導電型の第５ウェル、
前記第５ウェルによって、前記第１ウェルと前記第４ウェルとが電気的に分離されている。
【請求項２】
請求項１記載の半導体装置において、
前記第５ウェルは、前記第１活性領域と前記第２活性領域との間に形成されている。
【請求項３】
請求項１記載の半導体装置において、
前記第５ウェルは、前記第２活性領域と前記第３活性領域との間に形成されている。
【請求項４】
請求項１記載の半導体装置において、
前記第５ウェルは、前記第３活性領域と前記第４活性領域との間に形成されている。
【請求項５】
請求項１記載の半導体装置において、
前記第１不揮発性メモリセルは、前記第１活性領域、前記第２活性領域および前記第３活性領域に平面的に重なるように前記第１方向に延在して配置された第１浮遊ゲート電極を有し、
前記第２不揮発性メモリセルは、前記第２活性領域、前記第３活性領域および前記第４活性領域に平面的に重なるように前記第１方向に延在して配置された第２浮遊ゲート電極を有し、
前記第１浮遊ゲート電極の前記第１方向の長さと、前記第２浮遊ゲート電極の前記第１方向の長さとが同じである。
【請求項６】
請求項１記載の半導体装置において、
前記第１不揮発性メモリセルは、前記第１活性領域、前記第２活性領域および前記第３活性領域に平面的に重なるように前記第１方向に延在して配置された第１浮遊ゲート電極を有し、
前記第２不揮発性メモリセルは、前記第２活性領域、前記第３活性領域および前記第４活性領域に平面的に重なるように前記第１方向に延在して配置された第２浮遊ゲート電極を有し、
前記第１データ書き込み用素子が形成された前記第２ウェルから前記第１浮遊ゲート電極にトンネル電流によって電荷が注入され、
前記第２データ書き込み用素子が形成された前記第２ウェルから前記第２浮遊ゲート電極にトンネル電流によって電荷が注入される。
【請求項７】
請求項１記載の半導体装置において、
前記第５ウェルは、第１不純物濃度を有する第１部分と、前記第１部分の下面に接して形成された第２不純物濃度を有する第２部分とから構成され、前記第１不純物濃度は前記第２不純物濃度よりも高い。
【請求項８】
請求項１記載の半導体装置は、さらに、
前記第１導電型の第６ウェルと、前記第６ウェルと電気的に分離された前記第１導電型の第７ウェルとを有し、
前記第６ウェル内には、少なくとも前記第１ウェルが形成されており、
前記第７ウェル内には、少なくとも前記第４ウェルが形成されている。
【請求項９】
請求項１記載の半導体装置において、さらに以下を含む：
（ｍ）前記第５ウェル上に形成された絶縁膜からなる分離部；
（ｎ）前記分離部の一部に形成された第５活性領域、
前記第５活性領域において、前記第５ウェルが外部電極と電気的に接続されている。
【請求項１０】
以下を含む半導体装置：
（ａ）半導体基板の主面に形成された第１データ消去用素子、第１データ読み出し用素子および第１容量素子から構成される第１不揮発性メモリセル；
（ｂ）前記主面に形成された第２データ消去用素子、第２データ読み出し用素子および第２容量素子から構成される第２不揮発性メモリセル；
（ｃ）前記第１不揮発性メモリセルと前記第２不揮発性メモリセルとが隣り合って配置された第１メモリセル領域；
（ｄ）前記主面の前記第１メモリセル領域に、互いに分離され、第１方向に沿って配置された第１活性領域、第２活性領域、第３活性領域および第４活性領域；
（ｅ）前記第１活性領域に形成された前記第１不揮発性メモリセルの前記第１容量素子；
（ｆ）前記第２活性領域に共に形成された前記第１不揮発性メモリセルの前記第１データ消去用素子および前記第２不揮発性メモリセルの前記第２データ消去用素子；
（ｇ）前記第３活性領域に共に形成された前記第１不揮発性メモリセルの前記第１読み出し用素子および前記第２不揮発性メモリセルの前記第２読み出し用素子；
（ｈ）前記第４活性領域に形成された前記第２不揮発性メモリセルの前記第２容量素子；
（ｉ）前記第１活性領域が配置された第１導電型の第１ウェル；
（ｊ）前記第２活性領域が配置された前記第１導電型と異なる第２導電型の第２ウェル；
（ｋ）前記第３活性領域が配置され、前記第１ウェルと電気的に分離された前記第１導電型の第３ウェル；
（ｌ）前記第４活性領域が配置され、前記第１ウェルおよび前記第３ウェルと電気的に分離された前記第１導電型の第４ウェル；
（ｍ）前記第１ウェル、前記第３ウェルおよび前記第４ウェルとは異なる領域に、前記第１方向に直交する第２方向に沿って形成された前記第１導電型の第５ウェル、
前記第１ウェル、前記第３ウェルおよび前記第４ウェルの周囲に前記第２ウェルが形成されており、
前記第５ウェルによって、前記第２ウェルが第１の領域と第２の領域とに電気的に分離されている。
【請求項１１】
請求項１０記載の半導体装置において、さらに以下を含む：
（ａ２）前記主面に形成された第３データ消去用素子、第３データ読み出し用素子および第３容量素子から構成される第３不揮発性メモリセル；
（ｂ２）前記主面に形成された第４データ消去用素子、第４データ読み出し用素子および第４容量素子から構成される第４不揮発性メモリセル；
（ｃ２）前記第３不揮発性メモリセルと前記第４不揮発性メモリセルとが隣り合って配置された第２メモリセル領域；
（ｄ２）前記主面の前記第２メモリセル領域に、互いに分離され、前記第１方向に沿って配置された第５活性領域、第６活性領域、第７活性領域および第８活性領域；
（ｅ２）前記第５活性領域に形成された前記第３不揮発性メモリセルの前記第３容量素子；
（ｆ２）前記第６活性領域に共に形成された前記第３不揮発性メモリセルの前記第３データ消去用素子および前記第４不揮発性メモリセルの前記第４データ消去用素子；
（ｇ２）前記第７活性領域に共に形成された前記第３不揮発性メモリセルの前記第３読み出し用素子および前記第４不揮発性メモリセルの前記第４読み出し用素子；
（ｈ２）前記第８活性領域に形成された前記第４不揮発性メモリセルの前記第４容量素子；
（ｉ２）前記第５活性領域が配置された前記第１導電型の第６ウェル；
（ｊ２）前記第６活性領域が配置された前記第２導電型の第７ウェル；
（ｋ２）前記第７活性領域が配置され、前記第６ウェルと電気的に分離された前記第１導電型の第８ウェル；
（ｌ２）前記第８活性領域が配置され、前記第６ウェルおよび前記第８ウェルと電気的に分離された前記第１導電型の第９ウェル；
（ｍ２）前記第６ウェル、前記第８ウェルおよび前記第９ウェルとは異なる領域に、前記第２方向に沿って形成された前記第５ウェル、
前記第５ウェルによって、前記第７ウェルが第１の領域と第２の領域とに電気的に分離されており、
前記第１メモリセル領域と前記第２メモリセル領域との間に、前記第１方向に沿って前記第５ウェルが形成されており、前記第１メモリセル領域に形成された前記第２ウェルと前記第２メモリセル領域に形成された前記第７ウェルとが電気的に分離されている。
【請求項１２】
請求項１０記載の半導体装置において、
前記第５ウェルは、前記第１活性領域と前記第２活性領域との間に形成されている。
【請求項１３】
請求項１０記載の半導体装置において、
前記第５ウェルは、前記第２活性領域と前記第３活性領域との間に形成されている。
【請求項１４】
請求項１０記載の半導体装置において、
前記第５ウェルは、前記第３活性領域と前記第４活性領域との間に形成されている。
【請求項１５】
請求項１０記載の半導体装置において、
前記第１不揮発性メモリセルは、前記第１活性領域、前記第２活性領域および前記第３活性領域に平面的に重なるように前記第１方向に延在して配置された第１浮遊ゲート電極を有し、
前記第２不揮発性メモリセルは、前記第２活性領域、前記第３活性領域および前記第４活性領域に平面的に重なるように前記第１方向に延在して配置された第２浮遊ゲート電極を有し、
前記第１浮遊ゲート電極の前記第１方向の長さと、前記第２浮遊ゲート電極の前記第１方向の長さとが同じである。
【請求項１６】
請求項１０記載の半導体装置において、
前記第１不揮発性メモリセルは、前記第１活性領域、前記第２活性領域および前記第３活性領域に平面的に重なるように前記第１方向に延在して配置された第１浮遊ゲート電極を有し、
前記第２不揮発性メモリセルは、前記第２活性領域、前記第３活性領域および前記第４活性領域に平面的に重なるように前記第１方向に延在して配置された第２浮遊ゲート電極を有し、
前記第１浮遊ゲート電極から前記第１データ消去用素子が形成された前記第２ウェルに電荷が放出され、
前記第２浮遊ゲート電極から前記第２データ消去用素子が形成された前記第２ウェルに電荷が放出される。
【請求項１７】
請求項１０記載の半導体装置において、
前記第５ウェルは、第１不純物濃度を有する第１部分と、前記第１部分の下面に接して形成された第２不純物濃度を有する第２部分とから構成され、前記第１不純物濃度は前記第２不純物濃度よりも高い。
【請求項１８】
請求項１０記載の半導体装置は、さらに、
前記第１導電型の第１０ウェルと、前記第１０ウェルと電気的に分離された前記第１導電型の第１１ウェルとを有し、
前記第１０ウェル内には、少なくとも前記第１ウェルが形成されており、
前記第１１ウェル内には、少なくとも前記第４ウェルが形成されている。
【請求項１９】
請求項１０記載の半導体装置において、さらに以下を含む：
（ｎ）前記第５ウェル上に形成された絶縁膜からなる分離部；
（ｏ）前記分離部の一部に形成された第９活性領域、
前記第９活性領域において、前記第５ウェルが外部電極と電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば不揮発性メモリを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置の中には、その内部に、例えばトリミング時、救済時およびＬＣＤ（Liquid Crystal Device）の画像調整時に使用する情報や、半導体装置の製造番号等のように比較的小容量の情報を記憶するための不揮発性メモリ回路部を有するものがある。
【０００３】
例えば特開２００７−２０７８０６号公報（特許文献１）には、不揮発性記憶素子をＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造で構成したＣＭＯＳヒューズを備える半導体装置が開示されている。
【０００４】
また、特開２００９−８８０９０号公報（特許文献２）には、共通の浮遊電極を備えるデータ書き込み／消去用素子と、読み出し用電界効果トランジスタと、容量素子とを有する不揮発性メモリセルが開示されている。データ書き込み／消去用素子と読み出し用電界効果トランジスタとは同一の半導体領域内において電気的に接続されるようにして形成され、容量素子は上記半導体領域と分離された他の半導体領域内に形成されている。
【０００５】
また、特開２００６−１９６７５８号公報（特許文献３）には、複数の不揮発性メモリセルをアレイ状に配置し、各ビット毎にメモリセル選択用の電界効果トランジスタが電気的に接続された不揮発性メモリが開示されている。不揮発性メモリセルは、データ書き込み用の電界効果トランジスタと、データ読み出し用の電界効果トランジスタと、容量部とを有しており、データ書き込み用の電界効果トランジスタおよびデータ読み出し用の電界効果トランジスタのゲート電極は、同じ浮遊ゲート電極の一部で構成されている。
【０００６】
また、特開２００９−８１１８１号公報（特許文献４）には、２つのメモリセルが隣り合って配置され、それぞれの書き込み／消去用素子が共通の活性領域に形成され、それぞれの読み出し用素子が共通の活性領域に形成された不揮発性メモリが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２０７８０６号公報
【特許文献２】特開２００９−８８０９０号公報
【特許文献３】特開２００６−１９６７５８号公報
【特許文献４】特開２００９−８１１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
１０００回以上のデータの書き換えが可能なＭＴＰ（Multi Time Programmable）不揮発性メモリセルが要求される一方で、例えば“０”データまたは“１”データを１回だけ書き込むことのできるＯＴＰ（One Time Programmable）不揮発性メモリセルの要求がある。そこで、本発明者は、製造コストの増加を必要とせずに、ＯＴＰ不揮発性メモリセルを形成する技術の検討を行った。しかし、その動作特性において不具合が生じることが明らかとなった。
【０００９】
すなわち、本実施の形態の主な目的の１つは、半導体装置の信頼性を向上させることである。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体基板の主面に第１不揮発性メモリセルおよび第２不揮発性メモリセルを隣り合わせて配置し、第１不揮発性メモリセルの容量素子を第１のｎ型のウェルに形成し、データ書き込み用素子を第１のｐ型のウェルに形成し、同様に、第２不揮発性メモリセルの容量素子を第２のｎ型のウェルに形成し、データ書き込み用素子を上記第１のｐ型のウェルに形成する。さらに、第１不揮発性メモリセルの容量素子が形成される第１のｎ型のウェルと、第２不揮発性メモリセルの容量素子が形成される第２のｎ型のウェルとの間に、両者を電気的に分離する第２のｐ型のウェルを配置する。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１による不揮発性メモリの要部回路図である。
【図２】実施の形態１による２ビット分の不揮発性メモリセルを示す要部平面図である。
【図３】図２のＸ１−Ｘ１線の断面図である。
【図４】図２のＸ２−Ｘ２線の断面図である。
【図５】実施の形態１による８ビット分の不揮発性メモリセルを示す要部平面図である。
【図６】実施の形態１による２ビット分の不揮発性メモリセルの第１変形例を示す要部平面図である。
【図７】実施の形態１による８ビット分の不揮発性メモリセルの第１変形例を示す要部平面図である。
【図８】実施の形態１による２ビット分の不揮発性メモリセルの第２変形例を示す要部平面図である。
【図９】実施の形態１による８ビット分の不揮発性メモリセルの第２変形例を示す要部平面図である。
【図１０】実施の形態２による８ビット分の不揮発性メモリセルを示す要部平面図である。
【図１１】実施の形態２による８ビット分の不揮発性メモリセルの第１変形例を示す要部平面図である。
【図１２】実施の形態２による８ビット分の不揮発性メモリセルの第２変形例を示す要部平面図である。
【図１３】本発明者がこれまでに検討した２ビット分の不揮発性メモリセルの要部平面図である。
【図１４】本発明者によって検討されたＯＴＰ不揮発性メモリセルで構成したメモリセルアレイにおいて生じた問題点を説明する２ビット分の不揮発性メモリセルの要部平面図である。
【図１５】図１４のＹ１−Ｙ１線の断面（データ書き込み用素子および容量素子）を模式的に示した断面図である。
【図１６】図１４のＹ１−Ｙ１線の断面（データ書き込み用素子および容量素子）を模式的に示した断面図である。
【図１７】本発明者によって検討されたＯＴＰ不揮発性メモリセルで構成したメモリアレイにおいて生じた問題点を説明する８ビット分の不揮発性メモリセルの要部平面図である。
【図１８】図１７のＹ２−Ｙ２線の断面（データ消去用素子および容量素子）を模式的に示した断面図である。
【図１９】図１７のＹ２−Ｙ２線の断面（データ消去用素子および容量素子）を模式的に示した断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタをＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）またはＭＩＳトランジスタと記す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１９】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００２０】
（本発明者がこれまでに検討したメモリセルの構成およびその問題点）
本発明者がこれまでに検討した不揮発性メモリセルの構成およびＯＴＰ不揮発性メモリセルにおける問題点について図１３〜図１９を用いて簡単に説明する。図１３は本発明者がこれまでに検討した２ビット分の不揮発性メモリセルの要部平面図である。図１４は本発明者によって検討されたＯＴＰ不揮発性メモリセルで構成したメモリセルアレイにおいて生じた問題点を説明する２ビット分の不揮発性メモリセルの要部平面図である。図１５および図１６は図１４のＹ１−Ｙ１線の断面（データ書き込み用素子および容量素子）を模式的に示した断面図である。図１７は本発明者によって検討されたＯＴＰ不揮発性メモリセルで構成したメモリセルアレイにおいて生じた問題点を説明する８ビット分の不揮発性メモリセルの要部平面図である。図１８および図１９は図１７のＹ２−Ｙ２線の断面（データ消去用素子および容量素子）を模式的に示した断面図である。なお、図１３、図１４および図１７では図面を見易くするためにｎ型のウェルにハッチングを付している。
【００２１】
図１３に示すように、不揮発性メモリセルＭＣ１（以下、単にメモリセルＭＣ１と記す）および不揮発性メモリセルＭＣ２（以下、単にメモリセルＭＣ２と記す）は、半導体基板１Ｓ（以下、単に基板１Ｓと記す）の主面に形成されたデータ書き込み／消去用素子（電荷注入放出部）ＣＷＥ、データ読み出し用素子ＱＲおよび容量素子Ｃから構成される。メモリセルＭＣ１およびメモリセルＭＣ２は、マトリクス状に配置されたビット線およびワード線の交差する位置に配置される。
【００２２】
図１３に示す不揮発性メモリセルの構成については、例えば上記特開２００６−１９６７５８号公報（特許文献３）および上記特開２００９−８１１８１号公報（特許文献４）などに記載されている。
【００２３】
基板１Ｓの主面には、互いに電気的に分離された活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６が配置されている。活性領域とは、素子が形成される領域であり、絶縁膜からなる分離部（素子分離領域）によって区画されている領域である。
【００２４】
このうち、活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４においては、メモリセルＭＣ１の容量素子Ｃが活性領域Ｌ１に形成されており、メモリセルＭＣ１のデータ読み出し用素子ＱＲおよびメモリセルＭＣ２のデータ読み出し用素子ＱＲが共に活性領域Ｌ３に形成されている。さらに、メモリセルＭＣ１のデータ書き込み／消去用素子ＣＷＥおよびメモリセルＭＣ２のデータ書き込み／消去用素子ＣＷＥが共に活性領域Ｌ２に形成されており、メモリセルＭＣ２の容量素子Ｃが活性領域Ｌ４に形成されている。
【００２５】
また、基板１Ｓの主面には、ｎ型の埋め込みウェルＤＮＷが形成されており、このｎ型の埋め込みウェルＤＮＷには、ｐ型のウェルＨＰＷ１，ＨＰＷ２，ＨＰＷ３およびｎ型のウェル（図１３でハッチングを付した領域）ＨＮＷが形成されている。ｐ型のウェルＨＰＷ１には活性領域Ｌ１または活性領域Ｌ４が形成され、ｐ型のウェルＨＰＷ２には活性領域Ｌ２が形成され、ｐ型のウェルＨＰＷ３には活性領域Ｌ３および活性領域Ｌ５が形成されている。その他の領域にはｎ型のウェルＨＮＷが形成されている。
【００２６】
また、メモリセルＭＣ１の浮遊ゲート電極ＦＧが、互いに隣り合う活性領域Ｌ１，Ｌ２，Ｌ３に平面的に重なるように、図１３に示した第１方向Ｙに沿って延在した状態で形成されている。同様に、メモリセルＭＣ２の浮遊ゲート電極ＦＧが、互いに隣り合う活性領域Ｌ２，Ｌ３，Ｌ４に平面的に重なるように、図１３に示した第１方向Ｙに沿って延在した状態で形成されている。浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ２の活性領域Ｌ２に平面的に重なる位置には、データ書き込み／消去用素子ＣＷＥが配置され、浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ３の活性領域Ｌ３に平面的に重なる位置にはデータ読み出し用素子ＱＲが配置され、浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ１に平面的に重なる位置には容量素子Ｃが配置されている。
【００２７】
（１）データの１回の書き込みはできるが、消去はできない構造
本発明者は、前述の図１３に示したメモリセルＭＣ１およびメモリセルＭＣ２の平面レイアウトを基に、データの書き込みだけが行えるＯＴＰ不揮発性メモリセルを検討した。図１４〜図１６に、本発明者が検討したＯＴＰ不揮発性メモリセルを示す。
【００２８】
図１４に示すように、容量素子Ｃをｎ型のウェルＨＮＷ（図１４でハッチングを付した領域）に形成する。すなわち、図１４では、前述の図１３で示したウェルＨＰＷ１を形成していない。これ以外のメモリセルの構成は、前述の図１３に示したメモリセルの構成と同様である。
【００２９】
図１５に示すように、容量素子Ｃの一方の電極であるｎ型のウェルＨＮＷに正電圧、例えば＋８Ｖを印加し、データ書き込み用素子ＣＷの一方の電極であるｐ型のウェルＨＰＷ２に負電圧、例えば−８Ｖを印加すると、ｎ型のウェルＨＮＷとｐ型のウェルＨＰＷ２との間に１６Ｖの電位差が生じる。この電位差によって、データ書き込み用素子ＣＷの一方の電極であるｐ型のウェルＨＰＷ２からデータ書き込み用素子ＣＷの他方の電極である浮遊ゲート電極ＦＧの一部に電子が注入されて、メモリセルに“０”状態が書き込まれる。
【００３０】
一方、図１６に示すように、容量素子Ｃの一方の電極であるｎ型のウェルＨＮＷに負電圧、例えば−８Ｖを印加し、データ書き込み用素子ＣＷの一方の電極であるｐ型のウェルＨＰＷ２に正電圧、例えば＋８Ｖを印加しようとしても、ｎ型のウェルＨＮＷとｐ型のウェルＨＰＷ２との間に順方向電流が流れて、１６Ｖの電位差は生じない。従って、浮遊ゲート電極ＦＧの一部に注入された電子は引き抜かれないので、メモリセル は“０”状態を維持したままとなり、データは消去されない。
【００３１】
しかしながら、容量素子Ｃをｎ型のウェルＨＮＷに形成すると、メモリセルＭＣ１の容量素子Ｃが形成されるｎ型のウェルＨＮＷとメモリセルＭＣ２の容量素子Ｃが形成されるｎ型のウェルＨＮＷとは繋がった１つの領域となることから、メモリセルＭＣ１のワード線とメモリセルＭＣ２のワード線とが繋がるという問題が生じる。
【００３２】
（２）データの消去はできるが、書き込みはできない構造
本発明者は、前述の図１３に示したメモリセルＭＣ１およびメモリセルＭＣ２の平面レイアウトを基に、データの消去だけが行えるＯＴＰ不揮発性メモリセルを検討した。図１７〜図１９に、本発明者が検討したＯＴＰ不揮発性メモリセルを示す。
【００３３】
図１７に示すようにデータ消去用素子ＣＥをｎ型のウェルＨＮＷ（図１７でハッチングを付した領域）に形成する。すなわち、図１７では、前述の図１３で示したウェルＨＰＷ２を形成していない。これ以外のメモリセルの構成は、前述の図１３に示したメモリセルの構成と同様である。
【００３４】
図１８に示すように、データ消去用素子ＣＥの一方の電極であるｎ型のウェルＨＮＷに負電圧、例えば−８Ｖを印加し、容量素子Ｃの一方の電極であるｐ型のウェルＨＰＷ１に正電圧、例えば＋８Ｖを印加しようとしても、ｎ型のウェルＨＮＷとｐ型のウェルＨＰＷ１との間に順方向電流が流れて、１６Ｖの電位差は生じない。従って、データ消去用素子ＣＥの一方の電極であるｎ型のウェルＨＮＷからデータ消去用素子ＣＥの他方の電極である浮遊ゲート電極ＦＧの一部に電子が注入されず、メモリセルにデータは書き込まれない。
【００３５】
一方、図１９に示すように、データ消去用素子ＣＥの一方の電極であるｎ型のウェルＨＮＷに正電圧、例えば＋８Ｖを印加し、容量素子Ｃの一方の電極であるｐ型のウェルＨＰＷ１に負電圧、例えば−８Ｖを印加すると、ｎ型のウェルＨＮＷとｐ型のウェルＨＰＷ１との間に１６Ｖの電位差が生じる。この電位差によって、データ消去用素子ＣＥの他方の電極である浮遊ゲート電極ＦＧの一部にホールがデータ消去用素子ＣＥの一方の電極であるｎ型のウェルＨＮＷから注入されて、メモリセル は“１”状態になり、データは消去される。
【００３６】
しかしながら、データ消去用素子ＣＥをｎ型のウェルＨＮＷに形成すると、メモリセルＭＣ１のデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷとメモリセルＭＣ２のデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷとは繋がった１つの領域となることから、メモリセルＭＣ１のデータ消去用ビット線とメモリセルＭＣ２のデータ消去用ビット線とが繋がるという問題が生じる。
【００３７】
（実施の形態１）
実施の形態１では、データの１回の書き込みはできるが、消去はできない構造の不揮発性メモリについて説明する。
【００３８】
実施の形態１による半導体装置は、同一の半導体チップに、主回路と、その主回路に関する比較的小容量の所望の情報を記憶する不揮発性メモリとが形成されているものである。上記主回路には、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static RAM）等のようなメモリ回路、ＣＰＵ（Central Processing Unite）やＭＰＵ（Micro Processing Unite）等のような論理回路、これらメモリ回路および論理回路の混在回路あるいはＬＣＤ（Liquid Crystal Device）ドライバ回路等がある。また、上記所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効（使用）素子の配置アドレス情報、メモリやＬＣＤの救済の際に使用する有効メモリセル（不良のないメモリセル）や有効ＬＣＤ素子の配置アドレス情報、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報、あるいは半導体装置の製造番号等がある。
【００３９】
実施の形態１による不揮発性メモリの要部回路図を図１に示す。
【００４０】
この不揮発性メモリは、メモリセルアレイと周辺回路領域とを有している。メモリセルアレイには、第１方向Ｙに延在する複数のデータ書き込み用（後述する実施の形態２ではデータ消去用）のビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１・・・）と、第１方向Ｙに延在するデータ読み出し用のビット線ＲＢＬ（ＲＢＬ０，ＲＢＬ１・・・）とが配置されている。また、メモリセルアレイには、上記ビット線ＷＢＬ，ＲＢＬに対して直交する第２方向Ｘに沿って延在する複数の制御ゲート配線（ワード線）ＣＧ（ＣＧ０，ＣＧ１・・・）と、第２方向Ｘに沿って延在する複数の選択線ＧＳ（ＧＳ０，ＧＳ１・・・）とが配置されている。
【００４１】
各データ書き込み用のビット線ＷＢＬは、上記周辺回路領域に配置されたデータ（０／１）入力用のインバータ回路に電気的に接続されている。また、各データ読み出し用のビット線ＲＢＬは、上記周辺回路領域に配置されたセンスアンプ回路に電気的に接続されている。センスアンプ回路は、例えばカレントミラー形とされている。そして、このようなビット線ＷＢＬ，ＲＢＬと、制御ゲート配線ＣＧおよび選択線ＧＳとの格子状交点の近傍に、１ビット分の不揮発性メモリセルＭＣ（以下、単にメモリセルＭＣと記す）が電気的に接続されている。ここでは、１ビットが１つのメモリセルＭＣで構成されている場合が例示されている。
【００４２】
各メモリセルＭＣは、容量素子で構成されるデータ書き込み用素子（データ書き込み用容量部、電荷注入部）ＣＷと、データ読み出し用素子（データ読み出し用ＭＩＳ・ＦＥＴ）ＱＲと、容量素子（容量部）Ｃと、選択用ＭＩＳトランジスタ（選択用ＭＩＳ・ＦＥＴ）ＱＳとを有している。
【００４３】
データ書き込み用素子ＣＷの第１の電極は、データ書き込み用のビット線ＷＢＬに電気的に接続されている。また、そのデータ書き込み用素子ＣＷの第２の電極（浮遊ゲート電極）は、データ読み出し用素子ＱＲのゲート電極（浮遊ゲート電極）に電気的に接続されるとともに、容量素子Ｃの第２の電極（浮遊ゲート電極）に電気的に接続されている。そして、その容量素子Ｃの第１の電極は制御ゲート配線ＣＧに電気的に接続されている。一方、データ読み出し用素子ＱＲのドレインは、選択用ＭＩＳトランジスタＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、選択用ＭＩＳトランジスタＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。
【００４４】
このような結線のメモリセルアレイにおけるデータ書き込み動作の一例を、図１を参照して説明する。なお、ここでは、電子を浮遊ゲート電極に注入することをデータ書き込みと定義する。
【００４５】
データの書き込み時には、選択メモリセルの容量素子Ｃの第１の電極が接続されている制御ゲート配線ＣＧ０に、例えば＋８Ｖの正の電圧を印加する。それ以外の制御ゲート配線ＣＧ１には、例えば−３Ｖの負の電圧を印加する。また、選択メモリセルのデータ書き込み用素子ＣＷの第１の電極が接続されているデータ書き込み用のビット線ＷＢＬ０に、例えば−８Ｖの負の電圧を印加する。それ以外のデータ書き込み用のビット線ＷＢＬ１には、例えば０Ｖの電圧を印加する。また、選択線ＧＳ０，ＧＳ１およびデータ読み出し用のビット線ＲＢＬ０，ＲＢＬ１に、例えば０Ｖの電圧を印加する。これにより、選択メモリセルのデータ書き込み用素子ＣＷの浮遊ゲート電極にチャネル全面のＦＮトンネル電流により電子を注入し、データを書き込む。
【００４６】
このように、実施の形態１におけるデータの書き込みは、制御ゲート配線ＣＧに＋８Ｖの正の電圧を印加することによって容量素子Ｃの第１の電極（後述する図２〜図４に示すｎ型のウェルＨＮＷ１，ＨＮＷ２）を＋８Ｖとし、かつ、データ書き込み用のビット線ＷＢＬに−８Ｖの負の電圧を印加することによってデータ書き込み用素子ＣＷＥの第１の電極（後述する図２および図３に示すｐ型のウェルＨＰＷ２）を−８Ｖとして、電位差１６ＶでＦＮトンネル電流を発生させて書き込みを行うものである。
【００４７】
次に、データ読み出し動作の一例を、前述の図１を参照して説明する。
【００４８】
データ読み出し時には、選択メモリセルの容量素子Ｃの第１の電極が接続されている制御ゲート配線ＣＧ０に、例えば＋３Ｖの正の電圧を印加する。それ以外の制御ゲート配線ＣＧ１には、例えば０Ｖの電圧を印加する。また、選択メモリセルのデータ書き込み用素子ＣＷの第１の電極が接続されているデータ書き込み用のビット線ＷＢＬ０に、例えば０Ｖの電圧を印加する。それ以外のデータ書き込み用のビット線ＷＢＬ１にも、例えば０Ｖの電圧を印加する。また、選択メモリセルの選択用ＭＩＳトランジスタＱＳのゲート電極が接続されている選択線ＧＳ０に、例えば＋３Ｖの正の電圧を印加する。そして、データ読み出し用のビット線ＲＢＬ０，ＲＢＬ１に、例えば０〜＋３Ｖの電圧を印加する。これにより、データ読み出し対象の選択メモリセルのデータ読み出し用素子ＱＲをオン条件とし、そのデータ読み出し用素子ＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルに記憶されているデータが“０”状態または“１”状態のいずれであるかを読み出す。
【００４９】
次に、実施の形態１による不揮発性メモリのメモリセルの構成を図２を用いて説明する。図２は２ビット分のメモリセルの要部平面図である。図２中の符号のＹは第１方向でデータ線の延在方向、符号のＸは第１方向に直交する第２方向でワード線の延在方向を示している。なお、実施の形態１では、２つのメモリセルがそれぞれ有する浮遊ゲート電極ＦＧは上記第１方向Ｙおよび上記第２方向Ｘに沿って対称的に配置した一例を示したが、上記第２方向Ｘに沿って対称的に配置しても良い。
【００５０】
図２に示すように、メモリセルＭＣ１およびメモリセルＭＣ２は、基板１Ｓの主面に形成されたデータ書き込み用素子ＣＷ、データ読み出し用素子ＱＲおよび容量素子Ｃから構成される。メモリセルＭＣ１およびメモリセルＭＣ２は、前述の図１に示したように、マトリクス状に配置されたビット線およびワード線の交差する位置に配置されている。
【００５１】
基板１Ｓの主面には、互いに電気的に分離された活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７が配置されている。活性領域とは、主に、不揮発性メモリセルの動作に寄与する素子が形成される領域であり、絶縁膜からなる分離部（素子分離領域）ＴＩ（後述の図３参照）によって区画されている領域である。
【００５２】
この活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４には、メモリセルＭＣ１およびメモリセルＭＣ２が形成されている。すなわち、メモリセルＭＣ１の容量素子Ｃが活性領域Ｌ１に形成されている。また、メモリセルＭＣ１のデータ読み出し用素子ＱＲおよびメモリセルＭＣ２のデータ読み出し用素子ＱＲが共に活性領域Ｌ３に形成され、メモリセルＭＣ１のデータ書き込み用素子ＣＷおよびメモリセルＭＣ２のデータ書き込み用素子ＣＷが共に活性領域Ｌ２に形成されている。また、メモリセルＭＣ２の容量素子Ｃが活性領域Ｌ４に形成されている。さらに、選択用ＭＩＳトランジスタＱＳは活性領域Ｌ３に形成されている。
【００５３】
また、ｐ型の基板１Ｓの主面には、ｎ型の埋め込みウェルＤＮＷ１，ＤＮＷ２が形成されており、ｎ型の埋め込みウェルＤＮＷ１には、ｐ型のウェルＨＰＷ２，ＨＰＷ３およびｎ型のウェルＨＮＷ１が形成され、ｎ型の埋め込みウェルＤＮＷ２には、ｎ型のウェルＨＮＷ２が形成されている（後述の図３参照）。
【００５４】
ｐ型のウェルＨＰＷ２は、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ書き込み用素子ＣＷが形成される活性領域Ｌ２を囲むように形成され、ｐ型のウェルＨＰＷ３は、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ読み出し用素子ＱＲが形成される活性領域Ｌ３ならびに活性領域Ｌ５を囲むように形成されている。ｎ型のウェルＨＮＷ１およびｎ型の埋め込みウェルＤＮＷ１は、メモリセルＭＣ１の容量素子Ｃが形成される活性領域Ｌ１を含むように形成され、ｎ型のウェルＨＮＷ２およびｎ型の埋め込みウェルＤＮＷ２は、メモリセルＭＣ２の容量素子Ｃが形成される活性領域Ｌ４を含むように形成されている。
【００５５】
前述の図１４〜図１６において説明したように、メモリセルＭＣ１の容量素子Ｃが形成されるｎ型のウェルＨＮＷ１およびｎ型の埋め込みウェルＤＮＷ１と、メモリセルＭＣ２の容量素子Ｃが形成されるｎ型のウェルＨＮＷ２およびｎ型の埋め込みウェルＤＮＷ２とが互いに繋がった１つの領域となると、メモリセルＭＣ１のワード線とメモリセルＭＣ２のワード線とが繋がるという問題が生じる。
【００５６】
そこで、実施の形態１では、メモリセルＭＣ１の容量素子Ｃが形成されるｎ型のウェルＨＮＷ１およびｎ型の埋め込みウェルＤＮＷ１と、メモリセルＭＣ２の容量素子Ｃが形成されるｎ型のウェルＨＮＷ２およびｎ型の埋め込みウェルＤＮＷ２との間に、ｐ型のウェルＨＰを形成する。図２には、メモリセルＭＣ２の容量素子Ｃが形成される活性領域Ｌ４と、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ書き込み用素子ＣＷが形成される活性領域Ｌ２との間にｐ型のウェルＨＰを形成した場合を例示している。
【００５７】
ｐ型のウェルＨＰの第１方向Ｙに沿った幅（Ｗ１）は、例えば５．５μｍである。また、第１方向Ｙにおいて、ｐ型のウェルＨＰとｎ型のウェルＨＮＷ１との界面から、ｎ型のウェルＨＮＷ１とｐ型のウェルＨＰＷ２との界面までの距離（ＬＤ１）は、例えば１．５μｍである。また、第１方向Ｙにおいて、ｐ型のウェルＨＰとｎ型のウェルＨＮＷ２との界面から、メモリセルＭＣ２の容量素子Ｃが形成された活性領域Ｌ４までの距離（ＬＤ２）は、例えば１．２μｍである。
【００５８】
このように、メモリセルＭＣ１の容量素子Ｃの一方の電極をｎ型のウェルＨＮＷ１で構成し、データ書き込み用素子ＣＷの一方の電極をｐ型のウェルＨＰＷ２で構成することにより、メモリセルＭＣ１を、書き込みはできるが、消去はできない状態とすることができる。同様に、メモリセルＭＣ２の容量素子Ｃの一方の電極をｎ型のウェルＨＮＷ２で構成し、データ書き込み用素子ＣＷの一方の電極をｐ型のウェルＨＰＷ２で構成することにより、メモリセルＭＣ２を、書き込みはできるが、消去はできない状態とすることができる。
【００５９】
さらに、メモリセルＭＣ１の容量素子Ｃが形成されるｎ型のウェルＨＮＷ１と、メモリセルＭＣ２の容量素子Ｃが形成されるｎ型のウェルＨＮＷ２とは、ｐ型のウェルＨＰによって電気的に接続しないようになっているので、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれの動作特性において、不具合が生じない。
【００６０】
なお、ｐ型のウェルＨＰは、メモリセルＭＣ１の容量素子Ｃが形成されるｎ型のウェルＨＮＷ１とメモリセルＭＣ２の容量素子Ｃが形成されるｎ型のウェルＨＮＷ２との間に形成し、さらに、メモリセルＭＣ１およびメモリセルＭＣ２が形成されたメモリセル領域の外周を囲むように形成してもよい。また、メモリセルＭＣ１の容量素子Ｃが形成されるｎ型のウェルＨＮＷ１とメモリセルＭＣ２の容量素子Ｃが形成されるｎ型のウェルＨＮＷ２との間に形成されたｐ型のウェルＨＰにおいて、基板１Ｓの給電をとることもできる。
【００６１】
メモリセルＭＣ１の浮遊ゲート電極ＦＧが、互いに隣接する活性領域Ｌ１，Ｌ２，Ｌ３に平面的に重なるように、図２に示した第１方向Ｙに沿って延在した状態で形成されている。浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ２の活性領域Ｌ２に平面的に重なる位置にはデータ書き込み用素子ＣＷが配置され、浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ３の活性領域Ｌ３に平面的に重なる位置にはデータ読み出し用素子ＱＲが配置され、浮遊ゲート電極ＦＧがｎ型のウェルＨＮＷ１の活性領域Ｌ１に平面的に重なる位置には容量素子Ｃが配置されている。
【００６２】
同様に、メモリセルＭＣ２の浮遊ゲート電極ＦＧが、互いに隣接する活性領域Ｌ２，Ｌ３，Ｌ４に平面的に重なるように、図２に示した第１方向Ｙに沿って延在した状態で形成されている。浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ２の活性領域Ｌ２に平面的に重なる位置にはデータ書き込み用素子ＣＷが配置され、浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ３の活性領域Ｌ３に平面的に重なる位置にはデータ読み出し用素子ＱＲが配置され、浮遊ゲート電極ＦＧがｎ型のウェルＨＮＷ２の活性領域４に平面的に重なる位置には容量素子Ｃが配置されている。
【００６３】
また、メモリセルＭＣ１の浮遊ゲート電極ＦＧの第１方向Ｙに沿った長さとメモリセルＭＣ２の浮遊ゲート電極ＦＧの第１方向Ｙに沿った長さとは同じとしている。これにより、メモリセルＭＣ１の浮遊ゲート電極ＦＧおよびメモリセルＭＣ２の浮遊ゲート電極ＦＧにそれぞれ注入される電荷の密度を揃えてビット特性の均一化を図ることができ、また、メモリセルアレイ内におけるパターンの疎密を回避することができる。
【００６４】
実施の形態１による不揮発性メモリのメモリセルの構成を前述の図２〜図４を用いて具体的に説明する。図３は図２のＸ１−Ｘ１線の断面図、図４は図２のＸ２−Ｘ２線の断面図である。
【００６５】
半導体チップを構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ型（第２導電型）のシリコン（Ｓｉ）単結晶により形成されている。この基板１Ｓの主面には分離部ＴＩが配置されている。この分離部ＴＩは、活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７を規定する部分である。ここでは分離部ＴＩが、例えば基板１Ｓの主面に掘られた浅溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成された、いわゆるＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）と称する溝形分離部とされている。
【００６６】
基板１Ｓには、その主面から所望の深さに渡ってｎ型の埋め込みウェルＤＮＷ１，ＤＮＷ２が形成されている。ｎ型の埋め込みウェルＤＮＷ１には、ｐ型のウェルＨＰＷ２，ＨＰＷ３およびｎ型のウェルＨＮＷ１が形成され、ｎ型の埋め込みウェルＤＮＷ２には、ｎ型のウェルＨＮＷ２が形成されている。ｐ型のウェルＨＰＷ２には活性領域Ｌ２が形成され、ｐ型のウェルＨＰＷ３には活性領域Ｌ３が形成され、ｎ型のウェルＨＮＷ１には活性領域Ｌ１が形成され、ｎ型のウェルＨＮＷ２には活性領域Ｌ４が形成されている。
【００６７】
ｐ型のウェルＨＰＷ２，ＨＰＷ３は、ｎ型の埋め込みウェルＤＮＷ１およびｎ型のウェルＨＮＷ１により互いに電気的に分離された状態でｎ型の埋め込みウェルＤＮＷ１に内包されている。
【００６８】
ｐ型のウェルＨＰは、平面視においてｎ型のウェルＨＮＷ１とｎ型のウェルＨＮＷ２との間で、かつ、ｎ型の埋め込みウェルＤＮＷ１，ＤＮＷ２の基板１Ｓの主面からの深さと同じかそれよりも深く形成されており、ｎ型のウェルＨＮＷ１とｎ型のウェルＨＮＷ２とを電気的に完全に分離している。
【００６９】
また、ｐ型のウェルＨＰは、互いに不純物濃度の異なる２層のｐ型ウェルＨＰＷ４とｐ型ウェルＨＰＷ５とから構成される。上層にはｎ型のウェルＨＮＷ１およびｎ型のウェルＨＮＷ２と接するように相対的に高濃度のｐ型のウェルＨＰＷ４が形成され、下層にはｎ型の埋め込みウェルＤＮＷ１，ＤＮＷ２と接するように、ｐ型のウェルＨＰＷ４よりも不純物濃度の低い相対的に低濃度のｐ型のウェルＨＰＷ５が形成されている。ｐ型のウェルＨＰとｎ型のウェルＨＮＷ１との界面またはｐ型のウェルＨＰとｎ型のウェルＨＮＷ２との界面における空乏層の伸びを小さくするために、ｎ型のウェルＨＮＷ１およびｎ型のウェルＨＮＷ２と接する上層には相対的に高濃度のｐ型のウェルＨＰＷ４が形成される。また、ｐ型のウェルＨＰとｎ型の埋め込みウェルＤＮＷ１，ＤＮＷ２との間でなだらかな耐圧特性を得るために、下層には相対的に低濃度のｐ型ウェルＨＰＷ５が形成される。
【００７０】
このｐ型のウェルＨＰＷ２，ＨＰＷ３，ＨＰには、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。ｐ型のウェルＨＰＷ３の上層一部には、ｐ＋型の半導体領域４ａが形成されている。ｐ＋型の半導体領域４ａには、ｐ型のウェルＨＰＷ３と同じ不純物が含有されているが、ｐ＋型の半導体領域４ａの不純物濃度の方が、ｐ型のウェルＨＰＷ３の不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域４ａは、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ａに電気的に接続されている。
【００７１】
また、絶縁層６は、例えば窒化シリコンなどの絶縁膜６ａと、酸化シリコンなどの層間絶縁膜６ｂとの積層構造からなる。絶縁膜６ａは、層間絶縁膜６ｂにコンタクトホールＣＴを形成する際のエッチングストッパ膜として機能する。また、この導体部７ａが接するｐ＋型の半導体領域４ａの表層一部にシリサイド層ＳＬを形成しても良い。
【００７２】
また、ｎ型のウェルＨＮＷ１，ＨＮＷ２には、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されている。このｎ型のウェルＨＮＷ１，ＨＮＷ２の上層一部には、ｎ＋型の半導体領域８ａが形成されている。ｎ＋型の半導体領域８ａには、ｎ型のウェルＨＮＷ１，ＨＮＷ２と同じ不純物が含有されているが、ｎ＋型の半導体領域８ａの不純物濃度の方が、ｎ型のウェルＨＮＷ１，ＨＮＷ２の不純物濃度よりも高くなるように設定されている。ｎ＋型の半導体領域８ａは、ｐ型のウェルＨＰＷ２，ＨＰＷ３，ＨＰに接触しないように、ｐ型のウェルＨＰＷ２，ＨＰＷ３，ＨＰから離れている。このようなｎ＋型の半導体領域８ａは、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｂに電気的に接続されている。この導体部７ｂが接するｎ＋型の半導体領域８ａの表層一部にシリサイド層ＳＬを形成しても良い。
【００７３】
実施の形態１による不揮発性メモリのメモリセルＭＣ１およびメモリセルＭＣ２は、浮遊ゲート電極ＦＧと、データ書き込み用素子ＣＷと、データ読み出し用素子ＱＲと、容量素子Ｃとを有している。
【００７４】
浮遊ゲート電極ＦＧは、データの記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極ＦＧは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。また、メモリセルＭＣ１の浮遊ゲート電極ＦＧは、図２に示すように、互いに隣接する活性領域Ｌ１（ｎ型のウェルＨＮＷ１）、活性領域Ｌ３（ｐ型のウェルＨＰＷ３）および活性領域Ｌ２（ｐ型のウェルＨＰＷ２）に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。また、メモリセルＭＣ２の浮遊ゲート電極ＦＧは、図２に示すように、互いに隣接する活性領域Ｌ３（ｐ型のウェルＨＰＷ３）、活性領域Ｌ２（ｐ型のウェルＨＰＷ２）および活性領域Ｌ４（ｎ型のウェルＨＮＷ２）に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。
【００７５】
浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ２の活性領域Ｌ２に平面的に重なる第１位置には、データ書き込み用素子ＣＷが配置されている。データ書き込み用素子ＣＷは、容量電極ＦＧＣ１と、容量絶縁膜１０ｄと、ｐ型の半導体領域１５と、ｎ型の半導体領域３０と、ｐ型のウェルＨＰＷ２とを有している。
【００７６】
データ書き込み用素子ＣＷの容量電極ＦＧＣ１は、浮遊ゲート電極ＦＧの一部により形成されており、データ書き込み用素子ＣＷの第２の電極を形成する部分である。容量絶縁膜１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ１と基板１Ｓ（ｐ型のウェルＨＰＷ２）との間に形成されている。容量絶縁膜１０ｄの厚さは、例えば７ｎｍ以上、２０ｎｍ以下とされており、具体的には、例えば１３．５ｎｍ程度の厚さに設定されている。容量絶縁膜１０ｄの厚さを７ｎｍ以上とする理由は、それより薄いと容量絶縁膜１０ｄの信頼性を確保できないからである。また、容量絶縁膜１０ｄの厚さを２０ｎｍ以下とする理由は、それより厚いと電子を通過させることが難しくなるからである。
【００７７】
データ書き込み用素子ＣＷのｐ型の半導体領域１５およびｎ型の半導体領域３０は、ｐ型のウェルＨＰＷ２内において容量電極ＦＧＣ１を挟み込む位置に容量電極ＦＧＣ１に対して自己整合的に形成されている。ｐ型の半導体領域１５、ｎ型の半導体領域３０およびｐ型のウェルＨＰＷ２は、データ書き込み用素子ＣＷの第１の電極を形成する部分である。すなわち、データ書き込み用素子ＣＷにおいては、容量電極ＦＧＣ１の左右の半導体領域の導電型が非対称になっている。このような構成とすることによって、データの書き込み時に基板１Ｓに空乏層が形成されるのを抑制または防止することができる。
【００７８】
ｐ型の半導体領域１５は、チャネル側のｐ−型の半導体領域１５ａと、その半導体領域１５ａに電気的に接続されたｐ＋型の半導体領域１５ｂとを有している。このｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１５ｂの不純物濃度の方が、ｐ−型の半導体領域１５ａの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域１５は、ｐ型のウェルＨＰＷ２と電気的に接続されている。
【００７９】
また、ｎ型の半導体領域３０は、チャネル側のｎ−型の半導体領域３０ａと、そのｎ−型の半導体領域３０ａに電気的に接続されたｎ＋型の半導体領域３０ｂとを有している。このｎ−型の半導体領域３０ａおよびｎ＋型の半導体領域３０ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３０ｂの不純物濃度の方が、ｎ−型の半導体領域３０ａよりも不純物濃度が高くなるように設定されている。
【００８０】
ｐ−型の半導体領域１５ａおよびｎ−型の半導体領域３０ａは、容量電極ＦＧＣ１の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度延びて終端している。ｐ＋型の半導体領域１５ｂおよびｎ＋型の半導体領域３０ｂは、それぞれｐ−型の半導体領域１５ａおよびｎ−型の半導体領域３０ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。
【００８１】
実施の形態１では、ｎ型の半導体領域３０が、図２に示すように、互いに隣接する２つの浮遊ゲート電極ＦＧの隣接間に形成されている。すなわち、ｎ型の半導体領域３０は、２つのデータ書き込み用素子ＣＷの共有領域になっている。
【００８２】
これらｐ型の半導体領域１５およびｎ型の半導体領域３０は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｃに電気的に接続されている。この導体部７ｃは、データ書き込み用のビット線ＷＢＬに電気的に接続されている。この導体部７ｃが接するｐ＋型の半導体領域１５ｂおよびｎ＋型の半導体領域３０ｂの表層一部にシリサイド層ＳＬを形成しても良い。
【００８３】
また、浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ３の活性領域Ｌ３に平面的に重なる第２位置には、データ読み出し用素子ＱＲが配置されている。データ読み出し用素子ＱＲは、ゲート電極ＦＧＲと、ゲート絶縁膜１０ｂと、一対のｎ型の半導体領域１２，１２とを有している。データ読み出し用素子ＱＲのチャネルは、ゲート電極ＦＧＲと活性領域Ｌ３とが平面的に重なるｐ型のウェルＨＰＷ３の上層に形成される。
【００８４】
ゲート電極ＦＧＲは、浮遊ゲート電極ＦＧの一部により形成されている。ゲート絶縁膜１０ｂは、例えば酸化シリコンからなり、ゲート電極ＦＧＲと基板１Ｓ（ｐ型のウェルＨＰＷ３）との間に形成されている。ゲート絶縁膜１０ｂの厚さは、例えば１３．５ｎｍ程度である。データ読み出し用素子ＱＲの一対のｎ型の半導体領域１２，１２は、ｐ型のウェルＨＰＷ３内においてゲート電極ＦＧＲを挟み込む位置にゲート電極ＦＧＲに対して自己整合的に形成されている。データ読み出し用素子ＱＲの一対のｎ型の半導体領域１２，１２は、それぞれチャネル側のｎ−型の半導体領域１２ａと、その各々に接続されたｎ＋型の半導体領域１２ｂとを有している。このｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域の不純物濃度１２ｂの方が、ｎ−型の半導体領域１２ａの不純物濃度よりも高くなるように設定されている。
【００８５】
このようなデータ読み出し用素子ＱＲの半導体領域１２，１２の一方は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。この導体部７ｄは、ソース線Ｓに電気的に接続されている。この導体部７ｄが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層ＳＬを形成しても良い。一方、データ読み出し用素子ＱＲの半導体領域１２，１２の他方は、選択用ＭＩＳトランジスタＱＳのソース／ドレイン用のｎ型の半導体領域１２の一方と共有とされている。
【００８６】
選択用ＭＩＳトランジスタＱＳは、ゲート電極ＦＧＳと、ゲート絶縁膜１０ｅと、ソース／ドレイン用の一対のｎ型の半導体領域１２，１２とを有している。選択用ＭＩＳトランジスタＱＳのチャネルは、ゲート電極ＦＧＳと活性領域Ｌ３とが平面的に重なるｐ型のウェルＨＰＷ３の上層に形成される。
【００８７】
ゲート電極ＦＧＳは、例えば低抵抗な多結晶シリコンにより形成されており、浮遊ゲート電極ＦＧとは電気的に分離している。このゲート電極ＦＧＳは、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｆに電気的に接続されている。この導体部７ｆは、選択線ＧＳに電気的に接続されている。
【００８８】
ゲート絶縁膜１０ｅは、例えば酸化シリコンからなり、ゲート電極ＦＧＳと基板１Ｓ（ｐ型のウェルＨＰＷ３）との間に形成されている。このゲート絶縁膜１０ｅの厚さは、例えば１３．５ｎｍ程度である。選択用ＭＩＳトランジスタＱＳの一対のｎ型の半導体領域１２，１２の構成は、データ読み出し用素子ＱＲのｎ型の半導体領域１２と同じである。選択用ＭＩＳトランジスタＱＳの他方のｎ型の半導体領域１２は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｇに電気的に接続されている。この導体部７ｇは、データ読み出し用のビット線ＲＢＬに電気的に接続されている。この導体部７ｇが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層ＳＬを形成しても良い。
【００８９】
また、浮遊ゲート電極ＦＧがｎ型のウェルＨＮＷ１またはｎ型のウェルＨＮＷ２に平面的に重なる第３位置には、容量素子Ｃが形成されている。この容量素子Ｃは、制御ゲート電極ＣＧＷと、容量電極ＦＧＣ２と、容量絶縁膜１０ｃと、ｐ型の半導体領域１３と、ｎ型の半導体領域３１とを有している。
【００９０】
容量電極ＦＧＣ２は、制御ゲート電極ＣＧＷに対向する浮遊ゲート電極ＦＧの一部により形成されており、容量素子Ｃの第２の電極を形成する部分である。このようにメモリセルＭＣのゲート構成を単層構成とすることにより、不揮発性メモリのメモリセルと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。
【００９１】
また、容量電極ＦＧＣ２の第２方向Ｘの長さは、データ書き込み用素子ＣＷの容量電極ＦＧＣ１やデータ読み出し用素子ＱＲのゲート電極ＦＧＲの第２方向Ｘの長さよりも長くなるように形成されている。これにより、容量電極ＦＧＣ２の平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート電極ＣＧＷからの電圧供給効率を向上させることが可能となっている。
【００９２】
容量絶縁膜１０ｃは、例えば酸化シリコンからなり、容量電極ＦＧＣ２と基板１Ｓ（ｎ型のウェルＨＮＷ１，ＨＮＷ２）との間に形成されている。容量絶縁膜１０ｃは、ゲート絶縁膜１０ｂ，１０ｅおよび容量絶縁膜１０ｄを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば１３．５ｎｍ程度である。
【００９３】
容量素子Ｃの一対のｐ型の半導体領域１３およびｎ型の半導体領域３１は、ｎ型のウェルＨＮＷ１，ＨＮＷ２内において容量電極ＦＧＣ２を挟み込む位置に容量電極ＦＧＣ２に対して自己整合的に形成されている。ｐ型の半導体領域１３、ｎ型の半導体領域３１およびｎ型のウェルＨＮＷ１，ＨＮＷ２は、容量素子Ｃの第１の電極を構成する部分である。すなわち、容量素子Ｃにおいては、容量電極ＦＧＣ２の左右の半導体領域の導電型が非対称になっている。このような構成とすることによって、データの書き込み時に基板１Ｓに空乏層が形成されるのを抑制または防止することができる。
【００９４】
この半導体領域１３は、チャネル側のｐ−型の半導体領域１３ａと、そのｐ−型の半導体領域１３ａに電気的に接続されたｐ＋型の半導体領域１３ｂとを有している。このｐ−型の半導体領域１３ａおよびｐ＋型の半導体領域１３ｂには、例えホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１３ｂの不純物濃度の方が、ｐ−型の半導体領域１３ａの不純物濃度よりも高くなるように設定されている。
【００９５】
また、ｎ型の半導体領域３１は、チャネル側のｎ−型の半導体領域３１ａと、そのｎ−型の半導体領域３１ａに電気的に接続されたｎ＋型の半導体領域３１ｂとを有している。このｎ−型の半導体領域３１ａおよびｎ＋型の半導体領域３１ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３１ｂの不純物濃度の方が、ｎ−型の半導体領域３１ａの不純物濃度よりも高くなるように設定されている。このｎ型の半導体領域３１は、ｎ型のウェルＨＮＷ１，ＨＮＷ２と電気的に接続されている。
【００９６】
ｐ−型の半導体領域１３ａおよびｎ−型の半導体領域３１ａは、容量電極ＦＧＣ２の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度延びて終端している。ｐ＋型の半導体領域１３ｂおよびｎ＋型の半導体領域３１ｂは、それぞれｐ−型の半導体領域１３ａおよびｎ−型の半導体領域３１ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。
【００９７】
実施の形態１では、ｎ型の半導体領域３１が、図２に示すように、互いに隣接する２つの浮遊ゲート電極ＦＧの隣接間に形成されている。すなわち、ｎ型の半導体領域３１は、容量素子Ｃの共有領域になっている。なお、図２に示すように、メモリセルアレイ内におけるパターンの疎密を回避するため、不揮発メモリ領域の外側に、メモリセルＭＣを構成しない容量素子Ｃが配置されている。ｎ型の半導体領域３１およびｎ型のウェルＨＮＷ１は、容量素子Ｃの制御ゲート電極ＣＧＷ（上記第１の電極）を形成する部分である。
【００９８】
これらｐ型の半導体領域１３およびｎ型の半導体領域３１は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されている。この導体部７ｅは、制御ゲート配線ＣＧに電気的に接続されている。この導体部７ｅが接するｐ＋型の半導体領域１３ｂおよびｎ＋型の半導体領域３１ｂの表層一部にシリサイド層ＳＬを形成しても良い。
【００９９】
このように、実施の形態１によれば、メモリセルＭＣ１の容量素子Ｃの一方の電極である制御ゲート電極ＣＧＷをｎ型のウェルＨＮＷ１で構成し、データ書き込み用素子ＣＷの一方の電極をｐ型のウェル領域ＨＰＷ２で構成することにより、メモリセルＭＣ１を、書き込みはできるが、消去ができない状態とすることができる。同様に、メモリセルＭＣ２の容量素子Ｃの一方の電極である制御ゲート電極ＣＧＷをｎ型のウェルＨＮＷ２で構成し、データ書き込み用素子ＣＷの一方の電極をｐ型のウェル領域ＨＰＷ２で構成することにより、メモリセルＭＣ２を、書き込みはできるが、消去ができない状態とすることができる。
【０１００】
さらに、メモリセルＭＣ１の容量素子Ｃの第１の電極である制御ゲート電極ＣＧＷを構成するｎ型のウェルＨＮＷ１と、メモリセルＭＣ２の容量素子Ｃの第１の電極である制御ゲート電極ＣＧＷを構成するｎ型のウェルＨＮＷ２との間にｐ型のウェルＨＰを形成している。従って、ｎ型のウェルＨＮＷ１とｎ型のウェルＨＮＷ２とが互いに電気的に接続しないので、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれの動作特性において、不具合が生じない。
【０１０１】
次に、図５に、実施の形態１による不揮発性メモリセルを用いてメモリアレイを構成した場合を例示している。ここでは、８ビットで構成した場合を例示している。
【０１０２】
図５中の符号のＹは第１方向でデータ線の延在方向、符号のＸは第１方向に直交する第２方向でワード線の延在方向を示している。また、ここでは、メモリセルＭＣ１〜ＭＣ８がそれぞれ形成された領域をメモリセル領域と言う。従って、図５には８つのメモリセル領域が配置されたメモリセルアレイが示されている。
【０１０３】
図５に示すように、メモリセルＭＣ１〜ＭＣ８は、それぞれ基板１Ｓの主面に形成されたデータ書込用素子ＣＷ、データ読み出し用素子ＱＲおよび容量素子Ｃから構成される。メモリセルＭＣ１〜ＭＣ８は、それぞれ前述の図１に示したように、マトリクス状に配置されたビット線およびワード線の交差する位置に配置されることとなる。
【０１０４】
基板１Ｓの主面には、互いに電気的に分離された活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６が配置されている。この活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４に、メモリセルＭＣ１〜ＭＣ８が形成されている。
【０１０５】
以下に、メモリセルＭＣ１およびメモリセルＭＣ２を例に説明する。メモリセルＭＣ１の容量素子Ｃが活性領域Ｌ１に形成され、メモリセルＭＣ１のデータ読み出し用素子ＱＲおよびメモリセルＭＣ２のデータ読み出し用素子ＱＲが共に活性領域Ｌ３に形成され、メモリセルＭＣ１のデータ書込用素子ＣＷおよびメモリセルＭＣ２のデータ書込用素子ＣＷが共に活性領域Ｌ２に形成されている。また、メモリセルＭＣ２の容量素子Ｃが活性領域Ｌ４に形成されている。さらに、メモリセルＭＣ１の選択用ＭＩＳトランジスタＱＳとメモリセルＭＣ２の選択用ＭＩＳトランジスタＱＳが活性領域Ｌ３に形成されている。
【０１０６】
なお、メモリセルＭＣ２の容量素子ＣとメモリセルＭＣ３の容量素子Ｃは、共に活性領域Ｌ４に形成されている。このようにして、各メモリセルＭＣ１〜ＭＣ８の一部を共通化させることで、メモリアレイを構成している。
【０１０７】
また、実施の形態１のメモリアレイでは、第２方向Ｘで隣接するメモリセルの活性領域を共通化することができる。すなわち、図５を例にすると、メモリセルＭＣ１とメモリセルＭＣ５において、各々の活性領域Ｌ１、Ｌ５を共通化することができる。これによって、メモリアレイの縮小を図ることができる。この点については、後述の図７に示す第１変形例および後述の図９に示す第２変形例でも同様である。
【０１０８】
また、メモリセルＭＣ１の浮遊ゲート電極ＦＧの第１方向Ｙに沿った長さと、メモリセルＭＣ２の浮遊ゲート電極ＦＧの第１方向Ｙに沿った長さとは同じとしている。これにより、メモリセルＭＣ１の浮遊ゲート電極ＦＧおよびメモリセルＭＣ２の浮遊ゲート電極ＦＧにそれぞれ注入される電荷の密度を揃えてビット特性の均一化を図ることができ、また、メモリセルアレイ内におけるパターンの疎密を回避することができる。
【０１０９】
（実施の形態１の第１変形例）
前述の図２に示した２ビット分のメモリセルでは、ｐ型のウェルＨＰを、メモリセルＭＣ２の容量素子Ｃが形成される活性領域Ｌ４と、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ書き込み用素子ＣＷが形成される活性領域Ｌ２との間に形成した。
【０１１０】
第１変形例では、図６に示すように、ｐ型のウェルＨＰを、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ書き込み用素子ＣＷが形成される活性領域Ｌ２と、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ読み出し用素子ＱＲが形成される活性領域Ｌ３との間に形成する。これにより、メモリセルＭＣ１の容量素子Ｃの第１の電極である制御ゲート電極ＣＧＷを構成するｎ型のウェルＨＮＷ１と、メモリセルＭＣ２の容量素子Ｃの第１の電極である制御ゲート電極ＣＧＷを構成するｎ型のウェルＨＮＷ２との電気的な接続を回避することができる。
【０１１１】
図７は、図６で示した第１変形例を用いてメモリアレイを構成した場合を示している。ここでは、ここでは、８ビットで構成した場合を例示している。図６で説明した変更点を除いては、前述の図５で説明した例と同様である。
【０１１２】
（実施の形態１の第２変形例）
前述の図２に示した２ビット分のメモリセルでは、ｐ型のウェルＨＰを、メモリセルＭＣ２の容量素子Ｃが形成される活性領域Ｌ４と、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ書き込み用素子ＣＷが形成される活性領域Ｌ２との間に形成した。
【０１１３】
第２変形例では、図８に示すように、ｐ型のウェルＨＰを、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ読み出し用素子ＱＲが形成される活性領域Ｌ３と、メモリセルＭＣ１の容量素子Ｃが形成される活性領域Ｌ１との間に形成する。これにより、メモリセルＭＣ１の容量素子Ｃの第１の電極である制御ゲート電極ＣＧＷを構成するｎ型のウェルＨＮＷ１と、メモリセルＭＣ２の容量素子Ｃの第１の電極である制御ゲート電極ＣＧＷを構成するｎ型のウェルＨＮＷ２との電気的な接続を回避することができる。
【０１１４】
図９は、図８で示した第２変形例を用いてメモリアレイを構成した場合を示している。ここでは、ここでは、８ビットで構成した場合を例示している。図８で説明した変更点を除いては、前述の図５で説明した例と同様である。
【０１１５】
（実施の形態２）
実施の形態２では、データの消去はできるが、書き込みはできない構造の不揮発性メモリについて説明する。
【０１１６】
実施の形態２において説明する不揮発性メモリの回路構成は、前述した実施の形態１における不揮発性メモリの回路構成と同じであるので、ここでの説明は省略する。前述した実施の形態において説明したデータ書き込み用素子が実施の形態２におけるデータ消去用素子となる。
【０１１７】
メモリアレイにおけるデータ消去動作の一例を、前述の図１を参照して説明する。前述の図１に記載したデータ書き込み用素子ＣＷをデータ消去用素子ＣＥに置き換えてデータ消去動作の一例を説明する。なお、ここでは、浮遊ゲート電極にホールを注入することをデータ消去と定義する。
【０１１８】
データ消去時には、選択メモリセルの容量部Ｃの第１の電極が接続されている制御ゲート配線ＣＧ０に、例えば−８Ｖの負の電圧を印加する。それ以外の制御ゲート配線ＣＧ１には、例えば０Ｖの電圧を印加する。また、選択メモリセルのデータ消去用素子ＣＥの第１の電極が接続されているデータ消去用のビット線ＷＢＬ０に、例えば８Ｖの正の電圧を印加する。それ以外のデータ消去用のビット線ＷＢＬ１には、例えば８Ｖの電圧を印加する。また、選択線ＧＳ０，ＧＳ１およびデータ読み出し用のビット線ＲＢＬ０，ＲＢＬ１に、例えば０Ｖの電圧を印加する。これにより、選択メモリセルのデータ消去用素子ＣＥの浮遊ゲート電極にホールをチャネル全面のＦＮトンネル電流により注入して、データを消去した状態にする。
【０１１９】
次に、実施の形態２による不揮発性メモリのメモリセルの構成を図１０を用いて説明する。図１０は８ビット分のメモリセルの要部平面図である。図１０中の符号のＹは第１方向でデータ線の延在方向、符号のＸは第１方向に直交する第２方向でワード線の延在方向を示している。また、ここでは、メモリセルＭＣ１〜ＭＣ８が形成された領域をメモリセル領域と言う。従って、図１０には８つのメモリセル領域が配置されたメモリセルアレイが示されている。
【０１２０】
図１０に示すように、メモリセルＭＣ１〜ＭＣ８は、それぞれ基板１Ｓの主面に形成されたデータ消去用素子ＣＥ、データ読み出し用素子ＱＲおよび容量素子Ｃから構成される。メモリセルＭＣ１〜ＭＣ８は、それぞれ前述の図１に示したように、マトリクス状に配置されたビット線およびワード線の交差する位置に配置されることとなる。
【０１２１】
基板１Ｓの主面には、互いに電気的に分離された活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６が配置されている。この活性領域Ｌ１，Ｌ２，Ｌ３，Ｌ４には、メモリセルＭＣ１〜ＭＣ８が形成されている。
【０１２２】
以下に、メモリセルＭＣ１およびメモリセルＭＣ２を例に説明する。メモリセルＭＣ１の容量素子Ｃが活性領域Ｌ１に形成され、メモリセルＭＣ１のデータ読み出し用素子ＱＲおよびメモリセルＭＣ２のデータ読み出し用素子ＱＲが共に活性領域Ｌ３に形成され、メモリセルＭＣ１のデータ消去用素子ＣＥおよびメモリセルＭＣ２のデータ消去用素子ＣＥが共に活性領域Ｌ２に形成されている。また、メモリセルＭＣ２の容量素子Ｃが活性領域Ｌ４に形成されている。さらに、メモリセルＭＣ１の選択用ＭＩＳトランジスタＱＳとメモリセルＭＣ２の選択用ＭＩＳトランジスタＱＳが活性領域Ｌ３に形成されている。
【０１２３】
なお、メモリセルＭＣ２の容量素子ＣとメモリセルＭＣ３の容量素子Ｃは、共に活性領域Ｌ４に形成されている。このようにして、各メモリセルＭＣ１〜ＭＣ８の一部を共通化させることで、メモリアレイを構成している。
【０１２４】
また、ｐ型の基板１Ｓの主面には、ｎ型の埋め込みウェルＤＮＷが形成されており、このｎ型の埋め込みウェルＤＮＷには、ｐ型のＨＰＷ１，ＨＰＷ３およびｎ型のウェルＨＮＷが形成されている。
【０１２５】
ｐ型のウェルＨＰＷ１は、メモリセルＭＣ１の容量素子Ｃが形成される活性領域Ｌ１およびメモリセルＭＣ２の容量素子Ｃが形成される活性領域Ｌ４をそれぞれ囲むように形成されている。ｐ型のウェルＨＰＷ３は、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ読み出し用素子ＱＲが形成される活性領域Ｌ３ならびに活性領域Ｌ５を囲むように形成されている。ｎ型のウェルＨＮＷは、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ消去用素子ＣＥが形成される活性領域Ｌ２を囲むように形成されている。さらに、ｎ型のウェルＨＮＷは、平面視において、活性領域Ｌ１を囲むｐ型のウェルＨＰＷ１の周囲、活性領域Ｌ３，Ｌ５を囲むｐ型のウェルＨＰＷ３の周囲、活性領域Ｌ４を囲むｐ型のウェルＨＰＷ１の周囲に形成されている。
【０１２６】
前述の図１７〜図１９において説明したように、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ消去用素子ＣＥが形成される活性領域Ｌ２をｎ型のウェルＨＮＷに形成すると、すべてのメモリセルのビット線が繋がるという問題が生じる。
【０１２７】
そこで、実施の形態２では、第１方向Ｙに隣り合うメモリセル領域では、１つのメモリセル領域内にｎ型のウェルＨＮＷを２つの領域（第１の領域と第２の領域）に電気的に分離するｐ型のウェルＨＰを第２方向Ｘに沿って形成する。さらに、第２方向Ｘに隣り合うメモリセル領域間にｐ型のウェルＨＰを形成する。
【０１２８】
ｐ型のウェルＨＰは、前述の図３および図４に示したように、互いに不純物濃度の異なる２層のｐ型ウェルＨＰＷ４，ＨＰＷ５から構成されている。これにより、第１方向Ｙでは１つのメモリセル領域内に形成されたｐ型のウェルＨＰによって、第２方向Ｘでは第２方向Ｘに隣り合うメモリセル領域間に形成されたｐ型のウェルＨＰによって、１つのメモリセル領域のデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷと、他のメモリセル領域のデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷとを電気的に分離することができる。
【０１２９】
図１０には、第１方向Ｙにおいては、１つのメモリセル領域内において、メモリセルＭＣ２の容量素子Ｃが形成される活性領域Ｌ４と、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ消去用素子ＣＥが形成される活性領域Ｌ２との間にｐ型のウェルＨＰを形成し、第２方向Ｘにおいては、隣り合うメモリセル領域間にｐ型のウェルＨＰを形成した場合を例示している。
【０１３０】
これにより、第１方向Ｙにおいては、１つのメモリセル領域のデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷと、他のメモリセル領域のデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷとは、活性領域Ｌ４と活性領域Ｌ２との間に形成されたｐ型のウェルＨＰによって電気的に分離される。また、第２方向Ｘにおいては、第２方向Ｘに隣り合う１つのメモリセル領域に形成されたｎ型のウェルＨＮＷと他のメモリセル領域に形成されたｎ型のウェルＨＮＷとの間に形成されたｐ型のウェルＨＰによって電気的に分離される。
【０１３１】
また、第２方向Ｘに隣う合うメモリセル領域間にｐ型のウェルＨＰを形成しているので、第２方向Ｘに隣う合う１つのメモリセル領域に形成された活性領域Ｌ１およびｐ型のウェルＨＰＷ１と、他のメモリセル領域に形成された活性領域Ｌ１およびｐ型のウェルＨＰＷ１とは、第２方向Ｘにメモリセル領域単位で電気的に分離される。
【０１３２】
このように、メモリセルＭＣ１のデータ消去用素子ＣＥの一方の電極をｎ型のウェルＨＮＷで構成し、容量素子Ｃの一方の電極をｐ型のウェルＨＰＷ１で構成することにより、メモリセルＭＣ１を、消去はできるが、書き込みはできない状態とすることができる。同様に、メモリセルＭＣ２のデータ消去用素子ＣＥの一方の電極をｎ型のウェルＨＮＷで構成し、容量素子Ｃの一方の電極をｐ型のウェルＨＰＷ１で構成することにより、メモリセルＭＣ２を、消去はできるが、書き込みはできない状態とすることができる。
【０１３３】
さらに、１つのメモリセル領域のデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷと、他のメモリセル領域のデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷとをｐ型のウェルＨＰによって電気的に分離しているので、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれの動作特性において、不具合が生じない。また、ｐ型のウェルＨＰにおいて、基板１Ｓの給電をとることもできる。
【０１３４】
メモリセルＭＣ１の浮遊ゲート電極ＦＧが、互いに隣接する活性領域Ｌ１，Ｌ２，Ｌ３に平面的に重なるように、図１０に示した第１方向Ｙに沿って延在した状態で形成されている。浮遊ゲート電極ＦＧがｎ型のウェルＨＮＷの活性領域Ｌ２に平面的に重なる位置にはデータ消去用素子ＣＥが配置され、浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ３の活性領域Ｌ３に平面的に重なる位置にはデータ読み出し用素子ＱＲが配置され、浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ１の活性領域Ｌ１に平面的に重なる位置には容量素子Ｃが配置されている。
【０１３５】
同様に、メモリセルＭＣ２の浮遊ゲート電極ＦＧが、互いに隣接する活性領域Ｌ２，Ｌ３，Ｌ４に平面的に重なるように、図１０に示した第１方向Ｙに沿って延在した状態で形成されている。浮遊ゲート電極ＦＧがｎ型のウェルＨＮＷの活性領域Ｌ２に平面的に重なる位置にはデータ消去用素子ＣＥが配置され、浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ３の活性領域Ｌ３に平面的に重なる位置にはデータ読み出し用素子ＱＲが配置され、浮遊ゲート電極ＦＧがｐ型のウェルＨＰＷ１の活性領域Ｌ４に平面的に重なる位置には容量素子Ｃが配置されている。
【０１３６】
また、メモリセルＭＣ１の浮遊ゲート電極ＦＧの第１方向Ｙに沿った長さとメモリセルＭＣ２の浮遊ゲート電極ＦＧの第１方向Ｙに沿った長さとは同じとしている。これにより、メモリセルＭＣ１の浮遊ゲート電極ＦＧおよびメモリセルＭＣ２の浮遊ゲート電極ＦＧにそれぞれ注入される電荷の密度を揃えてビット特性の均一化を図ることができ、また、メモリセルアレイ内におけるパターンの疎密を回避することができる。
【０１３７】
このように、実施の形態２によれば、メモリセルＭＣ１のデータ消去用素子ＣＥの一方の電極をｎ型のウェルＨＮＷで構成し、容量素子Ｃの一方の電極をｐ型のウェル領域ＨＰＷ１で構成することにより、メモリセルＭＣ１を、消去はできるが、書き込みはできない状態とすることができる。同様に、メモリセルＭＣ２のデータ消去用素子ＣＥの一方の電極をｎ型のウェルＨＮＷで構成し、容量素子Ｃの一方の電極をｐ型のウェル領域ＨＰＷ１で構成することにより、メモリセルＭＣ２を、消去はできるが、書き込みはできない状態とすることができる。
【０１３８】
さらに、１つのメモリセル領域のデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷと、他のメモリセル領域のデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷとをｐ型のウェルＨＰによって電気的に分離しているので、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれの動作特性において、不具合が生じない。
【０１３９】
（実施の形態２の第１変形例）
ここでは、前述の実施の形態１の第１変形例で示した構造を基に、実施の形態２にも同様の思想を適用したものである。
【０１４０】
前述の図１０に示した８ビット分のメモリセルでは、第１方向Ｙでは、ｐ型のウェルＨＰを、１つのメモリセル領域内においてメモリセルＭＣ２の容量素子Ｃが形成される活性領域Ｌ４と、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ消去用素子ＣＥが形成される活性領域Ｌ２との間に形成した。
【０１４１】
第１変形例では、図１１に示すように、ｐ型のウェルＨＰを、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ消去用素子ＣＥが形成される活性領域Ｌ２とメモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ読み出し用素子ＱＲが形成される活性領域Ｌ３との間に形成する。これにより、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷが、複数のメモリセル領域において電気的に接続することを回避することができる。
【０１４２】
（実施の形態２の第２変形例）
ここでは、前述の実施の形態１の第２変形例で示した構造を基に、実施の形態２にも同様の思想を適用したものである。
【０１４３】
前述の図１０に示した８ビット分のメモリセルでは、第１方向Ｙでは、ｐ型のウェルＨＰを、１つのメモリセル領域内においてメモリセルＭＣ２の容量素子Ｃが形成される活性領域Ｌ４と、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ消去用素子ＣＥが形成される活性領域Ｌ２との間に形成した。
【０１４４】
第２変形例では、図１２に示すように、ｐ型のウェルＨＰを、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ読み出し用素子ＱＲが形成される活性領域Ｌ３とメモリセルＭＣ１の容量素子Ｃが形成される活性領域Ｌ１との間に形成する。これにより、メモリセルＭＣ１およびメモリセルＭＣ２のそれぞれのデータ消去用素子ＣＥが形成されるｎ型のウェルＨＮＷが、複数のメモリセル領域において電気的に接続することを回避することができる。
【０１４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４６】
１Ｓ  半導体基板（基板）
４ａ  ｐ＋型の半導体領域
６  絶縁層
６ａ  絶縁膜
６ｂ  層間絶縁膜
７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ  導体部
８ａ  ｎ＋型の半導体領域
１０ｂ  ゲート絶縁膜
１０ｃ  容量絶縁膜
１０ｄ  容量絶縁膜
１０ｅ  ゲート絶縁膜
１２  ｎ型の半導体領域
１２ａ  ｎ−型の半導体領域
１２ｂ  ｎ＋型の半導体領域
１３  ｐ型の半導体領域
１３ａ  ｐ−型の半導体領域
１３ｂ  ｐ＋型の半導体領域
１５  ｐ型の半導体領域
１５ａ  ｐ−型の半導体領域
１５ｂ  ｐ＋型の半導体領域
３０  ｎ型の半導体領域
３０ａ  ｎ−型の半導体領域
３０ｂ  ｎ＋型の半導体領域
３１  ｎ型の半導体領域
３１ａ  ｎ−型の半導体領域
３１ｂ  ｎ＋型の半導体領域
Ｃ  容量素子（容量部）
ＣＥ  データ消去用素子（電荷放出部）
ＣＧ，ＣＧ０，ＣＧ１  制御ゲート配線（ワード線）
ＣＧＷ  制御ゲート電極
ＣＴ  コンタクトホール
ＣＷ  データ書き込み用素子（データ書き込み用容量部、電荷注入部）
ＣＷＥ  データ書き込み／消去用素子（電荷注入放出部）
ＤＮＷ，ＤＮＷ１，ＤＮＷ２  ｎ型の埋め込みウェル
ＦＧ  浮遊ゲート電極
ＦＧＣ１，ＦＧＣ２  容量電極
ＦＧＲ，ＦＧＳ  ゲート電極
ＧＳ，ＧＳ０，ＧＳ１  選択線
ＨＮＷ，ＨＮＷ１，ＨＮＷ２  ｎ型のウェル
ＨＰ，ＨＰＷ１，ＨＰＷ２，ＨＰＷ３，ＨＰＷ４，ＨＰＷ５  ｐ型のウェル
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７  活性領域
ＭＣ，ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８  不揮発性メモリセル（メモリセル）
ＱＲ  データ読み出し用素子（データ読み出し用ＭＩＳ・ＦＥＴ）
ＱＳ  選択用ＭＩＳトランジスタ（選択用ＭＩＳ・ＦＥＴ）
ＲＢＬ，ＲＢＬ０，ＲＢＬ１  データ読み出し用のビット線
Ｓ  ソース線
ＳＬ  シリサイド層
ＳＷ  サイドウォール
ＴＩ  分離部（素子分離領域）
ＷＢＬ，ＷＢＬ０，ＷＢＬ１  データ書き込み用またはデータ消去用のビット線
【図１】
2014116547.tif 000003
【図２】
2014116547.tif 000004
【図３】
2014116547.tif 000005
【図４】
2014116547.tif 000006
【図５】
2014116547.tif 000007
【図６】
2014116547.tif 000008
【図７】
2014116547.tif 000009
【図８】
2014116547.tif 000010
【図９】
2014116547.tif 000011
【図１０】
2014116547.tif 000012
【図１１】
2014116547.tif 000013
【図１２】
2014116547.tif 000014
【図１３】
2014116547.tif 000015
【図１４】
2014116547.tif 000016
【図１５】
2014116547.tif 000017
【図１６】
2014116547.tif 000018
【図１７】
2014116547.tif 000019
【図１８】
2014116547.tif 000020
【図１９】
2014116547.tif 000021