(57)【要約】      （修正有）【課題】アドレス空間の広いメモリを使用可能とする１連のビット列記録方法を提供することおよびそれを用いたリング網および情報分散収容を可能とするリング網を提供する。【解決手段】１連のビット列を第１の長い分割１連のビット列と第２の短い分割１連のビット列とに分け、メモリの書き込みデータ領域を記録数値領域毎に複数に分け、第１の分割１連のビット列で指定されるアドレスで読んだ場合に、そのメモリの第２の短い１連のビット列の示す数値と同じ数値の記録領域のその位置に、特定データとして１が書き込まれていない場合には、そのメモリを第１の分割１連のビット列でアドレス指定し、第２の短い分割１連のビット列の示す数値と同じ数値の記録領域のその位置に、特定データとして１が書き込まれるように、第２の短い分割１連のビット列を書き込む１連のビット列記録方法。【選択図】図１
2014116866.tif 000002
【特許請求の範囲】
【請求項１】
１連のビット列を記録する１連のビット列記録方法において、
１連のビット列を第１の長い分割１連のビット列と第２の短い分割１連のビット列とに分け、
ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリについて、
メモリの書き込みデータ領域を記録数値領域毎に複数に分け、そのメモリを
上記第１の分割１連のビット列で指定されるアドレスで読んだ場合に、そのメモリの第２の短い１連のビット列の示す数値と同じ数値の記録領域のその位置に、特定データとして１が書き込まれていない場合には、そのメモリを上記第１の分割１連のビット列でアドレス指定し、第２の短い分割１連のビット列の示す数値と同じ数値の記録領域のその位置に、特定データとして１が書き込まれるように、第２の短い分割１連のビット列を書き込み、
１連のビット列が記録されているか確認する場合には、メモリを上記第１の分割１連のビット列で指定されるアドレスで読み、第２の短い分割１連のビット列をデータとして入力した場合に、第２の短い分割１連のビット列の示す数値と同じ数値の記録領域から特定データとして１が読み出される場合に、１連のビット列が記録されていると判断することとする１連のビット列記録方法。
【請求項２】
請求項１に記載の１連のビット列記録方法おいて、
１連のビット列記録回路に用いるメモリは、第１の１連の分割ビット列をアドレス指定アドレスとし、第２の短い分割１連のｎビット列をメモリ内でデコードした２のｎ乗個のデコード信号を用い、第２の短い分割１連のｎビット列の入力データ書き込み時は、第１の１連の分割ビット列でアドレス指定されたメモリセル内の位置の２のｎ乗個の内部メモリセルの各メモリセルに、前記メモリ内でデコードされたデコード信号をセット書き込み信号でセット入力し、第２の短い分割１連のｎビット列の入力データ消去書き込み時は、前記メモリ内でデコードされたデコード信号をリセット書き込み信号でリセット入力し、データ読み出し時には、前記第２の短い分割１連のビット列の読み出しアドレス信号をメモリ内でデコードされたデコード信号と読み出し信号で、前記第１の１連の分割ビット列でアドレス指定されたメモリセル内の位置の２のｎ乗個の内部メモリセルの各メモリセルの出力を選択する構成であること、
を特徴とする１連のビット列記録方法。
【請求項３】
請求項１または２に記載の１連のビット列記録方法おいて、
１連のビット列はひらがなの名前を１文字毎ビット列にしたビット列、名前を数字で代用したビット列、ファイル名をビット列で表したビット列であること、を特徴とする１連のビット列記録方法。
【請求項４】
請求項１，２、３に記載の１連のビット列記録方法おいて、
１連のビット列記録回路を、０系リング伝送路を転送するパケット用に用い、従来のＭＡＣアドレスパケットを転送する１系リング伝送路を持つ２重リング網の各ノードに置き、そのノードに接続される情報格納装置は１連のビット列記録回路とその１連のビット列に関する情報を持ち、その情報格納装置から、そのノードの０系リング伝送路に１連のビット列を持つ１連のビット列設定パケットが、ＡＤＤされた場合には、その１連のビット列を前記１連のビット列記録回路に記録する構成であり、さらに、その２重リング網には、端末から到着するそのヘッダ変換装置宛てのパケットのヘッダのデスティネーションアドレスをそのパケットのペイロードに含まれる情報取得の対象である１連のビット列とデスティネーションアドレスエリアの上から７ビット目を１にするビットを含むビット列にし、ソースアドレスをそのままにしたパケットか、そのヘッダ変換装置のアドレスに変換したパケットをその０系リング伝送路に上げる機能を持つヘッダ変換装置を接続する構成であり、そのヘッダ変換装置から０系リング伝送路に上がったパケットが他のリングノードに入力した場合には、そのパケットのデスティネーションアドレスの１連のビット列が、１連のビット列記録回路に記録されている場合には、そのパケットをドロップし、そのパケットのデスティネーションアドレスの１連のビット列が、１連のビット列記録回路に記録されていない場合には、そのパケットは、そのノードをスルーする構成であること、
を特徴とする１連のビット列記録方法。
【請求項５】
請求項１乃至３に記載の１連のビット列記録方法おいて、
１連のビット列記録回路を０系リング伝送路または１系リング伝送路を転送するパケット用に用いる２重リング網の各ノードに置き、そのノードに接続される情報格納装置は１連のビット列記録回路とその１連のビット列に関する情報を持ち、その情報格納装置から、そのノードの０系リング伝送路または１系リング伝送路に１連のビット列を持つ１連のビット列設定パケットが、ＡＤＤされた場合には、その１連のビット列を含むビット列を１連のビット列記録回路に記録する構成であり、さらに、その２重リング網には、端末から到着するそのヘッダ変換装置宛てのパケットのヘッダのデスティネーションアドレスを、そのパケットのペイロードに含まれる情報取得の対象である１連のビット列にし、ソースアドレスをそのヘッダ変換装置の名前として持つ１連のビット列のアドレスに変換したパケットをその０系または１系リング伝送路に上げる機能を持つヘッダ変換装置を接続する構成であり、そのヘッダ変換装置から０系または１系リング伝送路に上がったパケットが他のリングノードに入力した場合には、そのパケットのデスティネーションアドレスが、１連のビット列記録回路に記録されていれば、そのパケットをドロップし、そのパケットのデスティネーションアドレスが、１連のビット列記録回路に記録されていなければ、そのパケットは、そのノードをスルーする構成であること、
を特徴とする１連のビット列記録方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、人名およびファイル名等をビット列に変換した１連のビット列の１連のビット列記録回路およびそれを用いたリング網に関する。
【背景技術】
【０００２】
１連のビット列記録回路の従来技術としては、特開２０００−１５１６１７「テーブル作成検索装置」がある。この従来例を図８により説明する。この従来例は、ＭＡＣアドレスの記録回路に関するもので、行列アドレス８００とＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１とインデックスエリアＩＡ８０２を持つＲＡＭ等で構成される第１のテーブルと行列アドレス８２０とＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１とインデックスエリアＩＡ８２２を持つＲＡＭ等で構成される第２のテーブルからなる。第１、第２テーブルのＭＡＣアドレスは１６進表示で示している。
【０００３】
まず、到着パケットのソースＭＡＣアドレスの記録方法を説明する。
【０００４】
到着したパケットのＭＡＣアドレスの下位１６ビットの示すアドレス（例えば８０３）で、第１のテーブルのＭＡＣアドレステーブルが指定されるＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１（例えば８０５）に４８ビットのＭＡＣアドレスが既に記録されていなければ、そこに記録し、記録されている場合で、そのインデックスエリアＩＡに記録アドレスが無い場合は、第２のテーブルのＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１のアドレスに既にＭＡＣアドレスが記録されていない書き込みアドレスを探し、そこにＭＡＣアドレスを記録し（例えば８２６）、その記録したアドレス（例えば２）を第１テーブルのインデックスエリアＩＡ８０２に記録する（例えば８０８）。次に到着したＭＡＣアドレスの下位１６ビットの示す第１テーブルのアドレス（例えば８０３）のインデックスエリアＩＡ８０２に既にアドレスが記録されている場合には、第２テーブルのそのアドレス（例えば２）の示すインデックスエリアＩＡ１２２のエリア８３０に記録アドレスが無い場合には、第２テーブルのＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１の記録されていないアドレスを探し、そこに到着パケットのＭＡＣアドレスを記録し、そのアドレス（例えば３）を前記インデックスエリアＩＡ８２２の８３０に記録する。一方、インデックエリアＩＡ８２２の８３０に既にアドレスが記録されている場合には、そのアドレス（例えば３）の示すインデックスエリアＩＡ８２２の８３１に記録アドレスが無い場合には、ＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１のデータが記録されていないアドレスを探し、そこに到着パケットのＭＡＣアドレスを記録し、そのアドレス（例えば４）を前記インデックスエリア８３１に記録する。
【０００５】
次に、到着パケットのデスティネーションＭＡＣアドレスがテーブルにあるか確認する方法を説明する。
【０００６】
到着したパケットのＭＡＣアドレスの下位１６ビットの示すアドレス（例えば８０３）で、第１のテーブルのＭＡＣアドレステーブルが指定されるＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１（例えば８０５）に記録されているＭＡＣアドレスが到着パケットのＭＡＣアドレスと一致しない場合には、そのインデックスエリアＩＡ８０８に記録されている第２テーブルのアドレス（例えば２）を検索し、そこに記録されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致しない場合には、そのインデックスエリアＩＡ８３０に記録されている第２テーブルのアドレス（例えば３）を検索し、そこに記録されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致しない場合には、そのインデックスエリアＩＡ８３１に記録に記録されている第２テーブルのアドレス（例えば４）を検索し、そこに記録されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致する場合には、到着したパケットのデスティネーションＭＡＣアドレスが記録されていると判断する。
【０００７】
また、１連のビット列記録回路の別の従来技術としては、特開２００２−３３４１１４「テーブル管理方法及び装置」がある。この従来例を図９により説明する。図９において、９００は受信ＭＡＣアドレス、９０１はＣＲＣ等のハッシュ関数、９０２はハッシュ値であるエントリテーブル９０３のアドレス指定ビット（１０ビット）、エントリテーブル９０３は、受信ＭＡＣアドレスをそのハッシュ値アドレスに収容するテーブルであり、この例では、Ｂ１，Ｂ２，Ｂ３，Ｂ４の４つのテーブルがあり、各エントリ９０３は、ＭＡＣアドレス８ビット、ポート番号等が格納さる。９０４は、アドレスビット９０２により読み出された登録ＭＡＣアドレス８ビット、９０５、９０６，９０７，９０８は、Ｂ１，Ｂ２，Ｂ３，Ｂ４の各エントリテーブルからアドレス９０２により読み出されたＭＡＣアドレス８ビットと受信ＭＡＣアドレス８ビット（９０９）の比較器であり、９１０は、各比較器出力のＯＲ回路であり、９１１はその出力の一致検出信号である。
【０００８】
以下に動作を説明する。受信ソースＭＡＣアドレス９００のハッシュ値のアドレスビット９０２で指定された４つのエントリテーブルのアドレス位置の格納エントリにあるＭＡＣアドレスの内に受信ＭＡＣアドレスと一致するものが無く、格納されていないエントリエリアがあれば、その位置に受信ソースＭＡＣアドレス８ビットとそのポート番号を書き込み、指定されたエントリテーブルのアドレス位置に格納されているどれかのＭＡＣアドレスが受信ＭＡＣアドレスと一致する場合には、そのままとし、一致するものが無く、エントリテーブルに空きが無い場合には、再ハッシュが発生し、格納エントリＭＡＣアドレスを受信ＭＡＣアドレスに変更する。さらに、そのパケットのデスティネーションＭＡＣアドレスのハッシュ値のアドレスビット９０２で指定されたエントリテーブルのアドレス位置にＭＡＣアドレスが格納されていなければ、そのパケットはｕｎｋｎｏｗｎパケットとして、フラッディングする。一方、格納されていれば、その４つのＭＡＣアドレスと受信デスティネーションＭＡＣアドレスを比較し、一致するものがある場合には、そのアドレス位置に共に格納されているポート番号にそのパケットを送出し、一致しなければ、ｕｎｋｎｏｗｎパケットとして、フラッディングする。
【０００９】
次に、従来のリング技術について述べる。従来のリング技術として、従来のＬ２ＳＷ等のＭＡＣスイッチを用いたＥＡＳＰ，  ＭＲＰ，  ＭＭＲＰ２等のリングが提案されているが、これらはすべて、ループができないように、リングフローを切るポイントがリング上に存在していた。
【００１０】
これに対して、リング上のパケット転送を、パケットに、リングへのパケットのＡＤＤノードのＭＡＣアドレスと、リングからＤＲＯＰするノードのＭＡＣアドレスを端末ＭＡＣヘッダに付けることにより、カプセル化するとともに、リング上を周回するパケットが送信元のＡＤＤリングノードに戻った場合には、そのパケットを廃棄する機能を持つことにより初めて、ＭＡＣリング転送を実現したＲＰＲが提案され、標準化されている。
【００１１】
そのリング網は、ＩＥＥＥ８０２．１７  ＲＰＲ（Ｒｅｓｉｌｉｅｎｔ  Ｐａｃｋｅｔ  Ｒｉｎｇ）である。この従来技術の実施例として、特許文献１特開２００９−７７２８５号公報（パケットリングネットワークシステム、およびフォワーディングデータベース管理方法）等がある。これらのＲＰＲは、従来問題になっていたループによる輻輳ストームを解決した。
【００１２】
リングに適用する従来のＭＡＣ形動作をするノード装置として図１０に示す従来のＭＡＣＳＷがある。図１０において、符号３０５，３０６はノード装置、符号３００、３０１はそこで使われる各ポートに入力するパケットのソースアドレスとその入力ポートとを記録したＭＡＣアドレステーブル、符号３０２は右回りリング伝送路、符号３０３は左回りリング伝送路、符号３０４は入力パケットのヘッダ読み取り回路、符号３０７，３０８は、ＡＤＤ伝送路のポート、３０９，３１０はリング伝送路のポートである。
【００１３】
各ヘッダ読み取り回路およびリング伝送路へのパケット合流点に必要なバッファは図では省略されている。各ポートに入力するパケットのデスティネーションアドレスがＭＡＣアドレステーブル３００，３０１にあれば、そのアドレスとともに書かれているポートに出力し、なければｕｎｋｎｏｗｎパケットとして、コピーしてすべてのポートに出力する。図中、ＭＡＣＣＤ，ＭＡＣＢＡ，ＭＡＣＡＢ，ＭＡＣＤＣの表示のＭＡＣの後の英文字ＣＤ，ＢＡ等は、デスティネーションアドレスが、Ｃ，Ｂであり、ソースアドレスがＤ，Ａであることを示す。
【００１４】
右側のノードのポート２（３０８）に到着したパケットＭＡＣＢＡは、ＭＡＣアドレステーブル３０１のデスティネーションアドレスＭＡＣＢの出力先ポートであるポート４（３１０）に繋がる左回りリング伝送路３０３に（１）ＭＡＣＢＡとして、送出され、左側のノードのＭＡＣアドレステーブル３００にあるデスティネーションアドレスＭＡＣＢの出力先ポートであるポート２（３０８）に（２）ＭＡＣＢＡとしてドロップされる。
【００１５】
一方、その対向フローである左側のノードのポート２（３０８）に到着したパケットＭＡＣＡＢは、ＭＡＣアドレステーブル１１（３００）のデスティネーションアドレスＭＡＣＡの出力先ポートであるポート３（３０９）に繋がる右回りリング伝送路３０２に（３）ＭＡＣＡＢとして、送出され、右側のノードのＭＡＣアドレステーブル３０１にあるデスティネーションアドレスＭＡＣＡの出力先ポートであるポート２（３０８）に（４）ＭＡＣＡＢとしてドロップされる。（５）、（６）ＭＡＣＣＤ，および（７）、（８）ＭＡＣＤＣの動作も同様である。
【００１６】
次に、従来技術のＲＰＲのリング動作を図１１に示す。図１１は０系リング伝送路３２１と１系リング伝送路３２０上にノードＡ（３２２），Ｂ（３２３），Ｃ（３２４），Ｄ（３２５）の４つのリングノードを持ち、各リングノードは、そのリングノード識別番号として、それぞれ、ＭＡＣソースアドレスであるＭＡＣＡ，ＭＡＣＢ，ＭＡＣＣ，ＭＡＣＤを持ち、ノードＡには、端末Ｈ（３３０），ノードＢには端末Ｆ（３３１），ノードＣには、端末Ｇ（３３２）が接続されている。端末Ｈ（３３０）のＭＡＣソースアドレスはＭＡＣＨであり、ＩＰソースアドレスはＩＰＨであり，端末ＦのＭＡＣソースアドレスはＭＡＣＦであり、ＩＰソースアドレスはＩＰＦであり，端末ＧのＭＡＣソースアドレスはＭＡＣＣであり、ＩＰソースアドレスはＩＰＣである。
【００１７】
このリング上でのパケット伝送は、端末から到着したパケットに、リング上でそのパケットを転送するために必要なノードＭＡＣソースアドレスとノードＭＡＣデスティネーションアドレスを持つＭＡＣヘッダを付け加えて、行われる。そのための端末ＭＡＣヘッダにノード間転送用のノードＭＡＣヘッダを付けるために必要なヘッダ変換テーブルを各ノードのリングに上がる入り口で持っている。
【００１８】
その変換テーブルは、各端末からノードに最初に到着した時に学習して持つ必要がある。これは端末から到着するＡＲＰパケットにより行われるもので、この従来例の図はその動作を示したものである。以下にその動作を示す。
【００１９】
端末Ｈ（３３０）から、端末Ｆ（３３１）宛ての端末ＦへのＩＰデスティネーションアドレスであるＩＰＦを持ち、ＭＡＣデスティネーションアドレスがオール１であり、端末ＨのＭＡＣソースアドレスであるＭＡＣＨとＩＰソースアドレスであるＩＰＨを持つ、ＡＲＰパケット（１）ＡＲＰ，ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈが、リングノードＡ（３２２）に到着した場合、ノードＡ（２２）は、そのパケットの宛先が分からないため、そのＭＡＣパケットに、ブロードキャストパケット表示であるオール１のＭＡＣデスティネーションアドレスとノードＡのＭＡＣソースアドレスであるＭＡＣＡのＭＡＣヘッダを付けたパケット、（２）Ｂｒｏａｄｃａｓｔ，ＭＡＣ，ａｌｌ１，Ａ，ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈを、両系リングまたは片系リングに送出する。
【００２０】
そのパケットは、各ノードＢ（３２３），ノードＣ（３２４），ノードＤ（３２５）でコピーされてドロップされる。各ノードでドロップされたそのパケットは、そのノードの出口に、そのパケットの外側ＭＡＣソースアドレスであるＭＡＣＡと端末ＭＡＣソースアドレスであるＭＡＣＨのヘッダ変換表を作成してから、外側のＭＡＣヘッダが取り除かれて、（３）ＡＲＰ，  ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈとして、下位ドロップ伝送路に送出される。そのパケットは、そのパケットの宛先ＩＰアドレスであるＩＰＦが端末のＩＰソースアドレスと一致する端末Ｆ（３３１）だけが、そのパケットを取り込み、ＡＲＰ応答パケット、（４）ＡＲＰ応答，ＭＡＣ，Ｈ，Ｆ，ＩＰＨ，ＦをノードＢに送出する。
【００２１】
ノードＢ（３２３）はその端末パケットのＭＡＣデスティネーションアドレスから、宛先リングノードＭＡＣアドレスをヘッダ変換表から検索するともに、その端末Ｈ，端末Ｆ，ノードＡの関係を記したその端末間接続に関するヘッダ変換表を完成させ、その端末パケットに、リングノード間転送用のＭＡＣヘッダ、ＭＡＣ，Ａ，Ｂを付け、（５）ＭＡＣ，Ａ，Ｂ，ＭＡＣ，Ｈ，Ｆ，ＩＰＨ，Ｆ、として１系リング（３２０）に送出する。その際、ノードＢ（３２３）は、宛先であるノードＡ（３２２）への最短経路を前もって知っているため、そのパケットを１系リングに送出する。その１系リングに上がったパケットは、そのパケットの宛先であるノードＡ（３２２）でドロップされ、そのドロップ点出口で、そのパケットから、端末Ｈ，端末Ｆ，ノードＢの関係を記したその端末間接続に関するヘッダ変換表を完成させてから、外側のＭＡＣヘッダが除去されて、端末Ｈに、（６）ＡＲＰ応答，ＭＡＣ，Ｈ，Ｆ，ＩＰＦＨ，Ｆとして、送出される。以後、端末Ｈと端末Ｆ間のこのリングを介してのパケット転送は、ノードＡとノードＢに作成した前記ヘッダ変換テーブルを用いて、行われる。
【００２２】
図１２は、従来技術であるＲＰＲにおける、各ノードのＭＡＣ変換テーブルが完成後の、その場合のユニキャストパケットの転送動作を示したものである。この図では、ノードＡ（３２２）に端末Ｅ（３３３）と端末Ｈ（３３０）が接続され、ノードＢ（３２３）に端末Ｆ（３３１）が接続され、ノードＣ（３２４）に端末Ｇ（３３２）が接続され、端末Ｈと端末Ｆ間、端末Ｅと端末Ｇ間でパケット転送が行われている様子を示している。
【００２３】
図１２では、各リング上に端末間でリングノードを介して転送されるパケットのＭＡＣヘッダが記されている。各端末は、ノードＡ，ノードＢ，ノードＣのヘッダ変換テーブルに示した、送信元端末ＭＡＣアドレス、送信先端末ＭＡＣアドレス、送信元ノードＭＡＣアドレス、送信先ノードＭＡＣアドレスの関係表を用いて、各ノードのリングに上がる際、ヘッダ変換を行って、パケット転送する。
【００２４】
次に、従来例のＭＡＣ動作するリングのノード装置を図１３に示す。図１３は、特願２０１２−２０６０１１（パケット転送法およびノード装置）に開示されているもので、パスまたは１フロー用のパケット伝送に用いられる例で、現用、予備のドロップアドレステーブルを持つ例である。図１３において、６０９は現用ドロップアドレステーブル、６１０は予備ドロップアドレステーブルであり、６００は、０系リング伝送路、６０１は１系リング伝送路、６０２はＡＤＤ伝送路、６０３はＤＲＯＰ伝送路、６０４はＭＡＣＢＡ（Ｂは宛先ＭＡＣアドレス、Ａは送信元ＭＡＣアドレス）、６０５はＭＡＣＡＢ，６０６は、０系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）、６０７は、１系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）、６０８は、パケット振り分け回路（ＢＵＦ付）である。以下に、動作を示す。ＡＤＤ伝送路６０２からノードに入力したパケットＭＡＣＢＡ６０４は、パケット振り分け回路６０８で、そのパケットのソースアドレスが読み取られ、そのアドレスが現用のドロップアドレステーブル６０９に無ければ、そのテーブルにそのソースアドレスを書き込み、ある場合は、そのまま、そのパケットのソースアドレスＡの最下位ビット（この例では０）の示す０系リング伝送路６００に送出される。一方、リング上からこのノードに到着するパケットは、ヘッダ読み取り回路６０６または６０７で、そのパケットのデスティネーションアドレスが読み取られ、そのアドレスが最初に現用側のドロップアドレステーブル６０９に有るか検索し、有れば、そのパケットをドロップし、無ければ、予備のドロップアドレステーブル６１０を検索し、有れば、ドロップし、無ければ、そのパケットはそのまま、その出力リング伝送路にスルーして、送出される。この例では、１系リング伝送路６０１から、ＭＡＣＡＢ６０５がノードに到着する例で、そのデスティネーションアドレスＡが現用ドロップアドレステーブル６０９にあるので、そのパケットは、ＤＲＯＰ伝送路６０３に送出される。このような動作で、予備のドロップアドレステーブル６１０が一定時間以上、検索において、ヒットすることが無い場合には、予備ドロップアドレステーブル６１０内のソースアドレスが古くなったものと判断し、そのテーブル内の全メモリをクリアするとともに、予備ドロップアドレステーブル６１０を現用ドロップアドレステーブルとし、これまで現用であったドロップアドレステーブル６０９を予備ドロップアドレステーブルに変更する。この例ではＭＡＣテーブルには、ドロップアドレスしかなく、動作が簡単化されている。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開２０００−１５１６１７号公報
【特許文献２】特開２００２−３３４１１４号公報
【特許文献３】特願２０１２−２０６０１１  号公報
【非特許文献】
【００２６】
【非特許文献１】ＩＥＥＥ８０２．１７  ＲＰＲ（Ｒｅｓｉｌｉｅｎｔ  Ｐａｃｋｅｔ  Ｒｉｎｇ）
【発明の概要】
【発明が解決しようとする課題】
【００２７】
従来の１連のビット列記録回路としての従来例特開２０００−１５１６１７は到着したパケットのＭＡＣアドレスを到着した順にテーブルに記録する方法に比べて、記録動作が簡単化されているが、それは到着したパケットの下位ＭＡＣアドレス１６ビットの示す第１テーブルのＭＡＣアドレスデータ記録エリアにまだ全ＭＡＣアドレスビットが記録されていない場合であり、既に違う全ＭＡＣアドレスビットビットが記録されている場合には、そのアドレスのインデックスエリアに記録先が記録されている第２テーブルのアドレス位置を検索し、そこに到着したパケットの全ＭＡＣアドレスビットが記録されていなければ、そのアドレスに到着パケットのＭＡＣアドレスを記録する。もし、そこに既に違う全ＭＡＣアドレスビットが記録されている場合には、空きエリアを探してそこに、全ＭＡＣアドレスビットを記録し、そのアドレスを前のインデックスエリアに記録する。このように、次々と記録エリアをたどらなければ、記録も、記録読み出しもできないため、到着パケットのＭＡＣアドレス処理に時間がかかる問題がある。そのため、そのため、パケット処理数の多い高速なＭＡＣスイッチおよび記録するＭＡＣアドレス数の多いＭＡＣスイッチには使えない問題がある。
【００２８】
また、従来の１連のビット列記録回路としての従来例特開２００２−３３４１１４は、ハッシュ関数により、ＭＡＣアドレスの検索が高速になるが、受信ＭＡＣアドレスのハッシュ値であるアドレスビットの示すアドレスの格納されているＭＡＣアドレスと受信ソースＭＡＣアドレスが一致しない場合には、エントリテーブルのＭＡＣアドレスを変更する必要があり、誤動作の可能性が出る。また、受信したデスティネーションアドレスのＭＡＣアドレスのハッシュ値が指定したエントリテーブルのＭＡＣアドレスと受信デスティネーションアドレスのＭＡＣアドレスが一致しない場合には、フラッディングが必要となり、網が輻輳する原因となる問題がある。またアドレスビットを１８ビットにして、エントリテーブルを拡張することも可能であるが、その場合においても、エントリテーブルの格納データ領域が大きいため、エントリテーブルの持つアドレス空間を大きくできない問題がある。
【００２９】
また、リングに適用する従来のＭＡＣ形動作をするノード装置として図１２に示すＭＡＣスイッチのＭＡＣアドレステーブルは、ノードの全ポートのＭＡＣソースアドレスを学習しなければならず、動作が複雑になるため、高速動作ができない問題があった。
【００３０】
また、従来のリング技術としてのＩＥＥＥ８０２．１７  ＲＰＲ（Ｒｅｓｉｌｉｅｎｔ  Ｐａｃｋｅｔ  Ｒｉｎｇ）図１１、図１２は特殊のＲＰＲヘッダを用い、ＲＰＲヘッダにはＤＲＯＰノード番号が必要であり、その学習に時間がかかる。また、その変換テーブルＦＤＢ（Ｆｏｒｗａｒｄｉｎｇ  Ｄａｔａｂａｓｅ）を作成後も端末から受信したパケットはこのテーブルを見て、ＤＲＯＰ先ノードのＭＡＣアドレスを持つヘッダを付ける必要があり、変換に時間がかかる。
【００３１】
ＲＰＲは制御パケットをリングノード間で転送することにより、各ノードはリング上の他のノードの位置情報を持っており、ＤＲＯＰノードまでの最短経路が分かる。しかし、他リングと接続するためには、他リングＩＤをパケットに設定する必要があり、その学習に時間がかかる。それゆえにＲＰＲは基本的に単一２重リング以外への適用が難しいので、ＭＡＮ，ＬＡＮへの適用例はあるが、大規模網への適用例はない。
【００３２】
また、ＲＰＲはカプセル化したことで、リング上では、高速転送可能となったが、他リングに接続するためには、他リング入り口ノードで再度リングドロップノードを学習する必要があり、本質的に問題がある。
【００３３】
また、ＲＰＲはカプセル化しているため、パス接続のリングでもあるが、リング外から入力するパス構成のパケットはリング内ではさらにリングヘッダでカプセル化しなければリング上を転送できない問題があった。
【００３４】
また、リングの従来技術である特願２０１２−２０６０１１の図１３に示した従来のＭＡＣ動作リングは、ノード装置が簡単化され、高速動作が可能であるが、ＭＡＣアドレス４８ビットを収容するには、ＲＡＭ，ＳＲＡＭ，ＣＡＭのようなメモリは使用できないため、コストが高くなる欠点があった。そのため、ＭＡＣアドレステーブルを使用するしかなく、そのため、多数のＭＡＣアドレスを収容できない問題があった。
【課題を解決するための手段】
【００３５】
本発明は、上記従来技術の問題点を鑑みて成されたもので、その目的とする所は、アドレス空間の広いメモリを使用可能とする１連のビット列記録方法を提供することおよびそれを用いたリング網および情報分散収容を可能とするリング網を提供するところにある。
【００３６】
本発明（１）によれば、１連のビット列を記録する１連のビット列記録回路において、１連のビット列を第１の長い分割１連のビット列と第２の短い分割１連のビット列とに分け、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリについて、メモリの書き込みデータ領域を記録数値領域毎に複数に分け、そのメモリを上記第１の分割１連のビット列で指定されるアドレスで読んだ場合に、そのメモリの第２の短い１連のビット列の示す数値と同じ数値の記録領域のその位置に、特定データとして１が書き込まれていない場合には、そのメモリを上記第１の分割１連のビット列でアドレス指定し、第２の短い分割１連のビット列の示す数値と同じ数値の記録領域のその位置に、特定データとして１が書き込まれるように、第２の短い分割１連のビット列を書き込み、１連のビット列が記録されているか確認する場合には、メモリを上記第１の分割１連のビット列で指定されるアドレスで読み、第２の短い分割１連のビット列をデータとして入力した場合に、第２の短い分割１連のビット列の示す数値と同じ数値の記録領域から特定データとして１が読み出される場合に、１連のビット列が記録されていると判断することとする１連のビット列記録方法を提供する。
【００３７】
好ましくは、本発明（２）においては、上記本発明（１）において、１連のビット列記録回路に用いるメモリは、第１の１連の分割ビット列をアドレス指定アドレスとし、第２の短い分割１連のｎビット列をメモリ内でデコードした２のｎ乗個のデコード信号を用い、第２の短い分割１連のｎビット列の入力データ書き込み時は、第１の１連の分割ビット列でアドレス指定されたメモリセル内の位置の２のｎ乗個の内部メモリセルの各メモリセルに、前記メモリ内でデコードされたデコード信号をセット書き込み信号でセット入力し、第２の短い分割１連のｎビット列の入力データ消去書き込み時は、前記メモリ内でデコードされたデコード信号をリセット書き込み信号でリセット入力し、データ読み出し時には、前記第２の短い分割１連のビット列の読み出しアドレス信号をメモリ内でデコードされたデコード信号と読み出し信号で、前記第１の１連の分割ビット列でアドレス指定されたメモリセル内の位置の２のｎ乗個の内部メモリセルの各メモリセルの出力を選択する構成であることを特徴とする。
【００３８】
好ましくは、本発明（３）においては、上記本発明（１，２）において、１連のビット列は、ひらがなの名前を１文字毎ビット列にしたビット列、名前を数字で代用したビット列、ファイル名をビット列で表したビット列であることを特徴とする。
【００３９】
好ましくは、本発明（４）においては、上記本発明（１，２，３）において、１連のビット列記録回路を０系リング伝送路を転送するパケット用に用い、従来のＭＡＣアドレスパケットを転送する１系リング伝送路を持つ２重リング網の各ノードに置き、そのノードに接続される情報格納装置は１連のビット列記録回路とその１連のビット列に関する情報を持ち、その情報格納装置から、そのノードの０系リング伝送路に１連のビット列を持つ１連のビット列設定パケットが、ＡＤＤされた場合には、その１連のビット列を前記１連のビット列記録回路に記録する構成であり、さらに、その２重リング網には、端末から到着するそのヘッダ変換装置宛てのパケットのヘッダのデスティネーションアドレスをそのパケットのペイロードに含まれる情報取得の対象である１連のビット列とデスティネーションアドレスエリアの上から７ビット目を１にするビットを含むビット列にし、ソースアドレスをそのままにしたパケットか、そのヘッダ変換装置のアドレスに変換したパケットをその０系リング伝送路に上げる機能を持つヘッダ変換装置を接続する構成であり、そのヘッダ変換装置から０系リング伝送路に上がったパケットが他のリングノードに入力した場合には、そのパケットのデスティネーションアドレスの１連のビット列が、１連のビット列記録回路に記録されている場合には、そのパケットをドロップし、そのパケットのデスティネーションアドレスの１連のビット列が、１連のビット列記録回路に記録されていない場合には、そのパケットは、そのノードをスルーする構成であることを特徴とする１連のビット列記録回路をリングノードに持つリング網を提供する。
【００４０】
好ましくは、本発明（５）においては、上記本発明（１，２，３）において、１連のビット列記録回路を０系リング伝送路または１系リング伝送路を転送するパケット用に用いる２重リング網の各ノードに置き、そのノードに接続される情報格納装置は１連のビット列記録回路とその１連のビット列に関する情報を持ち、その情報格納装置から、そのノードの０系リング伝送路または１系リング伝送路に１連のビット列を持つ１連のビット列設定パケットが、ＡＤＤされた場合には、その１連のビット列を含むビット列を１連のビット列記録回路に記録する構成であり、さらに、その２重リング網には、端末から到着するそのヘッダ変換装置宛てのパケットのヘッダのデスティネーションアドレスを、そのパケットのペイロードに含まれる情報取得の対象である１連のビット列にし、ソースアドレスをそのヘッダ変換装置の名前として持つ１連のビット列のアドレスに変換したパケットをその０系または１系リング伝送路に上げる機能を持つヘッダ変換装置を接続する構成であり、そのヘッダ変換装置から０系または１系リング伝送路に上がったパケットが他のリングノードに入力した場合には、そのパケットのデスティネーションアドレスが、１連のビット列記録回路に記録されていれば、そのパケットをドロップし、そのパケットのデスティネーションアドレスが、１連のビット列記録回路に記録されていなければ、そのパケットは、そのノードをスルーする構成であることを特徴とする１連のビット列記録回路をリングノードに持つリング網を提供する。
【００４１】
以上、説明したように、本発明は、１連のビット列記録回路に付加情報を記録することは有効ではないが、特願２０１２−２０６０１１に記載されているように、ＭＡＣアドレステーブルがポート番号記述を必要とせず、単にリングからドロップするデスティネーションアドレスのみを記載するドロップアドレスメモリには利用できる。また、本発明の１連のビット列記録回路は、記録すべきデータが１のみであるため、アドレスを記録するメモリのアドレス空間を大きくでき、そのため、大量のアドレス記録が可能になる。さらにそのアドレス記録、読み出しは、１回または適用領域によっては数回ででき、従来のハッシュ関数を用いた技術のようなＭＡＣアドレス比較のＣＰＵによる判断動作も無いので、主に、ハードウエアで実現可能であり、ＣＰＵが不要か、ＣＰＵの負担が少ない利点がある。
【発明の効果】
【００４２】
本発明は、本発明の１連のビット列記録方法は、メモリのデータ記録領域もアドレス指定して、データを書くのみであるため、アドレスを記録するメモリのアドレス空間を大きくでき、そのため、大量のアドレス記録が可能になる。さらにそのアドレス記録、読み出しは、１回または適用領域によっては数回ででき、従来のハッシュ関数を用いた技術のようなＭＡＣアドレス比較のＣＰＵによる判断動作も無いので、主に、ハードウエアで実現可能であり、ＣＰＵが不要か、ＣＰＵの負担が少ない利点がある。
【００４３】
また、本発明の人名の代替ビット列またはファイル名を１連のビット列として記録する１連のビット列記録回路をリングノードに置くことにより、情報分散収容システムを構築できる利点がある。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施例の１連のビット列記録回路の記録動作を説明するための図である。
【図２】本発明の第１実施例の１連のビット列記録回路の読み出し動作を説明するための図である。
【図３】本発明の第１実施例の１連のビット列記録回路に用いるメモリセルの構成例を説明するための図である。
【図４】本発明の第１実施例の１連のビット列記録回路に用いるメモリの内部構成概念例を説明するための図である。
【図５】本発明の第２実施例の１連のビット列記録回路を用いたリング網の動作を説明するための図である。
【図６】本発明の第３実施例の１連のビット列記録回路を用いたリング網の動作を説明するための図である。
【図７】本発明の第４実施例の１連のビット列記録回路を用いたリング網の動作を説明するための図である。
【図８】従来技術を説明するための図である。
【図９】従来技術を説明するための図である。
【図１０】従来技術を説明するための図である。
【図１１】従来技術を説明するための図である。
【図１２】従来技術を説明するための図である。
【図１３】従来技術を説明するための図である。
【発明を実施するための形態】
【００４５】
本発明の第１実施例を図１、図２、図３、図４により説明する。この実施例は、１連のビット列記録回路に関するもので、１連のビット列を第１の分割１連のビット列と第２の短い分割１連のビット列に分けて記録読み出しする例であり、図１は１連のビット列を書き込む場合の例、図２は書き込まれた１連のビット列が記録されているか確認する場合の例であり、図３は、１連のビット列記録回路であるメモリ内部のメモリセルの構成例であり、図４は、そのメモリ内の全体構成概念例である。図１において、１は第１のＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ），ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ），ＣＡＭ（Ｃｏｎｔｅｎｔｓ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）等のメモリであり、４は１８ビットの第１の分割１連のビット列の書き込みアドレス、５は、６ビットの第２の短い分割１連のビット列の書き込みデータ、６は書き込み信号である。
【００４６】
この実施例は、メモリのデータ書き込み領域もアドレス分割して、指定アドレス位置にデータ１を書き込む例である。
【００４７】
以下動作を説明する。
【００４８】
１連のビット列を記録する１連のビット列記録回路において、１連のビット列を第１の長い分割１連のビット列と第２の短い分割１連のビット列とに分け、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリについて、メモリの書き込みデータ領域を記録数値領域毎に複数に分け、そのメモリを上記第１の分割１連のビット列で指定されるアドレスで読んだ場合に、そのメモリの第２の短い１連のビット列の示す数値と同じ数値の記録領域のその位置に、特定データとして１が書き込まれていない場合には、そのメモリを上記第１の分割１連のビット列でアドレス指定し、第２の短い分割１連のビット列の示す数値と同じ数値の記録領域のその位置に、特定データとして１が書き込まれるように、第２の短い分割１連のビット列を書き込む。
【００４９】
または、１連のビット列を記録する１連のビット列記録回路において、１連のビット列を第１の長い１連のビット列と第２の短い１連のビット列とに分け、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリについて、メモリの書き込みデータ領域を記録数値領域毎に複数に分け、そのメモリを直接、上記第１の１連の分割ビット列でアドレス指定し、第２の短い１連のビット列の示す数値と同じ数値の記録領域のその位置に、特定データとして１が書き込まれるように、第２の短い１連のビット列を書き込む。
【００５０】
次に、図２を説明する。図２おいて、１のメモリは図１と同じであり、２０は１８ビットの第１の分割１連のビット列の読み出しアドレスであり、２１は第２の短い分割１連のビット列のデータ入力信号、２２は読み出し信号、２３は、１ビットのメモリの読み出されたデータである。
【００５１】
以下、動作を説明する。
【００５２】
１連のビット列が記録されているか確認する場合には、メモリを上記第１の分割１連のビット列で指定されるアドレスで読み、第２の短い分割１連のビット列をデータとして入力した場合に、第２の短い分割１連のビット列の示す数値と同じ数値の記録領域から特定データとして１が読み出される場合に、１連のビット列が記録されていると判断する。
【００５３】
この例では、データ入力線も、読み出しデータアクセス信号のアドレス指定信号に使われる。
【００５４】
次に、第１実施例の１連のビット列記録回路であるメモリ内部のメモリセルの構成例を図３により説明する。図３において、３０はセット、リセット形フリップフロップ、３１，３５はＡＮＤ回路、３２は、データ線である第２の短い分割１連のビット列をメモリ内でデコードしたデコード信号、３３は、セット書き込み信号、３４は、セット、リセット形フリップフロップ３０のセット信号、３６は、リセット書き込み信号、３７は、セット、リセット形フリップフロップ３０のリセット書き込み信号、３８は、セット、リセット形フリップフロップの出力、３９は、読み出し信号、４０はＡＮＤ回路、４１はメモリセル出力信号である。
【００５５】
以下に動作を説明する。
【００５６】
１連のビット列記録回路に用いるメモリは、第１の１連の分割ビット列をアドレス指定アドレスとし、第２の短い分割１連のｎビット列をメモリ内でデコードした２のｎ乗個のデコード信号を用い、第２の短い分割１連のｎビット列の入力データ書き込み時は、第１の１連の分割ビット列でアドレス指定されたメモリセル内の位置の２のｎ乗個の内部メモリセルの各メモリセルに、前記メモリ内でデコードされたデコード信号（３２）をセット書き込み信号（３３）でセット入力し（３４）、第２の短い分割１連のｎビット列の入力データ消去書き込み時は、前記メモリ内でデコードされたデコード信号（３２）をリセット書き込み信号（３６）でリセット入力し、データ読み出し時には、前記第２の短い分割１連のビット列の読み出しアドレス信号をメモリ内でデコードされたデコード信号（３２）と読み出し信号（３９）で、前記第１の１連の分割ビット列でアドレス指定されたメモリセル内の位置の２のｎ乗個の内部メモリセルの各メモリセルの出力（４０）を選択する動作をする。
【００５７】
次に、第１実施例の１連のビット列記録回路であるメモリ内部の全体構成概念図を図４により説明する。
【００５８】
図４において、３００は、メモリの行列アドレスである第１の分割１連のビット列（１８ビット）、３０１は、第２の短い分割１連のビット列データ（６ビットのデータの格納エリア６４ビット）、３０２は、第２分割ビット列エリア、３０３から３０４は、行列アドレス、３０５，３０６は、１連のビット列の格納有無を示す１ビットエリアである。
【００５９】
第１の分割１連のビット列データ１８ビットが最下位ビットが１で、後はオール０であり、第２の短い分割１連のビット列データの最下位２ビットが１０である場合には、行列アドレス１の第２分割ビット列エリア２に１がセットされる。この場合、第２の短い１連のビット列データがオール０の場合には、デコードされないので、１連のビット列の下位６ビットがオール０の１連のビット列は使用禁止すればよい。または、メモリ内で６ビットオール０のパターンを検出した場合には、第２分割ビット列エリア６４に１を設定するように構成してもよい。
【００６０】
以上説明した実施例１は、１連のビット列が人名をひらがな１文字毎に５１文字中のどの文字に対応するかを示す５ビットに変換したビット列、または人名に代替するビット列に変換したビット列、またはファイル名に代替するビット列に変換したビット列の場合の例である。次に、これらの１連のビット列を持つ１連のビット列記録回路をノードに置いたリング網の例を示す。
【００６１】
次に、本発明の第２実施例を図５により説明する。この実施例は、第１に示した実施例の１連のビット列記録回路を人名情報検索システムを構成するリング網に適用した例であり、人名代替ビット列の１連のビット列記録回路をリングノードに置く例である。
【００６２】
図５において、１００はリングノード、１０１は、人名代替ビット列の１連のビット列記録回路、１０３は０系リング伝送路、１０４は１系リング伝送路、１０７，１０８は人名情報格納装置であり、装置名が人名代替ビット列に相当する１連のビット列を持つ。１０９は人名の代替ビット列である１連のビット列の１連のビット列記録回路であり、１１０は、ヘッダ変換装置１１２を収容するリングノード、１１１は、ヘッダ変換装置１１２の装置名である人名代替ビット列に相当する特定１連のビット列記録回路、１１２は、ヘッダ変換装置、１１３は端末Ａである。このリング網は従来のＭＡＣアドレスを持つパケットは転送されない１連のビット列のアドレスのみを持つＭＡＣパケットを転送するリング網である。以下に動作を説明する。
【００６３】
１連のビット列記録回路１０１を０系リング伝送路１０３または１系リング伝送路１０４を転送するパケット用に用いる２重リング網の各ノード１００に置き、そのノード１００に接続される人名情報格納装置１０７，１０８は１連のビット列（人名代替ビット列）記録回路１０９とその１連のビット列（人名代替ビット列）に関する情報を持ち、その人名情報格納装置１０７，１０８から、そのノード１００の０系リング伝送路１０３または１系リング伝送路１０４に１連のビット列（人名代替ビット列）を持つ１連のビット列設定パケットが、ＡＤＤされた場合には、その１連のビット列（人名代替ビット列）を含むビット列を前記１連のビット列回路１０１に記録する構成であり、さらに、その２重リング網には、端末Ａから到着するそのヘッダ変換装置１１２宛てのパケットのヘッダのデスティネーションアドレスを、そのパケットのペイロードに含まれる情報取得の対象である１連のビット列（人名代替ビット列）にし、ソースアドレスをそのヘッダ変換装置１１２の人名代替ビット列に相当する１連のビット列のアドレスに変換したパケットをその０系または１系リング伝送路に上げる機能を持つヘッダ変換装置１１２を接続する構成であり、そのヘッダ変換装置１１２から０系または１系リング伝送路に上がったパケットが他のリングノード１００に入力した場合には、そのパケットのデスティネーションアドレスが、１連のビット列記録回路１０１に記録されていれば、そのパケットをドロップし、そのパケットのデスティネーションアドレスが、１連のビット列記録回路１０１に記録されていなければ、そのパケットは、そのノードをスルーする動作をする。
【００６４】
次に、本発明の第３実施例を図６により説明する。この実施例は、第１に示した実施例の１連のビット列記録回路をファイル情報検索システムを構成するリング網に適用した例であり、１連のビット列記録回路をリングノードに置く例である。
【００６５】
図６において、１２０はリングノード、１２１は、１連のビット列回路、１２３は０系リング伝送路、１２４は１系リング伝送路、１２５は、ファイル名検索サーバ１２７の名前である特定１連のビット列記録回路、１２６は、リングノード、１２７は、特定１連のビット列名を持つファイル名検索サーバ，１２８はファイル情報格納装置であり、装置名がファイル名に相当する１連のビット列を持つ。１２９はファイルの１連のビット列の１連のビット列記録回路であり、１３０は、ヘッダ変換装置１３２を収容するリングノード、１３１は、ヘッダ変換装置１３２の装置名であるファイル名に相当する特定１連のビット列記録回路、１３３は端末Ａである。このリング網は従来のＭＡＣアドレスを持つパケットは転送されない１連のビット列のアドレスのみを持つＭＡＣパケットを転送するリング網である。以下に動作を説明する。
【００６６】
１連のビット列記録回路１２１を０系リング伝送路１２３または１系リング伝送路１２４を転送するパケット用に用いる２重リング網の各ノード１２０に置き、そのノード１２０に接続されるファイル情報格納装置１２８は１連のビット列（ファイル名）記録回路１２９とその１連のビット列（ファイル名）に関する情報を持ち、そのファイル情報格納装置１２８から、そのノード１２０の０系リング伝送路１２３または１系リング伝送路１２４に１連のビット列（ファイル名）を持つ１連のビット列設定パケットが、ＡＤＤされた場合には、その１連のビット列（ファイル名）を含むビット列を前記１連のビット列回路１２１に記録する構成であり、さらに、その２重リング網には、端末Ａ１３３から到着するそのヘッダ変換装置１３２宛てのパケットのヘッダのデスティネーションアドレスを、そのパケットのペイロードに含まれる情報取得の対象である１連のビット列（ファイル名）にし、ソースアドレスをそのヘッダ変換装置１３２のファイル名に相当する１連のビット列のアドレスに変換したパケットをその０系または１系リング伝送路に上げる機能を持つヘッダ変換装置１３２を接続する構成であり、そのヘッダ変換装置１３２から０系または１系リング伝送路に上がったパケットが他のリングノード１２０に入力した場合には、そのパケットのデスティネーションアドレスが、１連のビット列記録回路１２１に記録されていれば、そのパケットをドロップし、そのパケットのデスティネーションアドレスが１連のビット列記録回路１２１に記録されていなければ、そのパケットは、そのノードをスルーする動作をする。尚、端末Ａ１３３は、上記ファイル検索前に、ヘッダ変換装置１３２から、ファイル名検索サーバ１２７の特定１連のビット列名をデスティネーションアドレスに持ち、ヘッダ変換装置１３２の装置名である１連のビット列をソースアドレスとするパケットを送出して、ファイル名検索サーバ１２７に到達し、必要とするファイル名情報を得ることができる。
【００６７】
次に、本発明の第４実施例を図７により説明する。この実施例は、第１に示した実施例の１連のビット列記録回路をファイル情報検索システムを構成するリング網に適用した例であり、１連のビット列記録回路をリングノードに置く例である。第３実施例では、リング網には、従来のＭＡＣアドレスを持つパケットは流れない構成であったのに対して、この実施例では、装置ＭＡＣアドレスである従来のＭＡＣアドレスを持つパケットも流れる例である。
【００６８】
図７において、１２０はリングノード、１２１は、１連のビット列回路、１２３は０系リング伝送路、１２４は１系リング伝送路、１５５は、ファイル名検索サーバ１５７のＭＡＣアドレスを持つＭＡＣアドレステーブル、１２６は、リングノード、１５７は、ファイル名検索サーバ，１２８はファイル情報格納装置であり、１２９はファイルの１連のビット列の１連のビット列記録回路であり、１３０は、ヘッダ変換装置１５２を収容するリングノード、１５１は、ヘッダ変換装置１５２のＭＡＣアドレスを持つＭＡＣアドレステーブル、１３３は端末Ａである。
【００６９】
以下に動作を説明する。
【００７０】
１連のビット列記録回路を、０系リング伝送路（１２３）を転送するパケット用に用い、従来のＭＡＣアドレスパケットを転送する１系リング伝送路（１２４）を持つ２重リング網の各ノードに置き、そのノードに接続されるファイル情報格納装置（１２８）は１連のビット列記録回路（１２９）とその１連のビット列に関する情報を持ち、その情報格納装置（１２８）から、そのノード（１２０）の０系リング伝送路（１２３）に１連のビット列を持つ１連のビット列設定パケットが、ＡＤＤされた場合には、その１連のビット列を前記１連のビット列記録回路（１２１）に記録する構成であり、さらに、その２重リング網には、端末Ａ（１３３）から到着するそのヘッダ変換装置（１５２）宛てのパケットのヘッダのデスティネーションアドレスをそのパケットのペイロードに含まれる情報取得の対象である１連のビット列とデスティネーションアドレスエリアの上から７ビット目を１にするビットを含むビット列にし、ソースアドレスをそのままにしたパケットか、そのヘッダ変換装置のアドレスに変換したパケットをその０系リング伝送路（１２３）に上げる機能を持つヘッダ変換装置（１５２）を接続する構成であり、そのヘッダ変換装置（１５２）から０系リング伝送路（１２３）に上がったパケットが他のリングノード（１２０）に入力した場合には、そのパケットのデスティネーションアドレスの１連のビット列が、１連のビット列記録回路（１２１）に記録されている場合には、そのパケットをドロップし、そのパケットのデスティネーションアドレスの１連のビット列が、１連のビット列記録回路（１２１）に記録されていない場合には、そのパケットは、そのノードをスルーする動作をする。尚、この２重リング伝送路が障害でループバックを起こした場合にも、１連のビット列をＭＡＣデスティネーションアドレスに持つパケットは、そのアドレスの上から７ビット目が１なので、そのアドレスの上から７ビット目が０である従来のＭＡＣデスティネーションアドレスを持つパケットと区別されるため、問題なく動作する。
【符号の説明】
【００７１】
１  第１のメモリ
４  １８ビットの第１の分割１連のビット列の書き込みアドレス
５  ６ビットの第２の短い分割１連のビット列の書き込みデータ
６  書き込み信号
２０  １８ビットの第１の分割１連のビット列の読み出しアドレス
２１  第２の短い分割１連のビット列のデータ入力信号
２２  読み出し信号
２３  １ビットのメモリの読み出されたデータ
３０  セット、リセット形フリップフロップ
３１，３５  ＡＮＤ回路
３２  データ線である第２の短い分割１連のビット列をメモリ内でデコードしたデコード信号
３３  セット書き込み信号
３４  セット、リセット形フリップフロップ３０のセット信号
３６  リセット書き込み信号
３７  セット、リセット形フリップフロップ３０のリセット書き込み信号
３８  セット、リセット形フリップフロップの出力
３９  読み出し信号
４０  ＡＮＤ回路
４１  メモリセル出力信号
３００  メモリの行列アドレスである第１の分割１連のビット列（１８ビット）、
３０１  第２の短い分割１連のビット列データ（６ビットのデータの格納エリア６４ビット）
３０２  第２分割ビット列エリア
３０３、３０４  行列アドレス
３０５，３０６  １連のビット列の格納有無を示す１ビットエリア
１００  リングノード
１０１  １連のビット列記録回路
１０３  ０系リング伝送路
１０４  １系リング伝送路
１０７，１０８  人名情報格納装置であり、装置名が人名代替ビット列に相当する１連のビット列を持つ装置
１０９  人名代替ビット列の１連のビット列の１連のビット列記録回路
１１０  ヘッダ変換装置１１２を収容するリングノード
１１１  ヘッダ変換装置１１２の装置名である人名代替ビット列に相当する特定１連のビット列記録回路
１１２  ヘッダ変換装置
１１３  端末Ａ
１２０  リングノード
１２１  １連のビット列回路
１２３  ０系リング伝送路
１２４  １系リング伝送路
１２５  ファイル名検索サーバ１２７の名前である特定１連のビット列記録回路
１２６  リングノード
１２７  特定１連のビット列名を持つファイル名検索サーバ
１２８  ファイル情報格納装置であり、装置名がファイル名に相当する１連のビット列を持つ装置
１２９  ファイルの１連のビット列の１連のビット列記録回路
１３０  ヘッダ変換装置１３２を収容するリングノード
１３１  ヘッダ変換装置１３２の装置名であるファイル名に相当する特定１連のビット列記録回路
１３２  ヘッダ変換装置
１３３  端末Ａ
１５５  ファイル名検索サーバ１２７のＭＡＣアドレスを持つＭＡＣアドレステーブル
１５７  ファイル名検索サーバ
１３０  ヘッダ変換装置１５２を収容するリングノード
１５１  ヘッダ変換装置１５２のＭＡＣアドレスを持つＭＡＣアドレステーブル
８００  行列アドレス
８０１  ＭＡＣアドレスデータエリアＭＡ（４８ビット）
８０２  インデックスエリアＩＡ
８２０  行列アドレス
８２１  ＭＡＣアドレスデータエリアＭＡ（４８ビット）
８２２  インデックスエリアＩＡ
９００  受信ＭＡＣアドレス
９０１  ＣＲＣ等のハッシュ関数
９０２  ハッシュ値であるエントリテーブル９０３のアドレス指定ビット（１０ビット）
９０３  エントリテーブル
９０４  登録ＭＡＣアドレス
９０５，９０６，９０７，９０８  比較器
９０９  比較用ＭＡＣアドレス
９１０  ＯＲ回路
９１１  一致検出信号
３０５，３０６  ノード装置
３００、３０１  各ポートに入力するパケットのソースアドレスとその入力ポートとを記録したＭＡＣアドレステーブル
３０２  右回りリング伝送路
３０３  左回りリング伝送路
３０４  入力パケットのヘッダ読み取り回路
３０７，３０８  ＡＤＤ伝送路のポート
３０９，３１０  リング伝送路のポート
３２１  ０系リング伝送路
３２０  １系リング伝送路
３２２  ノードＡ
３２３  ノードＢ
３２４  ノードＣ
３２５  ノードＤ
３３０  端末Ｈ
３３１  端末Ｆ
３３２  端末Ｇ
６０９  現用ドロップアドレステーブル
６１０  予備ドロップアドレステーブル
６００  ０系リング伝送路
６０１  １系リング伝送路
６０２  ＡＤＤ伝送路
６０３  ＤＲＯＰ伝送路
６０４  ＭＡＣＢＡ（Ｂは宛先ＭＡＣアドレス、Ａは送信元ＭＡＣアドレス）
６０５  ＭＡＣＡＢ
６０６  ０系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）
６０７  １系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）
６０８  パケット振り分け回路（ＢＵＦ付）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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