(57)【要約】【課題】スイッチング素子で動作するスイッチングモード回路の電磁干渉問題を解消し、スイッチングモード回路を使用する電子・電気機器の設計・製造効率と機能・性能を大幅に向上させる。【解決手段】絶縁体層と該絶縁体層を挟む２つの導体層で形成される伝送線路構造において、前記絶縁体層と導体層の間に最適値として７，０００Ｓ/ｃｍの導電率を有する５０μｍ以上の厚さの導電性ポリマー層を形成することによって損失線路構造体を形成する。端子インピーダンスが数百ミリオーム以下の低インピーダンス損失線路構造体はスイッチングモード回路の電源線路に適用し、整合インピーダンス損失線路はスイッチングモード回路の電源線路以外の線路に適用する。低インピーダンス損失線路構造体と整合インピーダンス損失線路構造体は、部品化されるだけでなく、印刷配線基板、各種電気部品、または接続部品に組み込まれて使用される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
両面にエッチング部が形成されたアルミニウム箔の表面に酸化皮膜が化成されて成る化成エッチドアルミ箔と、該化成エッチドアルミ箔の１つの表面にマスキングテープまたはマスキング剤が線路幅と線路長を規定する線路形成窓を空けて貼付または塗布して形成されるレジスト膜層と、該レジスト膜層の形成後に、少なくとも前記化成エッチドアルミ箔の両面に形成された導電性ポリマー層と、該導電性ポリマー層の表面に形成されたカーボンペースト層とから成る電極構造チップと、該電極構造チップの両面に形成される金属ペースト層と、該金属ペースト層の表面に導電接着される２つの金属箔とからなる公知の低インピーダンス損失線路構造において、前記導電性ポリマー層が導電率と粘度の異なる４つの層から形成されることを特徴とする、損失線路構造体、および応用システム
【請求項２】
請求項１記載の損失線路構造体、および応用システムにおいて、第１の導電性ポリマー層形成箔体が、前記化成エッチドアルミ箔と、該化成エッチドアルミ箔の１つの表面に貼付または塗布して形成されるレジスト膜層と、該レジスト膜層が形成された前記化成エッチドアルミ箔の表面に、数十ナノメートル以下の平均粒径を有し最適値として３０，０００Ｓ/ｃｍの導電率を有する前記導電性ポリマーを含む中性または酸性で低粘度の第１の導電性ポリマー液を含浸または塗布した後乾燥させて形成する第１の導電性ポリマー層と、該第１の導電性ポリマー層の表面に、最適値として２０，０００Ｓ/ｃｍの導電率を有する前記導電性ポリマーを含む中性または酸性で低粘度の第２の導電性ポリマー液を含浸または塗布した後乾燥させて形成する第２の導電性ポリマー層と、該第２の導電性ポリマー層の表面に、最適値として１２，０００Ｓ/ｃｍの導電率を有する前記導電性ポリマーを含む中性または酸性で低粘度の第３の導電性ポリマー液を含浸または塗布した後乾燥させて形成する第３の導電性ポリマー層と、前記レジスト膜の前記線路形成窓内の前記第３の導電性ポリマー層の表面に、最適値として７，０００Ｓ/ｃｍの導電率を有する前記導電性ポリマーを含む中性または酸性の第４の導電性ポリマー液を塗布した後乾燥させて３０μｍ以上の厚さに形成される第４の導電性ポリマー層とから形成されることを特徴とする、損失線路構造体、および応用システム
【請求項３】
請求項１から請求項２記載の損失線路構造体、および応用システムにおいて、第２の導電性ポリマー層形成箔体が、前記化成エッチドアルミ箔として０．５μｍ以上の厚さの前記酸化被膜と１μＦ/ｃｍ２以下の固有静電容量を有する前記化成エッチドアルミ箔を使用し、該化成エッチドアルミ箔の１つの表面に貼付または塗布して形成される前記レジスト膜層と、該レジスト膜層が形成された前記化成エッチドアルミ箔の表面に形成される前記第１の導電性ポリマー層と、該第１の導電性ポリマー層の表面に形成される前記第２の導電性ポリマー層と、前該第２の導電性ポリマー層の表面に形成される前記第３の導電性ポリマー層と、前記レジスト膜の前記線路形成窓内の前記第３の導電性ポリマー層の表面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第５の導電性ポリマー層とから形成されることを特徴とする、損失線路構造体、および応用システム
【請求項４】
請求項１から請求項３記載の損失線路構造体、および応用システムにおいて、第３の導電性ポリマー層形成箔体が、最適値として７．７μｍの厚さの前記酸化被膜と最適値として０．０３μＦ/ｃｍ２の静電容量を有する前記化成エッチドアルミ箔である第１の化成エッチドアルミと、該第１の化成エッチドアルミ箔の１つの表面に貼付または塗布して形成される最適値として１５μｍの前記線路形成窓の線路幅を有するレジスト膜層と、該レジスト膜層が形成された前記第１の化成エッチドアルミ箔の表面に形成される前記第１の導電性ポリマー層と、該第１の導電性ポリマー層の表面に形成される前記第２の導電性ポリマー層と、前該第２の導電性ポリマー層の表面に形成される前記第３の導電性ポリマー層と、前記レジスト膜の前記線路形成窓内の前記第３の導電性ポリマー層の表面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第６の導電性ポリマー層とから形成されることを特徴とする、損失線路構造体、および応用システム
【請求項５】
請求項１から請求項４記載の損失線路構造体、および応用システムにおいて、第４の導電性ポリマー層形成箔体が、最適値として１μｍの厚さの前記酸化被膜と０．４９μＦ/ｃｍ２の静電容量を有する前記化成エッチドアルミ箔である第２の化成エッチドアルミと、該第２の化成エッチドアルミ箔の１つの表面に貼付または塗布して最適値として５０μｍの前記線路形成窓の線路幅を有して形成される前記レジスト膜層と、該レジスト膜層が形成された前記第１の化成エッチドアルミ箔の表面に形成される前記第１の導電性ポリマー層と、該第１の導電性ポリマー層の表面に形成される前記第２の導電性ポリマー層と、前該第２の導電性ポリマー層の表面に形成される前記第３の導電性ポリマー層と、前記レジスト膜の前記線路形成窓内の前記第３の導電性ポリマー層の表面に形成される前記第６の導電性ポリマー層から形成されることを特徴とする、損失線路構造体、および応用システム
【請求項６】
請求項１から請求項５記載の損失線路構造体、および応用システムにおいて、第５の導電性ポリマー層形成箔体が、最適値として１μｍの厚さの前記酸化被膜と０．４９μＦ/ｃｍ２の静電容量を有する前記化成エッチドアルミ箔である第２の化成エッチドアルミと、該第２の化成エッチドアルミ箔の１つの表面に貼付または塗布して最適値として１５μｍの前記線路形成窓の線路幅を有して形成される前記レジスト膜層と、該レジスト膜層が形成された前記第１の化成エッチドアルミ箔の表面に形成される前記第１の導電性ポリマー層と、該第１の導電性ポリマー層の表面に形成される前記第２の導電性ポリマー層と、前該第２の導電性ポリマー層の表面に形成される前記第３の導電性ポリマー層と、前記レジスト膜の前記線路形成窓内の前記第３の導電性ポリマー層の表面に形成される前記第６の導電性ポリマー層から形成されることを特徴とする、損失線路構造体、および応用システム
【請求項７】
請求項１から請求項６記載の損失線路構造体、および応用システムにおいて、第６の導電性ポリマー層形成箔体が、金属箔と、金属箔の一面にポリオールをイソシアネートで架橋反応させたポリウレタン樹脂を主剤とした絶縁ワニス他の絶縁塗料を焼き付けて形成される絶縁塗料層と、該絶縁体層の表面に接着される前記線路形成窓を空けて形成される前記レジスト膜と、該レジスト膜の前記線路形成窓内の前記絶縁体層の表面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第７の導電性ポリマー層とから形成されることを特徴とする、損失線路構造体、および応用システム
【請求項８】
請求項１から請求項７記載の損失線路構造体、および応用システムにおいて、第７の導電性ポリマー層形成箔体が、金属箔と、該金属箔の一面に形成される最適値として１２μｍの厚さを有する前記絶縁塗料層と、該絶縁塗料層の表面に貼付または塗布して最適値として５０μｍの前記線路形成窓の線路幅を有して形成される前記レジスト膜層と、該レジスト膜の前記線路形成窓内の前記絶縁塗料層の表面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第８の導電性ポリマー層とから形成されることを特徴とする、損失線路構造体、および応用システム
【請求項９】
請求項１から請求項８記載の損失線路構造体、および応用システムにおいて、第８の導電性ポリマー層形成箔体が、ポリエチレンテレフタレート（ＰＥＴ）またはポリエチレンナフタレート（ＰＥＮ）他の素材を使用して形成される絶縁薄膜と、該絶縁薄膜の両面に表面に貼付または塗布して形成される前記線路形成窓を有する前記レジスト膜と、該レジスト膜の前記線路形成窓内の前記粘着性絶縁膜の両面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第９の導電性ポリマー層とから形成されることを特徴とする、損失線路構造体、および応用システム
【請求項１０】
請求項１から請求項９記載の損失線路構造体、および応用システムにおいて、第９の導電性ポリマー層形成箔体が、金属箔と、該金属箔の一面に形成される最適値として１２μｍの厚さを有する前記絶縁塗料層と、該絶縁塗料層の表面に貼付または塗布して最適値として７０μｍの前記線路形成窓の線路幅を有して形成される前記レジスト膜層と、該レジスト膜の前記線路形成窓内の前記絶縁塗料層の表面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第１０の導電性ポリマー層とから形成されることを特徴とする、損失線路構造体、および応用システム
【請求項１１】
請求項１から請求項１０記載の損失線路構造体、および応用システムにおいて、第１から第９のカーボンペースト層形成箔体が、それぞれ前記第１から第９の導電性ポリマー層形成箔体の前記導電性ポリマー層の表面に、２０Ω/ｓｑｕａｒｅ以下の面積抵抗値を有する第１のカーボンペーストを塗布した後乾燥させて５０μｍ以下の厚さの前記カーボンペースト層を形成して成ることを特徴とする、損失線路構造体、および応用システム
【請求項１２】
請求項１から請求項１１記載の損失線路構造体、および応用システムにおいて、第１から第９の損失線路チップが、それぞれ前記第１から第９のカーボンペースト層形成体または前記第６から第９の導電性ポリマー層形成箔体の前記線路形成窓の枠の外縁部で切断されて形成されることを特徴とする、損失線路構造体、および応用システム
【請求項１３】
請求項１から請求項１２記載の損失線路構造体、および応用システムにおいて、第１から第９の金属ペースト層形成チップが、それぞれ前記第１から第９の損失線路チップの、前記レジスト膜上および前記第６、第７の損失線路チップの前記金属箔の表面を除く表面に２，０００ｃＰ以下の粘度と２００×１０−６Ω−ｃｍ以下の体積抵抗値または０．０３/ｓｑｕａｒｅ以下の面積抵抗値を有する金属ペーストを塗布した後乾燥させて、１０μｍ以下の厚さの金属ペースト層を形成して成ることを特徴とする、損失線路構造体、および応用システム
【請求項１４】
請求項１から請求項１３記載の損失線路構造体、および応用システムにおいて、第１の低インピーダンス損失線路部品が、前記第１の金属ペースト層形成チップの両面に５Ｎ/ｍｍ２以上の接着強度と１ｍΩ−ｃｍ以下の体積抵抗値を有する導電性接着剤によってそれぞれ２つの前記金属箔を接着し、または前記導電性接着剤によって前記第１の金属ペースト層形成チップの前記線路形成窓を有しない陽極面に１つの前記金属箔、前記第１の金属ペースト層形成チップの前記線路形成窓を有する陰極面の前記線路長の軸の両端にそれぞれ１つの前記金属箔を接着し、前記第１の金属ペースト層形成チップの前記陽極面に接着された１つの前記金属箔の前記線路長の軸の両端部が独立した２つの電源端子、前記第１の金属ペースト層形成チップの前記陰極面に接着された１つの前記金属箔の前記線路長の軸の両端部または前記第１の金属ペースト層形成チップの前記陰極面に接着された２つの前記金属箔が、独立した２つのグランド端子として形成されることを特徴とする、損失線路構造体、および応用システム
【請求項１５】
請求項１から請求項２１記載の損失線路構造体、および応用システムにおいて、第１から第４の整合インピーダンス損失線路部品が、それぞれ前記第２から第５の金属ペースト層形成チップの陽極面に前記導電性接着剤によって第１の陽極金属箔を、前記第２から第５の金属ペースト層形成チップの陰極面に前記導電性接着剤によって第１の陰極金属箔を接着し、または、それぞれ前記陽極面に前記導電性接着剤によって前記第１の陽極金属箔を、前記陰極面の前記線路長の軸の両端に第２の陰極金属箔をそれぞれ接着し、前記第１の陽極金属箔の前記線路長の軸の両端部が独立した２つの信号端子、前記第１の陰極金属箔の前記線路長の軸の両端部または前記第２の陰極金属箔が、独立した２つの前記グランド端子として形成されことを特徴とする、損失線路構造体、および応用システム
【請求項１６】
請求項１から請求項１５記載の損失線路構造体、および応用システムにおいて、第５、第６の整合インピーダンス損失線路部品が、それぞれ前記第６、第７の金属ペースト層形成チップの前記線路形成窓の表面に前記導電性接着剤によって第１の電極金属箔を接着し、または前記線路形成窓内の前記線路長の軸上の両端に前記導電性接着剤によって２つの第２の電極金属箔を接着し、前記第６、第７の金属ペースト層形成チップに備わっている前記金属箔の前記線路長の軸上の両端部が独立した２つの信号端子、前記第１の電極金属箔の前記線路長の軸上の両端部または２つの前記第２の電極金属箔が、独立した２つの前記グランド端子として形成されことを特徴とする、損失線路構造体、および応用システム
【請求項１７】
請求項１から請求項１６記載の損失線路構造体、および応用システムにおいて、第７、第８の整合インピーダンス損失線路部品が、それぞれ前記第８、第９の金属ペースト層形成チップの前記線路形成窓の表面に前記導電性接着剤によって、前記第１の電極金属箔を接着し、または前記線路形成窓内の前記線路長の軸の両端に前記導電性接着剤によって２つの前記第２の電極金属箔を接着し、前記第８、第９の金属ペースト層形成チップの前記線路形成窓を有しない前記金属層の表面に前記導電性接着剤によって第３の金属箔を接着し、前記第１の電極金属箔の両端部または２つの前記第２の電極金属箔が独立した２つのグランド端子、前記第３の金属箔の両端部が独立した２つの信号端子として形成されことを特徴とする、損失線路構造体、および応用システム
【請求項１８】
請求項１から請求項１７記載の損失線路構造体、および応用システムにおいて、前記第１の低インピーダンス損失線路部品が、ディジタル回路とスイッチング電源回路を含むスイッチングモード回路の直流電源線路に使用されることを特徴とする、損失線路構造体、および応用システム
【請求項１９】
請求項１から請求項１８記載の損失線路構造体、および応用システムにおいて、前記第１から前記第１２の整合インピーダンス損失線路部品が、前記スイッチングモード回路の直流電源線路以外の線路に使用されることを特徴とする、損失線路構造体、および応用システム
【請求項２０】
請求項１から請求項１９記載の損失線路構造体、および応用システムにおいて、前記第２の整合インピーダンス損失線路部品、前記第６の整合インピーダンス損失線路部品、および前記第８の整合インピーダンス損失線路部品が、特に、前記スイッチングモード回路一種であるディジタル回路の信号線路に使用されることを特徴とする、損失線路構造体、および応用システム
【請求項２１】
請求項１から請求項２０記載の損失線路構造体、および応用システムにおいて、前記第３の整合インピーダンス損失線路部品が、特に、スイッチング電源回路のＦＲ４・四層印刷配線基板の隣接配線層間に形成される直流電源線路以外の線路に使用されることを特徴とする、損失線路構造体、および応用システム
【請求項２２】
請求項１から請求項２１記載の損失線路構造体、および応用システムにおいて、前記第４の整合インピーダンス損失線路部品が、特に、スイッチング電源回路のＦＲ４・二層印刷配線基板の配線層間に形成される直流電源線路以外の線路に使用されることを特徴とする、損失線路構造体、および応用システム
【請求項２３】
請求項１から請求項２２記載の損失線路構造体、および応用システムにおいて、前記導電性ポリマー層、前記カーボンペースト層、および前記金属ペースト層が、シルクスクリーン印刷法、またはインクジェットプリント法を含む印刷法によって形成され、前記マスキング層が形成されないことを特徴とする、損失線路構造体、および応用システム
【請求項２４】
請求項１から請求項２３記載の損失線路構造体、および応用システムにおいて、前記低インピーダンス損失線路部品の第１の前記電源端子が最短の配線によってスイッチング素子または半導体集積回路の受電端子に接続され、第２の前記電源端子が長さ制限のない配線によって直流給電端子に接続され、２つの前記グランド端子が最短の配線によってグランドプレーンに接続されることを特徴とする、損失線路構造体、および応用システム
【請求項２５】
請求項１から請求項２４記載の損失線路構造体、および応用システムにおいて、前記低インピーダンス損失線路部品の第１の前記電源端子が最短の配線によってスイッチング素子または半導体集積回路の前記受電端子に接続され、第２の前記電源端子が１ｍｍを最適値とする２ｍｍ以下の幅と１０ｍｍ以上の長さを有する枝配線に接続され、該枝配線が１ｃｍ以上の幅と１０ｃｍ以上の長さを有する幹配線の長辺にほぼ直交して接続され、該幹配線の一端または両端が前記直流給電端子に接続され、２つの前記グランド端子がそれぞれ最短の配線によってグランドプレーンに接続されることを特徴とする、損失線路構造体、および応用システム
【請求項２６】
請求項１から請求項２５記載の損失線路構造体、および応用システムにおいて、前記低インピーダンス損失線路部品の第１の前記電源端子が最短の配線によってスイッチング素子または半導体集積回路の前記受電端子に接続され、第２の前記電源端子が５０Ωを最適値とする１０Ω以上の特性インピーダンスを有する枝配線に接続され、該枝配線が１ｃｍ以上の幅と１０ｃｍ以上の長さを有する幹配線の長辺にほぼ直交して接続され、該幹配線の一端または両端が前記直流給電端子に接続され、２つの前記グランド端子がそれぞれ最短の配線によってグランドプレーンに接続されることを特徴とする、損失線路構造体、および応用システム
【請求項２７】
請求項１から請求項２６記載の損失線路構造体、および応用システムにおいて、前記整合インピーダンス損失線路部品の第１の前記信号端子が最短の配線によってスイッチング素子、半導体素子、または半導体集積回路の信号出力端子に接続され、第２の前記信号端子が長さ制限のない信号配線によって受信端子に接続され、２つの前記グランド端子がそれぞれ最短の配線によってグランドプレーンまたは信号の帰線に接続されることを特徴とする、損失線路構造体、および応用システム
【請求項２８】
請求項１から請求項２７記載の損失線路構造体、および応用システムにおいて、前記第１の損失線路チップまたは前記第１のカーボンペースト層形成チップが、印刷配線基板の直流電源配線層、直流電源ケーブル、電源回路接続部品内の直流配線、または磁性体部品内の直流配線に接続されて組み込まれて使用されることを特徴とする、損失線路構造体、および応用システム
【請求項２９】
請求項１から請求項２８記載の損失線路構造体、および応用システムにおいて、前記第２から第９の損失線路チップのいずれか、または前記第２から第９のカーボンペースト層形成チップのいずれかが、前記スイッチングモード回路に使用される印刷配線基板の信号配線層、信号ケーブル、信号回路接続部品、または半導体モジュールに接続されて組み込まれて使用されることを特徴とする、損失線路構造体、および応用システム
【請求項３０】
請求項１から請求項２９記載の損失線路構造体、および応用システムにおいて、該損失線路構造体の電気特性を表す特性方程式と孤立電磁波に関するベクトル波動方程式のいずれかまたは両方が、コンピュータ利用回路設計（ＣＡＤ）ツール、回路解析シミュレータ、電磁解析シミュレータ、ネットワークアナライザ、または信号品質解析装置に組み込まれて使用されることを特徴とする、損失線路構造体、および応用システム
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子で動作するスイッチングモード回路（ＳＭＣ）に関し、ＳＭＣを使用する電気・電子機器の電磁干渉を効果的に抑止し、信号品位（シグナルインテグリティ）、情報や電力の処理速度、および情報伝送速度の大幅向上とＳＭＣの設計や製造の効率向上を可能とする損失線路構造体、および応用システムに関する。
【背景技術】
【０００２】
近年、コンピュータを初め、電気電子機器に広く採用されているスイッチングモード電気回路の高性能、小型化の要求が強い。スイッチングモード電気回路を構成するトランジスタを高速化すると、高性能化や小型化に効果があるが、電磁干渉や消費電力が増えると考えられて来た。
【０００３】
ＩＥＣにおいては、情報技術装置やマルチメディア機器を対象に新たなＥＭＩ規格であるＣＩＳＰＲ３２の制定に向けた作業が進んでいる。ここでは、装置または機器からの放射妨害波について３２０[ＭＨｚ]から６[ＧＨｚ]まで、電源ラインおよび通信線による伝導妨害波について１５０[ｋＨｚ]から３０[ＭＨｚ]までが規制の対象となる。許容値は従来の情報技術装置向けのＣＩＳＰＲ２２と同様であるが、最近では適用対象がディジタル家電を含むマルチメディア機器まで拡大されている。
【０００４】
一方、半導体技術の先端を進む半導体集積回路においてはトランジスタの高速化が進んでいるが、性能に関係するクロック周波数は最近１０年ほど停滞している。また、スイッチング電源回路においては不要電磁波や消費電力が増加するという理由で最近の数十年間スイッチング周波数は停滞している。
【０００５】
最近ではほとんどの電気・電子機器で採用されているＳＭＣはスイッチング素子と電源・信号配線から構成される。スイッチング素子は固体物理学に基づく半導体工学の成果を利用するが、電源・信号配線は従来から交流回路理論やマイクロ波工学に従って設計や解析が行われてきている。
【０００６】
現在の電磁気学は連続波である線形波動理論に基づいており、交流回路理論やマイクロ波工学は線形波動電磁気学に従っている。一方、ＳＭＣで励起される電磁波はワンショット波であって非線形波動理論に基づくべきであったが、電磁気学でこのための電磁波理論の修正は行われて来なかった。このため、ＳＭＣの設計には交流回路理論やマイクロ波工学が使用され、回路解析にはこれらに従うＳＰＩＣＥが多用されてきた。
【０００７】
交流回路理論やマイクロ波工学では電流は導体中の電荷の移動速度と定義されている。６０年以上前に量子物理学者が、導体中の電荷の移動は１秒間に1ｍｍも進めないことを証明しているがこの成果は交流回路理論やマイクロ波工学に反映されていない。
【０００８】
半導体集積回路の高性能の停滞やスイッチング電源回路の高周波化の停滞は、以上が原因と推定し、孤立電磁波理論を開発し、これに従って低インピーダンスン損失線路と整合インピーダンス損失線路の開発に取り組んできた。
【０００９】
本発明に係る孤立電磁波理論、低インピーダンスン損失線路技術・整合インピーダンス損失線路技術の概要と、従来の回路部品技術に関しては下記の特許文献や非特許文献に記載されている。その要点は後述される。
【特許文献１】特許公開２００９−２５２７５４
【特許文献２】特許公開２００９−２５２７５３
【特許文献３】特許公開２００９−２５３９９１
【特許文献４】特許公開２００９−２５２７５０
【特許文献５】特許公開２００９−２５４００２
【特許文献６】特許公開２００９−２５３１２５
【特許文献７】特許公開２００９−２６００８８
【特許文献８】特許公開２００９−２６０１９７
【特許文献９】特許公開２００９−２７３０６８
【特許文献１２】特許公開２００９−２７２５８２
【特許文献１３】特許公開２００９−２８３７４８
【特許文献１４】特許公開２００９−２８４２９３
【特許文献１５】特許公開２００９−２８４２９４
【特許文献１６】特許公開２００９−２８４２９５
【特許文献１７】特許公開２００９−２８４２９６
【特許文献１８】特許公開２００９−３０２９０７
【特許文献１９】特許公開２００９−３０２９０８
【特許文献２０】特許公開２００９−３０２９０９
【特許文献２１】特許公開２００９−３０２３６４
【特許文献２２】特許公開２０１０−１６７７１
【特許文献２３】特許公開２０１０−１６７７２
【特許文献２４】特許公開２０１０−２８９８８
【特許文献２５】特許公開２０１０−２８５１９
【特許文献２６】特許公開２０１０−２８５２０
【特許文献２７】特許公開２０１０−４５４７０
【特許文献２８】特許公開２０１０−４５４７１
【特許文献２９】特許公開２０１０−７４２０９
【特許文献３０】特許公開２０１０−１２９７９１
【特許文献３１】特許公開２０１０−１３０３７１
【特許文献３２】特許公開２０１０−１７１６０１
【特許文献３３】特許公開２０１０−１９３１９０
【特許文献３４】特許公開２０１１−６６８６４
【特許文献３５】特許公開２０１１−１５９９４０
【特許文献３６】特許公開２０１１−１７６５５８
【特許文献３７】特許公開２０１１−２０５２８１
【非特許文献１】遠矢弘和, 遠矢紀尚, “オンチップインバータが励起する孤立波の電源線路および信号線路上での挙動についての一考察”, 電気学会, 電子回路研究会資料ECT-09-54,pp.7-12, 2009.
【非特許文献２】Hirokazu Tohya,Noritaka Toya, “A Novel Decoupling Component for thePower Distribution Network”, IEEE, ICGCS 2010,pp.479-484, 2010.
【非特許文献３】遠矢弘和, 遠矢紀尚, “スイッチングモード回路の性能向上技術”, 電気学会, 電子回路研究会資料, ECT-10-88, pp.19-24, 2010.
【非特許文献４】遠矢弘和, 遠矢紀尚, “スイッチングモード回路における電磁干渉の抑圧技術”, 電気学会, 電子回路研究会資料, ECT-11-039, pp.23-28, 2011.
【非特許文献５】Hirokazu Tohya andNoritaka Toya, “Solitary Electromagnetic WavesGenerated by the Switching Mode Circuit”, INTECH openaccess publisher, Behavior of Electromagnetic Waves in Different Media andStructures, pp.249-274, 2011.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＳＭＣの多くは準定常回路に該当すると考えられ、設計には交流回路理論が使用されている。準定常状態とは、回路の物理的大きさと動作周波数に上限を有し電磁波の作用を考慮しなくても設計や解析での誤差が少ない、実用上便利な状態である。
【００１１】
ＳＭＣにおいて、トランジスタのスイッチング速度が向上すると電磁ノイズが増加しその対策は非常に難しいとされている。このことは、商品化されているＳＭＣがもはや準定常状態ではないことを意味する。スイッチング周波数が高くなると小型軽量化が計られることはよく知られているが、電磁ノイズの増加が、スイッチングモード電気回路の高周波化を妨げている大きな要因の一つとなっている。
【００１２】
解決しようとする問題点の第１は、交流回路理論やマイクロ波工学の物理学との不整合と、交流回路理論やマイクロ波工学に基づいて商品化されてきた電気部品、特にコンデンサのＳＭＣへの応用の不適切さに関する。この問題点に関しては、
【非特許文献５】で詳細に説明される。
【００１３】
解決しようとする問題点の第２は、特許文献１に関する。特許文献１には、低インピーダンス損失線路に必要な特性インピーダンス値と挿入損失値が開示されているが具体的な実現法は開示されていない。低インピーダンス損失線路素子とスイッチング回路との間の配線長が開示されているがスイッチング回路が、半導体集積回路の場合には適用不可能でありトランジスタの場合には電磁干渉を抑圧するのに長すぎる。
【００１４】
特許文献１には、低インピーダンス損失線路に必要な材料の一覧が開示されているがそれぞれの材料の応用法は開示されていない。公知の導電性高分子陰極アルミニウム固体電解コンデンサ構造を応用し陽極をエッチドアルミニウム箔とする構造する構造が開示されているが、開示されている構造は品質と特性の安定性を確保できないことが
【非特許文献１４】および
【非特許文献１４】に示されている。以上の理由により、特許文献１によって、ＳＭＣの電源分配回路のインピーダンスを低くするとともに、電源分配回路のデカップリング機能を高めることのできる低インピーダンス損失線路素子を商品化することには無理があった。
【００１５】
解決しようとする問題点の第３は、特許文献２に関する。特許文献２には、高誘電率高損失セラミック薄膜を絶縁体とする低インピーダンス損失線路素子に関し必要な特性インピーダンス値と挿入損失値が開示されているが、具体的な実現法は開示されていない。セラミック薄膜を１μｍ以下の厚さに加工し低インピーダンス損失線路素子に使用して、１ＧＨｚ以上に亘って低インピーダンスとするための充分な誘電率と高損失とするための充分な誘電体損失を発生させることは、極めて困難であることが判っている。以上の理由により、特許文献２によってＳＭＣの電源分配回路のインピーダンスを低くするとともに、電源分配回路のデカップリング機能を高めることのできる低インピーダンス損失線路素子を商品化することには無理があった。
【００１６】
解決しようとする問題点の第４は、特許文献３に関する。特許文献３には、スイッチング電源装置の配線の特性インピーダンスを５０オームから２００オームとすることとし、これを前提として入力電源配線と出力電源配線に低インピーダンス損失線路を使用する方法が、各種のスイッチング電源について開示されている。しかし、スイッチング電源装置の配線の特性インピーダンスを５０オームから２００オームとし整合終端回路を使用するとしているが、これは実用上非常に困難と考えられ、また明細書中に開示されている低インピーダンス損失線路構造は品質と特性の安定性を確保できないことが
【非特許文献２】、
【非特許文献４】および
【非特許文献５】に示されている。以上の理由により、特許文献３によって、1MHzを超える繰り返し周波数においても電力変換効率が高く電磁適合性に優れたスイッチング電源装置を商品化することには無理があった。
【００１７】
解決しようとする問題点の第５は、特許文献４に関する。特許文献４には低インピーダンス損失線路に必要な特性インピーダンス値と挿入損失値が開示されているが具体的な実現法は開示されていない。低インピーダンス損失線路に必要な材料の一覧が開示されているがそれぞれの材料の応用法は開示されていない。また明細書中に開示されている低インピーダンス損失線路構造は品質と特性の安定性を確保できないことが
【非特許文献２】、
【非特許文献４】および
【非特許文献５】に示されている。以上の理由により、特許文献４によって、ＳＭＣの電源分配回路のインピーダンスを低くするとともに、電源分配回路のデカップリング機能を高めることのできる低インピーダンス損失線路素子を商品化することには無理があった。
【００１８】
解決しようとする問題点の第６は、特許文献５に関する。特許文献５には、スイッチング電源装置の配線の特性インピーダンスを５０オームから２００オームとすることとし、これを前提として入力電源配線と出力電源配線に低インピーダンス損失線路を使用する方法と各種のスイッチング電源への応用方法が開示されている。しかし、スイッチング電源装置の配線の特性インピーダンスを５０オームから２００オームとすることは実用上非常に困難である。また特性インピーダンスを５０オームから２００オームの線路に請求項に示される値の減衰定数を発生させることは理論的に不可能であることが判っている。
【００１９】
特許文献５には、さらにまた明細書中に開示されている低インピーダンス損失線路構造は品質と特性の安定性を確保できないことが
【非特許文献２】、
【非特許文献４】および
【非特許文献５】に示されている。以上の理由により、特許文献５によって、ＳＭＣの電源分配回路のインピーダンスを低くするとともに、電源分配回路のデカップリング機能を高めることのできる低インピーダンス損失線路素子を商品化することには無理があった。
【００２０】
解決しようとする問題点の第７は、特許文献６に関する。特許文献６には、印刷配線板の信号配線の一部または全てを整合インピーダンス損失線路とし、印刷配線板の電源配線の一部または全てを低インピーダンス損失線路とするアイデアとその実現法が開示されている。
【００２１】
特許文献６には、整合インピーダンス損失線路と低インピーダンス損失線路の性能目標値、構造、材料一覧が示されているが、具体的な材料を使用したと製法の例と、実測又は計算によって得られた性能値の例が全く開示されていない。以上の理由により、特許文献６によって、高速でのデータ通信や高速での情報処理を行うディジタル回路を搭載し、省資源、省エネルギー、小型軽量化、製造コスト低減、設計期間短縮を可能とし、信号品位（シグナルインテグリティ）や電磁環境適合性（ＥＭＣ）に優れた印刷配線基板を商品化することには無理があった。
【００２２】
解決しようとする問題点の第８は、特許文献７に関する。特許文献７には、パルストランスの引き出し線を整合インピーダンス損失線路とするアイデアとその性能目標値、構造、材料一覧が示されているが、具体的な材料を使用したと製法の例と、実測又は計算によって得られた性能値の例が全く開示されていない。以上の理由により、特許文献７によって、高速スイッチング素子を使用する高速ディジタルデータ通信機器や高周波ＤＣ−ＤＣコンバータに使用し、変換効率が高く、小型軽量化が可能で、信号品位（シグナルインテグリティ）や電磁環境適合性（ＥＭＣ）に優れた損失パルストランスを商品化することには無理があった。
【００２３】
解決しようとする問題点の第９は、特許文献８に関する。特許文献８には、チョークコイルの引き出し線を整合インピーダンス損失線路とするアイデアとその性能目標値、構造、材料一覧が示されているが、具体的な材料を使用したと製法の例と、実測又は計算によって得られた性能値の例が全く開示されていない。以上の理由により、特許文献８によって、高速スイッチング素子を使用する高速ディジタルデータ通信機器や高周波ＤＣ−ＤＣコンバータに使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来るチョークコイルを商品化することには無理があった。
【００２４】
解決しようとする問題点の第１０は、特許文献９に関する。特許文献９には、前記陽極箔と前記陰極箔との間に前記セパレータを介して含浸されて形成されるモノマー又はモノマー溶液を酸化剤で重合してなる導電性ポリマーからなる固体電解質層とによって低インピーダンス損失線路を形成するアイデアとその性能目標値、構造、材料一覧が示されているが、具体的な材料を使用したと製法の例と、実測又は計算によって得られた性能値の例が全く開示されていない。以上の理由により、特許文献９によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路部品を商品化することには無理があった。さらに、特許文献９に開示されているアイデアには、本発明との共通性は全くない。
【００２５】
解決しようとする問題点の第１１は、特許文献１０に関する。特許文献１０には、セパレータに形成される固体電解質層によって低インピーダンス損失線路を形成するアイデアとその性能目標値、構造、材料一覧が示されているが、特許文献９と同様に、特許文献１０によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路部品を商品化することには無理があった。さらに、特許文献１０に開示されているアイデアには、本発明との共通性は全くない。
【００２６】
解決しようとする問題点の第１２は、特許文献１１に関する。特許文献１１には、セパレータに形成される固体電解質層によって低インピーダンス損失線路を形成するアイデアとその性能目標値、構造、材料一覧が示されているが、特許文献９や特許文献１０と同様に、特許文献１１によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路部品を商品化することには無理があった。さらに、特許文献１１に開示されているアイデアには、本発明との共通性は全くない。
【００２７】
解決しようとする問題点の第１３は、特許文献１２に関する。特許文献１２には、両面にエッチング部が形成され該エッチング部の表面に誘電体酸化被膜が形成された弁作用金属を陽極箔とする低インピーダンス損失線路に関するアイデアとその性能目標値、構造、材料一覧が示されているが、このアイデアでは品質と特性の安定性を確保できないことが
【非特許文献２】、
【非特許文献４】および
【非特許文献５】に示されている。以上の理由により、特許文献１２によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路を商品化することには無理があった。
【００２８】
解決しようとする問題点の第１４は、特許文献１３に関する。特許文献１３には、セパレータに形成される固体電解質層によって低インピーダンス損失線路を形成するアイデアとその性能目標値、構造、材料一覧が示されているが、特許文献９、特許文献１０、および特許文献１１と同様に、特許文献１１によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路部品を商品化することには無理があった。さらに、特許文献１３に開示されているアイデアには、本発明との共通性は全くない。
【００２９】
解決しようとする問題点の第１５は、特許文献１４に関する。特許文献１４には、両面にエッチング部が形成され該エッチング部の表面に誘電体酸化被膜が形成された弁作用金属を陽極箔とする低インピーダンス損失線路に関するアイデアとその性能目標値、構造、材料一覧が示されているが、このアイデアでは品質と特性の安定性を確保できないことが
【非特許文献２】、
【非特許文献４】および
【非特許文献５】に示されている。以上の理由により、特許文献１２によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路部品を商品化することには無理があった。
【００３０】
解決しようとする問題点の第１６は、特許文献１５に関する。特許文献１５には、セパレータに形成される固体電解質層によって低インピーダンス損失線路を形成するアイデアとその性能目標値、構造、材料一覧が示されているが、特許文献９、特許文献１０、特許文献１１、および特許文献１３と同様に、特許文献１５によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路部品を商品化することには無理があった。さらに、特許文献１５に開示されているアイデアには、本発明との共通性は全くない。
【００３１】
解決しようとする問題点の第１７は、特許文献１６に関する。特許文献１６には、セパレータに形成される固体電解質層によって低インピーダンス損失線路を形成するアイデアとその性能目標値、構造、材料一覧が示されているが、特許文献９、特許文献１０、特許文献１１、特許文献１３、および特許文献１５と同様に、特許文献１６によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路部品を商品化することには無理があった。さらに、特許文献１６に開示されているアイデアには、本発明との共通性は全くない。
【００３２】
解決しようとする問題点の第１８は、特許文献１７に関する。特許文献１７には、両面にエッチング部が形成され該エッチング部の表面に誘電体酸化被膜が形成された弁作用金属を陽極箔とする低インピーダンス損失線路に関するアイデアとその性能目標値、構造、材料一覧が示されているが、このアイデアでは品質と特性の安定性を確保できないことが
【非特許文献２】、
【非特許文献４】および
【非特許文献５】に示されている。以上の理由により、特許文献１７によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路を商品化することには無理があった。
【００３３】
解決しようとする問題点の第１９は、特許文献１８に関する。特許文献１８には、両面にエッチング部が形成され該エッチング部の表面に誘電体酸化被膜が形成された弁作用金属を陽極箔とする低インピーダンス損失線路に関するアイデアとその性能目標値、構造、材料一覧が示されているが、このアイデアでは品質と特性の安定性を確保できないことが
【非特許文献２】、
【非特許文献４】および
【非特許文献５】に示されている。以上の理由により、特許文献１８によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路を商品化することには無理があった。
【００３４】
解決しようとする問題点の第２０は、特許文献１９に関する。特許文献１９には、両面にエッチング部が形成され該エッチング部の表面に誘電体酸化被膜が形成された弁作用金属を陽極箔とする低インピーダンス損失線路に関するアイデアとその性能目標値、構造、材料一覧が示されているが、このアイデアでは品質と特性の安定性を確保できないことが
【非特許文献２】、
【非特許文献４】および
【非特許文献５】に示されている。以上の理由により、特許文献１９によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路部品を商品化することには無理があった。
【００３５】
解決しようとする問題点の第２１は、特許文献２０に関する。特許文献２０には、セパレータに形成される固体電解質層によって損失線路を形成するアイデアとその性能目標値、構造、材料一覧が示されているが、特許文献９、特許文献１０、特許文献１１、特許文献１３、特許文献１５、および特許文献１６と同様に、特許文献２０によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器のディジタル信号伝送回路、並びにＤＣ−ＤＣコンバータ等のスイッチングモード電力伝送回路に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る損失線路を商品化することには無理があった。さらに、特許文献１５に開示されているアイデアには、本発明との共通性は全くない。
【００３６】
解決しようとする問題点の第２２は、特許文献２１に関する。特許文献２１には、セパレータに形成される固体電解質層によって損失線路部品を形成するアイデアとその性能目標値、構造、材料一覧が示されているが、特許文献９、特許文献１０、特許文献１１、特許文献１３、および特許文献１５と同様に、特許文献１６によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器のディジタル信号伝送回路、並びにＤＣ−ＤＣコンバータ等のスイッチングモード電力伝送回路に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る損失線路部品を商品化することには無理があった。さらに、特許文献１６に開示されているアイデアには、本発明との共通性は全くない。
【００３７】
解決しようとする問題点の第２３は、特許文献２２に関する。特許文献２２には、スイッチングモード電力変換装置の配線に損失線路を使用するアイデアとその性能目標値、構造、材料一覧が示されている。特許文献２２で開示されている、両面にエッチング部が形成され該エッチング部の表面に誘電体酸化被膜が形成された弁作用金属を陽極箔とする低インピーダンス損失線路に関するアイデアがでは品質と特性の安定性を確保できないことが
【非特許文献２】、
【非特許文献４】および
【非特許文献５】に示されている。また、セパレータに形成される固体電解質層によって低インピーダンス損失線路部品を形成するアイデアが実施例に示されているが、このアイデアと本発明との共通性は全くない。
【００３８】
さらに特許文献２２には、整合インピーダンス損失線路に関するとその性能目標値、構造、材料一覧が示されているが、具体的な材料を使用したと製法の例と、実測又は計算によって得られた性能値の例が全く開示されていない。以上の理由により、特許文献２２によって、特に、１[MHz]を超える繰り返し周波数においても電力変換効率が高く電磁適合性に優れたスイッチングモード電力変換装置を商品化することには無理があった。
【００３９】
解決しようとする問題点の第２４は、特許文献２３に関する。特許文献２３には、損失線路が前記ディジタル信号処理回路の直流受電端に接続される前記電源分配線路の全てを構成、または電源分配線路の前記ディジタル信号処理回路側の一部を構成するディジタル回路システムに関するアイデアとその性能目標値、構造、材料一覧が示されているが、具体的な材料を使用したと製法の例と、実測又は計算によって得られた性能値の例が全く開示されていない。
【００４０】
以上の理由により、特許文献２３によって、特に、１００[ps]以下の上昇または降下時間を有するトランジスタを使用する場合において、信号品位や情報処理性能が高く、クロストーク、電源ノイズ、および不要電磁放射が極めて少ないディジタル回路システムを商品化することには無理があった。
【００４１】
解決しようとする問題点の第２５は、特許文献２４に関する。特許文献２４には、全面銅箔のプレーン片面銅張り基板と、１本以上のストリップ導体が形成されているストリップ銅張り片面基板と、前記プレーン片面銅張り基板の絶縁面と前記ストリップ片面銅張り基板の絶縁面との間に形成される半導体層または高損失誘電体とから成り、マイクロストリップ線路構造の損失線路に関するアイデアとその性能目標値、構造、材料一覧が示されているが、具体的な材料を使用したと製法の例と、実測又は計算によって得られた性能値の例が全く開示されていない。
【００４２】
以上により、理論上も、開示されている半導体層の形成方法によって、特に、１００[ps]以下の上昇または降下時間を有するトランジスタを使用するディジタル回路システムにおけるクロストーク、電源ノイズ、および不要電磁放射を抑圧することが出来る損失線路部品を商品化することには無理があった。
【００４３】
解決しようとする問題点の第２６は、特許文献２５に関する。特許文献２５には、一対の導体の間に配置される絶縁体と半導体とから構成され一対の導体を電極とする伝送線路構造において、中心部に半導体を配置してその両側に絶縁体を挟んで一対の導体を電極とする伝送線路構造に関するアイデアが示されている。このアイデアでは理論上効果的な減衰量を得ることが出来ない。また、この伝送線路構造の性能目標値、構造、材料一覧が示されているが、具体的な材料を使用したと製法の例と、実測又は計算によって得られた性能値の例が全く開示されていない。
【００４４】
以上の理由により、特許文献２５によって、特に、１００[ps]以下の上昇または降下時間を有するトランジスタを使用するディジタル回路システムにおけるクロストーク、電源ノイズ、および不要電磁放射を抑圧することが出来る損失線路を商品化することには無理があった。
【００４５】
解決しようとする問題点の第２７は、特許文献２６に関する。特許文献２６には、両面にエッチング部が形成され該エッチング部の表面に誘電体酸化被膜が形成された弁作用金属を陽極箔とする低インピーダンス損失線路に関するアイデアとその性能目標値、構造、材料一覧が示されているが、このアイデアでは品質と特性の安定性を確保できないことが
【非特許文献２】、
【非特許文献４】および
【非特許文献５】に示されている。
【００４６】
以上の理由により、特許文献２６によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る低インピーダンス損失線路を商品化することには無理があった。
【００４７】
解決しようとする問題点の第２８は、特許文献２７に関する。特許文献２７には、エッチド化成箔の両面に導電性ポリマー層を形成して短冊状の電極構造チップを形成しその両面に導電性ポリマーペースト層を介して金属箔を接着して形成する減衰伝送線路構造に関するアイデアとその性能目標値、構造、材料一覧が示されているが、導電性ポリマーペースト層を介して金属箔を接着する方法は実用上困難である。また、マスキング処理のアイデアが開示されているが、その目的と効果が示されていない。チップ形成時の端部の絶縁を確保することが目的とすれば、特許文献２７に開示されているアイデアでは実現が不可能である。
【００４８】
以上の理由により、特許文献２７によって、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器の直流電源分配回路、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る減衰伝送線路構造を商品化することには無理があった。
【００４９】
解決しようとする問題点の第２９は、特許文献２８に関する。特許文献２８には、化成エッチドアルミ箔と、該化成エッチドアルミ箔の１つの表面にマスキングテープまたはマスキング剤が線路幅と線路長を規定する線路形成窓を空けて貼付または塗布して形成されるレジスト膜層と、該レジスト膜層の形成後に、前記化成エッチドアルミ箔の両面に形成される導電性ポリマー層と、該導電性ポリマー層の表面に形成されるカーボンペースト層とから成る電極構造チップと、該電極構造チップの両面に形成される金属ペースト層からなる低インピーダンス損失線路構造に関するアイデアとその性能目標値、構造、材料一覧が示されている。
【００５０】
特許文献２８には、特性計算式と計算で求めた性能例が示されているが、実測によって得られた性能値の例が開示されていない。さらに製造上重要な情報が開示されていない。以上の理由により、特許文献２８によって、特に、高速スイッチング素子を使用する、情報技術装置やディジタルデータ通信機器、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、直流電源分配回路に適用することによって、電力変換効率、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来る、低インピーダンス損失線路構造を商品化することには無理があった。
【００５１】
解決しようとする問題点の第３０は、特許文献２９に関する。特許文献２９には、化成弁作用金属電線と、該化成弁作用金属電線の両端部に形成される電極端子部と、該電極端子部を残して前記誘電体酸化皮膜層上に形成される半導体層と、該半導体層上に形成される導電性金属粉ペースト層とから成り、前記化成弁作用金属電線を陽極、前記誘電体酸化皮膜層を誘電体、前記導電性金属粉ペースト層を陰極とする同軸型損失線路に関するアイデアとその性能目標値、構造、材料一覧が示されているが、電極構造が全く異なるので特許文献２９に開示されているアイデアには、本発明との共通性は全くない。
【００５２】
解決しようとする問題点の第３１は、特許文献３０に関する。特許文献３０には、化成弁作用金属電線と、該化成弁作用金属電線の両端部に形成される電極端子部と、該電極端子部を残して前記誘電体酸化皮膜層上に形成される半導体層と、該半導体層上に形成される導電性金属粉ペースト層とから成り、前記化成弁作用金属電線を陽極、前記誘電体酸化皮膜層を誘電体、前記導電性金属粉ペースト層を陰極とする低インピーダンス損失線路構造に関するアイデアとその性能目標値、構造、材料一覧が示されているが、電極構造が全く異なるので特許文献３０に開示されているアイデアには、本発明との共通性は全くない。
【００５３】
解決しようとする問題点の第３２は、特許文献３１に関する。特許文献３１には、化成エッチドアルミ箔と、該化成エッチドアルミ箔の１つの表面にマスキングテープまたはマスキング剤が線路幅と線路長を規定する線路形成窓を空けて貼付または塗布して形成されるレジスト膜層と、該レジスト膜層の形成後に、前記化成エッチドアルミ箔の両面に形成される導電性ポリマー層と、該導電性ポリマー層の表面に形成されるカーボンペースト層とから成るマイクロストリップ線路構造を有する電極構造チップと、該電極構造チップの両面に形成される金属ペースト層とからなる低インピーダンス損失線路構造に関するアイデアとその性能目標値、構造、材料一覧が示されているが、電極構造が全く異なるので特許文献３１に開示されているアイデアには、本発明との共通性は全くない。
【００５４】
解決しようとする問題点の第３３は、特許文献３２に関する。特許文献３２には、化成エッチドアルミ箔と、該化成エッチドアルミ箔の１つの表面にマスキングテープまたはマスキング剤が線路幅と線路長を規定する線路形成窓を空けて貼付または塗布して形成されるレジスト膜層と、該レジスト膜層の形成後に、前記化成エッチドアルミ箔の両面に形成される導電性ポリマー層と、該導電性ポリマー層の表面に形成されるカーボンペースト層とから成る電極構造チップと、該電極構造チップの両面に形成される金属ペースト層とからなる低インピーダンス損失線路構造を使用する電源デカップリング部品の製法に関するイデアとその性能目標値、構造、材料一覧、ならびに試作品の性能実測例が示されているが、特許文献３２に開示されているアイデアには、部品の製法に関係しない本発明との共通性は全くない。
【００５５】
解決しようとする問題点の第３４は、特許文献３３に関する。特許文献３３には、化成エッチドアルミ箔と、該化成エッチドアルミ箔の１つの表面にマスキングテープまたはマスキング剤が線路幅と線路長を規定する線路形成窓を空けて貼付または塗布して形成されるレジスト膜層と、該レジスト膜層の形成後に、前記化成エッチドアルミ箔の両面に形成される導電性ポリマー層と、該導電性ポリマー層の表面に形成される磁性薄膜層と、該磁性薄膜層の表面に形成される金属ペースト層とからなる電源デカップリング素子に関するアイデアとその性能目標値、構造、材料一覧が示されているが、理論上および実験での確認結果からも、本アイデアにおいて磁性薄膜層は磁性体の性能を全く発揮できないことが判っている。
【００５６】
以上の理由により、特許文献３３によって、特に、特に、スイッチングモード電気回路を使用する、情報技術装置やディジタルデータ通信機器、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、直流電源分配回路に適用することによって、電力変換効率、信号品位（シグナルインテグリティ）、バッテリーの寿命、および電磁環境適合性（ＥＭＣ）を向上させることが出来る、電源デカップリング素子に内蔵する伝送線路構造チップを商品化することには無理があった。
【００５７】
解決しようとする問題点の第３５は、特許文献３４に関する。特許文献３４には、伝送線路構造チップが、磁性体層と前記導体箔から成る第１の二重層金属箔と、磁性体層と前記導体箔から成る第２の前記二重層金属箔と、第１の前記二重層金属箔と第２の前記二重層金属箔の間に形成される絶縁体層とから構成されて形成されるロウパスフィルタに関するアイデアとその性能目標値、構造、材料一覧が示されているが、理論上および実験での確認結果からも、本アイデアにおいて磁性薄膜層は磁性体の性能を全く発揮できないことが判っている。
【００５８】
以上の理由により、特許文献３４によって、特に、スイッチングモード電気回路を使用する、情報技術装置やディジタルデータ通信機器、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器に使用し、小型軽量化が可能で、信号伝送回路に適用することによって、クロストーク、リンギング、並びにスパイクノイズが抑圧されるため、並列ビット伝送による超高速データ通信を可能にすることが出来る、ロウパスフィルタを商品化することには無理があった。
【００５９】
解決しようとする問題点の第３６は、特許文献３５に関する。特許文献３５には、一つの絶縁体層と、二つの導体層と、該導体層の一つと前記絶縁体層との間または該絶縁体層と前記導体層の二つとの間に軟磁性体層または前記導体層に接して配置される前記軟磁性体層と、前記絶縁体層に接して配置される半導体層から形成される伝送線路構造を有する損失線路構造に関するアイデアとその性能目標値、構造、材料一覧が示されているが、理論上および実験での確認結果からも、本アイデアにおいて磁性薄膜層は磁性体の性能を全く発揮できないことが判っている。
【００６０】
以上の理由により、特許文献３４によって、特に、スイッチングモード回路で構成される、情報技術装置やディジタルデータ通信機器、並びに高周波ＤＣ−ＤＣコンバータ等の電力変換器の直流電源分配回路や信号伝送回路に適用することによって、信号品位（シグナルインテグリティ）、および電磁環境適合性（ＥＭＣ）を向上させることが出来、さらには並列ビット伝送による超高速データ通信や省エネルギーを可能にする、損失線路構造を商品化することには無理があった。
【００６１】
本発明は、損失線路構造体、および応用システムの商品化における上記問題を根本的に解決する手段を提供することを目的の一つとしている。
【課題を解決するための手段】
【００６２】
上記課題を解決するため、請求項１記載の発明は、損失線路構造体、および応用システムに係り、両面にエッチング部が形成されたアルミニウム箔の表面に酸化皮膜が化成されて成る化成エッチドアルミ箔と、該化成エッチドアルミ箔の１つの表面にマスキングテープまたはマスキング剤が線路幅と線路長を規定する線路形成窓を空けて貼付または塗布して形成されるレジスト膜層と、該レジスト膜層の形成後に、少なくとも前記化成エッチドアルミ箔の両面に形成された導電性ポリマー層と、該導電性ポリマー層の表面に形成されたカーボンペースト層とから成る電極構造チップと、該電極構造チップの両面に形成される金属ペースト層と、該金属ペースト層の表面に導電接着される２つの金属箔とからなる公知の低インピーダンス損失線路構造において、前記導電性ポリマー層が導電率と粘度の異なる４つの層から形成されることを特徴としている。
【００６３】
また、請求項２記載の発明は、損失線路構造体、および応用システムに係り、請求項１記載の損失線路構造体、および応用システムにおいて、第１の導電性ポリマー層形成箔体が、前記化成エッチドアルミ箔と、該化成エッチドアルミ箔の１つの表面に貼付または塗布して形成されるレジスト膜層と、該レジスト膜層が形成された前記化成エッチドアルミ箔の表面に、数十ナノメートル以下の平均粒径を有し最適値として３０，０００Ｓ/ｃｍの導電率を有する前記導電性ポリマーを含む中性または酸性で低粘度の第１の導電性ポリマー液を含浸または塗布した後乾燥させて形成する第１の導電性ポリマー層と、該第１の導電性ポリマー層の表面に、最適値として２０，０００Ｓ/ｃｍの導電率を有する前記導電性ポリマーを含む中性または酸性で低粘度の第２の導電性ポリマー液を含浸または塗布した後乾燥させて形成する第２の導電性ポリマー層と、該第２の導電性ポリマー層の表面に、最適値として１２，０００Ｓ/ｃｍの導電率を有する前記導電性ポリマーを含む中性または酸性で低粘度の第３の導電性ポリマー液を含浸または塗布した後乾燥させて形成する第３の導電性ポリマー層と、前記レジスト膜の前記線路形成窓内の前記第３の導電性ポリマー層の表面に、最適値として７，０００Ｓ/ｃｍの導電率を有する前記導電性ポリマーを含む中性または酸性の第４の導電性ポリマー液を塗布した後乾燥させて３０μｍ以上の厚さに形成される第４の導電性ポリマー層とから形成されることを特徴としている。
【００６４】
また、請求項３記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２記載の損失線路構造体、および応用システムにおいて、第２の導電性ポリマー層形成箔体が、前記化成エッチドアルミ箔として０．５μｍ以上の厚さの前記酸化被膜と１μＦ/ｃｍ２以下の固有静電容量を有する前記化成エッチドアルミ箔を使用し、該化成エッチドアルミ箔の１つの表面に貼付または塗布して形成される前記レジスト膜層と、該レジスト膜層が形成された前記化成エッチドアルミ箔の表面に形成される前記第１の導電性ポリマー層と、該第１の導電性ポリマー層の表面に形成される前記第２の導電性ポリマー層と、前該第２の導電性ポリマー層の表面に形成される前記第３の導電性ポリマー層と、前記レジスト膜の前記線路形成窓内の前記第３の導電性ポリマー層の表面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第５の導電性ポリマー層とから形成されることを特徴としている。
【００６５】
また、請求項４記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項３記載の損失線路構造体、および応用システムにおいて、第３の導電性ポリマー層形成箔体が、最適値として７．７μｍの厚さの前記酸化被膜と最適値として０．０３μＦ/ｃｍ２の静電容量を有する前記化成エッチドアルミ箔である第１の化成エッチドアルミと、該第１の化成エッチドアルミ箔の１つの表面に貼付または塗布して形成される最適値として１５μｍの前記線路形成窓の線路幅を有するレジスト膜層と、該レジスト膜層が形成された前記第１の化成エッチドアルミ箔の表面に形成される前記第１の導電性ポリマー層と、該第１の導電性ポリマー層の表面に形成される前記第２の導電性ポリマー層と、前該第２の導電性ポリマー層の表面に形成される前記第３の導電性ポリマー層と、前記レジスト膜の前記線路形成窓内の前記第３の導電性ポリマー層の表面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第６の導電性ポリマー層とから形成されることを特徴としている。
【００６６】
また、請求項５記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項４記載の損失線路構造体、および応用システムにおいて、第４の導電性ポリマー層形成箔体が、最適値として１μｍの厚さの前記酸化被膜と０．４９μＦ/ｃｍ２の静電容量を有する前記化成エッチドアルミ箔である第２の化成エッチドアルミと、該第２の化成エッチドアルミ箔の１つの表面に貼付または塗布して最適値として５０μｍの前記線路形成窓の線路幅を有して形成される前記レジスト膜層と、該レジスト膜層が形成された前記第１の化成エッチドアルミ箔の表面に形成される前記第１の導電性ポリマー層と、該第１の導電性ポリマー層の表面に形成される前記第２の導電性ポリマー層と、前該第２の導電性ポリマー層の表面に形成される前記第３の導電性ポリマー層と、前記レジスト膜の前記線路形成窓内の前記第３の導電性ポリマー層の表面に形成される前記第６の導電性ポリマー層から形成されることを特徴としている。
【００６７】
また、請求項６記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項５記載の損失線路構造体、および応用システムにおいて、第５の導電性ポリマー層形成箔体が、最適値として１μｍの厚さの前記酸化被膜と０．４９μＦ/ｃｍ２の静電容量を有する前記化成エッチドアルミ箔である第２の化成エッチドアルミと、該第２の化成エッチドアルミ箔の１つの表面に貼付または塗布して最適値として１５μｍの前記線路形成窓の線路幅を有して形成される前記レジスト膜層と、該レジスト膜層が形成された前記第１の化成エッチドアルミ箔の表面に形成される前記第１の導電性ポリマー層と、該第１の導電性ポリマー層の表面に形成される前記第２の導電性ポリマー層と、前該第２の導電性ポリマー層の表面に形成される前記第３の導電性ポリマー層と、前記レジスト膜の前記線路形成窓内の前記第３の導電性ポリマー層の表面に形成される前記第６の導電性ポリマー層から形成されることを特徴としている。
【００６８】
また、請求項７記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項６記載の損失線路構造体、および応用システムにおいて、第６の導電性ポリマー層形成箔体が、金属箔と、金属箔の一面にポリオールをイソシアネートで架橋反応させたポリウレタン樹脂を主剤とした絶縁ワニス他の絶縁塗料を焼き付けて形成される絶縁塗料層と、該絶縁体層の表面に接着される前記線路形成窓を空けて形成される前記レジスト膜と、該レジスト膜の前記線路形成窓内の前記絶縁体層の表面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第７の導電性ポリマー層とから形成されることを特徴としている。
【００６９】
また、請求項８記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項７記載の損失線路構造体、および応用システムにおいて、第７の導電性ポリマー層形成箔体が、金属箔と、該金属箔の一面に形成される最適値として１２μｍの厚さを有する前記絶縁塗料層と、該絶縁塗料層の表面に貼付または塗布して最適値として５０μｍの前記線路形成窓の線路幅を有して形成される前記レジスト膜層と、該レジスト膜の前記線路形成窓内の前記絶縁塗料層の表面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第８の導電性ポリマー層とから形成されることを特徴としている。
【００７０】
また、請求項９記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項８記載の損失線路構造体、および応用システムにおいて、第８の導電性ポリマー層形成箔体が、ポリエチレンテレフタレート（ＰＥＴ）またはポリエチレンナフタレート（ＰＥＮ）他の素材を使用して形成される絶縁薄膜と、該絶縁薄膜の両面に表面に貼付または塗布して形成される前記線路形成窓を有する前記レジスト膜と、該レジスト膜の前記線路形成窓内の前記粘着性絶縁膜の両面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第９の導電性ポリマー層とから形成されることを特徴としている。
【００７１】
また、請求項１０記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項９記載の損失線路構造体、および応用システムにおいて、第９の導電性ポリマー層形成箔体が、金属箔と、該金属箔の一面に形成される最適値として１２μｍの厚さを有する前記絶縁塗料層と、該絶縁塗料層の表面に貼付または塗布して最適値として７０μｍの前記線路形成窓の線路幅を有して形成される前記レジスト膜層と、該レジスト膜の前記線路形成窓内の前記絶縁塗料層の表面に前記第４の導電性ポリマー液を塗布した後乾燥させて５０μｍ以上の厚さに形成される第１０の導電性ポリマー層とから形成されることを特徴としている。
【００７２】
また、請求項１１記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項１０記載の損失線路構造体、および応用システムにおいて、第１から第９のカーボンペースト層形成箔体が、それぞれ前記第１から第９の導電性ポリマー層形成箔体の前記導電性ポリマー層の表面に、２０Ω/ｓｑｕａｒｅ以下の面積抵抗値を有する第１のカーボンペーストを塗布した後乾燥させて５０μｍ以下の厚さの前記カーボンペースト層を形成して成ることを特徴としている。
【００７３】
また、請求項１２記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項１１記載の損失線路構造体、および応用システムにおいて、第１から第９の損失線路チップが、それぞれ前記第１から第９のカーボンペースト層形成体または前記第６から第９の導電性ポリマー層形成箔体の前記線路形成窓の枠の外縁部で切断されて形成されることを特徴としている。
【００７４】
また、請求項１３記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項１２記載の損失線路構造体、および応用システムにおいて、第１から第９の金属ペースト層形成チップが、それぞれ前記第１から第９の損失線路チップの、前記レジスト膜上および前記第６、第７の損失線路チップの前記金属箔の表面を除く表面に２，０００ｃＰ以下の粘度と２００×１０−６Ω−ｃｍ以下の体積抵抗値または０．０３/ｓｑｕａｒｅ以下の面積抵抗値を有する金属ペーストを塗布した後乾燥させて、１０μｍ以下の厚さの金属ペースト層を形成して成ることを特徴としている。
【００７５】
また、請求項１４記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項１３記載の損失線路構造体、および応用システムにおいて、第１の低インピーダンス損失線路部品が、前記第１の金属ペースト層形成チップの両面に５Ｎ/ｍｍ２以上の接着強度と１ｍΩ−ｃｍ以下の体積抵抗値を有する導電性接着剤によってそれぞれ２つの前記金属箔を接着し、または前記導電性接着剤によって前記第１の金属ペースト層形成チップの前記線路形成窓を有しない陽極面に１つの前記金属箔、前記第１の金属ペースト層形成チップの前記線路形成窓を有する陰極面の前記線路長の軸の両端にそれぞれ１つの前記金属箔を接着し、前記第１の金属ペースト層形成チップの前記陽極面に接着された１つの前記金属箔の前記線路長の軸の両端部が独立した２つの電源端子、前記第１の金属ペースト層形成チップの前記陰極面に接着された１つの前記金属箔の前記線路長の軸の両端部または前記第１の金属ペースト層形成チップの前記陰極面に接着された２つの前記金属箔が、独立した２つのグランド端子として形成されることを特徴とする、損失線路構造体、および応用システム
【００７６】
また、請求項１５記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２１記載の損失線路構造体、および応用システムにおいて、第１から第４の整合インピーダンス損失線路部品が、それぞれ前記第２から第５の金属ペースト層形成チップの陽極面に前記導電性接着剤によって第１の陽極金属箔を、前記第２から第５の金属ペースト層形成チップの陰極面に前記導電性接着剤によって第１の陰極金属箔を接着し、または、それぞれ前記陽極面に前記導電性接着剤によって前記第１の陽極金属箔を、前記陰極面の前記線路長の軸の両端に第２の陰極金属箔をそれぞれ接着し、前記第１の陽極金属箔の前記線路長の軸の両端部が独立した２つの信号端子、前記第１の陰極金属箔の前記線路長の軸の両端部または前記第２の陰極金属箔が、独立した２つの前記グランド端子として形成されことを特徴としている。
【００７７】
また、請求項１６記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項１５記載の損失線路構造体、および応用システムにおいて、第５、第６の整合インピーダンス損失線路部品が、それぞれ前記第６、第７の金属ペースト層形成チップの前記線路形成窓の表面に前記導電性接着剤によって第１の電極金属箔を接着し、または前記線路形成窓内の前記線路長の軸上の両端に前記導電性接着剤によって２つの第２の電極金属箔を接着し、前記第６、第７の金属ペースト層形成チップに備わっている前記金属箔の前記線路長の軸上の両端部が独立した２つの信号端子、前記第１の電極金属箔の前記線路長の軸上の両端部または２つの前記第２の電極金属箔が、独立した２つの前記グランド端子として形成されことを特徴としている。
【００７８】
また、請求項１７記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項１６記載の損失線路構造体、および応用システムにおいて、第７、第８の整合インピーダンス損失線路部品が、それぞれ前記第８、第９の金属ペースト層形成チップの前記線路形成窓の表面に前記導電性接着剤によって、前記第１の電極金属箔を接着し、または前記線路形成窓内の前記線路長の軸の両端に前記導電性接着剤によって２つの前記第２の電極金属箔を接着し、前記第８、第９の金属ペースト層形成チップの前記線路形成窓を有しない前記金属層の表面に前記導電性接着剤によって第３の金属箔を接着し、前記第１の電極金属箔の両端部または２つの前記第２の電極金属箔が独立した２つのグランド端子、前記第３の金属箔の両端部が独立した２つの信号端子として形成されことを特徴としている。
【００７９】
また、請求項１８記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項１７記載の損失線路構造体、および応用システムにおいて、前記第１の低インピーダンス損失線路部品が、ディジタル回路とスイッチング電源回路を含むスイッチングモード回路の直流電源線路に使用されることを特徴としている。
【００８０】
また、請求項１９記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項１８記載の損失線路構造体、および応用システムにおいて、前記第１から前記第１２の整合インピーダンス損失線路部品が、前記スイッチングモード回路の直流電源線路以外の線路に使用されることを特徴としている。
【００８１】
また、請求項２０記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項１９記載の損失線路構造体、および応用システムにおいて、前記第２の整合インピーダンス損失線路部品、前記第６の整合インピーダンス損失線路部品、および前記第８の整合インピーダンス損失線路部品が、特に、前記スイッチングモード回路一種であるディジタル回路の信号線路に使用されることを特徴としている。
【００８２】
また、請求項２１記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２０記載の損失線路構造体、および応用システムにおいて、前記第３の整合インピーダンス損失線路部品が、特に、スイッチング電源回路のＦＲ４・四層印刷配線基板の隣接配線層間に形成される直流電源線路以外の線路に使用されることを特徴としている。
【００８３】
また、請求項２２記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２１記載の損失線路構造体、および応用システムにおいて、前記第４の整合インピーダンス損失線路部品が、特に、スイッチング電源回路のＦＲ４・二層印刷配線基板の配線層間に形成される直流電源線路以外の線路に使用されることを特徴としている。
【００８４】
また、請求項２３記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２２記載の損失線路構造体、および応用システムにおいて、前記導電性ポリマー層、前記カーボンペースト層、および前記金属ペースト層が、シルクスクリーン印刷法、またはインクジェットプリント法を含む印刷法によって形成され、前記マスキング層が形成されないことを特徴としている。
【００８５】
また、請求項２４記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２３記載の損失線路構造体、および応用システムにおいて、前記低インピーダンス損失線路部品の第１の前記電源端子が最短の配線によってスイッチング素子または半導体集積回路の受電端子に接続され、第２の前記電源端子が長さ制限のない配線によって直流給電端子に接続され、２つの前記グランド端子が最短の配線によってグランドプレーンに接続されることを特徴としている。
【００８６】
また、請求項２５記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２４記載の損失線路構造体、および応用システムにおいて、前記低インピーダンス損失線路部品の第１の前記電源端子が最短の配線によってスイッチング素子または半導体集積回路の前記受電端子に接続され、第２の前記電源端子が１ｍｍを最適値とする２ｍｍ以下の幅と１０ｍｍ以上の長さを有する枝配線に接続され、該枝配線が１ｃｍ以上の幅と１０ｃｍ以上の長さを有する幹配線の長辺にほぼ直交して接続され、該幹配線の一端または両端が前記直流給電端子に接続され、２つの前記グランド端子がそれぞれ最短の配線によってグランドプレーンに接続されることを特徴としている。
【００８７】
また、請求項２６記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２５記載の損失線路構造体、および応用システムにおいて、前記低インピーダンス損失線路部品の第１の前記電源端子が最短の配線によってスイッチング素子または半導体集積回路の前記受電端子に接続され、第２の前記電源端子が５０Ωを最適値とする１０Ω以上の特性インピーダンスを有する枝配線に接続され、該枝配線が１ｃｍ以上の幅と１０ｃｍ以上の長さを有する幹配線の長辺にほぼ直交して接続され、該幹配線の一端または両端が前記直流給電端子に接続され、２つの前記グランド端子がそれぞれ最短の配線によってグランドプレーンに接続されることを特徴としている。
【００８８】
また、請求項２７記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２６記載の損失線路構造体、および応用システムにおいて、前記整合インピーダンス損失線路部品の第１の前記信号端子が最短の配線によってスイッチング素子、半導体素子、または半導体集積回路の信号出力端子に接続され、第２の前記信号端子が長さ制限のない信号配線によって受信端子に接続され、２つの前記グランド端子がそれぞれ最短の配線によってグランドプレーンまたは信号の帰線に接続されることを特徴としている。
【００８９】
また、請求項２８記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２７記載の損失線路構造体、および応用システムにおいて、前記第１の損失線路チップまたは前記第１のカーボンペースト層形成チップが、印刷配線基板の直流電源配線層、直流電源ケーブル、電源回路接続部品内の直流配線、または磁性体部品内の直流配線に接続されて組み込まれて使用されることを特徴としている。
【００９０】
また、請求項２９記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２８記載の損失線路構造体、および応用システムにおいて、前記第２から第９の損失線路チップのいずれか、または前記第２から第９のカーボンペースト層形成チップのいずれかが、前記スイッチングモード回路に使用される印刷配線基板の信号配線層、信号ケーブル、信号回路接続部品、または半導体モジュールに接続されて組み込まれて使用されることを特徴としている。
【００９１】
また、請求項３０記載の発明は、損失線路構造体、および応用システムに係り、請求項１から請求項２９記載の損失線路構造体、および応用システムにおいて、該損失線路構造体の電気特性を表す特性方程式と孤立電磁波に関するベクトル波動方程式のいずれかまたは両方が、コンピュータ利用回路設計（ＣＡＤ）ツール、回路解析シミュレータ、電磁解析シミュレータ、ネットワークアナライザ、または信号品質解析装置に組み込まれて使用されることを特徴としている。
【発明の効果】
【００９２】
本発明をスイッチング素子で動作するスイッチングモード回路に適用すると、電磁干渉が大幅に抑圧されるので、設計容易化、高信頼化、低コスト化、および衣装デザインの自由化が可能となる。
【００９３】
本発明をスイッチングモード回路に適用すると、スイッチングモード回路とアナログ回路の接近した場所での混在使用が容易になる。
【００９４】
本発明をスイッチングモード回路の一種であるディジタル回路に使用すると動作の安定化とデータ伝送速度の大幅な高速化が可能になり、ディジタル回路を使用する電気・電子機器の高性能化および高機能化が可能になる。
【００９５】
本発明をスイッチングモード回路の一種であるスイッチング電源回路に使用するとスイッチング電源の大幅な高周波化が可能になり、スイッチング電源を使用する電気・電子機器の小型化、軽量化、および低コスト化が可能になる。
【００９６】
本発明をスイッチングモード回路の設計や解析に使用すると、設計や解析の効率と品質を大幅に向上させることが可能になる。
【発明を実施するための最良の形態】
【００９７】
（実施の形態１）
図１は、金属ペースト層形成チップの一例の断面図である。
【００９８】
図１において、金属ペースト層形成チップの一例は、両面にエッチング部が形成されたアルミニウム箔の表面に酸化皮膜が化成されて成る化成エッチドアルミ箔１と、化成エッチドアルミ箔１の１つの表面にマスキングテープ剤が線路幅と線路長を規定する線路形成窓２を空けて貼付または塗布して形成されるレジスト膜層３と、レジスト膜層３の形成後に、化成エッチドアルミ箔１の両面に形成される第１の導電性ポリマー層４と、第２の導電性ポリマー層４の表面に形成される第２の導電性ポリマー層５と、第２の導電性ポリマー層５の表面に形成される第３の導電性ポリマー層６と、第３の導電性ポリマー層６の表面に形成される第４の導電性ポリマー層７と、第３の導電性ポリマー層６の表面に形成されるカーボンペースト層８と、第４の導電性ポリマー層７とカーボンペースト層８の表面に形成される金属ペースト層９とから成る。
【００９９】
図１において、化成エッチドアルミ箔１は大きい値の単位面積当たりの静電容量によって損失線路構造体、および応用システムの特性インピーダンスを充分低い値にすることに寄与し、レジスト膜層３は金属ペースト層形成チップの端部の絶縁を確保することに寄与し、第１の導電性ポリマー層４は化成エッチドアルミ箔１の酸化皮膜に密着する薄膜として形成されてアルミ箔との間で十分な静電容量を確保することに寄与し、第２の導電性ポリマー層５は、第３の導電性ポリマー層６との間のすきまを充填することに寄与し、第４の導電性ポリマー層７は損失線路構造体の減衰定数を充分大きい値にすることに寄与し、導電率が充分低い第４の導電性ポリマー層７は第３の導電性ポリマー層６と金属ペースト層９の間で発生する可能性のあるエレクトロマイグレーションを阻止することに寄与し、カーボンペースト層８は第３の導電性ポリマー層６と金属ペースト層９の間で発生する可能性のあるエレクトロマイグレーションを阻止することに寄与し、金属ペースト層９はカーボンペースト層８への電極並びに外部接続端子の低抵抗での安定した導電接続を可能にすることに寄与する。
【０１００】
（実施の形態２）
図２は、低インピーダンス損失線路部品の一例の断面図である。
【０１０１】
図２において、金属ペースト層形成チップ１１のレジスト膜層３の無い面に陽極金属箔１２が導電性接着剤によって接着され、第１の金属ペースト層形成チップ１１のレジスト膜層を有する面に２つの陰極金属箔１３および１４が導電性接着剤によって接着され、熱硬化性のエポキシ樹脂１５によって陽極金属箔１２と陰極金属箔１３、１４とともに第１の金属ペースト層形成チップ１１を機密封止し、外部との接続のための２つの電源端子１６，１９と２つのグランド端子１７，１８を露出することによって、耐環境性の高い低インピーダンス損失線路部品が形成される。
【０１０２】
なお、前記第１から第１２の整合インピーダンス損失線路部品の一例は、図２と同様の断面を有する。
【０１０３】
（実施の形態３）
図３は、金属ペースト層形成チップの他の一例の断面図である。
【０１０４】
図３において、金属ペースト層形成チップの他の一例は、金属箔２１の一面にポリウレタン樹脂を主体とした絶縁ワニスを焼き付けて形成される絶縁塗料層２２と、絶縁塗料層２２の表面に線路形成窓２３を空けて貼付または塗布して形成されるレジスト膜層２４と、レジスト膜層２４の線路形成窓２３内の前記絶縁体層の両面に前記第４の導電性ポリマー液を塗布した後乾燥させて１００μｍ以上の厚さに形成される導電性ポリマー層２５と、導電性ポリマー層２５の表面に塗布した後乾燥させて１０μｍ以下の厚さに形成される金属ペースト層２６とから成る。
【０１０５】
（実施の形態４）
図４は、金属ペースト層形成チップの他の一例の断面図である。
【０１０６】
図４において、金属ペースト層形成チップの他の一例は、ＰＥＮ絶縁薄膜３１の両面に接着される前記線路形成窓を空けて形成されるレジスト膜３２と、レジスト膜３２の線路形成窓３３内のＰＥＮ絶縁薄膜３１の両面に前記第４の導電性ポリマー液を塗布した後乾燥させて１００μｍ以上の厚さに形成される導電性ポリマー層３４と、導電性ポリマー層３３の表面に塗布した後乾燥させて１０μｍ以下の厚さに形成される金属ペースト層３５から成る。
【０１０７】
（実施の形態５）
図５は、低インピーダンス損失線路部品と整合インピーダンス損失線路部品をディジタル回路基板に搭載した状態の一例の断面図である。
【０１０８】
図５において、整合インピーダンス損失線路部品５２は、印刷配線基板５５上の半導体集積回路４６に隣接する位置に搭載されている。低インピーダンス損失線路部品６７は、半導体集積回路４６の裏面に搭載されている。
【０１０９】
図５において、整合インピーダンス損失線路部品５２の信号端子５０はビア６０を介して信号トレース６２に接続されている。整合インピーダンス損失線路部品５２の陽極端子５４はビア５７を介して信号トレース５６に接続されている。整合インピーダンス損失線路部品５２のグランド端子５１はビア５９を介して、整合インピーダンス損失線路部品５２のグランド端子５３はビア５８を介して、それぞれグランドプレーン７３に接続されている。半導体集積回路４６の信号出力端子４９はビア６１を介して信号トレース６２に接続されている。半導体集積回路４６のグランド端子４２，４４、および４８は、それぞれ、ビア４１、４３、および４７を介してグランドプレーン７３に接続されている。
【０１１０】
図５において、低インピーダンス損失線路部品６７の電源端子６５はビア６３を介して半導体集積回路４６の電源端子４５に接続されている。低インピーダンス損失線路部品６７の電源端子６９はビア７０を介して電源トレース７２に接続されている。低インピーダンス損失線路部品６７のグランド端子６６、６８は、ビア６４、７１を介してそれぞれグランドプレーン７３に接続されている。
【０１１１】
図５において、孤立磁電磁波の励起メカニズムと線路上での挙動、並びに低インピーダンス損失線路部品と整合インピーダンス損失線路部品の作用と効果については、
【非特許文献１】から
【非特許文献５】に示される。
【０１１２】
図５において、本実施の形態の一例に準じて整合インピーダンス損失線路部品５２および低インピーダンス損失線路部品６７を使用することにより、半導体集積回路４６が内のトランジスタが励起する孤立電磁波ならびに孤立電磁波によって配線上に励起される多数の振動する電磁波の印刷配線基板５５への漏洩を効果的に抑圧することが出来る。
【０１１３】
図５において、低インピーダンス損失線路部品を使用することにより、印刷配線基板上の電源トレースに漏洩する電磁波が効果的に抑圧されるとともに電源トレース経由で半導体集積回路に侵入する電磁波が効果的に抑圧される。整合インピーダンス損失線路部品５２を使用することにより、印刷配線基板５５上の信号源トレースに漏洩する電磁波が効果的に抑圧されるので、インピーダンス整合回路を使用しなくてもバウンスやスパイクがほとんど発生せず信号線路間のクロストーク問題も解消する。
【０１１４】
（実施の形態６）
図６は、低インピーダンス損失線路部品と整合インピーダンス損失線路部品をフォワードコンバータ型スイッチング電源回路に使用する一例の回路図である。
【０１１５】
図６において、フォワードコンバータ型スイッチング電源回路は、コンデンサ８０、１１３、直流電源８１、チョークコイル８５、１１１、低インピーダンス損失線路部品８９、１１６、整合インピーダンス損失線路部品９８、ＮチャネルＭＯＳＦＥＴ９４、ダイオード７９、１０７、１０８、１０９、変圧器１０４、端子８２，８３、８４、８６、８７、８８、９０、９１、９２、９３、９５、９６、９７、９９、１００、１０１、１０２、１０３、１０５、１０６、１１０、１１２、１１４、１１５、１１７、１１８、１１９、１２０から構成されている。
【０１１６】
図６において、孤立磁電磁波の励起メカニズムと線路上での挙動、並びに低インピーダンス損失線路部品と整合インピーダンス損失線路部品の作用と効果については、
【非特許文献１】から
【非特許文献５】に示される。
【０１１７】
図６において、整合インピーダンス損失線路部品９８は、ＮチャネルＭＯＳＦＥＴ９４によって励起る孤立電磁波を減衰させる効果を有し、低インピーダンス損失線路部品８９は、ＮチャネルＭＯＳＦＥＴ９４から見た電源インピーダンスを充分低い値にしてスイッチング電圧波形の品質を向上させＮチャネルＭＯＳＦＥＴ９４のスイッチング周波数を最大化するとともにコンデンサ８０への孤立電磁波の漏洩を最小化する。
【０１１８】
図６において、チョークコイル８５はダイオード７９のフライフォール作用を利用してスイッチング周波数を有するパルス電流を平滑化し、コンデンサ８０の両端に生じるスイッチング周波数を基本波とする歪波として現れる電圧変動を抑圧する。
【０１１９】
図６において、チョークコイル１１１はダイオード１０９のフライフォール作用を利用してスイッチング周波数を有するパルス電流を平滑化し、コンデンサ１１３の両端に生じるスイッチング周波数を基本波とする歪波として現れる電圧変動を抑圧する。低インピーダンス損失線路部品１１６は、端子１１９、１２０からの孤立電磁波の漏洩を抑止する。
【０１２０】
（実施の形態７）
図７は、印刷配線基板搭載時の低インピーダンス損失線路部品の端子インピーダンスの計算値の一例である。図８は、印刷配線基板搭載時の低インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。
【０１２１】
図７と図8において、低インピーダンス損失線路部品の単体の特性は、５.２Ｖ定格の化成エッチドアルミ箔の酸化被膜の厚さを８ｎｍ、化成エッチドアルミ箔の１ｃｍ２あたりの固有静電容量を３．９μＦ、線路長および線路幅の短縮率を０．５２、前記線路形成窓の幅を１ｍｍ、第４の導電性ポリマー液の導電率を７，０００、第４の導電性ポリマー液で形成される導電性ポリマー層の厚さを５０μｍ、カーボングラファイト層の厚さを５０μｍ、端子間の表面波結合に相当する等価結合容量を１×10-1７Ｆ/ｍ、エッチング内のボイドの平均厚さを３μｍとして計算した。
【０１２２】
図７と図8示す特性曲線は、低インピーダンス損失線路部品を、電源配線層とグランドプレーン層が隣接して形成されているＦＲ４・六層印刷配線基板に搭載し、１ｃｍ以上の幅と１０ｃｍ以上の長さを有する幹電源トレースの長辺に直交する１ｍｍ幅と１０ｍｍの長さを有する枝配線に低インピーダンス損失線路部品の１つの電源端子が接続され、低インピーダンス損失線路部品の他の１つの電源端子がＬＳＩの電源端子が接続されている４ｃｍ四方の銅箔に直接接続され、２つのグランド端子は電源トレースに隣接するグランドプレーンにビアによって接続されている。また、前記幹配線上の任意の点とグランドプレーンとの間に１ｍＦの静電容量を有する通常のコンデンサが接続されている。
【０１２３】
図７と図8において、Ｃ０１は、前記枝配線が前記４ｃｍ四方の銅箔に接続され、前記枝配線上の任意の点とグランドプレーンとの間に０．１μＦの静電容量を有するチップセラミックコンデンサが接続されている場合であり、ＬＩＬＬｘｘのｘｘは、前記線路形成窓の長さに等しいチップ長ｍｍの単位で表している。
【０１２４】
電源トレースを配線化することによって電源デカップリング特性が１桁ほど改善することが判っている。図７と図８において、本例におけるＣ０１は、１００ＭＨｚ以上の帯域でもある程度の透過係数を有しているが１ＭＨｚを超えると前記枝配線の特性インピーダンス値である約２０オームに近づくことが判る。従って本例の特性はＬＳＩの動作を不安定にする恐れがある。
【０１２５】
図７と図８において、本例における低インピーダンス損失線路部品の端子インピーダンスは周波数による変化が少なくＬＳＩの安定動作に十分な値であり、透過係数（Ｓ２１）は、チップ長に依存するが１ｍｍのチップ長でも充分な電源デカップリングを発揮することが出来る値となっている。
【０１２６】
（実施の形態８）
図９は、５０Ωの信号線路に使用したときの整合インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。図１０は、公称５０Ωの信号線路用の前記第２の整合インピーダンス損失線路部品の反射係数（Ｓ１１）の計算値の一例である。
【０１２７】
図９と図１０において、整合インピーダンス損失線路部品の単体の特性は、５，０００Ｖ定格の化成エッチドアルミ箔の酸化被膜の厚さを７．７μｍ、化成エッチドアルミ箔の１ｃｍ２あたりの固有静電容量を０．０２９μＦ、線路長および線路幅の短縮率を０．４５、前記線路形成窓の幅を１５μｍ、第４の導電性ポリマー液の導電率を７，０００、第４の導電性ポリマー液で形成される導電性ポリマー層の厚さを２００μｍ、カーボングラファイト層の厚さを１μｍ、端子間の表面波結合に相当する等価結合容量を１×10-1８Ｆ/ｍ、エッチング内のボイドの平均厚さを０．３μｍとして計算した。
【０１２８】
図９と図１０に示す特性曲線は、前記整合インピーダンス損失線路部品を、ＦＲ４・印刷配線基板に搭載し、前記の整合インピーダンス損失線路部品の１つの信号端子が前記ＦＲ４・印刷配線基板上の半導体集積回路の信号出力端子に接続され、他の信号端子が５０Ωの特性インピーダンスを有する信号線路に接続され、２つのグランド端子は電源トレースに隣接するグランドプレーンにビアによって接続されている。
【０１２９】
図９と図１０において、ＭＩＬＬｘｘのｘｘは、前記線路形成窓の長さに等しいチップ長ｍｍの単位で表している。横軸には、周波数軸と、周波数を修正主要周波数（modified significant frequency：ＭＳＦ）として変換したスイッチング時間を併記している。ＭＳＦとスイッチング時間との関係は、
【非特許文献５】に示される。
【０１３０】
図９と図１０において、本例における整合インピーダンス損失線路部品の透過係数（Ｓ２１）はチップ長に依存するが、例えばチップ長が８ｍｍの場合はスイッチング時間が０．３９ｎｓのドライバに接続される信号線路上のクロストーク量を１/１０に抑圧する。また、例えばチップ長が１６ｍｍの場合はスイッチング時１ｎｓのドライバに接続される信号線路上のクロストークおよび電磁ノイズを１/１０に抑圧する。反射係数（Ｓ１１）はチップ長には関係なく、広い範囲でほぼ十分の値となっている。
【０１３１】
（実施の形態９）
図１１は、５０Ωの信号線路に使用したときの他の整合インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。図１２は、５０Ωの信号線路に使用したときの他の整合インピーダンス損失線路部品の反射係数（Ｓ１１）の計算値の一例である。
【０１３２】
図１１と図１２において、整合インピーダンス損失線路部品の単体の特性は、金属箔と、金属箔の一面に焼き付けて形成したポリウレタン絶縁塗料の厚さを１２μｍ、比誘電率を７．６、前記線路形成窓の幅を５０μｍ、第４の導電性ポリマー液の導電率を７，０００、第４の導電性ポリマー液で形成される導電性ポリマー層の厚さを２００μｍとして計算した。
【０１３３】
図１１と図１２に示す特性曲線は、前記整合インピーダンス損失線路部品を、ＦＲ４・印刷配線基板に搭載し、前記の整合インピーダンス損失線路部品の１つの信号端子が前記ＦＲ４・印刷配線基板上の半導体集積回路の信号出力端子に接続され、他の信号端子が５０Ωの特性インピーダンスを有する信号線路に接続され、２つのグランド端子は電源トレースに隣接するグランドプレーンにビアによって接続されている。
【０１３４】
図１１と図１２において、ＭＩＬＬｘｘのｘｘは、前記線路形成窓の長さに等しいチップ長ｍｍの単位で表している。横軸には、周波数と、周波数を修正主要周波数（modified significant frequency：ＭＳＦ）として変換したスイッチング時間を併記している。ＭＳＦとスイッチング時間との関係は、
【非特許文献５】に示される。
【０１３５】
図１１と図１２において、本例における整合インピーダンス損失線路部品の透過係数（Ｓ２１）はチップ長に依存するが、例えばチップ長が４ｍｍの場合はスイッチング時間が２８ｐｓのドライバに接続される信号線路上のクロストーク量を１/１０に抑圧する。また、例えばチップ長が１６ｍｍの場合はスイッチング時０．２６ｎｓのドライバに接続される信号線路上のクロストークおよび電磁ノイズを１/１０に抑圧する。反射係数（Ｓ１１）はチップ長には関係なく、広い範囲でほぼ十分の値となっている。
【０１３６】
（実施の形態１０）
図１３は、５０Ωの信号線路に使用したときの他の整合インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。図１４は、５０Ωの信号線路に使用したときの他の整合インピーダンス損失線路部品の反射係数（Ｓ１１）の計算値の一例である。
【０１３７】
図１３と図１４において、整合インピーダンス損失線路部品の単体の特性は、ＰＥＴを使用して形成される絶縁薄膜の厚さ１２μｍ、比誘電率を３、前記線路形成窓の幅を７０μｍ、第４の導電性ポリマー液の導電率を７，０００、第４の導電性ポリマー液で形成される導電性ポリマー層の厚さを２００μｍとして計算した。
【０１３８】
図１３と図１４に示す特性曲線は、前記整合インピーダンス損失線路部品を、ＦＲ４・印刷配線基板に搭載し、前記の整合インピーダンス損失線路部品の１つの信号端子が前記ＦＲ４・印刷配線基板上の半導体集積回路の信号出力端子に接続され、他の信号端子が５０Ωの特性インピーダンスを有する信号線路に接続され、２つのグランド端子は電源トレースに隣接するグランドプレーンにビアによって接続されている。
【０１３９】
図１３と図１４において、ＭＩＬＬｘｘのｘｘは、前記線路形成窓の長さに等しいチップ長ｍｍの単位で表している。横軸には、周波数と、周波数を修正主要周波数（modified significant frequency：ＭＳＦ）として変換したスイッチング時間を併記している。ＭＳＦとスイッチング時間との関係は、
【非特許文献５】に示される。
【０１４０】
図１３と図１４において、本例における整合インピーダンス損失線路部品の透過係数（Ｓ２１）はチップ長に依存するが、例えばチップ長が４ｍｍの場合はスイッチング時間が４５ｐｓのドライバに接続される信号線路上のクロストーク量を１/１０に抑圧する。また、例えばチップ長が１６ｍｍの場合はスイッチング時０．４ｎｓのドライバに接続される信号線路上のクロストークおよび電磁ノイズを１/１０に抑圧する。反射係数（Ｓ１１）はチップ長には関係なく、広い範囲でほぼ十分の値となっている。
ＭＩＬＬｘｘのｘｘは、前記線路形成窓の長さをｍｍの単位で表している。
【０１４１】
（実施の形態１１）
図１５は、スイッチング電源回路のＦＲ４・四層印刷配線基板の隣接配線層間に形成される直流電源線路以外の線路に使用したときの整合インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の他の一例である。図１６は、スイッチング電源回路のＦＲ４・四層印刷配線基板の隣接配線層間に形成される直流電源線路以外の線路に使用したときの他の整合インピーダンス損失線路部品の反射係数（Ｓ１１）の計算値の一例である。
【０１４２】
図１５と図１６において、整合インピーダンス損失線路部品の単体の特性は、６６５Ｖ定格の化成エッチドアルミ箔の酸化被膜の厚さを１μｍ、化成エッチドアルミ箔の１ｃｍ２あたりの固有静電容量を０．４９μＦ、線路長および線路幅の短縮率を０．４５、前記線路形成窓の幅を５０μｍ、第４の導電性ポリマー液の導電率を７，０００、第４の導電性ポリマー液で形成される導電性ポリマー層の厚さを２００μｍ、カーボングラファイト層の厚さを１μｍ、端子間の表面波結合に相当する等価結合容量を１×10-1８Ｆ/ｍ、エッチング内のボイドの平均厚さを０．３μｍとして計算した。
【０１４３】
図１５と図１６に示す特性曲線は、前記整合インピーダンス損失線路部品を、ＦＲ４・四層印刷配線基板に搭載し、前記の整合インピーダンス損失線路部品の１つの信号端子が前記ＦＲ４・印刷配線基板上のスイッチング電源回路のＮＭＯＳトランジスタのドレイン端子に接続され、他の信号端子が５０ｍｍの幅を有しグランドプレーン層に隣接する金属層のトレースに接続され、２つのグランド端子はグランドプレーンにビアによって接続されている。
【０１４４】
図１５と図１６において、ＭＩＬＬｘｘのｘｘは、前記線路形成窓の長さに等しいチップ長ｍｍの単位で表している。横軸には、周波数と、周波数を修正主要周波数（modified significant frequency：ＭＳＦ）として変換したスイッチング時間を併記している。ＭＳＦとスイッチング時間との関係は、
【非特許文献５】に示される。
【０１４５】
図１５と図１６において、本例における整合インピーダンス損失線路部品の透過係数（Ｓ２１）はチップ長に依存するが、チップ長が８ｍｍの場合はスイッチング時間が５ｎｓのＮＭＯＳトランジスタに接続されるトレースのクロストークおよび電磁ノイズを１/１０に抑圧する。また、チップ長が１６ｍｍの場合はスイッチング時１２．７ｎｓのＮＭＯＳトランジスタに接続されるトレースのクロストークおよび電磁ノイズを１/１０に抑圧する。また、チップ長が３２ｍｍの場合はスイッチング時２６．５ｎｓのＮＭＯＳトランジスタに接続されるトレースのクロストークおよび電磁ノイズを１/１０に抑圧する。反射係数（Ｓ１１）はチップ長には関係なく、広い範囲でほぼ十分の値となっている。
【０１４６】
（実施の形態１２）
図１７は、スイッチング電源回路のＦＲ４・二層印刷配線基板の配線層間に形成される直流電源線路以外の線路に使用したときの整合インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。図１８は、スイッチング電源回路のＦＲ４・二層印刷配線基板の配線層間に形成される直流電源線路以外の線路に使用したときの他の整合インピーダンス損失線路部品の反射係数（Ｓ１１）の計算値の一例である。
【０１４７】
図１７と図１８において、整合インピーダンス損失線路部品の単体の特性は、６６５Ｖ定格の化成エッチドアルミ箔の酸化被膜の厚さを１μｍ、化成エッチドアルミ箔の１ｃｍ２あたりの固有静電容量を０．４９μＦ、線路長および線路幅の短縮率を０．４５、前記線路形成窓の幅を５０μｍ、第４の導電性ポリマー液の導電率を７，０００、第４の導電性ポリマー液で形成される導電性ポリマー層の厚さを２００μｍ、カーボングラファイト層の厚さを１５μｍ、端子間の表面波結合に相当する等価結合容量を１×10-1８Ｆ/ｍ、エッチング内のボイドの平均厚さを０．３μｍとして計算した。
【０１４８】
図１７と図１８に示す特性曲線は、前記整合インピーダンス損失線路部品を、ＦＲ４・二層印刷配線基板に搭載し、前記の整合インピーダンス損失線路部品の１つの信号端子が前記ＦＲ４・印刷配線基板上のスイッチング電源回路のＮＭＯＳトランジスタのドレイン端子に接続され、他の信号端子が５０ｍｍの幅を有しグランドプレーン層に対向する金属層のトレースに接続され、２つのグランド端子はグランドプレーンにビアによって接続されている。
【０１４９】
図１７と図１８において、ＭＩＬＬｘｘのｘｘは、前記線路形成窓の長さに等しいチップ長ｍｍの単位で表している。横軸には、周波数と、周波数を修正主要周波数（modified significant frequency：ＭＳＦ）として変換したスイッチング時間を併記している。ＭＳＦとスイッチング時間との関係は、
【非特許文献５】に示される。
【０１５０】
図１７と図１８において、本例における整合インピーダンス損失線路部品の透過係数（Ｓ２１）はチップ長に依存するが、チップ長が８ｍｍの場合はスイッチング時間が５ｎｓのＮＭＯＳトランジスタに接続されるトレースのクロストークおよび電磁ノイズを１/１０に抑圧する。また、チップ長が１６ｍｍの場合はスイッチング時１２．７ｎｓのＮＭＯＳトランジスタに接続されるトレースのクロストークおよび電磁ノイズを１/１０に抑圧する。また、チップ長が３２ｍｍの場合はスイッチング時２６．５ｎｓのＮＭＯＳトランジスタに接続されるトレースのクロストークおよび電磁ノイズを１/１０に抑圧する。反射係数（Ｓ１１）はチップ長には関係なく、広い範囲でほぼ十分の値となっている。
【産業上の利用可能性】
【０１５１】
本発明は、従来の技術では解決が困難であったスイッチングモード電気回路を使用する電気・電子機器のＥＭＣ（電磁適合性）問題を容易に解決することが出来る。特に高速スイッチング素子を内蔵する半導体集積回路、並びに半導体集積回路を内蔵する、情報技術機器、マルチメディア機器、電力変換機器の、高性能化、設計容易化と設計期間の短縮化、小型軽量化、低消費電力化、低コスト化、品質・信頼性の向上、ＥＭＣ問題の解消又は低減、電磁ノイズによる誤動作の低減、およびシグナルインテグリティの向上を実現することが出来る。
【図面の簡単な説明】
【０１５２】
【図１】図１は、金属ペースト層形成チップの一例の断面図である。
【図２】図２は、低インピーダンス損失線路部品の一例の断面図である。
【図３】図３は、金属ペースト層形成チップの他の一例の断面図である。
【図４】図４は、金属ペースト層形成チップの他の一例の断面図である。
【図５】図５は、低インピーダンス損失線路部品と整合インピーダンス損失線路部品をディジタル回路基板に搭載した状態の一例の断面図である。
【図６】図６は、低インピーダンス損失線路部品と整合インピーダンス損失線路部品をフォワードコンバータ型スイッチング電源回路に使用する一例の回路図である。
【図７】図７は、印刷配線基板搭載時の低インピーダンス損失線路部品の端子インピーダンスの計算値の一例である。
【図８】図８は、印刷配線基板搭載時の低インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。
【図９】図９は、５０Ωの信号線路に使用したときの整合インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。
【図１０】図１０は、公称５０Ωの信号線路用の前記第２の整合インピーダンス損失線路部品の反射係数（Ｓ１１）の計算値の一例である。
【図１１】図１１は、５０Ωの信号線路に使用したときの他の整合インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。
【図１２】図１２は、５０Ωの信号線路に使用したときの他の整合インピーダンス損失線路部品の反射係数（Ｓ１１）の計算値の一例である。
【図１３】図１３は、５０Ωの信号線路に使用したときの他の整合インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。
【図１４】図１４は、５０Ωの信号線路に使用したときの他の整合インピーダンス損失線路部品の反射係数（Ｓ１１）の計算値の一例である。
【図１５】図１５は、スイッチング電源回路のＦＲ４・四層印刷配線基板の隣接配線層間に形成される直流電源線路以外の線路に使用したときの整合インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。
【図１６】図１６は、スイッチング電源回路のＦＲ４・四層印刷配線基板の隣接配線層間に形成される直流電源線路以外の線路に使用したときの他の整合インピーダンス損失線路部品の反射係数（Ｓ１１）の計算値の一例である。
【図１７】図１７は、スイッチング電源回路のＦＲ４・二層印刷配線基板の配線層間に形成される直流電源線路以外の線路に使用したときの整合インピーダンス損失線路部品の透過係数（Ｓ２１）の計算値の一例である。
【図１８】図１８は、スイッチング電源回路のＦＲ４・二層印刷配線基板の配線層間に形成される直流電源線路以外の線路に使用したときの他の整合インピーダンス損失線路部品の反射係数（Ｓ１１）の計算値の一例である。
【符号の説明】
【０１５３】
１  化成エッチドアルミニウム箔
２、２３，３３  線路形成窓
３、１１、３２  レジスト膜層
４  第１の導電性ポリマー層
５  第２の導電性ポリマー層
６  第３の導電性ポリマー層
７  第４の導電性ポリマー層
８  カーボンペースト層
９、２６、３５  金属ペースト層
１１  金属ペースト層形成チップ
１２  陽極金属箔
１３、１４  陰極金属箔
１５  熱硬化性のエポキシ樹脂外装体
２１  金属箔
２２  絶縁塗料層
２５、３４  導電性ポリマー層
３１  ＰＥＮ絶縁薄膜
４１、４３、４７、５７、５８、５９、６０、６１、６３、６４、７０、７１  ビア
４２、４４、４８、５１、５３、６６，６８  グランド端子
４５、６５、６９  電源端子
４６  半導体集積回路
４９  信号出力端子
５０、５４  信号端子
５２  整合インピーダンス損失線路部品
５５  印刷配線基板
６２、５６  信号トレース
６７  低インピーダンス損失線路部品
７２  電源トレース
７３  グランドプレーン
７９、１０７、１０８、１０９  ダイオード
８０、１１３  コンデンサ
８１  直流電源
８２、８３、８４、８６、８７、８８、９０、９１、９２、９３、９５、９６、９７、９９、１００、１０１、１０２、１０３、１０５、１０６、１１０、１１２、１１４、１１５、１１７、１１８、１１９、１２０  端子  
１０４  変圧器  
８５、１１１  チョークコイル
８９、１１６  低インピーダンス損失線路部品
９４  ＮチャネルＭＯＳＦＥＴ
９８  整合インピーダンス損失線路部品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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