(57)【要約】【課題】プリアンブルの生成において消費する電力を削減できるプリアンブル生成方法を提供すること。【解決手段】複数種の符号系列を用いたプリアンブルを生成する方法は、レート変換前の各符号系列に対して、各符号系列に隣接する符号系列の組合せパターン毎に、予め生成したレート変換後の符号系列の部分情報を複数選択するステップと、選択した複数の部分情報を用いて、レート変換後の符号系列を生成するステップと、を含む。【選択図】図３
2014003393.tif 000002
【特許請求の範囲】
【請求項１】
複数種の符号系列を用いたプリアンブルを生成する方法であって、
レート変換前の各符号系列に対して、前記各符号系列に隣接する符号系列の組合せパターン毎に、予め生成したレート変換後の符号系列の部分情報を複数選択するステップと、
前記選択した複数の部分情報を用いて、前記レート変換後の符号系列を生成するステップと、
を含む、
プリアンブル生成方法。
【請求項２】
請求項１に記載のプリアンブル生成方法であって、
前記生成するステップは、
前記レート変換前の各符号系列に応じて、前記選択した複数の部分情報の符号を反転する符号反転ステップを更に含む、
プリアンブル生成方法。
【請求項３】
請求項１に記載のプリアンブル生成方法であって、
前記部分情報は、
前記各符号系列に隣接する符号系列の組合せパターンによって、情報が異なる第１部分情報と、
前記各符号系列に隣接する符号系列の組合せの全てのパターンにおいて、情報が同じである第２部分情報と、を含む、
プリアンブル生成方法。
【請求項４】
請求項３に記載のプリアンブル生成方法であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せパターンによって、情報が異なる前部分情報と、
前記各符号系列に隣接する符号系列のうち、時間的に後ろに隣接する符号系列との組合せパターンによって、情報が異なる後部分情報と、を含む、
プリアンブル生成方法。
【請求項５】
請求項３に記載のプリアンブル生成方法であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せパターンによって、情報が異なり、
前記第２部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に後ろに隣接する符号系列との組合せの全てのパターンにおいて、情報が同じである、
プリアンブル生成方法。
【請求項６】
請求項３に記載のプリアンブル生成方法であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に後に隣接する符号系列との組合せパターンによって、情報が異なり、
前記第２部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せの全てのパターンにおいて、情報が同じである、
プリアンブル生成方法。
【請求項７】
請求項３に記載のプリアンブル生成方法であって、
前記第１部分情報において、
前記各符号系列に隣接する符号系列の組合せのうち、符号の異なる同種の符号系列の組合せパターンは、いずれか１つのパターンを用いる、
プリアンブル生成方法。
【請求項８】
複数種の符号系列を用いたプリアンブルを生成するプリアンブル生成装置であって、
レート変換前の各符号系列に対して、前記各符号系列に隣接する符号系列の組合せパターン毎に、予め生成したレート変換後の符号系列の部分情報を複数蓄積するメモリと、
前記レート変換前の各符号系列に応じて、前記メモリから前記部分情報を出力するタイミングを制御するコントローラと、
を含む、
プリアンブル生成装置。
【請求項９】
請求項８に記載のプリアンブル生成装置であって、
前記レート変換前の各符号系列に応じて、前記メモリから出力される部分情報の符号を反転する符号反転部を更に含む、
プリアンブル生成装置。
【請求項１０】
請求項８に記載のプリアンブル生成装置であって、
前記部分情報は、
前記各符号系列に隣接する符号系列の組合せパターンによって、情報が異なる第１部分情報と、
前記各符号系列に隣接する符号系列の組合せの全てのパターンにおいて、情報が同じである第２部分情報と、を含む、
プリアンブル生成装置。
【請求項１１】
請求項１０に記載のプリアンブル生成装置であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せパターンによって、情報が異なる前部分情報と、
前記各符号系列に隣接する符号系列のうち、時間的に後ろに隣接する符号系列との組合せパターンによって、情報が異なる後部分情報と、を含む、
プリアンブル生成装置。
【請求項１２】
請求項１０に記載のプリアンブル生成装置であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せパターンによって、情報が異なり、
前記第２部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に後ろに隣接する符号系列との組合せの全てのパターンにおいて、情報が同じである、
プリアンブル生成装置。
【請求項１３】
請求項１０に記載のプリアンブル生成装置であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に後に隣接する符号系列との組合せパターンによって、情報が異なり、
前記第２部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せの全てのパターンにおいて、情報が同じである、
プリアンブル生成装置。
【請求項１４】
請求項１０に記載のプリアンブル生成装置であって、
前記第１部分情報において、
前記各符号系列に隣接する符号系列の組合せのうち、符号の異なる同種の符号系列の組合せパターンは、いずれか１つのパターンを用いる、
プリアンブル生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、レート変換を必要とする通信システムにおいて相補系列（例えば、Ｇｏｌａｙ系列）を用いたプリアンブルを生成するプリアンブル生成方法及びプリアンブル生成装置に関する。
【背景技術】
【０００２】
近年、無線通信の高データレートの需要が著しく増大している。例えば、無線パーソナルエリアネットワーク（ＷＰＡＮ）向けの高データレートの使用である。また、非圧縮高精細度（ＨＤ）ビデオ用の無線ストリーミング及び極めて高いダウンロード速度を有する無線シンク・アンド・ゴー（synch-and-go）の用途が、多くの注目を集めるようになった。特許文献１において、６０ＧＨｚ帯（ミリ波帯）を利用してマルチギガビット無線通信が提案されている。
【０００３】
ここで、ミリ波通信規格には、通常、物理層（ＰＨＹ）におけるシングルキャリア（ＳＣ）とマルチキャリア（例えば、ＯＦＤＭ）の２つのモードが規定されている。マルチキャリアモードであるＯＦＤＭモードは、より高いデータレートを、より高い信頼性によって実現するために利用される。ミリ波通信規格では、ＳＣとＯＦＤＭとの両方のモードに、同じプリアンブル形式を使用することが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１０／０１１１２２９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者らは、相補系列（例えば、Ｇｏｌａｙ系列）を用いたプリアンブルを生成するプリアンブル生成方法及びプリアンブル生成装置を検討した。しかしながら、従来のプリアンブル生成方法及びプリアンブル生成装置を用いても、レート変換を必要とするシステムに十分に対応したプリアンブルを得ることは困難であった。
【０００６】
従って、本開示は、前記課題を解決するために、レート変換を必要とするシステムに十分に対応したプリアンブルを得ることができるプリアンブル生成方法及びプリアンブル生成装置を提供する。
【課題を解決するための手段】
【０００７】
本開示は、複数種の符号系列を用いたプリアンブルを生成する方法であって、レート変換前の各符号系列に対して、前記各符号系列に隣接する符号系列の組合せパターン毎に、予め生成したレート変換後の符号系列の部分情報を複数選択するステップと、前記選択した複数の部分情報を用いて、前記レート変換後の符号系列を生成するステップと、を含む、プリアンブル生成方法を提供する。
【０００８】
また、本開示は、複数種の符号系列を用いたプリアンブルを生成するプリアンブル生成装置であって、レート変換前の各符号系列に対して、前記各符号系列に隣接する符号系列の組合せパターン毎に、予め生成したレート変換後の符号系列の部分情報を複数蓄積するメモリと、前記レート変換前の各符号系列に応じて、前記メモリから前記部分情報を出力するタイミングを制御するコントローラと、
を含む、プリアンブル生成装置を提供する。
【発明の効果】
【０００９】
本開示に係るプリアンブル生成方法及びプリアンブル生成装置によれば、プリアンブルの生成において消費する電力を削減できる。
【図面の簡単な説明】
【００１０】
【図１】ミリ波通信システムの物理層（ＰＨＹ）におけるＳＣ及びＯＦＤＭの各モードのためのプリアンブルのフレーム構成の一例を示す概略図
【図２】第１の実施形態によるプリアンブル生成装置の内部構成を示すブロック図
【図３】各修正Ｇｏｌａｙ系列を３つの部分に分割して必要情報をメモリに格納する方法を示す概略図
【図４】メモリに格納された情報から修正Ｇｏｌａｙ系列を生成する方法の例を示す概略図
【図５】レート変換後のプリアンブルを生成するために必要な情報を予め生成する方法を示すフローチャート
【図６】特許文献１によるプリアンブル生成方法の精度と本開示によるプリアンブル生成方法の精度を比較するためのグラフ
【図７】後部分情報を考慮しないで各修正Ｇｏｌａｙ系列を２つの部分に分割して必要な部分情報をメモリに格納する方法を示す概略図
【発明を実施するための形態】
【００１１】
以下、本開示の実施形態について、図面を参照して説明する。
【００１２】
図面のいくつか又は全ては例示のための略図であり、必ずしも示された要素の実際の相対的なサイズを描写していないことを理解されよう。図面は、本開示の１つ又は複数の実施形態を明示的な理解と共に示すように提供され、クレームの範囲又は意味を限定するために使用されない。
【００１３】
＜本開示に至る経緯＞
ミリ波通信規格では、ＳＣとＯＦＤＭとの両方のモードに、同じプリアンブル形式を使用しているため、ＯＦＤＭモードを利用するためには、ＳＣモードとＯＦＤＭモードとの間のサンプリングレートを調整するレート変換処理が必要である。
【００１４】
特許文献１において説明されている「パケットプリアンブルを生成する方法及び装置（Method and apparatus of generating packet preamble）」では、物理層（ＰＨＹ）におけるＳＣ及びＯＦＤＭの各モードのためのパケットプリアンブルを伝送する方法が提案されている。この方法では、信号を検出し、チャネルを評価し、送信機変調方式を選択するために、３つの系列が使用される。
【００１５】
第１の系列、第２の系列及び第３の系列が、メモリに格納されたＧａとＧｂによる一対のＧｏｌａｙ系列から生成される。その後、各系列は、π／２シフトＢＰＳＫ変調、パルス整形フィルタ及びレート変換を含むデジタル処理によって処理される。
【００１６】
しかし、特許文献１における、これらのプロセスは、プリアンブルを生成する度に、実行される。したがって、この方法による演算量は多く、多くの電力を消費する。
【００１７】
一方、無線通信端末の消費電力を抑える努力が行われてきた。しかし、高データレートの要件によって無線通信端末における消費電力量が犠牲にならないことが望ましい。
【００１８】
＜本開示の概要＞
以下、本明細書において用いられる用語の定義を示す。
【００１９】
プリアンブル：２つ以上の装置間において伝送タイミングを同期させるために用いる。通信において使用される信号の一部分である。
【００２０】
浮動小数点演算：小数点が固定小数点表示として使用されないため、広範囲の値をカバー可能な数の演算を指す。
【００２１】
固定小数点演算：数が基数点の前および後に固定数の桁数を有する数の演算を指す。
【００２２】
本開示は、レート変換を必要とするプリアンブル生成方法及びプリアンブル生成装置を示す。この方法及び装置は、一実施形態として、物理層（ＰＨＹ）においてシングルキャリア（ＳＣ）モードとマルチキャリアモード（例えば、ＯＦＤＭモード）のいずれかによって動作可能なミリ波帯域を用いた通信システムに有利である。
【００２３】
しかし、他の帯域への用途が、本開示に類似する実施形態から得ることができるため、本開示はミリ波帯域を用いた通信システムに限定されない。
【００２４】
本開示のプリアンブル生成方法では、予めメモリに蓄積され、浮動小数点演算によってレート変換されたプリアンブルサンプルを用いる。メモリに蓄積されたプリアンブルサンプルを用いる利点は、π／２シフトＢＰＳＫ変調とレート変換とのための演算を省略できる点である。したがって、演算によって消費されていた電力を低減できる。
【００２５】
また、浮動小数点演算を用いてレート変換されたプリアンブルサンプルは、固定小数点演算を用いてレート変換されたプリアンブルサンプルよりも高い精度を有する。
【００２６】
本開示のプリアンブル生成方法では、プリアンブルの生成に要するメモリ容量を縮小するために、３つの連続した相補系列（例えば、Ｇｏｌａｙ系列）の関係を考慮してメモリが設計される。
【００２７】
プリアンブルは、ショートトレーニングフィールド（ＳＴＦ）及びチャネル推定フィールド（ＣＥＦ）を有する。また、各フィールドは、複数のＧｏｌａｙ系列（ＧａとＧｂ）を用いて構成される。
【００２８】
プリアンブル生成方法は、メモリから得られる修正Ｇｏｌａｙ系列を使用することによってプリアンブルを再構成する工程を含む。各修正Ｇｏｌａｙ系列は、３つの部分、すなわち前部分情報、中間部分情報及び後部分情報に分割される。
【００２９】
前部分情報および後部分情報は、例えば、ＳＴＦ、ＣＥＦのような一連の系列内における時間的に前後に隣接するＧｏｌａｙ系列との畳み込みフィルタリングによって決まるプリアンブルサンプルである。つまり、Ｇａの前部分情報であっても、（Ｇａ、Ｇａ）の組合せと、（Ｇｂ、Ｇａ）の組合せでは、異なる内容となる。なお、後部分情報も同様である。
【００３０】
中間部分情報は、時間的に前後に隣接するＧｏｌａｙ系列に依存しない部分である。つまり、Ｇｏｌａｙ系列：Ｇａ、Ｇｏｌａｙ系列：Ｇｂに対して、それぞれ固定値となる部分である。
【００３１】
したがって、前部分情報の長さＭと後部分情報の長さＮは、それぞれ切り捨て（truncation）と補間フィルタのタップ数Ｋに依存する。
【００３２】
なお、レート変換プロセスでは、補間フィルタ出力の長さがＫ−１増加された場合にプリアンブルサンプルの切り捨てを含んでもよい。
【００３３】
プリアンブル生成方法では、幾つかの前部分情報又は後部分情報のための領域をメモリから除去することによってメモリ容量をさらに縮小できる。
【００３４】
図１は、ミリ波帯域を用いた通信システムの物理層（ＰＨＹ）におけるＳＣ及びＯＦＤＭの各モードのためのプリアンブルのフレーム構成の一例を示す概略図である。なお、本実施の形態は、ミリ波帯域に限らず、レート変換するシステムに、適応できる。
【００３５】
図１では、プリアンブルは、Ｇａ１２８とＧｂ１２８を有するＧｏｌａｙ系列である。本実施形態におけるＧｏｌａｙ系列の長さは１２８である。図１に示したプリアンブル１００は、ショートトレーニングフィールド（ＳＴＦ）１０１及びチャネル推定フィールド（ＣＥＦ）１０２）を有する。ＳＴＦ１０１は、１６個のＧｏｌａｙ系列の「Ｇａ１２８」と、１個のＧｏｌａｙ系列の「−Ｇａ１２８」を有する。ＣＥＦ１０２は、９個のＧｏｌａｙ系列を有する。この９個のＧｏｌａｙ系列は、２個のサブグループであるＧｖ５１２  １０３及びＧｕ５１２  １０４と、１個の−Ｇｂ１２８とに分割できる。
【００３６】
本開示における二進系列（例えば、Ｇａ１２８又はＧｂ１２８）の前の負符号「−」は、その二進系列の二進値の反転を表すために使用される。例えば、負符号「−」によって、二進数「１」が二進数「０」に反転される。
【００３７】
効率的なプリアンブルを構成するため、ＳＣ及びＯＦＤＭの各モードのためのプリアンブルが類似の形式又は構造を有することが望ましい。しかし、ＳＣモードでの伝送レートとＯＦＤＭモードでの伝送レートが異なるため、ＯＦＤＭモードでは物理層（ＰＨＹ）においてレート変換を処理する必要がある。このレート変換処理の結果、ＯＦＤＭモードでのプリアンブルレートはＳＣモードでのプリアンブルレートの例えば１．５倍に設定される。
【００３８】
（第１の実施形態）
図２は、第１の実施形態のプリアンブル生成装置の内部構成を示すブロック図である。図２では、プリアンブル生成装置は、メモリ１０１と、アドレスコントローラ１０３と、符号反転部１０５と、ＤＡＣ（Digital-to-Analog Converter）１０７とを備える。
【００３９】
メモリ１０１は、予め演算によって得られた、レート変換後のプリアンブルの基となる情報を記憶する。図２は、メモリ１０１に「Ｍ１，Ｍ２，・・・，ＭＮ」の各情報が格納された例を示す。各情報「Ｍ１，Ｍ２，・・・，ＭＮ」は、後述する本開示の方法によって演算により決定される。「Ｍ１，Ｍ２，・・・，ＭＮ」はすべて別個の情報である。
【００４０】
アドレスコントローラ１０３は、外部から入力されたタイミング情報に基づいて、レート変換後のプリアンブル１１１を構成するために必要な情報をメモリ１０１から読み出す。
【００４１】
符号反転部１０５は、外部から入力されたタイミング情報に基づいて、メモリ１０１から読み出した情報の符号を反転する。
【００４２】
ＤＡＣ１０７は、デジタルデータであるレート変換後のプリアンブル１１１をアナログのベースバンド信号１１３に変換する。
【００４３】
以下、レート変換前後のプリアンブルの関係、及び、メモリ１０１に格納される部分情報について説明する。
【００４４】
図１に示したプリアンブルのフレーム構成例では、レート変換前のプリアンブルの長さを３３２８（＝２６×１２８）サンプルと算出できる。レート変換比率が１．５では、レート変換後のプリアンブルの長さは４９９２（＝３３２８×１．５）サンプルとなる。
【００４５】
本開示では、４９９２個のプリアンブルサンプルを有するレート変換後のプリアンブルは、メモリ１０１から読み出した部分情報を用いて再構成された修正Ｇｏｌａｙ系列によって生成される。
【００４６】
修正Ｇｏｌａｙ系列は、レート変換前のプリアンブルのフレーム構造と関連付けられる。また、各修正Ｇｏｌａｙ系列の長さは１９２（＝１２８Ｘ１．５）サンプルである。
【００４７】
各修正Ｇｏｌａｙ系列は、３つの部分、すなわち前部分情報、中間部分情報及び後部分情報に分けることができる。図３は、各修正Ｇｏｌａｙ系列を３つの部分に分割して必要な部分情報をメモリに格納する方法を示す概略図である。図３に示すＳｙは、１２８レベルのＧｙ１２８を中心に１９２レベルに変換した修正Ｇｏｌａｙ系列である。なお、レート変換前のＧｏｌａｙ系列Ｇｘ１２８、Ｇｙ１２８、Ｇｚ１２８は、Ｇａ１２８、Ｇｂ１２８、−Ｇａ１２８又は−Ｇｂ１２８によって示される二進系列のいずれかである。
【００４８】
このため、修正Ｇｏｌａｙ系列Ｓｙを構成するために、１２８レベルのＧｘ１２８、Ｇｙ１２８及びＧｚ１２８の前後関係を利用することが必要である。図３では、Ｇｘ１２８は、Ｇｙ１２８の前にある１２８レベルのＧｏｌａｙ系列であり、Ｇｚ１２８は、Ｇｙ１２８の後にある１２８レベルのＧｏｌａｙ系列である。
【００４９】
図３では、修正Ｇｏｌａｙ系列Ｓｙの前部分情報、中間部分情報、後部分情報は、それぞれ、「ｆ＿Ｇｘ＿Ｇｙ」、「ｍ＿Ｇｙ」、「ｂ＿Ｇｙ＿Ｇｚ」としてメモリ１０１に格納される。前部分情報「ｆ＿Ｇｘ＿Ｇｙ」は、時間的に前において隣接する２つのＧｏｌａｙ系列、つまり、先頭の２つのＧｏｌａｙ系列Ｇｘ１２８及びＧｙ１２８との間の補間フィルタによる畳み込みフィルタリングと関連付けられる。
【００５０】
中間部分情報「ｍ＿Ｇｙ」は、Ｇｘ１２８、または、Ｇｚ１２８に依存せずに、単独でＧｏｌａｙ系列Ｇｙ１２８との間の補間フィルタによる畳み込みフィルタリングと関連付けられる。
【００５１】
後部分情報「ｂ＿Ｇｙ＿Ｇｚ」は、時間的に前において隣接する２つのＧｏｌａｙ系列、つまり、後尾の２つのＧｏｌａｙ系列Ｇｙ１２８及びＧｚ１２８との間の補間フィルタによる畳み込みフィルタリングと関連付けられる。なお、修正Ｇｏｌａｙ系列を構成する各部分情報の長さは、補間フィルタのタップ数とレート変換プロセスの実装に依存する。
【００５２】
図４は、メモリに格納された部分情報から修正Ｇｏｌａｙ系列を生成する方法の例を示す概略図である。図４に示す例では、１２８レベルの−Ｇａ１２８５０２はＧａ１２８５０１の符号が反転したＧｏｌａｙ系列である。しかし、修正Ｇｏｌａｙ系列Ｓ２５は、修正Ｇｏｌａｙ系列Ｓ１９の符号が反転したＧｏｌａｙ系列に一致しない。
【００５３】
これは、修正Ｇｏｌａｙ系列が、１９２レベルのＧｏｌａｙ系列であり、求める修正Ｇｏｌａｙ系列に対応するＧｏｌａｙ系列とこれに隣接したＧｏｌａｙ系列の相関関係によって構成されているためである。
【００５４】
つまり、修正Ｇｏｌａｙ系列Ｓ１９は（−Ｇｂ、Ｇａ、−Ｇｂ）の組合せであり、修正Ｇｏｌａｙ系列Ｓ２５は（Ｇｂ、−Ｇａ、−Ｇｂ）の組合せであるため、時間的に隣接するＧｏｌａｙ系列が異なる組合せとなる。このため、Ｇａに対する部分情報であっても、異なる部分情報となる。
【００５５】
図４に示した１２８レベルのプリアンブルにおいて、Ｇａ１２８５０１は、［−Ｇｂ１２８；Ｇａ１２８；−Ｇｂ１２８］のＧｏｌａｙ系列の中間にある。したがって、Ｇａ１２８５０１に対応する修正Ｇｏｌａｙ系列Ｓ１９は「ｎＧｂ＿Ｇａ＿ｎＧｂ」と示される。ここで、表記「ｎＧｂ」は「−Ｇｂ１２８」を示す。
【００５６】
図３を参照して上述したように、修正Ｇｏｌａｙ系列は、前部分情報、中間部分情報及び後部分情報に分けることができる。また、修正Ｇｏｌａｙ系列の前部分情報、中間部及び後部分情報は、それぞれ、「ｆ＿Ｇｘ＿Ｇｙ」、「ｍ＿Ｇｙ」、「ｂ＿Ｇｙ＿Ｇｚ」と表される。
【００５７】
したがって、修正Ｇｏｌａｙ系列Ｓ１９は、前部分情報としての「ｆ＿ｎＧｂ＿Ｇａ」５０７と、中間部分情報としての「ｍ＿Ｇａ」５０８と、後部分情報としての「ｂ＿Ｇａ＿ｎＧｂ」５０９と、を用いて構成される。
【００５８】
また、図４に示したプリアンブルにおいて、−Ｇａ１２８５０２は、［Ｇｂ１２８；−Ｇａ１２８；−Ｇｂ１２８］のＧｏｌａｙ系列の中間にある。したがって、−Ｇａ１２８５０２に対応する修正Ｇｏｌａｙ系列Ｓ２５は「Ｇｂ＿ｎＧａ＿ｎＧｂ」と示される。
【００５９】
したがって、修正Ｇｏｌａｙ系列Ｓ２５は、前部分情報としての「ｆ＿ｎＧｂ＿Ｇａ」５０７の符号反転ブロックと、中間部分情報としての「ｍ＿Ｇａ」５０８の符号反転ブロックと、後部分情報としての「ｂ＿ｎＧａ＿ｎＧｂ」５１０と、を含む構成である。なお、符号の反転は図２に示した符号反転部１０５によって行われる。
【００６０】
このように、修正Ｇｏｌａｙ系列Ｓ１９と修正Ｇｏｌａｙ系列Ｓ２５を生成するにあたって、メモリ１０１に格納された「ｆ＿ｎＧｂ＿Ｇａ」５０７と「ｍ＿Ｇａ」５０８を共用できる。また、修正Ｇｏｌａｙ系列Ｓ１９，Ｓ２５に限ると、これらの修正Ｇｏｌａｙ系列を生成するために必要な部分情報は、「ｆ＿ｎＧｂ＿Ｇａ」５０７、「ｍ＿Ｇａ」５０８、「ｂ＿Ｇａ＿ｎＧｂ」５０９、及び「ｂ＿ｎＧａ＿ｎＧｂ」５１０の４つの部分情報である。
【００６１】
したがって、各修正Ｇｏｌａｙ系列を生成するための情報をメモリ１０１に格納する際に、１９２レベルのプリアンブル全体にわたって重複情報を除去することで、修正Ｇｏｌａｙ系列を生成するために必要なメモリ容量を縮小できる。
【００６２】
図５は、レート変換後のプリアンブルを生成するために必要な部分情報を予め生成する方法を示すフローチャートである。なお、図５の方法は、図２に示したプリアンブル生成装置が行うのではなく、プログラムを実行可能なコンピュータ（以下「情報生成装置」という）によって行われる。以下の説明では、補間フィルタのタップ数がＫであり、修正Ｇｏｌａｙ系列の長さＬ＝１９２であると仮定する。
【００６３】
まず、情報生成装置は、１２８レベルのプリアンブルを、例えば、補間フィルタによって、予めレート変換した１９２レベルのプリアンブルにおける第１の修正Ｇｏｌａｙ系列Ｓ１を選択する（ステップＳ１０１）。次に、情報生成装置は、修正Ｇｏｌａｙ系列Ｓ１を前部分情報、中間部分情報及び後部分情報の３つの部分に分割する（ステップＳ１０３）。
【００６４】
前部分情報に対して、情報生成装置は、修正Ｇｏｌａｙ系列Ｓ１の先頭のＭ個のプリアンブルサンプルをメモリ１０１に格納する（ステップＳ１０５）。次に、情報生成装置は、格納したプリアンブルサンプルを、修正Ｇｏｌａｙ系列Ｓ１に対応する１２８レベルのＧｏｌａｙ系列（Ｇｙ１２８）とその前のＧｏｌａｙ系列（Ｇｘ１２８）の各表記に基づいてラベル（ｆ＿Ｇｘ＿Ｇｙ）を付ける（ステップＳ１０７）。
【００６５】
中間部分情報に対して、情報生成装置は、修正Ｇｏｌａｙ系列Ｓ１のＭ＋１番目からＬ−Ｎ番目のプリアンブルサンプルをメモリ１０１に格納する（ステップＳ１０９）。次に、情報生成装置は、格納したプリアンブルサンプルを、修正Ｇｏｌａｙ系列Ｓ１に対応する１２８レベルのＧｏｌａｙ系列（Ｇｙ１２８）の表記に基づいてラベル（ｍ＿Ｇｙ）を付ける（ステップＳ１１１）。
【００６６】
後部分情報に対して、情報生成装置は、修正Ｇｏｌａｙ系列Ｓ１の後尾のＮ個のプリアンブルサンプルをメモリ１０１に格納する（ステップＳ１１３）。次に、情報生成装置は、格納したプリアンブルサンプルを、修正Ｇｏｌａｙ系列Ｓ１に対応する１２８レベルのＧｏｌａｙ系列（Ｇｙ１２８）とその後のＧｏｌａｙ系列（Ｇｚ１２８）の各表記に基づいてラベルを付ける（ｂ＿Ｇｙ＿Ｇｚ）（ステップＳ１１５）。
【００６７】
なお、上記ＭとＮの値が、Ｍ＋Ｎ＝（Ｋ−１）／２のように、タップ数Ｋとダウンサンプリング係数に関連してもよい。左記式では、ダウンサンプリング係数は１／２である。
【００６８】
次に、情報生成装置は、現行の修正Ｇｏｌａｙ系列が１９２レベルのプリアンブルにおける最後の修正Ｇｏｌａｙ系列か否かを判断し（ステップＳ１１７）、最後の修正Ｇｏｌａｙ系列であればステップＳ１１９に進み、最後の修正Ｇｏｌａｙ系列でなければステップＳ１２１に進む。ステップＳ１２１では、情報生成装置は、次の修正Ｇｏｌａｙ系列を選択し（ステップＳ１２１）、ステップＳ１０３に戻る。一方、ステップＳ１１９では、情報生成装置は、メモリ１０１に格納したプリアンブルサンプルの内、ラベルが重複するプリアンブルサンプルの１つを残して他は削除する。ステップＳ１１９の処理によってメモリ１０１に格納した情報がマージされるため、メモリ容量を縮小できる。
【００６９】
以下、上記説明した第１の実施形態の方法を、図１に示した１２８レベルのプリアンブルに対応する修正Ｇｏｌａｙ系列に適用した場合について説明する。まず、第１の修正Ｇｏｌａｙ系列Ｓ１の前部分情報、中間部分情報、後部分情報は、それぞれ、ラベル「ｆ＿０＿Ｇａ」、「ｍ＿Ｇａ」、「ｂ＿Ｇａ＿Ｇａ」が付けられる。項「０」は、１２８レベルでの前のＧｏｌａｙ系列がない、つまり、先頭のＧｏｌａｙ系列であることを示す。次に、第２の修正Ｇｏｌａｙ系列Ｓ２の前部分情報、中間部分情報、後部分情報は、それぞれ、ラベル「ｆ＿Ｇａ＿Ｇａ」、「ｍ＿Ｇａ」、「ｂ＿Ｇａ＿Ｇａ」が付けられる。
【００７０】
同様に、第３の修正Ｇｏｌａｙ系列Ｓ３の前部分情報、中間部分情報、後部分情報は、それぞれ、ラベル「ｆ＿Ｇａ＿Ｇａ」、「ｍ＿Ｇａ」、「ｂ＿Ｇａ＿Ｇａ」が付けられる。このプロセスは、最後の修正Ｇｏｌａｙ系列Ｓ２６の前部分情報、中間部分情報、後部分情報にそれぞれラベル付けられるまで、全ての修正Ｇｏｌａｙ系列に対して繰り返される。最後に、ステップＳ１１９において、メモリ１０１に格納されたラベル付けされた情報がマージされる。
【００７１】
修正Ｇｏｌａｙ系列Ｓ２と修正Ｇｏｌａｙ系列Ｓ３の生成には、「ｆ＿Ｇａ＿Ｇａ」、「ｍ＿Ｇａ」及び「ｂ＿Ｇａ＿Ｇａ」の３つの情報を共用できる。また、修正Ｇｏｌａｙ系列Ｓ１と修正Ｇｏｌａｙ系列Ｓ２の生成には、「ｍ＿Ｇａ」及び「ｂ＿Ｇａ＿Ｇａ」の２つの情報を共用できる。このため、修正Ｇｏｌａｙ系列Ｓ１〜Ｓ２６を生成するためには、メモリ１０１に以下の情報が格納されていれば良い。
【００７２】
・２つの中間部分情報：
「ｍ＿Ｇａ」、「ｍ＿Ｇｂ」
・７つの前部分情報：
「ｆ＿０＿Ｇａ」、
「ｆ＿Ｇａ＿Ｇａ」、「ｆ＿Ｇａ＿ｎＧａ」、
「ｆ＿Ｇａ＿Ｇｂ」、「ｆ＿Ｇａ＿ｎＧｂ」、
「ｆ＿Ｇｂ＿Ｇａ」、「ｆ＿Ｇｂ＿ｎＧａ」
・７つの後部分情報：
「ｂ＿Ｇａ＿Ｇａ」、「ｂ＿Ｇａ＿ｎＧａ」、
「ｂ＿Ｇａ＿Ｇｂ」、「ｂ＿ｎＧａ＿Ｇｂ」、
「ｂ＿Ｇｂ＿ｎＧａ」、「ｂ＿ｎＧｂ＿ｎＧａ」、
「ｂ＿ｎＧｂ＿０」
【００７３】
前述したように、修正Ｇｏｌａｙ系列を構成する各部分の長さが、補間フィルタのタップ数とレート変換プロセスの実装に依存する。例えば、タップ数Ｋ＝７１、修正Ｇｏｌａｙ系列の長さＬ＝１９２、修正Ｇｏｌａｙ系列の前部分情報の長さＭ＝１７、修正Ｇｏｌａｙ系列の後部分情報の長さＮ＝１８では、修正Ｇｏｌａｙ系列の前部分情報、中間部分情報、後部分情報の各長さは、それぞれ１７サンプル、１５７サンプル、１８サンプルである。
【００７４】
以上説明した本実施形態では、レート変換後のプリアンブルを構成する修正Ｇｏｌａｙ系列が３つの部分に分割され、各部分の情報は、レート変換前のＧｏｌａｙ系列に依存してラベル付けされた状態においてメモリ１０１に格納される。
【００７５】
このため、プリアンブルのレート変換において、メモリ１０１からラベル付けされた情報を読み出して修正Ｇｏｌａｙ系列を生成でき、レート変換のための演算による電力消費を削減できる。従って、レート変換後のプリアンブルの生成において、消費電力を削減できる。
【００７６】
また、メモリ１０１に格納されるラベル付けされた情報の内、重複する情報は省略できる。このため、メモリ１０１における修正Ｇｏｌａｙ系列を生成するための情報を記憶する領域を縮小できる。例えば、図１に示したプリアンブルにおいて、全てのプリアンブルサンプルをメモリに格納した場合、従来の方法によれば、２６×１９２＝４９９２個のプリアンブルサンプルを全て記憶する必要がある。一方、本実施形態によれば、２ｘ１５７＋７×１７＋７×１８＝５５９個のプリアンブルサンプルを記憶すればよい。このように、８８．８％を超えるメモリ容量の減少が可能になる。
【００７７】
図６は、特許文献１によるプリアンブル生成方法の精度と本開示によるプリアンブル生成方法の精度とを比較したグラフである。
【００７８】
なお、特許文献１では固定小数点演算を用いたフィルタリングプロセスによって、プリアンブルが生成され、本開示の方法では、浮動小数点演算を用いて情報を演算してプリアンブルが生成されている。また、図５に示した方法において演算した情報は、浮動小数点演算によって行われた演算結果を、固定小数点に変更して、メモリに格納されている。
【００７９】
図６に示すグラフ７０２，７０６は、固定小数点演算を用いたＧｏｌａｙ系列Ｇａの相関結果を示し、グラフ７０４，７０８は、Ｇｏｌａｙ系列Ｇｂの相関結果を示す。なお、各グラフの横軸はサンプル数であり、縦軸はＧｏｌａｙ系列の相関を示す振幅である。
【００８０】
図６の両方のプリアンブル生成方法に関して、プリアンブル（ＳＴＦとＣＥＦの両方を含む）における全てのＧｏｌａｙ系列のＧｏｌａｙ相関器出力の平均ピーク振幅が算出される。送信機では、両方法に関して、同じ５ビット幅（符号用に１ビット、整数部分用に１ビット、小数部分用に３ビット）が設定される。受信機では、５ビット幅（符号用に１ビット、整数部分用に１ビット、断片部分用に３ビット）を有する同じＧｏｌａｙ相関器（ＧａとＧｂ）が使用される。図６に示した特許文献１によるプリアンブル生成方法に基づくグラフ７０２，７０４が示す平均ピークは１４２．３５であり、本開示によるプリアンブル生成方法に基づくグラフ７０６，７０８が示す平均ピークは１７０．４である。
【００８１】
従って、本開示の方法は、高い演算精度によって、平均ピーク振幅において１．６ｄＢの改善を示す。
【００８２】
（第２の実施形態）
第２の実施形態では、図３におけるＧｏｌａｙ系列のＧｘ１２８又はＧｚ１２８のいずれか一方を考慮しないことによって、各修正Ｇｏｌａｙ系列を２つの部分に分割したプリアンブル生成方法について説明する。図７は、Ｇｚ１２８を考慮しないことで各修正Ｇｏｌａｙ系列を２つの部分に分割して必要情報をメモリに格納する方法を示す概略図である。
【００８３】
図７に示した例では、修正Ｇｏｌａｙ系列の後部分情報を固定値として扱う。すなわち、後部分情報は、修正Ｇｏｌａｙ系列の（Ｍ＋１）番目のプリアンブルサンプルをＬ番目のプリアンブルサンプルまで記憶することによって、中間部分情報ｍｂ＿Ｇｙと結合される。この場合、メモリ１０１には、「ｆ＿Ｇｘ＿Ｇｙ」及び「ｍｂ＿Ｇｙ」が格納される。
【００８４】
本実施形態を図１に示した１２８レベルのプリアンブルに対応する修正Ｇｏｌａｙ系列に適用すると、第１の修正Ｇｏｌａｙ系列Ｓ１の前部分情報、中間−後部分情報は、それぞれ、ラベル「ｆ＿０＿Ｇａ」、「ｍｂ＿Ｇａ」が付けられる。次に、第２の修正Ｇｏｌａｙ系列Ｓ２の前部分情報、中間−後部分情報は、それぞれ、ラベル「ｆ＿Ｇａ＿Ｇａ」、「ｍｂ＿Ｇａ」が付けられる。
【００８５】
このプロセスは、最後の修正Ｇｏｌａｙ系列Ｓ２６の前部分情報、中間−後部分情報がそれぞれラベル付けされるまで、全ての修正Ｇｏｌａｙ系列に対して繰り返される。
【００８６】
最後に、メモリ１０１に格納されたラベル付けされた情報のうち、重複する情報が省略される。
【００８７】
修正Ｇｏｌａｙ系列Ｓ２と修正Ｇｏｌａｙ系列Ｓ３の生成には、「ｆ＿Ｇａ＿Ｇａ」及び「ｍｂ＿Ｇａ」の２つの情報を共用できる。また、修正Ｇｏｌａｙ系列Ｓ１と修正Ｇｏｌａｙ系列Ｓ２との生成には、「ｍｂ＿Ｇａ」の情報を共用できる。このため、修正Ｇｏｌａｙ系列Ｓ１〜Ｓ２６を生成するためには、メモリ１０１に以下の情報が格納されていれば良い。
【００８８】
・２つの中間−後部分情報：
「ｍｂ＿Ｇａ」、「ｍｂ＿Ｇｂ」
・７つの前部分情報：
「ｆ＿０＿Ｇａ」、
「ｆ＿Ｇａ＿Ｇａ」、「ｆ＿Ｇａ＿ｎＧａ」、
「ｆ＿Ｇａ＿Ｇｂ」、「ｆ＿Ｇａ＿ｎＧｂ」、
「ｆ＿Ｇｂ＿Ｇａ」、「ｆ＿Ｇｂ＿ｎＧａ」
【００８９】
ここで、中間−後部分情報「ｍｂ＿Ｇａ」、「ｍｂ＿Ｇｂ」は、それぞれＧａとＧｂの記憶された中間−後部分情報である。当該方法によれば、中間−後部分情報は、元のプリアンブルサンプルとの整合性が劣化する要因であるが、メモリ１０１に格納されるサンプルの量を減少できる。
【００９０】
修正Ｇｏｌａｙ系列のｍｂ＿Ｇａは、Ｇｏｌａｙ系列Ｇｚ１２８が異なるため、Ｇｚ１２８に合わせて別個のプリアンブルサンプルをメモリ１０１に格納していたが、Ｇｏｌａｙ系列Ｇｚ１２８が異なっても、特定のｍｂ＿Ｇａ１つをメモリ１０１に格納することで、プリアンブルサンプルを減少できる。なお、特定のｍｂ＿Ｇａとしては、例えば、実施の形態１における中間部分情報「ｍ＿Ｇａ」、後部分情報「ｂ＿Ｇａ＿Ｇａ」を連結したプリアンブルサンプルと同じ内容としてもよい。
【００９１】
なお、各修正Ｇｏｌａｙ系列のＧｘ１２８を考慮しない場合も同様である。
【００９２】
本実施形態によれば、メモリ１０１に格納する情報量が減るため、メモリ容量をさらに縮小できる。
【００９３】
なお、本実施形態では、後部分情報のプリアンブルサンプルを固定値として扱い、各修正Ｇｏｌａｙ系列の前部分情報及び中間−後部分情報をそれぞれラベル付けしているが、前部分情報のプリアンブルサンプルを固定値として扱い、各修正Ｇｏｌａｙ系列の前−中間部分情報及び後部分情報をそれぞれラベル付けしても良い。
【００９４】
（第３の実施形態）
第３の実施形態では、修正Ｇｏｌａｙ系列のいくつかの部分の情報を省略することによってメモリ容量を変更する。本実施形態を図１に示した１２８レベルのプリアンブルに対応する修正Ｇｏｌａｙ系列に適用した場合、隣接するＧｏｌａｙ系列の組合せが、異なる種類のＧｏｌａｙ系列以外の組合せを優先して置き換える。
【００９５】
例えば、１７番目の修正Ｇｏｌａｙ系列Ｓ１７の前部分情報「ｆ＿Ｇａ＿ｎＧａ」を、優先して「ｆ＿Ｇａ＿Ｇａ」に置き換える。
【００９６】
なお、「ｆ＿Ｇａ＿ｎＧａ」を置き換えたが、本実施の形態を用いるシステム毎の不整合エラーの許容範囲によって、置き換え対象となる部分情報は異なる。
【００９７】
例えば、システムによっては、更に、第１の修正Ｇｏｌａｙ系列Ｓ１の前部分情報「ｆ＿０＿Ｇａ」を、「ｆ＿Ｇａ＿Ｇａ」に置き換える。
【００９８】
メモリ１０１には以下の情報が格納される。
・２つの中間部分情報：
「ｍ＿Ｇａ」、「ｍ＿Ｇｂ」
・５つの前部分情報：
「ｆ＿Ｇａ＿Ｇａ」、
「ｆ＿Ｇａ＿Ｇｂ」、「ｆ＿Ｇａ＿ｎＧｂ」、
「ｆ＿Ｇｂ＿Ｇａ」、「ｆ＿Ｇｂ＿ｎＧａ」
・７つの後部分情報：
「ｂ＿Ｇａ＿Ｇａ」、「ｂ＿Ｇａ＿ｎＧａ」、
「ｂ＿Ｇａ＿Ｇｂ」、「ｂ＿ｎＧａ＿Ｇｂ」、
「ｂ＿Ｇｂ＿ｎＧａ」、「ｂ＿ｎＧｂ＿ｎＧａ」、
「ｂ＿ｎＧｂ＿０」
【００９９】
本実施形態によれば、メモリ１０１に格納する情報量が減るため、メモリ容量をさらに縮小できる。
【０１００】
なお、第２の実施形態及び第３の実施形態において説明したメモリ容量の更なる縮小の程度は、システム性能が不整合エラーとの兼ね合いによって決定される。
【０１０１】
本明細書に開示された様々なパラメータ（例えば、Ｇｏｌａｙ系列の長さ、アップサンプリング係数、ダウンサンプリング係数）を任意の他の値に拡張できることは当業者に理解されたい。指定されたパラメータは、本開示をより良く理解するために使用される。
【０１０２】
上記各実施形態では、本開示はハードウェアを用いて構成する場合を例にとって説明したが、本開示はハードウェアとの連携においてソフトウェアでも実現することも可能である。
【０１０３】
また、上記各実施形態の説明に用いた各機能ブロックは、典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
【０１０４】
また、集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセッサを用いて実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Field Programmable Gate Array）、又は、ＬＳＩ内部の回路セルの接続又は設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１０５】
さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行ってもよい。また、バイオ技術を適用してもよい。
【０１０６】
以上説明した各実施の形態は、次のような態様の開示を含むものである。
＜プリアンブル生成方法の開示１＞
複数種の符号系列を用いたプリアンブルを生成する方法であって、
レート変換前の各符号系列に対して、前記各符号系列に隣接する符号系列の組合せパターン毎に、予め生成したレート変換後の符号系列の部分情報を複数選択するステップと、
前記選択した複数の部分情報を用いて、前記レート変換後の符号系列を生成するステップと、
を含む、
プリアンブル生成方法。
【０１０７】
＜プリアンブル生成方法の開示２＞
上記開示１に記載のプリアンブル生成方法であって、
前記生成するステップは、
前記レート変換前の各符号系列に応じて、前記選択した複数の部分情報の符号を反転する符号反転ステップを更に含む、
プリアンブル生成方法。
【０１０８】
＜プリアンブル生成方法の開示３＞
上記開示１に記載のプリアンブル生成方法であって、
前記部分情報は、
前記各符号系列に隣接する符号系列の組合せパターンによって、情報が異なる第１部分情報と、
前記各符号系列に隣接する符号系列の組合せの全てのパターンにおいて、情報が同じである第２部分情報と、を含む、
プリアンブル生成方法。
【０１０９】
＜プリアンブル生成方法の開示４＞
上記開示３に記載のプリアンブル生成方法であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せパターンによって、情報が異なる前部分情報と、
前記各符号系列に隣接する符号系列のうち、時間的に後ろに隣接する符号系列との組合せパターンによって、情報が異なる後部分情報と、を含む、
プリアンブル生成方法。
【０１１０】
＜プリアンブル生成方法の開示５＞
上記開示３に記載のプリアンブル生成方法であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せパターンによって、情報が異なり、
前記第２部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に後ろに隣接する符号系列との組合せの全てのパターンにおいて、情報が同じである、
プリアンブル生成方法。
【０１１１】
＜プリアンブル生成方法の開示６＞
上記開示３に記載のプリアンブル生成方法であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に後に隣接する符号系列との組合せパターンによって、情報が異なり、
前記第２部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せの全てのパターンにおいて、情報が同じである、
プリアンブル生成方法。
【０１１２】
＜プリアンブル生成方法の開示７＞
上記開示３に記載のプリアンブル生成方法であって、
前記第１部分情報において、
前記各符号系列に隣接する符号系列の組合せのうち、符号の異なる同種の符号系列の組合せパターンは、いずれか１つのパターンを用いる、
プリアンブル生成方法。
【０１１３】
＜プリアンブル生成装置の開示１＞
複数種の符号系列を用いたプリアンブルを生成するプリアンブル生成装置であって、
レート変換前の各符号系列に対して、前記各符号系列に隣接する符号系列の組合せパターン毎に、予め生成したレート変換後の符号系列の部分情報を複数蓄積するメモリと、
前記レート変換前の各符号系列に応じて、前記メモリから前記部分情報を出力するタイミングを制御するコントローラと、
を含む、
プリアンブル生成装置。
【０１１４】
＜プリアンブル生成装置の開示２＞
上記開示１に記載のプリアンブル生成装置であって、
前記レート変換前の各符号系列に応じて、前記メモリから出力される部分情報の符号を反転する符号反転部を更に含む、
プリアンブル生成装置。
【０１１５】
＜プリアンブル生成装置の開示３＞
上記開示１に記載のプリアンブル生成装置であって、
前記部分情報は、
前記各符号系列に隣接する符号系列の組合せパターンによって、情報が異なる第１部分情報と、
前記各符号系列に隣接する符号系列の組合せの全てのパターンにおいて、情報が同じである第２部分情報と、を含む、
プリアンブル生成装置。
【０１１６】
＜プリアンブル生成装置の開示４＞
上記開示３に記載のプリアンブル生成装置であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せパターンによって、情報が異なる前部分情報と、
前記各符号系列に隣接する符号系列のうち、時間的に後ろに隣接する符号系列との組合せパターンによって、情報が異なる後部分情報と、を含む、
プリアンブル生成装置。
【０１１７】
＜プリアンブル生成装置の開示５＞
上記開示３に記載のプリアンブル生成装置であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せパターンによって、情報が異なり、
前記第２部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に後ろに隣接する符号系列との組合せの全てのパターンにおいて、情報が同じである、
プリアンブル生成装置。
【０１１８】
＜プリアンブル生成装置の開示６＞
上記開示３に記載のプリアンブル生成装置であって、
前記第１部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に後に隣接する符号系列との組合せパターンによって、情報が異なり、
前記第２部分情報は、
前記各符号系列に隣接する符号系列のうち、時間的に前に隣接する符号系列との組合せの全てのパターンにおいて、情報が同じである、
プリアンブル生成装置。
【０１１９】
＜プリアンブル生成装置の開示７＞
上記開示３に記載のプリアンブル生成装置であって、
前記第１部分情報において、
前記各符号系列に隣接する符号系列の組合せのうち、符号の異なる同種の符号系列の組合せパターンは、いずれか１つのパターンを用いる、
プリアンブル生成装置。
【産業上の利用可能性】
【０１２０】
本開示に係るプリアンブル生成方法は、レート変換を必要とするシステムにおいて、プリアンブルの生成に用いる消費電力を削減する方法等として有用である。
【符号の説明】
【０１２１】
１０１  メモリ
１０３  アドレスコントローラ
１０７  ＤＡＣ
１０５  符号反転部
【図１】
2014003393.tif 000003
【図２】
2014003393.tif 000004
【図３】
2014003393.tif 000005
【図４】
2014003393.tif 000006
【図５】
2014003393.tif 000007
【図６】
2014003393.tif 000008
【図７】
2014003393.tif 000009