(57)【要約】【課題】書き込み効率を向上させた低電圧での書き込み可能なメモリ回路を提供する。【解決手段】Ｐチャネル型不揮発性メモリ素子のコントロールゲートに接続された、２つの抵抗体で構成された抵抗分圧器と、上記２つの抵抗体に並列して接続された２つのスイッチトランジスタによって、書き込み時に、フローティングゲートの電位が、メモリ素子の閾値近傍となるように、コントロールゲートの電位の調整を行うことで、Ｐチャネル型不揮発性メモリ素子は、フローティングゲートの電位が、メモリ素子の閾値近傍になることにより、ピンチオフ点−ドレイン間の電界が強くなりホットキャリアが発生しやすくなり、書き込み効率が向上し、低電圧での書き込みが可能となる。【選択図】図１
2014116050.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートと、前記フローティングゲートと容量結合したコントロールゲートと、を有する不揮発性メモリ素子と、
前記コントロールゲートに接続された、電源電圧と接地電圧との間の電圧差を分圧する第一の抵抗体及び第二の抵抗体から構成された抵抗分圧器の分圧出力と、
前記第一の抵抗体に並列に接続された第一のスイッチと、
前記第二の抵抗体に並列に接続された第二のスイッチと、
を有し、
書き込み時には、前記コントロールゲートの電圧を前記分圧出力の電圧とし、読み出し時および保持状態では、前記コントロールゲートの電圧を前記電源電圧とするように、前記第一のスイッチおよび前記第二のスイッチを制御することを特徴とする不揮発性メモリ回路。
【請求項２】
前記書き込み時に前記コントロールゲートに与えられる電圧が、紫外線消去された状態の前記不揮発性メモリ素子の閾値近傍となるように、前記第一の抵抗体および前記第二の抵抗体の抵抗値が選択されていることを特徴とする請求項１記載の不揮発性メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的書き込み、読み出し可能な、不揮発性メモリ回路に関する。
【背景技術】
【０００２】
メモリによってトリミングが可能なブリーダー抵抗回路を備えた半導体集積回路が知られている。従来、ブリーダー抵抗の調整は、ブリーダー抵抗に並列して形成されたヒューズを、レーザー光等で機械的に切断する手法が用いられていた。そのため、ブリーダー抵抗のトリミングは、パッケージに組み立てる前にしか行うことができなかった。一方、ブリーダー抵抗のトリミングにメモリを用いると、組み立て後にも電気的にトリミングが可能となり、代表的な効果として下記２点が挙げられる。
１．パッケージの状態でトリミングを行い出荷可能なので、ユーザの短納期の要求に対応することが可能である。
２．パッケージ組み立て時に生じる、パッケージシフトも含めたトリミングができるので、高精度化が可能である。
【０００３】
通常、ブリーダー抵抗のトリミングは一度トリミングすれば、情報を書き換える必要がないので、トリミング用のメモリとして、紫外線消去型不揮発性ＥＰＲＯＭ（Erasable Programmable Read Only Memory）がＯＴＰ(One Time Programmable)メモリとして使用される。また、ブリーダー抵抗のトリミング用のメモリは、メモリＩＣとは異なり、メモリ容量が少量で済むため、メモリＩＣと比較すると、メモリセルの高集積化や、高速動作は要求されない。その為、トリミング用のメモリに要求される代表的な課題としては、メモリを制御する為の周辺回路の縮小化、低電圧動作化、既存の製造工程の活用などがある。
【０００４】
従来、紫外線消去型不揮発性ＥＰＲＯＭとして、ホットキャリアを用いて情報の書き込みを行う不揮発性ＥＰＲＯＭが知られている。特に現在では、ホットキャリアを用いて情報の書き込みを行う不揮発性メモリは、Ｎチャネル型不揮発性ＥＰＲＯＭが主流となっている。これは、Ｎチャネル型不揮発性ＥＰＲＯＭの方が、Ｐチャネル型ＥＰＲＯＭよりも、動作速度が速いことが理由の一つとして挙げられる。
【０００５】
しかし、ブリーダー抵抗のトリミング用のメモリは、上記に示したように、容量が少なく、かつ、トリミング時に一度書き込んだら、情報を書き換える必要がない為、メモリＩＣと比較して動作速度が遅くても問題にならない。また、Ｐチャネル型ＥＰＲＯＭは、基板−ドレイン間でアバランシェ降伏を発生させるような高電位をかけずに、比較的低電圧でＤＡＨＥ（Drain Avalanche Hot Electron）を発生させ、フローティングゲートに注入することで、閾値電圧を変化させ書き込みを行うことができるので、ブリーダー抵抗のトリミング用のメモリには、Ｐチャネル型不揮発性ＥＰＲＯＭの方が適していると考えている。
【０００６】
従来のホットキャリアを用いて情報の書き込みを行うＰチャネル型不揮発性ＥＰＲＯＭの構造を、図３に示した断面図を用いて説明する。
【０００７】
図３において、素子分離領域９が選択的に形成されたＰ型半導体基板７の一主面に沿って、Ｎ型ウェル８が形成されている。上記Ｎ型ウェル８内に、高濃度のＰ型導電体不純物を拡散させることによって、ソース領域１０、及び、ドレイン領域１１が形成されている。上記ソース領域１０、及び、上記ドレイン領域１１が形成された、基板上にゲート酸化膜１２を介して、フローティングゲート１３が形成されている。上記フローティングゲート１３上に、第二の絶縁膜１４を介してコントロールゲート１５が形成され、従来の不揮発性ＥＰＲＯＭは構成されている。ここで、電極配線以降（金属配線や保護膜）の構造は、一般的な半導体装置と同様であるので、詳細な説明は割愛する。
【０００８】
従来の不揮発性ＥＰＲＯＭでは、フローティングゲートに注入するホットエレクトロンを発生させるために、書き込み時にドレインとコントロールゲートに高い電圧を印加する必要があるとされている。上記トリミング用のメモリに要求される課題でも述べたように、書き込み時の電圧が高いと、周辺回路の高耐圧化が必要となり、高耐圧を実現するために、素子構造が複雑になり、面積拡大や工程数が増大する問題がある。その為、動作電圧の低電圧化が求められている。しかし、書き込み電圧を低電圧化させると、低い動作電圧のために、ホットキャリアの発生効率が低下し、書き込み時間や消去時間が長くなってしまうという課題がある。その為、低電圧動作での書き込み特性の向上が求められている。
【０００９】
書き込み特性を向上させる手段として、フローティングゲート上面に凹凸を設け、フローティングゲートとコントロールゲート間の容量を増大させることで、フローティングゲートの電位を高め、書き込み特性を向上させるという技術が開示されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平０５−５５６０５号公報
【特許文献２】特開２００１−２５７３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、特許文献１記載の手法で、書き込み特性を向上させる場合、Ｎチャネル型ＥＰＲＯＭに対しては確かに書き込み特性を向上することは可能であり有効であるが、Ｐチャネル型ＥＰＲＯＭに対しては有効でない。
【００１２】
これまで、Ｐチャネル型ＥＰＲＯＭもＮチャネル型ＥＰＲＯＭと同様に、書き込み時に、ドレイン、及び、コントロールゲートに、高い電圧を印加している（例えば、参考特許文献２）が、Ｐチャネル型ＥＰＲＯＭの書き込みに最適なフローティングゲート電圧は、メモリ素子の閾値近傍のため、Ｐチャネル型ＥＰＲＯＭで、書き込み時にフローティングゲート電位を高めても、書き込み特性の向上は図れない。
【００１３】
そこで本発明の目的は、書き込み効率を向上させ、低電圧での書き込み可能なＰチャネル型ＥＰＲＯＭ回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明では、上記目的を達成するために、次の手段を用いた。
Ｐチャネル型ＥＰＲＯＭのコントロールゲートに接続された、２つの抵抗体で構成された抵抗分圧器と、上記２つの抵抗体に並列して接続された２つのスイッチトランジスタによって、書き込み時に、フローティングゲートの電位が、メモリ素子の閾値近傍となるように、コントロールゲートの電位の調整を行う。
【００１５】
上記手法によって、Ｐチャネル型不揮発性メモリ素子は、フローティングゲートの電位が、メモリ素子の閾値近傍になることにより、ピンチオフ点−ドレイン間の電界が強くなりホットキャリアが発生しやすくなることで、書き込み効率が向上し、低電圧での書き込みが可能となる。
【発明の効果】
【００１６】
本発明によれば、不揮発性メモリ回路において、Ｐチャネル型ＥＰＲＯＭのコントロールゲートに接続された、２つの抵抗体で構成された抵抗分圧器と、上記２つの抵抗体に並列して接続された２つのスイッチトランジスタによって、書き込み時に、フローティングゲートの電位が、メモリ素子の閾値近傍となるように、コントロールゲートの電位の調整を行うことによって、フローティングゲートの電位が、メモリ素子の閾値近傍になることにより、書き込み効率が向上し、低電圧での書き込みが可能な不揮発性メモリ回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本実施の形態の不揮発性メモリ回路の概要を示す概略図。
【図２】本実施の形態の不揮発性メモリ回路内の各電位の関係を示す表。
【図３】従来のＰチャネル型ＥＰＲＯＭの構造を示す断面図。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について詳細に説明する。
図１は、本発明の実施の形態を示す不揮発性メモリ回路である。図１を用いて、本発明の不揮発性メモリ回路を説明する。
【００１９】
本実施の形態では、図１に示すように、フローティングゲートおよびフローティングゲートと容量的に結合したコントロールゲートを有するＰチャネル型不揮発性メモリ素子１のコントロールゲートに、電源電圧と接地電圧との間の電圧差を分圧する第一の抵抗体２及び第二の抵抗体３で構成された抵抗分圧器４の分圧出力と、上記第一の抵抗体２に並列に接続されたＰチャネル型スイッチトランジスタ５と、上記第二の抵抗体３に並列に接続されたＮチャネル型スイッチトランジスタ６が接続されている。
【００２０】
次に、本実施の形態の不揮発性メモリ回路の動作を説明する。
上記第一の抵抗体２の抵抗値をＲ２、上記第二の抵抗体の抵抗値をＲ３とする。また、上記Ｐチャネル型スイッチトランジスタ５のゲート入力電位をＶ５、上記Ｎチャネル型スイッチトランジスタ６のゲート入力電位をＶ６、コントロールゲートの電位をＶｃｇとする。
【００２１】
各電位の関係を図２に示す。書き込み時は、上記Ｐチャネル型スイッチトランジスタのゲート入力電位Ｖ５＝Ｈｉｇｈ、上記Ｎチャネル型スイッチトランジスタのゲート入力電位Ｖ６＝Ｌｏｗとすることによって、Ｖｓｓを０Ｖとすると、上記抵抗分圧器の両端にＶｄｄがかかる。
【００２２】
従って、上記コントロールゲートの電位Ｖｃｇは、上記第一の抵抗体２の抵抗値Ｒ１と、上記第二の抵抗体３の抵抗値Ｒ２の抵抗分圧比で決まる。この時の、上記コントロールゲートの電位Ｖｃｇは式（１）のように、示される。
【００２３】
【数１】
2014116050.tif 000003
【００２４】
また、この時のフローティングゲートの電位Ｖｆｇは、メモリ素子のＣＲ（容量結合比）に比例し、式（２）のように、示される。
【００２５】
【数２】
2014116050.tif 000004
【００２６】
Ｐチャネル型不揮発性メモリ素子は、フローティングゲートの電位が、紫外線消去された状態の閾値電圧近傍の時に、ピンチオフ点−ドレイン間の電界が最も強くなり、最もホットキャリアが発生する条件なので、式（２）に示した、フローティングゲートの電位Ｖｆｇが、紫外線消去された状態の閾値電圧近傍になるように、上記抵抗値Ｒ１、及び、上記抵抗値Ｒ２を設定する。フローティングゲートの電位Ｖｆｇが紫外線消去された状態の閾値電圧近傍に調整されることで、書き込み特性が向上する。
【００２７】
次に、読み出し時、及び、保持状態（電源は投入されているが、書き込みあるいは読み出しではない状態）時は、上記Ｐチャネル型スイッチトランジスタのゲート入力電位Ｖ５＝Ｌｏｗ、上記Ｎチャネル型スイッチトランジスタのゲート入力電位Ｖ６＝Ｌｏｗにすることによって、Ｐチャネル型不揮発性メモリ素子のコントロールゲートの電位Ｖｃｇ＝Ｖｄｄとなる。これにより、従来のＰチャネル型不揮発性メモリ素子と同様に、“１”、“０”を判定できる。
【００２８】
上記ＣＲ（容量結合比）については、読み出し、保持状態の時の誤書き込み特性を考えた場合、大きいことが好ましいが、本実施の形態とは直接関係ないので、特に制限は与えない。
【００２９】
また、本実施の形態のスイッチトランジスタは、Ｐチャネル型スイッチトランジスタ５、及び、Ｎチャネル型スイッチトランジスタ６としたが、同様の電位関係を築けるのであれば、違う手段を用いても構わない。
【００３０】
本実施の形態の最大の特徴は、上記抵抗分圧器と、上記抵抗分圧器に並列に接続されたスイッチトランジスタによって、Ｐチャネル型不揮発性メモリ素子のコントロールゲート電位、及び、フローティングゲート電位Ｖｆｇが制御されていることである。従って、本実施の形態で説明した以外の回路については、詳細な動作や構成に制限は与えない。
以上が、本実施の形態の不揮発性メモリ回路である。
【００３１】
以上に説明した、本実施の形態により次のような効果を得ることができる。
Ｐチャネル型不揮発性メモリ素子のコントロールゲートに接続された、２つの抵抗体からなる、抵抗分圧回路と、前記抵抗分圧回路の２つの各抵抗体に並列に接続された、２つのスイッチトランジスタを調整することにより、Ｐチャネル型不揮発性メモリ素子のフローティングゲートの電位Ｖｆｇを、Ｐチャネル型不揮発性メモリ素子の閾値電圧近傍にすることで、Ｐチャネル型不揮発性メモリ素子の、ピンチオフ点−ドレイン間の電界が最も強くなり、最もホットキャリアが発生する条件でき、書き込み効率を向上させることができる。従って、低電圧での書き込み可能な、不揮発性メモリ回路の提供ができる。
【符号の説明】
【００３２】
１  Ｐチャネル型不揮発性メモリ素子
２  第一の抵抗体
３  第二の抵抗体
４  抵抗分圧回路
５  Ｐチャネル型スイッチトランジスタ
６  Ｎチャネル型スイッチトランジスタ
Ｖ５  Ｐチャネル型スイッチトランジスタのゲート入力電位
Ｖ６  Ｎチャネル型スイッチトランジスタのゲート入力電位
７  Ｐ型半導体基板
８  Ｎ型ウェル
９  素子分離領域
１０  ソース領域
１１  ドレイン領域
１２  ゲート酸化膜
１３  フローティングゲート
１４  第二の絶縁膜
１５  コントロールゲート
【図１】
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【図２】
2014116050.tif 000006
【図３】
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