(57)【要約】【課題】Ｓｉ等の基板上にバッファ層および歪超格子層を設け、さらにＧａＮ系のデバイス層を設けた半導体積層構造の反りを低減する。【解決手段】Ｓｉ等の基板上にＡｌＸＧａ１−ＸＮからなるバッファ層、ＡｌＸＧａ１−ＸＮからなる歪超格子層またはＡｌＸＧａ１−ＸＮからなる組成傾斜層、さらにＡｌＸＧａ１−ＸＮからなるデバイス層を順次設けた半導体積層構造であって、ＩｎＹＧａ１−ＹＮからなる層を前記バッファ層、歪超格子層、組成傾斜層、デバイス層のいずれかの層内あるいは層間に設ける。より好ましくは当該歪超格子層または当該組成傾斜層と当該デバイス層との間にＩｎＹＧａ１−ＹＮからなる層を設ける。【選択図】  図４
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【特許請求の範囲】
【請求項１】
基板上にＡｌＸＧａ１−ＸＮからなるバッファ層、ＡｌＸＧａ１−ＸＮからなる歪超格子層またはＡｌＸＧａ１−ＸＮからなる組成傾斜層、さらにＡｌＸＧａ１−ＸＮからなるデバイス層を順次設けた半導体積層構造であって、室温〜１２００℃における前記基板の熱膨張係数が前記ＡｌＸＧａ１−ＸＮのいずれの層の熱膨張係数より小さく、ＩｎＹＧａ１−ＹＮからなる層を前記バッファ層、歪超格子層、組成傾斜層、デバイス層のいずれかの層内あるいは層間に設けた半導体積層構造。
【請求項２】
前記バッファ層、歪超格子層、組成傾斜層、およびデバイス層の各々のヤング率よりも前記ＩｎＹＧａ１−ＹＮからなる層が小さいヤング率を有する請求項１に記載の半導体積層構造。
【請求項３】
ＩｎＹＧａ１−ＹＮからなる層を前記歪超格子層または前記組成傾斜層と前記デバイス層との間に設けた請求項１または２に記載の半導体積層構造。
【請求項４】
前記基板がＳｉ基板である請求項１〜３のいずれかに記載の半導体積層構造。
【請求項５】
前記ＩｎＹＧａ１−ＹＮからなる層が、０．０５≦Ｙ≦０．２０、層の厚みが５〜５０ｎｍである請求項１〜４のいずれかに記載の半導体積層構造。
【請求項６】
前記ＡｌＸＧａ１−ＸＮからなるバッファ層がＸ≧０．２の１層または２層からなり，厚みの合計が３０〜５００ｎｍである請求項１〜５のいずれかに記載の半導体積層構造。
【請求項７】
前記ＡｌＸＧａ１−ＸＮからなる歪超格子層がＡｌＮ／ＧａＮ、ＡｌＸＧａ１−ＸＮ（０＜Ｘ＜１）／ＡｌＮ、ＡｌＸＧａ１−ＸＮ（０＜Ｘ＜１）／ＧａＮのいずれかの組み合わせを交互に繰り返した層であり、各層の厚みが１〜３０ｎｍで合計積層数が２００以下である請求項１〜６のいずれかに記載の半導体積層構造。
【請求項８】
前記ＡｌＸＧａ１−ＸＮからなる組成傾斜層が膜成長方向に連続または不連続にＸ（０≦Ｘ≦１）が減少し、膜厚の合計が０．２〜６．０μｍである請求項１〜６のいずれかに記載の半導体積層構造。
【請求項９】
前記ＡｌＸＧａ１−ＸＮからなるデバイス層が厚み０．５〜７．０μｍのＧａＮからなる層を含む請求項１〜８のいずれかに半導体積層構造。
【請求項１０】
請求項１〜９のいずれかに記載の半導体積層構造を用いた半導体素子。
【請求項１１】
前記半導体素子がＨＥＭT素子である請求項１０に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）等の半導体素子に用いられる半導体積層構造であって、特に反りおよびクラックの発生を抑制した、結晶品質の優れたＳｉ基板を用いた半導体積層構造およびこれを用いた半導体素子に関するものである。
【背景技術】
【０００２】
窒化物半導体は、電界効果トランジスタ等の電子デバイス、あるいは、可視光領域から紫外光領域の短波長帯における受発光デバイスの活性材料として、近年盛んに研究開発が行われている。
【０００３】
一般的に、前記窒化物半導体は、サファイア、ＳｉＣ又はＳｉ等からなる基板上に形成される。特に、Ｓｉ単結晶基板（以下、「Ｓｉ基板」という）は、大面積が低価格で入手でき、結晶性及び放熱性に優れ、さらに、へき開やエッチングが容易で、プロセス技術が成熟しているといった多くの利点を具えている。
【０００４】
しかし、前記窒化物半導体とＳｉ基板とでは、格子定数や熱膨張係数が大きく異なるため、Ｓｉ基板上に窒化物半導体を成長させた場合、成長した窒化物半導体は、ウェーハとして反る、あるいはクラックやピット（点状欠陥）が発生するという問題があった。特に反りが大きいと、デバイス加工としてプロセスが困難となり、また素子として耐圧が低いなど大きな課題となっている。
【０００５】
上記問題を解決するための手段としては、前記Ｓｉ基板と窒化物半導体層との間にバッファ層を形成することで、反りあるいはクラックを抑制する技術が知られている。例えば、特許文献１では、Ｓｉ基板の上に、窒化物半導体からなり、組成的に勾配を付けたＡｌｘＧａ１−ＸＮ等からなる転移層（バッファ層）を形成し、該転移層の上に窒化ガリウムを形成してなる半導体材料が開示されている。
【０００６】
また、特許文献２では、Ｓｉ基板上に、高Ａｌ含有層と、低Ａｌ含有層とを交互に複数層積層してなるＡｌＮ系超格子複合層を形成し、該ＡｌＮ系超格子複合バッファ層上に窒化物半導体層を形成してなる窒化物半導体素子が開示されている。
【０００７】
しかしながら、特許文献１及び２に記載の半導体材料では、いずれも前記窒化物半導体層に発生する反りあるいはクラックの抑制については十分でなかった。
【０００８】
一方、特許文献３および４では、反りの少ない半導体積層基板を得るため、２インチ径で３３０μｍ厚のサファイア基板上に、３０ｎｍ厚のＧａＮバッファ層を設けた後、ＧａＮ層とＧａの一部をＩｎで置換したＩｎＧａＮ層からなる中間層を設け、さらにＡｌＧａＮ系の膜を２０〜３０ｎｍの厚みで形成した半導体積層構造の反りが１０〜２５ｎｍであることが開示されている。
【０００９】
しかし、特許文献３および４で用いたサファイア基板のヤング率はＳｉ基板のヤング率の２〜３倍であり、相対的に反りが小さくなること、また、基板の径を２インチから４インチへと大きくすれば反りは４倍程度大きくなることが予想され、さらに歪緩和のための中間層上のＡｌＧａＮの膜厚が小さく、中間層の歪緩和効果が十分には確認されていない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００４−５２４２５０号公報
【特許文献２】特開２００７−６７０７７号公報
【特許文献３】特開２００８−２１１２４６号公報
【特許文献４】特開２００７−６０１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、Ｓｉ基板上にバッファ層および歪超格子層を設け、さらにＧａＮ系のデバイス層を設けた半導体積層構造であって、反りを低減した半導体積層構造およびこれを用いた半導体素子を提供することにある。
【課題を解決するための手段】
【００１２】
本発明者らは、前記半導体積層構造にＩｎｘＧａ１−ＸＮからなる層を挿入することにより、上記課題が解決しうることを見出した。すなわち、本発明によれば、以下の半導体積層構造およびこれを用いた半導体素子が提供される。
【００１３】
[１]  基板上にＡｌＸＧａ１−ＸＮからなるバッファ層、ＡｌＸＧａ１−ＸＮからなる歪超格子層またはＡｌＸＧａ１−ＸＮからなる組成傾斜層、さらにＡｌＸＧａ１−ＸＮからなるデバイス層を順次設けた半導体積層構造であって、室温〜１２００℃における前記基板の熱膨張係数が前記ＡｌＸＧａ１−ＸＮのいずれの層の熱膨張係数より小さく、ＩｎＹＧａ１−ＹＮからなる層を前記バッファ層、歪超格子層、組成傾斜層、デバイス層のいずれかの層内あるいは層間に設けた半導体積層構造。
【００１４】
[２]  前記バッファ層、歪超格子層、組成傾斜層、およびデバイス層の各々のヤング率よりも前記ＩｎＹＧａ１−ＹＮからなる層が小さいヤング率を有する、前記［１］に記載の半導体積層構造。
【００１５】
[３]  前記ＩｎＹＧａ１−ＹＮからなる層を前記歪超格子層または前記組成傾斜層と前記デバイス層との間に設けた前記[１]または［２］に記載の半導体積層構造。
【００１６】
[４]  前記基板がＳｉ基板である前記[１]〜[３]のいずれかに記載の半導体積層構造。
【００１７】
[５]  前記ＩｎＹＧａ１−ＹＮからなる層が、０．０５≦Ｙ≦０．２０、当該層の厚みが５〜５０ｎｍである前記[１]〜[４]のいずれかに記載の半導体積層構造。
【００１８】
[６]  前記ＡｌＸＧａ１−ＸＮからなるバッファ層がＸ≧０．２の１層または２層からなり，厚みの合計が３０〜５００ｎｍである前記［１］〜[５]のいずれかに記載の半導体積層構造。
【００１９】
[７]  前記ＡｌＸＧａ１−ＸＮからなる歪超格子層がＡｌＮ／ＧａＮ、ＡｌＸＧａ１−ＸＮ（０＜Ｘ＜１）／ＡｌＮ、ＡｌＸＧａ１−ＸＮ（０＜Ｘ＜１）／ＧａＮのいずれかの組み合わせを交互に繰り返した層であり、各層の厚みが１〜３０ｎｍで合計積層数が２００以下である前記［１］〜[６]のいずれかに記載の半導体積層構造。
【００２０】
[８]  前記ＡｌＸＧａ１−ＸＮからなる組成傾斜層が膜成長方向に連続または不連続にＸ（０≦Ｘ≦１）が減少し、膜厚の合計が０．２〜６．０μｍである前記[１]〜[６]のいずれかに記載の半導体積層構造。
【００２１】
[９]  前記ＡｌＸＧａ１−ＸＮからなるデバイス層が厚み０．５〜７．０μｍのＧａＮからなる層を含む前記[１]〜[８]のいずれかに記載の半導体積層構造。
【００２２】
[１０]  前記[１]〜[９]のいずれかに記載の半導体積層構造を用いた半導体素子。
【００２３】
[１１]  前記半導体素子がＨＥＭT素子である前記[１０]に記載の半導体素子。
【図面の簡単な説明】
【００２４】
【図１】本発明の半導体積層構造の概念図である。
【図２】本発明の半導体積層構造を有するウェーハの反り測定方向を示す図である。
【図３】本発明の半導体積層構造を有するウェーハの反り量を示す図である。
【図４】本発明の実施形態１の半導体積層構造の図である。
【図５】本発明の実施例５の反り量を示す図である。
【図６】本発明の実施例６の反り量を示す図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照しつつ本発明の実施の形態について説明する。本発明は、以下の実施形態に限定されるものではなく、発明の範囲を逸脱しない限りにおいて、変更、修正、改良を加え得るものである。
【００２６】
図１は本発明の半導体積層構造の概念図である。なお、図示の都合上、図１における各層の厚みの比率は実際の比率を反映していない。
【００２７】
図１に示す半導体積層構造１は、例示として、Ｓｉ基板２の上に、バッファ層としてＡｌＮ層３およびＡｌＧａＮ層４を形成し、次に歪超格子層５、さらにデバイス層としてＧａＮ層６およびＡｌＸＧａ１−ＸＮ７を順次積層したものである。この半導体積層構造１は、基板上２に、バッファ層３・４、歪超格子層５およびデバイス層６・７を順次エピタキシャル成長させることにより形成されるので、当該半導体積層構造は半導体エピタキシャル基板と称する場合がある。
【００２８】
本半導体積層構造に、たとえば、ソース電極、ゲート電極、およびドレイン電極を形成することにより、ＨＥＭＴ素子を形成することができる。
【００２９】
基板は、その上に形成するバッファ層、歪超格子、デバイス層の組成や構造、あるいは各層の形成手法に応じて適宜に選択される。例えば、基板としては、シリコン、ゲルマニウム、サファイア、炭化ケイ素、酸化物(ＺｎＯ、ＬｉＡｌＯ２，ＬｉＧａＯ２，ＭｇＡｌ２Ｏ４，（ＬａＳｒ）（ＡｌＴａ）Ｏ３，ＮｄＧａＯ３，ＭｇＯなど)、Ｓｉ-Ｇｅ合金、周期律表の第３族−第５族化合物(ＧａＡｓ，ＡｌＮ，ＧａＮ，ＡｌＧａＮ、ＡｌＩｎＮ)、ホウ化物(ＺｒＢ２など)、などを用いることができる。ただし、室温〜１２００℃における前記基板の熱膨張係数が基板上に形成するＡｌＸＧａ１−ＸＮからなる膜の熱膨張係数より小さいことが好ましく、なかでもＳｉ基板が品質およびコストの点で好ましい。基板の厚みには特段の材質上の制限はないが、取り扱いの便宜上、数百μｍ〜数ｍｍの厚みのものが好適である。
【００３０】
バッファ層は、その上に形成する歪超格子、デバイス層の組成や構造、あるいは各層の形成手法に応じて、様々な第３族窒化物半導体からなる単一層または複数層から形成される。本発明ではバッファ層はＡｌＸＧａ１−ＸＮからなり、Ｘ≧０．２の１層または２層からなり，合計の厚みとして３０〜５００ｎｍが好ましい。例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成され。歪や転位密度ができるだけ少ない構造とすることが好ましい。後に形成される膜の品質に影響するため、転位密度は１×１０１１／ｃｍ３以下に形成することが好ましい。
【００３１】
バッファ層の次に歪超格子層が形成される。歪超格子層はＡｌＸＧａ１−ＸＮからなり、ＡｌＮ／ＧａＮ、ＡｌＸＧａ１−ＸＮ（０＜Ｘ＜１）／ＡｌＮ、ＡｌＸＧａ１−ＸＮ（０＜Ｘ＜１）／ＧａＮのいずれかの組み合わせを交互に繰り返して形成された層であり、各層の厚みが１〜３０ｎｍで合計積層数が２００以下で形成される。歪超格子層も例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。
【００３２】
なお、歪超格子層の代わりに膜成長方向に連続または不連続に組成が変化する組成傾斜層でもよい。この場合、その組成はＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）において、膜成長方向にＸが小さくなることが好ましく、また膜厚は０．２〜６．０μｍが好ましい。なお、組成傾斜層も例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。
【００３３】
前記歪格子層または組成傾斜層に引続きデバイス層を形成することが可能であるが、反りを低減するため、ＩｎＹＧａ１−ＹＮからなる層をバッファ層、歪超格子層（または組成傾斜層）、デバイス層のいずれかの層内、あるいはそれらの層間に設けることが好ましい。この場合、歪超格子層あるいは組成傾斜層とデバイス層との間に挿入することが特に好ましく、さらに０．０５≦Ｙ≦０．２０、層の厚みが５〜５０ｎｍであることが好ましい。そして、ＩｎＹＧａ１−ＹＮからなる層のヤング率が、バッファ層、歪超格子層、組成傾斜層、およびデバイス層の各々のヤング率よりも小さいことが反りを小さくするために好ましい。ＩｎＹＧａ１−ＹＮからなる層も例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。
【００３４】
デバイス層もＡｌＸＧａ１−ＸＮなる組成であり、例えば本発明の半導体積層構造をＨＥＭT素子に利用する場合は、ＧａＮからなるチャネル層とＡｌＸＧａ１−ＸＮ（０＜Ｘ＜１）からなるバリア層からなる。チャネル層の厚みは０．５〜７．０μｍであることが好ましく、バリア層は１０〜１００ｎｍであることが好ましい。チャネル層とバリア層の界面近傍に電子供給層が形成される。このデバイス層も例えばＭＯＣＶＤ法やＭＢＥ法などの公知の成膜手法にて形成される。
【実施例】
【００３５】
（実施例１〜４：ＩｎＧａＮ層挿入位置変更、および比較例）
本実施例においては、上述の実施形態に係る半導体積層構造を作成してウェーハの反りを測定した。まず、４インチ径の厚み５２５μｍの（１１１）面シリコン単結晶を用い、これを所定のＭＯＣＶＤ装置の反応菅内に設置した。ＭＯＣＶＤ装置は、キャリアガスあるいは反応ガスとして、少なくともＨ２、Ｎ２、ＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩ（トリメチルインジウム）、およびＮＨ３が、反応管内に供給可能とされている。キャリアガスとして水素を流量２０ＳＬＭ及び窒素を流量１０ＳＬＭで流しながら、反応管内の圧力を１００Ｔｏｒｒに保ちつつ、基板を１２１０℃まで昇温した後、１０分間保持し、基板のサーマルクリーニングを実施した。
【００３６】
その後、基板温度を１０３０℃に保ちつつ、ＴＭＡとそのキャリアガスである水素を供給するとともに、ＮＨ３とそのキャリアガスである水素とを供給することにより、バッファ層として厚み１００ｎｍのＡｌＮ層を最初に形成した。供給反応ガスのモル比、すなわち、第５族ガス／第３族ガス（ＮＨ３／ＴＭＡ）の比は５６００とし、反応管内の圧力は１００Ｔｏｒｒとした。
【００３７】
その後基板温度を８００℃に下げて、供給する反応ガスモル比（第５族ガス／第３族ガス）を１０，０００とし、厚み１０ｎｍのＩｎ０．１８Ｇａ０．８２Ｎなる層を形成した。そして基板温度を１１３０℃にし、供給する反応ガスモル比（第５族ガス／第３族ガス）を４，０００にして厚み４０ｎｍのＡｌ０．３Ｇａ０．７Ｎを形成した。以上により、ＡｌＮ層、Ｉｎ０．１８Ｇａ０．８２Ｎ層、およびＡｌ０．３Ｇａ０．７Ｎからなるバッファ層を形成した。
【００３８】
次に、基板温度を１１３０℃に維持したまま、歪超格子層を形成した。バッファ層同様に供給ガスとしてＴＭＡ、ＴＭＧ、およびＮＨ３の供給量を調整して、ＡｌＮとＡｌ０．２６Ｇａ０．７４Ｎをそれぞれ５ｎｍ、２０ｎｍの厚みで交互に５０層づつ、計１００層形成した。
【００３９】
さらに、基板温度を１１３０℃維持したまま、圧力を１００Ｔｏｒｒ、供給する反応ガスモル比（第５族ガス／第３族ガス）が２８００となるように供給して、チャネル層として厚さ１.０μｍのＧａＮ層を形成した。
【００４０】
チャネル層としてのＧａＮ層の形成後、基板温度を１１３０℃維持したまま、供給する反応ガスモル比（第５族ガス／第３族ガス）を歪超格子層と同じように供給して、Ａｌ０．２６Ｇａ０．７４Ｎなるバリア層を形成した。以上により、半導体積層構造（実施例１）を得た。
【００４１】
上記実施例１と同様に、厚さ１０ｎｍのＩｎ０．１８Ｇａ０．８２Ｎなる層を、Ａｌ０．３Ｇａ０．７Ｎなるバッファ層と歪超格子層の間に挿入した半導体積層構造（実施例２）、歪超格子層とＧａＮチャネル層との間に挿入した半導体積層構造（実施例３）、およびＧａＮチャネル層を０．５μｍづつ２分割し、その間に挿入した半導体積層構造（実施例４）、およびＩｎ０．１８Ｇａ０．８２Ｎ層が挿入されていない半導体積層構造（比較例）を試作した。なお、実施例２〜４のＩｎ０．１８Ｇａ０．８２Ｎ層の形成条件は実施例１と同じである。実施例１〜４および比較例の反りを図２および３に示すように測定した。その結果を表１に示す。
【００４２】
【表１】
2014003056.tif 000003
【００４３】
表１より、ＩｎＧａＮ層が挿入されていない比較例より、挿入された実施例１〜４の反り量が小さい。なかでも歪超格子層とＧａＮチャネル層との間に挿入した半導体積層構造（実施例３）の反り量が特に小さい。
【００４４】
上記反り量が最も小さい実施例３と同じ位置にＩｎＧａＮ層を挿入した場合の、ＩｎＧａＮの組成と膜厚を変えて反り量を調査した。
【００４５】
（実施例５：Ｉｎ０．１８Ｇａ０．８２Ｎ）
Ｉｎ０．１８Ｇａ０．８２Ｎ層の厚みを５〜２５ｎｍとして反り量を調べた。その結果を図５に示す。Ｉｎ０．１８Ｇａ０．８２Ｎ層の厚みが５〜２０ｎｍでは反り量が小さく、厚み１０ｎｍで特に反り量が小さい
【００４６】
（実施例６：Ｉｎ０．０９Ｇａ０．９１Ｎ）
供給する反応ガスモル比（第５族ガス／第３族ガス）を１５，０００とし、Ｉｎ０．０９Ｇａ０．９１Ｎ層の厚みを５〜５０ｎｍとして反り量を調べた。その結果を図６に示す。Ｉｎ０．０９Ｇａ０．９１Ｎ層の厚みが２０〜５０ｎｍでは反り量が小さく、厚み４０ｎｍで特に反り量が小さい
【００４７】
以上の結果より、１００ｎｍ未満のＩｎＧａＮ層を１層挿入して反り量が低減できることが分かった。ＩｎＧａＮはＧａＮあるいはＡｌＮよりヤング率が小さいため、反り量が小さくなったものと推測する。
【産業上の利用可能性】
【００４８】
電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）等の半導体素子に用いられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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