(57)【要約】【課題】半導体回路上の正確な基板電位の検出を図る。【解決手段】基板電位検出回路１０は、基準電圧に対する参照電圧Ｖrefを変更可能な参照電圧出力回路１６を備え、検出電圧出力回路１２から出力する電圧Ｖｐと参照電圧出力回路から出力する参照電圧Ｖrefとをコンパレータ１４により比較する。制御部４０は、参照電圧出力回路からする参照電圧と電位の変化を除いた測定点の電圧Ｖｐとを比較し、参照電圧出力回路が出力する基準電圧に対する参照電圧の偏差を、参照電圧Ｖrefが電圧Ｖｐに達したときの偏差に保持させることで、基板電位検出回路を較正する。【選択図】図１
2014003241.tif 000002
【特許請求の範囲】
【請求項１】
基板上の測定点の電位を所定電圧シフトして出力する検出電圧出力回路と、
検出対象の前記測定点の電位に対する基準電圧が供給され、供給される基準電圧の大きさを変更して参照電圧として出力する参照電圧出力回路と、
前記基板電圧出力回路の出力電圧と前記参照電圧とを比較して比較結果を出力する比較回路と、
前記測定点の電位の変化を除いた状態で、前記比較回路から出力される比較結果が変化するまで前記参照電圧出力回路が出力する前記参照電圧を変化させ、前記基準電圧に対する参照電圧の偏差が、前記比較回路から出力される比較結果が変化したときの偏差に維持されるように前記参照電圧出力回路を制御する較正制御部と、
を含む基板電位検出回路。
【請求項２】
前記参照電圧出力回路が、カレントソース側に複数のトランジスタが並列接続可能に配置され、並列接続された前記トランジスタの数に応じた前記参照電圧を出力するソースフォロワ回路を含み、
前記較正制御部は、前記ソースフォロワ回路に並列接続する前記トランジスタの数を段階的に変更することで、前記参照電圧の大きさを前記基準電圧に対して段階的に変化させる、請求項１記載の基板電位検出回路。
【請求項３】
前記較正制御部が、段階的に変化した前記参照電圧毎の前記比較回路の出力をカウントし、カウント値をバイナリデータで出力するカウント部と、
予め設定された数に組分けされた前記参照電圧出力回路の前記複数のトランジスタを、前記バイナリデータに基づいて組単位で前記ソースフォロワ回路に接続する接続部と、
前記比較回路から出力される比較結果が変化したときに前記カウント部のカウントを停止させて前記カウント値を保持させる保持部と、
を含む請求項２記載の基板電位検出回路。
【請求項４】
基板上の測定点の電位を所定電圧シフトして出力する検出電圧出力回路と、
検出対象の前記測定点の電位に対する基準電圧が供給され、供給される基準電圧の大きさを変更して参照電圧として出力する参照電圧出力回路と、
前記基板電圧出力回路の出力電圧と前記参照電圧とを比較して比較結果を出力する比較回路と、
前記測定点の電位の変化を除いた状態で、前記比較回路から出力される比較結果が変化するまで前記参照電圧出力回路が出力する前記参照電圧を変化させ、前記基準電圧に対する参照電圧の偏差が、前記比較回路から出力される比較結果が変化したときの偏差に維持されるように前記参照電圧出力回路を制御する較正制御部と、
を含む基板電位検出回路を備える半導体集積回路。
【請求項５】
前記参照電圧出力回路が、カレントソース側に複数のトランジスタが並列接続可能に配置され、並列接続された前記トランジスタの数に応じた前記参照電圧を出力するソースフォロワ回路を含み、
前記較正制御部は、前記ソースフォロワ回路に並列接続する前記トランジスタの数を段階的に変更することで、前記参照電圧の大きさを前記基準電圧に対して段階的に変化させる、請求項４記載の半導体集積回路。
【請求項６】
前記較正制御部が、段階的に変化した前記参照電圧毎の前記比較回路の出力をカウントし、カウント値をバイナリデータで出力するカウント部と、
予め設定された数に組分けされた前記参照電圧出力回路の前記複数のトランジスタを、前記バイナリデータに基づいて組単位で前記ソースフォロワ回路に接続する接続部と、
前記比較回路から出力される比較結果が変化したときに前記カウント部のカウントを停止させて前記カウント値を保持させる保持部と、
を含む請求項５記載の半導体集積回路。
【請求項７】
基板上の測定点の電位を所定電圧シフトして出力する検出電圧出力回路から、前記測定点の電位の変化を除いた状態で出力電圧を出力し、
検出対象の前記測定点の電位に対する基準電圧が供給され、供給される基準電圧の大きさを変更して出力する参照電圧出力回路から参照電圧を出力し、
前記出力電圧と前記参照電圧とを比較する比較回路から出力する較結果が変化するまで前記参照電圧出力回路が出力する前記参照電圧を変化させ、
前記参照電圧出力回路を、前記基準電圧に対する参照電圧の偏差を、前記比較回路から出力される比較結果が変化したときの偏差に維持させる、
基板電位検出回路の較正方法。
【請求項８】
カレントソース側に複数のトランジスタが並列接続可能に配置され、並列接続された前記トランジスタの数に応じた前記参照電圧を出力するソースフォロワ回路を含む前記参照電圧出力回路に対し、
前記ソースフォロワ回路に並列接続する前記トランジスタの数を段階的に変更することで、前記参照電圧の大きさを前記基準電圧に対して段階的に変化させる、請求項７記載の基板電位検出回路の較正方法。
【請求項９】
段階的に変化した前記参照電圧毎の前記比較回路の出力をカウントし、カウント値をバイナリデータで出力し、
予め設定された数に組分けされた前記参照電圧出力回路の前記複数のトランジスタを、前記バイナリデータに基づいて組単位で前記ソースフォロワ回路に接続し、
前記比較回路から出力される比較結果が変化したときに前記カウント部のカウントを停止させて前記カウント値を保持させる、
請求項８記載の基板電位検出回路の較正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する技術は、基板電位検出回路、半導体集積回路及び基板電位検出回路の較正方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary   Metal-oxide-semiconductor：相補型金属酸化膜半導体）デバイスは、ＭＯＳＦＥＴ（Metal-oxide-semiconductor  Field-effect  transistor：金属酸化膜半導体電界効果トランジスタ）を相補配置したゲート構造を有する。ＣＭＯＳデバイスには、大規模集積回路（Large-scale  integrated  circuit：ＬＳＩ）、超大規模集積回路（Very Large-scale  integrated  circuit：ＶＬＳＩ）などの半導体集積回路などがある。このような半導体集積回路では、同一のチップ上にアナログ回路とデジタル回路とを混載することができる。
【０００３】
一方、同一のチップ上にデジタル回路とアナログ回路とを混載した場合、デジタル回路は、アナログ回路に対し、パルスの変化点ごとにノイズを発生するノイズ源となる。デジタル回路で発生したノイズは、電源配線、信号配線、ウェルなどを伝播してアナログ回路に混入し、アナログ回路のみならず半導体集積回路の特性劣化、誤動作を生じさせてしまう。
【０００４】
ここから、電源配線、信号配線、ウェルなどにおける雑音を計測し、雑音源を特定することで雑音対策が図られる。半導体集積回路内部の雑音を計測する手法として、ＬＳＩ内に基板電位検出回路等のノイズ検出回路を形成する方法がある。ノイズ検出回路は、例えば、ＬＳＩの内部の測定点に接続されて測定点の電圧に応じた電圧を出力するソースフォロワ回路、及び基準電圧とソースフォロワ回路の出力電圧とを比較する電圧比較器を有する。
【０００５】
このような電圧比較器の出力の標準偏差を求めることで、アナログ回路とデジタル回路とを混載したＬＳＩにおいて、オンチップで雑音レベルの高精度の評価が可能となる。
【０００６】
また、ソースフォロワ及びラッチドコンパレータを用いたノイズ検出回路に加えて電流制御回路を半導体集積回路に設ける提案がなされている。この提案では、ソースフォロワでシフトさせたノイズ量をラッチドコンパレータにより量子化し、量子化したノイズ量に基づいて電流制御回路により基板バイアス電流を制御することによりノイズの低減を図っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３４４４９０号公報
【特許文献２】特開２００７−２０１１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、半導体集積回路では、製造プロセスにおいてトランジスタサイズのばらつきなどが生じることがあり、これにより、基板電位の検出に用いるソースフォロワ回路やコンパレータにオフセットが生じる。基板電位の検出に用いるソースフォロワ回路やコンパレータは、オフセットが生じることで基板ノイズの正確な検出が困難となる。
【０００９】
開示の技術は、一つの側面として、正確な基板電位の検出を図るものである。
【課題を解決するための手段】
【００１０】
開示の技術は、検出電圧出力回路が、基板上の測定点の電位を所定電圧シフトして出力し、検出対象の前記測定点の電位に対する基準電圧が供給される参照電圧出力回路が、供給される基準電圧の大きさを変更して参照電圧として出力する。比較回路は、前記基板電圧出力回路の出力電圧と前記参照電圧とを比較して比較結果を出力する。較正制御部は、前記測定点の電位の変化を除いた状態で、前記比較回路から出力される比較結果が変化するまで前記参照電圧出力回路が出力する前記参照電圧を変化させる。また、較正制御部は、前記基準電圧に対する参照電圧の偏差が、前記比較回路から出力される比較結果が変化したときの偏差に維持されるように前記参照電圧出力回路を制御する。
【発明の効果】
【００１１】
開示の技術は、一つの側面として、検出電圧出力回路、比較回路及び参照電圧出力回路のオフセットを抑制し、基板電位を高精度で検出することができる、という効果を有する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る基板電位検出回路の機能ブロック図である。
【図２】第１の実施形態に係る基板電位検出回路が形成されたＬＳＩの概略構成図である。
【図３】（Ａ）は、基板電圧出力回路の一例を示す回路図であり、（Ｂ）はコンパレータの一例を示す回路図である。
【図４】第１の実施形態に係る参照電圧出力回路の一例を示す機能ブロック図である。
【図５】参照電圧出力回路に設けたトランジスタアレイの一例を示す回路図である。
【図６】（Ａ）は、トランジスタアレイのスイッチのオン状態を示す概略図であり、（Ｂ）は、トランジスタアレイのスイッチのオフ状態を示す概略図である。
【図７】制御部の一例を示す機能ブロック図である。
【図８】第１の実施形態に係る計測装置として機能するコンピュータの機能ブロック図である。
【図９】第１の実施形態に係る較正処理の概略を示す流れ図である。
【図１０】第２の実施形態に係る基板電位検出回路が形成されたＬＳＩの概略構成図である。
【図１１】基板電圧出力回路の他の一例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して開示する技術の実施の形態の一例を詳細に説明する。
〔第１の実施形態〕
【００１４】
図１には、第１の実施形態に係る基板電位検出回路１０を示す。基板電位検出回路１０は、基板電圧出力回路１２、比較回路として機能するコンパレータ１４、及び参照電圧出力回路１６を備える。検出電圧出力回路１２は、開示の技術における検出電圧出力回路の一例であり、参照電圧出力回路１６は、開示の技術における参照電圧検出回路の一例である。
【００１５】
図２に示すように、基板電位検出回路１０は、ＬＳＩやＶＬＳＩなどの半導体集積回路（以下、ＬＳＩ１８と称する）に設けることができる。ＬＳＩ１８は、開示の技術における基板、半導体集積回路の一例である。ＬＳＩ１８は、ＭＯＳＦＥＴを相補形に配置したゲート構造を有することができる。このようなＬＳＩ１８は、ＣＭＯＳデバイスであり、同一のチップ上にアナログ回路２０及びデジタル回路２２を混載することができる。
【００１６】
ＬＳＩ１８では、アナログ回路２０、デジタル回路２２の各々に一つ又は複数の計測点Ｐ（図１参照）が設定される。基板電位検出回路１０は、基板電圧出力回路１２の入力端子がＬＳＩ１８上の計測点Ｐに接続されている。なお、基板電位検出回路１０は、計測点Ｐごとに設けてもよく、また、複数の計測点Ｐに対して一つの基板電位検出回路１０を設けることもできる。複数の計測点Ｐに対して一つの基板電位検出回路１０を設ける場合、トランスミッションゲートなどを含むスイッチを用いることができる。スイッチを用いる場合、複数の計測点Ｐから１箇所ずつ順に選択し、選択した計測点Ｐを基板電位検出回路１０の基板電圧出力回路１２に接続するように切り替えればよい。
【００１７】
図１に示すように、例えば、ＬＳＩ１８のｐ＋領域２４を計測点Ｐとする場合、ｐ＋領域２４が基板電圧出力回路１２に接続される。これにより、検知電位出力回路１０は、計測点Ｐの電位（ｐ＋領域２４の電位）に応じた電圧Ｖｐが基板電圧出力回路１２に入力される。
【００１８】
基板電圧出力回路１２は、入力される電圧Ｖｐを、コンパレータ１４で比較可能な電圧レベルにシフトし、シフトした電圧Ｖsfをコンパレータ１４へ出力する。これにより、コンパレータ１４には、入力電圧Ｖin＋として電圧Ｖsfが入力される。
【００１９】
また、コンパレータ１４には、入力電圧Ｖin−として参照電圧出力回路１６から出力される参照電圧Ｖrefが入力される。コンパレータ１４は、電圧Ｖsfと参照電圧Ｖrefとを比較し、電圧Ｖsfと参照電圧Ｖrefとの大小関係に応じてレベルが切り替わる出力電圧Ｖoutを出力端子Ｑから出力する。基板電位検出回路１０は、コンパレータ１４の出力電圧Ｖoutが、Highレベル（論理Ｈ、以下、Ｈレベルとする）か、Lowレベル（論理Ｌ、以下、Ｌレベルとする）かにより、計測点Ｐの電位を判定する。
【００２０】
なお、第１の実施形態に係るコンパレータ１４は、電圧Ｖsfが参照電圧Ｖrefより低い場合、出力電圧ＶoutがＨレベルとなり、電圧Ｖsfが参照電圧Ｖrefより高くなることで出力電圧ＶoutがＬレベルに切り替わる。以下、コンパレータ１４の出力電圧Ｖoutを判定信号Ｆｃともいう。
【００２１】
図３（Ａ）には、基板電圧出力回路１２の一例を示す。基板電圧出力回路１２は、トランジスタＭａ、Ｍｂ、Ｍｃ及び電流Ｉrefを生成する電流源２６を備える。図１に示すように、第１の実施形態では、測定点Ｐの一例として電位が０ｖのｐ＋領域２４を適用している。ここから、図３（Ａ）に示すように、基板電圧出力回路１２は、トランジスタＭａ、Ｍｂ、ＭｃとしてＰ型ＭＯＳトランジスタを用いている。
【００２２】
基板電圧出力回路１２は、トランジスタＭａ及びトランジスタＭｂのソースＳの各々に電圧ＶＤＤが印加される。トランジスタＭａは、ドレインＤに電流源２６が接続され、この電流源２６を介して接地されている。また、トランジスタＭａ及びトランジスタＭｂは、各々のゲートＧが互いに接続され、かつ、トランジスタＭａのドレインＤに接続されている。トランジスタＭｂは、ドレインＤにトランジスタＭｃのソースＳが接続され、トランジスタＭｃは、ドレインＤが接地され、ゲートＧに入力電圧Ｖinとして電圧Ｖｐが入力される。
【００２３】
すなわち、電圧検出回路１２は、トランジスタＭｂ、Ｍｃを用いたソースフォロワ（source  follower）回路２８を含み、また、電流源２６及びトランジスタＭａ、Ｍｂによりカレントミラー回路３０を含む。ソースフォロワ回路２８は、開示の技術における検出電圧出力回路のソースフォロワ回路の一例である。
【００２４】
これにより、基板電圧出力回路１２は、トランジスタＭｃのゲートＧに入力される電圧Ｖｐを、所定の電圧レベルにシフトさせて、トランジスタＭｂのドレインＤとトランジスタＭｃのソースＳとの間のノード３２から出力電圧Ｖoutとして出力する。基板電圧出力回路１２の出力電圧Ｖoutは、電圧Ｖｐを電圧Ｖshiftだけシフトした電圧Ｖsf（Ｖsf＝Ｖｐ＋Ｖshift）となる。
【００２５】
なお、第１の実施形態では、基板電圧出力回路１２にカレントミラー回路３０を用いているが、これに限らず、例えば、トランジスタＭｂを電流源とするソースフォロワ回路であっても良い。また、基板電圧出力回路１２は、計測点Ｐの電位を予め設定した電圧だけシフトして出力する任意の構成を適用することができる。さらに、第１の実施形態では、計測点ＰをＬＳＩ１８内のＰ＋領域２４を適用するが、これに限らず、ＬＳＩ１８上の任意の領域の電位を検出するものであってもよく、基板電圧出力回路１２は、電位を検出する領域に応じた構成とすればよい。
【００２６】
一方、図３（Ｂ）には、第１の実施形態に係るコンパレータ１４を示す。コンパレータ１４は、トランジスタＭｄ、Ｍｅ、Ｍｆを備える。トランジスタＭｄ、Ｍｅ、Ｍｆは、Ｎ型ＭＯＳトランジスタが用いられている。トランジスタＭｄは、ソースＳが接地され、ゲートＧに供給されるバイアス電圧Ｖbiasにより動作する。トランジスタＭｄは、ドレインＤにトランジスタＭｅ及びトランジスタＭｆのソースＳの各々が接続されている。これにより、コンパレータ１４は、差動増幅器３４が形成され、差動増幅器３４は、入力電圧Ｖin＋としてトランジスタＭｅのゲートＧに電圧Ｖsfが入力され、入力電圧Ｖin−としてトランジスタＭｆのゲートＧに参照電圧Ｖrefが入力される。
【００２７】
また、コンパレータ１４は、トランジスタＭｇ、Ｍｈを備える。トランジスタＭｇ、Ｍｈは、Ｐ型ＭＯＳトランジスタが用いられ、各々のソースＳに電圧ＶＤＤが印加される。トランジスタＭｇは、ドレインＤにトランジスタＭｅのドレインＤが接続され、トランジスタＭｈは、ドレインＤにトランジスタＭｆのドレインＤが接続されている。また、トランジスタＭｇは、ゲートＧがトランジスタＭｆ、トランジスタＭｈの各々のドレインＤに接続され、トランジスタＭｈは、ゲートＧがトランジスタＭｅ、トランジスタＭｇの各々のドレインＤに接続されている。
【００２８】
コンパレータ１４は、トランジスタＭｉを備える。トランジスタＭｉは、Ｎ型ＭＯＳトランジスタが用いられ、ドレインＤが、トランジスタＭｆ、Ｍｈの各々のドレインＤに接続され、ソースＳが、トランジスタＭｅ、Ｍｇの各々のドレインＤに接続されている。また、トランジスタＭｉは、ゲートＧにクロック信号ＣＬＫが入力される。
【００２９】
これにより、コンパレータ１４は、トランジスタＭｉのゲートＧに入力されるクロック信号ＣＬＫに同期して動作するラッチ回路３６が形成され、差動増幅器３４及びラッチ回路３６によりラッチコンパレータとして動作する。
【００３０】
コンパレータ１４は、トランジスタＭｅ、Ｍｇの間のノード３８Ａから出力電圧Ｖout＋を出力し、トランジスタＭｆ、Ｍｈの間のノード３８Ｂから出力電圧Ｖout−を出力する。また、コンパレータ１４は、差動増幅器３４に入力される電圧Ｖsfと参照電圧Ｖrefとの電位差に応じ、ラッチ回路３６が、出力電圧Ｖout＋、Ｖout−の一方をＨレベル（論理Ｈ）に保持し、他方をＬｏｗレベル（論理Ｌ）に保持する。
【００３１】
このとき、コンパレータ１４は、電圧Ｖsfより参照電圧Ｖrefが高い場合、ラッチ回路３６が、出力電圧Ｖout＋をＨレベルに保持し、出力電圧Ｖout−をＬレベルに保持する。また、コンパレータ１４は、電圧Ｖsfより参照電圧Ｖrefが低い場合、ラッチ回路３６が、出力電圧Ｖout＋をＬレベル（論理Ｌ）に保持し、出力電圧Ｖout−をＨレベルに保持する。
【００３２】
さらに、コンパレータ１４は、クロック信号ＣＬＫがオン（Ｈレベル）となることで、トランジスタＭｉが動作してラッチ回路３６をリセットする。また、コンパレータ１４は、クロック信号ＣＬＫがオフする（ＨレベルからＬレベルに切り替わる）ことでラッチ回路３６が差動増幅器３４の出力電圧に応じたセット状態となる。
【００３３】
ところで、図１に示すように、基板電位検出回路１０は、参照電圧出力回路１６の動作状態を制御する制御部４０を備える。制御部４０は、較正制御部の一部として機能し、コンパレータ１４の出力電圧Ｖout（判定信号Ｆｃ）に基づいて、参照電圧出力回路１６が出力する参照電圧Ｖrefを調整し、調整状態を保持することで基板電位検出回路１０の較正を行なう。
【００３４】
図４には、第１の実施形態に係る参照電圧出力回路１６の一例を示す。参照電圧出力回路１６は、トランジスタＭｊ及び所定の電流Ｉrefを生成する電流源４２を備える。トランジスタＭｊは、Ｐ型ＭＯＳトランジスタが用いられ、ソースＳに電圧ＶＤＤが印加される。電流源４２は、一端が接地され、他端がトランジスタＭｊのドレインＤ及びゲートＧに接続されている。
【００３５】
また、参照電圧出力回路１６は、複数のトランジスタアレイ４４を備える。トランジスタアレイ４４の各々は、トランジスタＭｋを含む。トランジスタＭｋは、開示の技術における複数のトランジスタの一例である。また、参照電圧出力回路１６は、トランジスタＭｌを備える。トランジスタアレイ４４の各トランジスタＭｋ、及びトランジスタＭｌは、Ｐ型ＭＯＳトランジスタが用いられている。
【００３６】
トランジスタＭｌは、ドレインＤが接地され、ソースＳがトランジスタアレイ４４の各々に接続されている。また、このトランジスタＭｌは、ゲートＧに所定の入力電圧Ｖinが入力される。
【００３７】
トランジスタアレイ４４の各々は、トランジスタＭｋのソースＳが電圧ＶＤＤの配線ライン５０に接続され、ドレインＤが、トランジスタＭｌのソースＳに接続されている。また、トランジスタアレイ４４の各々は、スイッチ４６を備える。スイッチ４６は、スイッチ４６Ａ及びスイッチ４６Ｂを含んでいる。スイッチ４６は、開示の技術における接続部の一例である。
【００３８】
図５には、トランジスタアレイ４４のスイッチ４６を詳細に示す。スイッチ４６は、スイッチ４６Ａ、４６Ｂの各々がＰ型ＭＯＳトランジスタを用いたトランジスタＭｍ、及びＮ型ＭＯＳトランジスタを用いたトランジスタＭｎにより形成されたトランスミッションゲートとなっている。
【００３９】
トランスミッションゲートは、トランジスタＭｍのソースＳ及びトランジスタＭｎのドレインＤがノード５２Ａに接続され、トランジスタＭｍのドレインＤ及びトランジスタＭｎのソースＳがノード５２Ｂに接続されている。
【００４０】
Ｎ型ＭＯＳトランジスタを用いたトランジスタＭｎは、ゲートＧにＨレベルの信号が入力されることにより動作（オン）し、ゲートＧにＬレベル信号が入力されることにより動作を停止（オフ）する。また、Ｐ型ＭＯＳトランジスタを用いたトランジスタＭｍは、ゲートＧがＬレベルとなることにより動作（オン）し、ゲートＧがＨレベルとなることにより動作を停止（オフ）する。
【００４１】
スイッチ４６Ａ、４６Ｂは、トランジスタＭｍ、Ｍｎがオンすることで、ノード５２Ａとノード５２Ｂとの間が導通し、トランジスタＭｍ、Ｍｎがオフすることで、ノード５２Ａとノード５２Ｂとの間が非導通状態となる。トランジスタアレイ４４は、スイッチ４６Ａ、４６Ｂの各々のノード５２ＢがトランジスタＭｋのゲートＧに接続されている。また、トランジスタアレイ４４は、スイッチ４６Ａのノード５２ＡがトランジスタＭｊのゲートＧ及びドレインＤに接続され（図４参照）、スイッチ４６Ｂのノード５２Ａが電圧ＶＤＤの配線ライン５０に接続されている。
【００４２】
これにより、図４に示すように、参照電圧出力回路１６は、複数のトランジスタアレイ４４が並列されて配置され、トランジスタＭｊ、Ｍｌ及び電流源４２に対して互いに並列に接続される。
【００４３】
図５に示すように、スイッチ４６Ａは、トランジスタＭｎのゲートＧに制御信号ＥＮが入力され、トランジスタＭｍのゲートＧに制御信号ＥＮの反転信号となる制御信号ＥＮ〜（以下、「〜」は、論理の反転を示す）が入力される。また、スイッチ４６Ｂは、トランジスタＭｍのゲートＧに制御信号ＥＮが入力され、トランジスタＭｎのゲートＧに制御信号ＥＮ〜が入力される。
【００４４】
スイッチ４６は、スイッチ４６Ａ又はスイッチ４６Ｂの一方がオンすることで他方がオフする。以下、スイッチ４６Ａがオンしてスイッチ４６Ｂがオフした状態をスイッチ４６のオンとし、スイッチ４６Ａがオフしてスイッチ４６Ｂがオンした状態をスイッチ４６のオフとする。
【００４５】
図６（Ｂ）に示すように、トランジスタアレイ４４は、スイッチ４６がオフすることにより、トランジスタＭｋのゲートＧに電圧ＶＤＤが印加され、トランジスタＭｋが動作を停止（オフ）する。これに対して、図６（Ａ）に示すように、トランジスタアレイ４４は、スイッチ４６がオンすることにより、トランジスタＭｋのゲートＧがノード４８に接続される。なお、図６（Ａ）及び図６（Ｂ）では、スイッチ４６Ａ、４６Ｂについてオン状態を実線で示し、オフ状態を点線で示している。
【００４６】
図４に示すように、参照電圧出力回路１６は、スイッチ４６がオンされたトランジスタアレイ４４のトランジスタＭｋと、トランジスタＭｊ、Ｍｌ及び電流源４２とによるソースフォロワ回路５４及びカレントミラー回路５６を含む。ソースフォロワ回路５４は、開示の技術におけるソースフォロワ回路の一例である。参照電圧出力回路１６は、スイッチ４６がオンしたトランジスタアレイ４４の数により、カレントソースとして機能するトランジスタＭｋの数が変化する。
【００４７】
参照電圧出力回路１６では、各トランジスタアレイ４４のトランジスタＭｋを、トランジスタサイズ（ゲート長Ｌ、及びゲート幅Ｗ）が同じとなるように形成されている。これにより、参照電圧出力回路１６は、スイッチ４６がオンしたトランジスタアレイ４４の数により、ソースフォロワ回路５４の出力電圧Ｖoutが変化する。このとき、参照電圧出力回路１６は、各トランジスタアレイ４４にトランジスタサイズの同じトランジスタＭｋを用いることで、スイッチ４６がオンしたトランジスタアレイ４４の数が増える度に出力電圧Ｖoutが所定の電圧ΔＶずつ上昇する。また、電圧ΔＶは、トランジスタＭｋのサイズ（ゲート幅Ｗ）に応じた電圧となる。したがって、参照電圧出力回路１６は、スイッチ４６がオンするとトランジスタアレイ４４の数に応じて、トランジスタＭｌのゲートＧに入力される入力電圧Ｖinに対する参照電圧Ｖrefの偏差が変化する。
【００４８】
制御部４０は、トランジスタアレイ４４毎のスイッチ４６のオン／オフを制御することで、参照電圧出力回路１６から出力する参照電圧Ｖrefを調整する。このとき、トランジスタアレイ４４の数及びトランジスタアレイ４４に設けるトランジスタＭｋのトランジスタサイズは、任意の数及び任意のサイズを適用することができる。トランジスタＭｋのトランジスタサイズを小さくすることで、スイッチ４６をオンしたトランジスタアレイ４４の数を増やしたときの参照電圧Ｖrefの変化幅（電圧ΔＶ）が小さくなる。また、トランジスタアレイ４４の数を増やすことで、参照電圧Ｖrefの変更段数（変更ステップ数）を増やすことができる。したがって、トランジスタＭｋのサイズ及びトランジスタアレイ４４の数により参照電圧Ｖrefの調整範囲が定まる。
【００４９】
第１の実施形態に係る参照電圧出力回路１６は、一例として１５個のトランジスタアレイ４４を設けている。これにより、参照電圧Ｖrefを１５段階（１５ステップ）で変更可能としている。
【００５０】
また、第１の実施形態では、１５個のトランジスタアレイ４４を、４組のユニット６０Ａ、６０Ｂ、６０Ｃ、６０Ｄに分けている（総称する場合、ユニット６０とする）。ユニット６０Ａは、１個のトランジスタアレイ４４を含み、ユニット６０Ｂは、２個のトランジスタアレイ４４を含む。ユニット６０Ｃは、４個のトランジスタアレイ４４を含み、ユニット６０Ｄは、８台のトランジスタアレイ４４を含む。
【００５１】
これにより、参照電圧出力回路１６は、スイッチ４６をオンするトランジスタアレイ４４の数を、４ビットの制御コードによりバイナリ制御が可能となるようにしている。なお、バイナリ制御を行なうときのビット数はこれに限るものではない。
【００５２】
制御部４０は、コンパレータ１４から出力された判定信号Ｆｃに基づいて、トランジスタアレイ４４のスイッチ４６のオン／オフをバイナリ制御し、参照電圧出力回路１６から出力する参照電圧Ｖrefを調整する。
【００５３】
図７には、第１の実施形態に係る制御部４０の一例を示す。この制御部４０は、Ｄ型フリップフロップ（Frip−Frop、以下、Ｄ−ＦＦ６２とする）、セレクタ６４及びアップカウンタ６６を備える。Ｄ−ＦＦ６２及びセレクタ６４は、開示の技術における保持部の一例であり、カウンタ６６は、開示の技術におけるカウント部の一例である。
【００５４】
Ｄ-ＦＦ６２は、入力端子Ｄに判定信号Ｆｃが入力され、クロック端子ＣＫにセレクタ６４の出力端子Ｙが接続されている。セレクタ６４は、入力端子Ｘ１にクロック信号ＣＬＫが入力され、入力端子Ｘ０にＬレベルの信号（０）が入力される。セレクタ６４は、入力端子Ｓに入力される制御信号がＨレベルである場合、入力端子Ｘ１に入力されるクロック信号ＣＬＫをＤ−ＦＦ６２へ出力する。また、セレクタ６４は、制御端子Ｓに入力される制御信号がＬレベルに切り替わることで、Ｄ−ＦＦ６２へのクロック信号ＣＬＫの出力を停止する。
【００５５】
Ｄ−ＦＦ６２は、クロック端子ＣＫに入力されるクロック信号ＣＬＫに同期し、クロック信号の立ち上がり時に入力端子Ｄに入力されている判定信号Ｆｃを取り込んで保持し、出力端子Ｑから出力する。また、Ｄ−ＦＦ６２は、クロック端子ＣＫにクロック信号ＣＬＫが入力されなければ、入力端子Ｄに入力される信号に関わらず、出力端子Ｑから保持している信号を継続して出力する。すなわち、Ｄ−ＦＦ６２は、Ｌレベルの判定信号Ｆｃが入力された状態でクロック信号の入力が停止すると、Ｌレベルの信号の出力状態を継続する。
【００５６】
カウンタ６６は、入力端子ＤがＤ−ＦＦ６２の出力端子Ｑに接続されている。また、カウンタ６６は、クロック端子ＣＫにクロック信号ＣＬＫが入力される。カウンタ６６は、クロック信号ＣＬＫに基づいて入力端子Ｄに入力される信号を取り込み、入力された信号がＨレベルであれば、カウント値をインクリメントする。
【００５７】
カウンタ６６は、複数の出力端子Ｑを備え、カウント値をバイナリデータとして出力する。第１の実施形態では、４ビットのバイナリデータにより参照電圧出力回路１６から出力する参照電圧Ｖrefを制御する。カウンタ６６は、出力端子Ｑとして、出力端子Ｑａ、Ｑｂ、Ｑｃ、Ｑｄを備え、カウント値を４ビットのバイナリデータとして出力する。
【００５８】
制御部４０は、カウンタ６６の出力端子Ｑａから出力される最下位のビットを制御信号ＥＮａとし、出力端子Ｑｂから出力される最下位よりも１ビット上位のビットを制御信号ＥＮｂとしている。また、制御部４０は、カウンタ６６の出力端子Ｑｃから出力される最下位よりも２ビット上位のビットを制御信号ＥＮｃとし、出力端子Ｑｄから出力される最上位のビットを制御信号ＥＮｄとしている。なお、カウンタ６６は、出力端子Ｑａ、Ｑｂ、Ｑｃ、Ｑｄの出力信号を反転した信号を出力する図示しない反転信号出力端子を備える。制御部４０は反転信号出力端子からの出力信号を、制御信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄに対する制御信号ＥＮａ〜、ＥＮｂ〜、ＥＮｃ〜、ＥＮｄ〜として用いる。
【００５９】
図４に示すように、参照電圧出力回路１６は、ユニット６０Ａに制御信号ＥＮａ、ＥＮａ〜が入力され、ユニット６０Ｂに制御信号ＥＮｂ、ＥＮｂ〜が入力される。また、ユニット６０Ｃには、制御信号ＥＮｃ、ＥＮｃ〜が入力され、ユニット６０Ｄには、制御信号ＥＮｄ、ＥＮｄ〜が入力される。これにより、参照電圧出力回路１６は、カウンタ６６のカウント値がカウントアップされることで、スイッチ４６がオンされるトランジスタアレイ４４の数が１個ずつ増加する。
【００６０】
図７に示すように、カウンタ６６は、リセット端子Ｒにリセット信号ＲＳＴが入力される。カウンタ６６は、リセット信号ＲＳＴが入力されるとカウント値をリセットする。
【００６１】
また、制御部４０は、セレクタ６４の制御端子ＳがＤ−ＦＦ６２の出力端子Ｑに接続されている。また、制御部４０は、リセットスイッチ６８を備え、リセット信号ＲＳＴがリセットスイッチ６８を介してセレクタ６４の制御端子Ｓ、及びカウンタ６６の入力端子Ｄに入力される。リセットスイッチ６８は、例えば、トランスミッションゲートが用いられ、リセット信号ＲＳＴによりオンされる。
【００６２】
セレクタ６４は、Ｄ−ＦＦ６２の出力信号がＨレベルの間は、クロック信号ＣＬＫをＤ−ＦＦ６２へ出力し、Ｄ−ＦＦ６２の出力信号がＬレベルとなることにより、クロック信号ＣＬＫの出力を停止する。カウンタ６６は、Ｄ−ＦＦ６２の出力信号がＬレベルに保持されると、カウントアップを停止し、その時点のカウント値を保持する。これにより、参照電圧出力回路１６は、スイッチ４６がオンされているトランジスタアレイ４４の数を保持し、これに伴い、参照電圧Ｖrefもスイッチ４６がオンされているトランジスタアレイ４４の数に応じた電圧に保持される。すなわち、参照電圧出力回路１６は、スイッチ４６がオンされたトランジスタアレイ４４の数に応じて、トランジスタＭｌのゲートＧに入力される入力電圧Ｖinに対する参照電圧Ｖrefの偏差が変えられる。また、参照電圧出力回路１６は、スイッチ４６がオンされたトランジスタアレイ４４の数が保持されることにより、トランジスタＭｌのゲートＧに入力される入力電圧Ｖinに対する参照電圧Ｖrefの偏差が保持される。
【００６３】
セレクタ６４は、リセット信号ＲＳＴによりカウンタ６６がリセットされるときに、リセットスイッチ６８がオンすることにより、制御端子ＳにＨレベルの信号が入力される。また、カウンタ６６は、リセットスイッチ６８がオンすることにより、入力端子ＤにＨレベルの信号が入力される。
【００６４】
これにより、カウンタ６６は、リセット信号ＲＳＴがＬレベルとなった後に、最初に入力されるクロック信号ＣＬＫによりカウント値が１となり、制御コードの初期値として「０００１」が出力される。参照電圧制御回路１６は、ユニット６０Ａのトランジスタアレイ４４のスイッチ４６がオンされた状態を初期状態として参照電圧Ｖrefの調整が行なわれる。
【００６５】
図４に示すように、参照電圧出力回路１６は、トランジスタＭｌのゲートＧに、入力電圧Ｖinとして計測点Ｐの電位に対応する電圧（以下に説明する基準電圧Ｖbase又は電圧Ｖstep）が入力される。これにより、参照電圧出力回路１６は、基準電圧Ｖbase又は電圧Ｖstepに対応する参照電圧Ｖrefを出力することができる。また、参照電圧出力回路１６は、トランジスタＭｌのゲートＧに、基準電圧Ｖbaseを中心とした所定の電圧範囲で段階的に電圧を変化させた電圧（以下、電圧Ｖstepとする）が入力される。これにより、参照電圧出力回路１６は、電圧Ｖstepに応じて変化する参照電圧Ｖrefを出力する。
【００６６】
一方、図２に示すように、基板電位検出回路１０は、例えば、計測装置７０に接続されて用いられる。計測装置７０は、ＬＳＩ１８の外部に設けられ、ＬＳＩ１８上の測定点Ｐの電位を計測する場合に、複数の基板電位検出回路１０の各々が接続される。
【００６７】
計測装置７０は、クロック信号生成部７２、バイアス電圧生成部７４、及びリセット信号生成部７６を備える。クロック信号生成部７２は、基板電位検出回路１０のコンパレータ１４及び制御部４０へ出力するクロック信号ＣＬＫを生成する。バイアス電圧生成部７４は、基板電位検出回路１０の参照電圧出力回路１６に設けているトランジスタＭｌの入力電圧Ｖinとして、基準電圧Ｖbase及び電圧Ｖstepを生成する。リセット信号生成部７６は、基板電位検出回路１０の制御部４０へ出力するリセット信号ＲＳＴを生成する。
【００６８】
また、計測装置７０は、計測処理部７８及び較正処理部８０を備える。計測処理部７８は、電源が供給されて所定の動作状態とされたＬＳＩ１８上の基板電位検出回路１０に、クロック信号ＣＬＫを入力して動作させる。このとき、計測処理部７８は、バイアス電圧生成部７４で生成される電圧Ｖstepを参照電圧出力回路１６に出力しながら、基板電位検出回路１０から出力される判定信号Ｆｃを読み込む。これにより、計測装置７０は、電圧Ｖstepに対する判定信号Ｆｃから、計測点Ｐの電位が得られる。
【００６９】
較正処理部８０は、基板電位検出回路１０を用いた計測点Ｐの電位の計測に先立って、基板電位検出回路１０の較正を行なう。較正処理部８０は、クロック信号生成部７２で生成するクロック信号ＣＬＫ、バイアス電圧生成部７４で生成する基準電圧Ｖbase、及びリセット信号生成部７６で生成するリセット信号を用い、制御部４０を較正制御部として機能させる。このとき、較正処理部８０は、リセット信号生成部７６からリセット信号ＲＳＴを出力して参照電圧出力回路１６及び制御部４０をリセットする。この後、較正処理部８０は、バイアス電圧生成部７４により生成される基準電圧Ｖbase、及びクロック信号生成部７２により生成されるクロック信号ＣＬＫを出力する。
【００７０】
なお、基板電位検出回路１０は、参照電圧出力回路１６から参照電圧Ｖrefの調整が終了すると，コンパレータ１４が出力する判定信号ＦｃがＬレベルとなる。ここから、較正処理部８０は、基板電位検出回路１０のコンパレータ１４が出力する判定信号Ｆｃから参照電圧Ｖrefの調整、すなわち、基板電位検出回路１０の較正が終了したか否かを判定することができる。
【００７１】
計測装置７０は、例えば、図８に示すコンピュータ１００で実現することができる。コンピュータ１００は、ＣＰＵ１０２、メモリ１０４、不揮発性の記憶部１０６、キーボード１０８、マウス１１０、ディスプレイ１１２を備え、これらがバス１１４により接続されている。また、コンピュータ１００は、ＬＳＩ１８に形成されている複数の基板電位検出回路１０が、図示しない所定のインターフェイスを介してバス１１４に接続される。
【００７２】
コンピュータ１００の記憶部１０６は、ＨＤＤ（Hard  Disk  Drive）、フラッシュメモリ等の記憶媒体により実現できる。記憶部１０６には、コンピュータ１００をクロック信号生成部７２として機能させるためのクロック信号生成プログラム１１６、バイアス電圧生成部７４として機能させるためのバイアス電圧生成プログラム１１８が記憶されている。また、記憶部１０６には、コンピュータ１００をリセット信号生成部７６として機能させるためのリセット信号生成プログラム１２０が記憶されている。さらに、記憶部１０６には、コンピュータ１００を計測処理部７８として機能させるための計測処理プログラム１２２、及び較正処理部８０として機能させるための較正処理プログラム１２４が記憶されている。
【００７３】
ＣＰＵ１０２は、各プログラム１１６〜１２４を記憶部１０６から読み出してメモリ１０４に展開し、順次実行する。
【００７４】
以下に、第１の実施形態の作用を説明する。
【００７５】
基板電位検出回路１０が形成されたＬＳＩ１８は、電源が供給され、かつアナログ回路２０及びデジタル回路２２の各々が所定の動作状態で基板電位検出回路１０を用いた測定点Ｐごとの電位の計測が行なわれる。
【００７６】
基板電位検出回路１０の基板電圧出力回路１２には、ソースフォロワ回路２８が形成されており、ＬＳＩ１８上の計測点Ｐの電位に応じた電圧Ｖｐがソースフォロワ回路２８に入力される。基板電圧出力回路１２のソースフォロワ回路２８は、電圧Ｖｐをシフトして所定の電圧範囲の電圧Ｖsfとしてコンパレータ１４に出力する。
【００７７】
また、コンパレータ１４には、参照電圧出力回路１６から出力された参照電圧Ｖrefが入力され、コンパレータ１４は、クロック信号ＣＬＫに同期して、電圧Ｖsfと参照電圧Ｖrefの電位差に基づいた判定信号Ｆｃを出力する。このとき、参照電圧出力回路１６は、基準電圧Ｖbaseを中心して変化した電圧ＶstepがトランジスタＭｌのゲートＧに入力されることにより、電圧Ｖstepに応じた参照電圧Ｖrefを出力する。
【００７８】
したがって、基板電位検出回路１０では、コンパレータ１４から出力する判定信号Ｆｃ及び参照電圧出力回路１６に入力された電圧Ｖstepから計測点Ｐの電位及び電位の変化を計測することができる。
【００７９】
これにより、例えば、計測点Ｐの電位及び電位変化から、電位変化を生じさせるノイズ源を特定し、電位変化を抑制するための処置を施すことができる。
【００８０】
ここで、基板電位検出回路１０は、ソースフォロワ回路２８を備えた基板電圧出力回路１２を、計測点Ｐとコンパレータ１４の間に設けることにより、コンパレータ１４から計測点Ｐに対してノイズとなる信号がキックバックされてしまうのを防止することができる。また、ソースフォロワ回路２８は、入力側が高インピーダンスであるため、計測点Ｐに接続されても、計測電圧検出回路１２が計測点Ｐの電位に変化を生じさせることがない。したがって、計測装置７０は、基板電位検出回路１０を用いることにより、計測点Ｐの電位を適正に計測することができる。
【００８１】
ところで、ＬＳＩ１８では、製造プロセスのばらつき等により、トランジスタ等の素子にばらつきが生じることがある。このような素子のばらつきは、ＬＳＩ１８上の基板電位検出回路１０を形成する素子にも生じ得る。
【００８２】
基板電位検出回路１０における素子のばらつき等は、基板電圧出力回路１２が出力する電圧Ｖsfのオフセット、コンパレータ１４内でのオフセットを生じさせる。基板電圧出力回路１２から出力する電圧Ｖoutにオフセットが生じることで、オフセット電圧をＶoffsetとすると、電圧Ｖsf＝Ｖｐ＋Ｖshift＋Ｖoffsetとなる。また、コンパレータ１４にオフセットが生じていると、コンパレータ１４の比較結果に誤差が生じる。したがって、基板電位検出回路１０の計測結果の精度が低下する。
【００８３】
ここで、基板電位検出回路１０及び計測装置７０は、参照電圧出力回路１６から出力される参照電圧Ｖrefを調整することで、オフセットの影響を受けない比較結果が得られるように較正処理を行なう。
【００８４】
図９には、基板電位検出回路１０及び計測装置７０による較正処理のうち、計測装置７０による処理の流れを示している。較正処理は、例えば、ＬＳＩ１８のアナログ回路２０及びデジタル回路２２の各々に動作電圧を供給し、かつ、計測点Ｐの電位がノイズの影響を受けないアナログ回路２０及びデジタル回路２２の非動作状態で行なわれる。
【００８５】
このフローチャートでは、最初のステップ１５０において、計測装置７０の較正処理部８０は、制御部４０のリセット処理を行なう。リセット処理を行なう場合、制御部４０にリセット信号ＲＳＴを入力する。
【００８６】
制御部４０は、リセット信号ＲＳＴが入力されることで、カウンタ６６がカウント値をリセットする。また、制御部４０は、リセット信号ＲＳＴによりリセットスイッチ６８がオンし、セレクタ６４の制御端子Ｓ及びカウンタ６６の入力端子ＤにＨレベルの信号が入力される。
【００８７】
ステップ１５２において、較正処理部８０は、基板電位検出回路１０へのクロック信号ＣＬＫの入力を開始すると共に、基板電位検出回路１０の参照電圧出力回路１６に基準電圧Ｖbaseを入力する。クロック信号ＣＬＫは、コンパレータ１４、セレクタ６４及びカウンタ６６に入力され、基準電圧Ｖbaseは、参照電圧出力回路１６のトランジスタＭｌのゲートＧに入力される。
【００８８】
制御部４０は、クロック信号ＣＬＫがカウンタ６６に入力されることにより、カウンタ６６が、入力端子Ｄに入力される信号を読み込む。このとき、入力端子ＤがＨレベルとなっていることにより、カウンタ６６は、リセットされていたカウント値をインクリメントする。これにより、カウンタ６６は、最下位のビットが１の制御コード「０００１」を参照電圧出力回路１６へ出力する。
【００８９】
参照電圧出力回路１６は、最下位のビットが１の制御コードが入力されることで、ユニット６０Ａのトランジスタアレイ４４のスイッチ４６がオンし、他のユニット６０Ｂ〜６０Ｄのスイッチ４６はオフしている。これにより、参照電圧出力回路１６には、１個のトランジスタＭｋを用いたソースフォロワ回路５４及びカレントミラー回路５６が形成される。
【００９０】
ＬＳＩ１８は、アナログ回路２０及びデジタル回路２２が非動作状態であると、計測点Ｐが、ＬＳＩ１８の内部のノイズの影響を受けていない電位となる。したがって、電位が０Ｖのｐ＋領域２４は、基板電圧出力回路１２に入力される電圧Ｖｐが０Ｖとなっており、この電圧Ｖｐに応じた電圧Ｖsfが、基板電圧出力回路１２から出力される。
【００９１】
また、基準電圧Ｖbaseは、ノイズの影響を受けていない状態における計測点Ｐの電位に応じた電圧としている。したがって、ｐ＋領域２４の計測点Ｐに対しては、基準電圧Ｖbase＝０Ｖとなる。参照電圧出力回路１６のトランジスタＭｌには、ゲートＧに基準電圧Ｖbaseが入力される。
【００９２】
これにより、参照電圧出力回路１６は、基準電圧Ｖbaseに基づいて最も低い参照電圧Ｖref、すなわち、電圧Ｖsfより低い参照電圧Ｖrefをコンパレータ１４へ出力する。コンパレータ１４は、クロック信号ＣＬＫが入力されることで、電圧Ｖsf及び参照電圧ＶrefからＨレベルの判定信号Ｆｃを出力する。
【００９３】
制御部４０は、クロック信号ＣＬＫがセレクタ６４に入力されることにより、セレクタ６４が、クロック信号ＣＬＫをＤ−ＦＦ６２へ出力し、Ｄ−ＦＦ６２が、クロック信号ＣＬＫに同期して動作する。
【００９４】
このとき、コンパレータ１４からＨレベルの判定信号Ｆｃが入力されることで、Ｄ−ＦＦ６２は、Ｈレベルの信号をカウンタ６６へ出力する。カウンタ６６は、このＨレベルの信号を読み込むことで、カウント値をインクリメントする。
【００９５】
参照電圧出力回路１６は、カウンタ６６のカウント値がインクリメントされることにより、ユニット６０Ｂのトランジスタアレイ４４のスイッチ４６がオンされ、ユニット６０Ａのトランジスタアレイ４４のスイッチ４６がオフされる。これにより、参照電圧出力回路１６が出力する参照電圧Ｖrefは、電圧ΔＶだけ上昇する。コンパレータ１４は、上昇した参照電圧Ｖrefが電圧Ｖsfより低ければ、Ｈレベルの判定信号Ｆｃを出力する。
【００９６】
したがって、基板電位検出回路１０では、参照電圧Ｖrefが電圧Ｖsfより低い間は、スイッチ４６をオンするトランジスタアレイ４４が１個ずつ増え、参照電圧出力回路１６が出力する参照電圧Ｖrefが電圧ΔＶずつ段階的に上昇する。すなわち、基準電圧Ｖbaseに対する参照電圧Ｖrefの偏差が変えられる。
【００９７】
一方、段階的に上昇された参照電圧Ｖrefが電圧Ｖsfと同じとなるか僅かに高くなることで、コンパレータ１４は、判定信号ＦｃをＨレベルからＬレベルに切り替える。すなわち、基板電位検出回路１０では、参照電圧Ｖrefが電圧Ｖsfに達することで、コンパレータ１４の出力する判定信号Ｆｃが切り替わる。
【００９８】
制御部４０は、判定信号ＦｃがＬレベルに切り替わると、Ｄ−ＦＦ６２の出力端子ＱからＬレベルの信号を出力する。セレクタ６４は、制御端子ＳがＬレベルとなり、クロック信号ＣＬＫの出力を停止する。これにより、Ｄ−ＦＦ６２は、出力端子Ｑの出力をＬレベルに保持する。
【００９９】
また、カウンタ６６は、入力端子Ｄの入力信号がＬレベルとなることで、カウント値のカウントアップを停止し、カウント値を保持する。これにより、制御部４０は、コンパレータ１４の判定信号ＦｃがＬレベルに切り替わった時点の制御コードを保持し、参照電圧出力回路１６は、この制御コードに応じた数のトランジスタＭｋが動作するように保持される。したがって、参照電圧出力回路１６は、基準電圧Ｖbaseに対する参照電圧Ｖrefの偏差を保持する。
【０１００】
図９のフローチャートでは、ステップ１５４において、較正処理部８０は、コンパレータ１４の出力する判定信号ＦｃがＬレベルに切り替わったか否かを確認している。参照電圧Ｖrefが電圧Ｖsfに達してコンパレータ１４の出力する判定信号Ｆｃが切り替わると、ステップ１５４で肯定判定してステップ１５６へ移行し、基板電位検出回路１０の較正処理を終了する。なお、較正処理を終了する場合、制御部４０に出力するクロック信号ＣＬＫを停止しても良いが、制御部４０は、クロック信号ＣＬＫの有無に関わらず適正な数のトランジスタＭｋが動作するように保持している。したがって、基板電位検出回路１０では、クロック信号ＣＬＫが継続して入力されていても良い。
【０１０１】
基板電圧出力回路１２が出力する電圧Ｖsfは、基板電圧出力回路１２に設けている素子に起因するオフセットを含み、また、コンパレータ１４が出力する出力電圧Ｖout（判定信号Ｆｃ）は、コンパレータ１４の内部のオフセットを含む。したがって、基板電位検出回路１０では、基板電圧出力回路１２及びコンパレータ１４のオフセットの影響が除去される参照電圧Ｖrefが得られる。
【０１０２】
また、参照電圧出力回路１６にオフセットが生じていた場合、参照電圧Ｖrefにオフセットが含まれる。コンパレータ１４は、参照電圧Ｖrefのオフセットを含んだ判定信号Ｆｃを出力する。したがって、基板電位検出回路１０では、参照電圧出力回路１６のオフセットの影響が除去された参照電圧Ｖrefが得られる。
【０１０３】
これにより、基板電位検出回路１０は、素子のばらつきに起因するオフセットを除いた高精度の計測が可能となる。
【０１０４】
なお、以上の説明では、参照電圧出力回路１６が出力する参照電圧Ｖrefを、最低電圧から段階的に上昇させるようにしたが、これに限らず、参照電圧Ｖrefを調整範囲の最高電圧から段階的に下降させるようにしても良い。この場合、カウンタ６６としてアップカウンタに替えてダウンカウンタを用い、コンパレータ１４が出力する判定信号Ｆｃが切り替わった時点の状態を保持すればよい。
【０１０５】
〔第２の実施形態〕
次に第２の実施形態を説明する。なお、第２の実施形態の基本的構成は、第１の実施形態と同じであり、第２の実施形態において第１の実施形態と同じ機能部品については、同一の符号を付与してその説明を省略する。
【０１０６】
第１の実施形態では、計測装置７０から出力するリセット信号ＲＳＴ、基準電圧Ｖbaseに基づいて、ＬＳＩ１８上の基板電位検出回路１０の較正を行なったが、第２の実施形態では、リセット信号ＲＳＴの出力機能などをＬＳＩ１８上に設けている。
【０１０７】
図１０には、第２の実施形態に係る半導体集積回路（以下、ＬＳＩ１８Ａとする。）及び、計測装置７０Ａを示す。
【０１０８】
基板電位検出回路１０が形成されたＬＳＩ１８Ａには、基板電位検出回路１０の動作を制御する計測制御回路８２が形成されている。計測制御回路８２は、クロック信号生成部７２Ａ、バイアス電圧生成部７４Ａ、及びリセット信号生成部７６Ａを備え、制御部４０を較正制御部として機能させる。また、第１の実施形態で説明した計測装置７０に替えて用いる計測装置７０Ａは、計測処理部７８Ａを含む。
【０１０９】
リセット信号生成部７６Ａは、ＬＳＩ１８Ａに電力が供給され、ＬＳＩ１８Ａが動作可能な状態となったときに、リセット信号ＲＳＴを生成し、基板電位検出回路１０の制御部４０へ出力する。また、クロック信号生成部７２Ａは、クロック信号ＣＬＫを生成して、基板電位検出回路１０へ出力する。
【０１１０】
バイアス電圧生成部７４Ａは、基板電位検出回路１０の計測点Ｐに対する基準電圧Ｖbaseを出力する。また、バイアス電圧生成部７４Ａは、基準電圧Ｖbaseを中心にして段階的に変化する電圧Ｖstepを生成する。
【０１１１】
計測装置７０Ａの計測処理部７８Ａは、計測処理を行なう際に、バイアス電圧生成部７４Ａにおける電圧Ｖstepの生成及び出力を制御しながら、コンパレータ１４から出力される判定信号Ｆｃを読み込む。
【０１１２】
基板電位検出回路１０及び計測制御回路８２が形成されたＬＳＩ１８Ａは、電力が供給されることにより、アナログ回路２０及びデジタル回路２２の動作に先立って計測制御回路８２が動作を開始する。これにより、基板電位検出回路１０の較正処理が実行される。
【０１１３】
計測制御回路８２は、ＬＳＩ１８Ａに電力が供給されると動作し、リセット信号生成部７６Ａで生成したリセット信号ＲＳＴを制御部４０へ出力する。これにより、制御部４０は、カウンタ６６がリセットされる。また、制御部４０は、カウンタ６６が、Ｈレベルの信号を読み込む状態となり、セレクタ６４が、クロック信号ＣＬＫをＤ−ＦＦ６２へ出力する状態となる。
【０１１４】
また、計測制御回路８２は、クロック信号生成部７２Ａで生成するクロック信号ＣＬＫの基板電位検出回路１０への出力を開始する。また、計測制御回路８２は、バイアス電圧生成部７４Ａで生成する基準電圧Ｖbaseを基板電位検出回路１０の参照電圧出力回路１６へ出力する。
【０１１５】
基板電位検出回路１０は、クロック信号ＣＬＫに同期して動作し、制御部４０が、参照電圧出力回路１６において動作するトランジスタＭＫの数を増加させることにより、参照電圧出力回路１６から出力する参照電圧Ｖrefを段階的に上昇させる。また、制御部４０は、参照電圧Ｖrefが電圧Ｖsfに達すると、参照電圧出力回路１６において動作しているトランジスタＭｋの数を保持する。
【０１１６】
計測装置７０Ａの計測処理部７８Ａは、基板電位検出回路１０のコンパレータ１４が出力する判定信号Ｆｃから、基板電位検出回路１０の較正処理が終了したことを確認すると、基板電位の計測を開始する。
【０１１７】
このように、基板電位検出回路１０を含むＬＳＩ１８Ａ上に、計測制御回路８２を形成することにより、基板電位の検出に先立って基板電位検出回路１０の較正を行なうことができる。これにより、基板電位検出回路１０を用いた基板電位の適確な検出が可能となる。
【０１１８】
なお、開示の技術における基板電圧出力回路は、第１及び第２の実施形態に係る基板電圧出力回路１２に限るものではない。例えば、計測電圧検出回路１２に替えて、図１１に示す計測電圧検出回路９０を用いることもできる。
【０１１９】
この基板電圧出力回路９０は、トランジスタＭｊ、Ｍｌ及び電流源４２を含む。また、基板電圧出力回路９０は、参照電圧出力回路１６に設けているトランジスタアレイ４４に対応させたトランジスタアレイ９２Ａ及びトランジスタアレイ９２Ｂを含む。トランジスタアレイ９２Ａ、９２Ｂは、トランジスタＭｋ及びスイッチ４６を含む点でトランジスタアレイ４４と同じとなっている。
【０１２０】
しかし、トランジスタアレイ９２Ａは、スイッチ４６が予めオンされている点でトランジスタアレイ４４と相違し、トランジスタアレイ９２Ｂは、スイッチ４６が予めオフされている点でトランジスタアレイ４４と相違する。
【０１２１】
基板電圧出力回路９０は、例えば、７個のトランジスタアレイ９２Ａと８個のトランジスタアレイ９２Ｂとが並列配置され、トランジスタＭｊ、Ｍｌ及び電流源４２に接続されている。これにより、基板電圧出力回路９０は、７個のトランジスタＭｋが並列接続され、参照電圧出力回路１６から出力する参照電圧Ｖrefの電圧範囲の中間値の電圧を電圧Ｖsfとして出力することができる。
【０１２２】
参照電圧出力回路１６に合わせた回路構成の基板電圧出力回路９０を用いることにより、半導体集積回路に基板電位検出回路を形成する場合の設計及び製造が容易となる。
【０１２３】
なお、基板電圧出力回路９０は、８個のトランジスタアレイ９２Ａと７個のトランジスタアレイ９２Ｂとを設けても良い。すなわち、参照電圧出力回路１６に設けたトランジスタアレイ４４の略半数のトランジスタアレイ９２Ａを備えた基板電圧出力回路９０を用いることができる。このとき、計測電圧検出回路９０は、スイッチ４６をオンしたトランジスタアレイ９２Ａのみを配置し、スイッチ４６がオフしたトランジスタアレイ９２Ｂを省略した構成であっても良い。
【０１２４】
なお、第１及び第２の実施形態では、制御部４０がバイナリ制御によりソースフォロワ回路５４に接続するトランジスタＭｋ（トランジスタアレイ４４）の数を制御したがこれに限るものではない。開示の技術における較正制御部は、少なくともカウンタ６６のカウント値がカウントアップするごとにソースフォロワ回路５４に接続するトランジスタＭｋの数を増加又は減少させることを含む。
【０１２５】
また、開示の技術は、上記の実施形態の記載に限らず、各部分が目的とする機能を含む形態であれば良い。また、本明細書に記載された全ての特許出願及び特許出願に開示される技術文献は、個々の文献、特許出願及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に、参照により取り込まれる。
【０１２６】
開示の技術は、以下の付記を含む。
【０１２７】
［付記１］
基板（１８）上の測定点（Ｐ）の電位を所定電圧シフトして出力する検出電圧出力回路（１２）と、
検出対象の前記測定点の電位に対する基準電圧（Ｖbase）が供給され、供給される基準電圧の大きさを変更して参照電圧（Ｖref）として出力する参照電圧出力回路（１６）と、
前記基板電圧出力回路の出力電圧（Ｖｐ）と前記参照電圧とを比較して比較結果（Ｆｃ）を出力する比較回路（１４）と、
前記測定点の電位の変化を除いた状態で、前記比較回路から出力される比較結果が変化するまで前記参照電圧出力回路が出力する前記参照電圧を変化させ、前記基準電圧に対する参照電圧の偏差が、前記比較回路から出力される比較結果が変化したときの偏差に維持されるように前記参照電圧出力回路を制御する較正制御部（４０）と、
を含む基板電位検出回路（１０）。
【０１２８】
［付記２］
前記検出電圧出力回路が、ソースフォロワ回路（２８）を含む、付記１記載の基板電位検出回路。
【０１２９】
［付記３］
前記参照電圧出力回路が、カレントソース側に複数のトランジスタ（Ｍｋ）が並列接続可能に配置され、並列接続された前記トランジスタの数に応じた前記参照電圧を出力するソースフォロワ回路（５４）を含み、
前記較正制御部は、前記ソースフォロワ回路に並列接続する前記トランジスタの数を段階的に変更することで、前記参照電圧の大きさを前記基準電圧に対して段階的に変化させる、付記１又は付記２記載の基板電位検出回路。
【０１３０】
［付記４］
前記較正制御部が、段階的に変化した前記参照電圧毎の前記比較回路の出力をカウントし、カウント値をバイナリデータで出力するカウント部（６６）と、
予め設定された数に組分けされた前記参照電圧出力回路の前記複数のトランジスタを、前記バイナリデータに基づいて組（６０）単位で前記ソースフォロワ回路に接続する接続部（４６、６６）と、
前記比較回路から出力される比較結果が変化したときに前記カウント部のカウントを停止させて前記カウント値を保持させる保持部（６２、６４）と、
を含む付記３記載の基板電位検出回路。
【０１３１】
［付記５］
前記測定点の電位の変化を除いた状態が、前記測定点の電位に影響を及ぼす前記基板上の回路（２０、２２）の動作が停止された状態を含む、付記１から付記４の何れかに記載の基板電位検出回路。
【０１３２】
［付記６］
前記参照電圧検出回路に供給される前記基準電圧は、前記測定点の電位に影響を及ぼす前記基板上の前記回路が動作されて、前記測定点の電位を検出する際に変化される（Ｖstep）、付記５記載の基板電位検出回路。
【０１３３】
［付記７］
基板（１８）上の測定点（Ｐ）の電位を所定電圧シフトして出力する検出電圧出力回路（１２）と、
検出対象の前記測定点の電位に対する基準電圧（Ｖbase）が供給され、供給される基準電圧の大きさを変更して参照電圧（Ｖref）として出力する参照電圧出力回路（１６）と、
前記基板電圧出力回路の出力電圧（Ｖｐ）と前記参照電圧とを比較して比較結果（Ｆｃ）を出力する比較回路（１４）と、
前記測定点の電位の変化を除いた状態で、前記比較回路から出力される比較結果が変化するまで前記参照電圧出力回路が出力する前記参照電圧を変化させ、前記基準電圧に対する参照電圧の偏差が、前記比較回路から出力される比較結果が変化したときの偏差に維持されるように前記参照電圧出力回路を制御する較正制御部（４０）と、
を含む基板電位検出回路（１０）を備える半導体集積回路（１８、１８Ａ）。
【０１３４】
［付記８］
前記検出電圧出力回路が、ソースフォロワ回路（２８）を含む、付記７記載の半導体集積回路。
【０１３５】
［付記９］
前記参照電圧出力回路が、カレントソース側に複数のトランジスタ（Ｍｋ）が並列接続可能に配置され、並列接続された前記トランジスタの数に応じた前記参照電圧を出力するソースフォロワ回路（５４）を含み、
前記較正制御部は、前記ソースフォロワ回路に並列接続する前記トランジスタの数を段階的に変更することで、前記参照電圧の大きさを前記基準電圧に対して段階的に変化させる、付記７又は付記８記載の半導体集積回路。
【０１３６】
［付記１０］
前記較正制御部が、段階的に変化した前記参照電圧毎の前記比較回路の出力をカウントし、カウント値をバイナリデータで出力するカウント部（６６）と、
予め設定された数に組分けされた前記参照電圧出力回路の前記複数のトランジスタを、前記バイナリデータに基づいて組（６０）単位で前記ソースフォロワ回路に接続する接続部（４６、６６）と、
前記比較回路から出力される比較結果が変化したときに前記カウント部のカウントを停止させて前記カウント値を保持させる保持部（６２、６４）と、
を含む付記９記載の半導体集積回路。
【０１３７】
［付記１１］
前記測定点の電位の変化を除いた状態が、前記測定点の電位に影響を及ぼす前記基板上の回路（２０、２２）の動作が停止された状態を含む、付記７から付記１０の何れかに記載の半導体集積回路。
【０１３８】
［付記１２］
前記参照電圧検出回路に供給される前記基準電圧は、前記測定点の電位に影響を及ぼす前記基板上の前記回路が動作されて、前記測定点の電位を検出する際に変化される（Ｖstep）、付記１１記載の半導体集積回路。
【０１３９】
［付記１３］
基板（１８）上の測定点（Ｐ）の電位を所定電圧シフトして出力する検出電圧出力回路（１２）から、前記測定点の電位の変化を除いた状態で出力電圧（Ｖｐ）を出力し、
検出対象の前記測定点の電位に対する基準電圧（Ｖbase）が供給され、供給される基準電圧の大きさを変更して出力する参照電圧出力回路（１６）から参照電圧（Ｖref）を出力し、
前記出力電圧と前記参照電圧とを比較する比較回路（１４）が出力する較結果（Ｆｃ）が変化するまで前記参照電圧出力回路が出力する前記参照電圧を変化させ、
前記参照電圧出力回路を、前記基準電圧に対する参照電圧の偏差を、前記比較回路から出力される比較結果が変化したときの偏差に維持させる、
基板電位検出回路（１０）の較正方法。
【０１４０】
［付記１４］
前記検出電圧出力回路が、ソースフォロワ回路（２８）を含む、付記１３記載の基板電位検出回路の較正方法。
【０１４１】
［付記１５］
カレントソース側に複数のトランジスタ（Ｍｋ）が並列接続可能に配置され、並列接続された前記トランジスタの数に応じた前記参照電圧を出力するソースフォロワ回路（５４）を含む前記参照電圧出力回路に対し、
前記ソースフォロワ回路に並列接続する前記トランジスタの数を段階的に変更することで、前記参照電圧の大きさを前記基準電圧に対して段階的に変化させる、付記１３又は付記１４記載の基板電位検出回路の較正方法。
【０１４２】
［付記１６］
段階的に変化した前記参照電圧毎の前記比較回路の出力をカウントし、カウント値をバイナリデータで出力し（６６）、
予め設定された数に組分けされた前記参照電圧出力回路の前記複数のトランジスタを、前記バイナリデータに基づいて組（６０）単位で前記ソースフォロワ回路に接続し（４６、６６）、
前記比較回路から出力される比較結果が変化したときに前記カウント部のカウントを停止させて前記カウント値を保持させる（６２、６４）、
付記１５記載の基板電位検出回路の較正方法。
【０１４３】
［付記１７］
前記測定点の電位の変化を除いた状態が、前記測定点の電位に影響を及ぼす前記基板上の回路（２０、２２）の動作が停止された状態としている、付記１３から付記１６の何れかに記載の基板電位検出回路の較正方法。
【０１４４】
［付記１８］
前記参照電圧検出回路に供給される前記基準電圧は、前記測定点の電位に影響を及ぼす前記基板上の前記回路が動作されて、前記測定点の電位を検出する際に変化される（Ｖstep）、付記１７記載の基板電位検出回路の較正方法。
【符号の説明】
【０１４５】
１０    基板電位検出回路
１２    基板電圧出力回路
１４    コンパレータ
１６    参照電圧出力回路
１８、１８Ａ    ＬＳＩ
２８    ソースフォロワ回路
４０    制御部
４４    トランジスタアレイ
４６（４６Ａ、４６）    スイッチ
５４    ソースフォロワ回路
６２    Ｄ−ＦＦ
６４    セレクタ
６６    カウンタ
７０、７０Ａ    計測装置
７２、７２Ａ    クロック信号生成部
７４、７４Ａ    バイアス電圧生成部
７６、７６Ａ    リセット信号生成部
８２    計測制御回路
【図１】
2014003241.tif 000003
【図２】
2014003241.tif 000004
【図３】
2014003241.tif 000005
【図４】
2014003241.tif 000006
【図５】
2014003241.tif 000007
【図６】
2014003241.tif 000008
【図７】
2014003241.tif 000009
【図８】
2014003241.tif 000010
【図９】
2014003241.tif 000011
【図１０】
2014003241.tif 000012
【図１１】
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