(57)【要約】【課題】良好な転送特性を維持しつつ、暗電流を抑制することができるようにする。【解決手段】シリコン基板上に形成され、光電変換された電荷を蓄積する電荷蓄積部と、シリコン基板上に形成され、電荷蓄積部に蓄積された電荷に対応する信号電圧を検出する信号電圧検出部と、シリコン基板上に形成され、電荷蓄積部に蓄積された電荷を、信号電圧検出部に転送する転送トランジスタと、シリコン基板の表面を正孔で満たされた状態にピニングするピニング膜とを備え、シリコン基板上において電荷蓄積部と転送トランジスタのゲート電極が接するゲート端において、シリコン基板上に直接ピニング膜が形成されている。【選択図】図２
2014078543.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷に対応する信号電圧を検出する信号電圧検出部と、
前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷を、前記信号電圧検出部に転送する転送トランジスタと、
前記シリコン基板の表面を正孔で満たされた状態にピニングするピニング膜とを備え、
前記シリコン基板上において前記電荷蓄積部と前記転送トランジスタのゲート電極が接するゲート端において、前記シリコン基板上に直接前記ピニング膜が形成されている
固体撮像装置。
【請求項２】
前記電荷蓄積部は、
前記シリコン基板内の第１の深さに形成されるｎ型半導体領域と、
前記第１の深さよりも前記ゲート電極に近い前記シリコン基板内の第２の深さに形成されるｐ型半導体領域により形成される
請求項１に記載の固体撮像装置。
【請求項３】
前記ｎ型半導体領域は、前記シリコン基板にｎ型不純物イオンを注入することにより形成され、
前記ｐ型半導体領域は、前記ピニング膜により形成される
請求項２に記載の固体撮像装置。
【請求項４】
前記シリコン基板上に前記ゲート電極が形成された後で、前記シリコン基板にｎ型不純物イオンが注入される
請求項３に記載の固体撮像装置。
【請求項５】
前記ゲート電極を覆うサイドウォールをさらに備え、
前記シリコン基板上に前記サイドウォールが形成された後、前記シリコン基板にｎ型不純物イオンを注入することにより前記ｐ型半導体領域が形成される
請求項２に記載の固体撮像装置。
【請求項６】
前記ピニング膜は、ハフニウム（Ｈｆ）系またはアルミニウム（Ａｌ）系の絶縁膜により構成される
請求項１に記載の固体撮像装置。
【請求項７】
前記ゲート端において、前記シリコン基板上に直接前記ピニング膜が形成され、
かつ、前記ゲート電極の側面に前記ピニング膜が形成される
請求項１に記載の固体撮像装置。
【請求項８】
前記ゲート電極を覆うサイドウォールをさらに備え、
前記ゲート端を含む前記サイドウォール下において、前記シリコン基板上に直接前記ピニング膜が形成され、
かつ、前記ゲート電極の側面に前記ピニング膜が形成される
請求項１に記載の固体撮像装置。
【請求項９】
シリコン基板上に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷に対応する信号電圧を検出する信号電圧検出部と、
前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷を、前記信号電圧検出部に転送する転送トランジスタと、
前記シリコン基板の表面を正孔で満たされた状態にピニングするピニング膜とを備え、
前記シリコン基板上において前記電荷蓄積部と前記転送トランジスタのゲート電極が接するゲート端において、前記シリコン基板上に直接前記ピニング膜が形成されている固体撮像装置を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置および電子機器に関し、特に、良好な転送特性を維持しつつ、暗電流を抑制することができるようにする固体撮像装置および電子機器に関する。
【背景技術】
【０００２】
固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。
【０００３】
これら固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＣＭＯＳイメージセンサが多く用いられている。
【０００４】
一般に、固体撮像装置は、センサ部（受光部）の主要部をなすフォトダイオードなどで構成された各受光素子で受光面から入射した入射光を受光して光電変換を行ない、発生した電荷を検出回路によって検出し、その後増幅し、順次出力する。
【０００５】
固体撮像装置の一構成例として、ｎ型シリコン基板（第１導電型の半導体基板）上に、第２導電型の半導体層としてのｐ型不純物（ｐ型ウェル）が形成されており、第２導電型の半導体層に第１導電型の不純物をイオン注入することによって形成された電荷蓄積層（以下第１センサ領域ともいう）を具備したセンサ部（受光部）が形成される。光を受光し光電変換して得た信号電荷が、この電荷蓄積層に蓄積される。
【０００６】
固体撮像装置においては、フォトダイオード中の結晶欠陥や、フォトダイオードとその上層の絶縁膜との界面における界面準位が暗電流の発生源となることが知られている。そのうち、界面準位に起因した暗電流の発生を抑制する手法としては、例えば、埋込み型フォトダイオード構造やＨＡＤ（Hole-Accumulation Diode）構造が知られている。
【０００７】
ＨＡＤ構造では、第１導電型（たとえばｎ型）の半導体領域（以下ｎ型半導体領域と称する）を形成し、このｎ型半導体領域の表面すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃い第２導電型（前例との対比ではｐ型）の半導体領域（以下ｐ型半導体領域と称する）を形成して構成される。
【０００８】
すなわち、上述のＨＡＤ構造では、センサ部の表面にｐ型不純物を注入することで余剰電子をピニングさせる構造を有している。このＨＡＤ構造により、白点、暗電流の低減を実現している。
【０００９】
ＨＡＤ構造の作製方法としては、ｐ型不純物となる硼素（ボロン）Ｂやフッ化硼素（二臭化ボロン）ＢＦ２をイオン注入し、アニール処理（熱処理）して、フォトダイオードを構成するｎ型半導体領域と絶縁膜との界面近傍にｐ型半導体領域を作製することが一般的である。
【００１０】
しかしながら、センサ部（光電変換領域）にＨＡＤ構造を用いた固体撮像装置においては、信号電荷をＦＤ（Floating Diffusion）へ完全転送するために、ＨＡＤ構造の半導体基板表面側における信号電荷が蓄積される部分であるｎ型の信号電荷蓄積層を浅くするプロファイル設計が必要となる。何故なら、転送トランジスタのゲートによるチャネル（電荷転送経路）は基板表面にできるので、信号電荷蓄積層が深いと、転送効率が悪くなるからであり、できるだけ信号電荷蓄積層を浅い所に形成するのが望ましい。
【００１１】
そこで、サイドウォール形成後に、フォトダイオード上にピニング膜を成膜する方式も提案されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−２０００８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、ゲート端のｐ型半導体領域である蓄積層では、暗電流と転送特性のトレードオフを考慮した不純物プロファイルの設計が重要になる。
【００１４】
イオン注入を用いた場合、注入エネルギーによりｐ型半導体領域が深くなり、そのためソースであるｎ型半導体型領域がゲートから深い方に離れ転送特性が劣化する。
【００１５】
転送特性を優先する場合、ｎ型半導体領域との間にオフセットを設ける必要があるが、ゲート形成前にｎ型半導体領域用のイオン注入が必要となり、合わせズレによるオフセット量のバラツキ増加が発生し、転送特性のマージンが減ってしまう。
【００１６】
本技術はこのような状況に鑑みて開示するものであり、良好な転送特性を維持しつつ、暗電流を抑制することができるようにするものである。
【課題を解決するための手段】
【００１７】
本技術の第１の側面は、シリコン基板上に形成され、光電変換された電荷を蓄積する電荷蓄積部と、前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷に対応する信号電圧を検出する信号電圧検出部と、前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷を、前記信号電圧検出部に転送する転送トランジスタと、前記シリコン基板の表面を正孔で満たされた状態にピニングするピニング膜とを備え、前記シリコン基板上において前記電荷蓄積部と前記転送トランジスタのゲート電極が接するゲート端において、前記シリコン基板上に直接前記ピニング膜が形成されている固体撮像装置である。
【００１８】
前記電荷蓄積部は、前記シリコン基板内の第１の深さに形成されるｎ型半導体領域と、前記第１の深さよりも前記ゲート電極に近い前記シリコン基板内の第２の深さに形成されるｐ型半導体領域により形成されるようにすることができる。
【００１９】
前記ｎ型半導体領域は、前記シリコン基板にｎ型不純物イオンを注入することにより形成され、前記ｐ型半導体領域は、前記ピニング膜により形成されるようにすることができる。
【００２０】
前記シリコン基板上に前記ゲート電極が形成された後で、前記シリコン基板にｎ型不純物イオンが注入されるようにすることができる。
【００２１】
前記ゲート電極を覆うサイドウォールをさらに備え、前記シリコン基板上に前記サイドウォールが形成された後、前記シリコン基板にｎ型不純物イオンを注入することにより前記ｐ型半導体領域が形成されるようにすることができる。
【００２２】
前記ピニング膜は、ハフニウム（Ｈｆ）系またはアルミニウム（Ａｌ）系の絶縁膜により構成されるようにすることができる。
【００２３】
前記ゲート端において、前記シリコン基板上に直接前記ピニング膜が形成され、かつ、前記ゲート電極の側面に前記ピニング膜が形成されるようにすることができる。
【００２４】
前記ゲート電極を覆うサイドウォールをさらに備え、前記ゲート端を含む前記サイドウォール下において、前記シリコン基板上に直接前記ピニング膜が形成され、かつ、前記ゲート電極の側面に前記ピニング膜が形成されるようにすることができる。
【００２５】
本技術の第２の側面は、シリコン基板上に形成され、光電変換された電荷を蓄積する電荷蓄積部と、前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷に対応する信号電圧を検出する信号電圧検出部と、前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷を、前記信号電圧検出部に転送する転送トランジスタと、前記シリコン基板の表面を正孔で満たされた状態にピニングするピニング膜とを備え、前記シリコン基板上において前記電荷蓄積部と前記転送トランジスタのゲート電極が接するゲート端において、前記シリコン基板上に直接前記ピニング膜が形成されている固体撮像装置を有する電子機器である。
【００２６】
本技術の第１の側面および第２の側面においては、前記シリコン基板上において前記電荷蓄積部と前記転送トランジスタのゲート電極が接するゲート端において、前記シリコン基板上に直接前記ピニング膜が形成されている。
【発明の効果】
【００２７】
本技術によれば、良好な転送特性を維持しつつ、暗電流を抑制することができる。
【図面の簡単な説明】
【００２８】
【図１】従来の固体撮像装置のセンサ部の構成例を示す図である。
【図２】本技術を適用した固体撮像装置のセンサ部の一実施の形態に係る構成例を示す図である。
【図３】図２に示されるセンサ部の製造方式について説明する図である。
【図４】図２に示されるセンサ部の製造方式について説明する図である。
【図５】図２に示されるセンサ部の製造方式について説明する図である。
【図６】図２に示されるセンサ部の製造方式について説明する図である。
【図７】図２に示されるセンサ部の製造方式について説明する図である。
【図８】図２に示されるセンサ部の製造方式について説明する図である。
【図９】図２に示されるセンサ部の製造方式について説明する図である。
【図１０】図２に示されるセンサ部の製造方式について説明する図である。
【図１１】図２に示されるセンサ部の製造方式について説明する図である。
【図１２】図２に示されるセンサ部の製造方式について説明する図である。
【図１３】図２に示されるセンサ部の製造方式について説明する図である。
【図１４】図２に示されるセンサ部の製造方式について説明する図である。
【図１５】本技術を適用した固体撮像装置のセンサ部の別の実施の形態に係る構成例を示す図である。
【図１６】本技術を適用した固体撮像装置のセンサ部のさらに別の実施の形態に係る構成例を示す図である。
【図１７】本技術を適用した固体撮像装置のセンサ部のさらに別の実施の形態に係る構成例を示す図である。
【図１８】本技術を適用した固体撮像装置の概略構成を示す図である。
【図１９】本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
【００３０】
最初に従来の技術の問題点について説明する。
【００３１】
一般に、固体撮像装置は、センサ部の主要部をなすフォトダイオード（ＰＤ）などで構成された各受光素子で受光面から入射した入射光を受光して光電変換を行ない、発生した電荷をフローティングディフュージョン（ＦＤ（Floating Diffusion））に転送して信号電圧を検出し、その後増幅し、順次出力する。
【００３２】
固体撮像装置の一構成例として、ｎ型シリコン基板（第１導電型の半導体基板）上に、第２導電型の半導体層としてのｐ型不純物（ｐ型ウェル）が形成されており、第２導電型の半導体層に第１導電型の不純物をイオン注入することによって形成された信号電荷蓄積層（以下第１センサ領域ともいう）を具備したセンサ部が形成される。光を受光し光電変換して得た信号電荷が、この信号電荷蓄積層に蓄積される。
【００３３】
固体撮像装置においては、フォトダイオード中の結晶欠陥や、フォトダイオードとその上層の絶縁膜との界面における界面準位が暗電流の発生源となることが知られている。そのうち、界面準位に起因した暗電流の発生を抑制する手法としては、例えば、埋込み型フォトダイオード構造やＨＡＤ（Hole-Accumulation Diode）構造が知られている。
【００３４】
ＨＡＤ構造では、第１導電型（たとえばｎ型）の半導体領域を形成し、このｎ型半導体領域の表面すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃い第２導電型（前例との対比ではｐ型）の半導体領域を形成して構成される。
【００３５】
ＨＡＤ構造の作製方法としては、ｐ型不純物となる硼素（ボロン）Ｂやフッ化硼素（二臭化ボロン）ＢＦ２をイオン注入し、アニール処理（熱処理）して、フォトダイオードを構成するｎ型半導体領域と絶縁膜との界面近傍にｐ型半導体領域を作製することが一般的である。
【００３６】
しかしながら、センサ部の光電変換領域にＨＡＤ構造を用いた固体撮像装置においては、信号電荷をＦＤへ完全転送するために、ＨＡＤ構造の半導体基板表面側における信号電荷が蓄積される部分であるｎ型の信号電荷蓄積層を浅くするプロファイル設計が必要となる。転送トランジスタのゲートによるチャネル（電荷転送経路）は基板表面にできるので、信号電荷蓄積層が深いと、転送効率が悪くなるからであり、できるだけ信号電荷蓄積層を浅い所に形成するのが望ましいからである。
【００３７】
すなわち、信号電荷蓄積層と接する転送トランジスタのゲート電極の端部、または、転送トランジスタのゲート電極と接する信号電荷蓄積層の端部付近（以下、ゲート端とも称する）では、不純物プロファイルの設計が重要になる。すなわち、ゲート端において、ｐ型不純物の注入量が少なすぎると、暗電流が発生しやすくなり、一方、ゲート端においてｐ型不純物の注入量が多すぎるとＨＡＤからＦＤへの電荷の転送に支障をきたすことになる。
【００３８】
つまり、信号電荷蓄積層に蓄積された信号電荷の読み出し（転送）の際には、ＭＯＳトランジスタのチャネルの電位が高くなることにより、それにつれて信号電荷蓄積層のゲート端の電位が変調されることで、信号電荷蓄積層から信号電荷が読み出される。ところが、暗電流防止のために設けられたｐ型半導体領域が存在する場合には、ｐ型半導体領域の電位が基準電位に固定されているために、信号電荷蓄積層のゲート端の電位がゲート電極の電位によって変調されにくい状態になる。このため、信号電荷の読み出しが完全に行われなくなってしまう。
【００３９】
このように、個体撮像装置のゲート端においては、暗電流と、信号電荷の転送特性のトレードオフを考慮する必要がある。
【００４０】
例えば、良好な転送特性を維持するため、ｎ型半導体領域と、ｐ型半導体領域との間にオフセットを設ける手法が知られている。
【００４１】
図１は、ゲート端部において、ｎ型半導体領域と、ｐ型半導体領域との間にオフセットを設けた固体撮像装置のセンサ部の構成例を示す図である。
【００４２】
図１は、ＨＡＤ構造の光電変換領域２２と、転送トランジスタのゲート電極２６が接する部分が表示されている。この例では、光電変換領域２２を形成するシリコン基板２１の表面付近にｐ型半導体領域２３が形成され、ｐ型半導体領域２３の下にｎ型半導体領域２５が形成されている。
【００４３】
図１に示されるように、信号電荷蓄積層として設けられるｎ型半導体領域２５と、ｐ型半導体領域２３との間にオフセットが設けられている。すなわち、ｎ型半導体領域２５の右側端部は、ｐ型半導体領域２３の右側端部より、さらに右側に位置しており、ゲート電極２６の下までｎ型半導体領域２５が延在している。
【００４４】
このようにオフセットを設けたことにより、ゲート電極２６の電位により信号電荷蓄積層のゲート端の電位が変調されやすくなる。これにより、信号電荷の転送特性が向上することになる。
【００４５】
しかしながら、このようなオフセットを設ける場合、ゲート電極２６をシリコン基板２１上に形成する前に、ｎ型半導体領域２５のためのｎ型不純物イオンを注入する必要があり、製造工程が複雑化する。
【００４６】
また、ｐ型半導体領域２３のためのｐ型不純物イオンの注入、および、ｎ型半導体領域２５のためのｎ型不純物イオンの注入の際には、上述のオフセットを得るために極めて高い精度でイオン注入をする必要がある。実際には、画素毎にオフセット量のバラツキが生じるため、完成品としての固体撮像装置における転送特性はあまり向上しない。
【００４７】
そこで、本技術では、暗電流を抑止しつつ、簡単に転送特性を向上させることができるようにする。
【００４８】
図２は、本技術を適用した固体撮像装置のセンサ部の一実施の形態に係る構成例を示す図である。同図に示されるセンサ部１００は、シリコン基板１１１上に設けられた、フォトダイオード（ＰＤ）、転送トランジスタのゲート電極（ＴＧ）、およびフローティングディフュージョン（ＦＤ）により構成されている。
【００４９】
なお、このセンサ部１００は、裏面照射型として用いられることを前提としているので、実際には、図中下側が受光面となり、図示せぬカラーフィルタや、オンチップレンズが取り付けられる。
【００５０】
すなわち、センサ部１００においては、ＰＤにおいて光電変換された蓄積された信号電荷が、転送トランジスタのチャネルを介してＦＤに転送されて、信号電圧が読み出される。なお、転送トランジスタのチャネルは、転送トランジスタのゲート電極（ＴＧ）下のシリコン基板１１１の表面付近に形成されることになる。
【００５１】
同図に示されるセンサ部１００は、ＨＡＤ構造を採用しており、ＰＤの部分において、ｎ型半導体領域１２１が形成され、ｎ型半導体領域１２１の上に、暗電流抑制のためｐ型半導体領域１２２が形成されている。つまり、シリコン基板１１１の深い位置にｎ型半導体領域１２１が形成され、ｎ型半導体領域１２１より浅い位置（ＴＧに近い位置）にｐ型半導体領域１２２が形成されている。
【００５２】
また、センサ部１００のＰＤの右側には、転送トランジスタのゲート電極１１２が形成されている。ゲート電極１１２は、例えば、ポリシリコン（Ｐｏｌｙ-Ｓｉ）を１５０ｎｍ程度成膜し、リソのパターニングを用いたドライエッチングにより形成される。なお、ゲート電極の下には、膜厚６ｎｍ程度のゲート絶縁膜１１３が形成されている。
【００５３】
ゲート電極１１２は、ピニング膜１１４により覆われている。ピニング膜１１４は、例えば、ハフニウム（Ｈｆ）系や、アルミニウム（Ａｌ）系の絶縁膜とされ、ピニング膜１１４中には負の固定電荷が形成される。このピニング膜１１４と接するシリコン基板１１１の表面は、正孔で満たされた状態に固定されることになる。
【００５４】
また、ゲート電極１１２は、サイドウォールにより覆われる。サイドウォールは２層構造とされ、二酸化ケイ素（ＳｉＯ２）により構成される第１層サイドウォール１１５および窒化ケイ素（ＳｉＮ）により構成される第２層サイドウォール１１６により形成されている。
【００５５】
また、図２に示されるセンサ部１００のＰＤにおいて、信号電荷蓄積層となるｎ型半導体領域１２１の右側端部の図中水平方向の位置は、ゲート電極１１２の左側端部の位置とほぼ同じとされている。一方で、ｐ型半導体領域１２２の右側端部の図中水平方向の位置は、ゲート電極１１２の左側の第２層サイドウォール１１６の左側端部の位置とほぼ同じとされている。
【００５６】
さらに、図２に示されるセンサ部１００のＰＤにおいて、ピニング膜１１４と接するシリコン基板１１１の表面に、ピニング領域１２３が形成されている。ここで、ピニング領域１２３は、シリコン基板１１１の表面が、正孔で満たされた状態に固定された（ピニングされた）領域とされ、ｐ型半導体領域と同様に、暗電流の発生を抑止する。ピニング領域１２３は、一種のｐ型半導体領域とみなすこともできる。
【００５７】
ピニング領域１２３の右側端部の図中水平方向の位置は、ゲート電極１１２の左側端部の位置とほぼ同じとされている。ピニング膜１１４がゲート電極１１２の形状に沿って配置されているからである。
【００５８】
つまり、ゲート端において、ピニング膜１１４が直接シリコン基板１１１上に形成されたことにより、シリコン基板１１１の表面に、ｐ型不純物イオンを注入することなく、ゲート端に正孔で満たされた状態に固定された領域を形成することができる。従って、極めて高い精度でゲート端にｐ型不純物イオンを注入する必要がない。
【００５９】
このように、本技術によれば、ｐ型不純物イオンを注入して形成されたｐ型半導体領域１２２とは別に、ピニング領域１２３が形成されているので、ゲート端における暗電流の発生を抑止することが可能となる。
【００６０】
一方で、ピニング領域１２３がゲート電極１１２の下に延在することはないので、信号電荷の転送に支障が生じることもない。
【００６１】
次に、図３乃至図１４を参照して、図２に示されるセンサ部１００の製造方式について説明する。
【００６２】
最初に、図３に示されるように、シリコン基板１１１を生成する。なお、シリコン基板１１１上において、図中左側からＰＤ、ＴＧ、ＦＤの各領域が割り当てられる。
【００６３】
次に、図４に示されるように、シリコン基板１１１内に分離領域１３１とフォトダイオード領域１３２を形成する。分離領域１３１は、シリコン基板１１１にｐ型不純物イオンを注入することにより形成され、フォトダイオード領域１３２は、シリコン基板１１１にｎ型不純物イオンを注入することにより形成される。
【００６４】
そして、図５に示されるようにゲート電極１１２を形成する。シリコン基板１１１上に膜厚６ｎｍ程度のゲート絶縁膜１１３を形成した後、例えば、ポリシリコン（Ｐｏｌｙ-Ｓｉ）を１５０ｎｍ程度成膜し、リソのパターニングを用いたドライエッチングにより、ゲート電極１１２が形成される。
【００６５】
次に、図６に示されるように、ピニング膜１１４を形成する。ピニング膜１１４は、例えば、ハフニウム（Ｈｆ）系や、アルミニウム（Ａｌ）系の絶縁膜とされ、ピニング膜１１４中には負の固定電荷が形成される。
【００６６】
例えば、雰囲気温度３００℃程度で、プリカーサおよびオゾンガスを用いたＡＬＤ（Atomic Layer Deposition）成膜法により、５ｎｍ乃至２０ｎｍの膜厚のピニング膜１１４が形成される。
【００６７】
なお、ピニング膜１１４が形成されたことにより、ピニング膜１１４と接するシリコン基板１１１の表面には、正孔で満たされた状態に固定されたピニング領域が形成されることになる。
【００６８】
そして、図７に示されるように、ｎ型半導体領域１２１が形成される。このとき、ピニング膜１１４越しに、シリコン基板１１１にｎ型不純物イオンが注入される。ｎ型不純物として、例えば、ヒ素（Ａｓ）、リン（Ｐ）が用いられ、ｎ型不純物イオンの注入量は、例えば、１×１０12ｃｍ2とされ、イオンの加速エネルギーは、例えば、１０ｋｅＶ乃至５００ｋｅＶとされる。
【００６９】
ｎ型半導体領域１２１が形成されたことにより、ゲート電極１１２下のチャネルを介して行われる、ＰＤからＦＤへの信号電荷の転送が容易になる。
【００７０】
また、ｎ型半導体領域１２１の上には、ピニング領域１２３が形成されている。
【００７１】
すなわち、ゲート端において、ピニング膜１１４が直接シリコン基板１１１上に形成されたことにより、シリコン基板１１１の表面に、ｐ型不純物イオンを注入することなく、正孔で満たされた状態に固定された領域を形成することができる。従って、極めて高い精度でゲート端にｐ型不純物イオンを注入する必要がない。
【００７２】
なお、図中では、シリコン基板１１１の表面のＰＤの領域のピニング領域１２３のみが示されているが、実際には、シリコン基板１１１の表面のＦＤの領域にもピニング領域が存在することになる。
【００７３】
次に、図８に示されるように、第１層サイドウォール１１５を形成する。第１層サイドウォール１１５は、二酸化ケイ素（ＳｉＯ２）により構成され、２０ｎｍ程度の膜厚で形成される。
【００７４】
さらに、図９に示されるように、第２層サイドウォール１１６を形成する。第２層サイドウォール１１６は、窒化ケイ素（ＳｉＮ）により構成され、５０ｎｍ程度の膜厚で形成されたＳｉＮ膜をエッチングして形成される。
【００７５】
次に、図１０に示されるように、シリコン基板１１１表面のＰＤの領域にｐ型半導体領域１２２を形成する。このとき、ピニング膜１１４および第１層サイドウォール１１５越しに、シリコン基板１１１にｐ型不純物イオンが注入される。この際、ｐ型不純物イオンの注入量は、例えば、１×１０13ｃｍ2とされ、イオンの加速エネルギーは、例えば、１０ｋｅＶ乃至１００ｋｅＶとされる。
【００７６】
なお、ｐ型半導体領域１２２と同様に暗電流を抑止するピニング領域１２３が既に形成されているので、ｐ型半導体領域１２２を形成するためのイオン注入は行われないようにしてもよい。ただし、第２層サイドウォール１１６を形成する際のエッチングにより、シリコン基板１１１表面のＰＤの領域にダメージが生じていると考えられることから、ｐ型半導体領域１２２が形成されることが望ましい。
【００７７】
そして、図１１に示されるように、層間膜１４１を形成する。このとき、例えば、５００ｎｍ程度の膜厚で形成された層間膜がＣＭＰ（chemical mechanical polishing)により平坦化される。
【００７８】
その後、図１２に示されるように、シリコン基板１１１および層間膜１４１を反転させ、シリコン基板１１１を平坦化する。
【００７９】
さらに、図１３に示されるように、シリコン基板１１１の図中上側にピニング膜１１７を形成する。
【００８０】
そして、図１４に示されるように、カラーフィルタ１４２、オンチップレンズ１４３が取り付けられ、センサ部１００が形成されることになる。
【００８１】
このようにして、センサ部１００が製造される。図７を参照して上述したように、ゲート電極１１２をシリコン基板１１１上に形成した後で、ｎ型半導体領域１２１のためのｎ型不純物イオンが注入されるので、製造工程が複雑化することはない。
【００８２】
また、図１０を参照して上述したように、第２層サイドウォール１１６をシリコン基板１１１上に形成した後で、ｐ型半導体領域１２２のためのｐ型不純物イオンが注入されるので、ゲート電極１１２下に濃度の高いｐ型不純物イオンが拡散することもない。つまり、第２層サイドウォール１１６がマスクとして機能することになる。
【００８３】
このように、本技術によれば、ゲート端における暗電流の発生を抑止しつつ、信号電荷の転送特性を維持するセンサ部を簡単に製造することができる。
【００８４】
ところで、図２を参照して上述した構成においては、ピニング膜１１４がシリコン基板１１１の表面上に広く延在することになるが、ピニング膜１１４は、ゲート端におけるピニング領域１２３を形成する目的で配置されたものである。このため、余分なピニング膜１１４が削除されるようにしてもよい。
【００８５】
図１５は、本技術を適用した固体撮像装置のセンサ部の別の実施の形態に係る構成例を示す図である。
【００８６】
図１５に示されるセンサ部１００は、図２の場合と異なり、シリコン基板１１１上のサイドウォール下を除く部分において、ピニング膜１１４が削除されている。例えば、図９を参照して上述したように第２層サイドウォール１１６が形成される際に、ＳｉＮ膜のエッチングとともに、ピニング膜１１４のエッチングも行われるようにすれば、図１５に示されるように、余分なピニング膜１１４が削除される。
【００８７】
図１５の場合も、ゲート端において、ピニング膜１１４が直接シリコン基板１１１上に形成されたことにより、シリコン基板１１１の表面に、ｐ型不純物イオンを注入することなく、ゲート端に正孔で満たされた状態に固定された領域を形成することができる。従って、極めて高い精度でゲート端にｐ型不純物イオンを注入する必要がない。
【００８８】
このように、図１５の構成においても、やはりｐ型不純物イオンを注入して形成されたｐ型半導体領域１２２とは別に、ピニング領域１２３が形成されているので、ゲート端における暗電流の発生を抑止することが可能となる。
【００８９】
一方で、ピニング領域１２３がゲート電極１１２の下に延在することはないので、信号電荷の転送に支障が生じることもない。
【００９０】
あるいはまた、サイドウォール下のピニング膜１１４も削除されるようにしてもよい。
【００９１】
図１６は、本技術を適用した固体撮像装置のセンサ部のさらに別の実施の形態に係る構成例を示す図である。
【００９２】
図１６に示されるセンサ部１００は、図２または図１５の場合と異なり、ゲート電極１１２の側面を除き、ピニング膜１１４が削除されている。例えば、図６を参照して上述したようにピニング膜１１４が成膜された後、ゲート電極１１２の側面を除いてエッチングされるようにすれば、図１６に示されるように、余分なピニング膜１１４が削除される。
【００９３】
なお、図１６に示される構成の場合、ピニング領域１２３は、ゲート端の極狭い領域において形成されることになる。
【００９４】
図１６の場合も、ゲート端において、ピニング膜１１４が直接シリコン基板１１１上に形成されたことにより、シリコン基板１１１の表面に、ｐ型不純物イオンを注入することなく、ゲート端に正孔で満たされた状態に固定された領域を形成することができる。従って、極めて高い精度でゲート端にｐ型不純物イオンを注入する必要がない。
【００９５】
このように、図１６の構成においても、やはりｐ型不純物イオンを注入して形成されたｐ型半導体領域１２２とは別に、ピニング領域１２３が形成されているので、ゲート端における暗電流の発生を抑止することが可能となる。
【００９６】
一方で、ピニング領域１２３がゲート電極１１２の下に延在することはないので、信号電荷の転送に支障が生じることもない。
【００９７】
あるいはまた、シリコン基板１１１の表面全体にピニング膜１１４が形成されるようにしてもよい。
【００９８】
図１７は、本技術を適用した固体撮像装置のセンサ部のさらに別の実施の形態に係る構成例を示す図である。
【００９９】
図１７に示されるセンサ部１００は、図２の場合と異なり、ゲート電極１１２の側面にピニング膜が形成されておらず、シリコン基板１１１の表面全体にピニング膜１１４が形成されている。
【０１００】
例えば、図４を参照して上述したように分離領域１３１およびフォトダイオード領域１３２が形成された後、シリコン基板１１１の表面全体にピニング膜１１４を形成し、その後ゲート電極１１２が形成されるようにすれば、図１７に示されるようなセンサ部１００を構成できる。
【０１０１】
図１７の構成の場合、ゲート絶縁膜１１３を設けずに、ピニング膜１１４をゲート絶縁膜の代わりに用いる。
【０１０２】
このように、図１７に示される構成は、図２、図１５、または図１６に示される構成と比較した場合、より製造しやすい。
【０１０３】
また、図１７の構成を採用することにより、図示せぬリセットトランジスタ、セレクトトランジスタのゲート端子の面積を縮小し、その分アンプトランジスタのゲート端子の面積を大きくすることができる。
【０１０４】
シリコン基板上において単位画素を構成する領域の中には、いわゆる画素トランジスタと称される、リセットトランジスタ、セレクトトランジスタ、およびアンプトランジスタのそれぞれが設けられる。単位画素を構成する領域は極めて小さいので、これらの画素トランジスタそれぞれのゲート端子の面積の総和も限られている。画素信号の出力特性を良好にするために、一般的には、アンプトランジスタのゲート端子の面積を大きくして、リセットトランジスタおよびセレクトトランジスタのゲート端子の面積を小さくすることが望ましい。
【０１０５】
しかし、リセットトランジスタおよびセレクトトランジスタのゲート端子の面積を小さくするためにゲート端子の長さを短くすると、素子の縦横比が１に近づき、短チャネル効果が発生する。短チャネル効果が発生すると、トランジスタの駆動電圧の閾値が低くなり、トランジスタの駆動の制御が困難になる。
【０１０６】
図１７の構成を採用した場合、やはりシリコン基板１１１上に形成されるリセットトランジスタおよびセレクトトランジスタのゲート端子の下にも、ゲート絶縁膜１１３を設けずに、ピニング膜１１４が形成される。このようにすることで、リセットトランジスタおよびセレクトトランジスタのゲート端子の長さを短くしても、短チャネル効果が発生しないようにすることができる。
【０１０７】
また、図１７の構成においても、やはりｐ型不純物イオンを注入して形成されたｐ型半導体領域１２２とは別に、ピニング領域１２３が形成されているので、ゲート端における暗電流の発生を抑止することが可能となる。
【０１０８】
ただし、図１７の構成の場合、ピニング領域１２３がゲート電極１１２の下にも延在することになるので、図２、図１５、または図１６に示される構成と比較した場合、信号電荷の転送特性は劣化することになる。
【０１０９】
図１８は、本技術を適用した固体撮像装置の概略構成を示す図である。この固体撮像装置２００は、例えば、ＣＭＯＳイメージセンサとして構成される。
【０１１０】
図１８の固体撮像装置２００は、半導体基板２１１例えばシリコン基板に複数の光電変換部を含む画素２０２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）２０３と、周辺回路部とを有して構成される。
【０１１１】
画素２０２は、１つの単位画素として構成することができる。また、画素２０２は、共有画素構造とすることもできる。
【０１１２】
画素２０２は、例えば、フォトダイオードを中心としたセンサ部と、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。
【０１１３】
画素２０２におけるセンサ部の構成として、図２、図１５、図１６、または図１７に示される構成が採用される。
【０１１４】
周辺回路部は、垂直駆動回路２０４と、カラム信号処理回路２０５と、水平駆動回路２０６と、出力回路２０７と、制御回路２０８などを有して構成される。
【０１１５】
制御回路２０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路２０８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路２０４、カラム信号処理回路２０５及び水平駆動回路２０６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路２０４、カラム信号処理回路２０５及び水平駆動回路２０６等に入力する。
【０１１６】
垂直駆動回路２０４は、例えば、シフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路２０４は、画素領域２０３の各画素２０２を行単位で順次垂直方向に選択走査し、垂直信号線２０９を通して各画素２０２の光電変換部となるフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路２０５に供給する。
【０１１７】
カラム信号処理回路２０５は、例えば、画素２０２の列ごとに配置されており、１行分の画素２０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路２０５は、画素２０２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路２０５の出力段には水平選択スイッチ（図示せず）が水平信号線２１０との間に接続されて設けられる。
【０１１８】
水平駆動回路２０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路２０５の各々を順番に選択し、カラム信号処理回路２０５の各々から画素信号を水平信号線２１０に出力させる。
【０１１９】
出力回路２０７は、カラム信号処理回路２０５の各々から水平信号線２１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子２１２は、外部と信号のやりとりをする。
【０１２０】
固体撮像装置２００は、上述のように、画素２０２の内部に本技術を適用したセンサ部１００を有するので、信号電荷の転送特性を維持しつつ、暗電流の発生を抑止することができ、画質の高い画像を撮像することができる。さらに、上述のように、本技術を適用したセンサ部１００は製造が容易なので、固体撮像装置２００のコストも低くすることができる。
【０１２１】
さらに、本技術は、例えば、イメージセンサのような固体撮像装置への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。
【０１２２】
図１９は、本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
【０１２３】
図１９のカメラ装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、カメラ装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０１２４】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、図１８を参照して上述した実施の形態に係る固体撮像装置２００を用いることができる。
【０１２５】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１２６】
操作部６０７は、ユーザによる操作の下に、カメラ装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１２７】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１２８】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２９】
なお、本技術は以下のような構成も取ることができる。
【０１３０】
（１）
シリコン基板上に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷に対応する信号電圧を検出する信号電圧検出部と、
前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷を、前記信号電圧検出部に転送する転送トランジスタと、
前記シリコン基板の表面を正孔で満たされた状態にピニングするピニング膜とを備え、
前記シリコン基板上において前記電荷蓄積部と前記転送トランジスタのゲート電極が接するゲート端において、前記シリコン基板上に直接前記ピニング膜が形成されている
固体撮像装置。
（２）
前記電荷蓄積部は、
前記シリコン基板内の第１の深さに形成されるｎ型半導体領域と、
前記第１の深さよりも前記ゲート電極に近い前記シリコン基板内の第２の深さに形成されるｐ型半導体領域により形成される
（１）に記載の固体撮像装置。
（３）
前記ｎ型半導体領域は、前記シリコン基板にｎ型不純物イオンを注入することにより形成され、
前記ｐ型半導体領域は、前記ピニング膜により形成される
（２）に記載の固体撮像装置。
（４）
前記シリコン基板上に前記ゲート電極が形成された後で、前記シリコン基板にｎ型不純物イオンが注入される
（３）に記載の固体撮像装置。
（５）
前記ゲート電極を覆うサイドウォールをさらに備え、
前記シリコン基板上に前記サイドウォールが形成された後、前記シリコン基板にｎ型不純物イオンを注入することにより前記ｐ型半導体領域が形成される
（２）に記載の固体撮像装置。
（６）
前記ピニング膜は、ハフニウム（Ｈｆ）系またはアルミニウム（Ａｌ）系の絶縁膜により構成される
（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
前記ゲート端において、前記シリコン基板上に直接前記ピニング膜が形成され、
かつ、前記ゲート電極の側面に前記ピニング膜が形成される
（１）乃至（６）のいずれかに記載の固体撮像装置。
（８）
前記ゲート電極を覆うサイドウォールをさらに備え、
前記ゲート端を含む前記サイドウォール下において、前記シリコン基板上に直接前記ピニング膜が形成され、
かつ、前記ゲート電極の側面に前記ピニング膜が形成される
（１）乃至（７）のいずれかに記載の固体撮像装置。
（９）
シリコン基板上に形成され、光電変換された電荷を蓄積する電荷蓄積部と、
前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷に対応する信号電圧を検出する信号電圧検出部と、
前記シリコン基板上に形成され、前記電荷蓄積部に蓄積された電荷を、前記信号電圧検出部に転送する転送トランジスタと、
前記シリコン基板の表面を正孔で満たされた状態にピニングするピニング膜とを備え、
前記シリコン基板上において前記電荷蓄積部と前記転送トランジスタのゲート電極が接するゲート端において、前記シリコン基板上に直接前記ピニング膜が形成されている固体撮像装置を有する
電子機器。
【符号の説明】
【０１３１】
１００  センサ部，  １１１  シリコン基板，  １１２  ゲート電極，  １１４  ピニング膜，  １１５  第１層サイドウォール，  １１６  第２層サイドウォール，  １２１  ｎ型半導体領域，  １２２  ｐ型半導体領域，  １２３  ピニング領域，  ２００  固体撮像装置，  ２０２  画素，  ２０３  画素領域，  ６００  カメラ装置，  ６０２  固体撮像装置
【図１】
2014078543.tif 000003
【図２】
2014078543.tif 000004
【図３】
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【図４】
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【図５】
2014078543.tif 000007
【図６】
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【図７】
2014078543.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2014078543.tif 000013
【図１２】
2014078543.tif 000014
【図１３】
2014078543.tif 000015
【図１４】
2014078543.tif 000016
【図１５】
2014078543.tif 000017
【図１６】
2014078543.tif 000018
【図１７】
2014078543.tif 000019
【図１８】
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【図１９】
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