(57)【要約】      （修正有）【課題】放電電流が流れる各放電経路の抵抗値は各ダイオード素子の配置場所に応じて異なるため、複数のダイオード素子の一部に大きな流れてしまい、ダイオード素子が破壊されたり、放電経路上の配線が溶融してしまったりするなどの問題を解決する保護回路および半導体装置を提供する。【解決手段】中間層３０２は、各一導電型の拡散層２０４と導通する一導電型側配線Ｍ３と、各逆導電型の拡散層２０３と導通する逆導電側配線Ｍ３とを有し、一導電型側配線Ｍ３および逆導電側配線Ｍ３が、第２の方向に延在し、第１の方向に交互に複数並設される。また、各一導電型側配線Ｍ３の中で端にある一導電型側配線および各逆導電型側配線Ｍ３の中で端にある逆導電型側配線の抵抗値が、他の一導電型側配線Ｍ３および他の逆導電型側配線Ｍ３の抵抗値よりも低い。【選択図】図３
2014236044.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体領域と、前記半導体領域内に形成された一導電型の拡散層および逆導電型の拡散層とを有し、前記一導電型の拡散層および前記逆導電型の拡散層が、第１の方向に延在し、前記第１の方向とは交差する第２の方向に交互に複数並設されたダイオード層と、
各一導電型の拡散層と導通する一導電型側配線と、各逆導電型の拡散層と導通する逆導電側配線とを有し、前記一導電型側配線および前記逆導電側配線が、前記第２の方向に延在し、前記第１の方向に交互に複数並設された、前記ダイオード層の上にある中間層と、を備え、
各一導電型側配線の中で端にある一導電型側配線および各逆導電型側配線の中で端にある逆導電型側配線の抵抗値が、他の一導電型側配線および他の逆導電型側配線の抵抗値よりも低い、保護回路。
【請求項２】
各一導電型側配線および各逆導電型側配線は同じ材料で形成され、
前記端にある一導電型側配線と、前記端にある逆導電型側配線とのそれぞれが、前記他の一導電型側配線および前記他の逆導電型側配線よりも太い、請求項１に記載の保護回路。
【請求項３】
前記端にある一導電型側配線から各一導電型側配線の中で中央にある一導電型側配線に向けて、各一導電型側配線の抵抗値が高くなっていき、前記端にある逆導電型側配線から各逆導電型側配線の中で中央にある逆導電型側配線に向けて、各逆導電型側配線の抵抗値が高くなっていく、請求項１または２に記載の保護回路。
【請求項４】
各一導電型側配線および各逆導電型側配線は同じ材料で形成され、
前記端にある一導電型側配線から各一導電型側配線のうちの中央にある一導電型側配線に向けて、各一導電型側配線が細くなっていき、前記端にある逆導電型側配線から各逆導電型側配線のうちの中央にある逆導電型側配線に向けて、各逆導電型側配線が細くなっていく、請求項３に記載の保護回路。
【請求項５】
前記ダイオード層および前記中間層の間に形成された下位層をさらに備え、
前記下位層では、各一導電型の拡散層および各逆導電型の拡散層の上に、前記第１の方向に沿って複数設けられた第１のビア、前記第１の方向に延在する第１の配線、前記第１の方向に沿って複数設けられた第２のビア、前記第１の方向に延在する第２の配線の順に積層され、
各一導電型側配線は、前記第２の配線のうち各一導電型の拡散層の上に積層された配線のそれぞれとビアを介して導通し、各逆導電型側配線は、前記第２の配線のうち各逆導電型の拡散層の上に積層された配線のそれぞれとビアを介して導通する、請求項１ないし４のいずれか１項に記載の保護回路。
【請求項６】
前記中間層の上に形成された上位層をさらに備え、
前記上位層は、
各一導電型側配線とビアを介して導通し、かつ、接地端子または電源端子と導通した端子配線と、
各逆導電型側配線とビアを介して接続され、かつ、電源パッドの導通した電源配線と、を有する、請求項１ないし５のいずれか１項に記載の保護回路。
【請求項７】
請求項１ないし６のいずれか１項に記載の保護回路を備えた半導体装置。
【請求項８】
パッドと、
内部回路と、
前記パッドと内部回路との間を接続する配線と、
所定の電位を供給する電源線と、
前記配線と前記電源線との間に設けられた少なくとも第１及び第２のダイオード素子からなる保護回路であって、前記第１のダイオード素子と前記配線とを接続する経路に設けられた第１のコンタクトホールの数は、前記第２のダイオード素子と前記配線とを接続する経路に設けられた第２のコンタクトホールの数と異なる保護回路とを備えることを特徴とする半導体装置。
【請求項９】
前記保護回路は、前記配線と前記第１のダイオード素子とを接続する経路に設けられた第１の配線と、前記配線と前記第２のダイオード素子とを接続する経路に設けられた第２の配線とを備え、前記第１の配線と前記第２の配線の幅が異なっていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記保護回路は、前記内部回路を前記パッドに印加されたサージ電圧から保護する静電保護回路であることを特徴とする請求項８又は９のいずれか一つに記載の半導体装置。
【請求項１１】
パッドと、
内部回路と、
前記パッドと前記内部回路とを接続する配線と、
所定の電位を供給する電源線と、
前記配線と前記電源線との間に設けられた少なくとも第１及び第２のダイオード素子からなる保護回路であって、前記配線と前記第１のダイオード素子とを接続する経路に設けられた第１の配線の配線幅は、前記配線と前記第２のダイオード素子とを接続する経路に設けられた第２の配線の配線幅と異なる保護回路とを備えることを特徴とする半導体装置。
【請求項１２】
前記保護回路は、前記内部回路を前記パッドに印加されたサージ電圧から保護する静電保護回路であることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路を保護する保護回路に関し、特には、ＥＳＤ（Electro Static Discharge：静電気放電）から内部回路を保護する静電気保護回路に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）装置のような半導体装置では、ＥＳＤから内部回路を保護するためのＥＳＤ保護回路が電源パッドの近傍に設けられていることが多い（特許文献１および２参照）。
【０００３】
ＥＳＤ保護回路は、通常、電源パッドと接地端子との間に並列に接続された複数のダイオード素子を有する。そして、電源パッドに対してＥＳＤにより負のサージ電圧が印加されると、ＥＳＤ保護回路に含まれる各ダイオード素子が順方向にバイアスされ、ＥＳＤによる放電電流が、各ダイオード素子に応じた複数の放電経路のそれぞれを介して接地端子に流れる。これにより、内部回路に流れる放電電流を抑制することが可能になり、内部回路を保護することが可能になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５０１５０号公報
【特許文献２】特開２００７−４２７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のＥＳＤ保護回路では、放電電流が流れる各放電経路の抵抗値は各ダイオード素子の配置場所に応じて異なるため、複数のダイオード素子の一部に大きな流れてしまい、ダイオード素子が破壊されたり、放電経路上の配線が溶融してしまったりするなどの問題が生じることがあることを本願発明者等は明らかにした。
【０００６】
図１５〜図２０は、上記の問題が発生するメカニズムを説明するための図である。具体的には、図１５は、ＥＳＤ保護回路を示す回路図であり、図１６は、ＥＳＤ保護回路のレイアウトを示す上面図であり、図１７は、図１６のＡ−Ａ’線で切断した断面図であり、図１８は、図１６のＢ−Ｂ’線で切断した断面図であり、図１９は、図１６のＣ−Ｃ’線で切断した断面図であり、図２０は、図１６のＤ−Ｄ’線で切断した断面図である。
【０００７】
図１５に示すようにＥＳＤ保護回路１００’は、電源パッドであるＰＡＤ１１０’と接地端子ＶＳＳとの間に並列に接続されたダイオード素子１０１’〜１０４’を有する。また、ＰＡＤ１１０’は、ＥＳＤ保護回路１００’および抵抗１２０’を介して内部回路１３０’と接続される。
【０００８】
具体的には、図１６〜図２０に示すようにＥＳＤ保護回路１００’は、半導体基板上の所定の方向に沿って延在し、所定の方向とは直交する方向に交互に複数並設されたＮ＋拡散層１５１’およびＰ＋拡散層１５２’を有する。Ｎ＋拡散層１５１’およびＰ＋拡散層１５２’は、不図示のＰＷｅｌｌの中に形成されており、Ｎ＋拡散層１５１’がダイオード素子１０１’〜１０４’のカソードを形成し、Ｐ＋拡散層１５２’およびＰＷｅｌｌがダイオード素子１０１’〜１０４’のアノードを形成する。
【０００９】
また、各Ｎ＋拡散層１５１’および各Ｐ＋拡散層１５２’の上に、それらの拡散層と並行して、ビアＣＴ０’、メタル配線Ｍ１’、ビアＣＴ１’、メタル配線Ｍ２’の順に積層されている。さらに、メタル配線Ｍ２’の上には、ビアＣＴ２’、メタル配線Ｍ３’の順に積層されている。メタル配線Ｍ３’は、各メタル配線Ｍ２’と直交する方向に複数並設されている。また、各メタル配線Ｍ３’は、ビアＣＴ２’を介して、各Ｎ＋拡散層１５１’の上に積層されたメタル配線Ｍ２’または各Ｐ＋拡散層１５２’の上に積層されたメタル配線Ｍ２’と交互に接続されている。これにより、各メタル配線Ｍ３’は、各Ｎ＋拡散層１５１’または各Ｐ＋拡散層１５２’と導通される。
【００１０】
メタル配線Ｍ３’の上には、メタル配線Ｍ３’と直交する方向に沿って設けられた２本のメタル配線Ｍ４’が形成されており、各Ｎ＋拡散層１５１’と導通されたメタル配線Ｍ２’と各Ｐ＋拡散層１５２’と導通されたメタル配線Ｍ２’とは、ビアＣＴ３’を介して別々のメタル配線Ｍ４’と接続されている。各Ｎ＋拡散層１５１’と導通されたメタル配線Ｍ２’と接続するメタル配線Ｍ４’は、ＰＡＤ１１０’と接続され、各Ｐ＋拡散層１５２’と導通されたメタル配線Ｍ２’と接続するメタル配線Ｍ４’は、接地端子ＶＳＳと接続される。
【００１１】
上記のＥＳＤ保護回路１００’では、ＰＡＤ１１０’から出力された電流は、メタル配線Ｍ４’、ビアＣＴ３’およびメタル配線Ｍ３’を経由して、メタル配線Ｍ３’とビアＣＴ２’との接続点Ｅに流れ、その後、ビアＣＴ２’およびメタル配線Ｍ２’を経由して、メタル配線Ｍ２’とビアＣＴ１’との接続点Ｆに流れ、さらに、ビアＣＴ１’、メタル配線Ｍ１’およびビアＣＴ０’を経由して、ダイオード素子のＮ＋拡散層１５１’上の点Ｇに放電させる。そして、放電された電流は、Ｎ＋拡散層１５１’の隣にあるＰ＋拡散層１５２’に流れ、その後、ビアＣＴ０’、メタル配線Ｍ１’、ビアＣＴ１’、メタル配線Ｍ２’、ビアＣＴ２’、メタル配線Ｍ３’およびビアＣＴ３’を経由して、メタル配線Ｍ４’上の点Ｈに流れ、そこから接地端子ＶＳＳに放電される。
【００１２】
図１５〜図２０に示されているように、ＥＳＤ保護回路１００’の端部に配置されたＰ＋拡散層１５２’には、１つのＮ＋拡散層１５１’が隣接しているが、それ以外の中央部に配置されたＰ＋拡散層１５２’には、２つのＮ＋拡散層１５１’が隣接している。このため、中央部に配置されたＰ＋拡散層１５２’には、２つのＮ＋拡散層１５１’から電流が放電されることとなり、端部に配置されたＰ＋拡散層１５２’よりも多くの電流が流れる。
【００１３】
したがって、中央部に配置されたダイオード素子の抵抗値は、端部に配置されたダイオード素子の抵抗値よりも低くなり、電流は中央部に配置されたダイオード素子に多く流れるため、ＰＡＤ１１０’に対してＥＳＤによりサージ電圧が印加されると、中央部に配置されたダイオード素子に多大な電流が集中的に流れ、ダイオード素子が破壊されたり、そのダイオード素子を通る経路上のメタル配線が溶融してしまったりするなどの問題が生じる。
【００１４】
なお、上記のＥＳＤ保護回路１００’には、接地端子ＶＳＳと接続されるメタル配線Ｍ４’は、ＥＳＤ保護回路１００’の中央部に一つだけ設けられていたが、ＥＳＤ保護回路１００’の端部などにも接地端子ＶＳＳと接続されるメタル配線Ｍ４’を設けることで、大きな静電気耐圧を確保することが可能になる。しかしながら、この場合には、半導体装置におけるＥＳＤ保護回路１００’の占有面積が増加してしまうという問題が生じる。また、占有面積の増加を抑制するために、メタル配線Ｍ４’を細くしつつ、接地端子ＶＳＳと接続されるメタル配線Ｍ４’を複数設けることも考えられるが、この場合には、太いメタル配線Ｍ４’が１本のときよりも、静電気耐圧が低くなってしまうことがある。
【課題を解決するための手段】
【００１５】
本発明による保護回路は、
一導電型の半導体領域と、前記半導体領域内に形成された一導電型の拡散層および逆導電型の拡散層とを有し、前記一導電型の拡散層および前記逆導電型の拡散層が、第１の方向に延在し、前記第１の方向とは交差する第２の方向に交互に複数並設されたダイオード層と、
各一導電型の拡散層と導通する一導電型側配線と、各逆導電型の拡散層と導通する逆導電側配線とを有し、前記一導電型側配線および前記逆導電側配線が、前記第２の方向に延在し、前記第１の方向に交互に複数並設された、前記ダイオード層の上にある中間層と、を備え、
各一導電型側配線の中で端にある一導電型側配線および各逆導電型側配線の中で端にある逆導電型側配線の抵抗値が、他の一導電型側配線および他の逆導電型側配線の抵抗値よりも低い。
【００１６】
また、本発明による半導体装置は、前記保護回路を備える。
【発明の効果】
【００１７】
本発明によれば、逆導電側配線、逆導電型拡散層、半導体領域、一導電型の拡散層、および一導電側配線を通る複数の放電経路が形成され、端にある一導電型側配線および逆導電側配線が他の一導電型側配線および他の逆導電型側配線よりも抵抗値が低いため、各放電経路のうち端にある放電経路の抵抗値を低くすることが可能になり、中央部に配置されたダイオード素子に多大な電流が集中的に流れることを抑制することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態のＥＳＤ保護回路を示す回路図である。
【図２】本発明の第１の実施形態のＥＳＤ保護回路のレイアウトを示す上面図である。
【図３】本発明の第１の実施形態のＥＳＤ保護回路の断面図である。
【図４】本発明の第１の実施形態のＥＳＤ保護回路の断面図である。
【図５】本発明の第１の実施形態のＥＳＤ保護回路の断面図である。
【図６】本発明の第１の実施形態のＥＳＤ保護回路の断面図である。
【図７】本発明の第２の実施形態のＥＳＤ保護回路のレイアウトを示す上面図である。
【図８】本発明の第２の実施形態のＥＳＤ保護回路の断面図である。
【図９】抵抗値の測定点を示す図である。
【図１０】抵抗値の測定点を示す図である。
【図１１】抵抗値の測定点を示す図である。
【図１２】本発明の第１の実施形態および第２の実施形態の効果の一例を説明するための図である。
【図１３】本発明の第１の実施形態および第２の実施形態の効果の一例を説明するための図である。
【図１４】本発明の第１の実施形態および第２の実施形態の効果の一例を説明するための図である。
【図１５】関連技術のＥＳＤ保護回路を示す回路図である。
【図１６】関連技術のＥＳＤ保護回路のレイアウトを示す上面図である。
【図１７】関連技術のＥＳＤ保護回路の断面図である。
【図１８】関連技術のＥＳＤ保護回路の断面図である。
【図１９】関連技術のＥＳＤ保護回路の断面図である。
【図２０】関連技術のＥＳＤ保護回路の断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明では、同じ機能を有するものには同じ符号を付け、その説明を省略する場合がある。
【００２０】
図１は、本発明の第１の実施形態のＥＳＤ保護回路を示す回路図である。図１に示すようにＥＳＤ保護回路１００は、電源パッドであるＰＡＤ１１０と接地端子ＶＳＳとの間に設けられた複数のダイオード素子１０１〜１０４を有する。具体的には、ＰＡＤ１１０は、抵抗１２０を介して内部回路１３０と接続される。そして、ＥＳＤ保護回路１００は、ＰＡＤ１１０と内部回路１３０との間を接続する配線１４０と接地端子ＶＳＳの間に設けられる。なお、ダイオード素子、図１では、４つ示されているが、実際には、４つに限定されない。また、ＥＳＤ保護回路１００は、内部回路１３０をＰＡＤ１１０に印加されたサージ電圧から保護する静電保護回路である。
【００２１】
図２は、ＥＳＤ保護回路１００のレイアウトを示す上面図である。また、図３は、図２のＡ−Ａ’線に沿ったＥＳＤ保護回路１００の断面図であり、図４は、図２のＢ−Ｂ’線に沿ったＥＳＤ保護回路１００の断面図であり、図５は、図２のＣ−Ｃ’線に沿ったＥＳＤ保護回路１００の断面図であり、図６は、図２のＤ−Ｄ’線に沿ったＥＳＤ保護回路１００の断面図である。
【００２２】
なお、図３〜図６において、ＰＡＤ１１０からの電流が流れる放電経路が矢印付きの点線で示されている。また、半導体基板面内の互いに交差する方向をＸ方向およびＹ方向とし、半導体基板面に垂直な方向をＺ方向としている。
【００２３】
図２〜図６に示されたようにＥＳＤ保護回路１００は、半導体基板２０１内に形成されたＰ型の半導体領域であるＰＷｅｌｌ２０２と、ＰＷｅｌｌ２０２の中に形成されたＮ＋拡散層２０３およびＰ＋拡散層２０４を有する。
【００２４】
Ｎ＋拡散層２０３およびＰ＋拡散層２０４は、半導体基板２０１上の第１の方向であるＸ方向に延在し、Ｘ方向とは交差する第２の方向であるＹ方向に交互に複数並設されている。
【００２５】
ＰＷｅｌｌ２０２、各Ｎ＋拡散層２０３および各Ｐ＋拡散層２０４は、複数のダイオード素子を構成する。具体的には、各Ｎ＋拡散層２０３は、各ダイオード素子のカソードを形成する層である。各Ｐ＋拡散層２０４は、ＰＷｅｌｌ２０２に接地レベルの電圧を供給する層であり、ＰＷｅｌｌ２０２と合わせてダイオード素子のアノードを形成する。
【００２６】
なお、ＰＷｅｌｌ２０２は、一導電型の半導体領域の一例であり、Ｎ＋拡散層は２０３、逆導電型の拡散層の一例であり、Ｐ＋拡散層２０４は、一導電型の拡散層の一例である。また、ＰＷｅｌｌ２０２、Ｎ＋拡散層２０３およびＰ＋拡散層２０４は、ダイオード層３０１を形成する。
【００２７】
ダイオード層３０１の上には下位層３０２が形成される。下位層３０２では、Ｎ＋拡散層２０３およびＰ＋拡散層２０４のそれぞれの上に、Ｘ方向に沿って複数設けられた第１のビアであるビアＣＴ０、Ｘ方向に延在する第１の配線であるメタル配線Ｍ１、Ｘ方向に沿って複数設けられた第２のビアであるビアＣＴ１、Ｘ方向に延在する第２の配線であるメタル配線Ｍ２の順に積層されている。
【００２８】
下位層３０２の上には中間層３０３が形成される。中間層３０３では、メタル配線Ｍ２の上に、第３のビアであるビアＣＴ２を介して第３の配線である複数のメタル配線Ｍ３が積層されている。
【００２９】
メタル配線Ｍ３は、Ｙ方向に延在し、Ｘ方向に沿って複数並設されている。ビアＣＴ２は、各メタル配線Ｍ３が、そのメタル配線Ｍ３と交差するメタル配線Ｍ２と一つ置きに接続し、互いに隣り合うメタル配線Ｍ３が互いに異なるメタル配線Ｍ２と接続するように、各メタル配線Ｍ２の上にＸ方向に沿って複数設けられる。
【００３０】
これにより、メタル配線Ｍ３は、Ｎ＋拡散層２０３と導通する逆導電型側配線と、Ｐ＋拡散層２０４と導通する一導電型側配線とに分かれることになる。以下、一導電型側配線となるメタル配線Ｍ３を、一導電側のメタル配線Ｍ３と称し、逆導電型側配線となるメタル配線Ｍ３を、逆導電側のメタル配線Ｍ３と称する。
【００３１】
中間層３０３の上には、上位層３０４が形成される。上位層３０４では、メタル配線Ｍ３のそれぞれの上に、ビアＣＴ３を介してＸ方向に沿って延在するメタル配線Ｍ４が形成されている。メタル配線Ｍ４は、２本あり、一方のメタル配線Ｍ４は、ＥＳＤ保護回路１００の端部に設けられ、ＰＡＤ１１０と導通する電源配線であり、他方のメタル配線Ｍ４は、保護回路の中央部に設けられ、接地端子ＶＳＳと導通する端子配線である。端子配線は、接地電位を所定の電位として供給する電源線である。ビアＣＴ３は、一導電型側のメタル配線Ｍ３が、ＰＡＤ１１０と接続されたメタル配線Ｍ４と導通し、逆導電型側のメタル配線Ｍ３が、接地端子ＶＳＳと接続されたメタル配線Ｍ４と導通するように、Ｘ方向に沿って複数設けられる。
【００３２】
なお、図３〜図６では、簡単のために、ビアＣＴ０〜ＣＴ３のそれぞれについて、複数本を１本として記載している。例えば、図３において、ビアＣＴ０〜ＣＴ２は、Ｎ＋拡散層２０３およびＰ＋拡散層２０４ごとに１本ずつ示されているが、実際には、Ｎ＋拡散層２０３およびＰ＋拡散層２０４ごとに複数本ある。
【００３３】
以上のような構成において、一導電型側のメタル配線Ｍ３のうち端にあるメタル配線Ｍ３Ａと、逆導電型側のメタル配線Ｍ３のうち端にあるメタル配線Ｍ３Ｂのそれぞれの抵抗値は、他のメタル配線Ｍ３の抵抗値よりも低いとする。具体的には、メタル配線Ｍ３の材料が同一であり、メタル配線Ｍ３ＡおよびＭ３Ｂのそれぞれが他のメタル配線Ｍ３よりも太いとする。
【００３４】
以上説明したＥＳＤ保護回路１００では、ＰＡＤ１１０から放電された放電電流は、メタル配線Ｍ４およびビアＣＴ３を介して、逆導電型側のメタル配線Ｍ３のそれぞれに流れ、その後、ビアＣＴ２、メタル配線Ｍ２、ビアＣＴ１、メタル配線Ｍ１およびビアＣＴ０を介して、Ｎ＋拡散層２０３のそれぞれに放電される。そして、放電電流は、ＰＷｅｌｌ２０２を介してＰ＋拡散層２０４に流れ、そこから、ビアＣＴ０、メタル配線Ｍ１、ビアＣＴ１、メタル配線Ｍ２およびビアＣＴ２を介して、一導電型側のメタル配線Ｍ３のそれぞれに流れる。そして、放電電流は、ビアＣＴ０３およびメタル配線Ｍ４を介して接地端子ＶＳＳに放電される。
【００３５】
このとき、端にあるメタル配線Ｍ３ＡおよびＭ３Ｂのそれぞれの抵抗値が、他のメタル配線Ｍ３の抵抗値よりも低いため、放電電流が流れる放電経路のうち端にある放電経路の抵抗値を低くすることが可能になり、中央部に配置されたダイオード素子に多大な電流が集中的に流れることを抑制することが可能になる。また、接地端子ＶＳＳと接続されるメタル配線Ｍ４の数は増えていないので、ＥＳＤ保護回路１００の占有面積の増加を抑制することが可能になる。
【００３６】
なお、本実施形態では、一導電型をＰ型、逆導電型をＮ型としたが、一導電型がＮ型であり、逆導電型がＰ型でもよい。この場合、逆導電型側のメタル配線Ｍ３と導通したメタル配線Ｍ４は、接地端子ＶＳＳの代わりに、電源端子と接続される。この場合、逆導電型側のメタル配線Ｍ３と導通したメタル配線Ｍ４は、電源電位を所定の電位として供給する電源線となる。
【００３７】
また、上述したようにダイオード素子は、４つに限定されない。具体的には、ダイオード素子は、少なくとも第１及び第２のダイオード素子があればよい。例えば、少なくともダイオード素子１０１（第１のダイオード素子）およびダイオード素子１０２（第２のダイオード素子）があればよい。この場合、ダイオード素子１０１と配線１４０とを接続する経路に設けられたビアＣＴ０〜ＣＴ３であるコンタクトホール数は、ダイオード素子１０２と配線１４０と接続する経路に設けられたビアＣＴ０〜ＣＴ３であるコンタクトホールの数と異なっている。また、ダイオード素子１０１と配線との接続する経路に設けられたメタル配線Ｍ１〜Ｍ３である第１の配線と、ダイオード素子１０２と配線との接続する経路に設けられたメタル配線Ｍ１〜Ｍ３である第２の配線の幅が異なっている。
【００３８】
このように本実施形態による保護回路（１００）は、一導電型の半導体領域（２０２）と、その半導体領域（２０２）内に形成された一導電型の拡散層（２０４）および逆導電型の拡散層（２０３）とを有し、一導電型の拡散層（２０４）および逆導電型の拡散層（２０３）が、第１の方向（Ｘ方向）に延在し、第１の方向とは交差する第２の方向（Ｙ方向）に交互に複数並設されたダイオード層（３０１）と、各一導電型の拡散層（２０４）と導通する一導電型側配線（Ｍ３）と、各逆導電型の拡散層（２０３）と導通する逆導電側配線（Ｍ３）とを有し、一導電型側配線（Ｍ３）および逆導電側配線（Ｍ３）が、第２の方向（Ｙ方向）に延在し、第１の方向（Ｘ方向）に交互に複数並設された、ダイオード層の上にある中間層（３０３）と、を備え、各一導電型側配線（Ｍ３）の中で端にある一導電型側配線（Ｍ３Ａ）および各逆導電型側配線（Ｍ３）の中で端にある逆導電型側配線（Ｍ３Ｂの抵抗値が、他の一導電型側配線（Ｍ３）および他の逆導電型側配線（Ｍ３）の抵抗値よりも低くなるように構成される。
【００３９】
また、本実施形態の保護回路（１）は、各一導電型側配線（Ｍ３）および各逆導電型側配線（Ｍ３）は同じ材料で形成され、端にある一導電型側配線（Ｍ３Ａ）と、端にある逆導電型側配線（Ｍ３Ｂ）とのそれぞれが、他の一導電型側配線（Ｍ３）および他の逆導電型側配線（Ｍ３）よりも太くなるように構成される。
【００４０】
また、本実施形態の保護回路（１００）は、ダイオード層（３０１）および中間層（３０３）の間に形成された下位層（３０２）をさらに備え、下位層（３０２）では、各一導電型の拡散層（２０４）および各逆導電型の拡散層（２０３）の上に、第１の方向（Ｘ方向）に沿って複数設けられた第１のビア（ＣＴ０）、第１の方向に延在する第１の配線（Ｍ１）、第１の方向に沿って複数設けられた第２のビア（ＣＴ１）、第１の方向に延在する第２の配線（Ｍ２）の順に積層され、各一導電型側配線（Ｍ１）は、第２の配線のうち各一導電型の拡散層（２０４）の上に積層された配線のそれぞれとビア（ＣＴ２）を介して導通し、各逆導電型側配線（Ｍ１）は、第２の配線のうち各逆導電型の拡散層（２０３）の上に積層された配線のそれぞれとビア（ＣＴ２）を介して導通するように構成される。
【００４１】
また、本実施形態の保護回路（１００）は、中間層（３０３）の上に形成された上位層（３０４）をさらに備え、上位層（３０４）は、各一導電型側配線（Ｍ３）とビア（ＣＴ３）を介して導通し、かつ、接地端子（ＶＳＳ）または電源端子と導通した端子配線（Ｍ４）と、各逆導電型側配線（Ｍ３）とビアを介して接続され、かつ、電源パッドの導通した電源配線（Ｍ４）と、を有するように構成される。
【００４２】
また、本実施形態の半導体装置は、パッド（１１０）と、内部回路（１３０）と、パッド（１１０）と内部回路（１３０）との間を接続する配線（１４０）と、所定の電位を供給する電源線（Ｍ４）と、配線（１４０）と電源線（Ｍ４）との間に設けられた少なくとも第１及び第２のダイオード素子（１０１、１０２）からなる保護回路（１００）であって、第１のダイオード素子（１０１）と配線（１４０）とを接続する経路に設けられた第１のコンタクトホール（ＣＴ０〜ＣＴ３）の数は、第２のダイオード素子（１０２）と配線（１４０）とを接続する経路に設けられた第２のコンタクトホール（ＣＴ０〜ＣＴ３）の数と異なる保護回路（１００）とを有するように構成される。
【００４３】
また、本実施形態の半導体装置では、保護回路（１００）は、配線（１４０）と第１のダイオード素子（１０１）とを接続する経路に設けられた第１の配線（Ｍ１〜Ｍ３）と、配線（１４０）と第２のダイオード素子（１０２）とを接続する経路に設けられた第２の配線（Ｍ１〜Ｍ３）とを備え、第１の配線と第２の配線の幅が異なっているように構成される。
【００４４】
また、本実施形態の半導体装置は、パッド（１１０）と、内部回路（１３０）と、パッド（１１０）と内部回路（１３０）との間を接続する配線（１４０）と、所定の電位を供給する電源線（Ｍ４）と、定の電位を供給する電源線（Ｍ４）と、配線（１４０）と電源線（Ｍ４）との間に設けられた少なくとも第１及び第２のダイオード素子（１０１、１０２）からなる保護回路（１００）であって、配線（１４０）と第１のダイオード素子（１０１）とを接続する経路に設けられた第１の配線（Ｍ１〜Ｍ３）の配線幅は、配線（１４０）と第２のダイオード素子（１０２）とを接続する経路に設けられた第２の配線（Ｍ１〜Ｍ３）の配線幅と異なるように構成される。
【００４５】
また、本実施形態の半導体装置では、保護回路（１００）は、内部回路（１３０）をパッド（１１０）に印加されたサージ電圧から保護する静電保護回路である。
【００４６】
次に第２の実施形態について説明する。
【００４７】
図７は、本実施形態のＥＳＤ保護回路１００のレイアウトを示す上面図である。また、図８は、図７の図７のＤ−Ｄ’線に沿ったＥＳＤ保護回路１００の断面図である。
【００４８】
図７および図８で示したＥＳＤ保護回路１００は、図２〜図６で示した第１の実施形態のＥＳＤ保護回路１００と比べて、端にある一導電型側のメタル配線Ｍ３Ａから一導電型側のメタル配線Ｍ３のうちの中央にあるメタル配線Ｍ３に向けて、各一導電型側のメタル配線Ｍ３の抵抗値が高くなっていき、かつ、端にある逆導電型側のメタル配線Ｍ３Ｂから逆導電型側のメタル配線Ｍ３のうちの中央にあるメタル配線Ｍ３に向けて、各逆導電型側のメタル配線Ｍ３の抵抗値が高くなっていく点が異なる。
【００４９】
具体的には、メタル配線Ｍ３が同じ材料で形成され、メタル配線Ｍ３Ａから中央にある一導電型側のメタル配線Ｍ２に向けて、一導電型側のメタル配線Ｍ３は細くなっていき、かつ、メタル配線Ｍ３Ｂから中央にある逆導電型側のメタル配線Ｍ３に向けて、逆導電型側のメタル配線Ｍ３が細くなっている。
【００５０】
本実施形態では、放電電流が流れる放電経路のうち端にある放電経路と中央にある放電経路との抵抗値の差を第１の実施形態よりも小さくすることが可能になるため、中央部に配置されたダイオード素子に多大な電流が集中的に流れることをより大幅に抑制することが可能になる。
【００５１】
このように本実施形態による保護回路（１００）は、端にある一導電型側配線（Ｍ３Ａ）から各一導電型側配線（Ｍ３）のうちの中央にある一導電型側配線（Ｍ３）に向けて、各一導電型側配線（Ｍ３）の抵抗値が高くなり、かつ、端にある逆導電型側配線（Ｍ３Ｂ）から各逆導電型側配線（Ｍ３）のうちの中央にある逆導電型側配線（Ｍ３）に向けて、各逆導電型側配線（Ｍ３Ａ）の抵抗値が高くなるように構成される。
【００５２】
また、保護回路（１００）は、各一導電型側配線（Ｍ３）および各逆導電型側配線（Ｍ３）は同じ材料で形成され、端にある一導電型側配線（Ｍ３Ａ）から各一導電型側配線（Ｍ３）のうちの中央にある一導電型側配線（Ｍ３）に向けて、各一導電型側配線（Ｍ３）が細くなっていき、かつ、端にある逆導電型側配線（Ｍ３Ｂ）から各逆導電型側配線（Ｍ３）のうちの中央にある逆導電型側配線（Ｍ３）に向けて、各逆導電型側配線（Ｍ３）が細くなっていくように構成される。
【００５３】
次に各実施形態の効果についてより詳細に説明する。
【００５４】
ここでは、図１５〜図２０に示した関連技術のＥＳＤ保護回路１００’における放電経路の抵抗値と、第１の実施形態および第２の実施形態で説明したＥＳＤ保護回路１００における放電経路の抵抗値とを比較する。
【００５５】
図９は、関連技術における放電経路を示す図であり、図１０は、第１の実施形態における放電経路を示す図であり、図１１は、第２の実施形態における放電経路を示す図である。
【００５６】
具体的には、図９〜図１１では、関連技術のＥＳＤ保護回路１００’と第１の実施形態および第２の実施形態で説明したＥＳＤ保護回路１００のレイアウトが示されており、ＥＳＤ保護回路１００’および１００には、ダイオード素子のアノード１Ａ〜５Ａおよびカソード１Ｂ〜４Ｂが並設されている。
【００５７】
ここで、カソード２Ａおよびアノード３Ｂを経由する放電経路の抵抗値を計算する。具体的には、ＰＡＤ（１１０’または１１０）から放電された放電電流は、逆導電型側のメタル配線（Ｍ３’またはＭ３Ａ）とビア（ＣＴ２またはＣＴ２’）との交点である第１のポイントＢ、Ｄ，Ｆ、Ｈ、Ｉ、Ｊ、Ｌに流れ、その後、カソード２Ａに対応するＮ＋拡散層（１５１’または２０３）である第２のポイント２、４、６、８、１０、１２に放電される。そして、放電された放電電流は、アノード３Ｂに対応し、かつ、第２のポイントに隣接するＰ＋拡散層（１５２’または２０４）である第３のポイント１、３、５、７、９、１１、１３から、一導電側のメタル配線（Ｍ３’またはＭ３）とビア（ＣＴ２’またはＣＴ２）との交点である第４のポイントＡ、Ｃ、Ｅ、Ｇ、Ｉ、Ｋ、Ｍに流れ、そして接地端子ＶＳＳに放電される。
【００５８】
以下、ポイントＸおよびＹを通る放電経路を放電経路（Ｘ−Ｙ）と表記し、図９〜図１１で示された各放電経路（Ａ−１、Ｂ−２、Ｃ−３、Ｄ−４、Ｅ−５、Ｆ−６、Ｇ−７、Ｈ−８、Ｉ−９、Ｊ−１０、Ｋ−１１、Ｌ−１２、Ｍ−１３）の抵抗値を比較する。
【００５９】
図１２は、各放電経路（Ａ−１、Ｂ−２、Ｃ−３、Ｄ−４、Ｅ−５、Ｆ−６、Ｇ−７、Ｈ−８、Ｉ−９、Ｊ−１０、Ｋ−１１、Ｌ−１２、Ｍ−１３）の抵抗値を示す図であり、図１３は、図１２で示した抵抗値をグラフ化したものであり、図１４は、図１３における、中央部に配置された放電経路（Ｂ−２、Ｃ−３、Ｄ−４、Ｅ−５、Ｆ−６、Ｇ−７、Ｈ−８、Ｉ−９、Ｊ−１０、Ｋ−１１、Ｌ−１２）部分のグラフを拡大したものである。なお、ダイオード素子のＰｗｅｌｌ内のチャネル抵抗値は全て一定として測定している。
【００６０】
図１２および１３で示されたように、関連技術では、抵抗値が最も高い経路Ａ−１と抵抗値が最も低い経路Ｈ−８における抵抗値の差は６．１４３Ωであったのに対して、第１の実施形態では、抵抗値が最も高い経路Ａ−１と抵抗値が最も低い経路Ｉ−９における抵抗値の差は、２．１５７２Ωであり、第２の実施形態では、抵抗値が最も高い経路Ａ−１と抵抗値が最も低い経路Ｊ−１０における抵抗値の差が１．３８７５８Ωである。したがって、第１の実施形態では、関連技術と比べて、抵抗値の差が６５％も縮まり、第２の実施形態では、７７．５％も縮まっている。
【００６１】
また、図１４で示されたように、中央部に配置された放電経路においても、抵抗値が最も高い経路と抵抗値が最も低い経路における抵抗値の差は、関連技術では、０．８３９９Ωであったのに対して、第１の実施形態では、０．４７０３Ωであり、第２の実施形態では、０．３６５２Ωである。つまり、中央部に配置された放電経路内の抵抗値のばらつきも抑制されている。
【００６２】
以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。例えば、ＥＳＤ保護回路１００を備える半導体装置も本発明の一実施形態である。
【符号の説明】
【００６３】
１００    ＥＳＤ保護回路
１０１〜１０４    ダイオード素子
１１０    ＰＡＤ
２０１    半導体基板
２０２    ＰＷｅｌｌ
２０３    Ｎ＋拡散層
２０４    Ｐ＋拡散層
３０１    ダイオード層
３０２    下位層
３０３    中間層
３０４    上位層
Ｍ１〜Ｍ４    メタル配線
ＣＴ０〜ＣＴ３    ビア
【図１】
2014236044.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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