(57)【要約】【課題】スーパジャンクション構造を有するパワーＭＯＳＦＥＴ等の半導体装置の接合終端処理に関しては、アクティブセル領域の周辺にスーパジャンクション構造を配置して、それによって、接合終端の耐圧を高めるのが一般的である。しかし、本願発明者が検討したところによると、このような半導体基板部分による接合終端構造では、いわゆる終端長が比較的長くなるおそれがあることが明らかとなった。【解決手段】本願発明の概要は、セル領域および接合終端領域にスーパジャンクション構造を有する半導体装置において、接合終端領域に同心環状の２層のフローティングフィールドプレートを配置するものである。【選択図】図３
2014003200.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む縦型パワーＭＯＳＦＥＴ：
（ａ）第１の主面および第２の主面を有するシリコン系半導体基板；
（ｂ）前記第１の主面側に設けられたセル領域；
（ｃ）前記シリコン系半導体基板の前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｄ）前記第１の主面上であって前記セル領域に設けられたメタルソース電極；
（ｅ）前記第２の主面上に設けられたメタルドレイン電極；
（ｆ）前記セル領域の環状の外縁部を構成するように、前記ドリフト領域の前記第１の主面側の表面に設けられた第２導電型の主接合領域；
（ｇ）前記セル領域の周辺の前記第１の主面側に、これを取り囲むように設けられた環状の接合終端領域；
（ｈ）前記セル領域および前記接合終端領域における前記ドリフト領域に設けられたスーパジャンクション構造；
（ｉ）前記第１の主面上であって、前記接合終端領域に設けられた同心環状の複数の下層フローティングフィールドプレート；
（ｊ）前記第１の主面上であって、前記複数の下層フローティングフィールドプレートの内、隣接する各下層フローティングフィールドプレート対の間を覆うように、これらよりも上層に設けられた環状の上層フローティングフィールドプレート。
【請求項２】
請求項１の縦型パワーＭＯＳＦＥＴにおいて、前記縦型パワーＭＯＳＦＥＴは、プレーナ構造を有する。
【請求項３】
請求項２の縦型パワーＭＯＳＦＥＴにおいて、各下層フローティングフィールドプレートは、第１層ポリシリコン膜から構成されている。
【請求項４】
請求項３の縦型パワーＭＯＳＦＥＴにおいて、前記上層フローティングフィールドプレートは、前記第１層ポリシリコン膜よりも上層の第２層ポリシリコン膜から構成されている。
【請求項５】
請求項４の縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｋ）前記第１の主面上であって、前記セル領域の前記外縁部から、前記複数の下層フローティングフィールドプレートの内の最も内側のものに亘って設けられ、前記第２層ポリシリコン膜から構成されているソース電位ポリＳｉフィールドプレート。
【請求項６】
請求項５の縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｌ）前記第１の主面上であって、前記セル領域の前記外縁部から、前記複数の下層フローティングフィールドプレートの内の最も内側のものに亘って設けられ、前記メタルソース電極と同層のメタル膜から構成されているソース電位メタルフィールドプレート。
【請求項７】
請求項６の縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｍ）前記第１の主面上であって、前記シリコン系半導体基板の端部近傍から、前記複数の下層フローティングフィールドプレートの内の最も外側のものに亘って設けられ、前記第２層ポリシリコン膜から構成されているドレイン電位ポリＳｉガードリング。
【請求項８】
請求項７の縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｎ）前記第１の主面上であって、前記シリコン系半導体基板の端部近傍から、前記複数の下層フローティングフィールドプレートの内の最も外側のものに亘って設けられ、前記メタルソース電極と同層のメタル膜から構成されているドレイン電位メタルガードリング。
【請求項９】
請求項３の縦型パワーＭＯＳＦＥＴにおいて、前記接合終端領域における前記スーパジャンクション構造は、２次元構造である。
【請求項１０】
請求項３の縦型パワーＭＯＳＦＥＴにおいて、前記接合終端領域における前記スーパジャンクション構造は、３次元構造である。
【請求項１１】
請求項３の縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｐ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた前記第２導電型の表面リサーフ領域。
【請求項１２】
請求項３の縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｑ）前記第１の主面上であって、前記複数の下層フローティングフィールドプレートの内の隣接する一対の間に設けられ、前記接合終端領域において前記スーパジャンクション構造を構成する前記第２導電型を有するカラム領域に電気的に接続された環状のメタル中間フィールドプレート、
ここで、このメタル中間フィールドプレートは、前記メタルソース電極と同層のメタル膜から構成されている。
【請求項１３】
以下を含む半導体装置：
（ａ）第１の主面および第２の主面を有するシリコン系半導体基板；
（ｂ）前記第１の主面側に設けられたセル領域；
（ｃ）前記シリコン系半導体基板の前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｄ）前記第１の主面上であって前記セル領域に設けられたメタル第１電極；
（ｅ）前記第２の主面上に設けられたメタル第２電極；
（ｆ）前記セル領域の環状の外縁部を構成するように、前記ドリフト領域の前記第１の主面側の表面に設けられた第２導電型の主接合領域；
（ｇ）前記セル領域の周辺の前記第１の主面側に、これを取り囲むように設けられた環状の接合終端領域；
（ｈ）前記セル領域および前記接合終端領域における前記ドリフト領域に設けられたスーパジャンクション構造；
（ｉ）前記第１の主面上であって、前記接合終端領域に設けられた同心環状の複数の下層フローティングフィールドプレート；
（ｊ）前記第１の主面上であって、前記複数の下層フローティングフィールドプレートの内、隣接する各下層フローティングフィールドプレート対の間を覆うように、これらよりも上層に設けられた環状の上層フローティングフィールドプレート。
【請求項１４】
請求項１３の半導体装置において、各下層フローティングフィールドプレートは、第１層ポリシリコン膜から構成されている。
【請求項１５】
請求項１４の半導体装置において、前記上層フローティングフィールドプレートは、前記第１層ポリシリコン膜よりも上層の第２層ポリシリコン膜から構成されている。
【請求項１６】
請求項１４の半導体装置において、更に以下を含む：
（ｋ）前記第１の主面上であって、前記セル領域の前記外縁部から、前記複数の下層フローティングフィールドプレートの内の最も内側のものに亘って設けられ、前記第２層ポリシリコン膜から構成されている第１電極電位ポリＳｉフィールドプレート。
【請求項１７】
請求項１６の半導体装置において、更に以下を含む：
（ｌ）前記第１の主面上であって、前記セル領域の前記外縁部から、前記複数の下層フローティングフィールドプレートの内の最も内側のものに亘って設けられ、前記メタル第１電極と同層のメタル膜から構成されている第１電極電位メタルフィールドプレート。
【請求項１８】
請求項１７の半導体装置において、更に以下を含む：
（ｍ）前記第１の主面上であって、前記シリコン系半導体基板の端部近傍から、前記複数の下層フローティングフィールドプレートの内の最も外側のものに亘って設けられ、前記第２層ポリシリコン膜から構成されている第２電極電位ポリＳｉガードリング。
【請求項１９】
請求項１８の半導体装置において、更に以下を含む：
（ｎ）前記第１の主面上であって、前記シリコン系半導体基板の端部近傍から、前記複数の下層フローティングフィールドプレートの内の最も外側のものに亘って設けられ、前記メタル第１電極と同層のメタル膜から構成されている第２電極電位メタルガードリング。
【請求項２０】
請求項１４の半導体装置において、前記接合終端領域における前記スーパジャンクション構造は、２次元構造である。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体装置（または半導体集積回路装置）に関し、特にパワーＭＯＳＦＥＴのデバイス技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開昭５６−１６９３６９号公報（特許文献１）または、これに対応する英国特許公開第２０７７４９４号公報（特許文献２）は、パワーＭＯＳＦＥＴの接合終端処理（Ｊｕｎｃｔｉｏｎ  Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ）に関するものである。そこには、主接合の端部のドリフト領域上のゲート絶縁膜よりも厚いフィールド絶縁膜上を、ソース電位のフィールドプレート、ドレイン電位の逆フィールドプレートおよびフローティングのフィールドプレートを組み合わせてカバーする技術が開示されている。
【０００３】
日本特開２００５−２０９９８３号公報（特許文献３）および米国特許公開第２００５−１６１７６１号公報（特許文献４）は、前記と同様に、パワーＭＯＳＦＥＴの接合終端処理に関するものである。そこには、主接合の端部のドリフト領域上のゲート絶縁膜よりも厚いフィールド絶縁膜上を、ソース電位のフィールドプレート、ドレイン電位の逆フィールドプレートおよび２層のフローティングのフィールドプレートを組み合わせてカバーする技術が開示されている。
【０００４】
日本特開２００９−２１５２６号公報（特許文献５）には、前記と同様に、パワーＭＯＳＦＥＴの接合終端処理に関するものである。そこには、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）にメタルフィールドプレート（Ｍｅｔａｌ  Ｆｉｅｌｄ  Ｐｌａｔｅ）が接続された接合終端構造が開示されている。
【０００５】
日本特開２０１１−２４３８５９号公報（特許文献６）は、スーパジャンクション（Ｓｕｐｅｒ−Ｊｕｎｃｔｉｏｎ）構造を有するパワーＭＯＳＦＥＴの接合終端処理に関するものである。そこには、セル領域の周辺にセルの各辺にほぼ平行に走るＰ型カラムを有するスーパジャンクションを含む接合終端構造が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５６−１６９３６９号公報
【特許文献２】英国特許公開第２０７７４９４号公報
【特許文献３】特開２００５−２０９９８３号公報
【特許文献４】米国特許公開第２００５−１６１７６１号公報
【特許文献５】特開２００９−２１５２６号公報
【特許文献６】特開２０１１−２４３８５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
スーパジャンクション構造を有するパワーＭＯＳＦＥＴ等の半導体装置の接合終端処理に関しては、アクティブセル領域の周辺にスーパジャンクション構造を配置して、それによって、接合終端の耐圧を高めるのが一般的である。
【０００８】
しかし、本願発明者が検討したところによると、このような半導体基板部分による接合終端構造では、いわゆる終端長が比較的長くなるおそれがあることが明らかとなった。
【０００９】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一実施の形態の概要は、セル領域および接合終端領域にスーパジャンクション構造を有する半導体装置において、接合終端領域に同心環状の２層のフローティングフィールドプレートを配置するものである。
【発明の効果】
【００１２】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、前記本願の一実施の形態によれば、パワーデバイスの接合終端長を短くすることができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体装置である縦型パワーＭＯＳＦＥＴのデバイス構造等を説明するためのチップ上面全体図である。
【図２】図１のチップ内の不純物ドープ構造等を説明するためのチップ全体平面構造図である。
【図３】図１のチップの接合終端構造を模式的に表したチップ全体平面構造図である。
【図４】図２のチップコーナ部切出領域Ｒ１の拡大平面図である。
【図５】図１のセル部切出領域Ｒ３のＢ−Ｂ’断面に対応するアクティブセル部断面図である。
【図６】図１のセル部内部およびチップ周辺部切出領域Ｒ４のＡ−Ａ’ 断面（図４のＣ−Ｃ’断面にもほぼ対応）に対応するセル部内部からチップ端部にかけてのチップ断面図である。
【図７】図６のチップ周辺部切出領域Ｒ２の拡大チップ断面図である。
【図８】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（トレンチ形成工程）の拡大チップ断面図である。
【図９】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（トレンチ加工用ハードマスク除去工程）の拡大チップ断面図である。
【図１０】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（埋め込みエピタキシャル成長工程）の拡大チップ断面図である。
【図１１】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（平坦化工程）の拡大チップ断面図である。
【図１２】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（フィールド絶縁膜エッチング工程）の拡大チップ断面図である。
【図１３】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（Ｐボディ領域導入工程）の拡大チップ断面図である。
【図１４】図１３と同じ時点における図５に対応するアクティブセル部断面図である。
【図１５】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（Ｐボディ領域導入用レジスト膜除去工程）の拡大チップ断面図である。
【図１６】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（第１層ポリシリコン膜成膜工程）の拡大チップ断面図である。
【図１７】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（第１層ポリシリコン膜加工工程）の拡大チップ断面図である。
【図１８】図１７と同じ時点における図５に対応するアクティブセル部断面図である。
【図１９】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（Ｎ＋ソース領域等導入工程）の拡大チップ断面図である。
【図２０】図１９と同じ時点における図５に対応するアクティブセル部断面図である。
【図２１】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（下層層間絶縁膜成膜工程）の拡大チップ断面図である。
【図２２】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（第２層ポリシリコン膜成膜工程）の拡大チップ断面図である。
【図２３】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（第２層ポリシリコン膜加工工程）の拡大チップ断面図である。
【図２４】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（上層層間絶縁膜成膜工程）の拡大チップ断面図である。
【図２５】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（上層層間絶縁膜エッチング工程）の拡大チップ断面図である。
【図２６】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（基板コンタクト等形成工程）の拡大チップ断面図である。
【図２７】図２６と同じ時点における図５に対応するアクティブセル部断面図である。
【図２８】本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（表面メタル電極等形成工程）の拡大チップ断面図である。
【図２９】図２８と同じ時点における図５に対応するアクティブセル部断面図である。
【図３０】本願の前記一実施の形態の半導体装置における接合終端領域の基板表面の不純物構造に関する変形例（Ｐ−型表面リサーフ領域）を説明するための図６に対応するチップ断面図である。
【図３１】図３０の構造を形成するために、図１１と図１２の間等に挿入すべき、図７の断面に対応する製造工程中（Ｐ−型表面リサーフ領域導入工程）の拡大チップ断面図である。
【図３２】本願の前記一実施の形態の半導体装置におけるチップコーナ部のフィールプレート等のレイアウトに関する変形例１（ラウンドレイアウト）を説明するための図４に対応する図２のチップコーナ部切出領域Ｒ１の拡大平面図である。
【図３３】本願の前記一実施の形態の半導体装置におけるチップコーナ部のスーパジャンクション詳細レイアウトに関する変形例（チャージバランス型分離レイアウト）を示す図２のチップコーナ部切出領域Ｒ１の拡大平面図（Ｐカラム領域のみを示す）である。
【図３４】本願の前記一実施の形態の半導体装置におけるチップコーナ部のスーパジャンクション詳細レイアウトに関する変形例（直角屈曲レイアウト）を示す図２のチップコーナ部切出領域Ｒ１の拡大平面図（Ｐカラム領域のみを示す）である。
【図３５】本願の前記一実施の形態の半導体装置におけるチップコーナ部のフィールプレート等のレイアウトに関する変形例２（Ｐカラム接地フィールドプレート）を説明するための図４に対応する図２のチップコーナ部切出領域Ｒ１の拡大平面図である。
【図３６】図３５の平面構造における図７に対応する拡大チップ断面図（図３５のＣ−Ｃ’断面にほぼ対応）である。
【図３７】本願の前記一実施の形態の半導体装置における接合終端領域のスーパジャンクション構造に関する変形例（３Ｄ構造）を説明するための図２に対応するチップ全体平面構造図である。
【図３８】図３７のチップコーナ部切出領域Ｒ１の拡大平面図である。
【図３９】図３８の平面構造における図７に対応する拡大チップ断面図（図３８のＣ−Ｃ’断面にほぼ対応）である。
【図４０】本願の前記一実施の形態の半導体装置におけるアクティブセルに関する変形例（ダイオード組み込み型セル）を説明するための図５に対応する単位セル領域のチップ断面図である。
【図４１】本願の前記一実施の形態（変形例を含む）の半導体装置のアウトラインを説明するための図３に対応するチップ全体平面構造図である。
【図４２】本願の前記一実施の形態の半導体装置における容量結合型接合終端構造のメリットを説明するためのシミュレーションデータ図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含む縦型パワーＭＯＳＦＥＴ：
（ａ）第１の主面および第２の主面を有するシリコン系半導体基板；
（ｂ）前記第１の主面側に設けられたセル領域；
（ｃ）前記シリコン系半導体基板の前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｄ）前記第１の主面上であって前記セル領域に設けられたメタルソース電極；
（ｅ）前記第２の主面上に設けられたメタルドレイン電極；
（ｆ）前記セル領域の環状の外縁部を構成するように、前記ドリフト領域の前記第１の主面側の表面に設けられた第２導電型の主接合領域；
（ｇ）前記セル領域の周辺の前記第１の主面側に、これを取り囲むように設けられた環状の接合終端領域；
（ｈ）前記セル領域および前記接合終端領域における前記ドリフト領域に設けられたスーパジャンクション構造；
（ｉ）前記第１の主面上であって、前記接合終端領域に設けられた同心環状の複数の下層フローティングフィールドプレート；
（ｊ）前記第１の主面上であって、前記複数の下層フローティングフィールドプレートの内、隣接する各下層フローティングフィールドプレート対の間を覆うように、これらよりも上層に設けられた環状の上層フローティングフィールドプレート。
【００１７】
２．前記項１の縦型パワーＭＯＳＦＥＴにおいて、前記縦型パワーＭＯＳＦＥＴは、プレーナ構造を有する。
【００１８】
３．前記項１または２の縦型パワーＭＯＳＦＥＴにおいて、各下層フローティングフィールドプレートは、第１層ポリシリコン膜から構成されている。
【００１９】
４．前記項３の縦型パワーＭＯＳＦＥＴにおいて、前記上層フローティングフィールドプレートは、前記第１層ポリシリコン膜よりも上層の第２層ポリシリコン膜から構成されている。
【００２０】
５．前記項４の縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｋ）前記第１の主面上であって、前記セル領域の前記外縁部から、前記複数の下層フローティングフィールドプレートの内の最も内側のものに亘って設けられ、前記第２層ポリシリコン膜から構成されているソース電位ポリＳｉフィールドプレート。
【００２１】
６．前記項１から５のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｌ）前記第１の主面上であって、前記セル領域の前記外縁部から、前記複数の下層フローティングフィールドプレートの内の最も内側のものに亘って設けられ、前記メタルソース電極と同層のメタル膜から構成されているソース電位メタルフィールドプレート。
【００２２】
７．前記項４から６のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｍ）前記第１の主面上であって、前記シリコン系半導体基板の端部近傍から、前記複数の下層フローティングフィールドプレートの内の最も外側のものに亘って設けられ、前記第２層ポリシリコン膜から構成されているドレイン電位ポリＳｉガードリング。
【００２３】
８．前記項１から７のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｎ）前記第１の主面上であって、前記シリコン系半導体基板の端部近傍から、前記複数の下層フローティングフィールドプレートの内の最も外側のものに亘って設けられ、前記メタルソース電極と同層のメタル膜から構成されているドレイン電位メタルガードリング。
【００２４】
９．前記項１から８のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記接合終端領域における前記スーパジャンクション構造は、２次元構造である。
【００２５】
１０．前記項１から８のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、前記接合終端領域における前記スーパジャンクション構造は、３次元構造である。
【００２６】
１１．前記項１から１０のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｐ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた前記第２導電型の表面リサーフ領域。
【００２７】
１２．前記項１から１１のいずれか一つの縦型パワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｑ）前記第１の主面上であって、前記複数の下層フローティングフィールドプレートの内の隣接する一対の間に設けられ、前記接合終端領域において前記スーパジャンクション構造を構成する前記第２導電型を有するカラム領域に電気的に接続された環状のメタル中間フィールドプレート、
ここで、このメタル中間フィールドプレートは、前記メタルソース電極と同層のメタル膜から構成されている。
【００２８】
１３．以下を含む半導体装置：
（ａ）第１の主面および第２の主面を有するシリコン系半導体基板；
（ｂ）前記第１の主面側に設けられたセル領域；
（ｃ）前記シリコン系半導体基板の前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｄ）前記第１の主面上であって前記セル領域に設けられたメタル第１電極；
（ｅ）前記第２の主面上に設けられたメタル第２電極；
（ｆ）前記セル領域の環状の外縁部を構成するように、前記ドリフト領域の前記第１の主面側の表面に設けられた第２導電型の主接合領域；
（ｇ）前記セル領域の周辺の前記第１の主面側に、これを取り囲むように設けられた環状の接合終端領域；
（ｈ）前記セル領域および前記接合終端領域における前記ドリフト領域に設けられたスーパジャンクション構造；
（ｉ）前記第１の主面上であって、前記接合終端領域に設けられた同心環状の複数の下層フローティングフィールドプレート；
（ｊ）前記第１の主面上であって、前記複数の下層フローティングフィールドプレートの内、隣接する各下層フローティングフィールドプレート対の間を覆うように、これらよりも上層に設けられた環状の上層フローティングフィールドプレート。
【００２９】
１４．前記項１３の半導体装置において、各下層フローティングフィールドプレートは、第１層ポリシリコン膜から構成されている。
【００３０】
１５．前記項１４の半導体装置において、前記上層フローティングフィールドプレートは、前記第１層ポリシリコン膜よりも上層の第２層ポリシリコン膜から構成されている。
【００３１】
１６．前記項１４の半導体装置において、更に以下を含む：
（ｋ）前記第１の主面上であって、前記セル領域の前記外縁部から、前記複数の下層フローティングフィールドプレートの内の最も内側のものに亘って設けられ、前記第２層ポリシリコン膜から構成されている第１電極電位ポリＳｉフィールドプレート。
【００３２】
１７．前記項１３から１６のいずれか一つの半導体装置において、更に以下を含む：
（ｌ）前記第１の主面上であって、前記セル領域の前記外縁部から、前記複数の下層フローティングフィールドプレートの内の最も内側のものに亘って設けられ、前記メタル第１電極と同層のメタル膜から構成されている第１電極電位メタルフィールドプレート。
【００３３】
１８．前記項１５から１７のいずれか一つの半導体装置において、更に以下を含む：
（ｍ）前記第１の主面上であって、前記シリコン系半導体基板の端部近傍から、前記複数の下層フローティングフィールドプレートの内の最も外側のものに亘って設けられ、前記第２層ポリシリコン膜から構成されている第２電極電位ポリＳｉガードリング。
【００３４】
１９．前記項１３から１８のいずれか一つの半導体装置において、更に以下を含む：
（ｎ）前記第１の主面上であって、前記シリコン系半導体基板の端部近傍から、前記複数の下層フローティングフィールドプレートの内の最も外側のものに亘って設けられ、前記メタル第１電極と同層のメタル膜から構成されている第２電極電位メタルガードリング。
【００３５】
２０．前記項１３から１９のいずれか一つの半導体装置において、前記接合終端領域における前記スーパジャンクション構造は、２次元構造である。
【００３６】
２１．前記項１３から１９のいずれか一つの半導体装置において、前記接合終端領域における前記スーパジャンクション構造は、３次元構造である。
【００３７】
２２．前記項１３から２１のいずれか一つの半導体装置において、更に以下を含む：
（ｐ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた前記第２導電型の表面リサーフ領域。
【００３８】
２３．前記項１３から２２のいずれか一つの半導体装置において、更に以下を含む：
（ｑ）前記第１の主面上であって、前記複数の下層フローティングフィールドプレートの内の隣接する一対の間に設けられ、前記接合終端領域において前記スーパジャンクション構造を構成する前記第２導電型を有するカラム領域に電気的に接続された環状のメタル中間フィールドプレート、
ここで、このメタル中間フィールドプレートは、前記メタル第１電極と同層のメタル膜から構成されている。
【００３９】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４０】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
【００４１】
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。
【００４２】
一般に、数ワット以上の電力を扱える大電力用途の半導体素子をパワー半導体素子またはパワー系半導体装置という。本願で主に扱うパワーＭＯＳＦＥＴは、パワー系半導体装置に属し、縦型（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴと横型（Ｌａｔｅｒａｌ）パワーＭＯＳＦＥＴに大別される。一般的には、チップの表面にソース電極およびドレイン電極があるものが、横型パワーＭＯＳＦＥＴであり、チップの表面にソース電極があり、裏面にドレイン電極があるものが、縦型パワーＭＯＳＦＥＴである。
【００４３】
この縦型パワーＭＯＳＦＥＴは、更に、プレーナ型パワーＭＯＳＦＥＴ、トレンチ型パワーＭＯＳＦＥＴ等に分類される。以下の実施の形態では、主にプレーナ型パワーＭＯＳＦＥＴを例に取り具体的に説明するが、本願で説明する接合終端構造は、トレンチ型パワーＭＯＳＦＥＴにも同様に適用できることは言うまでもない。
【００４４】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」、「シリコン系部材」等というときは、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００４５】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００４６】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４７】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
【００４８】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００４９】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、ほぼ平行に属する。
【００５０】
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の９０％以上は、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００５１】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の１０％程度いかであれば、ほぼ矩形ということができる。このことは、「環状」等についても同じである。
【００５２】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％程度以内であれば、個々の要素は「ほぼ周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％程度以内であれば、全体として「ほぼ周期的」ということができる。
【００５３】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００５４】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００５５】
６．本願に於いて、「主接合領域」とは、Ｎチャネル型パワーＭＯＳＦＥＴについて言えば、Ｐ型主接合領域であり、Ｐボディ領域と直接に又は電気的に接続されたセル領域の外縁部の環状のＰ型不純物領域である。本願の以下の主要な実施形態（パワーＭＯＳＦＥＴの例）に於いては、主接合領域は、セル領域の一部であり、その外縁部である。従って、セル領域は、内部領域のアクティブセル領域、その周りのダミーセル領域、更にその周りの主接合領域等から構成されている。
【００５６】
一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。また、各部分のＰ型カラムの厚さＷｐ（たとえば、図１１）は、その箇所によって相互に相違しても良いが、トレンチフィル方式で製造する場合は、相互に同一の厚さＷｐ（幅）であることが望ましい。これは、トレンチ幅が異なると、埋め込み特性が各部において、相違することとなるからである。
【００５７】
なお、本願に於いて、スーパジャンクション構造を有しないドリフト領域を単一導電型ドリフト領域という場合がある。
【００５８】
スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
【００５９】
また、「周辺スーパジャンクション構造」とは、アクティブセル領域の周辺外部の領域、すなわち、接合終端領域（Ｊｕｎｃｔｉｏｎ  Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ａｒｅａ）に設けられたスーパジャンクション構造をいう。一方、セル領域に設けられたスーパジャンクション構造を「セル領域スーパジャンクション構造」という。
【００６０】
更に、本願においては、周辺スーパジャンクション領域（接合終端領域）の主要な領域において（コーナ等の一部を除く）、空乏層が延びる自由度が、３のものを「３Ｄ（３次元）−Ｒｅｓｕｒｆ（リサーフ）構造」または、単に「３Ｄ構造」という。また、同自由度が、２のものを「２Ｄ（３次元）−Ｒｅｓｕｒｆ（リサーフ）構造」または、単に「２Ｄ構造」という。なお、本願に於いては、チップコーナ部に於いては、純粋な２次元構造や３次元構造は現実的ではないので、接合終端領域の主要部（チップコーナ部を除く部分）における構造により、周辺スーパジャンクション構造の次元構造を決定する。
【００６１】
本願において、リサーフ（Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ  ）構造に関して、表面リサーフ領域（具体的には「Ｐ−型リサーフ領域」）または「ジャンクションターミネーションエクステンション（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）」とは、以下をいう。すなわち、ドリフト領域の表面領域に形成され、チャネル領域を構成するＰ型ボディ領域（Ｐ型ウエル領域）の端部に連結した同一導電型でそれよりも不純物濃度の低い領域（主接合に逆方向電圧が印加されたときに完全空乏化する程度の濃度である）である。通常、セル部を取り巻くようにリング状に形成される。
【００６２】
また、本願に於いて、「フローティングフィールドプレート」は、「固定電位に接続されたフィールドプレート」（すなわち、固定電位フィールドプレート）および「半導体基板中の不純物領域と接続されたフィールドプレート」と対立する概念であり、他のいずれの領域にも電気的に接続されていないフィールドプレートがこれに対応する。従って、特に固定電位に接続されていないＰカラム領域に電気的に接続されたフィールドプレートは、フローティングフィールドプレートではない。
【００６３】
また、ソース電位のフィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）とは、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、セル部を取り巻く部分を言う。
【００６４】
一方、チップ周辺領域におけるガードリングとは、ほぼリング状のフィールドプレートであって、その下の半導体基板（例えば、ドレイン電位）に電気的に接続された物を言う。なお、本願に於いて、「リング状（環状）」とは、通常、クローズドループ（このループの形状は、後に説明する一定の条件を満たす限り、ほぼ矩形環でも、ほぼ円環、または、ほぼ楕円環でもよい）を成すものを言うが、厳密に閉じている必要はなく、外形的に閉じていれば良い。すなわち、相互に分離した導体のリング状配列であっても良い。なお、言うまでもないことであるが、クローズドループの方が、耐圧特性の面から好適である。また、フィールドプレート等の環状物について、「同心」または「同心環状」とは、比較する二つの環状物のそれぞれについて、環に沿う中心線が構成する線環（線から構成された環）を考えたとき、以下のいずれかが成立することを言う。すなわち、両線環が、一致するか、または、一方が、他方に内包されるかである。
【００６５】
また、本願に於いて、「矩形」または「矩形形状」とは、ほぼ正方形又は長方形の形状を指すが、全体の面積に比して比較的小さな面積を有する凹凸を有しても良いし、ラウンド、面取り処理等がされていても良い。なお、矩形について「配向が同じ」とは、対応する平面図形としての回転対称軸の少なくとも一つが、ほぼ同じであることを指す。言い換えれば、対応する辺同士がほぼ平行であることを言う。
【００６６】
更に、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）またはフィールドリミッティングリング（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）とは、以下の場合をいう。すなわち、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル部を1重又は多重に取り巻く不純物領域または不純物領域群を言う。
【００６７】
また、本願において「ローカルチャージバランスを保つ」とは、たとえばチップ主面を平面的に見たとき、カラムの厚さ（Ｗｐ，Ｗｎ）程度の距離の範囲において、チャージバランスが取れていることをいう。
【００６８】
なお、本願に於いて、「耐圧」、「耐圧特性」というときは、特にそうでない旨、断らない限り、パワーＭＯＳＦＥＴに関しては、ソースドレイン耐圧であり、ダイオードに関しては、アノードカソード間耐圧である。
【００６９】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００７０】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００７１】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００７２】
なお、スーパジャンクションを有するパワーＭＯＳＦＥＴに於いて、フローティングフィールドプレートについて開示した先行特許出願としては、たとえば、以下のものがある。すなわち、日本特願第２０１０−２９２１１８号（日本出願日２０１０年１２月２８日）、日本特願第２０１０−２９２１１７号（日本出願日２０１０年１２月２８日）、日本特願第２０１０−２９２１１９号（日本出願日２０１０年１２月２８日）等である。
【００７３】
１．本願の一実施の形態の半導体装置である縦型パワーＭＯＳＦＥＴのデバイス構造等の説明（主に図１から図７）
以下では、主に、半導体基板に溝を掘って、基板（Ｐボディ領域等）とのコンタクトを取るデバイス構造（「基板コンタクト溝」という）を例に取り具体的に説明するが、基板コンタクト溝を用いないもの（たとえば、図４０参照）にも適用できることは言うまでもない。
【００７４】
また、以下では、一例として、主にアクティブセル領域に、ＭＯＳＦＥＴ単位セルが繰り返し配列されたもの（単純アクティブセル）を例にとり、具体的に説明するが、ＭＯＳＦＥＴセルとダイオードセルを取り混ぜて配列したもの（混合アクティブセル）でも良いことは言うまでもない。本願で、セル領域またはアクティブセル領域というときは、パワーＭＯＳＦＥＴ等（パワーダイオード、ＩＧＢＴ等を含む）の単純アクティブセルおよび混合アクティブセルの両方を含む。
【００７５】
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。
【００７６】
なお、以下の各図に於いて、Ｐカラム領域の数は、図によって異なっているが、これは、作図上の都合による。すなわち、実際には、１ミリメートルの間に、１００本程度であり、チップ全体図またはチップサイズの十分の一レベルの図面に於いては、視認不可能な程度に微細だからである。
【００７７】
図１は本願の一実施の形態の半導体装置である縦型パワーＭＯＳＦＥＴのデバイス構造等を説明するためのチップ上面全体図である。図２は図１のチップ内の不純物ドープ構造等を説明するためのチップ全体平面構造図である。図３は図１のチップの接合終端構造を模式的に表したチップ全体平面構造図である。図４は図２のチップコーナ部切出領域Ｒ１の拡大平面図である。図５は図１のセル部切出領域Ｒ３のＢ−Ｂ’断面に対応するアクティブセル部断面図である。図６は図１のセル部内部およびチップ周辺部切出領域Ｒ４のＡ−Ａ’ 断面（図４のＣ−Ｃ’断面にもほぼ対応）に対応するセル部内部からチップ端部にかけてのチップ断面図である。図７は図６のチップ周辺部切出領域Ｒ２の拡大チップ断面図である。これらに基づいて、本願の一実施の形態の半導体装置である縦型パワーＭＯＳＦＥＴのデバイス構造等を説明する。
【００７８】
まず、チップ（通常、数ミリメートル角）の上面の具体的なレイアウトの一例を説明する。図１に示すように、正方形又は長方形（矩形）の板状のシリコン系半導体基板上に素子を形成したパワーＭＯＳＦＥＴ素子チップ２は、中央部にあるメタルソース電極５（たとえばアルミニウム系電極）が主要な面積を占めている。メタルソース電極５の下方には、セル領域４が設けられており、その外端部は、Ｐ型主接合領域６（Ｐボディ領域の外縁部）となっている。リング状（環状）のＰ型主接合領域６の内側は、セル領域４のアクティブセル領域４ａとなっている。
【００７９】
更にリング状（環状）のＰ型主接合領域６の周りには、アルミニウム系メタルガードリング３が設けられており、アルミニウム系メタルガードリング３とメタルソース電極５の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極７およびメタルゲート配線７ｗが設けられている。また、この例では、メタルソース電極５の最外部は、Ｐ型主接合領域６の外端部を全周に亘り、これを超えてカバーするソース電位のメタルフィールドプレート６２となっている。
【００８０】
次に、チップ２の平面的な拡散構造、デバイスレイアウトを説明する。図２に示すように、チップ２の中央部には、セル領域４（この下部には、セル領域スーパジャンクション構造１４がある）が設けられており、その内部には、多数の線状ポリシリコンゲート電極１５が設けられている。更に、先に説明したように、セル領域４の外縁部はリング状Ｐ型主接合領域６である。
【００８１】
次に、セル領域スーパジャンクション構造１４の周辺（接合終端領域８０）のスーパジャンクション構造、すなわち、周辺スーパジャンクション構造９について説明する（この例では、いずれの構造も、ドリフト領域１１、すなわち、Ｎ型ドリフト領域１１ｎに設けられたＰカラム領域１２ｐから構成されている）。
【００８２】
周辺サイド領域１６ｂ、１６ｄには、それぞれセル領域スーパジャンクション構造１４の周期性の延長として、これと配向が同じ周辺スーパジャンクション構造９が設けられている。一方、周辺サイド領域１６ａ、１６ｃには、それぞれセル領域スーパジャンクション構造１４と連結せず、それと直交する配向を有する周辺スーパジャンクション構造９が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄは、それらの左又は右の周辺サイド領域１６ａ、１６ｃの周辺スーパジャンクション構造９と連結し同一の配向を有する周辺スーパジャンクション構造９が設けられている。
【００８３】
次に、チップ全体における各種の接合終端構造とセル領域４の関係を明確にするために、模式的なチップ全体上面図を図３に示す。なお、この図では、セル領域４を実際よりも小さく表すことで、接合終端構造の詳細を明確にしている。また、わかりやすくするために、フィールドプレート等の本数を他の図（例えば、図４）よりも少なく表示している。図３に示すように、チップ２の中央部には、セル領域４があり、その外縁部は、環状のＰ型主接合領域６となっており、チップ２の周辺部のチップ端部近傍には、いずれも環状のメタルガードリング３、ポリＳｉガードリング６３（ともに、ドレイン電位）等のガードリング３（６３）が設けられている。
【００８４】
セル領域４とガードリング３（６３）の間の接合終端領域８０の間には、相互に分離し、同心環状を有する複数の下層フローティングフィールドプレート３０（３０ａ，３０ｅ）が設けられている。これらの下層フローティングフィールドプレート３０（３０ａ，３０ｅ）は、この例では、たとえば、第１層ポリシリコン膜から構成されている。下層フローティングフィールドプレート３０（３０ａ，３０ｅ）を他の層で形成することも可能であるが、第１層ポリシリコン膜とすることで、ゲート電極と共通にすることができるメリットがある。また、下地絶縁膜の厚さの制御が比較的簡単であるというメリットもある。
【００８５】
隣接する下層フローティングフィールドプレート３０（３０ａ，３０ｅ）の間には、これらと同心であって環状の上層フローティングフィールドプレート６０が設けられている。この上層フローティングフィールドプレート６０は、この例では、たとえば、第１層ポリシリコン膜よりも上層の第２層ポリシリコン膜から構成されており、隣接する両方の下層フローティングフィールドプレート３０（３０ａ，３０ｅ）に、その全周（内周および外周）に亘り、平面的にオーバラップしている。上層フローティングフィールドプレート６０は、他の層で形成することも可能であるが、第２層ポリシリコン膜から構成すると、比較的自然に、下地絶縁膜厚を下層フローティングフィールドプレート３０（３０ａ，３０ｅ）の下地絶縁膜厚よりも厚くできるメリットが在る。すなわち、下層フローティングフィールドプレート３０（３０ａ，３０ｅ）と上層フローティングフィールドプレート６０とで、多段のフィールドプレートと同様の電界緩和効果を得ることができる。
【００８６】
これらの下層フローティングフィールドプレート３０（３０ａ，３０ｅ）の内、最も内側の内端下層フローティングフィールドプレート３０ａとセル領域４（またはＰ型主接合領域６）の間には、この例では、たとえば、ソース電位のメタルフィールドプレート６２、ソース電位のポリＳｉフィールドプレート６４等の固定電位フィールドプレート６２（６４）が設けられている。これらの固定電位フィールドプレート６２（６４）は、この例では、セル領域４の全周に亘り、オーバラップしており、内端下層フローティングフィールドプレート３０ａの少なくとも内周とその全周に亘りオーバラップしている。ここで、この例では、ソース電位のポリＳｉフィールドプレート６４は、たとえば、上層フローティングフィールドプレート６０と同層の第２層ポリシリコン膜から構成されており、メタルフィールドプレート６２は、たとえば、メタルソース電極５と同層のメタル膜から構成されている。これらの固定電位フィールドプレート６２（６４）は、もちろん、必須ではないが、配置することで、Ｐ型主接合領域６の近傍での電界集中を更に有効に緩和することができる。また、ポリＳｉフィールドプレート６４は、メタル層とすることも可能であるが、ポリシリコン層とすることで、上層フローティングフィールドプレート６０と同層の第２層ポリシリコン膜を活用することができる。同様に、メタルフィールドプレート６２は、ポリシリコン層や他のメタル層とすることも可能であるが、メタル層とすることで、メタルソース電極５と同層のメタル膜を活用することができる。
【００８７】
一方、下層フローティングフィールドプレート３０（３０ａ，３０ｅ）の内、最も外側の外端下層フローティングフィールドプレート３０ｅとチップ２の端部の間には、この例では、たとえば、ドレイン電位のメタルガードリング３、ドレイン電位のポリＳｉガードリング６３等のガードリング３（６３）が設けられている。これらの固定電位ガードリング３（６３）は、この例では、外端下層フローティングフィールドプレート３０ｅの少なくとも外周とその全周に亘りオーバラップしている。ここで、この例では、ドレイン電位のポリＳｉガードリング６３は、たとえば、上層フローティングフィールドプレート６０と同層の第２層ポリシリコン膜から構成されており、ドレイン電位のメタルガードリング３は、たとえば、メタルソース電極５と同層のメタル膜から構成されている。これらのガードリング３（６３）は、もちろん、必須ではないが、配置することで、チップ周辺近傍における電界集中を更に有効に緩和することができる。また、ポリＳｉガードリング６３メタル層とすることも可能であるが、ポリシリコン層とすることで、上層フローティングフィールドプレート６０と同層の第２層ポリシリコン膜を活用することができる。同様に、メタルガードリング３は、ポリシリコン層や他のメタル層とすることも可能であるが、メタル層とすることで、メタルソース電極５と同層のメタル膜を活用することができる。
【００８８】
次に、図１および図２のチップコーナ部切出領域Ｒ１の拡大平面図を図４に示す。図４に示すように、スーパジャンクション構造９，１４は、先に説明したように、ほぼ周期的に並んだＰカラム領域１２ｐ（Ｐ型ドリフト領域１１ｐ）とその間のＮ型ドリフト領域１１ｎ（Ｎカラム領域１２ｎ）から構成されている。接合終端領域８０における周辺スーパジャンクション構造９は、２次元構造であり、この例におけるフィールドプレート等の構造は、比較的直角屈曲レイアウトとなっている。セル領域４には、セル領域スーパジャンクション構造１４が設けられており、セル領域４の外縁部から、その外部に亘り、ソース電位のメタルフィールドプレート６２およびソース電位のポリＳｉフィールドプレート６４が設けられている。ソース電位のメタルフィールドプレート６２およびソース電位のポリＳｉフィールドプレート６４と、一部がオーバラップするように、その外側に、下層フローティングフィールドプレート３０ａが設けられている。下層フローティングフィールドプレート３０ａの外側には、これと平面的に一部オーバラップするように、上層フローティングフィールドプレート６０ａが設けられている。上層フローティングフィールドプレート６０ａの外側には、これと平面的に一部オーバラップするように、下層フローティングフィールドプレート３０ｂが設けられている。下層フローティングフィールドプレート３０ｂの外側には、これと平面的に一部オーバラップするように、上層フローティングフィールドプレート６０ｂが設けられている。上層フローティングフィールドプレート６０ｂの外側には、これと平面的に一部オーバラップするように、下層フローティングフィールドプレート３０ｃが設けられている。下層フローティングフィールドプレート３０ｃの外側には、これと平面的に一部オーバラップするように、上層フローティングフィールドプレート６０ｃが設けられている。上層フローティングフィールドプレート６０ｃの外側には、これと平面的に一部オーバラップするように、下層フローティングフィールドプレート３０ｄが設けられている。下層フローティングフィールドプレート３０ｄの外側には、これと平面的に一部オーバラップするように、上層フローティングフィールドプレート６０ｄが設けられている。上層フローティングフィールドプレート６０ｄの外側には、これと平面的に一部オーバラップするように、下層フローティングフィールドプレート３０ｅが設けられている。下層フローティングフィールドプレート３０ｅの外側には、これと平面的に一部オーバラップするように、ドレイン電位のメタルガードリング３およびドレイン電位のポリＳｉガードリング６３が設けられている。この例に於いては、メタルガードリング３は、ポリＳｉガードリング６３を、平面的に内包している。
【００８９】
次に、図１のセル部切出領域Ｒ３のＢ−Ｂ’断面を図５に示す。図５に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっている。このドリフト領域１１は、Ｎカラム１２ｎ（Ｎ型ドリフト領域１１ｎ）、Ｐカラム１２ｐ（Ｐ型ドリフト領域１１ｐ）から構成されている。なお、製法的に言うと、Ｎカラム１２ｎは、たとえばＮ型エピタキシャル領域１０ｎから構成されており、Ｐカラム１２ｐは、Ｐ型エピタキシャル領域１０ｐから構成されている。ドリフト領域１１の表面領域には、Ｐボディ領域６が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５（第１層ポリシリコン層）が設けられており、このポリシリコンゲート電極１５上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５等のアルミニウム系電極膜が形成されており、基板コンタクト溝３９を介して、Ｎ＋ドレイン領域２５およびＰ＋ボディコンタクト領域２３と電気的に接続されている。
【００９０】
次に、図１のセル部内部およびチップ周辺部切出領域Ｒ４のＡ−Ａ’断面を図６に示す。なお、この断面は、図４のＣ−Ｃ’断面にもほぼ対応している。図６に示すように、アクティブセル領域４ａ（実際のＭＯＳＦＥＴが形成されている領域）、ダミーセル領域４ｄ（ダミーＭＯＳＦＥＴが形成されている領域）等を含むセル領域４におけるドリフト領域１１の表面１ａ側には、ポリシリコンゲート電極１５の下を除き、ほぼ全体にＰボディ領域が形成されており、その外縁部は、Ｐ型主接合領域６となっている。
【００９１】
半導体基板２の表面１ａ上であって、アクティブセル領域４ａおよびその周辺には、メタルソース電極５が設けられており、その右側には、ポリシリコンゲート配線１５ｗ（第１層ポリシリコン層）とメタルゲート配線−ポリシリコンゲート配線接続部７４を介して接続されたメタルゲート配線７ｗが設けられている。メタルゲート配線７ｗの右側の上層層間絶縁膜６９上には、Ｐ型主接合領域６と基板コンタクト溝３９および、この部分のＰ＋ボディコンタクト領域２３を介して接続されたソース電位のメタルフィールドプレート６２が設けられ、接合終端領域８０の一部に及んでいる。
【００９２】
半導体基板２の表面１ａ上であって、半導体チップ２の端部近傍の上層層間絶縁膜６９上には、メタルガードリング３が形成されており、Ｎ＋チャンネルストップ領域３１およびＰ＋チップ周辺コンタクト領域３２と電気的に接続されている。なお、以下のことは必須ではないが、この例に於いては、Ｎ＋チャンネルストップ領域３１は、Ｎ＋ソース領域２６と同時に作られており、Ｐ＋チップ周辺コンタクト領域３２は、Ｐ＋ボディコンタクト領域２３と同時に作られている。
【００９３】
半導体基板２の表面１ａ上であって、接合終端領域８０におけるフィールド絶縁膜３４上には、例えば、一定の間隔を於いて、複数の第１層ポリシリコン層から構成された下層フローティングフィールドプレート３０が設けられている。これらの複数の下層フローティングフィールドプレート３０の隣接する各対の間には、それらの間を覆うように、第２層ポリシリコン層から構成された上層フローティングフィールドプレート６０が設けられている。Ｐ型主接合領域６の外端部と複数の下層フローティングフィールドプレート３０の内の最もセル領域４に近いもの、すなわち、内端下層フローティングフィールドプレート３０ａ（３０）との間であって、下層層間絶縁膜２９上には、それらの間を覆うように、第２層ポリシリコン層から構成されたソース電位のポリＳｉフィールドプレート６４が設けられている。
【００９４】
Ｐ＋チップ周辺コンタクト領域３２と複数の下層フローティングフィールドプレート３０の内の最もセル領域４に近いもの、すなわち、外端下層フローティングフィールドプレート３０ｅ（３０）との間であって、下層層間絶縁膜２９上には、それらの間を覆うように、第２層ポリシリコン層から構成されたドレイン電位のポリＳｉガードリング６３が設けられている。
【００９５】
次に、図６のチップ周辺部切出領域Ｒ２の拡大断面図を図７に示す。図７に示すように、半導体基板２の表面１ａ上であって、接合終端領域８０におけるフィールド絶縁膜３４上には、例えば、一定の間隔を於いて、複数の第１層ポリシリコン層から構成された下層フローティングフィールドプレート３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅが設けられている。これらの複数の下層フローティングフィールドプレート３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅの隣接する各対の間には、それらの間を覆うように、第２層ポリシリコン層から構成された上層フローティングフィールドプレート６０ａ，６０ｂ，６０ｃ，６０ｄが設けられている。Ｐ型主接合領域６の外端部と複数の下層フローティングフィールドプレート３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅの内の最もセル領域４に近いもの、すなわち、内端下層フローティングフィールドプレート３０ａとの間であって、下層層間絶縁膜２９上には、それらの間を覆うように、第２層ポリシリコン層から構成されたソース電位のポリＳｉフィールドプレート６４が設けられている。このような構造から明らかなように、上層フローティングフィールドプレート６０ａ，６０ｂ，６０ｃ，６０ｄの下地絶縁膜の厚さは、下層フローティングフィールドプレート３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅの下地絶縁膜の厚さよりも厚くなっている。このことにより、隣接する上層フローティングフィールドプレートと下層フローティングフィールドプレートで、多段のフィールドプレート（下地絶縁膜の厚さの異なる）を構成しており、有効に電界強度の緩和に寄与している。
【００９６】
更に、ポリＳｉフィールドプレート６４と複数の上層フローティングフィールドプレート６０ａ，６０ｂ，６０ｃ，６０ｄの内のＰ型主接合領域６の外端部に最も近いもの、すなわち、内端上層フローティングフィールドプレート６０ａの間には、少なくとも、それらの間を覆うように、ソース電位のメタルフィールドプレート６２が設けられている。また、同様に、ドレイン電位のポリＳｉガードリング６３と複数の上層フローティングフィールドプレート６０ａ，６０ｂ，６０ｃ，６０ｄの内のＰ型主接合領域６の外端部に最も近いもの、すなわち、外端上層フローティングフィールドプレート６０ｄの間には、少なくとも、それらの間を覆うように、メタルガードリング３（ドレイン電位）が設けられている。
【００９７】
２．本願の前記一実施の形態の半導体装置に対する製造方法の一例の説明（主に図８から図２９）
以下では、前記一実施の形態の半導体装置構造に対する製造方法の一例として、トレンチフィル方式によるものを示すが、たとえば、マルチエピタキシ方式によるものでも良いことは言うまでもない。また、不純物の導入の順序等は、必要に応じて適宜、入れ替えても良いことは言うまでもない。
【００９８】
また、このセクションでは、セクション１の構造に対応するプロセスを説明するが、他の構造においても、これらの工程は基本的に共通しているので、他の構造については、原則として以下の記載を繰り返さない。
【００９９】
図８は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（トレンチ形成工程）の拡大チップ断面図である図９は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（トレンチ加工用ハードマスク除去工程）の拡大チップ断面図である。図１０は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（埋め込みエピタキシャル成長工程）の拡大チップ断面図である。図１１は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（平坦化工程）の拡大チップ断面図である。図１２は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（フィールド絶縁膜エッチング工程）の拡大チップ断面図である。図１３は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（Ｐボディ領域導入工程）の拡大チップ断面図である。図１４は図１３と同じ時点における図５に対応するアクティブセル部断面図である。図１５は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（Ｐボディ領域導入用レジスト膜除去工程）の拡大チップ断面図である。図１６は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（第１層ポリシリコン膜成膜工程）の拡大チップ断面図である。図１７は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（第１層ポリシリコン膜加工工程）の拡大チップ断面図である。図１８は図１７と同じ時点における図５に対応するアクティブセル部断面図である。図１９は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（Ｎ＋ソース領域等導入工程）の拡大チップ断面図である。図２０は図１９と同じ時点における図５に対応するアクティブセル部断面図である。図２１は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（下層層間絶縁膜成膜工程）の拡大チップ断面図である。図２２は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（第２層ポリシリコン膜成膜工程）の拡大チップ断面図である。図２３は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（第２層ポリシリコン膜加工工程）の拡大チップ断面図である。図２４は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（上層層間絶縁膜成膜工程）の拡大チップ断面図である。図２５は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（上層層間絶縁膜エッチング工程）の拡大チップ断面図である。図２６は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（基板コンタクト等形成工程）の拡大チップ断面図である。図２７は図２６と同じ時点における図５に対応するアクティブセル部断面図である。図２８は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための図７の断面に対応する製造工程中（表面メタル電極等形成工程）の拡大チップ断面図である。図２９は図２８と同じ時点における図５に対応するアクティブセル部断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明する。
【０１００】
まず、図８に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ型シリコン単結晶基板２５（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）すなわち、半導体ウエハ１を準備する。そして、その上に、たとえば、厚さ４５マイクロメートル程度の燐ドープＮエピタキシャル層１０ｎ（ドリフト領域、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度である。この領域は、Ｎ型ドリフト領域１１ｎとなる部分であり、一部はＮカラム１２ｎでもある）を形成する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜３３を形成する。次に、図８に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜３３をマスクとして、Ｎエピタキシャル層１０ｎ等をドライエッチングすることにより、Ｐ型カラム用トレンチ２０を形成する。ドライエッチング雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等を主要なガス成分として含む雰囲気を例示することができる。ドライエッチング深さの範囲としては、たとえば、４０から５０マイクロメートル程度を例示することができる。なお、Ｐ型カラム用トレンチ２０はＮ型シリコン単結晶基板２５に到達していることが望ましい。ただし、到達していなくとも、近接していればよい。
【０１０１】
次に図９に示すように、不要になったハードマスク膜３３を除去する。
【０１０２】
次に、図１０に示すように、Ｐ型カラム用トレンチ２０に対して、埋め込みエピタキシャル成長（トレンチ内エピタキシャル埋め込み方式）を実行し、Ｐ型埋め込みエピタキシャル層１０ｐ（ドーパントは、ボロンであり、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。このＰ型エピタキシャル領域１０ｐは、Ｐ型ドリフト領域１１ｐとなる部分であり、たま、Ｐカラム１２ｐでもある。埋め込みエピタキシャル成長の条件としては、たとえば、処理圧力：たとえば１．３ｘ１０４パスカルから１．０ｘ１０５パスカル程度、原料ガス：四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシラン等を例示することができる。
【０１０３】
次に、図１１に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の平坦化工程により、Ｐ型カラム用トレンチ２０外のＰ型埋め込みエピタキシャル層１０ｐを除去するとともに、半導体ウエハ１の表面１ａを平坦化する。なお、ここでは、図１１のようなスーパジャンクション構造は、トレンチフィル方式のほか、マルチエピタキシャル方式で形成してもよい。その後、半導体ウエハ１の表面１ａ上のほぼ全面に熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成する。フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる。
【０１０４】
次に、図１２に示すように、シリコン酸化膜３４の上に、リソグラフィによりシリコン酸化膜エッチング用レジスト膜３６を形成する。続いて、これをマスクとして、たとえば、フルオロカーボン系のエッチングガス等を用いたドライエッチングにより、フィールド絶縁膜３４をパターニングする。その後、不要になったレジスト膜３６を全面除去する。
【０１０５】
次に、図１３および図１４に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりＰボディ領域導入用レジスト膜３７を形成する（通常、この前に、半導体ウエハ１の表面１ａ上に、たとえば１０ｎｍ程度の熱酸化膜等のイオン注入保護膜を形成しておくが、図示が煩雑になるため省略する。他の部分においても同じ）。続いて、Ｐボディ領域導入用レジスト膜３７をマスクとして、イオン注入により、Ｐ型ボディ領域６を導入する。このイオン注入条件としては、
（１）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１０１３/ｃｍ２のオーダ程度；
（２）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば７５ｋｅＶ程度、ドーズ量：たとえば１０１２/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１７/ｃｍ３のオーダ程度）。その後、図１５に示すように、不要になったレジスト膜３７を全面除去する。
【０１０６】
次に、図１６に示すように、半導体ウエハ１の表面１ａに、ゲート酸化膜２７（ゲート絶縁膜）を形成する。ゲート絶縁膜２７の厚さとしては、耐圧にもよるが、たとえば、５０ｎｍから２００ｎｍ程度を例示することができる。成膜方法としては、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や熱酸化等を例示することができる。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。次に、ゲート酸化膜２７上に、ゲート電極用ポリシリコン膜１５すなわち、第１層ポリシリコン膜（厚さとしては、たとえば５００ｎｍ程度）を、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
【０１０７】
次に、図１７および図１８に示すように、ドライエッチング（たとえば、ハロゲン系のガス雰囲気）によりゲート電極１５および下層フローティングフィールドプレート３０をパターニングする。
【０１０８】
次に、図１９および図２０に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜３８を形成し、それをマスクとして、イオン注入により、Ｎ＋ソース領域２６、チップエッジ部のＮ＋チャネルストッパ領域３１を導入する。このイオン注入条件としては、イオン種：砒素、注入エネルギ：たとえば４０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０２０/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜３８を全面除去する。
【０１０９】
次に、図２１に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２９（下層層間絶縁膜）をＣＶＤ等により成膜する。なお、下層層間絶縁膜２９としては、ＰＳＧ膜のほか、ＢＰＳＧ膜，ＴＥＯＳ膜，ＳＯＧ膜，ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）シリコン酸化膜、あるいは、ＰＳＧ膜および、これらの膜の内、複数の膜の積層膜でもよい。下層層間絶縁膜２９のトータル厚さとしては、たとえば、３００ｎｍ程度を好適な例として示すことができる。
【０１１０】
次に、図２２に示すように、半導体ウエハ１の表面１ａ側のほぼ全面に、たとえば低圧ＣＶＤにより、第２層ポリシリコン膜６５（厚さとしては、たとえば５００ｎｍ程度）を成膜する。
【０１１１】
次に、図２３に示すように、図１７のプロセスと同様に、第２層ポリシリコン膜６５をパターニングすることにより、上層フローティングフィールドプレート６０、ポリＳｉガードリング６３、ソース電位のポリＳｉフィールドプレート６４等を形成する。
【０１１２】
次に、図２４に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ膜６９（上層層間絶縁膜）をＣＶＤ等により成膜する。なお、上層層間絶縁膜６９としては、ＰＳＧ膜のほか、ＢＰＳＧ膜，ＴＥＯＳ膜，ＳＯＧ膜，ＨＤＰシリコン酸化膜、あるいは、ＰＳＧ膜および、これらの膜の内、複数の膜の積層膜でもよい。上層層間絶縁膜６９のトータル厚さとしては、たとえば、７００ｎｍ程度を好適な例として示すことができる。
【０１１３】
次に、図２５に示すように、例えば、レジストパターンを用いたドライエッチング（たとえば、フルオロカーボン系ガス雰囲気）等により、第２層ポリシリコン膜コンタクト開口６１を形成する。
【０１１４】
次に、図２６および図２７に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜を形成し、それをマスクとして、ドライエッチング（たとえば、フルオロカーボン系ガス雰囲気）により、ソースコンタクトホール３９等を開口する。続いて、不要になったレジスト膜を全面除去する。次に、シリコン基板をエッチング（たとえば、ハロゲン系のガス雰囲気によるドライエッチング）した後、イオン注入により、Ｐ＋ボディコンタクト領域２３およびＰ＋チップ周辺コンタクト領域３２を導入する。このイオン注入条件としては、イオン種：ＢＦ２、注入エネルギ：たとえば３０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１９/ｃｍ３のオーダ程度）。
【０１１５】
次に、図２８および図２９に示すように、ＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、ソース電位のメタルフィールドプレート６２、ガードリング電極３等を形成する。
【０１１６】
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
【０１１７】
次に、バックグラインディング処理を施し、元のウエハ厚さ（たとえば４５０から７５０マイクロメートル程度）をたとえば８０から２８０マイクロメートル程度（すなわち、３００マイクロメートル未満）まで薄くする。
【０１１８】
更に、ウエハ１の裏面１ｂにメタル裏面ドレイン電極２４（図６及び図７参照）をスパッタリング成膜により、成膜する。裏面メタル電極膜２４は、ウエハ１に近い側から、たとえば、裏面チタン膜（金およびニッケルの拡散防止層）、裏面ニッケル膜（チップボンディング材との接着層）、裏面金膜（ニッケルの酸化防止層）等からなる。その後、個々のチップに分割すると、図７に示すようなデバイスとなる。更に、必要に応じて、たとえば、封止樹脂でトランスファーモールド等のパッケージ工程を実施すればよい。
【０１１９】
３．本願の前記一実施の形態の半導体装置における接合終端領域の基板表面の不純物構造に関する変形例（Ｐ−型表面リサーフ領域）の説明（主に図３０および図３１）
このセクションでは、セクション１におけるデバイス構造の変形例として、Ｐ型主接合領域に連結してその周辺にリング状のＰ−型表面リサーフ領域を設ける例を説明する。
【０１２０】
なお、先に説明した容量結合型のフローティングフィールドプレートによる接合終端構造に於いては、Ｐ−型表面リサーフ領域がなくても、有効に、耐圧特性を制御することが可能であるが、Ｐ−型表面リサーフ領域を設けると、プロセスばらつきに対する許容性が向上するメリットがある。
【０１２１】
また、製造プロセス的には、たとえば、図１１と図１２の工程の間に、以下の図３１の好適を付加するのみであり、その他の工程は、図８から図２９と同じである。
【０１２２】
図３０は本願の前記一実施の形態の半導体装置における接合終端領域の基板表面の不純物構造に関する変形例（Ｐ−型表面リサーフ領域）を説明するための図６に対応するチップ断面図である。図３１は図３０の構造を形成するために、図１１と図１２の間等に挿入すべき、図７の断面に対応する製造工程中（Ｐ−型表面リサーフ領域導入工程）の拡大チップ断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置における接合終端領域の基板表面の不純物構造に関する変形例（Ｐ−型表面リサーフ領域）を説明する。
【０１２３】
図３０に示すように、この例は、図６の例と比較して、ドリフト領域１１の表面１ａ側に、Ｐ型主接合領域６の外縁部に連結したＰ−型表面リサーフ領域８が設けられている点が特徴となっている。このＰ−型表面リサーフ領域８は、平面的に見れば、環状のＰ型主接合領域６の外部にこれと連結して、同心環状の領域を形成しており、Ｐ型主接合領域６と異なり、空乏層が延びてきたときに完全空乏化する程度の比較的低い濃度とされている。Ｐ−型表面リサーフ領域８は、Ｐ型主接合領域６に対するジャンクションターミネーションエクステンション（接合終端延長領域）となっている。
【０１２４】
製造プロセスとしては、図１１の工程の後に、図３１に示すように、シリコン酸化膜３４上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜３５を形成する。続いて、Ｐ−型リサーフ領域導入用レジスト膜３５をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１ｘ１０１１/ｃｍ２から１ｘ１０１２/ｃｍ２程度を好適な範囲として例示することができる。その後、不要になったレジスト膜３５を全面除去する。
【０１２５】
その後、図１２のプロセスに移行し、以下は、セクション２と同じである。
【０１２６】
４．本願の前記一実施の形態の半導体装置におけるチップコーナ部のフィールプレート等のレイアウトに関する変形例１（ラウンドレイアウト）の説明（主に図３２）
このセクションで説明する例は、チップコーナ部における広義のフィールドリング（固定電位のフィールドリング、フローティングの不純物層に接続されたフィールドリング、フローティングフィールドリング、固定電位のガードリング）の平面形状に関する変形例を説明する。すなわち、図４に対する変形例である。
【０１２７】
図３２は本願の前記一実施の形態の半導体装置におけるチップコーナ部のフィールプレート等のレイアウトに関する変形例１（ラウンドレイアウト）を説明するための図４に対応する図２のチップコーナ部切出領域Ｒ１の拡大平面図である。これに基づいて、本願の前記一実施の形態の半導体装置におけるチップコーナ部のフィールプレート等のレイアウトに関する変形例１（ラウンドレイアウト）を説明する。
【０１２８】
図３２に示すように、図４の例と比較して、この例のフィールドプレート等（下層フローティングフィールドプレート、上層フローティングフィールドプレート、ソース電位のメタルフィールドプレート、メタルガードリング、ポリＳｉガードリング、ソース電位のポリＳｉフィールドプレート）は、チップコーナ部に於いて、比較的円弧状を呈している。このことは、コーナ部における空乏層の平面形状が比較的ラウンド形状を呈する傾向があるのと一致しており、耐圧特性上有利である。
【０１２９】
５．本願の前記一実施の形態の半導体装置におけるチップコーナ部のスーパジャンクション詳細レイアウトに関する各種変形例の説明（主に図３３および図３４）
チップコーナ部のスーパジャンクション詳細レイアウトに関しては、種々の変形が可能であり、以下では、
図４に対する変形例を示す。なお、これらは、具体例に過ぎず、必要に応じて、更なる変形例も可能である。
【０１３０】
図３３は本願の前記一実施の形態の半導体装置におけるチップコーナ部のスーパジャンクション詳細レイアウトに関する変形例（チャージバランス型分離レイアウト）を示す図２のチップコーナ部切出領域Ｒ１の拡大平面図（Ｐカラム領域のみを示す）である。図３４は本願の前記一実施の形態の半導体装置におけるチップコーナ部のスーパジャンクション詳細レイアウトに関する変形例（直角屈曲レイアウト）を示す図２のチップコーナ部切出領域Ｒ１の拡大平面図（Ｐカラム領域のみを示す）である。これらに基づいて、本願の前記一実施の形態の半導体装置におけるチップコーナ部のスーパジャンクション詳細レイアウトに関する各種変形例を説明する。
【０１３１】
（１）チャージバランス型分離レイアウトの説明（主に図３３）：
図２、図４および図３２のスーパジャンクション詳細レイアウトは、チップコーナ部（周辺コーナ領域１７ｂ）におけるスーパジャンクション構造は、それに隣接する一方の周辺サイド領域１６ａ（接合終端領域の主要部）のスーパジャンクション構造の延長となっている。すなわち、「一方単純延長レイアウト」である。これに対して、この例では、図３３に示すように、チップコーナ部（周辺コーナ領域１７ｂ）におけるスーパジャンクション構造は、これに隣接する両側の周辺サイド領域１６ａ、１６ｂ（接合終端領域の主要部）のスーパジャンクション構造の延長により構成されている。また、両側からのＰカラム領域１２ｐは、屈曲部に於いて、相互に分離されており、更に、相互に半幅ずつシフトすることにより、チップコーナ部（周辺コーナ領域１７ｂ）に於いてもチャージバランスを保つようにされている。
【０１３２】
（２）直角屈曲レイアウトの説明（主に図３４）：
図３４に示す例は、図３３の例と同様に、チップコーナ部（周辺コーナ領域１７ｂ）におけるスーパジャンクション構造は、これに隣接する両側の周辺サイド領域１６ａ、１６ｂ（接合終端領域の主要部）のスーパジャンクション構造の延長により構成されている。しかし、図３３の例と相違して、両側からのＰカラム領域１２ｐは、屈曲部に於いて、連続している。この構造は、レイアウトが非常に簡単になるというメリットを有する。また、対象性が高いため、チャージバランスの観点を除き、耐圧特性に関して有利である。
【０１３３】
６．本願の前記一実施の形態の半導体装置におけるチップコーナ部のフィールプレート等のレイアウトに関する変形例２（Ｐカラム接続フィールドプレート）の説明（主に図３５および図３６）
ここまでの例に示した下層フローティングフィールドプレートおよび上層フローティングフィールドプレートは、いずれもポリシリコン膜によるものであるが、その一部又は全部をメタル膜によるものとすることも可能である。このセクションでは、その一例として、これらのフローティングフィールドプレート群の中間部分を、Ｐカラム領域に接続されたメタル膜（たとえば、メタルソース電極と同一層）に置き換えたものを説明する。
【０１３４】
図３５は本願の前記一実施の形態の半導体装置におけるチップコーナ部のフィールプレート等のレイアウトに関する変形例２（Ｐカラム接地フィールドプレート）を説明するための図４に対応する図２のチップコーナ部切出領域Ｒ１の拡大平面図である。図３６は図３５の平面構造における図７に対応する拡大チップ断面図（図３５のＣ−Ｃ’断面にほぼ対応）である。これらに基づいて、本願の前記一実施の形態の半導体装置におけるチップコーナ部のフィールプレート等のレイアウトに関する変形例２（Ｐカラム接地フィールドプレート）を説明する。
【０１３５】
図３５および図３６に示す例では、図４および図７の例と比較して、下層フローティングフィールドプレート３０ｃおよび上層フローティングフィールドプレート６０ｂ、６０ｃの代わりに、直下のＰカラム領域に接続されたフィールドプレート、すなわち、Ｐカラム接続フィールドプレート７０が設けられている点が異なっている。このＰカラム接続フィールドプレート７０は、フィールドプレート−Ｐカラム接続部７３およびＰ＋メタルフィールドプレートコンタクト領域７５を介して、直下のＰカラム領域１２ｐと接続されている。Ｐ＋メタルフィールドプレートコンタクト領域７５は、たとえば、Ｐ＋ボディコンタクト領域２３およびＰ＋チップ周辺コンタクト領域３２と同時に導入されたものである。なお、フィールドプレート−Ｐカラム接続部７３の平面的な位置は、チップコーナ部を避けて配置されるのが好適である。これは、チップコーナ部では、空乏層の広がりと、スーパジャンクション構造の対象性が大きく異なっているからである。
【０１３６】
このような構造とすることにより、Ｐカラム接続フィールドプレート７０の電位が、空乏層の広がりにつれて変化するため、効率的な電界緩和が可能であり、接合終端長の低減に有効である。
【０１３７】
７．本願の前記一実施の形態の半導体装置における接合終端領域のスーパジャンクション構造に関する変形例（３Ｄ構造）の説明（主に図３７から図３９）
ここまでの例における接合終端領域のスーパジャンクション構造（これをセルのスーパジャンクション構造、すなわち、セル部スーパジャンクション構造と区別して周辺スーパジャンクション構造という）は、チップコーナ部を除き、明確に全て２次元構造であるが、これを３次元構造とすることも可能である。３次元構造においては、終端長の更なる削減が可能と考えられる。周辺スーパジャンクション構造を３次元に変えても、その他も部分は同じであり、これまでの例は、本セクションの例にそのまま適用できる。
【０１３８】
図３７は本願の前記一実施の形態の半導体装置における接合終端領域のスーパジャンクション構造に関する変形例（３Ｄ構造）を説明するための図２に対応するチップ全体平面構造図である。図３８は図３７のチップコーナ部切出領域Ｒ１の拡大平面図である。図３９は図３８の平面構造における図７に対応する拡大チップ断面図（図３８のＣ−Ｃ’断面にほぼ対応）である。これらに基づいて、本願の前記一実施の形態の半導体装置における接合終端領域のスーパジャンクション構造に関する変形例（３Ｄ構造）を説明する。
【０１３９】
図３５に示すように、図２の場合と同様に、チップ２の中央部には、セル領域４（この下部には、セル領域スーパジャンクション構造１４がある）が設けられており、その内部には、多数の線状ポリシリコンゲート電極１５が設けられている。更に、先に説明したように、セル領域４の外縁部はリング状Ｐ型主接合領域６である。
【０１４０】
次に、セル領域スーパジャンクション構造１４の周辺（接合終端領域８０）のスーパジャンクション構造、すなわち、周辺スーパジャンクション構造９について説明する（この例では、いずれの構造も、ドリフト領域１１、すなわち、Ｎ型ドリフト領域１１ｎに設けられたＰカラム領域１２ｐから構成されている）。周辺サイド領域１６ａ、１６ｃには、それぞれセル領域スーパジャンクション構造１４と連結し同一の配向を有する周辺スーパジャンクション構造９が設けられている。一方、周辺サイド領域１６ｂ、１６ｄには、それぞれセル領域スーパジャンクション構造１４と連結せず、それと直交する配向を有する周辺スーパジャンクション構造９が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄは、それらの下又は上の周辺サイド領域１６ｂ、１６ｄの周期性の延長領域となっている。
【０１４１】
図３７に示すように、図２と同様に、チップ２の中央部には、セル領域４（この下部には、セル領域スーパジャンクション構造１４がある）が設けられており、その内部には、多数の線状ポリシリコンゲート電極１５が設けられている。更に、先に説明したように、セル領域４の外縁部はリング状Ｐ型主接合領域６である。
【０１４２】
次に、セル領域スーパジャンクション構造１４の周辺（接合終端領域８０）のスーパジャンクション構造、すなわち、周辺スーパジャンクション構造９について説明する（この例では、いずれの構造も、ドリフト領域１１、すなわち、Ｎ型ドリフト領域１１ｎに設けられたＰカラム領域１２ｐから構成されている）。図２の場合と異なり、周辺サイド領域１６ａ、１６ｃには、それぞれセル領域スーパジャンクション構造１４と連結し同一の配向を有する周辺スーパジャンクション構造９が設けられている。一方、周辺サイド領域１６ｂ、１６ｄには、それぞれセル領域スーパジャンクション構造１４と連結せず、それと直交する配向を有する周辺スーパジャンクション構造９が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄは、それらの下又は上の周辺サイド領域１６ｂ、１６ｄの周期性の延長領域となっている。
【０１４３】
次に、図３８に示す図３７のチップコーナ部切出領域Ｒ１のレイアウトは、周辺スーパジャンクション構造９を除き、図３２と全く同じであるので、ここでは説明を繰り返さない。
【０１４４】
次に、図７に対応するチップ断面を図３９（図３８のＣ−Ｃ’断面にもほぼ対応）に示す。図３９に示すように、図７とほぼ同じであるが、周辺スーパジャンクション構造９（図３８）を構成するＰカラム領域１２ｐが長手方向に断面として現れている点が異なる。その他の点は、図７の説明と異なるところがないので、個のではその説明は繰り返さない。
【０１４５】
このような構造とすることにより、３次元周辺スーパジャンクション構造による効果として、接合終端長を更に低減することができる。
【０１４６】
８．本願の前記一実施の形態の半導体装置におけるアクティブセルに関する変形例（ダイオード組み込み型セル）の説明（主に図４０）
セクション１および２では、アクティブセルの構造に関しては、主に単純アクティブセルを例にとり、具体的に説明したが、このセクションでは、その他のセル構造の一例として、ＭＯＳＦＥＴセルにダイオードセルを付加した混合アクティブセルを説明する。
【０１４７】
図４０は本願の前記一実施の形態の半導体装置におけるアクティブセルに関する変形例（ダイオード組み込み型セル）を説明するための図５に対応する単位セル領域のチップ断面図である。これに基づいて、本願の前記一実施の形態の半導体装置におけるアクティブセルに関する変形例（ダイオード組み込み型セル）を説明する。
【０１４８】
図１のアクティブセル領域４ａの全部又は一部を図５のような単純アクティブセル（単位セル）の繰り返しとするのではなく、図４０に示すように、単位セルの一部にショットキダイオード等を組み込んだ混合アクティブセルの繰り返し構造とすることもできる。図４０に示すように、この混合単位セル７１（集積ＭＯＳＦＥＴ＆ダイオード単位セル）には、ダイオード部７１ｄとトランジスタ部７１ｔが設けられている。この構造に於いては、ダイオード部７１ｄ内に、ショットキ接合７２（メタルソース電極５とＮカラム領域１２ｎでショットキ接合を形成）が設けられており、その他の点に於いては、基板コンタクト溝３９を有さない以外、基本的に図５と同じである。
【０１４９】
９．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図４１および図４２）
図４１は本願の前記一実施の形態（変形例を含む）の半導体装置のアウトラインを説明するための図３に対応するチップ全体平面構造図である。図４２は本願の前記一実施の形態の半導体装置における容量結合型接合終端構造のメリットを説明するためのシミュレーションデータ図である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１５０】
（１）本願の前記一実施の形態（変形例を含む）の半導体装置のアウトラインの説明（主に図４１）：
本願の前記一実施の形態（変形例を含む）の半導体装置の一例である縦型パワーＭＯＳＦＥＴにおいては、図４１に示すように、セル領域４とチップ端部の間に、複数の同心環状の下層フローティングフィールドリング３０ａ，３０および、これらの内周と外周に跨り、且つ、それらの間をカバーする上層フローティングフィールドリング６０が設けられている。このことにより、接合終端領域８０のいずれの場所に於いても、電界集中がおきることがなく、高い耐圧特性を発揮することができる。
【０１５１】
これは、接合終端領域８０の半導体基板表面領域に於いて、相互の電気的に独立な複数の同心環状の下層フローティングフィールドリング３０ａ，３０があり、その間をこれらと電気的に独立した上層フローティングフィールドリング６０がカバーしているので、等ポテンシャル面の分布に特異な湾曲が現れず、比較的均等に分布することになるからである。
【０１５２】
（２）本願の前記一実施の形態（変形例を含む）の半導体装置であるパワーＭＯＳＦＥＴにおける接合終端構造（容量結合型フローティングフィールドプレート）のメリットの説明（主に図４１および図４２）：
このことをシミュレーションによって示すと、図４２（図６に対応するデバイスにおけるブロッキングモードにおける電界強度分布のシミュレーション結果）のようになる。すなわち、図の中央から右にかけての容量結合型フローティングフィールドプレートのある部分（接合終端領域８０）では、局所的な高電界部分が全く見られないのに対し、セル領域４の基板表面側より内部の部分（点線で囲んだ部分）では、集中的に高電界強度の部分が現れている。このように、セル領域４の深さ方向の内部に集中的に高電界強度の部分が現れるのが、好適な電界強度分布であると一般に考えられている。
【０１５３】
接合終端領域８０の中央部に於いて、主にフローティングフィールドプレートが用いられるのは、スーパジャンクション構造を有する接合終端領域８０に於いては、通常のフローティングフィールドリングや、これに接続されたフィールドプレートは、異なるＰカラム領域が相互につながる恐れがあるので、一般に使用することができない（セクション６の例はその例外に当たる）。そこで、チップ端およびセル領域端以外では、参照すべき固定電位がないので、本願の前記一実施の形態（変形例を含む）においては、フローティングフィールドプレート相互の関係（容量結合）で、中間の参照電位を自動的に作っていると見ることができる。
【０１５４】
１０．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５５】
例えば、前記実施の形態では、プレーナ型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、トレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのゲート電極のレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
【０１５６】
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【０１５７】
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
【０１５８】
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
【０１５９】
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。
【符号の説明】
【０１６０】
１  ウエハ
１ａ  ウエハ又は半導体チップのデバイス主面（第１の主面）
１ｂ  ウエハ又は半導体チップの裏面（第２の主面）
２  半導体チップ又はチップ領域
３  メタルガードリング
４  セル領域
４ａ  アクティブセル領域
４ｄ  ダミーセル領域
５  メタルソース電極
６  Ｐ型主接合領域（Ｐベース領域、Ｐボディ領域またはその外縁部）
７  メタルゲート電極
７ｗ  メタルゲート配線
８  Ｐ−型表面リサーフ領域
９  周辺スーパジャンクション構造
１０ｎ  Ｎ型エピタキシャル領域
１０ｐ  Ｐ型エピタキシャル領域
１１  ドリフト領域
１１ｎ  Ｎ型ドリフト領域
１１ｐ  Ｐ型ドリフト領域
１２ｎ  Ｎカラム領域
１２ｐ  Ｐカラム領域
１４  セル領域スーパジャンクション構造
１５  ポリシリコンゲート電極（第１層ポリシリコン膜）
１５ｗ  ポリシリコンゲート配線
１６ａ，１６ｂ，１６ｃ，１６ｄ  周辺サイド領域
１７ａ，１７ｂ，１７ｃ，１７ｄ  周辺コーナ領域
２０  トレンチ
２３  Ｐ＋ボディコンタクト領域
２４  メタル裏面ドレイン電極
２５  Ｎ＋ドレイン領域（Ｎ型単結晶シリコン基板）
２６  Ｎ＋ソース領域
２７  ゲート絶縁膜
２９  下層層間絶縁膜
３０，３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ  下層フローティングフィールドプレート
３１  Ｎ＋チャンネルストップ領域
３２  Ｐ＋チップ周辺コンタクト領域
３３  トレンチ加工用ハードマスク膜
３４  フィールド絶縁膜
３５  Ｐ−型表面リサーフ領域導入用レジスト膜
３６  シリコン酸化膜エッチング用レジスト膜
３７  Ｐボディ領域導入用レジスト膜
３８  Ｎ＋ソース領域導入用レジスト膜
３９  基板コンタクト溝
６０，６０ａ，６０ｂ，６０ｃ，６０ｄ  上層フローティングフィールドプレート
６１  第２層ポリシリコン膜コンタクト開口
６２  ソース電位のメタルフィールドプレート
６３  ポリＳｉガードリング
６４  ソース電位のポリＳｉフィールドプレート
６５  第２層ポリシリコン膜
６９  上層層間絶縁膜
７０  Ｐカラム接続フィールドプレート
７１  集積ＭＯＳＦＥＴ＆ダイオード単位セル
７１ｄ  ダイオード部
７１ｔ  トランジスタ部
７２  ショットキ接合
７３  フィールドプレート−Ｐカラム接続部
７４  メタルゲート配線−ポリシリコンゲート配線接続部
７５  Ｐ＋メタルフィールドプレートコンタクト領域
８０  接合終端領域
８３  ＰカラムＰ＋コンタクト領域
Ｒ１  チップコーナ部切出領域
Ｒ２  チップ周辺部切出領域
Ｒ３  セル部切出領域
Ｒ４  セル部内部およびチップ周辺部切出領域
Ｗｎ  Ｎカラムの厚さ
Ｗｐ  Ｐカラムの厚さ
【図１】
2014003200.tif 000003
【図２】
2014003200.tif 000004
【図３】
2014003200.tif 000005
【図４】
2014003200.tif 000006
【図５】
2014003200.tif 000007
【図６】
2014003200.tif 000008
【図７】
2014003200.tif 000009
【図８】
2014003200.tif 000010
【図９】
2014003200.tif 000011
【図１０】
2014003200.tif 000012
【図１１】
2014003200.tif 000013
【図１２】
2014003200.tif 000014
【図１３】
2014003200.tif 000015
【図１４】
2014003200.tif 000016
【図１５】
2014003200.tif 000017
【図１６】
2014003200.tif 000018
【図１７】
2014003200.tif 000019
【図１８】
2014003200.tif 000020
【図１９】
2014003200.tif 000021
【図２０】
2014003200.tif 000022
【図２１】
2014003200.tif 000023
【図２２】
2014003200.tif 000024
【図２３】
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【図２４】
2014003200.tif 000026
【図２５】
2014003200.tif 000027
【図２６】
2014003200.tif 000028
【図２７】
2014003200.tif 000029
【図２８】
2014003200.tif 000030
【図２９】
2014003200.tif 000031
【図３０】
2014003200.tif 000032
【図３１】
2014003200.tif 000033
【図３２】
2014003200.tif 000034
【図３３】
2014003200.tif 000035
【図３４】
2014003200.tif 000036
【図３５】
2014003200.tif 000037
【図３６】
2014003200.tif 000038
【図３７】
2014003200.tif 000039
【図３８】
2014003200.tif 000040
【図３９】
2014003200.tif 000041
【図４０】
2014003200.tif 000042
【図４１】
2014003200.tif 000043
【図４２】
2014003200.tif 000044