(57)【要約】【課題】酸化物半導体をチャネル形成領域に用いたトランジスタの電気的特性のしきい値電圧を制御し、所謂ノーマリーオフのスイッチング素子を実現する。【解決手段】第１の絶縁膜と、第１の絶縁膜上に形成され、チャネル形成領域を含む酸化物半導体層と、酸化物半導体層を覆うように形成される第２の絶縁膜と、酸化物半導体層と電気的に接続されるソース電極及びドレイン電極と、を有し、第１の絶縁膜を挟んで形成され、チャネル形成領域に重畳する第１のゲート電極層と、第２の絶縁膜を挟んで形成され、チャネル形成領域に重畳する第２のゲート電極層と、第２の絶縁膜を挟んで形成され、酸化物半導体層のチャネル幅方向の側面に重畳する第３のゲート電極層と、を有する。【選択図】図１
2014116597.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜と、
前記第１の絶縁膜上に形成され、チャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層を覆うように形成される第２の絶縁膜と、
前記酸化物半導体層と電気的に接続されるソース電極層及びドレイン電極層と、を有し、
前記第１の絶縁膜を挟んで形成され、前記チャネル形成領域に重畳する第１のゲート電極層と、
前記第２の絶縁膜を挟んで形成され、前記チャネル形成領域に重畳する第２のゲート電極層と、
前記第２の絶縁膜を挟んで形成され、前記酸化物半導体層のチャネル幅方向に垂直な側面に重畳する第３のゲート電極層と、を有する
ことを特徴とする半導体装置。
【請求項２】
第１の絶縁膜と、
前記第１の絶縁膜上に形成される第１の酸化物層と、
前記第１の酸化物層上に形成され、チャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上に形成される第２の酸化物層と、
前記第１の酸化物層、前記酸化物半導体層、及び前記第２の酸化物層を覆うように形成される第２の絶縁膜と、
前記酸化物半導体層と電気的に接続されるソース電極層及びドレイン電極層と、を有し、
前記第１の絶縁膜を挟んで形成され、前記チャネル形成領域に重畳する第１のゲート電極層と、
前記第２の絶縁膜を挟んで形成され、前記チャネル形成領域に重畳する第２のゲート電極層と、
前記第２の絶縁膜を挟んで形成され、前記酸化物半導体層のチャネル幅方向に垂直な側面に重畳する第３のゲート電極層と、を有する
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第３のゲート電極層が、
前記酸化物半導体層のチャネル幅方向に垂直な側面に対向して形成される
ことを特徴とする半導体装置。
【請求項４】
請求項１または請求項２において、
前記ソース電極層は、第１のソース電極層と、
前記第１のソース電極層を覆うように形成された第２のソース電極層と、を有し、
前記ドレイン電極層は、第１のドレイン電極層と、
前記第１のドレイン電極層を覆うように形成された第２のドレイン電極層と、を有する
ことを特徴とする半導体装置。
【請求項５】
請求項１または請求項２において、
前記第１の絶縁膜は、加熱により酸素放出が可能な酸化物絶縁膜である
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項３のいずれか一において、
前記酸化物半導体層は、
インジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ｍは、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆの金属元素）を含むＩｎ−Ｍ−Ｚｎ酸化物である
ことを特徴とする半導体装置。
【請求項７】
請求項２において、
前記第１の酸化物層及び前記第２の酸化物層は、
前記酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことを特徴とする半導体装置。
【請求項８】
請求項２または請求項７において、
前記第１の酸化物層及び前記第２の酸化物層は、
インジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ｍは、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆの金属元素）を含むＩｎ−Ｍ−Ｚｎ酸化物であり、且つＩｎに対するＭの原子数比が前記酸化物半導体層よりも大きい
ことを特徴とする半導体装置。
【請求項９】
請求項４において、
前記第１のソース電極層及び前記第１のドレイン電極層は、
Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料であることを特徴とする半導体装置。
【請求項１０】
請求項４において、
前記第２のソース電極層及び前記第２のドレイン電極層は、
窒化タンタル、窒化チタン、ルテニウム、またはこれらを主成分とする合金材料であることを特徴とする半導体装置。
【請求項１１】
請求項１または請求項２において、
前記第１のゲート電極層は、
窒化タンタル、窒化チタン、ルテニウム、またはこれらを主成分とする合金材料であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置に関する。とくに酸化物半導体層を用いた半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成される半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含むアモルファス酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物）からなる半導体層を用いたトランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１８１８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物半導体において酸素欠損はドナーとなり、酸化物半導体中にキャリアである電子を生成する。トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トランジスタのしきい値電圧をマイナス方向に変動させる要因となる。
【０００７】
また、トランジスタの高速動作化、低消費電力化、高集積化、低価格化、などを達成するためには、トランジスタの微細化が必要となる。しかし、トランジスタを微細化すると、しきい値電圧がマイナス方向に変動する要因となる。
【０００８】
上述した問題に鑑み、本発明の一態様により、酸化物半導体をチャネル形成領域に用いたトランジスタのしきい値電圧を制御し、所謂ノーマリーオフのスイッチング素子を実現するトランジスタを含む半導体装置を提供することを課題の一つとする。
【０００９】
また、本発明の一態様により、酸化物半導体をチャネル形成領域に用いたトランジスタを有する半導体装置において、安定した電気的特性を付与し、高信頼性化を達成することを課題の一つとする。
【課題を解決するための手段】
【００１０】
酸化物半導体をチャネル形成領域に用いたトランジスタにおいて、複数のゲート電極を設ける。該複数のゲート電極を制御することで、ノーマリーオフのスイッチング素子を実現することができる。より、具体的には以下の通りである。
【００１１】
本発明の一態様は、第１の絶縁膜と、第１の絶縁膜上に形成され、チャネル形成領域を含む酸化物半導体層と、酸化物半導体層を覆うように形成される第２の絶縁膜と、酸化物半導体層と電気的に接続されるソース電極層及びドレイン電極層と、を有し、第１の絶縁膜を挟んで形成され、チャネル形成領域に重畳する第１のゲート電極層と、第２の絶縁膜を挟んで形成され、チャネル形成領域に重畳する第２のゲート電極層と、第２の絶縁膜を挟んで形成され、酸化物半導体層のチャネル幅方向に垂直な側面に重畳する第３のゲート電極層と、を有する半導体装置である。
【００１２】
また、本発明の他の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【発明の効果】
【００１３】
酸化物半導体をチャネル形成領域に用いたトランジスタのしきい値電圧を制御し、所謂ノーマリーオフのスイッチング素子を実現するトランジスタを含む半導体装置を提供することができる。
【００１４】
また、酸化物半導体を含むトランジスタを有する半導体装置において、安定した電気的特性を付与し、高信頼性化を達成することができる。
【図面の簡単な説明】
【００１５】
【図１】半導体装置の一形態を説明する上面図及び断面図。
【図２】半導体装置の作成方法の一形態を説明する断面図。
【図３】半導体装置の作成方法の一形態を説明する断面図。
【図４】半導体装置の作成方法の一形態を説明する断面図。
【図５】半導体装置の一形態を説明する上面図及び断面図。
【図６】本発明の一態様に係る酸化物積層の断面構造を説明する図。
【図７】本発明の一態様に係る酸化物積層の真空準位と伝導帯下端のエネルギー差を説明する図。
【図８】本発明の一態様に係る酸化物積層のバンド構造を説明する図。
【図９】本発明の一態様に係る酸化物積層の断面構造を説明する図。
【図１０】半導体装置の一形態を説明する上面図及び断面図。
【図１１】メモリセルの例を説明する図。
【図１２】メモリセルの例を説明する図。
【図１３】メモリセルの構造例を説明する図。
【図１４】半導体装置のブロック図。
【図１５】半導体装置のブロック図。
【図１６】半導体装置を適用することができる電子機器を説明する図。
【図１７】酸化物半導体層を用いたトランジスタの電気特性の変動を説明する図。
【図１８】酸化物半導体層を用いたトランジスタにおけるエネルギーバンド図。
【図１９】酸化物半導体層を用いたトランジスタの劣化モードを示す図。
【図２０】酸化物半導体層を用いたトランジスタのエネルギーバンド図と対応する劣化モデルを示す図。
【図２１】酸化物半導体層を用いたトランジスタのエネルギーバンド図と対応する劣化モデルを示す図。
【図２２】酸化物半導体層を用いたトランジスタのエネルギーバンド図と対応する劣化モデルを示す図。
【図２３】酸化物半導体層を用いたトランジスタの断面構造を示す図。
【発明を実施するための形態】
【００１６】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００１７】
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。「下」についても同様である。
【００１８】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００１９】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２０】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２１】
（実施の形態１）
【００２２】
本実施の形態に係る半導体装置の構造例を図１に示す。図１（Ａ）は半導体装置の上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２の断面図であり、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面図である。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を透過、または省いて図示している。
【００２３】
なお、図１（Ｂ）に示す断面図は、チャネル幅方向の断面図であり、図１（Ｃ）に示す断面図は、チャネル長方向の断面図である。
【００２４】
図１に示す半導体装置は、第１の絶縁膜１０６と、第１の絶縁膜１０６上に形成され、チャネル形成領域を含む酸化物半導体層１０８と、酸化物半導体層１０８上に形成される第２の絶縁膜１１４と、酸化物半導体層１０８と電気的に接続されるソース電極層１１０及びドレイン電極層１１２と、を有し、第１の絶縁膜１０６を挟んで形成され、チャネル形成領域に重畳する第１のゲート電極層１０４と、第２の絶縁膜１１４を挟んで形成され、チャネル形成領域に重畳する第２のゲート電極層１１６と、第２の絶縁膜１１４を挟んで酸化物半導体層１０８のチャネル幅方向の側面に重畳する第３のゲート電極層１１８と、を有する。
【００２５】
また、図１に示す半導体装置において、第３のゲート電極層１１８は、酸化物半導体層１０８のチャネル幅方向の２つの側面に対向して形成され、第３のゲート電極層１１８ａ、及び第３のゲート電極層１１８ｂと、表記してある。しかし、この構成に限定されず、第３のゲート電極層１１８は、酸化物半導体層１０８のチャネル幅方向の側面のいずれか一方に対向して形成される構成としてもよい。ただし、本実施の形態に示すように、酸化物半導体層１０８のチャネル幅方向の２つの側面に対向して形成した方が、トランジスタのしきい値電圧を制御しやすいため、より好適である。
【００２６】
このように、本発明の一態様は、酸化物半導体層１０８に対し、複数のゲート電極層を設け、該複数のゲート電極層を用いることにより、酸化物半導体を用いたトランジスタのしきい値電圧を制御し、ノーマリーオフのトランジスタとすることができる。例えば、第１のゲート電極層１０４、及び第３のゲート電極層１１８は、トランジスタのしきい値電圧を制御するための電極として用いることができる。また、第２のゲート電極層１１６は、トランジスタの駆動制御用の電極として用いることができる。ただし、第１乃至第３のゲート電極層の構成は、これに限定されず、例えば、第２のゲート電極層１１６をトランジスタのしきい値電圧を制御するための電極として用いても良い。なお、本実施の形態においては、第１のゲート電極層１０４、及び第３のゲート電極層１１８をトランジスタのしきい値電圧の制御用の電極として、第２のゲート電極層１１６をトランジスタの駆動制御用の電極として用いる例について、以下説明を行う。
【００２７】
トランジスタのしきい値電圧の制御用の電極として用いる第１のゲート電極層１０４は、酸化物半導体層１０８のチャネル形成領域に垂直に電界を与えることができる。一方、トランジスタのしきい値電圧の制御用の電極として用いる第３のゲート電極層１１８（第３のゲート電極層１１８ａ及び第３のゲート電極層１１８ｂ）は、酸化物半導体層１０８のチャネル形成領域に水平に電界を与えることができる。すなわち、第１のゲート電極層１０４は、バックゲート電極として機能することができ、第３のゲート電極層１１８は、サイドゲート電極として機能することができる。サイドゲート電極を設けることによって、酸化物半導体層１０８のチャネル形成領域を完全空乏化、または実質的に完全空乏化させることが可能となり、このような構造のトランジスタは、オフ電流が極めて低いといった効果が得られる。また、酸化物半導体層１０８の厚さは、厚く形成してもよい。酸化物半導体層１０８の厚さを厚く形成することで、第３のゲート電極層１１８からの電位の影響を受けやすくなるため、しきい値電圧を制御しやすくなる。例えば、酸化物半導体層１０８の厚さとしては、１５ｎｍ〜１５００ｎｍとすることができる。
【００２８】
ここで、トランジスタのしきい値電圧の制御方法の一例について説明を行う。例えば、第１のゲート電極層１０４のみでトランジスタのしきい値電圧の制御を行う場合、第１の絶縁膜１０６は、酸化物半導体層１０８に電界を加えるために薄く形成した方が好ましい。しかし、第１の絶縁膜１０６は、酸化物半導体層１０８に酸素を供給するために厚く形成した方が好ましく、薄くするのが困難である。したがって、トランジスタのしきい値電圧の制御は、第１のゲート電極層１０４のみで制御するのが困難な場合がある。また、第３のゲート電極層１１８は、酸化物半導体層１０８のチャネル形成領域に対して、水平に設けられている。トランジスタのしきい値電圧の制御は、チャネル形成領域に対して、水平に電界を与えるよりも垂直に電界を与える方が、効果が大きい。したがって、トランジスタのしきい値電圧の制御は、第３のゲート電極層１１８のみで制御するのが困難な場合がある。
【００２９】
しかし、本発明の一態様である半導体装置は、第１のゲート電極層１０４と、第３のゲート電極層１１８と、の２つのゲート電極層を用いてトランジスタのしきい値電圧の制御を行うことによって、上記問題を解決することが可能となる。すなわち、第１のゲート電極層１０４でのしきい値電圧の制御と、第３のゲート電極層１１８でのしきい値電圧の制御を組み合わせることで、トランジスタのしきい値電圧をより制御しやすくなる。
【００３０】
本実施の形態に示す半導体装置のしきい値電圧の制御方法としては、例えば、第１のゲート電極層１０４に与える電位を接地電位（ＧＮＤともいう）またはフローティングとし、第３のゲート電極層１１８に与える電位をマイナス電位とすることができる。第１のゲート電極層１０４、及び第３のゲート電極層１１８に上述した電位を与えることで、トランジスタのしきい値電圧をプラス方向にシフトさせることができる。
【００３１】
また、第１のゲート電極層１０４は、外部からの電場を遮蔽する、すなわち外部の電場がトランジスタに作用しないようにする機能（とくに静電気に対する静電遮蔽機能）も有することができる。第１のゲート電極層１０４の静電遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを抑制することができる。
【００３２】
また、図１に示す半導体装置において、一例として、ソース電極層１１０は、ソース電極層１１０ａとソース電極層１１０ｂの積層構造を用いている。また、ドレイン電極層１１２は、ドレイン電極層１１２ａとドレイン電極層１１２ｂの積層構造を用いている。
【００３３】
ソース電極層１１０、及びドレイン電極層１１２を積層構造とすることによって、チャネル長（Ｌ長ともいう。）が短いトランジスタを形成することができる。例えば、ソース電極層１１０ａ、及びドレイン電極層１１２ａとして、酸素と結合し易い導電材料を用いて形成した場合、酸化物半導体層１０８と接触させることで、酸化物半導体層１０８中に含まれる酸素が、酸素と結合し易い導電材料側に拡散または移動する現象が起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により酸化物半導体層１０８と、ソース電極層１１０ａ、及びドレイン電極層１１２ａと接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。
【００３４】
しかし、本実施の形態に示す半導体装置においては、ソース電極層１１０ａ、及びドレイン電極層１１２ａ上にソース電極層１１０ｂ、及びドレイン電極層１１２ｂを形成し、ソース電極層１１０ｂ、及びドレイン電極層１１２ｂに酸素と結合しにくい導電材料を用いることによって、チャネル長（Ｌ長）の短いトランジスタを形成することができる。例えば、トランジスタのチャネル長（Ｌ長）としては、１００ｎｍ以下、より好ましくは５０ｎｍ以下、さらに好ましくは３０ｎｍ以下とすることができる。なお、図１（Ｃ）において、チャネル長（Ｌ長）は、ソース電極層１１０ｂと、ドレイン電極層１１２ｂの間の距離である。また、図１（Ｃ）において、酸化物半導体層１０８中のｎ型化した領域をｎ型領域１０７として示す。したがって、ｎ型領域１０７は、トランジスタのソース領域またはドレイン領域として用いることができる。
【００３５】
また、第２のゲート電極層１１６をトランジスタの駆動制御用の電極として用いた場合、チャネル形成領域とは、図１（Ｃ）において、酸化物半導体層１０８の第２のゲート電極層１１６が重畳している領域をいう。ただし、酸化物半導体層１０８中にｎ型領域１０７が形成される場合においては、酸化物半導体層１０８の第２のゲート電極層１１６が重畳し、且つｎ型領域１０７に挟まれた領域がチャネル形成領域となる。このように、チャネル形成領域は、酸化物半導体層１０８の第２のゲート電極層１１６が重畳している領域に主に形成され、酸化物半導体層１０８の半導体特性に依存する。したがって、酸化物半導体層１０８の第２のゲート電極層１１６が重畳した領域は、ｉ型の場合にはチャネル形成領域となり、ｎ型の場合にはチャネル形成領域とならない場合がある。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。例えば、図１（Ｃ）において、酸化物半導体層１０８の第２のゲート電極層１１６が重畳し、且つソース電極層１１０ｂとドレイン電極層１１２ｂの間であり、且つ第２の絶縁膜１１４近傍の領域をいう。
【００３６】
また、本実施の形態に示す半導体装置は、第２の絶縁膜１１４、第２のゲート電極層１１６、及び第３のゲート電極層１１８上に第３の絶縁膜１２０を設ける構成としてもよい。第３の絶縁膜１２０は、トランジスタの保護膜としての機能を有することができる。
【００３７】
次に、図１に示す半導体装置のその他の構成要素の詳細について、以下説明を行う。
【００３８】
基板１０２は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、第１のゲート電極層１０４、第２のゲート電極層１１６、第３のゲート電極層１１８、ソース電極層１１０、及びドレイン電極層１１２の少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
【００３９】
第１のゲート電極層１０４は、第１の絶縁膜１０６と接するため、酸素と結合しにくい導電材料を用いると好適である。当該導電材料としては、例えば、窒化タンタル、窒化チタンなどの導電性窒化物、またはルテニウムなどを用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散または移動しにくい材料も含まれる。
【００４０】
第１の絶縁膜１０６は、基板１０２からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１０８に酸素を供給する役割を担うことができるため、酸素を含む絶縁膜とする。とくに第１の絶縁膜１０６は、過剰な酸素を含む絶縁膜がより好ましい。過剰な酸素を含む酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をいう。換言すると、第１の絶縁膜１０６は、加熱により酸素放出が可能な酸化物絶縁膜である。第１の絶縁膜１０６は、好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、過剰な酸素とは、加熱処理により酸化物半導体層中、または酸化シリコン中、または酸化窒化シリコン中を移動可能な酸素、または、本来の化学量論的組成にある酸素より過剰に存在する酸素、または、酸素の不足によるＶｏ（酸素ベーカンシー（空孔））を満たす、または充填する機能を有する酸素を示す。第１の絶縁膜１０６から放出される酸素は、酸化物半導体層１０８のチャネル形成領域に拡散させることができることから、酸化物半導体層に形成されうる酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【００４１】
なお、基板１０２が他のデバイスが形成された基板である場合、第１の絶縁膜１０６は、層間絶縁膜としての機能も有する。その場合は、第１の絶縁膜１０６の表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【００４２】
酸化物半導体層１０８として用いることのできる酸化物半導体層は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ｍは、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属元素）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含むことが好ましい。酸化物半導体層１０８に用いることのできる材料、及び形成方法については、トランジスタの作製方法で詳細を説明する。
【００４３】
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【００４４】
また、酸化物半導体層において、水素、窒素、炭素、シリコン、及び主成分以外の金属元素は不純物となる。例えば、水素及び窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。
【００４５】
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳにおける分析において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【００４６】
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
【００４７】
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて低く、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能となる。
【００４８】
また、酸化物半導体層１０８として用いることのできる酸化物半導体は、膜中の局在準位密度を低減することで、酸化物半導体層１０８を用いたトランジスタに安定した電気特性を付与することができる。なお、トランジスタに安定した電気特性を付与するためには、酸化物半導体層１０８中のＣＰＭ測定（ＣＰＭ：Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）で得られる局在準位による吸収係数は、１×１０−３／ｃｍ未満、好ましくは３×１０−４／ｃｍ未満とすればよい。
【００４９】
ソース電極層１１０ａ及びドレイン電極層１１２ａには、酸素と結合し易い導電材料を用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高いＴｉまたはＷを用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散または移動し易い材料も含まれる。
【００５０】
ｎ型領域１０７は、酸化物半導体層１０８中の酸素がソース電極層１１０ａ、及びドレイン電極層１１２ａ側に引き抜かれ、酸化物半導体層１０８の酸素欠損が多い領域である。また、ｎ型領域１０７は、ソース電極層１１０ａ、及びドレイン電極層１１２ａの成分、例えばソース電極層１１０ａ、及びドレイン電極層１１２ａとして、タングステン膜を用いた場合、ｎ型領域１０７中にタングステンの元素が混入する場合もある。
【００５１】
しかしながら、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極及びドレイン電極に酸素と結合し易い導電材料を用いることは好ましくない。
【００５２】
したがって、本実施の形態では、ソース電極及びドレイン電極を積層とし、チャネル長を定めるソース電極層１１０ｂ、及びドレイン電極層１１２ｂには、酸素と結合しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、窒化チタンなどの導電性窒化物、またはルテニウムなどを用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散または移動しにくい材料も含まれる。
【００５３】
上記酸素と結合しにくい導電材料をソース電極層１１０ｂ、及びドレイン電極層１１２ｂに用いることによって、酸化物半導体層１０８に形成されるチャネル形成領域に酸素欠損が形成されることを抑制することができ、チャネルのｎ型化を抑えることができる。したがって、チャネル長が極短いトランジスタであっても良好な電気特性を得ることができる。
【００５４】
なお、上記酸素と結合しにくい導電材料のみでソース電極及びドレイン電極を形成すると、酸化物半導体層１０８とのコンタクト抵抗が高くなりすぎることから、図１に示すように、ソース電極層１１０ａ、及びドレイン電極層１１２ａを酸化物半導体層１０８上に形成し、ソース電極層１１０ａ、及びドレイン電極層１１２ａを覆うようにソース電極層１１０ｂ、及びドレイン電極層１１２ｂを形成することが好ましい。このとき、ソース電極層１１０ａ、及びドレイン電極層１１２ａと酸化物半導体層１０８との接触面積を大として、ソース電極層１１０ｂ、及びドレイン電極層１１２ｂと酸化物半導体層１０８との接触面積は小とすることが好ましい。ソース電極層１１０ａ、及びドレイン電極層１１２ａと酸化物半導体層１０８の接触した領域は、酸素欠損の生成によってｎ型化した領域となる。該ｎ型化した領域によりソース電極層１１０ａ、及びドレイン電極層１１２ａと酸化物半導体層１０８のコンタクト抵抗を下げることができる。したがって、ソース電極層１１０ａ、及びドレイン電極層１１２ａと酸化物半導体層１０８の接触面積を大とすることで、ｎ型化した領域の面積も大とすることが可能となる。
【００５５】
第２の絶縁膜１１４には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、第２の絶縁膜１１４は上記材料の積層であってもよい。なお、第２の絶縁膜１１４は、ゲート絶縁膜としての機能を有する。
【００５６】
第２のゲート電極層１１６、及び第３のゲート電極層１１８には、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの材料を用いることができる。
【００５７】
第３の絶縁膜１２０には、酸素が拡散または移動しにくい材料を用いると良い。また、第３の絶縁膜１２０は、膜中に水素の含有量が少ない材料を用いると良い。第３の絶縁膜１２０中の水素の含有量としては、好ましくは５×１０１９／ｃｍ３未満、さらに好ましくは５×１０１８／ｃｍ３未満とする。なお、第３の絶縁膜１２０は、トランジスタの保護絶縁膜としての機能を有する。第３の絶縁膜１２０中の水素の含有量を上記数値とすることによって、トランジスタのオフ電流を低くすることができる。例えば、第３の絶縁膜１２０としては、窒化シリコン膜、窒化酸化シリコン膜を用いるとよい。
【００５８】
以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、複数のゲート電極層を設けることにより、トランジスタのしきい値電圧を制御し、所謂ノーマリーオフのスイッチング素子を実現することができる。また、当該トランジスタを含む半導体装置を提供することができる。
【００５９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【００６０】
（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に示す半導体装置の作製方法について図２乃至図４を用いて説明する。
【００６１】
まず、基板１０２を準備する。基板１０２には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
【００６２】
次に、基板１０２上に導電膜を形成し、該導電膜を所望の形状に加工することで、第１のゲート電極層１０４を形成する（図２（Ａ）参照）。
【００６３】
第１のゲート電極層１０４としては、例えば、スパッタリング法等により、窒化タンタル、窒化チタン、ルテニウム、またはこれらを主成分とする合金材料を含む導電膜を、単層で、または積層で形成する。
【００６４】
次に、基板１０２、及び第１のゲート電極層１０４上に絶縁膜１０５を形成する（図２（Ｂ）参照）。
【００６５】
絶縁膜１０５としては、第１の絶縁膜１０６に用いることのできる材料を適用することができる。例えば、絶縁膜１０５は、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｎｃｅｄ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどの酸化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層１０８と接する上層は酸化物半導体層１０８への酸素の供給源となりえる酸素を含む材料で形成する。
【００６６】
次に、絶縁膜１０５の表面を平坦化し、第１の絶縁膜１０６を形成する（図２（Ｃ）参照）。第１の絶縁膜１０６は、絶縁膜１０５に対し、ＣＭＰ法等で平坦化処理を行うことで形成することができる。
【００６７】
また、第１の絶縁膜１０６に、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、第１の絶縁膜１０６にさらに過剰な酸素を含有させることができる。
【００６８】
次に、第１の絶縁膜１０６上に酸化物半導体膜をスパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＬＤ（Ｐｕｌｓｅ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜し、選択的にエッチングを行うことで酸化物半導体層１０８を形成する（図２（Ｄ）参照）。なお、エッチングの前に加熱工程を行ってもよい。
【００６９】
酸化物半導体層１０８として用いることのできる酸化物半導体層は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ｍは、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属元素）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【００７０】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【００７１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【００７２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
【００７３】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００７４】
なお、酸化物半導体膜の成膜には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。
【００７５】
ここで酸化物半導体膜の構造について説明する。
【００７６】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【００７７】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【００７８】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【００７９】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００８０】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００８１】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【００８２】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【００８３】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００８４】
また、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【００８５】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【００８６】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００８７】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００８８】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【００８９】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
【００９０】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【００９１】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【００９２】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【００９３】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【００９４】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【００９５】
次に、微結晶酸化物半導体膜について説明する。
【００９６】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【００９７】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【００９８】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【００９９】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１００】
また、ＣＡＡＣ−ＯＳを成膜するために、以下の条件を適用することが好ましい。
【０１０１】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素及び窒素など）の濃度を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１０２】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。
【０１０３】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１０４】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【０１０５】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のモル数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、粉末の種類、及びその混合するモル数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【０１０６】
次に、第１の加熱処理を行うことが好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層１０８の結晶性を高め、さらに第１の絶縁膜１０６、及び酸化物半導体層１０８から水素や水などの不純物を除去することができる。なお、酸化物半導体層１０８を形成するエッチングの前に第１の加熱処理を行ってもよい。
【０１０７】
次に、酸化物半導体層１０８上にソース電極層１１０ａ及びドレイン電極層１１２ａとなる導電膜１０９を形成する（図３（Ａ）参照）。導電膜１０９としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタリング法などにより厚さ１００ｎｍのタングステン膜を形成する。
【０１０８】
次に、導電膜１０９を所望の形状に加工することで、ソース電極層１１０ａ、及びドレイン電極層１１２ａを形成する（図３（Ｂ）参照）。
【０１０９】
このとき、導電膜１０９のオーバーエッチングによって、図３（Ｂ）に示すように酸化物半導体層１０８の一部がエッチングされた形状となる。ただし、導電膜１０９と酸化物半導体層１０８のエッチングの選択比が大きい場合は、酸化物半導体層１０８がほとんどエッチングされない形状となる。なお、導電膜１０９のオーバーエッチングによって、第１の絶縁膜１０６の一部、より具体的にはソース電極層１１０ａ及びドレイン電極層１１２ａの外側の第１の絶縁膜１０６がエッチングされた形状となる場合がある。
【０１１０】
次に、酸化物半導体層１０８、ソース電極層１１０ａ及びドレイン電極層１１２ａ上に、ソース電極層１１０ｂ及びドレイン電極層１１２ｂとなる導電膜１１１を形成する（図３（Ｃ）参照）。導電膜１１１としては、窒化タンタル、窒化チタンなどの導電性窒化物、またはルテニウム、あるいはこれらを主成分とする合金材料を用いることができる。例えば、スパッタリング法などにより厚さ２０ｎｍの窒化タンタル膜を形成する。
【０１１１】
次に、導電膜１１１を酸化物半導体層１０８上で分断するようにエッチングし、ソース電極層１１０ｂ及びドレイン電極層１１２ｂを形成する（図３（Ｄ）参照）。このとき、図３（Ｄ）に示す形状のように、酸化物半導体層１０８の一部がエッチングされた形状としてもよい。また、ソース電極層１１０ｂ及びドレイン電極層１１２ｂのエッチングの際に、第１の絶縁膜１０６の一部、より具体的にはソース電極層１１０ｂ及びドレイン電極層１１２ｂの外側の第１の絶縁膜１０６がエッチングされた形状としてもよい。
【０１１２】
なお、チャネル長（ソース電極層１１０ｂとドレイン電極層１１２ｂとの間）が極短いトランジスタを形成する場合は、まず、ソース電極層１１０ａ及びドレイン電極層１１２ａを覆うような形状に導電膜１１１をエッチングし、その後、電子ビーム露光などの細線加工に適した方法を用いてレジストマスク加工を行い、エッチングすることによって、ソース電極層１１０ｂ及びドレイン電極層１１２ｂを形成することができる。なお、当該レジストマスクとしては、ポジ型のレジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を３０ｎｍ以下とするトランジスタを形成することができる。
【０１１３】
次に、第２の加熱処理を行うことが好ましい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層１０８から、さらに水素や水などの不純物を除去することができる。また、第２の加熱処理を行うことで、ソース電極層１１０ａ、及びドレイン電極層１１２ａと接する酸化物半導体層１０８中にｎ型領域１０７が形成される（図３（Ｄ）参照）。なお、ｎ型領域１０７は、第２の加熱処理で形成する以外にも、導電膜１０９をスパッタリング法等により、形成する際に形成されうる。
【０１１４】
次に、酸化物半導体層１０８、ソース電極層１１０ｂ及びドレイン電極層１１２ｂ上に第２の絶縁膜１１４を形成する（図４（Ａ）参照）。第２の絶縁膜１１４には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどを用いることができる。なお、第２の絶縁膜１１４は、上記材料の積層であってもよい。第２の絶縁膜１１４は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１１５】
また、第２の絶縁膜１１４は、形成後に連続して加熱処理を行うと好ましい。例えば、第２の絶縁膜１１４をＰＥ−ＣＶＤ装置で成膜し、真空中で連続して加熱処理を行う。該加熱処理は、第２の絶縁膜１１４の膜中から、水素、水分等を除去することができる。該加熱処理を行うことによって、脱水または脱水素化された緻密な第２の絶縁膜１１４を形成することができる。
【０１１６】
次に、第２の絶縁膜１１４上に第２のゲート電極層１１６、及び第３のゲート電極層１１８となる導電膜１１５を形成する（図４（Ｂ）参照）。
【０１１７】
導電膜１１５としては、第２のゲート電極層１１６、及び第３のゲート電極層１１８に用いることのできる材料を適用することができる。例えば、導電膜１１５として、厚さ２０ｎｍの窒化タンタル膜と、厚さ４００ｎｍのタングステン膜との積層膜を用いることができる。
【０１１８】
次に、導電膜１１５を所望の形状に加工することで、第２のゲート電極層１１６、及び第３のゲート電極層１１８を形成する（図４（Ｃ）参照）。なお、図４（Ｃ）においては、チャネル長方向の断面のため、第３のゲート電極層１１８は図示されていない。
【０１１９】
次に、第２の絶縁膜１１４、第２のゲート電極層１１６、及び第３のゲート電極層１１８上に第３の絶縁膜１２０を形成する（図４（Ｄ）参照）。第３の絶縁膜１２０としては、酸素が拡散または移動しにくい材料を用いると良い。また、第３の絶縁膜１２０は、膜中に水素の含有量が少ない材料を用いると良い。第３の絶縁膜１２０中の水素の含有量としては、好ましくは５×１０１９／ｃｍ３未満、さらに好ましくは５×１０１８／ｃｍ３未満とする。第３の絶縁膜１２０中の水素の含有量を上記数値とすることによって、トランジスタのオフ電流を低くすることができる。
【０１２０】
例えば、第３の絶縁膜１２０としては、窒化シリコン膜、窒化酸化シリコン膜を用いるとよい。また、第３の絶縁膜１２０は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。とくに、第３の絶縁膜１２０は、スパッタリング法を用いて窒化シリコン膜を形成すると、膜中の水、水素の含有量が少ないため、好ましい。
【０１２１】
次に、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、第１の絶縁膜１０６、第２の絶縁膜１１４から酸素が放出されやすくなり、酸化物半導体層１０８の酸素欠損を低減することができる。
【０１２２】
以上の工程で、図１に示す半導体装置を作製することができる。
【０１２３】
上記実施の形態で開示された、導電膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０１２４】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０１２５】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０１２６】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０１２７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１２８】
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジスタについて図５乃至図９を用いて説明する。
【０１２９】
図５（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様のトランジスタの上面図及び断面図である。図５（Ａ）はトランジスタの上面図を示し、図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ａ３−Ａ４の断面に相当する。また、図５（Ｃ）は、図５（Ａ）に示す一点鎖線Ｂ３−Ｂ４の断面に相当する。なお、図５（Ａ）の上面図では、図の明瞭化のために一部の要素を透過、または省いて図示している。また、実施の形態１で示すトランジスタと、同一部分または同様の機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
【０１３０】
なお、図５（Ｂ）に示す断面図は、チャネル幅方向の断面図であり、図５（Ｃ）に示す断面図は、チャネル長方向の断面図である。
【０１３１】
図５に示す半導体装置は、基板１０２上に形成される第１の絶縁膜１０６と、第１の絶縁膜１０６上に形成される第１の酸化物層２０８ａと、第１の酸化物層２０８ａ上に形成され、チャネル形成領域を含む酸化物半導体層２０８ｂと、酸化物半導体層２０８ｂ上に形成される第２の酸化物層２０８ｃと、第１の酸化物層２０８ａ、酸化物半導体層２０８ｂ、及び第２の酸化物層２０８ｃを覆うように形成される第２の絶縁膜１１４と、酸化物半導体層２０８ｂと電気的に接続されるソース電極層２１０及びドレイン電極層２１２と、を有し、第１の絶縁膜１０６を挟んで形成され、チャネル形成領域に重畳する第１のゲート電極層１０４と、第２の絶縁膜１１４を挟んで形成され、チャネル形成領域に重畳する第２のゲート電極層１１６と、第２の絶縁膜１１４を挟んで酸化物積層２０８のチャネル幅方向の側面に重畳する第３のゲート電極層１１８と、を有する。
【０１３２】
なお、第１の酸化物層２０８ａ、酸化物半導体層２０８ｂ、及び第２の酸化物層２０８ｃは、酸化物積層２０８を構成している。
【０１３３】
このように、本発明の一態様は、酸化物半導体層２０８ｂに対し、複数のゲート電極層を設け、該複数のゲート電極層を用いることにより、酸化物半導体を用いたトランジスタのしきい値電圧を制御し、ノーマリーオフのトランジスタとすることができる。例えば、第１のゲート電極層１０４、及び第３のゲート電極層１１８は、トランジスタのしきい値電圧を制御するための電極として用いることができる。また、第２のゲート電極層１１６は、トランジスタの駆動制御用の電極として用いることができる。
【０１３４】
本実施の形態に示す半導体装置のしきい値電圧の制御方法としては、例えば、第１のゲート電極層１０４に与える電位を接地電位（ＧＮＤともいう）またはフローティングとし、第３のゲート電極層１１８に与える電位をマイナス電位とすることができる。第１のゲート電極層１０４、及び第３のゲート電極層１１８に上述した電位を与えることで、トランジスタのしきい値電圧をプラス方向にシフトさせることができる。
【０１３５】
また、図５に示す半導体装置は、図１に示す半導体装置と異なる点として、酸化物半導体層、ソース電極層及びドレイン電極層の構造である。より、具体的には、図５に示す半導体装置は、図１に示す酸化物半導体層１０８の代わりに、第１の酸化物層２０８ａと、酸化物半導体層２０８ｂと、第２の酸化物層２０８ｃを含む酸化物積層２０８を適用した構造である。また、ソース電極層１１０及びドレイン電極層１１２の代わりに、ソース電極層２１０及びドレイン電極層２１２を適用した構造である。
【０１３６】
まず、ソース電極層２１０及びドレイン電極層２１２の詳細について、以下説明を行う。
【０１３７】
ソース電極層２１０は、ソース電極層２１０ａとソース電極層２１０ｂを有する。また、ドレイン電極層２１２は、ドレイン電極層２１２ａとドレイン電極層２１２ｂを有する。ソース電極層２１０ａ及びドレイン電極層２１２ａとしては、実施の形態１に示すソース電極層１１０ａ及びドレイン電極層１１２ａに用いることのできる材料を適用することができる。また、ソース電極層２１０ｂ及びドレイン電極層２１２ｂとしては、実施の形態１に示すソース電極層１１０ｂ及びドレイン電極層１１２ｂに用いることのできる材料を適用することができる。
【０１３８】
ソース電極層２１０、及びドレイン電極層２１２は、その端部の断面形状が図１に示すソース電極層１１０、及びドレイン電極層１１２と異なる。より、具体的には、ソース電極層２１０及びドレイン電極層２１２の端部は、垂直に切り立った断面形状とするよりは、側面が傾斜しており、先端部が先細るようにして終端させることが好ましい。すなわち、ソース電極層２１０、及びドレイン電極層２１２の断面構造は、酸化物積層２０８と接する下端部と、下端部よりも外側に設けられた上端部と、を有し、下端部及び上端部のいずれか一方または双方が、曲率を持って形成される構造である。ソース電極層２１０、及びドレイン電極層２１２の側面を上述した構造とすることで、第２の絶縁膜１１４の被覆性を向上させることができる。これにより、第２の絶縁膜１１４の絶縁耐圧を向上させることができる。
【０１３９】
また、ソース電極層２１０及びドレイン電極層２１２の形成条件としては、高密度プラズマ源であるＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を備えるドライエッチング装置を用いることができる。例えば、ソース電極層２１０ａ及びドレイン電極層２１２ａとしては、ＩＣＰ＝２０００Ｗ、Ｂｉａｓ＝５０Ｗ、圧力＝０．６７Ｐａ、流量比ＣＦ４／Ｏ２＝６０／４０ｓｃｃｍ、基板温度＝４０℃のエッチング条件を用いることができる。また、ソース電極層２１０ｂ及びドレイン電極層２１２ｂとしては、ＩＣＰ＝２０００Ｗ、Ｂｉａｓ＝５０Ｗ、圧力０．６７Ｐａ、流量ＣＦ４＝１００ｓｃｃｍ、基板温度＝４０℃のエッチング条件を用いることができる。
【０１４０】
なお、図５（Ｃ）において、酸化物積層２０８中のｎ型化した領域をｎ型領域２０７として示す。ｎ型領域２０７は、第２の酸化物層２０８ｃ、及び酸化物半導体層２０８ｂに形成されうる。したがって、ｎ型領域２０７は、トランジスタのソース領域またはドレイン領域として用いることができる。
【０１４１】
また、第２のゲート電極層１１６をトランジスタの駆動制御用の電極として用いた場合、チャネル形成領域とは、図５（Ｃ）において、酸化物積層２０８の第２のゲート電極層１１６が重畳している領域をいう。ただし、酸化物積層２０８中にｎ型領域２０７が形成される場合においては、酸化物積層２０８の第２のゲート電極層１１６が重畳し、且つｎ型領域２０７に挟まれた領域がチャネル形成領域となる。このように、チャネル形成領域は、酸化物積層２０８の第２のゲート電極層１１６が重畳している領域に主に形成され、酸化物積層２０８の半導体特性に依存する。したがって、酸化物積層２０８の第２のゲート電極層１１６が重畳した領域は、ｉ型の場合にはチャネル形成領域となり、ｎ型の場合にはチャネル形成領域とならない場合がある。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。例えば、図５（Ｃ）において、酸化物半導体層２０８ｂの第２のゲート電極層１１６が重畳し、且つソース電極層２１０ｂとドレイン電極層２１２ｂの間をいう。
【０１４２】
次に、図５に示す酸化物積層２０８について、図６乃至図８を用いて説明を行う。
【０１４３】
図６に示す積層構造は、第１の絶縁膜１０６と、第２の絶縁膜１１４との間に、酸化物積層２０８を有して構成される。また、酸化物積層２０８は、第１の酸化物層２０８ａ、酸化物半導体層２０８ｂ、及び第２の酸化物層２０８ｃを含む。
【０１４４】
酸化物半導体層２０８ｂは、実施の形態１に示す酸化物半導体層１０８と同様の構成とすることができる。
【０１４５】
第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃは、酸化物半導体層２０８ｂを構成する金属元素を一種以上含む酸化物層である。
【０１４６】
酸化物半導体層２０８ｂとしては、少なくともインジウム、亜鉛及びＭ（Ｍは、Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属元素）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含む。酸化物半導体層２０８ｂとしては、酸化物半導体層２０８ｂがインジウムを含むと、トランジスタのキャリア移動度が高くなるため、好ましい。
【０１４７】
酸化物半導体層２０８ｂの下層の第１の酸化物層２０８ａとしてはＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属元素）で表記され、酸化物半導体層２０８ｂよりもＩｎに対するＭの原子数比が高い酸化物層を含む。具体的には、第１の酸化物層２０８ａとして、酸化物半導体層２０８ｂよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、第１の酸化物層２０８ａは酸化物半導体層２０８ｂよりも酸素欠損が生じにくい酸化物層である。
【０１４８】
また、酸化物半導体層２０８ｂの上層の第２の酸化物層２０８ｃとしては、第１の酸化物層２０８ａと同様にＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属元素）で表記され、酸化物半導体層２０８ｂよりもＩｎに対するＭの原子数比が高い酸化物層を含む。具体的には、第２の酸化物層２０８ｃとして、酸化物半導体層２０８ｂよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。
【０１４９】
つまり、第１の酸化物層２０８ａ、酸化物半導体層２０８ｂ、第２の酸化物層２０８ｃが、少なくともインジウム、亜鉛及びＭ（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属元素）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物層２０８ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層２０８ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第２の酸化物層２０８ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１及びｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１及びｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層２０８ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【０１５０】
なお、第１の酸化物層２０８ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層２０８ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物層２０８ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
【０１５１】
なお、第１の酸化物層２０８ａと、第２の酸化物層２０８ｃとは、異なる構成元素を含む層としてもよいし、同じ構成元素を同一の原子数比で、または異なる原子数比で含む層としてもよい。
【０１５２】
第１の酸化物層２０８ａ、酸化物半導体層２０８ｂ、及び第２の酸化物層２０８ｃには、例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。具体的には、第１の酸化物層２０８ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができ、酸化物半導体層２０８ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができ、第２の酸化物層２０８ｃとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができる。
【０１５３】
第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層２０８ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０１５４】
また、第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃは、酸化物半導体層２０８ｂを構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層２０８ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物層で形成することが好ましい。すなわち、第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃは、酸化物半導体層２０８ｂを構成する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層２０８ｂよりも、０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近い酸化物層で形成することが好ましい。
【０１５５】
このような構造において、例えば、第２のゲート電極層１１６に電界を印加すると、酸化物積層２０８のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層２０８ｂにチャネルが形成される。すなわち、酸化物半導体層２０８ｂと第２の絶縁膜１１４との間に第２の酸化物層２０８ｃが形成されていることによって、トランジスタのチャネルを第２の絶縁膜１１４と接しない構造とすることができる。
【０１５６】
ここで、酸化物積層２０８のバンド構造を説明する。バンド構造の解析は、第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層２０８ｂに相当する層としてエネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物積層２０８に相当する積層を作製して行っている。なお、便宜的に当該積層を酸化物積層、当該積層を構成するそれぞれの層を第１の酸化物層、酸化物半導体層、第２の酸化物層と称して説明する。
【０１５７】
第１の酸化物層、酸化物半導体層、第２の酸化物層の膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定した。また、第１の酸化物層と酸化物半導体層との界面近傍のエネルギーギャップは３ｅＶ、酸化物半導体層と第２の酸化物層との界面近傍のエネルギーギャップは３ｅＶとした。
【０１５８】
図７（Ａ）は、酸化物積層を第２の酸化物層からエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
【０１５９】
図７（Ｂ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）をプロットした図である。
【０１６０】
そして、図７（Ｂ）を模式的に示したバンド構造の一部が、図８（Ａ）である。図８（Ａ）では、第１の酸化物層及び第２の酸化物層と接して、酸化シリコン膜を設けた場合について説明する。ここで、縦軸はエネルギーを、横軸は距離を、それぞれ示す。また、ＥｃＩ１及びＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物層の伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層の伝導帯下端のエネルギー、ＥｃＳ３は第２の酸化物層の伝導帯下端のエネルギーを示す。
【０１６１】
図８（Ａ）に示すように、第１の酸化物層、酸化物半導体層、第２の酸化物層において、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物層、酸化物半導体層、第２の酸化物層の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。
【０１６２】
なお、図８（Ａ）では第１の酸化物層及び第２の酸化物層が同様のエネルギーギャップを有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャップを有する酸化物層であっても構わない。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図８（Ｂ）のように示される。また、図８に示さないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。
【０１６３】
図７（Ａ）、（Ｂ）及び図８（Ａ）、（Ｂ）より、酸化物積層における酸化物半導体層がウェル（井戸）となり、酸化物積層を用いたトランジスタにおいて、チャネルが酸化物半導体層に形成されることがわかる。なお、酸化物積層は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
【０１６４】
第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃは、酸化物半導体層２０８ｂを構成する金属元素を一種以上含む酸化物層であるから、酸化物積層２０８は主成分を共通して積層された酸化物積層ともいえる。主成分を共通として積層された酸化物積層は、各層を単に積層するのではなく連続接合（ここでは、特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。なぜなら、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまうためである。
【０１６５】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０１６６】
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
【０１６７】
酸化物半導体層２０８ｂの上層または下層に設けられる第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃはバリア層として機能し、酸化物積層２０８に接する絶縁層（第１の絶縁膜１０６及び第２の絶縁膜１１４）と、酸化物積層２０８との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な経路（キャリアパス）となる酸化物半導体層２０８ｂへと及ぶことを抑制することができる。
【０１６８】
例えば、酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下するため、酸化物半導体層に含まれる酸素欠損を低減することが必要となる。酸化物積層２０８においては、酸化物半導体層２０８ｂと比較して酸素欠損の生じにくい酸化物層を酸化物半導体層２０８ｂの上下に接して設けることで、酸化物半導体層２０８ｂにおける酸素欠損を低減することができる。例えば、酸化物半導体層２０８ｂは、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を１×１０−３／ｃｍ未満、好ましくは１×１０−４／ｃｍ未満とすることができる。
【０１６９】
また、酸化物半導体層２０８ｂが、構成元素の異なる絶縁層（例えば、酸化シリコン膜を含む下地絶縁層）と接する場合、チャネルが形成される酸化物半導体層２０８ｂに不純物元素（例えばシリコン）が混入することがある。混入した不純物元素によって２層の界面に界面準位が形成されると、トランジスタのしきい値電圧が変動する等の電気特性の低下の要因となる。しかしながら、酸化物積層２０８においては酸化物半導体層２０８ｂを構成する金属元素を一種以上含んで第１の酸化物層２０８ａが構成されるため、第１の酸化物層２０８ａと酸化物半導体層２０８ｂの界面に界面準位を形成しにくくなる。よって第１の酸化物層２０８ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
【０１７０】
また、第２の絶縁膜１１４と酸化物半導体層２０８ｂとの界面近傍にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、酸化物積層２０８においては、酸化物半導体層２０８ｂを構成する金属元素を一種以上含んで第２の酸化物層２０８ｃが構成されるため、酸化物半導体層２０８ｂと第２の酸化物層２０８ｃとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
【０１７１】
また、第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃは、酸化物積層２０８に接する絶縁層（第１の絶縁膜１０６、第２の絶縁膜１１４）の構成元素が、酸化物半導体層２０８ｂへ混入して、不純物による準位が形成されることを抑制するためのバリア層としても機能する。
【０１７２】
例えば、酸化物積層２０８に接する第１の絶縁膜１０６、または第２の絶縁膜１１４として、シリコンを含む絶縁層を用いる場合、該絶縁層中のシリコン、または絶縁層中に混入されうる炭素が、第１の酸化物層２０８ａまたは第２の酸化物層２０８ｃの中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化することがある。
【０１７３】
しかしながら、第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃの膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層２０８ｂにまで到達しないため、不純物準位の影響は低減される。
【０１７４】
ここで、酸化物半導体層に含まれるシリコンの濃度は３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層に含まれる炭素の濃度は３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１７ａｔｏｍｓ／ｃｍ３以下とする。特に酸化物半導体層２０８ｂに第１４族元素であるシリコンまたは炭素が多く混入しないように、第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃで、キャリアパスとなる酸化物半導体層２０８ｂを挟む、または囲む構成とすることが好ましい。すなわち、酸化物半導体層２０８ｂに含まれるシリコン及び炭素の濃度は、第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃに含まれるシリコン及び炭素の濃度よりも低いことが好ましい。
【０１７５】
なお、酸化物半導体層中の不純物濃度は二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することができる。
【０１７６】
また、水素や水分が酸化物半導体層に含まれてしまうとドナーを作りｎ型化するため、酸化物積層２０８の上方に水素や水分が外部から侵入することを防止する保護絶縁層（窒化シリコン層など）を設けることは、井戸型構造を実現する上で有用である。
【０１７７】
なお、図８に示すように、第１の酸化物層及び第２の酸化物層と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物層及び第２の酸化物層があることにより、酸化物半導体層と当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面またはその近傍にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０１７８】
したがって、ＥｃＳ１及びＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。
【０１７９】
多層構造を構成する各酸化物層は、少なくともインジウム（Ｉｎ）を含み、スパッタリング法好ましくはＤＣスパッタリング法で成膜することのできるスパッタリングターゲットを用いて成膜する。スパッタリングターゲットにインジウムを含ませることで導電性が高まるため、ＤＣスパッタリング法で成膜することを容易なものとする。
【０１８０】
第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃを構成する材料は、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属元素）で表記される材料を用いる。Ｍとしては、Ｇａを用いることが好ましい。但し、含ませるＧａの割合が多い、具体的にはＩｎＧａＸＺｎＹＯＺで表記できる材料でＸ＝１０を超えると成膜時に粉が発生する恐れがあり、ＤＣスパッタリング法で成膜することが困難となりため不適である。
【０１８１】
なお、第１の酸化物層２０８ａ及び第２の酸化物層２０８ｃは、酸化物半導体層２０８ｂに用いる材料よりもインジウムの原子数比が少ない材料を用いる。酸化物層中のインジウムやガリウムなどの含有量は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳ）や、Ｘ線電子分光法（ＸＰＳ）で比較できる。
【０１８２】
第１の酸化物層２０８ａは、第１の絶縁膜１０６の構成元素（例えば、シリコン）を不純物として含有することで、非晶質構造を有する場合がある。但し、チャネルを形成する酸化物半導体層２０８ｂは、結晶部を有することが好ましい。非晶質構造を有する第１の酸化物層２０８ａ上に結晶部を有する酸化物半導体層２０８ｂを積層する場合、当該酸化物積層を、結晶構造の異なるヘテロ構造と呼ぶことができる。
【０１８３】
また、第２の酸化物層２０８ｃは、非晶質構造としてもよいし、結晶部を有していてもよい。但し、結晶部を有する酸化物半導体層２０８ｂ上に第２の酸化物層２０８ｃを成膜すると、第２の酸化物層２０８ｃも結晶構造を有する膜になりやすく、その場合には、酸化物半導体層２０８ｂと第２の酸化物層２０８ｃの境界を断面ＴＥＭ（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）観察では判別することが困難となる場合もある。ただし、第２の酸化物層２０８ｃの結晶性は酸化物半導体層２０８ｂよりも低いため、結晶性の程度で境界を判別できると言える。
【０１８４】
なお、酸化物積層２０８において、少なくとも酸化物半導体層２０８ｂは、ＣＡＡＣ−ＯＳであることが好ましい。ＣＡＡＣ−ＯＳについては、実施の形態２に記載する内容を参酌することで形成することができる。酸化物半導体層２０８ｂは、上述したＣＡＡＣ−ＯＳのような高い結晶性を有する構造とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。
【０１８５】
以上のように、酸化物半導体に接し酸化物を形成し、酸化物半導体と酸化物とを含む酸化物積層とすることによって、水素、水分等の不純物または酸化物半導体に接する絶縁膜からの不純物が、酸化物半導体膜中に入り込むことによってキャリアが形成されるのを抑制することができる。
【０１８６】
また、このような酸化物積層の構造とすることで、酸化物と酸化物半導体との界面において、界面散乱が起こりにくい。よって、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。また、酸化物半導体に接して酸化物を形成することによって、該酸化物半導体膜中に不純物が入り込むのを抑制することができるため、該酸化物半導体を用いたトランジスタに安定した電気特性を付与することができる。
【０１８７】
また、酸化物半導体層２０８ｂを含む酸化物積層２０８は、図９に示す構成としても良い。
【０１８８】
図９（Ａ）乃至図９（Ｃ）に、酸化物積層２５８の断面構造例を示す。酸化物積層２５８は、第１の絶縁膜１０６の上に第１の酸化物層２０８ａと、第１の酸化物層２０８ａ上に設けられた酸化物半導体層２０８ｂと、酸化物半導体層２０８ｂ上に設けられた第２の酸化物層２０８ｃと、第１の酸化物層２０８ａの側面、酸化物半導体層２０８ｂの側面に接して設けられた第３の酸化物層２０８ｄと、を有する。このとき、酸化物半導体層２０８ｂは、第１の酸化物層２０８ａ、第２の酸化物層２０８ｃ、及び第３の酸化物層２０８ｄにより囲まれている。また、第３の酸化物層２０８ｄは、第２の絶縁膜１１４に接し、また、第２の絶縁膜１１４に接して第２のゲート電極層１１６が設けられている。
【０１８９】
図９（Ａ）に示す酸化物積層２５８は、任意の一又は複数の曲率半径で定義される曲面を有する。このとき、第２の絶縁膜１１４に接する第３の酸化物層２０８ｄの面の少なくとも一部は曲面である。
【０１９０】
第３の酸化物層２０８ｄは、例えば第１の酸化物層２０８ａに適用可能な材料を含む。第３の酸化物層２０８ｄは、例えばドライエッチング法などにより、第１の酸化物層２０８ａ、酸化物半導体層２０８ｂ、及び第２の酸化物層２０８ｃをエッチングする際に、第１の酸化物層２０８ａの反応生成物が酸化物半導体層２０８ｂ及び第２の酸化物層２０８ｃの側面に付着することにより生成される。
【０１９１】
また、第３の酸化物層２０８ｄの形成時において、第１の絶縁膜１０６がオーバーエッチングされ、第１の絶縁膜１０６は、断面において階段状に形成されうる場合がある。
【０１９２】
また、第１の酸化物層２０８ａ、第２の酸化物層２０８ｃ、及び第３の酸化物層２０８ｄは厳密に区別のつかない場合がある。そのため、酸化物半導体層２０８ｂが酸化物に囲まれていると言い換えることもできる。
【０１９３】
また、酸化物積層２５８が図９（Ｂ）に示す構造であってもよい。図９（Ｂ）に示す酸化物積層２５８は、端部に傾斜（テーパー角）領域を有する構造である。端部に傾斜（テーパー角）領域を設けることにより、第２の絶縁膜１１４の被覆性を向上させることができる。また、図９（Ｃ）に示すように、上記テーパ領域の一部が削られた構造であってもよい。
【０１９４】
以上のように、本実施の形態に示す半導体装置は、酸化物半導体層と、酸化物半導体層の上側及び下側に接して設けられる酸化物層の積層でなる酸化物積層の断面は、曲面又は傾斜領域を有する。酸化物積層の断面に曲面又は傾斜領域を有することで、酸化物積層上に形成される膜の被覆性を向上させることができる。よって、酸化物積層上に形成された膜を均一に形成することができ、膜密度の低い領域や、膜が形成されていない領域から酸化物積層中に不純物元素が入り込み、半導体装置の特性を劣化させることを抑制し、安定した特性の半導体装置とすることができる。
【０１９５】
以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、複数のゲート電極層を設けることにより、トランジスタの電気的特性のしきい値電圧を制御し、所謂ノーマリーオフのスイッチング素子を実現することができる。また、当該トランジスタを含む半導体装置を提供することができる。
【０１９６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１９７】
（実施の形態４）
本実施の形態では、実施の形態３に示す図５で説明したトランジスタの変形例について、図１０を用いて説明を行う。
【０１９８】
図１０（Ａ）、（Ｂ）、（Ｃ）は、本発明の一態様のトランジスタの上面図及び断面図である。図１０（Ａ）はトランジスタの上面図を示し、図１０（Ｂ）は、図１０（Ａ）に示す一点鎖線Ａ５−Ａ６の断面に相当する。また、図１０（Ｃ）は、図１０（Ａ）に示す一点鎖線Ｂ５−Ｂ６の断面に相当する。なお、図１０（Ａ）の上面図では、図の明瞭化のために一部の要素を透過、または省いて図示している。また、実施の形態１または実施の形態３で示すトランジスタと、同一部分または同様の機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
【０１９９】
なお、図１０（Ｂ）に示す断面図は、チャネル幅方向の断面図であり、図１０（Ｃ）に示す断面図は、チャネル長方向の断面図である。
【０２００】
図１０に示す半導体装置は、第１の絶縁膜１０６と、第１の絶縁膜１０６上に形成され、チャネル形成領域を含む酸化物積層３０８と、酸化物積層３０８上に形成される第２の絶縁膜１１４と、酸化物積層３０８と電気的に接続されるソース電極層２１０及びドレイン電極層２１２と、を有し、第１の絶縁膜１０６を挟んで形成され、チャネル形成領域に重畳する第１のゲート電極層１０４と、第２の絶縁膜１１４を挟んで形成され、チャネル形成領域に重畳する第２のゲート電極層１１６と、第２の絶縁膜１１４を挟んで酸化物積層３０８のチャネル幅方向の側面に重畳する第３のゲート電極層１１８と、を有する。
【０２０１】
酸化物積層３０８は、第１の酸化物層３０８ａと、酸化物半導体層３０８ｂと、第２の酸化物層３０８ｃと、第３の酸化物層３０８ｄと、を有する。
【０２０２】
このように、本発明の一態様は、酸化物半導体層３０８ｂに対し、複数のゲート電極層を設け、該複数のゲート電極層を用いることにより、酸化物半導体を用いたトランジスタのしきい値電圧を制御し、ノーマリーオフのトランジスタとすることができる。例えば、第１のゲート電極層１０４、及び第３のゲート電極層１１８は、トランジスタのしきい値電圧を制御するための電極として用いることができる。また、第２のゲート電極層１１６は、トランジスタの駆動制御用の電極として用いることができる。ただし、第１乃至第３のゲート電極層の構成は、これに限定されず、例えば、第２のゲート電極層１１６をトランジスタのしきい値電圧を制御するための電極として用いても良い。
【０２０３】
本実施の形態に示す半導体装置のしきい値電圧の制御方法としては、例えば、第１のゲート電極層１０４に与える電位を接地電位（ＧＮＤともいう）またはフローティングとし、第３のゲート電極層１１８に与える電位をマイナス電位とすることができる。第１のゲート電極層１０４、及び第３のゲート電極層１１８に上述した電位を与えることで、トランジスタのしきい値電圧をプラス方向にシフトさせることができる。
【０２０４】
また、図１０に示す半導体装置は、図５に示す半導体装置と異なる点として、酸化物積層の構造である。より具体的には、酸化物積層の形成方法が異なる。図１０に示す半導体装置の酸化物積層３０８は、以下のように形成することができる。第１の酸化物層３０８ａ、酸化物半導体層３０８ｂ、及び第２の酸化物層３０８ｃを形成した後、ソース電極層２１０、及びドレイン電極層２１２を形成する。さらに、第２の酸化物層３０８ｃ、ソース電極層２１０、及びドレイン電極層２１２上に第３の酸化物層３０８ｄを形成することで、酸化物積層３０８を形成することができる。
【０２０５】
第１の酸化物層３０８ａ、酸化物半導体層３０８ｂ、及び第２の酸化物層３０８ｃは、それぞれ、実施の形態３に示す第１の酸化物層２０８ａ、酸化物半導体層２０８ｂ、及び第２の酸化物層２０８ｃと同様の組成の材料により形成することができる。第３の酸化物層３０８ｄは、第１の酸化物層３０８ａ、第２の酸化物層３０８ｃと同様の組成の材料により形成することができる。
【０２０６】
例えば、第１の酸化物層３０８ａ、酸化物半導体層３０８ｂ、第２の酸化物層３０８ｃ、及び第３の酸化物層３０８ｄとしては、例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。具体的には、第１の酸化物層３０８ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができ、酸化物半導体層３０８ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができ、第２の酸化物層３０８ｃとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができる。
【０２０７】
なお、上記構成において、第３の酸化物層３０８ｄは、第２の酸化物層３０８ｃのＧａの含有量と同じ、または第２の酸化物層３０８ｃのＧａの含有量よりも多くすると好ましい。第３の酸化物層３０８ｄのＧａの含有量を第２の酸化物層３０８ｃよりも多くすることで、伝導帯下端のエネルギーが第２の酸化物層３０８ｃよりも真空準位に近くすることができる。
【０２０８】
上記構成を満たす酸化物積層３０８の構造としては、例えば、第１の酸化物層３０８ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体層３０８ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用い、第２の酸化物層３０８ｃとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用い、第３の酸化物層３０８ｄとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。ただし、酸化物積層３０８の構造としては、上記構成に限定されず、例えば、第２の酸化物層３０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用い、第３の酸化物層３０８ｄとして、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい。
【０２０９】
また、第３の酸化物層３０８ｄの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０２１０】
以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、複数のゲート電極層を設けることにより、トランジスタの電気的特性のしきい値電圧を制御し、所謂ノーマリーオフのスイッチング素子を実現することができる。また、当該トランジスタを含む半導体装置を提供することができる。
【０２１１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２１２】
（実施の形態５）
本実施の形態では、上記実施の形態における半導体装置の一例として、半導体記憶装置の例について説明する。
【０２１３】
本実施の形態における半導体装置の例は、２ビット以上のデータの記憶が可能な複数のメモリセルを備えたメモリセルアレイを具備する。
【０２１４】
本実施の形態の半導体装置におけるメモリセルアレイについて、図１１を用いて説明する。
【０２１５】
図１１（Ａ）は、本実施の形態におけるメモリセルアレイの回路構成例を示している。図１１（Ａ）に示すメモリセルアレイは、複数のメモリセル３００と、複数のビット線ＢＬと、複数のワード線ＷＬ（ワード線ＷＬ＿１及びワード線ＷＬ＿２を含む）と、複数の容量線ＣＬ（容量線ＣＬ＿１及び容量線ＣＬ＿２を含む）と、ソース線ＳＬと、複数のゲート線ＳＧＬ（ゲート線ＳＧＬ＿ａ及びゲート線ＳＧＬ＿ｂを含む）と、を有する。なお、図１１（Ａ）では、２つのメモリセルを示しているが、これに限定されず、行列方向にマトリクス状に配置されていればよい。
【０２１６】
また、複数のビット線ＢＬのそれぞれの電位は、例えばデコーダを用いた駆動回路により制御される。また、複数のワード線ＷＬのそれぞれの電位は、例えばデコーダを用いた駆動回路により制御される。また、複数の容量線ＣＬのそれぞれの電位は、例えばデコーダを用いた駆動回路により制御される。また、ソース線ＳＬには、例えば定電位が与えられる。また、複数のゲート線ＳＧＬのそれぞれには、例えば信号または定電位が与えられる。なお、複数のゲート線ＳＧＬに同じ信号または定電位を与えてもよい。また、複数のゲート線ＳＧＬに信号を入力する場合、複数のゲート線ＳＧＬのそれぞれの電位は、例えばデコーダを用いた駆動回路により制御される。
【０２１７】
メモリセル３００は、複数のサブメモリセル３０１（サブメモリセル３０１＿１及びサブメモリセル３０１＿２を含む）を有する。
【０２１８】
複数のサブメモリセル３０１のそれぞれは、１ビット以上のデータを記憶する機能を有する。なお、複数のサブメモリセル３０１が複数のビットのデータを記憶する機能を有していてもよい。例えば、ビット線ＢＬの電位として、４種以上の電位を用いることにより、１つのサブメモリセルに記憶可能なデータのビット数を増やすことができる。
【０２１９】
サブメモリセル３０１のそれぞれは、トランジスタ３１１と、容量素子３１２と、トランジスタ３１３と、を有する。
【０２２０】
トランジスタ３１１のソースは、複数のビット線ＢＬの一つに電気的に接続される。また、トランジスタ３１１は、データを書き込むか否かを選択する選択トランジスタとしての機能を有する。また、トランジスタ３１１としては、先の実施の形態に示す半導体装置の構造を用いることができる。
【０２２１】
このとき、１つのメモリセル３００において、複数のサブメモリセル３０１が有するトランジスタ３１１は、同一の酸化物半導体層または酸化物積層を用いて形成される。例えば、サブメモリセル３０１＿１のトランジスタ３１１とサブメモリセル３０１＿２のトランジスタ３１１とは同じ酸化物半導体層を用いて形成される。
【０２２２】
このとき、複数のサブメモリセル３０１が有するトランジスタ３１１のしきい値電圧は、複数のゲート線ＳＧＬにより制御される。例えば、図１１（Ａ）において、サブメモリセル３０１＿１のトランジスタ３１１と、サブメモリセル３０１＿２のトランジスタ３１１のしきい値電圧は、ゲート線ＳＧＬ＿ａ及びゲート線ＳＧＬ＿ｂにより制御される。
【０２２３】
このように、複数のサブメモリセル３０１間で同じゲート線ＳＧＬを用いることにより、サブメモリセル３０１毎にゲート線ＳＧＬを設ける場合と比較してゲート線ＳＧＬの数を少なくできる。
【０２２４】
容量素子３１２の一対の電極の一方は、トランジスタ３１１のドレインに電気的に接続され、他方は、複数の容量線ＣＬの一つに電気的に接続される。なお、容量素子３１２は、データを保持する保持容量としての機能を有する。
【０２２５】
トランジスタ３１３のゲートは、トランジスタ３１１のドレインに電気的に接続され、ソース及びドレインの一方は、複数のビット線ＢＬの一つに電気的に接続され、他方は、ソース線ＳＬに電気的に接続される。なお、トランジスタ３１３は、出力するデータの値を設定する出力トランジスタとしての機能を有する。
【０２２６】
以上が図１１（Ａ）に示すメモリセルアレイの回路構成例の説明である。
【０２２７】
さらに、図１１（Ａ）に示すメモリセルアレイの駆動方法例について、図１１（Ｂ）及び図１１（Ｃ）を用いて説明する。図１１（Ｂ）及び図１１（Ｃ）は、図１１（Ａ）に示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例としてサブメモリセル３０１＿１、サブメモリセル３０１＿２に順次１ビットのデータを書き込み、その後書き込まれたデータを読み出す場合について説明する。また、トランジスタ３１１をｎチャネル型トランジスタとし、トランジスタ３１３をｐチャネル型トランジスタとする。
【０２２８】
まず、サブメモリセル３０１＿１にデータを書き込む場合、期間Ｔ１１において、ワード線ＷＬ＿１の電位を電位ＶＨにしてサブメモリセル３０１＿１のトランジスタ３１１をオン状態にする。電位ＶＨは、例えば基準電位より大きい値の電位（例えば高電源電位）である。電位ＶＨはハイレベルの電位に相当する。
【０２２９】
サブメモリセル３０１＿１において、トランジスタ３１１がオン状態のとき、トランジスタ３１３のゲートの電位がビット線ＢＬの電位と同等の値になる。これにより、サブメモリセル３０１＿１にデータが書き込まれる。
【０２３０】
次に、期間Ｔ１２において、ワード線ＷＬ＿１の電位を電位ＶＬにしてサブメモリセル３０１＿１のトランジスタ３１１をオフ状態にし、ワード線ＷＬ＿２の電位を電位ＶＨにしてサブメモリセル３０１＿２のトランジスタ３１１をオン状態にする。電位ＶＬは、例えば基準電位以下の電位である。電位ＶＬはローレベルの電位に相当する。
【０２３１】
サブメモリセル３０１＿２において、トランジスタ３１１がオン状態のとき、トランジスタ３１３のゲートの電位がビット線ＢＬの電位と同等の値になる。これにより、サブメモリセル３０１＿２にデータが書き込まれる。
【０２３２】
以上により、メモリセル３００に２ビットのデータが書き込まれる。
【０２３３】
その後、期間Ｔ１３において、ワード線ＷＬ＿１及びワード線ＷＬ＿２の電位を電位ＶＬにしてサブメモリセル３０１＿１及びサブメモリセル３０１＿２のトランジスタ３１１をオフ状態にすることにより、書き込まれたデータが保持される。
【０２３４】
なお、期間Ｔ１１乃至期間Ｔ１３の間、ゲート線ＳＧＬ＿ａ及びゲート線ＳＧＬ＿ｂの電位を電位ＶＬ２する。電位ＶＬ２は、負電位である。ゲート線ＳＧＬ＿ａ及びゲート線ＳＧＬ＿ｂの電位を電位ＶＬ２に設定することにより、サブメモリセル３０１＿１及びサブメモリセル３０１＿２のトランジスタ３１１のしきい値電圧が正の方向にシフトする。よって、サブメモリセル３０１＿１及びサブメモリセル３０１＿２のトランジスタ３１１のリーク電流を低減することができる。
【０２３５】
このとき、サブメモリセル３０１＿１及びサブメモリセル３０１＿２のトランジスタ３１３のゲートは、浮遊状態になり、トランジスタ３１３のゲートに蓄積された電荷は、一定期間保持される。
【０２３６】
さらに、上記動作を各行のメモリセル３００毎に行うことにより、全てのメモリセル３００にデータを書き込むことができる。
【０２３７】
また、メモリセル３００からデータを読み出す場合、期間Ｔ２１においてワード線ＷＬ＿１及びワード線ＷＬ＿２の電位を電位ＶＬにしてサブメモリセル３０１＿１及びサブメモリセル３０１＿２のトランジスタ３１１をオフ状態にする。また、容量線ＣＬ＿１の電位を電位ＶＬにし、容量線ＣＬ＿２の電位を電位ＶＨにする。
【０２３８】
このとき、サブメモリセル３０１＿１において、トランジスタ３１３の抵抗値は、トランジスタ３１３のゲートの電位に応じて決まる。よって、トランジスタ３１３のソース及びドレインの間に流れる電流に応じた値の電位をデータとしてサブメモリセル３０１＿１からビット線ＢＬを介して読み出すことができる。
【０２３９】
次に、期間Ｔ２２においてワード線ＷＬ＿１及びワード線ＷＬ＿２の電位を電位ＶＬにしてサブメモリセル３０１＿１及びサブメモリセル３０１＿２のトランジスタ３１１をオフ状態にする。また、容量線ＣＬ＿１の電位を電位ＶＨにし、容量線ＣＬ＿２の電位を電位ＶＬにする。
【０２４０】
このとき、サブメモリセル３０１＿２において、トランジスタ３１３のソース及びドレインの間に流れる電流に応じた値の電位をデータとしてサブメモリセル３０１＿１からビット線ＢＬを介して読み出すことができる。
【０２４１】
さらに、上記動作を各行のメモリセル３００毎に繰り返し行うことにより、全てのメモリセル３００においてデータを読み出すことができる。
【０２４２】
以上が図１１（Ａ）に示す半導体装置の駆動方法例の説明である。
【０２４３】
なお、図１２に示すように、各サブメモリセル３０１において、トランジスタ３１３を設けない構成としてもよい。
【０２４４】
このとき、図１２に示すメモリセルアレイは、複数の容量線ＣＬの代わりに容量線ＣＬ２を有する。また、ソース線ＳＬを設けない構成である。
【０２４５】
容量線ＣＬ２には、定電位が与えられる。
【０２４６】
また、容量素子３１２の一対の電極の一方は、トランジスタ３１１のドレインに電気的に接続され、他方は、容量線ＣＬ２に電気的に接続される。
【０２４７】
図１２に示すメモリセルでは、データ書き込み期間においてサブメモリセル３０１毎にワード線ＷＬの電位を順次電位ＶＨにしてトランジスタ３１１をオン状態にすることにより、ビット線ＢＬに応じてデータの書き換えを行うことができる。また、データ読み出し期間において、予めビット線の電位を読み出し電位または浮遊状態として、サブメモリセル３０１毎にワード線ＷＬの電位を順次電位ＶＨにしてトランジスタ３１１をオン状態にすることにより、ビット線ＢＬを介してデータの読み出しを行うことができる。さらに、ビット線ＢＬの電位を所定の電位と比較することで、メモリセル３００からデータを読み出すことができる。
【０２４８】
このとき、トランジスタ３１１としてオフ電流の低いトランジスタを用いることにより、トランジスタ３１１がオフ状態の間、容量素子３１２の一対の電極の一方に蓄積された電荷を長時間保持できる。
【０２４９】
このように、図１２に示すメモリセルは、トランジスタ３１１のオフ電流が極めて低いという特徴から、容量素子３１２に蓄積された電荷を長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２５０】
次に、図１１のメモリセル３００の構造例について図１３を用いて説明する。図１３（Ａ）は、トランジスタ３１１のチャネル幅方向のメモリセルの断面構造を示す図であり、図１３（Ｂ）は、トランジスタ３１１のチャネル長方向のメモリセルの断面構造を示す図であり、図１３（Ｃ）は、図１３（Ｂ）と異なる部分のトランジスタ３１１のチャネル長方向のメモリセルの断面構造を示す図である。
【０２５１】
図１３（Ａ）乃至図１３（Ｃ）に示すメモリセルは、下部に第１の半導体材料を用いたトランジスタ３２００＿１及びトランジスタ３２００＿２を有し、上部に第２の半導体材料を用いたトランジスタ、容量素子３２０５＿１、容量素子３２０５＿２と、を有する。
【０２５２】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料として酸化物半導体以外の半導体材料（シリコンなど）を用い、第２の半導体材料として酸化物半導体材料を含む酸化物材料を用いることができる。酸化物半導体以外の材料として、例えば結晶性シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低いため、電荷保持時間が長い。
【０２５３】
図１３（Ａ）乃至図１３（Ｃ）におけるトランジスタ３２００＿１及びトランジスタ３２００＿２は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
【０２５４】
基板３０００上にはトランジスタ３２００＿１またはトランジスタ３２００＿２を囲むように素子分離絶縁層３３００が設けられており、トランジスタ３２００＿１またはトランジスタ３２００＿２を覆うように第１の絶縁膜３２２０が設けられている。なお、素子分離絶縁層３３００は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。また、素子分離絶縁層３３００上には、上方の第２の半導体材料を用いたトランジスタのバックゲート電極として機能するゲート電極層３２４０が設けられている。
【０２５５】
例えば、結晶性シリコン基板を用いたトランジスタ３２００＿１及びトランジスタ３２００＿２は、高速動作が可能である。このため、当該トランジスタを出力トランジスタとして用いることで、情報の読み出しを高速に行うことができる。例えばトランジスタ３２００＿１は、図１１（Ａ）に示すサブメモリセル３０１＿１のトランジスタ３１３に相当し、トランジスタ３２００＿２は、図１１（Ａ）に示すサブメモリセル３０１＿２のトランジスタ３１３に相当する。
【０２５６】
また、上部のトランジスタ、容量素子３２０５＿１、及び容量素子３２０５＿２の形成前の処理として、トランジスタ３２００＿１またはトランジスタ３２００＿２を覆う第１の絶縁膜３２２０にＣＭＰ処理を施して、第１の絶縁膜３２２０を平坦化すると同時にトランジスタ３２００＿１及びトランジスタ３２００＿２のゲート電極層の上面を露出させる。
【０２５７】
さらに、メモリセルは、第１の絶縁膜３２２０上に形成された酸化物半導体層３１０６と、酸化物半導体層３１０６に接して設けられたソース電極層３１０８＿１（ソース電極層３１０８ａ＿１及びソース電極層３１０８ｂ＿１）と、酸化物半導体層３１０６に接して設けられたソース電極層３１０８＿２（ソース電極層３１０８ａ＿２及びソース電極層３１０８ｂ＿２）と、酸化物半導体層３１０６に接して設けられたドレイン電極層３１１０＿１（ドレイン電極層３１１０ａ＿１及びドレイン電極層３１１０ｂ＿１）と、酸化物半導体層３１０６に接して設けられたドレイン電極層３１１０＿２（ドレイン電極層３１１０ａ＿２及びドレイン電極層３１１０ｂ＿２）と、酸化物半導体層３１０６、ソース電極層３１０８ａ＿１、ソース電極層３１０８ａ＿２、ドレイン電極層３１１０＿１、及びドレイン電極層３１１０＿２の上に設けられた第２の絶縁膜３１１２と、第２の絶縁膜３１１２の上に設けられたゲート電極層３１１４＿１、及びゲート電極層３１１４＿２と、第２の絶縁膜３１１２を挟んで酸化物半導体層３１０６の側面に重畳するゲート電極層３１１４ａ＿１及びゲート電極層３１１４ａ＿２と、ゲート電極層３１１４＿１、ゲート電極層３１１４＿２、ゲート電極層３１１４ａ＿１、及びゲート電極層３１１４ａ＿２の上に設けられた第３の絶縁膜３１１６と、を有する。
【０２５８】
さらに、メモリセルは、第３の絶縁膜３１１６を挟んでドレイン電極層３１１０＿１に重畳する容量電極層３１１７＿１と、第３の絶縁膜３１１６を挟んでドレイン電極層３１１０＿２に重畳する容量電極層３１１７＿２と、を有する。
【０２５９】
ゲート電極層３２４０は、例えば図１に示す第１のゲート電極層１０４に相当する。ゲート電極層３２４０としては、第１のゲート電極層１０４に適用可能な材料の層を用いることができる。
【０２６０】
酸化物半導体層３１０６は、例えば図１に示す酸化物半導体層１０８に相当する。酸化物半導体層３１０８としては、酸化物半導体層１０８に適用可能な材料の層を用いることができる。
【０２６１】
ソース電極層３１０８＿１、及びソース電極層３１０８＿２は、例えば図１に示すソース電極層１１０に相当し、ドレイン電極層３１１０＿１、及びドレイン電極層３１１０＿２は、例えば図１に示すドレイン電極層１１２に相当する。ソース電極層３１０８＿１、及びソース電極層３１０８＿２は、ソース電極層１１０に適用可能な材料の層を用いることができる。また、ドレイン電極層３１１０＿１、及びドレイン電極層３１１０＿２はドレイン電極層１１２に適用可能な材料の層を用いることができる。
【０２６２】
また、ドレイン電極層３１１０＿１は、出力トランジスタとなるトランジスタ３２００＿１のゲート電極層に接する。これにより、ゲート電極層３１１４＿１の電位に従い、トランジスタ３２００＿１のゲート電極層に蓄積される電荷を第１のデータとして保持することができる。また、ドレイン電極層３１１０＿２は、出力トランジスタとなるトランジスタ３２００＿２のゲート電極層に接する。これにより、ゲート電極層３１１４＿２の電位に従い、トランジスタ３２００＿２のゲート電極層に蓄積される電荷を第２のデータとして保持することができる。なお、上記で説明したように、第１及び第２のデータは、２ビット以上のデータでもよい。
【０２６３】
ソース電極層３１０８＿１は、図１１に示すサブメモリセル３０１＿１のトランジスタ３１１のソースとしての機能を有する。さらに、ソース電極層３１０８＿１は、ビット線ＢＬとなる別の配線層に電気的に接続されていてもよい。
【０２６４】
ソース電極層３１０８＿２は、図１１に示すサブメモリセル３０１＿２のトランジスタ３１１のソースとしての機能を有する。さらに、ソース電極層３１０８＿２は、ビット線ＢＬとなる別の配線層に電気的に接続されていてもよい。
【０２６５】
また、ドレイン電極層３１１０＿１は、図１１に示すサブメモリセル３０１＿１のトランジスタ３１１のドレインとしての機能を有する。
【０２６６】
また、ドレイン電極層３１１０＿２は、図１１に示すサブメモリセル３０１＿２のトランジスタ３１１のドレインとしての機能を有する。
【０２６７】
第２の絶縁膜３１１２は、例えば図１に示す第２の絶縁膜１１４に相当する。第２の絶縁膜３１１２としては、例えば第２の絶縁膜１１４に適用可能な材料の膜を用いることができる。
【０２６８】
ゲート電極層３２４０は、例えば図１に示す第１のゲート電極層１０４に相当し、ゲート電極層３１１４＿１及びゲート電極層３１１４＿２は、例えば図１に示す第２のゲート電極層１１６に相当し、ゲート電極層３１１４ａ＿１は、例えば図１に示す第３のゲート電極層１１８ａに相当し、ゲート電極層３１１４ａ＿２は、例えば図１に示す第３のゲート電極層１１８ｂに相当する。
【０２６９】
ゲート電極層３１１４＿１は、図１１に示すサブメモリセル３０１＿１のトランジスタ３１１のゲートとしての機能を有する。さらに、ゲート電極層３１１４＿１は、ワード線ＷＬ＿１となる別の配線層に電気的に接続されていてもよい。
【０２７０】
ゲート電極層３１１４＿２は、図１１に示すサブメモリセル３０１＿２のトランジスタ３１１のゲートとしての機能を有する。また、ゲート電極層３１１４ａ＿２は、ワード線ＷＬ＿２となる別の配線層に電気的に接続されていてもよい。
【０２７１】
第３の絶縁膜３１１６は、例えば図１に示す第３の絶縁膜１２０に相当する。第３の絶縁膜３１１６としては、第３の絶縁膜１２０に適用可能な材料の層を用いることができる。
【０２７２】
容量電極層３１１７＿１及び容量電極層３１１７＿２としては、例えばドレイン電極層３１１０＿１及びドレイン電極層３１１０＿２に適用可能な材料の層を用いることができる。
【０２７３】
図１３（Ａ）乃至図１３（Ｃ）において、容量素子３２０５＿１は、ドレイン電極層３１１０＿１と、第３の絶縁膜３１１６と、容量電極層３１１７＿１により構成される。容量素子３２０５＿１は、図１１に示すサブメモリセル３０１＿１の容量素子３１２に相当する。
【０２７４】
また、図１３（Ａ）乃至図１３（Ｃ）において、容量素子３２０５＿２は、ドレイン電極層３１１０＿２と、第３の絶縁膜３１１６と、容量電極層３１１７＿２により構成される。容量素子３２０５＿２は、図１１に示すサブメモリセル３０１＿２の容量素子３１２に相当する。
【０２７５】
また、容量電極層３１１７＿１は、容量線ＣＬ＿１となる別の配線層に電気的に接続されていてもよい。また、容量電極層３１１７＿２は、容量線ＣＬ＿２となる別の配線層に電気的に接続されていてもよい。
【０２７６】
図１３（Ａ）に示す第２の半導体材料を用いたトランジスタは、オフ電流が低いため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２７７】
また、図１３（Ｂ）および（Ｃ）に示すように、トランジスタ３２００＿１及びトランジスタ３２００＿２と第２の半導体材料を用いたトランジスタを重畳するように形成することができるため、その占有面積を低減することができる。したがって、半導体装置の集積度を高めることができる。
【０２７８】
以上が本実施の形態に係る半導体装置の説明である。
【０２７９】
また、本実施の形態における半導体装置の一例では、選択トランジスタとしてオフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くすることができる。よって、消費電力を低減することができる。
【０２８０】
また、本実施の形態における半導体装置の一例では、トランジスタの酸化物半導体層の側面に別のゲート電極層を重畳させることにより、複数のトランジスタのしきい値電圧を制御することができる。また、選択トランジスタのしきい値電圧を制御するゲート電極層をサブメモリセル毎に設ける必要がないため、配線の数を少なくできる。
【０２８１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２８２】
（実施の形態６）
本実施の形態では、実施の形態１乃至５で説明した半導体装置を用いることのできる電子機器及び電気機器の例について説明する。
【０２８３】
実施の形態１乃至５で説明した半導体装置は、さまざまな電子機器（遊技機も含む）や電気機器に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップなどが挙げられる。電気機器としては、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医療機器、などが挙げられる。また、電気機器としては、煙感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、電気機器としては、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器や電気機器の具体例を図１４、図１５、及び図１６に示す。
【０２８４】
まず、警報装置の例として火災報知器の構成について図１４を用いて説明する。なお、本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられる火災感知器なども火災報知器に含むものとする。
【０２８５】
図１４に示す警報装置は、マイクロコンピュータ５００を少なくとも有する。ここで、マイクロコンピュータ５００は、警報装置の内部に設けられている。マイクロコンピュータ５００は、高電位電源線ＶＤＤと電気的に接続されたパワーゲートコントローラ５０３と、高電位電源線ＶＤＤ及びパワーゲートコントローラ５０３と電気的に接続されたパワーゲート５０４と、パワーゲート５０４と電気的に接続されたＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５０５と、パワーゲート５０４及びＣＰＵ５０５と電気的に接続された検出部５０９と、が設けられる。また、ＣＰＵ５０５には、揮発性記憶部５０６と不揮発性記憶部５０７と、が含まれる。
【０２８６】
図１４に示すマイクロコンピュータ５００では、ＣＰＵ５０５の揮発性記憶部５０６として、先の実施の形態に示す半導体装置を用いることができる。
【０２８７】
また、ＣＰＵ５０５は、インターフェース５０８を介してバスライン５０２と電気的に接続されている。インターフェース５０８もＣＰＵ５０５と同様にパワーゲート５０４と電気的に接続されている。インターフェース５０８のバス規格としては、例えば、Ｉ２Ｃバスなどを用いることができる。また、本実施の形態に示す警報装置には、インターフェース５０８を介してパワーゲート５０４と電気的に接続される発光素子５３０が設けられる。
【０２８８】
発光素子５３０は指向性の強い光を放出するものが好ましく、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）などを用いることができる。
【０２８９】
パワーゲートコントローラ５０３はタイマーを有し、当該タイマーに従ってパワーゲート５０４を制御する。パワーゲート５０４は、パワーゲートコントローラ５０３の制御に従って、ＣＰＵ５０５、検出部５０９及びインターフェース５０８に高電位電源線ＶＤＤから供給される電源を供給または遮断する。ここで、パワーゲート５０４としては、例えば、トランジスタなどのスイッチング素子を用いることができる。
【０２９０】
このようなパワーゲートコントローラ５０３及びパワーゲート５０４を用いることにより、光量を測定する期間に検出部５０９、ＣＰＵ５０５及びインターフェース５０８への電源供給を行い、測定期間の合間には検出部５０９、ＣＰＵ５０５及びインターフェース５０８への電源供給を遮断することができる。このように警報装置を動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
【０２９１】
また、パワーゲート５０４としてトランジスタを用いる場合、不揮発性記憶部５０７に用いられる、極めてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート５０４で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。
【０２９２】
本実施の形態に示す警報装置に直流電源５０１を設け、直流電源５０１から高電位電源線ＶＤＤに電源を供給しても良い。直流電源５０１の高電位側の電極は、高電位電源線ＶＤＤと電気的に接続され、直流電源５０１の低電位側の電極は、低電位電源線ＶＳＳと電気的に接続される。低電位電源線ＶＳＳはマイクロコンピュータ５００に電気的に接続される。ここで、高電位電源線ＶＤＤは、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
【０２９３】
直流電源５０１として電池を用いる場合は、例えば、高電位電源線ＶＤＤと電気的に接続された電極と、低電位電源線ＶＳＳに電気的に接続された電極と、当該電池を保持することができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実施の形態に示す警報装置は、必ずしも直流電源５０１を設ける必要はなく、例えば、当該警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い。
【０２９４】
また、上記電池として、二次電池、例えば、リチウムイオン二次電池（リチウムイオン蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。）を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
【０２９５】
検出部５０９は、異常に係る物理量を計測して計測値をＣＰＵ５０５に送信する。異常に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置では、火災に係る物理量を計測する。故に、検出部５０９は、火災に係る物理量として光量を計測し、煙の存在を感知する。
【０２９６】
検出部５０９は、パワーゲート５０４と電気的に接続された光センサ５１１と、パワーゲート５０４と電気的に接続されたアンプ５１２と、パワーゲート５０４及びＣＰＵ５０５と電気的に接続されたＡＤコンバータ５１３と、を有する。発光素子５３０、及び検出部５０９に設けられた光センサ５１１、アンプ５１２並びにＡＤコンバータ５１３は、パワーゲート５０４が検出部５０９に電源を供給したときに動作する。
【０２９７】
以上のように、マイクロコンピュータ５００に、光センサ５１１を含む検出部５０９を内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することができる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまたは光電変換素子を外付けとして、マイクロコンピュータ５００に電気的に接続すればよい。
【０２９８】
上述したＩＣチップを含む警報装置には、先の実施の形態に示した半導体装置を用いた複数の回路を組み合わせ、それらを１つのＩＣチップに搭載したＣＰＵ５０５が用いられる。
【０２９９】
また、図１５は、実施の形態１乃至５で説明した半導体装置を少なくとも一部に用いたＣＰＵの具体的な構成を示すブロック図である。
【０３００】
図１５（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３０１】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３０２】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３０３】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３０４】
図１５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
【０３０５】
図１５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３０６】
電源停止に関しては、図１５（Ｂ）または図１５（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１５（Ｂ）及び図１５（Ｃ）の回路の説明を行う。
【０３０７】
図１５（Ｂ）及び図１５（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示す。
【０３０８】
図１５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、先の実施の形態に記載されているトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０３０９】
図１５（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示したトランジスタを用いており、当該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３１０】
なお、図１５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０３１１】
また、図１５（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０３１２】
また、図１５（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３１３】
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３１４】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３１５】
図１６（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイクロコンピュータ８１０１を用いた電気機器の一例である。なお、マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電子機器の一例である。
【０３１６】
図１６（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１６（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。
【０３１７】
図１６（Ａ）において、電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタを用いたＣＰＵを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１６（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
【０３１８】
図１６（Ｂ）、（Ｃ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
【０３１９】
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０３２０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３２１】
（実施の形態７）
酸化物半導体（ＯＳ）層を用いたトランジスタの信頼性を高めるためには、信頼性に影響を与える要因を明らかにすることが重要である。そこで、酸化物半導体層を用いたトランジスタの信頼性を高めるために、以下のような劣化機構のモデルを立てた。
【０３２２】
なお、酸化物半導体層の酸素欠損は酸化物半導体層に深い準位（ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳ）を形成する。ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳの密度を低減するためには、酸化物半導体層を化学量論的組成よりも過剰に酸素を含む状態にすること、外部から酸素欠損を補う酸素を与えることが重要である。
【０３２３】
酸化物半導体層を用いたトランジスタに対し、＋ゲートＢＴ（＋ＧＢＴ：＋  ｇａｔｅ  ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ）試験を行うと、初期のＶｇ−Ｉｄ特性と比べてしきい値電圧（Ｖｔｈ）がプラス方向へ変動する。また、＋ゲートＢＴ試験を行ったトランジスタに対し、−ゲートＢＴ（−ＧＢＴ：−  ｇａｔｅ  ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ）試験を行うと、しきい値電圧がマイナス方向へ変動する。このように、＋ゲートＢＴ試験と−ゲートＢＴ試験とを交互に繰り返すことで、トランジスタのしきい値電圧がプラス方向、マイナス方向に交互に変動する（図１７参照）。
【０３２４】
図１７より、酸化物半導体層を用いたトランジスタのＶｇ−Ｉｄ特性の変動は、固定電荷ではなく準位（トラップ準位）が関係していることが示唆される。
【０３２５】
図１８は、酸化物半導体層を用いたトランジスタのエネルギーバンド図のモデルである。なお、図１８は、ゲート電圧を印加していない状態である。図１８では、酸化物半導体層、酸化物半導体層とゲート絶縁膜（ＧＩ）の界面、および酸化物半導体層と保護絶縁膜（Ｐａｓｓｉｖａｔｉｏｎ）の界面に、３種類の欠陥準位（ＤＯＳ）を仮定した。欠陥準位は、２種類の浅い準位（ｓｈａｌｌｏｗ  ｌｅｖｅｌ  ＤＯＳ）と、１種類のｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳがある。なお、欠陥準位はエネルギー的な分布を有している。ここで、第１の浅い準位（ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳ）はエネルギーの分布が広く、第２の浅い準位（ｐｅａｋ  ｌｅｖｅｌ  ＤＯＳ）はエネルギーの分布が狭い。また、価電子帯の上端のエネルギーとｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳのエネルギーとの差（ΔＥｖｄ）は、伝導帯下端のエネルギーとｐｅａｋ  ｌｅｖｅｌ  ＤＯＳのエネルギーとの差（ΔＥｃｓ）よりも大きい。
【０３２６】
例えば、浅い準位は、フェルミエネルギーよりも高いエネルギーであるとき中性となり、フェルミエネルギーよりも低いエネルギーであるときマイナスに帯電する。一方、深い準位は、フェルミエネルギーよりも高いエネルギーであるときプラスに帯電し、フェルミエネルギーよりも低いエネルギーであるとき中性となる。
【０３２７】
図１９に、酸化物半導体層を用いたトランジスタのＶｇ−Ｉｄ特性の劣化モードを示す。酸化物半導体層を用いたトランジスタは、３種類の劣化モードを有する。具体的には、図１９（Ａ）に示す劣化モードはオン電流の低下を示し、図１９（Ｂ）に示す劣化モードはしきい値電圧のプラス方向への変動を示し、図１９（Ｃ）に示す劣化モードはしきい値電圧のマイナス方向への変動を示す。
【０３２８】
以下に、酸化物半導体層を用いたトランジスタの劣化モードが、どのような欠陥準位によって起こるかを説明する。
【０３２９】
まずは、図１９（Ａ）に示すオン電流の低下について説明する。Ｖｇ−Ｉｄ特性を測定する際、ゲート電圧が高くなるに連れて、ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳに電子がトラップされていく（図２０（Ａ）参照）。このとき、トラップされた電子は伝導に寄与しないため、トランジスタのオン電流の低下（つぶれ）が生じる（図２０（Ｂ）参照）。従って、劣化モードの一つであるトランジスタのオン電流の低下は、ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳによって起こると考えられる。なお、図中のＮは中性（Ｎｅｕｔｒａｌ）を示す。
【０３３０】
次に、＋ゲートＢＴ試験時のしきい値電圧のプラス方向への変動について、図２１（Ａ）、（Ｂ）を参照して説明を行う。
【０３３１】
＋ゲートＢＴ試験時において、プラスのゲート電圧によって誘起された電子がｐｅａｋ  ｌｅｖｅｌ  ＤＯＳにトラップされる（図２１（Ａ）参照）。＋ゲートＢＴ試験時にトラップされた電子、すなわちマイナス電荷は、緩和時間が長く、固定電荷のように振る舞う。このマイナス電荷により、ゲート電圧（バイアス）をオフ状態とした後も、実効的にマイナスの電圧が与えられた状態と等しくなる。よって、＋ゲートＢＴ試験後のトランジスタの電気特性を測定した時に、トランジスタ特性（Ｖｇ−Ｉｄ特性）のしきい値電圧がプラス方向へ変動する（図２１（Ｂ）参照）。
【０３３２】
次に、−ゲートＢＴ試験時のしきい値電圧のマイナス方向への変動について、図２２（Ａ）、（Ｂ）を参照して説明を行う。
【０３３３】
−ゲートＢＴ試験時において、マイナスのゲート電圧Ｖｇを印加し、光を照射するとｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳに正孔、すなわちプラス電荷がトラップされる（図２２（Ａ）参照）。伝導帯下端のエネルギー（Ｅｃ）とｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳのエネルギーとの差が大きい、また価電子帯上端のエネルギー（Ｅｖ）とｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳのエネルギーとの差が大きいため、正孔が誘起されるのに要する時間が長い。また酸化物半導体層中の正孔は有効質量が大きく、ドレイン電極からも正孔の注入は起こりにくい。また、プラス電荷は、緩和時間が長く固定電荷のように振る舞う。このプラス電荷により、ゲート電圧（バイアス）をオフ状態とした後も、実効的にプラスの電圧が与えられた状態と等しくなる。よって、−ゲートＢＴ試験後のトランジスタの電気特性を測定した時に、トランジスタ特性（Ｖｇ−Ｉｄ特性）のしきい値電圧がマイナス方向へ変動する（図２２（Ｂ）参照）。
【０３３４】
次に、酸化物半導体層とソース電極及びドレイン電極との接触した領域のｎ型領域について、図２３を用いて説明を行う。図２３は、酸化物半導体層を用いたトランジスタの断面図を示しており、ゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された酸化物半導体層と、酸化物半導体層上に形成されたソース電極及びドレイン電極と、酸化物半導体層、ソース電極、及びドレイン電極上に形成された絶縁膜（過剰酸素（ｅｘＯ）含有の絶縁膜）と、を有する構成である。
【０３３５】
酸化物半導体層の形成後、該酸化物半導体層に接して、ソース電極及びドレイン電極を形成する。例えば、ソース電極及びドレイン電極をスパッタリング法で成膜した場合、酸化物半導体層の膜中にスパッタリング時のプラズマダメージ、またはスパッタリング時にソース電極及びドレイン電極に用いる材料の原子あるいは分子の衝突により、酸化物半導体層の一部がｎ型化し、ｎ型領域（ｎ＋層）が形成される。
【０３３６】
また、上述したｎ型領域は、ソース電極及びドレイン電極の形成後の熱処理でも形成される。例えば、該熱処理により、酸化物半導体層中に酸素欠損の位置に水素が入る（ＶｏＨが形成される）、または酸化物半導体層中に含まれるＩｎが還元され、ｎ型領域が形成される。
【０３３７】
一方、酸化物半導体層のソース電極及びドレイン電極が形成されていない領域、すなわちチャネルが形成される領域は、酸化物半導体層と接して過剰な酸素を有する絶縁膜（ｅｘＯ含有の絶縁膜）が形成されているため、該過剰な酸素を有する絶縁膜形成後に、熱処理を行うことによって、酸化物半導体層中に過剰酸素（ｅｘＯ）が補填され、酸素欠損が低減することによりｉ型化（ｉ層）となる。
【０３３８】
なお、酸化物半導体層がＩｎ−Ｇａ−Ｚｎ酸化物である場合、酸素との結合エネルギーの小さいインジウムと結合している酸素が抜けやすい（Ｉｎ−Ｖｏが形成されやすい）。なお、ｐｅａｋ  ｌｅｖｅｌ  ＤＯＳは、Ｉｎ−ＶｏＨが関係していると考えられ、ｎ型領域を形成することがある。また、ｗｉｄｅ  ｌｅｖｅｌ  ＤＯＳは、Ｉｎ−Ｖｏ−ＨＯ−Ｓｉが関係していると考えられる。また、ｄｅｅｐ  ｌｅｖｅｌ  ＤＯＳは、Ｉｎ−Ｖｏ−Ｉｎが関係していると考えられる。
【０３３９】
酸化物半導体層中の欠陥準位密度を低減するには、酸素欠損（Ｖｏ）を低減することが重要である。具体的には、酸化物半導体層中へのＳｉの混入を防ぐ、または過剰酸素を補填することで酸素欠損を低減することができる。さらに、欠陥準位である浅い準位の形成には、ＶｏＨが寄与しているため、酸化物半導体層中の水素を低減すると好ましい。
【符号の説明】
【０３４０】
１０２    基板
１０４    第１のゲート電極層
１０５    絶縁膜
１０６    第１の絶縁膜
１０７    ｎ型領域
１０８    酸化物半導体層
１０９    導電膜
１１０    ソース電極層
１１０ａ    ソース電極層
１１０ｂ    ソース電極層
１１１    導電膜
１１２    ドレイン電極層
１１２ａ    ドレイン電極層
１１２ｂ    ドレイン電極層
１１４    第２の絶縁膜
１１５    導電膜
１１６    第２のゲート電極層
１１８    第３のゲート電極層
１１８ａ    第３のゲート電極層
１１８ｂ    第３のゲート電極層
１２０    第３の絶縁膜
２０７    ｎ型領域
２０８    酸化物積層
２０８ａ    第１の酸化物層
２０８ｂ    酸化物半導体層
２０８ｃ    第２の酸化物層
２０８ｄ    第３の酸化物層
２１０    ソース電極層
２１０ａ    ソース電極層
２１０ｂ    ソース電極層
２１２    ドレイン電極層
２１２ａ    ドレイン電極層
２１２ｂ    ドレイン電極層
２５８    酸化物積層
３００    メモリセル
３０１    サブメモリセル
３０１＿１    サブメモリセル
３０１＿２    サブメモリセル
３０８    酸化物積層
３０８ａ    第１の酸化物層
３０８ｂ    酸化物半導体層
３０８ｃ    第２の酸化物層
３０８ｄ    第３の酸化物層
３１１    トランジスタ
３１２    容量素子
３１３    トランジスタ
５００    マイクロコンピュータ
５０１    直流電源
５０２    バスライン
５０３    パワーゲートコントローラ
５０４    パワーゲート
５０５    ＣＰＵ
５０６    揮発性記憶部
５０７    不揮発性記憶部
５０８    インターフェース
５０９    検出部
５１１    光センサ
５１２    アンプ
５１３    ＡＤコンバータ
５３０    発光素子
１１４１    スイッチング素子
１１４２    メモリセル
１１４３    メモリセル群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
３０００    基板
３１０６    酸化物半導体層
３１０８    酸化物半導体層
３１０８＿１    ソース電極層
３１０８＿２    ソース電極層
３１０８ａ＿１    ソース電極層
３１０８ａ＿２    ソース電極層
３１０８ｂ＿１    ソース電極層
３１０８ｂ＿２    ソース電極層
３１１０＿１    ドレイン電極層
３１１０＿２    ドレイン電極層
３１１０ａ＿１    ドレイン電極層
３１１０ａ＿２    ドレイン電極層
３１１０ｂ＿１    ドレイン電極層
３１１０ｂ＿２    ドレイン電極層
３１１２    第２の絶縁膜
３１１４＿１    ゲート電極層
３１１４＿２    ゲート電極層
３１１４ａ＿１    ゲート電極層
３１１４ａ＿２    ゲート電極層
３１１６    第３の絶縁膜
３１１７＿１    容量電極層
３１１７＿２    容量電極層
３２００＿１    トランジスタ
３２００＿２    トランジスタ
３２０５＿１    容量素子
３２０５＿２    容量素子
３２２０    第１の絶縁膜
３２４０    ゲート電極層
３３００    素子分離絶縁層
８１００    警報装置
８１０１    マイクロコンピュータ
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９７００    電気自動車
９７０１    二次電池
９７０２    制御回路
９７０３    駆動装置
９７０４    処理装置
【図１】
2014116597.tif 000003
【図２】
2014116597.tif 000004
【図３】
2014116597.tif 000005
【図４】
2014116597.tif 000006
【図５】
2014116597.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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