(57)【要約】【課題】バッファ回路のソース／ドレイン抵抗を低下させる。【解決手段】Ｘ方向に延在する電源配線ＶＤＤ及び接地配線ＶＳＳと、電源配線ＶＤＤと重なるように設けられたＰ型論理回路領域１００Ｐと、接地配線ＶＳＳと重なるように設けられたＮ型論理回路領域１００Ｎと、電源配線ＶＤＤ及び接地配線ＶＳＳと重なるように設けられたＰ型バッファ回路領域２００Ｐ及びＮ型バッファ回路領域２００Ｎとを備える。Ｐ型論理回路領域１００ＰとＮ型論理回路領域１００Ｎとの境界１０１はＸ方向に延在し、Ｐ型バッファ回路領域２００ＰとＮ型バッファ回路領域２００Ｎとの境界２０１はＹ方向に延在する。これにより、バッファ回路領域２００Ｐ，２００Ｎにおいてセルの幅を十分に利用することができるため、ソース／ドレイン抵抗などをより低抵抗化させることが可能なレイアウトを採用することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の方向に平行に延在する第１及び第２の電源配線と、
一部が前記第１及び第２の電源配線と重なるように設けられ、一端が前記第１の電源配線に電気的に接続された複数の第１導電型トランジスタを含む第１導電型バッファ回路領域と、
一部が前記第１及び第２の電源配線と重なるように設けられ、一端が前記第２の電源配線に電気的に接続された複数の第２導電型トランジスタを含む第２導電型バッファ回路領域と、を備え、
前記第１導電型バッファ回路領域と前記第２導電型バッファ回路領域との境界は、前記第１の方向と交差する第２の方向に延在し、
前記複数の第１導電型トランジスタの他端と前記複数の第２導電型トランジスタの他端は互いに電気的に短絡され、
前記複数の第１導電型トランジスタの前記一端は、前記第１の電源配線と重ならない領域において互いに短絡されている、ことを特徴とする半導体装置。
【請求項２】
前記複数の第１導電型トランジスタの前記一端は、前記第１導電型バッファ回路領域の前記第２の方向における少なくとも一方の端部近傍にて互いに短絡されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１導電型トランジスタの前記一端は、前記第２の方向に延在する複数の第１の拡散層によって構成され、
前記複数の第１導電型トランジスタの前記他端は、前記第２の方向に延在する少なくとも一つの第２の拡散層によって構成され、
前記複数の第２導電型トランジスタの前記一端は、前記第２の方向に延在する複数の第３の拡散層によって構成され、
前記複数の第２導電型トランジスタの前記他端は、前記第２の方向に延在する少なくとも一つの第４の拡散層によって構成され、
前記第１及び第２の拡散層は、前記第１の方向に交互に配列されており、
前記第３及び第４の拡散層は、前記第１の方向に交互に配列されている、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１導電型バッファ回路領域は、
第１配線層に設けられ、前記複数の第１の拡散層とそれぞれ重なるよう前記複数の第１の拡散層に沿って前記第２の方向に延在する複数の第１の配線部分と、
前記第１配線層に設けられ、前記第２の拡散層と重なるよう前記第２の拡散層に沿って前記第２の方向に延在する少なくとも一つの第２の配線部分と、
前記複数の第１の拡散層と前記複数の第１の配線部分とを接続する第１のコンタクト導体と、
前記第２の拡散層と前記第２の配線部分とを接続する第２のコンタクト導体と、をさらに含み、
前記第２導電型バッファ回路領域は、
前記第１配線層に設けられ、前記複数の第３の拡散層とそれぞれ重なるよう前記複数の第３の拡散層に沿って前記第２の方向に延在する複数の第３の配線部分と、
前記第１配線層に設けられ、前記第４の拡散層と重なるよう前記第４の拡散層に沿って前記第２の方向に延在する少なくとも一つの第４の配線部分と、
前記複数の第３の拡散層と前記複数の第３の配線部分とを接続する第３のコンタクト導体と、
前記第４の拡散層と前記第４の配線部分とを接続する第４のコンタクト導体と、をさらに含み、
前記複数の第１の配線部分は、前記第１の配線層に形成された接続配線を介して互いに短絡されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の配線部分は、前記複数の第１の配線部分及び前記接続配線によって周囲を取り囲まれていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１導電型トランジスタはＰチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタの一方であり、
前記第２導電型トランジスタはＰチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタの他方であり、
前記第１導電型トランジスタ及び前記第２導電型トランジスタの前記一端はソースであり、
前記第１導電型トランジスタ及び前記第２導電型トランジスタの前記他端はドレインであることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第１導電型バッファ回路領域は、第２の配線層に設けられ、平面視で前記第１及び第２の拡散層間に設けられた複数の第１のゲート電極をさらに含み、
前記第２導電型バッファ回路領域は、前記第２の配線層に設けられ、平面視で前記第３及び第４の拡散層間に設けられた複数の第２のゲート電極をさらに含み、
前記複数の第１のゲート電極と前記複数の第２のゲート電極は互いに電気的に短絡されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第１及び第２のゲート電極の前記第２の方向における一端は、前記第２の配線層に形成された第１のゲート接続配線を介して互いに短絡され、
前記複数の第１及び第２のゲート電極の前記第２の方向における他端は、前記第２の配線層に形成された第２のゲート接続配線を介して互いに短絡されている、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２の配線部分は、平面視で、前記複数の第１のゲート電極、前記第１のゲート接続配線及び前記第２のゲート接続配線によって周囲を取り囲まれており、
前記第４の配線部分は、平面視で、前記複数の第２のゲート電極、前記第１のゲート接続配線及び前記第２のゲート接続配線によって周囲を取り囲まれている、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２の電源配線と重なることなく、一部が前記第１の電源配線と重なるように設けられ、一端が前記第１の電源配線に電気的に接続された複数の第１導電型トランジスタを含む第１導電型論理回路領域と、
前記第１の電源配線と重なることなく、一部が前記第２の電源配線と重なるように設けられ、一端が前記第２の電源配線に電気的に接続された複数の第２導電型トランジスタを含む第２導電型論理回路領域と、をさらに備え、
前記第１導電型論理回路領域と前記第２導電型論理回路領域との境界は、前記第１の方向に延在することを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１導電型論理回路領域に設けられた出力ノードと前記第２導電型論理回路領域に設けられた出力ノードは、前記複数の第１及び第２のゲート電極に電気的に共通接続されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
第１の方向に平行に延在する第１及び第２の電源配線と、
前記第２の電源配線と重なることなく、一部が前記第１の電源配線と重なるように設けられ、一端が前記第１の電源配線に電気的に接続された第１導電型の複数の第１のトランジスタを含む第１導電型論理回路領域と、
前記第１の電源配線と重なることなく、一部が前記第２の電源配線と重なるように設けられ、一端が前記第２の電源配線に電気的に接続された第２導電型の複数の第２のトランジスタを含む第２導電型論理回路領域と、
一部が前記第１及び第２の電源配線と重なるように設けられ、一端が前記第１の電源配線に電気的に接続された前記第１導電型の第３のトランジスタを含む第１導電型バッファ回路領域と、
一部が前記第１及び第２の電源配線と重なるように設けられ、一端が前記第２の電源配線に電気的に接続された前記第２導電型の第４のトランジスタを含む第２導電型バッファ回路領域と、を備え、
前記第１導電型論理回路領域と前記第２導電型論理回路領域との境界である第１の境界は、前記第１の方向に延在し、
前記第１導電型バッファ回路領域と前記第２導電型バッファ回路領域との境界である第２の境界は、前記第１の方向と交差する第２の方向に延在し、
前記複数の第１のトランジスタのいずれかの他端と前記複数の第２のトランジスタのいずれかの他端は互いに電気的に短絡されて、前記第３及び第４のトランジスタの制御電極に共通接続され、
前記第３のトランジスタの他端と前記第４のトランジスタの他端は互いに電気的に短絡されていることを特徴とする半導体装置。
【請求項１３】
前記複数の第１のトランジスタは、前記一端を構成する第１の拡散層と前記他端を構成する第２の拡散層を備え、前記第１及び第２の拡散層は、前記第１導電型論理回路領域の前記第２の方向における一方の端部と前記第１の境界との間において前記第２の方向に延在し、
前記複数の第２のトランジスタは、前記一端を構成する第３の拡散層と前記他端を構成する第４の拡散層を備え、前記第３及び第４の拡散層は、前記第２導電型論理回路領域の前記第２の方向における一方の端部と前記第１の境界との間において前記第２の方向に延在し、
前記第３のトランジスタは、前記一端を構成する第５の拡散層と前記他端を構成する第６の拡散層を備え、前記第５及び第６の拡散層は、前記第１導電型バッファ回路領域の前記第２の方向における一方の端部と他方の端部との間において前記第２の方向に延在し、
前記第４のトランジスタは、前記一端を構成する第７の拡散層と前記他端を構成する第８の拡散層を備え、前記第７及び第８の拡散層は、前記第２導電型バッファ回路領域の前記第２の方向における一方の端部と他方の端部との間において前記第２の方向に延在する、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１導電型論理回路領域の前記第２の方向における前記一方の端部と、前記第１導電型バッファ回路領域の前記第２の方向における前記一方の端部と、前記第２導電型バッファ回路領域の前記第２の方向における前記一方の端部とは、前記第１の方向に一直線上に延在し、
前記第２導電型論理回路領域の前記第２の方向における前記一方の端部と、前記第１導電型バッファ回路領域の前記第２の方向における前記他方の端部と、前記第２導電型バッファ回路領域の前記第２の方向における前記他方の端部とは、前記第１の方向に一直線上に延在する、ことを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、論理回路よりも大きな駆動能力が必要なバッファ回路を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置の設計においては、インバータ回路やＮＡＮＤゲート回路のような基本的な機能を有するロジック回路のレイアウトを「スタンダードセル」としてあらかじめ登録しておき、必要なスタンダードセルを複数個組み合わせることによって所望の機能を有する回路ブロックを半導体基板上にレイアウトすることが一般的に行われている。スタンダードセルの配列は、Ｘ方向に延在するセルトラック（セル棚）に沿って行われる。セルトラックはＹ方向に複数トラック用意されており、これらのトラックに所定のスタンダードセルを配置することによって、所望の機能を有する回路ブロックが形成される。
【０００３】
セルトラックに配置されるスタンダードセルには、論理演算を行うセルのほか、別のセル又は他の回路領域に信号を出力するためのバッファ回路が存在する。バッファ回路は、論理演算を行うセルよりも大きな駆動能力が必要である。大きな駆動能力を得るためには、例えば特許文献１に記載されているように、複数のトランジスタを並列接続することによりチャネル幅を拡大する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２１６２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、単に複数のトランジスタを並列接続するだけでは、バッファ回路のソース／ドレイン抵抗を十分に下げることができない。このため、製造プロセスの微細化が進むにつれて、バッファ回路において消費電流の増加やスイッチング速度の低下が生じるおそれがあった。このような背景から、セルトラックに配置されるバッファ回路のソース／ドレイン抵抗をより低下させることが可能なレイアウトが望まれていた。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、第１の方向に平行に延在する第１及び第２の電源配線と、一部が前記第１及び第２の電源配線と重なるように設けられ、一端が前記第１の電源配線に電気的に接続された複数の第１導電型トランジスタを含む第１導電型バッファ回路領域と、一部が前記第１及び第２の電源配線と重なるように設けられ、一端が前記第２の電源配線に電気的に接続された複数の第２導電型トランジスタを含む第２導電型バッファ回路領域と、を備え、前記第１導電型バッファ回路領域と前記第２導電型バッファ回路領域との境界は、前記第１の方向と交差する第２の方向に延在し、前記複数の第１導電型トランジスタの他端と前記複数の第２導電型トランジスタの他端は互いに電気的に短絡され、前記複数の第１導電型トランジスタの前記一端は、前記第１の電源配線と重ならない領域において互いに短絡されている、ことを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、第１の方向に平行に延在する第１及び第２の電源配線と、前記第２の電源配線と重なることなく、一部が前記第１の電源配線と重なるように設けられ、一端が前記第１の電源配線に電気的に接続された第１導電型の複数の第１のトランジスタを含む第１導電型論理回路領域と、前記第１の電源配線と重なることなく、一部が前記第２の電源配線と重なるように設けられ、一端が前記第２の電源配線に電気的に接続された第２導電型の複数の第２のトランジスタを含む第２導電型論理回路領域と、一部が前記第１及び第２の電源配線と重なるように設けられ、一端が前記第１の電源配線に電気的に接続された前記第１導電型の第３のトランジスタを含む第１導電型バッファ回路領域と、一部が前記第１及び第２の電源配線と重なるように設けられ、一端が前記第２の電源配線に電気的に接続された前記第２導電型の第４のトランジスタを含む第２導電型バッファ回路領域と、を備え、前記第１導電型論理回路領域と前記第２導電型論理回路領域との境界である第１の境界は、前記第１の方向に延在し、前記第１導電型バッファ回路領域と前記第２導電型バッファ回路領域との境界である第２の境界は、前記第１の方向と交差する第２の方向に延在し、前記複数の第１のトランジスタのいずれかの他端と前記複数の第２のトランジスタのいずれかの他端は互いに電気的に短絡されて、前記第３及び第４のトランジスタの制御電極に共通接続され、前記第３のトランジスタの他端と前記第４のトランジスタの他端は互いに電気的に短絡されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、第１導電型バッファ回路領域と第２導電型バッファ回路領域との境界が電源配線の延在方向と交差する方向に設定されていることから、各バッファ回路領域においてセルの幅を十分に利用することができる。これにより、ソース／ドレイン抵抗などをより低抵抗化させることが可能なレイアウトを採用することができるため、消費電流の増加やスイッチング速度の低下を抑制することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態による半導体装置のレイアウトを示す略平面図である。
【図２】図１に示すＡ−Ａ線に沿った断面図である。
【図３】図１に示したレイアウトにより実現される回路の回路図である。
【図４】ソース／ドレイン抵抗の違いによる出力信号の波形の差を説明するための図であり、（ａ）はソース／ドレイン抵抗が相対的に高抵抗である場合の波形を示し、（ｂ）はソース／ドレイン抵抗が相対的に低抵抗である場合の波形を示している。
【図５】入力信号と出力信号とのカップリングの有無を説明するための平面図であり、（ａ）はカップリングが生じる従来のレイアウトを示し、（ｂ）はカップリングが生じない実施形態によるレイアウトを示している。
【図６】論理回路領域１００及びバッファ回路領域２００を通過する信号配線Ｓを図１に追加した図である。
【図７】第１の実施形態において複数のセルトラックを示すレイアウト図である。
【図８】図７の変形例によるレイアウト図である。
【図９】セルトラックと電源配線ＶＤＤ及び接地配線ＶＳＳとの関係を説明するためのレイアウト図である。
【図１０】セルトラックＣＴの中央領域に電源配線ＶＤＤ及び接地配線ＶＳＳを配置した例によるレイアウト図である。
【図１１】セルトラックＣＴの中央領域に電源配線ＶＤＤ及び接地配線ＶＳＳを配置した例によるレイアウト図である。
【図１２】スタンダードセル内を接続する配線層Ｍ２を用いた配線を示す図であり、（ａ）は電源配線ＶＤＤ及び接地配線ＶＳＳをセルトラックＣＴの境界に配置した場合、（ｂ）は電源配線ＶＤＤ及び接地配線ＶＳＳをセルトラックＣＴの中央領域に配置した場合を示している。
【図１３】（ａ），（ｂ）は、スタンダードセルを通過する信号配線Ｓを図１２（ａ），（ｂ）にそれぞれ追記した図である。
【図１４】空き領域ＦＡとＰ型バッファ回路領域２００Ｐ及びＮ型バッファ回路領域２００Ｎとの関係を説明するための図である。
【図１５】本発明の第２の実施形態による半導体装置のレイアウトを示す略平面図である。
【図１６】第２の実施形態において配線層Ｍ２を用いた配線を示す図である。
【図１７】第２の実施形態におけるセルトラックと電源配線ＶＤＤ及び接地配線ＶＳＳとの関係を説明するためのレイアウト図である。
【図１８】本発明の第３の実施形態による半導体装置のレイアウトを示す略平面図である。
【図１９】第３の実施形態において配線層Ｍ２を用いた配線を示す図である。
【図２０】第３の実施形態におけるセルトラックと電源配線ＶＤＤ及び接地配線ＶＳＳとの関係を説明するためのレイアウト図である。
【図２１】第１〜第３の実施形態による効果を説明するための図であり、（ａ）は従来のレイアウトを示し、（ｂ）は第１〜第３の実施形態によるレイアウトを示している。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の第１の実施形態による半導体装置のレイアウトを示す略平面図であり、半導体基板上に定義されたセルトラックＣＴ（セル棚）の一部分を示している。また、図２は、図１に示すＡ−Ａ線に沿った断面図である。
【００１２】
図１に示すように、本実施形態による半導体装置は、Ｘ方向に延在する電源配線ＶＤＤ及び接地配線ＶＳＳと、これら電源配線ＶＤＤ及び接地配線ＶＳＳと一部が重なるように設けられた論理回路領域１００及びバッファ回路領域２００とを備えている。電源配線ＶＤＤ及び接地配線ＶＳＳは、図２に示すように、配線層Ｍ２に形成されている。論理回路領域１００及びバッファ回路領域２００は、セルトラックＣＴに沿ってＸ方向に隣接するように配列されている。セルトラックＣＴのＹ方向における一端（上端）は電源配線ＶＤＤに覆われており、セルトラックＣＴのＹ方向における他端（下端）は接地配線ＶＳＳに覆われている。
【００１３】
論理回路領域１００及びバッファ回路領域２００はいずれもＣＭＯＳ回路であり、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタを含む。論理回路領域１００に含まれるＰチャンネル型ＭＯＳトランジスタは、Ｐ型論理回路領域１００Ｐに配置され、論理回路領域１００に含まれるＮチャンネル型ＭＯＳトランジスタは、Ｎ型論理回路領域１００Ｎに配置されている。同様に、バッファ回路領域２００に含まれるＰチャンネル型ＭＯＳトランジスタは、Ｐ型バッファ回路領域２００Ｐに配置され、バッファ回路領域２００に含まれるＮチャンネル型ＭＯＳトランジスタは、Ｎ型バッファ回路領域２００Ｎに配置されている。
【００１４】
図１に示すように、Ｐ型論理回路領域１００ＰとＮ型論理回路領域１００Ｎとの境界線１０１はＸ方向に延在しているのに対し、Ｐ型バッファ回路領域２００ＰとＮ型バッファ回路領域２００Ｎとの境界線２０１はＹ方向に延在している。換言すれば、論理回路領域１００においては、Ｐ型論理回路領域１００ＰとＮ型論理回路領域１００ＮとがＹ方向に並べて配置されているのに対し、バッファ回路領域２００においては、Ｐ型バッファ回路領域２００ＰとＮ型バッファ回路領域２００ＮとがＸ方向に並べて配置されていることになる。かかる構成により、Ｐ型論理回路領域１００Ｐについては、接地配線ＶＳＳと重なることなく一部が電源配線ＶＤＤと重なるように配置され、Ｎ型論理回路領域１００Ｎについては、電源配線ＶＤＤと重なることなく一部が接地配線ＶＳＳと重なるように配置される。これに対し、Ｐ型バッファ回路領域２００Ｐ及びＮ型バッファ回路領域２００Ｎについては、いずれも電源配線ＶＤＤ及び接地配線ＶＳＳと一部が重なるように配置される。
【００１５】
Ｐ型論理回路領域１００Ｐ及びＰ型バッファ回路領域２００Ｐに形成されたトランジスタ（Ｐチャンネル型ＭＯＳトランジスタ）は、直接或いは他のトランジスタを介して電源配線ＶＤＤに接続されている。一方、Ｎ型論理回路領域１００Ｎ及びＮ型バッファ回路領域２００Ｎに形成されたトランジスタ（Ｎチャンネル型ＭＯＳトランジスタ）は、直接或いは他のトランジスタを介して接地配線ＶＳＳに接続されている。また、Ｐ型論理回路領域１００Ｐに形成された出力段のトランジスタ（Ｐチャンネル型ＭＯＳトランジスタ）のドレインと、Ｎ型論理回路領域１００Ｎに形成された出力段のトランジスタ（Ｎチャンネル型ＭＯＳトランジスタ）のドレインは、互いに短絡され、Ｐ型バッファ回路領域２００Ｐに形成されたトランジスタ（Ｐチャンネル型ＭＯＳトランジスタ）のゲート電極及びＮ型バッファ回路領域２００Ｎに形成されたトランジスタ（Ｎチャンネル型ＭＯＳトランジスタ）のゲート電極に共通接続される。
【００１６】
図３は、図１に示したレイアウトにより実現される回路の回路図である。
【００１７】
図３に示すように、論理回路領域１００にはトランジスタＡ〜Ｊが形成され、バッファ回路領域２００にはトランジスタＫ，Ｌが形成されている。このうち、トランジスタＡ，Ｂ、トランジスタＣ，Ｄ、トランジスタＩ，Ｊ、トランジスタＫ，Ｌはいずれもインバータ回路を構成し、トランジスタＥ〜ＨはＮＡＮＤゲート回路を構成している。図３に示す接続関係により、論理回路領域１００は、入力信号ＩＮ１，ＩＮ２を受けて出力信号ＯＵＴ１を生成するＮＯＲゲート回路として機能する。一方、バッファ回路領域２００に形成されるトランジスタＫ，Ｌは、等価的にはそれぞれ１個のトランジスタであるが、図１に示すように、それぞれ複数のトランジスタが並列接続された構成を有している。具体的には、トランジスタＫ（Ｐチャンネル型ＭＯＳトランジスタ）については、３つのソースＳＰ１〜ＳＰ３と２つのドレインＤＰ１，ＤＰ２がＸ方向に交互に配列された４つのトランジスタからなり、トランジスタＬ（Ｎチャンネル型ＭＯＳトランジスタ）については、２つのソースＳＮ１，ＳＮ２と１つのドレインＤＮがＸ方向に交互に配列された２つのトランジスタからなる。これらソース／ドレイン領域は、図２に示すように、半導体基板１０内のウェル２０，３０に設けられている。ウェル２０とウェル３０は、素子分離領域４０に沿って分離されている。
【００１８】
図１及び図２に示すように、平面視で各トランジスタのソースとドレイン間には、ゲート電極が設けられている。Ｐ型バッファ回路領域２００Ｐに形成されたトランジスタＫ（Ｐチャンネル型ＭＯＳトランジスタ）は４本のゲート電極ＧＰ１〜ＧＰ４を有し、Ｎ型バッファ回路領域２００Ｎに形成されたトランジスタＬ（Ｎチャンネル型ＭＯＳトランジスタ）は２本のゲート電極ＧＮ１，ＧＮ２を有している。そして、これらゲート電極ＧＰ１〜ＧＰ４，ＧＮ１，ＧＮ２のＹ方向における一端はゲート接続配線Ｇ１を介して短絡されており、Ｙ方向における他端はゲート接続配線Ｇ２を介して短絡されている。ゲート接続配線Ｇ１，Ｇ２は、いずれもゲート電極ＧＰ１〜ＧＰ４，ＧＮ１，ＧＮ２と同じ配線層ＧＬに形成された配線であり、電源配線ＶＤＤ又は接地配線ＶＳＳと重なる位置に配置されている。
【００１９】
ソースＳＰ１〜ＳＰ３、ドレインＤＰ１，ＤＰ２、ソースＳＮ１，ＳＮ２及びドレインＤＮの上には、これらと重なるよう、これらに沿ってＹ方向に延在する配線部分Ｗ１〜Ｗ４が形成されている。これら配線部分Ｗ１〜Ｗ４は、ゲート電極よりも上層の配線層ＷＬに形成されており、それぞれコンタクト導体ＣＥ１〜ＣＥ４を介して対応するソース又はドレインに接続されている。配線層ＷＬは、例えばタングステンが用いられる配線層であり、アルミニウムなどが用いられる上層の配線層Ｍ１，Ｍ２よりもやや高抵抗である。尚、各配線層間は、層間絶縁膜５０，６０，７０によって分離されている。
【００２０】
ドレインＤＰ１，ＤＰ２に対応する配線部分Ｗ２は、平面視で、ゲート電極ＧＰ１，ＧＰ２（ＧＰ３，ＧＰ４）とゲート接続配線Ｇ１，Ｇ２によって周囲を取り囲まれた状態となっている。同様に、ドレインＤＮに対応する配線部分Ｗ４は、平面視で、ゲート電極ＧＮ１，ＧＮ２とゲート接続配線Ｇ１，Ｇ２によって周囲を取り囲まれた状態となっている。
【００２１】
一方、配線部分Ｗ１のＹ方向における一端は接続配線Ｗ１１を介して短絡されており、Ｙ方向における他端は接続配線Ｗ１２を介して短絡されている。図示しないが、配線部分Ｗ３のＹ方向における一端についても接続配線を介して短絡しても構わない。また、配線部分Ｗ３のＹ方向における他端についても接続配線を介して短絡しても構わない。これら接続配線Ｗ１１，Ｗ１２は、いずれも配線部分Ｗ１〜Ｗ４と同じ配線層ＷＬに形成された配線であり、それぞれ電源配線ＶＤＤ及び接地配線ＶＳＳと重なる位置に配置されている。かかる構成により、配線部分Ｗ２は、配線部分Ｗ１と接続配線Ｗ１１，Ｗ１２によって周囲を取り囲まれた状態となる。
【００２２】
電源配線ＶＤＤと重なる位置に配置された接続配線Ｗ１１は、コンタクト導体ＣＥ５を介して電源配線ＶＤＤに接続されている。これにより、Ｐ型バッファ回路領域２００Ｐに形成されたトランジスタＫのソースは、電源配線ＶＤＤに接続されることになる。一方、接地配線ＶＳＳと重なる位置に配置された配線部分Ｗ３は、コンタクト導体ＣＥ６を介して接地配線ＶＳＳに接続されている。これにより、Ｎ型バッファ回路領域２００Ｎに形成されたトランジスタＬのソースは、接地配線ＶＳＳに接続されることになる。そして、配線部分Ｗ２と配線部分Ｗ４は、コンタクト導体ＣＥ７を介して出力配線ＯＵＴ２に接続されている。図２に示すように、出力配線ＯＵＴ２は配線層Ｍ１に設けられた配線である。
【００２３】
このように、バッファ回路領域２００は、Ｐ型バッファ回路領域２００ＰとＮ型バッファ回路領域２００ＮがＸ方向に並べて配置されていることから、これら領域２００Ｐ，２００Ｎは、それぞれセルトラックＣＴ内においてＹ方向における全幅を利用することができる。これにより、ソースＳＰ１〜ＳＰ３の遠端を共通接続する接続配線Ｗ１２を配置することが可能となり、ソース抵抗を低抵抗化することが可能となる。
【００２４】
さらに、本実施形態では、配線層Ｍ２に補助配線ＢＰ１が設けられ、これを介して電源配線ＶＤＤとソースＳＰ１〜ＳＰ３の遠端近傍とが短絡されている。同様に、配線層Ｍ２に補助配線ＢＰ２が設けられ、これを介して接地配線ＶＳＳとソースＳＮ１，ＳＮ２の遠端近傍とが短絡されている。これらの補助配線ＢＰ１，ＢＰ２によっても、ソース抵抗の低抵抗化が図られている。具体的には、従来のレイアウトにおいて１２０Ωであったソース抵抗を本実施形態によれば約８０Ωに低減することが可能となる。
【００２５】
しかも、バッファ回路領域２００においては、ドレインＤＰ１，ＤＰ２とドレインＤＮとが配線層Ｍ１に設けられた低抵抗な出力配線ＯＵＴ２によって短絡されているため、論理回路領域１００のように比較的高抵抗な配線層ＷＬを用いてドレインを短絡する場合と比べ、ドレイン抵抗の低抵抗化を図ることができる。
【００２６】
このように、本実施形態においては、バッファ回路領域２００におけるソース／ドレイン抵抗が従来よりも低抵抗化されることから、消費電流の増加やスイッチング速度の低下を抑制することが可能となる。
【００２７】
図４は、ソース／ドレイン抵抗の違いによる出力信号の波形の差を説明するための図であり、（ａ）はソース／ドレイン抵抗が相対的に高抵抗である場合の波形を示し、（ｂ）はソース／ドレイン抵抗が相対的に低抵抗である場合の波形を示している。図４に示すように、ソース／ドレイン抵抗が相対的に低抵抗である場合の方が、出力信号の立ち上がり及び立ち下がりに要する時間が短くなる。このため、ソース／ドレイン抵抗を低抵抗化すれば、より高速な信号の伝送を行うことが可能となる。
【００２８】
しかも図５（ａ）に示すように、従来のレイアウトでは、配線層ＧＬに形成され入力信号が供給される配線（ゲート配線）と、配線層ＷＬに形成され出力信号が供給される配線（ドレイン配線）とが交差する箇所ＣＸがいくつか生じ、これによって入力信号と出力信号とのカップリングが生じる。これに対し、本実施形態のレイアウトでは、図５（ｂ）に示すように、配線層ＧＬに形成され入力信号が供給されるゲート配線と、配線層ＷＬに形成され出力信号が供給されるドレイン配線とが交差する箇所が存在しないため、従来のようなカップリングは生じない。尚、配線層ＧＬに形成されたゲート配線と、配線層Ｍ１に形成されたドレイン配線については交差するが、配線層ＧＬと配線層Ｍ１は距離が離れているため、生じるカップリングはわずかである。
【００２９】
尚、論理回路領域１００に形成されたトランジスタのレイアウトは従来と基本的に同じである。つまり、図１に示すように、Ｐ型論理回路領域１００Ｐについては、セルトラックＣＴのＹ方向における一端（上端）と境界線１０１との間において、Ｙ方向に延在するソース／ドレイン領域が設けられるとともに、平面視でこれらの間にゲート電極が設けられ、これによっていくつかのＰチャンネル型ＭＯＳトランジスタが形成される。また、Ｎ型論理回路領域１００Ｎについては、セルトラックＣＴのＹ方向における他端（下端）と境界線１０１との間において、Ｙ方向に延在するソース／ドレイン領域が設けられるとともに、平面視でこれらの間にゲート電極が設けられ、これによっていくつかのＮチャンネル型ＭＯＳトランジスタが形成される。そして、各ゲート電極に入力信号ＩＮ１，ＩＮ２などが入力されるとともに、Ｐチャンネル型ＭＯＳトランジスタの所定のドレインと、Ｎチャンネル型ＭＯＳトランジスタの所定のドレインとが、配線層ＷＬに設けられた配線を介して接続されている。これにより、所定の論理ゲート回路が実現されている。
【００３０】
図６は、論理回路領域１００及びバッファ回路領域２００を通過する信号配線Ｓを図１に追加した図である。図６に示すように、実際のセルトラックＣＴ上には、Ｘ方向に延在する多数の信号配線Ｓが配置される。Ｘ方向に延在する配線は主に配線層Ｍ２に形成されるため、バッファ回路領域２００をＸ方向に通過する信号配線Ｓが存在する場合、配線層Ｍ２における当該領域を空けておく必要がある。したがって、例えば図６に示す信号配線Ｓがバッファ回路領域２００上を通過する場合には、補助配線ＢＰ１，ＢＰ２のうち、Ｙ方向に延在する部分については、配線層Ｍ２とは異なる配線層、例えば配線層Ｍ１や、配線層Ｍ２のさらに上方に配置される配線層（Ｍ３）を用いる必要がある。
【００３１】
図７は、複数のセルトラックを示すレイアウト図である。図７に示す例では、セルトラックＣＴ１内に論理回路領域１１０とバッファ回路領域２１０が配置され、セルトラックＣＴ２内に論理回路領域１２０とバッファ回路領域２２０が配置され、セルトラックＣＴ３内に論理回路領域１３０，１４０が配置されている。バッファ回路領域２１０は、論理回路領域１１０から供給される出力信号をバッファリングする回路領域であり、バッファ回路領域２２０は、論理回路領域１２０から供給される出力信号をバッファリングする回路領域である。このように、図７に示す例では、論理回路領域とこれに対応するバッファ回路領域がＸ方向に隣接して配置されている。
【００３２】
図８は、図７の変形例であり、ドレインＤＰ１，ＤＰ２に対応する接続部分Ｗ２を覆う補助配線ＢＰ３，ＢＰ４と、ドレインＤＮに対応する接続部分Ｗ４を覆う補助配線ＢＰ５と、補助配線ＢＰ３，ＢＰ４を接続する補助配線ＢＰ６とを備えている。このうち、補助配線ＢＰ３〜ＢＰ５は配線層Ｍ１に設けられ、補助配線ＢＰ６は配線層Ｍ２に設けられている。補助配線ＢＰ３〜ＢＰ５は、スルーホール導体を介して対応する接続部分Ｗ２又はＷ４に接続されており、これによりドレイン抵抗がより低抵抗化されている。例えば、図７のレイアウトにおいて８０Ωであったドレイン抵抗を図８のレイアウトによれば約６０Ωに低減することが可能となる。
【００３３】
図９は、セルトラックと電源配線ＶＤＤ及び接地配線ＶＳＳとの関係を説明するためのレイアウト図である。図９に示すように、本実施形態では、セルトラックＣＴの境界に沿ってＸ方向に電源配線ＶＤＤ及び接地配線ＶＳＳが交互に配置されている。これら電源配線ＶＤＤ及び接地配線ＶＳＳは、配線層Ｍ２に形成された配線である。さらに、セルトラックＣＴと交差するようにＹ方向に延在する電源配線ＶＤＤ１及び接地配線ＶＳＳ１も備えている。これら電源配線ＶＤＤ１及び接地配線ＶＳＳ１は、配線層Ｍ１に形成された配線であり、スルーホール導体ＴＨを介してそれぞれ電源配線ＶＤＤ及び接地配線ＶＳＳに接続されている。かかる構成により、メッシュ状に構築された電源網が形成される。
【００３４】
但し、電源配線ＶＤＤ及び接地配線ＶＳＳの位置についてはこれに限定されず、図１０及び図１１に示すように、各セルトラックＣＴ上に電源配線ＶＤＤ及び接地配線ＶＳＳをそれぞれ配置しても構わない。このようなレイアウトにおいても、図１０に示すように、ソースＳＰ１〜ＳＰ３に対応する接続部分Ｗ１のＹ方向における両端が接続配線Ｗ１１，Ｗ１２によって短絡されることから、ソース抵抗が低抵抗化される。さらに、図１０に示すレイアウトの場合、接続配線Ｗ１２の上方に補助配線ＢＰ７を設けることができる。補助配線ＢＰ７は、配線層Ｍ２に形成されており、ソースＳＰ１〜ＳＰ３の遠端をより低抵抗化する役割を果たす。同様に、ソースＳＮ１，ＳＮ２の遠端部分に補助配線ＢＰ８を設けることもでき、これによりソースＳＮ１，ＳＮ２の遠端をより低抵抗化することができる。補助配線ＢＰ８も配線層Ｍ２に形成される。
【００３５】
図１２は、スタンダードセル内を接続する配線層Ｍ２を用いた配線を示す図であり、（ａ）は図１のように電源配線ＶＤＤ及び接地配線ＶＳＳをセルトラックＣＴの境界に配置した場合、（ｂ）は図１０のように電源配線ＶＤＤ及び接地配線ＶＳＳをセルトラックＣＴの中央領域に配置した場合を示している。図１２（ａ），（ｂ）に示すように、いずれの場合も、論理回路領域１００内を接続する配線１０２は比較的高密度に設けられる一方、バッファ回路領域２００内を接続する配線は出力配線ＯＵＴ２のみである。
【００３６】
図１３（ａ），（ｂ）は、スタンダードセルを通過する信号配線Ｓを図１２（ａ），（ｂ）にそれぞれ追記した図である。信号配線Ｓは配線層Ｍ２に設けられている。したがって、配線層Ｍ２に設けられたこれらの配線が存在しないエリアが、配線層Ｍ２の空き領域ＦＡであり、図１に示した補助配線ＢＰ１，ＢＰ２などは、この空き領域ＦＡに配置することができる。図１３（ａ），（ｂ）に示すように、論理回路領域１００には空き領域ＦＡがほとんど存在しないのに対し、バッファ回路領域２００にはある程度まとまった空き領域ＦＡが形成される。本実施形態は、このような空き領域ＦＡを利用して、バッファ回路領域２００におけるソース／ドレイン抵抗の低抵抗化を図っているため、従来のレイアウトに比べて占有面積が増加することはない。
【００３７】
しかも、図１４に示すように、空き領域ＦＡはＸ方向に延在することから、必ずＰ型バッファ回路領域２００ＰとＮ型バッファ回路領域２００Ｎの両方に割り当てられることになる。これに対し、従来のレイアウトでは、Ｐ型バッファ回路領域２００ＰとＮ型バッファ回路領域２００ＮがＹ方向に並べて配置されていることから、Ｘ方向に延在する空き領域ＦＡが、一方の回路領域にのみ割り当てられてしまう。このため、例えばＰ型バッファ回路領域２００Ｐに補助配線を付加したい場合であっても、空き領域ＦＡがＮ型バッファ回路領域２００Ｎにのみ存在し、Ｐ型バッファ回路領域２００Ｐには存在しないケースも存在する。このような場合、Ｐ型バッファ回路領域２００Ｐに補助配線を付加することはできなくなるが、本実施形態の場合、このような問題が生じることもない。
【００３８】
図１５は、本発明の第２の実施形態による半導体装置のレイアウトを示す略平面図である。
【００３９】
図１５に示すように、本実施形態では、論理回路領域１１０，１２０，１３０，１４０とバッファ回路領域２１０，２２０が異なるセルトラックＣＴ１１〜ＣＴ１３にレイアウトされている。図７に示した例と同様、バッファ回路領域２１０は、論理回路領域１１０から供給される出力信号をバッファリングする回路領域であり、バッファ回路領域２２０は、論理回路領域１２０から供給される出力信号をバッファリングする回路領域である。このように、本実施形態では、論理回路領域とこれに対応するバッファ回路領域がＹ方向に隣接して配置されている。
【００４０】
図１６は、本実施形態において配線層Ｍ２を用いた配線を示す図である。図１６に示すように、論理回路領域１００内を接続する配線１０２は多数に設けられる一方、バッファ回路領域２００内を接続する配線は出力配線ＯＵＴ２のみである。このように、論理回路領域１００とバッファ回路領域２００とでは、配線層Ｍ２を用いた配線の本数に大きな差がある。しかしながら、本実施形態では、論理回路領域１００のＹ方向における幅と、バッファ回路領域２００のＹ方向における幅が異なっており、それぞれ最適化されていることから、従来のレイアウトに比べてセルサイズを小型化することができる。
【００４１】
尚、本実施形態では、バッファ回路領域２００のＹ方向における幅が縮小されている結果、第１の実施形態のように空き領域ＦＡがほとんど生じない。このため、空き領域ＦＡに補助配線を配置することが困難となるが、接続部分Ｗ１，Ｗ２のＹ方向における長さが第１の実施形態と比べて短くなることから、補助配線を用いなくてもソース／ドレイン抵抗を十分に低抵抗化することが可能となる。具体的には、従来のレイアウトにおいて１２０Ωであったソース抵抗を本実施形態によれば約４０Ωに低減することが可能となる。また、従来のレイアウトにおいて８０Ωであったドレイン抵抗を本実施形態によれば約４０Ωに低減することが可能となる。
【００４２】
図１７は、第２の実施形態におけるセルトラックと電源配線ＶＤＤ及び接地配線ＶＳＳとの関係を説明するためのレイアウト図である。図１７に示すように、本実施形態では、各セルトラックＣＴ１１〜ＣＴ１６のＹ方向における端部に沿って、Ｘ方向に電源配線ＶＤＤ及び接地配線ＶＳＳが配置されている。尚、セルトラックＣＴ１１，ＣＴ１３，ＣＴ１４，ＣＴ１６は論理回路領域１００が配置されるセルトラックであり、セルトラックＣＴ１２，ＣＴ１５はバッファ回路領域２００が配置されるセルトラックである。
【００４３】
図１８は、本発明の第３の実施形態による半導体装置のレイアウトを示す略平面図である。また、図１９は、本実施形態において配線層Ｍ２を用いた配線を示す図である。
【００４４】
図１８及び図１９に示すように、本実施形態では、バッファ回路領域２１０，２２０が配置される部分においてセルトラックＣＴ２１，ＣＴ２２の幅がＹ方向に縮小されている。かかる構成により、バッファ回路領域２１０，２２０のＹ方向における幅が縮小されることから、第２の実施形態と同様の効果を得ることができる。
【００４５】
図２０は、第３の実施形態におけるセルトラックと電源配線ＶＤＤ及び接地配線ＶＳＳとの関係を説明するためのレイアウト図である。図２０に示す例では、バッファ回路領域２００が配置されるセルトラックＣＴＢの幅を、論理回路領域１００が配置されるセルトラックＣＴＬの幅の半分としている。そして、セルトラックＣＴＢの境界に沿ってＸ方向に電源配線ＶＤＤ及び接地配線ＶＳＳが交互に配置されるとともに、セルトラックＣＴＬの境界に沿ってＸ方向に電源配線ＶＤＤ及び接地配線ＶＳＳが交互に配置されている。これにより、多数のバッファ回路領域２００を纏めて配置することが可能となり、無駄な空き領域が発生しない。
【００４６】
以上説明したように、第１〜第３の実施形態によれば、バッファ回路領域２００におけるソース／ドレイン抵抗が従来よりも低抵抗化されることから、消費電流の増加やスイッチング速度の低下を抑制することが可能となる。しかも、Ｐ型バッファ回路領域２００ＰのＸ方向における幅と、Ｎ型バッファ回路領域２００ＮのＸ方向における幅を任意に設定することができるため、例えば、バッファ回路領域２００に形成される回路がＮＡＮＤゲート回路やＮＯＲゲート回路のように、インバータ回路とは異なるレシオを有する回路であっても無駄なスペースが生じることがない。つまり、従来のレイアウトであれば、ＮＡＮＤゲート回路やＮＯＲゲート回路をレイアウトすると、図２１（ａ）に示すように半導体基板上に無駄なスペースＤＳが生じるが、第１〜第３の実施形態によれば、図２１（ｂ）に示すように、無駄なスペースが生じることがない。これにより、チップ上における占有面積を削減することが可能となる。
【００４７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００４８】
１０      半導体基板
２０，３０    ウェル
４０      素子分離領域
５０，６０，７０    層間絶縁膜
１００，１１０，１２０，１３０，１４０    論理回路領域
１００Ｎ  Ｎ型論理回路領域
１００Ｐ  Ｐ型論理回路領域
１０１，２０１    境界線
１０２    配線
２００，２１０，２２０    バッファ回路領域
２００Ｎ  Ｎ型バッファ回路領域
２００Ｐ  Ｐ型バッファ回路領域
Ａ〜Ｌ    トランジスタ
ＢＰ１〜ＢＰ８    補助配線
ＣＥ１〜ＣＥ７    コンタクト導体
ＣＴ      セルトラック
ＤＮ，ＤＰ１，ＤＰ２    ドレイン
ＦＡ      空き領域
Ｇ１，Ｇ２    ゲート接続配線
ＧＬ      配線層（ゲート配線層）
ＧＰ１〜ＧＰ４，ＧＮ１，ＧＮ２    ゲート電極
Ｍ１，Ｍ２，ＷＬ    配線層
Ｓ        信号配線
ＳＮ１，ＳＮ２，ＳＰ１〜ＳＰ３    ソース
ＶＤＤ，ＶＤＤ１    電源配線
ＶＳＳ，ＶＳＳ１    接地配線
Ｗ１〜Ｗ４    配線部分
Ｗ１１，Ｗ１２    接続配線
【図１】
2014067811.tif 000003
【図２】
2014067811.tif 000004
【図３】
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【図４】
2014067811.tif 000006
【図５】
2014067811.tif 000007
【図６】
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【図７】
2014067811.tif 000009
【図８】
2014067811.tif 000010
【図９】
2014067811.tif 000011
【図１０】
2014067811.tif 000012
【図１１】
2014067811.tif 000013
【図１２】
2014067811.tif 000014
【図１３】
2014067811.tif 000015
【図１４】
2014067811.tif 000016
【図１５】
2014067811.tif 000017
【図１６】
2014067811.tif 000018
【図１７】
2014067811.tif 000019
【図１８】
2014067811.tif 000020
【図１９】
2014067811.tif 000021
【図２０】
2014067811.tif 000022
【図２１】
2014067811.tif 000023