(57)【要約】【課題】グローバルシャッタ制御およびローリング読出制御を行う固体撮像素子において、漏れ光によるグラデーションの発生を防止する。【解決手段】全ての画素部１０が同時に第１の電荷蓄積部ＰＤへの信号電荷の蓄積を開始し、第１の電荷蓄積部ＰＤへ蓄積された信号電荷に応じた信号を第２の電荷蓄積部ＳＤへ転送した後、第２の電荷蓄積部ＳＤへ蓄積された信号が画素部１０の行毎に順次読み出されるよう制御する固体撮像素子１００において、第２の電荷蓄積部ＳＤに電気的に接続される配線層１０２における金属配線１０９を用いて第２の電荷蓄積部ＳＤを遮光する。【選択図】図３
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【特許請求の範囲】
【請求項１】
入射光の光量に応じた信号電荷を発生する光電変換層と、該光電変換層において発生した信号電荷が蓄積される第１の電荷蓄積部、第１の電荷蓄積部に蓄積された信号電荷に応じた信号が転送されて蓄積される第２の電荷蓄積部および該第２の電荷蓄積部に蓄積された信号を出力する出力回路を備えた読出回路が形成された回路基板と、該回路基板に接続される複数の金属配線が形成され、前記光電変換層と前記回路基板との間に配置された配線層とを有する画素部が２次元状に複数配列され、
全ての前記画素部が同時に前記第１の電荷蓄積部への前記信号電荷の蓄積を開始し、該第１の電荷蓄積部へ蓄積された信号電荷に応じた信号を前記第２の電荷蓄積部へ転送した後、該第２の電荷蓄積部へ蓄積された信号が前記画素部の行毎に順次読み出されるよう前記読出回路を制御する制御部を備え、
前記第２の電荷蓄積部に電気的に接続される前記配線層における金属配線が、該第２の電荷蓄積部を遮光するよう形成されたものであることを特徴とする固体撮像素子。
【請求項２】
前記配線層が、複数の金属配線層を有するものであり、
前記第２の電荷蓄積部を遮光する金属配線が、複数の前記金属配線層に亘って形成されていることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記配線層が、複数の金属配線層を有するものであり、
前記第２の電荷蓄積部を遮光する金属配線が、前記複数の金属配線層のうちの前記回路基板に最も近い金属配線層に形成されていることを特徴とする請求項１または２記載の固体撮像素子。
【請求項４】
前記第２の電荷蓄積部を遮光する金属配線が、前記出力回路に電気的に接続されていることを特徴とする請求項１から３いずれか１項記載の固体撮像素子。
【請求項５】
前記出力回路がトランジスタを有し、
前記第２の電荷蓄積部を遮光する金属配線が、前記トランジスタのゲート端子に電気的に接続されていることを特徴とする請求項４記載の固体撮像素子。
【請求項６】
前記第２の電荷蓄積部を遮光する金属配線が、前記第２の電荷蓄積部全体を覆うようなパターンで形成されたものであることを特徴とする請求項１から５いずれか１項記載の固体撮像素子。
【請求項７】
前記第２の電荷蓄積部を遮光する金属配線が、前記第２の電荷蓄積部の領域の１００％以上１０００％以下の面積で形成されたものであることを特徴とする請求項６記載の固体撮像素子。
【請求項８】
前記第２の電荷蓄積部が、不純物領域からなるものであることを特徴とする請求項１から７いずれか１項記載の固体撮像素子。
【請求項９】
前記光電変換層が、有機光電変換膜を含むものであることを特徴とする請求項１から８いずれか１項記載の固体撮像素子。
【請求項１０】
前記有機光電変換膜が、全ての前記画素部について共通なものであることを特徴とする請求項９記載の固体撮像素子。
【請求項１１】
請求項１から１０いずれか１項記載の固体撮像素子を備えたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光の照射を受けて電荷を発生する光電変換部を備えた固体撮像素子およびその固体撮像素子を備えた撮像装置に関するものである。
【背景技術】
【０００２】
近年、ビデオカメラやデジタルカメラなどが広く一般に普及している。これらのカメラには、ＣＣＤ(Charge Coupled Device)やＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが用いられるが、高速駆動が可能などの観点から、ＣＣＤに変えてＣＭＯＳイメージセンサが主流となってきている。
【０００３】
しかしながら、ＣＭＯＳイメージセンサの問題として、ローリングシャッタ歪の問題がある。ＣＣＤにおいては、全画素を一括で露光し、その後、画素行毎に信号を順次読み出すことによって１フレームの画像信号を取得する。一方、ＣＭＯＳイメージセンサにおいては、画素行毎に露光を順次開始し、画素行毎に信号を順次読み出すことによって１フレームの画像信号を取得する。すなわち、ＣＭＯＳイメージセンサにおいては、画素行毎に露光タイミングが異なることになる。このため、たとえば被写体が高速で動いている場合などは画像が歪んでしまう。この歪みがローリングシャッタ歪である。
【０００４】
このようなローリングシャッタ歪の問題を解決するため、ＣＭＯＳイメージセンサにおいても全画素を一括で露光し、その後、画素行毎に信号を順次読み出す、いわゆるグローバルシャッタ制御およびローリング読出制御を行う方法が提案されている（たとえば特許文献１参照）。
【０００５】
一方、上述したグローバルシャッタ制御は高速で動く被写体などを撮像するために用いられるケースが多いことから、必然的に露光期間を短くすることが求められる。このため、感度の高いセンサと、Ｆ値の小さい開放系のレンズを用いることが望ましい。
【０００６】
近年、上述したような高い感度を有するセンサとして、受光部に有機光電変換膜を用いた有機ＣＭＯSセンサが提案されている（たとえば特許文献２参照）。この有機ＣＭＯＳセンサは感度が高く、かつＦ値の小さい開放系のレンズを使用することができるなどのメリットを有する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５７９１２号公報
【特許文献２】特開２０１１−２２８６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、このような高感度な有機ＣＭＯＳセンサにおいても、上述したようなグローバルシャッタ制御およびローリング読出制御を行うことが考えられる。
【０００９】
しかしながら、出願人による実験によれば、有機ＣＭＯＳセンサにおいてグローバルシャッタ制御およびローリング読出制御を行った場合、全画素の露光期間を終了した時点から信号の読出しまでの期間が短い行と長い行とで、同じ被写体を撮像したにも関わらず出力の大きさが異なるものとなった。そして、その結果、撮像した画像に対して上下方向にグラデーションがかかったような状態となり、適切な画像が撮像することができない問題が発生した。
【００１０】
この現象を出願人が検討した結果、露光期間を終了した時点から信号の読出しまでの電荷蓄積部に信号電荷を保持している間に、電荷蓄積部に光が漏れ込み、この漏れ光によって発生する電荷が信号電荷に混ざってしまうことが原因であることが分かった。
【００１１】
より具体的には、たとえば露光期間を１／２０００ｓ、フレームレート（全ての行の読み出しに要する時間）を３０ｆｐｓ、入射光を１とした場合の漏れ光を１／１０００（０．１％）と仮定すると、露光期間終了後にすぐに読み出される画素行は、１×１／２０００＝１／２０００に相当する信号が読み出される。一方、露光期間終了後、最後に読み出される画素行は、１×１／２０００＋１／１０００×１／３０＝１／２０００＋１／３００００に相当する信号が読み出される。したがって、露光期間終了後にすぐに読み出される画素行と最後に読み出される画素行とでは１／１５（６％〜７％）の信号のずれが生じることになる。
【００１２】
また、上述したようにＦ値の小さい開放系のレンズを使用した場合、さらに漏れ光が発生しやすくなる。
【００１３】
なお、特許文献１においては、配線として用いられるアルミニウム層によって電荷蓄積部を遮光することが提案されているが、受光部と電荷蓄積部の両方が基板中に形成される構造であり、有機ＣＭＯＳセンサのような積層型固体撮像素子において電荷蓄積部を効果的に遮光する配線の選択や配線パターンについては何も提案されていない。また、特許文献２においても、電荷蓄積部を含む読出回路全体を遮光することが提案されているが、電荷蓄積部をより効果的に遮光するような配線の選択や配線パターンについては何も提案されていない。
【００１４】
本発明は、上記の事情に鑑み、グローバルシャッタ制御およびローリング読出制御を行う積層型固体撮像素子において、上述したような漏れ光によるグラデーションの発生を防止することができる固体撮像素子およびその固体撮像素子を備えた撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の固体撮像素子は、入射光の光量に応じた信号電荷を発生する光電変換層と、光電変換層において発生した信号電荷が蓄積される第１の電荷蓄積部、第１の電荷蓄積部に蓄積された信号電荷に応じた信号が転送されて蓄積される第２の電荷蓄積部および第２の電荷蓄積部に蓄積された信号を出力する出力回路を備えた読出回路が形成された回路基板と、回路基板に接続される複数の金属配線が形成され、光電変換層と回路基板との間に配置された配線層とを有する画素部が２次元状に複数配列され、全ての画素部が同時に第１の電荷蓄積部への信号電荷の蓄積を開始し、第１の電荷蓄積部へ蓄積された信号電荷に応じた信号を第２の電荷蓄積部へ転送した後、第２の電荷蓄積部へ蓄積された信号が画素部の行毎に順次読み出されるよう読出回路を制御する制御部を備え、第２の電荷蓄積部に電気的に接続される配線層における金属配線が、第２の電荷蓄積部を遮光するよう形成されたものであることを特徴とする。
【００１６】
また、上記本発明の固体撮像素子においては、配線層を、複数の金属配線層を有するものとし、第２の電荷蓄積部を遮光する金属配線を、複数の金属配線層に亘って形成することができる。
【００１７】
また、配線層を、複数の金属配線層を有するものとし、第２の電荷蓄積部を遮光する金属配線を、複数の金属配線層のうちの回路基板に最も近い金属配線層に形成することができる。
【００１８】
また、第２の電荷蓄積部を遮光する金属配線を、出力回路に電気的に接続されたものとできる。
【００１９】
また、出力回路がトランジスタを有するものとし、第２の電荷蓄積部を遮光する金属配線を、トランジスタのゲート端子に電気的に接続されたものとできる。
【００２０】
また、第２の電荷蓄積部を遮光する金属配線を、第２の電荷蓄積部全体を覆うようなパターンで形成することができる。
【００２１】
また、第２の電荷蓄積部を遮光する金属配線を、第２の電荷蓄積部の領域の１００％以上１０００％以下の面積で形成することができる。
【００２２】
また、第２の電荷蓄積部を、不純物領域からなるものとできる。
【００２３】
また、光電変換層を、有機光電変換膜を含むものとできる。
【００２４】
また、有機光電変換膜を、全ての画素部について共通なものとできる。
【００２５】
本発明の撮像装置は、上述した本発明の固体撮像素子を備えたことを特徴とする。
【発明の効果】
【００２６】
本発明の固体撮像素子によれば、全ての画素部が同時に第１の電荷蓄積部への信号電荷の蓄積を開始し、第１の電荷蓄積部へ蓄積された信号電荷に応じた信号を第２の電荷蓄積部へ転送した後、第２の電荷蓄積部へ蓄積された信号が画素部の行毎に順次読み出されるよう制御する固体撮像素子において、第２の電荷蓄積部に電気的に接続される配線層における金属配線を用いて第２の電荷蓄積部を遮光するようにしたので、第２の電荷蓄積部への漏れ光をより効果的に遮光することができ、上述した漏れ光によるグラデーションの発生を防止することができる。
【００２７】
また、上記本発明の固体撮像素子において、第２の電荷蓄積部を遮光する金属配線を複数の金属配線層に亘って形成するようにした場合には、第２の電荷蓄積部をより効果的に遮光することができる。
【００２８】
また、第２の電荷蓄積部を遮光する金属配線を、複数の金属配線層のうちの回路基板に最も近い金属配線層に形成するようにした場合には、第２の電荷蓄積部への斜めからの漏れ光の入射もより効果的に遮光することができる。
【００２９】
また、第２の電荷蓄積部を遮光する金属配線を、第２の電荷蓄積部の領域の１００％以上１０００％以下の面積で形成するようにした場合には、第２の電荷蓄積部を十分に遮光することができるとともに、その他の金属配線のレイアウトの妨げとなることなく遮光膜を設けることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の固体撮像素子の一実施形態を構成する画素部を示す図
【図２】本発明の固体撮像素子の一実施形態の断面模式図
【図３】本発明の固体撮像素子の配線層の詳細を表す断面模式図
【図４】第２の電荷蓄積部を遮光する金属配線のパターンの一例を示す図
【図５】図２に示す固体撮像素子の周辺回路を含む全体構成を示す図
【図６】本発明の固体撮像素子の一実施形態の動作を説明するためのタイミングチャート
【図７】第１の電荷蓄積部と第２の電荷蓄積部の電位勾配を利用して電子を転送する作用を説明するための図
【図８】第１の電荷蓄積部と第２の電荷蓄積部の容量に応じて電子を転送する作用を説明するための図
【図９】第１の電荷蓄積部と第２の電荷蓄積部の容量に応じて正孔を転送する作用を説明するための図
【発明を実施するための形態】
【００３１】
以下、図面を参照して本発明の固体撮像素子の一実施形態について説明する。図１は、本実施形態の固体撮像素子を構成する多数の画素部のうちの１つの画素部の回路構成を示す図である。本実施形態の固体撮像素子は、図１に示す画素部１０を２次元状に多数配列したものである。
【００３２】
画素部１０は、図１に示すように、光電変換部１１と、第１の電荷蓄積部ＰＤと、第２の電荷蓄積部ＳＤと、転送トランジスタ１２と、出力トランジスタ１３（請求項における出力回路に相当するものである）と、選択トランジスタ１４と、第１のリセットトランジスタ１５と、第２のリセットトランジスタ１６とを備えている。第１の電荷蓄積部ＰＤおよび第２の電荷蓄積部ＳＤは、半導体基板中のｎ型不純物領域から構成されている。また、転送トランジスタ１２、出力トランジスタ１３、選択トランジスタ１４、第１のリセットトランジスタ１５および第２のリセットトランジスタ１６は、それぞれｎチャネルのＭＯＳトランジスタで構成されている。
【００３３】
光電変換部１１は、画素電極１０４と、画素電極１０４に対向して設けられた対向電極１０８と、画素電極１０４と対向電極１０８との間に設けられた光電変換層１０７とを備えている。
【００３４】
画素電極１０４は、画素部１０毎に区分された電極であり、たとえばＩＴＯやアルミニウムや窒化チタンなどのような透明または不透明な導電性材料から形成されるものである。画素電極１０４は、光電変換層１０７において発生した電荷を画素部１０毎に捕集するものである。
【００３５】
対向電極１０８は、画素電極１０４との間で光電変換層１０７に電圧を印加し、光電変換層１０７に電界を生じさせるための電極である。対向電極１０８は、光電変換層１０７よりも光の入射面側に設けられており、対向電極１０８を透過して光電変換層１０７に光を入射させる必要があるため、入射光に対して透明なＩＴＯなどの導電性材料から形成される。なお、本実施形態における対向電極１０８は、全ての画素部１０で共通の１枚の電極から構成されるものであるが、画素部１０毎に分割する構成としてもよい。
【００３６】
光電変換層１０７は、入射光を吸収し、その吸収した光量に応じた電荷を発生する有機光電変換膜または無機光電変換膜を含むものである。なお、光電変換層１０７と対向電極１０８との間、または光電変換層１０７と画素電極１０４との間に、電極から光電変換層１０７へ電荷が注入されるのを抑制する電荷ブロッキング層などの機能層を設けるようにしてもよい。
【００３７】
第１の電荷蓄積部ＰＤは、画素電極１０４と電気的につながったｎ形不純物領域からなるものである。画素電極１０４に捕集された信号電荷（電子または正孔）の量に応じて第１の電荷蓄積部ＰＤの電位が変化する。
【００３８】
第２の電荷蓄積部ＳＤは、出力トランジスタ１３のゲートと電気的につながったｎ型不純物領域からなるものである。電荷転送時には転送トランジスタ１２を介して、第１の電荷蓄積部ＰＤから第２の電荷蓄積部ＳＤに信号電荷が転送される。
【００３９】
転送トランジスタ１２は、第１の電荷蓄積部ＰＤに蓄積された信号電荷を第２の電荷蓄積部ＳＤに転送するものである。
【００４０】
出力トランジスタ１３は、第２の電荷蓄積部ＳＤに蓄積された信号電荷を電圧変換して信号線に出力するものである。出力トランジスタ１３のゲート端子は第２の電荷蓄積部ＳＤに電気的に接続され、ドレイン端子は固体撮像素子の電源電圧Ｖｄｄに接続されている。また、出力トランジスタ１３のソース端子は選択トランジスタ１４のドレイン端子に接続されている。
【００４１】
第１のリセットトランジスタ１５は、第１の電荷蓄積部ＰＤの電位を第１の基準電位にリセットするものである。第１のリセットトランジスタ１５のドレイン端子には第１の電荷蓄積部ＰＤが電気的に接続され、ソース端子にはリセット電源が接続され、このリセット電源によって第１の基準電圧ＲＤ１が供給されている。第１のリセットトランジスタ１５のゲート端子ＲＳ１に印加されるリセットパルスがハイレベルになると、第１のリセットトランジスタ１５がオンし、第１の電荷蓄積部ＰＤの電位が基準電位ＲＤ１にリセットされる。電荷蓄積部ＰＤに蓄積した過剰電荷が転送トランジスタ１２を超えて電荷蓄積部ＳＤへ流入することがないように転送トランジスタ１２および第一のリセットトランジスタ１５の閾値は適宜調整される。
【００４２】
第２のリセットトランジスタ１６は、第２の電荷蓄積部ＳＤの電位を基準電位にリセットするものである。第２のリセットトランジスタ１６のドレイン端子には第２の電荷蓄積部ＳＤが電気的に接続され、ソース端子にはリセット電源が接続され、このリセット電源によって第２の基準電圧ＲＤ２が供給されている。第２のリセットトランジスタ１６のゲート端子ＲＳ２に印加されるリセットパルスがハイレベルになると、第２のリセットトランジスタ１６がオンし、第２の電荷蓄積部ＳＤの電位が基準電位ＲＤ２にリセットされる。
【００４３】
選択トランジスタ１４は、そのソース端子が信号線に接続されるものであり、各画素部１０の出力トランジスタ１３から出力される信号を列ごとに設けられた信号線に選択的に出力するためのものである。選択トランジスタ１４のゲート端子ＲＷに印加される選択パルスがハイレベルになると、選択トランジスタ１４はオンし、これにより各画素部１０の出力トランジスタ１３から出力された信号が信号線に出力される。
【００４４】
図２は、図１に示した画素部１０を２次元状に多数配列した固体撮像素子１００の断面模式図である。なお、図２においては、図１に示した画素部１０と同じ構成については同じ名称と符号を付している。また、図２に示す配線層１０２は簡略的に示したものであり、配線層１０２の詳細な構成については、後で図３を用いて詳述する。
【００４５】
固体撮像素子１００は、図２に示すように、回路基板１０１と、配線層１０２と、接続電極１０３と、画素電極１０４と、接続配線１０５と、接続部１０６と、光電変換層１０７と、対向電極１０８と、封止層１１０と、カラーフィルタ１１１と、遮光層１１３と、保護層１１４と、対向電極電圧供給部１１５と、読出回路１１６とを備えている。
【００４６】
回路基板１０１は、読出回路１１６が形成されるものであり、Ｓｉなどの半導体基板から構成されるものである。回路基板１０１上には配線層１０２が形成されており、この配線層１０２に形成された接続配線１０５によって読出回路１１６と画素電極１０４とが接続されている。また、配線層１０２の表面には複数の画素電極１０４と１つ以上の接続電極１０３とが形成されている。
【００４７】
光電変換層１０７は、上述したように受光した光に応じて電荷を発生するものである。光電変換層１０７は、複数の画素電極１０４を覆うように設けられている。光電変換層１０７は、画素電極１０４の上では一定の膜厚となっているが、画素部以外（有効画素領域外）では膜厚が変化していても問題ない。
【００４８】
対向電極１０８は、画素電極１０４と対向する電極であり、光電変換層１０７を覆うように設けられている。対向電極１０８は、光電変換層１０７よりも外側に配置された接続電極１０３の上にまで形成されており、接続電極１０３と電気的に接続されている。
【００４９】
接続部１０６は、配線層１０２に埋設されており、接続電極１０３と対向電極電圧供給部１１５とを電気的に接続するためのプラグなどである。対向電極電圧供給部１１５は、回路基板１０１に形成され、接続部１０６および接続電極１０３を介して対向電極１０８に所定の電圧を印加するものである。なお、対向電圧供給部１１５は、回路基板１０１に形成された構成ではなく、直接外部の電源とつながった構成としても良い。
【００５０】
読出回路１１６は、図１に示した第１の電荷蓄積部ＰＤと、第２の電荷蓄積部ＳＤと、転送トランジスタ１２と、出力トランジスタ１３と、選択トランジスタ１４と、第１のリセットトランジスタ１５と、第２のリセットトランジスタ１６とを備え、配線層１０２中の金属配線によって配線されたものである。読出回路１１６は、複数の画素電極１０４の各々に対応して回路基板１０１に設けられており、対応する画素電極１０４で捕集された電荷に応じた信号を読み出すものである。
【００５１】
封止層１１０は、対向電極１０８を覆うように設けられている。
【００５２】
カラーフィルタ１１１は、封止層１１０上の各画素電極１０４と対向する位置に形成されている。遮光層１１３は、封止層１１０上のカラーフィルタ１１１を設けた領域以外に形成されており、有効画素領域以外に形成された光電変換層１０７に光が入射するのを防止するものである。カラーフィルタ１１１としては、たとえばベイヤー配列のカラーフィルタを用いることができるが、これに限らず、補色型のカラーフィルタやその他の公知なカラーフィルタを用いることができる。
【００５３】
保護層１１４は、カラーフィルタ１１１および遮光層１１３上に形成されており、固体撮像素子全体を保護するものである。
【００５４】
図３は、図２に示した固体撮像素子１００の断面模式図のうちの１つの画素部１０の断面をより詳細に示したものであり、特に、配線層１０２内の金属配線の構成を詳細に示したものである。なお、図３においても、図１に示した画素部１０と同じ構成については同じ名称と符号を付している。
【００５５】
図３に示すように、各画素部１０の読出回路１１６に含まれる転送トランジスタ１２、出力トランジスタ１３、選択トランジスタ１４、第１のリセットトランジスタ１５および第２のリセットトランジスタ１６は、基板のｐ-ｗｅｌｌ中に形成されたｎチャネルのトランジスタから構成されており、第１の電荷蓄積部ＰＤおよび第２の電荷蓄積部ＳＤもｎ型の不純物領域によって構成されている。
【００５６】
そして、図１および図３に示すように、画素電極１０４と第１の電荷蓄積部ＰＤとが接続配線１０５によって電気的に接続されており、第２の電荷蓄積部ＳＤと出力トランジスタ１３のゲート電極１３ａとが配線層１０２のうちの金属配線１０９によって電気的に接続されている。
【００５７】
本実施形態における金属配線１０９は、複数層の金属配線層の配線パターンから構成されるものである。具体的には、金属配線１０９は、図３に示すように、第１の金属配線層の配線パターン１０９ａと、第２の金属配線層の配線パターン１０９ｂと、配線パターン１０９ａと配線パターン１０９ｂと第２の電荷蓄積部ＳＤとを電気的に接続する接続配線１０９ｃと、配線パターン１０９ａと配線パターン１０９ｂと出力トランジスタ１３のゲート電極１３ａとを電気的に接続する接続配線１０９ｄとから構成されている。第１の金属配線層は複数の金属配線層のうち、最も基板１０１に近い金属配線層である。接続配線１０９ｃと接続配線１０９ｄとは、配線パターン同士、または配線パターンと基板とをつなぐビア配線である。
【００５８】
そして、第２の電荷蓄積部ＳＤの上方に形成されている第１の金属配線層の配線パターン１０９ａは、第２の電荷蓄積部ＳＤ全体を覆うような矩形のパターンで形成されており、光電変換層１０７に入射された入射光のうち、光電変換層１０７を透過した光が第２の電荷蓄積部ＳＤへ入射するのを防止する遮光膜として機能するものである。また、第１の金属配線層の配線パターン１０９ａに限らず、第２の金属配線層の配線パターン１０９ｂについても、第２の電荷蓄積部ＳＤの上方の範囲を第２の電荷蓄積部ＳＤ全体を覆うような矩形のパターンで形成し、第２の電荷蓄積部ＳＤへの光の入射を防止する遮光膜として機能させることが望ましい。
【００５９】
また、本実施形態においては、２層の金属配線層の配線パターンを用いて、第２の電荷蓄積部ＳＤと出力トランジスタ１３のゲート電極１３ａとを接続する金属配線１０９を構成するようにしたが、２層に限らず、３層以上の金属配線層の配線パターンを用いて金属配線１０９を構成するようにしてもよい。その場合においても、複数の金属配線層のうちの少なくとも回路基板１０１に最も近い金属配線層の配線パターンを、上述したように第２の電荷蓄積部ＳＤを遮光するパターンで形成することが望ましい。
【００６０】
図４は、上述した第２の電荷蓄積部ＳＤを遮光する金属配線１０９のパターンの一例を上方から見た図である。図４に示す例においては、第１の金属配線層の配線パターン１０９ａが第２の電荷蓄積部ＳＤ全体を覆うように形成されているとともに、第２の金属配線層の配線パターン１０９ｂについても、第２の電荷蓄積部ＳＤの上方の範囲で配線パターン１０９ａと同じパターンで形成されており、配線パターン１０９ａと配線パターン１０９ｂとの両方で第２の電荷蓄積部ＳＤを遮光するように形成されている。なお、図４におけるＰＤは第１の電荷蓄積部を形成する不純物領域（ｎ＋）であり、１３ｂは出力トランジスタ１３のドレイン領域を形成する不純物領域（ｎ＋）であり、１３ｃは出力トランジスタ１３のソース領域を形成する不純物領域（ｎ＋）である。
【００６１】
また、図３および図４に示す例では、第２の電荷蓄積部ＳＤの上方における配線パターン１０９ａと配線パターン１０９ｂの一部とを、第２の電荷蓄積部ＳＤを形成する不純物領域の範囲と同じ範囲で形成するようにしたが、これに限らず、配線パターン１０９ａと配線パターン１０９ｂの一部（第２の電荷蓄積部ＳＤの上方の範囲）とを第２の電荷蓄積部ＳＤの不純物領域の範囲よりも大きい面積で形成するようにしてもよい。
【００６２】
ただし、配線パターン１０９ａと配線パターン１０９ｂとは、第２の電荷蓄積部ＳＤと出力トランジスタ１３のゲート電極１３ａとを接続する金属配線１０９を構成するものであり、また、配線層１０２には、図示していないその他の金属配線も配置されるものであるため、配線パターン１０９ａおよび配線パターン１０９ｂの一部（第２の電荷蓄積部ＳＤの上方の範囲）の面積にはある程度の制約があり、たとえば第２の電荷蓄積部ＳＤの不純物領域の範囲の１０００％以下の面積で形成することが望ましい。
【００６３】
なお、第２の電荷蓄積部ＳＤを遮光する配線パターン１０９ａと配線パターン１０９ｂの材料と厚さについては、光を遮光するのに十分な材料（アルミニウム、銅など）と厚さが選択されるものとする。
【００６４】
図５は、図２に示した固体撮像素子１００の周辺回路を含む全体構成を示す図である。図５に示すように、本実施形態の固体撮像素子１００は、垂直ドライバ１２１と、制御部１２２と、信号処理回路１２３と、水平ドライバ１２４と、ＬＶＤＳ１２５と、シリアル変換部１２６と、パッド１２７とを備えている。図５に示す画素領域は、図２に示した固体撮像素子１００の画素部１０が配列された領域を表している。
【００６５】
制御部１２２は、タイミングジェネレータなどを備えたものであり、フレーム同期信号ＶＤや行同期信号ＨＤを出力するとともに、垂直ドライバ１２１や水平ドライバ１２４の動作を制御することによって画素部１０における信号電荷の読出しなどを制御するものである。特に、本実施形態における制御部１２２は、全ての画素部１０が同時に第１の電荷蓄積部ＰＤへの信号電荷の蓄積を開始し、その第１の電荷蓄積部ＰＤへ蓄積された信号電荷を同時に第２の電荷蓄積部ＳＤへ転送した後、その第２の電荷蓄積部ＳＤへ蓄積された信号電荷が画素部１０の行毎に順次読み出されるように読出回路１１６を制御するものである。すなわち、制御部１２２は、いわゆるグローバルシャッタ制御かつローリング読出制御を行うものである。
【００６６】
垂直ドライバ１２１は、制御部１２２から出力された制御信号に基づいて、読出回路１１６に対して転送パルス、リセットパルス、および選択パルスを出力し、読出回路１１６におけるリセット動作や電荷信号の読出し動作を制御するものである。
【００６７】
信号処理回路１２３は、読出回路１１６の各列に対応して設けられるものである。信号処理回路１２３は、対応する列から出力された信号に対し、相関二重サンプリング（ＣＤＳ）処理を行ない、処理後の信号をデジタル信号に変換するＡＤＣ回路を備えたものである。信号処理回路１２３で処理後の信号は、列毎に設けられたメモリに記憶される。
【００６８】
水平ドライバ１２４は、信号処理回路１２３のメモリに記憶された画素部１０の１行分の信号を順次読出してＬＶＤＳ１２５に出力する制御を行なうものである。
【００６９】
ＬＶＤＳ１２５は、ＬＶＤＳ（ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）に従ってデジタル信号を伝送する。シリアル変換部１２６は、入力されるパラレルのデジタル信号をシリアルに変換して出力するものである。パッド１２７は、外部との入出力に用いるインターフェースである。
【００７０】
次に、本実施形態の固体撮像素子１００の動作について説明する。図６は、グローバルシャッタ制御による全画素部の露光タイミングと、所定の画素部１０の行の信号電荷の読出タイミングの一例を示すものである。
【００７１】
本実施形態の固体撮像素子１００においては、まず、図６に示すように、全画素部１０の第１のリセットトランジスタ１５のゲート端子ＲＳ１に対してリセットパルスが供給され、これにより全画素部１０の第１のリセットトランジスタ１５がオンすることによって全画素部１０の第１の電荷蓄積部ＰＤが基準電位ＲＤ１にリセットされる。
【００７２】
そして、リセットパルスがローレベルになった時点から全画素部１０の第１のリセットトランジスタ１５がオフし、これにより全画素部１０の第１の電荷蓄積部ＰＤへの信号電荷の蓄積が開始される。
【００７３】
第１の電荷蓄積部ＰＤへの信号電荷の蓄積を開始した後、所定期間が経過した時点において、全画素部１０の第２のリセットトランジスタ１６のゲート端子ＲＳ２に対してリセットパルスが供給され、これにより全画素部１０の第２のリセットトランジスタ１６がオンすることによって全画素部１０の第２の電荷蓄積部ＳＤが基準電位ＲＤ２にリセットされる。
【００７４】
次いで、全画素部１０の転送トランジスタ１２のゲート端子Ｔｘに対して転送パルスが供給され、これにより全画素部１０の転送トランジスタ１２がオンすることによって全画素部１０の第１の電荷蓄積部ＰＤに蓄積された信号電荷が第２の電荷蓄積部ＳＤに転送される。
【００７５】
上記のようにして第１フレームのグローバルシャッタ制御が行われ、全画素部１０の第２の電荷蓄積部ＳＤに対して信号電荷が蓄積される。
【００７６】
次いで、上述したようにして第２の電荷蓄積部ＳＤに蓄積された信号電荷が、画素部１０の行毎に順次読み出される。図６においては、画素部１０の全ての行のうちの所定の１行の読出制御を示しているが、図６に示す読出制御が各行毎に順次行われるものとする。
【００７７】
まず、所定行の画素部１０の選択トランジスタ１４のゲート端子ＲＷに対して選択パルスが供給され、これにより所定行の画素部１０の選択トランジスタ１４がオンすることによって所定行の画素部１０の第２の電荷蓄積部ＳＤに蓄積された信号電荷が読み出され、出力トランジスタ１３によって電圧信号に変換されて蓄積信号として信号線に出力される。
【００７８】
その後、所定行の画素部１０の第２のリセットトランジスタ１６のゲート端子ＲＳ２に対してリセットパルスが供給され、これにより所定行の画素部１０の第２のリセットトランジスタ１６がオンされ、所定行の画素部１０の第２の電荷蓄積部ＳＤの電位が再び基準電位ＲＤ２にリセットされる。そして、第２のリセットトランジスタ１６に供給されているリセットパルスがローレベルとなって第２のリセットトランジスタ１６がオフされてリセットが完了した直後の信号が選択トランジスタ１４を介してリセット信号として信号線に出力される。
【００７９】
そして、各信号線に出力された蓄積信号とリセット信号が信号処理回路１２３に出力され、信号処理回路１２３において相関２重サンプリング処理が行われ、蓄積信号とリセット信号との差分が画像信号として取得される。
【００８０】
上述したような読出制御が画素部１０の各行について順次行われ、第１フレームの画像信号が取得される。
【００８１】
そして、再び、上述したグローバルシャッタ制御とローリング読出制御とが行われることによって第２フレームの画像信号が取得され、その後、同じ処理が順次繰り返されて行われることによって各フレームの画像信号が順次取得される。
【００８２】
上記実施形態の固体撮像素子１００によれば、全ての画素部１０が同時に第１の電荷蓄積部ＰＤへの信号電荷の蓄積を開始し、第１の電荷蓄積部ＰＤへ蓄積された信号電荷に応じた信号を第２の電荷蓄積部ＳＤへ転送した後、第２の電荷蓄積部ＳＤへ蓄積された信号が画素部１０の行毎に順次読み出されるよう制御する固体撮像素子１００において、第２の電荷蓄積部ＳＤに電気的に接続される配線層１０２における金属配線１０９を用いて第２の電荷蓄積部ＳＤを遮光するようにしたので、第２の電荷蓄積部ＳＤへの漏れ光をより効果的に遮光することができ、上述した行順次読み出し期間中の漏れ光によるグラデーションの発生を防止することができる。
【００８３】
ここで、上述したように本実施形態の固体撮像素子１００の画素部１０においては、画素電極１０４によって捕集された信号電荷を第１の電荷蓄積部ＰＤに蓄積した後、この信号電荷を第２の電荷蓄積部ＳＤに転送するようにしているが、このとき画素電極１０４によって捕集される信号電荷は電子または正孔であり、これは対向電極１０８に印加されるバイアス電圧によって異なる。すなわち、対向電極１０８に印加される電圧が画素電極１０４の電圧に対して正のバイアス電圧の場合には信号電荷は正孔であり、負のバイアス電圧の場合には信号電荷は電子となる。また、第１の電荷蓄積部ＰＤから第２の電荷蓄積部ＳＤへ信号電荷を転送する方法としては、第１の電荷蓄積部ＰＤの電位と第２の電荷蓄積部ＳＤの電位との勾配を利用する方法と、第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤの容量に応じて信号電荷を転送する方法とがある。以下、この２つの信号電荷の転送方法と、各転送方法における画素部１０の各端子の電位ポテンシャルについて説明する。
【００８４】
まず、対向電極１０８へ負のバイアス電圧を印加して画素電極１０４によって電子を捕集するとともに、第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤとの電位勾配を利用して信号電荷を転送する方法を、図７を参照しながら説明する。なお、図７は、電子のポテンシャルに対応した図であるため、図面下のほうが電圧は高く、図面上の方が電圧は低いことになる。
【００８５】
第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤの電位勾配を利用して信号電荷を転送する場合には、図７に示すように、第１のリセットトランジスタ１５のソース端子に供給される基準電位ＲＤ１よりも第２のリセットトランジスタ１６のソース端子に供給される基準電位ＲＤ２の方が高くなるように設定される。これにより第１の電荷蓄積部ＰＤのポテンシャルよりも第２の電荷蓄積部ＳＤのポテンシャルの方が深くなる。
【００８６】
そして、図７に示すような電荷蓄積開始時の電位状態から信号電荷（電子）の蓄積が開始され、第１の電荷蓄積部ＰＤに電子が蓄積される。図７には第１のリセットトランジスタ１５のゲート端子ＲＳ１の電位、転送トランジスタ１２のゲート端子Ｔｘの電位、第２のリセットトランジスタ１６のゲート端子ＲＳ２の電位を示しており、第１の電荷蓄積部ＰＤに電子が蓄積される間は、これらのトランジスタはオフ状態であるので低い電位となっている。
【００８７】
次に、転送トランジスタ１２がオンされると、転送トランジスタ１２のゲート端子Ｔｘの電位が第１の電荷蓄積部ＰＤの初期電位よりも上がり、これによって第１の電荷蓄積部ＰＤに蓄積された電子が、第２の電荷蓄積部ＳＤに転送される。そして、再び転送トランジスタ１２がオフされてゲート端子Ｔｘの電位が下がることによって電荷の転送が終了する。
【００８８】
上述したような電位勾配を利用した転送方法によれば、第１の電荷蓄積部ＰＤに蓄積していた電子の大半を第２の電荷蓄積部ＳＤに転送することができるため、感度を高くすることができる。ただし、第１の電荷蓄積部ＰＤの電位と転送トランジスタ１２のゲート端子Ｔｘの電位と第２の電荷蓄積部ＳＤの電位とで多段の電位差が必要となるので、飽和電子数が小さくなるという問題はある。なお、第２の電荷蓄積部ＳＤに転送されることなく第１の電荷蓄積部ＰＤに残った電子は、次の電荷蓄積開始時に第１のリセットトランジスタ１５がオンされてゲート端子ＲＳ１の電位が上がることによって完全にリセットされる。
【００８９】
次に、対向電極１０８へ負のバイアス電圧を印加して画素電極１０４によって電子を捕集するとともに、第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤとの容量に応じて信号電荷を転送する方法を、図８を参照しながら説明する。
【００９０】
第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤの容量に応じて信号電荷を転送する場合には、図８に示すように、第１のリセットトランジスタ１５のソース端子に供給される基準電位ＲＤ１と第２のリセットトランジスタ１６のソース端子に供給される基準電位ＲＤ２とが同じ電位に設定される。これにより第１の電荷蓄積部ＰＤの電位と第２の電荷蓄積部ＳＤの電位とを同じにすることになる。
【００９１】
そして、図８に示すような電荷蓄積開始時の電位状態から信号電荷（電子）の蓄積が開始され、第１の電荷蓄積部ＰＤに電子が蓄積される。
【００９２】
次に、転送トランジスタ１２がオンされると、転送トランジスタ１２のゲート端子Ｔｘの電位が第１の電荷蓄積部ＰＤおよび第２の電荷蓄積部ＳＤの初期電位よりも上がり、これによって第１の電荷蓄積部ＰＤに蓄積された電子が、第２の電荷蓄積部ＳＤに転送される。このとき第１の電荷蓄積部ＰＤの電位と第２の電荷蓄積部ＳＤの電位とが同じになるように電子が転送される。そして、再び転送トランジスタ１２がオフされてゲート端子Ｔｘの電位が下がることによって電荷の転送が終了する。
【００９３】
上述したような第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤの容量に応じて信号電荷
を転送する方法によれば、第１の電荷蓄積部ＰＤの初期電位と第２の電荷蓄積部ＳＤの初期電位とを幅広く設定することができるので、飽和電子数を大きくすることができる。ただし、第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤの容量に応じて、第１の電荷蓄積部ＰＤに蓄積された電子のうちの一定の割合の電子しか第２の電荷蓄積部ＳＤに転送することができないため、上述した電位勾配を利用した転送方法よりも感度が低下するという問題はある。なお、この場合も同様に、第２の電荷蓄積部ＳＤに転送されることなく第１の電荷蓄積部ＰＤに残った電子は、次の電荷蓄積開始時に第１のリセットトランジスタ１５がオンされてゲート端子ＲＳ１の電位が上がることによって完全にリセットされる。
【００９４】
次に、対向電極１０８へ正のバイアス電圧を印加して画素電極１０４によって正孔を捕集するとともに、第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤとの容量に応じて信号電荷を転送する方法を、図９を参照しながら説明する。
【００９５】
第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤの容量に応じて信号電荷を転送する場合には、図９に示すように、第１のリセットトランジスタ１５のソース端子に供給される基準電位ＲＤ１と第２のリセットトランジスタ１６のソース端子に供給される基準電位ＲＤ２とが同じ電位に設定される。これにより第１の電荷蓄積部ＰＤの電位と第２の電荷蓄積部ＳＤの電位とを同じにすることになる。第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤとはｎ型の不純物領域であるため、電荷蓄積開始時には、図９に示すように第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤとには電子が十分に存在する状態となる。
【００９６】
そして、図９に示すような電荷蓄積開始時の電位状態から信号電荷（正孔）の蓄積が開始され、第１の電荷蓄積部ＰＤに正孔が蓄積され、この正孔の蓄積にともなって第１の電荷蓄積部ＰＤにおける電子が減少する。
【００９７】
次に、転送トランジスタ１２がオンされて転送トランジスタ１２のゲート端子Ｔｘの電位が十分に深いポテンシャルまで下げられると、第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤとが電気的に直結し、これにより第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤとが同電位となるように電子が転送される。そして、その結果、第１の電荷蓄積部ＰＤに蓄積された正孔も第２の電荷蓄積部ＳＤに転送される。
【００９８】
そして、再び転送トランジスタ１２がオフされてゲート端子Ｔｘの電位が下がることによって電荷の転送が終了する。
【００９９】
上述したような第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤの容量に応じて信号電荷
を転送する方法によれば、第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤの電位振幅を広く設定することができるので、飽和電子数を大きくすることができる。また、信号電荷として電子を蓄積する場合と比較するとさらに飽和電子数を大きくすることができる。
【０１００】
また、電荷蓄積開始時における第１の電荷蓄積部ＰＤの電圧を低くすることができるため暗電流を少なくすることができる。また、電荷転送終了後から信号読み出しまでの保持期間における第２の電荷蓄積部ＳＤの正孔の量が小さいほど電圧が低いことになるため、保持期間において第２の電荷蓄積部ＳＤで発生する暗電流の影響を小さくすることができる。
【０１０１】
ただし、第１の電荷蓄積部ＰＤと第２の電荷蓄積部ＳＤの容量に応じて、第１の電荷蓄積部ＰＤに蓄積された正孔のうちの一定の割合の正孔しか第２の電荷蓄積部ＳＤに転送することができないため、上述した電位勾配を利用した転送方法よりも感度が低下するという問題はある。なお、この場合も同様に、第２の電荷蓄積部ＳＤに転送されることなく第１の電荷蓄積部ＰＤに残った正孔は、次の電荷蓄積開始時に第１のリセットトランジスタ１５がオンされてゲート端子ＲＳ１の電位が上がることによって完全にリセットされる
なお、上述した図７〜図８に示す電荷転送方法は、読出回路１１６の各トランジスタにｎＭＯＳを用いた場合であるが、ｐＭＯＳを用いた場合には、上述した電子と正孔が置き換わることになる。
【０１０２】
上述した駆動タイミングでは行順次読み出し期間中、第１のリセットトランジスタはオフとしたが、オンとしても構わない。これにより行順次読み出し期間中に光電変換層１０７で発生した信号電荷が電荷蓄積部ＰＤに蓄積せず、常にＲＤ１へ排出されるため、あふれた電荷が電荷蓄積部ＳＤへと流入する不具合をより効果的に抑制することが出来る。
【０１０３】
画素電極で正孔を捕集する構成の場合、第１の電荷蓄積部ＰＤの電位が上がりすぎるのを防ぐための保護回路を設けても良い。これにより、第１の電荷蓄積部ＰＤの電位が上がりすぎることによる故障を抑えることが出来る。
【０１０４】
また、上述した実施形態の固体撮像素子は、種々の撮像装置に用いることができる。撮像装置としては、たとえばデジタルカメラ、デジタルビデオカメラ、電子内視鏡、カメラ付携帯電話などがある。
【符号の説明】
【０１０５】
１０   画素部
１１   光電変換部
１２   転送トランジスタ
１３   出力トランジスタ
１３ａ ゲート電極
１４   選択トランジスタ
１５   第１のリセットトランジスタ
１６   第２のリセットトランジスタ
１００ 固体撮像素子
１０１ 回路基板
１０２ 配線層
１０４ 画素電極
１０７ 光電変換層
１０９ 金属配線
１０９ａ       配線パターン
１０９ｂ       配線パターン
１１６ 読出回路
１２１ 垂直ドライバ
１２２ 制御部
ＰＤ   第１の電荷蓄積部
ＳＤ   第２の電荷蓄積部
【図１】
2014082293.tif 000003
【図２】
2014082293.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2014082293.tif 000011