(57)【要約】【課題】書き込み動作における電圧上昇を抑制する。【解決手段】本実施形態による不揮発性半導体記憶装置は、メモリストリング４０と、メモリストリングの一端に接続されるビット線ＢＬ（inhibit）と、メモリストリングの他端に接続されるソース線ＳＬと、一端がビット線に電気的に接続される第１トランジスタ５０と一端がビット線および第１トランジスタの一端に接続される第２トランジスタ９０と一端が第２トランジスタの他端に接続される第３トランジスタＮＭ２９とを有するセンスアンプ４と、を具備する。書き込み動作において、ビット線に第１電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌを印加し、ソース線に第１電圧より低い第２電圧Ｖｓｌを印加した後、前記第１トランジスタをオンして、前記第１ビット線と前記ソース線を電気的に接続したまま、前記第２トランジスタをオフする。【選択図】      図１５
2014164773.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含む第１および第２メモリストリングと、
前記第１メモリストリングの一端に電気的に接続される第１ビット線と、
前記第２メモリストリングの一端に電気的に接続される第２ビット線と、
前記第１および第２メモリストリングの他端に電気的に接続されるソース線と、
電流経路の一端が前記第１ビット線に電気的に接続される第１トランジスタと、電流経路の一端が前記第１ビット線および前記第１トランジスタの一端に電気的に接続される第２トランジスタと、電流経路の一端が前記第２トランジスタの他端に電気的に接続される第３トランジスタと、を有する第１センスアンプと、
電流経路の一端が前記第２ビット線に電気的に接続される第４トランジスタと、電流経路の一端が前記第２ビット線および前記第４トランジスタの一端に電気的に接続される第５トランジスタと、電流経路の一端が前記第５トランジスタの他端に電気的に接続される第６トランジスタと、を有する第２センスアンプと、
を具備し、
書き込み動作において、前記第１ビット線に第１電圧を印加し、前記第２ビット線に前記第１電圧より高い第２電圧を印加し、前記ソース線に前記第１電圧より高く前記第２電圧より低い第３電圧を印加した後、前記第１および第４トランジスタをオンして、前記第１および第２ビット線と前記ソース線を電気的に接続したまま、前記第２および第５トランジスタをオフする
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
書き込み動作において、前記第１および第４トランジスタをオンして、前記第１および第２ビット線と前記ソース線を電気的に接続したまま、前記第１および第４トランジスタの他端を接地電圧に接続することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１、第２、第４および第５トランジスタは、前記第３および第６トランジスタよりも高耐圧型のトランジスタであることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１および第２メモリストリングはそれぞれ、
積層された複数のワード線と、
前記複数のワード線内に形成され、積層方向に延びる一対の柱状部と前記一対の柱状部を下端において連結する連結部とで構成される半導体層と、
前記半導体層と前記複数のワード線との間に形成されたメモリ層と、
を含むことを特徴とする請求項１乃至請求項３のいずれか１項に記載に不揮発性半導体記憶装置。
【請求項５】
書き込み動作において、前記第１ビット線に前記第１電圧を印加し、前記第２ビット線に前記第２電圧を印加した後、前記第１ビット線に前記第１電圧より高い第４電圧を印加し、前記第２ビット線に前記第２電圧より高い第５電圧を印加することを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリとして、垂直方向に積層され、一括加工により形成される３次元積層型メモリ（ＢｉＣＳ：Bit Cost Scalable）が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５８０７９号公報
【特許文献２】特開２０１２−０６９１９８号公報
【特許文献３】特開２００６−３０２９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み動作における電圧上昇を抑制し、耐圧に優れた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による不揮発性半導体記憶装置よれば、複数のメモリセルが直列接続された電流経路を有する第１および第２メモリストリングと、前記第１メモリストリングの電流経路の一端に電気的に接続される第１ビット線および前記第２メモリストリングの電流経路の一端に電気的に接続される第２ビット線と、前記第１および第２メモリストリングの電流経路の他端に電気的に接続されるソース線と、電流経路の一端が前記第１ビット線に電気的に接続される第１トランジスタと、電流経路の一端が前記第１ビット線および前記第１トランジスタの一端に電気的に接続される第２トランジスタと、電流経路の一端が前記第２トランジスタの他端に電気的に接続される第３トランジスタと、を有する第１センスアンプと、電流経路の一端が前記第２ビット線に電気的に接続される第４トランジスタと、電流経路の一端が前記第２ビット線および前記第４トランジスタの一端に電気的に接続される第５トランジスタと、電流経路の一端が前記第５トランジスタの他端に電気的に接続される第６トランジスタと、を有する第２センスアンプと、を具備する。書き込み動作において、前記第１ビット線に第１電圧を印加し、前記第２ビット線に前記第１電圧より高い第２電圧を印加し、前記ソース線に前記第１電圧より高く前記第２電圧より低い第３電圧を印加した後、前記第１および第４トランジスタをオンして、前記第１および第２ビット線と前記ソース線を電気的に接続したまま、前記第２および第５トランジスタをオフする。
【図面の簡単な説明】
【０００６】
【図１】比較例に係る書き込み動作における各種電圧を示すタイミングチャート。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図。
【図４】第１の実施形態に係るメモリセルアレイを示すブロック図。
【図５】第１の実施形態に係るブロックを示す回路図。
【図６】第１の実施形態に係るメモリストリングを示す斜視図。
【図７】図６におけるメモリストリングを拡大した断面図。
【図８】図６におけるメモリストリングを示す回路図。
【図９】第１の実施形態に係るセンスアンプを示す回路図。
【図１０】第１の実施形態に係るメモリセルアレイを示す断面図であり、書き込み動作例を示す図。
【図１１】第１の実施形態に係るメモリセルアレイを示す断面図であり、書き込み動作例を示す図。
【図１２】第１の実施形態に係る書き込み動作における各種電圧を示すタイミングチャート。
【図１３】第１の実施形態に係るビット線に接続されるセンスアンプ４の回路図であり、書き込み動作におけるイコライズ期間の動作を示す図。
【図１４】変形例１に係る書き込み動作における各種電圧を示すタイミングチャート。
【図１５】第２の実施形態に係る書き込み動作における各種電圧を示すタイミングチャート。
【図１６】第２の実施形態に係るビット線に接続されるセンスアンプ４の回路図であり、書き込み動作におけるイコライズ期間の動作を示す図。
【図１７】変形例２に係る書き込み動作における各種電圧を示すタイミングチャート。
【発明を実施するための形態】
【０００７】
図１の比較例に示すように、ＢｉＣＳでは、書き込み動作（プログラム）の最後（時刻ｔ６〜ｔ７）に、全ビット線ＢＬと全ソース線ＳＬとをイコライズしながらその電圧を下げていく。このとき、各ビット線ＢＬには後述するセンスアンプ４におけるＮＭＯＳトランジスタＮＭ２９とトランジスタ５０とがそれぞれ接続される。そして、ＮＭＯＳトランジスタＮＭ２９をオフし、トランジスタ５０をオンすることで、ノードＢＬＢＩＡＳを介してビット線ＢＬとソース線ＳＬとがイコライズされる。より具体的には、時刻ｔ６において、ＮＭＯＳトランジスタＮＭ２９のゲートに信号ＢＬＣとしてＶｓｓが与えられ、トランジスタ５０のゲートに信号ＢＩＡＳとして電圧ＶＸ４が与えられる。
【０００８】
時刻ｔ６において、ソース線ＳＬの電圧Ｖｓｌは、書き込みビット線ＢＬ（program）の電圧Ｖｂｌｌよりも大きい（Ｖｓｌ＞Ｖｂｌｌ）。このため、ソース線ＳＬの電圧Ｖｓｌとイコライズされることによって、書き込みビット線ＢＬ（program）の電圧は電圧Ｖｂｌｌから上昇する。一方、時刻ｔ６において、ソース線ＳＬの電圧Ｖｓｌは、書き込み禁止ビット線ＢＬ（inhibit）の電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌよりも小さい（Ｖｂｏｏｓｔｅｄｌｅｖｅｌ＞Ｖｓｌ）。このため、ソース線ＳＬの電圧Ｖｓｌとイコライズされることによって、書き込み禁止ビット線ＢＬ（inhibit）の電圧は電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌから下降する。
【０００９】
しかしながら、トランジスタ５０がオンするまで少し時間がかかるため、ビット線ＢＬは一時的にフローティング状態になる。このため、時刻ｔ６の直後に、上述した書き込みビット線ＢＬ（program）の電圧の上昇、および書き込み禁止ビット線ＢＬ（inhibit）の電圧の下降は起こらない。
【００１０】
このため、図１に示すように、書き込み禁止ビット線ＢＬ（inhibit）がフローティング状態であるときに、ソース線ＳＬとのイコライズによって書き込みビット線ＢＬ（program）の電圧が上昇すると、書き込みビット線ＢＬ（program）とのカップリングによって書き込み禁止ビット線ＢＬ（inhibit）の電圧も上昇してしまう。より具体的には、書き込みビット線ＢＬ（program）の電圧が電圧Ｖｂｌｌから上昇するとともに、書き込み禁止ビット線ＢＬ（inhibit）の電圧が電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌから上昇してしまう。
【００１１】
これにより、書き込み禁止ビット線ＢＬ（inhibit）の電圧がＮＭＯＳトランジスタＮＭ２９の耐圧を越えてしまい、その結果、ＮＭＯＳトランジスタＮＭ２９が破壊される場合がある。
【００１２】
そこで、本実施形態では、書き込み動作における電圧上昇を抑制し、耐圧に優れた不揮発性半導体記憶装置を提供する。
【００１３】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１４】
＜第１の実施形態＞
図２乃至図１４を用いて、第１の実施形態に係る不揮発性半導体記憶装置について説明する。第１の実施形態は、ビット線ＢＬ（書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit））とソース線ＳＬとをノードＢＬＢＩＡＳを介してイコライズする際、ノードＢＬＢＩＡＳを一時的に接地電圧（電圧Ｖｓｓ）に接続する。これにより、ノードＢＬＢＩＡＳを介してビット線ＢＬの電圧上昇を抑制し、ＮＭＯＳトランジスタＮＭ２９における耐圧違反を防ぐことができる。以下に、第１の実施形態に係る不揮発性半導体記憶装置について詳説する。
【００１５】
［全体構成例］
以下に、図２および図３を用いて、第１の実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。
【００１６】
図２は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図である。
【００１７】
図２に示すように、不揮発性半導体記憶装置は、制御回路１０、センスアンプ４、メモリセルアレイ５、カラムデコーダ６、ロウデコーダ７、ワード線駆動回路１３、選択ゲート線駆動回路（ソース側選択ゲート線駆動回路１４およびドレイン側選択ゲート線駆動回路１５）、ソース線駆動回路１７、およびバックゲート線駆動回路１８を備える。
【００１８】
メモリセルアレイ５は、複数のブロックＢＬＫを備える。複数のブロックＢＬＫはそれぞれ、複数のワード線ＷＬおよびビット線ＢＬと、マトリクス状に配置された複数のメモリストリング（ＮＡＮＤストリング）４０とを備える。
【００１９】
制御回路１０は、書き込み動作時、読み出し動作時、および消去動作時において、メモリセルアレイ５内のメモリセルに供給される電圧を生成かつ制御するとともに、外部からのコマンドに応じて、センスアンプ４、カラムデコーダ６、ロウデコーダ７、選択ゲート線駆動回路、ソース線駆動回路１７、およびバックゲート線駆動回路１８を制御する。
【００２０】
カラムデコーダ６は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、ビット線ＢＬを選択する。
【００２１】
センスアンプ４は、カラムデコーダ６に接続され、書き込み動作時、読み出し動作時、および消去動作時において、カラムデコーダ６によって選択および非選択されたビット線ＢＬに対して電圧を供給する。なお、センスアンプ４は、カラムデコーダ６と一体であってもよい。
【００２２】
ロウデコーダ７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、ワード線ＷＬを選択する。
【００２３】
ワード線駆動回路１３は、ロウデコーダ７に接続され、書き込み動作時、読み出し動作時、および消去動作時において、ロウデコーダ７によって選択および非選択されたワード線ＷＬに対して電圧を供給する。なお、ワード線駆動回路１３は、ロウデコーダ７と一体であってもよい。
【００２４】
選択ゲート線駆動回路は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、選択ゲートＳＧに対して電圧を供給する。
【００２５】
ソース線駆動回路１７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時、および消去動作時において、ソース線ＳＬに対して電圧を供給する。
【００２６】
バックゲート線駆動回路１８は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、バックゲートＢＧに対して電圧を供給する。
【００２７】
図３は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。
【００２８】
図３に示すように、メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられる。
【００２９】
このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状半導体ピラーＳＰとの各交差部に、データを記憶するメモリセルトランジスタＭＴｒが配置される。
【００３０】
積層された複数のワード線ＷＬのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。これらのコンタクトは、その上部においてそれぞれ配線に接続される。また、カラム方向において、偶数番目のコントロールゲートＣＧはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートＣＧはロウ方向の他端で互いに接続される。なお、図３において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００３１】
また、ソース線ＳＬ、バックゲートＢＧ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。
【００３２】
ワード線駆動回路１３は、上部に形成された配線およびコンタクトを介してワード線ＷＬに接続される。
【００３３】
ソース側選択ゲート線駆動回路１４は、上部に形成された配線およびコンタクトを介してソース側選択ゲートＳＧＳに接続される。
【００３４】
ドレイン側選択ゲート線駆動回路１５は、上部に形成された配線およびコンタクトを介してドレイン側選択ゲートＳＧＤに接続される。
【００３５】
バックゲート駆動回路１８は、上部に形成された配線およびコンタクトを介してバックゲートＢＧに接続される。
【００３６】
ソース線駆動回路１７は、上部に形成された配線およびコンタクトを介してソース線ＳＬに接続される。このソース線駆動回路１７は、複数配置される。各ソース線駆動回路１７は、所定個のソース線ＳＬに対して共通に接続され、制御回路１０によってそれぞれ独立して制御される。
【００３７】
センスアンプ４は、ビット線ＢＬのカラム方向における端部の下面に接続されるコンタクトを介して接続される。
【００３８】
また、図３において、各種駆動回路に接続される配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。また、各種駆動回路の数は、各ゲートの数に応じて決定されるが、１つのゲートに対して１つの駆動回路が接続されてもよいし、所定個のゲートに対して１つ接続されてもよい。
【００３９】
［メモリセルアレイの構成例］
以下に、図４および図５を用いて、第１の実施形態に係るメモリセルアレイ５の構成例について説明する。
【００４０】
図４は、第１の実施形態に係るメモリセルアレイ５を示すブロック図である。
【００４１】
図４に示すように、メモリセルアレイ５は、複数のブロック（ここでは、ブロックＢＬＫ０〜ＢＬＫ３）を有する。各ブロックＢＬＫは、複数のメモリグループ（ここでは、メモリグループＧＰ０〜ＧＰ３）を有する。各メモリグループＧＰは、複数のメモリストリング４０を有する。消去動作は、メモリセル５内においてブロックＢＬＫ毎に行われる。なお、以下の説明において、特に区別しない場合は、ブロックＢＬＫ０〜ＢＬＫ３を単にブロックＢＬＫと称し、メモリグループＧＰ０〜ＧＰ３を単にメモリグループＧＰと称する場合がある。
【００４２】
図５は、本実施形態に係るブロックＢＬＫを示す回路図である。
【００４３】
図５に示すように、ブロックＢＬＫは、例えばカラム方向に並ぶ４つのメモリグループＧＰ０〜３を有する。また、各メモリグループＧＰは、ロウ方向に並ぶｎ個（ｎは自然数）のメモリストリング４０を有する。
【００４４】
メモリストリング４０は、例えば８個のメモリセルトランジスタＭＴｒ０〜ＭＴｒ７、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、およびバックゲートトランジスタＢＧＴｒで構成される。これらメモリセルトランジスタＭＴｒ０〜ＭＴｒ７、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、およびバックゲートトランジスタＢＧＴｒは、電流経路が直列に接続される。ソース側選択トランジスタＳＳＴｒの一端はこの電流経路の一端側（ここでは、メモリセルトランジスタＭＴｒ０の一端）に接続され、ドレイン側選択トランジスタＳＤＴｒの一端はこの電流経路の他端側（ここでは、メモリセルトランジスタＭＴｒ７の一端）に設けられる。また、バックゲートトランジスタＢＧＴｒは、メモリセルトランジスタＭＴｒ３とメモリセルトランジスタＭＴｒ４との間に設けられる。
【００４５】
なお、メモリセルトランジスタＭＴｒの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。また、図５において、メモリストリング４０の電流経路がカラム方向に並行するように示しているが、第１の実施形態では後述するように積層方向に並行する。
【００４６】
同一のメモリグループＧＰ内におけるソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに共通接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに共通接続される。また、同一のブロックＢＬＫ内におけるメモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲートＢＧに共通接続される。
【００４７】
すなわち、ワード線ＷＬ０〜ＷＬ７およびバックゲートＢＧは同一ブロックＢＬＫ内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤは同一ブロックＢＬＫ内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。
【００４８】
メモリセルアレイ５内においてマトリクス状に配置されたメモリストリング４０のうち、カラム方向に並ぶメモリストリング４０のドレイン側選択トランジスタＳＤＴｒの電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間において、メモリストリング４０を共通に接続する。ビット線ＢＬ０〜ＢＬｎはそれぞれ、メモリセルアレイ５外においてセンスアンプ４−０〜４−ｎに接続される。このため、ビット線ＢＬ０〜ＢＬｎの電圧レベルは、独立して制御される。
【００４９】
メモリグループＧＰ内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端は、ソース線ＳＬに共通に接続される。ブロックＢＬＫ内において、複数のソース線ＳＬ（ここでは、ソース線ＳＬ０，ＳＬ１）が配置される。ソース線ＳＬ０はメモリグループＧＰ０，ＧＰ１内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端に共通接続され、ソース線ＳＬ１はメモリグループＧＰ２，ＧＰ３内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端に共通接続される。すなわち、ソース線ＳＬは、隣接する２つのメモリグループＧＰ間において、メモリストリング４０を共通に接続する。ソース線ＳＬ０，ＳＬ１はそれぞれ、メモリセルアレイ外においてソース線駆動回路１７−０，１７−１に接続される。このため、ソース線ＳＬ０，ＳＬ１の電圧レベルは、独立して制御される。
【００５０】
なお、ソース線ＳＬの数は、これに限らず、ブロックＢＬＫ内におけるメモリグループＧＰの数に応じて決定される。
【００５１】
上述したように、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴｒのデータは、一括して消去される。これに対し、データの読み出しおよび書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴｒにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００５２】
［メモリストリングの構成例］
以下に、図６乃至図８を用いて、第１の実施形態に係るメモリストリング４０の構成例について説明する。
【００５３】
図６は、第１の実施形態に係るメモリストリング４０を示す斜視図である。図７は、図６におけるメモリストリング４０を拡大した断面図である。
【００５４】
図６および図７に示すように、メモリセルアレイ５において、メモリストリング４０は、半導体基板３０の上方に形成され、バックゲートＢＧ、複数のワード線ＷＬ、選択ゲートＳＧ、Ｕ字状半導体ピラーＳＰ、およびメモリ層１５５を有する。
【００５５】
バックゲートＢＧは、半導体基板３０上に図示せぬ絶縁層を介して形成される。バックゲートＢＧは、平面状に広がるように形成される。バックゲートＢＧは、例えば、不純物（例えばリン）が導入されたポリシリコン（ｐｏｌｙ−Ｓｉ）等の導電層で構成される。
【００５６】
複数のワード線ＷＬは、バックゲートＢＧ上に、それぞれ間に図示せぬ電極間絶縁層を介して形成される。言い換えると、バックゲートＢＧ上に、複数の電極間絶縁層および複数のワード線ＷＬが交互に積層される。ワード線ＷＬは、例えば、不純物（例えばボロン）が導入されたｐｏｌｙ−Ｓｉ、または金属等の導電層で構成される。
【００５７】
選択ゲートＳＧは、最上層のワード線ＷＬ上に、図示せぬ絶縁層を介して形成される。選択ゲートＳＧは、例えば、ワード線ＷＬと同様に、不純物が導入されたｐｏｌｙ−Ｓｉ、または金属等の導電層で構成される。
【００５８】
選択ゲートＳＧの上方に図示せぬ絶縁層を介してソース線ＳＬが形成され、さらに上方に図示せぬ絶縁層を介してビット線ＢＬが形成される。
【００５９】
選択ゲートＳＧ、ワード線ＷＬ、バックゲートＢＧ、および電極間絶縁層内には、メモリホール５８が設けられる。このメモリホール５８は、カラム方向に並ぶ一対の貫通ホール５６と、一対の貫通ホール５６の下端を連結する連結ホール５７とで構成される。貫通ホール５６は、選択ゲートＳＧ、ワード線ＷＬ、および電極間絶縁層内において積層方向に延びるように形成される。連結ホール５７は、バックゲートＢＧ内においてカラム方向に延びるように形成される。
【００６０】
また、ワード線ＷＬおよび電極間絶縁層には、一対の貫通ホール５６の間で、かつロウ方向および積層方向に拡がる図示せぬスリットが設けられる。これにより、ワード線ＷＬおよび電極間絶縁層は、ロウ方向に沿って分断される。さらに、選択ゲートＳＧには、スリットが開口するように、スリットの上部にロウ方向および積層方向に拡がる図示せぬ開口部が設けられる。これにより、選択ゲートＳＧは、ロウ方向に沿って分断され、一方がドレイン側選択ゲートＳＧＤ、他方がソース側選択ゲートＳＧＳとなる。スリットおよび開口部には、例えば絶縁材が埋め込まれる。
【００６１】
メモリ層１５５は、メモリホール５８の内面上に形成される。すなわち、メモリ層１５５は、メモリホール５８内における選択ゲートＳＧ、ワード線ＷＬ、バックゲートＢＧ、および電極間絶縁層上に形成される。メモリ層１５５は、メモリホール５８の内面上から順に形成されたブロック絶縁層１５０、電荷蓄積層１５１、およびトンネル絶縁層１５２で構成される。
【００６２】
Ｕ字状半導体ピラーＳＰは、メモリホール５８内におけるメモリ層１５５上に形成される。すなわち、Ｕ字状半導体ピラーＳＰは、一対の貫通ホール５６内におけるメモリ層１５５上に形成された一対の柱状部と、連結ホール５７内におけるメモリ層１５５上に形成された連結部とで構成される。Ｕ字状半導体ピラーＳＰは、不純物（例えばリン）を含有するｐｏｌｙ−Ｓｉまたはアモルファスシリコン（ａ−Ｓｉ）等の導電層で構成され、チャネルとして機能する。
【００６３】
メモリホール５８内におけるＵ字状半導体ピラーＳＰ上には、コア層１５６が形成される。コア層１５６は例えば酸化シリコン（例えば、ＳｉＯ２）からなる絶縁層で構成され、これにより、メモリホール５８内が埋め込まれる。なお、コア層１５６を空洞として、メモリホール５８内を埋め込まなくてもよい。
【００６４】
また、図示はしないが、選択ゲートＳＧおよびワード線ＷＬの絶縁材（スリットおよび開口部）に接する部分をシリサイド化してもよい。
【００６５】
Ｕ字状半導体ピラーＳＰと、その周囲に形成されたメモリ層１５５および各種ゲートによって、各種トランジスタが構成される。そして、Ｕ字状半導体ピラーＳＰをチャネルとして、これに沿ってメモリストリング４０が構成される。
【００６６】
より具体的には、ワード線ＷＬ、Ｕ字状半導体ピラーＳＰ、およびこれらの間に形成されたメモリ層１５５でメモリセルトランジスタＭＴｒが構成される。また、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）、Ｕ字状半導体ピラーＳＰ、およびこれらの間に形成されたメモリ層１５５で選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）が構成される。
【００６７】
また、バックゲートＢＧ、Ｕ字状半導体ピラーＳＰ、およびこれらの間に形成されたメモリ層１５５でバックゲートトランジスタＢＧＴｒが構成される。バックゲートＢＧには、バックゲートトランジスタＢＧＴｒが常にオン状態になるように電圧が印加される。
【００６８】
なお、メモリ層１５５と称したが、選択トランジスタおよびバックゲートトランジスタＢＧＴｒにおいて、メモリ層１５５はデータを記憶するものではなく、単にゲート絶縁膜として機能する。
【００６９】
図６においてロウ方向に沿って配列された複数のメモリストリング４０の集合が、図５で説明したメモリグループＧＰに相当する。
【００７０】
図８は、図６におけるメモリストリング４０を示す回路図である。
【００７１】
図８に示すように、メモリストリング４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒを備える。
【００７２】
上述したように、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７は、ソース側選択トランジスタＳＳＴｒとドレイン側選択トランジスタＳＤＴｒとの間に電流経路が直列に接続される。バックゲートトランジスタＢＧＴｒは、メモリセルトランジスタＭＴｒ３とＭＴｒ４との間に電流経路が直列に接続される。
【００７３】
より具体的には、メモリセルトランジスタＭＴｒ０〜ＭＴｒ３の電流経路、およびメモリセルトランジスタＭＴｒ４〜ＭＴｒ７の電流経路はそれぞれ積層方向に直列接続される。そして、積層方向の下部側においてバックゲートトランジスタＢＧＴｒがメモリセルトランジスタＭＴｒ３とＭＴｒ４との間に配置されることで、これらの電流経路を直列に接続している。すなわち、図６に示すＵ字状半導体ピラーに沿って、メモリストリング４０として、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒの電流経路が直列に接続される。データの書き込み動作および読み出し動作時において、バックゲートトランジスタＢＧＴｒは常にオン状態とされる。
【００７４】
また、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはワード線ＷＬ０〜ＷＬ７に接続され、バックゲートトランジスタＢＧＴｒの制御ゲートはバックゲートＢＧに接続される。また、ソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに接続される。
【００７５】
［センスアンプの構成例］
以下に、図９を用いて、第１の実施形態に係るセンスアンプ４の構成例について説明する。
【００７６】
図９は、第１の実施形態に係るセンスアンプ４を示す回路図である。本例では、センスアンプ４は、書き込み動作時において、対応するビット線ＢＬに電圧Ｖｓｓ、Ｖｂｌｌ、Ｖｂｌ、Ｖｂｌｉｎｈｉｂｉｔのいずれかを印加することができる。なお、各電圧Ｖｓｓ、Ｖｂｌｌ、Ｖｂｌ、Ｖｂｌｉｎｈｉｂｉｔは、Ｖｓｓ＜Ｖｂｌｌ＜Ｖｂｌ＜Ｖｂｌｉｎｈｉｂｉｔの関係を有する。
【００７７】
ここで、センスアンプ４とは、図５に示すセンスアンプ４−０〜４−ｎのいずれか１つを示すものである。また、センスアンプ４−０〜４−ｎは、いずれも同様の構成を有する。
【００７８】
図９に示すように、センスアンプ４は、書き込みデータまたは読み出しデータを保持する内部ラッチ回路９０を有する。
【００７９】
内部ラッチ回路９０は、ｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＰＭ１１，ＰＭ１２，ＰＭ１３、およびｎチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）ＮＭ１１，ＮＭ１２，ＮＭ１３で構成される。
【００８０】
ＰＭＯＳトランジスタＰＭ１１の電流経路の一端はセンスアンプ４の電源電圧に接続され、他端はＮＭＯＳトランジスタＮＭ１１の電流経路の一端に接続される。ＮＭＯＳトランジスタＮＭ１１の電流経路の他端は、接地電圧（電圧Ｖｓｓ）に接続される。ＰＭＯＳトランジスタＰＭ１２の電流経路の一端は電源電圧に接続され、他端はＰＭＯＳトランジスタＰＭ１３の電流経路の一端に接続される。ＰＭＯＳトランジスタＰＭ１３の電流経路の他端は、ＮＭＯＳトランジスタＮＭ１２の電流経路の一端に接続される。ＮＭＯＳトランジスタＮＭ１２の電流経路の他端は、ＮＭＯＳトランジスタＮＭ１３の電流経路の一端に接続される。ＮＭＯＳトランジスタＮＭ１３の電流経路の他端は、接地電圧に接続される。
【００８１】
ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１の各ゲートには、ＰＭＯＳトランジスタＰＭ１３の電流経路の他端とＮＭＯＳトランジスタＮＭ１２の電流経路の一端との接続点に共通に接続され、信号ＩＮＶが与えられる。ＰＭＯＳトランジスタＰＭ１３およびＮＭＯＳトランジスタＮＭ１２の各ゲートには、ＰＭＯＳトランジスタＰＭ１１の電流経路の他端とＮＭＯＳトランジスタＮＭ１１の電流経路の一端との接続点に共通に接続され、信号ＩＮＶとは逆相の信号ＬＡＴが与えられる。ＰＭＯＳトランジスタＰＭ１２のゲートには信号ＲＳＴ＿Ｐが与えられ、ＮＭＯＳトランジスタＮＭ１３のゲートには信号ＳＴＢｎが与えられる。
【００８２】
また、ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１の各ゲートは、ＰＭＯＳトランジスタＰＭ２１の電流経路の一端とＮＭＯＳトランジスタＮＭ２１の電流経路の一端との接続点にも共通に接続される。
【００８３】
ＰＭＯＳトランジスタＰＭ２１の電流経路の他端は、ＰＭＯＳトランジスタＰＭ２２を介して、センスアンプ４の電源電圧に接続される。ＮＭＯＳトランジスタＮＭ２１の電流経路の他端は、ＮＭＯＳトランジスタ（ＳＥＴトランジスタ）ＮＭ２２の電流経路の一端に接続されるとともに、データバス（ＳＢＵＳ線）に接続される。これにより、ＮＭＯＳトランジスタＮＭ２１の電流経路の他端、およびＮＭＯＳトランジスタＮＭ２２の電流経路の一端には、信号ＢＵＳが与えられる。
【００８４】
ＮＭＯＳトランジスタＮＭ２１のゲートには信号ＲＳＴ＿Ｎが与えられ、ＰＭＯＳトランジスタＰＭ２２のゲートには信号ＳＴＢｎが与えられる。ＰＭＯＳトランジスタＰＭ２１のゲートには、キャパシタＣａの一方の電極が接続されて、ノードＳＥＮの電位（信号ＳＥＮ）が与えられる。キャパシタＣａの他方の電極には、クロックである信号ＣＬＫが与えられる。また、ＮＭＯＳトランジスタＮＭ２２のゲートには、信号ＳＥＴが与えられる。
【００８５】
ＮＭＯＳトランジスタＮＭ２２の電流経路の他端は、ノードＣＯＭ２に接続される。すなわち、ＮＭＯＳトランジスタＮＭ２２の電流経路の他端は、ＮＭＯＳトランジスタＮＭ２３の電流経路の一端とＰＭＯＳトランジスタＰＭ２３の電流経路の一端との接続点、および、ＮＭＯＳトランジスタＮＭ２４の電流経路の一端とＮＭＯＳトランジスタＮＭ２５の電流経路の一端との接続点に、それぞれ接続される。
【００８６】
ＮＭＯＳトランジスタＮＭ２３の電流経路の他端は、ＰＭＯＳトランジスタＰＭ２１のゲート、および、ＮＭＯＳトランジスタＮＭ２６の電流経路の一端に、それぞれ接続される。ＮＭＯＳトランジスタＮＭ２６の電流経路の他端は、ノードＣＯＭ３に接続される。すなわち、ＮＭＯＳトランジスタＮＭ２６の電流経路の他端は、ＮＭＯＳトランジスタＮＭ２５の電流経路の他端とＰＭＯＳトランジスタＰＭ２５の電流経路の一端との接続点、および、ＰＭＯＳトランジスタＰＭ２６の電流経路の一端に、それぞれ接続される。ＰＭＯＳトランジスタＰＭ２５の電流経路の他端およびＰＭＯＳトランジスタＰＭ２６の電流経路の他端には、電源電圧が共通に接続される。
【００８７】
ＮＭＯＳトランジスタＮＭ２３のゲートには信号ＸＸＬが、ＰＭＯＳトランジスタＰＭ２３のゲートには信号ＩＮＶが、ＮＭＯＳトランジスタＮＭ２４のゲートには信号ＬＡＴが、ＮＭＯＳトランジスタＮＭ２５のゲートには信号ＢＬＸが、ＮＭＯＳトランジスタＮＭ２６のゲートには信号ＨＬＬが、ＰＭＯＳトランジスタＰＭ２５のゲートには信号ＱＳＷが、ＰＭＯＳトランジスタＰＭ２６のゲートには信号ＳＥＮが、それぞれ与えられる。
【００８８】
ＰＭＯＳトランジスタＰＭ２３の電流経路の他端とＮＭＯＳトランジスタＮＭ２４の電流経路の他端との共通接続点には、ＮＭＯＳトランジスタ（クランプトランジスタ）ＮＭ２９の電流経路の一端、ＮＭＯＳトランジスタＮＭ３１の電流経路の一端、およびＰＭＯＳトランジスタＰＭ２４の一端がそれぞれ接続される。ＮＭＯＳトランジスタＮＭ２９の電流経路の他端には、トランジスタ９０の電流経路の一端が接続され、ゲートには信号ＢＬＣが与えられる。ＮＭＯＳトランジスタＮＭ３１の電流経路の他端は、ＰＭＯＳトランジスタＰＭ２４の他端、および共通ソース線（ノードＳＲＣＧＮＤ）に接続され、ゲートには信号ＩＮＶが与えられる。ＰＭＯＳトランジスタＰＭ２４のゲートには、信号ＬＡＴが与えられる。トランジスタ９０の電流経路の他端はビット線ＢＬに接続され、ゲートに信号ＢＬＳが与えられる。また、トランジスタ９０は、高耐圧型である。
【００８９】
第１の実施形態において、センスアンプ４（センスアンプ４−０〜４−ｎ）は、ビット線ＢＬとソース線ＳＬとの間に配置された高耐圧型のトランジスタ５０を有する。
【００９０】
トランジスタ５０の電流経路の一端はトランジスタ９０の他端およびビット線ＢＬに接続され、ゲートには信号ＢＩＡＳが与えられる。トランジスタ５０の電流経路の他端は、ノードＢＬＢＩＡＳに接続される。このノードＢＬＢＩＡＳは、周辺回路（Plane DRV）に設けられた高耐圧型のトランジスタ２１、トランジスタ２２、およびトランジスタ２３の一端に共通接続される。言い換えると、トランジスタ２１、トランジスタ２２、およびトランジスタ２３の電流経路は互いに、並列接続される。
【００９１】
トランジスタ２１の他端はノードＶＢＬＬに接続され、ゲートに信号Ｇ＿ＶＢＬＬが与えられる。これにより、トランジスタ２１を介してノードＢＬＢＩＡＳに、電圧Ｖｂｌｌを供給することができる。
【００９２】
トランジスタ２２の他端は接地電圧に接続され、ゲートに信号Ｇ＿ＶＳＳが与えられる。これにより、トランジスタ２２を介してノードＢＬＢＩＡＳに、電圧Ｖｓｓを供給することができる。
【００９３】
トランジスタ２３の他端は高耐圧型のトランジスタ２４の一端に接続され、ゲートに信号Ｇ＿ＶＳＲＣが与えられる。また、トランジスタ２４の他端はソース線ＳＬに接続され、ゲートに信号Ｇ＿ＳＲＣＳＥＬ＿ＳＷが与えられる。これにより、トランジスタ２３，２４を介してノードＢＬＢＩＡＳに、ソース線ＳＬを電気的に接続することができる。さらに、トランジスタ５０を介して、ビット線ＢＬとソース線ＳＬとを電気的に接続（イコライズ）することができる。
【００９４】
書き込み動作において、トランジスタ２３，２４をオンし、センスアンプ４におけるトランジスタ５０のオン／オフタイミングを制御することにより、ノードＢＬＢＩＡＳを介してビット線ＢＬとソース線ＳＬとの電位のイコライズを制御する。すなわち、トランジスタ５０は、イコライザスイッチとして機能する。
【００９５】
なお、上記各信号は、対応するカラムデコーダ６または制御回路１０よりそれぞれ供給される。
【００９６】
以下に、センスアンプ４における書き込み動作について簡単に説明する。ここでは、書き込み動作におけるセンスアンプ４からビット線ＢＬ（書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit））への電圧（電圧Ｖｂｌｌ，Ｖｂｌｉｎｈｉｂｉｔ、Ｖｂｌｌ＜Ｖｂｌｉｎｈｉｂｉｔ＜Ｖｄｄｓａ）の供給について説明する。
【００９７】
書き込み禁止ビット線ＢＬ（inhibit）に電圧Ｖｂｌｉｎｈｉｂｉｔを供給する場合、電源電圧（電圧Ｖｄｄｓａ）から供給する。
【００９８】
より具体的には、信号ＢＬＸとして、‘Ｈ（例えばＶＴＨ）’が与えられる。電圧ＶＴＨは、電圧Ｖｄｄｓａを転送するために十分な大きさである。また、信号ＬＡＴとして、‘Ｈ（例えばＶｄｄｓａ）’が与えられる。また、信号ＱＳＷ，ＩＮＶとして、‘Ｌ（Ｖｓｓ）’レベルが与えられる。これにより、ＰＭＯＳトランジスタＰＭ２５，ＰＭ２３、およびＮＭＯＳトランジスタＮＭ２４，ＮＭ２５がオンする。一方、ＮＭＯＳトランジスタＮＭ３１、およびＰＭＯＳトランジスタＰＭ２４がオフする。これにより、電源電圧からノードＣＯＭ１に電圧Ｖｄｄｓａが転送される。さらに、後述するように、信号ＢＬＣとして電圧［Ｖｂｌｉｎｈｉｂｉｔ＋Ｖｔ（ＮＭＯＳトランジスタＮＭ２９の閾値電圧であり、以下同様に用いる。）］が与えられ、信号ＢＬＳとして電圧ＶＸ４が与えられる。電圧ＶＸ４は、トランジスタ９０をオンにし、電圧Ｖｂｌｉｎｈｉｂｉｔを転送するために十分な大きさである。これにより、ノードＣＯＭ１から書き込み禁止ビット線ＢＬ（inhibit）に電圧Ｖｂｌｉｎｈｉｂｉｔが転送される。
【００９９】
一方、書き込みビット線ＢＬ（program）に電圧Ｖｂｌｌを供給する場合、ノードＳＲＣＧＮＤを介して供給する。
【０１００】
より具体的には、信号ＬＡＴとして、‘Ｌ（Ｖｓｓ）’レベルが与えられる。また、信号ＩＮＶとして、‘Ｈ（例えばＶｄｄｓａ）’レベルが与えられる。これにより、ＮＭＯＳトランジスタＮＭ３１、およびＰＭＯＳトランジスタＰＭ２４がオンする。一方、ＰＭＯＳトランジスタＰＭ２３、およびＮＭＯＳトランジスタＮＭ２４がオフする。これにより、ノードＳＲＣＧＮＤを介してノードＣＯＭ１に電圧Ｖｂｌｌが転送される。さらに、書き込み禁止ビット線ＢＬ（inhibit）に接続されたセンスアンプ４と同様に、信号ＢＬＣとして電圧［Ｖｂｌｉｎｈｉｂｉｔ＋Ｖｔ］が与えられ、信号ＢＬＳとして電圧ＶＸ４が与えられる。これにより、ノードＣＯＭ１から書き込みビット線ＢＬ（program）に電圧Ｖｂｌｌが転送される。
【０１０１】
［書き込み動作例］
以下に、図１０および図１１を用いて、第１の実施形態に係る書き込み動作例について説明する。
【０１０２】
図１０は、第１の実施形態に係るメモリセルアレイを示す断面図であり、書き込み動作例を示す図である。図１１は、第１の実施形態に係るメモリセルアレイを示す断面図であり、書き込み動作例を示す図である。
【０１０３】
ここでは、メモリストリング４０ａ，４０ｃが選択（書き込み）メモリストリングであり、メモリストリング４０ｂ，４０ｄが非選択（非書き込み）メモリストリングである例について示す。また、メモリストリング４０ａのワード線ＷＬ１に接続されるメモリセルに「０（高閾値）」データを書き込み、メモリストリング４０ｃのワード線ＷＬ１に接続されるメモリセルに「１（低閾値）」データを書き込む例について示す。なお、図１０および図１１において、カラム方向に隣接する選択メモリストリングと非選択メモリストリングとのワード線ＷＬ０〜ＷＬ３およびソース側選択ゲートＳＧＳが分離している例を示すが、これらが一体化していてもよい。
【０１０４】
まず、書き込みビット線ＢＬ（program）に共通接続され、互いにカラム方向に隣接するメモリストリング４０ａ，４０ｂの書き込み動作について説明する。
【０１０５】
図１０に示すように、選択メモリストリングであるメモリストリング４０ａにおいて、書き込みビット線ＢＬ（program）に電圧Ｖｂｌｌが印加され、ソース線ＳＬに電圧Ｖｓｌが印加される。また、ソース側選択ゲートＳＧＳに電圧Ｖｓｓ（例えば、０Ｖ）が印加され、ドレイン側選択ゲートＳＧＤに電圧Ｖｓｇｄが印加される。これにより、ドレイン側選択ゲートＳＧＤがオンになり、チャネル電流が流れる。さらに、非選択メモリセルに接続されるワード線ＷＬ０，２〜７に電圧Ｖｐａｓｓを印加し、選択メモリセルに接続されるワード線ＷＬ１に電圧Ｖｐｇｍが印加される（Ｖｐａｓｓ＜Ｖｐｇｍ）。これにより、選択メモリセルのみに高電界が印加され、「０」データが書き込まれる。
【０１０６】
一方、非選択メモリストリングであるメモリストリング４０ｂにおいて、メモリストリング４０ａと共通接続されるため、書き込みビット線ＢＬ（program）に電圧Ｖｂｌｌが印加され、ソース線ＳＬに電圧Ｖｓｌが印加される。また、ソース側選択ゲートＳＧＳに電圧Ｖｓｓが印加され、ドレイン側選択ゲートＳＧＤに電圧Ｖｓｓが印加される。これにより、ドレイン側選択ゲートＳＧＤをオフにすることができる。メモリストリング４０ｂにおいて、メモリストリング４０ａと共通接続されるため、ワード線ＷＬ１に電圧Ｖｐｇｍが印加される。しかし、ドレイン側選択ゲートＳＧＤをオフにすることで、ワード線ＷＬ１に接続されるメモリセルへの書き込みを行わない。
【０１０７】
なお、ＢｉＣＳにおいて、ドレイン側選択トランジスタＳＧＤの閾値電圧は、負である。このため、単にドレイン側選択ゲートＳＧＤにＶｓｓを印加し、ビット線ＢＬに比較的低い電圧（例えば電圧Ｖｓｓ）を印加した場合、ドレイン側選択トランジスタＳＤＴｒはオンする。これに対し、図１１に示すように、ビット線ＢＬに比較的高い電圧（例えば電圧Ｖｂｌｌ）を印加することで、ドレイン側選択トランジスタＳＤＴｒの閾値を疑似的に正にすることができる。これにより、上述したように、メモリストリング４０ｂにおいて、ソース側選択ゲートＳＧＳに電圧Ｖｓｓを印加してもドレイン側選択トランジスタＳＤＴｒをオフにすることができる。
【０１０８】
次に、書き込み禁止ビット線ＢＬ（inhibit）に共通接続され、互いにカラム方向に隣接するメモリストリング４０ｃ，４０ｄの書き込み動作について説明する。
【０１０９】
図１１に示すように、選択メモリストリングであるメモリストリング４０ｃにおいて、書き込み禁止ビット線ＢＬ（inhibit）に電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌが印加される。また、メモリストリング４０ａと共通接続されるため、ソース線ＳＬに電圧Ｖｓｌが印加され、ソース側選択ゲートＳＧＳに電圧Ｖｓｓが印加され、ドレイン側選択ゲートＳＧＤに電圧Ｖｓｇｄが印加される。このとき、ドレイン側選択ゲートＳＧＤに電圧Ｖｓｇｄが印加されるが、書き込み禁止ビット線ＢＬ（inhibit）に電圧Ｖｂｌｌよりも大きい電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌが印加されるため、ドレイン側選択ゲートＳＧＤをオフにすることができる。また、メモリストリング４０ａと共通接続されるため、ワード線ＷＬ１に電圧Ｖｐｇｍが印加される。しかし、ドレイン側選択ゲートＳＧＤをオフにすることで、ワード線ＷＬ１に接続されるメモリセルへの「０」データ書き込みを行わない。言い換えると、メモリストリング４０ｃにおける選択メモリセルに、「１」データが書き込まれる。
【０１１０】
一方、非選択メモリストリングであるメモリストリング４０ｄにおいて、メモリストリング４０ｃと共通接続されるため、書き込み禁止ビット線ＢＬ（inhibit）に電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌが印加され、ソース線ＳＬに電圧Ｖｓｌが印加される。また、ソース側選択ゲートＳＧＳに電圧Ｖｓｓを印加し、ドレイン側選択ゲートＳＧＤに電圧Ｖｓｓが印加される。これにより、ドレイン側選択ゲートＳＧＤをオフにすることができる。メモリストリング４０ｄにおいて、メモリストリング４０ｃと共通接続されるため、ワード線ＷＬ１に電圧Ｖｐｇｍが印加される。しかし、ドレイン側選択ゲートＳＧＤをオフにすることで、ワード線ＷＬ１に接続されるメモリセルへの書き込みを行わない。
【０１１１】
［書き込み動作におけるビット線ＢＬ電圧のタイミングチャート］
以下に、図１２および図１３を用いて、第１の実施形態に係る書き込み動作におけるビット線ＢＬ電圧のタイミングチャートについて説明する。
【０１１２】
図１２は、第１の実施形態に係る書き込み動作における各種電圧を示すタイミングチャートである。図１３は、第１の実施形態に係るビット線に接続されるセンスアンプ４の回路図であり、書き込み動作におけるイコライズ期間（図１２における時刻ｔ６〜ｔ７）の動作を示す図である。
【０１１３】
ここでは、特に、書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit）に印加される電圧について説明する。なお、書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit）に印加される電圧は、それぞれに接続されたセンスアンプ４によって独立して制御される。また、書き込みビット線ＢＬ（program）に接続されるセンスアンプ４、および書き込み禁止ビット線ＢＬ（inhibit）に接続されるセンスアンプ４においてそれぞれ、図１２に示す各種信号（信号ＢＩＡＳ，ＢＬＣ，ＢＬＳ）として共通の電圧が与えられる。また、電圧Ｖｓｓ、Ｖｂｌｌ、Ｖｂｌｉｎｈｉｂｉｔ、Ｖｓｌ、Ｖｂｏｏｓｔｅｄｌｅｖｅｌは、Ｖｓｓ＜Ｖｂｌｌ＜Ｖｂｌｉｎｈｉｂｉｔ＜Ｖｓｌ＜Ｖｂｏｏｓｔｅｄｌｅｖｅｌ、または、Ｖｓｓ＜Ｖｂｌｌ＜Ｖｓｌ＜Ｖｂｌｉｎｈｉｂｉｔ＜Ｖｂｏｏｓｔｅｄｌｅｖｅｌの関係を有する。
【０１１４】
図１２に示すように、まず、初期状態として、信号ＢＬＣとして電圧Ｖｔ、信号ＢＬＳとして電圧ＶＸ４が与えられる。電圧ＶＸ４は、トランジスタ５０をオン状態にし、後述する電圧Ｖｂｌｉｎｈｉｂｉｔを転送するために十分な大きさである。また、その他の各種電圧として電圧Ｖｓｓが印加される。
【０１１５】
次に、時刻ｔ１において、信号ＢＬＣとして電圧［Ｖｂｌｉｎｈｉｂｉｔ＋Ｖｔ］が印加される。これにより、電源電圧から書き込み禁止ビット線ＢＬ（inhibit）に、電圧Ｖｂｌｉｎｈｉｂｉｔが印加される。また、選択メモリセルに接続されたワード線ＷＬに電圧Ｖｃｈｐｃｈが印加される。
【０１１６】
次に、時刻ｔ２において、ソース線ＳＬに電圧Ｖｓｌが印加される。また、ノードＶＢＬＬからノードＳＲＣＧＮＤを介して書き込みビット線ＢＬ（program）に、電圧Ｖｂｌｌが印加される。このとき、信号Ｇ＿ＶＢＬＬとして十分な電圧が印加されてトランジスタ２１がオンすることで、ノードＢＬＢＩＡＳがノードＶＢＬＬに電気的に接続され、ノードＢＬＢＩＡＳに電圧Ｖｂｌｌが印加される。また、書き込みビット線ＢＬ（program）およびソース線ＳＬとのカップリングによって、書き込み禁止ビット線ＢＬ（inhibit）の電圧が電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌに上昇する。
【０１１７】
次に、時刻ｔ３において、選択メモリセルに接続されたワード線ＷＬに、電圧Ｖｐａｓｓが印加される。なお、図示はしないが、時刻ｔ３またはそれ以前において、非選択メモリセルに接続されたワード線ＷＬにも電圧Ｖｐａｓｓが印加される。
【０１１８】
次に、時刻ｔ４において、選択メモリセルに接続されたワード線ＷＬに、電圧Ｖｐｇｍが印加される。これにより、選択メモリセルに高電界が印加され、「０」データが書き込まれる。なお、図示はしないが、このとき、非選択メモリセルに接続されたワード線ＷＬには電圧Ｖｐａｓｓが印加されたまま、電圧Ｖｐｇｍは印加されない。このため、非選択メモリセルには「０」データは書き込まれない。その後、時刻ｔ５において、選択メモリセルに接続されたワード線ＷＬに、電圧Ｖｓｓが印加される。このとき、例えば選択メモリセルに接続されたワード線ＷＬをＶｐａｓｓに放電した後、選択および非選択メモリセルに接続されたワード線ＷＬをともにＶｓｓに放電する。または、例えば選択メモリセルに接続されたワード線ＷＬをＶｓｓに放電した後、非選択メモリセルに接続されたワード線ＷＬをＶｓｓに放電する。
【０１１９】
次に、ビット線ＢＬ（書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit））とソース線ＳＬとがイコライズされながらその電圧が下降する。以下に、第１の実施形態におけるビット線ＢＬとソース線ＳＬとのイコライズ期間の動作について詳説する。
【０１２０】
まず、時刻ｔ６において、信号ＢＬＣとして電圧ＶＳＳ、信号ＢＩＡＳとして電圧ＶＸ４が印加される。これにより、ＮＭＯＳトランジスタＮＭ２９がオフし、トランジスタ５０がオンする。また、信号Ｇ＿ＶＳＲＣおよび信号Ｇ＿ＶＳＲＣＳＥＬ＿ＳＷとして十分な高電圧が与えられ、トランジスタ２３およびトランジスタ２４もオンする。これにより、ノードＢＬＢＩＡＳを介して、ビット線ＢＬとソース線ＳＬとがイコライズされる。
【０１２１】
このとき、上述したように、トランジスタ５０がオンするまでの間、書き込み禁止ビット線ＢＬ（inhibit）はフローティング状態になる。この状態で、書き込みビット線ＢＬ（program）の電圧がソース線ＳＬとのイコライズによって上昇すると、書き込みビット線ＢＬ（program）とのカップリングによって書き込み禁止ビット線ＢＬ（inhibit）の電圧が上昇する。これにより、ノードＢＬＩの電圧が上昇し、ＮＭＯＳトランジスタＮＭ２９への耐圧違反が生じる場合がある。
【０１２２】
これに対し、第１の実施形態では、書き込み禁止ビット線ＢＬ（inhibit）に接続されるトランジスタ５０がオンするまでの間（書き込み禁止ビット線ＢＬ（inhibit）がフローティング状態である間）、一時的にノードＢＬＢＩＡＳの電圧を電圧Ｖｓｓに下降させる。より具体的には信号Ｇ＿ＶＳＳとして十分な高電圧が与えられ、トランジスタ２２をオンする。これにより、ノードＢＬＢＩＡＳが接地電圧（電圧Ｖｓｓ）に接続される。なお、ノードＢＬＢＩＡＳが電圧Ｖｓｓに接続される期間は、書き込み禁止ビット線ＢＬ（inhibit）がフローティング状態である間、かつ、書き込みビット線ＢＬ（program）がソース線ＳＬとイコライズされている間であることが望ましい。言い換えると、書き込み禁止ビット線ＢＬ（inhibit）に接続されるトランジスタ５０がオフし、書き込みビット線ＢＬ（program）に接続されるトランジスタ５０がオンしているときである。
【０１２３】
ノードＢＬＢＩＡＳの電圧を電圧Ｖｓｓにすることで、それに電気的に接続されるビット線ＢＬ（書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit））およびソース線ＳＬの電圧が一時的に下降する。これにより、書き込み禁止ビット線ＢＬ（inhibit）が電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌよりも上昇することを防ぐことができる。
【０１２４】
このとき、トランジスタ２２は例えば１クロック分オンすればよい。すなわち、信号Ｇ＿ＶＳＳとして例えば１クロック分高電圧が与えられる。
【０１２５】
その後、信号Ｇ＿ＶＳＳとして電圧Ｖｓｓが印加され、トランジスタ２２がオフする。これにより、書き込みビット線ＢＬ（program）、書き込み禁止ビット線ＢＬ（inhibit）、およびソース線ＳＬが一時的に上昇する。しかし、書き込み禁止ビット線ＢＬ（inhibit）の電圧は、一旦下降したため、電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌよりも上昇することはない。
【０１２６】
その後、時刻ｔ７まで各種電圧が下降し、電圧Ｖｓｓとなる。なお、信号ＢＬＳとして電圧ＶＸ４は、与えられたままである。
【０１２７】
このようにして、第１の実施形態に係る書き込み動作は終了する。
【０１２８】
［第１実施形態に係る効果］
上記第１の実施形態によれば、書き込み動作において、ビット線ＢＬ（書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit））とソース線ＳＬとをノードＢＬＢＩＡＳを介してイコライズする際、ノードＢＬＢＩＡＳを一時的に接地電圧（電圧Ｖｓｓ）に接続する。これにより、ノードＢＬＢＩＡＳを介してビット線ＢＬ（特に書き込み禁止ビット線ＢＬ（inhibit））の電圧上昇を抑制することができる。したがって、ＮＭＯＳトランジスタＮＭ２９の電流経路の他端に接続されるノードＢＬＩの電圧上昇を抑制することができ、ＮＭＯＳトランジスタＮＭ２９における耐圧違反を防ぐことができる。
【０１２９】
上記効果は、通常の平面ＮＡＮＤメモリよりも、ＢｉＣＳメモリに対して特に有効である。その理由を以下に示す。
【０１３０】
ＢｉＣＳメモリでは、図１０に示したように、ドレイン側選択トランジスタＳＤＴｒの閾値電圧は、負である。このため、単に非選択メモリストリング（メモリストリング４０ｂ）のドレイン側選択ゲートＳＧＤに電圧Ｖｓｓを印加した場合、ドレイン側選択トランジスタＳＤＴｒはオンしてしまう。これに対し、書き込みビット線ＢＬ（program）に比較的高い電圧Ｖｂｌｌを印加することで、ドレイン側選択トランジスタＳＤＴｒの閾値を疑似的に正にすることができ、ドレイン側選択トランジスタＳＤＴｒをオフすることができる。
【０１３１】
さらに、図１１に示したように、書き込みビット線ＢＬ（program）に接続される選択メモリストリング（メモリストリング４０ａ）と共通接続されるため、書き込み禁止ビット線ＢＬ（inhibit）に接続される選択メモリストリング（メモリストリング４０ｃ）のドレイン側選択ゲートＳＧＤには、電圧Ｖｓｇｄが印加される。このため、メモリストリング４０ｃのドレイン側選択ゲートＳＧＤをオフするために、より高い電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌを印加する必要がある。この電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌは、通常の平面ＮＡＮＤのビット線に印加される電圧よりも大きく、ＮＭＯＳトランジスタＮＭ２９の耐圧限界に近い値である。このため、電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌがカップリング等によってさらに上昇することで、ＮＭＯＳトランジスタＮＭ２９の耐圧違反となる可能性がある。
【０１３２】
このように、センスアンプ４のＮＭＯＳトランジスタＮＭ２９における耐圧違反は、平面ＮＡＮＤよりもＢｉＣＳメモリにおいて起こり得るものである。このため、第１の実施形態は、ビット線ＢＬ電圧がより高くなるＢｉＣＳメモリにおいて、特に有効となる。
【０１３３】
また、第１の実施形態は、以下の変形例１においても有効である。図１４は、変形例１に係る書き込み動作における各種電圧を示すタイミングチャートである。
【０１３４】
変形例１は、書き込み時間の増大を抑えつつ、書き込み後の閾値電圧の分布幅をより狭くできるようにするために提案されたいわゆるＱＰＷ（Quick Pass Write）動作を示すものである。ＱＰＷ動作は、書き込みが不完全なメモリセルに対して、それに接続されるビット線ＢＬに電圧Ｖｂｌ（Ｖｂｌ＞Ｖｂｌｌ）を印加して書き込みを行う方法である。これにより、チャネル領域を電圧Ｖｂｌに充電し、比較的低い電界をメモリセルに印加する。その結果、メモリセルの閾値電圧の分布幅を小さくすることができる。
【０１３５】
より具体的には、図１４に示すように、まず、時刻ｔ１，ｔ２において、第１の実施形態と同様の動作が行われる。すなわち、書き込みビット線ＢＬ（program）に電圧Ｖｂｌが印加され、書き込み禁止ビット線ＢＬ（inhibit）の電圧が電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌに上昇する。
【０１３６】
次に、時刻ｔ３において、書き込みビット線ＢＬ（program）に、電圧Ｖｂｌが印加される。この電圧Ｖｂｌは、電源電圧から転送される。また、書き込みビット線ＢＬ（program）とのカップリングによって、書き込み禁止ビット線ＢＬ（inhibit）の電圧が電圧［Ｖｂｏｏｓｔｅｄｌｅｖｅｌ＋α（αは正）］に上昇する。
【０１３７】
その後、時刻ｔ４〜ｔ７において、第１の実施形態と同様の動作が行われる。すなわち、ビット線ＢＬとソース線ＳＬとのイコライズ期間についても第１の実施形態と同様の動作が行われる。
【０１３８】
イコライズ期間においてノードＢＬＢＩＡＳの電圧を電圧Ｖｓｓにすることで、それに電気的に接続されるビット線ＢＬ（書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit））およびソース線ＳＬの電圧が一時的に下降する。これにより、書き込み禁止ビット線ＢＬ（inhibit）が電圧［Ｖｂｏｏｓｔｅｄｌｅｖｅｌ＋α］よりも上昇することを防ぐことができる。
【０１３９】
電圧［Ｖｂｏｏｓｔｅｄｌｅｖｅｌ＋α］は、ＮＭＯＳトランジスタＮＭ２９の耐圧限界により近い値である。すなわち、変形例１のようなビット線ＢＬ電圧がより高くなるＱＰＷ動作において、第１の実施形態はより有効である。
【０１４０】
＜第２の実施形態＞
図１５乃至図１７を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態は、ビット線ＢＬ（書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit））とソース線ＳＬとをノードＢＬＢＩＡＳを介してイコライズする際、ビット線ＢＬとＮＭＯＳトランジスタＮＭ２９との間に位置する高耐圧型のトランジスタ９０をオフする。これにより、ノードＢＬＩ（ＮＭＯＳトランジスタＮＭ２９の電流経路の他端）の電圧上昇を抑制し、ＮＭＯＳトランジスタＮＭ２９における耐圧違反を防ぐことができる。以下に、第２の実施形態に係る不揮発性半導体記憶装置について詳説する。
【０１４１】
なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１４２】
［書き込み動作におけるビット線ＢＬ電圧のタイミングチャート］
以下に、図１５および図１６を用いて、第２の実施形態に係る書き込み動作におけるビット線ＢＬ電圧のタイミングチャートについて説明する。
【０１４３】
図１５は、第２の実施形態に係る書き込み動作における各種電圧を示すタイミングチャートである。図１６は、第２の実施形態に係るビット線に接続されるセンスアンプ４の回路図であり、書き込み動作におけるイコライズ期間（図１５における時刻ｔ６〜ｔ７）の動作を示す図である。
【０１４４】
図１５に示すように、まず、時刻ｔ１〜ｔ５において、第１の実施形態と同様の動作が行われる。すなわち、選択メモリセルに高電界が印加されて「０」データが書き込まれ、非選択メモリセルには「０」データは書き込まれない。その後、選択メモリセルおよび非選択メモリセルに接続されたワード線ＷＬに、電圧Ｖｓｓが印加される。
【０１４５】
次に、ビット線ＢＬ（書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit））とソース線ＳＬとがイコライズされながらその電圧が下降する。以下に、第２の実施形態におけるビット線ＢＬとソース線ＳＬとのイコライズ期間の動作について詳説する。
【０１４６】
まず、時刻ｔ６において、信号ＢＬＣとして電圧ＶＳＳ、信号ＢＩＡＳとして電圧ＶＸ４が印加される。これにより、ＮＭＯＳトランジスタＮＭ２９がオフし、トランジスタ５０がオンする。また、信号Ｇ＿ＶＳＲＣおよび信号Ｇ＿ＶＳＲＣＳＥＬ＿ＳＷとして十分な高電圧が与えられ、トランジスタ２３およびトランジスタ２４もオンする。これにより、ノードＢＬＢＩＡＳを介して、ビット線ＢＬとソース線ＳＬとがイコライズされる。
【０１４７】
このとき、上述したように、トランジスタ５０がオンするまでの間、書き込み禁止ビット線ＢＬ（inhibit）はフローティング状態になる。この状態で、書き込みビット線ＢＬ（program）の電圧がソース線ＳＬとのイコライズによって上昇すると、書き込みビット線ＢＬ（program）とのカップリングによって書き込み禁止ビット線ＢＬ（inhibit）の電圧が上昇する。これにより、ノードＢＬＩの電圧が上昇し、ＮＭＯＳトランジスタＮＭ２９への耐圧違反が生じてしまう。
【０１４８】
これに対し、第２の実施形態では、イコライズ期間（ビット線ＢＬおよびソース線ＳＬが下降する間）において、高耐圧型のトランジスタ９０をオフする。より具体的には、信号ＢＬＳとして、電圧Ｖｓｓが与えられる。すなわち、ノードＢＬＩ（ＮＭＯＳトランジスタＮＭ２９の電流経路の他端）とビット線ＢＬとが電気的に接続されなくなる。これにより、書き込みビット線ＢＬ（program）とのカップリングによって書き込み禁止ビット線ＢＬ（inhibit）が電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌよりも上昇しても、ノードＢＬＩが電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌよりも上昇することを防ぐことができる。
【０１４９】
なお、信号ＢＬＳとして電圧Ｖｓｓを与えてトランジスタ９０をオフすることに限らない。ノードＢＬＩにＮＭＯＳトランジスタＮＭ２９の耐圧限界以下の電圧が転送される程度に、トランジスタ９０をオフできればよい。すなわち、ＮＭＯＳトランジスタＮＭ２９が耐圧違反にならない程度に、信号ＢＬＳとして電圧Ｖｓｓよりも高い電圧を印加してもよい。
【０１５０】
また、図１５および図１６では、時刻ｔ６において、信号Ｇ＿ＶＳＳとして電圧Ｖｓｓが与えられ、トランジスタ２２をオフする例を示しているが、これに限らない。第１の実施形態に示すように、書き込み禁止ビット線ＢＬ（inhibit）がフローティング状態である間、一時的に信号Ｇ＿ＶＳＳとして十分な高電圧を与えてトランジスタ２２をオンすることで、ノードＢＬＢＩＡＳの電圧を一時的に電圧Ｖｓｓに下降させてもよい。
【０１５１】
その後、時刻ｔ７まで各種電圧が下降し、電圧Ｖｓｓとなる。なお、信号ＢＬＳとして電圧ＶＸ４は、与えられたままである。
【０１５２】
このようにして、第２の実施形態に係る書き込み動作は終了する。
【０１５３】
［第２実施形態に係る効果］
上記第２の実施形態によれば、書き込み動作において、ビット線ＢＬ（書き込みビット線ＢＬ（program）および書き込み禁止ビット線ＢＬ（inhibit））とソース線ＳＬとをノードＢＬＢＩＡＳを介してイコライズする際、ビット線ＢＬとＮＭＯＳトランジスタＮＭ２９との間に位置する高耐圧型のトランジスタ９０をオフする。これにより、ビット線ＢＬとノードＢＬＩとを電気的に接続させない。したがって、書き込み禁止ビット線ＢＬ（inhibit）の電圧が上昇しても、ノードＢＬＩ（ＮＭＯＳトランジスタＮＭ２９の電流経路の他端）の電圧上昇を抑制し、ＮＭＯＳトランジスタＮＭ２９における耐圧違反を防ぐことができる。
【０１５４】
上記効果は、通常の平面ＮＡＮＤメモリよりも、ＢｉＣＳメモリに対して特に有効である。
【０１５５】
また、第２の実施形態は、以下の変形例２においても有効である。図１７は、変形例２に係る書き込み動作における各種電圧を示すタイミングチャートである。
【０１５６】
変形例２は、書き込み時間の増大を抑えつつ、書き込み後の閾値電圧の分布幅をより狭くできるようにするために提案されたＱＰＷ動作を示すものである。
【０１５７】
より具体的には、図１７に示すように、まず、時刻ｔ１，ｔ２において、第２の実施形態と同様の動作が行われる。すなわち、書き込みビット線ＢＬ（program）に電圧Ｖｂｌが印加され、書き込み禁止ビット線ＢＬ（inhibit）の電圧が電圧Ｖｂｏｏｓｔｅｄｌｅｖｅｌに上昇する。
【０１５８】
次に、時刻ｔ３において、書き込みビット線ＢＬ（program）に、電圧Ｖｂｌが印加される。この電圧Ｖｂｌは、電源電圧から転送される。また、書き込みビット線ＢＬ（program）とのカップリングによって、書き込み禁止ビット線ＢＬ（inhibit）の電圧が電圧［Ｖｂｏｏｓｔｅｄｌｅｖｅｌ＋α（αは正）］に上昇する。
【０１５９】
その後、時刻ｔ４〜ｔ７において、第２の実施形態と同様の動作が行われる。すなわち、ビット線ＢＬとソース線ＳＬとのイコライズ期間についても第２の実施形態と同様の動作が行われる。
【０１６０】
イコライズ期間において、高耐圧型のトランジスタ９０をオフすることで、ノードＢＬＩ（ＮＭＯＳトランジスタＮＭ２９の電流経路の他端）とビット線ＢＬとが電気的に接続されない。これにより、書き込みビット線ＢＬ（program）とのカップリングによって書き込み禁止ビット線ＢＬ（inhibit）が電圧［Ｖｂｏｏｓｔｅｄｌｅｖｅｌ＋α］よりも上昇しても、ノードＢＬＩが電圧［Ｖｂｏｏｓｔｅｄｌｅｖｅｌ＋α］よりも上昇することを防ぐことができる。
【０１６１】
電圧［Ｖｂｏｏｓｔｅｄｌｅｖｅｌ＋α］は、ＮＭＯＳトランジスタＮＭ２９の耐圧限界により近い値である。すなわち、変形例２のようなビット線ＢＬ電圧がより高くなるＱＰＷ動作において、第２の実施形態はより有効である。
【０１６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６３】
４…センスアンプ、４０…メモリストリング、５０，９０…トランジスタ、１５５…メモリ層、ＳＰ…Ｕ字状半導体ピラー、ＳＬ…ソース線、ＢＬ…ビット線、ＷＬ…ワード線。
【図１】
2014164773.tif 000003
【図２】
2014164773.tif 000004
【図３】
2014164773.tif 000005
【図４】
2014164773.tif 000006
【図５】
2014164773.tif 000007
【図６】
2014164773.tif 000008
【図７】
2014164773.tif 000009
【図８】
2014164773.tif 000010
【図９】
2014164773.tif 000011
【図１０】
2014164773.tif 000012
【図１１】
2014164773.tif 000013
【図１２】
2014164773.tif 000014
【図１３】
2014164773.tif 000015
【図１４】
2014164773.tif 000016
【図１５】
2014164773.tif 000017
【図１６】
2014164773.tif 000018
【図１７】
2014164773.tif 000019