(57)【要約】【課題】大きな位相補償容量を使わなくても、安定して動作するボルテージレギュレータを提供する。【解決手段】差動増幅回路と、位相補償回路を備えた第１ソース接地増幅回路と、出力回路である第２ソース接地増幅回路で構成する電圧３段増幅回路に、第１ソース接地増幅回路と第２ソース接地増幅回路の間に、差動増幅回路及び第１ソース接地増幅回路の利得を小さくする効果のある位相補償回路を備えた。【選択図】図１
2014164702.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を出力する基準電圧回路と、
出力電圧を分圧した帰還電圧を出力する分圧回路と、
前記基準電圧と前記帰還電圧を入力し、その差を増幅した制御電圧を出力する差動増幅回路と、
差動増幅回路の出力する制御電圧を増幅する第１ソース接地増幅回路と、
前記第１ソース接地増幅回路の出力端子と入力端子の間に設けられた第１位相補償回路と、
前記第１ソース接地増幅回路の出力する制御電圧を入力され、前記出力電圧を制御する第２ソース接地回路を構成する出力制御ＭＯＳトランジスタと、
前記出力制御ＭＯＳトランジスタのゲートに設けられた第２位相補償回路と、を備え、
前記第２位相補償回路は、
前記出力制御ＭＯＳトランジスタのドレイン電流に基づいたセンス電流を流すセンストランジスタと、
前記センス電流をミラーし、前記出力制御ＭＯＳトランジスタのゲートに流すカレントミラー回路と、を備えた
ことを特徴とするボルテージレギュレータ。
【請求項２】
前記第２位相補償回路は、
前記カレントミラー回路の流す電流を制限する定電流源を備えた
ことを特徴とする請求項１に記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータの位相補償に関する。
【背景技術】
【０００２】
一般的に、ボルテージレギュレータは、入力端子に入力される入力電圧を受けて、出力端子に一定の出力電圧を発生する。ボルテージレギュレータは、負荷に応じて電流を供給し、出力電圧を常に一定に保つ。
【０００３】
図２は、従来のボルテージレギュレータの回路図である。
基準電圧回路１０は、基準電圧ＶＲＥＦを生成する。ブリーダ抵抗１１及び１２は、出力端子３の出力電圧ＶＯＵＴを分圧して、帰還電圧ＶＦＢを生成する。差動増幅回路１３は、入力端子に基準電圧ＶＲＥＦと帰還電圧ＶＦＢを入力される。差動増幅回路１３の出力電圧は、定電流源１７と第１のソース接地増幅回路を構成するＰＭＯＳトランジスタ１６のゲートに入力される。抵抗１４と容量１５は、位相補償回路を形成する。第２のソース接地増幅回路を構成する出力制御ＭＯＳトランジスタ２５は、ゲートに第１のソース接地増幅回路の出力電圧が入力される。ボルテージレギュレータの出力端子３には負荷が接続される。
【０００４】
従来のボルテージレギュレータの動作について説明する。
ボルテージレギュレータの出力端子の出力電圧ＶＯＵＴが低くなると、帰還電圧ＶＦＢが低くなる。帰還電圧ＶＦＢが基準電圧ＶＲＥＦよりも低くなると、差動増幅回路１３の出力は高くなり、ＰＭＯＳトランジスタ１６はＯＮ抵抗が大きくなる。第１のソース接地増幅回路の出力電圧が低くなるので、出力制御ＭＯＳトランジスタ２５のＯＮ抵抗が小さくなる。従って、ボルテージレギュレータの出力端子の出力電圧ＶＯＵＴは高くなる。
【０００５】
一方、ボルテージレギュレータの出力端子の出力電圧ＶＯＵＴが高くなると、上記と逆の動作をして、ボルテージレギュレータの出力端子の出力電圧ＶＯＵＴは低くなる。このように、ボルテージレギュレータは、帰還電圧ＶＦＢと基準電圧ＶＲＥＦとが等しくなる様に働き、一定の出力電圧ＶＯＵＴを発生している。
【０００６】
ボルテージレギュレータは、過渡応答特性を向上させる為に、帰還増幅可能な周波数帯域を広くする必要がある。従来のボルテージレギュレータは、電圧３段増幅回路構成とすることにより、比較的少ない消費電流でも帰還増幅可能な周波数帯域を広くすることができ、過渡応答特性を向上させている。しかしながら、電圧３段増幅回路構成とすると、帰還ループを一周巡った電気信号の位相が１８０度以上遅れることが起こりやすく、ボルテージレギュレータの動作が不安定となり最悪発振することもある。
【０００７】
そこで、従来のボルテージレギュレータでは、そのような位相遅れを補償するために抵抗１４と容量１５からなる位相補償回路を付加している。即ち、抵抗１４と容量１５により、ゼロ点で位相を戻し、発振を防止しているのである（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−６２３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のボルテージレギュレータでは、出力制御ＭＯＳトランジスタのゲート容量が大きい場合、極分離を行うためにそれと同等以上の大きさの位相補償用容量が必要となるため、チップ面積が増え、コストアップにつながる。
本発明は、従来の課題を解決するために、大きな位相補償容量を使わなくても安定して動作するボルテージレギュレータを提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明のボルテージレギュレータは、上記の課題を解決するために、差動増幅回路と、位相補償回路を備えた第１ソース接地増幅回路と、出力回路である第２ソース接地増幅回路で構成する電圧３段増幅回路に、第１ソース接地増幅回路と第２ソース接地増幅回路の間に、差動増幅回路及び第１ソース接地増幅回路の利得を小さくする効果のある位相補償回路を備えた。
【発明の効果】
【００１１】
以上のように構成した本発明のボルテージレギュレータは、差動増幅回路及び第１のソース接地増幅回路の利得を小さくすることができるため、位相余裕が確保しやすくなるという効果がある。位相余裕が確保しやすくなるという事により、大きな位相補償用容量を使わなくても安定して動作するボルテージレギュレータを得ることができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のボルテージレギュレータの回路図である。
【図２】従来のボルテージレギュレータの回路図である。
【発明を実施するための形態】
【００１３】
図１は、本実施形態のボルテージレギュレータの回路図である。
本実施形態のボルテージレギュレータは、入力端子１、接地端子２及び出力端子３、基準電圧回路１０、ブリーダ抵抗１１及び１２、差動増幅回路１３、第1位相補償回路である抵抗１４及び容量１５、ＰＭＯＳトランジスタ１６、定電流源１７、出力制御ＭＯＳトランジスタ２５、第２位相補償回路３０を備える。第２位相補償回路３０は、ＰＭＯＳトランジスタ１８、２１及び２２、ＮＭＯＳトランジスタ１９及び２３、定電流源２０及び２４で構成されている。
【００１４】
差動増幅回路１３は、非反転入力端子が基準電圧回路１０に接続され、反転入力端子がブリーダ抵抗１１と１２の接続点に接続され、出力端子がＰＭＯＳトランジスタ１６のゲートに接続される。ＰＭＯＳトランジスタ１６は、ソースが入力端子１に接続され、ドレインが定電流源１７の一方の端子と出力制御ＭＯＳトランジスタ２５のゲートに接続される。抵抗１４と容量１５は、ＰＭＯＳトランジスタ１６のドレインとゲートの間に接続される。定電流源１７の他方の端子は、接地端子２に接続される。出力制御ＭＯＳトランジスタ２５は、ソースが入力端子１に接続され、ドレインが出力端子３に接続される。ブリーダ抵抗１１とブリーダ抵抗１２は、出力端子３と接地端子２の間に接続される。
【００１５】
次に、第２位相補償回路３０の接続を説明する。ＰＭＯＳトランジスタ２２は、ソースが入力端子１に接続され、ゲートは出力制御ＭＯＳトランジスタ２５のゲートに接続される。ＮＭＯＳトランジスタ２３は、ドレインとゲートがＮＭＯＳトランジスタ２２のドレインとＮＭＯＳトランジスタ１９のゲートに接続され、ソースが定電流源２４に接続される。ＮＭＯＳトランジスタ１９は、ソースが定電流源２０に接続され、ドレインがＰＭＯＳトランジスタ１８のゲートとドレインに接続される。ＰＭＯＳトランジスタ１８は、ソースは入力端子１に接続され、ゲートとドレインがＰＭＯＳトランジスタ２１のゲートに接続される。ＰＭＯＳトランジスタ２１は、ソースが入力端子１に接続され、ドレインは出力制御ＭＯＳトランジスタ２５のゲートに接続される。
【００１６】
次に、本実施形態のボルテージレギュレータの動作について説明する。
ブリーダ抵抗１１と１２は、出力端子３の出力電圧ＶＯＵＴを分圧し、帰還電圧ＶＦＢを生成する。基準電圧回路１０は、基準電圧ＶＲＥＦを出力する。差動増幅回路１３は、基準電圧ＶＲＥＦと帰還電圧ＶＦＢとを比較し、出力電圧ＶＯＵＴが一定になるように出力制御ＭＯＳトランジスタ２５のゲート電圧を制御する。
【００１７】
出力電圧ＶＯＵＴが低くなると、帰還電圧ＶＦＢが低くなる。帰還電圧ＶＦＢが基準電圧ＶＲＥＦよりも低くなると、差動増幅回路１３の出力電圧が高くなる。ＰＭＯＳトランジスタ１６のＯＮ抵抗が大きくなるので、出力制御ＭＯＳトランジスタ２５のゲートの電圧は低くなる。出力制御ＭＯＳトランジスタ２５のＯＮ抵抗が小さくなるので、出力電圧ＶＯＵＴが高くなる。
【００１８】
一方、出力電圧ＶＯＵＴが高くなると、上記と逆の動作をして、出力電圧ＶＯＵＴは低くなる。このようして、ボルテージレギュレータの出力電圧ＶＯＵＴは一定の電圧になる。
【００１９】
次に、第２位相補償回路３０の動作について説明する。
ＰＭＯＳトランジスタ２２は、出力制御ＭＯＳトランジスタ２５のドレイン電流、即ち出力端子の電流をセンスする。センスされた電流は、ＮＭＯＳトランジスタ１９及び２３で構成されるＮｃｈカレントミラー回路により、ＮＭＯＳトランジスタ１９のドレイン電流としてミラーされる。ＮＭＯＳトランジスタ１９のドレイン電流はＰＭＯＳトランジスタ１８及び２１で構成されるＰｃｈカレントミラー回路により、ＰＭＯＳトランジスタ２１のドレイン電流としてミラーされる。
【００２０】
ここで、出力電圧ＶＯＵＴが低くなって、出力電圧ＶＯＵＴを高くするとき、出力制御ＭＯＳトランジスタ２５はＯＮ抵抗が小さくなって出力電流が増加する。ＰＭＯＳトランジスタ２１は、出力制御ＭＯＳトランジスタ２５の出力電流をセンスして、その出力電流に基づいたセンス電流を流す。そして、センス電流は、Ｎｃｈカレントミラー回路及びＰｃｈカレントミラー回路を介して出力制御ＭＯＳトランジスタ２５のゲートに流される。
【００２１】
このように、出力電流に基づく電流を出力制御ＭＯＳトランジスタ２５のゲートに流すことにより、差動増幅回路及び第１のソース接地増幅回路の利得を小さくし、帰還ループの電気信号の位相遅れを防止することが出来る。従って、増幅回路の位相余裕が確保することが出来るので、出力制御ＭＯＳトランジスタのゲート容量が大きい場合でも、第１位相補償回路の容量１５の容量値を大きくする必要がなくなる。
【００２２】
ここで、ＭＯＳトランジスタ２１のドレイン電流を定電流源１７よりも大きくしすぎることなく適正な電流とするために、ＮＭＯＳトランジスタ２３のソースと接地端子２の間に定電流源２４を備えている。定電流回路２４出力制御ＭＯＳトランジスタ２５のゲート電圧が上がってしまう。定電流回路２４は、ＰＭＯＳトランジスタ２１のドレイン電流をある一定以上流さないように制限している。
また、定電流回路２０は、ＮＭＯＳトランジスタ１９及び２３のソース電圧を等しくするために設けられている。
【００２３】
以上説明したように、第２位相補償回路を備えることにより、差動増幅回路１３及び第１のソース接地増幅回路の利得を小さくして位相余裕を確保する事で、第１位相補償回路に大きな位相補償用容量を使わなくても、安定して動作するボルテージレギュレータを得ることができる。
【符号の説明】
【００２４】
１０  基準電圧回路
１３  差動増幅回路
１７、２０、２４  定電流源
３０  第２位相補償回路
【図１】
2014164702.tif 000003
【図２】
2014164702.tif 000004