(57)【要約】【課題】電力系統による電力供給を開閉装置等を介して制御する保護制御装置において、保護制御装置の誤出力を防止しつつ、保護制御装置の稼働率を向上させる。【解決手段】ディジタル保護制御装置１は、遮断器５にトリップ信号を出力して遮断器５の動作を制御することによって、電力系統２による電力供給を制御する。このディジタル保護制御装置１は、同じ演算保護制御を同時並行的に行なう２つのＣＰＵ（第１のＣＰＵ２０１および第２のＣＰＵ２１１）と、２つのＣＰＵの演算結果から１つの正常なＣＰＵの演算結果を選択して出力する出力切替部３０と、出力切替部３０からの演算結果に応じてトリップ信号を遮断器５に出力するディジタル出力制御部３１とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電力系統による電力供給を制御する保護制御装置であって、
前記電力系統を制御するための演算を各々が同時並行的に行なう複数の演算装置と、
前記複数の演算装置の異常の有無をそれぞれ監視する複数の監視装置と、
前記複数の監視装置による監視結果に基づいて前記複数の演算装置のうちのいずれか１つの演算結果を選択的に出力する出力切替装置と、
前記電力系統を制御するための信号を前記出力切替装置の出力に基づいて出力する出力制御装置とを備える、保護制御装置。
【請求項２】
前記保護制御装置は、
前記電力系統のアナログ電気量をディジタル電気量に変換する変換装置と、
前記変換装置によって変換された前記ディジタル電気量を記憶する共有記憶装置と、
前記共有記憶装置に記憶された前記ディジタル電気量を前記複数の演算装置から同時並行的に読み込み可能にする共有記憶制御装置とをさらに備える、請求項１に記載の保護制御装置。
【請求項３】
前記複数の演算装置は、第１演算装置および第２演算装置を含み、
前記保護制御装置は、
第１記憶装置と、
前記第１演算装置の正常時に前記第１記憶装置を前記第１演算装置に接続し、前記第１演算装置の異常時に前記第１記憶装置を前記第２演算装置に接続する接続切替装置と、
前記第２演算装置に直接的に接続された第２記憶装置とを備える、請求項１または２に記載の保護制御装置。
【請求項４】
前記複数の演算装置は、第１演算装置および第２演算装置を含み、
前記保護制御装置は、
第１記憶装置と、
前記第１演算装置の正常時に前記第１記憶装置を前記第１演算装置に接続し、前記第１演算装置の異常時に前記第１記憶装置を前記第２演算装置に接続する第１接続切替装置と、
第２記憶装置と、
前記第２演算装置の正常時に前記第２記憶装置を前記第２演算装置に接続し、前記第２演算装置の異常時に前記第２記憶装置を前記第１演算装置に接続する第２接続切替装置とを備える、請求項１または２に記載の保護制御装置。
【請求項５】
前記複数の演算装置の個数は、３以上であり、
前記保護制御装置は、前記複数の演算装置のうちのいずれか２つを作動させ他を停止させるとともに、前記作動中の一方の演算装置の異常が検出された場合に前記作動中の一方の演算装置を停止させかつ停止中の演算装置のいずれか１つを作動させる作動制御装置をさらに備え、
前記出力切替装置は、作動中の一方の演算装置の演算結果を前記出力制御装置に出力しているときに前記作動中の一方の演算装置の異常が検出された場合、前記出力制御装置に出力する演算結果を作動中の他方の演算装置の演算結果に切り替える、請求項１または２に記載の保護制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力系統による電力供給を開閉装置等を介して制御する保護制御装置に関する。
【背景技術】
【０００２】
一般的に、電力系統には、電気事故（短絡、地絡など）等の異常現象が発生した際に異常区間を電力系統から分離する開閉装置（遮断器や断路器など）と、その開閉装置の動作を制御することで電力系統による電力供給を制御する保護制御装置とが備えられる。
【０００３】
従来の保護制御装置は、入力変換器、Ａ／Ｄ（アナログ／ディジタル）変換器、ＣＰＵ（中央演算装置）、およびディジタル出力制御部を備える。電力系統の電流および電圧の情報を入力変換器で取り込み、入力変換器に取り込まれた情報をＡ／Ｄ変換器でディジタル量に変換し、変換されたディジタル量を用いてＣＰＵで保護制御演算処理を行い、その演算処理の結果に応じてディジタル出力制御部が開閉装置へ制御信号（トリップ信号）を出力している。開閉装置は、ディジタル出力制御部からトリップ信号が入力されると、電力系統による電力供給を制御するように動作する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３９８５０１７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
保護制御装置のＣＰＵに異常が生じると、実際には電力系統による電力系統を制御する必要がない状況であってもトリップ信号が誤って出力されることが想定される。このような保護制御装置の誤出力を防止する対策の１つとして、従来では、保護制御装置の入力変換器からディジタル出力制御部までをメインリレー、フェイルセーフリレーとして二重化し、双方のリレーがトリップ信号を出力した場合のみ開閉装置への制御出力となるように構成していた。しかしながら、このような構成では、一方のリレーが異常であると他方のリレーが正常であっても保護制御装置の機能が停止されてしまう。そのため、ディジタル保護制御装置の稼働率という観点からは改善の余地があった。
【０００６】
本発明は、上述の課題を解決するためになされたものであって、その目的は、保護制御装置の誤出力を防止しつつ、保護制御装置の稼働率を向上させることである。
【課題を解決するための手段】
【０００７】
この発明に係る保護制御装置は、電力系統による電力供給を制御する。この保護制御装置は、電力系統を制御するための演算を各々が同時並行的に行なう複数の演算装置と、複数の演算装置の異常の有無をそれぞれ監視する複数の監視装置と、複数の監視装置による監視結果に基づいて複数の演算装置のうちのいずれか１つの演算結果を選択的に出力する出力切替装置と、電力系統を制御するための信号を出力切替装置の出力に基づいて出力する出力制御装置とを備える。
【発明の効果】
【０００８】
本発明によれば、保護制御装置の誤出力を防止しつつ、保護制御装置の稼働率を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】ディジタル保護制御装置の全体ブロック図（その１）である。
【図２】出力切替部の詳細ブロック図（その１）である。
【図３】出力切替部の出力パターンを示す図（その１）である。
【図４】出力切替部の詳細ブロック図（その２）である。
【図５】出力切替部の出力パターンを示す図（その２）である。
【図６】ディジタル保護制御装置の一部を示す詳細ブロック図である。
【図７】ディジタル保護制御装置の全体ブロック図（その２）である。
【図８】ＲＡＭ切替制御部による接続切替パターンを示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は原則として繰り返さない。
【００１１】
［実施の形態１］
図１は、本実施の形態によるディジタル保護制御装置１の全体ブロック図である。ディジタル保護制御装置１は、遮断器５にトリップ信号を出力して遮断器５の動作を制御することによって電力系統２による電力供給を制御する。
【００１２】
ディジタル保護制御装置１は、入力変換器１０、アナログフィルタ１１、サンプルホールド１２、マルチプレクサ１３、Ａ／Ｄ変換器１４、共有ＲＡＭ２１、および共有メモリ制御部２０を備える。さらに、ディジタル保護制御装置１は、第１のＣＰＵ２０１、第１のＲＯＭ２０２、第１の主ＲＡＭ２０３、第１のＷＤＴ（ウォッチドグタイマ）２０４、第１のローカルバス２００、第２のＣＰＵ２１１、第２のＲＯＭ２１２、第２の主ＲＡＭ２１３、第２のＷＤＴ２１４、出力切替部３０、およびディジタル出力制御部３１を備える。
【００１３】
入力変換器１０は、電力系統２に設けられたＣＴ（Ｃｕｒｒｅｎｔ  Ｔｒａｎｓｆｏｒｍｅｒ）３およびＶＴ（Ｖｏｌｔａｇｅ  Ｔｒａｎｓｆｏｒｍｅｒ）４からそれぞれ電力系統２の電流情報および電圧情報（いずれもアナログ量）を取り込む。なお、図１では入力変換器１０を電流用および電圧用に各々１つずつ設ける場合が例示されているが、保護制御装置の機能によっては入力変換器１０を各々複数個ずつ設けるようにしてもよい。
【００１４】
アナログフィルタ１１は、入力変換器１０に取り込まれた電流情報および電圧情報の高周波のノイズ成分を除去する。サンプルホールド１２は、アナログフィルタ１１によってノイズ成分が除去された電流情報および電圧情報をそれぞれ一定周期でサンプリングする。マルチプレクサ１３は、サンプルホールド１２でサンプリングされた電流情報および電圧情報（いずれもアナログ量）を時系列で切り替えて出力する。Ａ／Ｄ変換器１４は、マルチプレクサ１３から出力されるアナログ量をディジタル量に変換する。
【００１５】
共有ＲＡＭ２１は、Ａ／Ｄ変換器１４で変換されたディジタル量を格納する。
共有メモリ制御部２０は、Ａ／Ｄ変換器１４から共有ＲＡＭ２１へのデータ書込みと、共有ＲＡＭ２１から第１のＣＰＵ２０１へのデータ読出しと、共有ＲＡＭ２１から第２のＣＰＵ２１１へのデータ読出しとの競合を制御する。その際、共有メモリ制御部２０は、データ読出しの競合を最小アクセス単位で制御する。これにより、一方によるアクセス中に他方が長い時間待たされることがなくなるため、第１のＣＰＵ２０１と第２のＣＰＵ２１１とが同時並行的に動作できるようになる。
【００１６】
第１のＣＰＵ２０１は、第１のＲＯＭ２０２から読み出されたプログラムに基づいて、電力系統２による電力供給を制御するための演算（以下「保護制御演算」という）を行なう。なお、保護制御演算には、共有ＲＡＭ２１から読み出されたデータ（電力系統２の電流情報および電圧情報）が用いられる。第１のＣＰＵ２０１は、保護制御演算の結果を示す信号Ｃ１（以下「演算結果信号Ｃ１」という）を第１のローカルバス２００を介して出力切替部３０へ出力する。
【００１７】
第１のＷＤＴ２０４は、第１のＣＰＵ２０１の異常（ハードウェア不良等による暴走や停止など）の有無を監視する。第１のＷＤＴ２０４は、第１のＣＰＵ２０１の異常を検出すると、リセット／停止信号Ｒ１を通信線２０５を介して第１のＣＰＵ２０１に出力する。これにより、第１のＣＰＵ２０１がリセットあるいは停止される。なお、一般的には、ＣＰＵのリセットおよび再立ち上げを数回繰り返し、それでも異常が回復しないときに停止させる方法が取られるが、必ずしもこれに限定されるものではない。
【００１８】
さらに、第１のＷＤＴ２０４は、エラー検出信号Ｅ１を通信線２０６を介して出力切替部３０へ出力する。第１のＷＤＴ２０４は、第１のＣＰＵ２０１が正常である場合はエラー検出信号Ｅ１を非エラー状態にし、第１のＣＰＵ２０１が異常である場合はエラー検出信号Ｅ１をエラー状態にする。
【００１９】
第１のＲＯＭ２０２は、第１のＣＰＵ２０１が実行するプログラムを格納する。第１の主ＲＡＭ２０３は、第１のＣＰＵ２０１による演算結果や不良情報等を格納する。
【００２０】
第１のローカルバス２００は、共有メモリ制御部２０、第１のＣＰＵ２０１、第１のＲＯＭ２０２、第１の主ＲＡＭ２０３、第１のＷＤＴ２０４、および出力切替部３０を結合する。
【００２１】
第２のＣＰＵ２１１は、第２のＲＯＭ２１２から読み出されたプログラムに基づいて、第１のＣＰＵ２０１が行なう処理と同じ処理を行なう。すなわち、第２のＣＰＵ２１１は、第１のＣＰＵ２０１と同じ保護制御演算を第１のＣＰＵ２０１と同時並行的に行なう。なお、第２のＣＰＵ２１１による保護制御演算にも、共有ＲＡＭ２１から読み出されたデータが用いられる。したがって、共有ＲＡＭ２１から第１のＣＰＵ２０１へのデータ読出しと共有ＲＡＭ２１から第２のＣＰＵ２１１へのデータ読出しとの間には僅かなタイムラグが生じる。本願において「同時並行的」とは、このような僅かなタイムラグが含まれることを許容するものである。すなわち、当該タイムラグは、ディジタル保護制御装置１および遮断器５の応動時間に比べて非常に小さいため、電力供給の制御に影響を与えない程度のものである。
【００２２】
第２のＣＰＵ２１１は、保護制御演算の結果を示す信号Ｃ２（以下「演算結果信号Ｃ２」という）を第２のローカルバス２１０を介して出力切替部３０へ出力する。
【００２３】
第２のＲＯＭ２１２、第２の主ＲＡＭ２１３および第２のＷＤＴ２１４は、それぞれ第１のＲＯＭ２０２、第１の主ＲＡＭ２０３および第１のＷＤＴ２０４と同じ機能を有する。すなわち、第２のＷＤＴ２１４は、第２のＣＰＵ２１１の異常の有無を監視し、その結果に基づいて、リセット／停止信号Ｒ２を通信線２１５を介して第２のＣＰＵ２１１に出力したり、通信線２１６を介して出力切替部３０へ出力されるエラー検出信号Ｅ２を非エラー状態からエラー状態に切り替えたりする。第２のＲＯＭ２１２は、第２のＣＰＵ２１１が実行するプログラムを格納する。第２の主ＲＡＭ２１３は、第２のＣＰＵ２１１による演算結果や不良情報等を格納する。
【００２４】
第２のローカルバス２１０は、共有メモリ制御部２０、第２のＣＰＵ２１１、第２のＲＯＭ２１２、第２の主ＲＡＭ２１３、第２のＷＤＴ２１４、および出力切替部３０を結合する。
【００２５】
出力切替部３０は、第１のＷＤＴ２０４からのエラー検出信号Ｅ１および第２のＷＤＴ２１４からのエラー検出信号Ｅ２に基づいて、第１のＣＰＵ２０１からの演算結果信号Ｃ１および第２のＣＰＵ２１１からの演算結果信号Ｃ２のうちのいずれか一方を選択する。そして、出力切替部３０は、選択された一方の演算結果信号をディジタル出力制御部３１に出力する。
【００２６】
ディジタル出力制御部３１は、出力切替部３０からの演算結果信号を解読し、その解読結果が電力系統２による電力供給を制御すべきことを示す場合はトリップ信号を遮断器５に出力する。
【００２７】
図２は、出力切替部３０の詳細ブロック図である。出力切替部３０は、判定部３０１と、切替ＳＷ（スイッチ）３０２とを含む。
【００２８】
判定部３０１は、第１のＷＤＴ２０４からのエラー検出信号Ｅ１がエラー状態であるか否か、および第２のＷＤＴ２１４からのエラー検出信号Ｅ２がエラー状態であるか否かを、それぞれ判定する。
【００２９】
切替ＳＷ３０２は、判定部３０１の判定結果に応じて、ディジタル出力制御部３１の接続先を、第１のローカルバス２００および第２のローカルバス２１０のいずれか一方に切り替える。これにより、出力切替部３０からディジタル出力制御部３１に出力される演算結果信号が、第１のＣＰＵ２０１からの演算結果信号Ｃ１および第２のＣＰＵ２１１からの演算結果信号Ｃ２のいずれか一方に切り替えられる。
【００３０】
図３は、出力切替部３０の出力パターンを示す図である。なお、図３において、「０」は各エラー検出信号Ｅ１，Ｅ２が非エラー状態であること（各ＣＰＵが正常であること）を示し、「１」は各エラー検出信号Ｅ１，Ｅ２がエラー状態であること（各ＣＰＵが異常であること）を示す。
【００３１】
通常は、第１のＣＰＵ２０１および第２のＣＰＵ２１１の双方が正常であることが想定される。そのため、通常は、第１のＣＰＵ２０１および第２のＣＰＵ２１１の双方によって同じ保護制御演算が同時並行的に実行される。この場合、出力切替部３０には、演算結果信号Ｃ１，Ｃ２の双方が入力される。
【００３２】
図３のパターン（１）、（３）に示すように、出力切替部３０は、エラー検出信号Ｅ１が「０」である場合、エラー検出信号Ｅ２の状態に関わらず、演算結果信号Ｃ１をディジタル出力制御部３１に出力する。この際、演算結果信号Ｃ２は無効とされる。したがって、第１のＣＰＵ２０１が正常である場合は、第２のＣＰＵ２１１が正常であるか否かに関わらず、第１のＣＰＵ２０１の演算結果に基づいてトリップ信号が出力される。
【００３３】
図３のパターン（２）に示すように、出力切替部３０は、エラー検出信号Ｅ１が「１」である場合で、かつエラー検出信号Ｅ２が「０」である場合、演算結果信号Ｃ２をディジタル出力制御部３１に出力する。この際、演算結果信号Ｃ１は無効とされる。したがって、第１のＣＰＵ２０１が異常かつ第２のＣＰＵ２１１が正常である場合は、第２のＣＰＵ２１１の演算結果に基づいてトリップ信号が出力される。
【００３４】
図３のパターン（４）に示すように、出力切替部３０は、エラー検出信号Ｅ１，Ｅ２の双方が「１」である場合、演算結果信号Ｃ１をディジタル出力制御部３１に出力する。すなわち、第１のＣＰＵ２０１および第２のＣＰＵ２１１の双方が異常である場合、便宜上、演算結果信号Ｃ１がディジタル出力制御部３１に出力される。なお、図３のパターン（４）においては、演算結果信号Ｃ２が出力されるようにしてもよい。
【００３５】
以上のように、本実施の形態によるディジタル保護制御装置１は、同じ保護制御演算を同時並行的に行なう２つのＣＰＵ（第１のＣＰＵ２０１および第２のＣＰＵ２１１）と、２つのＣＰＵのうちのいずれか１つの正常なＣＰＵの演算結果を選択してディジタル出力制御部３１に出力する出力切替部３０とを備える。このようにすると、ディジタル出力制御部３１に演算結果を出力している一方のＣＰＵに異常が生じた場合、他方の正常なＣＰＵの演算結果を瞬時にディジタル出力制御部３１に出力することができる。すなわち、正常な演算結果を用いて保護制御装置１を稼働させ続けることができる。そのため、ディジタル保護制御装置１の異常による誤出力を防止しつつ、ディジタル保護制御装置１の稼働率を向上させることができる。
【００３６】
さらに、本実施の形態では、ディジタル保護制御装置そのもの（入力変換器１０からディジタル出力制御部３１まで）を二重化するのではなく、ディジタル保護制御装置の一部のみ、具体的にはＣＰＵ、ＲＯＭ、主ＲＡＭ、ＷＤＴといった比較的安価な装置のみを二重化する。そのため、コスト増加を抑えることができる。
【００３７】
なお、稼働率を向上させつつ誤出力防止をさらに強化するためには、ディジタル保護制御装置１のアナログフィルタ１１からディジタル出力制御部３１までの構成をメインリレー、フェイルセーフリレーとして２組設け、双方のトリップ信号のＡＮＤ条件にて遮断器への出力を行うように構成することもできる。この場合は、ＣＰＵ以外の異常（例えばディジタル出力制御部３１の異常）による誤出力を防止することができ、稼働率を向上させつつ誤出力防止をさらに強化することもできる。
【００３８】
さらに、本実施の形態では、ＣＰＵを単に二重化するだけでなく、二重化されたＣＰＵが同じ保護制御演算を同時並行的に行なう。そのため、ディジタル出力制御部３１に演算結果を出力するＣＰＵを一方のＣＰＵから他方のＣＰＵに瞬時に切り替えることができる。すなわち、計算機等で実施される常用系／待機系による多重化は、常用系の作動中は待機系が停止しているため、常用系から待機系への切替時に待機系を立ち上げる時間を要し、その間の機能が停止されてしまうことになる。本実施の形態では、そのような問題を解消し得る。
【００３９】
＜実施の形態１の変形例１＞
上述の実施の形態１では、２つのＣＰＵを用いた。これに対し、３つ以上のＣＰＵを用いるように変形することもできる。
【００４０】
図４は、本変形例によるディジタル保護制御装置１Ａに含まれる出力切替部３０Ａの一例を示す詳細ブロック図である。
【００４１】
ディジタル保護制御装置１Ａは、Ｎ（Ｎは３以上の整数）個のＣＰＵ（第１のＣＰＵ２０１〜第ＮのＣＰＵ２９１）を備える。Ｎ個のＣＰＵは、各々が同じ保護制御演算を同時並行的に実行する。
【００４２】
出力切替部３０Ａは、判定部３０１Ａと、Ｎ個のバッファ（第１のバッファ３００〜第Ｎのバッファ３９０）とを含む。
【００４３】
Ｎ個のバッファは、Ｎ個のＣＰＵにそれぞれＮ本のローカルバス（第１のローカルバス２００〜第Ｎのローカルバス２９０）を介して接続される。したがって、Ｎ個のバッファには、Ｎ個のＣＰＵの演算結果（演算結果信号Ｃ１〜ＣＮ）がそれぞれ入力される。
【００４４】
判定部３０１Ａには、Ｎ個のＣＰＵの異常の有無をそれぞれ監視するＮ個のＷＤＴ（図示せず）からのＮ個のエラー検出信号Ｅ１〜ＥＮがそれぞれＮ本の通信線（通信線２０６〜通信線２９６）を介して入力される。
【００４５】
判定部３０１Ａは、各エラー検出信号Ｅ１〜ＥＮがエラー状態であるか否かを判定する。判定部３０１Ａは、その判定結果に基づいて、Ｎ個のバッファのうちの一つのみ開放する。これにより、Ｎ個のＣＰＵのうちのいずれか１つのＣＰＵの演算結果がディジタル出力制御部３１へ出力されることになる。
【００４６】
図５は、出力切替部３０Ａの出力パターンを示す図である。なお、図５において、「０」は各エラー検出信号Ｅ１〜ＥＮが非エラー状態であること（各ＣＰＵが正常であること）を示し、「１」は各エラー検出信号Ｅ１〜ＥＮがエラー状態であること（各ＣＰＵが異常であること）を示す。
【００４７】
出力切替部３０Ａは、エラー検出信号Ｅ１〜ＥＮが「０」であるか否かをエラー検出信号Ｅ１から順次判定していく。そして、「０」であるエラー検出信号が検出された時点でそのエラー検出信号に対応するＣＰＵの演算結果をディジタル出力制御部３１に出力する。
【００４８】
たとえば、図５のパターン（１）、（３）に示すように、出力切替部３０Ａは、１番目のエラー検出信号Ｅ１が「０」であることが検出された場合、他のエラー検出信号Ｅ２〜ＥＮの状態に関わらず、演算結果信号Ｃ１をディジタル出力制御部３１に出力する。この際、他の演算結果信号Ｃ２〜ＣＮは無効とされる。
【００４９】
また、出力切替部３０Ａは、図５のパターン（２）に示すように２番目のエラー検出信号Ｅ２で初めて「０」が検出された場合は演算結果信号Ｃ２を出力する。同様に、出力切替部３０Ａは、図５のパターン（４）に示すように３番目のエラー検出信号Ｅ３で初めて「０」が検出された場合は演算結果信号Ｃ３を出力し、図５のパターン（６）に示すようにＮ番目のエラー検出信号Ｅ２で初めて「０」が検出された場合は演算結果信号ＣＮを出力する。すなわち、出力切替部３０Ａは、図５のパターン（５）に示すように、第１番目から第ｎ−１（ｎは２以上の整数）番目までのエラー検出信号Ｅ１〜Ｅｎ−１がすべて「１」であり、かつ第ｎ番目のエラー検出信号Ｅｎが「０」である場合、第ｎ＋１番目以降のエラー検出信号Ｅｎ〜ＥＮの状態に関わらず、演算結果信号Ｃｎを出力する。
【００５０】
なお、出力切替部３０Ａは、図５のパターン（７）に示すように、エラー検出信号Ｅ１〜ＥＮのすべてが「１」である場合、便宜上、演算結果信号Ｃ１を出力する。このパターン（７）においては、演算結果信号Ｃ１以外の演算結果信号が出力されるようにしてもよい。
【００５１】
本変形例のようにＣＰＵ台数を３つ以上に増やすことで、ディジタル保護制御装置の稼働率をさらに向上させることができる。
【００５２】
なお、最近のマイクロプロセッサ（ＣＰＵ素子）には、２つ以上のＣＰＵコアを１つのパッケージに集積したものがある。このようなマイクロプロセッサは「マルチコアプロセッサ」などと呼ばれる。このマルチコアプロセッサを用いることで、ハードウェア構成をさらに簡素化することができる。マルチコアプロセッサを用いる場合、マルチコアプロセッサ内の各ＣＰＵを上述の図１に示した第１のＣＰＵ２０１および第２のＣＰＵ２１１に割り当てればよい。その場合、第１のローカルバス２００および第２のローカルバス２１０を共通化し得る。また、第１のＲＯＭ２０２および第２のＲＯＭ２１２、第１の主ＲＡＭ２０３および第２の主ＲＡＭ２１３はアドレスを分けることで共通化し得る。さらに、図２に示す切替ＳＷ３０２や図４に示すＮ個のバッファ３００〜３９０は不要となり、その代り、ローカルバス上の出力信号中にＣＰＵコア番号を設け、図２に示す判定部３０１や図４に示す判定部３０１ＡにてどのＣＰＵコア番号の出力信号を有効とするかを判定するようにすればよい。
【００５３】
＜実施の形態１の変形例２＞
上述の変形例１では、Ｎ個のＣＰＵをすべて作動させていた。これに対し、ＣＰＵの作動台数を低減するように変形することもできる。
【００５４】
図６は、本変形例によるディジタル保護制御装置１Ｂの一部を示す詳細ブロック図である。なお、図６に示すディジタル保護制御装置１Ｂにおいては、上述の図４に示すディジタル保護制御装置１Ａに対して、作動制御部４０が追加され、かつ判定部３０１Ａによる判定手法が変更されている。その他の構造、機能、処理は、前述の変形例１と同じであるため、ここでの詳細な説明は繰り返さない。
【００５５】
作動制御部４０には、Ｎ個のＷＤＴ（図示せず）からのＮ個のエラー検出信号Ｅ１〜ＥＮがそれぞれＮ本の通信線（通信線２０６，２１６，…２９６）を介して入力される。
【００５６】
作動制御部４０は、Ｎ個のＣＰＵのうちのいずれか２つのＣＰＵを作動させ、他のＣＰＵを停止させる。作動制御部４０は、エラー検出信号Ｅ１〜ＥＮに基づいて、作動中の２つのＣＰＵの各々について異常か発生したか否かを判定する。作動制御部４０は、作動中の２つのＣＰＵのうちの一方に異常が発生した場合、異常が発生したＣＰＵを停止させるとともに、停止中のＣＰＵのいずれか１つを作動させる。作動制御部４０は、作動中の２つのＣＰＵを示す信号を判定部３０１Ａに出力する。
【００５７】
判定部３０１Ａは、作動中の２つのＣＰＵのうちのいずれか一方の演算結果がディジタル出力制御部３１に出力されるように、Ｎ個のバッファを制御する。判定部３０１Ａは、作動中の２つのＣＰＵのうちディジタル出力制御部３１に演算結果を出力している一方のＣＰＵの異常が検出された場合、ディジタル出力制御部３１に出力する演算結果を、作動中のもう一方のＣＰＵの演算結果に切り替える。
【００５８】
このようにすると、ディジタル保護制御装置の稼働率をさらに向上させることができるだけでなく、ＣＰＵの作動台数を減らしてディジタル保護制御装置の消費電力を抑えることもできる。
【００５９】
［実施の形態２］
図７は、実施の形態２によるディジタル保護制御装置１Ｃの全体ブロック図である。このディジタル保護制御装置１Ｃは、上述の実施の形態１によるディジタル保護制御装置１に対して、ＲＡＭ切替制御部２２０を追加した点が異なる。その他の構造、機能、処理は、前述の実施の形態１と同じであるため、ここでの詳細な説明は繰り返さない。
【００６０】
ＲＡＭ切替制御部２２０には、第１のＷＤＴ２０４からのエラー検出信号Ｅ１および第２のＷＤＴ２１４からのエラー検出信号Ｅ２が入力される。
【００６１】
ＲＡＭ切替制御部２２０は、第１の主ＲＡＭ２０３と第１、第２のローカルバス２００，２１０との間に設けられ、第１の主ＲＡＭ２０３の接続先を第１のローカルバス２００と第２のローカルバス２００とのいずれかに切り替える。なお、第２の主ＲＡＭ２１３は、ＲＡＭ切替制御部２２０を介することなく、第２のローカルバス２１０および第２のＣＰＵ２１１に直接的に接続される。
【００６２】
ＲＡＭ切替制御部２２０は、第１のＣＰＵ２０１が正常である場合（エラー検出信号Ｅ１が非エラー状態である場合）、第１の主ＲＡＭ２０３の接続先を第１のローカルバス２００（すなわち第１のＣＰＵ２０１）とする。一方、ＲＡＭ切替制御部２２０は、第１のＣＰＵ２０１が異常である場合（エラー検出信号Ｅ１がエラー状態である場合）、第２のＣＰＵ２１１が正常である（エラー検出信号Ｅ２が非エラー状態である）ことを条件として、第１の主ＲＡＭ２０３の接続先を第２のローカルバス２１０（すなわち第２のＣＰＵ２１１）に切り替える。
【００６３】
これにより、第２のＣＰＵ２１１から第１の主ＲＡＭ２０３へのアクセスが可能となる。そのため、第１の主ＲＡＭ２０３に格納された第１のＣＰＵ２０１の不良関連情報を第２のＣＰＵ２１１が読み出すことが可能となり、第１のＣＰＵ２０１のハードウェア不良に至る経緯や原因などの分析を第２のＣＰＵ２１１が行なうことが可能となる。ここで、第１の主ＲＡＭ２０３に格納された第１のＣＰＵ２０１の不良関連情報としては、たとえば、第１のＣＰＵ２０１に不良等が発生した際のプログラム走行番地や演算結果の状態、第１のＣＰＵ２０１が停止に至るまでに瞬発的に発生しているエラー情報などが考えられる。
【００６４】
なお、ＲＡＭ切替制御部２２０の構成については、上述の図２に示した出力切替部３０と同様の構成、具体的には図２においてディジタル出力制御部３１を第１の主ＲＡＭ２０３に置き換えた構成で実現することができる。
【００６５】
図８は、ＲＡＭ切替制御部２２０による接続切替パターンを示す図である。なお、図８において、「０」は各エラー検出信号Ｅ１，Ｅ２が非エラー状態であること（各ＣＰＵが正常であること）を示し、「１」は各エラー検出信号Ｅ１，Ｅ２がエラー状態であること（各ＣＰＵが異常であること）を示す。
【００６６】
図８のパターン（１）、（３）に示すように、ＲＡＭ切替制御部２２０は、エラー検出信号Ｅ１が「０」である場合、エラー検出信号Ｅ２の状態に関わらず、第１の主ＲＡＭ２０３の接続先を第１のローカルバス２００にする。
【００６７】
図８のパターン（２）に示すように、ＲＡＭ切替制御部２２０は、エラー検出信号Ｅ１が「１」である場合で、かつエラー検出信号Ｅ２が「０」である場合、第１の主ＲＡＭ２０３の接続先を第２のローカルバス２１０にする。これにより、第２のＣＰＵ２１１は、第２の主ＲＡＭ２１３に加えて第１の主ＲＡＭ２０３へもアクセス可能となる。
【００６８】
なお、図８のパターン（４）に示すように、ＲＡＭ切替制御部２２０は、エラー検出信号Ｅ１，Ｅ２の双方が「１」である場合、便宜上、第１の主ＲＡＭ２０３の接続先を第１のローカルバス２００にする。なお、このパターン（４）においては、第１の主ＲＡＭ２０３の接続先を第２のローカルバス２１０にしてもよい。
【００６９】
以上のように、本実施の形態によるディジタル保護制御装置１Ｃは、上述の実施の形態１によるディジタル保護制御装置１の構成に加えて、第１のＣＰＵ２０１の異常発生時に第１の主ＲＡＭ２０３の接続先を第１のＣＰＵ２０１から第２のＣＰＵ２１１に切り替えるＲＡＭ切替制御部２２０を備える。そのため、上述の実施の形態１の効果に加え、第２のＣＰＵ２１１が第１のＣＰＵ２０１の不良情報を第１の主ＲＡＭ２０３から読み出し、その不良情報を分析することができる。そのため、第１のＣＰＵ２０１で異常が発生した原因の究明を迅速に行なうことが可能となり、ディジタル保護制御装置の保守性を向上することができる。
【００７０】
さらに、本実施の形態２では、第１のＣＰＵ２０１の主ＲＡＭ（すなわち第１の主ＲＡＭ２０３）に対してＲＡＭ切替制御部２２０が設けられるが、第１のＣＰＵ２０１よりも優先度が低い第２のＣＰＵ２１１の主ＲＡＭ（すなわち第２の主ＲＡＭ２１３）に対してはＲＡＭ切替制御部が設けられていない。そのため、双方の主ＲＡＭに対してＲＡＭ切替制御部を設ける場合に比べて、コスト増加を抑えることができる。
【００７１】
＜実施の形態２の変形例＞
上述のように、本実施の形態２では第２の主ＲＡＭ２１３に対してはＲＡＭ切替制御部が設けられていないが、第２の主ＲＡＭ２１３に対してもＲＡＭ切替制御部を設けるようにしてもよい。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７３】
１，１Ａ，１Ｂ，１Ｃ  ディジタル保護制御装置、２  電力系統、３  ＣＴ、４  ＶＴ、５  遮断器、１０  入力変換器、１１  アナログフィルタ、１２  サンプルホールド、１３  マルチプレクサ、１４  Ａ／Ｄ変換器、２０  共有メモリ制御部、２１  共有、３０，３０Ａ  出力切替部、３１  ディジタル出力制御部、４０  作動制御部、２００  第１のローカルバス、２０１  第１のＣＰＵ、２０２  第１のＲＯＭ、２０３  第１の主ＲＡＭ、２０４  第１のＷＤＴ、２０５，２０６  通信線、２００  第２のローカルバス、２１０  第１のローカルバス、２１１  第１のＣＰＵ、２１２  第１のＲＯＭ、２１３  第１の主ＲＡＭ、２１４  第１のＷＤＴ、２２０  ＲＡＭ切替制御部、３００〜３９０  バッファ、３０１，３０１Ａ  判定部、３０２  切替ＳＷ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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