(57)【要約】【課題】電源ＩＣや各種の受動素子をモジュール化し、コントローラ電源電圧の低電圧化やコントローラ及びＮＡＮＤ型フラッシュメモリの複数電源化に対応した半導体記憶装置を提供する。【解決手段】裏面にＢＧＡ端子を有するコントローラパッケージ１１０と、それぞれ半導体記憶素子を複数有し、コントローラパッケージ上に搭載された、一または複数のメモリパッケージ１２０と、から構成された半導体記憶装置１００である。コントローラパッケージは、裏面にＢＧＡ端子を有する基板と、ボトム基板上に搭載された複数電源を供給する電源ＩＣと、ボトム基板上に搭載され、電源ＩＣから供給された複数の電源によって動作し、ＢＧＡ端子を介して外部システムとのインターフェースを提供するとともに、半導体記憶素子に対する読み出し及び書き込み動作を制御するコントローラとを含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
裏面にＢＧＡ端子を有するコントローラパッケージと、
それぞれ半導体記憶素子を複数有し、前記コントローラパッケージ上に搭載された、一または複数のメモリパッケージと、から構成された半導体記憶装置であって、
（Ａ）前記コントローラパッケージは、
裏面に前記ＢＧＡ端子を有する基板と、
前記ボトム基板上に搭載された複数電源を供給する電源ＩＣと、
前記ボトム基板上に搭載され、前記電源ＩＣから供給された複数の電源によって動作し、前記ＢＧＡ端子を介して外部システムとのインターフェースを提供するとともに、前記半導体記憶素子に対する読み出し及び書き込み動作を制御するコントローラとを含み、
前記一または複数のメモリパッケージを搭載するためのメモリ端子パターンであって、前記コントローラと接続されたメモリ端子パターンが上面に形成されており、
（Ｂ）前記メモリパッケージは、
前記メモリ端子パターンと電気的に接続して実装されている、
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、前記コントローラは、前記外部システムのインターフェースを提供する外部インターフェースユニットと、前記読み出し及び書き込み動作を制御するコアユニットとを含み、前記外部インターフェースユニットには前記電源ＩＣより第１の電源電圧が供給され、前記コアユニットには前記電源ＩＣより第２の電源電圧が供給されることを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、前記コントローラは、さらに、前記半導体記憶素子とのインターフェースを提供するメモリインターフェイスユニットを有し、前記半導体記憶素子は前記コントローラとのインターフェースを提供するコントローラインターフェースユニット及び情報の記憶を提供するメモリコアユニットを有し、前記メモリインターフェイスユニットと前記コントローラインターフェースユニットは、前記電源ＩＣより第３の電源電圧が供給されることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、前記ＢＧＡ端子は所定のパターンで配置された複数の端子からなり、この複数の端子の一部は外部システムとのインターフェースまたは電源の供給に用いられ、他の一部は外部システムとのインターフェース及び電源のいずれにも用いられないダミー端子であることを特徴とする半導体記憶装置。
【請求項５】
裏面にＢＧＡ端子を有するコントローラパッケージと、
それぞれ半導体記憶素子を複数有し、前記コントローラパッケージ上に搭載された、一または複数のメモリパッケージと、から構成され、前記コントローラパッケージは、裏面に前記ＢＧＡ端子を有する基板と、前記ボトム基板上に搭載された複数電源を供給する電源ＩＣと、前記ボトム基板上に搭載され、前記電源ＩＣから供給された複数の電源によって動作し、前記ＢＧＡ端子を介して外部システムとのインターフェースを提供するとともに、前記半導体記憶素子に対する読み出し及び書き込み動作を制御するコントローラとを含み、前記一または複数のメモリパッケージを搭載するためのメモリ端子パターンであって、前記コントローラと接続された端子パターンが上面に形成された半導体記憶装置の製造方法であって、
第１のテストによって良品として選別された前記コントローラパッケージと、第２のテストによって良品として選別された前記一または複数のメモリパッケージとを積層して前記メモリ端子パターンと前記一または複数のメモリパッケージとを接続することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。特に、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶素子、コントローラ、電源ＩＣ、各種の受動素子等を含む半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、ＮＡＮＤ型フラッシュメモリとコントローラとを含む半導体記憶装置が製造、販売されていた。このような半導体記憶装置においては、システムとＮＡＮＤ型フラッシュメモリとのインターフェースをコントローラが提供する。より詳細には、コントローラは、ＮＡＮＤ型フラッシュメモリの論理・物理アドレスの変換、データキャッシング、インターフェース等を提供する。コントローラが提供するインターフェースには、ＵＳＢインターフェースやＳＡＴＡインターフェース等がある。
【０００３】
このような半導体記憶装置においては、ＮＡＮＤ型フラッシュメモリとコントローラとを積層してモジュール化することが行われてきた。モジュール化が先行したのは、ＵＳＢインターフェースを提供するコントローラを含む半導体記憶装置であった。一方で、コントローラがＳＡＴＡインターフェースを提供するところのＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）においては、比較的最近になって、ＮＡＮＤ型フラッシュメモリとコントローラとの積層によるモジュール化が試みられた。その理由は、ＳＳＤはＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）の置き換えが期待されていることから、ＮＡＮＤ型フラッシュメモリを複数積層した構成が必要だったからである。
【０００４】
最近は、ＳＡＴＡインターフェースのＳＳＤであって，基板に直接実装するものが製造販売されるに至っている。ＳＡＴＡインターフェースのＳＳＤは，モジュールの裏面に多数の半田ボール電極が並んだＢＧＡパターンを有する。このようなＳＳＤは、ＮＡＮＤ型フラッシュメモリとコントローラとを積層したマルチチップパッケージで構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３５９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＳＡＴＡインターフェースのＳＳＤにおいては、電源ＩＣや各種の受動素子を有しないので、コントローラをＮＡＮＤ型フラッシュメモリと同一の外部電源で駆動せざるを得ず、コントローラ電源電圧の低電圧化やコントローラ及びＮＡＮＤ型フラッシュメモリの複数電源化に対応できないという問題があった。また、マルチチップパッケージで構成されている関係上、テストは樹脂封止が終了したあとに行わなければならず、その結果、コントローラの歩留まり及びＮＡＮＤ型フラッシュメモリの歩留まりが掛け合わされたトータル歩留まりを十分に確保することが困難であった。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、電源ＩＣや各種の受動素子をモジュール化し、コントローラ電源電圧の低電圧化やコントローラ及びＮＡＮＤ型フラッシュメモリの複数電源化に対応した半導体記憶装置を提供することを目的とする。また、本発明は、十分なトータル歩留まりを得ることを可能とした半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の一実施形態に係る半導体記憶装置は、裏面にＢＧＡ端子を有するコントローラパッケージと、それぞれ半導体記憶素子を複数有し、コントローラパッケージ上に搭載された、一または複数のメモリパッケージと、から構成された半導体記憶装置であって、（Ａ）コントローラパッケージは、裏面にＢＧＡ端子を有する基板と、ボトム基板上に搭載された複数電源を供給する電源ＩＣと、ボトム基板上に搭載され、電源ＩＣから供給された複数の電源によって動作し、ＢＧＡ端子を介して外部システムとのインターフェースを提供するとともに、半導体記憶素子に対する読み出し及び書き込み動作を制御するコントローラとを含み、一または複数のメモリパッケージを搭載するためのメモリ端子パターンであって、コントローラと接続されたメモリ端子パターンが上面に形成されており、（Ｂ）メモリパッケージは、メモリ端子パターンと電気的に接続して実装されている、ことを特徴とする。
【０００９】
コントローラは、外部システムのインターフェースを提供する外部インターフェースユニットと、読み出し及び書き込み動作を制御するコアユニットとを含み、外部インターフェースユニットには電源ＩＣより第１の電源電圧が供給され、コアユニットには電源ＩＣより第２の電源電圧が供給されてもよい。
【００１０】
コントローラは、さらに、半導体記憶素子とのインターフェースを提供するメモリインターフェイスユニットを有し、半導体記憶素子はコントローラとのインターフェースを提供するコントローラインターフェースユニット及び情報の記憶を提供するメモリコアユニットを有し、メモリインターフェイスユニットとコントローラインターフェースユニットは、電源ＩＣより第３の電源電圧が供給されてもよい。
【００１１】
ＢＧＡ端子は所定のパターンで配置された複数の端子からなり、この複数の端子の一部は外部システムとのインターフェースまたは電源の供給に用いられ、他の一部は外部システムとのインターフェース及び電源のいずれにも用いられないダミー端子であってもよい。
【００１２】
さらに、上記課題を解決するために、本発明の一実施形態にかかる半導体記憶装置の製造方法は、裏面にＢＧＡ端子を有するコントローラパッケージと、それぞれ半導体記憶素子を複数有し、コントローラパッケージ上に搭載された、一または複数のメモリパッケージと、から構成され、コントローラパッケージは、裏面にＢＧＡ端子を有する基板と、ボトム基板上に搭載された複数電源を供給する電源ＩＣと、ボトム基板上に搭載され、電源ＩＣから供給された複数の電源によって動作し、ＢＧＡ端子を介して外部システムとのインターフェースを提供するとともに、半導体記憶素子に対する読み出し及び書き込み動作を制御するコントローラとを含み、一または複数のメモリパッケージを搭載するためのメモリ端子パターンであって、コントローラと接続された端子パターンが上面に形成された半導体記憶装置の製造方法であって、第１のテストによって良品として選別されたコントローラパッケージと、第２のテストによって良品として選別された一または複数のメモリパッケージとを積層してメモリ端子パターンと一または複数のメモリパッケージとを接続することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、電源ＩＣや各種の受動素子をモジュール化し、コントローラ電源電圧の低電圧化やコントローラ及びＮＡＮＤ型フラッシュメモリの複数電源化に対応した半導体記憶装置を提供することができる。また、本発明は、十分なトータル歩留まりを得ることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態の半導体記憶装置の断面図である。
【図２】本発明の一実施形態の半導体記憶装置において搭載するＮＡＮＤ型フラッシュメモリの容量を減らした例の断面図である。
【図３】本発明の一実施形態の回路構成図である。
【図４】本発明の一実施形態のコントローラの回路構成図である。
【図５】本発明の一実施形態のＮＡＮＤ型フラッシュメモリの回路構成図である。
【図６】本発明の一実施形態のコントローラパッケージの上面パターンである。
【図７】本発明の一実施形態のコントローラパッケージ内の部品配置パターンである。
【図８】本発明の一実施形態のコントローラパッケージの裏面パターンである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態を、図１〜８を参照しつつ説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【００１６】
図１は、本発明の一実施形態の半導体記憶装置１００の断面図である。この半導体記憶装置は、コントローラパッケージ１１０とメモリパッケージ１２０とを積層することによって構成されている。
【００１７】
コントローラパッケージ１１０は、ガラス強化エポキシ基板（ＰＣＢ）からなるボトム基板１１１を含む。このボトム基板の裏面（図中下面）には、多数の半田ボール電極１１２が並んだＢＧＡパターンが形成されている。このＢＧＡパターンの例は図８に示すとおりである。この半導体記憶装置１００は、図示しない基板に半田ボール電極１１２を介して表面実装する。
【００１８】
基板１１１上には、電源ＩＣ１１３、コントローラ１１４、受動素子１１５等の各種の回路素子が表面実装されている。この表面実装の部品配置の例は図７に示すとおりである。これら回路素子は、エポキシ樹脂等の樹脂によって封止されている。コントローラパッケージ１１０の、回路素子が形成されていない領域の表裏を貫くように、導電体の上下接続柱（ピラー）１１６が形成されており、このピラー１１６は基板１１１の電極パターンと接続されている。
【００１９】
コントローラパッケージ１１０の上面には、トップ基板が形成されており、トップ基板の表面にはメモリパッケージ１２０を実装するための電極パターンが多数形成されている。この電極パターンの例は図６に示すとおりである。このトップ基板の電極パターンは、ピラー１１６と接続されている。トップ基板上には、１つまたは複数のメモリパッケージ１２１、１２２が搭載される。図１には、２つのメモリパッケージが搭載された例が示されており、図２には１つのメモリパッケージが搭載された例が示されている。
【００２０】
メモリパッケージ１２１は、それぞれ８つのＮＡＮＤ型フラッシュメモリチップ１２３が積層されて構成されている。２つのＮＡＮＤ型フラッシュメモリを、電極部分が露出するように互い違いに積層し、フリップチップボンディングする。このように形成した組みを４組分積層してメモリパッケージ１２１とする。これらのチップの間の接続は、ピラー１２４によって行う。メモリパッケージ１２１の下面には半田ボール１２５が形成されている。
【００２１】
図３は本発明の一実施形態の半導体記憶装置１００の回路構成図２００である。コントローラパッケージ１１０は、外部から供給される３．３Ｖの電源から、ＶＳＡＴＡ（５Ｖ）、Ｃｏｒｅ１．１（１．１Ｖ）、Ｉ／Ｆ１．８（１．８Ｖ）及びＶＲＥＦ０．９（０．９Ｖ）の４電源を発生させる電源ＩＣ２０２と図示しないインダクタを含む。さらに、コントローラパッケージ１１０は、この電源ＩＣ２０２から供給された電源によって動作し、ボトム基板のＢＧＡ端子を介して外部システムとのインターフェースを提供するとともに、ＮＡＮＤ型フラッシュメモリ１２３に対する読み出し及び書き込み動作を制御するコントローラ２０１を含む。さらに、コントローラ２０１には、水晶発振器２０３及び図示しないコンデンサと、温度センサ２０４が接続されている。
【００２２】
メモリパッケージ１２０は、外部から供給される３．３Ｖの電源と、電源ＩＣ２０２から供給されるＩ／Ｆ１．８（１．８Ｖ）及びＶＲＥＦ０．９（０．９Ｖ）とによって動作する。
【００２３】
図４はコントローラ２０１の回路構成図である。コントローラ２０１は、ＳＡＴＡインターフェースユニット２１１、コントローラコアユニット２１２、ＮＡＮＤインターフェースユニット２１３とから構成されている。
【００２４】
ＳＡＴＡインターフェースユニット２１１は、ボトム基板のＢＧＡ端子を介して外部システムと接続され、当該外部システムとはＳＡＴＡ規格のプロトコルで通信を行う。ＳＡＴＡインターフェースユニット２１１にはＶＳＡＴＡ（５Ｖ）が供給される。
【００２５】
コントローラコアユニット２１２は、ＮＡＮＤ型フラッシュメモリに対する各種の制御信号を生成し、データのキャッシングを行い、論理アドレス／物理アドレスの変換を行う。さらに、ＮＡＮＤ型フラッシュメモリの書き込み・消去が均等に行われるように、データ書き込みの分散（ウェアレベリング）を行う。このように、コントローラコアユニットが多くの機能を実装することから、回路規模は膨大となり、電源電圧を１．１Ｖに低下させている。そこで、コントローラコアユニット２１２にはＣｏｒｅ１．１（１．１Ｖ）が供給される。
【００２６】
ＮＡＮＤインターフェースユニット２１３は、ＮＡＮＤ型フラッシュメモリとのインターフェースを、トップ基板の端子を介して行う。ＮＡＮＤ型フラッシュメモリとの制御信号及びデータのやり取りは、ハイレベルで１．８Ｖ、ロウレベルで０Ｖの信号を用いるところ、ＶＲＥＦ０．９（０．９Ｖ）を参照電圧ないししきい値電圧として用いている。そこで、ＮＡＮＤインターフェースユニット２１３には、Ｉ／Ｆ１．８（１．８Ｖ）及びＶＲＥＦ０．９（０．９Ｖ）が供給される。
【００２７】
図５はメモリパッケージ１２０の回路構成図である。メモリパッケージ１２０は、ＮＡＮＤインターフェースユニット２１４とＮＡＮＤコア２１５とからなる。
【００２８】
ＮＡＮＤインターフェースユニット２１４は、コントローラ２０１のＮＡＮＤインターフェースユニット２１３とＮＡＮＤインターフェースプロトコルを用いて通信を行う。この制御信号及びデータのやり取りは、ハイレベルで１．８Ｖ、ロウレベルで０Ｖの信号を用いるところ、ＶＲＥＦ０．９（０．９Ｖ）を参照電圧ないししきい値電圧として用いている。そこで、ＮＡＮＤインターフェースユニット２１４には、Ｉ／Ｆ１．８（１．８Ｖ）及びＶＲＥＦ０．９（０．９Ｖ）が供給される。
【００２９】
ＮＡＮＤコア２１５は、行列状に配置されたＮＡＮＤ型メモリセルと、これを駆動するための行デコーダ、センスアンプ・ラッチ、これらの制御回路及び各種の電源回路から構成される。読み出し、書き込み、消去の各動作には３．３Ｖの電源電圧が必要であるため、システムのＳＡＴＡ端子より、直接３．３Ｖが供給されている。
【００３０】
図６はコントローラパッケージ１１０の上面パターン３００である。メモリパッケージ１２１を２つ搭載可能となっている。メモリパッケージ１２１は８つのＮＡＮＤ型フラッシュメモリ１２３を並列して同時に動作させ、同時に信号のやりとりをする。そのため、必要な数だけの端子３０１が上面パターン３００に含まれている。さらに、８つのＮＡＮＤ型フラッシュメモリ１２３を並列して同時に動作させるために、電源、特に３．３Ｖ電源にノイズが乗るのを防ぐために、比較的大容量のコンデンサ３０２を多数形成している。このコンデンサ３０２は、メモリパッケージ１２１がコントローラパッケージ１１０上に実装されるのと同時に実装される。
【００３１】
図７はコントローラパッケージ１１０内の部品配置イメージである。ほぼ中央部にコントローラ２０１を実装する端子パターン４０１が、その近傍に、水晶発振器２０３を実装する端子パターン４０６、温度センサ２０４を実装する端子パターン４０５が配置されている。さらに、電源ＩＣ２０２を実装する端子パターン４０２と、その近傍に、インダクタを実装する端子パターン４０３がそれぞれ配置されている。さらに、ボトム基板とトップ基板との電気的接続を行うピラー１１６を配置する領域４０７が確保されている。
【００３２】
図８はボトム基板のＢＧＡパターンである。内部が疎な行列状のパターン５０１と、その周囲を取り囲むパターン５０２とから構成されている。このパターンのうち、実際にＳＡＴＡ信号端子ないし電源端子として用いられるものはごくわずかであり、大半はダミーパターンである。
【００３３】
以上の構成を有することにより、本発明の一実施形態においては、半導体記憶装置１００は、以下のいずれかの効果を奏する。
【００３４】
（１）本発明によれば、電源ＩＣや各種の受動素子をモジュール化し、コントローラ電源電圧の低電圧化やコントローラ及びＮＡＮＤ型フラッシュメモリの複数電源化に対応した半導体記憶装置を提供することができる。具体的には、外部システムから供給される電圧は、３．３Ｖといった一電源であっても、ＳＡＴＡインターフェース、コントローラコア、ＮＡＮＤインターフェースと異なった電源電圧をコントローラパッケージ内部で発生させることができる。その結果、コントローラユニットの低電圧化、低消費電力化及び高機能化を同時に達成することが可能となる。
【００３５】
（２）発熱源となり得るコントローラが下部に存在し、かつ、ダミーパターンを多数有するＢＧＡパターンによって基板と接続されていることから、コントローラパッケージを上部に配置するのにくらべて放熱性が良い。
【００３６】
さらに、（３）本発明の一実施形態の半導体記憶装置の製造方法は、コントローラパッケージと複数のメモリパッケージとを別々にテストして良品選別し、良品として選別されたコントローラパッケージと複数のメモリパッケージとを積層して接続する。その結果、トータル歩留まりが向上する。以下、具体的に説明する。
【００３７】
コントローラパッケージの構成要素であるコントローラ１１４は、まず、ウェハの状態でテストがなされ、良品のみが選別されたうえでＢＧＡパッケージへと樹脂封止される。電源ＩＣ１１３も同様である。
【００３８】
続いて、コントローラ１１４、電源ＩＣ１１３及び各種の受動素子がボトム基板上に実装され、コントローラパッケージ１１０へと樹脂封止される。そして、この状態で、良品選別のためのテスト（テスト１）を行う。
【００３９】
一方で、ＮＡＮＤ型フラッシュメモリもウェハの状態でテストがなされ、良品のみが選別されたうえで、メモリパッケージ１２０へと積層される。ここで、積層されたメモリパッケージ１２０の状態で、良品選別のためのテスト（テスト２）を行う。
【００４０】
以上のテスト１で選別されたコントローラパッケージ１１０と、テスト２で選別されたメモリパッケージ１２０を積層して、半導体記憶装置１００を得る。
【００４１】
以上の構成を有することにより、本発明の一実施形態の半導体記憶装置の製造方法においては、（３）十分なトータル歩留まりを得ることが可能になるという効果を奏する。
【符号の説明】
【００４２】
１００…半導体記憶装置、１１０…コントローラパッケージ、１１１…ボトム基板、１１２、１２５…半田ボール、１１３…電源ＩＣ、１１４…コントローラ、１１５…受動素子、１２０、１２１、１２２…メモリパッケージ、１２３…ＮＡＮＤ型フラッシュメモリ、１１６、１２４…ピラー
【図３】
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【図４】
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【図５】
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【図６】
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【図１】
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【図２】
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【図７】
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【図８】
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