(57)【要約】【課題】識別用刻印を実施する面とは反対側の裏面から研削により、ウェハ厚さを少なくとも耐圧で決まる厚さ以上を保持する程度にまで薄くするプロセスを有する製造方法であっても、ウェハ割れまたはクラックが発生することを抑制する。【解決手段】ｎ型ＳｉＣ半導体基板の一方の主面上にエピタキシャル層を成長させるエピタキシャル層形成工程、前記エピタキシャル層の表面層へのＭＯＳゲート構造の形成工程、前記基板の他方の主面からの研削により、少なくとも耐圧で決まる所要の基板厚さ以上を保持する程度にまで薄くする基板薄化工程を有するＳｉＣ−ＭＯＳ型半導体装置の製造方法において、前記エピタキシャル層形成工程の前後のいずれかに、前記ｎ型ＳｉＣ半導体基板の一方の主面に識別用刻印を形成し、該識別用刻印の深さは前記基板薄化工程後の基板厚より浅く設定して形成する炭化珪素ＭＯＳ型半導体装置の製造方法とする。【選択図】図１
2014082361.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型炭化珪素半導体基板の一方の主面上にエピタキシャル層を成長させるエピタキシャル層形成工程、前記エピタキシャル層の表面層にイオン注入により形成したベース領域およびソース領域を含むＭＯＳゲート構造を形成するＭＯＳ構造形成工程を有し、その後、前記基板の他方の主面からの研削により、少なくとも耐圧で決まる所要の基板厚さ以上を保持する程度にまで薄くする基板薄化工程を有する炭化珪素ＭＯＳ型半導体装置の製造方法において、前記エピタキシャル層形成工程の前後のいずれかに、前記第１導電型炭化珪素半導体基板の一方の主面に識別用刻印を形成し、該識別用刻印の深さは前記基板薄化工程後の基板厚より浅く設定して形成することを特徴とする炭化珪素ＭＯＳ型半導体装置の製造方法。
【請求項２】
前記ＭＯＳ構造形成工程と前記基板薄化工程の間に、前記ベース領域表面と前記ソース領域の表面に共通に接触するソース電極を形成する電極形成工程を有することを特徴とする請求項１記載の炭化珪素ＭＯＳ型半導体装置の製造方法。
【請求項３】
前記識別用刻印の深さを、前記基板薄化工程後の基板厚より２μｍ以上浅く設定して形成することを特徴とする請求項１または２記載の炭化珪素ＭＯＳ型半導体装置の製造方法。
【請求項４】
前記識別用刻印の深さを、前記基板薄化工程後の基板厚より５μｍ以上浅く設定して形成することを特徴とする請求項３記載の炭化珪素ＭＯＳ型半導体装置の製造方法。
【請求項５】
前記識別用刻印がレーザー照射により形成されることを特徴とする請求項１記載の炭化珪素ＭＯＳ型半導体装置の製造方法。
【請求項６】
炭化珪素ＭＯＳ型半導体装置が炭化珪素ＭＯＳＦＥＴまたは炭化珪素ＩＧＢＴであることを特徴とする請求項１記載の炭化珪素ＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体を用いた縦型のパワーＭＯＳ型半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素半導体（以後、単にＳｉＣと略記することもある）を用いて高耐圧パワーＭＯＳ型半導体装置（以降、半導体装置をデバイスと記すことがある。）を作製すると、シリコン半導体（以後、単にＳｉと略記することもある）製パワーＭＯＳ型デバイスに比べて、オン抵抗を大幅に低減できる可能性がある。たとえば、耐圧１〜１．２ｋＶ級のＳｉＣ製ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の場合、５ｍΩｃｍ2以下のオン抵抗が得られている。このオン抵抗は、同じ耐圧クラスのＳｉ製ＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に比較すると、その半分以下である。今後、製造コスト面の改善、プロセス技術の向上およびその他の性能向上などが進めば、インバーター部品としてＳｉ製ＩＧＢＴの大半を置き換える可能性も考えられる。
【０００３】
ＳｉＣを用いることでオン抵抗をＳｉに比べて大幅に低減できる理由は、ＳｉＣが高い絶縁破壊電界を有するので、同じ耐圧を実現するために耐圧層（高抵抗ドリフト層）をＳｉに比べて薄くできること、さらに、耐圧層の不純物ドーピング量を高くすることができるので、耐圧層の抵抗をＳｉに比べて２桁以上低減できることなどのためである。
【０００４】
従来の高耐圧のＳｉ製パワーＭＯＳ型デバイスのウェハプロセスでは、ウェハ割れの低減と動作抵抗（ＭＯＳＦＥＴではオン抵抗）の低減とを両立させるために、厚いウェハを投入してウェハ割れを低減し、ウェハプロセスの後半でデバイスの耐圧に必要な厚さ程度に研削して低オン抵抗にして、その後のプロセスを進める技術が実施されている。このような高耐圧Ｓｉ製パワーＭＯＳ型デバイス作製用ウェハをプロセス途中に薄く研削加工してオン抵抗を小さくする技術は、前述の高耐圧ＳｉＣ製ＭＯＳＦＥＴを製造する際にも有効である。
【０００５】
従来の高耐圧ＳｉＣ製ＭＯＳＦＥＴの製造方法を説明する。ｎ型ＳｉＣウェハ（基板）として７５ｍｍ径、３５０μｍ厚で、主面が（０００１）Ｓｉ面である４Ｈ−ｎ+型ＳｉＣ基板を準備する。この上に、周知の技術であるＣＶＤ（化学的気相成長法）によって、ｎ-ドリフト層となるｎ-エピタキシャルＳｉＣ層（以降単にｎ-エピタキシャル層とする）と、ＭＯＳゲート構造の形成のためのｐ-エピタキシャルＳｉＣ層（以降単にｐ-エピタキシャル層とする）とを、この順にそれぞれ形成し積層する。このｐ-エピタキシャル層の表層にイオン注入によりｐ+コンタクト領域およびｎ+ソース領域を所要のパターンで選択的に形成する。イオン注入の無いｐ-ＳｉＣ層がｐベース領域となる。次に、熱酸化法などにより形成した基板表面のゲート絶縁膜と、ＣＶＤ法によるポリシリコン層の堆積プロセスの後に、フォトリソグラフィ技術により、所要の表面パターンを有するＭＯＳゲート構造を形成する。しかし、基板の表面側にｐベース領域とｎソース領域の表面に接触するソース電極の形成後、従来の高耐圧Ｓｉ製ＭＯＳＦＥＴの製造方法のように、ウェハ割れの生じやすい裏面研削による基板薄化工程を行うこと無く、直ちに基板裏面側にドレイン電極を形成するプロセスとしていた。その理由は、ＳｉＣ基板では、フローティングゾーン法で作製した高抵抗のｎ型Ｓｉ基板を基に高耐圧ＭＯＳＦＥＴを作製する製造方法とは異なり、高抵抗層を低抵抗のｎ+ＳｉＣ基板上にエピタキシャル成長で形成し、しかも高抵抗層の厚さは高耐圧であってもＳｉに比べて充分に薄い厚さにされているからである。すなわち、ウェハ割れの惧れのある基板裏面を研削して基板の厚さを薄くする基板薄化工程を行わない製造方法としても、それほど動作抵抗を大きくすることなく製造することができる。
【０００６】
一方、半導体製造工程、特にウェハプロセス工程においては、ＳｉとＳｉＣなどの半導体基板材料を問わず、トレーサビリティのため、ウェハ（基板）1枚毎にウェハ表面（デバイスの主要機能領域を形成する側の主面）に品質管理のためにレーザー照射によって、固有のウェハ情報またはウェハロット情報などを識別用刻印して記録することは、既に公知の技術である。このようなウェハ面にレーザー照射による識別用刻印を付けることにより生じる問題点に関する記述のある公知文献を、下記に示す。
【０００７】
グルービングタイプ（線状溝）のレーザーマーキングを施したウェハでは、文字の溝の深さが３０μｍ以上にもなるため、これを起点として割れが生じ易くなるという記述が見られる（特許文献１）。
【０００８】
エピタキシャル結晶を成長させたウェハにおいて、成長面側にレーザーネーミングを施すと、レーザーによる高温熱処理により、特にエピタキシャル結晶層でミスフィット転位を生じ易くなることを見出した。このようなミスフィット転位が生じたウェハを用いて製造されたパワーＭＯＳＦＥＴやＩＧＢＴにおいては、ミスフィット転位に起因する熱応力がチップに作用し、パワーＭＯＳＦＥＴやＩＧＢＴにリーク不良が生じやすくなる（特許文献２）。
【０００９】
従来のウェハによると、半導体装置の製造工程（ウェハプロセス）において、応力が作用したとき、マーキングされた部分が起点となって半導体ウェハに割れを発生させることがある（特許文献３）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−６８３９０号公報
【特許文献２】特開２００８−２４４２２８号公報
【特許文献３】特開平１１−２８８８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述のように、従来、ＳｉＣ製ＭＯＳ型デバイスでは、パワーＳｉ製ＭＯＳ型半導体デバイスの製造方法のように、オン抵抗を小さくするための裏面研削により基板を薄くする基板薄化工程は必ずしも行われるとは限らずに裏面電極膜が形成されていた。従って、基板薄化工程の無い製造方法では、前述のように、トレーサビリティのため、ウェハ（半導体基板）1枚毎にウェハ表面（デバイスの主要機能領域を形成する主面）に品質管理のためにレーザー照射により識別用刻印を形成しても、この識別用刻印に起因する問題はそれほど大きくはなかった。
【００１２】
しかしながら、縦型のパワーＭＯＳＦＥＴには逆阻止型ＭＯＳＦＥＴというデバイスがある。通常の縦型パワーＭＯＳＦＥＴはドレイン電極を正極、ソース電極を負極とし、ドレイン電極からソース電極側に流れる順方向電流をオンオフ制御する。一方で、ドレイン電極が負極でソース電極が正極となる逆方向側はｐｎダイオードの順方向となる層構成のため、ソース電極からドレイン電極に逆方向電流が流れるのみで逆方向耐圧を有しない。これに対して、逆阻止型ＭＯＳＦＥＴは逆方向耐圧を確保するために、ドレイン電極側にショットキー接合を形成してドレイン電極としたデバイスである。この高耐圧の逆阻止型ＳｉＣ製ＭＯＳＦＥＴでは、ｎ-ドリフト層の厚さは、逆阻止型ではない通常のＭＯＳＦＥＴと同様に、概ね耐圧クラスを１００で除した厚さ（耐圧／１００μｍ）である。従って、十数μｍ以下程度、特に高耐圧でもせいぜい３０μｍ以下と薄いｎ-ドリフト層が、３５０μｍの基板厚のｎ+ＳｉＣ基板１上にエピタキシャル成長によって形成されることになる。しかも、前述のように、厚いｎ+ＳｉＣ基板上に、前述のｎ-ドリフト層としてのｎ-エピタキシャル層２と、ＭＯＳゲート構造を形成するための領域としてｐ-エピタキシャル層７をそれぞれ積層形成した後、基板のドレイン電極側にショットキー接合を形成して逆阻止型とする必要がある。ところが、ショットキー接合で所定の逆耐圧を確保するには、ｎ+ＳｉＣ基板１を裏面側から研削してすべて除去し、ｎ-エピタキシャル層２の裏面側を露出させ、このｎ-エピタキシャル層（ｎ-ドリフト層）２の露出面にショットキーバリア電極を形成する必要がある。
【００１３】
一方、前述のようにレーザーマーキング（特許文献１）またはレーザーネーミング（特許文献２）のために数字、文字、記号などを識別用刻印として形成したウェハでは、文字の溝の深さが３０μｍ以上にもなることがある。その場合、レーザーマーキングを実施する面とは反対側の裏面からの研削により、厚いｎ+ＳｉＣ基板をすべて削り落としウェハ厚さを耐圧で決まる厚さ程度にまで薄くするプロセスを有する前述の逆阻止型の炭化珪素ＭＯＳ型半導体装置の製造方法では、ウェハの裏面研削後にレーザーマーキングの底部が研削面に露出することがある。その結果、ウェハの裏面の研削面に露出したレーザーマーキングの底部を起点として、ウェハ割れまたはクラックが多発することが大きな問題となり、逆阻止型の炭化珪素ＭＯＳ型半導体装置の製造が困難となっている。
【００１４】
本発明は、前述のような高耐圧の逆阻止型ＳｉＣ製ＭＯＳＦＥＴのウェハプロセスでウェハ割れまたはクラックが多発するという問題を解決するためになされたものである。すなわち、本発明の目的は、識別用刻印を実施する面とは反対側の裏面から研削により、ウェハ厚さを少なくとも耐圧で決まる厚さ以上を保持する程度にまで薄くするプロセスを有する製造方法であっても、ウェハ割れまたはクラックが発生することが抑制される炭化珪素ＭＯＳ型半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明は、前記発明の目的を達成するために、第１導電型炭化珪素半導体基板の一方の主面上にエピタキシャル層を成長させるエピタキシャル層形成工程、前記エピタキシャル層の表面層にイオン注入により形成したベース領域およびソース領域を含むＭＯＳゲート構造を形成するＭＯＳ構造形成工程、前記基板の他方の主面からの研削により、少なくとも耐圧で決まる所要の基板厚さ以上を保持する程度にまで薄くする基板薄化工程を有する炭化珪素ＭＯＳ型半導体装置の製造方法において、前記エピタキシャル層形成工程の前後のいずれかに、前記第１導電型炭化珪素半導体基板の一方の主面に識別用刻印を形成し、該識別用刻印の深さは前記基板薄化工程後の基板厚より浅く設定して形成する炭化珪素ＭＯＳ型半導体装置の製造方法とする。前記ＭＯＳ構造形成工程と前記基板薄化工程の間に、前記ベース領域表面と前記ソース領域の表面に共通に接触するソース電極を形成する電極形成工程を有することも好ましい。また、前記識別用刻印の深さを、前記基板薄化工程後の基板厚より２μｍ以上浅く設定して形成することが好ましく、望ましくは５μｍ以上浅く設定して形成することがよい。前記識別用刻印がレーザー照射により形成されることが好ましい。前記炭化珪素ＭＯＳ型半導体装置が炭化珪素ＭＯＳＦＥＴまたは炭化珪素ＩＧＢＴであることが望ましい。ここで炭化珪素ＩＧＢＴの場合、ソースおよびドレインはそれぞれエミッタおよびコレクタと読み替え、基板薄化工程と裏面電極膜形成工程との間に第２導電型のコレクタ領域形成工程が追加される。
【発明の効果】
【００１６】
本発明によれば、識別用刻印を実施する面とは反対側の裏面から研削により、ウェハ厚さを少なくとも耐圧で決まる厚さ以上を保持する程度にまで薄くするプロセスを有する製造方法であっても、ウェハ割れまたはクラックが発生することが抑制される炭化珪素ＭＯＳ型半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１にかかるＳｉＣ製半導体基板の識別用刻印の深さと基板の裏面研削の深さの位置を説明するための半導体基板の基板薄化工程後の、基板周辺部断面図と基板全体の上面図である。（ａ１）、（ａ２）はｎ+ＳｉＣ基板上のエピタキシャル層表面に刻印を形成するプロセスの場合、（ｂ１）、（ｂ２）はｎ+ＳｉＣ基板表面に刻印後に、エピタキシャル層を形成する場合のそれぞれ基板周辺部断面図と基板全体の上面図である。
【図２】裏面研削後のＳｉＣ製半導体基板の裏面に、従来の深い識別用刻印の底部が露出する場合を説明するための、半導体基板の基板薄化工程後の、基板周辺部断面図と基板全体の上面図である。（ｃ１）、（ｃ２）はｎ+ＳｉＣ基板表面に刻印後に、エピタキシャル層を形成する場合、（ｄ１）、（ｄ２）はｎ+ＳｉＣ基板上のエピタキシャル層表面に刻印を形成するプロセスの場合の、それぞれ基板周辺部断面図と基板全体の上面図である。
【図３】逆阻止型炭化珪素ＭＯＳＦＥＴの断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の炭化珪素ＭＯＳ型半導体装置の製造方法にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【００１９】
縦型ＳｉＣ製ＭＯＳＦＥＴの製造方法は、前述のようにｎ+基板１上にエピタキシャル成長させたｎ-エピタキシャル層２の表層に、イオン注入などによりｐベース領域、ｎソース領域を選択的に形成し、熱酸化法などによりゲート絶縁膜、ＣＶＤによりポリシリコンゲート電極を形成することによりよく知られたＭＯＳゲート構造を作製している。その後、基板裏面側のｎ+基板１面にドレイン電極を形成すると、縦型ＳｉＣ製ＭＯＳＦＥＴとなる。しかし、裏面電極を形成する前に、ＳｉＣ基板の裏面側ｎ+基板１部分をすべて研削して除去するまで薄く加工してから裏面電極を形成する場合がある。そのような縦型ＳｉＣ製ＭＯＳＦＥＴとして、逆阻止型のＳｉＣ製ＭＯＳＦＥＴ（以降ＲＢ−ＭＯＳＦＥＴ）がある。
【００２０】
そのようなＲＢ−ＭＯＳＦＥＴの一例を図２、図３の断面図および平面図に示す。このＲＢ−ＭＯＳＦＥＴにおいても、前述の縦型ＳｉＣ製ＭＯＳＦＥＴの製造方法と同じようにｎ+基板１上にｎ-エピタキシャル層２を成長させ、そのｎ-エピタキシャル層２周辺の半導体非形成領域の表面にレーザー照射により識別用刻印３（ナンバリング）を形成する（図２）。その後、同表面の内側のウェハ中央部の半導体形成領域に所要のＭＯＳゲート構造１２（図３）を作りこむ。次にＲＢ−ＭＯＳＦＥＴ特有のプロセスとして、逆方向耐圧を持たせるためにＭＯＳゲート構造１２を作りこんだ面（表面とする）とは反対側の面（裏面とする）から研削などの手法によりｎ+基板１をすべて研削により除去しｎ-エピタキシャル層２を露出させ、この露出面にショットキーバリア金属からなるドレイン電極１１を接触させてショットキー接合を形成して逆阻止機能を有効にする必要がある。通常のＳｉＣ製ＭＯＳＦＥＴでは裏面ショットキー接合は不要なので、ｎ+基板１をすべて除去することなく、ｎ+基板１の裏面にオーミック性のドレイン電極を形成する。最終ＳｉＣウェハ２０の厚さｔはＲＢ−ＭＯＳＦＥＴの場合には耐圧とｎ-エピタキシャル層２の不純物濃度により決まるが、ＳｉＣはＳｉに比べて絶縁破壊電界が１０倍近く高いため、ＳｉＣ基板では、Ｓｉに比べて約１０分の１程度まで基板を薄くする必要がある。例えば、１２００Ｖ耐圧クラスでは１５〜２０μｍの最終的なウェハ厚となる。３３００Ｖ耐圧クラスでは約３０μｍとなる。
【００２１】
ＲＢ−ＭＯＳＦＥＴを作製するために、ＳｉＣ基板を前述のように裏面研削によりｎ-エピタキシャル層２が露出するまで薄くすると、ＳｉＣ基板の表面側に設けた識別用刻印３（ナンバリングということがある）深さの影響が出るようになる。すなわち、識別用刻印３の深さと最終ＳｉＣウェハ２０の厚さｔとが同等レベルとなるため、研削加工５中に識別用刻印３が露出し、識別用刻印３を起点にウェハ割れ（およびまたはクラック６）が多発することが大きな問題となる。このクラック６はＳｉＣ基板周辺に設けられたナンバリング付近のみならず、ＳｉＣ基板の中央部にも伝播するため、仮に後工程でウェハ割れ無しに処理できたとしても、クラック６が伝播した領域の素子は全て不良となってしまうため、歩留まり（良品率）を低下させる要因となる。この問題は、ＳｉＣ製のＲＢ−ＭＯＳＦＥＴを製造する場合にｎ+基板１をすべて裏面研削により除去する必要があり、その結果、ＳｉＣ基板厚が前述のように、従来の識別用刻印３の深さと同程度の厚さにまで薄くされることに起因して生じる問題である。
【００２２】
一方、ＳｉＣ基板は透明であるため、デバイスの主要機能面となる基板表面側のＭＯＳゲート構造面とは反対側の裏面に識別用刻印３を入れても表面側から識別用刻印３を見ることができるので、識別機能の観点からは識別用刻印３を裏面側に入れても識別機能を果たすことはできるので可能である。しかし、この場合、通常はＳｉデバイスでも主要機能面となる基板表面側に識別用刻印３が形成されるため、製造工程において作業者が表裏の処理面を間違えやすくなるなど不都合が生じやすい。また、基板（ウェハ）は研削加工５後にも製造工程が続くため、基板薄化工程で、裏面に形成された識別用刻印３が削られると、その後の工程におけるトレーザビリティが不可能となる。従って、最終的にウェハプロセスが完了するまで識別用刻印３が残るようにするためには、ＭＯＳゲート構造のある表面側に識別用刻印３することがどうしても必要である。その結果、研削加工５時の割れ・クラック６を防止することが難しいのである。
【００２３】
そのような裏面側からの研削加工５時の割れ・クラック６を防止するために、基板表面側に設けられる識別用刻印３の深さは、基板薄化工程後の基板（ウェハ）厚よりも浅く設定して形成する必要がある。裏面研削時の砥石や加工速度にもよるが、最終的なウェハ厚に比べ、少なくとも２μｍ以上好ましくは５μｍ以上浅い識別用刻印３の深さに設定して形成することで、表面側からの視認性に優れ、かつ、基板を薄くするために裏面から研削加工５したときにも、ウェハ割れ・クラック６の起点となることがなく、製造工程における歩留まり（良品率）が向上することが分かった。ここで、識別用刻印３の視認性を確保するためには、識別用刻印３の深さは少なくとも１μｍあればよい。例えば最終ウェハ厚ｔが３０μｍの場合、ｔ（最終的なウェハ厚）に対して５μｍ以上余裕があればよいので、ｋ＝２５μｍでも研削加工時のウェハ割れを防ぐという目的では問題ない。しかし、識別用刻印３は深いほど視認性は向上するものの、レーザーマーキング時の加工痕の広がりが大きく、識別用刻印３周辺へのパーティクルが多くなるという問題がある。また、識別用刻印３の深さが１μｍ程度と浅い場合には、表面ＭＯＳゲート構造形成工程途中において層間絶縁膜・表面側の電極膜形成直後に視認性が低下するという問題がある。従って識別用刻印３の深さは、研削加工時の割れ対策と表面視認性を両立させるような範囲にすることが望ましく、それは層間絶縁膜、電極膜の膜厚などＳｉＣウェハ表面に形成される膜構成に応じてｋを適宜決めればよいが、一般的に２〜１０μｍ程度が望ましい。
【実施例１】
【００２４】
図２はいずれも、本発明に入らない場合のウェハ周辺部の断面図（ｃ１）（ｄ１）とウェハ全体の平面図（ｃ２）（ｄ２）を示す。つまり、耐圧に必要な厚さに対応して決まる最終ＳｉＣウェハ２０（斜線ハッチング）の厚さｔよりも識別用刻印３の深さｋ２が深い場合（ｔ＜ｋ２）である。図２（ｃ１）は、ＳｉＣ−ｎ+基板１の表面に直接レーザー照射により刻印し、エピタキシャル層成長後のＳｉＣ基板全体の厚さＴの基板を識別用刻印３の反対面の裏面側からｎ+基板１を研削して薄化する工程を示すＳｉＣ基板の周辺部の断面図であり、同（ｃ２）は裏面研削後のＳｉＣ基板全体の平面図である。また、図２（ｃ１）、（ｃ２）は、前述のようにｔ＜ｋ２＜Ｔであるので、基板裏面側からの研削加工５時に研削面に識別用刻印３の底部が露出する。図２（ｃ１）では、エピタキシャル成長条件にもよるが、識別用刻印３の凹凸形状を反映した凹凸状エピタキシャル層が形成される場合には、斜線ハッチングで示す研削加工５後のウェハ厚ｔよりも識別用刻印３が深いので、識別用刻印３の底部が裏面研削面に露出して研削加工５時にクラック６の発生やウェハ割れの起点となり易い。
【００２５】
図２（ｄ１）（ｄ２）は、ｎ+基板１の表面にｎ-エピタキシャル層２を形成しＳｉＣ基板全体の厚さＴの基板とした後、このｎ-エピタキシャル層２表面に識別用刻印３を形成する場合を示し、その後、基板裏面からｎ+基板１を研削して薄化する工程を示すＳｉＣ基板の周辺部の断面図であり、同（ｄ２）は裏面研削後のＳｉＣ基板全体の上面図である。
【００２６】
図２（ｃ２）（ｄ２）はいずれも、研削後の基板表面に識別用刻印３の底部が露出し、この識別用刻印３を起点として多くのクラック６が発生することを示している。ここでは、ｎ+基板１の表面にｎ-エピタキシャル層２を形成しＳｉＣ基板全体の厚さＴの基板とした後、このｎ-エピタキシャル層２表面に識別用刻印３を形成する場合としたが、ｎ-エピタキシャル層２表面とは、ＭＯＳゲート構造の形成プロセスの終了後またはその後のソース電極形成プロセスの終了後とすることができる。
【００２７】
図１は本発明にかかるＳｉＣ製逆阻止型ＭＯＳＦＥＴの製造方法の一実施例を説明するためのものである。図１（ａ１）はＳｉＣ−ｎ+基板１の表面には識別用刻印３を形成せず、次にｎ-エピタキシャル層２成長後に、このｎ-エピタキシャル層２表面に所要の浅い識別用刻印３を形成し、その後、このｎ-エピタキシャル層２表面とは反対面の裏面側から研削し薄化した場合の断面図である。しかも、基板の薄化後の最終ＳｉＣウェハ２０の厚さｔよりも識別用刻印３の深さｋを浅く設定して形成する（ｔ＞ｋ）ことを特徴としている。このため、図１（ａ２）に示すように、裏面側からの研削による研削加工５時にも識別用刻印３の底部が研削面に露出することがないため研削加工５時のクラック６発生やウェハ割れの起点がなく、クラック６及びウェハ割れが発生しない。識別用刻印３はＳｉＣ基板が可視光透明であるので、識別用刻印３の底部が研削面に露出しなくても視認できる状態にある。
【００２８】
図１（ｂ１）は最初にＳｉＣ−ｎ+基板１の表面には識別用刻印３を形成し、その後ｎ-エピタキシャル層２を成長させた場合である。先に形成された識別用刻印３の凹凸形状が、その後のエピタキシャル成長層の表面に反映した凹凸形状となって現れるが、反対面側からの研削により基板を研削加工５した後の最終ＳｉＣウェハ２０の厚さｔよりも識別用刻印３の深さｋを浅く設定して形成しているため、裏面側からの研削加工５時にも識別用刻印３が直接には露出することがない。このため研削加工５時のクラック６発生・ウェハ割れの起点となるような刻印露出がないので、クラック６及びウェハ割れが発生しない。
【００２９】
このように最終ＳｉＣウェハ厚ｔよりも識別用刻印３の深さｋを浅く設定して形成することで、研削加工５時に加工面が識別用刻印３の底部にまで到達せず、クラック６、ウェハ割れが起こらないので、高い良品率で炭化珪素ＭＯＳ型半導体装置を製造することが可能となる。この識別用刻印を行う順序については、ＳｉＣ−ｎ+基板１上にエピタキシャル層を形成する前後のどちらでもよい。本発明は、特に逆阻止型の炭化珪素ＭＯＳ型半導体装置の製造方法の場合に有効であるが、逆阻止型でない通常の炭化珪素ＭＯＳ型半導体装置を製造する場合でも、基板裏面からｎ+基板を削り落として、少なくとも耐圧で決まる所要の基板厚さ以上を保持する程度にまで薄くする基板薄化工程を有する製造方法とする場合は有効である。
【符号の説明】
【００３０】
１    ｎ+基板
２    ｎ-エピタキシャル層
３    識別用刻印
４    刻印露出部
５    研削加工
６    クラック
７    ｐ-エピタキシャル領域
８    ｎ+ソース領域
９    ゲート絶縁膜
１０  ゲート電極
１１  ショットキーバリアドレイン電極
１２  ＭＯＳゲート構造
２０  最終ＳｉＣウェハ２０
ｔ    最終ＳｉＣウェハの厚さ
ｋ    識別用刻印の深さ
ｋ２  識別用刻印の深さ
Ｔ    ＳｉＣ基板全体の厚さ
【図１】
2014082361.tif 000003
【図２】
2014082361.tif 000004
【図３】
2014082361.tif 000005