(57)【要約】      （修正有）【課題】メモリセルに流れる電流を十分に確保することができ、高速動作が可能な磁気抵抗メモリ装置を提供する。【解決手段】メモリセルMCは、第１のビット線BLtと第１の電源線との間に直列接続された第１のMTJ1及び第１のトランジスタT1と、第２のビット線BLcと第１の電源線との間に直列接続された第２のMTJ2及び第２のトランジスタT2を有し、第１、第２のトランジスタのゲート電極がワード線に接続されている。第３、第４のトランジスタT13、T14は、第１、第２のビット線に電流通路が挿入接続され、ゲート電極がメモリセルと反対側の第２、第１のビット線に接続されている。第５、第６のトランジスタT11、T12は、第１、第２のトランジスタのメモリセルと反対側の第１、第２のビット線に接続され、読み出し時に導通される。【選択図】図４
2014067476.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２のビット線と、
前記第１のビット線と電源線との間に直列接続された第１の磁気抵抗効果素子及び第１のトランジスタと、前記第２のビット線と前記電源線との間に直列接続された第２の磁気抵抗効果素子及び第２のトランジスタを有し、前記第１、第２のトランジスタのゲート電極がワード線に接続されたメモリセルと、
前記第１、第２のビット線に電流通路が挿入接続され、ゲート電極が前記メモリセルと反対側の第２、第１のビット線に接続された第３、第４のトランジスタと、
前記第３、第４のトランジスタの前記メモリセルと反対側の前記第１、第２のビット線に接続され、読み出し時に導通される第５、第６のトランジスタと
を具備することを特徴とする磁気抵抗メモリ装置。
【請求項２】
前記第５、第６のトランジスタに接続され、読み出し時に、前記第５、第６のトランジスタを介して前記第１、第２のビット線に接続され、センスアンプが接続された第３、第４のビット線をさらに具備することを特徴とする請求項１記載の磁気抵抗メモリ装置。
【請求項３】
定電流回路と、
参照用のメモリセルと、
第１の端部に前記定電流回路が接続され、第２の端部に前記参照用のメモリセルが接続され、出力端が前記第５、第６のトランジスタのゲート電極に接続されたカレントミラー回路と、
を具備することを特徴とする請求項２記載の磁気抵抗メモリ装置。
【請求項４】
カラムアドレスの入力に同期したクロック信号から前記クロック信号のエッジに対応した信号を生成する第１の回路と、
前記第１の回路の出力信号に応じて前記クロック信号のエッジのレベルを昇圧させ、出力端が前記第５、第６のトランジスタのゲート電極に接続された第２の回路と
を具備することを特徴とする請求項２記載の磁気抵抗メモリ装置。
【請求項５】
前記第１、第２の磁気抵抗効果素子は、前記第１のビット線と前記第２のビット線の間に流れる電流に基づき、抵抗比が２対１に設定されることを特徴とする請求項２記載の磁気抵抗メモリ装置。
【請求項６】
前記第１のトランジスタと、前記第２のトランジスタに並列接続され、データの書き込み時に導通される第７のトランジスタと、
をさらに具備することを特徴とする請求項２記載の磁気抵抗メモリ装置。
【請求項７】
前記電源線には、接地電位が供給され、データの読み出し時、前記第１、第２のビット線から前記メモリセルを介して前記電源線に電流が流れることを特徴とする請求項２記載の磁気抵抗メモリ装置。
【請求項８】
第１、第２のビット線と、
第３、第４のビット線と、
前記第１のビット線と電源線との間に直列接続された第１の磁気抵抗効果素子及び第１のトランジスタと、前記第２のビット線と前記電源線との間に直列接続された第２の磁気抵抗効果素子及び第２のトランジスタを有し、前記第１、第２のトランジスタのゲート電極がワード線に接続されたメモリセルと、
前記電源線に接続された電流源と、
前記第１、第２のビット線と前記第３、第４のビット線の間に接続されたローカルセンスアンプとを具備し、
データの読み出し時、前記電流源から前記メモリセルを介して前記第１、第２のビット線に電流が流れ、前記ローカルセンスアンプは、前記第１、第２のビット線の電位をセンスし、前記第３、第４のビット線の電位を制御することを特徴とする磁気抵抗メモリ装置。
【請求項９】
前記第１、第２、第３、第４のビット線は、通常時、接地電位に設定されていることを特徴とする請求項８記載の磁気抵抗メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えば磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）のような差動電流により読み出しを行う磁気抵抗メモリ装置に関する。
【背景技術】
【０００２】
ＳｏＣ（System On a Chip）において、キャッシュなどの回路は、必ずしも常に動作しているわけではない。したがって、回路が動作していないときにリークパスを遮断することができれば、リーク電流によるエネルギーの消費を低減することができる。
【０００３】
従来のＳｏＣに利用されているＳＲＡＭ（Static RAM）は、アクティブ時のエネルギーに比較してリーク時のエネルギーの割合が多い。しかし、リークを遮断するために電源を遮断すると、記憶データが消えてしまう。このためリークエネルギーの低減を行うためにはデータが消えない程度の電圧を印加すること（リテンションモード）により、リーク電流の低減を図る場合もある。しかし、ＳＲＡＭの電源の静電容量は大きいため、頻繁に電源を遮断してもリーク電流を低減することは困難である。
【０００４】
そこで、リークを低減するため、不揮発性メモリとしてのＭＲＡＭを用いることが考えられている。しかし、ＭＲＡＭは、メモリセルに流れる電流でデータを書き込み、メモリセルに流れる電流を検出してデータを読み出すため、メモリセルに流れる電流が小さい場合、高速動作が困難となるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【非特許文献１】A 64Mb MRAM with clamped-reference and adequate-reference schemes Tsuchida, K.; Inaba, T.; Fujita, K.; Ueda, Y.; Shimizu, T.; Asao, Y.; Kajiyama, T.; Iwayama, M.; Sugiura, K.; Ikegawa, S.; Kishi, T.; Kai, T.; Amano, M.; Shimomura, N.; Yoda, H.; Watanabe, Y.Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2010 IEEE International Publication Year: 2010 , Page(s): 258 - 259
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、メモリセルに流れる電流を十分に確保することができ、高速動作が可能な磁気抵抗メモリ装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態の磁気抵抗メモリ装置は、第１、第２のビット線と、前記第１のビット線と電源線との間に直列接続された第１の磁気抵抗効果素子及び第１のトランジスタと、前記第２のビット線と前記電源線との間に直列接続された第２の磁気抵抗効果素子及び第２のトランジスタを有し、前記第１、第２のトランジスタのゲート電極がワード線に接続されたメモリセルと、前記第１、第２のビット線に電流通路が挿入接続され、ゲート電極が前記メモリセルと反対側の第２、第１のビット線に接続された第３、第４のトランジスタと、前記第３、第４のトランジスタの前記メモリセルと反対側の前記第１、第２のビット線に接続され、読み出し時に導通される第５、第６のトランジスタとを具備することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】一般的なＭＲＡＭの読み出し回路を示す回路図。
【図２】図１の動作特性を説明するために示す図。
【図３】第１の実施形態を示すものであり、メモリセルアレイの一例を示す構成図。
【図４】第１の実施形態に係る磁気抵抗メモリ装置を示す回路図。
【図５】図４に示すメモリセルアレイの読み出し時の動作を説明するために示す図。
【図６】図４に示すメモリセルアレイの読み出し時における電流の変化を説明するために示す図。
【図７】第２の実施形態を示す回路図。
【図８】第２の実施形態の変形例を示す回路図。
【図９】図８に示す回路の動作を示す波形図。
【図１０】書き込み時におけるセルの耐圧を説明するために示す回路図。
【図１１】図１１（ａ）、図１１（ｂ）は、それぞれ書き込み時における他のセルの耐圧を説明するために示す回路図。
【図１２】第１、第２の実施形態に適用されるメモリセルアレイのパターンレイアウトの一例を示す平面図。
【図１３】第１、第２の実施形態に適用されるメモリセルアレイのパターンレイアウトの他の例を示す平面図。
【図１４】第１、第２の実施形態に適用されるメモリセルアレイのパターンレイアウトの他の例を示す平面図。
【図１５】第３の実施形態に係るメモリセルアレイの構成を示す回路図。
【図１６】図１６（ａ）、図１６（ｂ）は、第３の実施形態に係るメモリセルアレイの書き込み時における耐圧を説明するために示す回路図。
【図１７】第３の実施形態に係るメモリセルアレイのパターンレイアウトを示す平面図。
【図１８】第１の実施形態の読み出し時のセル電流を説明するために示す回路図。
【図１９】図１８に示す回路の読み出し時のセル電流を示す波形図。
【図２０】第４の実施形態に係る磁気抵抗メモリ装置を示す回路図。
【図２１】第４の実施形態の読み出し時のセル電流を示す波形図。
【発明を実施するための形態】
【０００９】
図１は、一般的なＭＲＡＭの読み出し回路を示している。この読み出し回路は、選択されたメモリセル１１に流れる電流と、参照セル１２に流れる電流の大小を比較するセンスアンプ１３により構成されている。
【００１０】
ＭＲＡＭは、メモリセル１１に一定以上の電流を供給することにより、データを書き込んでいる。このため、読み出し動作において、メモリセル１１に書き込まれたデータが破壊されない程度の電流をメモリセル１１に流す必要がある。したがって、選択されたメモリセル１１とセンスアンプ１３の間に電流を制限するためのクランプトランジスタ１４が挿入されている。また、参照セル１２とセンスアンプ１３の間にも同様にクランプトランジスタ１５が挿入されている。クランプトランジスタ１４を介在することにより、メモリセル１１のデータが破壊されることを防止しつつ、メモリセル１１からデータを読み出すことが可能である。
【００１１】
しかし、上記クランプトランジスタ１４を設けることにより、メモリセルから読み出される電流が減少する。
【００１２】
すなわち、図２に示すように、ＭＲＡＭに記憶されたデータ“０”と“１”の電流値の差は、ＭＲＡＭのデータを単純な抵抗値に近似した場合、本来、２倍に設定されている。すなわち、データ“０”と“１”の抵抗値は、Ｒ、２Ｒに設定されているため、メモリセルに同じ電圧Ｖを印加した場合、データ“０”又は“１”を記憶したメモリセルに流れる電流は、それぞれＶ／Ｒ、Ｖ／２Ｒとなり、２倍の電流差が得られる。
【００１３】
しかし、上記クランプトランジスタ１４が設けられていることにより、電流損失が生じる。すなわち、クランプトランジスタ１４の電流／電圧特性は、図２に示すようであり、トランジスタ１４の電流／電圧特性によって動作点が矢印で示すようにずれる。このため、データ“０”と“１”の電流値の差が２倍以下となってしまう。したがって、センスアンプは、僅かな電流差をセンスすることとなり、センスアンプのセンス動作を高速化することが困難となる。
【００１４】
そこで、本実施形態では、メモリセルとしてトンネル磁気抵抗素子（ＭＴＪ:Magnetic Tunnel Junction）を用いたＭＲＡＭを利用し、高速化のために差動読み出しを行う。
【００１５】
さらに、本実施形態は、リークを抑制した状態から直ちに動作可能な状態に遷移する必要があるため、動作時に充放電する部分を分割して状態の遷移を早くし、さらに、消費電力の低減を図る。
【００１６】
以下、図面を参照して、実施形態について説明する。各実施形態において、同一部分には同一符号を付している。
【００１７】
（第１の実施形態）
図３は、第１の実施形態の磁気抵抗メモリに係るメモリセルアレイの構成を概略的に示している。
【００１８】
メモリセルアレイ２１は、複数のサブアレイ２１ａに分けられている。各サブアレイ２１ａには、複数のローカルビット線ＢＬと、複数のワード線ＷＬが配置されている。ローカルビット線BLとワード線ＷＬは直交して配置されている。後述するように、一対のローカルビット線の相互間に１つのメモリセルが配置され、メモリセルは、ワード線ＷＬに接続されている。ワード線ＷＬは、ロウデコーダ２２により選択される。
【００１９】
また、ローカルビット線ＢＬと平行してグローバルビット線ＧＢＬが配置されている。このグローバルビット線は、複数のサブアレイ２１ａ上に配置されている。グローバルビット線ＧＢＬとローカルビット線ＢＬは、後述するトランジスタにより選択的に接続される。グローバルビット線ＧＢＬは、グローバル読み出し書き込み回路２３に接続されている。このグローバル読み出し書き込み回路２３は、少なくとも書き込み時に書き込みデータをグローバルビット線ＧＢＬに供給する図示せぬ書き込み回路と、データの読み出し時に、グローバルビット線ＧＢＬに読み出された電流を検出するセンスアンプ（ＳＡ）含んでいる。後述するように、各ローカルビット線ＢＬは、一対のビット線により構成され、各グローバルビット線ＧＢＬは、一対の読み出し用ビット線と、一対の書き込み用ビット線により構成されている。
【００２０】
図４は、メモリセルアレイ２１の一部の構成を示している。
【００２１】
第１、第２のビット線ＢＬｔ、ＢＬｃは、図３のローカルビット線ＢＬに対応する。第１、第２のビット線ＢＬｔ、ＢＬｃの間には、メモリセルＭＣが接続されている。
【００２２】
メモリセルＭＣは、ＭＴＪ１、ＭＴＪ２とＮチャネルＭＯＳトランジスタＴ１、Ｔ２により構成されている。ＭＴＪ１、ＭＴＪ２は、例えば、図示せぬ記憶層と参照層の間に絶縁膜が形成された構成とされている。図４において、ＭＴＪ１、ＭＴＪ２は、可変抵抗素子として記載している。
【００２３】
ＭＴＪ１の一端（参照層）は、第１のビット線ＢＬｔに接続され、他端（記憶層）は、トランジスタＴ１の一端に接続されている。トランジスタＴ１の他端は、電源線ＧＮＤに接続されている。ＭＴＪ２の一端（参照層）は、第２のビット線ＢＬｃに接続され、他端（記憶層）は、トランジスタＴ２の一端に接続されている。トランジスタＴ２の他端は、トランジスタＴ１の他端とともに電源線ＧＮＤに接続されている。トランジスタＴ１、Ｔ２のゲート電極は、ワード線ＷＬに接続されている。電源線ＧＮＤは、図示せぬＮチャネルＭＯＳトランジスタを介して例えば接地される。しかし、電源線の電位は接地に限らず、他の電位とすることも可能である。
【００２４】
ローカルビット線としての第１のビット線ＢＬｔは、直列接続されたＮチャネルＭＯＳトランジスタＴ１３、Ｔ１１を介して読み出し用グローバルビット線ＲＧＢＬｔに接続される。また、ローカルビット線としての第２のビット線ＢＬｃは、直列接続されたＮチャネルＭＯＳトランジスタＴ１４、Ｔ１２を介して読み出し用グローバルビット線ＲＧＢＬｃに接続されている。
【００２５】
トランジスタＴ１１、Ｔ１２のゲート電極には、信号ｒｅａｄ＜ｉ＞が供給されている。この信号ｒｅａｄ＜ｉ＞は、データの読み出し時にカラムアドレスに基づき駆動される。トランジスタＴ１１、Ｔ１２は、信号ｒｅａｄ＜ｉ＞に基づき、ローカルビット線としての第１、第２のビット線ＢＬｔ、ＢＬｃを読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃに接続する。
【００２６】
また、トランジスタＴ１３のゲート電極は、トランジスタＴ１４とトランジスタＴ１２の接続ノードに接続され、トランジスタＴ１４のゲート電極は、トランジスタＴ１３とトランジスタＴ１１の接続ノードに接続される。すなわち、トランジスタＴ１３とトランジスタＴ１４は、クロスカップリングされている。
【００２７】
一方、トランジスタＴ１３とメモリセルＭＣとの間の第１のビット線ＢＬｔと接地間には、ＮチャネルＭＯＳトランジスタＴ１５が接続され、トランジスタＴ１４とメモリセルＭＣとの間の第２のビット線ＢＬｃと接地間には、ＮチャネルＭＯＳトランジスタＴ１６が接続されている。トランジスタＴ１５のゲート電極は、書き込み用グローバルビット線ＷＧＢＬｃに接続され、トランジスタＴ１６のゲート電極は、書き込み用グローバルビット線ＷＧＢＬｔに接続されている。
【００２８】
さらに、第１のビット線ＢＬｔは、ＰチャネルＭＯＳトランジスタＴ１７を介して書き込み用グローバルビット線ＷＧＢＬｔに接続され、第２のビット線ＢＬｃは、ＰチャネルＭＯＳトランジスタＴ１８を介して書き込み用グローバルビット線ＷＧＢＬｃに接続されている。これらトランジスタＴ１７、Ｔ１８のゲート電極には、信号／Ｗｒｉｔｅ＜ｉ＞が接続されている。この信号／Ｗｒｉｔｅ＜ｉ＞は、データの書き込み時にカラムアドレスに基づき駆動される。
【００２９】
（書き込み動作）
上記構成において、データの書き込み時、信号／Ｗｒｉｔｅ＜ｉ＞はローレベルに設定され、ワード線ＷＬはハイレベルに設定される。また、信号ｒｅａｄ＜ｉ＞は、ローレベルに設定される。
【００３０】
信号／Ｗｒｉｔｅ＜ｉ＞がローレベルに設定されることにより、トランジスタＴ１７、Ｔ１８がオンとされる。例えば書き込み用グローバルビット線ＷＧＢＬｔのデータが“１”（ハイレベル）であり、書き込み用グローバルビット線ＷＧＢＬｃのデータが“０”（ローレベル、例えば負電圧）である場合、第１のビット線ＢＬｔがハイレベルとなり、第２のビット線ＢＬｃがローレベルとなる。また、ワード線ＷＬがハイレベルに設定されることにより、トランジスタＴ１、Ｔ２がオンとされる。このため、メモリセルＭＣを介して第１のビット線ＢＬｔ側から、第２のビット線ＢＬｃ側に電流が流れる。
【００３１】
また、グローバルビット線ＷＧＢＬｔ、ＷＧＢＬｃのデータにより、トランジスタＴ１６がオンとなり、トランジスタＴ１５がオフとなる。このため、オン状態のトランジスタＴ１６により、第２のビット線ＢＬｃのレベルが接地電位に引かれる。すなわち、書き込み用グローバルビット線ＷＧＢＬｃと第２のビット線ＢＬｃは、ＰチャネルＭＯＳトランジスタにより接続されているため、その閾値電圧により第２のビット線ＢＬｃが接地電位とはならないが、トランジスタＴ１６がオンすることにより、第２のビット線ＢＬｃを接地電位とすることができる。したがって、ＭＴＪ１にデータ“１”が設定され、ＭＴＪ２にデータ“０”が設定される。
【００３２】
一方、書き込み用グローバルビット線ＷＧＢＬｔのデータが“０”（ローレベル、例えば負電圧）であり、書き込み用グローバルビット線ＷＧＢＬｃのデータが“１”（ハイレベル）である場合、第１のビット線ＢＬｔがローレベルとなり、第２のビット線ＢＬｃがハイレベルとなる。
【００３３】
また、グローバルビット線ＷＧＢＬｔ、ＷＧＢＬｃのデータにより、トランジスタＴ１５がオンとなり、トランジスタＴ１６がオフとなる。このため、オン状態のトランジスタＴ１５により、第１のビット線ＢＬｔのレベルが接地電位に引かれる。したがって、ＭＴＪ２にデータ“１”が設定され、ＭＴＪ１にデータ“０”が設定される。
【００３４】
（読み出し動作）
データの読み出し時、信号ｒｅａｄ＜ｉ＞がハイレベルに設定され、ワード線ＷＬがハイレベルに設定される。また、信号／Ｗｒｉｔｅ＜ｉ＞がハイレベルに設定される。
【００３５】
読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃは、共にハイレベルにプリチャージされている。
【００３６】
信号ｒｅａｄ＜ｉ＞がハイレベルに設定されることにより、トランジスタＴ１１、Ｔ１２がオンとされ、クロスカップリングされたトランジスタＴ１３、Ｔ１４もオンとされる。このため、第１、第２のビット線ＢＬｔ、ＢＬｃに読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃから電荷が転送される。
【００３７】
ワード線ＷＬがハイレベルであるため、メモリセルＭＣのトランジスタＴ１、Ｔ２が共にオンとなる。ここで、例えばＭＴＪ１にデータ“０”が設定され、ＭＴＪ２にデータ“１”が設定されている場合、ＭＴＪ２の抵抗値が、ＭＴＪ１のほぼ２倍に設定されている。このため、ＭＴＪ２に比べて抵抗値が小さいＭＴＪ１と電源線ＧＮＤ間に流れる電流が、ＭＴＪ２と接地間に流れる電流より多くなる。すなわち、ＭＴＪ１を介して、第１のビット線ＢＬｔに流れる電流は、ＭＴＪ２を介して、第２のビット線ＢＬｃに流れる電流の２倍となる。
【００３８】
トランジスタＴ１１、Ｔ１２を介して第１、第２のビット線ＢＬｔ、ＢＬｃに接続された読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃに、第１、第２のビット線ＢＬｔ、ＢＬｃの電流差の電流が流れ、読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃに接続されたセンスアンプＳＡにより、読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃに流れる電流差が検知される。
【００３９】
図５は、データの読み出し時におけるトランジスタＴ１１〜Ｔ１４の動作を示している。
【００４０】
データの読み出し時、読み出し用のグローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃが例えば電圧Ｖにイコライズされた状態において、信号ｒｅａｄ＜ｉ＞の電圧がＶとされると、トランジスタＴ１１〜Ｔ１４が飽和領域で動作される。このとき、トランジスタＴ１１とＴ１３の接続ノードＮ１の電圧がＶ１、トランジスタＴ１２とＴ１４の接続ノードＮ２の電圧がＶ２であるとすると、トランジスタＴ１１のゲート・ソース間の電圧Ｖｇｓは、Ｖｇｓ＝Ｖ−Ｖ１となり、トランジスタＴ１２のゲート・ソース間の電圧Ｖｇｓは、Ｖｇｓ＝Ｖ−Ｖ２となる。また、トランジスタＴ１３のソースの電圧Ｖｓは、Ｖ−Ｖ２−Ｖ１＝となり、トランジスタＴ１４のソースの電圧Ｖｓも、Ｖ−Ｖ２−Ｖ１となる。このため、データの読み出し時に、第１、第２のビット線ＢＬｔ、ＢＬｃ間の電位差をゼロとすることができる。したがって、第１、第２のビット線ＢＬｔ、ＢＬｃの電流差を読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃに確実に転送することができる。
【００４１】
また、第１、第２のビット線ＢＬｔ、ＢＬｃ間の電位差がゼロであるため、ＭＴＪ１、ＭＴＪ２が書き込み状態となることを回避でき、ＭＴＪ１、ＭＴＪ２のデータの破壊を防止することができる。
【００４２】
図６は、第１、第２のビット線ＢＬｔ、ＢＬｃに流れる電流を示している。ＭＴＪ１の抵抗値がＲで、ＭＴＪ２の抵抗値が２Ｒである場合、ワード線ＷＬがハイレベルとされ、トランジスタＴ１、Ｔ２がオンとされると、上述したように、第１のビット線ＢＬｔには、ＭＴＪ１を介して、第２のビット線ＢＬｃの２倍の電流が流れる。この後、接続ノードＮ１の電位が低下し、トランジスタＴ１４がカットオフすると、第２のビット線ＢＬｃに流れる電流はゼロとなる。
【００４３】
トランジスタＴ１４がカットオフすることにより、接続ノードＮ２の電位はハイレベルに保持される。このため、トランジスタＴ１３はオン状態に保持され、第１のビット線ＢＬｔには、電流が流れる。したがって、第１、第２のビット線ＢＬｔ、ＢＬｃに流れる電流の比（電流の差）を拡大することができ、センスアンプは、確実にメモリセルのデータを検出することができる。
【００４４】
しかも、トランジスタＴ１３は、接続ノードＮ２の電位により制御され、トランジスタＴ１４は、接続ノードＮ１の電位により制御されるため、第１、第２のビット線ＢＬｔ、ＢＬｃに流れる電流の比が高速に確定される。したがって、センスアンプのセンス動作を高速化することが可能である。
【００４５】
上記第１の実施形態によれば、トランジスタＴ１３、Ｔ１４は、クロスカップリングされ、トランジスタＴ１３は、接続ノードＮ２の電位により制御され、トランジスタＴ１４は、接続ノードＮ１の電位により制御される。このため、電流量の少ない側に接続されたトランジスタがカットオフするまでの時間を短縮することが可能である。このため、第１、第２のビット線ＢＬｔ、ＢＬｃに流れる電流の比が高速に確定される。したがって、センスアンプのセンス動作を高速化することが可能である。
【００４６】
しかも、クロスカップリングされたトランジスタＴ１３、Ｔ１４を用いることにより、データの読み出し時に、第１、第２のビット線ＢＬｔ、ＢＬｃ間の電位差をゼロとすることができる。したがって、差動読み出しが行われる第１、第２のビット線ＢＬｔ、ＢＬｃの電流差をグローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃに正確に転送することができる。
【００４７】
また、第１、第２のビット線ＢＬｔ、ＢＬｃと、読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃは、トランジスタＴ１１、Ｔ１２により選択的に接続される。このため、動作時に充放電する第１、第２のビット線ＢＬｔ、ＢＬｃと、読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃをトランジスタＴ１１、Ｔ１２により分割して状態の遷移を高速化することができる。
【００４８】
さらに、メモリセルとしてＭＲＡＭを使用し、クランプ回路を除いて電流損失を低減しているため、消費電力を低減することが可能である。
【００４９】
尚、ローカルビット線は、読み出し用グローバルビット線に１対１で接続したが、これに限定されるものではなく、複数のローカルビット線に対して１つの読み出し用グローバルビット線を接続するように構成することも可能である。この場合、センスアンプの数を削減することが可能である。
【００５０】
（第２の実施形態）
図７は、第２の実施形態を示している。
【００５１】
上記のように、差動読み出し動作において、メモリセルＭＣのデータの破壊を防止するため、第１、第２のビット線ＢＬｔ、ＢＬｃに流れる電流を制限することが必要である。
【００５２】
しかし、製造プロセスの条件により例えばトランジスタの電流駆動能力が予定より大きい場合や、環境温度が高い場合、トランジスタの電流駆動能力が大きくなることがある。
【００５３】
このような場合、トランジスタＴ１１、Ｔ１２のゲート電極に供給されるバイアス電圧を制御することにより、第１、第２のビット線ＢＬｔ、ＢＬｃに流れる電流を制御することが可能性である。
【００５４】
そこで、第２の実施形態では、トランジスタＴ１１、Ｔ１２のゲートバイアスを制御可能としている。
【００５５】
図７に示すように、トランジスタＴ１１、Ｔ１２のゲート電極には、スイッチＳＷを介してバイアス回路２１が接続されている。バイアス回路２１は、カレントミラー回路ＣＭにより構成されている。すなわち、カレントミラー回路ＣＭは、電源と接地間に接続されたＰチャネルＭＯＳトランジスタＴ２１、ＮチャネルＭＯＳトランジスタＴ２２、Ｔ２３及び定電流源２２と、電源と接地間に接続されたＰチャネルＭＯＳトランジスタＴ２４、ＮチャネルＭＯＳトランジスタＴ２５、Ｔ２６及びメモリセルＭＣＬにより構成されている。
【００５６】
メモリセルＭＣＬは、メモリセルＭＣのレプリカ回路であり、ＮチャネルＭＯＳトランジスタＴ２２，Ｔ２３，Ｔ２５，Ｔ２６は、トランジスタＴ１１〜Ｔ１４のレプリカ回路である。
【００５７】
ＰチャネルＭＯＳトランジスタＴ２１、Ｔ２４のゲート電極は互いに共通接続されるとともに、トランジスタＴ２１とＴ２２の接続ノード、及びトランジスタＴ２２のゲート電極に接続されている。トランジスタＴ２３のゲート電極は、トランジスタＴ２２とＴ２３の接続ノードに接続されている。
【００５８】
トランジスタＴ２５のゲート電極（カレントミラー回路の出力端）は、トランジスタＴ２４とＴ２５の接続ノードに接続されるとともに、スイッチＳＷを介してトランジスタＴ１１、Ｔ１２のゲート電極に接続されている。トランジスタＴ２６のゲート電極は、トランジスタＴ２５とＴ２６の接続ノードに接続されている。
【００５９】
上記構成において、データの読み出し時、スイッチＳＷがオンとされ、トランジスタＴ１１、Ｔ１２のゲート電極にバイアス回路２１が接続される。この状態において、定電流源２２に流れる電流がメモリセルＭＣＬ側にミラーされ、トランジスタＴ１１、Ｔ１２のゲート電極に定電流源２２の電流により規定される一定の電圧が供給される。このため、トランジスタＴ１１、Ｔ１２のゲート電圧が一定に保持される。
【００６０】
上記第２の実施形態によれば、トランジスタＴ１１、Ｔ１２のゲート電圧を、トランジスタＴ１１〜Ｔ１４のレプリカ回路、メモリセルＭＣのレプリカ回路、及び定電流源２２を含むカレントミラー回路２２により構成されたバイアス回路２１により制御している。このため、製造プロセスの変動により、トランジスタの電流駆動能力が大きくなった場合や、環境温度が高くなった場合においても、トランジスタＴ１１、Ｔ１２のゲート電圧を制御することにより、第１、第２のビット線ＢＬｔ、ＢＬｃに過大な電流が流れることを防止できる。したがって、データの読み出し時に、メモリセルＭＣのデータを破壊することを防止することが可能である。
【００６１】
（変形例）
図８は、第２の実施形態の変形例を示すものである。
【００６２】
上記第２の実施形態は、トランジスタの電流駆動能力が予定より大きくなった場合について説明した。これに対して、本変形例は、例えばトランジスタの電流駆動能力が予定より低くなった場合の対応について示している。
【００６３】
図８に示すバイアス回路３１において、例えばカラムアドレスの入力に同期したクロック信号ＣＬＫは、遅延回路（ＤＬ）３２により遅延された後、インバータ回路３３により反転されてＮＯＲ回路３４の一方入力端に接続される。このＮＯＲ回路３４の他端には、クロック信号ＣＬＫが供給されている。
【００６４】
一方、クロック信号ＣＬＫはインバータ回路３５を介して、インバータ回路３６を構成するＰチャネルＭＯＳトランジスタＴ３１とＮチャネルＭＯＳトランジスタＴ３２のゲート電極に供給される。これらトランジスタＴ３１とＴ３２は、電源と接地間に直列接続され、これらトランジスタＴ３１とＴ３２の接続ノードは、前記トランジスタＴ１１、Ｔ１２のゲート電極に接続される。
【００６５】
さらに、電源とトランジスタＴ３１とＴ３２の接続ノードとの間にＰチャネルＭＯＳトランジスタＴ３３が接続されている。このトランジスタＴ３３のゲート電極には、ＮＯＲ回路３４の出力信号が供給されている。
【００６６】
図９を参照して図８に示すバイアス回路３１の動作について説明する。
【００６７】
図９に示すように、バイアス回路３１にクロック信号ＣＬＫが供給されると、遅延回路３２、インバータ回路３３、ＮＯＲ回路３４により、クロック信号ＣＬＫの立下りエッジに対応した信号Ｎ１が生成される。この信号Ｎ１はトランジスタＴ３３のゲート電極に供給される。この信号Ｎ１を用いてトランジスタＴ３３のゲート・ドレイン間のカップリングキャパシタＣＣｐによりインバータ回路３６の出力電圧Ｖｂのレベルがクロック信号ＣＬＫのレベル以上にブーストされる。この出力電圧ＶｂがトランジスタＴ１１、Ｔ１２のゲート電極に供給されることにより、トランジスタＴ１１、Ｔ１２の電流駆動能力が向上し、第１、第２のビット線ＢＬｔ、ＢＬｃの電流を読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃに適確に転送することが可能となる。
【００６８】
上記変形例によれば、バイアス回路３１により、トランジスタＴ１１、Ｔ１２のゲートバイアスを上昇可能としている。このため、トランジスタＴ１１、Ｔ１２の電流駆動能力が予定より低い場合においても、トランジスタＴ１１、Ｔ１２の電流駆動能力を向上でき、第１、第２のビット線ＢＬｔ、ＢＬｃの電流を読み出し用グローバルビット線ＲＧＢＬｔ、ＲＧＢＬｃに適確に転送することができる。
【００６９】
（書き込み時のセルの耐圧）
次に、図１０を参照して、書き込み時のセルの耐圧について説明する。
【００７０】
前述したように、第１、第２のビット線ＢＬｔ、Ｂｌｃ間に接続されたメモリセルＭＣにデータを書き込む場合、書き込みパスに２つのトランジスタＴ１、Ｔ２と、２つのＭＴＪ１、ＭＴＪ２がある。このため、十分な書き込み電流を得るため、第１、第２のビット線ＢＬｔ、ＢＬｃのローレベル側の電位を負電圧に設定している。トランジスタＴ１、Ｔ２の信頼性はＭＴＪ１、ＭＴＪ２に生じる電圧降下（ＩＲドロップ）により確保することが可能である。このとき、信頼性を確保するに必要なバイアス条件は次式（１）で示される。
【００７１】
Ｖｗｌ − ＩｗＲ ＋ ΔＶ ＜ Ｖｔｏｌ      …（１）
ここで、Ｖｗｌは、選択時のワード線ＷＬのレベル、Ｉｗは、メモリセルＭＣに流れる電流、ＲはＭＴＪ２の抵抗値、ΔＶは負電圧の絶対値、Ｖｔｏｌはトランジスタの耐圧電圧である。
【００７２】
図１０に示す選択セルにおいて、トランジスタのＴ２のソースの電位は、次式（２）に示すように正の値である。
【００７３】
ＩｗＲ −ΔＶ （＞０）                  …（２）
このため、式（１）の関係を満足し、選択セルの信頼性は確保されている。
【００７４】
また、図１１（ａ）は、非選択ロウ（行）で選択カラム（列）のメモリセルを示している。図１１（ａ）において、トランジスタＴ１、Ｔ２の接続ノードの電位は、次式（３）に示すように正の値である。
【００７５】
ＩｗＲ −ΔＶ ＋ Ｖｄｓ（＞０）                  …（３）
このため、式（１）の関係を満足し、選択セルの信頼性は確保されている。
【００７６】
さらに、図１１（ｂ）は、選択ロウの非選択カラムのメモリセルを示している。このメモリセルは、当然セルの信頼性が確保されている。
【００７７】
このように、第１、第２の実施形態に適用されるメモリセルアレイにおいて、書き込み時における各セルの耐圧が確保されている。
【００７８】
（メモリセルアレイのパターンレイアウト）
図１２、図１３、図１４は、第１、第２の実施形態に適用されるメモリセルアレイのパターンレイアウトを示している。
【００７９】
図１２において、メモリセルＭＣを構成するトランジスタＴ１、Ｔ２は、ゲート電極としてのワード線ＷＬを共有している。トランジスタＴ１、Ｔ２のロウ方向の間には、素子分離領域ＳＴＩが設けられている。さらに、トランジスタＴ１、Ｔ２のカラム方向の間にも素子分離領域ＳＴＩが設けられている。すなわち、トランジスタＴ１、Ｔ２は、カラム方向に隣接する２つのトランジスタによりソース・ドレイン領域が共有されている。
【００８０】
トランジスタＴ１、Ｔ２のソース・ドレイン領域の一方上にＭＴＪ１、ＭＴＪ２が設けられ、ＭＴＪ１、ＭＴＪ２は、ビット線ＢＬｔ、ＢＬｃにそれぞれ接続されている。ＭＴＪ１、ＭＴＪ２は、ワード線ＷＬの一方側に配置されている。トランジスタＴ１、Ｔ２のソース・ドレイン領域の他方は電源線ＧＮＤにそれぞれ接続されている。この例の場合、２つの電源線ＧＮＤが配置され、これら電源線ＧＮＤのコンタクトＣＰは、ワード線の他方側に配置されている。
【００８１】
図１３において、メモリセルＭＣを構成するトランジスタＴ１、Ｔ２は、ゲート電極としてのワード線ＷＬを共有している。ワード線ＷＬは、第１、第２の部分ＷＬ１，ＷＬ２を有している。トランジスタＴ１、Ｔ２のカラム方向の間には素子分離領域ＳＴＩが設けられている。
【００８２】
トランジスタＴ１、Ｔ２のソース・ドレイン領域の一方上にＭＴＪ１、ＭＴＪ２が設けられ、ＭＴＪ１、ＭＴＪ２は、ビット線ＢＬｔ、ＢＬｃにそれぞれ接続されている。ＭＴＪ１、ＭＴＪ２は、ワード線ＷＬの両側に配置されている。トランジスタＴ１、Ｔ２のソース・ドレイン領域の他方は、ワード線ＷＬの第１、第２の部分ＷＬ１，ＷＬ２の間に配置され、トランジスタＴ１、Ｔ２により共有される。このソース・ドレイン領域の他方に電源線ＧＮＤのコンタクトＣＰが配置されている。この例の場合、１つの電源線ＧＮＤが配置されている。
【００８３】
図１４において、メモリセルＭＣを構成するトランジスタＴ１、Ｔ２は、ゲート電極としてのワード線ＷＬを共有している。ワード線ＷＬは、第１、第２の部分ＷＬ１，ＷＬ２を有している。トランジスタＴ１、Ｔ２のロウ方向の間には、素子分離領域ＳＴＩが設けられている。
【００８４】
トランジスタＴ１、Ｔ２のソース・ドレイン領域の一方上にＭＴＪ１、ＭＴＪ２が設けられ、ＭＴＪ１、ＭＴＪ２は、ビット線ＢＬｔ、ＢＬｃにそれぞれ接続されている。ＭＴＪ１、ＭＴＪ２は、ワード線ＷＬの第１、第２の部分ＷＬ１，ＷＬ２の間に配置されている。トランジスタＴ１、Ｔ２のソース・ドレイン領域の他方に電源線ＧＮＤのコンタクトＣＰが配置されている。この例の場合、２つの電源線ＧＮＤが配置されている。
【００８５】
メモリセルアレイは、図１２、図１３、図１４のパターンレイアウトに限定されるものではなく、他のレイアウトも可能である。
【００８６】
（第３の実施形態）
図１５は、第３の実施形態に係るメモリセルアレイの構成を示している。
【００８７】
上記のように、差動読み出しの高速メモリを構成する場合、第１、第２のビット線ＢＬｔ、ＢＬｃ間にメモリセルＭＣが接続されている。２つのＭＴＪを利用するため、消費電力がより大きくなる可能性がある。２つのＭＴＪに対して直列に書き込みを行う直列書き込みの場合、ＭＴＪによるＩＲドロップにより、各ＭＴＪの両端に十分な電圧を印加することが難しくなることがあり、Ｉｗ以上の書き込み電流を確保するのが困難となることがある。メモリセルを構成するトランジスタＴ１、Ｔ２は、セルサイズを小型化する観点から薄膜トランジスタを利用することが望ましい。このため、ワード線ＷＬの電圧ＶＤＤを高くすることもできない。
【００８８】
そこで、第３の実施形態では、メモリセルＭＣに対して、新たに書き込みトランジスタを接続することにより、書き込み時のＩＲドロップの影響を緩和する。
【００８９】
すなわち、図１５に示すように、トランジスタＴ１、Ｔ２に並列に書き込みトランジスタＴ３が接続される。このトランジスタＴ３のゲート電極には、書き込み時に、ワード線ＷＬと同様に、ハイレベルの信号が供給される。このため、トランジスタＴ３は、トランジスタＴ１、Ｔ２と同時にオン、オフされる。
【００９０】
トランジスタＴ３を設けたことにより、書き込み時のＩＲドロップを低減することが可能である。選択セルの書き込みの信頼性を確保することが可能である。
【００９１】
また、図１６（ａ）に示すように、非選択ロウの選択カラムセルにおいて、書き込みトランジスタＴ３のソース・ドレイン間に、トランジスタＴ１、Ｔ２より高い電位が印加される。しかし、このトランジスタＴ３はオフしているため、ＨＣＩ（Hot Carrier Injection）／ＮＢＴＩ（Negative Bias Temperature Instability）等の信頼性の劣化を防止することが可能である。
【００９２】
さらに、図１６（ｂ）に示す選択ロウの非選択カラムにおいても、トランジスタＴ３の耐圧等の劣化が生じることはない。
【００９３】
図１７は、第３の実施形態に係るメモリセルアレイのパターンレイアウトを示している。書き込みトランジスタＴ３は、トランジスタＴ１、Ｔ２とソース・ドレイン領域を共有して構成され、トランジスタＴ３のゲート電極ＷＬ３は、ワード線ＷＬの第１の部分ＷＬ１と第２の部分ＷＬ２の間に配置されている。メモリセルアレイのパターンレイアウトは、図１７に限定されるものではなく、変形可能である。
【００９４】
上記第３の実施形態によれば、メモリセルＭＣを構成するトランジスタＴ１、Ｔ２に並列に書き込みトランジスタＴ３を接続し、書き込みに時に、トランジスタＴ１、Ｔ２と共に、トランジスタＴ３をオンとしている。このため、書き込み時におけるＩＲドロップを低減して、書き込みの信頼性を向上することができる。
【００９５】
さらに、書き込みトランジスタＴ３を設けたことにより、メモリセルアレイ内のトランジスタの数が第１、第２の実施形態に比べて増加する。しかし、書き込みのマージンを大幅に改善することが可能である。
【００９６】
尚、書き込み時に、トランジスタＴ１、Ｔ２を選択せず、トランジスタＴ３だけを選択することも可能である。この場合、書き込み時に、ワード線ＷＬを選択するためのエネルギーを低減することが可能であるとともに、配線の遅延を第１、第２の実施形態に比べて低減することができ、高速な書き込み動作が可能である。
【００９７】
（第４の実施形態）
図１８は、図４に示す回路の読み出し動作時の動作を示している。図１８において、図４と同一部分には、同一符号を付している。
【００９８】
上述したように、図１８において、メモリセルＭＣのデータを読み出す場合、グローバルビット線ＧＢＬｔ、ＧＢＬｃ、及びローカルビット線としての第１、第２のビット線ＢＬｔ、ＢＬｃがチャージされ、ワード線が活性化される。このため、選択されたメモリセルＭＣには、第１、第２のビット線ＢＬｔ、ＢＬｃから接地に向けて電流が流れる。すなわち、ＭＴＪ１、ＭＴＪ２に流れる電流（セル電流）Ｉcell1、Ｉcell2は、ＭＴＪ１、ＭＴＪ２の参照層側から記憶層側に流れる。
【００９９】
ここで、例えばＭＴＪ１の抵抗値が、ＭＴＪ２の抵抗値より高い場合、図１９にＰＥ１で示すように、ＭＴＪ２に流れる電流Ｉcell2は、ＭＴＪ１に流れる電流Ｉcell1より大きい。また、ＭＴＪ１、ＭＴＪ２の抵抗値が逆の関係である場合、図１９にＰＥ２で示すように、ＭＴＪ１に流れる電流Ｉcell1は、ＭＴＪ２に流れる電流Ｉcell2より大きい。
【０１００】
しかし、図１８に示すように、電流が参照層から記憶層に流れる場合、抵抗値が低いＭＪＴのデータにおいて、記憶されたデータが破壊されるリードディスターブが生じる。このため、読み出し電流の量を増加することが困難である。
【０１０１】
そこで、第４の実施形態は、読み出し時にメモリセルＭＣに流れる電流を、図１８に示す場合と逆方向に流し、抵抗値が低いＭＴＪでリードディスターブが起きにくくすることにより、読み出し電流を増加可能とし、読み出し動作を高速化する。
【０１０２】
図２０は、第４の実施形態に係る磁気抵抗メモリ装置を示しており、図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１０３】
図２０において、メモリセルＭＣには、電流源ＣＳが接続されている。この電流源ＣＳは、例えばＰチャネルＭＯＳトランジスタＴ４１により構成されている。このトランジスタＴ４１の電流通路は、電源ＶＤＤの供給ノードとトランジスタＴ１、Ｔ２の接続ノードとの間に接続されている。このトランジスタＴ４１のゲート電極には、信号Ｓ４１が供給されている。この信号Ｓ４１は、電流を流すときは、例えば０Ｖ以上の電圧であり、データの読み出し時に、メモリセルＭＣに流れる電流の上限値を制御する。
【０１０４】
また、第１、第２のビット線ＢＬｔ、ＢＬｃと、グローバルビット線ＲＢＬｔ、ＲＢＬｃの間には、ローカルセンスアンプＬＳＡが接続されている。このローカルセンスアンプＬＳＡは、ＰチャネルＭＯＳトランジスタＴ４２、Ｔ４３、Ｔ４４、Ｔ４５、Ｔ４６により構成されている。トランジスタＴ４２は、電流通路が第１のビット線ＢＬｔに挿入接続され、トランジスタＴ４３は、電流通路が第２のビット線ＢＬｃに挿入接続されている。トランジスタＴ４２、Ｔ４３のゲート電極は、それぞれメモリセルＭＣと反対側の第１、第２のビット線ＢＬｃ、ＢＬｔに接続されている。すなわち、トランジスタＴ４２、Ｔ４３はクロスカップリングされている。
【０１０５】
また、第１のビット線ＢＬｔは、トランジスタＴ４４のゲート電極に接続され、第２のビット線ＢＬｃは、トランジスタＴ４５のゲート電極に接続されている。トランジスタＴ４４、Ｔ４５の電流通路の一端は共通接続されている。トランジスタＴ４４の電流通路の他端は、グローバルビット線ＲＢＬｔに接続され、トランジスタＴ４５の電流通路の他端は、グローバルビット線ＲＢＬｃに接続されている。
【０１０６】
トランジスタＴ４４、Ｔ４５の接続ノードと電源ＶＤＤの供給ノードとの間にトランジスタＴ４６が接続されている。このトランジスタＴ４６のゲート電極には、信号Ｓ４６が供給されている。この信号Ｓ４６は、メモリセルＭＣのデータを読み出す時、ローレベルに設定され、通常時、ハイレベルに設定される。
【０１０７】
上記構成において、メモリセルＭＣの読み出し動作について説明する。
【０１０８】
メモリセルＭＣのデータを読み出す際、第１の実施形態と異なり、グローバルビット線ＲＢＬｔ、ＲＢＬｃ、及び第１、第２のビット線ＢＬｔ、ＢＬｃがローレベルに設定される。
【０１０９】
この後、電流源ＣＳの信号Ｓ４１がハイレベルから０Ｖ以上の一定の電圧に設定され、ローカルセンスアンプＬＳＡの信号Ｓ４６がハイレベルからローレベルに設定される。
【０１１０】
同時にワード線ＷＬがハイレベルに設定されると、トランジスタＴ１、Ｔ２がオン状態となり、電流源ＣＳからトランジスタＴ１、ＭＴＪ１を介して第１のビット線ＢＬｔに電流Icell1が流れるとともに、トランジスタＴ２、ＭＴＪ２を介して第２のビット線ＢＬｃに電流Icell2が流れる。
【０１１１】
ＭＴＪ１の抵抗値がＭＴＪ２の抵抗値の２倍に設定されている場合を考える。このとき、図２１のＰＥ１に示すように、ＭＴＪ１を介して流れる電流Icell1は、ＭＴＪ２を介して流れる電流Icell2の１／２となる。電流Icell2に基づき、トランジスタＴ４２の駆動力は弱くなり、電流Icell1に基づきトランジスタＴ４３は強い駆動力を維持する。このため、トランジスタＴ４４のゲート電極はローレベルとなり、トランジスタＴ４５のゲート電極のレベルは、トランジスタＴ４４のゲート電極より高いレベルになる。このため、トランジスタＴ４５の駆動力はトランジスタＴ４４より弱くなる。したがって、グローバルビット線ＲＢＬｔの電位がグローバルビット線ＲＢＬｃの電位より高くなる。
【０１１２】
また、上記とは逆に、ＭＴＪ２の抵抗値がＭＴＪ１の抵抗値の２倍に設定されている場合、図２１のＰＥ２に示すように、ＭＴＪ２を介して流れる電流Icell2は、ＭＴＪ１を介して流れる電流Icell1の１／２となる。電流Icell2に基づき、トランジスタＴ４２は、強い駆動力を維持し、電流Icell1に基づきトランジスタＴ４３の駆動力は弱くなる。このため、トランジスタＴ４４のゲート電極のレベルは、トランジスタＴ４５のゲート電極より高いレベルとなる。このため、トランジスタ４４の駆動力は、トランジスタＴ４５より弱くなる。したがって、グローバルビット線ＲＢＬｃの電位がグローバルビット線ＲＢＬｔの電位より高くなる。
【０１１３】
上記第４の実施形態によれば、データの読み出し時、メモリセルＭＣには、電流源ＣＳからトランジスタＴ１、Ｔ２を介してＭＴＪ１、ＭＴＪ２に電流が流れる。すなわち、各ＭＴＪ１、ＭＴＪ２には、記憶層側から参照層側に電流が流れるため、ディスターブによるデータの破壊が起きにくくなる。
【０１１４】
ディスターブによるデータの破壊が起きにくくいため、読み出し電流を増加することが可能である。このため、図２１に示すように、データの読み出し時に、図１９に示す電流の上限値以上の電流をメモリセルＭＣに流すことができる。したがって、高速な読み出し動作が可能である。
【０１１５】
さらに、トランジスタＴ４２、Ｔ４３は、クロスカップリングされているため、第１の実施形態と同様に、電流量の少ない側に接続されたトランジスタがカットオフするまでの時間を短縮することが可能である。このため、第１、第２のビット線ＢＬｔ、ＢＬｃに流れる電流の比が高速に確定される。したがって、ローカルセンスアンプＬＳＡのセンス動作を高速化することが可能である。
【０１１６】
しかも、ローカルセンスアンプＬＳＡにより、第１、第２のビット線ＢＬｔ、ＢＬｃの信号を増幅して、グローバルビット線ＲＢＬｔ、ＲＢＬｃに供給することができる。このため、配線容量が大きいグローバルビット線ＲＢＬｔ、ＲＢＬｃの振幅のばらつきを抑制することが可能である。
【０１１７】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１１８】
ＢＬｔ、ＢＬｃ…第１、第２のビット線（ローカルビット線）、ＭＣ…メモリセル、ＭＴＪ１、ＭＴＪ２…トンネル磁気抵抗素子、Ｔ１、Ｔ２…トランジスタ、Ｔ３…書き込みトランジスタ、ＣＭ…カレントミラー回路、２１、３１…バイアス回路、ＧＮＤ…電源線、ＣＳ…電流源、ＬＳＡ…ローカルセンスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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