(57)【要約】      （修正有）【課題】ＤＳＰカード上にて多種多様な外部割込みをあつかう場合において、重要な割込みに対して適切に応答する。【解決手段】データバス１６、２０、２６と、データバス間のバスインターフェース１９と、バスインターフェース１９に設けられた高速シリアル通信部２８と、高速シリアル通信部２８によるバスインターフェース１９からの受信割込みにより信号処理を行う第１ＤＳＰ２１と、ＤＳＰ外の複数の外部割込要求の発生によりバスインターフェース１９に発生する送受信割込みが予め上位に順位付けされた割込み発生源のうちの対応する複数の発生源情報を出力する外部割込み制御部１８と、複数の発生源情報により複数の外部割込要求の何れかを選択する判定処理および外部割込み処理を行う第２ＤＳＰ２２とを備え、第２ＤＳＰ２２は高速シリアルデータの一回の送受信の期間毎に外部割込み処理および最も優先度の高い外部割込要求の処理を完了させる。【選択図】図１
2014164675.tif 000002
【特許請求の範囲】
【請求項１】
それぞれデータ転送速度が異なる複数のデータバスと、
これらのデータバス間のバスインターフェースと、
このバスインターフェースに設けられた高速シリアル通信部と、
この高速シリアル通信部による前記バスインターフェースからの受信割込みにより高速シリアルデータに対して信号処理を行う少なくとも一つの第１ＤＳＰと、
それぞれＤＳＰ外を発生要因とする複数の外部割込要求の発生により前記バスインターフェースに発生する送受信割込みが予め上位に順位付けされた複数の割込み発生源のうちの対応する複数の発生源情報を出力する外部割込み制御部と、
この外部割込み制御部からの前記複数の発生源情報により前記複数の外部割込要求の何れかを選択する判定処理および前記外部割込要求に対応する外部割込み処理を行う第２ＤＳＰと、を備え、
この第２ＤＳＰは前記高速シリアルデータの一回の送受信の期間毎に前記外部割込み処理および最も優先度の高い外部割込要求の処理を完了させるディジタルシグナルプロセッサシステム。
【請求項２】
前記第２ＤＳＰは、前記発生源情報を、ＤＳＰ内を割込み発生要因とする複数の内部割込み発生源とは独立に設定した請求項１に記載のディジタルシグナルプロセッサシステム。
【請求項３】
前記外部割込み制御部は、前記ＤＳＰ外を発生要因とする複数の発生源情報に対してそれぞれ高速応答グループ又は低速応答グループに分割して管理する請求項１に記載のディジタルシグナルプロセッサシステム。
【請求項４】
バスインターフェースを介して接続されそれぞれデータ転送速度が異なる複数のデータバス、複数のＤＳＰ、外部割込み制御部および前記バスインターフェースに設けられた高速シリアル通信部を有するＤＳＰカード上でのＤＳＰ外を発生要因とする複数の外部割込要求の発生により、前記外部割込み制御部が前記バスインターフェースに発生する送受信割込みを上位とする予め順位付けされた複数の割込み発生源のうちの対応する複数の発生源情報を出力し、
前記複数のＤＳＰのうちの何れかが前記複数の発生源情報により前記複数の外部割込要求の何れかを選択判定して前記外部割込要求に対応する外部割込み処理を開始し、
前記ＤＳＰが高速シリアルデータの一回の送受信の期間内に前記外部割込み処理および最も優先度の高い外部割込要求の処理を完了させるディジタルシグナルプロセッサシステムにおける割込み処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
一実施形態はディジタルシグナルプロセッサシステム（ＤＳＰ）およびディジタルシグナルプロセッサシステムにおける割込み処理方法に関する。
【背景技術】
【０００２】
パソコンに用いられるＣＰＵは使用可能なメモリ容量が大きい。ＣＰＵは基本ソフトウェア（以下、ＯＳと呼ぶ）による割込み処理を行う。ＣＰＵを対象とした高速割込み応答を実現する技術が知られている（例えば特許文献１、２参照）。
【０００３】
ＤＳＰは信号処理に特化した様々な機能を有しているため、従来ハードウェアで構成されていた多くの信号処理機能をソフトウェア化している。通常、ＤＳＰが使用可能なメモリ資源はＣＰＵのそれと比べて乏しいため、ＤＳＰは、ＣＰＵのようにＯＳを利用することや、複雑な処理を実行することができない。このため、ＤＳＰが行う信号処理は、ディジタルフィルタ処理やＦＦＴ処理などの固定した信号処理を各ＤＳＰに割付け、ＤＳＰ間は専用の高速通信を用いて接続する分散方式のＤＳＰ構成や、巡回的並列処理又はラウンドロビン方式のＤＳＰ構成を取って行われている（例えば特許文献３参照［図１４、図１５］）。
【０００４】
信号処理システムでは、システム全体のタイミングに同期してこのシステムの構成要素が処理を行う。ＤＳＰカードは、多種多様な複数の割込みについて、応答制御を行う必要がある。ＤＳＰには割込みコントローラを含めて必要な装置が全て用意されており、自ＩＣ内で発生する内部割込みについては処理を行える。しかしＤＳＰによる演算処理の適用分野が拡大してきている。この拡大に伴ってＶＭＥバスやＰＣＩバスなど公知規格を有するデータバスをＤＳＰカードに配線し、例えばバスプロトコル変換機能を持つＩＣを介してＶＭＥバス経由で他のＤＳＰカードからの割込みや、あるいはＰＣＩバス経由で他のカードからの割込みをＤＳＰが受信処理する信号処理システムが提案されている（例えば特許文献４参照）。
【０００５】
ＤＳＰは使用できるメモリの容量が小さいことから、ＤＳＰ単体は単純で固定的な処理を割当て、複数個のＤＳＰをまとめたＤＳＰカードという単位で、必要な処理を実現させている。従って、ＤＳＰカード上で発生する割込み発生源はＤＳＰＩＣ自身であり、ＤＳＰＩＣ外部からの割込みの発生源は存在しない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−６０３８号公報
【特許文献２】特開２０００−２８４９７３号公報
【特許文献３】特開２００９−０２０５７３号公報
【特許文献４】特開２０１０−２４４１７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、ＤＳＰの適用分野の拡大に伴い、高速シリアル通信バスや、ＶＭＥバス、ＰＣＩバスなどを配線したＤＳＰカードでは、このＤＳＰカード上のＤＳＰがこれらのバスを介してＤＳＰ以外の割込み発生源からの外部割込みを処理する必要が生じる。互いに非同期な複数の外部割込要求がＰＣＩバスからＤＳＰカードに入力されたとき、このＤＳＰカードは、ＰＣＩバスからの高速応答を要する割込みも、外部バス上のシリアル通信装置（ＵＡＲＴ）などからの高速応答が不要な割込みも、同一レベルの優先度合いで扱っている。このため、非同期かつ複数の割込み発生に対してＤＳＰカードは適切な割込応答を行えない。
【０００８】
この問題に対し出願人は先に解決方法の一つを出願した（特願２０１１−２６０４６３。以下、先願と言う）。先願に記載のディジタルシグナルプロセッサシステムは、第１データバスと、それぞれこの第１データバスにバスインターフェースを介して接続された複数の第２データバスと、前記第１データバス又は前記第２データバス上に発生し発生要因が異なる複数の割込要求の割込み要因を持つ一種以上の割込要求の入力により割込発生の通知を出力する割込み制御部とを備えている。ここで第１、第２のデータバスとはそれぞれＰＣＩバス、内部バスを言う。
【０００９】
ところで先願に記載のディジタルシグナルプロセッサシステムでは、第２データバスのデータ転送速度は第１データバスのデータ転送速度よりも高い。データ処理速度が高いバスインターフェース部にデータ転送速度が異なるデータバスを接続したディジタルシグナルプロセッサシステムでは、ＤＳＰカード上にて多種多様な外部割込みを扱う場合、重要な割込みに対して適切に応答できない。
【課題を解決するための手段】
【００１０】
このような課題を解決するため、一実施形態によれば、それぞれデータ転送速度が異なる複数のデータバスと、これらのデータバス間のバスインターフェースと、このバスインターフェースに設けられた高速シリアル通信部と、この高速シリアル通信部による前記バスインターフェースからの受信割込みにより高速シリアルデータに対して信号処理を行う少なくとも一つの第１ＤＳＰと、それぞれＤＳＰ外を発生要因とする複数の外部割込要求の発生により前記バスインターフェースに発生する送受信割込みが予め上位に順位付けされた複数の割込み発生源のうちの対応する複数の発生源情報を出力する外部割込み制御部と、この外部割込み制御部からの前記複数の発生源情報により前記複数の外部割込要求の何れかを選択する判定処理および前記外部割込要求に対応する外部割込み処理を行う第２ＤＳＰと、を備え、この第２ＤＳＰは前記高速シリアルデータの一回の送受信の期間毎に前記外部割込み処理および最も優先度の高い外部割込要求の処理を完了させるディジタルシグナルプロセッサシステムが提供される。
【００１１】
また、別の一実施形態によれば、バスインターフェースを介して接続されそれぞれデータ転送速度が異なる複数のデータバス、複数のＤＳＰ、外部割込み制御部および前記バスインターフェースに設けられた高速シリアル通信部を有するＤＳＰカード上でのＤＳＰ外を発生要因とする複数の外部割込要求の発生により、前記外部割込み制御部が前記バスインターフェースに発生する送受信割込みを上位とする予め順位付けされた複数の割込み発生源のうちの対応する複数の発生源情報を出力し、前記複数のＤＳＰのうちの何れかが前記複数の発生源情報により前記複数の外部割込要求の何れかを選択判定して前記外部割込要求に対応する外部割込み処理を開始し、前記ＤＳＰが高速シリアルデータの一回の送受信の期間内に前記外部割込み処理および最も優先度の高い外部割込要求の処理を完了させるディジタルシグナルプロセッサシステムにおける割込み処理方法が提供される。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係るディジタルシグナルプロセッサシステムのブロック図である。
【図２】実施の形態に係るディジタルシグナルプロセッサシステムにおける複数種類の割込み要因、外部割込み制御部及び第２ＤＳＰ間の接続関係を示す図である。
【図３】実施の形態に係るディジタルシグナルプロセッサシステムに用いられる第２ＤＳＰによる起動処理を説明するためのフローチャートである。
【図４】実施の形態に係るディジタルシグナルプロセッサシステムによる外部割込み処理を説明するためのフローチャートである。
【図５】実施の形態に係るディジタルシグナルプロセッサシステムによる外部割込み処理のタイムチャートの一例を示す図である。
【図６】実施の形態に係るディジタルシグナルプロセッサシステムによる判定処理例を示す図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態に係るディジタルシグナルプロセッサおよびディジタルシグナルプロセッサにおける割込み処理方法について、図１乃至図６を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
【００１４】
図１は信号処理システムのブロック図である。本実施形態に係るディジタルシグナルプロセッサシステムはレーダ装置１１から周期的に到来する受信信号の信号処理システム１０であり、それぞれ複数個のＤＳＰ２１、２２を搭載したＭ枚のＤＳＰカードにより実行される。
【００１５】
この信号処理システム１０は、基本周期毎にレーダ波の受信信号を出力するレーダ装置１１と、このレーダ装置１１からの受信信号をＡ／Ｄ（アナログｔｏディジタル）変換するＡ／Ｄ変換器１２と、このＡ／Ｄ変換器１２からの受信ディジタル信号に対しそれぞれＤＳＰプログラムによって信号処理演算を行うＭ枚のＤＳＰカード１３と、これらのＤＳＰカード１３間を接続するＶＭＥバス１４と、ＶＭＥバス１４に接続され各ＤＳＰカード１３の動作を制御するＣＰＵカード１５とを備えている。
【００１６】
レーダ装置１１は例えば５０μｓｅｃ〜１０ｍｓｅｃの基本周期毎に繰返して受信信号を出力する。一基本周期とはレーダ装置１１が送信、受信をそれぞれ１回行うための時間に実質等しい。Ａ／Ｄ変換器１２は、受信アナログ信号からディジタルビット列を出力し、高速に流れかつ大量のシリアルビット列をＤＳＰカード１３へ送る。
【００１７】
複数枚のＤＳＰカード１３はカード毎に基本周期に応じて計算時間を割当てられており、各計算時間内にそれぞれの信号処理演算を完了させる。これらのＤＳＰカード１３は受信データ列を１ビットも取りこぼさずに信号処理演算を実行する。
【００１８】
一枚目のＤＳＰカード１３は、それぞれデータ転送速度が異なるデータバス（ＰＣＩバス）１６、高速データバス２０、データバス２６、４２（以下、データバス１６、２０、２６、４２と呼ぶことがある）と、これらのデータバス１６、２０、２６、４２間を接続するバスプロトコル変換機能部１９（バスインターフェース）と、このバスプロトコル変換機能部１９に設けられた高速シリアル通信装置２８とを備えている。
【００１９】
更にＤＳＰカード１３は、この高速シリアル通信装置２８からの受信割込みにより高速シリアルデータに対して信号処理を行う複数個のＤＳＰ２１（第１ＤＳＰ）と、それぞれＤＳＰ外を発生要因とする複数の外部割込要求の発生によりバスプロトコル変換機能部１９に発生する送受信割込みが予め上位に順位付けされた複数の割込み発生源のうちの対応する複数の発生源情報を出力する外部割込み制御装置１８とを備えている。
【００２０】
更にＤＳＰカード１３は、この外部割込み制御装置１８からの複数の発生源情報により複数の外部割込要求の何れかを選択する判定処理および選択した外部割込要求に対応する割込みハンドラの実行による外部割込み処理を行うＤＳＰ２２（第２ＤＳＰ）と、を備えており、このＤＳＰ２２は高速シリアルデータの一回の送受信の期間毎に外部割込み処理および最も優先度の高い外部割込要求の処理を完了させるようにしている。
【００２１】
ＤＳＰカード１３は、ＤＳＰ２１、２２の内部プログラムの実行結果をこれらのＤＳＰ２１、２２から信号線２３を介してパソコン２４へ低速で送る汎用のシリアル通信装置（ＵＡＲＴ［Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ］）２５を備えてもよい。ＤＳＰカード１３は、データバス２６を介してＤＳＰ２１、２２用の起動プログラムを保持するフラッシュＲＯＭ２７と、揮発性の外部記憶装置３０とを備えている。
【００２２】
バスプロトコル変換機能部１９には高速シリアル通信装置２８により８つの割込み、即ち４チャネル分のデータそれぞれについて受信完了時及び送信完了時に送受信割込みが発生する。データバス１６にはＰＣＩ−ＶＭＥブリッジ装置２９が接続されている。データバス２６にはＵＡＲＴ割込みが発生する。バスプロトコル変換機能部１９内に設けられたユーティリティプログラムのウォッチドッグタイマ、温度センサ及び電源監視センサなどからの割込みが発生する。
【００２３】
バスプロトコル変換機能部１９は互いにバス幅やデータ転送単位が異なるデータバス１６、２０、２６、４２の間で、これらのバスのプロトコルに応じてデータをプロトコル変換してから転送する。
【００２４】
高速シリアル通信装置２８は例えば４チャネル分の受信データ及び送信データを外部記憶装置３０に入出力する。高速シリアル通信装置２８は予め決められた個数のビット列の受信により一回の受信完了割込みを出力し、決められた量のビットデータの送信により一回の送信完了割込みを出力する。
【００２５】
複数個のＤＳＰ２１は何れも信号処理演算用であり、これらのＤＳＰ２１は外部割込み制御装置１８からの信号処理対象データの受信割込の発生を受けたＤＳＰ２２の指令により信号処理演算を実行する。高速シリアル通信装置２８による受信完了割込みの出力を契機としてＤＳＰ２１群は一回の信号処理演算を行う。受信データに対する外部割込み間隔が、レーダ装置１１側の一基本周期に合うようにＤＳＰカード１３上での各ＤＳＰ２１の処理タイミングが合わせられている。また、ＤＳＰ２１は小容量の記憶領域を有する内部メモリ４０と、データをＤＭＡ転送するＤＭＡコントローラ４１とを有する。内部メモリ４０はプログラム及びデータを格納する。ＤＭＡコントローラ４１はこの内部メモリ４０へフラッシュＲＯＭ２７又は、外部記憶装置３０とデータのやりとりを行う。
【００２６】
外部割込み制御装置１８は割込要求の受信により割込発生通知用の端子３３から割込発生を通知する。外部割込み制御装置１８が扱う割込み元を、点線（１）、（２）、（３）に示す。外部割込み制御装置１８が出力する割込み信号は、点線（４）に示すとおりＤＳＰ２２へ入力する。
【００２７】
図２は実施形態に係るディジタルシグナルプロセッサシステムにおける複数例えば６４種類の割込み要因、外部割込み制御装置１８及びＤＳＰ２２間の接続関係を示す図である。既述の符号はそれらと同じ要素を表す。ＩＮＴ０〜ＩＮＴ６３はＤＳＰ外の複数の割込発生源による外部割込要求信号名を表す発生源情報である。
【００２８】
予め登録により割込み発生源は６４種類まで外部割込み制御装置１８へ入力可能である。外部割込み制御装置１８は、割込み発生源から入力があった場合、ＤＳＰ２２へ外部割込み発生を通知する。外部割込み制御装置１８はこのＤＳＰ２２との間に、割込マスクレジスタ３４、４３、割込ＥＯＩ(Ｅｎｄ Ｏｆ Ｉｎｔｅｒｒｕｐｔ)レジスタ３５、４４、割込ステータスレジスタ３６、４５を有する。以下、これらを総称してレジスタ３４、３５、３６、４３、４４、４５と呼ぶことがある。各レジスタ３４、３５、３６、４３、４４、４５のレジスタ幅は、ＤＳＰ２２が外部のデータバス２６に対し、一度にアクセス可能な最大ビット幅を有する。
【００２９】
外部割込み制御装置１８は、６４種類の発生源情報に対してそれぞれ高速応答グループ又は低速応答グループに分割して割付け登録してある。バスプロトコル変換機能部１９が内蔵する高速シリアル通信機能や、ＰＣＩバス割込みなど、高速応答が必要な外部割込みは、高速応答グループへ予め割付けられている。一方、温度割込みや、ＵＡＲＴ割込みなど、高速応答が不要な外部割込みは、低速応答グループへ予め割付けられている。
【００３０】
具体的には外部割込み制御装置１８は、低速応答グループ用の割込マスクレジスタ３４及び高速応答グループ用の割込マスクレジスタ４３を内部に持ち、割込マスクレジスタ３４、４３へのリード、ライトにより割込み応答の可否を制御する。外部割込み制御装置１８は低速応答、高速応答の各グループ用にそれぞれ割込ステータスレジスタ３６、４５を内部に持ち、割込ステータスレジスタ３６、４５により外部割込み制御装置１８は割込み要因を特定し、割込み発生源をＤＳＰ２２へ通知する。更に外部割込み制御装置１８は割込み処理が終了したかどうかを識別する割込ＥＯＩレジスタ３５、４４を低速応答、高速応答の各グループ用にそれぞれ持つ。外部割込み制御装置１８は割込ＥＯＩレジスタ３５、４４により割込み発生源毎に割込み処理を終了させる。
【００３１】
外部割込み制御装置１８は、高速応答グループからの３２本の信号を端子３７より並列入力され、低速応答グループからの３２本の信号を別の端子３７より並列入力される。外部割込み制御装置１８は各信号値によりレジスタ３４、３５、３６、４３、４４、４５へライトする。これらレジスタ３４、３５、３６、４３、４４、４５は、同じビット割付けパターンを有してもよい。例えば６４ビットのうち、ＬＳＢがＩＮＴ０を表し、ＭＳＢがＩＮＴ３１を表すように予め割付けられてもよい。
【００３２】
外部割込み制御装置１８は、外部割込みの優先度を持たせず、同図左方の外部割込みの入力信号のＯＲ結果をＤＳＰ２２へ出力する。つまり外部割込み制御装置１８は複数の入力信号間で優先度を付けずに複数非同期で各レジスタ３４、３５、３６、４３、４４、４５に書込まれたＯＲ結果をそのままＤＳＰ２２へ通知する。外部割込み信号はＤＳＰカード１３の設計方針に従って、ＤＳＰ２２の内部割込みであるＩＲＱ０〜ＩＲＱ３のどれかに接続される。同図の例ではＩＲＱ０に接続される。
【００３３】
また、ＤＳＰ２１とＤＳＰ２２は、ＤＢＧ、ＳＷ、ＧＬＯＢＡＬ、…、ＩＲＱ０、…、ＤＭＡ０といった内部割込み発生源情報毎の内部割込みマスタレジスタ（又は割込み処理機能部）４６を備えている。内部割込マスタレジスタ４６は元々ＤＳＰＩＣに設けられた機能である。ＤＳＰ２２内の内部割込み発生源とは独立に、外部割込みの発生源情報ＩＮＴ０…が設定されており、外部割込みの発生信号は、外部割込み制御装置１８の端子３３からＤＳＰ２２の入力端子３８へ入力される。入力端子３８はメーカ仕様により予めＤＳＰＩＣに設けられた端子である。外部割込み制御装置１８が一個のＤＳＰＩＣの入力端子３８を外部割込みの入力端子として使うことにより、ＤＳＰ２２は外部割込み処理用に動作可能にされている。更にＤＳＰ２２（図１）はハードウェアとして内部メモリ４０及びＤＭＡコントローラ４１を備える。ＤＳＰ２２は他のＤＳＰ２１が演算中、外部割込みの選択判定処理と外部割込み処理とを実行する。選択判定処理とは、入力端子３８からの通知信号により一種以上の外部割込要求のうち最も優先度の高い外部割込要求を各優先順位により選択する処理を指す。
【００３４】
ＰＣＩ−ＶＭＥブリッジ装置２９は、ＶＭＥバス１４及びＤＳＰカード１３間の転送割込みを発生させる。ＰＣＩ−ＶＭＥブリッジ装置２９はＣＰＵカード１５上のＣＰＵ３１からＤＳＰカード１３への制御信号を受信する。ＰＣＩ−ＶＭＥブリッジ装置２９はバスプロトコル変換機能部１９からＣＰＵカード１５へのデータを転送する。
【００３５】
ＤＳＰカード１３は、複数Ｎ個のＤＳＰ２１、２２から構成されていることから、ブート対象のＤＳＰ２１、２２は１個または複数個存在する。２枚目からＭ枚目の各ＤＳＰカード１３の構成は１枚目のＤＳＰカード１３の構成と同じである。
【００３６】
本実施形態に係るディジタルシグナルプロセッサシステムにおける割込み処理方法は複数のＤＳＰ２１、２２を実装したＤＳＰカード１３内にて複数発生要因且つ非同期の外部割込みを漏れなく受信する方法である。この割込み処理方法は、ＤＳＰカード１３上での非同期複数の外部割込要求の発生により外部割込み制御装置１８が複数の外部割込要求にそれぞれ対応する複数の発生源情報を出力し、ＤＳＰ２２がその出力により複数の外部割込要求の何れかの選択判定処理を行って外部割込み処理を開始し、ＤＳＰ２２が高速シリアルデータの一回の送受信の期間内に外部割込み処理および最も優先度の高い外部割込要求の処理を完了させる。
【００３７】
上述の構成の信号処理システム１０が起動されると、一枚目のＤＳＰカード１３上のＤＳＰ２１、ＤＳＰ２２の各ＤＭＡコントローラ４１はプログラムを内部メモリ４０に転送する。プログラムによりＤＳＰ２１はスレーブＤＳＰとして機能し、ＤＳＰ２２はマスタＤＳＰとして機能する（以下、ＤＳＰ２２をマスタＤＳＰ２２と呼び、各ＤＳＰ２１をスレーブＤＳＰ２１と呼ぶことがある）。
【００３８】
ＤＳＰカード１３内における、ブート手順のフローチャートを図３に示す。図３は実施形態に係るディジタルシグナルプロセッサシステムに用いられるマスタＤＳＰ２２による起動処理を説明するためのフローチャートである。
【００３９】
ステップＡ１において、マスタＤＳＰ２２へ電源が投入される。ステップＡ２において、マスタＤＳＰ２２は、フラッシュＲＯＭ２７からプログラムを、内部メモリ４０へロードする。ステップＡ３では、外部割込みに先立って内部割込みが処理される。即ち、マスタＤＳＰ２２は予め決められた情報に基づき、内部割込みを受信するため内部割込マスタレジスタ４６を設定する。続いて、マスタＤＳＰ２２は外部割込みを受信するため割込マスクレジスタ３４、４３を設定する。更に外部割込み対応した割込みハンドラも併せてマスタＤＳＰ２２は登録する。
【００４０】
図６（ａ）は割込マスクレジスタ３４、４３のマスク例を示す図である。ビット値ハイが割込受信可を示しビット値ローが割込受信否を示し、空欄はビット値ローを表す。高速応答グループの割込要求信号ＩＮＴ０〜ＩＮＴ３１のうち、データバス１６上の第１チャネルの受信割込みに割当てられたＩＮＴ０のマスクや、第３チャネルの受信割込みに割当てられたＩＮＴ４のマスクを外部割込み制御装置１８は高速シリアル通信装置２８用に解除する。
【００４１】
必要な設定が終わった後、マスタＤＳＰ２２は処理開始通知を待つ。図３のステップＡ４において、マスタＤＳＰ２２は入力端子３８を介して外部割込み制御装置１８から処理開始通知を受信したかどうかを判定する。受信しない間、マスタＤＳＰ２２は待機する（ＮＯルート）。
【００４２】
処理開始通知を受信後、ＹＥＳルートを通り、ステップＡ５においてマスタＤＳＰ２２は外部割込みの発生に併せて割込み処理を行った後、演算処理を実行する。例えばディジタルフィルタ処理やＦＦＴ処理などの演算をＤＳＰ２１、ＤＳＰ２２が実行する。
【００４３】
この演算処理の実行中、ステップＡ６においてマスタＤＳＰ２２はＣＰＵ３１から終了指令を受けたかどうかを判定している。マスタＤＳＰ２２が終了指令を受けない間、ＮＯルートを通り、マスタＤＳＰ２２は演算処理を続ける（ステップＡ４、Ａ５）。ステップＡ６において、マスタＤＳＰ２２が終了指令を受けると、ＹＥＳルートを通り、ステップＡ７においてマスタＤＳＰ２２は終了処理を行う。演算処理終了後、マスタＤＳＰ２２は再度処理開始通知を待つ（ステップＡ４）。
【００４４】
図４はマスタＤＳＰ２２による外部割込み処理を説明するためのフローチャートである。図５はマスタＤＳＰ２２による外部割込み処理のタイムチャートの一例を示す図である。図５ではＤＳＰカード１３内で、割込み（外部割込み要求）１，２，３が発生した例で説明する。割込み優先度は、割込み１＞割込み２＞割込み３とする。例えば割込み１及び割込み２は高速応答グループの外部割込みに割付けられたものである。割込み３は低速応答グループの外部割込みに割付けられたものである。
【００４５】
外部割込み制御装置１８が出力する割込み信号を受けて、ＤＳＰ２２は図４の外部割込み処理の実行を開始する。ステップＢ１において外部割込みか否かをマスタＤＳＰ２２は判定し、内部割込みである場合、ＮＯルートを通り、マスタＤＳＰ２２はステップＢ２において内部割込みに対する処理を実行して割込み処理を終える。ステップＢ１において外部割込みである場合、マスタＤＳＰ２２はＹＥＳルートを通り、ステップＢ３において、割込ステータスレジスタ３６（高速応答ステータスレジスタと表記されている）を読出す。ステップＢ４において、マスタＤＳＰ２２は割込ステータスレジスタ３６のバリュー（真値）が０よりも大きいかどうかを判定する。
【００４６】
割込ステータスレジスタ３６の一例を図６（ｂ）に示す。例えば割込み１に相当するＩＮＴ０のビットの存在により、そのバリューが０よりも大きいとき、マスタＤＳＰ２２はステップＢ４のＹＥＳルートを通り、ステップＢ６において割込ステータスレジスタ３６のビット番号を繰返しの変数ｉとするｆｏｒ文を持つソフトウェアによって外部割込みの選択判定処理の実行を開始する。
【００４７】
ステップＢ７においてマスタＤＳＰ２２はビット値が１か否かを判定する。１である場合、マスタＤＳＰ２２はＹＥＳルートを通り、ステップＢ８においてマスタＤＳＰ２２はビット番号「０」に対する割込み処理を実行する。１でない場合、ＮＯルートを通り、ステップＢ１０においてマスタＤＳＰ２２は繰返し変数ｉを増大させてステップＢ７へ戻る。
【００４８】
図５を参照すると、マスタＤＳＰ２２は割込ステータスレジスタ３６のリード処理を開始する時点ではＤＳＰカード１３の割込み発生状態は図５（ａ）の状態にあるとする。図５（ａ）に示すように、時刻ｔ０において割込み１、割込み３が発生しているとする。このとき、図６（ｂ）のように低速用の割込ステータスレジスタ４５に一つだけ割込み３に相当するビットへのハイの書込み発生するとする。
【００４９】
図５（ｂ）に示すように、時刻ｔ１から時刻ｔ２までの間に、マスタＤＳＰ２２は外部割込み処理を行う。引き続き図５（ｃ）に示すように、マスタＤＳＰ２２はユーザハンドラ（割込みハンドラ）１を実行する。時刻ｔ３から時刻ｔ４までの間にユーザハンドラ１の実行が完了する。時刻ｔ３から時刻ｔ４は、ユーザハンドラ１によるタスクを完了させるために要する時間である。
【００５０】
ステップＢ９においてマスタＤＳＰ２２は割込み１に対応した割込み終了処理を実行する。マスタＤＳＰ２２は図６（ｃ）に示すように高速用の割込ＥＯＩレジスタ３５の対応ビット位置に解除ビット０を書くと、外部割込み制御装置１８は高速用の割込ステータスレジスタ３６の対応するビットに０を書く。このとき、図６（ｃ）で高速応答グループの割込ステータスレジスタ３６に別の高速応答すべき割込み２が発生している。一旦マスタＤＳＰ２２は割込み１に対応した割込み終了処理を行い、外部割込み処理を終える。優先度が最も高い割込み１に対応する処理が確実に行われる。
【００５１】
ステップＢ９の後、再度、ステップＢ１、Ｂ３、Ｂ４を経て割込み２のための２回目のステップＢ６にマスタＤＳＰ２２は進む。図５の時刻ｔ４において外部割込み２、３が発生中である。ここで図５（ｄ）、図６（ｃ）のように、高速応答グループの割込ステータスレジスタ値より、割込み２が発生している。
【００５２】
マスタＤＳＰ２２はステップＢ７においてマスタＤＳＰ２２はソフトウェアによって外部割込みの選択処理の開始により、ソフトウェアが繰返し変数ｉを増加させながら割込み要因の小さい順番に処理を行うことから、ステップＢ８においてＤＳＰ２２は再度外部割込み処理を実行する。割込み２が割込３よりも先に対応され、割込み２に対応する処理が行われる。ユーザハンドラ２のタスクはｔ７から時刻ｔ８まで続く。ステップＢ９においてマスタＤＳＰ２２は割込み２の割込み終了処理を実行する（図６（ｄ））。
【００５３】
ステップＢ９の後、再度、ステップＢ１、Ｂ３を経てステップＢ４において、マスタＤＳＰ２２は高速応答グループの割込みステータスレジスタ値が０であることを判定し（図６（ｄ））、ＮＯルートを通り、ステップＢ５の処理に進む。
【００５４】
ステップＢ５では続いて低速応答グループの割込ステータスレジスタ４５をマスタＤＳＰ２２がリードし、割込み３が発生していることによって、図５（ｅ）のようにマスタＤＳＰ２２は割込み３に対応した処理を行う。３つの外部割込み処理をマスタＤＳＰ２２は終える。
【００５５】
以上により、優先度に応じて外部割込み処理を行うことで、割込みの取りこぼしを防ぐことが可能である。高速応答グループと低速応答グループとに分けて全ての割込源を分けることにより、最も重要度の高い送受信割込みによるデータ送受信を守ることができる。
【００５６】
図５では割込み３が時刻ｔ０で上がっており、この割込み３は割込み２よりも先に上がっているにも関わらず、時刻ｔ４において、後から入った割込み２が割込み３に優先して処理される。マスタＤＳＰ２２は割込み要因の高速応答すべきグループからその優先順位が高い順番に処理を行うことから、時系列に入った割込み２、３間の順番に関わらず割込み２に対応する処理が優先的に処理される。
【００５７】
信号処理システム１０における割込み処理方法によれば、レーダ装置１１からの受信完了割込みや、パソコン２４へのデバッグ用表示データの送信完了割込み、及びＣＰＵカード１５からの送受信割込み等、互いに非同期に発生する複数種類の割込要求信号が処理される。必ず高い優先順位から割込要求が処理されるため、たとえ割込み１が連続して発生した場合でも、全ての割込み１の外部割込み処理を漏れなく実行することができる。優先度に応じて外部割込み処理を行うことで、ＤＳＰカード１３は重要な外部割込みの取りこぼしを防ぐことが可能である。
【００５８】
本実施形態に係るディジタルシグナルプロセッサシステムおよびディジタルシグナルプロセッサシステムにおける割込み処理方法によれば、割込要因の数が増大したとしても、基本周期内で優先度の高い外部割込みを処理できる。また、ＤＳＰ内部割込み及びＤＳＰ外部割込みを区別することなく、全ての割込みを処理することができる。
【００５９】
高速データバス２０とこの高速データバス２０のデータ転送速度に比べて相対的に遅いデータ転送速度を持つデータバス１６とが併存している状況下で内部割込み、低速応答すべき割込み及び高速応答すべき割込みが発生しても、信号処理システム１０は高速割込みに対して適切に応答できる。ＤＳＰカード１３上にて多種多様な外部割込みをあつかう場合において重要な割込みに対して適切に応答できるようになる。５０μ秒もの周期でデータを処理することは、パソコンＣＰＵでは全く不可能である。パソコンによって多数の割込みを処理するために複数のＣＰＵを設けたとしても処理速度はＤＳＰカード１３による処理速度に到底及ばす、ＤＳＰカード１３のように低消費電力で処理を続けることはできない。
【００６０】
尚、上記の実施形態は実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。外部割込み制御装置１８の機能はＦＰＧＡにより実行される。例えば図２では外部割込み発生源は、最大６４種類まで登録されているが、外部割込み発生源の種別や個数は種々変更可能である。ビット割付けの仕方を変えること、又は上記３本のレジスタ群と実質同じ機能を有する複数本のレジスタを使うことによって判定処理を実施したに過ぎない実施品に対しても本実施形態に係るディジタルシグナルプロセッサシステムの優位性は何ら損なわれるものではない。
【００６１】
いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６２】
１０…信号処理システム（ディジタルシグナルプロセッサシステム）１１…レーダ装置、１２…Ａ／Ｄ変換器、１３…ＤＳＰカード、１４…ＶＭＥバス、１５…ＣＰＵカード、１６…ＰＣＩバス、１８…外部割込み制御装置（外部割込み制御部）、１９…バスプロトコル変換機能部（バスインターフェース）、２０…データバス、２１…ＤＳＰ（第１ＤＳＰ）、２２…ＤＳＰ（第２ＤＳＰ）、２３…信号線、２４…パソコン、２５…シリアル通信装置、２６…データバス、２７…フラッシュＲＯＭ、２８…高速シリアル通信装置（高速シリアル通信部）、２９…ＰＣＩ−ＶＭＥブリッジ装置、３０…外部記憶装置、３１…ＣＰＵ、３３…端子、３４，４３…割込マスクレジスタ（外部割込マスクレジスタ）、３５，４４…割込ＥＯＩレジスタ（外部割込ＥＯＩレジスタ）、３６，４５…割込ステータスレジスタ（外部割込ステータスレジスタ）、３７，３９…端子、３８…入力端子、４０…内部メモリ、４１…ＤＭＡコントローラ、４２…データバス、４６…内部割込みマスタレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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