(57)【要約】【課題】ソース電極・ドレイン電極に対する半導体形成のアライメントずれやパターン幅ばらつきの影響が小さい、薄膜トランジスタを提供する。【解決手段】絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視でゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、間隙が、間隔が一定の第１の領域と間隔が漸増する第２の領域とを有し、半導体パターンが、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含む形状である。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、前記間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、
前記間隙が、間隔が一定の第１の領域と間隔が漸増する第２の領域とを有し、前記半導体パターンが、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含む形状であることを特徴とする薄膜トランジスタ。
【請求項２】
前記ゲート電極がゲート配線に接続され、前記ソース電極がソース配線に接続された、マトリクス状の薄膜トランジスタであって、前記半導体パターンが、前記ソース配線に沿った等幅ストライプ形状であり、複数の薄膜トランジスタの半導体がつながって成ることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、前記間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、
前記間隙が、間隔が一定の第１の領域と間隔が漸増する第２の領域とを有し、前記半導体パターンが、前記第１の領域には形成されており、前記第２の領域には必ずしも形成されていないことを特徴とする薄膜トランジスタ。
【請求項４】
前記ゲート電極がゲート配線に接続され、前記ソース電極がソース配線に接続された、マトリクス状の薄膜トランジスタであって、前記半導体パターンが、前記ソース配線に沿ったストライプ形状であり、複数の薄膜トランジスタの半導体がつながって成ることを特徴とする請求項３記載の薄膜トランジスタ。
【請求項５】
絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層するように形成する工程と、前記間隙に領域を有する半導体パターンを印刷する工程とを少なくとも有する薄膜トランジスタの製造方法であって、
前記間隙が、間隔が一定の第１の領域と間隔が漸増する第２の領域とを有し、前記半導体パターンの印刷を、前記第１の領域の全体と前記第２の領域の一部とを含むように行うことを特徴とする薄膜トランジスタの製造方法。
【請求項６】
前記半導体パターンの印刷パターンが、ソース配線に沿った等幅ストライプ形状であることを特徴とする請求項５記載の薄膜トランジスタの製造方法。
【請求項７】
前記第１の領域の全体と前記第２の領域の一部とを含むように印刷された前記半導体パターンの前記印刷パターンのうち、前記第２の領域に印刷された半導体が、前記第１の領域に吸収されることを特徴とする請求項５または６記載の薄膜トランジスタの製造方法。
【請求項８】
前記第２の領域の前記間隙と、前記半導体パターンの前記印刷パターンとの重なりが、鋭角を有することを特徴とする請求項５〜７のいずれか１項記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法に関し、特に、フレキシブル基板や印刷法に適した薄膜トランジスタおよびその製造方法に係る。
【背景技術】
【０００２】
半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ-Ｓｉ）やポリシリコン（ｐｏｌｙ-Ｓｉ）の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）が製造され、液晶ディスプレイなどに応用されている（非特許文献１）。ＴＦＴとしては、例えば図１３のようなものが用いられている（図１３では半導体形状は、明示されていない）。ここでＴＦＴはスイッチの役割を果たしており、ゲート配線２’に与えられた選択電圧によってＴＦＴをオンにした時に、ソース配線４’に与えられた信号電圧をドレイン５に接続された画素電極５’に書き込む。書き込まれた電圧は、画素電極５’／ゲート絶縁膜３／キャパシタ電極１０によって構成される蓄積キャパシタに保持される。ゲート絶縁膜３は、ゲート電極２、ゲート配線２’、キャパシタ電極１０、および、キャパシタ配線１０’よりも上層にあり、ソース電極４、ソース配線４’、ドレイン電極５、画素電極５’、および、図示しない半導体パターンよりも下層にある。キャパシタ電極１０にはキャパシタ配線１０’から電圧が印加される。ここで、ＴＦＴアレイの場合、ソースおよびドレインの働きは書き込む電圧の極性によって変わるため、動作の特徴でソースおよびドレインの名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】松本正一編著：「液晶ディスプレイ技術  −アクティブマトリクスＬＣＤ−」産業図書、１９９６年１１月発行、ｐ．５５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、有機半導体や酸化物半導体が登場し、２００℃以下の低温でＴＦＴを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。フレキシブルという特長以外に、軽量、壊れにくい、薄型化できるというメリットも期待されている。また、印刷によってＴＦＴを形成することにより、安価で大面積なディスプレイが期待されている。
【０００５】
ところで、フレキシブル基板を用いた場合や印刷法を用いた場合、リジッド基板およびフォトリソ法を用いた場合に比べてアライメントずれが大きくなる。フレキシブル基板は、基板自体の位置精度が悪いため、印刷法は、印刷時の移動による位置精度悪化のためである。また、インクの粘度が小さい場合、印刷後の流動により、半導体印刷のパターン幅がばらつくという問題があった。
【０００６】
薄膜トランジスタの電流特性に最も影響する寸法パラメータは、チャネル長Ｌとチャネル幅Ｗである。チャネルは半導体中を電流が流れる領域、チャネル長Ｌは電流方向の長さ、チャネル幅Ｗは電流に垂直な方向の幅である。チャネル長Ｌはソース電極・ドレイン電極間距離でほぼ決まり、ソース電極・ドレイン電極を同一印刷で形成すればアライメントずれや半導体印刷の影響はない。しかしチャネル幅Ｗはソース電極・ドレイン電極への半導体形成のアライメントずれやパターン幅の影響が大きい。例えば図１４（ａ）〜図１４（ｃ）に示すパターンデザインの場合、図１４（ａ）が設計通りであるが、図１４（ｂ）のように半導体パターン６が右にずれるとＷが大きくなり、図１４（ｃ）のように半導体が左にずれるとＷが小さくなる。図１５（ａ）〜図１５（ｃ）に示すパターンデザインの場合、図１５（ａ）が設計通りであるが、図１５（ｂ）のように半導体パターン６の幅が大きくなるとＷが大きくなり、図１５（ｃ）のように半導体パターン６の幅が小さくなるとＷが小さくなる。Ｗが変化することになり、それに比例して電流が変化する。なお、破線は設計での半導体縁を示している。
【０００７】
このように、ソース電極・ドレイン電極への半導体のアライメントずれやパターン幅ばらつきに起因して、チャネル幅のばらつきが発生し、電流のばらつきを引き起こすという問題があった。電流の変化（ばらつき）は、液晶ディスプレイや電子ペーパーのトランジスタ、有機ＥＬの走査トランジスタでは安全係数（＝設計電流値／必要電流値）を大きくする必要が生じ、即ち過大なトランジスタを設けることになる。また、有機ＥＬの駆動トランジスタでは輝度ばらつきを生じ、画質を悪化させる。
【０００８】
本発明は、係る従来技術の状況に鑑みてなされたもので、ソース電極・ドレイン電極に対する半導体形成のアライメントずれやパターン幅ばらつきの影響が小さい、薄膜トランジスタおよびその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するための、第１の発明は、絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、前記間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、前記間隙が、間隔が一定の第１の領域と間隔が漸増する第２の領域とを有し、前記半導体パターンが、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含む形状であることを特徴とする薄膜トランジスタである。
【００１０】
第２の発明は、第１の発明において、前記ゲート電極がゲート配線に接続され、前記ソース電極がソース配線に接続された、マトリクス状の薄膜トランジスタであって、前記半導体パターンが、前記ソース配線に沿った等幅ストライプ形状であり、複数の薄膜トランジスタの半導体がつながって成ることを特徴とする薄膜トランジスタである。
【００１１】
第３の発明は、絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層されるように有し、前記間隙に領域を有する半導体パターンを有する薄膜トランジスタであって、前記間隙が、間隔が一定の第１の領域と間隔が漸増する第２の領域とを有し、前記半導体パターンが、前記第１の領域には形成されており、前記第２の領域には必ずしも形成されていないことを特徴とする薄膜トランジスタである。
【００１２】
第４の発明は、第３の発明において、前記ゲート電極がゲート配線に接続され、前記ソース電極がソース配線に接続された、マトリクス状の薄膜トランジスタであって、前記半導体パターンが、前記ソース配線に沿ったストライプ形状であり、複数の薄膜トランジスタの半導体がつながって成ることを特徴とする薄膜トランジスタである。
【００１３】
第５の発明は、絶縁基板上に、ゲート電極と、ゲート絶縁膜と、平面視で前記ゲート電極と重なる領域に互いの間隙を有するソース電極およびドレイン電極とを、順に積層するように形成する工程と、前記間隙に領域を有する半導体パターンを印刷する工程とを少なくとも有する薄膜トランジスタの製造方法であって、前記間隙が、間隔が一定の第１の領域と間隔が漸増する第２の領域とを有し、前記半導体パターンの印刷を、前記第１の領域の全体と前記第２の領域の一部とを含むように行うことを特徴とする薄膜トランジスタの製造方法である。
【００１４】
第６の発明は、第５の発明において、前記半導体パターンの印刷パターンが、ソース配線に沿った等幅ストライプ形状であることを特徴とする薄膜トランジスタの製造方法である。
【００１５】
第７の発明は、第５または第６の発明において、前記第１の領域の全体と前記第２の領域の一部とを含むように印刷された前記半導体パターンの前記印刷パターンのうち、前記第２の領域に印刷された半導体が、前記第１の領域に吸収されることを特徴とする薄膜トランジスタの製造方法である。
【００１６】
第８の発明は、第５〜第７のいずれかの発明において、前記第２の領域の前記間隙と、前記半導体パターンの前記印刷パターンとの重なりが、鋭角を有することを特徴とする薄膜トランジスタの製造方法である。
【発明の効果】
【００１７】
本発明によれば、ソース電極・ドレイン電極に対する半導体のアライメントずれやパターン幅ばらつきの影響が小さい薄膜トランジスタおよびその製造方法を提供できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態を示すものであり、薄膜トランジスタの第１の構成例を示す平面図
【図２】本発明の実施形態を示すものであり、薄膜トランジスタの第２の構成例を示す平面図
【図３（ａ）】本発明の実施形態を示すものであり、ばらつき低減効果について第１の説明をする図
【図３（ｂ）】本発明の実施形態を示すものであり、ばらつき低減効果について第２の説明をする図
【図４（ａ）】図２の薄膜トランジスタの製造方法の一例について第１の工程を示す平面図
【図４（ｂ）】図２の薄膜トランジスタの製造方法の一例について第２の工程を示す平面図
【図４（ｃ）】図２の薄膜トランジスタの製造方法の一例について第３の工程を示す平面図
【図４（ｄ）】図２の薄膜トランジスタの製造方法の一例について第４の工程を示す平面図
【図４（ｅ）】図２の薄膜トランジスタの製造方法の一例について第５の工程を示す平面図
【図４（ｆ）】図２の薄膜トランジスタの製造方法の一例について第６の工程を示す平面図
【図５】本発明の実施形態を示すものであり、薄膜トランジスタの一例を示す平面図
【図６（ａ）】図５の薄膜トランジスタの製造方法の一例について第１の工程を示す平面図
【図６（ｂ）】図５の薄膜トランジスタの製造方法の一例について第２の工程を示す平面図
【図６（ｃ）】図５の薄膜トランジスタの製造方法の一例について第３の工程を示す平面図
【図７】本発明の実施形態を示すものであり、薄膜トランジスタの第３の構成例を示す平面図
【図８】本発明の実施形態を示すものであり、薄膜トランジスタの第４の構成例を示す平面図
【図９（ａ）】本発明の実施形態を示すものであり、半導体流動効果について第１の説明をする平面図
【図９（ｂ）】本発明の実施形態を示すものであり、半導体流動効果について第２の説明をする平面図
【図１０（ａ）】図８の薄膜トランジスタの製造方法の一例について第１の工程を示す平面図
【図１０（ｂ）】図８の薄膜トランジスタの製造方法の一例について第２の工程を示す平面図
【図１０（ｃ）】図８の薄膜トランジスタの製造方法の一例について第３の工程を示す平面図
【図１０（ｄ）】図８の薄膜トランジスタの製造方法の一例について第４の工程を示す平面図
【図１０（ｅ）】図８の薄膜トランジスタの製造方法の一例について第５の工程を示す平面図
【図１０（ｆ）】図８の薄膜トランジスタの製造方法の一例について第６の工程を示す平面図
【図１０（ｇ）】図８の薄膜トランジスタの製造方法の一例について第７の工程を示す平面図
【図１１】本発明の実施形態を示すものであり、薄膜トランジスタの一例を示す平面図
【図１２（ａ）】図１１の薄膜トランジスタの製造方法の一例について第１の工程を示す平面図
【図１２（ｂ）】図１１の薄膜トランジスタの製造方法の一例について第２の工程を示す平面図
【図１２（ｃ）】図１１の薄膜トランジスタの製造方法の一例について第３の工程を示す平面図
【図１２（ｄ）】図１１の薄膜トランジスタの製造方法の一例について第４の工程を示す平面図
【図１３】従来技術を示すものであり、薄膜トランジスタの構成例を示す平面図
【図１４（ａ）】従来技術を示すものであり、薄膜トランジスタの第１のパターンデザイン例を示す平面図
【図１４（ｂ）】図１４（ａ）のパターンデザインにおける第１のパターンずれを示す平面図
【図１４（ｃ）】図１４（ａ）のパターンデザインにおける第２のパターンずれを示す平面図
【図１５（ａ）】従来技術を示すものであり、薄膜トランジスタの第２のパターンデザイン例を示す平面図
【図１５（ｂ）】図１５（ａ）のパターンデザインにおける第１のパターンずれを示す平面図
【図１５（ｃ）】図１５（ａ）のパターンデザインにおける第２のパターンずれを示す平面図
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、以下に図面を使用して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。
【００２０】
[第１の実施形態]
本発明の第１の実施形態に係る薄膜トランジスタの例を、図１、図２、図５に平面図で示す。図１、図２、図５に示すように、本実施形態に係る薄膜トランジスタは、絶縁基板１上に、ゲート電極２、ゲート配線２’、キャパシタ電極１０、および、キャパシタ配線１０’を有し、その上にゲート絶縁膜３を有し、その上に、上から見て前記ゲート電極２と重なる領域に間隙を有するソース電極４・ドレイン電極５、ソース配線４’、および、ドレイン電極５に接続された画素電極５’を有し、該ソース電極４とドレイン電極５との間隙に領域を有するような半導体パターン６を有する薄膜トランジスタである。また、当該薄膜トランジスタにおいて、該ソース電極４とドレイン電極５との間隙が、間隔が一定の領域と間隔が漸増する領域とを有し、半導体パターン６が、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含む形状である。当該間隔が一定の領域は、図５のように直線状でもよいし、図１のように角ばったコーナ部を有する多角形状でもよいし、図２のように丸まったコーナ部を有する曲線形状でもよい。なお、絶縁基板１は図１、図２、図５において最下層の全体に広がっているため、特に境界線は示しておらず、このことは他の図においても同様とする。また、ソース配線４’は、薄膜トランジスタの各ソース電極４とソース駆動回路出力とを接続する部分を指しているが、図面上ではソース配線４’がソース電極４を兼ねている、即ちソース配線４’の一部がソース電極４となっているため、ソース電極４に符号４’を併記した。
【００２１】
図３（ａ）および図３（ｂ）を用いて、半導体パターン６の縁が、間隔が漸増する領域にある効果について説明する。従来のように半導体パターン６の縁が間隔一定値Ｌの部分にある場合（図３（ａ））、半導体パターン６の縁（実線）が設計位置（破線）よりΔｘだけずれると、チャネル幅／チャネル長はΔｘ／Ｌだけ変化する。一方、本実施形態（図３（ｂ））の場合、間隔が漸増する部分のチャネル幅／チャネル長はＷ１／（Ｌ１−Ｌ）×ｌｎ［｛（Ｌ１−Ｌ）／Ｗ２＋Ｌ｝／Ｌ］となり、半導体パターンの縁がΔｘずれると、チャネル幅／チャネル長はΔｘ／｛（Ｌ１−Ｌ）／Ｗ１×Ｗ２＋Ｌ｝だけ変化するが、この値は従来値のＬ／｛（Ｌ１−Ｌ）／Ｗ１×Ｗ２＋Ｌ｝倍に小さくなっている（Ｌ１＞Ｌの場合）。ただし、Ｌは間隔一定部の間隔、Ｌ１は広がった先での間隔、Ｗ１はテーパーに対応するｘ方向寸法、Ｗ２はテーパー開始位置から半導体縁までの設計値である。例えばＬ＝１０μｍ、Ｌ１＝３０μｍ、Ｗ１＝２０μｍ、Ｗ２＝１０μｍの場合、チャネル幅／チャネル長の変化量は従来の半分になる。この効果により、チャネル幅のばらつきを小さく抑えられる。図１および図２では、半導体印刷のアライメントずれに起因するチャネル幅ばらつきを低減できる。図５では、半導体印刷のパターン幅ばらつきに起因するチャネル幅ばらつきを低減できる。なお、上述の式はテーパーが直線状に広がった場合であるが、テーパーが直線状でなくても類似の効果があり、本発明は直線状のテーパーに限定するものではない。
【００２２】
また、図４、図６に示すように本実施形態に係る薄膜トランジスタの製造方法は、絶縁基板１上に、ゲート電極２を形成する工程と、その上にゲート絶縁膜３を形成する工程と、上から見て前記ゲート電極２と重なる領域に間隙を有するソース電極４・ドレイン電極５を形成する工程と、該ソース電極４とドレイン電極５との間隙に領域を有するように半導体パターン６を印刷する工程と、を少なくとも有する薄膜トランジスタの製造方法であって、該ソース電極４とドレイン電極５との間隙が、間隔が一定の領域と間隔が漸増する領域とを有し、半導体パターン６の印刷を、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含むように行うことを特徴とする薄膜トランジスタの製造方法である。
【００２３】
絶縁基板１としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリエーテルスルホン（ＰＥＳ）、等のフレキシブルなものでもよい。
【００２４】
その上に、ゲート電極２を形成する（図４（ａ）、図６（ａ））。通常、ゲート電極２はゲート配線２’に接続されている。また、同一層にキャパシタ電極１０を有し、それがキャパシタ配線１０’に接続されていてもよい。ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
【００２５】
次に、図４（ａ）、図６（ａ）に網掛け模様で示すようにゲート絶縁膜３を形成する。ゲート絶縁膜３としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ等の無機物や、ポリビニルフェノール（ＰＶＰ）、エポキシ等の有機物を用いることができる。製法としては、スパッタ、ＣＶＤ等の真空成膜や、溶液の塗布・焼成によって得られる。
【００２６】
さらに、ソース電極４・ドレイン電極５を形成する（図４（ｂ）、図６（ｂ））。ここでソース電極４・ドレイン電極５は、上から見て前記ゲート電極２と重なる領域に間隙を有し、その間隙は、間隔が一定の領域と、間隔が漸増する領域を有する。なお、ソース電極４は通常、ソース配線４’に接続され、ドレイン電極５は通常、画素電極５’に接続されている。ソース電極４・ドレイン電極５としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、２０μｍ以下のパターンを再現性よく形成することができる。
【００２７】
そして、図４（ｂ）または図６（ｂ）の状態の基板上に半導体パターン６を形成する。このとき、半導体パターン６が、前記間隔が一定の領域の全体と、前記間隔が漸増する領域の一部とを含むように、印刷直後の半導体の印刷パターン６’を形成する（図４（ｃ）、図６（ｃ））。半導体パターン６は、各トランジスタごとに独立していてもよいし、ソース配線４’に平行な方向につながったストライプ状でもよい。半導体パターン６としては、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、Ｉｎ２Ｏ３系、Ｇａ２Ｏ３系、ＺｎＯ系、ＳｎＯ２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。
【００２８】
なお、半導体の印刷パターン６’は単純な形状が望ましい。単純な形状ほど、印刷が容易になるからである。最も好ましいのはソース配線４’に平行な等幅ストライプ形状であり、縦方向に並ぶＴＦＴの半導体がつながった形状である。この場合、縦方向のアライメントずれは特性に影響しない。次に望ましいのは、長方形を各ＴＦＴに配置した形状である。この場合、縦方向のアライメントずれが小さければ特性に影響しない。
【００２９】
こうして作製したＴＦＴのゲート配線２’およびソース配線４’に適切な波形を与えることにより、画素電極５’の電位を制御でき、電子ペーパー等の表示を行うことが可能となる。
【００３０】
場合によっては、さらに半導体パターン６を覆う封止層７（図４（ｄ））や、画素電極５’上に開口Ａを有する層間絶縁膜８（図４（ｅ）に模様を施して示す）や、該開口Ａを通じて画素電極５’に接続された上部画素電極９（図４（ｆ））を設けることもできる。半導体パターン６がストライプの場合、封止層７もストライプが望ましい。また、半導体パターン６が独立であって、封止層７がストライプでもよい。封止層７としては、フッ素樹脂などの有機物や、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の無機物、あるいはそれらの混合物、積層物などを使用することができる。製法としては、全面に成膜後、フォトリソ・エッチング・レジスト除去による方法も可能であるが、溶液をスクリーン印刷等の方法で印刷・焼成する方法がより好適である。層間絶縁膜８としてはエポキシ等の有機絶縁膜が好適であり、上部画素電極９としてはＡｇペースト等が好適であり、いずれもスクリーン印刷等の方法で印刷・焼成するのがよい。層間絶縁膜８および上部画素電極９を有する場合、ゲート配線２’およびソース配線４’に適切な波形を与えることにより、上部画素電極９の電位を制御でき、電子ペーパー等の表示を行うことが可能となる。
【００３１】
[第２の実施形態]
本発明の第２の実施形態に係る薄膜トランジスタの例を、図７、図８、図１１に平面図で示す。図７、図８、図１１に示すように本実施形態に係る薄膜トランジスタは、絶縁基板１上に、ゲート電極２、ゲート配線２’、キャパシタ電極１０、および、キャパシタ配線１０’を有し、その上にゲート絶縁膜３を有し、その上に、上から見て前記ゲート電極２と重なる領域に間隙を有するソース電極４・ドレイン電極５、ソース配線４’、および、画素電極５’を有し、該ソース電極４とドレイン電極５との間隙に領域を有するような半導体パターン６を有する。また、当該薄膜トランジスタにおいて、該ソース電極４とドレイン電極５との間隙が、間隔が一定の領域と間隔が漸増する領域とを有している。半導体パターン６は、当該間隔が一定の領域には形成されており、間隔が漸増する領域には形成されていない。当該間隔が一定の領域は、図１１のように直線状でもよいし、図７のように角ばったコーナ部を有する多角形状でもよいし、図８のように丸まったコーナ部を有する曲線形状でもよい。
【００３２】
また、図１０（ａ）〜図１０（ｆ）、図１２（ａ）〜図１２（ｄ）に示すように本実施形態に係る薄膜トランジスタの製造方法は、絶縁基板１上に、ゲート電極２を形成する工程と、その上にゲート絶縁膜３を形成する工程と、上から見て前記ゲート電極２と重なる領域に間隙を有するソース電極４・ドレイン電極５を形成する工程と、該ソース電極４とドレイン電極５との間隙に領域を有するように半導体パターン６を印刷する工程と、を少なくとも有する薄膜トランジスタの製造方法であって、該ソース電極４とドレイン電極５との間隙が、間隔が一定の領域と間隔が漸増する領域とを有し、半導体の印刷パターン６’を、間隔が一定の領域の全体と間隔が漸増する領域の一部とを含むように行うことを特徴とする薄膜トランジスタの製造方法である。
【００３３】
本実施形態の場合、上記ソース電極４とドレイン電極５との間隙のうち、図９（ａ）に示すような間隔が漸増する領域に印刷された半導体が、図９（ｂ）に示すように間隔が一定の領域に吸収される。これは、表面張力の効果である。また、上記ソース電極４とドレイン電極５との間隔が漸増する領域のソース電極４とドレイン電極５との間隙と、半導体の印刷パターン６’との重なり部が、鋭角を有する場合、半導体の吸収がスムーズに行える。
【００３４】
第１の実施形態との違いは、主に半導体インクの粘性が効いている。第１の実施形態では、インクの粘性が大きいために印刷後のインクの流動が起こりにくく、印刷パターン６’がほぼそのまま半導体パターン６となる。一方、第２の実施形態では、インクの粘性が小さいために印刷後のインクの流動が起こり易い。半導体インクの表面張力により、半導体インクは間隔が漸増する領域よりも間隔が一定の（狭い）領域にある方が安定である。また、半導体インクがソース電極４およびドレイン電極５の近傍にある方が安定なため、ソース電極４とドレイン電極５との間隙と半導体印刷パターン６’との重なり部が鋭角を有する場合、図９（ａ）のように、半導体インクがソース電極４またはドレイン電極５に引き付けられる方向と、半導体インクが間隔一定領域に引き付けられる方向が近いので、間隔一定領域に吸収される作用を強めることができる。
【００３５】
絶縁基板１としては、ガラス基板のようなリジッドなものでもよいし、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリエーテルスルホン（ＰＥＳ）、等のフレキシブルなものでもよい。
【００３６】
その上に、ゲート電極２を形成する（図１０（ａ）、図１２（ａ））。通常、ゲート電極２はゲート配線２’に接続されている。また、同一層にキャパシタ電極１０を有し、それがキャパシタ配線１０’に接続されていてもよい。ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’としては、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。
【００３７】
次に、図１０（ａ）、図１２（ａ）に網掛け模様で示すようにゲート絶縁膜３を形成する。ゲート絶縁膜３としては、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ等の無機物や、ポリビニルフェノール（ＰＶＰ）、エポキシ等の有機物を用いることができる。製法としては、スパッタ、ＣＶＤ等の真空成膜や、溶液の塗布・焼成によって得られる。
【００３８】
さらに、ソース電極４・ドレイン電極５を形成する（図１０（ｂ）、図１２（ｂ））。ここでソース電極４・ドレイン電極５は、上から見て前記ゲート電極２と重なる領域に間隙を有し、その間隙は、間隔が一定の領域と、間隔が漸増する領域とを有する。なお、ソース電極４は通常、ソース配線４’に接続され、ドレイン電極５は通常、画素電極５’に接続されている。ソース電極４・ドレイン電極５としては、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ等の金属や、ＩＴＯ等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、スクリーン印刷、グラビア印刷、フレキソ印刷、オフセット印刷等が好適である。特にグラビア印刷、フレキソ印刷、オフセット印刷は、２０μｍ以下のパターンを再現性よく形成することができる。
【００３９】
そして、前記間隔が一定の領域の全体と、前記間隔が漸増する領域の一部とを含むように、半導体の印刷パターン６’を形成する（図１０（ｃ）、図１２（ｃ））。印刷パターン６’は、前述のように、ソース電極４とドレイン電極５との間隔一定の領域に吸収される（図１０（ｄ）、図１２（ｄ））。半導体パターン６としては、ポリチオフェン系、アセン系、アリルアミン系などの有機半導体や、Ｉｎ２Ｏ３系、Ｇａ２Ｏ３系、ＺｎＯ系、ＳｎＯ２系、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＳｎＺｎＯ系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェット、ディスペンサ、フレキソ印刷等で印刷・焼成する方法が好適である。
【００４０】
なお、半導体の印刷パターン６’は単純な形状が望ましい。単純な形状ほど、印刷が容易になるからである。最も好ましいのはソース配線４’に平行な等幅ストライプ形状であり、縦方向に並ぶＴＦＴの半導体がつながった形状である。この場合、縦方向のアライメントずれは特性に影響しない。次に望ましいのは、長方形を各ＴＦＴに配置した形状である。この場合、縦方向のアライメントずれが小さければ特性に影響しない。
【００４１】
こうして作製したＴＦＴのゲート配線２’およびソース配線４’に適切な波形を与えることにより、画素電極５’の電位を制御でき、電子ペーパー等の表示を行うことが可能となる。
【００４２】
場合によっては、さらに半導体パターン６を覆う封止層７（図１０（ｅ））や、画素電極５’上に開口Ａを有する層間絶縁膜８（図１０（ｆ））や、該開口Ａを通じて画素電極５’に接続された上部画素電極９（図１０（ｇ））を設けることもできる。半導体パターン６がストライプの場合、封止層７もストライプが望ましい。また、半導体パターン６が独立であって、封止層７がストライプでもよい。封止層７としては、フッ素樹脂などの有機物や、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の無機物、あるいはそれらの混合物、積層物などを使用することができる。製法としては、全面に成膜後、フォトリソ・エッチング・レジスト除去による方法も可能であるが、溶液をスクリーン印刷等の方法で印刷・焼成する方法がより好適である。層間絶縁膜８としてはエポキシ等の有機絶縁膜が好適であり、上部画素電極９としてはＡｇペースト等が好適であり、いずれもスクリーン印刷等の方法で印刷・焼成するのがよい。層間絶縁膜８および上部画素電極９を有する場合、ゲート配線２’およびソース配線４’に適切な波形を与えることにより、上部画素電極９の電位を制御でき、電子ペーパー等の表示を行うことが可能となる。
【実施例】
【００４３】
（実施例１）
本発明の実施例について、図４（ａ）〜図４（ｃ）を用いて説明する。図２に示す素子を、図４（ａ）〜図４（ｃ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、キャパシタ電極１０を形成した（図４（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図４（ａ））。さらに、ソース電極４、ソース配線４’、ドレイン電極５、画素電極５’として、Ａｇインクを反転印刷し１８０℃で焼成することによってパターンを形成した（図４（ｂ））。さらに、ポリチオフェン溶液（粘度１００ｍＰａ・ｓ）をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した（図４（ｃ））。
【００４４】
こうして作製した薄膜トランジスタの電流ばらつきを調べたところ、後述する比較例１のばらつきの約半分になった。
【００４５】
（実施例２）
本発明の実施例について、図６（ａ）〜図６（ｃ）を用いて説明する。図５に示す素子を、図６（ａ）〜図６（ｃ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２を形成した（図６（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図６（ａ））。さらに、ソース電極４、ソース配線４’、ドレイン電極５、画素電極５’として、Ａｇインクを反転印刷し１８０℃で焼成することによってパターンを形成した（図６（ｂ））。さらに、ポリチオフェン溶液（粘度１００ｍＰａ・ｓ）をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した（図６（ｃ））。
【００４６】
こうして作製した薄膜トランジスタの電流ばらつきを調べたところ、後述する比較例２のばらつきの約半分になった。
【００４７】
（実施例３）
本発明の実施例について、図１０（ａ）〜図１０（ｄ）を用いて説明する。図８に示す素子を、図１０（ａ）〜図１０（ｄ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、キャパシタ電極１０を形成した（図１０（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図１０（ａ））。さらに、ソース電極４、ソース配線４’、ドレイン電極５、画素電極５’として、Ａｇインクを反転印刷し１８０℃で焼成することによってパターンを形成した（図１０（ｂ））。さらに、ポリチオフェン溶液（粘度１０ｍＰａ・ｓ）をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した（図１０（ｃ）〜図１０（ｄ））。
【００４８】
こうして作製した薄膜トランジスタの電流ばらつきを調べたところ、後述する比較例１のばらつきの約３分の１になった。
【００４９】
（実施例４）
本発明の実施例について、図１２（ａ）〜図１２（ｄ）を用いて説明する。図１１に示す素子を、図１２（ａ）〜図１２（ｃ）の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２を形成した（図１２（ａ））。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した（図１２（ａ））。さらに、ソース電極４、ソース配線４’、ドレイン電極５、画素電極５’として、Ａｇインクを反転印刷し１８０℃で焼成することによってパターンを形成した（図１２（ｂ））。さらに、ポリチオフェン溶液（粘度１０ｍＰａ・ｓ）をフレキソ印刷、１００℃で焼成することにより、半導体層６を形成した（図１２（ｃ）〜図１２（ｄ））。
【００５０】
こうして作製した薄膜トランジスタの電流ばらつきを調べたところ、後述する比較例２のばらつきの約３分の１になった。
【００５１】
（比較例１）
比較例について、図１４（ａ）〜図１４（ｃ）を用いて説明する。図１４（ａ）に示す素子を目指して、図４（ａ）〜図４（ｃ）と類似の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、キャパシタ電極１０を形成した。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ドレイン電極５、画素電極５’として、Ａｇインクを反転印刷し１８０℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液（粘度１００ｍＰａ・ｓ）をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した。
【００５２】
こうして作製した薄膜トランジスタは、半導体パターンの位置ずれ（図１４（ｂ）、図１４（ｃ））によると思われる電流ばらつきが発生した。
【００５３】
（比較例２）
比較例について、図１５（ａ）〜図１５（ｃ）を用いて説明する。図１５（ａ）に示す素子を目指して、図６（ａ）〜図６（ｃ）と類似の工程によって作製した。まず初めに、絶縁基板１であるＰＥＮ上に、蒸着によってＡｌを５０ｎｍ成膜し、フォトリソおよびウェットエッチによってゲート電極２、キャパシタ電極１０を形成した。次に、ポリビニルフェノール溶液をスピンコートし、１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４’、ドレイン電極５、画素電極５’として、Ａｇインクを反転印刷し１８０℃で焼成することによってパターンを形成した。さらに、ポリチオフェン溶液（粘度１０ｍＰａ・ｓ）をフレキソ印刷、１００℃焼成することにより、半導体層６を形成した。
【００５４】
こうして作製した薄膜トランジスタは、半導体パターン幅のばらつき（図１５（ｂ）、図１５（ｃ））によると思われる電流ばらつきが発生した。
【００５５】
以上の説明から理解できるように、本発明には、以下の効果がある。１つには、ソース電極とドレイン電極との間隙が、間隔が一定の第１の領域と間隔が漸増する第２の領域とを有し、第１の領域の全体と、第２の領域の一部とを含むように半導体パターンを形成することにより、アライメントずれがチャネル幅に与える影響を小さくできる。もう１つには、ソース電極とドレイン電極との間隙のうち、第２の領域に印刷された半導体が、第１の領域に吸収されることによって、チャネル幅が第１の領域でほぼ決定されるようになり、アライメントずれやパターン幅ばらつきの影響を小さくできる。第２の領域に存在する部分のソース電極とドレイン電極との間隙と半導体印刷パターンとの重なりが鋭角を有することにより、半導体の移動がよりスムーズになる。
【産業上の利用可能性】
【００５６】
本発明は、液晶表示装置、電子ペーパー、有機ＥＬ表示装置等の薄膜トランジスタに適用可能である。
【符号の説明】
【００５７】
１    …  絶縁基板
２    …  ゲート電極
２’  …  ゲート配線
３    …  ゲート絶縁膜
４    …  ソース電極
４’  …  ソース配線
５    …  ドレイン電極
５’  …  画素電極
６    …  半導体パターン
６’  …  半導体の印刷パターン
７    …  封止層
８    …  層間絶縁膜
９    …  上部画素電極
１０    …  キャパシタ電極
１０’  …  キャパシタ配線
【図１】
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【図２】
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【図３（ａ）】
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【図３（ｂ）】
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【図４（ａ）】
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【図４（ｂ）】
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【図４（ｃ）】
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【図４（ｄ）】
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【図４（ｅ）】
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【図４（ｆ）】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
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【図６（ｃ）】
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【図７】
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【図８】
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【図９（ａ）】
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【図９（ｂ）】
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【図１０（ａ）】
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【図１０（ｂ）】
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【図１０（ｃ）】
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【図１０（ｄ）】
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【図１０（ｅ）】
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【図１０（ｆ）】
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【図１０（ｇ）】
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【図１１】
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【図１２（ａ）】
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【図１２（ｂ）】
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【図１２（ｃ）】
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【図１２（ｄ）】
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【図１３】
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【図１４（ａ）】
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【図１４（ｂ）】
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【図１４（ｃ）】
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【図１５（ａ）】
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【図１５（ｂ）】
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【図１５（ｃ）】
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