(57)【要約】【課題】［ＧＨｚ］レベルの周波数のクロックで駆動しても高分解能のＰＷＭ信号を生成することができるＰＷＭ信号生成装置を簡易な設計で実現する。【解決手段】  駆動クロックＣＬＫの位相が互いに逆相となる２つのパラレルシリアル変換（ＰＳ）回路１，２に、ＰＷＭ信号の基礎となるパラレルデータを入力する。ＰＳ回路１は、第１シリアルデータを出力する。ＰＳ回路２は、第１シリアルデータと同じ周期であるが異なる内容又は異なる位相となる第２シリアルデータを出力する。２入力ＯＲ回路４は、第１シリアルデータと第２シリアルデータとの論理和をとり、これをＰＷＭ信号として出力する。【選択図】図１
2014082597.tif 000002
【特許請求の範囲】
【請求項１】
ＰＷＭ信号の基礎となる複数ビットのパラレルデータを第１シリアルデータに変換し、変換した第１シリアルデータをクロックに同期して出力する第１変換回路と、
前記パラレルデータを、前記第１シリアルデータと同じ周期で当該第１シリアルデータと異なる内容又は異なる位相となる第２シリアルデータに変換し、変換した第２シリアルデータを前記クロックの反転信号に同期して出力する第２変換回路と、
前記第１シリアルデータと前記第２シリアルデータとの論理和により前記ＰＷＭ信号を生成する演算回路と、
を備えることを特徴とするＰＷＭ信号生成装置。
【請求項２】
前記第１変換回路及び前記第２変換回路は、それぞれビット数に応じた数のラッチ回路を含んで構成されており、
前記第１変換回路のラッチ回路は、前記パラレルデータをＰＷＭ信号の１サイクル分ラッチするための第１制御信号の入力を契機に当該パラレルデータをラッチし、ラッチしたパラレルデータを前記クロックに同期して１ビットずつ出力することで前記第１シリアルデータに変換し、
前記第２変換回路のラッチ回路は、前記第１制御信号と前記クロックの半クロック分遅延した後に前記パラレルデータをラッチするための第２制御信号の入力を契機に当該パラレルデータをラッチし、ラッチしたパラレルデータの一部又は全部を前記反転信号に同期して１ビットずつ出力することで前記第２シリアルデータに変換することを特徴とする、
請求項１記載のＰＷＭ信号生成装置。
【請求項３】
前記第１変換回路及び前記第２変換回路は、それぞれ前記ラッチ回路に対応したデータ入力端子を備えており、
前記第１変換回路と前記第２変換回路との少なくとも一方の前記データ入力端子には、前記パラレルデータと所定の論理値とを入力とする論理積回路が設けられていることを特徴とする、
請求項２記載のＰＷＭ信号生成装置。
【請求項４】
前記第１変換回路及び前記第２変換回路は、それぞれ前記ラッチ回路に対応したデータ入力端子を備えており、
前記第１変換回路及び前記第２変換回路の一方の前記データ入力端子に前記パラレルデータを入力するときは、前記第１変換回路及び前記第２変換回路の他方の前記データ入力端子に所定の論理値を入力するためのセレクタが設けられていることを特徴とする、
請求項２記載のＰＷＭ信号生成装置。
【請求項５】
前記データ入力端子に入力されるパラレルデータのうち特定のビットは、前記論理値の入力タイミングを定めるコントロールビット又は前記論理値それ自体であることを特徴とする、
請求項３又は４記載のＰＷＭ信号生成装置。
【請求項６】
前記演算回路は、前記第１シリアルデータを反転する第１ＮＯＴ回路と、前記第２シリアルデータを反転する第２ＮＯＴ回路と、前記第１ＮＯＴ回路の出力と前記第２ＮＯＴ回路の出力とが入力される２入力ＮＡＮＤ回路とを含んでおり、    
前記２入力ＮＡＮＤ回路は、複数のｐＭＯＳと複数のｎＭＯＳとを含むＣＭＯＳ型のＮＡＮＤゲートで構成されており、
前記複数のｐＭＯＳのオン抵抗の和と複数のｎＭＯＳのオン抵抗との和とが等しいことを特徴とする、
請求項２乃至５のいずれかの項記載のＰＷＭ信号生成装置。
【請求項７】
前記２入力ＮＡＮＤ回路の２つの入力端子の信号は、いずれか一方の信号だけが「オン」又は「オフ」となるように制御されることを特徴とする、
請求項６記載のＰＷＭ信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ（パルス幅変調：Pulse Width Modulation）信号生成装置に関する。
【背景技術】
【０００２】
高価な高速ＰＬＬ（位相同期回路：Phase-Lockd  Loop）を用いずにＰＷＭ信号生成装置を実現する技術として、特許文献１、２の装置が提案されている。特許文献１には、リングカウンタを用いた高速ＰＷＭ信号生成装置が開示されている。特許文献２には、複数のパラレルシリアル変換回路とディレー回路とを備える高分解能ＰＷＭ波形成装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３４５２８０号公報
【特許文献２】特許第４２３１２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＰＷＭ信号生成装置でクロックの周波数を単純に［ＧＨｚ］レベルにまで高めて分解能を向上するには、回路構成が複雑になり、タイミング設計が非常に困難となる問題がある。特に、遅延回路やゲート回路では、ゲートを信号が通過するときにデューティ（ＤＵＴＹ）波形が崩れることがあるため、レイアウト設計が非常に困難となる。
例えば、特許文献２のようなＰＷＭ波形生成装置を、専用回路とレイアウトでＡＳＩＣ（Application Specific Integrated Circuit）により実現する場合、高速のＰＷＭ信号の出力回路に、複数のゲート回路が挿入される。これらのゲート回路は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）で構成される。このような構成では、ｐＭＯＳ（P-channel Metal Oxide Semiconductor）とｎＭＯＳ（N-channel Metal Oxide Semiconductor）のディメンジョンや、電気特性が異なる。そのため、ＰＷＭ信号の立ち上がり特性、立ち下がり特性を合わせて、正しいデューティ波形を得るための波形補正が必要になる。波形補正のための構成に非常に大きな設計工数が必要となる。
【０００５】
本発明は、上記の問題を解消し、［ＧＨｚ］レベルの周波数のクロックで駆動しても高分解能のＰＷＭ信号を生成することができるＰＷＭ信号生成装置を、簡易な設計で実現することを主たる課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決する本発明のＰＷＭ信号生成装置は、第１変換回路、第２変換回路及び演算回路を有する。第１変換回路は、ＰＷＭ信号の基礎となる複数ビットのパラレルデータを第１シリアルデータに変換し、変換した第１シリアルデータをクロックに同期して出力する。第２変換回路は、前記パラレルデータを、前記第１シリアルデータと同じ周期で当該第１シリアルデータと異なる内容又は異なる位相となる第２シリアルデータに変換し、変換した第２シリアルデータを前記クロックの反転信号に同期して出力する。前記演算回路は、前記第１シリアルデータと前記第２シリアルデータとの論理和により前記ＰＷＭ信号を生成する。
【発明の効果】
【０００７】
本発明のＰＷＭ信号生成装置は、同じパラレルデータを駆動クロックの位相が互いに逆相の関係にある２つの変換回路でシリアルデータに変換する。その際、２種類のシリアルデータを周期が同じで異なる内容で変換し、両者の論理和をとってＰＷＭ信号を生成する。そのため、同じタイミングでデータが立ち上がる事態が回避されるので、［ＧＨｚ］レベルの周波数のクロックで駆動しても高分解能のＰＷＭ信号を生成することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のＰＷＭ信号生成装置の概略構成図。
【図２】２入力ＡＮＤ回路の構成図。
【図３】パラレルシリアル変換回路の構成図。
【図４】２入力ＯＲ回路４の構成図。
【図５】２入力ＮＡＮＤ回路の構成図。
【図６】２入力ＮＡＮＤ回路の構成図。
【図７】ＰＷＭ信号生成処理のタイミングチャート。
【図８】ＰＷＭ信号のパターン例を示す図。
【図９】第２実施形態のＰＷＭ信号生成装置の構成図。
【図１０】２入力ＡＮＤ回路の構成図。
【図１１】ＰＷＭ信号生成処理におけるタイミングチャート。
【図１２】ＰＷＭ信号のパターン例を示す図。
【図１３】第３実施形態のＰＷＭ信号生成装置の構成図。
【図１４】ＰＷＭ信号生成処理におけるタイミングチャート。
【図１５】ＰＷＭ信号生成装置のレイアウトイメージを示す図。
【図１６】第４実施形態のＰＷＭ信号生成装置の構成図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態を説明する。
［第１実施形態］
第１実施形態のＰＷＭ信号生成装置について説明する。図１は、第１実施形態のＰＷＭ信号生成装置の概略構成図である。
【００１０】
＜ＰＷＭ信号生成装置＞
ＰＷＭ信号生成装置は、それぞれパラレルデータをシリアルデータに変換する２つのパラレルシリアル変換回路（以下、「ＰＳ回路」という）１、２を有する。
ＰＳ回路１のクロック入力端子（ＣＬＫ_ＩＮ）１０には、クロック端子１２が接続される。クロック端子１２は、インバータ３の入力端子にも接続される。インバータ３は入力信号を反転する。インバータ３の出力端子は、ＰＳ回路２のクロック入力端子１１に接続される。インバータ３は、クロック端子１２から入力されるクロックＣＬＫを反転する。そのため、ＰＳ回路１とＰＳ回路２に入力されるクロックＣＬＫは、互いに逆相となる。クロック端子１２に入力されるクロックＣＬＫは、［ＧＨｚ］の周波数のものである。
【００１１】
ＰＳ回路１の出力端子（ＤＯ）８及びＰＳ回路２の出力端子（ＤＯ）９は、それぞれ２入力ＯＲ回路４の入力端子に接続される。２入力ＯＲ回路４は、入力された２入力の論理和を判定する。この２入力ＯＲ回路４の出力端子は、ＰＷＭ信号出力端子（ＰＷＭ_ＯＵＴ）１７に接続される。
【００１２】
ＰＳ回路１のデータ入力端子（ＤＩ）６には、データ入力端子（ＤＡＴＡ_ＩＮ）１３が接続されており、これにより外部からＰＷＭ信号の基礎となるパラレルデータが入力される。ＰＳ回路２のデータ入力端子（ＤＩ）７には２入力ＡＮＤ回路５の出力端子が接続される。２入力ＡＮＤ回路５は、２入力の論理積を判定する。この２入力ＡＮＤ回路５の入力端子には、データ入力端子（ＤＡＴＡ_ＩＮ）１３とＤ−ＦＦ（遅延フリップフロップ回路）２０のＱ出力端子とが接続される。データ入力端子（ＤＡＴＡ_ＩＮ）１３からのパラレルデータは、Ｄ−ＦＦ回路２０のＤ入力端子にも入力される。Ｄ−ＦＦ回路２０は、ラッチ回路の一種であり、そのクロック端子（ＣＬＫ_ＩＮ）に入力されるクロックＣＬＫが論理１（「Ｈ」）になったときに、Ｄ入力端子の論理値と同一の論理値をＱ出力端子から出力する。
ＰＳ回路１のデータ設定端子（ＬＤ）１８には、第１制御信号（ＬＤ１信号）の入力端子１５が接続され、ＰＳ回路２のデータ設定端子（ＬＤ）１９には第２制御信号（ＬＤ２信号）の入力端子１６が接続される。ＬＤ１信号は、Ｄ−ＦＦ回路２０のクロック端子にも入力される。
【００１３】
ＰＳ回路２のデータ入力端子(ＤＩ）７には、実際には、ＰＷＭの分解能に応じて本数が変わるパラレルバスが接続される。図２は、「ｎ（ｎは自然数）＋１」本のパラレルバスが接続されるＰＳ回路２の例を示す。図２の例では、ｎ個の２入力ＡＮＤ回路５−１、５−２、・・・５−ｎの出力端子が、それぞれ対応する数のＰＳ回路２のデータ入力端子（ＤＩ−１〜ＤＩ−ｎ）７−１、７−２、・・・７−ｎに接続される。
【００１４】
２入力ＡＮＤ回路５−１、５−２、・・・５−ｎの一方の入力端子には、それぞれＤ−ＦＦ回路２０のＱ出力端子が接続される。Ｄ−ＦＦ回路２０のＤ入力端子には、データ入力端子１３から、パラレルデータであるＰＷＭ信号の「ｂｉｔ０」が入力される。その結果、各２入力ＡＮＤ回路５−１、５−２、・・・５−ｎの一方の入力端子には、「ｂｉｔ０」が入力される。２入力ＡＮＤ回路５−１、５−２、・・・５−ｎの他方の入力端子には、データ入力端子（ＤＡＴＡ_ＩＮ）１３から、ＰＷＭ信号の「ｂｉｔ１」〜「ｂｉｔｎ」が入力される。すなわち２入力ＡＮＤ回路５−１には「ｂｉｔ１」、２入力ＡＮＤ回路５−２には「ｂｉｔ２」、２入力ＡＮＤ回路５−ｎには「ｂｉｔｎ」が入力される。数値の最も大きいビットがＰＷＭ信号のＭＳＢ（最上位ビット）であり、数値の最も小さいビットがＬＳＢ（最下位ビット）である。
【００１５】
データ入力端子（ＤＡＴＡ_ＩＮ）１３の「ｂｉｔ１」〜「ｂｉｔｎ」のｎビットのデータバスラインは、それぞれＰＷＭ信号に対応するビットに接続される。データ入力端子（ＤＡＴＡ_ＩＮ）１３の「ｂｉｔ０」のデータバスラインがＤ−ＦＦ回路２０のＤ入力端子に接続されることは、上述したとおりである。これにより、データ入力端子（ＤＡＴＡ_ＩＮ）１３のバス幅はｎ＋１となる。
なお、ＰＳ回路１のデータ入力端子(ＤＩ)６については、データ入力端子１３から、ＰＷＭ信号の「ｂｉｔ１」〜「ｂｉｔｎ」が直接入力される。
【００１６】
＜ＰＳ回路＞
ここで、ＰＳ回路１，２の構成例を説明する。ＰＳ回路１，２の構成は、ＰＷＭの分解能に応じて変化する。この例では「ｎ＝８」の場合について説明する。ＰＳ回路１，２は同じ構成であるため、代表して、ＰＳ回路１について説明する。
【００１７】
図３はＰＳ回路１の構成図である。ＰＳ回路１は、Ｄ−ＦＦ回路１−１〜１−８とセレクタ１−９〜１−１６とを有する。セレクタ１−９〜１−１６は、２入力の一方を選択的に出力する。セレクタ１−９〜１−１６の一方の入力端子には、データ入力端子（ＤＩ）１−１８からのバスのビット線が接続される。
【００１８】
「ｂｉｔ１」〜「ｂｉｔ８」のビット線がそれぞれセレクタ１−９〜１−１６に対応する。すなわち、「ｂｉｔ１」がセレクタ１−９に接続される。「ｂｉｔ２」がセレクタ１−１０に接続される。「ｂｉｔ３」がセレクタ１−１１に接続される。「ｂｉｔ４」がセレクタ１−１２に接続される。「ｂｉｔ５」がセレクタ１−１３に接続される。「ｂｉｔ６」がセレクタ１−１４に接続される。「ｂｉｔ７」がセレクタ１−１５に接続される。「ｂｉｔ８」がセレクタ１−１６に接続される。
【００１９】
「ｂｉｔ２」〜「ｂｉｔ８」のビット線に対応するセレクタ１−１０〜１−１６の他方の入力端子には、それぞれＤ−ＦＦ回路１−１〜１−７のＱ出力端子が接続される。具体的には、Ｄ−ＦＦ回路１−１のＱ入力端子がセレクタ１−１０に接続される。Ｄ−ＦＦ回路１−２のＱ入力端子がセレクタ１−１１に接続される。Ｄ−ＦＦ回路１−３のＱ入力端子がセレクタ１−１２に接続される。Ｄ−ＦＦ回路１−４のＱ入力端子がセレクタ１−１３に接続される。Ｄ−ＦＦ回路１−５のＱ入力端子がセレクタ１−１４に接続される。Ｄ−ＦＦ回路１−６のＱ入力端子がセレクタ１−１５に接続される。Ｄ−ＦＦ回路１−７のＱ入力端子がセレクタ１−１６に接続される。
Ｄ−ＦＦ１−１のＱ出力端子は、シリアル信号出力端子１−２０に接続される。
なお、セレクタ１−９の他端の入力端子は接地される。
【００２０】
セレクタ１−９〜１−１６の出力端子は、それぞれ対応するＤ−ＦＦ回路１−１〜１−８のＤ入力端子に接続される。セレクタ１−９〜１−１６の制御端子は、全て制御信号を入力するためのＬＤ端子１−１９に接続される。
Ｄ−ＦＦ回路１−１〜１−８のクロック入力端子は、クロック端子（ＣＬＫ_ＩＮ）１−１７に接続される。
【００２１】
セレクタ１−９〜１−１６は、ＬＤ端子（ＬＤ）１−１９に入力される制御信号が「Ｌ（論理０）」のときに他方の入力端子を出力側に導通させる。その結果、Ｄ−ＦＦ回路１−１のＤ入力端子は接地され、Ｄ−ＦＦ回路１−２のＤ入力端子はＤ−ＦＦ回路１−１のＱ出力端子に接続される。
Ｄ−ＦＦ回路１−３のＤ入力端子は、Ｄ−ＦＦ回路１−２のＱ出力端子に接続される。Ｄ−ＦＦ回路１−４のＤ入力端子は、Ｄ−ＦＦ回路１−３のＱ出力端子に接続される。Ｄ−ＦＦ回路１−５のＤ入力端子は、Ｄ−ＦＦ回路１−４のＱ出力端子に接続される。Ｄ−ＦＦ回路１−６のＤ入力端子は、Ｄ−ＦＦ回路１−５のＱ出力端子に接続される。Ｄ−ＦＦ回路１−７のＤ入力端子は、Ｄ−ＦＦ回路１−６のＱ出力端子に接続される。Ｄ−ＦＦ回路１−１のＤ入力端子は、Ｄ−ＦＦ回路１−７のＱ出力端子に接続される。
【００２２】
セレクタ１−９〜１−１６は、ＬＤ端子（ＬＤ）１−１９に入力される制御信号が「Ｈ」のときに、一方の入力端子を出力端子側に導通させる。そのために、入力端子１−１８に入力されるパラレルデータが、Ｄ−ＦＦ回路１−１〜１−８のＤ入力端子に印加される。すなわち、パラレルデータのうち、「ｂｉｔ１」がＤ−ＦＦ回路１−１のＤ入力端子に入力される。また、「ｂｉｔ２」がＤ−ＦＦ回路１−２のＤ入力端子、「ｂｉｔ３」がＤ−ＦＦ回路１−３のＤ入力端子、「ｂｉｔ４」がＤ−ＦＦ回路１−４のＤ入力端子に、それぞれ入力される。さらに、「ｂｉｔ５」がＤ−ＦＦ回路１−５のＤ入力端子、「ｂｉｔ６」がＤ−ＦＦ回路１−６のＤ入力端子、「ｂｉｔ７」がＤ−ＦＦ回路１−７のＤ入力端子、「ｂｉｔ８」がＤ−ＦＦ回路１−１のＤ入力端子に、それぞれ入力される。
【００２３】
その結果、ＬＤ端子（ＬＤ）１−１９に入力される制御信号が「Ｈ」になってからＤ−ＦＦ回路１−１〜１−８に入力されるクロックＣＬＫが立ち上がると、データ入力端子（ＤＩ）１−１８に入力されるパラレルデータがＤ−ＦＦ回路１−１〜１−８にラッチされる。すなわち、クロックＣＬＫの立ち上がりエッジで、パラレルデータがＤ−ＦＦ回路１−１〜１−８でラッチされる。
【００２４】
パラレルデータがＤ−ＦＦ回路１−１〜１−８にそれぞれラッチされた後、ＬＤ端子１−１９に入力される制御信号が「Ｌ」になると、ラッチされたデータが、データ出力端子（ＤＯ）１−２０から出力される。その際、Ｄ−ＦＦ回路１−１からＤ−ＦＦ回路１−１まで、ラッチされたデータが順に出力される。
【００２５】
次に、２入力ＯＲ回路４について説明する。図４は、２入力ＯＲ回路４の構成図である。
２入力ＯＲ回路４は、２つのインバータ（ＮＯＴ回路）４１２，４２２と、２入力ＮＡＮＤ回路４３０とを含んで構成される。
インバータ４１２の入力端子４１１にはＰＳ回路２の出力端子９が接続される。インバータ４２２の入力端子４２１にはＰＳ回路１の出力端子８が接続される。インバータ４１２，４２２の出力は、それぞれ入力端子４１３，４２３を介して２入力ＮＡＮＤ回路４３０に接続される。２入力ＮＡＮＤ回路４３０の出力は、出力端子４４０に接続される。
【００２６】
２入力ＮＡＮＤ回路４３０は、例えば図５のように構成される。すなわち、２入力ＮＡＮＤ回路４３０は、ｐＭＯＳＦＥＴ（Ｐチャンネル電界効果トランジスタ）４３１，４３３と、ｎＭＯＳＦＥＴ（Ｎチャンネル電界効果トランジスタ）４３２，４３４を含んで構成される。ｐＭＯＳＦＥＴ４３１，４３３のソースは、電源ＶＤＤに接続される。ｎＭＯＳＦＥＴ４３２のソースは、電源（ＧＮＤ）ＶＳＳに接続される。ｐＭＯＳＦＥＴ４３１，４３３のドレインは、ｎＭＯＳＦＥＴ４３４のドレイン及び出力端子４４０に接続される。ｎＭＯＳＦＥＴ４３２のドレインは、ｎＭＯＳＦＥＴ４３４のソースと接続される。
【００２７】
ｐＭＯＳＦＥＴ４３１のゲートとｎＭＯＳＦＥＴ４３２のゲートは、入力端子（ＩＮ）４２３に接続される。ｐＭＯＳＦＥＴ４３３のゲートとｎＭＯＳＦＥＴ４３４のゲートは、入力端子（ＩＮ）４１３に接続される。
【００２８】
上記のように構成される２入力ＮＡＮＤ回路４３０の動作は、以下のようになる。
２入力ＮＡＮＤ回路４３０に入力されるのは、入力端子４１３，４２３から入力されるＰＷＭ信号（入力信号）である。これらのＰＷＭ信号のレベルが電源（ＧＮＤ）ＶＳＳと同じ「Ｌ」のときにはｐＭＯＳＦＥＴ４３１，４３３が「オン」となり、出力端子４４０に「Ｈ」が出力される。
２入力端子４１３，４２３の一方が電源（ＧＮＤ）ＶＳＳと同じ「Ｌ」のときにも、出力端子４４０には「Ｈ」が出力される。
ここで、高速ＰＷＭ信号を、デューティの崩れなくゲーティングするためには、「オン」になった瞬間の出力信号の立ち上がり時定数と、「オフ」になった瞬間の出力信号の立ち下がり時定数とを合せる必要が生じる。そのために、各ＭＯＳＦＥＴ４３１〜４３４の「オン抵抗」をできるだけ小さくして、ＭＯＳの電極等の静電容量が小さくなる構造にする必要がある。
【００２９】
本来、このような回路構成例の場合、２入力端子４１３，４２３の同時「オフ」のときと２入力端子４１３，４２３の一方だけが「オフ」のときとが共存すると、出力信号の立ち上がり時定数が変わってしまう。このような出力信号の立ち上がり及び時定数の変動は、［ＧＨｚ］クラスの高速クロック駆動時には、波形ひずみにつながる。そのため、これを抑制する必要がある。
本実施形態のＰＷＭ信号生成装置は、２入力端子４１３，４２３の同時「オフ」となる事態を避けることができる。すなわち、信号レベルの遷移時には、必ず２入力端子４１３，４２３の一方の信号だけが「オン」又は「オフ」となる制御態様となる。
【００３０】
このような条件で、ＭＯＳＦＥＴ４３１〜４３４の動作プロセスにおけるデメンジョンを限定することで、最適化が可能となる。すなわち、ｐＭＯＳＦＥＴ４３１の「オン抵抗」が、ｐＭＯＳＦＥＴ４３３の「オン抵抗」と同一値であり、かつ、ｎＭＯＳＦＥＴ４３２４の「オン抵抗」とｎＭＯＳＦＥＴ４３４の「オン抵抗」の合算値となる抵抗条件が好ましい。
【００３１】
容量を合わせながら、ほぼ上記抵抗条件を満足させるためには、例えば、ドライブ能力を決めるＭＯＳＦＥＴのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌを、２入力ＮＡＮＤ回路４３０に対して同じ値にすれば良い。
【００３２】
論理和を判定するには、本来ＮＯＲ回路を使用することもできる。しかし、ＮＯＲ回路を使用すると、ＭＯＳレベルの回路が、図６の構成例のように、ＮＡＮＤ回路を双対変換したものとなる。すなわち、ｐＭＯＳＦＥＴ４３５，４３６が直列になるため、トータルとして同じ時定数を実現するためには、ｐＭＯＳＦＥＴ４３５，４３６のデメンジョンを大きくし、より大きなレイアウトエリアが必要となる。そのため、ｐＭＯＳＦＥＴ４３５，４３６とｎＭＯＳＦＥＴ４３７，４３８のデメンジョンがアンバランスとなり、高速動作時には、そのことによる分布定数的な容量分布の影響により、デューティ変動に対して不利となる。
【００３３】
以上のことから、高速ＰＷＭ信号を出力する場合、信号（データ）をマージする論理和のマージ回路には、ＮＡＮＤ回路を用いるのが好ましい。
また、ＮＡＮＤ回路は、入力端子４１３と入力端子４２３から入力されるデータのレベルによって、その制御が微妙に異なる。そこで本実施形態では、入力端子４１３をＰＳ回路２の出力端子９に接続し、入力端子４２３をＰＳ回路１の出力端子８に接続する。そして、両入力端子４１３，４２３を同時に用いてＰＷＭ信号を生成するときに、出力端子４４０に出力されるＰＷＭ信号が立ち上がるときにはｎＭＯＳＦＥＴ４３４が必ず「オフ」になるようにする。これにより、ｎＭＯＳＦＥＴ４３２の影響を除去することができる。その結果、ＰＷＭ信号の立ち上がりのデューティ変動を改善することができる。
【００３４】
＜ＰＷＭ信号生成処理＞
次に、ＰＷＭ信号生成装置におけるＰＷＭ信号生成処理について説明する。本例では、「ｎ＝８」とし、パラレルデータ「０Ｅ０Ｈ」がデータ入力端子（ＤＡＴＡ_ＩＮ）１３に入力された場合について説明する。このときのタイミングチャートを図７に示す。図７において、２段目左側の「０Ｅ０Ｈ」は、ＰＷＭ信号の１サイクル目のデータである。この場合、「ｂｉｔ１」〜「ｂｉｔ８」は「０１１１００００」である。ＬＳＢである「ｂｉｔ０」は「０」である。
【００３５】
入力端子（ＬＤ１）１５の入力信号が「Ｈ」で、クロック端子１２のクロックＣＬＫが立ち上がるタイミングで、データ入力端子１３のパラレルデータがＰＳ回路１にラッチされる。それと同じタイミングで、Ｄ−ＦＦ回路２０（図１）のＱ出力端子に、「ｂｉｔ０」がラッチされる。この例では、「０」である。その後、入力端子（ＬＤ１）１５の入力信号は「Ｈ」から「Ｌ」に変化するが、データ入力端子１３からの次のパラレルデータをラッチするまで、入力信号は「Ｌ」のままとなる。
【００３６】
同様に、入力端子（ＬＤ２）１６の入力信号も、クロック端子１２のクロックＣＬＫの１周期分「Ｈ」となった後、「Ｌ」に遷移して、次のデータ入力端子１３からのパラレルデータをラッチするまで、「Ｌ」のままとなる。
【００３７】
ＰＳ回路１は、ラッチしたパラレルデータを、クロック端子１２のクロックＣＬＫの立ち上がりのタイミングで、シリアルデータに変換して出力端子８（図３では出力端子１−２０，以下同じ）から出力するように動作する。
データ入力端子１３のパラレルデータは「０Ｅ０Ｈ」なので、出力端子８からは、図７における１サイクル目の「ＰＳ回路１の生成するＰＷＭ信号１サイクル」の領域に表示されたような信号が出力される。すなわち、出力端子８から「０」，「１」，「１」，「１」，「０」，「０」，「０」，「０」の順に信号が出力される。これらの信号の出力は、クロック端子１２のクロックＣＬＫの立ち上がりに同期して行われる。
【００３８】
これに対して、ＰＳ回路２には、２入力ＡＮＤ回路５で、ＬＳＢである「０」でゲーティングされたデータ、すなわち、「００００００００」が入力される。そして、この「０」でゲーティングされたデータがＰＳ回路２にラッチされ、１サイクル目の「ＰＳ回路２の生成するＰＷＭ信号１サイクル」の領域に出力される。すなわち、「０」，「０」，「０」，「０」，「０」，「０」，「０」，「０」の順に信号が出力される。これらの信号の出力は、クロック端子１２のクロックＣＬＫの立ち下がりに同期して行われる。
その結果、図１の出力端子９から出力される信号は、出力端子８の出力より半クロック遅れて出力されることとなる。
【００３９】
その後、出力端子８の出力信号と出力端子９の出力信号は、２入力ＯＲ回路４で合成され、ＰＷＭ出力信号として出力される。この例では、出力端子９の出力信号が「０」，「０」，「０」，「０」，「０」，「０」，「０」，「０」となっているため、ＰＷＭ信号出力端子（ＰＷＭ_ＯＵＴ）１７からは、「０１１１００００」が出力される。
【００４０】
次に、同じ条件で、パラレルデータ「０Ｅ１Ｈ」がデータ入力端子１３の入力端子に入力された場合について説明する。図７のタイミングチャートにおける２サイクル目である。
この場合、ＰＳ回路１では、１サイクル目と同様に、「０」，「１」，「１」，「１」，「０」，「０」，「０」，「０」の順に、信号がクロック端子１２のクロックＣＬＫの立ち上がりに同期して出力される。ＰＳ回路２では、パラレルデータのＬＳＢが「１」で、Ｄ−ＦＦ回路２０のＱ出力端子に「１」がラッチされるため、２入力ＡＮＤ回路５を経由しても、パラレルデータはそのまま出力される。すなわち、「０１１１００００」がＰＳ回路２にラッチされ、クロックＣＬＫの立ち下がりに同期して出力される。
【００４１】
その結果、２入力ＯＲ回路４で、出力端子８の出力信号「０」，「１」，「１」，「１」，「０」，「０」，「０」，「０」と、それより半クロック遅れた出力端子９の出力信号「０」，「１」，「１」，「１」，「０」，「０」，「０」，「０」とが合成され、その論理和が出力される。そのため、ＰＷＭ信号出力端子（ＰＷＭ_ＯＵＴ）１７の出力は、ＰＳ回路１の出力端子８に出力される信号よりも半クロック分長い「Ｈ」の信号となる。
このように、ＬＳＢの情報を変えることによって、半クロック単位でＰＷＭ信号のパルス幅を可変して制御することができる。
【００４２】
［ＰＷＭ信号について］
ここで、本実施形態で生成されるＰＷＭ信号について説明する。図８は、本実施形態のＰＷＭ信号生成装置で生成可能なＰＷＭ信号のパターン例を示す図である。
本実施形態では、正相クロックによるＰＳ回路１へのラッチタイミングが、半クロック分、逆相クロックによるＰＳ回路２へのラッチタイミングより早い。そのため、ＰＷＭ信号出力端子（ＰＷＭ_ＯＵＴ）１７から出力される信号の立ち上がりは、クロック端子１２のクロックＣＬＫの立ち上がりに同期する条件しか選択できないこととなる。ＰＷＭ信号出力端子１７（ＰＷＭ_ＯＵＴ）の出力は、例えば、図８のような、中央成長パターンの信号となる。
【００４３】
このように、本実施形態によれば、標準的な高速動作可能なパラレルシリアル変換回路や標準的なモジュールを用いて、簡単な構成で、［ＧＨｚ］クラスのクロックのレベルのＰＷＭの分解能を得ることができる。また、入力データも、複数の画像制御データ（パラレルデータ）を必要とせず、１つの画像制御データ（パラレルデータ）で、クロックの半位相単位でＰＷＭ制御を実現することで、ＰＷＭの分解能を向上させることができる。
さらに、正相クロックで駆動されるＰＳ回路と逆相クロックで駆動されるＰＳ回路とが生成する信号を、それぞれ組み合わせて出力する条件と、独立して出力できる条件を、回路を切り替えリアルタイムに実行できるようにした。その結果、自由度の大きいＰＷＭ信号を生成することができる。
【００４４】
［第２実施形態］
本発明のＰＷＭ信号生成装置の第２実施形態について説明する。図９は、第２実施形態のＰＷＭ信号生成装置の構成を示す図であり、図１に示したものと同一機能の部品については、同一符号を付して説明を省略する。第２実施形態のＰＷＭ信号生成装置は、第１実施形態のＰＷＭ信号生成装置に、さらにＤ−ＦＦ回路２１と２入力ＡＮＤ回路２２とを加えた構成である。
第２実施形態においても、ＰＳ回路１，２のデータ入力端子(ＤＩ）６，７には、実際には、ＰＷＭの分解能に応じて本数が変わるパラレルバスが接続される。２入力ＡＮＤ回路２２は、ＰＷＭの分解能に応じて、その個数が決まる。また、ＰＳ回路１の入力端子６の個数も決まる。
【００４５】
図１０は、第２実施形態のＰＷＭ信号生成装置における２入力ＡＮＤ回路２２を説明する図である。図１０の例では、ｎ個の２入力ＡＮＤ回路２２−１、２２−２、・・・２２−ｎが設けられる。２入力ＡＮＤ回路２２−１、２２−２、・・・２２−ｎの出力端子は、ＰＳ回路１のそれぞれ対応する入力端子６−１、６−２、・・・６−ｎに接続される。
【００４６】
２入力ＡＮＤ回路２２−１、２２−２、・・・２２−ｎの一方の入力端子には、外部ＰＷＭ信号のＭＳＢが伝搬できるように、Ｄ−ＦＦ回路２１のＱ出力端子が接続される。Ｄ−ＦＦ回路２１のＤ入力端子は、ＰＷＭの入力データ用データバスのデータ入力端子（ＤＡＴＡ_ＩＮ）１３が接続され、ＰＷＭ信号のＭＳＢであるｂｉｔ（ｎ＋１）の情報が入力される。Ｄ−ＦＦ回路２１のクロック入力端子は、ＬＤ２の入力端子１６に接続される。
【００４７】
２入力ＡＮＤ回路２２−１、２２−２、・・・２２−ｎの他方の入力端子には、データ入力端子（ＤＡＴＡ_ＩＮ）１３がそれぞれ接続され、ＰＷＭ信号の各ビットの情報が入力される。例えば、２入力ＡＮＤ回路２２−１であれば、「ｂｉｔ１」が入力される。２入力ＡＮＤ回路２２−２であれば「ｂｉｔ２」が入力される。同様に、２入力ＡＮＤ回路２２−ｎであれば「ｂｉｔｎ」が入力される。
【００４８】
この場合、最も数値の大きいビットがＰＷＭ信号のＭＳＢであり、最も数値の小さいビットがＬＳＢである。データ入力端子（ＤＡＴＡ_ＩＮ）１３の「ｂｉｔ１」〜「ｂｉｔｎ」のｎビットのデータバスラインが、それぞれＰＷＭ信号に対応するビットに接続される。図１０の場合、データ入力端子（ＤＡＴＡ_ＩＮ）１３のバス幅は「ｎ＋２」である。
【００４９】
＜ＰＷＭ信号生成処理＞
第２実施形態におけるＰＷＭ信号生成処理について説明する。図１１は、ＰＷＭ信号生成処理におけるタイミングチャートである。まず、「ｎ＝８」で、パラレルデータ「２Ｅ０Ｈ」がデータ入力端子（ＤＡＴＡ_ＩＮ）１３に入力された場合について説明する。図１１のタイミングチャートにおける１サイクル目である。
この場合、「ｂｉｔ１」〜「ｂｉｔ８」は「０１１１００００」となる。ＭＳＢである「ｂｉｔ（ｎ＋１）」は「１」、ＬＳＢである「ｂｉｔ０」は「０」である。
【００５０】
この条件のもとで、本実施形態のＰＷＭ信号生成装置は、第１実施形態においてデータ入力端子（ＤＡＴＡ_ＩＮ）１３に「０Ｅ０Ｈ」が入力された場合と同じように動作する。
これは、２入力ＡＮＤ回路２２の制御情報であるＭＳＢが「１」のときは、データ入力端子（ＤＡＴＡ_ＩＮ）１３に入力されるデータがそのまま、すなわち、２入力ＡＮＤ回路２２が存在しない場合と同様に、ＰＳ回路１にラッチされるためである。
【００５１】
ＬＤ１入力端子１５の信号が「Ｈ」となり、クロック端子１２のクロックＣＬＫが立ち上がるタイミングで、データ入力端子（ＤＡＴＡ_ＩＮ）１３のパラレルデータがＰＳ回路１にラッチされる。それと同じタイミングで、Ｄ−ＦＦ回路２０のＱ出力端子に、データ入力端子（ＤＡＴＡ_ＩＮ）１３の「ｂｉｔ０」の情報である「０」がラッチされる。また、そのタイミングで、ＬＤ２入力端子１６の信号が「Ｈ」となり、その次のクロック端子１２のクロックＣＬＫが立ち上がるタイミングで、データ入力端子（ＤＡＴＡ_ＩＮ）１３のパラレルデータが２入力ＡＮＤ回路５にゲーティングされて、ＰＳ回路２にラッチされる。このタイミングでＬＤ１の入力信号が「Ｈ」から「Ｌ」に変化し、次のデータ入力端子（ＤＡＴＡ_ＩＮ）１３からのパラレルデータをラッチするまで、「Ｌ」のままとなる。
【００５２】
同様に、ＬＤ２入力端子１６の信号も、クロックＣＬＫの１周期分「Ｈ」となった後、「Ｌ」に遷移して、次のデータ入力端子（ＤＡＴＡ_ＩＮ）１３からのパラレルデータをラッチするまで、「Ｌ」のままとなる。
【００５３】
ＰＳ回路１は、ラッチされたパラレルデータをクロックＣＬＫの立ち上がりのタイミング毎に、シリアル変換して出力端子８に出力する。データ入力端子１３のパラレルデータが「２Ｅ０Ｈ」、すなわち「０１１１００００」の場合、出力端子８の出力として、図１１における１サイクル目の「ＰＳ回路１の生成するＰＷＭ信号１サイクル」の領域に表示されたような信号が出力される。すなわち、ＰＳ回路１では、データ入力端子（ＤＡＴＡ_ＩＮ）１３からのパラレルデータが「２Ｅ０Ｈ」の場合に、出力端子８の出力信号として１サイクル目の「ＰＳ回路１の生成するＰＷＭ信号１サイクル」の領域に「０」，「１」，「１」，「１」，「０」，「０」，「０」，「０」の順に信号を出力する。これらの信号の出力は、クロックＣＬＫの立ち上がりに同期して行われる。
【００５４】
これに対して、ＰＳ回路２には、２入力ＡＮＤ回路５で、ＬＳＢである「０」でゲーティングされたパラレルデータ、すなわち、「００００００００」が入力される。そして、この「０」でゲーティングされたパラレルデータがＰＳ回路２にラッチされ、１サイクル目の「ＰＳ回路２の生成するＰＷＭ信号１サイクル」の領域に出力される。この出力は、クロックＣＬＫの立ち下がりに同期して行われる。すなわち、出力端子９の出力信号は、出力端子８の出力信号より半クロック遅れて出力される。
【００５５】
その後、出力端子８の出力信号と出力端子９の出力信号は、２入力ＯＲ回路４で合成され、その論理和が出力される。この例では、出力端子９の出力信号が「０」，「０」，「０」，「０」，「０」，「０」，「０」，「０」となっているため、ＰＷＭ信号出力端子１７から出力端子８の出力信号「０」，「１」，「１」，「１」，「０」，「０」，「０」，「０」がそのまま出力されることとなる。
【００５６】
次に、同じ条件で、パラレルデータ「２Ｅ１Ｈ」のデータがデータ入力端子（ＤＡＴＡ_ＩＮ）１３に入力された場合である２サイクル目について説明する。
「ｂｉｔ１」〜「ｂｉｔ８」は「０１１１００００」となる。ＭＳＢである「ｂｉｔ（ｎ＋１）」は「１」、ＬＳＢである「ｂｉｔ０」は「１」である。
【００５７】
この場合、ＰＳ回路１では、パラレルデータのＭＳＢが「１」で、Ｄ−ＦＦ回路２１のＱ出力端子に「１」がラッチされるため、２入力ＡＮＤ回路２２を経由しても、パラレルデータはそのまま出力される。すなわち、「０１１１００００」がＰＳ回路１にラッチされ、２サイクル目の「ＰＳ回路１の生成するＰＷＭ信号１サイクル」の領域に出力される。この出力は、クロックＣＬＫの立ち上がりに同期して行われる。
【００５８】
ＰＳ回路２では、パラレルデータのＬＳＢが「１」で、Ｄ−ＦＦ回路２０のＱ出力端子に「１」がラッチされるため、２入力ＡＮＤ回路５を経由しても、パラレルデータはそのまま出力される。すなわち、「０１１１００００」がＰＳ回路２にラッチされ、２サイクル目の「ＰＳ回路２の生成するＰＷＭ信号１サイクル」の領域に出力される。この出力は、クロックＣＬＫの立ち下がりに同期して行われる。
【００５９】
その結果、２入力ＯＲ回路４で、出力端子８の出力信号「０」，「１」，「１」，「１」，「０」，「０」，「０」，「０」と、それより半クロック遅れた出力端子９の出力信号「０」，「１」，「１」，「１」，「０」，「０」，「０」，「０」とが合成され、出力される。そのため、ＰＷＭ信号出力端子１７の出力は、ＰＳ回路１の出力端子８に出力される信号より半クロック分長い「Ｈ」の信号が出力される。
【００６０】
次に、同じ条件で、パラレルデータ「０Ｅ１Ｈ」のデータがデータ入力端子（ＤＡＴＡ_ＩＮ）１３に入力された場合である３サイクル目について説明する。「ｂｉｔ１」〜「ｂｉｔ８」は「０１１１００００」となる。ＭＳＢであるｂｉｔ（ｎ＋１）は「０」、ＬＳＢであるｂｉｔ０は「１」である。
【００６１】
この場合、ＰＳ回路１では、２入力ＡＮＤ回路２２で、ＭＳＢである「０」でゲーティングされたパラレルデータ、すなわち、「００００００００」が入力される。そして、この「０」でゲーティングされたパラレルデータがＰＳ回路１にラッチされ、３サイクル目の「ＰＳ回路１の生成するＰＷＭ信号１サイクル」の領域に出力される。この出力は、クロックＣＬＫの立ち上がりに同期して行われる。
一方、ＰＳ回路２では、パラレルデータのＬＳＢが「１」で、Ｄ−ＦＦ回路２０のＱ出力端子に「１」がラッチされるため、２入力ＡＮＤ回路５を経由しても、パラレルデータはそのまま出力される。すなわち、「０１１１００００」がＰＳ回路２にラッチされ、３サイクル目の「ＰＳ回路２の生成するＰＷＭ信号１サイクル」の領域に出力される。この出力は、クロックＣＬＫの立ち下がりに同期して行われる。
【００６２】
このように、ＭＳＢとＬＳＢとでＰＳ回路１及び２の出力信号を制御し、選択的または同時に出力させることで、ＰＷＭ信号を生成することができる。また、Ｄ−ＦＦ回路２１と２入力ＡＮＤ回路２２を備えるため、ＰＷＭ信号出力端子１７の出力データの立ち上がり、立ち下がりのタイミングを、クロックＣＬＫの立ち下がりのタイミングでも同期することができる。その結果、ＰＷＭ信号出力端子１７の出力は、例えば、図１２のような、中央成長パターンとなる。
【００６３】
［第３実施形態］
本発明のＰＷＭ信号生成装置の第３実施形態について説明する。図１３は、第３実施形態のＰＷＭ信号生成装置を示す図である。図１４は、ＰＷＭ信号生成処理におけるタイミングチャートである。
【００６４】
第３実施形態のＰＷＭ信号生成装置は、第２実施形態のＰＷＭ信号生成装置にさらに信号生成回路１０−１とルックアップテーブル１０−２を加えた構成である。その他の部分は、既に説明した第１実施形態及び第２実施形態のＰＷＭ信号生成装置と同様であるため、同一符号を付して説明を省略する。
【００６５】
第３実施形態のＰＷＭ信号生成装置では、図示しない外部コントローラからパラレルデータである画像データと、基準クロックＲＥＦ＿ＣＬＫとが入力される。
信号生成回路１０−１は、これまで説明したＬＤ１入力端子１５の信号に対するＬＤ２入力端子１６の信号のタイミングを変更することができる。
例えば、図１４のタイミングチャートに示すように、基準クロック端子１０−６から、１画像データに対して１周期の、システムを駆動するための基準クロックＲＥＦ_ＣＬＫが入力される。コントローラは、この基準クロックＲＥＦ_ＣＬＫに同期して、クロックＣＬＫと画像データとをＰＷＭ信号生成装置に入力する。すなわち、外部コントローラは、基準クロックＲＥＦ_ＣＬＫの立ち下がり毎に画像データを更新してＰＷＭ信号生成装置に送出する。
【００６６】
信号生成回路１０−１は、内部にＰＬＬ（位相同期回路）を有し、基準クロック端子１０−６からの基準クロックＲＥＦ_ＣＬＫを８逓倍したクロックＣＬＫをクロック端子１２に出力する。信号生成回路１０−１は、クロックＣＬＫと基準クロックＲＥＦ_ＣＬＫとを基準として、ＬＤ１入力端子１５、ＬＤ２入力端子１６に入力する信号（ＬＤ１／ＬＤ２）を生成する。ＬＤ１信号及びＬＤ２信号は、信号線１０−４によって入力される信号によって、タイミング制御が可能となっている。
信号線１０−４からの信号が、「０Ｈ」のときには、第１実施形態及び第２実施形態に示したＬＤ１信号、ＬＤ２信号が出力される。すなわち、ＬＤ２信号が、ＬＤ１信号に対して、クロック端子１２のクロックＣＬＫの半クロック分遅くなる。信号線１０−４からの信号が、「１Ｈ」のときには、ＬＤ２信号が、ＬＤ１信号に対して、クロック端子１２のクロックＣＬＫの半クロック分早く、ＬＤ１信号と同じ信号が出力されるように制御される。
【００６７】
信号生成回路１０−１とルックアップテーブル１０−２とは、信号線１０−３により接続される。信号線１０−３により、信号生成回路１０−１からルックアップテーブル１０−２を制御するための制御信号がルックアップテーブル１０−２に入力される。制御信号は、ルックアップテーブル１０−２を制御して、信号生成回路１０−１の制御に必要な情報を出力させる。信号生成回路１０−１の制御に必要な情報は、信号線１０−４を介して、信号生成回路１０−１に入力される。ルックアップテーブル１０−２は、制御信号を基準にして、外部コントローラから画像データ入力端子１０−５に入力された画像データに応じたデータを信号線１０−４に出力する。
【００６８】
すなわち、信号生成回路１０−１は、ＬＤ２信号を、ルックアップテーブル１０−２から送られる情報の１０ビット目で制御する。信号生成回路１０−１は、１０ビット目が「０」のときに、ＬＤ２信号をＬＤ１信号より半クロック遅れるように出力する。信号生成回路１０−１は、１０ビット目が「１」のときに、ＬＤ２信号をＬＤ１信号より、半クロック早くなるように出力する。
【００６９】
すなわち、ルックアップテーブル１０−２から送られる情報の１０ビット目の信号が、信号線１０−３の信号の立ち下がり時に内部のレジスタにラッチされ、その結果が、信号線１０−４に出力される。そして、１０ビット目が「０」のときのタイミングが、第１実施形態と第２実施形態のタイミングに相当する。これに対して、ＭＳＢが「１」になる外部コントローラの画像データが、ルックアップテーブル１０−２で変換されてデータ入力端子１３に入力されると、ルックアップテーブル１０−２は、そのＭＳＢの値を内部レジスタにラッチする。そして「１Ｈ」の値を信号線１０−４に送出する。
【００７０】
その結果、信号生成回路１０−１は、ＬＤ１信号をクロック端子１２のクロックＣＬＫに対して半クロック位相を進めて、ＬＤ２信号として送出する。そのため、出力端子９の出力信号が、クロックＣＬＫの半クロック分、出力端子８の出力信号より先に立ち上がる。ＰＷＭ信号出力端子１７の出力も、クロックＣＬＫの逆相の立ち上がりで立ち上がり、逆相立ち上がり、正相立ち上がりの信号パターンを実現することができる。
データ入力端子（ＤＡＴＡ_ＩＮ）１３の信号のＭＳＢが「０」の場合については、第１実施形態及び第２実施形態で既に説明したため、その説明は省略する。
【００７１】
このような制御が行われることにより、ＰＷＭ信号の立ち上がりエッジの制御の自由度が向上する。すなわち、ＬＤ２信号のタイミングをＬＤ１信号のタイミングに対して、前後に制御可能としたことで、クロックＣＬＫの逆相立ち上がり、正相立ち上がりの信号パターンを実現することができる。
【００７２】
図１５は、第３実施形態のＰＷＭ信号生成装置のレイアウトイメージを示す図である。ＰＳ回路１は、既存のＩＰ（集積回路として設計された資産）化された回路であり、これを線対称イメージでレイアウトしたのがＩＰ化されたＰＳ回路２である。
２入力ＯＲ回路４には、ＰＳ回路１，ＰＳ回路２ともに、配線交差せずに、その出力端子８，９が接続される。２入力ＯＲ回路４の出力は、ＰＷＭ信号出力端子１７に接続される。信号生成回路１０−１は、高速クロックの生成回路を含んでおり、タイミング信号を生成する。信号生成回路１０−１は、さらに、Ｄ−ＦＦ回路２０，２１のデータ出力タイミングを制御する回路も備える。信号生成回路１０−１の高速クロック出力端子は、インバータ３の入力端子及びＰＳ回路１の高速クロック入力端子に、他の信号線と交差せずに接続される。インバータ３の出力端子は、他の信号線と交差せずにＰＳ回路２の高速クロック入力端子に接続される。
【００７３】
信号生成回路１０−１には、基準クロック端子１０−６から基準クロックＲＥＦ_ＣＬＫが入力される。ルックアップテーブル１０−２には、画像データ入力端子１０−５から画像データが入力される。入力された画像データは、ＰＳ回路１及びＰＳ回路２に出力される。ルックアップテーブル１０−２の出力端子は、ＰＳ回路１及びＰＳ回路２の入力切り替えゲート回路である２入力ＡＮＤ回路２２，５に接続される。
【００７４】
このように、汎用の高速回路を２つ線対称に配置することで、高速配線はほぼ対称な等長配置が可能となり、容易にＰＷＭ信号の分解能を倍にすることができるレイアウトを実現することができる。また、タイミングの調整で問題になるのは、インバータ３のディメンションぐらいで、レイアウトは非常に容易に実現することができる。
また、２入力ＡＮＤ回路５及び２２のゲーティングによって、高速クロック部でのゲーティングが不要となる。特に、標準化されたサーデス回路の送信回路を、ＰＳ回路１及びＰＳ回路２に用いることで、簡単に、高速、高分解能ＰＷＭ回路を実現できる。
【００７５】
［第４実施形態］
本発明のＰＷＭ信号生成装置の第４実施形態について説明する。図１６は、第４実施形態のＰＷＭ信号生成装置を示す図である。第４実施形態のＰＷＭ信号生成装置は、第３実施形態の２入力ＡＮＤ回路５，２２に代えて、セレクタ回路１３−５，１３−２２が設けられ、スイッチ１３−１，１３−２が追加された構成である。その他の部分は既に説明した第１実施形態乃至第３実施形態のＰＷＭ信号生成装置と同様であるため、図１３に示したものと同一符号を付して説明を省略する。
【００７６】
第４実施形態のＰＷＭ信号生成装置では、セレクタ回路１３−５の出力端子がＰＳ回路２の入力端子７に接続され、セレクタ回路１３−２２の出力端子がＰＳ回路１の入力端子６に接続される。
【００７７】
セレクタ回路１３−５の一方の制御信号入力端子は、Ｄ−ＦＦ回路２０のＱ出力端子が接続される。セレクタ回路１３−５の他方の制御信号入力端子は、データ入力端子１３に接続される。セレクタ回路１３−５のさらに他方の制御信号入力端子は、スイッチ回路１３−２に接続される。スイッチ回路１３−２は、ビット毎に電源ＶＤＤ又は接地端子ＧＮＤに自由に切り替え可能な構成である。
一方、セレクタ回路１３−２２の一方の制御信号入力端子は、Ｄ−ＦＦ回路２１のＱ出力端子が接続される。セレクタ回路１３−２２の他方の制御信号入力端子は、データ入力端子１３の信号端子に接続される。セレクタ回路１３−２２のさらに他方の制御信号入力端子は、スイッチ回路１３−１に接続される。スイッチ回路１３−１は、ビット毎に電源ＶＤＤ又は接地端子ＧＮＤに自由に切り替え可能な構成である。
なお、スイッチ回路１３−１，１３−２は、ＣＰＵがその出力値を「Ｈ」又は「Ｌ」に自由に切り替え可能なレジスタでも代替可能である。
【００７８】
第４実施形態のＰＷＭ信号生成装置では、スイッチ回路１３−１，１３−２を全て接地端子ＧＮＤに切り替えた状態で、第３実施形態と同じ状態となり、動作も同様となる。一般のＰＷＭ信号生成装置では、必ずしもＰＷＭ出力がゼロになるわけではない。しかし、本実施形態のＰＷＭ信号生成装置では、出力がゼロを持続可能な、ＰＷＭ信号をスイッチ回路１３−１，１３−２で設定することができる。これにより、ＰＳ回路１及びＰＳ回路２を含む第３実施形態のＰＷＭ信号生成装置と同様の動作が可能となる。
【００７９】
第１乃至第４実施形態では、ＰＳ回路１をクロックＣＬＫで動作させ、ＰＳ回路２をクロックＣＬＫの反転信号で動作させる。そのために、ＰＳ回路１とＰＳ回路２との出力信号は、半クロックずれて出力される。そのために、これらの出力信号から得られるＰＷＭ信号の分解能を、クロックＣＬＫが［ＧＨｚ］レベルであっても容易にクロックＣＬＫの半分にすることができ、高分解能が得られる。
【符号の説明】
【００８０】
１，２・・・ＰＳ回路、１−１〜１−８，２０，２１・・・Ｄ−ＦＦ回路、３，４１２，４２２・・・インバータ（ＮＯＴ回路）、４・・・２入力ＯＲ回路。５，２２・・・２入力ＡＮＤ回路、４３０・・・２入力ＮＡＮＤ回路、４３１，４３３，４３５，４３６・・・ｐＭＯＳＦＥＴ、４３２，４３４，４３７，４３８・・・ｎＭＯＳＦＥＴ、１０−１・・・信号生成回路、１０−２・・・ルックアップテーブル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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