(57)【要約】【課題】ＨＡＤ構造を形成して暗電流の発生を抑制することが可能な固体撮像素子を提供する。【解決手段】固体撮像素子は、半導体基板と、半導体基板内に、画素毎に形成された第１導電型半導体層と、半導体基板の表層に、第１導電型半導体層と対向して形成された第２導電型の固相拡散層と、第２導電型の不純物元素を含むと共に、半導体基板上に原子層堆積法（Atomic Layer Deposition）により形成された酸化物膜とを備えたものである。【選択図】図１
2014127514.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に、画素毎に形成された第１導電型半導体層と、
前記半導体基板の表層に、前記半導体層と対向して形成された第２導電型の固相拡散層と、
第２導電型の不純物元素を含むと共に、原子層堆積法（Atomic Layer Deposition）により形成された酸化物膜と
を備えた固体撮像素子。
【請求項２】
前記半導体基板内に、前記第１導電型半導体層を含むフォトダイオードを有し、
前記フォトダイオードから信号電荷の読み出しを行うための画素トランジスタを備えた
請求項１に記載の固体撮像素子。
【請求項３】
前記半導体基板上に、前記第１導電型半導体層において発生した電荷を転送するための電荷転送電極を備え、
前記酸化物膜は、前記電荷転送電極の側面を覆って設けられている
請求項２に記載の固体撮像素子。
【請求項４】
前記酸化物膜はサイドウォールとして機能する
請求項２に記載の固体撮像素子。
【請求項５】
前記第１導電型はｎ型であり、前記第２導電型はｐ型である
請求項１に記載の固体撮像素子。
【請求項６】
前記酸化物膜は、ボロン（Ｂ）を含むシリコン酸化物膜である
請求項１に記載の固体撮像素子。
【請求項７】
前記酸化物膜上の少なくとも一部に、シリコン窒化膜が積層されている
請求項６に記載の固体撮像素子。
【請求項８】
半導体基板内に、画素毎に第１導電型半導体層を形成する工程と、
前記半導体基板上に、第２導電型の不純物元素を含む酸化物膜を原子層堆積法（Atomic Layer Deposition）により形成する工程と、
前記半導体基板の表層に、前記第１導電型半導体層と対向して第２導電型の固相拡散層を形成する工程と
を含む固体撮像素子の製造方法。
【請求項９】
前記固相拡散層を形成する工程では、アニール処理を施すことにより、前記酸化物膜から前記半導体基板の表層に前記不純物元素を固相拡散させる
請求項８に記載の固体撮像素子の製造方法。
【請求項１０】
前記アニール処理の前に、前記半導体基板の表層に、前記第２の不純物元素の低ドーズ・イオンインプラを施す
請求項９に記載の固体撮像素子の製造方法。
【請求項１１】
前記固相拡散層を形成した後、
前記酸化物膜を除去する工程と、
前記半導体基板上に、他の酸化物膜を形成する工程と
を更に含む
請求項８に記載の固体撮像素子の製造方法。
【請求項１２】
前記第１導電型はｎ型であり、前記第２導電型はｐ型である
請求項８に記載の固体撮像素子の製造方法。
【請求項１３】
前記酸化物膜は、ボロン（Ｂ）を含むシリコン酸化物膜である
請求項８に記載の固体撮像素子の製造方法。
【請求項１４】
半導体基板と、
前記半導体基板内に、画素毎に形成された第１導電型半導体層と、
前記半導体基板の表層に、前記第１導電型半導体層と対向して形成された第２導電型の固相拡散層と、
第２導電型の不純物元素を含み、原子層堆積法（Atomic Layer Deposition）により形成された酸化物膜と
を備えた固体撮像素子を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、例えば半導体基板内にフォトダイオードを有する固体撮像素子、固体撮像素子の製造方法および電子機器に関する。
【背景技術】
【０００２】
ＣＣＤ（Charge Coupled Device）、あるいはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子は、２次元配置された複数の画素を有し、各画素に、フォトダイオードと複数のトランジスタとが設けられたものである。これらの複数のトランジスタに所定の電圧パルスが印加されることにより、信号電流が読み出される。
【０００３】
このような固体撮像素子では、フォトダイオードがシリコン（Ｓｉ）等の半導体基板内に形成されるが、このシリコン最表面近傍に、電荷蓄積層（光電変換層）とは逆の導電型のイオン注入を浅く行う、いわゆるＨＡＤ（Hole Accumulation Diode）構造が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２７３６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のようなＨＡＤ構造によれば、シリコン界面近傍の界面準位において発生する電子を正孔と再結合させることにより、暗電流の発生を抑制することができる。このようなＨＡＤ構造を他の手法により実現することが望まれている。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、ＨＡＤ構造を形成して暗電流の発生を抑制することが可能な固体撮像素子、固体撮像素子の製造方法および電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の固体撮像素子は、半導体基板と、半導体基板内に、画素毎に形成された第１導電型半導体層と、半導体基板の表層に、第１導電型半導体層と対向して形成された第２導電型の固相拡散層と、第２導電型の不純物元素を含むと共に、半導体基板上に原子層堆積法（Atomic Layer Deposition）により形成された酸化物膜とを備えたものである。
【０００８】
本開示の固体撮像素子の製造方法は、半導体基板内に、画素毎に第１導電型半導体層を形成する工程と、半導体基板上に、第２導電型の不純物元素を含む酸化物膜を原子層堆積法（Atomic Layer Deposition）により形成する工程と、半導体基板の表層に、第１導電型半導体層と対向して第２導電型の固相拡散層を形成する工程とを含むものである。
【０００９】
本開示の電子機器は、上記本開示の固体撮像素子を有するものである。
【００１０】
本開示の固体撮像素子および電子機器では、第１導電型半導体層を有する半導体基板上に、原子層堆積法（Atomic Layer Deposition）により形成されると共に、第２導電型の不純物元素を含む酸化物膜を備えることにより、製造プロセスにおいて、酸化物膜から低ドーズ量の固相拡散を行うことができる。半導体基板の表層に、第２導電型の固相拡散層を、所望の濃度分布で形成することができる。
【００１１】
本開示の固体撮像素子の製造方法では、第１導電型半導体層を有する半導体基板上に、第２導電型の不純物元素を含む酸化物膜を原子層堆積法（Atomic Layer Deposition）により形成することにより、酸化物膜から低ドーズ量の固相拡散を行って、第２導電型の固相拡散層を形成することができる。半導体基板の表層に、第２導電型の固相拡散層を、所望の濃度分布で形成できる。
【発明の効果】
【００１２】
本開示の固体撮像素子および電子機器によれば、第１導電型半導体層を有する半導体基板上に、原子層堆積法（Atomic Layer Deposition）により形成されると共に第２導電型の不純物元素を含む酸化物膜を備えるので、半導体基板の表層に、第２導電型の固相拡散層を所望の濃度分布で形成可能となる。よって、ＨＡＤ構造を形成して暗電流の発生を抑制することが可能となる。
【００１３】
本開示の固体撮像素子の製造方法によれば、第１導電型半導体層を有する半導体基板上に、第２導電型の不純物元素を含む酸化物膜を原子層堆積法（Atomic Layer Deposition）により形成することにより、半導体基板の表層に、第２導電型の固相拡散層を、所望の濃度分布で形成できる。よって、ＨＡＤ構造を形成して暗電流の発生を抑制することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本開示の一実施の形態に係る固体撮像素子の概略構成を表す断面模式図である。
【図２】図１に示した固体撮像素子の製造方法を説明するための断面模式図である。
【図３】図２に続く工程を表す断面模式図である。
【図４】図３に続く工程を表す断面模式図である。
【図５Ａ】図４に続く工程を表す断面模式図である。
【図５Ｂ】図５Ａに続く工程を表す断面模式図である。
【図６】図５Ｂに続く工程を表す断面模式図である。
【図７Ａ】図６に続く工程を表す断面模式図である。
【図７Ｂ】図７Ａに続く工程を表す断面模式図である。
【図８】図７Ｂに続く工程を表す断面模式図である。
【図９Ａ】変形例１に係る固体撮像素子の製造方法を説明するための断面模式図である。
【図９Ｂ】図９Ａに続く工程を表す断面模式図である。
【図１０】図９Ｂに続く工程を表す断面模式図である。
【図１１】図１０に続く工程を表す断面模式図である。
【図１２】変形例２に係る固体撮像素子の概略構成を表す断面模式図である。
【図１３】図１２に示した固体撮像素子の製造方法を説明するための断面模式図である。
【図１４】図１３に続く工程を表す断面模式図である。
【図１５】図１４に続く工程を表す断面模式図である。
【図１６Ａ】変形例３に係る固体撮像素子の製造方法を説明するための断面模式図である。
【図１６Ｂ】図１６Ａに続く工程を表す断面模式図である。
【図１７】図１に示した固体撮像素子の装置構成を表す機能ブロック図である。
【図１８】図１に示した固体撮像素子を用いた電子機器の概略構成を表すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本開示における実施形態について、図面を参照して詳細に説明する。なお、説明する順序は、下記の通りである。
１．実施形態（原子層堆積法を用いて形成した酸化物膜を用いて形成したＨＡＤ構造を有する固体撮像素子の例）
２．変形例１（低ドーズ・イオンインプラ法を併用した場合の例）
３．変形例２（固相拡散に用いた酸化物膜を除去し他の酸化物膜を形成する場合の例）
４．変形例３（低ドーズ・イオンインプラ法を併用すると共に、固相拡散に用いた酸化物膜を除去して他の酸化物膜を形成する場合の例）
５．適用例１（固体撮像素子の装置構成例）
６．適用例２（電子機器（カメラ）の例）
【００１６】
＜実施の形態＞
［構成］
図１は、本開示の一実施の形態の固体撮像素子（固体撮像素子１）の断面構成を模式的に表したものである。固体撮像素子１は、例えばＣＣＤまたはＣＭＯＳイメージセンサなどである。尚、図１では、後述の画素部（図１７に示した画素部１ａ）のうちの１画素に相当する領域を示している。また、ここでは表面照射型の構造を例に挙げて説明するが、裏面照射型であってもよい。
【００１７】
固体撮像素子１では、例えばシリコン（Ｓｉ）を含むｎ型の半導体基板１１内に、フォトダイオード１０が埋め込み形成されている。フォトダイオード１０は、例えばｐ型半導体ウェル領域１１３に形成されたｎ型の不純物拡散領域（ｎ型半導体層１１Ａ）を含むものである。半導体基板１１内には、ｐ型半導体層１１０、ｎ型半導体層１１Ａにおいて発生した電荷を電圧変換するためのフローティングディフュージョン（ＦＤ１３）と、オーバーフロードレイン（ＯＦＤ１２）とが形成されている。尚、ｎ型半導体層１１Ａが、本開示における「第１導電型半導体層」の一具体例に相当する。
【００１８】
ｎ型半導体層１１Ａは、例えば信号電荷として電子を蓄積するものである。このｎ型半導体層１１Ａは、信号電荷蓄電領域としてｎ型の半導体領域を含むものであれば、ｐ型の半導体領域を含んでいてもよい。例えば、ｐ−ｎ接合あるいはｐ−ｎ−ｐ接合等を形成するように、ｐ型およびｎ型の半導体層を積層した構造を有していてもよい。
【００１９】
半導体基板１１の面Ｓ１（受光側の面）は、ここでは回路形成面となっており、この面Ｓ１上に図示しない多層配線層が形成されている。半導体基板１１の面Ｓ１上には、また、フォトダイオード１０から信号電荷の読み出しを行うための駆動素子として、複数の画素トランジスタが設けられている。画素トランジスタとしては、例えば転送トランジスタＴｒ１（ＴＲＦ）、リセットトランジスタ（ＲＳＴ）、増幅トランジスタ（ＡＭＰ）および選択トランジスタ（ＳＥＬ）等が挙げられる。ここでは、これらの画素トランジスタのうち転送トランジスタＴｒ１のゲート（電荷転送電極１４）のみを図示している。尚、半導体基板１１上には、多層配線層を介して遮光層、カラーフィルタおよびオンチップレンズ等（いずれも図示せず）が必要に応じて設けられている。
【００２０】
転送トランジスタＴｒ１を画素トランジスタはいずれも、例えば電界効果型の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）である。これらの画素トランジスタの各端子は、多層配線層内の各配線に接続されており、フォトダイオード１０から得られた信号電荷が、それらの画素トランジスタを介して、後述の垂直信号線Ｌsigに出力されるようになっている。尚、転送トランジスタＴｒ１以外の他の画素トランジスタについては、画素間（例えば隣接する画素同士の間等）において共有することもできる。
【００２１】
上記のような構成において、半導体基板１１の表層（面Ｓ１近傍）に、ｎ型半導体層１１Ａと対向して、このｎ型半導体層１１Ａと逆の導電性（ｐ型）の不純物拡散層（ｐ型固相拡散層１１Ｂ）が形成されている。このｐ型固相拡散層１１Ｂにより、いわゆるＨＡＤ構造を形成している。
【００２２】
ｐ型固相拡散層１１Ｂは、詳細は後述するが、固相拡散法により（固体の不純物拡散源を用いて）、ｐ型の不純物として例えばボロン（Ｂ）がドープされた領域である。ボロンのドープ濃度は、例えば１０17〜１０19／ｃｍ3程度に制御されていることが望ましい。また、半導体基板１１の面Ｓ１から例えば３０ｎｍ程度までの深さの領域にわたって形成されている。尚、このｐ型固相拡散層１１Ｂが、本開示の「第２導電型の固相拡散層」の一具体例に相当する。
【００２３】
半導体基板１１上には、ゲート酸化膜１１２を介して、サイドウォール１５が設けられている。サイドウォール１５は、ＡＬＤ−ＢＳＧ膜１５ＡとＬＰ−ＳｉＮ膜１５Ｂとを含み、フォトダイオード１０に対向する領域（受光領域）と、電荷転送電極１４およびＣＶＤ酸化膜１１１の各側面とを覆って形成されている。このサイドウォール１５は、転送トランジスタ等のソースおよびドレインとなる領域にセルフアラインでｎ型不純物の注入を行うためのものである。
【００２４】
ＡＬＤ−ＢＳＧ膜１５Ａは、例えば原子層堆積法（Atomic Layer Deposition）により成膜されると共に、ボロンを含むシリコン酸化膜（ＢＳＧ：Boron Silicate Glass）である。原子層堆積法により形成されることで、例えば他の手法（常圧ＣＶＤ法等）に比べ、界面準位密度が小さく、カバレッジも良好なものとなる。このＡＬＤ−ＢＳＧ膜１５Ａは、本開示の「酸化物膜」の一具体例に相当するものであり、製造プロセスにおいて、ｐ型固相拡散層１１Ｂを形成する際に、ｐ型不純物の固相拡散源として用いられ、サイドウォールとして利用されるものである。
【００２５】
ＬＰ−ＳｉＮ膜１５Ｂは、例えば減圧ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により成膜されたシリコン窒化膜である。このＬＰ−ＳｉＮ膜１５Ｂは、ここでは、ＡＬＤ−ＢＳＧ膜１５Ａ上の一部に積層されると共に、電荷転送電極１４およびＣＶＤ酸化膜１１１の各側面を覆って形成されている。
【００２６】
［製造方法］
上記のような固体撮像素子１は、例えば次のようにして製造することができる。図２〜図７Ａは、固体撮像素子１の製造工程を示したものである。まず、図２に示したように、半導体基板１１の所定の領域に、ｐ型半導体層１１０およびＣＶＤ酸化膜１１１を成膜して加工を行う。また、マスク等を用いたイオンインプラ法により、ｐ型半導体ウェル領域１１３を形成した後、ｎ型半導体層１１ＡおよびＯＦＤ１２を埋め込み形成する。尚、ｎ型半導体層１１Ａを、例えばｐ型半導体層との積層構造により形成する場合には、段階的にイオンインプラを行う。この後、半導体基板１１上に、ゲート酸化膜１１２を成膜した後、例えばポリシリコンよりなる電荷転送電極１４をパターン形成する。
【００２７】
次いで、図３に示したように、半導体基板１１の全面にわたって、電荷転送電極１４およびＣＶＤ酸化膜１１１を覆うように、例えば原子層堆積法により、ＡＬＤ−ＢＳＧ膜１５Ａを成膜する。原子層堆積法としては、界面準位が良好となる枚葉方式のもので、かつプラズマを援用するものが望ましい。このような原子層堆積法を用いることより、界面準位密度が小さく、かつカバレッジ性の高い成膜が可能となる。この際、ＡＬＤ−ＢＳＧ膜１５Ａのボロン濃度は、例えば１０19〜１０21／ｃｍ3程度に制御されることが望ましい。尚、後述のアニール処理によって半導体基板１１内へ拡散されたボロン濃度は、このＡＬＤ−ＢＳＧ膜１５Ａ中の濃度よりも２〜３桁減少する。
【００２８】
続いて、図４に示したように、ＡＬＤ−ＢＳＧ膜１５Ａ上に、例えば減圧ＣＶＤ法により、ＬＰ−ＳｉＮ膜１５Ｂを成膜する。
【００２９】
次いで、図５Ａに示したように、例えばドライエッチングによりＬＰ−ＳｉＮ膜１５Ｂをエッチバックする。続いて、図５Ｂに示したように、例えば光電変換領域を覆うようにマスク層１２１を形成した後、例えばドライエッチングまたはウェットエッチングにより、ＡＬＤ−ＢＳＧ膜１５Ａをパターニングする。この際、電荷転送電極１４およびＣＶＤ酸化膜１１１の表面の一部が露出するようにパターニングを行う。その後、図６に示したように、マスク層１２１を剥離する。このようにして、サイドウォール１５を形成する。
【００３０】
この後、図７Ａに示したように、アニール処理を行い、ＡＬＤ−ＢＳＧ膜１５Ａを固相拡散源として、ＡＬＤ−ＢＳＧ膜１５Ａ中に含まれるボロンを、半導体基板１１の表層に固相拡散させる。アニール処理としては、バッチ式の炉を用いた熱処理、あるいは枚葉式のＲＴＡ（Rapid Thermal Anneal）等が挙げられる。尚、バッチ式では、例えば窒素（Ｎ2）ガス雰囲気において、３００〜５００℃程度の温度により１〜４時間程度の熱処理を行うことが望ましい。ＲＴＡでは、例えば窒素ガス雰囲気において、８００〜１０５０℃程度の温度により５〜１０分程度の熱処理を行うことが望ましい。
【００３１】
上記により、図７Ｂに示したように、半導体基板１１の表層にｐ型固相拡散層１１Ｂが形成される。また、このｐ型固相拡散層１１Ｂの不純物濃度は、原子層堆積法を用いて形成したＡＬＤ−ＢＳＧ膜１５Ａにおけるボロン濃度と、アニール処理によって、制御され、例えば上述したような１０17〜１０19／ｃｍ3となるように制御される。
【００３２】
この後、図８に示したように、半導体基板１１の所定の領域に、マスクを用いたイオンインプラ法により、ＦＤ１３を形成する。
【００３３】
最後に、多層配線層を形成してから、半導体基板１１を研削して所望の厚みとし、多層配線層上にカラーフィルタ、オンチップレンズ等を必要に応じて形成する。以上により、図１に示した固体撮像素子１を完成する。
【００３４】
本実施の形態では、上記のように、製造プロセスにおいて、半導体基板１１上に、ＡＬＤ−ＢＳＧ膜１５Ａを形成し、このＡＬＤ−ＢＳＧ膜１５Ａを固相拡散源として、アニール処理を行う。これにより、半導体基板１１の表層にｐ型固相拡散層１１Ｂを形成することができる。即ち、ＨＡＤ構造を形成することができる。これにより、シリコン界面近傍の界面準位において発生する電子を、正孔と再結合させることが可能となり、そのような界面準位に起因する暗電流の発生を抑制することができる。
【００３５】
このとき、固相拡散源として、原子層堆積法により形成したＡＬＤ−ＢＳＧ膜１５Ａを用いることにより、例えば常圧ＣＶＤ法を用いて成膜した酸化物膜を用いる場合に比べ、上述したような低ドーズ量での制御が容易である。また、半導体基板１１内の深さ方向における不純物濃度分布の拡がりを抑え、ｐ型固相拡散層１１Ｂにおいて、所望の不純物濃度分布を形成し易い（深さ方向のプロファイルがよりシャープなものとなる）。
【００３６】
従って、半導体基板１１の表層のより浅い領域にｐ型固相拡散層１１Ｂを形成することができ、これによって、その下層に形成されるｎ型半導体層１１Ａの形成領域をより大きく確保し易くなる。また、ｎ型半導体層１１Ａに蓄積された電荷は、読み出し時において、半導体基板１１の面Ｓ１に沿った経路を辿ってＦＤ１３へ転送されるため、ｐ型固相拡散層１１Ｂの厚みが大きい（深い領域まで形成されている）と、信号電荷（例えば電子）の障壁を形成し易い。上記のようにｐ型固相拡散層１１Ｂをより浅い領域に形成可能となることにより、信号電荷の伝送経路において障壁となる領域が軽減され、リーク電流の発生を抑制できる。
【００３７】
また、固相拡散法を用いることにより、イオンインプラ法を用いる場合に比べ、シリコン結晶欠陥の発生を低減することができ、これにより結晶欠陥に起因する暗電流の発生を抑制することが可能である。また、イオンインプラ法では、画素サイズの縮小化に伴って、インプラする箇所や方向を変えながら多段階にわたって、イオン注入を行うことが望ましい。このため、インプラ工程数が増加することがあるが、本実施の形態のように原子層堆積法とアニール処理を用いた手法では、画素サイズが小さくなっても、工程数を増すことなく、ｐ型不純物を拡散させることができる。
【００３８】
更に、固相拡散源として用いられたＡＬＤ−ＢＳＧ膜１５Ａは、原子層堆積法により形成されていることから、界面準位密度が小さく、カバレッジ性が良好となる。このため、ＡＬＤ−ＢＳＧ膜１５Ａを、固相拡散源として使用した後も除去することなく、半導体基板１１上に残し、サイドウォール（サイドウォール１５）として利用することが可能である。例えば常圧ＣＶＤ法により形成されたＢＳＧ膜では、界面準位およびカバレッジ性が不十分であることから、サイドウォールとして利用することは困難である。
【００３９】
尚、一般には、サイドウォールとしては、ＨＴＯ（High Temperature Oxide：高温酸化物）膜と、上述したようなＬＰ−ＳｉＮ膜との積層膜が用いられることが多いが、ＡＬＤ−ＢＳＧ膜１５Ａを用いたサイドウォール１５は、そのようなＨＴＯ膜を用いたものと同程度の性能（サイドウォールとしての性能）を得ることができる。
【００４０】
以上のように、本実施の形態の固体撮像素子１では、ｎ型半導体層１１Ａを有する半導体基板１１上に、原子層堆積法（Atomic Layer Deposition）により形成されると共に、ｐ型の不純物元素（ボロン）を含むＡＬＤ−ＢＳＧ膜１５Ａを有することにより、製造プロセスにおいて、ＡＬＤ−ＢＳＧ膜１５Ａから低ドーズ量の固相拡散を行うことができる。これにより、半導体基板１１の表層に、ｐ型固相拡散層１１Ｂを、所望の濃度分布で形成することができる。よって、ＨＡＤ構造を形成して暗電流の発生を抑制することができる。
【００４１】
次に、上記実施の形態の固体撮像素子１の変形例（変形例１〜３）について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
【００４２】
＜変形例１＞
図９Ａ〜図１１は、変形例１に係る固体撮像素子の製造方法を説明するための断面構成を模式的に表したものである。上記実施の形態では、半導体基板１１の表層に、ＡＬＤ−ＢＳＧ膜１５Ａとアニール処理を用いた固相拡散法のみによって、ｐ型固相拡散層１１Ｂを形成したが、本変形例のように、予め半導体基板１１の表層に低ドーズ・イオンインプラを施すようにしてもよい。
【００４３】
具体的には、まず、ｎ型半導体層１１Ａを形成した半導体基板１１上に、電荷転送電極１４等を形成した後、図９Ａに示したように、半導体基板１１上にマスク層１２０を形成する。このマスク層１２０を用いて半導体基板１１の表層にｐ型不純物（ボロン）を、低ドーズ・イオンインプラによって拡散させる。ドーズ量としては、例えば１０12〜１０13／ｃｍ2程度である。これにより、図９Ｂに示したように、半導体基板１１の表層に、低濃度ｐ型不純物拡散層１１Ｂ１を形成する。
【００４４】
この後、図１０に示したように、上記実施の形態と同様にして、半導体基板１１上に、ＡＬＤ−ＢＳＧ膜１５ＡおよびＬＰ−ＳｉＮ膜１５Ｂからなるサイドウォール１５を形成する。続いて、図１１に示したように、上記実施の形態と同様にして、アニール処理を行うことにより、ｐ型固相拡散層１１Ｂを形成する。この後の工程は、上記実施の形態と同様である。
【００４５】
このように、低ドーズのイオンインプラ法と、固相拡散法とを併用してＨＡＤ構造を形成してもよい。このようにした場合であっても、上記実施の形態とほぼ同等の効果を得ることができる。
【００４６】
＜変形例２＞
図１２は、変形例２に係る固体撮像素子の断面構成を模式的に表したものである。本変形例では、上記実施の形態と同様、ＡＬＤ−ＢＳＧ膜１５Ａを用いた固相拡散によりｐ型固相拡散層１１Ｂを形成するが、固相拡散後に、ＡＬＤ−ＢＳＧ膜１５Ａを除去する点で、上記実施の形態と異なっている。本変形例の固体撮像素子は、サイドウォール１６として、上記ＡＬＤ−ＢＳＧ膜１５Ａの代わりにＨＴＯ膜１６Ａを有している。サイドウォール１６が、ＨＴＯ膜１６ＡおよびＬＰ−ＳｉＮ膜１５Ｂを有している。
【００４７】
このような固体撮像素子は、例えば次のようにして製造することができる。即ち、まず図１３に示したように、上記実施の形態と同様にして、ＡＬＤ−ＢＳＧ膜１５Ａを成膜した後、パターニングを行う。この後、所定のアニール処理を行うことにより、ＡＬＤ−ＢＳＧ膜１５Ａからボロンを固相拡散させる。
【００４８】
この後、本変形例では、図１４に示したように、ＡＬＤ−ＢＳＧ膜１５Ａを、例えばＤＨＦ（希フッ素酸）を用いてウェットエッチングすることにより、半導体基板１１上から除去する。次いで、図１５に示したように、ＨＴＯ膜１６ＡおよびＬＰ−ＳｉＮ膜１５Ｂを、例えばＬＰ−ＣＶＤ法等により成膜し、加工することにより、サイドウォール１６を形成する。
【００４９】
本変形例のように、ＡＬＤ−ＢＳＧ膜１５Ａは、固相拡散に用いた後に除去し、他の酸化物膜（例えばＨＴＯ膜１６Ａ）に置き換えてもよい。このようにした場合であっても、上記実施の形態とほぼ同等の効果を得ることができる。
【００５０】
＜変形例３＞
図１６Ａおよび図１６Ｂは、変形例３に係る固体撮像素子の製造方法を説明するための断面構成を模式的に表したものである。本変形例のように、上記変形例１の手法（低ドーズイオンインプラ法と固相拡散法とを併用する手法）と、上記変形例２の手法（ＡＬＤ−ＢＳＧ膜１５Ａを除去して他の酸化物膜を形成する手法）とを組み合わせてもよい。即ち、図１６Ａに示したように、上記変形例１と同様にして、低ドーズイオンインプラ法により、半導体基板１１の表層に低濃度ｐ型不純物拡散層１１Ｂ１を予め形成しておき、ＡＬＤ−ＢＳＧ膜１５Ａを用いたアニール処理により、更にｐ型不純物（ボロン）を固相拡散させる。このようにして、ｐ型固相拡散層１１Ｂを形成した後、図１６Ｂに示したように、上記変形例２と同様にして、ＡＬＤ−ＢＳＧ膜１５Ａを除去する。この後、ＨＴＯ膜１６ＡおよびＬＰ−ＳｉＮ膜１５Ｂを形成することにより、サイドウォール１６を形成する。
【００５１】
＜適用例１＞
図１７は、上記実施の形態および変形例１〜３等において説明した固体撮像素子を各画素に用いた装置全体の構成を表したものである。これらの固体撮像素子（以下、固体撮像素子１を例に挙げて説明する）は、撮像エリアとしての画素部１ａを有すると共に、この画素部１ａの周辺領域に、例えば行走査部１３１、水平選択部１３３、水平選択部１３４およびシステム制御部１３２からなる周辺回路部１３０を有している。
【００５２】
画素部１ａは、例えば行列状に２次元配置された複数の単位画素Ｐ（固体撮像素子１に相当）を有している。この単位画素Ｐには、例えば画素行ごとに画素駆動線Ｌread（具体的には行選択線およびリセット制御線）が配線され、画素列ごとに垂直信号線Ｌsigが配線されている。画素駆動線Ｌreadは、画素からの信号読み出しのための駆動信号を伝送するものである。画素駆動線Ｌreadの一端は、行走査部１３１の各行に対応した出力端に接続されている。
【００５３】
行走査部１３１は、シフトレジスタやアドレスデコーダ等によって構成され、画素部１ａの各画素Ｐを、例えば行単位で駆動する画素駆動部である。行走査部１３１によって選択走査された画素行の各画素Ｐから出力される信号は、垂直信号線Ｌsigの各々を通して水平選択部１３３に供給される。水平選択部１３３は、垂直信号線Ｌsigごとに設けられたアンプや水平選択スイッチ等によって構成されている。
【００５４】
水平選択部１３４は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１３３の各水平選択スイッチを走査しつつ順番に駆動するものである。この水平選択部１３４による選択走査により、垂直信号線Ｌsigの各々を通して伝送される各画素の信号が順番に水平信号線１３５に出力され、当該水平信号線１３５を通して基板１１の外部へ伝送される。
【００５５】
行走査部１３１、水平選択部１３３、水平選択部１３４および水平信号線１３５からなる回路部分は、基板１１上に直に形成されていてもよいし、あるいは外部制御ＩＣに配設されたものであってもよい。また、それらの回路部分は、ケーブル等により接続された他の基板に形成されていてもよい。
【００５６】
システム制御部１３２は、外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、固体撮像素子１の内部情報などのデータを出力するものである。システム制御部１３２はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３１、水平選択部１３３および水平選択部１３４などの周辺回路の駆動制御を行う。
【００５７】
＜適用例２＞
上述の固体撮像装置１は、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話など、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図１８に、その一例として、電子機器３（カメラ）の概略構成を示す。この電子機器３は、例えば静止画または動画を撮影可能なビデオカメラであり、固体撮像素子１と、光学系（光学レンズ）３１０と、シャッタ装置３１１と、固体撮像素子１およびシャッタ装置３１１を駆動する駆動部３１３と、信号処理部３１２とを有する。
【００５８】
光学系３１０は、被写体からの像光（入射光）を固体撮像素子１の画素部１ａへ導くものである。この光学系３１０は、複数の光学レンズから構成されていてもよい。シャッタ装置３１１は、固体撮像素子１への光照射期間および遮光期間を制御するものである。駆動部３１３は、固体撮像素子１の転送動作およびシャッタ装置３１１のシャッタ動作を制御するものである。信号処理部３１２は、固体撮像素子１から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Ｄoutは、メモリなどの記憶媒体に記憶されるか、あるいは、モニタ等に出力される。
【００５９】
以上、実施の形態および変形例を挙げて説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、表面照射型の固体撮像素子を例に挙げて説明したが、本開示の固体撮像素子は、裏面照射型のものにも適用可能である。また、裏面照射型の場合には、半導体基板１１上に有機光電変換膜を用いた光電変換素子を積層した、いわゆる縦方向分光型の固体撮像素子にも、本開示内容は適用可能である。
【００６０】
また、上記実施の形態等では、本開示の第１導電型半導体層として、ｎ型半導体層１１Ａを例示したが、これに限らずｐ型半導体層であってもよい。この場合は、半導体基板１１の表層には、ｎ型の固相拡散層を形成すればよい。
【００６１】
尚、本開示は、以下のような構成であってもよい。
（１）
半導体基板と、
前記半導体基板内に、画素毎に形成された第１導電型半導体層と、
前記半導体基板の表層に、前記半導体層と対向して形成された第２導電型の固相拡散層と、
第２導電型の不純物元素を含むと共に、原子層堆積法（Atomic Layer Deposition）により形成された酸化物膜と
を備えた固体撮像素子。
（２）
前記半導体基板内に、前記第１導電型半導体層を含むフォトダイオードを有し、
前記フォトダイオードから信号電荷の読み出しを行うための画素トランジスタを備えた
上記（１）に記載の固体撮像素子。
（３）
前記半導体基板上に、前記第１導電型半導体層において発生した電荷を転送するための電荷転送電極を備え、
前記酸化物膜は、前記電荷転送電極の側面を覆って設けられている
上記（２）に記載の固体撮像素子。
（４）
前記酸化物膜はサイドウォールとして機能する
上記（２）または（３）に記載の固体撮像素子。
（５）
前記第１導電型はｎ型であり、前記第２導電型はｐ型である
上記（１）〜（４）のいずれかに記載の固体撮像素子。
（６）
前記酸化物膜は、ボロン（Ｂ）を含むシリコン酸化物膜である
上記（１）〜（４）のいずれかに記載の固体撮像素子。
（７）
前記酸化物膜上の少なくとも一部に、シリコン窒化膜が積層されている
上記（６）に記載の固体撮像素子。
（８）
半導体基板内に、画素毎に第１導電型半導体層を形成する工程と、
前記半導体基板上に、第２導電型の不純物元素を含む酸化物膜を原子層堆積法（Atomic Layer Deposition）により形成する工程と、
前記半導体基板の表層に、前記第１導電型半導体層と対向して第２導電型の固相拡散層を形成する工程と
を含む固体撮像素子の製造方法。
（９）
前記固相拡散層を形成する工程では、アニール処理を施すことにより、前記酸化物膜から前記半導体基板の表層に前記不純物元素を固相拡散させる
上記（８）に記載の固体撮像素子の製造方法。
（１０）
前記アニール処理の前に、前記半導体基板の表層に、前記第２の不純物元素の低ドーズ・イオンインプラを施す
上記（９）に記載の固体撮像素子の製造方法。
（１１）
前記固相拡散層を形成した後、
前記酸化物膜を除去する工程と、
前記半導体基板上に、他の酸化物膜を形成する工程と
を更に含む
上記（８）〜（１０）のいずれかに記載の固体撮像素子の製造方法。
（１２）
前記第１導電型はｎ型であり、前記第２導電型はｐ型である
上記（８）〜（１１）のいずれかに記載の固体撮像素子の製造方法。
（１３）
前記酸化物膜は、ボロン（Ｂ）を含むシリコン酸化物膜である
上記（８）〜（１２）のいずれかに記載の固体撮像素子の製造方法。
（１４）
半導体基板と、
前記半導体基板内に、画素毎に形成された第１導電型半導体層と、
前記半導体基板の表層に、前記第１導電型半導体層と対向して形成された第２導電型の固相拡散層と、
第２導電型の不純物元素を含み、原子層堆積法（Atomic Layer Deposition）により形成された酸化物膜と
を備えた固体撮像素子を有する電子機器。
【符号の説明】
【００６２】
１…固体撮像素子、１０…フォトダイオード、１１…半導体基板、１１Ａ…ｎ型半導体層、１１Ｂ…ｐ型固相拡散層、１２…ＯＦＤ、１３…ＦＤ、１４…電荷転送電極、１５，１６…サイドウォール、１５Ａ…ＡＬＤ−ＢＳＧ膜、１５Ｂ…ＬＰ−ＳｉＮ膜、１６Ａ…ＨＴＯ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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