(57)【要約】【課題】最終段のマルチプレクサに与えるクロックの周波数を低下させる。【解決手段】第１マルチプレクサ２０１は、所定周期ｃｙごとに、第１入力データ信号Ｄａｔａ１を出力した後に第２入力データ信号Ｄａｔａ２を出力する。第２マルチプレクサ２０２は、所定周期ｃｙごとに、第３入力データ信号Ｄａｔａ３を出力した後に第４入力データ信号Ｄａｔａ４を出力する。第２マルチプレクサ２０２は、第３入力データ信号Ｄａｔａ３を、第２入力データ信号Ｄａｔａ２が第１マルチプレクサ２０１から出力されるタイミングと同一のタイミングで出力する。第３マルチプレクサ２０３は、所定周期ｃｙごとに、第１マルチプレクサ２０１から出力された第１入力データ信号Ｄａｔａ１および第２入力データ信号Ｄａｔａ２を出力した後に第２マルチプレクサ２０２から出力された第３入力データ信号Ｄａｔａ３および第４入力データ信号Ｄａｔａ４を出力する。【選択図】図２
2014039086.tif 000002
【特許請求の範囲】
【請求項１】
並列の第１から第４入力データ信号を直列のデータ信号にするパラレルシリアル変換回路において、
前記第１入力データ信号を、所定周期の第１クロック信号に基づいて、前記所定周期の第１タイミングで出力する第１ラッチ群と、
前記第２入力データ信号を、前記第１タイミングよりも前記所定周期の半周期分遅い前記所定周期の第２タイミングで出力する第２ラッチ群と、
前記第３入力データ信号を、前記第２タイミングで出力する第３ラッチ群と、
前記第４入力データ信号を、前記第１タイミングよりも前記所定周期分遅い前記所定周期の第３タイミングで出力する第４ラッチ群と、
前記第１クロック信号と位相が１／４周期異なる第２クロック信号に基づいて、前記所定周期ごとに、前記第１入力データ信号を出力した後に前記第２入力データ信号を出力する第１マルチプレクサと、
前記第２クロック信号に基づいて、前記所定周期ごとに、前記第３入力データ信号を出力した後に前記第４入力データ信号を出力する第２マルチプレクサであって、前記第３入力データ信号を、前記第２入力データ信号が前記第１マルチプレクサから出力されるタイミングと同一のタイミングで出力する第２マルチプレクサと、
前記第１クロック信号に基づいて、前記所定周期ごとに、前記第１マルチプレクサから出力された前記第１および第２入力データ信号を出力した後に前記第２マルチプレクサから出力された前記第３および第４入力データ信号を出力する第３マルチプレクサと、
を有することを特徴とするパラレルシリアル変換回路。
【請求項２】
前記第１マルチプレクサは、
前記第１入力データ信号と前記第２入力データ信号とを前記所定周期の半周期ごとに切り替えて出力し、
前記第２マルチプレクサは、
前記第３入力データ信号と前記第４入力データ信号とを前記所定周期の半周期ごとに切り替えて出力し、
前記第３マルチプレクサは、
前記第１マルチプレクサから出力された信号と前記第２マルチプレクサから出力された信号とを前記所定周期の半周期ごとに切り替えて出力することを特徴とする請求項１に記載のパラレルシリアル変換回路。
【請求項３】
前記第１マルチプレクサは、
前記第１クロック信号と位相の異なる前記所定周期の第２クロック信号に応じて、前記第１ラッチ群から出力された前記第１入力データ信号と前記第２ラッチ群から出力された前記第２入力データ信号とを前記所定周期の半周期ごとに交互に出力し、
前記第２マルチプレクサは、
前記第２クロック信号に応じて、前記第３ラッチ群から出力された前記第３入力データ信号と前記第４ラッチ群から出力された前記第４入力データ信号とを前記所定周期の半周期ごとに交互に出力し、
前記第３マルチプレクサは、
前記第１クロック信号に応じて、前記第１マルチプレクサから出力された信号と前記第２マルチプレクサから出力された信号とを前記所定周期の半周期ごとに交互に出力することを特徴とする請求項１または２に記載のパラレルシリアル変換回路。
【請求項４】
それぞれ前記所定周期（以下、「第１所定周期」と称する。）の２倍の第２所定周期でデータが変化する並列の第１から第８入力データ信号を直列のデータ信号にする場合において、
前記第２所定周期ごとに、前記第１入力データ信号を出力した後に前記第２入力データ信号を出力する第４マルチプレクサと、
前記第２所定周期ごとに、前記第３入力データ信号を出力した後に前記第４入力データ信号を出力する第５マルチプレクサと、
前記第２所定周期ごとに、前記第５入力データ信号を出力した後に前記第６入力データ信号を出力する第６マルチプレクサと、
前記第２所定周期ごとに、前記第７入力データ信号を出力した後に前記第８入力データ信号を出力する第７マルチプレクサと、
を有し、
前記第１マルチプレクサは、
前記第４マルチプレクサから出力された信号と前記第５マルチプレクサから出力された信号とを前記第１所定周期の半周期ごとに切り替えて出力し、
前記第２マルチプレクサは、
前記第６マルチプレクサから出力された信号と前記第７マルチプレクサから出力された信号とを前記第１所定周期の半周期ごとに切り替えて出力することを特徴とする請求項１〜３のいずれか一つに記載のパラレルシリアル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレルシリアル変換回路に関する。
【背景技術】
【０００２】
従来、データの送受信において、送信装置は、マルチプレクサによって複数の並列のデータ信号を直列のデータ信号にして受信装置へ送信する場合がある。たとえば、クロック信号の値に応じて２並列のデータ信号を直列のデータ信号に変換するマルチプレクサを複数段設け、後段のマルチプレクサになるほど高い周波数のクロック信号を与えることにより、段階的に多重化する技術が知られている（たとえば、下記特許文献１を参照。）。
【０００３】
また、コンバータが複数の並列のデータ信号を直列のデータ信号にする技術が知られている（たとえば、下記特許文献２を参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１７６３６号公報
【特許文献２】特開２００２−２８０９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、マルチプレクサに与えられるクロック信号の周波数が高いと、マルチプレクサの動作が不安定になる場合がある。
【０００６】
１つの側面では、本発明は、マルチプレクサに与えるクロックの周波数を低下させることができるパラレルシリアル変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面によれば、並列の第１から第４入力データ信号を直列のデータ信号にするパラレルシリアル変換回路において、前記第１入力データ信号を、所定周期の第１クロック信号に基づいて、前記所定周期の第１タイミングで出力する第１ラッチ群と、前記第２入力データ信号を、前記第１タイミングよりも前記所定周期の半周期分遅い前記所定周期の第２タイミングで出力する第２ラッチ群と、前記第３入力データ信号を、前記第２タイミングで出力する第３ラッチ群と、前記第４入力データ信号を、前記第１タイミングよりも前記所定周期分遅い前記所定周期の第３タイミングで出力する第４ラッチ群と、前記第１クロック信号と位相が１／４周期異なる第２クロック信号に基づいて、前記所定周期ごとに、前記第１入力データ信号を出力した後に前記第２入力データ信号を出力する第１マルチプレクサと、前記第２クロック信号に基づいて、前記所定周期ごとに、前記第３入力データ信号を出力した後に前記第４入力データ信号を出力する第２マルチプレクサであって、前記第３入力データ信号を、前記第２入力データ信号が前記第１マルチプレクサから出力されるタイミングと同一のタイミングで出力する第２マルチプレクサと、前記第１クロック信号に基づいて、前記所定周期ごとに、前記第１マルチプレクサから出力された前記第１および第２入力データ信号を出力した後に前記第２マルチプレクサから出力された前記第３および第４入力データ信号を出力する第３マルチプレクサと、を有するパラレルシリアル変換回路が提案される。
【発明の効果】
【０００８】
本発明の一態様によれば、マルチプレクサに与えるクロックの周波数を低下させることができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施の形態にかかるパラレルシリアル変換回路の一動作例を示す説明図である。
【図２】図２は、実施例１にかかるパラレルシリアル変換回路の一例を示す説明図である。
【図３】図３は、実施例１にかかるパラレルシリアル変換回路の一動作のタイミングチャート例を示す説明図である。
【図４Ａ】図４Ａは、Ｄ−ＦＦとＤラッチの説明図である。
【図４Ｂ】図４Ｂは、Ｄ−ＦＦの真理値表である。
【図４Ｃ】図４Ｃは、Ｄラッチの真理値表である。
【図５】図５は、第１マルチプレクサから第３マルチプレクサの詳細例を示す説明図である。
【図６】図６は、実施例２にかかるパラレルシリアル変換回路の一例を示す説明図である。
【図７】図７は、実施例２にかかるパラレルシリアル変換回路の一動作のタイミングチャート例を示す説明図（その１）である。
【図８】図８は、実施例２にかかるパラレルシリアル変換回路の一動作のタイミングチャート例を示す説明図（その２）である。
【図９】図９は、実施例３にかかるパラレルシリアル変換回路の一例を示す説明図である。
【図１０】図１０は、縦積み数が多い場合の例を示す説明図である。
【発明を実施するための形態】
【００１０】
図１は、本実施の形態にかかるパラレルシリアル変換回路の一動作例を示す説明図である。パラレルシリアル変換回路１００は、それぞれ所定周期ｃｙでデータが変化する並列の第１から第４入力データ信号Ｄａｔａ１〜４を直列のデータ信号ＳＤａｔａにする。マルチプレクサの詳細例については、後述するが、パラレルシリアル変換回路１００は、２並列の入力データ信号を直列のデータ信号にするマルチプレクサを３つ設けている。３つのマルチプレクサのうち、前段のマルチプレクサを第１マルチプレクサと第２マルチプレクサとし、後段のマルチプレクサを第３マルチプレクサとする。
【００１１】
本実施の形態では、後段の第３マルチプレクサが出力元の前段の２つのマルチプレクサを切り替えるごとに２信号のデータが出力されるよう各４つの入力データ信号のタイミングをずらす。これにより、後段のマルチプレクサに与えるクロックの周波数を低下させることができる。
【００１２】
第１マルチプレクサは、所定周期ｃｙごとに、第１入力データ信号Ｄａｔａ１を出力した後に前記第２入力データ信号Ｄａｔａ２を出力する。第２マルチプレクサは、所定周期ｃｙごとに、第３入力データ信号Ｄａｔａ３を出力した後に第４入力データ信号Ｄａｔａ４を出力する。第２マルチプレクサは、第３入力データ信号Ｄａｔａ３を、第２入力データ信号Ｄａｔａ２が第１マルチプレクサから出力されるタイミングと同一のタイミングで出力する。第３マルチプレクサは、所定周期ｃｙごとに、第１マルチプレクサから出力された第１入力データ信号Ｄａｔａ１および第２入力データ信号Ｄａｔａ２を出力した後に第２マルチプレクサから出力された第３入力データ信号Ｄａｔａ３および第４入力データ信号Ｄａｔａ４を出力する。
【００１３】
これにより、最後段であるマルチプレクサに与えるクロックの周期が最後段よりも１段前のマルチプレクサに与えるクロックの周期と同一であってもよいため、最後段のマルチプレクサに与えるクロックの周波数を低くできる。これにより、マルチプレクサの動作を安定させることができる。
【００１４】
つぎに、実施例１において、パラレルシリアル変換回路１００の詳細例と、動作例に関するタイミングチャート３００と、について説明する。
【００１５】
（実施例１）
図２は、実施例１にかかるパラレルシリアル変換回路の一例を示す説明図である。図２において、Ｄラッチ２３３、２３７およびＤ−ＦＦ２３５，２３８のクロック入力端子ＣＬＫの○はクロック信号が反転されて入力されることを示している。図３は、実施例１にかかるパラレルシリアル変換回路の一動作のタイミングチャート例を示す説明図である。パラレルシリアル変換回路１００は、並列の入力データ信号を直列のデータ信号ＳＤａｔａに多重化する。パラレルシリアル変換回路１００は、第１ラッチ群２１１と、第２ラッチ群２１２と、第３ラッチ群２１３と、第４ラッチ群２１４と、マルチプレクサ２００と、分周器２４０と、を有している。マルチプレクサ２００は、第１マルチプレクサ２０１と、第２マルチプレクサ２０２と、第３マルチプレクサ２０３と、を有している。なお、図３においては第１クロック信号Ｉおよび第２クロック信号Ｑのそれぞれの反転クロック信号を図示していない。
【００１６】
ここでは一例として、タイミングチャート３００で示すように、第１入力データ信号Ｄａｔａ１として、データＡ１からデータＡ４が入力され、第２入力データ信号Ｄａｔａ２として、データＢ１からデータＢ４が入力される。タイミングチャート３００で示すように、第３入力データ信号Ｄａｔａ３として、データＣ１からデータＣ４が入力される。第４入力データ信号Ｄａｔａ４として、データＤ１からデータＤ４が入力される。
【００１７】
分周器２４０は、ハーフレートクロック信号Ｈａｌｆ−ｒａｔｅ  Ｃｌｏｃｋを２分周した第１クロック信号Ｉを生成する。分周器２４０は、第１クロック信号Ｉと位相が異なる第２クロック信号Ｑを生成する。たとえば、第２クロック信号Ｑは、第１クロック信号Ｉと位相が９０度異なる信号である。これにより、直列データ信号ＳＤａｔａから出力される各信号のデータの出力期間を同一の幅にできる。具体的には、たとえば、第２クロック信号Ｑは、第１クロック信号Ｉより９０度位相が遅れている。タイミングチャート３００では、第１クロック信号Ｉの１／４周期ごとに縦方向の点線で区切られている。
【００１８】
第１ラッチ群２１１は、所定周期ｃｙの第１クロック信号Ｉに応じて、所定周期ｃｙの第１タイミングで第１入力データ信号Ｄａｔａ１を出力する。具体的には、第１ラッチ群２１１は、Ｄ−ＦＦ（Ｆｌｉｐ  Ｆｌｏｐ，フリップフロップ）２３１である。Ｄ−ＦＦ２３１は、第１クロック信号Ｉの立ち上がりで第１入力データ信号Ｄａｔａ１の値を保持する。第１ラッチ群２１１から出力された信号をｄ１とする。ここで、実施例１で用いるＤ−ＦＦとＤラッチについて簡単に説明する。
【００１９】
図４Ａは、Ｄ−ＦＦとＤラッチの説明図である。たとえば、Ｄ−ＦＦは２つのＤラッチを有し、Ｄ−ＦＦでは、２つのＤラッチは直列に接続されている。前段のＤラッチのクロック入力端子ＣＬＫには、Ｄ−ＦＦのクロック入力端子ＣＬＫに入力されたクロック信号がそのまま入力される。後段のＤラッチのクロック入力端子ＣＬＫには、Ｄ−ＦＦのクロック入力端子ＣＬＫに入力されたクロック信号が反転されて入力される。
【００２０】
図４Ｂは、Ｄ−ＦＦの真理値表である。図４Ｂに示すＤ−ＦＦの真理値表によれば、Ｄ−ＦＦは、クロック入力端子ＣＬＫに入力されるクロック信号が０から１に立ち上がる時のデータ入力端子Ｄに入力されているデータ信号Ｄの値がそのままデータ出力端子Ｑから出力される。クロック入力端子ＣＬＫに入力されるクロック信号が０から１に立ち上がる時以外は、データ出力端子Ｑから出力されるデータ信号Ｑは変化しない（保持）。図４Ｂで示したＤ−ＦＦの真理値表はクロック信号の立ち上がりのタイミングによってＤ−ＦＦが動作する場合の一例であるため、これに限らず、種々変更可能である。たとえば、クロック信号の立ち下がりのタイミングによってＤ−ＦＦが動作する場合もある。
【００２１】
図４Ｃは、Ｄラッチの真理値表である。図４Ｃに示すＤラッチの真理値表によれば、Ｄラッチは、クロック入力端子ＣＬＫに入力されるクロック信号が０であれば、データ入力端子Ｄに入力されるデータ信号Ｄが０または１のいずれであっても、データ出力端子Ｑから出力されるデータ信号Ｑは変化しない（保持）。Ｄラッチは、入力Ｄが０の場合に、クロック信号ＣＬＫが１であれば、出力Ｑが０となる。Ｄラッチは、入力Ｄが１の場合に、クロック信号ＣＬＫが１であれば、出力Ｑが１となる。ここでは、クロック信号ＣＬＫが１の場合にＤラッチは、入力Ｄの値をラッチする。図４Ｃで示したＤラッチの真理値表はＤラッチの機能を簡易化した一例であるため、これに限らず、種々変更可能である。たとえば、リセット信号が含まれていてもよい。
【００２２】
タイミングチャート３００では、所定周期ｃｙの第１タイミングをＴ１−ｉ（ｉ≧１）で示している。タイミングチャート３００では、第１ラッチ群２１１から出力された信号ｄ１は、第１タイミングＴ１−１でデータＡ１となる。タイミングチャート３００では、第１タイミングＴ１−２でデータＡ２となり、第１タイミングＴ１−３でデータＡ３となり、第１タイミングＴ１−４でデータＡ４となる。
【００２３】
第２ラッチ群２１２は、第２入力データ信号Ｄａｔａ２を、第１タイミングＴ１よりも所定周期ｃｙの半周期分遅い所定周期ｃｙの第２タイミングで出力する。具体的には、第２ラッチ群２１２は、Ｄ−ＦＦ２３２と、Ｄラッチ２３３と、を有している。Ｄ−ＦＦ２３２は、第１クロック信号Ｉの立ち上がりに応じてデータ信号Ｄａｔａ２を保持する。Ｄラッチ２３３は、クロック入力端子ＣＬＫに第１クロック信号Ｉが反転されて入力されるため、第１クロック信号Ｉの立ち下がりに応じてＤ−ＦＦ２３２から出力された信号の値を保持する。第２ラッチ群２１２から出力された信号をｄ２とする。
【００２４】
タイミングチャート３００では、所定周期ｃｙの第２タイミングをＴ２−ｉ（ｉ≧１）で示している。タイミングチャート３００では、第２ラッチ群２１２から出力された信号ｄ２は、第２タイミングＴ２−１でデータＢ１となる。タイミングチャート３００では、第２タイミングＴ２−２でデータＢ２となり、第２タイミングＴ２−３でデータＢ３となる。
【００２５】
第３ラッチ群２１３は、所定周期ｃｙの第２タイミングＴ２で第３入力データ信号Ｄａｔａ３を出力する。具体的には、第３ラッチ群２１３は、Ｄ−ＦＦ２３４とＤ−ＦＦ２３５を有している。Ｄ−ＦＦ２３４は第２クロック信号Ｑの立ち上がりで第３入力データ信号Ｄａｔａ３の値を保持する。Ｄ−ＦＦ２３５はクロック入力端子ＣＬＫに第１クロック信号Ｉが反転されて入力されるため、第１クロック信号Ｉの立ち下がりでＤ−ＦＦ２３４から出力された信号の値を保持する。第３ラッチ群２１３から出力された信号をｄ３とする。
【００２６】
タイミングチャート３００では、第３ラッチ群２１３から出力された信号ｄ３は、第２タイミングＴ２−１でデータＣ１となり、第２タイミングＴ２−２でデータＣ２となる。タイミングチャート３００では、第２タイミングＴ２−３でデータＣ３となる。
【００２７】
第４ラッチ群２１４は、第４入力データ信号Ｄａｔａ４を、第１タイミングＴ１よりも所定周期ｃｙ分遅い所定周期ｃｙの第３タイミングで出力する。具体的には、第４ラッチ群２１４は、Ｄ−ＦＦ２３６と、Ｄラッチ２３７と、Ｄ−ＦＦ２３８と、Ｄラッチ２３９と、を有している。Ｄ−ＦＦ２３６は、第２クロック信号Ｑの立ち上がりで第４入力データ信号Ｄａｔａ４の値を保持する。Ｄラッチ２３７は、クロック入力端子ＣＬＫに第２クロック信号Ｑが反転されて入力されるため、第２クロック信号Ｑの立ち下がりでＤ−ＦＦ２３６から出力された信号の値をラッチする。Ｄ−ＦＦ２３８は、クロック入力端子ＣＬＫに第１クロック信号Ｉが反転されて入力されるため、第１クロック信号Ｉの立ち下がりでＤラッチ２３７から出力された信号の値を保持する。Ｄラッチ２３９は、第１クロック信号Ｉの立ち上がりでＤ−ＦＦ２３８から出力された信号の値をラッチする。第４ラッチ群２１４から出力された信号をｄ４とする。
【００２８】
タイミングチャート３００では、所定周期ｃｙの第３タイミングをＴ３−ｉ（ｉ≧１）で示している。タイミングチャート３００では、第４ラッチ群２１４から出力された信号ｄ４は、第３タイミングＴ３−１でデータＤ１となり、第３タイミングＴ３−２でデータＤ２となる。タイミングチャート３００では、第３タイミングＴ３−３でデータＤ３となる。
【００２９】
第１マルチプレクサ２０１は、所定周期ｃｙごとに、第１ラッチ群２１１から出力された第１入力データ信号Ｄａｔａ１を出力した後に第２ラッチ群２１２から出力された第２入力データ信号Ｄａｔａ２を出力する。具体的に、第１マルチプレクサ２０１は、所定周期ｃｙの第２クロック信号Ｑに応じて、第１ラッチ群２１１から出力された信号ｄ１と第２ラッチ群２１２から出力された信号ｄ２とを所定周期ｃｙの半周期ごとに交互に出力する。より具体的には、たとえば、第１マルチプレクサ２０１は、所定周期ｃｙの第２クロック信号Ｑの値が１の場合に、第１ラッチ群２１１から出力された第１入力データ信号Ｄａｔａ１を出力する。第１マルチプレクサ２０１は、第２クロック信号Ｑの値が０の場合に、第２ラッチ群２１２から出力された第２入力データ信号Ｄａｔａ２を出力する。ここで、第１マルチプレクサ２０１からの出力された信号をｄ１２とする。
【００３０】
タイミングチャート３００では、信号ｄ１２には第１クロック信号ＩのデータＡと第２クロック信号ＱのデータＢとが所定周期ｃｙの半周期ごとに交互に出力されている。
【００３１】
第２マルチプレクサ２０２は、所定周期ｃｙごとに、第３ラッチ群２１３から出力された第３入力データ信号Ｄａｔａ３を出力した後に第４ラッチ群２１４から出力された第４入力データ信号Ｄａｔａ４を出力する。具体的には、第２マルチプレクサ２０２は、第３ラッチ群２１３から出力された信号ｄ３と第４ラッチ群２１４から出力された信号ｄ４とを所定周期ｃｙの半周期ごとに交互に出力する。より具体的には、第２マルチプレクサ２０２は、所定周期ｃｙの第２クロック信号Ｑの値が０の場合に、第３ラッチ群２１３から出力された第３入力データ信号Ｄａｔａ３を出力する。第２マルチプレクサ２０２は、所定周期ｃｙの第２クロック信号Ｑの値が１の場合に、第４ラッチ群２１４から出力された第４入力データ信号Ｄａｔａ４を出力する。ここで、第２マルチプレクサ２０２から出力された信号をｄ３４とする。
【００３２】
タイミングチャート３００では、信号ｄ３４には第３クロック信号のデータＣと第４クロック信号のデータＤとが所定周期ｃｙの半周期ごとに交互に出力されている。
【００３３】
第３マルチプレクサ２０３は、パラレルシリアル変換回路１００内の最後段のマルチプレクサであって、直列のデータ信号ＳＤａｔａを出力する。第３マルチプレクサ２０３は、所定周期ｃｙごとに、第１マルチプレクサ２０１から出力された第１および第２入力データ信号を出力した後に第２マルチプレクサ２０２から出力された第３および第４入力データ信号を出力する。具体的には、第３マルチプレクサ２０３は、第１クロック信号Ｉに応じて、第１マルチプレクサ２０１から出力された信号ｄ１２と第２マルチプレクサ２０２から出力された信号ｄ３４とを所定周期ｃｙの半周期ごとに交互に出力する。より具体的には、第３マルチプレクサ２０３は、第１クロック信号Ｉの値が０の場合に、第１マルチプレクサ２０１から出力された信号ｄ１２を出力する。タイミングチャート３００では、直列のデータ信号ＳＤａｔａとして信号ｄ１２が出力されている箇所を細かい網掛けによって示している。具体的には、第３マルチプレクサ２０３は、第１クロック信号Ｉの値が１の場合に、第２マルチプレクサ２０２から出力された信号ｄ３４を出力する。ここで、第３マルチプレクサ２０３から出力された信号をＳＤａｔａとする。タイミングチャート３００では、直列のデータ信号ＳＤａｔａとして信号ｄ３４が出力されている箇所を粗い網掛けによって示している。
【００３４】
タイミングチャート３００では、信号ＳＤａｔａは、第１クロック信号Ｉの値が０の場合に、信号ｄ１２の値となり、第１クロック信号Ｉの値が１の場合に、信号ｄ３４の値となる。第１入力データ信号Ｄａｔａ１のデータＡと第２入力データ信号Ｄａｔａ２のデータＢと第３入力データ信号Ｄａｔａ３のデータＣと第４入力データ信号Ｄａｔａ４のデータＤとが所定周期ｃｙの１／４周期ごとに順に出力されている。
【００３５】
図５は、第１マルチプレクサから第３マルチプレクサの詳細例を示す説明図である。第１マルチプレクサ２０１と第２マルチプレクサ２０２と第３マルチプレクサ２０３とのそれぞれは、４つのトランジスタが直列に接続された回路を２つ有している。ここでは、トランジスタが直列に接続されていることを縦積みと称する。
【００３６】
第１マルチプレクサ２０１と第２マルチプレクサ２０２と第３マルチプレクサ２０３とのそれぞれが有する縦積みのトランジスタ数は最大でも４段であるため、５段以上のトランジスタを縦積みしたマルチプレクサと比較して電源電圧が低下しても安定的に動作する。
【００３７】
実施例１のパラレルシリアル変換回路によれば、後段のマルチプレクサに選択信号として与えられるクロック信号の周波数と前段であるマルチプレクサに選択信号として与えられるクロック信号の周波数が同一となる。これにより、２並列の入力データ信号を直列のデータ信号にするマルチプレクサによって段階的に多重化する場合であっても、最終段のマルチプレクサに与えるクロックの周波数を低くすることができる。したがって、マルチプレクサの動作を安定させることができる。
【００３８】
また、実施例１では、Ｄ−ＦＦがクロック入力端子ＣＬＫに入力されるクロック信号の立ち上がりのタイミングでデータを保持する場合を例に挙げて各信号のタイミングをずらしている。これに限らず、たとえば、クロック信号の立ち下がりのタイミングでデータを保持するようなＤ−ＦＦを利用してもよく、該立ち下がりのタイミングに基づいてマルチプレクサの各ラッチ群の構成も種々変更可能である。
【００３９】
（実施例２）
実施例２では、８並列の入力データ信号を直列のデータ信号にする場合において、２並列を直列にするマルチプレクサによって段階的に多重化する場合に、最終段のマルチプレクサに与える周波数を低くすることができるパラレルシリアル変換回路について説明する。
【００４０】
図６は、実施例２にかかるパラレルシリアル変換回路の一例を示す説明図である。図７および図８は、実施例２にかかるパラレルシリアル変換回路の一動作のタイミングチャート例を示す説明図である。図６の例では、パラレルシリアル変換回路６００は、それぞれが第１所定周期ｃｙ１の２倍の第２所定周期ｃｙ２で変化する並列の第１から第８入力データ信号Ｄａｔａ１〜Ｄａｔａ８を直列の入力データ信号にする。パラレルシリアル変換回路６００は、マルチプレクサ６０１と、パラレルシリアル変換回路１００と、分周器２４０−１と、分周器２４０−２と、を有している。マルチプレクサ６０１は、８並列の入力データ信号データを４並列の入力データ信号に多重化する。図７および図８で示すタイミングチャート７００では、第１クロック信号Ｉの１／４周期ごとに縦方向の点線で区切られている。
【００４１】
分周器２４０−２は、分周器２４０−１から出力された第１クロック信号Ｉ１を分周することにより得られる、第２所定周期である第３クロック信号Ｉ２を出力する。分周器２４０−２は、第３クロック信号Ｉ２と位相が９０度異なる第４クロック信号Ｑ２を出力する。
【００４２】
マルチプレクサ６０１は、第５ラッチ群６２１と、第６ラッチ群６２２と、第７ラッチ群６２３と、第８ラッチ群６２４と、第９ラッチ群６２５と、第１０ラッチ群６２６と、第１１ラッチ群６２７と、第１２ラッチ群６２８と、を有している。マルチプレクサ６０１は、第４マルチプレクサ６１１と、第５マルチプレクサ６１２と、第６マルチプレクサ６１３と、第７マルチプレクサ６１４と、を有している。
【００４３】
第５ラッチ群６２１は、第２所定周期ｃｙ２ごとに第１入力データ信号Ｄａｔａ１を保持して第４マルチプレクサ６１１へ出力する。具体的には、第５ラッチ群６２１は、Ｄ−ＦＦ６３１である。Ｄ−ＦＦ６３１は、第４クロック信号Ｑ２の立ち上がりで第１入力データ信号Ｄａｔａ１を保持する。第５ラッチ群６２１から出力された信号をｄ１とする。タイミングチャート７００−１では、第１入力データ信号Ｄａｔａ１として、データＡ１とデータＡ２が第２所定周期ｃｙ２で入力されている。
【００４４】
第６ラッチ群６２２は、第２所定周期ｃｙ２ごとに第５ラッチ群６２１が第１入力データ信号Ｄａｔａ１を出力するタイミングよりも第２所定周期ｃｙ２の半周期遅いタイミングで第２入力データ信号Ｄａｔａ２を出力する。具体的には、第６ラッチ群６２２は、Ｄ−ＦＦ６３２とＤラッチ６３３とを有している。Ｄ−ＦＦ６３２は、第４クロック信号Ｑ２の立ち上がりで第２入力データ信号Ｄａｔａ２を保持し、Ｄラッチ６３３は、第４クロック信号Ｑ２の立ち上がりでＤ−ＦＦ６３２から出力された信号をラッチする。第６ラッチ群６２２から出力された信号をｄ２とする。タイミングチャート７００−１では、第２入力データ信号Ｄａｔａ２として、データＥ１とデータＥ２が第２所定周期ｃｙ２で入力されている。
【００４５】
第４マルチプレクサ６１１は、第１入力データ信号Ｄａｔａ１を出力した後に第２入力データ信号Ｄａｔａ２を出力する。具体的には、第４マルチプレクサ６１１は、第１入力データ信号Ｄａｔａ１と第２入力データ信号Ｄａｔａ２とを第２所定周期ｃｙ２の半周期（第１所定周期ｃｙ１）ごとに切り替えて出力する。より具体的には、第４マルチプレクサ６１１は、第３クロック信号Ｉ２の値が１の場合に第５ラッチ群６２１から出力された信号を出力し、第３クロック信号Ｉ２の値が０の場合に第６ラッチ群６２２から出力された信号を出力する。第４マルチプレクサ６１１から出力された信号をＤ１２とする。タイミングチャート７００−１では、信号Ｄ１２として第１入力データ信号Ｄａｔａ１と第２入力データ信号Ｄａｔａ２とが第１所定周期ｃｙ１ごとに交互に出力されている。
【００４６】
第７ラッチ群６２３は、第２所定周期ｃｙ２ごとに第３入力データ信号Ｄａｔａ３を保持して第５マルチプレクサ６１２へ出力する。具体的には、第７ラッチ群６２３は、Ｄ−ＦＦ６３４である。Ｄ−ＦＦ６３４は、第４クロック信号Ｑ２の立ち上がりで第３入力データ信号Ｄａｔａ３を保持する。第７ラッチ群６２３から出力された信号をｄ３とする。タイミングチャート７００−１では、第３入力データ信号Ｄａｔａ３として、データＢ１とデータＢ２が第２所定周期ｃｙ２で入力されている。
【００４７】
第８ラッチ群６２４は、第２所定周期ｃｙ２ごとに第７ラッチ群６２３が第３入力データ信号Ｄａｔａ３を出力するタイミングよりも第２所定周期ｃｙ２の半周期遅いタイミングで第４入力データ信号Ｄａｔａ４を出力する。具体的には、第８ラッチ群６２４は、Ｄ−ＦＦ６３５とＤラッチ６３６とを有している。Ｄ−ＦＦ６３５は、第４クロック信号Ｑ２の立ち上がりで第４入力データ信号Ｄａｔａ４を保持し、Ｄラッチ６３６は、第４クロック信号Ｑ２の立ち上がりでＤ−ＦＦ６３５から出力された信号をラッチする。第８ラッチ群６２４から出力された信号をｄ４とする。タイミングチャート７００−１では、第４入力データ信号Ｄａｔａ４として、データＦ１とデータＦ２が第２所定周期ｃｙ２で入力されている。
【００４８】
第５マルチプレクサ６１２は、第３入力データ信号Ｄａｔａ３を出力した後に第４入力データ信号Ｄａｔａ４を出力する。具体的には、第５マルチプレクサ６１２は、第３入力データ信号Ｄａｔａ３と第４入力データ信号Ｄａｔａ４とを第２所定周期ｃｙ２の半周期（第１所定周期ｃｙ１）ごとに切り替えて出力する。より具体的には、第５マルチプレクサ６１２は、第３クロック信号Ｉ２の値が１の場合に第７ラッチ群６２３から出力された信号を出力し、第３クロック信号Ｉ２の値が０の場合に第８ラッチ群６２４から出力された信号を出力する。第５マルチプレクサ６１２から出力された信号をＤ３４とする。タイミングチャート７００−１では、信号Ｄ３４として第３入力データ信号Ｄａｔａ３と第４入力データ信号Ｄａｔａ４とが第１所定周期ｃｙ１ごとに交互に出力されている。
【００４９】
第９ラッチ群６２５は、第２所定周期ｃｙ２ごとに第５入力データ信号Ｄａｔａ５を保持して第６マルチプレクサ６１３へ出力する。具体的には、第９ラッチ群６２５は、Ｄ−ＦＦ６３７である。Ｄ−ＦＦ６３７は、第４クロック信号Ｑ２の立ち上がりで第５入力データ信号Ｄａｔａ５を保持する。第９ラッチ群６２５から出力された信号をｄ５とする。タイミングチャート７００−１では、第５入力データ信号Ｄａｔａ５として、データＣ１とデータＣ２が第２所定周期ｃｙ２で入力されている。
【００５０】
第１０ラッチ群６２６は、第２所定周期ｃｙ２ごとに第９ラッチ群６２５が第５入力データ信号Ｄａｔａ５を出力するタイミングよりも第２所定周期ｃｙ２の半周期遅いタイミングで第６入力データ信号Ｄａｔａ６を出力する。具体的には、第１０ラッチ群６２６は、Ｄ−ＦＦ６３８とＤラッチ６３９とを有している。Ｄ−ＦＦ６３８は、第４クロック信号Ｑ２の立ち上がりで第６入力データ信号Ｄａｔａ６を保持し、Ｄラッチ６３９は、第４クロック信号Ｑ２の立ち上がりでＤ−ＦＦ６３８から出力された信号をラッチする。第１０ラッチ群６２６から出力された信号をｄ６とする。タイミングチャート７００−１では、第６入力データ信号Ｄａｔａ６として、データＧ１とデータＧ２が第２所定周期ｃｙ２で入力されている。
【００５１】
第６マルチプレクサ６１３は、第５入力データ信号Ｄａｔａ５を出力した後に第６入力データ信号Ｄａｔａ６を出力する。具体的には、第６マルチプレクサ６１３は、第５入力データ信号Ｄａｔａ５と第６入力データ信号Ｄａｔａ６とを第２所定周期ｃｙ２の半周期（第１所定周期ｃｙ１）ごとに切り替えて出力する。より具体的には、第６マルチプレクサ６１３は、第３クロック信号Ｉ２の値が１の場合に第９ラッチ群６２５から出力された信号を出力し、第３クロック信号Ｉ２の値が０の場合に第１０ラッチ群６２６から出力された信号を出力する。第６マルチプレクサ６１３から出力された信号をＤ５６とする。タイミングチャート７００−１では、信号Ｄ５６として第５入力データ信号Ｄａｔａ５と第６入力データ信号Ｄａｔａ６とが第１所定周期ｃｙ１ごとに交互に出力されている。
【００５２】
第１１ラッチ群６２７は、第２所定周期ｃｙ２ごとに第７入力データ信号Ｄａｔａ７を保持して第７マルチプレクサ６１４へ出力する。具体的には、第１１ラッチ群６２７は、Ｄ−ＦＦ６４０である。Ｄ−ＦＦ６４０は、第４クロック信号Ｑ２の立ち上がりで第７入力データ信号Ｄａｔａ７を保持する。第１１ラッチ群６２７から出力された信号をｄ７とする。タイミングチャート７００−１では、第７入力データ信号Ｄａｔａ７としてデータＤ１とデータＤ２が第２所定周期ｃｙ２で入力されている。
【００５３】
第１２ラッチ群６２８は、第２所定周期ｃｙ２ごとに第１１ラッチ群６２７が第７入力データ信号Ｄａｔａ７を出力するタイミングよりも第２所定周期ｃｙ２の半周期遅いタイミングで第８入力データ信号Ｄａｔａ８を出力する。具体的には、第１２ラッチ群６２８は、Ｄ−ＦＦ６４１とＤラッチ６４２とを有している。Ｄ−ＦＦ６４１は、第４クロック信号Ｑ２の立ち上がりで第８入力データ信号Ｄａｔａ８を保持し、Ｄラッチ６４２は、第４クロック信号Ｑ２の立ち上がりでＤ−ＦＦ６４１から出力された信号をラッチする。第１２ラッチ群６２８から出力された信号をｄ８とする。タイミングチャート７００−１では、第８入力データ信号Ｄａｔａ８として、データＨ１とデータＨ２が第２所定周期ｃｙ２で入力されている。
【００５４】
第７マルチプレクサ６１４は、第７入力データ信号Ｄａｔａ７を出力した後に第８入力データ信号Ｄａｔａ８を出力する。具体的には、第７マルチプレクサ６１４は、第７入力データ信号Ｄａｔａ７と第８入力データ信号Ｄａｔａ８とを第２所定周期ｃｙ２の半周期（第１所定周期ｃｙ１）ごとに切り替えて出力する。より具体的には、第７マルチプレクサ６１４は、第３クロック信号Ｉ２の値が１の場合に第１１ラッチ群６２７から出力された信号を出力し、第３クロック信号Ｉ２の値が０の場合に第１２ラッチ群６２８から出力された信号を出力する。第７マルチプレクサ６１４から出力された信号をＤ７８とする。タイミングチャート７００−１では、信号Ｄ７８として第７入力データ信号Ｄａｔａ７と第８入力データ信号Ｄａｔａ８とが第１所定周期ｃｙ１ごとに交互に出力されている。
【００５５】
これにより、マルチプレクサ６０１では、第４マルチプレクサ６１１から第７マルチプレクサ６１４から出力される４つの信号が４並列の入力データ信号としてパラレルシリアル変換回路１００へ入力される。したがって、マルチプレクサ６０１とパラレルシリアル変換回路１００とを組み合わせることにより、並列の入力データ信号の数が増加しても、最終段のマルチプレクサに与えるクロックの周波数を低下させることができる。
【００５６】
（実施例３）
実施例３では、２N並列の入力データ信号を直列のデータ信号にする場合において、２並列を直列にするマルチプレクサによって段階的に多重化する際に、最終段のマルチプレクサに与える周波数を低くすることができるパラレルシリアル変換回路について説明する。
【００５７】
図９は、実施例３にかかるパラレルシリアル変換回路の一例を示す説明図である。パラレルシリアル変換回路９００は、それぞれ第１所定周期の（Ｎ−１）倍の周期でデータが変化する２N並列の入力データ信号を直列のデータ信号にする。図９では、Ｎが５の場合を例に挙げている。
【００５８】
２N並列の入力データ信号が区切られて複数の８並列の入力データ信号となる。パラレルシリアル変換回路９００は、実施例２で説明したマルチプレクサ６０１を複数段設けることにより、段階的に４並列の入力データ信号にする。マルチプレクサパラレルシリアル変換回路は、４並列の入力データ信号を直列のデータ信号ＳＤａｔａにするマルチプレクサを実施例１で説明したパラレルシリアル変換回路１００とする。
【００５９】
これにより、入力データ信号の数が多くても、最終段の２並列を直列にするマルチプレクサに与えられるクロックの周波数を低くすることができる。したがって、低電圧での動作精度を向上させることができる。
【００６０】
実施例１から実施例３で説明した各パラレルシリアル変換回路は、たとえば、送信装置内のパラレルデータをシリアルデータに変換する場合に用いられる。
【００６１】
ここで、実施例１から実施例３のそれぞれに含まれるパラレルシリアル変換回路１００の比較対象として、縦積み数が多いマルチプレクサについて説明する。
【００６２】
図１０は、縦積み数が多い場合の例を示す説明図である。図１０に示すマルチプレクサ１０００は、４並列のデータ入力信号を直列のデータ信号にする機能を有する。図１０に示すマルチプレクサ１０００では、実施例１で示したマルチプレクサ２００と同様にクロック信号の周波数を低くすることができる。一方、図１０に示すマルチプレクサ１０００では、トランジスタの縦積み数が６つであるが、実施例１で示したマルチプレクサ２００では、トランジスタの縦積み数が４つである。
【００６３】
図１０に示すようなマルチプレクサ１０００のように段階的に多重化しないマルチプレクサであると、２並列の入力データを直列のデータ信号にするマルチプレクサを複数設けて段階的に多重化する場合よりもトランジスタの最大の縦積み数が多くなる。トランジスタ単体の精度が同じであっても、縦積み数に応じてトランジスタの動作精度が下がる。そのため。実施例１で示したマルチプレクサ２００は、マルチプレクサ１０００よりもトランジスタの縦積みの数が少ないため、電源電圧が低下した場合において動作精度が高くなる。
【００６４】
以上説明したように、実施例１にかかるパラレルシリアル変換回路によれば、多段構成の３つの２対１マルチプレクサにより第１から第４入力データ信号を直列のデータ信号に多重化する場合に、第１入力データ信号と第２入力データ信号とを多重化する。実施例１にかかるマルチプレクサによれば、第３入力データ信号と第４入力データ信号とを多重化する。実施例１にかかるマルチプレクサによれば、第１から第４入力データ信号の信号順に最終段のマルチプレクサに信号を渡す際、第２入力データ信号と第３入力データ信号とを同一タイミングとする。これにより、最終段のマルチプレクサが出力元を切り替えるごとに４入力信号のうちの２入力信号を出力することができる。したがって、最終段のマルチプレクサに与えるクロックの周波数を低下させることができ、マルチプレクサの動作精度を向上させることができる。たとえば、電源電圧が低い場合の動作精度を向上させることができる。
【００６５】
また、実施例１にかかるパラレルシリアル変換回路によれば、各マルチプレクサが、２並列の入力データ信号を所定周期の半周期ごとに切り替えて出力する。最終段のマルチプレクサに与えるクロックの周波数が前段のクロックの周波数と同一にすることができる。
【００６６】
また、実施例１にかかるパラレルシリアル変換回路によれば、各段のマルチプレクサに各データ入力信号を与える前に、所定周期の第１クロック信号と、第１クロック信号と位相が異なる所定周期の第２クロック信号と、に基づいて、各信号のタイミングをずらす。これにより、最終段のマルチプレクサが出力元のマルチプレクサを切り替えるごとに２信号のデータを出力することができる。したがって、最終段のマルチプレクサに与えるクロックの周波数を低下させることができる。
【００６７】
また、実施例１にかかるパラレルシリアル変換回路によれば、所定周期の第１クロック信号と位相が９０度（１／４周期）異なる第２クロック信号に基づいて、各信号のタイミングをずらす。これにより、４つの信号の各データが最終段のマルチプレクサから出力される際に各データの出力期間を一定にすることができる。さらに、９０度位相変換器が周波数の高いクロックの位相を変換する場合、９０度位相変換器の動作精度が不安定となる可能性がある。そのため、実施例１にかかるマルチプレクサによって後段のクロックの周波数を低下させることができると、９０度位相変換器の動作精度を向上させることができる。
【００６８】
また、実施例３にかかるパラレルシリアル変換回路によれば、８並列の入力データ信号を直列のデータ信号にする場合、２並列のデータ信号を直列のデータ信号にするマルチプレクサにより、８並列の入力データ信号を４並列の入力データ信号にする。そして、実施例３にかかるパラレルシリアル変換回路によれば、４並列の入力データ信号を実施例１にかかるマルチプレクサにより直列のデータ信号にする。これにより、入力データ信号の数が増加しても、実施例１にかかるマルチプレクサの構成を変化させることなく利用できるため、最終段のマルチプレクサに与えるクロックの周波数を低下させることができる。さらに、２並列のデータ信号を直列のデータ信号にするマルチプレクサが利用されるため、トランジスタの縦積み数が４段より増大しない。そのため、低電圧での動作精度を向上させることができる。
【００６９】
上述した実施例１から実施例３に関し、さらに以下の付記を開示する。
【００７０】
（付記１）並列の第１から第４入力データ信号を直列のデータ信号にするパラレルシリアル変換回路において、
前記第１入力データ信号を、所定周期の第１クロック信号に基づいて、前記所定周期の第１タイミングで出力する第１ラッチ群と、
前記第２入力データ信号を、前記第１タイミングよりも前記所定周期の半周期分遅い前記所定周期の第２タイミングで出力する第２ラッチ群と、
前記第３入力データ信号を、前記第２タイミングで出力する第３ラッチ群と、
前記第４入力データ信号を、前記第１タイミングよりも前記所定周期分遅い前記所定周期の第３タイミングで出力する第４ラッチ群と、
前記第１クロック信号と位相が１／４周期異なる第２クロック信号に基づいて、前記所定周期ごとに、前記第１入力データ信号を出力した後に前記第２入力データ信号を出力する第１マルチプレクサと、
前記第２クロック信号に基づいて、前記所定周期ごとに、前記第３入力データ信号を出力した後に前記第４入力データ信号を出力する第２マルチプレクサであって、前記第３入力データ信号を、前記第２入力データ信号が前記第１マルチプレクサから出力されるタイミングと同一のタイミングで出力する第２マルチプレクサと、
前記第１クロック信号に基づいて、前記所定周期ごとに、前記第１マルチプレクサから出力された前記第１および第２入力データ信号を出力した後に前記第２マルチプレクサから出力された前記第３および第４入力データ信号を出力する第３マルチプレクサと、
を有することを特徴とするパラレルシリアル変換回路。
【００７１】
（付記２）前記第１マルチプレクサは、
前記第１入力データ信号と前記第２入力データ信号とを前記所定周期の半周期ごとに切り替えて出力し、
前記第２マルチプレクサは、
前記第３入力データ信号と前記第４入力データ信号とを前記所定周期の半周期ごとに切り替えて出力し、
前記第３マルチプレクサは、
前記第１マルチプレクサから出力された信号と前記第２マルチプレクサから出力された信号とを前記所定周期の半周期ごとに切り替えて出力することを特徴とする付記１に記載のパラレルシリアル変換回路。
【００７２】
（付記３）前記第１マルチプレクサは、
前記第１クロック信号と位相の異なる前記所定周期の第２クロック信号に応じて、前記第１ラッチ群から出力された前記第１入力データ信号と前記第２ラッチ群から出力された前記第２入力データ信号とを前記所定周期の半周期ごとに交互に出力し、
前記第２マルチプレクサは、
前記第２クロック信号に応じて、前記第３ラッチ群から出力された前記第３入力データ信号と前記第４ラッチ群から出力された前記第４入力データ信号とを前記所定周期の半周期ごとに交互に出力し、
前記第３マルチプレクサは、
前記第１クロック信号に応じて、前記第１マルチプレクサから出力された信号と前記第２マルチプレクサから出力された信号とを前記所定周期の半周期ごとに交互に出力することを特徴とする付記１または２に記載のパラレルシリアル変換回路。
【００７３】
（付記４）前記第２クロック信号は前記第１クロック信号と位相が９０度異なる信号であることを特徴とする付記１〜３のいずれか一つに記載のパラレルシリアル変換回路。
【００７４】
（付記５）それぞれ前記所定周期（以下、「第１所定周期」と称する。）の２倍の第２所定周期でデータが変化する並列の第１から第８入力データ信号を直列のデータ信号にする場合において、
前記第２所定周期ごとに、前記第１入力データ信号を出力した後に前記第２入力データ信号を出力する第４マルチプレクサと、
前記第２所定周期ごとに、前記第３入力データ信号を出力した後に前記第４入力データ信号を出力する第５マルチプレクサと、
前記第２所定周期ごとに、前記第５入力データ信号を出力した後に前記第６入力データ信号を出力する第６マルチプレクサと、
前記第２所定周期ごとに、前記第７入力データ信号を出力した後に前記第８入力データ信号を出力する第７マルチプレクサと、
を有し、
前記第１マルチプレクサは、
前記第４マルチプレクサから出力された信号と前記第５マルチプレクサから出力された信号とを前記第１所定周期の半周期ごとに切り替えて出力し、
前記第２マルチプレクサは、
前記第６マルチプレクサから出力された信号と前記第７マルチプレクサから出力された信号とを前記第１所定周期の半周期ごとに切り替えて出力することを特徴とする付記１〜４のいずれか一つに記載のパラレルシリアル変換回路。
【符号の説明】
【００７５】
１００，６００  パラレルシリアル変換回路
２００，６０１  マルチプレクサ
２０１  第１マルチプレクサ
２０２  第２マルチプレクサ
２０３  第３マルチプレクサ
２１１  第１ラッチ群
２１２  第２ラッチ群
２１３  第３ラッチ群
２１４  第４ラッチ群
６１１  第４マルチプレクサ
６１２  第５マルチプレクサ
６１３  第６マルチプレクサ
６１４  第７マルチプレクサ
【図１】
2014039086.tif 000003
【図２】
2014039086.tif 000004
【図３】
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【図４Ａ】
2014039086.tif 000006
【図４Ｂ】
2014039086.tif 000007
【図４Ｃ】
2014039086.tif 000008
【図５】
2014039086.tif 000009
【図６】
2014039086.tif 000010
【図７】
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【図８】
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【図９】
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【図１０】
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