【手続補正書】
【提出日】令和3年6月15日(2021.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
不揮発性メモリセルの第１の群と、第１のワード線と、を備える第１の半導体ダイであって、前記不揮発性メモリセルの前記第１の群が前記第１のワード線に接続されている、前記第１の半導体ダイと、
不揮発性メモリセルの第２の群と、第２のワード線と、を備える第２の半導体ダイであって、前記不揮発性メモリセルの前記第２の群が前記第２のワード線に接続されている、前記第２の半導体ダイと、
制御回路を備える第３の半導体ダイと、を備え、
前記第３の半導体ダイが、前記第１の半導体ダイに接合され、前記第３の半導体ダイが、前記第２の半導体ダイに接合され、ページの第１の部分を前記不揮発性メモリセルの前記第１の群内にプログラミングし、並行して、前記ページの第２の部分を前記不揮発性メモリセルの前記第２の群内にプログラミングするように構成されている、装置。
【請求項２】
前記制御回路が、
前記第２の半導体ダイ内の第２のワード線に接続された不揮発性メモリセルからデータ読み出すことと並行して、前記第１の半導体ダイ内の第１のワード線に接続された不揮発性メモリセルからデータを読み出すように更に構成されている、請求項１に記載の装置。
【請求項３】
前記制御回路が、
前記第１の半導体ダイ及び前記第２の半導体ダイの両方に、メモリ動作のための電圧を提供するように構成された回路を備える、請求項１または２に記載の装置。
【請求項４】
前記制御回路が、
第１の群のボンドパッドを介して前記第１の半導体ダイ上の第１のビット線に接続された第１の複数のセンス増幅器と、
第２の群のボンドパッドを介して前記第２の半導体ダイ上の第２のビット線に接続された第２の複数のセンス増幅器と、を備える、請求項１から３のいずれか一項に記載の装置。
【請求項５】
前記制御回路が、
前記第１の半導体ダイ上の前記第１のワード線及び前記第２の半導体ダイ上の前記第２のワード線に接続されたワード線ドライバを備え、
前記制御回路が、前記ワード線ドライバを制御して、前記第１のワード線及び前記第２のワード線に電圧を同時に送達するように構成されている、請求項１から４のいずれか一項に記載の装置。
【請求項６】
前記第１の半導体ダイが、第１の群のボンドパッドを備え、
前記第２の半導体ダイが、第２の群のボンドパッドを備え、
前記第３の半導体ダイが、前記第３の半導体ダイを前記第１の半導体ダイに電気的及び物理的に結合し、前記第１の半導体ダイと前記第３の半導体ダイとの間の内部信号転送を可能にするために、前記第１の群のボンドパッドに接合された第３の群のボンドパッドを備え、
前記第３の半導体ダイが、前記第３の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合し、前記第２の半導体ダイと前記第３の半導体ダイとの間の内部信号転送を可能にするために、前記第２の群のボンドパッドに接合された第４の群のボンドパッドを備える、請求項１から５のいずれか一項に記載の装置。
【請求項７】
不揮発性メモリを動作させる方法であって、
第１の対のボンドパッドを介して、制御半導体ダイから第１のメモリ半導体ダイ上の不揮発性メモリセルの第１の３次元アレイ内の第１の選択されたブロックに１組のメモリ動作電圧を提供することであって、前記第１の対のボンドパッドは、前記制御半導体ダイを前記第１のメモリ半導体ダイに電気的及び物理的に結合しており、前記第１の選択されたブロックに前記１組のメモリ動作電圧を提供することは、前記制御半導体ダイ上のワード線ドライバから前記第１の選択されたブロック内の第１の選択されたワード線に電圧を提供することを含む、提供することと、
第２の対のボンドパッドを介して、前記制御半導体ダイから第２のメモリ半導体ダイ上の不揮発性メモリセルの第２の３次元アレイ内の第２の選択されたブロックに前記１組のメモリ動作電圧を提供することであって、前記第２の選択されたブロックに前記１組のメモリ動作電圧を提供することは、前記制御半導体ダイ上の前記ワード線ドライバから前記第２の選択されたブロック内の第２の選択されたワード線に電圧を提供することを含み、前記１組のメモリ動作電圧は、前記第１の選択されたブロック及び前記第２の選択されたブロック内で並行してメモリ動作を制御するために、前記第１のメモリ半導体ダイ及び前記第２のメモリ半導体ダイに並行して提供され、前記第２の対のボンドパッドは、前記制御半導体ダイを前記第２のメモリ半導体ダイに電気的及び物理的に結合するか、又は前記第１のメモリ半導体ダイを前記第２のメモリ半導体ダイに電気的及び物理的に結合するか、のいずれかを行っている、提供することと、を含む、方法。
【請求項８】
前記第１の対のボンドパッドを介して、前記第１のメモリ半導体ダイ内の前記第１の選択されたブロックの第１のビット線を感知することと、
前記第２の対のボンドパッドを介して、前記第２のメモリ半導体ダイ内の前記第２の選択されたブロックの第２のビット線を感知することと、を更に含む、請求項７に記載の方法。
【請求項９】
集積メモリモジュールであって、
不揮発性メモリセルの第１の３次元アレイを備える第１の半導体ダイであって、前記第１の３次元アレイは、第１の選択されたワード線を備える、前記第１の半導体ダイと、
不揮発性メモリセルの第２の３次元アレイを備える第２の半導体ダイであって、前記第２の３次元アレイは、第２の選択されたワード線を備える、前記第２の半導体ダイと、
前記第２の３次元アレイと並行して前記第１の３次元アレイ内のメモリ動作を制御するように構成された制御回路を備える第３の半導体ダイであって、ワード線ドライバをさらに備える前記第３の半導体ダイと、
前記第１の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するように構成された第１の対のボンドパッドであって、前記第１の対のボンドパッドが、前記第１の半導体ダイと前記第３の半導体ダイとの間のメモリ動作信号転送を可能にするように構成されており、前記ワード線ドライバが、前記第１の対のボンドパッドの１つの第１の部材に接続されており、前記第１の選択されたワード線が、前記第１の対のボンドパッドの１つの第２の部材に接続されている、第１の対のボンドパッドと、
前記第２の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するか、又は前記第１の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合するか、のいずれかを行うように構成された第２の対のボンドパッドであって、前記第２の対のボンドパッドが、前記第２の半導体ダイと前記第３の半導体ダイとの間、又は前記第１の半導体ダイと前記第２の半導体ダイとの間、のいずれかのメモリ動作信号転送を可能にするように更に構成されており、前記ワード線ドライバが、前記第２の対のボンドパッドの１つの第１の部材に接続されており、前記第２の選択されたワード線は、前記第２の対のボンドパッドの１つの第２の部材に接続されている、第２の対のボンドパッドと、を備える、集積メモリモジュール。
【請求項１０】
前記ワード線ドライバが接続されている前記第１の対のボンドパッドの前記第１の部材以外の前記第１の対のボンドパッドの第１の部材に接続された、前記第３の半導体ダイ上の第１のセンス増幅器と、
前記第１の選択されたワード線が接続されている前記第１の対のボンドパッドの前記第２の部材以外の前記第１の対のボンドパッドの第２の部材に接続された、前記第１の半導体ダイ内の第１のビット線と、
前記ワード線ドライバが接続されている前記第２の対のボンドパッドの前記第１の部材以外の前記第２の対のボンドパッドの第１の部材に接続された、前記第３の半導体ダイ上の第２のセンス増幅器と、
前記第２の選択されたワード線が接続されている前記第２の対のボンドパッドの前記第２の部材以外の前記第２の対のボンドパッドの第２の部材に接続された、前記第２の半導体ダイ内の第２のビット線と、を更に備える、請求項９に記載の集積メモリモジュール。
【請求項１１】
前記第２の対のボンドパッドが、前記第２の半導体ダイと前記第３の半導体ダイとの間のメモリ動作信号転送を可能にするために、前記第２の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するように更に構成されている、請求項９または１０に記載の集積メモリモジュール。
【請求項１２】
前記第２の対のボンドパッドが、前記第１の半導体ダイと前記第２の半導体ダイとの間のメモリ動作信号転送を可能にするために、前記第１の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合するように更に構成されている、請求項９から１１のいずれか一項に記載の集積メモリモジュール。
【請求項１３】
前記制御回路が、データページの第２の部分を前記第２の３次元アレイ内に記憶することと並行して、前記データページの第１の部分を前記第１の３次元アレイ内に記憶するように更に構成されている、請求項９から１２のいずれか一項に記載の集積メモリモジュール。
【請求項１４】
集積メモリモジュールであって、
不揮発性メモリセルの第１の３次元アレイを備える第１の半導体ダイであって、第１のビット線をさらに備える、前記第１の半導体ダイと、
不揮発性メモリセルの第２の３次元アレイを備える第２の半導体ダイであって、第２のビット線をさらに備える、前記第２の半導体ダイと、
前記第２の３次元アレイと並行して前記第１の３次元アレイ内のメモリ動作を制御するように構成された制御回路を備える第３の半導体ダイであって、第１のセンス増幅器と、第２のセンス増幅器と、をさらに備える前記第３の半導体ダイと、
前記第１の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するように構成された第１の対のボンドパッドであって、前記第１の対のボンドパッドが、前記第１の半導体ダイと前記第３の半導体ダイとの間のメモリ動作信号転送を可能にするように構成されており、前記第１のセンス増幅器が、前記第１の対のボンドパッドの第１の部材に接続されており、前記第１のビット線が、前記第１対のボンドパッドの第２の部材に接続されている、第１の対のボンドパッドと、
前記第２の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するか、又は前記第１の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合するか、のいずれかを行うように構成された第２の対のボンドパッドであって、前記第２の対のボンドパッドが、前記第２の半導体ダイと前記第３の半導体ダイとの間、又は前記第１の半導体ダイと前記第２の半導体ダイとの間、のいずれかのメモリ動作信号転送を可能にするように更に構成されており、前記第２のセンス増幅器が、前記第２の対のボンドパッドの第１の部材に接続されており、前記第２のビット線が、前記第２の対のボンドパッドの第２の部材に接続されている、第２の対のボンドパッドと、を備える、集積メモリモジュール。
【請求項１５】
装置であって、
第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルの第１の群に接続されている第１のワード線と、を備える第１の半導体ダイと、
第２の不揮発性メモリセルと、前記第２の不揮発性メモリセルの第２の群に接続されている第２のワード線と、を備える第２の半導体ダイと、
制御回路を備える第３の半導体ダイと、を備え、
前記第１、前記第２、及び前記第３の半導体ダイが、一緒に接合され、前記制御回路が、前記第２の不揮発性メモリセルと並行して前記第１の不揮発性メモリセルにおけるメモリ動作を制御するように構成され、前記制御回路が、前記第１のワード線及び前記第２のワード線に結合されたワード線ドライバを備え、前記制御回路が、前記ワード線ドライバを制御して、前記第１のワード線及び前記第２のワード線に電力を同時に送達するように構成されている、装置。
【請求項１６】
前記第３の半導体ダイが、前記第１の半導体ダイに接合されており、
前記第１の半導体ダイが、前記第２の半導体ダイに接合されている、請求項１５に記載の装置。
【請求項１７】
前記制御回路が、
前記第２の半導体ダイ内の前記第２のワード線に接続された第２の群の前記第２の不揮発性メモリセルにデータをプログラムすることと並行して、前記第１の半導体ダイ内の前記第１のワード線に接続された第１の群の前記第１の不揮発性メモリセルにデータをプログラムするように更に構成されている、請求項１５に記載の装置。
【請求項１８】
装置であって、
第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルに関連する第１のビット線と、を備える第１の半導体ダイと、
第２の不揮発性メモリセルと、前記第２の不揮発性メモリセルに関連する第２のビット線と、を備える第２の半導体ダイと、
制御回路を備える第３の半導体ダイと、を備え、
前記第３の半導体ダイが、前記第１の半導体ダイに接合され、前記第３の半導体ダイが、前記第２の半導体ダイに接合され、前記制御回路が、前記第１のビット線に接続された複数の第１のセンス増幅器を備え、前記制御回路が、前記第２のビット線に接続された複数の第２のセンス増幅器を備え、前記制御回路は、前記第２の不揮発性メモリセルと並行して前記第１の不揮発性メモリセルを感知するように構成されている、装置。
【請求項１９】
前記第３の半導体ダイが、第１のボンドパッドにより前記第１の半導体ダイに接合されており、
前記第３の半導体ダイが、第２のボンドパッドにより前記第２の半導体ダイに接合されており、
複数の前記第１のセンス増幅器が、前記第１のボンドパッドの第１の群を介して前記第１のビット線に接続されており、
複数の前記第２のセンス増幅器が、前記第２のボンドパッドの第２の群を介して前記第２のビット線に接続されている、請求項１８に記載の装置。