(57)【要約】【課題】データ信号にノイズが混入した場合を正しく検出できるようにすること。【解決手段】ノイズ検出回路は、データ信号およびクロック信号を受信し、クロック信号のエッジに同期してデータ信号をラッチする第１ラッチ回路と、データ信号を遅延させて遅延データ信号として出力するか、または、クロック信号を遅延させて遅延クロック信号として出力する遅延回路と、遅延データ信号およびクロック信号を受信し、クロック信号のエッジに同期して遅延データ信号をラッチするか、または、データ信号および遅延クロック信号を受信し、遅延クロック信号のエッジに同期してデータ信号をラッチする第２ラッチ回路と、第１ラッチ回路の出力信号と第２ラッチ回路の出力信号とを比較して、両者が一致するかどうかを示す比較結果信号を出力する比較回路と、比較結果信号が一定であるかどうかを判定する判定回路とを備える。【選択図】図１
2014023066.tif 000002
【特許請求の範囲】
【請求項１】
データ信号およびクロック信号を受信し、前記クロック信号のエッジに同期して前記データ信号をラッチする第１ラッチ回路と、
前記データ信号を遅延させて遅延データ信号として出力するか、または、前記クロック信号を遅延させて遅延クロック信号として出力する遅延回路と、
前記クロック信号のエッジに同期して前記遅延データ信号をラッチするか、または、前記遅延クロック信号のエッジに同期して前記データ信号をラッチする第２ラッチ回路と、
前記第１ラッチ回路の出力信号と前記第２ラッチ回路の出力信号とを比較して、両者が一致するかどうかを示す比較結果信号を出力する比較回路と、
前記比較結果信号が一定であるかどうかを判定する判定回路と、を備える、ノイズ検出回路。
【請求項２】
前記第１ラッチ回路は、前記データ信号および前記クロック信号に対して、セットアップ時間およびホールド時間に余裕があり、
前記第２ラッチ回路は、前記データ信号および前記クロック信号に対して、セットアップ時間またはホールド時間に余裕がない、請求項１に記載のノイズ検出回路。
【請求項３】
前記比較回路は、前記第１ラッチ回路の出力信号と前記第２ラッチ回路の出力信号の排他的論理和を求める第１ＸＯＲ回路と、
前記第１ＸＯＲ回路の出力信号を前記クロック信号のエッジに同期してラッチし、前記比較結果信号として出力する第３ラッチ回路と、を備える、請求項２に記載のノイズ検出回路。
【請求項４】
前記判定回路は、前記第３ラッチ回路の出力信号を前記クロック信号のエッジに同期してラッチする第４ラッチ回路と、
前記第３ラッチ回路の出力信号と前記第４ラッチ回路の出力信号の排他的論理和を求める第２ＸＯＲ回路と、
前記第２ＸＯＲ回路の出力信号を前記クロック信号のエッジに同期してラッチする第５ラッチ回路と、を備える、請求項３に記載のノイズ検出回路。
【請求項５】
前記比較回路の出力信号の周期または前記判定回路の出力信号の周期を観測する周期観測回路を備える、請求項１に記載のノイズ検出回路。
【請求項６】
前記周期観測回路は、前記第３ラッチ回路の出力信号または前記第５ラッチ回路の出力信号の周期を観測する、請求項５に記載のノイズ検出回路。
【請求項７】
請求項１に記載の複数のノイズ検出回路と、
前記複数のノイズ検出回路から出力された複数の前記比較結果信号のうちの一致を示す信号の個数または割合を算出する集計回路と、を備え、
前記複数のノイズ検出回路の間で、前記遅延回路による遅延量が互いに異なる、ノイズ検出回路。
【請求項８】
前記集計回路は、複数の前記第３ラッチ回路の出力信号を受信する、請求項７に記載のノイズ検出回路。
【請求項９】
前記データ信号を遅延させて遅延データ信号として出力するか、または、前記クロック信号を遅延させて遅延クロック信号として出力する第２遅延回路を備え、
前記第１ラッチ回路は、前記クロック信号のエッジに同期して前記データ信号をラッチするか、前記クロック信号のエッジに同期して前記第２遅延回路から出力された前記遅延データ信号をラッチするか、または、前記第２遅延回路から出力された前記遅延クロック信号のエッジに同期して前記データ信号をラッチする、請求項１に記載のノイズ検出回路。
【請求項１０】
請求項１に記載の複数のノイズ検出回路を備え、
前記複数のノイズ検出回路の間で、前記クロック信号の周波数が互いに異なる、ノイズ検出回路。
【請求項１１】
請求項７に記載の複数のノイズ検出回路を備え、
前記複数のノイズ検出回路の間で、前記クロック信号の周波数が互いに異なる、ノイズ検出回路。
【請求項１２】
請求項１ないし１１のいずれか１項に記載のノイズ検出回路をシステムＬＳＩの内部に備えるとともに、
１または２以上のコンデンサを前記システムＬＳＩの外部に備え、
前記１または２以上のコンデンサは、前記ノイズ検出回路に第１電位を供給する第１電源線と第２電位を供給する第２電源線との間に接続されている、半導体装置。
【請求項１３】
前記１または２以上のコンデンサの個数ならびに各コンデンサの特性および配置は、前記ノイズ検出回路による検出結果に応じて決定される、請求項１２に記載の半導体装置。
【請求項１４】
前記ノイズ検出回路による検出結果に応じて、前記システムＬＳＩ内部のインピーダンスを制御する制御回路を前記システムＬＳＩの内部に備える、請求項１３に記載の半導体装置。
【請求項１５】
前記制御回路は、前記第１電源線に一端が接続されたスイッチ素子と、前記スイッチ素子の他端と前記第２電線との間に接続された容量素子との組を１または２以上備え、
前記ノイズ検出回路による検出結果に応じて、前記スイッチ素子の開閉を制御する容量制御回路を備える、請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ検出回路および半導体装置に関し、例えば、半導体装置の誤動作の要因を検出するノイズ検出回路、および、ノイズ検出回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置（ＬＳＩ：Large Scale Integration）の低電圧化、高速化によりノイズに対するマージンは減少する傾向にある。一方、高集積化、多機能化により電源ノイズは増加する傾向にあり、電源ノイズによりＬＳＩが誤動作する事例も多く発生している。
【０００３】
ＬＳＩ内部の回路が誤動作を起こした場合、原因の特定が困難であるため、その解析に多大な時間を要する。そこで、ＬＳＩが誤動作した際にその原因を特定する手段を予めＬＳＩ内部に組み込んでおく方式が考えられる。かかる方式によると、原因の解析が容易となり、早期に対策を施すことが可能となる。また、誤動作の原因となる電源ノイズを自動で制御する仕組みを採用することも可能となる。このような経緯により、ノイズによる誤動作を検出する手段に関して、長年に亘って研究、開発が行われている。
【０００４】
一例として、特許文献１には、ノイズによる誤動作を検知する手段として２個のデータラッチにより、電源ノイズによる誤動作を検知するデジタルデータ受信方式が記載されている。具体的には、ストローブ信号およびデータ信号を受信する第１のデータラッチの出力信号と、当該ストローブ信号を遅延素子によって遅延させたストローブ信号および当該データ信号を受信する第２のデータラッチの出力信号を比較し、両者が異なる場合には、データ信号にノイズが混入したものと判定する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０６−０５３９９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明者によってなされたものである。
【０００７】
特許文献１に記載されたデジタルデータ受信方式において、第１のデータラッチの出力信号と第２のデータラッチの出力信号が異なる原因の１つとして、電源ノイズによりデータ信号にノイズが混入した場合が考えられる。また、これ以外の原因として、遅延素子の製造ばらつきによりストローブ信号の遅延時間が変動し、第１のデータラッチおよび第２のデータラッチのいずれかがセットアップ時間またはホールド時間のタイミングを満足できなくなった場合が考えられる。すなわち、誤動作の要因として、製造ばらつきとノイズの２つが考えられる。
【０００８】
しかしながら、特許文献１に記載された技術によると、これらの２つの誤動作要因を切り分けることができず、いずれの場合においても、データ信号にノイズが混入したものと判定されるおそれがある。
【０００９】
そこで、データ信号にノイズが混入した場合を正しく検出できるようにすることが課題となる。なお、その他の課題および新規な特徴は、本明細書の記載および添付図面から明らかにされる。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、ノイズ検出回路は、
データ信号およびクロック信号を受信し、前記クロック信号のエッジに同期して前記データ信号をラッチする第１ラッチ回路と、
前記データ信号を遅延させて遅延データ信号として出力するか、または、前記クロック信号を遅延させて遅延クロック信号として出力する遅延回路と、
前記遅延データ信号および前記クロック信号を受信し、前記クロック信号のエッジに同期して前記遅延データ信号をラッチするか、または、前記データ信号および前記遅延クロック信号を受信し、前記遅延クロック信号のエッジに同期して前記データ信号をラッチする第２ラッチ回路と、
前記第１ラッチ回路の出力信号と前記第２ラッチ回路の出力信号とを比較して、両者が一致するかどうかを示す比較結果信号を出力する比較回路と、
前記比較結果信号が一定であるかどうかを判定する判定回路と、を備える。
【発明の効果】
【００１１】
前記一実施の形態に係るノイズ検出回路によると、データ信号にノイズが混入した場合を正しく検出することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】一実施形態に係るノイズ検出回路の構成を一例として示すブロック図である。
【図２】第１の実施形態に係るノイズ検出回路の構成を一例として示すブロック図である。
【図３】第１の実施形態に係るノイズ検出回路の動作のうちの、遅延素子Ｄ１の製造ばらつきによりフリップフロップＦＦ２のデータ入力に遅延が発生したときの動作を示すタイミング図である。
【図４】第１の実施形態に係るノイズ検出回路の動作のうちの、電源ノイズによりフリップフロップＦＦ２のデータ入力に遅延変動が発生したときの動作を示すタイミング図である。
【図５】第２の実施形態に係るノイズ検出回路の構成を示すブロック図である。
【図６】第３の実施形態に係るノイズ検出回路の構成を示すブロック図である。
【図７】第４の実施形態に係るノイズ検出回路の構成を示すブロック図である。
【図８】第５の実施形態に係るノイズ検出回路の構成を示すブロック図である。
【図９】第６の実施形態に係るノイズ検出回路の構成を示すブロック図である。
【図１０】第７の実施形態に係る半導体装置の構成を示すブロック図である。
【図１１】第８の実施形態に係る半導体装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図１は、一実施形態に係るノイズ検出回路の構成を一例として示すブロック図である。
【００１４】
図１を参照すると、ノイズ検出回路（８）は、データ信号およびクロック信号を受信し、クロック信号のエッジに同期してデータ信号をラッチする第１ラッチ回路（例えば、フリップフロップＦＦ１）と、データ信号を遅延させて遅延データ信号として出力する遅延回路（Ｄ１）と、遅延データ信号およびクロック信号を受信し、クロック信号のエッジに同期して遅延データ信号をラッチする第２ラッチ回路（例えば、フリップフロップＦＦ２）と、第１ラッチ回路（ＦＦ１）の出力信号と第２ラッチ回路（ＦＦ２）の出力信号とを比較して、両者が一致するかどうかを示す比較結果信号を出力する比較回路（１２）と、比較結果信号が一定であるかどうかを判定する判定回路（１３）と、を備える。
【００１５】
遅延回路（Ｄ１）の製造ばらつきにより遅延変動が生じた場合には、比較回路（１２）から出力される比較結果信号は時間的に変動しない。一方、ノイズにより遅延変動が生じた場合には、比較回路（１２）から出力される比較結果信号が時間的に変化する。したがって、判定回路（１３）により、比較回路（１２）から出力される比較結果信号の時間的変化を観測することで、ラッチ回路（ＦＦ２）の誤動作の原因が遅延回路（Ｄ１）の製造ばらつきによるものか、または、ノイズによるものかを判別することができる。よって、ノイズ検出回路（８）によると、データ信号にノイズが混入した場合を正しく検出することが可能となる。
【００１６】
ここで、第１ラッチ回路（ＦＦ１）は、データ信号およびクロック信号に対して、セットアップ時間およびホールド時間に余裕があり、第２ラッチ回路（ＦＦ２）は、データ信号およびクロック信号に対して、セットアップ時間またはホールド時間に余裕がないようにすることが好ましい。
【００１７】
なお、ここでは、フリップフロップ（ＦＦ２）のデータ入力端子（ＤＡＴＡ２）に遅延回路（Ｄ１）が挿入された例を示しているが、フリップフロップ（ＦＦ１）のデータ入力端子（ＤＡＴＡ１）とフリップフロップ（ＦＦ２）のデータ入力端子（ＤＡＴＡ２）の両方に遅延回路が挿入されていても、結果として上述したような２つのラッチ回路のタイミング設計ができていれば、同等の効果を得ることができる。
【００１８】
かかる構成によると、遅延回路（Ｄ１）の製造ばらつきにより遅延変動が生じた場合、または、ノイズにより遅延変動が生じた場合に、第１ラッチ回路（ＦＦ１）においては、セットアップ時間およびホールド時間の違反を起こさないようにし、第２ラッチ回路（ＦＦ２）においてのみ、セットアップ時間またはホールド時間の違反によるビットエラーを生じさせることが可能となる。
【００１９】
（実施形態１）
第１の実施形態に係るノイズ検出回路について、図面を参照して説明する。図２は、本実施形態のノイズ検出回路１０の構成を一例として示すブロック図である。
【００２０】
図２を参照すると、ノイズ検出回路１０は、データ生成回路１１、遅延回路Ｄ１、フリップフロップＦＦ１〜ＦＦ５、および、ＸＯＲ回路ＸＯＲ１、ＸＯＲ２を備える。データ生成回路１１は、データ信号を生成し、フリップフロップＦＦ１のデータ入力端子ＤＡＴＡ１および遅延回路Ｄ１に出力する。フリップフロップＦＦ１は、データ信号およびクロック信号ＣＬＫを受信し、クロック信号ＣＬＫのエッジに同期してデータ信号をラッチする。遅延回路Ｄ１は、データ信号を遅延させて遅延データ信号としてフリップフロップＦＦ２のデータ入力端子ＤＡＴＡ２に出力する。フリップフロップＦＦ２は、遅延データ信号およびクロック信号ＣＬＫを受信し、クロック信号ＣＬＫのエッジに同期して遅延データ信号をラッチする。
【００２１】
ＸＯＲ回路ＸＯＲ１は、フリップフロップＦＦ１の出力信号とフリップフロップＦＦ２の出力信号との排他的論理和（ＸＯＲ：exclusive OR）を求める。フリップフロップＦＦ３は、ＸＯＲ回路ＸＯＲ１の出力信号をクロック信号ＣＬＫのエッジに同期してラッチし、出力端子Ｔ１に出力する。
【００２２】
フリップフロップＦＦ４は、フリップフロップＦＦ３の出力信号をクロック信号ＣＬＫのエッジに同期してラッチする。ＸＯＲ回路ＸＯＲ２は、フリップフロップＦＦ３の出力信号とフリップフロップＦＦ４の出力信号のＸＯＲを求める。フリップフロップＦＦ５は、ＸＯＲ回路ＸＯＲ２の出力信号をクロック信号ＣＬＫのエッジに同期してラッチし、出力端子Ｔ２に出力する。
【００２３】
ここでは、データをサンプリングする回路としてフリップフロップＦＦ１〜ＦＦ５を採用した場合を示しているが、データをサンプリングする回路（ラッチなど）であれば、どのような回路を採用してもよい。
【００２４】
フリップフロップＦＦ１は、データ生成回路１１の出力信号をデータ入力端子ＤＡＴＡ１に直接入力する。一方、フリップフロップＦＦ２は、データ生成回路１１の出力信号を、遅延回路Ｄ１を介してデータ入力端子ＤＡＴＡ２に入力する。このようにして、フリップフロップＦＦ１とフリップフロップＦＦ２には、異なるタイミングでデータ信号が入力される。フリップフロップＦＦ１には、セットアップ時間およびホールド時間に十分余裕を設けてデータ信号およびクロック信号が入力される。一方、フリップフロップＦＦ２においては、セットアップ時間またはホールド時間に関して余裕がない状態にしておく。例えば、フリップフロップＦＦ２においては、セットアップマージンまたはホールドマージンのいずれかをゼロとしてもよい。
【００２５】
ＸＯＲ回路ＸＯＲ１は、フリップフロップＦＦ１の出力信号とフリップフロップＦＦ２の出力を比較し、両者が異なる場合には論理出力Ｈｉｇｈを出力する。フリップフロップＦＦ３は、ＸＯＲ回路ＸＯＲ１の出力信号をデータ入力端子にて受信し、出力端子Ｔ１に出力する。
【００２６】
フリップフロップＦＦ４は、フリップフロップＦＦ３が取り込んだデータの１クロック前のデータを取り込んで出力する。ＸＯＲ回路ＸＯＲ２は、フリップフリップＦＦ３が出力した信号とフリップフロップＦＦ４が出力した信号のＸＯＲを求める。
【００２７】
次に、本実施形態に係るノイズ検出回路１０の動作について、図面を参照して説明する。図３および図４は、ノイズ検出回路１０の動作を示すタイミング図である。図３は、遅延回路Ｄ１の製造ばらつきにより遅延変動が発生したときの動作を示す。一方、図４は、電源ノイズによりフリップフロップＦＦ２のデータ入力に遅延変動が発生したときの動作を示す。
【００２８】
遅延回路Ｄ１の遅延時間は、製造ばらつきや電源ノイズにより変動する。したがって、セットアップ時間またはホールド時間に余裕がないフリップフロップＦＦ２は、セットアップ時間またはホールド時間の違反を起こし、ビットエラーが発生する。一方、セットアップ時間およびホールド時間に十分余裕を設けているフリップフロップＦＦ１は、正常にデータ生成回路１１の出力信号を取り込むことができる。したがって、フリップフロップＦＦ１の出力信号とフリップフロップＦＦ２の出力信号との間で、差異が発生する。
【００２９】
ＸＯＲ回路ＸＯＲ１は、フリップフロップＦＦ１とフリップフロップＦＦ２の出力信号を比較し、両者の出力信号が異なる場合には論理出力Ｈｉｇｈを出力する。したがって、ＸＯＲ回路ＸＯＲ１の出力信号がＨｉｇｈとなることを観測することで、フリップフロップＦＦ２がセットアップ時間またはホールド時間を違反したことが判明する。
【００３０】
図４を参照すると、製造ばらつきにより遅延回路Ｄ１の遅延が増加した場合には、フリップフロップＦＦ３はＨｉｇｈを出力し続ける。このとき、フリップフロップＦＦ３、ＦＦ４は、いずれも定常的にＨｉｇｈを出力する。すなわち、フリップフロップＦＦ３とフリップフロップＦＦ４の出力は同一となる。したがって、ＸＯＲ回路ＸＯＲ２およびフリップフロップＦＦ５は、誤動作判定結果としてＬｏｗを出力する。
【００３１】
図３を参照すると、電源ノイズによる遅延回路Ｄ１の遅延変動（ジッタ）により誤動作が発生したときは、フリップフロップＦＦ３の出力が時間的に変化する。このとき、フリップフフロップＦＦ３とフリップフロップＦＦ４との間で出力値が異なり得る。フリップフロップＦＦ３とフリップフロップＦＦ４との間で出力値が異なる場合には、ＸＯＲ回路ＸＯＲ２およびフリップフロップＦＦ５は、誤動作判定結果としてＨｉｇｈを出力する。
【００３２】
以上より、フリップフロップＦＦ５が出力端子Ｔ２に出力した信号がＨｉｇｈとなることを観測することで、誤動作の原因がノイズに起因することを判別することができる。
【００３３】
本実施形態のノイズ検出回路１０によると、製造ばらつきにより遅延変動が生じた場合、ＸＯＲ回路ＸＯＲ１の出力が時間的に変動しない。一方、ノイズにより遅延変動が生じた場合、ＸＯＲ回路ＸＯＲ１の出力が時間的に変化する。したがって、ＸＯＲ回路ＸＯＲ１の出力信号の時間的変化を観測することで、フリップフロップＦＦ２の誤動作の原因が製造ばらつきによるものか、ノイズによるものかを判別することができる。
【００３４】
本実施形態のノイズ検出回路１０は、フリップフロップＦＦ３の出力信号をサンプリングするフリップフロップＦＦ４と、フリップフロップＦＦ３の出力信号とフリップフロップＦＦ４の出力信号とを比較するＸＯＲ回路ＸＯＲ２とを備える。フリップフロップＦＦ４は、フリップフロップＦＦ３の出力信号の１クロック前の信号を出力する。したがって、フリップフロップＦＦ３の出力信号とフリップフロップＦＦ４の出力信号を比較することで、フリップフロップＦＦ３の出力信号の時間的変化を観測することが可能となる。すなわち、ＸＯＲ回路ＸＯＲ２の出力信号を観測することで、誤動作の原因が製造ばらつきおよびノイズのいずれであるかを判別することが可能となる。
【００３５】
このように、本実施形態のノイズ検出回路１０によると、特許文献１に記載された技術の問題を解消することができる。また、誤動作の要因が製造ばらつきまたはノイズのいずれであるのかを判別することで、ノイズによる誤動作が発生した際に、原因の分析と対策を早期に実施して、開発コストの増加を抑えることが可能となる。
【００３６】
（実施形態２）
第２の実施形態に係るノイズ検出回路について、図面を参照して説明する。図５は、本実施形態のノイズ検出回路２０の構成を一例として示すブロック図である。
【００３７】
図５を参照すると、ノイズ検出回路２０は、データ生成回路１１、遅延回路Ｄ１、フリップフロップＦＦ１〜ＦＦ５、および、ＸＯＲ回路ＸＯＲ１、ＸＯＲ２を備える。データ生成回路１１は、データ信号を生成し、フリップフロップＦＦ１のデータ入力端子ＤＡＴＡ１およびフリップフロップＦＦ２のデータ入力端子ＤＡＴＡ２に出力する。フリップフロップＦＦ１は、データ信号およびクロック信号ＣＬＫを受信し、クロック信号ＣＬＫのエッジに同期してデータ信号をラッチする。遅延回路Ｄ１は、クロック信号ＣＬＫを遅延させて遅延クロック信号として出力する。フリップフロップＦＦ２は、データ信号および遅延クロック信号を受信し、遅延クロック信号のエッジに同期してデータ信号をラッチする。
【００３８】
ＸＯＲ回路ＸＯＲ１は、フリップフロップＦＦ１の出力信号とフリップフロップＦＦ２の出力信号の排他的論理和（ＸＯＲ：exclusive OR）を求める。フリップフロップＦＦ３は、ＸＯＲ回路ＸＯＲ１の出力信号をクロック信号ＣＬＫのエッジに同期してラッチする。
【００３９】
フリップフロップＦＦ４は、フリップフロップＦＦ３の出力信号をクロック信号ＣＬＫのエッジに同期してラッチする。ＸＯＲ回路ＸＯＲ２は、フリップフロップＦＦ３の出力信号とフリップフロップＦＦ４の出力信号のＸＯＲを求める。フリップフロップＦＦ５は、ＸＯＲ回路ＸＯＲ２の出力信号をクロック信号ＣＬＫのエッジに同期してラッチする。
【００４０】
第１の実施形態のノイズ検出回路１０（図２）では、遅延回路Ｄ１はフリップフロップＦＦ２のデータ入力端子側に設けられていた。一方、本実施形態のノイズ検出回路２０では、遅延回路Ｄ１はフリップフロップＦＦ２のクロック入力端子側に設けられている。
【００４１】
本実施形態のノイズ検出回路２０のように、遅延回路Ｄ１をフリップフロップＦＦ２のクロック入力端子側に設けた場合においても、第１の実施形態のノイズ検出回路１０と同様の作用・効果がもたらされる。
【００４２】
（実施形態３）
第３の実施形態に係るノイズ検出回路について、図面を参照して説明する。図６は、本実施形態のノイズ検出回路３０の構成を一例として示すブロック図である。
【００４３】
図６を参照すると、本実施形態のノイズ検出回路３０は、第１の実施形態に係るノイズ検出回路１０および周期観測回路３１を備える。周期観測回路３１は、比較回路１２から出力端子Ｔ１に出力された出力信号の周期、または、判定回路１３から出力端子Ｔ２に出力された出力信号の周期を観測する。一例として、周期観測回路３１は、フリップフロップＦＦ３の出力信号の周期、または、フリップフロップＦＦ５の出力信号の周期を観測するようにしてもよい。なお、ノイズ検出回路３０は、ノイズ検出回路１０の代わりに、第２の実施形態に係るノイズ検出回路２０を備えていてもよい。
【００４４】
本実施形態においても、第１の実施形態と同様に、フリップフロップＦＦ２のセットアップ時間またはホールド時間のいずれかが最小限に設定され、誤動作し易く設計しておく必要がある。例えば、フリップフロップＦＦ２のセットアップ時間またはホールド時間がゼロとなるように設計しておいてもよい。一方、フリップフロップＦＦ１については、セットアップ時間およびホールド時間に十分余裕を持たせておく。
【００４５】
周期観測回路３１は、ノイズ検出回路１０の出力端子Ｔ１から出力された出力信号、または、出力端子Ｔ２から出力された出力信号が変化する周期を観測し、観測された周期を変動周期出力端子Ｔｆに出力する。
【００４６】
変動周期出力端子Ｔｆに出力された周期に基づいて、誤動作の原因となるノイズの周期、すなわち、ノイズ電圧の周期を推測することが可能となる。したがって、本実施形態のノイズ検出回路３０によると、ノイズの原因を推測し、ひいては、ノイズ対策を実施することも可能となる。
【００４７】
（実施形態４）
第４の実施形態に係るノイズ検出回路について、図面を参照して説明する。図７は、本実施形態のノイズ検出回路４０の構成を一例として示すブロック図である。
【００４８】
図７を参照すると、ノイズ検出回路４０は、第１の実施形態に係るノイズ検出回路１０ａ〜１０ｎ、および、集計回路４１を備える。集計回路４１は、ノイズ検出回路１０ａ〜１０ｎのそれぞれの出力端子Ｔ１から出力された複数の比較結果信号（すなわち、フリップフロップＦＦ１の出力信号とフリップフロップＦＦ２の出力信号とが一致するかどうかを示す信号）のうちの一致を示す信号の個数または割合を算出し、算出結果を集計結果出力端子Ｔｓに出力する。また、集計回路４１は、比較結果信号が不一致を示すノイズ検出回路１０ａ〜１０ｎの番号を抽出し、出力端子Ｔｓに出力するようにしてもよい。ここで、ノイズ検出回路１０ａ〜１０ｎの間で、遅延回路Ｄａ〜Ｄｎによる遅延量が互いに異なる。
【００４９】
なお、ノイズ検出回路４０は、第１の実施形態に係るノイズ検出回路１０ａ〜１０ｎを備えるものとしたが、第２の実施形態に係るノイズ検出回路２０ａ〜２０ｎを備えるようにしてもよい。また、集計回路４１は、比較結果信号として、フリップフロップＦＦ３の出力信号を受信するようにしてもよい。
【００５０】
一般に、ノイズ電圧の振幅とノイズにより発生する遅延の変動との間には相関関係があり、ノイズ振幅が大きくなるに従って遅延の変動も大きくなる。したがって、フリップフロップＦＦ２のデータ入力端子に設けられた遅延回路Ｄａ〜Ｄｎの間で互いに遅延値が異なるようにすることで、遅延回路Ｄａ〜Ｄｎの遅延値によって誤動作を起こすフリップフロップＦＦ２と起こさないフリップフロップＦＦ２とが出現する。このとき、ノイズ電圧の振幅が大きくなるに従って、誤動作を起こすフリップフロップＦＦ２の個数が増加する。したがって、比較結果信号が不一致となったノイズ検出回路の個数または割合を計測することで、遅延時間の変動値を推定することができ、ひいては、ノイズ電圧の振幅を推測することも可能となる。
【００５１】
第１の実施形態に係るノイズ検出回路１０および第２の実施形態に係るノイズ検出回路２０では、誤動作の有無および要因を観測することができる。一方、本実施形態のノイズ検出回路４０によると、遅延回路Ｄａ〜Ｄｎの遅延値が異なる複数のノイズ検出回路１０ａ〜１０ｎを設けることで、さらに、電源ノイズに起因する遅延時間変動量を観測することができ、ひいては、遅延誤動作を起こすノイズ電圧の振幅を推測することも可能となる。
【００５２】
（実施形態５）
第５の実施形態に係るノイズ検出回路について、図面を参照して説明する。図８は、本実施形態のノイズ検出回路５０の構成を一例として示すブロック図である。
【００５３】
図８を参照すると、ノイズ検出回路５０は、第１の実施形態に係るノイズ検出回路１０ａ〜１０ｎを備える。ここで、ノイズ検出回路１０ａ〜１０ｎの間で、クロック信号ＣＬＫａ〜ＣＬＫｎの周波数が互いに異なる。
【００５４】
なお、ノイズ検出回路５０は、第１の実施形態に係るノイズ検出回路１０ａ〜１０ｎを備えるものとしたが、第２の実施形態に係るノイズ検出回路２０ａ〜２０ｎを備えるようにしてもよい。
【００５５】
電源ノイズは様々な周波数成分を含んでおり、影響を受けやすいノイズ周波数はクロックの周波数にも依存する。ノイズ検出回路５０のように、異なる周波数のクロック信号ＣＬＫａ〜ＣＬＫｎを受信する複数のノイズ検出回路１０ａ〜１０ｎを設けて誤動作の有無を観測することで、ノイズの影響を受けやすいクロック周波数を判別することが可能となる。また、判別したクロック周波数に基づいて、ノイズ電圧の周波数を推測することも可能となる。
【００５６】
（実施形態６）
第６の実施形態に係るノイズ検出回路について、図面を参照して説明する。図９は、本実施形態のノイズ検出回路６０の構成を一例として示すブロック図である。
【００５７】
図９を参照すると、ノイズ検出回路６０は、第４の実施形態に係るノイズ検出回路４０ａ〜４０ｎを備える。ここで、ノイズ検出回路４０ａ〜４０ｎの間で、クロック信号ＣＬＫａ〜ＣＬＫｎの周波数が互いに異なる。
【００５８】
電源ノイズは様々な周波数成分を含んでおり、影響を受けやすいノイズ周波数はクロックの周波数に依存する。本実施形態のノイズ検出回路６０では、異なる周波数のクロック信号ＣＬＫａ〜ＣＬＫｎを受信するノイズ検出回路４０ａ〜４０ｎを設け、電源ノイズの振幅を観測する。このとき、第５の実施形態のノイズ検出回路５０のように、ノイズ電圧の周波数を推測するのみならず、さらに、ノイズ電圧の振幅も推測することが可能となる。したがって、本実施形態のノイズ検出回路６０によると、ノイズ電圧のうちの振幅の大きい周波数成分に着目して、ノイズ対策を施すことも可能となる。
【００５９】
（実施形態７）
第７の実施形態に係る半導体装置について、図面を参照して説明する。図１０は、本実施形態の半導体装置７０の構成を一例として示すブロック図である。
【００６０】
図１０を参照すると、半導体装置７０は、第１ないし第６の実施形態に係るノイズ検出回路７１を搭載したシステムＬＳＩ（例えば、ＳｏＣ製品）７３と、コンデンサＣ１〜Ｃｎとを、プリント回路基板（ＰＣＢ：Printed Circuit Board）上に備える。半導体装置７０においては、コンデンサＣ１〜Ｃｎによって、ノイズに起因する誤動作への対策が施される。
【００６１】
図１０を参照すると、半導体装置７０は、ノイズ検出回路７１および内部回路７２をシステムＬＳＩ７３の内部に備えるとともに、１または２以上のコンデンサＣ１〜ＣｎをシステムＬＳＩ７３の外部に備える。ここで、コンデンサＣ１〜Ｃｎは、ノイズ検出回路７１に第１電位（例えば、電源電位）を供給する第１電源線と第２電位（例えば、接地電位）を供給する第２電源線との間に接続されている。また、コンデンサＣ１〜Ｃｎの個数、ならびに、各コンデンサの特性および配置は、ノイズ検出回路７１による検出結果に応じて決定される。
【００６２】
システムＬＳＩ７３の内部から見たインピーダンスの周波数特性は、接続されるコンデンサＣ１〜Ｃｎの個数や種類（すなわち、ＬＣＲ値などの特性）によって変化する。したがって、コンデンサＣ１〜Ｃｎの個数や種類が適切でない場合、ノイズ検出回路７１において誤動作が検出される。コンデンサＣ１〜Ｃｎの個数や種類を変更したときに、ノイズ検出回路７１の出力値が変化する様子を観測することで、ノイズによる誤動作への対策を施すことが可能となる。例えば、ノイズ検出回路７１が第１の実施形態のノイズ検出回路１０である場合、ノイズ検出回路７１の出力端子Ｔ２の出力信号がＬｏｗとなるようにコンデンサＣ１〜Ｃｎの個数と種類を決定すれば、適切なノイズ対策を実現することができる。
【００６３】
（実施形態８）
第８の実施形態に係るノイズ検出回路について、図面を参照して説明する。図１１は、本実施形態の半導体装置８０の構成を一例として示すブロック図である。
【００６４】
図１１を参照すると、半導体装置８０は、制御回路８２、第１ないし第６の実施形態に係るノイズ検出回路８３、および、内部回路８４を搭載したシステムＬＳＩ８５と、コンデンサＣ１〜Ｃｎとを、プリント回路基板（ＰＣＢ：Printed Circuit Board）上に備える。制御回路８２は、ノイズ検出回路８３による検出結果に応じて、システムＬＳＩ８５内部のインピーダンスを制御する。
【００６５】
図１１を参照すると、制御回路８２は、第１電源線に一端が接続されたスイッチ素子Ｓａと、スイッチ素子Ｓａの他端と第２電源線との間に接続された容量素子Ｃａとの組を１または２以上備えるとともに、容量制御回路８１を備える。容量制御回路８１は、ノイズ検出回路８３による検出結果に応じて、スイッチ素子Ｓａ〜Ｓｍの開閉を制御する。
【００６６】
チップ内電源／ＧＮＤ間の容量素子Ｃａ〜Ｃｍは、スイッチ素子Ｓａ〜Ｓｍを介して電源／ＧＮＤ端子間に挿入されている。また、スイッチ素子Ｓａ〜Ｓｍは、容量制御回路８１によりＯＮ／ＯＦＦを切り替え可能とされている。容量制御回路８１は、ノイズ検出回路８３の出力端子から出力される信号を受信し、スイッチ素子Ｓａ〜ＳｍのＯＮ／ＯＦＦを制御する。
【００６７】
なお、スイッチ素子Ｓａ〜Ｓｍを、チップ内電源／ＧＮＤ間容量素子Ｃａ〜Ｃｍに対して設けているが、複数個設けられている電源またはＧＮＤ端子の本数を切り替える方法や、スイッチを可変抵抗に置き換えるなどの制御を行うようにしてもよい。
【００６８】
ノイズ検出回路８１は、ノイズに起因する誤動作を検出すると、その結果を容量制御回路８１に出力する。容量制御回路８１は、これを受けて、誤動作がなくなるようにスイッチ素子Ｓａ〜ＳｍをＯＮ／ＯＦＦしてチップ内電源／ＧＮＤ間容量を制御し、システムＬＳＩ８５の内部から見たインピーダンスを調整する。
【００６９】
本実施形態の半導体装置８０によると、システムＬＳＩ８５のチップ内インピーダンスの調整が可能となり、第７の実施形態の半導体装置７０（図１０）と比較して、より確実にノイズ対策を施すことが可能となる。
【００７０】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７１】
８、１０、１０ａ〜１０ｎ、２０、３０    ノイズ検出回路
１１    データ生成回路
１２    比較回路
１３    判定回路
３１    周期観測回路
４０、４０ａ〜４０ｎ、５０、６０    ノイズ検出回路
４１    集計回路
７０、８０    半導体装置
７１、８３    ノイズ検出回路
７２、８４    内部回路
７３、８５    システムＬＳＩ
８１    容量制御回路
８２    制御回路
Ｃ１〜Ｃｎ    コンデンサ
Ｃａ〜Ｃｍ    容量素子
Ｄ１、Ｄａ〜Ｄｎ    遅延回路
ＦＦ１〜ＦＦ５    フリップフロップ
Ｓａ〜Ｓｍ    スイッチ素子
Ｔ１、Ｔ２、Ｔ１ａ〜Ｔ１ｎ、Ｔ２ａ〜Ｔ２ｎ    出力端子
Ｔｆ、Ｔｓ、Ｔｓａ〜Ｔｓｎ    出力端子
ＸＯＲ１、ＸＯＲ２    ＸＯＲ回路
【図１】
2014023066.tif 000003
【図２】
2014023066.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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