(57)【要約】【課題】低コスト化を実現し得る半導体記憶装置及びその半導体記憶装置を用いた電子装置を提供する。【解決手段】複数のメモリブロックＭＢＡ０、ＭＢＡ１、ＭＢＢ０、ＭＢＢ１と、複数のメモリブロックにそれぞれ対応して設けられた複数のバスライン２６と、複数の入出力ポート２２ａ、２２ｂと、複数のバスラインのそれぞれを複数の入出力ポートのいずれかに選択的に接続するセレクタ２８ａ、２８ｂと、セレクタの接続を設定する設定部３８ａ、３８ｂとを有している。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のメモリブロックと、
前記複数のメモリブロックにそれぞれ対応して設けられた複数のバスラインと、
複数の入出力ポートと、
前記複数のバスラインのそれぞれを前記複数の入出力ポートのいずれかに選択的に接続するセレクタと、
前記セレクタの接続を設定する設定部と
を有することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記設定部は、レジスタを有し、
前記設定部は、前記レジスタに保持された設定情報に基づいて前記セレクタの接続を設定する
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記複数の入出力ポートに対応して前記セレクタと前記レジスタとをそれぞれ複数有する
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
前記レジスタに保持される前記設定情報は、前記レジスタに対応する前記入出力ポートを介して、前記レジスタに転送される
ことを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記レジスタは、モードレジスタであり、
前記設定情報は、設定コマンドに対応して転送される
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記設定部は、ヒューズにより設定された設定情報に基づいて、前記セレクタの接続を設定する
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
前記設定部は、ボンディングオプションにより設定された設定情報に基づいて、前記セレクタの接続を設定する
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体記憶装置において、
前記複数の入出力ポートのいずれにも接続されない前記メモリブロックへの電源の供給を遮断する電源制御部を更に有する
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体記憶装置において、
前記複数の入出力ポートは、入出力バッファとアドレスデコーダとコマンドデコーダとをそれぞれ有し、
前記複数のバスラインは、データバスラインとアドレスバスラインとコマンドバスラインとをそれぞれ有する
ことを特徴とする半導体記憶装置。
【請求項１０】
複数のメモリブロックと、前記複数のメモリブロックに対応して設けられた複数のバスラインと、複数の入出力ポートと、前記複数のバスラインを前記複数の入出力ポートのいずれかに選択的に接続するセレクタと、前記セレクタの接続を設定する設定部とを有する半導体記憶装置と、
複数の処理部とを有し、
前記複数の処理部のうちの一の処理部がアクセスする前記メモリブロックと、前記複数の処理部のうちの他の処理部がアクセスする前記メモリブロックとが互いに異なるように、前記セレクタが設定されている
ことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び電子装置に関する。
【背景技術】
【０００２】
近時、例えばＣＰＵ（Central Processing Unit、中央処理装置）とＧＰＵ（Graphics Processing Unit、画像処理装置）とを搭載した電子装置が提案されている。
【０００３】
かかる電子装置においては、同一仕様の複数のメモリが搭載され、かかる複数のメモリのうちの一のメモリが例えばＣＰＵ用に用いられ、かかる複数のメモリのうちの他のメモリが例えばＧＰＵ用に用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−４０３７５号公報
【特許文献２】特開平６−３３２７９７号公報
【特許文献３】特開２０００−３０４５７号公報
【特許文献４】特開２００４−１１８９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、かかる電子装置は、必ずしも十分に安価ではなく、低コスト化が要請されている。
【０００６】
本発明の目的は、低コスト化を実現し得る半導体記憶装置及びその半導体記憶装置を用いた電子装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、複数のメモリブロックと、前記複数のメモリブロックにそれぞれ対応して設けられた複数のバスラインと、複数の入出力ポートと、前記複数のバスラインのそれぞれを前記複数の入出力ポートのいずれかに選択的に接続するセレクタと、前記セレクタの接続を設定する設定部とを有することを特徴とする半導体記憶装置が提供される。
【０００８】
実施形態の他の観点によれば、複数のメモリブロックと、前記複数のメモリブロックに対応して設けられた複数のバスラインと、複数の入出力ポートと、前記複数のバスラインを前記複数の入出力ポートのいずれかに選択的に接続するセレクタと、前記セレクタの接続を設定する設定部とを有する半導体記憶装置と、複数の処理部とを有し、前記複数の処理部のうちの一の処理部がアクセスする前記メモリブロックと、前記複数の処理部のうちの他の処理部がアクセスする前記メモリブロックとが互いに異なるように、前記セレクタが設定されていることを特徴とする電子装置が提供される。
【発明の効果】
【０００９】
開示の半導体記憶装置及び電子装置によれば、複数のメモリブロックに対応して設けられた複数のバスラインのそれぞれを、複数の入出力ポートのいずれかに選択的に接続するセレクタが設けられている。このため、複数のメモリブロックをそれぞれ所望のチャネルに接続することができ、半導体記憶装置の記憶容量を有効利用することができ、ひいては、低コスト化に寄与することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態による電子装置を示すブロック図である。
【図２】図２は、第１実施形態による半導体記憶装置を示すブロック図である。
【図３】図３は、第１実施形態による半導体記憶装置のチャネルＡ用のセレクタの構成を概念的に示す回路図である。
【図４】図４は、第１実施形態による半導体記憶装置のチャネルＢ用のセレクタの構成を概念的に示す回路図である。
【図５】図５は、第１実施形態による半導体記憶装置のチャネルＡ用のセレクタのスイッチ内に設けられる伝送ゲートを示す図である。
【図６】図６は、第１実施形態による半導体記憶装置のチャネルＢ用のセレクタのスイッチ内に設けられる伝送ゲートを示す図である。
【図７】図７は、第１実施形態による半導体記憶装置の設定部を示す回路図（その１）である。
【図８】図８は、第１実施形態による半導体記憶装置の設定部を示す回路図（その２）である。
【図９】図９は、第１実施形態による半導体記憶装置の設定部を示す回路図（その３）である。
【図１０】図１０は、第１実施形態による半導体記憶装置の設定部を示す回路図（その４）である。
【図１１】図１１は、第１実施形態による半導体記憶装置の設定部を示す回路図（その５）である。
【図１２】図１２は、第１実施形態による半導体記憶装置の設定テーブルを示す図である。
【図１３】図１３は、第１実施形態による半導体記憶装置の電源制御回路を示す図である。
【図１４】図１４は、第１実施形態による電子装置の動作を示すフローチャートである。
【図１５】図１５は、第２実施形態による電子装置を示すブロック図である。
【図１６】図１６は、第２実施形態による電子装置の動作を示すフローチャートである。
【図１７】図１７は、第３実施形態による電子装置を示す平面図である。
【図１８】図１８は、第３実施形態による電子装置の動作を示すフローチャートである。
【図１９】図１９は、第４実施形態による半導体記憶装置のヒューズ設定回路を示す回路図（その１）である。
【図２０】図２０は、第４実施形態による半導体記憶装置のヒューズ設定回路を示す回路図（その２）である。
【図２１】図２１は、第４実施形態による半導体記憶装置のヒューズ設定回路を示す回路図（その３）である。
【図２２】図２２は、第４実施形態による半導体記憶装置のヒューズ設定回路を示す回路図（その４）である。
【図２３】図２３は、スタータ信号ＳＴＴＸを示すタイムチャートである。
【図２４】図２４は、第４実施形態による半導体記憶装置の設定テーブルを示す図である。
【発明を実施するための形態】
【００１１】
上述したように、提案されている電子装置においては、同一仕様の複数のメモリを用い、かかる複数のメモリのうちの一のメモリが例えばＣＰＵ用に用いられ、かかる複数のメモリのうちの他のメモリが例えばＧＰＵ用に用いられる。
【００１２】
例えば、ＣＰＵが要するメモリ容量が９６Ｍビットであり、ＧＰＵが要するメモリ容量が３２Ｍビットの場合には、大きい方のメモリ容量に合わせて、９６Ｍビットのメモリが２つ用いられる。
【００１３】
提案されている電子装置では、ＣＰＵとＧＰＵとが要する総メモリ容量が例えば１２８Ｍビットであるにもかかわらず、１９２Ｍビット分のメモリを搭載するため、高価になってしまう。
【００１４】
［第１実施形態］
第１実施形態による半導体記憶装置及び電子装置を図１乃至図１４を用いて説明する。図１は、本実施形態による電子装置を示すブロック図である。
【００１５】
図１に示すように、本実施形態による電子装置は、例えば、半導体記憶装置（半導体メモリ）１０と、ＳＯＣ（System On Chip）１２とを有している。
【００１６】
ＳＯＣとは、１つの半導体チップ上に一連の機能（システム）が集積されているものである。
【００１７】
ＳＯＣ１２には、例えば、ＣＰＵ１４とＧＰＵ１６とメモリコントローラ（Memory Controller）１８ａ、１８ｂとが設けられている。
【００１８】
なお、ＳＯＣ１２には、図示しない不揮発性半導体記憶装置（図示せず）が搭載されている。かかる不揮発性半導体記憶装置には、本実施形態による電子装置を動作させるためのプログラムが記憶される。
【００１９】
メモリコントローラ１８ａ、１８ｂは、半導体記憶装置１０を制御するためのものである。メモリコントローラ１８ａ、１８ｂは、例えば複数設けられている。ここでは、例えば２つのメモリコントローラ１８ａ、１８ｂが設けられている。メモリコントローラ１８ａは、例えば、チャネルＡ用（チャネルＡ側）のメモリコントローラである。メモリコントローラ１８ｂは、例えば、チャネルＢ用（チャネルＢ側）のメモリコントローラである。
【００２０】
ＣＰＵ（処理部）１４、ＧＰＵ（処理部）１６及びメモリコントローラ１８ａ、１８ｂは、バスライン（システムバス）２０により互いに接続されている。
【００２１】
ＣＰＵ１４には、メモリリソースコントローラ（記憶部）１５が設けられている。メモリリソースコントローラ１５には、後述するように、ＧＰＵ１６が要求するメモリのリソースについての情報が登録される。
【００２２】
半導体記憶装置１０には、入出力ポート（周辺インターフェース、入出力インターフェース）２２ａ、２２ｂが複数設けられている。ここでは、例えば２つの入出力ポート２２ａ、２２ｂが設けられている。入出力ポート２２ａは、チャネルＡ用（チャネルＡ側）の入出力ポートである。入出力ポート２２ｂは、チャネルＢ用（チャネルＢ側）の入出力ポートである。チャネルＡ用の入出力ポート２２ａとチャネルＡ用のメモリコントローラ１８ａとが、バスライン２４ａにより互いに接続されている。また、チャネルＢ用の入出力ポート２２ｂとチャネルＢ用のメモリコントローラ１８ｂとが、バスライン２４ｂにより互いに接続されている。
【００２３】
なお、図１においては、半導体記憶装置１０の構成要素のうち、入出力ポート２２ａ、２２ｂ以外の構成要素については省略している。
【００２４】
図２は、本実施形態による半導体記憶装置を示すブロック図である。
【００２５】
図２に示すように、半導体記憶装置１０には、複数のメモリブロック（メモリセルアレイ）、即ち、メモリブロックＡ０（ＭＢＡ０）、メモリブロックＡ１（ＭＢＡ１）、メモリブロックＢ０（ＭＢＢ０）及びメモリブロックＢ１（ＭＢＢ１）が設けられている。各々のメモリブロックＡ０〜Ｂ１の容量は、例えば３２Ｍビットとする。
【００２６】
メモリブロックＡ０〜Ｂ１にそれぞれ対応するようにバスライン２６が設けられている。
【００２７】
入出力ポート２２ａ、２２ｂとメモリブロックＡ０〜Ｂ１との間には、セレクタ（スイッチ部）２８ａ、２８ｂがそれぞれ設けられている。チャネルＡ用の入出力ポート２２ａとメモリブロックＡ０〜Ｂ１との間に設けられたセレクタ２８ａは、チャネルＡ用のセレクタである。チャネルＢ用の入出力ポート２２ｂとメモリブロックＡ０〜Ｂ１との間に設けられたセレクタ２８ｂは、チャネルＢ用のセレクタである。セレクタ２８ａ、２８ｂは、各々のメモリブロックＡ０〜Ｂ１をいずれのチャネルで用いるかを設定するものである。
【００２８】
チャネルＡ用のセレクタ２８ａとチャネルＡ用の入出力ポート２２ａとは、バスライン３０ａにより接続されている。チャネルＢ用のセレクタ２８ｂとチャネルＢ用の入出力ポート２２ｂとは、バスライン３０ｂにより接続されている。
【００２９】
チャネルＡ用の入出力ポート２２ａには、入出力バッファ３２ａと、アドレスデコーダ３４ａと、コマンドデコーダ３６ａと、設定部（設定回路）３８ａとが設けられている。設定部３８ａは、後に詳述するように、所望のメモリブロックＡ０〜Ｂ１がチャネルＡとして選択的に用いられるようにセレクタ２８ａの設定を行うものである。設定部３８ａとしては、例えばモードレジスタが用いられている。モードレジスタは、多様な動作モードを保持し得るレジスタである。
【００３０】
なお、モードレジスタは、モードレジスタセット（ＭＲＳ：Mode resistor set）とも称される。
【００３１】
チャネルＢ用の入出力ポート２２ｂには、入出力バッファ３２ｂと、アドレスデコーダ３４ｂと、コマンドデコーダ３６ｂと、設定部３８ｂとが設けられている。設定部（設定回路）３８ｂは、後に詳述するように、所望のメモリブロックＡ０〜Ｂ１がチャネルＢとして選択的に用いられるようにセレクタ２８ｂの設定を行うものである。設定部３８ｂにも、例えばモードレジスタが用いられている。
【００３２】
メモリブロックＡ０〜Ｂ１には、電源回路４０ａ〜４０ｄがそれぞれ設けられている。電源回路４０ａ〜４０ｄは、メモリブロックＡ０〜Ｂ１にそれぞれ電源を供給するものである。
【００３３】
また、電源回路４０ａ〜４０ｄを制御する電源制御回路（電源制御部）４２が設けられている。
【００３４】
図３は、チャネルＡ用のセレクタ２８ａの構成を概念的に示す回路図である。図３における紙面左側は、入出力ポート２２ａに接続される側であり、図３における紙面右側は、メモリブロックＡ０〜Ｂ１に接続される側である。
【００３５】
チャネルＡ用のセレクタ２８ａは、チャネルＡ用の入出力ポート２２ａに接続されるバスライン３０ａとメモリブロックＡ０〜Ｂ１に対してそれぞれ設けられたバスライン２６との間の接続の設定を行うものである。
【００３６】
バスライン３０ａには、コマンドバスライン（コントロールバスライン）、アドレスバスライン及びデータバスラインが含まれる。コマンドの情報が例えば数ビットの情報である場合には、コマンドバスラインは例えば数本設けられる。アドレスの情報が例えば１６ビットの情報である場合には、アドレスバスラインは例えば１６本設けられる。データの情報が例えば１６ビットの情報である場合には、データバスラインは例えば１６本設けられる。
【００３７】
なお、コマンドバスライン、アドレスバスライン及びデータバスラインの本数は、これらに限定されるものではなく、適宜設定される。
【００３８】
セレクタ２８ａ内には、複数のスイッチ４４ａ〜４４ｄが設けられている。スイッチ４４ａ〜４４ｄを設定することにより、バスライン３０ａとバスライン２６との間の接続が設定される。
【００３９】
スイッチ４４ａをオン状態に設定すると、チャネルＡのバスライン３０ａがメモリブロックＡ０に対して設けられたバスライン２６に接続された状態となり、メモリブロックＡ０がチャネルＡ用となる。
【００４０】
一方、スイッチ４４ａをオフ状態に設定すると、チャネルＡのバスライン３０ａがメモリＡ０に対して設けられたバスライン２６に接続されない状態となり、メモリブロックＡ０がチャネルＡにおいて用いられない状態となる。
【００４１】
スイッチ４４ｂをオン状態に設定すると、チャネルＡのバスライン３０ａがメモリブロックＡ１に対して設けられたバスライン２６に接続された状態となり、メモリブロックＡ１がチャネルＡ用となる。
【００４２】
一方、スイッチ４４ｂをオフ状態に設定すると、チャネルＡのバスライン３０ａがメモリＡ１に対して設けられたバスライン２６に接続されない状態となり、メモリブロックＡ１がチャネルＡにおいて用いられない状態となる。
【００４３】
スイッチ４４ｃをオン状態に設定すると、チャネルＡのバスライン３０ａがメモリブロックＢ０に対して設けられたバスライン２６に接続された状態となり、メモリブロックＢ０がチャネルＡ用となる。
【００４４】
一方、スイッチ４４ｃをオフ状態に設定すると、チャネルＡのバスライン３０ａがメモリＢ０に対して設けられたバスライン２６に接続されない状態となり、メモリブロックＢ０がチャネルＡにおいて用いられない状態となる。
【００４５】
スイッチ４４ｄをオン状態に設定すると、チャネルＡのバスライン３０ａがメモリブロックＢ１に対して設けられたバスライン２６に接続された状態となり、メモリブロックＢ１がチャネルＡ用となる。
【００４６】
一方、スイッチ４４ｄをオフ状態に設定すると、チャネルＡのバスライン３０ａがメモリＢ１に対して設けられたバスライン２６に接続されない状態となり、メモリブロックＢ１がチャネルＡにおいて用いられない状態となる。
【００４７】
図４は、チャネルＢ用のセレクタ２８ｂの構成を概念的に示す回路図である。図４における紙面右側は、入出力ポート２２ｂに接続される側であり、図４における紙面左側は、メモリブロックＡ０〜Ｂ１に接続される側である。
【００４８】
チャネルＢ用のセレクタ２８ｂは、チャネルＢ用の入出力ポート２２ｂに接続されるバスライン３０ｂとメモリブロックＡ０〜Ｂ１に対してそれぞれ設けられたバスライン２６との間の接続の設定を行うものである。
【００４９】
バスライン３０ｂには、バスライン３０ａと同様に、コマンドバスライン（コントロールバスライン）、アドレスバスライン及びデータバスラインが含まれる。コマンドの情報が例えば数ビットの情報である場合には、コマンドバスラインは例えば数本設けられる。また、アドレスの情報が例えば１６ビットの情報である場合には、アドレスバスラインは例えば１６本設けられる。また、データの情報が例えば１６ビットの情報である場合には、データバスラインは例えば１６本設けられる。
【００５０】
なお、上述したように、コマンドバスライン、アドレスバスライン及びデータバスラインの本数は、これらに限定されるものではなく、適宜設定される。
【００５１】
セレクタ２８ｂ内には、複数のスイッチ４４ｅ〜４４ｈが設けられている。スイッチ４４ｅ〜４４ｈを設定することにより、バスライン３０ｂとバスライン２６との間の接続が設定される。
【００５２】
スイッチ４４ｅをオン状態に設定すると、チャネルＢのバスライン３０ｂがメモリブロックＡ０に対して設けられたバスライン２６に接続された状態となり、メモリブロックＡ０がチャネルＢ用となる。
【００５３】
一方、スイッチ４４ｅをオフ状態に設定すると、チャネルＢのバスライン３０ｂがメモリＡ０に対して設けられたバスライン２６に接続されない状態となり、メモリブロックＡ０がチャネルＢにおいて用いられない状態となる。
【００５４】
スイッチ４４ｆをオン状態に設定すると、チャネルＢのバスライン３０ｂがメモリブロックＡ１に対して設けられたバスライン２６に接続された状態となり、メモリブロックＡ１がチャネルＢ用となる。
【００５５】
一方、スイッチ４４ｆをオフ状態に設定すると、チャネルＢのバスライン３０ｂがメモリＡ１に対して設けられたバスライン２６に接続されない状態となり、メモリブロックＡ１がチャネルＢにおいて用いられない状態となる。
【００５６】
スイッチ４４ｇをオン状態に設定すると、チャネルＢのバスライン３０ｂがメモリブロックＢ０に対して設けられたバスライン２６に接続された状態となり、メモリブロックＢ０がチャネルＢ用となる。
【００５７】
一方、スイッチ４４ｇをオフ状態に設定すると、チャネルＢのバスライン３０ｂがメモリＢ０に対して設けられたバスライン２６に接続されない状態となり、メモリブロックＢ０がチャネルＢにおいて用いられない状態となる。
【００５８】
スイッチ４４ｈをオン状態に設定すると、チャネルＢのバスライン３０ｂがメモリブロックＢ１に対して設けられたバスライン２６に接続された状態となり、メモリブロックＢ１がチャネルＢ用となる。
【００５９】
一方、スイッチ４４ｈをオフ状態に設定すると、チャネルＢのバスライン３０ｂがメモリＢ１に対して設けられたバスライン２６に接続されない状態となり、メモリブロックＢ１がチャネルＢにおいて用いられない状態となる。
【００６０】
スイッチ４４ａ〜４４ｈには、各バスラインに対して伝送ゲート（Transmission Gate）４６ａ〜４６ｈ（図５及び図６参照）が設けられている。
【００６１】
図５は、チャネルＡ用のセレクタのスイッチ内に設けられる伝送ゲートを示す図である。
【００６２】
図５に示すように、伝送ゲート４６ａ〜４６ｄは、それぞれＣＭＯＳアナログスイッチにより形成されている。各々のＣＭＯＳアナログスイッチ４６ａ〜４６ｄは、ＰＭＯＳトランジスタ４８ａ〜４８ｄとＮＭＯＳトランジスタ５０ａ〜５０ｄとを並列接続することによりそれぞれ形成されている。
【００６３】
スイッチ４４ａの伝送ゲート４６ａは、ＰＭＯＳトランジスタ４８ａのゲートに入力される信号ｓｗａ０ａｘがＬレベルとなり、ＮＭＯＳトランジスタ５０ａのゲートに入力される信号ｓｗａ０ａｚがＨレベルとなると、オン状態となる。
【００６４】
一方、スイッチ４４ａの伝送ゲート４６ａは、ＰＭＯＳトランジスタ４８ａのゲートに入力される信号ｓｗａ０ａｘがＨレベルとなり、ＮＭＯＳトランジスタ５０ａのゲートに入力される信号ｓｗａ０ａｚがＬレベルとなると、オフ状態となる。
【００６５】
スイッチ４４ｂの伝送ゲート４６ｂは、ＰＭＯＳトランジスタ４８ｂのゲートに入力される信号ｓｗａ１ａｘがＬレベルとなり、ＮＭＯＳトランジスタ５０ｂのゲートに入力される信号ｓｗａ１ａｚがＨレベルとなると、オン状態となる。
【００６６】
一方、スイッチ４４ｂの伝送ゲート４６ｂは、ＰＭＯＳトランジスタ４８ｂのゲートに入力される信号ｓｗａ１ａｘがＨレベルとなり、ＮＭＯＳトランジスタ５０ｂのゲートに入力される信号ｓｗａ１ａｚがＬレベルとなると、オフ状態となる。
【００６７】
スイッチ４４ｃの伝送ゲート４６ｃは、ＰＭＯＳトランジスタ４８ｃのゲートに入力される信号ｓｗｂ０ａｘがＬレベルとなり、ＮＭＯＳトランジスタ５０ｃのゲートに入力される信号ｓｗｂ０ａｚがＨレベルとなると、オン状態となる。
【００６８】
一方、スイッチ４４ｃの伝送ゲート４６ｃは、ＰＭＯＳトランジスタ４８ｃのゲートに入力される信号ｓｗｂ０ａｘがＨレベルとなり、ＮＭＯＳトランジスタ５０ｃのゲートに入力される信号ｓｗｂ０ａｚがＬレベルとなると、オフ状態となる。
【００６９】
スイッチ４４ｄの伝送ゲート４６ｄは、ＰＭＯＳトランジスタ４８ｄのゲートに入力される信号ｓｗｂ１ａｘがＬレベルとなり、ＮＭＯＳトランジスタ５０ｄのゲートに入力される信号ｓｗｂ１ａｚがＨレベルとなると、オン状態となる。
【００７０】
一方、スイッチ４４ｄの伝送ゲート４６ｄは、ＰＭＯＳトランジスタ４８ｄのゲートに入力される信号ｓｗｂ１ａｘがＨレベルとなり、ＮＭＯＳトランジスタ５０ｄのゲートに入力される信号ｓｗｂ１ａｚがＬレベルとなると、オフ状態となる。
【００７１】
図６は、チャネルＢ用のセレクタのスイッチ内に設けられる伝送ゲートを示す図である。
【００７２】
図６に示すように、伝送ゲート４６ｅ〜４６ｈは、それぞれＣＭＯＳアナログスイッチにより形成されている。各々のＣＭＯＳアナログスイッチ４６ｅ〜４６ｈは、ＰＭＯＳトランジスタ４８ｅ〜４８ｈとＮＭＯＳトランジスタ５０ｅ〜５０ｈとを並列接続することによりそれぞれ形成されている。
【００７３】
スイッチ４４ｅの伝送ゲート４６ｅは、ＰＭＯＳトランジスタ４８ｅのゲートに入力される信号ｓｗａ０ｂｘがＬレベルとなり、ＮＭＯＳトランジスタ５０ｅのゲートに入力される信号ｓｗａ０ｂｚがＨレベルとなると、オン状態となる。
【００７４】
一方、スイッチ４４ｅの伝送ゲート４６ｅは、ＰＭＯＳトランジスタ４８ｅのゲートに入力される信号ｓｗａ０ｂｘがＨレベルとなり、ＮＭＯＳトランジスタ５０ｅのゲートに入力される信号ｓｗａ０ｂｚがＬレベルとなると、オフ状態となる。
【００７５】
スイッチ４４ｆの伝送ゲート４６ｆは、ＰＭＯＳトランジスタ４８ｆのゲートに入力される信号ｓｗａ１ｂｘがＬレベルとなり、ＮＭＯＳトランジスタ５０ｆのゲートに入力される信号ｓｗａ１ｂｚがＨレベルとなると、オン状態となる。
【００７６】
一方、スイッチ４４ｆの伝送ゲート４６ｆは、ＰＭＯＳトランジスタ４８ｆゲートに入力される信号ｓｗａ１ｂｘがＨレベルとなり、ＮＭＯＳトランジスタ５０ｆのゲートに入力される信号ｓｗａ１ｂｚがＬレベルとなると、オフ状態となる。
【００７７】
スイッチ４４ｇの伝送ゲート４６ｇは、ＰＭＯＳトランジスタ４８ｇのゲートに入力される信号ｓｗｂ０ｂｘがＬレベルとなり、ＮＭＯＳトランジスタ５０ｇのゲートに入力される信号ｓｗｂ０ｂｚがＨレベルとなると、オン状態となる。
【００７８】
一方、スイッチ４４ｇの伝送ゲート４６ｇは、ＰＭＯＳトランジスタ４８ｇのゲートに入力される信号ｓｗｂ０ｂｘがＨレベルとなり、ＮＭＯＳトランジスタ５０ｇのゲートに入力される信号ｓｗｂ０ｂｚがＬレベルとなると、オフ状態となる。
【００７９】
スイッチ４４ｈの伝送ゲート４６ｈは、ＰＭＯＳトランジスタ４８ｈのゲートに入力される信号ｓｗｂ１ｂｘがＬレベルとなり、ＮＭＯＳトランジスタ５０ｈのゲートに入力される信号ｓｗｂ１ｂｚがＨレベルとなると、オン状態となる。
【００８０】
一方、スイッチ４４ｈの伝送ゲート４６ｈは、ＰＭＯＳトランジスタ４８ｈのゲートに入力される信号ｓｗｂ１ｂｘがＨレベルとなり、ＮＭＯＳトランジスタ５０ｈのゲートに入力される信号ｓｗｂ１ｂｚがＬレベルとなると、オフ状態となる。
【００８１】
図７乃至図１１は、本実施形態による半導体記憶装置の設定部を示す回路図である。
【００８２】
図７に示すように、設定コード（モード設定コード、アドレスコード）を示す信号Ｐ０〜Ｐ２は、伝送ゲート５２ａ〜５２ｃの入力端子にそれぞれ接続されている。伝送ゲート５２ａ〜５２ｃは、ＣＭＯＳアナログスイッチにより形成されている。かかるＣＭＯＳアナログスイッチは、ＰＭＯＳトランジスタ５４ａ〜５４ｃとＮＭＯＳトランジスタ５６ａ〜５６ｃとをそれぞれ並列接続することにより形成されている。伝送ゲート５２ａ〜５２ｃのＰＭＯＳトランジスタ５４ａ〜５４ｃのゲートには、信号線ｍｒｓａｘが接続されている。伝送ゲート５２ａ〜５２ｃのＮＭＯＳトランジスタ５６ａ〜５６ｃのゲートには、信号線ｍｒｓａｚが接続されている。信号ｍｒｓａｘをＬレベルに設定し、且つ、信号ｍｒｓａｚをＨレベルに設定すると、伝送ゲート５２ａ〜５２ｃがオン状態となる。伝送ゲート５２ａ〜５２ｃをオン状態に設定することにより、設定コードを示す信号Ｐ０〜Ｐ２を読み込むことが可能となる。
【００８３】
伝送ゲート５２ａ〜５２ｃの出力端子は、ラッチ回路（ラッチレジスタ、レジスタ）５８ａ〜５８ｃにそれぞれ接続されている。ラッチ回路５８ａ〜５８ｃは、第１のインバータ６０ａ〜６０ｃと第２のインバータ６２ａ〜６２ｃとをそれぞれ組み合わせて形成されている。第１のインバータ６０ａ〜６０ｃは、伝送ゲート５２ａ〜５２ｃを介して入力されるデータを受け、反転させて出力する。第２のインバータ６２ａ〜６２ｃは、第１のインバータ６０ａ〜６０ｃの出力データを受け、反転させて第１のインバータ６０ａ〜６０ｃの入力に帰還する。ラッチ回路５８ａ〜５８ｃは、伝送ゲート５２ａ〜５２ｃを介して入力される信号Ｐ０〜Ｐ２に基づく情報（設定情報）を保持する。
【００８４】
ラッチ回路５８ａ〜５８ｃの出力は、論理ゲート（論理回路）６４ａ〜６４ｄの入力端子に接続されている。
【００８５】
論理ゲート６４ａは、ラッチ回路５８ａ〜５８ｃの出力がいずれもＨレベルであるときに、出力信号ｓ０ａｘがＬレベルとなり、それ以外のときには、出力信号ｓ０ａｘがＨレベルとなるものである。
【００８６】
論理ゲート６４ｂは、ラッチ回路５８ａの出力がＬレベルであり、ラッチ回路５８ｂの出力がＨレベルであり、且つ、ラッチ回路５８ｃの出力がＨレベルであるときに、出力信号ｓ１ａｘがＬレベルとなるものである。ラッチ回路５８ａ〜５８ｃの出力が、それ以外のときには、論理ゲート６４ｂの出力信号ｓ１ａｘは、Ｈレベルとなる。
【００８７】
論理ゲート６４ｃは、ラッチ回路５８ａの出力がＨレベルであり、ラッチ回路５８ｂの出力がＬレベルであり、且つ、ラッチ回路５８ｃの出力がＨレベルであるときに、出力信号ｓ２ａｘがＬレベルとなるものである。ラッチ回路５８ａ〜５８ｃの出力が、それ以外のときには、論理ゲート６４ｃの出力信号ｓ２ａｘは、Ｈレベルとなる。
【００８８】
論理ゲート６４ｄは、ラッチ回路５８ａの出力がＬレベルであり、ラッチ回路５８ｂの出力がＬレベルであり、且つ、ラッチ回路５８ｃの出力がＨレベルであるときに、出力信号ｓ３ａｘがＬレベルとなるものである。ラッチ回路５８ａ〜５８ｃの出力が、それ以外のときには、論理ゲート６４ｄの出力信号ｓ３ａｘは、Ｈレベルとなる。
【００８９】
論理ゲート６４ａ〜６４ｄの出力端子は、ＰＭＯＳトランジスタ６６ａ〜６６ｄのゲートにそれぞれ接続されている。ＰＭＯＳトランジスタ６６ａ〜６６ｄのソースは、それぞれ電源電圧Ｖｄｄに接続されている。論理ゲート６４ａ〜６４ｄの出力がＬレベルのとき、ＰＭＯＳトランジスタ６６ａ〜６６ｄはオン状態となる。
【００９０】
信号線ｓｗａ０ａｚは、論理ゲート６４ａ〜６４ｄの出力にゲートがそれぞれ接続された複数のＰＭＯＳトランジスタ６６ａ〜６６ｄのドレインに接続されている。信号ｓｗａ０ａｚは、論理ゲート６４ａ〜６４ｄの出力ｓ０ａｘ、ｓ１ａｘ、ｓ２ａｘ、ｓ３ａｘのいずれかがＬレベルのとき、Ｈレベルとなる。
【００９１】
信号線ｓｗａ０ａｚは、上述したように、チャネルＡ側のセレクタ２８ａのスイッチ４４ａ内に設けられた伝送ゲート４６ａのＮＭＯＳトランジスタ５０ａのゲートに接続されている。
【００９２】
また、信号ｓｗａ０ａｚは、インバータ６８ａ（図９参照）の入力端子に接続されている。インバータ６８ａは、信号ｓｗａ０ａｚを受けて、反転させ、信号ｓｗａ０ａｘを出力する。信号ｓｗａ０ａｘは、チャネルＡ側のセレクタ２８ａのスイッチ４４ａ内に設けられた伝送ゲート４６ａのＰＭＯＳトランジスタ４８ａのゲートに接続されている。
【００９３】
また、信号線ｓｗａ０ａｚは、ＮＭＯＳトランジスタ７０ａ（図１０参照）のドレインに接続されている。ＮＭＯＳトランジスタ７０ａのソースは、接地されている（ＧＮＤ）。ＮＭＯＳトランジスタ７０ａのゲートには、論理ゲート７２ａの出力端子が接続されている。論理ゲート７２ａの入力端子には、論理ゲート６４ａ〜６４ｄの出力信号ｓ０ａｘ、ｓ１ａｘ、ｓ２ａｘ、ｓ３ａｘが入力されている。論理ゲート７２ａは、論理ゲート６４ａ〜６４ｄの出力信号ｓ０ａｘ、ｓ１ａｘ、ｓ２ａｘ、ｓ３ａｘのいずれもがＨレベルであるときに、出力がＨレベルとなるものである。論理ゲート６４ａ〜６４ｄの出力信号ｓ０ａｘ、ｓ１ａｘ、ｓ２ａｘ、ｓ３ａｘのいずれもがＨレベルのときには、論理ゲート７２ａの出力がＨレベルとなり、ＮＭＯＳトランジスタ７０ａがオン状態となり、信号ｓｗａ０ａｚはＬレベルとなる。
【００９４】
論理ゲート６４ｂ〜６４ｄの出力端子は、ＰＭＯＳトランジスタ６６ｅ〜６６ｇのゲートにそれぞれ接続されている。ＰＭＯＳトランジスタ６６ｅ〜６６ｇのソースは、それぞれ電源電圧Ｖｄｄに接続されている。論理ゲート６４ｂ〜６４ｄの出力がＬレベルのとき、ＰＭＯＳトランジスタ６６ｅ〜６６ｇはオン状態となる。
【００９５】
信号線ｓｗａ１ａｚは、論理ゲート６４ｂ〜６４ｄの出力にゲートがそれぞれ接続された複数のＰＭＯＳトランジスタ６６ｅ〜６６ｇのドレインに接続されている。信号ｓｗａ１ａｚは、論理ゲート６４ｂ〜６４ｄの出力ｓ１ａｘ、ｓ２ａｘ、ｓ３ａｘのいずれかがＬレベルのとき、Ｈレベルとなる。
【００９６】
信号線ｓｗａ１ａｚは、上述したように、チャネルＡ側のセレクタ２８ａのスイッチ４４ｂ内に設けられた伝送ゲート４６ｂのＮＭＯＳトランジスタ５０ｂのゲートに接続されている。
【００９７】
また、信号ｓｗａ１ａｚは、インバータ６８ｂ（図９参照）の入力端子に接続されている。インバータ６８ｂは、信号ｓｗａ１ａｚを受けて、反転させ、信号ｓｗａ１ａｘを出力する。信号ｓｗａ１ａｘは、チャネルＡ側のセレクタ２８ａのスイッチ４４ｂ内に設けられた伝送ゲート４６ｂのＰＭＯＳトランジスタ４８ｂのゲートに接続されている。
【００９８】
また、信号線ｓｗａ１ａｚは、ＮＭＯＳトランジスタ７０ｂ（図１０参照）のドレインに接続されている。ＮＭＯＳトランジスタ７０ｂのソースは、接地されている（ＧＮＤ）。ＮＭＯＳトランジスタ７０ｂのゲートには、論理ゲート７２ｂの出力端子が接続されている。論理ゲート７２ｂの入力端子には、論理ゲート６４ｂ〜６４ｄの出力信号ｓ１ａｘ、ｓ２ａｘ、ｓ３ａｘが入力されている。論理ゲート７２ｂは、論理ゲート６４ｂ〜６４ｄの出力信号ｓ１ａｘ、ｓ２ａｘ、ｓ３ａｘのいずれもがＨレベルであるときに、出力がＨレベルとなるものである。論理ゲート６４ｂ〜６４ｄの出力信号ｓ１ａｘ、ｓ２ａｘ、ｓ３ａｘのいずれもがＨレベルのときには、論理ゲート７２ｂの出力がＨレベルとなり、ＮＭＯＳトランジスタ７０ｂがオン状態となり、信号ｓｗａ１ａｚはＬレベルとなる。
【００９９】
論理ゲート６４ｃ、６４ｄの出力端子は、ＰＭＯＳトランジスタ６６ｈ、６６ｉのゲートにそれぞれ接続されている。ＰＭＯＳトランジスタ６６ｈ、６６ｉのソースは、それぞれ電源電圧Ｖｄｄに接続されている。論理ゲート６４ｃ、６４ｄの出力がＬレベルのとき、ＰＭＯＳトランジスタ６６ｈ、６６ｉはオン状態となる。
【０１００】
信号線ｓｗｂ１ａｚは、論理ゲート６４ｃ、６４ｄの出力にゲートがそれぞれ接続された複数のＰＭＯＳトランジスタ６６ｈ、６６ｉのドレインに接続されている。信号ｓｗｂ１ａｚは、論理ゲート６４ｃ、６４ｄの出力ｓ２ａｘ、ｓ３ａｘのいずれかがＬレベルのとき、Ｈレベルとなる。
【０１０１】
信号線ｓｗｂ１ａｚは、上述したように、チャネルＡ側のセレクタ２８ａのスイッチ４４ｄ内に設けられた伝送ゲート４６ｄのＮＭＯＳトランジスタ５０ｄのゲートに接続されている。
【０１０２】
また、信号ｓｗｂ１ａｚは、インバータ６８ｄ（図９参照）の入力端子に接続されている。インバータ６８ｄは、信号ｓｗｂ１ａｚを受けて、反転させ、信号ｓｗｂ１ａｘを出力する。信号ｓｗｂ１ａｘは、チャネルＡ側のセレクタ２８ａのスイッチ４４ｄ内に設けられた伝送ゲート４６ｄのＰＭＯＳトランジスタ４８ｄのゲートに接続されている。
【０１０３】
また、信号線ｓｗｂ１ａｚは、ＮＭＯＳトランジスタ７０ｃ（図１０参照）のドレインに接続されている。ＮＭＯＳトランジスタ７０ｃのソースは、接地されている（ＧＮＤ）。ＮＭＯＳトランジスタ７０ｃのゲートには、論理ゲート７２ｃの出力端子が接続されている。論理ゲート７２ｃの入力端子には、論理ゲート６４ｃ、６４ｄの出力信号ｓ２ａｘ、ｓ３ａｘが入力されている。論理ゲート７２ｃは、論理ゲート６４ｃ、６４ｄの出力信号ｓ２ａｘ、ｓ３ａｘがいずれもＨレベルであるときに、出力がＨレベルとなるものである。論理ゲート６４ｃ、６４ｄの出力信号ｓ２ａｘ、ｓ３ａｘのいずれもがＨレベルのときには、論理ゲート７２ｃの出力がＨレベルとなり、ＮＭＯＳトランジスタ７０ｃがオン状態となり、信号ｓｗｂ１ａｚはＬレベルとなる。
【０１０４】
論理ゲート６４ｄの出力端子は、ＰＭＯＳトランジスタ６６ｊのゲートに接続されている。ＰＭＯＳトランジスタ６６ｊのソースは、電源電圧Ｖｄｄに接続されている。論理ゲート６４ｄの出力がＬレベルのとき、ＰＭＯＳトランジスタ６６ｊはオン状態となる。
【０１０５】
信号線ｓｗｂ０ａｚは、論理ゲート６４ｄの出力にゲートが接続されたＰＭＯＳトランジスタ６６ｊのドレインに接続されている。信号ｓｗｂ０ａｚは、論理ゲート６４ｄの出力ｓ３ａｘがＬレベルのとき、Ｈレベルとなる。
【０１０６】
信号線ｓｗｂ０ａｚは、上述したように、チャネルＡ側のセレクタ２８ａのスイッチ４４ｃ内に設けられた伝送ゲート４６ｃのＮＭＯＳトランジスタ５０ｃのゲートに接続されている。
【０１０７】
また、信号ｓｗｂ０ａｚは、インバータ６８ｃ（図９参照）の入力端子に接続されている。インバータ６８ｃは、信号ｓｗｂ０ａｚを受けて、反転させ、信号ｓｗｂ０ａｘを出力する。信号ｓｗｂ０ａｘは、チャネルＡ側のセレクタ２８ａのスイッチ４４ｃ内に設けられた伝送ゲート４６ｃのＰＭＯＳトランジスタ４８ｃのゲートに接続されている。
【０１０８】
また、信号線ｓｗｂ０ａｚは、ＮＭＯＳトランジスタ７０ｄ（図１０参照）のドレインに接続されている。ＮＭＯＳトランジスタ７０ｄのソースは、接地されている（ＧＮＤ）。ＮＭＯＳトランジスタ７０ｄのゲートには、論理ゲート６４ｄの出力信号ｓ３ａｘが入力されている。論理ゲート６４ｄの出力信号ｓ３ａｘがＨレベルのときには、ＮＭＯＳトランジスタ７０ｄがオン状態となり、信号ｓｗｂ０ａｚはＬレベルとなる。
【０１０９】
図８に示すように、設定コードを示す信号Ｑ０〜Ｑ２は、伝送ゲート７４ａ〜７４ｃの入力端子にそれぞれ接続されている。伝送ゲート７４ａ〜７４ｃは、ＣＭＯＳアナログスイッチにより形成されている。かかるＣＭＯＳアナログスイッチは、ＰＭＯＳトランジスタ７６ａ〜７６ｃとＮＭＯＳトランジスタ７８ａ〜７８ｃとをそれぞれ並列接続することにより形成されている。伝送ゲート７４ａ〜７４ｃのＰＭＯＳトランジスタ７６ａ〜７６ｃのゲートには、信号線ｍｒｓｂｘが接続されている。伝送ゲート７４ａ〜７４ｃのＮＭＯＳトランジスタ７８ａ〜７８ｃのゲートには、信号線ｍｒｓｂｚが接続されている。信号ｍｒｓｂｘをＬレベルに設定し、且つ、信号ｍｒｓｂｚをＨレベルに設定すると、伝送ゲート７４ａ〜７４ｃがオン状態となる。伝送ゲート７４ａ〜７４ｃをオン状態に設定することにより、設定コードを示す信号Ｑ０〜Ｑ２を読み込むことが可能となる。
【０１１０】
伝送ゲート７４ａ〜７４ｃの出力端子は、ラッチ回路（ラッチレジスタ、レジスタ）８０ａ〜８０ｃにそれぞれ接続されている。ラッチ回路８０ａ〜８０ｃは、第１のインバータ８２ａ〜８２ｃと第２のインバータ８４ａ〜８４ｃとをそれぞれ組み合わせて形成されている。第１のインバータ８２ａ〜８２ｃは、伝送ゲート７４ａ〜７４ｃを介して入力されるデータを受け、反転させて出力する。第２のインバータ８４ａ〜８４ｃは、第１のインバータ８２ａ〜８２ｃの出力データを受け、反転させて第１のインバータ８２ａ〜８２ｃの入力に帰還する。ラッチ回路８０ａ〜８０ｃは、伝送ゲート７４ａ〜７４ｃを介して入力される信号Ｑ０〜Ｑ２に基づく情報（設定情報）を保持する。
【０１１１】
ラッチ回路８０ａ〜８０ｃの出力は、論理ゲート８６ａ〜８６ｄの入力端子に接続されている。
【０１１２】
論理ゲート８６ａは、ラッチ回路８０ａ〜８０ｃの出力がいずれもＨレベルであるときに、出力信号ｓ０ｂｘがＬレベルとなり、それ以外のときには、出力信号ｓ０ｂｘがＨレベルとなるものである。
【０１１３】
論理ゲート８６ｂは、ラッチ回路８０ａの出力がＬレベルであり、ラッチ回路８０ｂの出力がＨレベルであり、且つ、ラッチ回路８０ｃの出力がＨレベルであるときに、出力信号ｓ１ｂｘがＬレベルとなるものである。ラッチ回路８０ａ〜８０ｃの出力が、それ以外のときには、論理ゲート８６ｂの出力信号ｓ１ｂｘは、Ｈレベルとなる。
【０１１４】
論理ゲート８６ｃは、ラッチ回路８０ａの出力がＨレベルであり、ラッチ回路８０ｂの出力がＬレベルであり、且つ、ラッチ回路８０ｃの出力がＨレベルであるときに、出力信号ｓ２ｂｘがＬレベルとなるものである。ラッチ回路８０ａ〜８０ｃの出力が、それ以外のときには、論理ゲート８６ｃの出力信号ｓ２ｂｘは、Ｈレベルとなる。
【０１１５】
論理ゲート８６ｄは、ラッチ回路８０ａの出力がＬレベルであり、ラッチ回路８０ｂの出力がＬレベルであり、且つ、ラッチ回路８０ｃの出力がＨレベルであるときに、出力信号ｓ３ｂｘがＬレベルとなるものである。ラッチ回路８０ａ〜８０ｃの出力が、それ以外のときには、論理ゲート８６ｄの出力信号ｓ３ｂｘは、Ｈレベルとなる。
【０１１６】
論理ゲート８６ａ〜８６ｄの出力端子は、ＰＭＯＳトランジスタ８８ａ〜８８ｄのゲートにそれぞれ接続されている。ＰＭＯＳトランジスタ８８ａ〜８８ｄのソースは、それぞれ電源電圧Ｖｄｄに接続されている。論理ゲート８６ａ〜８６ｄの出力がＬレベルのとき、ＰＭＯＳトランジスタ８８ａ〜８８ｄはオン状態となる。
【０１１７】
信号線ｓｗｂ０ｂｚは、論理ゲート８６ａ〜８６ｄの出力にゲートがそれぞれ接続された複数のＰＭＯＳトランジスタ８８ａ〜８８ｄのドレインに接続されている。信号ｓｗｂ０ｂｚは、論理ゲート８６ａ〜８６ｄの出力ｓ０ｂｘ、ｓ１ｂｘ、ｓ２ｂｘ、ｓ３ｂｘのいずれかがＬレベルのとき、Ｈレベルとなる。
【０１１８】
信号線ｓｗｂ０ｂｚは、上述したように、チャネルＢ側のセレクタ２８ｂのスイッチ４４ｇ内に設けられた伝送ゲート４６ｇのＮＭＯＳトランジスタ５０ｇのゲートに接続されている。
【０１１９】
また、信号ｓｗｂ０ｂｚは、インバータ９０ｃ（図９参照）の入力端子に接続されている。インバータ９０ｃは、信号ｓｗｂ０ｂｚを受けて、反転させ、信号ｓｗｂ０ｂｘを出力する。信号ｓｗｂ０ｂｘは、チャネルＢ側のセレクタ２８ｂのスイッチ４４ｇ内に設けられた伝送ゲート４６ｇのＰＭＯＳトランジスタ４８ｇのゲートに接続されている。
【０１２０】
また、信号線ｓｗｂ０ｂｚは、ＮＭＯＳトランジスタ９２ａ（図１１参照）のドレインに接続されている。ＮＭＯＳトランジスタ９２ａのソースは、接地されている（ＧＮＤ）。ＮＭＯＳトランジスタ９２ａのゲートには、論理ゲート９４ａの出力端子が接続されている。論理ゲート９４ａの入力端子には、論理ゲート８６ａ〜８６ｄの出力信号ｓ０ｂｘ、ｓ１ｂｘ、ｓ２ｂｘ、ｓ３ｂｘが入力されている。論理ゲート９４ａは、論理ゲート８６ａ〜８６ｄの出力信号ｓ０ｂｘ、ｓ１ｂｘ、ｓ２ｂｘ、ｓ３ｂｘのいずれもがＨレベルであるときに、出力がＨレベルとなるものである。論理ゲート８６ａ〜８６ｄの出力信号ｓ０ｂｘ、ｓ１ｂｘ、ｓ２ｂｘ、ｓ３ｂｘのいずれもがＨレベルのときには、論理ゲート９４ａの出力がＨレベルとなり、ＮＭＯＳトランジスタ９２ａがオン状態となり、信号ｓｗｂ０ｂｚはＬレベルとなる。
【０１２１】
論理ゲート８６ｂ〜８６ｄの出力端子は、ＰＭＯＳトランジスタ８８ｅ〜８８ｇのゲートにそれぞれ接続されている。ＰＭＯＳトランジスタ８８ｅ〜８８ｇのソースは、それぞれ電源電圧Ｖｄｄに接続されている。論理ゲート８６ｂ〜８６ｄの出力がＬレベルのとき、ＰＭＯＳトランジスタ８８ｅ〜８８ｇはオン状態となる。
【０１２２】
信号線ｓｗｂ１ｂｚは、論理ゲート８６ｂ〜８６ｄの出力にゲートがそれぞれ接続された複数のＰＭＯＳトランジスタ８８ｅ〜８８ｇのドレインに接続されている。信号ｓｗｂ１ｂｚは、論理ゲート８６ｂ〜８６ｄの出力ｓ１ｂｘ、ｓ２ｂｘ、ｓ３ｂｘのいずれかがＬレベルのとき、Ｈレベルとなる。
【０１２３】
信号線ｓｗｂ１ｂｚは、上述したように、チャネルＢ側のセレクタ２８ｂのスイッチ４４ｈ内に設けられた伝送ゲート４６ｈのＮＭＯＳトランジスタ５０ｈのゲートに接続されている。
【０１２４】
また、信号ｓｗｂ１ｂｚは、インバータ９０ｄ（図９参照）の入力端子に接続されている。インバータ９０ｄは、信号ｓｗｂ１ｂｚを受けて、反転させ、信号ｓｗｂ１ｂｘを出力する。信号ｓｗｂ１ｂｘは、チャネルＢ側のセレクタ２８ｂのスイッチ４４ｈ内に設けられた伝送ゲート４６ｈのＰＭＯＳトランジスタ４８ｈのゲートに接続されている。
【０１２５】
また、信号線ｓｗｂ１ｂｚは、ＮＭＯＳトランジスタ９２ｂ（図１１参照）のドレインに接続されている。ＮＭＯＳトランジスタ９２ｂのソースは、接地されている（ＧＮＤ）。ＮＭＯＳトランジスタ９２ｂのゲートには、論理ゲート９４ｂの出力端子が接続されている。論理ゲート９４ｂの入力端子には、論理ゲート８６ｂ〜８６ｄの出力信号ｓ１ｂｘ、ｓ２ｂｘ、ｓ３ｂｘが入力されている。論理ゲート９４ｂは、論理ゲート８６ｂ〜８６ｄの出力信号ｓ１ｂｘ、ｓ２ｂｘ、ｓ３ｂｘのいずれもがＨレベルであるときに、出力がＨレベルとなるものである。論理ゲート８６ｂ〜８６ｄの出力信号ｓ１ｂｘ、ｓ２ｂｘ、ｓ３ｂｘのいずれもがＨレベルのときには、論理ゲート９４ｂの出力がＨレベルとなり、ＮＭＯＳトランジスタ９２ｂがオン状態となり、信号ｓｗｂ１ｂｚはＬレベルとなる。
【０１２６】
論理ゲート８６ｃ、８６ｄの出力端子は、ＰＭＯＳトランジスタ８８ｈ、８８ｉのゲートにそれぞれ接続されている。ＰＭＯＳトランジスタ８８ｈ、８８ｉのソースは、それぞれ電源電圧Ｖｄｄに接続されている。論理ゲート８６ｃ、８６ｄの出力がＬレベルのとき、ＰＭＯＳトランジスタ８８ｈ、８８ｉはオン状態となる。
【０１２７】
信号線ｓｗａ１ｂｚは、論理ゲート８６ｃ、８６ｄの出力にゲートがそれぞれ接続された複数のＰＭＯＳトランジスタ８８ｈ、８８ｉのドレインに接続されている。信号ｓｗａ１ｂｚは、論理ゲート８６ｃ、８６ｄの出力ｓ２ｂｘ、ｓ３ｂｘのいずれかがＬレベルのとき、Ｈレベルとなる。
【０１２８】
信号線ｓｗａ１ｂｚは、上述したように、チャネルＢ側のセレクタ２８ｂのスイッチ４４ｆ内に設けられた伝送ゲート４６ｆのＮＭＯＳトランジスタ５０ｆのゲートに接続されている。
【０１２９】
また、信号ｓｗａ１ｂｚは、インバータ９０ｂ（図９参照）の入力端子に接続されている。インバータ９０ｂは、信号ｓｗａ１ｂｚを受けて、反転させ、信号ｓｗａ１ｂｘを出力する。信号ｓｗａ１ｂｘは、チャネルＢ側のセレクタ２８ｂのスイッチ４４ｆ内に設けられた伝送ゲート４６ｆのＰＭＯＳトランジスタ４８ｆのゲートに接続されている。
【０１３０】
また、信号線ｓｗａ１ｂｚは、ＮＭＯＳトランジスタ９２ｃ（図１１参照）のドレインに接続されている。ＮＭＯＳトランジスタ９２ｃのソースは、接地されている（ＧＮＤ）。ＮＭＯＳトランジスタ９２ｃのゲートには、論理ゲート９４ｃの出力端子が接続されている。論理ゲート９４ｃの入力端子には、論理ゲート８６ｃ、８６ｄの出力信号ｓ２ｂｘ、ｓ３ｂｘが入力されている。論理ゲート９４ｃは、論理ゲート８６ｃ、８６ｄの出力信号ｓ２ｂｘ、ｓ３ｂｘがいずれもＨレベルであるときに、出力がＨレベルとなるものである。論理ゲート８６ｃ、８６ｄの出力信号ｓ２ｂｘ、ｓ３ｂｘのいずれもがＨレベルのときには、論理ゲート９４ｃの出力がＨレベルとなり、ＮＭＯＳトランジスタ９２ｃがオン状態となり、信号ｓｗａ１ｂｚはＬレベルとなる。
【０１３１】
論理ゲート８６ｄの出力端子は、ＰＭＯＳトランジスタ８８ｊのゲートに接続されている。ＰＭＯＳトランジスタ８８ｊのソースは、電源電圧Ｖｄｄに接続されている。論理ゲート８６ｄの出力がＬレベルのとき、ＰＭＯＳトランジスタ８８ｊはオン状態となる。
【０１３２】
信号線ｓｗａ０ｂｚは、論理ゲート８６ｄの出力にゲートが接続されたＰＭＯＳトランジスタ８８ｊのドレインに接続されている。信号ｓｗａ０ｂｚは、論理ゲート８６ｄの出力ｓ３ｂｘがＬレベルのとき、Ｈレベルとなる。
【０１３３】
信号線ｓｗａ０ｂｚは、上述したように、チャネルＢ側のセレクタ２８ｂのスイッチ４４ｅ内に設けられた伝送ゲート４６ｅのＮＭＯＳトランジスタ５０ｅのゲートに接続されている。
【０１３４】
また、信号ｓｗａ０ｂｚは、インバータ９０ａ（図９参照）の入力端子に接続されている。インバータ９０ａは、信号ｓｗａ０ｂｚを受けて、反転させ、信号ｓｗａ０ｂｘを出力する。信号ｓｗａ０ｂｘは、チャネルＢ側のセレクタ２８ｂのスイッチ４４ｅ内に設けられた伝送ゲート４６ｅのＰＭＯＳトランジスタ４８ｅのゲートに接続されている。
【０１３５】
また、信号線ｓｗａ０ｂｚは、ＮＭＯＳトランジスタ９２ｄ（図１１参照）のドレインに接続されている。ＮＭＯＳトランジスタ９２ｄのソースは、接地されている（ＧＮＤ）。ＮＭＯＳトランジスタ９２ｄのゲートには、論理ゲート８６ｄの出力信号ｓ３ｂｘが入力されている。論理ゲート８６ｄの出力信号ｓ３ｂｘがＨレベルのときには、ＮＭＯＳトランジスタ９２ｄがオン状態となり、信号ｓｗａ０ｂｚはＬレベルとなる。
【０１３６】
図１２は、第１実施形態による半導体記憶装置の設定テーブルを示す図である。
【０１３７】
設定Ａ−１は、メモリブロックＡ０のみをチャネルＡ側で用いる設定である。この場合には、信号Ｐ０をＬレベル、信号Ｐ１をＬレベル、信号Ｐ２をＬレベルに設定する（図７参照）。信号Ｐ０をＬレベル、信号Ｐ１をＬレベル、信号Ｐ２をＬレベルに設定し、伝送ゲート５２ａ〜５２ｃをオン状態にすると、論理ゲート６４ａの出力ｓ０ａｘがＬレベルとなり、論理ゲート６４ｂ〜６４ｄの出力ｓ１ａｘ，ｓ２ａｘ，ｓ３ａｘがＨレベルとなる。そうすると、信号ｓｗａ０ａｚがＨレベルとなり、信号ｓｗａ１ａｚ，ｓｗｂ１ａｚ，ｓｗｂ０ａｚがＬレベルとなる。また、信号ｓｗａ０ａｘがＬレベルとなり、信号ｓｗａ１ａｘ，ｓｗｂ１ａｘ，ｓｗｂ０ａｘがＨレベルとなる。これにより、スイッチ４４ａの伝送ゲート４６ａがオン状態となり、スイッチ４４ｂ〜４４ｄの伝送ゲート４６ｂ〜４６ｄがオフ状態となる。これにより、メモリブロックＡ０がチャネルＡ側において用いられる状態となり、メモリブロックＡ１、Ｂ０、Ｂ１がチャネルＡ側において用いられない状態となる。
【０１３８】
設定Ａ−IIは、メモリブロックＡ０、Ａ１をチャネルＡ側で用いる設定である。この場合には、信号Ｐ０をＨレベル、信号Ｐ１をＬレベル、信号Ｐ２をＬレベルに設定する。信号Ｐ０をＨレベル、信号Ｐ１をＬレベル、信号Ｐ２をＬレベルに設定し、伝送ゲート５２ａ〜５２ｃをオン状態にすると、論理ゲート６４ｂの出力ｓ１ａｘがＬレベルとなり、論理ゲート６４ａ、６４ｃ、６４ｄの出力ｓ０ａｘ、ｓ２ａｘ，ｓ３ａｘがＨレベルとなる。そうすると、信号ｓｗａ０ａｚ、ｓｗａ１ａｚがＨレベルとなり、信号ｓｗｂ１ａｚ，ｓｗｂ０ａｚがＬレベルとなる。また、信号ｓｗａ０ａｘ、ｓｗａ１ａｘがＬレベルとなり、信号ｓｗｂ１ａｘ，ｓｗｂ０ａｘがＨレベルとなる。これにより、スイッチ４４ａ、４４ｂの伝送ゲート４６ａ、４６ｂがオン状態となり、スイッチ４４ｃ、４４ｄの伝送ゲート４６ｃ、４６ｄがオフ状態となる。これにより、メモリブロックＡ０、Ａ１がチャネルＡ側において用いられる状態となり、メモリブロックＢ０、Ｂ１がチャネルＡ側において用いられない状態となる。
【０１３９】
設定Ａ−IIIは、メモリブロックＡ０、Ａ１、Ｂ１をチャネルＡ側で用いる設定である。この場合には、信号Ｐ０をＬレベル、信号Ｐ１をＨレベル、信号Ｐ２をＬレベルに設定する。信号Ｐ０をＬレベル、信号Ｐ１をＨレベル、信号Ｐ２をＬレベルに設定し、伝送ゲート５２ａ〜５２ｃをオン状態にすると、論理ゲート６４ｃの出力ｓ２ａｘがＬレベルとなり、論理ゲート６４ａ、６４ｂ、６４ｄの出力ｓ０ａｘ、ｓ１ａｘ，ｓ３ａｘが、それぞれＨレベルとなる。そうすると、信号ｓｗａ０ａｚ、ｓｗａ１ａｚ、ｓｗｂ１ａｚがＨレベルとなり、信号ｓｗｂ０ａｚがＬレベルとなる。また、信号ｓｗａ０ａｘ、ｓｗａ１ａｘ、ｓｗｂ１ａｘがＬレベルとなり、信号ｓｗｂ０ａｘがＨレベルとなる。これにより、スイッチ４４ａ、４４ｂ、４４ｄの伝送ゲート４６ａ、４６ｂ、４６ｄｃがオン状態となり、スイッチ４４ｃの伝送ゲート４６ｃがオフ状態となる。これにより、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＡ側において用いられる状態となり、メモリブロックＢ０がチャネルＡ側において用いられない状態となる。
【０１４０】
設定Ａ−IVは、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１をチャネルＡ側で用いる設定である。この場合には、信号Ｐ０をＨレベル、信号Ｐ１をＨレベル、信号Ｐ２をＬレベルに設定する。信号Ｐ０をＨレベル、信号Ｐ１をＨレベル、信号Ｐ２をＬレベルに設定し、伝送ゲート５２ａ〜５２ｃをオン状態にすると、論理ゲート６４ｄの出力ｓ３ａｘがＬレベルとなり、論理ゲート６４ａ、６４ｂ、６４ｃの出力ｓ０ａｘ、ｓ１ａｘ，ｓ２ａｘが、それぞれＨレベルとなる。そうすると、信号ｓｗａ０ａｚ、ｓｗａ１ａｚ、ｓｗｂ１ａｚ、ｓｗｂ０ａｚがＨレベルとなり、信号ｓｗａ０ａｘ、ｓｗａ１ａｘ、ｓｗｂ１ａｘ、ｓｗｂ０ａｘがＬレベルとなる。これにより、スイッチ４４ａ〜４４ｄの伝送ゲート４６ａ〜４６ｄがオン状態となる。これにより、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１がチャネルＡ側において用いられる状態となる。
【０１４１】
このように、設定コードを示す信号Ｐ０〜Ｐ２に対応する情報がラッチ回路５８ａ〜５８ｃに保持され、ラッチ回路５８ａ〜５８ｃに保持された設定情報に基づいて、セレクタ２８ａの接続が設定されるようになっている。
【０１４２】
設定Ｂ−Ｉは、メモリブロックＢ０のみをチャネルＢ側で用いる設定である。この場合には、信号Ｑ０をＬレベル、信号Ｑ１をＬレベル、信号Ｑ２をＬレベルに設定する（図８参照）。信号Ｑ０をＬレベル、信号Ｑ１をＬレベル、信号Ｑ２をＬレベルに設定し、伝送ゲート７４ａ〜７４ｃをオン状態にすると、論理ゲート８６ａの出力ｓ０ｂｘがＬレベルとなり、論理ゲート８６ｂ〜８６ｄの出力ｓ１ｂｘ，ｓ２ｂｘ，ｓ３ｂｘがＨレベルとなる。そうすると、信号ｓｗｂ０ｂｚがＨレベルとなり、信号ｓｗｂ１ｂｚ，ｓｗａ１ｂｚ，ｓｗａ０ｂｚがＬレベルとなる。また、信号ｓｗｂ０ｂｘがＬレベルとなり、信号ｓｗｂ１ｂｘ，ｓｗａ１ｂｘ，ｓｗａ０ｂｘがＨレベルとなる。これにより、スイッチ４４ｇの伝送ゲート４６ｇがオン状態となり、スイッチ４４ｅ、４４ｆ、４４ｈの伝送ゲート４６ｅ、４６ｆ、４６ｈがオフ状態となる。これにより、メモリブロックＢ０がチャネルＢ側において用いられる状態となり、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＢ側において用いられない状態となる。
【０１４３】
設定Ｂ−IIは、メモリブロックＢ０及びメモリブロックＢ１をチャネルＢ側で用いる設定である。この場合には、信号Ｑ０をＨレベル、信号Ｑ１をＬレベル、信号Ｑ２をＬレベルに設定する。信号Ｑ０をＨレベル、信号Ｑ１をＬレベル、信号Ｑ２をＬレベルに設定し、伝送ゲート７４ａ〜７４ｃをオン状態にすると、論理ゲート８６ｂの出力ｓ１ｂｘがＬレベルとなり、論理ゲート８６ａ、８６ｃ、８６ｄの出力ｓ０ｂｘ，ｓ２ｂｘ，ｓ３ｂｘがＨレベルとなる。そうすると、信号ｓｗｂ０ｂｚ、ｓｗｂ１ｂｚがＨレベルとなり、信号ｓｗａ１ｂｚ，ｓｗａ０ｂｚがＬレベルとなる。また、信号ｓｗｂ０ｂｘ、ｓｗｂ１ｂｘがＬレベルとなり、信号ｓｗａ１ｂｘ，ｓｗａ０ｂｘがＨレベルとなる。これにより、スイッチ４４ｇ、４４ｈの伝送ゲート４６ｇ、４６ｈがオン状態となり、スイッチ４４ｅ、４４ｆの伝送ゲート４６ｅ、４６ｆがオフ状態となる。これにより、メモリブロックＢ０、Ｂ１がチャネルＢ側において用いられる状態となり、メモリブロックＡ０、Ａ１がチャネルＢ側において用いられない状態となる。
【０１４４】
設定Ｂ−IIIは、メモリブロックＢ０、メモリブロックＢ１及びメモリブロックＡ１をチャネルＢ側で用いる設定である。この場合には、信号Ｑ０をＬレベル、信号Ｑ１をＨレベル、信号Ｑ２をＬレベルに設定する。信号Ｑ０をＬレベル、信号Ｑ１をＨレベル、信号Ｑ２をＬレベルに設定し、伝送ゲート７４ａ〜７４ｃをオン状態にすると、論理ゲート８６ｃの出力ｓ２ｂｘがＬレベルとなり、論理ゲート８６ａ、８６ｂ、８６ｄの出力ｓ０ｂｘ，ｓ１ｂｘ，ｓ３ｂｘがＨレベルとなる。そうすると、信号ｓｗｂ０ｂｚ、ｓｗｂ１ｂｚ、ｓｗａ１ｂｚがＨレベルとなり、信号ｓｗａ０ｂｚがＬレベルとなる。また、信号ｓｗｂ０ｂｘ、ｓｗｂ１ｂｘ、ｓｗａ１ｂｘがＬレベルとなり、信号ｓｗａ０ｂｘがＨレベルとなる。これにより、スイッチ４４ｇ、４４ｈ、４４ｆの伝送ゲート４６ｇ、４６ｈ、４６ｆがオン状態となり、スイッチ４４ｅの伝送ゲート４６ｅがオフ状態となる。これにより、メモリブロックＢ０、Ｂ１、Ａ１がチャネルＢ側において用いられる状態となり、メモリブロックＡ０がチャネルＢ側において用いられない状態となる。
【０１４５】
設定Ｂ−IVは、メモリブロックＢ０、メモリブロックＢ１、メモリブロックＡ０及びメモリブロックＡ１をチャネルＢ側で用いる設定である。この場合には、信号Ｑ０をＨレベル、信号Ｑ１をＨレベル、信号Ｑ２をＬレベルに設定する。信号Ｑ０をＨレベル、信号Ｑ１をＨレベル、信号Ｑ２をＬレベルに設定し、伝送ゲート７４ａ〜７４ｃをオン状態にすると、論理ゲート８６ｄの出力ｓ３ｂｘがＬレベルとなり、論理ゲート８６ａ、８６ｂ、８６ｃの出力ｓ０ｂｘ，ｓ１ｂｘ，ｓ２ｂｘがＨレベルとなる。そうすると、信号ｓｗｂ０ｂｚ、ｓｗｂ１ｂｚ、ｓｗａ１ｂｚ、ｓｗａ０ｂｚがＨレベルとなる。また、信号ｓｗｂ０ｂｘ、ｓｗｂ１ｂｘ、ｓｗａ１ｂｘ、ｓｗａ０ｂｘがＬレベルとなる。これにより、スイッチ４４ｇ、４４ｈ、４４ｅ、４４ｆの伝送ゲート４６ｇ、４６ｈ、４６ｅ、４６ｆがオン状態となる。これにより、メモリブロックＢ０、Ｂ１、Ａ０、Ａ１がチャネルＢ側において用いられる状態となる。
【０１４６】
このように、設定コードを示す信号Ｑ０〜Ｑ２に対応する情報がラッチ回路８０ａ〜８０ｃに保持され、ラッチ回路８０ａ〜８０ｃに保持された設定情報に基づいて、セレクタ２８ｂの接続が設定されるようになっている。
【０１４７】
図１３は、本実施形態による半導体記憶装置の電源制御回路を示す図である。
【０１４８】
論理ゲート９６ａには、信号ｓｗａ０ａｚと信号ｓｗａ０ｂｚとが入力される。論理ゲート９６ａは、入力信号ｓｗａ０ａｚと入力信号ｓｗａ０ｂｚのいずれもがＬレベルのときに、出力信号ｐｄａ０ｚがＨレベルとなるものである。信号ｓｗａ０ａｚは、メモリブロックＡ０がチャネルＡで用いられないときにＬレベルとなる。信号ｓｗａ０ｂｚは、メモリブロックＡ０がチャネルＢで用いられないときにＬレベルとなる。従って、メモリブロックＡ０がチャネルＡとチャネルＢのいずれにおいても用いられない場合に、論理ゲート９６ａの出力ｐｄａ０ｚはＨレベルとなる。
【０１４９】
論理ゲート９６ｂには、信号ｓｗａ１ａｚと信号ｓｗａ１ｂｚとが入力される。論理ゲート９６ｂは、入力信号ｓｗａ１ａｚと入力信号ｓｗａ１ｂｚのいずれもがＬレベルのときに、出力信号ｐｄａ１ｚがＨレベルとなるものである。信号ｓｗａ１ａｚは、メモリブロックＡ１がチャネルＡで用いられないときにＬレベルとなる。信号ｓｗａ１ｂｚは、メモリブロックＡ１がチャネルＢで用いられないときにＬレベルとなる。従って、メモリブロックＡ１がチャネルＡとチャネルＢのいずれにおいても用いられない場合に、論理ゲート９６ｂの出力ｐｄａ１ｚはＨレベルとなる。
【０１５０】
論理ゲート９６ｃには、信号ｓｗｂ０ａｚと信号ｓｗｂ０ｂｚとが入力される。論理ゲート９６ｃは、入力信号ｓｗｂ０ａｚと入力信号ｓｗｂ０ｂｚのいずれもがＬレベルのときに、出力信号ｐｄｂ０ｚがＨレベルとなるものである。信号ｓｗｂ０ａｚは、メモリブロックＢ０がチャネルＡで用いられないときにＬレベルとなる。信号ｓｗｂ０ｂｚは、メモリブロックＢ０がチャネルＢで用いられないときにＬレベルとなる。従って、メモリブロックＢ０がチャネルＡとチャネルＢのいずれにおいても用いられない場合に、論理ゲート９６ｃの出力ｐｄｂ０ｚはＨレベルとなる。
【０１５１】
論理ゲート９６ｄには、信号ｓｗｂ１ａｚと信号ｓｗｂ１ｂｚとが入力される。論理ゲート９６ｄは、入力信号ｓｗｂ１ａｚと入力信号ｓｗｂ１ｂｚのいずれもがＬレベルのときに、出力信号ｐｄｂ１ｚがＨレベルとなるものである。信号ｓｗｂ１ａｚは、メモリブロックＢ１がチャネルＡで用いられないときにＬレベルとなる。信号ｓｗｂ１ｂｚは、メモリブロックＢ１がチャネルＢで用いられないときにＬレベルとなる。従って、メモリブロックＢ１がチャネルＡとチャネルＢのいずれにおいても用いられない場合に、論理ゲート９６ｄの出力ｐｄｂ１ｚはＨレベルとなる。
【０１５２】
電源制御回路４２の論理ゲート９４ａ〜９４ｄの出力信号ｐｄａ０ｚ、ｐｄａ１ｚ、ｐｄｂ０ｚ、ｐｄｂ１ｚは、電源回路４０ａ〜４０ｄにそれぞれ入力される。
【０１５３】
電源回路４０ａは、入力信号ｐｄａ０ｚがＬレベルのときには、メモリブロックＡ０に電源を供給する。一方、電源回路４０ａは、入力信号ｐｄａ０ｚがＨレベルのときには、メモリブロックＡ０に電源を供給しない。従って、メモリブロックＡ０がチャネルＡとチャネルＢのいずれにおいても用いられない場合には、メモリブロックＡ０に電源が供給されなくなる。
【０１５４】
電源回路４０ｂは、入力信号ｐｄａ１ｚがＬレベルのときには、メモリブロックＡ１に電源を供給する。一方、電源回路４０ａは、入力信号ｐｄａ１ｚがＨレベルのときには、メモリブロックＡ１に電源を供給しない。従って、メモリブロックＡ１がチャネルＡとチャネルＢのいずれにおいても用いられない場合には、メモリブロックＡ１に電源が供給されなくなる。
【０１５５】
電源回路４０ｃは、入力信号ｐｄｂ０ｚがＬレベルのときには、メモリブロックＢ０に電源を供給する。一方、電源回路４０ｃは、入力信号ｐｄｂ０ｚがＨレベルのときには、メモリブロックＢ０に電源を供給しない。従って、メモリブロックＢ０がチャネルＡとチャネルＢのいずれにおいても用いられない場合には、メモリブロックＢ０に電源が供給されなくなる。
【０１５６】
電源回路４０ｄは、入力信号ｐｄｂ１ｚがＬレベルのときには、メモリブロックＢ１に電源を供給する。一方、電源回路４０ｄは、入力信号ｐｄｂ１ｚがＨレベルのときには、メモリブロックＢ１に電源を供給しない。従って、メモリブロックＢ１がチャネルＡとチャネルＢのいずれにおいても用いられない場合には、メモリブロックＢ１に電源が供給されなくなる。
【０１５７】
メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１がチャネルＡとチャネルＢのいずれにおいても用いられない場合には、当該メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１に電源が供給されないため、省電力化を図ることができる。
【０１５８】
次に、本実施形態による電子装置の動作について図１４を用いて説明する。図１４は、本実施形態による電子装置の動作を示すフローチャートである。
【０１５９】
まず、本実施形態による電子装置に電源を供給する（ステップＳ１）。
【０１６０】
次に、電子装置への電源の供給を開始すると、ＳＯＣ１２の起動が開始されるとともに、半導体記憶装置１０の初期化が開始される（ステップＳ２）。半導体記憶装置１０は、内部回路（図示せず）を初期化する。
【０１６１】
次に、ＧＰＵ１６が、ＧＰＵ１６用に使用したいメモリ容量を示す情報を、バスライン２０を経由して、ＣＰＵ１４に通知する（Ｓ３）。ＣＰＵ１４は、ＧＰＵ１６から通知された、ＧＰＵ１６用に使用したいメモリ容量を示す情報を、メモリリソースコントローラ１５に記憶する。ＣＰＵ１４は、半導体記憶装置１０のメモリ容量からＧＰＵ１６用のメモリ容量を差し引いた分のメモリ容量を用いることが可能である。半導体記憶装置１０の各々のメモリブロックＡ０〜Ｂ１のメモリ容量が例えば３２Ｍビットである場合、半導体記憶装置１０のメモリブロックＡ０〜Ｂ１の総容量は例えば１２８Ｍビットである。ＧＰＵ１６用に使用するメモリ容量が例えば３２Ｍビットである場合には、ＣＰＵ１４用が使用するメモリ容量は例えば９６Ｍビットとすることが可能である。ＣＰＵ１４が半導体記憶装置１０の例えばチャネルＡ側にアクセスする場合、図１２に示すＡ−IIIの設定にすれば、ＣＰＵ１４は、例えば９６Ｍビットのメモリ容量を使用することが可能である。ＧＰＵ１６が半導体記憶装置１０の例えばチャネルＢ側にアクセスする場合、図１２に示すＢ−Ｉの設定にすれば、ＧＰＵ１６は、例えば３２Ｍビットのメモリ容量を使用することが可能である。
【０１６２】
次に、ＣＰＵ１４は、設定部３８ａ、３８ｂの設定を行う命令である設定コマンド（モードレジスタコマンド）を、メモリコントローラ１８ａ、１８ｂを介して、入出力ポート２２ａ、２２ｂに送信する（ステップＳ４）。この際、ＣＰＵ１４は、設定コマンドとともに、設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２の情報を、メモリコントローラ１８ａ、１８ｂを介して、入出力ポート２２ａ、２２ｂに送信する。チャネルＡの設定を例えばＡ−III（図１２参照）とする場合には、例えば、設定コードを示す信号は、Ｐ０＝０（Ｌレベル）、Ｐ１＝１（Ｈレベル）、Ｐ２＝０（Ｌレベル）とする。チャネルＢの設定を例えばＢ−Ｉ（図１２参照）とする場合には、例えば、設定コードを示す信号は、Ｐ０＝０（Ｌレベル）、Ｐ１＝０（Ｌレベル）、Ｐ２＝０（Ｌレベル）とする。
【０１６３】
かかる設定コマンドは、伝送ゲート５２ａ〜５２ｃのＰＭＯＳトランジスタ５４ａ〜５４ｃのゲートに接続された信号線ｍｒｓａｘをＬレベルとするものである。また、かかる設定コマンドは、伝送ゲート５２ａ〜５２ｃのＮＭＯＳトランジスタ５６ａ〜５６ｃのゲートに接続された信号線ｍｒｓａｚをＨレベルとするものである。このため、伝送ゲート５２ａ〜５２ｃがオン状態となる。伝送ゲート５２ａ〜５２ｃをオン状態となるため、設定コードを示す信号Ｐ０〜Ｐ２が読み込まれる。
【０１６４】
また、かかる設定コマンドは、伝送ゲート７４ａ〜７４ｃのＰＭＯＳトランジスタ７６ａ〜７６ｃのゲートに接続された信号線ｍｒｓｂｘをＬレベルとするものである。また、かかる設定コマンドは、伝送ゲート７４ａ〜７４ｃのＮＭＯＳトランジスタ７８ａ〜７８ｃのゲートに接続された信号線ｍｒｓｂｚをＨレベルとするものである。このため、伝送ゲート７４ａ〜７４ｃがオン状態となる。伝送ゲート７４ａ〜７４ｃをオン状態となるため、設定コードを示す信号Ｑ０〜Ｑ２が読み込まれる。
【０１６５】
伝送ゲート５２ａ〜５２ｃ、７４ａ〜７４ｃを介して読み込まれる信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２は、ラッチ回路５８ａ〜５８ｃ、８０ａ〜８０ｃによりそれぞれ保持され、設定部３８ａ、３８ｂによるデコードが行われる（ステップＳ５）。
【０１６６】
設定部３８ａ、３８ｂによりデコードが行われると、設定部３８ａ、３８ｂによりセレクタ２８ａ、２８ｂが設定される（ステップＳ６）。
【０１６７】
具体的には、設定部３８ａによるデコードの結果を示す信号ｓｗａ０ａｘ，ｓｗａ０ａｚ、ｓｗａ１ａｘ，ｓｗａ１ａｚ、ｓｗｂ０ａｘ，ｓｗｂ０ａｚ、ｓｗｂ１ａｘ，ｓｗｂ１ａｚが、設定部３８ａからセレクタ２８ａに入力される。チャネルＡの設定をＡ−IIIとする場合には、信号ｓｗａ０ａｚ、ｓｗａ１ａｚ、ｓｗｂ１ａｚがＨレベルとなり、信号ｓｗｂ０ａｚがＬレベルとなる。また、信号ｓｗａ０ａｘ、ｓｗａ１ａｘ、ｓｗｂ１ａｘがＬレベルとなり、信号ｓｗｂ０ａｘがＨレベルとなる。これにより、スイッチ４４ａ、４４ｂ、４４ｄの伝送ゲート４６ａ、４６ｂ、４６ｄがオン状態となり、スイッチ４４ｃの伝送ゲート４６ｃがオフ状態となる。これにより、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＡ側において用いられる状態となり、メモリブロックＢ０がチャネルＡ側において用いられない状態となる。
【０１６８】
また、設定部３８ｂによるデコードの結果を示す信号ｓｗａ０ｂｘ，ｓｗａ０ｂｚ、ｓｗａ１ｂｘ，ｓｗａ１ｂｚ、ｓｗｂ０ｂｘ，ｓｗｂ０ｂｚ、ｓｗｂ１ｂｘ，ｓｗｂ１ｂｚが、設定部３８ｂからセレクタ２８ｂに入力される。チャネルＢの設定をＢ−Ｉとする場合には信号ｓｗｂ０ｂｚがＨレベルとなり、信号ｓｗｂ１ｂｚ，ｓｗａ１ｂｚ，ｓｗａ０ｂｚがＬレベルとなる。また、信号ｓｗｂ０ｂｘがＬレベルとなり、信号ｓｗｂ１ｂｘ，ｓｗａ１ｂｘ，ｓｗａ０ｂｘがＨレベルとなる。これにより、スイッチ４４ｇの伝送ゲート４６ｇがオン状態となり、スイッチ４４ｅ、４４ｆ、４４ｈの伝送ゲート４６ｅ、４６ｆ、４６ｈがオフ状態となる。これにより、メモリブロックＢ０がチャネルＢ側において用いられる状態となり、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＢ側において用いられない状態となる。
【０１６９】
こうして、ＣＰＵ１４が９６Ｍビットのメモリ容量を用いることが可能となり、ＧＰＵ１６が３２Ｍビットのメモリ容量を用いることが可能となる。
【０１７０】
このように、本実施形態によれば、複数のメモリブロックＡ０、Ａ１、Ｂ０、Ｂ１に対応して設けられた複数のバスライン２６のそれぞれを、複数の入出力ポート２２ａ、２２ｂのいずれかに選択的に接続するセレクタ２８ａ、２８ｂが設けられている。このため、本実施形態によれば、複数のメモリブロックＡ０、Ａ１、Ｂ０、Ｂ１をそれぞれ所望のチャネルＡ、Ｂに接続することができ、半導体記憶装置１０の記憶容量を有効利用することができ、ひいては、低コスト化に寄与することができる。
【０１７１】
また、本実施形態によれば、いずれのチャネルＡ、Ｂにも用いないメモリブロックＡ０、Ａ１、Ｂ０、Ｂ１に電源を供給しないため、省電力化に寄与することができる。
【０１７２】
［第２実施形態］
第２実施形態による半導体記憶装置及びその半導体記憶装置を用いた電子装置を図１５及び図１６を用いて説明する。図１５は、本実施形態による電子装置を示すブロック図である。図１６は、本実施形態による電子装置の動作を示すフローチャートである。図１乃至図１４に示す第１実施形態による半導体記憶装置及び電子装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１７３】
本実施形態による電子装置は、ＣＰＵ１４用に使用するメモリ容量の情報とＧＰＵ１６用に使用するメモリ容量の情報とを、ＣＰＵ１４やＧＰＵ１６と別個のメモリ１７に記憶しておくものである。
【０１７４】
図１５に示すように、ＣＰＵ１４やＧＰＵ１６と別個にメモリ１７が設けられている。メモリ１７は、バスライン２０を介してＣＰＵ１４等に接続されている。メモリ１７としては、例えば、不揮発性の半導体記憶装置が用いられる。
【０１７５】
メモリ１７には、ＣＰＵ１４用に使用するメモリ容量の情報とＧＰＵ１６用に使用するメモリ容量の情報とが記憶される。
【０１７６】
こうして、本実施形態による電子装置が形成されている。
【０１７７】
次に、本実施形態による電子装置の動作について図１６を用いて説明する。
【０１７８】
まず、本実施形態による電子装置に電源を供給する（ステップＳ１１）。
【０１７９】
次に、電子装置への電源の供給を開始すると、ＳＯＣ１２の起動が開始されるとともに、半導体記憶装置１０の初期化が開始される（ステップＳ１２）。半導体記憶装置１０は、内部回路（図示せず）を初期化する。
【０１８０】
次に、ＣＰＵ１４は、ＣＰＵ１４用に用いるメモリ容量についての情報とＧＰＵ１６用に用いるメモリ容量についての情報とをメモリ１７から読み取る（ステップＳ１３）。ＣＰＵ１４用に用いるメモリ容量についての情報とＧＰＵ１６用に用いるメモリ容量についての情報は、メモリ１７に予め記憶されている。ＣＰＵ１４用に用いるメモリ容量が例えば９６Ｍビットであり、ＧＰＵ１６用に用いるメモリ容量が３２Ｍビットである場合、チャネルＡについては例えば図１２に示すＡ−IIIの設定にすればよく、チャネルＢについては例えば図１２に示すＢ−Ｉの設定にすればよい。
【０１８１】
次に、ＣＰＵ１４が、設定部３８ａ、３８ｂを設定するための設定コマンドとともに、設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２を、メモリコントローラ１８ａ、１８ｂを介して、入出力ポート２２ａ、２２ｂに送信する（ステップＳ１４）。チャネルＡの設定を例えばＡ−III（図１２参照）とする場合には、例えば、設定コードを示す信号を、Ｐ０＝０（Ｌレベル）、Ｐ１＝１（Ｈレベル）、Ｐ２＝０（Ｌレベル）とする。チャネルＢの設定を例えばＢ−Ｉ（図１２参照）とする場合には、例えば、設定コードを示す信号を、Ｐ０＝０（Ｌレベル）、Ｐ１＝０（Ｌレベル）、Ｐ２＝０（Ｌレベル）とする。
【０１８２】
次に、入出力ポート２２ａ、２２ｂは、伝送ゲート５２ａ〜５２ｃ、７４ａ〜７４ｃをオン状態に設定することにより、設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２を読み込む。これにより、設定部３８ａ、３８ｂ内に設定コードがラッチされ、設定部３８ａ、３８ｂによりデコードが行われる（ステップＳ１５）。
【０１８３】
設定部３８ａ、３８ｂによりデコードが行われると、設定部３８ａ、３８ｂによりセレクタ２８ａ、２８ｂが設定される（ステップＳ１６）。
【０１８４】
具体的には、設定部３８ａによるデコードの結果を示す信号ｓｗａ０ａｘ，ｓｗａ０ａｚ、ｓｗａ１ａｘ，ｓｗａ１ａｚ、ｓｗｂ０ａｘ，ｓｗｂ０ａｚ、ｓｗｂ１ａｘ，ｓｗｂ１ａｚが、設定部３８ａからセレクタ２８ａに入力される。チャネルＡの設定をＡ−IIIとする場合には、信号ｓｗａ０ａｚ、ｓｗａ１ａｚ、ｓｗｂ１ａｚがＨレベルとなり、信号ｓｗｂ０ａｚがＬレベルとなる。また、信号ｓｗａ０ａｘ、ｓｗａ１ａｘ、ｓｗｂ１ａｘがＬレベルとなり、信号ｓｗｂ０ａｘがＨレベルとなる。これにより、スイッチ４４ａ、４４ｂ、４４ｄの伝送ゲート４６ａ、４６ｂ、４６ｄがオン状態となり、スイッチ４４ｃの伝送ゲート４６ｃがオフ状態となる。これにより、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＡ側において用いられる状態となり、メモリブロックＢ０がチャネルＡ側において用いられない状態となる。
【０１８５】
また、設定部３８ｂによるデコードの結果を示す信号ｓｗａ０ｂｘ，ｓｗａ０ｂｚ、ｓｗａ１ｂｘ，ｓｗａ１ｂｚ、ｓｗｂ０ｂｘ，ｓｗｂ０ｂｚ、ｓｗｂ１ｂｘ，ｓｗｂ１ｂｚが、設定部３８ｂからセレクタ２８ｂに入力される。チャネルＢの設定をＢ−Ｉとする場合には信号ｓｗｂ０ｂｚがＨレベルとなり、信号ｓｗｂ１ｂｚ，ｓｗａ１ｂｚ，ｓｗａ０ｂｚがＬレベルとなる。また、信号ｓｗｂ０ｂｘがＬレベルとなり、信号ｓｗｂ１ｂｘ，ｓｗａ１ｂｘ，ｓｗａ０ｂｘがＨレベルとなる。これにより、スイッチ４４ｇの伝送ゲート４６ｇがオン状態となり、スイッチ４４ｅ、４４ｆ、４４ｈの伝送ゲート４６ｅ、４６ｆ、４６ｈがオフ状態となる。これにより、メモリブロックＢ０がチャネルＢ側において用いられる状態となり、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＢ側において用いられない状態となる。
【０１８６】
こうして、ＣＰＵ１４が例えば９６Ｍビットのメモリ容量を用いることが可能となり、ＧＰＵ１６が例えば３２Ｍビットのメモリ容量を用いることが可能となる。
【０１８７】
このように、ＣＰＵ１４用に使用するメモリ容量の情報とＧＰＵ１６用に使用するメモリ容量の情報とを、ＣＰＵ１４やＧＰＵ１６と別個のメモリ１７に記憶しておいてもよい。
【０１８８】
［第３実施形態］
第３実施形態による半導体記憶装置及びその半導体記憶装置を用いた電子装置について図１７を用いて説明する。図１７は、本実施形態による電子装置を示す平面図である。図１８は、本実施形態による電子装置の動作を示すフローチャートである。図１乃至図１６に示す第１又は第２実施形態による半導体記憶装置及び電子装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１８９】
本変形例による電子装置は、設定コードを示す信号Ｐ０〜Ｐ２，Ｑ０〜Ｑ２を、ボンディングオプション１０４により設定するものである。
【０１９０】
図１７に示すように、半導体記憶装置１０には、ボンディングオプションによる設定を行うパッド（ボンディングオプションパッド、電極パッド、ボンディングパッド）９８ａ〜９８ｆが形成されている。パッド９８ａ〜９８ｃは、設定コードを示す信号Ｐ０〜Ｐ３をそれぞれＬレベル又はＨレベルに設定するためのものであり、伝送ゲート５２ａ〜５２ｃの入力端子にそれぞれ接続されている（図７参照）。パッド９８ｄ〜９８ｆは、設定コードを示す信号Ｑ０〜Ｑ２をそれぞれＬレベル又はＨレベルに設定するためのものであり、伝送ゲート７４ａ〜７４ｃの入力端子にそれぞれ接続されている。
【０１９１】
また、半導体記憶装置１０には、半導体記憶装置１０が搭載される回路基板（図示せず）側の信号線（配線、電極パッド）１００と接続するためのパッド９８が形成されている。
【０１９２】
半導体記憶装置１０が搭載される回路基板には、パッド９８ａ〜９８ｆを接地電位ＶＳＳ（Ｌレベル）に設定するための電極（配線、電極パッド）１００ａと、パッド９８ａ〜９８ｆを電源電位ＶＤＤ（Ｈレベル）に設定するための電極（配線、電極パッド）１００ｂとが形成されている。電極１００ａの電位は、接地電位（ＧＮＤ）に設定される。電極１００ｂの電位は、電源電位ＶＤＤに接続される。
【０１９３】
また、半導体記憶装置１０が搭載される回路基板には、パッド９８と接続するための信号線１００が形成されている。
【０１９４】
パッド９８ａ〜９８ｆは、ボンディングワイヤ（電線）１０２により、電極１００ａ、１００ｂに適宜接続される。
【０１９５】
このように、本実施形態では、ボンディングワイヤ１０２を介してパッド９８ａ〜９８ｆをＨレベル又はＬレベルに接続し得るボンディングオプション（ボンディングオプション回路）１０４が形成されている。
【０１９６】
チャネルＡの設定を例えばＡ−III（図１２参照）とする場合には、信号Ｐ０はＬレベルであり、信号Ｐ１はＨレベルであり、信号Ｐ２はＬレベルである。この場合には、信号Ｐ０を設定するためのパッド９８ａを、接地電位ＶＳＳに接続された電極１００ａに、ボンディングワイヤ１０２を用いて接続する。また、信号Ｐ１を設定するためのパッド９８ｂを、電源電位ＶＤＤに接続された電極１００ｂに、ボンディングワイヤ１０２を用いて接続する。また、信号Ｐ２を設定するためのパッド９８ｃを、接地電位ＶＳＳに接続された電極１００ａに、ボンディングワイヤ１０２を用いて接続する。
【０１９７】
チャネルＢの設定を例えばＢ−Ｉ（図１２参照）とする場合には、信号Ｑ０はＬレベルであり、信号Ｑ１はＬレベルであり、信号Ｑ２はＬレベルである。この場合には、信号Ｑ０を設定するためのパッド９８ｄを、接地電位ＶＳＳに接続された電極１００ａに、ボンディングワイヤ１０２を用いて接続する。また、信号Ｑ１を設定するためのパッド９８ｅを、接地電位ＶＳＳに接続された電極１００ａに、ボンディングワイヤ１０２を用いて接続する。また、信号Ｑ２を設定するためのパッド９８ｆを、接地電位ＶＳＳに接続された電極１００ａに、ボンディングワイヤ１０２を用いて接続する。
【０１９８】
また、半導体記憶装置１０に形成されたパッド９８は、回路基板に形成された信号線１００に、ボンディングワイヤ１０２を用いて接続されている。
【０１９９】
こうして、本実施形態による半導体記憶装置及びその半導体記憶装置を用いた電子装置が形成されている。
【０２００】
このように、設定コードを示す信号Ｐ０〜Ｐ２，Ｑ０〜Ｑ２を、ボンディングオプション１０４を用いて設定するようにしてもよい。
【０２０１】
次に、本実施形態による電子装置の動作について図１８を用いて説明する。図１８は、本実施形態による電子装置の動作を示すフローチャートである。
【０２０２】
まず、本実施形態による電子装置に電源を供給する（ステップＳ２１）。
【０２０３】
次に、電子装置への電源の供給を開始すると、ＳＯＣ１２の起動が開始されるとともに、半導体記憶装置１０の初期化が開始される（ステップＳ２２）。半導体記憶装置１０は、内部回路（図示せず）を初期化する。
【０２０４】
次に、伝送ゲート５２ａ〜５２ｃ、７４ａ〜７４ｃをオン状態に設定することにより、設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２を読み込む。設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２は、上述したように、ボンディングオプション１０４により設定されている。信号チャネルＡを例えば図１２に示すＡ−IIIの設定にした場合には、信号Ｐ０はＬレベルとなっており、信号Ｐ１はＨレベルとなっており、信号Ｐ２はＬレベルとなっている。チャネルＢを例えば図１２に示すＢ−Ｉの設定にした場合には、信号Ｑ０はＬレベルとなっており、信号Ｑ１はＬレベルとなっており、信号Ｑ２はＬレベルとなっている。こうして、設定部３８ａ、３８ｂ内に設定コードがラッチされ、設定部３８ａ、３８ｂによりデコードが行われる（ステップＳ２３）。
【０２０５】
設定部３８ａ、３８ｂによりデコードが行われると、設定部３８ａ、３８ｂによりセレクタ２８ａ、２８ｂが設定される（ステップＳ２４）。
【０２０６】
具体的には、設定部３８ａによるデコードの結果を示す信号ｓｗａ０ａｘ，ｓｗａ０ａｚ、ｓｗａ１ａｘ，ｓｗａ１ａｚ、ｓｗｂ０ａｘ，ｓｗｂ０ａｚ、ｓｗｂ１ａｘ，ｓｗｂ１ａｚが、設定部３８ａからセレクタ２８ａに入力される。チャネルＡの設定をＡ−IIIとする場合には、信号ｓｗａ０ａｚ、ｓｗａ１ａｚ、ｓｗｂ１ａｚがＨレベルとなり、信号ｓｗｂ０ａｚがＬレベルとなる。また、信号ｓｗａ０ａｘ、ｓｗａ１ａｘ、ｓｗｂ１ａｘがＬレベルとなり、信号ｓｗｂ０ａｘがＨレベルとなる。これにより、スイッチ４４ａ、４４ｂ、４４ｄの伝送ゲート４６ａ、４６ｂ、４６ｄがオン状態となり、スイッチ４４ｃの伝送ゲート４６ｃがオフ状態となる。これにより、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＡ側において用いられる状態となり、メモリブロックＢ０がチャネルＡ側において用いられない状態となる。
【０２０７】
また、設定部３８ｂによるデコードの結果を示す信号ｓｗａ０ｂｘ，ｓｗａ０ｂｚ、ｓｗａ１ｂｘ，ｓｗａ１ｂｚ、ｓｗｂ０ｂｘ，ｓｗｂ０ｂｚ、ｓｗｂ１ｂｘ，ｓｗｂ１ｂｚが、設定部３８ｂからセレクタ２８ｂに入力される。チャネルＢの設定をＢ−Ｉとする場合には信号ｓｗｂ０ｂｚがＨレベルとなり、信号ｓｗｂ１ｂｚ，ｓｗａ１ｂｚ，ｓｗａ０ｂｚがＬレベルとなる。また、信号ｓｗｂ０ｂｘがＬレベルとなり、信号ｓｗｂ１ｂｘ，ｓｗａ１ｂｘ，ｓｗａ０ｂｘがＨレベルとなる。これにより、スイッチ４４ｇの伝送ゲート４６ｇがオン状態となり、スイッチ４４ｅ、４４ｆ、４４ｈの伝送ゲート４６ｅ、４６ｆ、４６ｈがオフ状態となる。これにより、メモリブロックＢ０がチャネルＢ側において用いられる状態となり、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＢ側において用いられない状態となる。
【０２０８】
こうして、ＣＰＵ１４が９６Ｍビットのメモリ容量を用いることが可能となり、ＧＰＵ１６が３２Ｍビットのメモリ容量を用いることが可能となる。
【０２０９】
このように、設定コードを示す信号Ｐ０〜Ｐ２，Ｑ０〜Ｑ２を、ボンディングオプション１０４を用いて設定するようにしてもよい。
【０２１０】
［第４実施形態］
第４実施形態による半導体記憶装置及びその半導体記憶装置を用いた電子装置を図１９乃至図２４を用いて説明する。図１乃至図１８に示す第１乃至第３実施形態による半導体記憶装置及び電子装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２１１】
本実施形態による半導体記憶装置は、設定コードを示す信号Ｐ０〜Ｐ２，Ｑ０〜Ｑ２を、ヒューズｈａ０〜ｈａ２，ｈｂ０〜ｈｂ２を用いて設定するものである。
【０２１２】
図１９乃至図２２は、本実施形態による半導体記憶装置のヒューズ設定回路を示す回路図である。
【０２１３】
本実施形態では、半導体記憶装置１０のチャネルＡ側の設定部３８ａ（図２参照）に、ヒューズｈａ０〜ｈａ２を含むヒューズ設定回路１０６ａ〜１０６ｃが形成されている。
【０２１４】
また、半導体記憶装置１０のチャネルＢ側の設定部３８ｂ（図２参照）に、ヒューズｈｂ０〜ｈｂ２を含むヒューズ設定回路１０６ｄ〜１０６ｆが形成されている。
【０２１５】
各々のヒューズ設定回路１０６ａ〜１０６ｆは以下のように形成されている。
【０２１６】
即ち、ＰＭＯＳトランジスタ１０８とＮＭＯＳトランジスタ１１０とがヒューズｈａ０〜ｈａ２，ｈｂ０〜ｈｂ２をそれぞれ介して直列に接続されている。ＰＭＯＳトランジスタ１０８のソースは、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタ１０８のドレインは、ヒューズｈａ０〜ｈａ２、ｈｂ０〜ｈｂ２の一方の端子にそれぞれ接続されている。ヒューズｈａ０〜ｈａ２、ｈｂ０〜ｈｂ２の他方の端子は、ＮＭＯＳトランジスタ１１０のドレインに接続されている。ＮＭＯＳトランジスタ１１０のソースは、接地電位ＶＳＳに接続されている。
【０２１７】
また、各々の設定回路１０６ａ〜１０６ｆには、ラッチ回路１１２が設けられている。各々のラッチ回路１１２は、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１６とを含むＣＭＯＳインバータ１１８と、ＰＭＯＳトランジスタ１２０とＮＭＯＳトランジスタ１２２とを含むＣＭＯＳインバータ１２４とを含んでいる。ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１６との間には、ＰＭＯＳトランジスタ１２６が設けられている。
【０２１８】
ＰＭＯＳトランジスタ１１４のソースは電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタ１１４のドレインは、ＰＭＯＳトランジスタ１２６のソースに接続されている。ＰＭＯＳトランジスタ１２６のドレインは、ＮＭＯＳトランジスタ１１６のドレインに接続されている。ＮＭＯＳトランジスタ１１６のソースは、接地電位ＶＳＳに接続されている。ＰＭＯＳトランジスタ１２０のソースは、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタ１２０のドレインは、ＮＭＯＳトランジスタ１２２のドレインに接続されている。ＮＭＯＳトランジスタのソースは、接地電位ＶＳＳに接続されている。スタータ線ＳＴＴＸは、ＰＭＯＳトランジスタ１０８のゲート、ＮＭＯＳトランジスタ１１０のゲート及びＰＭＯＳトランジスタ１２６のゲートに接続されている。
【０２１９】
ヒューズｈａ０〜ｈａ２、ｈｂ０〜ｈｂ２の他方の端子は、ＮＭＯＳトランジスタ１１６のドレイン、ＰＭＯＳトランジスタ１２０のゲート及びＮＭＯＳトランジスタ１２２のゲートに接続されている。
【０２２０】
ＮＭＯＳトランジスタ１２２のドレイン及びＰＭＯＳトランジスタ１２０のドレインは、ＰＭＯＳトランジスタ１１４のゲート及びＮＭＯＳトランジスタ１１６のゲートに接続されている。また、ＮＭＯＳトランジスタ１２２のドレイン及びＰＭＯＳトランジスタ１２０のドレインは、ラッチ回路１１２の出力信号線に接続されている。
【０２２１】
ラッチ回路１１２の出力信号は、インバータ１２８によりそれぞれ反転され、設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２となる。
【０２２２】
図２３は、スタータ信号ＳＴＴＸを示すタイムチャートである。図２３における横軸は、電源を供給し始めてからの時間を示しており、図２３における縦軸は、電圧を示している。図２３において、太い実線は、スタータ信号ＳＴＴＸを示しており、細い実線は、電源電圧ＶＤＤを示している。
【０２２３】
電子装置への電源の供給を開始すると、電源電圧ＶＤＤは徐々に高くなる。
【０２２４】
スタータ信号ＳＴＴＸは、電子装置への電源の供給が開始された後、電源電圧ＶＤＤが所定電圧値以下であれば、Ｌレベルとなるものである。かかるスタータ信号ＳＴＴＸは、図示しないスタータ信号生成回路により生成される。
【０２２５】
なお、スタータ信号ＳＴＴＸは、所定時間を経過した後は、電源電圧ＶＤＤと同じ電圧となる。
【０２２６】
電子装置への電源の供給が開始された後、所定時間の間はスタータ信号ＳＴＴＸがＬレベルとなるため、この際に、ヒューズｈａ０〜ｈａ３、ｈｂ０〜ｈｂ３の情報がラッチ回路１１２に保持される。
【０２２７】
ヒューズｈａ０〜ｈａ３、ｈｂ０〜ｈｂ３が切断されている場合には、設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２はそれぞれＬレベルとなる。
【０２２８】
ヒューズｈａ０〜ｈａ３、ｈｂ０〜ｈｂ３が切断されておらず、接続が維持されている場合には、設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２はそれぞれＨレベルとなる。
【０２２９】
図２４は、本実施形態による半導体記憶装置の設定テーブルを示す図である。
【０２３０】
設定Ａ−１の場合、即ち、メモリブロックＡ０のみをチャネルＡ側で用いる場合には、いずれのヒューズｈａ０、ｈａ１、ｈａ２をも切断する。これにより、信号Ｐ０はＬレベルとなり、信号Ｐ１はＬレベルとなり、信号Ｐ２はＬレベルとなる。これにより、メモリブロックＡ０がチャネルＡ側において用いられる状態となり、メモリブロックＡ１、Ｂ０、Ｂ１がチャネルＡ側において用いられない状態となる。
【０２３１】
なお、ヒューズｈａ０〜ｈａ３、ｈｂ０〜ｈｂ３の切断は、例えばレーザ照射等により行うことが可能である。
【０２３２】
設定Ａ−IIの場合、即ち、メモリブロックＡ０、Ａ１をチャネルＡ側で用いる場合には、ヒューズｈａ０を切断せず、ヒューズｈａ１、ｈａ２を切断する。これにより、信号Ｐ０はＨレベルとなり、信号Ｐ１はＬレベルとなり、信号Ｐ２はＬレベルとなる。これにより、メモリブロックＡ０、Ａ１がチャネルＡ側において用いられる状態となり、メモリブロックＢ０、Ｂ１がチャネルＡ側において用いられない状態となる。
【０２３３】
設定Ａ−IIIの場合、即ち、メモリブロックＡ０、Ａ１、Ｂ１をチャネルＡ側で用いる場合には、ヒューズｈａ０を切断し、ヒューズｈａ１を切断せず、ヒューズｈａ２を切断する。これにより、信号Ｐ０はＬレベルとなり、信号Ｐ１はＨレベルとなり、信号Ｐ２はＬレベルとなる。これにより、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＡ側において用いられる状態となり、メモリブロックＢ０がチャネルＡ側において用いられない状態となる。
【０２３４】
設定Ａ−IVの場合、即ち、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１をチャネルＡ側で用いる場合には、ヒューズｈａ０、ｈａ１を切断せず、ヒューズｈａ２を切断する。これにより、信号Ｐ０はＨレベルとなり、信号Ｐ１はＨレベルとなり、信号Ｐ２はＬレベルとなる。これにより、メモリブロックＡ０、Ａ１、Ｂ０、Ｂ１がチャネルＡ側において用いられる状態となる。
【０２３５】
設定Ｂ−Ｉの場合、即ち、メモリブロックＢ０のみをチャネルＢ側で用いる場合には、いずれのヒューズｈｂ０、ｈｂ１、ｈｂ２をも切断する。これにより、信号Ｑ０はＬレベルとなり、信号Ｑ１はＬレベルとなり、信号Ｑ２はＬレベルとなる。これにより、メモリブロックＢ０がチャネルＢ側において用いられる状態となり、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＢ側において用いられない状態となる。
【０２３６】
設定Ｂ−IIの場合、即ち、メモリブロックＢ０及びメモリブロックＢ１をチャネルＢ側で用いる場合には、ヒューズｈｂ０を切断せず、ヒューズｈｂ１、ｈｂ２を切断する。これにより、信号Ｑ０はＨレベルとなり、信号Ｑ１はＬレベル、信号Ｑ２はＬレベルとなる。これにより、メモリブロックＢ０、Ｂ１がチャネルＢ側において用いられる状態となり、メモリブロックＡ０、Ａ１がチャネルＢ側において用いられない状態となる。
【０２３７】
設定Ｂ−IIIの場合、即ち、メモリブロックＢ０、メモリブロックＢ１及びメモリブロックＡ１をチャネルＢ側で用いる場合には、ヒューズｈｂ０を切断し、ヒューズｈｂ１を切断せず、ヒューズｈｂ２を切断する。これにより、信号Ｑ０はＬレベルとなり、信号Ｑ１はＨレベルとなり、信号Ｑ２はＬレベルとなる。これにより、メモリブロックＢ０、Ｂ１、Ａ１がチャネルＢ側において用いられる状態となり、メモリブロックＡ０がチャネルＢ側において用いられない状態となる。
【０２３８】
設定Ｂ−IVの場合、即ち、メモリブロックＢ０、メモリブロックＢ１、メモリブロックＡ０及びメモリブロックＡ１をチャネルＢ側で用いる場合には、ヒューズｈｂ０、ｈｂ１を切断せず、ヒューズｈｂ２を切断する。これにより、信号Ｑ０はＨレベルとなり、信号Ｑ１はＨレベルとなり、信号Ｑ２はＬレベルとなる。これにより、メモリブロックＢ０、Ｂ１、Ａ０、Ａ１がチャネルＢ側において用いられる状態となる。
【０２３９】
このように、設定コードを示す信号Ｐ０〜Ｐ２，Ｑ０〜Ｑ２を、ヒューズｈａ０〜ｈａ２，ｈｂ０〜ｈｂ２を用いて設定するようにしてもよい。
【０２４０】
次に、本実施形態による電子装置の動作について図１８を用いて説明する。
【０２４１】
まず、本実施形態による電子装置に電源を供給する（ステップＳ２１）。
【０２４２】
電子装置への電源の供給を開始すると、ＳＯＣ１２の起動が開始されるとともに、半導体記憶装置１０の初期化が開始される（ステップＳ２２）。
【０２４３】
半導体記憶装置１０は、内部回路（図示せず）を初期化する。
【０２４４】
スタータ信号ＳＴＴＸは、電子装置への電源の供給が開始された後、所定時間だけ、Ｌレベルに設定される。電子装置への電源の供給が開始された後、所定時間の間はスタータ信号ＳＴＴＸがＬレベルとなるため、この際に、ヒューズｈａ０〜ｈａ３、ｈｂ０〜ｈｂ３の情報がラッチ回路１１２にそれぞれ保持される。
【０２４５】
ヒューズｈａ０〜ｈａ３、ｈｂ０〜ｈｂ３が切断されている場合には、設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２はそれぞれＬレベルとなる。
【０２４６】
ヒューズｈａ０〜ｈａ３、ｈｂ０〜ｈｂ３が切断されておらず、接続が維持されている場合には、設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２はそれぞれＨレベルとなる。
【０２４７】
次に、伝送ゲート５２ａ〜５２ｃ、７４ａ〜７４ｃをオン状態に設定することにより、設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２を読み込む。設定コードを示す信号Ｐ０〜Ｐ２、Ｑ０〜Ｑ２は、上述したように、ヒューズｈａ０〜ｈａ２、ｈｂ０〜ｈｂ２を用いて設定されている。例えばチャネルＡ側を図２４に示すＡ−IIIの設定にした場合、即ち、ヒューズｈａ０を切断し、ヒューズｈａ１を切断せず、ヒューズｈ１を切断した場合には、信号Ｐ０はＬレベル、信号Ｐ１はＨレベル、信号Ｐ２はＬレベルとなる。例えばチャネルＢ側を図２４に示すＢ−Ｉの設定にした場合、即ち、ヒューズｈｂ０〜ｈｂ２のいずれをも切断した場合には、信号Ｑ０はＬレベル、信号Ｑ１はＬレベル、信号Ｑ２はＬレベルとなる。こうして、設定部３８ａ、３８ｂ内に設定コードがラッチされ、設定部３８ａ、３８ｂによりデコードが行われる（ステップＳ２３）。
【０２４８】
設定部３８ａ、３８ｂによりデコードが行われると、設定部３８ａ、３８ｂによりセレクタ２８ａ、２８ｂが設定される（ステップＳ２４）。
【０２４９】
具体的には、設定部３８ａによるデコードの結果を示す信号ｓｗａ０ａｘ，ｓｗａ０ａｚ、ｓｗａ１ａｘ，ｓｗａ１ａｚ、ｓｗｂ０ａｘ，ｓｗｂ０ａｚ、ｓｗｂ１ａｘ，ｓｗｂ１ａｚが、設定部３８ａからセレクタ２８ａに入力される。チャネルＡの設定をＡ−IIIとする場合には、信号ｓｗａ０ａｚ、ｓｗａ１ａｚ、ｓｗｂ１ａｚがＨレベルとなり、信号ｓｗｂ０ａｚがＬレベルとなる。また、信号ｓｗａ０ａｘ、ｓｗａ１ａｘ、ｓｗｂ１ａｘがＬレベルとなり、信号ｓｗｂ０ａｘがＨレベルとなる。これにより、スイッチ４４ａ、４４ｂ、４４ｄの伝送ゲート４６ａ、４６ｂ、４６ｄがオン状態となり、スイッチ４４ｃの伝送ゲート４６ｃがオフ状態となる。これにより、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＡ側において用いられる状態となり、メモリブロックＢ０がチャネルＡ側において用いられない状態となる。
【０２５０】
また、設定部３８ｂによるデコードの結果を示す信号ｓｗａ０ｂｘ，ｓｗａ０ｂｚ、ｓｗａ１ｂｘ，ｓｗａ１ｂｚ、ｓｗｂ０ｂｘ，ｓｗｂ０ｂｚ、ｓｗｂ１ｂｘ，ｓｗｂ１ｂｚが、設定部３８ｂからセレクタ２８ｂに入力される。チャネルＢの設定をＢ−Ｉとする場合には信号ｓｗｂ０ｂｚがＨレベルとなり、信号ｓｗｂ１ｂｚ，ｓｗａ１ｂｚ，ｓｗａ０ｂｚがＬレベルとなる。また、信号ｓｗｂ０ｂｘがＬレベルとなり、信号ｓｗｂ１ｂｘ，ｓｗａ１ｂｘ，ｓｗａ０ｂｘがＨレベルとなる。これにより、スイッチ４４ｇの伝送ゲート４６ｇがオン状態となり、スイッチ４４ｅ、４４ｆ、４４ｈの伝送ゲート４６ｅ、４６ｆ、４６ｈがオフ状態となる。これにより、メモリブロックＢ０がチャネルＢ側において用いられる状態となり、メモリブロックＡ０、Ａ１、Ｂ１がチャネルＢ側において用いられない状態となる。
【０２５１】
こうして、ＣＰＵ１４が９６Ｍビットのメモリ容量を用いることが可能となり、ＧＰＵ１６が３２Ｍビットのメモリ容量を用いることが可能となる。
【０２５２】
このように、設定コードを示す信号Ｐ０〜Ｐ２，Ｑ０〜Ｑ２を、ヒューズｈａ０〜ｈａ２を含むヒューズ設定回路１０６ａ〜１０６ｃにより設定するようにしてもよい。
【０２５３】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２５４】
例えば、上記実施形態では、チャネルの数が２つである場合を例に説明したが、これに限定されるものではなく、チャネルの数が複数の場合に広く適用し得る。例えば、チャネルの数が４つであってもよい。
【０２５５】
また、上記実施形態の設定Ａ−Ｉ〜Ａ−IV、Ｂ−Ｉ〜Ｂ−IVを例示したが、これに限定されるものではなく、多様な設定を行うことが可能である。
【符号の説明】
【０２５６】
１０…半導体記憶装置
１２…ＳＯＣ
１４…ＣＰＵ
１５…メモリリソースコントローラ
１６…ＧＰＵ
１７…メモリ
１８ａ、１８ｂ…メモリコントローラ
２０…バスライン
２２ａ、２２ｂ…入出力ポート
２４ａ、２４ｂ…バスライン
２６…バスライン
２８ａ、２８ｂ…セレクタ
３０ａ、３０ｂ…バスライン
３２ａ、３２ｂ…入出力バッファ
３４ａ、３４ｂ…アドレスデコーダ
３６ａ、３６ｂ…コマンドデータ
３８ａ、３８ｂ…設定部
４０ａ〜４０ｄ…電源回路
４２…電源制御回路
４４ａ〜４４ｈ…スイッチ
４６ａ〜４６ｈ…伝送ゲート
４８ａ〜４８ｈ…ＰＭＯＳトランジスタ
５０ａ〜５０ｈ…ＮＭＯＳトランジスタ
５２ａ〜５２ｃ…伝送ゲート
５４ａ〜５４ｃ…ＰＭＯＳトランジスタ
５６ａ〜５６ｃ…ＮＭＯＳトランジスタ
５８ａ〜５８ｃ…ラッチ回路
６０ａ〜６０ｃ…インバータ
６２ａ〜６２ｃ…インバータ
６４ａ〜６４ｄ…論理ゲート
６６ａ〜６６ｊ…ＰＭＯＳトランジスタ
６８ａ〜６８ｄ…インバータ
７０ａ〜７０ｄ…ＮＭＯＳトランジスタ
７２ａ〜７２ｃ…論理ゲート
７４ａ〜７４ｃ…伝送ゲート
７６ａ〜７６ｃ…ＰＭＯＳトランジスタ
７８ａ〜７８ｃ…ＮＭＯＳトランジスタ
８０ａ〜８０ｃ…ラッチ回路
８２ａ〜８２ｃ…インバータ
８４ａ〜８４ｃ…インバータ
８６ａ〜８６ｄ…論理ゲート
８８ａ〜８８ｊ…ＰＭＯＳトランジスタ
９０ａ〜９０ｄ…インバータ
９２ａ〜９２ｄ…ＮＭＯＳトランジスタ
９４ａ〜９４ｃ…論理ゲート
９６ａ〜９６ｄ…論理ゲート
９８、９８ａ〜９８ｆ…パッド
１００…信号線
１００ａ、１００ｂ…電極
１０２…ボンディングワイヤ
１０４…ボンディングオプション
１０６ａ〜１０６ｆ…ヒューズ設定回路
１０８…ＰＭＯＳトランジスタ
１１０…ＮＭＯＳトランジスタ
１１２…ラッチ回路
１１４…ＰＭＯＳトランジスタ
１１６…ＮＭＯＳトランジスタ
１１８…インバータ
１２０…ＰＭＯＳトランジスタ
１２２…ＮＭＯＳトランジスタ
１２４…インバータ
ｈａ０〜ｈａ２、ｈｂ０〜ｈｂ２…ヒューズ
ＭＢＡ０、ＭＢＡ１、ＭＢＢ０、ＭＢＢ１…メモリブロック
【図１】
2014067241.tif 000003
【図２】
2014067241.tif 000004
【図３】
2014067241.tif 000005
【図４】
2014067241.tif 000006
【図５】
2014067241.tif 000007
【図６】
2014067241.tif 000008
【図７】
2014067241.tif 000009
【図８】
2014067241.tif 000010
【図９】
2014067241.tif 000011
【図１０】
2014067241.tif 000012
【図１１】
2014067241.tif 000013
【図１２】
2014067241.tif 000014
【図１３】
2014067241.tif 000015
【図１４】
2014067241.tif 000016
【図１５】
2014067241.tif 000017
【図１６】
2014067241.tif 000018
【図１７】
2014067241.tif 000019
【図１８】
2014067241.tif 000020
【図１９】
2014067241.tif 000021
【図２０】
2014067241.tif 000022
【図２１】
2014067241.tif 000023
【図２２】
2014067241.tif 000024
【図２３】
2014067241.tif 000025
【図２４】
2014067241.tif 000026