(57)【要約】【課題】表示領域内のそれぞれの画素の位置において異なる量の階調ムラ及び／又はフリッカーが発生する場合においても、その階調ムラ等を有効に低減する。【解決手段】画像データ処理回路は、入力される複数画素分の画像データを格納する第１の格納部と、複数画素分の画像データの各々について、表示パネルにおける１ライン中の所定数の画素に印加される階調電圧が階調ムラ及び／又はフリッカーに及ぼす影響を、表示パネルにおける画素の位置及び階調電圧に基づいて補正するための補正データを生成する補正データ生成部と、補正データ生成部によって生成される複数画素分の補正データを格納する第２の格納部と、第１の格納部に格納されている複数画素分の画像データと第２の格納部に格納されている複数画素分の補正データとに基づいて、補正された複数画素分の画像データを算出する演算部とを含む。【選択図】図１
2014164159.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルを含む表示部に供給される画像データを処理する画像データ処理回路であって、
入力される複数画素分の画像データを格納する第１の格納部と、
前記複数画素分の画像データの各々について、前記表示パネルにおける１ライン中の所定数の画素に印加される階調電圧が階調ムラ及び／又はフリッカーに及ぼす影響を、前記表示パネルにおける画素の位置及び階調電圧に基づいて補正するための補正データを生成する補正データ生成部と、
前記補正データ生成部によって生成される複数画素分の補正データを格納する第２の格納部と、
前記第１の格納部に格納されている複数画素分の画像データと前記第２の格納部に格納されている複数画素分の補正データとに基づいて、補正された複数画素分の画像データを算出する演算部と、
を具備する画像データ処理回路。
【請求項２】
前記補正データ生成部が、前記表示パネルの共通電極における１つの画素と共通電位線との間のインピーダンスと当該画素に印加される階調電圧との積に係数を乗じた値を、１ライン中の所定数の画素について累積することにより、前記補正データを生成する、請求項１記載の画像データ処理回路。
【請求項３】
前記補正データ生成部が、フレーム毎又はライン毎に、階調電圧の極性に合わせて前記係数を変更する、請求項２記載の画像データ処理回路。
【請求項４】
表示パネルを含む表示部と、
請求項１〜３のいずれか１項記載の画像データ処理回路と、
を具備する電子機器。
【請求項５】
表示パネルを含む表示部に供給される画像データを処理する画像データ処理方法であって、
入力される複数画素分の画像データを第１の格納部に格納するステップ（ａ）と、
前記複数画素分の画像データの各々について、前記表示パネルにおける１ライン中の所定数の画素に印加される階調電圧が階調ムラ及び／又はフリッカーに及ぼす影響を、前記表示パネルにおける画素の位置及び階調電圧に基づいて補正するための補正データを生成するステップ（ｂ）と、
ステップ（ｂ）において生成される複数画素分の補正データを第２の格納部に格納するステップ（ｃ）と、
前記第１の格納部に格納されている複数画素分の画像データと前記第２の格納部に格納されている複数画素分の補正データとに基づいて、補正された複数画素分の画像データを算出するステップ（ｄ）と、
を具備する画像データ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣＤ（Liquid Crystal Display：液晶表示）パネル等の表示パネルを含む表示部に供給される画像データを処理する画像データ処理回路及び画像データ処理方法に関する。さらに、本発明は、そのような画像データ処理回路を用いた表示装置や携帯電話機等の電子機器等に関する。
【背景技術】
【０００２】
例えば、アクティブマトリックス方式の液晶表示パネルにおいては、複数の個別電極及びそれらに接続された複数のＴＦＴ（Thin Film Transistor：薄膜トランジスター）が形成された第１の透明基板と、１つの共通電極が形成された第２の透明基板とが対向して配置され、第１の透明基板と第２の透明基板との間に液晶が封入されている。
【０００３】
ここで、個別電極と共通電極との間に直流電圧を印加し続けると液晶の特性が劣化するので、個別電極と共通電極との間に印加される電圧の極性は、所定の周期で反転される。一般的には、１フレーム毎に印加電圧の極性が反転されるフレーム反転方式、又は、１ライン毎に印加電圧の極性が反転されるライン反転方式が用いられている。印加電圧の極性を反転するためには、例えば、共通電極に印加されるコモン電位を一定としておき、個別電極に印加される階調電圧の極性が、コモン電位よりも高い正極性とコモン電位よりも低い負極性との間で反転される。
【０００４】
そのような液晶表示パネルにおいて、共通電極が寄生抵抗を有していることにより、表示画面に階調ムラやフリッカーが生じることが問題となっている。共通電極にコモン電位を供給する共通電位線の接続点（接続のために銀ペーストが用いられるので、銀点とも呼ばれる）におけるインピーダンスが低くても、寄生抵抗により、共通電極におけるそれぞれの画素の位置と共通電位線の接続点との間には、異なるインピーダンスが存在することになる。このインピーダンスに電流が流れることにより、共通電極におけるそれぞれの画素の電位がコモン電位からずれて、階調ムラが生じてしまう。
【０００５】
また、液晶を駆動するトランジスター（ＴＦＴ）はＮチャネルトランジスターであり、個別電極に接続されたドレインと、階調電圧が供給されるソース線に接続されたソースと、走査信号が供給されるゲート線に接続されたゲートとを有している。階調電圧が正極性のときには、ソース電位が高くなるので、トランジスターのオン抵抗が上昇する。従って、個別電極と共通電極との間に充電される電荷の量は、共通電極の寄生抵抗と、階調電圧と、トランジスターのオン抵抗との影響を受けて変化する。その結果、階調電圧が正極性のときと負極性のときとで、個別電極と共通電極との間に印加される電圧値が異なり、これがフリッカーとして観察されてしまう。
【０００６】
従来は、フリッカーを目立たなくするために、表示周波数を高くすることが行われていた。しかしながら、表示周波数を高くすると、消費電力が増加したり、信号中に高周波のクロックノイズが混入して信号が劣化してしまう。また、表示周波数を高くするために回路やメモリーが余分に必要になるので、コストが上昇してしまう。さらに、液晶表示パネルにおける画素数が増加すると、１水平同期期間が短くなるので、フリッカーが計測上増加するという問題があった。
【０００７】
関連する技術として、特許文献１には、フリッカーを大幅に低減して高品位の画像を表示することを目的とした液晶表示装置が開示されている。この液晶表示装置は、有効表示部とこの有効表示部外に形成された非有効表示部とを有する液晶表示パネルと、液晶表示パネルを駆動する駆動回路と、非有効表示部における表示光の有効表示部への照射を遮断する光遮断保護部と、駆動回路により非有効表示部が駆動されているときに中間輝度信号を挿入する中間輝度信号挿入回路と、中間輝度信号が挿入された信号により駆動される非有効表示部の表示光の輝度を電気信号に変換する光電変換素子と、光電変換素子からの検出信号に基づいて駆動回路の駆動信号電圧を制御する制御回路とを具備する。
【０００８】
この液晶表示装置によれば、液晶表示パネルの非有効表示部を中間輝度信号が挿入された信号により駆動し、このときの輝度を検出して得られる検出電圧に基づいて、有効表示部を駆動する駆動信号電圧を制御することにより、表示領域全体に一様なフリッカーが発生する場合には、そのフリッカーを低減することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平２−１５６２８９号公報（第２頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、表示領域内のそれぞれの画素の位置において異なる量のフリッカーが発生する場合には、フリッカーを有効に低減することはできない。そこで、本発明の目的の１つは、表示領域内のそれぞれの画素の位置において異なる量の階調ムラ及び／又はフリッカーが発生する場合においても、その階調ムラ及び／又はフリッカーを有効に低減することである。
【課題を解決するための手段】
【００１１】
以上の課題を解決するため、本発明の１つの観点に係る画像データ処理回路は、表示パネルを含む表示部に供給される画像データを処理する画像データ処理回路であって、入力される複数画素分の画像データを格納する第１の格納部と、複数画素分の画像データの各々について、表示パネルにおける１ライン中の所定数の画素に印加される階調電圧が階調ムラ及び／又はフリッカーに及ぼす影響を、表示パネルにおける画素の位置及び階調電圧に基づいて補正するための補正データを生成する補正データ生成部と、補正データ生成部によって生成される複数画素分の補正データを格納する第２の格納部と、第１の格納部に格納されている複数画素分の画像データと第２の格納部に格納されている複数画素分の補正データとに基づいて、補正された複数画素分の画像データを算出する演算部とを具備する。
【００１２】
また、本発明の１つの観点に係る画像データ処理方法は、表示パネルを含む表示部に供給される画像データを処理する画像データ処理方法であって、入力される複数画素分の画像データを第１の格納部に格納するステップ（ａ）と、複数画素分の画像データの各々について、表示パネルにおける１ライン中の所定数の画素に印加される階調電圧が階調ムラ及び／又はフリッカーに及ぼす影響を、表示パネルにおける画素の位置及び階調電圧に基づいて補正するための補正データを生成するステップ（ｂ）と、ステップ（ｂ）において生成される複数画素分の補正データを第２の格納部に格納するステップ（ｃ）と、第１の格納部に格納されている複数画素分の画像データと第２の格納部に格納されている複数画素分の補正データとに基づいて、補正された複数画素分の画像データを算出するステップ（ｄ）とを具備する。
【００１３】
本発明の１つの観点によれば、表示領域内のそれぞれの画素の位置において異なる量の階調ムラ及び／又はフリッカーが発生する場合においても、その階調ムラ及び／又はフリッカーを有効に低減することができる。その際に、表示周波数を上げなくても良いので、消費電力や高周波のクロックノイズの増加を抑えることができる。また、表示周波数を高くするための回路やメモリーが不要になるので、コストの上昇を抑えることができる。
【００１４】
また、本発明の１つの観点に係る画像データ処理回路において、補正データ生成部が、表示パネルの共通電極における１つの画素と共通電位線との間のインピーダンスと当該画素に印加される階調電圧との積に係数を乗じた値を、１ライン中の所定数の画素について累積することにより、補正データを生成しても良い。その場合には、共通電極の寄生抵抗及び階調電圧の影響によって生じる階調ムラ及び／又はフリッカーを低減することができる。
【００１５】
さらに、補正データ生成部が、フレーム毎又はライン毎に、階調電圧の極性に合わせて係数を変更しても良い。その場合には、共通電極の寄生抵抗と、階調電圧と、ＴＦＴのオン抵抗との影響によって生じる階調ムラ及び／又はフリッカーを低減することができる。
【００１６】
本発明の１つの観点に係る電子機器は、表示パネルを含む表示部と、上記いずれかの画像データ処理回路とを具備する。これにより、表示パネルにおいて、表示領域内のそれぞれの画素の位置において異なる量の階調ムラ及び／又はフリッカーが発生する場合においても、その階調ムラ及び／又はフリッカーを有効に低減することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態の画像データ処理回路を用いる電子機器のブロック図。
【図２】図１に示す表示パネルの概略形状を示す正面図。
【図３】本発明の一実施形態に係る画像データ処理方法を示すフローチャート。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。
図１は、本発明の一実施形態に係る画像データ処理回路を用いる電子機器の構成を示すブロック図である。この電子機器は、表示装置や携帯電話機等の電子機器であり、図１においては、画像表示に関する部分のみが示されている。
【００１９】
図１に示すように、この電子機器は、画像データ処理回路１０と、ソース線駆動回路２０と、ゲート線駆動回路３０と、コモン電位生成回路４０と、表示パネル１００とを含んでいる。ここで、ソース線駆動回路２０〜コモン電位生成回路４０は、半導体集積回路装置（表示ドライバー）に内蔵されても良く、表示パネル１００と共に表示部を構成する。また、画像データ処理回路１０は、表示ドライバーと別個の半導体集積回路装置（表示コントローラー）に内蔵されても良いし、表示ドライバー内に組み込まれても良い。
【００２０】
表示パネル１００は、アクティブマトリックス方式の液晶表示パネルであっても良い。アクティブマトリックス方式の液晶表示パネルにおいては、複数の個別電極及びそれらに接続された複数のＴＦＴが形成された第１の透明基板と、１つの共通電極が形成された第２の透明基板とが対向して配置され、第１の透明基板と第２の透明基板との間に液晶が封入されている。
【００２１】
表示パネル１００においては、例えば、７２０×１３２個の画素に対応して、同数のＴＦＴ１１１、１１２、１１３、・・・、１２１、１２２、１２３、・・・が２次元マトリックス状に配置されている。それらのＴＦＴのドレインは、表示パネル１００の複数の個別電極にそれぞれ接続されており、図１において縦方向の複数のコラム（列）のＴＦＴのソースは、ソース線Ｓ１、Ｓ２、Ｓ３、・・・にそれぞれ接続されており、図１において横方向の複数のライン（行）のＴＦＴのゲートは、ゲート線Ｇ１、Ｇ２、・・・にそれぞれ接続されている。
【００２２】
ＴＦＴは、ハイレベルの走査信号がゲートに供給されてオン状態となったときに、ソースに供給される階調電圧をドレインから出力し、表示パネル１００の対応する個別電極に階調電圧を印加する。表示パネル１００において、複数の個別電極と共通電極との間に形成される容量が、容量Ｃ１１、Ｃ１２、Ｃ１３、・・・、Ｃ２１、Ｃ２２、Ｃ２３、・・・として表されている。
【００２３】
表示パネル１００において、個別電極と共通電極との間に直流電圧を印加し続けると液晶の特性が劣化するので、個別電極と共通電極との間に印加される電圧の極性は、所定の周期で反転される。本実施形態においては、１フレーム毎に印加電圧の極性が反転されるフレーム反転方式、又は、１ライン毎に印加電圧の極性が反転されるライン反転方式が用いられる。
【００２４】
図２は、図１に示す表示パネルの概略形状を示す正面図である。表示パネル１００は、画像が表示される表示領域１０１を有している。この表示領域１０１の外側において、第２の透明基板に形成された共通電極にコモン電位を供給する共通電位線の接続点（銀点）Ｐ１〜Ｐ４が設けられている。
【００２５】
共通電極は寄生抵抗を有しているので、共通電位線の接続点におけるインピーダンスが低くても、寄生抵抗により、共通電極におけるそれぞれの画素の位置と共通電位線の接続点との間には、異なるインピーダンスが存在することになる。このインピーダンスに電流が流れることにより、共通電極におけるそれぞれの画素の電位がコモン電位からずれて、階調ムラが生じてしまう。
【００２６】
また、液晶を駆動するＴＦＴはＮチャネルトランジスターであり、階調電圧が正極性のときには、ソース電位が高くなるので、トランジスターのオン抵抗が上昇する。従って、個別電極と共通電極との間に充電される電荷の量は、共通電極の寄生抵抗と、階調電圧と、ＴＦＴのオン抵抗との影響を受けて変化する。その結果、階調電圧が正極性のときと負極性のときとで、個別電極と共通電極との間に印加される電圧値が異なり、これがフリッカーとして観察されてしまう。
【００２７】
本実施形態においては、図１に示す画像データ処理回路１０が、そのような階調ムラやフリッカーを低減する。画像データ処理回路１０は、画像データ格納部１１と、補正データ生成部１２と、補正データ格納部１３と、演算部１４と、表示タイミング生成部１５とを含み、表示パネル１００を含む表示部に供給される画像データを処理する。
【００２８】
画像データ格納部１１は、複数画素分（１ライン分でも良い）のバッファーメモリー等によって構成され、入力される複数画素分の画像データを格納する。補正データ生成部１２は、入力される複数画素分の画像データの各々について、表示パネル１００における１ライン中の所定数の画素に印加される階調電圧が階調ムラ及び／又はフリッカーに及ぼす影響を、表示パネル１００における画素の位置及び階調電圧に基づいて補正するための補正データを生成する。
【００２９】
補正データ格納部１３は、複数画素分（１ライン分でも良い）のバッファーメモリー等によって構成され、補正データ生成部１２によって生成される複数画素分の補正データを格納する。演算部１４は、画像データ格納部１１に格納されている複数画素分の画像データと、補正データ格納部１３に格納されている複数画素分の補正データとに基づいて、補正された複数画素分の画像データを算出する。補正された画像データは、ソース線駆動回路２０に供給される。
【００３０】
表示タイミング生成部１５は、水平同期信号及び垂直同期信号等を入力し、各種のタイミング信号を生成する。各種のタイミング信号としては、例えば、表示パネル１００における書き込みラインの切り替えタイミングを表す走査タイミング信号や、階調電圧の極性の反転／非反転を表す極性反転信号等が該当する。
【００３１】
ここで、画像データ処理回路１０における補正手法について詳細に説明する。
以下においては、図２に示すように、共通電極を含むＸＹ平面において、共通電位線の４つの接続点Ｐ１（Ｘ１，Ｙ１）、Ｐ２（Ｘ２，Ｙ２）、Ｐ３（Ｘ３，Ｙ３）、Ｐ４（Ｘ４，Ｙ４）が設けられているものとする。また、表示領域１０１内の任意の画素を、Ｐ（Ｘ，Ｙ）で表す。各点におけるＸ座標及びＹ座標を測定するための原点は、測定可能な位置であれば、表示パネル１００の表示面の内部及び外部のいずれに位置しても良い。本実施形態においては、原点を表示面の中心にとっている。また、各接続点の座標も、接続点内の任意の位置に設定して良いし、座標変換が可能な位置であれば接続点外の任意の位置に設定しても良い。
【００３２】
共通電極が比抵抗ρを有しているとすると、画素Ｐと共通電位線の接続点Ｐ１との間のインピーダンスＺ１は、次式で表される。
Ｚ１＝ρＬ１／（Ｗ１・ｔ１）＝ｋＬ１
ここで、Ｌ１は、画素Ｐと接続点Ｐ１との間の距離であり、Ｗ１は、画素Ｐと接続点Ｐ１との間で電流が流れる領域の実効的な幅であり、ｔ１は、共通電極の厚さである。また、電流が流れる領域の実効的な幅Ｗ１及び共通電極の厚さｔ１が略一定であるとして、ρ／（Ｗ１・ｔ１）を定数ｋで表している。
【００３３】
共通電位線の他の接続点Ｐ２〜Ｐ４も考慮すると、画素Ｐと共通電位線の接続点Ｐ１〜Ｐ４との間のインピーダンスＺは、次式で表される。
Ｚ＝ｋ／（Ｌ１−１＋Ｌ２−１＋Ｌ３−１＋Ｌ４−１）
【００３４】
さらに、画素Ｐと共通電位線の接続点Ｐ１〜Ｐ４との間のインピーダンスＺを、ＸＹ座標を用いて表すと、次式が成立する。
Ｚ（Ｘ，Ｙ）＝ｋ／｛［（Ｘ１−Ｘ）２＋（Ｙ１−Ｙ）２］−１／２＋［（Ｘ２−Ｘ）２＋（Ｙ２−Ｙ）２］−１／２＋［（Ｘ３−Ｘ）２＋（Ｙ３−Ｙ）２］−１／２＋［（Ｘ４−Ｘ）２＋（Ｙ４−Ｙ）２］−１／２｝  ・・・（１）
【００３５】
式（１）に従って各画素におけるインピーダンスＺ（Ｘ，Ｙ）を求め、これを輝度に置き換えて画像として表示すると、全画面同一階調のときの階調ムラのパターンに近い模様が表示される。これにより、各画素におけるインピーダンスＺ（Ｘ，Ｙ）が階調ムラの大きな要因であることが分かる。
【００３６】
ただし、表示パネル１００への階調信号の供給が１ライン毎であることや、輝度に影響するのがＴＦＴをオフするまでの階調電圧であることを考慮すると、表示領域全体において厳密な電流計算を行うことによる階調ムラの算出は、あまり意味を持たないと考えられる。一方、画面の半分を違う階調にしたときに、画面の残り半分においても階調ムラやフリッカーに影響が出ることから、画素Ｐにおける階調ムラやフリッカーの発生には、画素Ｐの近傍の画素における階調信号が影響していることが分かる。
【００３７】
以上のことに鑑みると、１ライン中において画素Ｐの近傍に位置する所定数の画素におけるインピーダンスと階調電圧との積を用いて、画素Ｐの階調電圧Ｖ（Ｘ，Ｙ）を補正することが有効であると推定される。そこで、補正データ生成部１２は、表示パネル１００の共通電極における１つの画素と共通電位線との間のインピーダンスと当該画素に印加される階調電圧との積に係数を乗じた値を、１ライン中の所定数の画素について累積することにより、補正データを生成しても良い。これにより、共通電極の寄生抵抗及び階調電圧の影響によって生じる階調ムラ及び／又はフリッカーを低減することができる。
【００３８】
そのために、次式（２）で表される補正データＣ（Ｘ，Ｙ）が生成される。
Ｃ（Ｘ，Ｙ）＝Ａ・Ｚ（Ｘ，Ｙ）・Ｖ（Ｘ，Ｙ）＋Ｂ・Ｚ（Ｘ−１，Ｙ）・Ｖ（Ｘ−１，Ｙ）＋Ｂ２・Ｚ（Ｘ−２，Ｙ）・Ｖ（Ｘ−２，Ｙ）＋・・・＋Ｂ・Ｚ（Ｘ＋１，Ｙ）・Ｖ（Ｘ＋１，Ｙ）＋Ｂ２・Ｚ（Ｘ＋２，Ｙ）・Ｖ（Ｘ＋２，Ｙ）＋・・・
・・・（２）
【００３９】
ここで、係数Ａは、ある画素Ｐにおけるインピーダンスと階調電圧との積がその画素Ｐにおける階調ムラ及び／又はフリッカーに与える影響度を表しており、係数Ｂは、ある画素Ｐにおけるインピーダンスと階調電圧との積が隣接する画素における階調ムラ及び／又はフリッカーに与える影響度を表している。
【００４０】
係数Ａ及びＢの最適値は、表示パネル１００の種類やサイズによって異なるので、実験によって求められる。一般的には、０．５％＜Ａ≦１％、０％＜Ｂ≦０．５％の範囲が好ましい。例えば、係数Ａを０．７％〜０．８％とし、係数Ｂを０．２％〜０．３％としても良い。
【００４１】
また、補正に用いられる画素の数（所定数）は、１以上、かつ、１ライン分の画素数以下である。例えば、所定数を「５」として、画素Ｐ、及び、画素Ｐの左右両側における隣々接の画素までを考慮しても良い。ただし、そのライン中に隣々接の画素又は隣接の画素が存在しない場合には、その画素の項はゼロとされる。
【００４２】
さらに、階調電圧が正極性のときと負極性のときとでＴＦＴのオン抵抗が異なることを補正するために、階調電圧の極性に応じて係数Ａ及びＢの値を変化させるようにしても良い。階調電圧が正極性のときには、階調電圧が負極性のときと比較してＴＦＴのオン抵抗が増加するので、個別電極と共通電極との間に充電される電荷の量が少なくなる。従って、階調電圧が正極性のときの係数Ａ及びＢの値は、階調電圧が負極性のときの係数Ａ及びＢの値よりも大きくすることが望ましい。
【００４３】
１フレーム毎に印加電圧の極性が反転されるフレーム反転方式の場合には、表示タイミング生成部１５が、フレーム毎に階調電圧の極性を反転させる極性反転信号を生成する。これに対し、１ライン毎に印加電圧の極性が反転されるライン反転方式の場合には、表示タイミング生成部１５が、ライン毎に階調電圧の極性を反転させる極性反転信号を生成する。
【００４４】
補正データ生成部１２は、表示タイミング生成部１５によって生成される極性反転信号に従って、フレーム毎又はライン毎に階調電圧の極性に合わせて係数Ａ及びＢの値を変更して、補正データを生成する。これにより、共通電極の寄生抵抗と、階調電圧と、ＴＦＴのオン抵抗との影響によって生じる階調ムラ及び／又はフリッカーを低減することができる。
【００４５】
演算部１４は、画像データ格納部１１に格納されている複数画素分の画像データと、補正データ格納部１３に格納されている複数画素分の補正データとに基づいて、補正された複数画素分の画像データを算出する。さらに、演算部１４は、表示タイミング生成部１５によって生成される極性反転信号に従って、フレーム毎又はライン毎に階調電圧の極性が反転するように画像データを処理する。例えば、共通電極に印加されるコモン電位が７Ｖと一定である場合に、個別電極に印加される階調電圧は、階調１００％の場合に、正極性の１２Ｖと負極性の２Ｖとの間で反転される。
【００４６】
ソース線駆動回路２０は、ＲＡＭ２０１と、複数のＤＡＣ２１１、２１２、２１３、・・・と、複数の電圧バッファー２２１、２２２、２２３・・・とを含んでいる。ＲＡＭ２０１は、演算部１４から入力される画像データを一時的に格納する。ＤＡＣ２１１、２１２、２１３、・・・は、走査タイミング信号に従って、ＲＡＭ２０１から順次読み出される赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の画像データを複数の階調電圧にそれぞれ変換する。
【００４７】
ＤＡＣ２１１、２１２、２１３、・・・から出力される階調電圧は、電圧バッファー２２１、２２２、２２３、・・・にそれぞれ入力される。電圧バッファー２２１、２２２、２２３・・・は、それらの階調電圧をバッファーして、表示パネル１００のソース線Ｓ１、Ｓ２、Ｓ３、・・・にそれぞれ供給する。
【００４８】
ソース線Ｓ１に供給された階調電圧は、第１列のＴＦＴ１１１、１２１、・・・のソースに印加される。ソース線Ｓ２に供給された階調電圧は、第２列のＴＦＴ１１２、１２２、・・・のソースに印加される。ソース線Ｓ３に供給された階調電圧は、第３列のＴＦＴ１１３、１２３、・・・のソースに印加される。
【００４９】
ゲート線駆動回路３０は、走査タイミング信号に従って、ゲート線Ｇ１、Ｇ２、・・・にそれぞれ供給される複数の走査信号を順次ハイレベル（例えば、１５Ｖ）に活性化する。これにより、各ソース線に接続されている複数のＴＦＴの内で、ゲート線がハイレベルとなったＴＦＴがオン状態となり、そのＴＦＴのドレインに接続されている個別電極に階調電圧を印加する。コモン電位生成回路４０は、コモン電位ＣＯＭを生成して、表示パネル１００の共通電極にコモン電位ＣＯＭを印加する。このようにして、表示パネル１００に画像が表示される。
【００５０】
次に、図１に示す画像データ処理回路を用いて実施される画像データ処理方法について、図３を参照しながら説明する。図３は、本発明の一実施形態に係る画像データ処理方法を示すフローチャートである。この画像データ処理方法は、表示パネル１００を含む表示部に供給される画像データを処理する画像データ処理方法である。
【００５１】
図３のステップＳ１において、画像データ処理回路１０が、入力される複数画素分の画像データを画像データ格納部１１に格納する。次に、ステップＳ２において、補正データ生成部１２が、入力される複数画素分の画像データの各々について、表示パネル１００における１ライン中の所定数の画素に印加される階調電圧が階調ムラ及び／又はフリッカーに及ぼす影響を、表示パネル１００における画素の位置及び階調電圧に基づいて補正するための補正データを生成する。
【００５２】
ステップＳ３において、補正データ生成部１２が、ステップＳ２において生成される複数画素分の補正データを補正データ格納部１３に格納する。さらに、ステップＳ４において、演算部１４が、画像データ格納部１１に格納されている複数画素分の画像データと補正データ格納部１３に格納されている複数画素分の補正データとに基づいて、補正された複数画素分の画像データを算出する。
【００５３】
本実施形態によれば、表示領域内のそれぞれの画素の位置において異なる量の階調ムラ及び／又はフリッカーが発生する場合においても、その階調ムラ及び／又はフリッカーを有効に低減することができる。その際に、表示周波数を上げなくても良いので、消費電力や高周波のクロックノイズの増加を抑えることができる。また、表示周波数を高くするための回路やメモリーが不要になるので、コストの上昇を抑えることができる。
【００５４】
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００５５】
１０…画像データ処理回路、１１…画像データ格納部、１２…補正データ生成部、１３…補正データ格納部、１４…演算部、１５…表示タイミング生成部、２０…ソース線駆動回路、２０１…ＲＡＭ、２１１…ＤＡＣ、２２１…電圧バッファー、３０…ゲート線駆動回路、４０…コモン電位生成回路、１００…表示パネル、１０１…表示領域、１１１〜１２３…ＴＦＴ、Ｓ１、Ｓ２、Ｓ３…ソース線、Ｇ１、Ｇ２…ゲート線、Ｐ１〜Ｐ４…共通電位線の接続点
【図１】
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【図２】
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【図３】
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