(57)【要約】【課題】撮像画像の画質を高めることができる撮像装置を得る。【解決手段】第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号を生成する信号生成部と、パルス信号と出力ノードの電圧との間の電圧差を保持する電圧保持部と、パルス信号の遷移に対応して出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成し、出力ノードから出力する電圧設定部と、画素選択信号によって駆動される撮像部とを有する。【選択図】図５
2014023087.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号を生成する信号生成部と、
前記パルス信号と出力ノードの電圧との間の電圧差を保持する電圧保持部と、
前記パルス信号の遷移に対応して前記出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成し、前記出力ノードから出力する電圧設定部と、
前記画素選択信号によって駆動される撮像部と
を備えた撮像装置。
【請求項２】
前記電圧設定部は、オン状態になることにより前記画素選択信号を前記第３の電圧に設定するスイッチを有する
請求項１に記載の撮像装置。
【請求項３】
前記スイッチは、前記パルス信号が前記第２の電圧から前記第１の電圧に遷移するタイミングを含む第１の期間においてオン状態になる
請求項２に記載の撮像装置。
【請求項４】
前記電圧設定部は、オン状態になることにより前記画素選択信号を前記第３の電圧に設定するダイオードを有する
請求項１に記載の撮像装置。
【請求項５】
前記電圧設定部は、オン状態になることにより、前記画素選択信号の電圧をリセットするリセットスイッチをさらに有する
請求項４に記載の撮像装置。
【請求項６】
前記リセットスイッチは、前記パルス信号が前記第２の電圧である期間のうちの第２の期間においてオン状態になる
請求項５に記載の撮像装置。
【請求項７】
前記第２の期間は、前記パルス信号が前記第２の電圧から前記第１の電圧に遷移する直前に設けられている
請求項６に記載の撮像装置。
【請求項８】
前記リセットスイッチは、前記パルス信号に複数のパルスが現れるごとにオン状態になる
請求項６に記載の撮像装置。
【請求項９】
前記電圧設定部は、一端が前記出力ノードに接続され、他端に前記第２の電圧が供給された抵抗素子をさらに有する
請求項４に記載の撮像装置。
【請求項１０】
前記ダイオードのアノードは前記出力ノードに接続され、カソードには前記第３の電圧に対応する電圧が供給されている
請求項４に記載の撮像装置。
【請求項１１】
前記第２の電圧は接地電圧である
請求項１に記載の撮像装置。
【請求項１２】
前記電圧保持部は容量素子を含む
請求項１に記載の撮像装置。
【請求項１３】
第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号と、出力ノードの電圧との間の電圧差を保持し、
前記パルス信号の遷移に対応して前記出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成して、前記出力ノードから出力し、
前記画素選択信号により撮像部を駆動する
撮像装置の駆動方法。
【請求項１４】
撮像装置と、
前記撮像装置により得られた撮像画像を表示する表示装置と
を備え、
前記撮像装置は、
第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号を生成する信号生成部と、
前記パルス信号と出力ノードの電圧との間の電圧差を保持する電圧保持部と、
前記パルス信号の遷移に対応して前記出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成し、前記出力ノードから出力する電圧設定部と、
前記画素選択信号によって駆動される撮像部と
を有する撮像表示システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、光電変換を行う撮像装置、その駆動方法、およびそのような撮像装置を備えた撮像表示システムに関する。
【背景技術】
【０００２】
従来、各画素（撮像画素）に光電変換素子を内蔵する撮像装置として、種々のものが提案されている。例えば特許文献１には、そのような光電変換素子を有する撮像装置の一例として、いわゆる光学式のタッチパネルや、放射線撮像装置などが開示されている。このような撮像装置は、一般に、液晶表示装置などの表示装置と同様に、画素を例えばラインごとに走査することにより撮像を行う。例えば、特許文献２には、画素ラインを駆動するためのゲートパルスを生成する、表示装置用の画素駆動回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３５５６１号公報
【特許文献２】特開平１１−２９６１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、撮像装置では一般に、高画質な撮像画像を取得できることが望まれる。具体的には、例えば、撮像画像における信号雑音比（Ｓ／Ｎ比）が高いことが望まれる。
【０００５】
本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の画質を高めることができる撮像装置、撮像装置の駆動方法、および撮像表示システムを提供することにある。
【課題を解決するための手段】
【０００６】
本開示の撮像装置は、信号生成部と、電圧保持部と、電圧設定部と、撮像部とを備えている。信号生成部は、第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号を生成するものである。電圧保持部は、パルス信号と出力ノードの電圧との間の電圧差を保持するものである。電圧設定部は、パルス信号の遷移に対応して出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成し、出力ノードから出力するものである。撮像部は、画素選択信号によって駆動されるものである。
【０００７】
本開示の撮像装置の駆動方法は、第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号と、出力ノードの電圧との間の電圧差を保持し、パルス信号の遷移に対応して前記出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成して、出力ノードから出力し、画素選択信号により撮像部を駆動するものである。
【０００８】
本開示の撮像表示システムは、撮像装置と、撮像装置により得られた撮像画像を表示する表示装置とを備えている。上記撮像装置は、第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号を生成する信号生成部と、パルス信号と出力ノードの電圧との間の電圧差を保持する電圧保持部と、パルス信号の遷移に対応して出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成し、出力ノードから出力する電圧設定部と、画素選択信号によって駆動される撮像部とを有している。
【０００９】
本開示の撮像装置、撮像装置の駆動方法、および撮像表示システムでは、撮像部は、画素選択信号により駆動される。この画素選択信号は、第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号と出力ノードとの間の電圧差を保持し、パルス信号の遷移に対応して前記出力ノードの電圧を第３の電圧に設定することにより生成される。
【発明の効果】
【００１０】
本開示の撮像装置、撮像装置の駆動方法、および撮像表示システムによれば、第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号と出力ノードとの電圧差を保持し、パルス信号の遷移に対応して前記出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成したので、撮像画像の画質を高めることができる。
【図面の簡単な説明】
【００１１】
【図１】本開示の実施の形態に係る撮像装置の一構成例を表すブロック図である。
【図２】図１に示した撮像部の一構成例を表す説明図である。
【図３】図１に示した画素の一構成例を表す回路図である。
【図４】図１に示した行走査部の一構成例を表すブロック図である。
【図５】第１の実施の形態に係るドライバの一構成例を表す回路図である。
【図６】図５に示したドライバの一動作例を表すタイミング波形図である。
【図７】図１に示した列選択部の一構成例を表すブロック図である。
【図８】図１に示した撮像装置の一動作例を表す模式図である。
【図９】図１に示した撮像装置の一動作状態を表す説明図である。
【図１０】図１に示した撮像装置の他の動作状態を表す説明図である。
【図１１】図１に示した撮像装置の他の動作状態を表す説明図である。
【図１２】図１に示した行走査部の一動作例を表すタイミング波形図である。
【図１３】図１に示した撮像装置の一動作例を表すタイミング波形図である。
【図１４】図１に示した行走査部の一動作例を表すタイミング波形図である。
【図１５】図１に示した撮像部における信号線間のカップリングを説明するための説明図である。
【図１６】図１に示した撮像装置における駆動タイミングの一例を表すタイミング波形図である。
【図１７】第１の実施の形態の変形例に係る撮像装置の一動作状態を表す説明図である。
【図１８】第１の実施の形態の変形例に係る撮像装置における駆動タイミングの一例を表すタイミング波形図である。
【図１９】第１の実施の形態の他の変形例に係る撮像装置における駆動タイミングの一例を表すタイミング波形図である。
【図２０】第１の実施の形態の他の変形例に係る撮像装置における駆動タイミングの一例を表すタイミング波形図である。
【図２１】第１の実施の形態の他の変形例に係る撮像装置における駆動タイミングの一例を表すタイミング波形図である。
【図２２】第１の実施の形態の他の変形例に係る撮像装置の一動作例を表す模式図である。
【図２３】第１の実施の形態の他の変形例に係る撮像装置の一動作例を表す模式図である。
【図２４】第２の実施の形態に係るドライバの一構成例を表す回路図である。
【図２５】図２４に示したドライバの一状態における動作例を表すタイミング波形図である。
【図２６】図２４に示したドライバの他の状態における動作例を表すタイミング波形図である。
【図２７】図２４に示したドライバの一動作例を表すタイミング波形図である。
【図２８】第２の実施の形態の変形例に係る行走査部の一構成例を表すブロック図である。
【図２９】第２の実施の形態の変形例に係るドライバの一構成例を表す回路図である。
【図３０】図２９に示したドライバの一動作例を表すタイミング波形図である。
【図３１】実施の形態を適用した撮像表示システムの一構成例を表す構成図である。
【図３２】図３１に係る撮像部の一構成例を表す説明図である。
【図３３】変形例に係るドライバの一構成例を表す回路図である。
【図３４】変形例に係る画素の一構成例を表す回路図である。
【図３５】変形例に係るチャージアンプの一構成例を表す回路図である。
【図３６】変形例に係る列選択部の一構成例を表す回路図である。
【図３７】図３６に示したＣＤＳ回路および差動増幅回路の一構成例を表す回路図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例
【００１３】
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る撮像装置の一構成例を表すものである。撮像装置１は、撮像光に基づいて被写体の情報を読み取る（被写体を撮像する）装置である。なお、本開示の実施の形態に係る撮像装置の駆動方法、および撮像表示システムは、本実施の形態により具現化されるので、併せて説明する。
【００１４】
撮像装置１は、撮像部１１と、システム制御部１６と、行走査部１３と、Ａ／Ｄ（Analog/Digital）変換部１４と、列走査部１５とを備えている。
【００１５】
撮像部１１は、入射した撮像光に応じて電気信号を発生させるものである。この撮像部１１では、入射した撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部（後述する光電変換素子２１）を有する画素（撮像画素）２０が、マトリックス状に２次元配置されている。なお、図１中に示したように、以下、撮像部１１内における水平方向を“Ｈ”方向とし、垂直方向を“Ｖ”方向として説明する。
【００１６】
図２は、この撮像部１１の概略構成例を表したものである。撮像部１１には、上記した複数の画素２０が配置された光電変換層１１１が設けられている。この光電変換層１１１では、図中に示したように、入射した撮像光Ｌinに基づく光電変換（撮像光Ｌinから信号電荷への変換）がなされるようになっている。
【００１７】
図３は、画素２０の回路構成例を表したものである。この画素２０は、１つの光電変換素子２１と、１つのトランジスタ２２とを有している。この画素２０にはまた、Ｈ方向に沿って延在する読出制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
【００１８】
光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードからなり、前述したように、入射光（撮像光Ｌin）の光量に応じた電荷量の信号電荷を発生させるものである。この例では、光電変換素子２１は、アノードは接地され、カソードは、蓄積ノードＮ１を介してトランジスタ２２に接続されている。この蓄積ノードＮ１には、主に光電変換素子２１の寄生容量により構成される蓄積ノード容量Ｃｓが接続されている。この蓄積ノード容量Ｃｓは、光電変換素子２１と並列に接続されている。
【００１９】
トランジスタ２２は、読出制御線Ｌreadを介して供給される行走査信号Ｖreadに応じてオン状態となることにより、光電変換素子２１により得られた信号電荷を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、この例ではＮチャネル型（Ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。ただし、トランジスタ２２がＰチャネル型（Ｐ型）の電界効果トランジスタにより構成されていてもよい。このトランジスタ２２は、例えば、微結晶シリコン（Ｓｉ）、多結晶シリコン（ポリシリコン）、アモルファスシリコン等のシリコン系半導体を用いて構成することができる。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体を用いて構成してもよい。微結晶シリコン、多結晶シリコンおよび酸化物半導体は、非晶質シリコン（アモルファスシリコン）と比べて移動度μが高いため、例えばトランジスタ２２による信号電荷の高速読み出しが可能となる。この画素２０では、トランジスタ２２は、ゲートが読出制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが光電変換素子２１のカソード（蓄積ノードＮ１）に接続されている。
【００２０】
図１に示したシステム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４、および列走査部１５の動作を制御するものである。具体的には、このシステム制御部１６は、タイミングジェネレータを有しており、このタイミングジェネレータが生成する各種タイミング信号（制御信号）を基に、これらの回路がお互いに同期して動作するように制御を行うようになっている。
【００２１】
行走査部１３は、撮像部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行うものである。具体的には、行走査部１３は、後述するように、読出駆動Ｄreadの対象となる行や、リセット駆動Ｄresetの対象となる行を、順次選択する。その際、この行走査部１３は、読出制御線Ｌreadを介して行走査信号Ｖreadを各画素２０へ供給することによって、線順次走査を行うようになっている。
【００２２】
図４は、行走査部１３の一構成例を表すものである。行走査部１３は、制御部３１と、シフトレジスタ３２と、複数の駆動回路３３を有する駆動部１３３とを備えている。これらの回路は、例えば、結晶シリコンを用いて形成してもよいし、ポリシリコンを用いて構成してもよい。
【００２３】
制御部３１は、システム制御部１６から供給されるタイミング信号（図示せず）に基づいて、シフトレジスタ３２および駆動部１３３を制御するものである。制御部３１は、この駆動部１３３を制御する際、制御信号ＣＯ１，ＣＯ２，ＣＥ１，ＣＥ２を生成し、これらの制御信号により駆動部１３３を制御するようになっている。この例では、制御信号ＣＯ１，ＣＯ２は、撮像部１１における奇数行の画素ラインに対する駆動を制御するための制御信号であり、制御信号ＣＥ１，ＣＥ２は、偶数行の画素ラインに対する駆動を制御するための制御信号である。
【００２４】
シフトレジスタ３２は、制御部３１から供給される制御信号に基づいて、撮像部１１における、駆動対象となる画素ラインを選択するための走査信号Ｓｓを生成するものである。この例では、各走査信号Ｓｓは、２本の画素ラインに対応するものである。具体的には、例えば、ｋ番目の走査信号Ｓｓ（ｋ）は、（２ｋ−１）行目（奇数行目）および（２ｋ）行目（偶数行目）の画素ラインに対応するものである。
【００２５】
なお、この例では、シフトレジスタ３２を用いたが、これに限定されるものではなく、これに代えて、例えば、アドレス信号に基づいて走査信号Ｓｓを生成するアドレスデコーダを用いて構成してもよい。このアドレスデコーダは、例えば、撮像部１１における画素ライン数が少ない場合に用いることができる。
【００２６】
駆動部１３３は、シフトレジスタ３２から供給される走査信号Ｓｓ、および制御信号ＣＯ１，ＣＯ２，ＣＥ１，ＣＥ２に基づいて、行走査信号Ｖreadを生成するものである。駆動回路３３は、それぞれ、読出制御線Ｌreadに対応して設けられている。具体的には、（２ｋ−１）番目の駆動回路３３（２ｋ−１）は、走査信号Ｓｓ（ｋ）と、制御信号ＣＯ１，ＣＯ２に基づいて、行走査信号Ｖread（２ｋ−１）を生成し、その行走査信号Ｖread（２ｋ−１）を読出制御線Ｌread（２ｋ−１）に供給する。また、（２ｋ）番目の駆動回路３３（２ｋ）は、走査信号Ｓｓ（ｋ）と、制御信号ＣＥ１，ＣＥ２に基づいて、行走査信号Ｖread（２ｋ）を生成し、その行走査信号Ｖread（２ｋ）を読出制御線Ｌread（２ｋ）に供給するようになっている。
【００２７】
駆動回路３３は、論理積回路３４と、反転論理積回路３５と、ドライバ３６とを有している。以下に、（２ｋ−１）番目の駆動回路３３（２ｋ−１）を例に説明する。なお、（２ｋ）番目の駆動回路３３（２ｋ）についても、制御信号ＣＯ１の代わりに制御信号ＣＥ１を用い、制御信号ＣＯ２の代わりに制御信号ＣＥ２を用いることを除き、同様である。
【００２８】
論理積回路３４は、シフトレジスタ３２から供給された走査信号Ｓｓ（ｋ）、および制御部３１から供給された制御信号ＣＯ１の論理積（ＡＮＤ）を生成して信号Ｓ１として出力するものである。反転論理積回路３５は、走査信号Ｓｓ（ｋ）、および制御部３１から供給された制御信号ＣＯ２の論理積（ＡＮＤ）の反転論理を生成して信号Ｓ２として出力するものである。ドライバ３６は、信号Ｓ１，Ｓ２に基づいて行走査信号Ｖread（２ｋ−１）を生成するものである。
【００２９】
図５は、ドライバ３６の一構成例を表すものである。ドライバ３６は、バッファ回路４１と、容量素子４２と、トランジスタ４３とを有している。バッファ回路４１は、信号Ｓ１に基づいて、高レベル電圧が電圧ＶＤＤ１であり、低レベル電圧が接地電圧ＧＮＤである信号Ｓboutを生成するものである。ここで、接地電圧ＧＮＤは、システムの基準電圧となるものであり、その観点から、他の電圧（例えば電圧ＶＤＤ１）に比べて、低ノイズなものである。容量素子４２は、一端がバッファ回路４１の出力端子に接続され、他端がトランジスタ４３に接続されるとともにドライバ３６の出力端子に接続されている。トランジスタ４３は、この例ではＰチャネル型の電界効果トランジスタにより構成されており、ゲートには信号Ｓ２が供給され、ソースには電圧ＶＤＤ２が供給され、ドレインは容量素子４２の他端に接続されるとともにドライバ３６の出力端子に接続されている。ここで、電圧ＶＤＤ１は、例えば１２Ｖであり、電圧ＶＤＤ２は、例えば８Ｖである。このドライバ３６またはその一部は、例えば、他の回路と同一チップまたは同一基板上に形成されていてもよいし、別のチップまたは別の基板上に形成されていてもよい。
【００３０】
図６は、ドライバ３６のタイミング波形例を表すものであり、（Ａ）は信号Ｓ１の波形を示し、（Ｂ）は信号Ｓboutの波形を示し、（Ｃ）は信号Ｓ２の波形を示し、（Ｄ）は行走査信号Ｖreadの波形を示す。
【００３１】
まず、タイミングｔ１において、信号Ｓ２が高レベルから低レベルに変化する（図６（Ｃ））。これにより、トランジスタ４３がオフ状態からオン状態に変化し、行走査信号Ｖreadは電圧ＶＤＤ２（高レベル電圧ＶＨ）に設定される（図６（Ｄ））。
【００３２】
次に、タイミングｔ２において、信号Ｓ１が低レベルから高レベルに変化する（図６（Ａ））。これにより、バッファ回路４１の出力信号Ｓboutは、低レベル（接地電圧ＧＮＤ）から高レベル（電圧ＶＤＤ１）に変化する（図６（Ｂ））。このとき、トランジスタ４３はオン状態を維持するため、行走査信号Ｖreadは電圧ＶＤＤ２を維持する（図６（Ｄ））。
【００３３】
次に、タイミングｔ３において、信号Ｓ２が低レベルから高レベルに変化する（図６（Ｃ））。これにより、トランジスタ４３はオン状態からオフ状態に変化し、ドライバ３６の出力はフローティング状態になるため、行走査信号Ｖreadは電圧ＶＤＤ２を維持する（図６（Ｄ））。
【００３４】
次に、タイミングｔ４において、信号Ｓ１が高レベルから低レベルに変化する（図６（Ａ））。これにより、バッファ回路４１の出力信号Ｓboutは、高レベル（電圧ＶＤＤ１）から低レベル（接地電圧ＧＮＤ）に変化し（図６（Ｂ））、これに応じて、行走査信号Ｖreadは、高レベル電圧ＶＨ（電圧ＶＤＤ２）から低レベル電圧ＶＬ（電圧ＶＤＤ２−電圧ＶＤＤ１）へ変化する（図６（Ｄ））。
【００３５】
このように、行走査信号Ｖreadは、信号Ｓ２の立ち下がりにより立ち上がり、信号Ｓ１の立ち下がりにより立ち下がるようになっている。
【００３６】
Ａ／Ｄ変換部１４は、図１に示したように、複数（ここでは４本）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力した信号電圧（信号電荷）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力されるようになっている。
【００３７】
図７は、列選択部１７の一構成例を表すものである。各列選択部１７は、チャージアンプ５１と、Ｓ／Ｈ（Sample/Hold）回路５３と、マルチプレクサ５４と、Ａ／Ｄコンバータ５５とを有している。これらのうち、チャージアンプ５１とＳ／Ｈ回路５３は、信号線Ｌsigごとに１つずつ設けられ、一方、マルチプレクサ５４およびＡ／Ｄコンバータ５５は、列選択部１７全体として１つ設けられている。
【００３８】
チャージアンプ５１は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。チャージアンプ５１は、オペアンプ５２と、容量素子Ｃ１と、スイッチＳＷ１とを有している。オペアンプ５２は、負側（−側）の入力端子に信号線Ｌsigが接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。また、オペアンプ５２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。すなわち、容量素子Ｃ１の一方の端子がオペアンプ５２の負側の入力端子に接続され、他方の端子がオペアンプ５２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がオペアンプ５２の負側の入力端子に接続され、他方の端子がオペアンプ５２の出力端子に接続されている。なお、このスイッチＳＷ１のオンオフ状態は、システム制御部１６から供給される制御信号（アンプリセット制御信号Ｖcarst）によって制御されるようになっている。チャージアンプ５１は、このような構成により、信号電荷を電圧に変換し、電圧Ｖcaを出力するようになっている。
【００３９】
Ｓ／Ｈ回路５３は、チャージアンプ５１の後段に配置されており、チャージアンプ５１から出力された電圧Ｖcaを一時的に保持する回路である。
【００４０】
マルチプレクサ５４は、各Ｓ／Ｈ回路５３からの出力信号を時分割的に選択し出力する回路である。マルチプレクサ５４は、４つのスイッチＳＷ２を有している。これらの４つのスイッチＳＷ２の一端は、４つのＳ／Ｈ回路５３の出力とそれぞれ接続され、これらの４つのスイッチＳＷ２の他端は、互いに接続されるとともに、マルチプレクサ５４の出力端子に接続されている。これらの４つのスイッチＳＷ２は、列走査部１５による走査駆動に従って、順次オン状態になるように制御されるようになっている。
【００４１】
Ａ／Ｄコンバータ５５は、マルチプレクサ５４の出力電圧に基づいてＡ／Ｄ変換を行うことにより、出力データＤoutを生成して出力する回路である。
【００４２】
列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（出力データＤout）が、順番に外部へ出力されるようになっている。
【００４３】
ここで、バッファ回路４１は、本開示における「信号生成部」の一具体例に対応する。容量素子４２は、本開示における「電圧保持部」の一具体例に対応する。トランジスタ４３は、本開示における「電圧設定部」の一具体例に対応する。電圧ＶＤＤ１は、本開示における「第１の電圧」の一具体例に対応し、接地電圧ＧＮＤは、本開示における「第２の電圧」の一具体例に対応し、電圧ＶＤＤ２は、本開示における「第３の電圧」の一具体例に対応する。
【００４４】
［動作および作用］
続いて、本実施の形態の撮像装置１の動作および作用について説明する。
【００４５】
（全体動作概要）
まず、図１〜７等を参照して、撮像装置１の全体動作概要を説明する。この撮像装置１では、図２に示したように、撮像光Ｌinが撮像部１１へ入射すると、光電変換層１１１（図３に示した各画素２０内の光電変換素子２１）が、この撮像光Ｌinを信号電荷に変換（光電変換）する。この光電変換によって発生した信号電荷により、蓄積ノードＮ１では蓄積ノード容量Ｃｓに応じた電圧変化が生じる。具体的には、蓄積ノード容量Ｃｓに蓄積した信号電荷をｑとすると、蓄積ノードＮ１では（ｑ／Ｃｓ）の分だけ電圧が低下する。このような電圧変化に応じて、トランジスタ２２のドレインには入力電圧Ｖin（信号電荷に対応した電圧）が印加される。この入力電圧Ｖinは、読出制御線Ｌreadから供給される行走査信号Ｖreadに応じてトランジスタ２２がオン状態になると、その電荷が画素２０から信号線Ｌsigへ読み出される。
【００４６】
このようにして読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷ごとに、チャージアンプ５１がＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（電圧Ｖca）が、Ｓ／Ｈ回路５３およびマルチプレクサ５４を介してＡ／Ｄコンバータ５５に順次供給される。そして、Ａ／Ｄコンバータ５５は、この電圧Ｖcaに対してＡ／Ｄ変換を行い、デジタル信号からなる出力データＤout（撮像信号）を生成する。このようにして、各列選択部１７は、出力データＤoutを順番に出力し、外部へ伝送する。
【００４７】
（撮像装置１の詳細動作）
図８は、撮像装置１における走査動作のタイミング図を表すものである。縦軸は、走査方向（Ｖ方向）の位置を示す。
【００４８】
タイミングｔ１１において、１垂直期間Ｔｖが開始する。まず、タイミングｔ１１〜ｔ１２の期間（リセット走査期間Ｔreset）において、撮像装置１は、リセット駆動Ｄresetを順次行うことにより、撮像部１１の各画素２０を線順次走査によりリセットする（画素リセット動作）。
【００４９】
図９は、リセット駆動Ｄresetの対象となっている画素２０、およびチャージアンプ５１の状態を表すものである。この図では、説明の便宜上、トランジスタ２２を、オンオフ状態を示すスイッチとして表している。この画素２０では、読出制御線Ｌreadに高レベル（高レベル電圧ＶＨ）の行走査信号Ｖreadが印加されることにより、トランジスタ２２がオン状態になる。また、チャージアンプ５１では、アンプリセット制御信号Ｖcarstに従い、スイッチＳＷ１がオン状態になる。これにより、容量素子Ｃ１の両端間の電圧がリセットされる（アンプリセット動作）。また、このとき、チャージアンプ５１は、ボルテージフォロワ回路として機能し、この帰還動作（フィードバック動作）により、オペアンプ５２の負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなる。このリセット電圧Ｖrstは、信号線Ｌsigおよびトランジスタ２２を介して蓄積ノードＮ１に供給される。よって、画素２０の蓄積ノード電圧Ｖｎは、リセット電圧Ｖrstに設定される（画素リセット動作）。
【００５０】
次に、タイミングｔ１２〜ｔ１３の期間（露光期間Ｔex）において、撮像部１１の各画素２０は露光される。
【００５１】
図１０は、露光期間Ｔexにおける画素２０およびチャージアンプ５１の状態を表すものである。露光期間Ｔexでは、各画素２０は、読出制御線Ｌreadに低レベル（低レベル電圧ＶＬ）の行走査信号Ｖreadが印加されることにより、トランジスタ２２がオフ状態になる。これにより、画素２０内の光電変換素子２１へ撮像光Ｌinが入射すると、その撮像光Ｌinに応じて蓄積ノード容量Ｃｓに信号電荷が蓄積される。一方、チャージアンプ５１では、露光期間Ｔexでは、アンプリセット制御信号Ｖcarstに従い、スイッチＳＷ１がオン状態を維持する。これにより、容量素子Ｃ１はリセット状態を維持するとともに、チャージアンプ５１はボルテージフォロワ回路として機能し続ける。
【００５２】
次に、タイミングｔ１３〜ｔ１５の期間（読出走査期間Ｔread）において、撮像装置１は、読出駆動Ｄreadを順次行うことにより、撮像部１１の各画素２０から信号電荷を順次読み出す。
【００５３】
図１１は、読出駆動Ｄreadの対象となっている画素２０、およびチャージアンプ５１の状態を表すものである。この画素２０では、読出制御線Ｌreadに高レベル（高レベル電圧ＶＨ）の行走査信号Ｖreadが印加されることにより、トランジスタ２２がオン状態になる。また、チャージアンプ５１では、アンプリセット制御信号Ｖcarstに従い、スイッチＳＷ１がオフ状態になる。これにより、まず、画素２０内の蓄積ノード容量Ｃｓから信号線Ｌsig側へ信号電荷が読み出され（図中の矢印Ｐ１１参照）、チャージアンプ５１へ入力される。このチャージアンプ５１へ入力された信号電荷は、スイッチＳＷ１がオフ状態になっているため、容量素子Ｃ１に蓄積され、その蓄積電荷に応じた信号電圧（電圧Ｖca）がチャージアンプ５１から出力される。このようにしてチャージアンプ５１において、信号電荷から信号電圧への変換（Ｑ−Ｖ変換）がなされる。
【００５４】
また、この読出駆動Ｄreadにおいて、画素２０の蓄積ノード電圧Ｖｎは、信号線Ｌsigおよびトランジスタ２２を介してリセット電圧Ｖrstに設定される。すなわち、チャージアンプ５１では、帰還動作（フィードバック動作）により仮想短絡（バーチャル・ショート）が生じ、オペアンプ５２の負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなる。このリセット電圧Ｖrstは、信号線Ｌsigおよびトランジスタ２２を介して蓄積ノードＮ１に供給される。よって、画素２０の蓄積ノード電圧Ｖｎは、リセット電圧Ｖrstに設定される。すなわち、この読出駆動Ｄreadは、撮像部１１の各画素２０から信号電荷を読み出すとともに、各画素２０をリセット（画素リセット動作）することとなる。
【００５５】
そしてタイミングｔ１５において、１垂直期間Ｔｖが終了する。
【００５６】
撮像装置１では、この１垂直期間Ｔｖと一部が重なるようなタイミングで、次の１垂直期間Ｔｖが開始する。具体的には、撮像装置１では、タイミングｔ１３〜ｔ１５の読出走査期間Ｔread内のタイミングｔ１４から、次の１垂直期間Ｔｖにおけるリセット走査期間Ｔresetが開始する。このリセット駆動Ｄreset（図９）により、画素２０の蓄積ノード電圧Ｖｎは、リセット電圧Ｖrstに設定されるとともに（画素リセット動作）、直前の読出駆動Ｄreadによって容量素子Ｃ１に蓄積された電荷は、スイッチＳＷ１がオン状態になることによりリセットされる（アンプリセット動作）。
【００５７】
（画素２０における残留電荷の低減について）
このように、撮像装置１では、読出駆動Ｄreadにより画素リセット動作を行い、続くリセット駆動Ｄresetにおいて再度画素リセット動作を行う。これにより、読出駆動Ｄreadにおいてリセットした後に、このリセット動作前に蓄積された信号電荷の一部が残留電荷として画素２０内に残存した場合であっても、続くリセット駆動Ｄresetにより再度リセットすることにより残留電荷を減らすことができる。このため、残留電荷に起因した残像により、撮像画質が低下するおそれを低減することができる。以下に、この残留電荷の低減について詳細に説明する。
【００５８】
図１２は、読出駆動Ｄreadおよびリセット駆動Ｄresetにおける行走査信号Ｖreadのタイミング波形図の一例を表すものである。この図１２は、図８に示したタイミングｔ１３〜ｔ１６の期間における動作を表すものである。ここで、図１２（Ａ）〜（Ｃ）は、撮像部１１における最上部付近の３本の読出制御線Ｌread（１）〜Ｌread（３）における行走査信号Ｖread（１）〜Ｖread（３）の波形を示し、図１２（Ｄ）〜（Ｆ）は、最下部付近の３本の読出制御線Ｌread（Ｎ−２）〜Ｌread（Ｎ）における行走査信号Ｖread（Ｎ−２）〜Ｖread（Ｎ）の波形を示す。
【００５９】
図１２に示したように、行走査部１３は、読出走査期間Ｔreadにおいて、読出駆動Ｄreadを行い、読出制御線Ｌread（１）〜Ｌread（Ｎ）に対してパルスＰreadを順次Ｖread（１）〜Ｖread（Ｎ）として印加する。同様に、行走査部１３は、リセット走査期間Ｔresetにおいて、リセット駆動Ｄresetを行い、読出制御線Ｌread（１）〜Ｌread（Ｎ）に対してパルスＰresetを順次Ｖread（１）〜Ｖread（Ｎ）として印加する。
【００６０】
図１３は、ある画素２０における動作のタイミング図を表すものであり、（Ａ）は行走査信号Ｖreadの波形を示し、（Ｂ）はチャージアンプ５１の出力電圧Ｖcaの波形を示し、（Ｃ）は信号線Ｌsigの電圧Ｖsigの波形を示し、（Ｄ）は蓄積ノード電圧Ｖｎの波形を示す。この図１３は、１垂直期間Ｔｖを含む期間についての動作を表すものである。
【００６１】
この１フレーム期間Ｔｖでは、まず、タイミングｔ２１〜ｔ２２の露光期間Ｔexにおいて、図１０に示したように露光動作が行われる。すなわち、撮像光Ｌinが撮像部１１へ入射すると、各画素２０内の光電変換素子２１では、この撮像光Ｌinが信号電荷に変換（光電変換）される。そして、この信号電荷が画素２０内の蓄積ノード容量Ｃｓに蓄積され、蓄積ノード電圧Ｖｎが徐々に変化する（図１３中の矢印Ｐ３１参照）。
【００６２】
次に、タイミングｔ２３〜ｔ２４の期間では、図１１に示したように読出駆動Ｄreadが行われる。すなわち、画素２０から信号電荷を読み出す動作と、この画素２０内の信号電荷をリセットする画素リセット動作とが、実質的に同時に行われる。画素２０から読み出された信号電荷は、チャージアンプ５１においてＱ−Ｖ変換され、電圧Ｖcaとして出力される。そして、Ｓ／Ｈ回路５３は、この電圧Ｖcaを一時的に保持する。
【００６３】
次に、タイミングｔ２５において、チャージアンプ５１におけるスイッチＳＷ１がオン状態となることにより、この容量素子Ｃ１に蓄積された電荷がリセットされる。すなわち、チャージアンプ５１のリセット動作（アンプリセット動作）が行われる。
【００６４】
次に、タイミングｔ２５〜ｔ２６の期間（信号変換期間Ｔad）において、マルチプレクサ５４およびＡ／Ｄコンバータ５５が、各Ｓ／Ｈ回路５３が保持している電圧Ｖcaを順次デジタル信号に変換し、出力データＤoutとして出力する。
【００６５】
ここで、タイミングｔ２４〜ｔ２７の期間において、図１３中の矢印Ｐ３２で示したように、この１回目の画素リセット動作後において蓄積ノード電圧Ｖｎが徐々に低下している。これは、残留電荷が発生しているためである。
【００６６】
次に、タイミングｔ２７〜ｔ２８の期間において、図９に示したようにリセット駆動Ｄresetが行われる。すなわち、この画素２０内の信号電荷をリセットする画素リセット動作が行われる。
【００６７】
このようにして撮像装置１では、画素リセット動作が、１垂直期間Ｔｖ内で間欠的に複数回（この例では２回）行われる。これにより、１回目の画素リセット動作後における画素２０内の残留電荷（信号電荷の残存量）がより確実にリセットされ、そのような残留電荷が低減される（図１３中に示した矢印Ｐ３３参照）。
【００６８】
なお、このような複数回の画素リセット動作（線順次リセット駆動）は、例えば１水平期間（１水平走査期間：一例として３２μｓ程度）を超える期間に亘って間欠的に行われるようにするのが望ましい。これは、以下の理由によるものである。すなわち、例えばＰＩＮ型のフォトダイオードにおける状態遷移には、数百μｓ程度の時間がかかる。このことから、例えば１００μｓ程度の時間、リセット電圧Ｖrstを連続的または間欠的に蓄積ノードＮ１に与えることで、残留電荷の発生を低減することができると考えられる。ただし、実際には、このリセット電圧Ｖrstを与える期間が１水平期間（例えば３２μｓ程度）を超えると残留電荷が大きく減少し始めることが、実験等により確認されている。
【００６９】
（行走査信号Ｖreadの雑音の低減について）
図１２等で説明したように、撮像装置１では、読出走査期間ＴreadにおいてパルスＰreadを読出制御線Ｌreadに順次印加し、リセット走査期間ＴresetにおいてパルスＰresetを読出制御線Ｌreadに順次印加することにより走査駆動が行われる。その際、駆動回路３３を、低雑音な行走査信号Ｖreadを生成するように構成したので、撮像画像の画質を高めることができる。以下に、行走査信号Ｖreadの雑音の低減について、詳細に説明する。
【００７０】
まず、行走査信号Ｖreadの雑音の低減についての説明に先立ち、行走査部１３の動作について説明する。
【００７１】
図１４は、行走査部１３のタイミング波形図の一例を表すものであり、（Ａ）は走査信号Ｓｓの波形を示し、（Ｂ）〜（Ｅ）は制御信号ＣＯ１，ＣＯ２，ＣＥ１，ＣＥ２の波形をそれぞれ示し、（Ｆ），（Ｇ）は駆動回路３３（２ｋ−１）における信号Ｓ１（信号Ｓ１（２ｋ−１）），信号Ｓ２（信号Ｓ２（２ｋ−１））の波形をそれぞれ示し、（Ｈ），（Ｉ）は駆動回路３３（２ｋ）における信号Ｓ１（信号Ｓ１（２ｋ）），信号Ｓ２（信号Ｓ２（２ｋ））の波形をそれぞれ示し、（Ｊ）は行走査信号Ｖreadの波形を示す。
【００７２】
まず、タイミングｔ３１において、シフトレジスタ３２は、走査信号Ｓｓ（ｋ）を低レベルから高レベルに変化させる（図１４（Ａ））。
【００７３】
次に、制御部３１は、タイミングｔ３２〜ｔ３３の期間において、制御信号ＣＯ１，ＣＯ２としてパルスを出力する（図１４（Ｂ），（Ｃ））。具体的には、まず、制御部３１は、タイミングｔ３２において制御信号ＣＯ２を低レベルから高レベルに変化させる（図１４（Ｃ））。これに応じて、駆動回路３３（２ｋ−１）内の反転論理積回路３５（２ｋ−１）は、信号Ｓ２（２ｋ−１）を高レベルから低レベルに変化させる（図１４（Ｇ））。次に、制御部３１は、制御信号ＣＯ１を低レベルから高レベルに変化させる（図１４（Ｂ））。これに応じて、駆動回路３３（２ｋ−１）内の論理積回路３４（２ｋ−１）は、信号Ｓ１（２ｋ−１）を低レベルから高レベルに変化させる（図１４（Ｆ））。次に、制御部３１は、制御信号ＣＯ２を高レベルから低レベルに変化させ（図１４（Ｃ））、これに応じて、反転論理積回路３５（２ｋ−１）は、信号Ｓ２（２ｋ−１）を低レベルから高レベルに変化させる（図１４（Ｇ））。次に、制御部３１は、制御信号ＣＯ１を高レベルから低レベルに変化させ（図１４（Ｂ））、これに応じて、論理積回路３４（２ｋ−１）は、信号Ｓ１（２ｋ−１）を高レベルから低レベルに変化させる（図１４（Ｆ））。駆動回路３３（２ｋ−１）内のドライバ３６（２ｋ−１）は、これらの信号Ｓ１（２ｋ−１），Ｓ２（２ｋ−１）に基づいて、図６に示したように、行走査信号Ｖread（２ｋ−１）を生成する（図１４（Ｊ））。
【００７４】
次に、制御部３１は、タイミングｔ３４〜ｔ３５の期間において、同様に、制御信号ＣＥ１，ＣＥ２としてパルスを出力する（図１４（Ｄ），（Ｅ））。具体的には、まず、制御部３１は、タイミングｔ３４において制御信号ＣＥ２を低レベルから高レベルに変化させる（図１４（Ｅ））。これに応じて、駆動回路３３（２ｋ）内の反転論理積回路３５（２ｋ）は、信号Ｓ２（２ｋ）を高レベルから低レベルに変化させる（図１４（Ｉ））。次に、制御部３１は、制御信号ＣＥ１を低レベルから高レベルに変化させる（図１４（Ｄ））。これに応じて、駆動回路３３（２ｋ）内の論理積回路３４（２ｋ）は、信号Ｓ１（２ｋ）を低レベルから高レベルに変化させる（図１４（Ｈ））。次に、制御部３１は、制御信号ＣＥ２を高レベルから低レベルに変化させ（図１４（Ｅ））、これに応じて、反転論理積回路３５（２ｋ）は、信号Ｓ２（２ｋ）を低レベルから高レベルに変化させる（図１４（Ｉ））。次に、制御部３１は、制御信号ＣＥ１を高レベルから低レベルに変化させ（図１４（Ｄ））、これに応じて、論理積回路３４（２ｋ）は、信号Ｓ１（２ｋ）を高レベルから低レベルに変化させる（図１４（Ｈ））。駆動回路３３（２ｋ）内のドライバ３６（２ｋ）は、これらの信号Ｓ１（２ｋ），Ｓ２（２ｋ）に基づいて、図６に示したように、行走査信号Ｖread（２ｋ）を生成する（図１４（Ｊ））。
【００７５】
次に、タイミングｔ４１において、シフトレジスタ３２は、走査信号Ｓｓ（ｋ）を高レベルから低レベルに変化させるとともに、走査信号Ｓｓ（ｋ＋１）を低レベルから高レベルに変化させる（図１４（Ａ））。そして、同様にタイミングｔ４２〜ｔ４３の期間において、制御部３１が、制御信号ＣＯ１，ＣＯ２を生成し、駆動回路３３（２ｋ＋１）が行走査信号Ｖread（２ｋ＋１）を出力する（図１４（Ｊ））。その後、同様にタイミングｔ４４〜ｔ４５の期間において、制御部３１が、制御信号ＣＥ１，ＣＥ２を生成し、駆動回路３３（２ｋ＋２）が行走査信号Ｖread（２ｋ＋２）を出力する（図１４（Ｊ））。
【００７６】
このようにして、行走査部１３は、パルスを順次生成して、行走査信号Ｖread（１）〜Ｖread（Ｎ）として出力する。
【００７７】
図１５は、行走査信号Ｖreadのノイズの信号線Ｌsigへの伝搬を表すものである。行走査信号Ｖreadを伝える読出制御線Ｌreadと信号線Ｌsigとの間には、配線間の寄生容量Ｃｐや、トランジスタ２２のゲート・ソース容量Ｃgs（図示せず）などが存在する。よって、Ｖread（１）〜Ｖread（Ｎ）のノイズは、これらの容量を介して信号線Ｌsigへ伝搬する。
【００７８】
その際、撮像装置１では、駆動回路３３のバッファ回路４１が出力する信号Ｓboutの低レベルを接地電圧ＧＮＤレベルにしたので、信号線Ｌsigに現れるノイズを低減することができる。
【００７９】
すなわち、駆動回路３３は、図６に示したように、タイミングｔ１〜ｔ３の期間では、信号Ｓ２が低レベルになることによりトランジスタ４３がオン状態になり、行走査信号Ｖreadは電圧ＶＤＤ２に設定される。一方、それ以外の期間では、行走査信号Ｖreadは、信号Ｓboutと同様の波形になる。言い換えれば、行走査信号Ｖreadの低レベルは、信号Ｓboutの低レベルと対応としている。つまり、行走査信号Ｖreadの低レベル電圧ＶＬには、信号Ｓboutの低レベル電圧（接地電圧ＧＮＤ）におけるノイズが重畳される。この接地電圧ＧＮＤは、システムの基準電圧となるものであり低ノイズなものであるので、行走査信号Ｖreadの低レベル電圧ＶＬは低ノイズとなる。
【００８０】
そして、行走査信号Ｖreadは、図１２，１４（Ｊ）に示したように、パルスが生じているラインを除き、殆どが低レベル（低レベル電圧ＶＬ）になる。つまり、読出制御線Ｌreadの殆どには、低ノイズの信号が印加される。これにより、信号線Ｌsigに現れるノイズを低減することができる。
【００８１】
すなわち、仮に、駆動回路３３が、低レベル電圧ＶＬおよび高レベル電圧ＶＨを生成する電源回路を有し、その電源回路で生成された電圧を用いて行走査信号Ｖreadを直接生成する場合には、その低レベル電圧ＶＬにはある程度のノイズが生じるおそれがある。この場合には、それらのノイズが寄生容量Ｃｐなどを介して信号線Ｌsigに伝搬し、信号線Ｌsigの信号の信号雑音比が悪化し、撮像画質もまた悪化するおそれがある。
【００８２】
一方、撮像装置１では、図５に示したように、電圧ＶＤＤ１と接地電圧ＧＮＤとの間で遷移する信号Ｓboutを生成し、この信号Ｓboutを容量素子４２でレベルシフトすることにより行走査信号Ｖreadを生成するようにしたので、行走査信号Ｖreadの低レベル電圧ＶＬに現れるノイズを低減することができ、撮像画像の画質を高めることができる。
【００８３】
（読出駆動Ｄreadおよびリセット駆動Ｄresetのタイミング等について）
図１３等で説明したように、撮像装置１では、チャージアンプ５１がＱ−Ｖ変換した後に、信号変換期間Ｔadにおいて、マルチプレクサ５４およびＡ／Ｄコンバータ５５が、各Ｓ／Ｈ回路５３が保持している電圧Ｖcaを順次デジタル信号に変換する。この信号変換期間Ｔadでは、マルチプレクサ５４およびＡ／Ｄコンバータ５５の動作に起因して、電源電圧にノイズが発生することがある。すなわち、例えば、マルチプレクサ５４内のスイッチＳＷ２がオン状態とオフ状態との間で切り換わるときに、電源にノイズ（スイッチングノイズ）が生じやすい。また、Ａ／Ｄコンバータ５５は、デジタル信号を扱う回路部分を有しているため、電源ノイズを発生しやすい。これは、デジタル信号は、２つの電圧レベル（高レベルおよび低レベル）を切り替えることによって得られることから、これらの電圧レベル間での切り換え時に、高周波成分のノイズが発生するためである。アナログ系の電源とデジタル系の電源が別々に設けられている場合は、アナログ系の電源への影響をある程度は抑えられるものの、多少影響を及ぼす場合がある。特に、Ａ／Ｄコンバータは、アナログ系の回路とデジタル系の回路とか互いに近くに配置されるため、アナログ系の電源への影響が大きくなる。このように電源にノイズが生じる場合には、撮像画質が低下してしまうおそれがある。そこで、撮像装置１では、読出駆動Ｄreadおよびリセット駆動Ｄresetを行う期間を、信号変換期間Ｔadとずらすようにしている。
【００８４】
図１６は、図１２における符号Ｐ５の部分における、読出駆動Ｄreadおよびリセット駆動Ｄresetのタイミングを表すものであり、（Ａ）は行走査信号Ｖread（２）の波形を示し、（Ｂ）は行走査信号Ｖread（３）の波形を示し、（Ｃ）は行走査信号Ｖread（Ｎ−２）の波形を示し、（Ｄ）はアンプリセット制御信号Ｖcarstの波形を示す。
【００８５】
図１６に示したように、撮像装置１では、読出駆動Ｄreadを行う期間Ｔｒ１、およびリセット駆動Ｄresetを行う期間Ｔｒ２を、ともに信号変換期間Ｔadと重ならないように設けている。これにより、マルチプレクサ５４およびＡ／Ｄコンバータ５５の動作に起因して、電源電圧にノイズが生じた場合でも、読出駆動Ｄreadおよびリセット駆動Ｄresetに影響を及ぼすおそれを低減することができ、撮像画質が低下するおそれを低減することができる。
【００８６】
［効果］
以上のように本実施の形態では、電圧ＶＤＤ１と接地電圧ＧＮＤとの間で遷移する信号Ｓboutを生成し、この信号Ｓboutを容量素子でレベルシフトすることにより行走査信号を生成したので、行走査信号のノイズを低減することができ、これにより信号線における信号の信号雑音比を高めることができるため、撮像画像の画質を高めることができる。
【００８７】
また、本実施の形態では、画素リセット動作を、１垂直期間内で間欠的に複数回行うようにしたので、残留電荷を低減することができ、撮像画質が低下するおそれを低減することができる。
【００８８】
また、本実施の形態では、読出駆動を行う期間、およびリセット駆動を行う期間を、ともに信号変換期間と重ならないように設定したので、撮像画質が低下するおそれを低減することができる。
【００８９】
［変形例１−１］
上記実施の形態では、リセット駆動Ｄresetの際、図９に示したように、チャージアンプ５１のスイッチＳＷ１をオン状態にしたが、これに限定されるものではなく、これに代えて、例えば、図１７に示すように、スイッチＳＷ１をオフ状態にしてもよい。この場合でも、読出駆動Ｄreadの場合（図１１）と同様に、オペアンプ５２の仮想短絡により、画素２０の蓄積ノード電圧Ｖｎをリセット電圧Ｖrstに設定することができる。この場合でも、図１８に示したように、読出駆動Ｄreadを行う期間Ｔｒ１、およびリセット駆動Ｄresetを行う期間Ｔｒ２を、ともに信号変換期間と重ならないように設定することができる。
【００９０】
なお、このときは、読出駆動Ｄreadのときと同様に、画素２０内のトランジスタ２２がオン状態であると共にチャージアンプ５１におけるスイッチＳＷ１がオフ状態であることから、チャージアンプ５１が読み出し動作状態となっている。つまり、この変形例では、図中の矢印Ｐ４１で示したように、蓄積ノード容量Ｃｓに残存している残留電荷をチャージアンプ５１によって読み出すことも可能となっている。
【００９１】
［変形例１−２］
上記実施の形態では、図１６に示したように、読出駆動Ｄreadを行う期間Ｔｒ１、およびリセット駆動Ｄresetを行う期間Ｔｒ２を、ともに信号変換期間Ｔadと重ならないように設定したが、これに限定されるものではなく、これに代えて、例えば、その一部が信号変換期間Ｔadと重なるようにしてもよい。本変形例について、以下に詳細を説明する。
【００９２】
図１９は、本変形例における、読出駆動Ｄreadおよびリセット駆動Ｄresetのタイミングを表すものであり、（Ａ）は行走査信号Ｖread（２）の波形を示し、（Ｂ）は行走査信号Ｖread（３）の波形を示し、（Ｃ）は行走査信号Ｖread（Ｎ−２）の波形を示し、（Ｄ），（Ｅ）はアンプリセット制御信号Ｖcarstの波形を示す。ここで、図１９（Ｄ）は、上記実施の形態に対して本変形例を適用したものであり、図１９（Ｅ）は、変形例１−１に本変形例を適用したものである。
【００９３】
この例では、リセット駆動Ｄresetを行う期間Ｔｒ２の一部（開始タイミングから途中までの期間）が、信号変換期間Ｔadの一部とオーバーラップしている。一方、読出駆動Ｄreadを行う期間Ｔｒ１の終了タイミング、およびリセット駆動Ｄresetを行う期間Ｔｒ２の終了タイミングは、それぞれ、この信号変換期間Ｔad内に含まれないように設定されている。この場合でも、以下に示すように、電源ノイズの影響を抑えることができる。
【００９４】
すなわち、読出駆動Ｄreadまたはリセット駆動Ｄresetを行っている場合において、電源電圧が不安定となっていることに起因してリセット電圧Ｖrstも揺れると、オペアンプ５２の仮想短絡により、画素２０に印加されるリセット電圧Ｖrstもまた揺れる。そして、このようにリセット電圧Ｖrstが揺れている状態（信号変換期間Ｔad）において、パルスＰread，Ｐresetが終了すると、不安定な電圧状態で画素２０内のトランジスタ２２がオフ状態となるため、蓄積ノード電圧Ｖｎが画素リセット動作の度にばらついてしまう。これにより、このばらつきが撮像信号におけるノイズ成分として現れ、信号雑音比の低下につながるおそれがある。
【００９５】
一方、本変形例では、読出駆動Ｄreadを行う期間Ｔｒ１の終了タイミング、およびリセット駆動Ｄresetを行う期間Ｔｒ２の終了タイミングは、それぞれ、この信号変換期間Ｔad内に含まれないように設定したので、リセット電圧Ｖrstが揺れている状態（信号変換期間Ｔad）に、パルスＰread，Ｐresetが終了することがないため、この不安定なリセット電圧Ｖrstに起因した撮像信号におけるノイズ成分を低減することができる。
【００９６】
［変形例１−３］
上記実施の形態では、図１６に示したように、読出駆動Ｄreadを行う期間Ｔｒ１の直後に信号変換期間Ｔadを配置したが、これに限定されるものではない。例えば、図２０に示したように、読出駆動Ｄreadを行う期間Ｔｒ１の次にリセット駆動Ｄresetを行う期間Ｔｒ２を配置し、その後に信号変換期間Ｔadを設けてもよい。また、例えば、図２１に示したように、読出駆動Ｄreadを行う期間Ｔｒ１の後にリセット駆動Ｄresetを行う期間Ｔｒ２を配置し、期間Ｔｒ２の中央付近に信号変換期間Ｔadを設けてもよい。
【００９７】
［変形例１−４］
上記実施の形態では、図８に示したように、読出走査期間Ｔreadの一部とリセット走査期間Ｔresetの一部が重なるようにしたが、これに限定されるものではない。
【００９８】
例えば、図２２（Ａ）に示したように、読出走査期間Ｔreadとリセット走査期間Ｔresetとが重ならないようにしてもよい。また、例えば、図２２（Ｂ）に示したように、リセット走査期間Ｔresetを省いて読出走査期間Ｔreadのみを設け、この読出走査期間Ｔreadにおいて、図１１に示したように、画素２０から信号電荷を読み出す動作と、この画素２０内の信号電荷をリセットする画素リセット動作とを、同時に行うようにしてもよい。
【００９９】
また、例えば、図２３（Ａ）〜（Ｃ）に示したように、全ての読出制御線Ｌreadに対して一括して（同時に）リセット動作（リセット駆動Ｄreset2）を行うようにしてもよい。具体的には、図２３（Ａ）に示したように、読出駆動Ｄreadの走査と、リセット駆動Ｄresetの走査との間に、一括したリセット駆動Ｄreset2を行うようにしてもよい。また、図２３（Ｂ）に示したように、図２３（Ａ）においてリセット駆動Ｄresetの走査を省いてもよい。また、図２３（Ｃ）に示したように、図２３（Ｂ）に示した一括したリセット駆動Ｄreset2の後に、再度一括したリセット駆動Ｄreset2を行うようにしてもよい。
【０１００】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る撮像装置２について説明する。本実施の形態は、上記第１の実施の形態に係るドライバ３６とは異なる構成のドライバを用いたものである。すなわち、上記第１の実施の形態では、行走査信号Ｖreadの高レベル電圧ＶＨを設定するために、トランジスタ４３を用いてドライバ３６を構成したが、本実施の形態では、ダイオードを用いてドライバを構成している。その他の構成は、上記第１の実施の形態（図１）と同様である。なお、上記第１の実施の形態に係る撮像装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０１０１】
図２４は、撮像装置２に係るドライバ６６の一構成例を表すものである。ドライバ６６は、ダイオード６３と、トランジスタ６４とを有している。ダイオード６３は、オン電圧がＶonのダイオードであり、アノードが容量素子４２の他端に接続されるとともにドライバ６６の出力端子に接続され、カソードには電圧ＶＤＤ３が供給されている。トランジスタ６４は、この例ではＰチャネル型（Ｐ型）の電界効果トランジスタにより構成されており、ゲートには信号Ｓ２が供給され、ソースには接地電圧ＧＮＤが供給され、ドレインは容量素子４２の他端に接続されるとともにドライバ６６の出力端子に接続されている。ここで、電圧ＶＤＤ１は、例えば１２Ｖであり、電圧ＶＤＤ３は、例えば８Ｖである。
【０１０２】
ここで、ダイオード６３は、本開示における「電圧設定部」の一具体例に対応する。トランジスタ６４は、本開示における「リセットスイッチ」の一具体例に対応する。
【０１０３】
ドライバ６６は、後述するように、信号Ｓ２により、行走査信号Ｖreadの電圧を定期的にリセットすることにより、行走査信号Ｖreadの信号レベルの変動を抑えるように動作する。以下に、行走査信号Ｖreadの電圧をリセットする場合の動作と、リセット後の通常動作についてそれぞれ説明する。
【０１０４】
図２５は、行走査信号Ｖreadの電圧をリセットする場合における、ドライバ６６のタイミング波形例を表すものであり、（Ａ）は信号Ｓ１の波形を示し、（Ｂ）は信号Ｓboutの波形を示し、（Ｃ）は信号Ｓ２の波形を示し、（Ｄ）は行走査信号Ｖreadの波形を示す。
【０１０５】
まず、タイミングｔ６１において、信号Ｓ２が高レベルから低レベルに変化する（図２５（Ｃ））。これにより、トランジスタ６４がオフ状態からオン状態に変化し、行走査信号Ｖreadは接地電圧ＧＮＤに変化する（図２５（Ｄ））。これにより、行走査信号Ｖreadはリセットされる。
【０１０６】
次に、タイミングｔ６２において、信号Ｓ２が低レベルから高レベルに変化する（図２５（Ｃ））。これにより、トランジスタ６４がオン状態からオフ状態に変化し、ドライバ６６の出力がフローティング状態になるため、行走査信号Ｖreadは、接地電圧ＧＮＤを維持する（図２５（Ｄ））。
【０１０７】
次に、タイミングｔ６３において、信号Ｓ１が低レベルから高レベルに変化する（図２５（Ａ））。これにより、バッファ回路４１の出力信号Ｓboutは、低レベル（接地電圧ＧＮＤ）から高レベル（電圧ＶＤＤ１）に変化する（図２５（Ｂ））。これに応じて、行走査信号Ｖreadは、電圧ＶＤＤ１に変化しようとするが、このときダイオード６３がオン状態になり、電圧ＶＤＤ３＋Ｖon（高レベル電圧ＶＨ）でクランプされる（図２５（Ｄ））。
【０１０８】
次に、タイミングｔ６４において、信号Ｓ１が高レベルから低レベルに変化する（図２５（Ａ））。これにより、バッファ回路４１の出力信号Ｓboutは、高レベル（電圧ＶＤＤ１）から低レベル（接地電圧ＧＮＤ）に変化し（図２５（Ｂ））、これに応じて、行走査信号Ｖreadは、高レベル電圧ＶＨ（電圧ＶＤＤ３＋Ｖon）から低レベル電圧ＶＬ（電圧ＶＤＤ３−電圧ＶＤＤ１＋Ｖon）へ変化する（図２５（Ｄ））。
【０１０９】
このように、行走査信号Ｖreadは、信号Ｓ２の立ち下がりにより接地電圧ＧＮＤにリセットされた後、信号Ｓ１の立ち上がりにより立ち上がり、信号Ｓ１の立ち下がりにより立ち下がる。
【０１１０】
図２６は、リセット後の通常動作時における、ドライバ６６のタイミング波形例を表すものであり、（Ａ）は信号Ｓ１の波形を示し、（Ｂ）は信号Ｓboutの波形を示し、（Ｃ）は信号Ｓ２の波形を示し、（Ｄ）は行走査信号Ｖreadの波形を示す。この場合には、信号Ｓ２は常に高レベルを維持するため（図２６（Ｃ））、ドライバ６６の出力は常にフローティング状態になる。よって、行走査信号Ｖreadは、信号Ｓ１に応じて、低レベル電圧ＶＬ（電圧ＶＤＤ３−電圧ＶＤＤ１＋Ｖon）と高レベル電圧ＶＨ（電圧ＶＤＤ３＋Ｖon）との間を遷移する。
【０１１１】
図２７は、行走査信号Ｖreadのリセット動作のタイミングを表すものであり、（Ａ）は信号Ｓ１の波形を示し、（Ｂ）は信号Ｓ２の波形を示し、（Ｃ）は行走査信号Ｖreadの波形を示す。
【０１１２】
行走査信号Ｖreadは、信号Ｓ２としてパルスを印加することによりリセットされるため、その高レベル電圧ＶＨは、このリセット後にＶＤＤ３＋Ｖonとなる。しかしながら、例えば、ドライバ６６を構成する各素子にリーク電流が発生する場合には、図２７に示したように、行走査信号Ｖreadの電圧が、時間の経過とともに徐々に低下する場合がある。この場合には、定期的に信号Ｓ２としてパルスを印加することにより、行走査信号Ｖreadの電圧をリセットし、行走査信号Ｖreadの電圧レベルが大きく変動しないようにすることができる。
【０１１３】
以上のように、行走査信号の高レベル電圧を設定するためにダイオードを用いても、上記第１の実施の形態と同様の効果を実現することができる。
【０１１４】
また、本実施の形態では、トランジスタ６４を設け、行走査信号の電圧を定期的にリセットするようにしたので、リーク電流などにより行走査信号の電圧レベルが変動する場合でも、その変動を抑えることができる。
【０１１５】
［変形例２−１］
上記実施の形態では、トランジスタ６４を用いて、行走査信号Ｖreadの電圧の変動を抑えるようにしたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【０１１６】
図２８は、本変形例に係る行走査部７０の一構成例を表すものである。行走査部７０は、複数の駆動回路７３を有する駆動部１７３と、制御部７１とを備えている。駆動回路７３は、論理積回路３４と、ドライバ７６とを有している。すなわち、駆動回路７３は、上記第２の実施の形態等の場合（図４）における信号Ｓ２を生成するための反転論理積回路３５を有さず、ドライバ７６は、信号Ｓ２を用いずに信号Ｓ１により行走査信号Ｖreadを生成するものである。制御部７１は、この駆動部１７３を制御するための制御信号ＣＯ１，ＣＥ１を生成するものである。
【０１１７】
図２９は、ドライバ７６の一構成例を表すものである。ドライバ７６は、行走査信号Ｖreadの電圧レベルの変動を抑えるための抵抗素子７４を有している。すなわち、上記第２の実施の形態に係るドライバ６６（図２４）では、トランジスタ６４を定期的にオン状態にすることにより行走査信号Ｖreadの電圧レベルの変動を抑えるようにしたが、本変形例は、抵抗素子７４によりこの変動を抑えるものである。ここで、電圧ＶＤＤ１は、例えば１２Ｖであり、電圧ＶＤＤ３は、例えば８Ｖである。
【０１１８】
図３０は、ドライバ７６のタイミング波形例を表すものであり、（Ａ）は信号Ｓ１の波形を示し、（Ｂ）は信号Ｓboutの波形を示し、（Ｃ）は行走査信号Ｖreadの波形を示す。
【０１１９】
まず、タイミングｔ７１において、信号Ｓ１が低レベルから高レベルに変化する（図３０（Ａ））。これにより、バッファ回路４１の出力信号Ｓboutは、低レベル（接地電圧ＧＮＤ）から高レベル（電圧ＶＤＤ１）に変化する（図２７（Ｂ））。これに応じて、行走査信号Ｖreadは立ち上がり、ダイオード６３がオン状態になる電圧ＶＤＤ３＋Ｖon（高レベル電圧ＶＨ）でクランプされる（図３０（Ｃ））。
【０１２０】
その後、タイミングｔ７１〜ｔ７２の期間において、抵抗素子７４を介して接地（ＧＮＤ）との間で電流が流れることにより、行走査信号Ｖreadは接地電圧ＧＮＤに向かって徐々に変化する。
【０１２１】
次に、タイミングｔ７２において、信号Ｓ１が高レベルから低レベルに変化する（図３０（Ａ））。これにより、バッファ回路４１の出力信号Ｓboutは、高レベル（電圧ＶＤＤ１）から低レベル（接地電圧ＧＮＤ）に変化し（図３０（Ｂ））、これに応じて、行走査信号Ｖreadは、電圧ＶＤＤ１だけ低下する。
【０１２２】
このように、行走査信号Ｖreadは、信号Ｓ１の立ち上がりにより立ち上がり、信号Ｓ１の立ち下がりにより立ち下がる。
【０１２３】
［変形例２−２］
上記第２の実施の形態に係る撮像装置２およびその変形例２−１に、上記第１の実施の形態の変形例１−１〜１−４を適用してもよい。
【０１２４】
＜３．適用例＞
次に、上記実施の形態および変形例で説明した撮像装置の撮像表示システムへの適用例について説明する。
【０１２５】
図３１は、適用例に係る撮像表示システム５の概略構成例を模式的に表したものである。撮像表示システム５は、放射線を用いた撮像表示システム（放射線撮像表示システム）として構成されているものである。このようなシステムは、例えば医療機器（Digital Radiography等のＸ線撮像装置）や、空港等で用いられる携帯物検査用のＸ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置）などに適用することが可能である。
【０１２６】
この撮像表示システム５は、入射する放射線を用いて撮像する撮像部１１Ａや撮像部１１Ｂ等を有する撮像装置１（放射線撮像装置）と、画像処理部１０１と、表示装置１０２とを備えている。
【０１２７】
図３２は、放射線を用いた撮像部の一構成例を表すものであり、（Ａ）は撮像部１１Ａの一構成例を示し、（Ｂ）は撮像部１１Ｂの一構成例を示す。
【０１２８】
撮像部１１Ａは、上記実施の形態で説明した光電変換層１１１に加え、波長変換層１１２を更に有している。具体的には、光電変換層１１１上（撮像部１１Ａの受光面（撮像面）側）に、波長変換層１１２が設けられている。波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、光電変換層１１１の感度域に波長変換するものであり、これにより光電変換層１１１では、この放射線Ｒradに基づく情報を読み取ることが可能となっている。この波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。このような波長変換層１１２は、例えば光電変換層１１１の上部に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜をＣｓＩ、ＮａＩ、ＣａＦ2等によって形成することにより得られる。
【０１２９】
撮像部１１Ｂは、上記実施の形態で説明した光電変換層１１１の代わりに、光電変換層１１１Ｂを有している。この光電変換層１１１Ｂは、入射した放射線Ｒradに応じて電気信号を直接発生させるものである。つまり、図３２（Ａ）に示した撮像部１１Ａは、いわゆる間接型の放射線撮像装置に適用されるものであるのに対し、この撮像部１１Ｂは、いわゆる直接型の放射線撮像装置に適用されるものとなっている。なお、このような直接型に適用される光電変換層１１１Ｂは、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。
【０１３０】
画像処理部１０１は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置１０２は、画像処理部１０１において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面上で行うものである。
【０１３１】
このような構成からなる撮像表示システム５では、撮像装置１（放射線撮像装置）が、光源（Ｘ線源等の放射線源）９９から被写体１００に向けて照射された照射光（ここでは放射線）に基づき、被写体１００の画像データＤoutを取得し、画像処理部１０１へ出力する。画像処理部１０１は、入力された画像データＤoutに対して所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置１０２へ出力する。表示装置１０２は、入力された画像データＤ１に基づいて、モニタ画面上に画像情報（撮像画像）を表示する。
【０１３２】
このように、本適用例の撮像表示システム５では、撮像装置１において被写体１００の画像を電気信号として取得可能であるため、取得した電気信号を表示装置１０２へ伝送することによって画像表示を行うことができる。すなわち、従来のような放射線写真フィルムを用いることなく、被写体１００の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。
【０１３３】
なお、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。
【０１３４】
以上、いくつかの実施の形態および変形例、ならびに適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１３５】
例えば、上記の各実施の形態等では、バッファ回路４１は、低レベル側の電源電圧を接地電圧ＧＮＤとしたが、これに限定されるものではなく、これに代えて、図３３に示したように、高レベル側の電源電圧を接地電圧ＧＮＤとしてもよい。
【０１３６】
図３３（Ａ）は、本変形例に係るドライバ３６Ｃの一構成例を表すものであり、上記第１の実施の形態に係るドライバ３６（図５）に対して本変形を施したものである。ドライバ３６Ｃは、行走査信号Ｖreadの低レベル電圧ＶＬを設定するためのトランジスタ８３を有している。
【０１３７】
図３３（Ｂ）は、本変形例に係るドライバ６６Ｃの一構成例を表すものであり、上記第２の実施の形態に係るドライバ６６（図２４）に対して本変形を施したものである。ドライバ６６Ｃは、行走査信号Ｖreadの低レベル電圧ＶＬを設定するためのダイオード８４と、行走査信号Ｖreadの電圧の変動を抑えるためのトランジスタ８５を有している。
【０１３８】
図３３（Ｃ）は、本変形例に係るドライバ７６Ｃの一構成例を表すものであり、上記第２の実施の形態の変形例２−１に係るドライバ７６（図２９）に対して本変形を施したものである。ドライバ６６Ｃは、行走査信号Ｖreadの低レベル電圧ＶＬを設定するためのダイオード８４と、行走査信号Ｖreadの電圧の変動を抑えるための抵抗８６を有している。
【０１３９】
また、例えば、上記の各実施の形態等では、画素２０において、トランジスタ２２を一つ配置したが、これに限定されるものではなく、これに代えて、例えば、図３４に示したように、トランジスタ２２Ａ，２２Ｂを直列に配置し、これらのトランジスタ２２Ａ，２２Ｂが１つのトランジスタ２２として機能するようにしてもよい。
【０１４０】
また、例えば、上記の各実施の形態等では、チャージアンプ５１において、容量素子Ｃ１の両端を導通させるスイッチＳＷ１を設けたが、これに限定されるものではない。これに代えて、例えば、図３５（Ａ）に示したように、オペアンプ５２の出力にスイッチＳＷ３を設けるとともに、負側の入力端子にスイッチＳＷ５を設け、これらのスイッチＳＷ３，ＳＷ５をオン状態にすることにより、容量素子Ｃ１をリセットするようにしてもよい。また、例えば、図３５（Ｂ）に示したように、オペアンプ５２の出力にスイッチＳＷ３を設けるとともに、オペアンプ５２の正側の入力端子と負側の入力端子との間にスイッチＳＷ４を挿入し、これらのスイッチＳＷ３，ＳＷ４をオン状態にすることにより、容量素子Ｃ１をリセットしてもよい。このスイッチＳＷ５は、例えば、オペアンプ５２等と同一チップまたは同一基板上に形成されていてもよいし、別のチップ、別の基板上、または撮像部１１のパネル内に形成されていてもよい。
【０１４１】
また、例えば、上記の各実施の形態等では、列選択部１７にＳ／Ｈ回路５３を設けたが、これに限定されるものではなく、これに代えて、例えば、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）回路を設けてもよい。
【０１４２】
図３６は、本変形例に係る列選択部１７Ｆの一構成例を表すものである。列選択部１７Ｆは、ＣＤＳ回路５６と、差動増幅回路５７とを有している。すなわち、上記第１の実施の形態等に係る列選択部１７において、Ｓ／Ｈ回路５３の代わりにＣＤＳ回路５６を設けるとともに、マルチプレクサ５４とＡ／Ｄコンバータ５５との間に差動増幅回路５７を設けている。
【０１４３】
ＣＤＳ回路５６は、相間のあるタイミングによって、チャージアンプ５１から撮像信号を取得してサンプリングを行う回路である。具体的には、例えば図３７に示したように、互いに並設された、２つのスイッチＳＷ５および２つの容量素子Ｃ２を有している。
【０１４４】
差動増幅回路５７は、例えば図３７に示したように、３つのアンプＡｍｐ１１，Ａｍｐ１２，Ａｍｐ２を有しており、所定の差動増幅動作を行う回路である。具体的には、ＣＤＳ回路５６における一方のスイッチＳＷ５および容量素子Ｃ２からマルチプレクサ５４内のスイッチＳＷ２を介して入力された信号と、ＣＤＳ回路５６における他方のスイッチＳＷ５および容量素子Ｃ２からマルチプレクサ５４内のスイッチＳＷ２を介して入力された信号との差動増幅動作を行うようになっている。
【０１４５】
このように、ＣＤＳ回路５６や差動増幅回路５７等の他の回路を用いて構成された列選択部を設けた場合においても、上記実施の形態の手法を用いることにより、同様の効果を得ることが可能である。
【０１４６】
なお、本技術は以下のような構成とすることができる。
【０１４７】
（１）第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号を生成する信号生成部と、
前記パルス信号と出力ノードの電圧との間の電圧差を保持する電圧保持部と、
前記パルス信号の遷移に対応して前記出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成し、前記出力ノードから出力する電圧設定部と、
前記画素選択信号によって駆動される撮像部と
を備えた撮像装置。
【０１４８】
（２）前記電圧設定部は、オン状態になることにより前記画素選択信号を前記第３の電圧に設定するスイッチを有する
前記（１）に記載の撮像装置。
【０１４９】
（３）前記スイッチは、前記パルス信号が前記第２の電圧から前記第１の電圧に遷移するタイミングを含む第１の期間においてオン状態になる
前記（２）に記載の撮像装置。
【０１５０】
（４）前記電圧設定部は、オン状態になることにより前記画素選択信号を前記第３の電圧に設定するダイオードを有する
前記（１）に記載の撮像装置。
【０１５１】
（５）前記電圧設定部は、オン状態になることにより、前記画素選択信号の電圧をリセットするリセットスイッチをさらに有する
前記（４）に記載の撮像装置。
【０１５２】
（６）前記リセットスイッチは、前記パルス信号が前記第２の電圧である期間のうちの第２の期間においてオン状態になる
前記（５）に記載の撮像装置。
【０１５３】
（７）前記第２の期間は、前記パルス信号が前記第２の電圧から前記第１の電圧に遷移する直前に設けられている
前記（６）に記載の撮像装置。
【０１５４】
（８）前記リセットスイッチは、前記パルス信号に複数のパルスが現れるごとにオン状態になる
前記（６）または（７）に記載の撮像装置。
【０１５５】
（９）前記電圧設定部は、一端が前記出力ノードに接続され、他端に前記第２の電圧が供給された抵抗素子をさらに有する
前記（４）に記載の撮像装置。
【０１５６】
（１０）前記ダイオードのアノードは前記出力ノードに接続され、カソードには前記第３の電圧に対応する電圧が供給されている
前記（４）から（９）のいずれかに記載の撮像装置。
【０１５７】
（１１）前記第２の電圧は接地電圧である
前記（１）から（１０）のいずれかに記載の撮像装置。
【０１５８】
（１２）前記電圧保持部は容量素子を含む
前記（１）から（１１）のいずれかに記載の撮像装置。
【０１５９】
（１３）第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号と、出力ノードの電圧との間の電圧差を保持し、
前記パルス信号の遷移に対応して前記出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成して、前記出力ノードから出力し、
前記画素選択信号により撮像部を駆動する
撮像装置の駆動方法。
【０１６０】
（１４）撮像装置と、
前記撮像装置により得られた撮像画像を表示する表示装置と
を備え、
前記撮像装置は、
第１の電圧と低雑音の第２の電圧との間で遷移するパルス信号を生成する信号生成部と、
前記パルス信号と出力ノードの電圧との間の電圧差を保持する電圧保持部と、
前記パルス信号の遷移に対応して前記出力ノードの電圧を第３の電圧に設定することにより画素選択信号を生成し、前記出力ノードから出力する電圧設定部と、
前記画素選択信号によって駆動される撮像部と
を有する撮像表示システム。
【符号の説明】
【０１６１】
１，２…撮像装置、１１，１１Ａ，１１Ｂ…撮像部、１３，７０…行走査部、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７…列選択部、２０…画素、２１…光電変換素子、２２，２２Ａ，２２Ｂ…トランジスタ、３１…制御部、３２…シフトレジスタ、３３，７３…駆動回路、３４…論理積回路、３５…反転論理積回路、３６，３６Ｃ，６６，６６Ｃ，７６，７６Ｃ…ドライバ、４１…バッファ回路、４２…容量素子、４３，６４，８３，８５…トランジスタ、５１，５１Ｄ，５１Ｅ…チャージアンプ、５２…オペアンプ、５３…Ｓ／Ｈ回路、５４…マルチプレクサ、５５…Ａ／Ｄコンバータ、５６…ＣＤＳ回路、５７…差動増幅回路、６３，８４…ダイオード、７４，８６…抵抗素子、１１１，１１１Ｂ…光電変換層、１１２…波長変換層、１３３，１７３…駆動部、Ｃｓ…容量、ＣＯ１，ＣＯ２，ＣＥ１，ＣＥ２…制御信号、Ｄread…読出駆動、Ｄreset…リセット駆動、ＧＮＤ…接地電圧、Ｌread…読出制御線、Ｌsig…信号線、Ｐread，Ｐreset…パルス、Ｓbout…信号、Ｓｓ…走査信号、Ｓ１，Ｓ２…信号、Ｔad…信号変換期間、Ｔex…露光期間、Ｔread…読出走査期間、Ｔreset…リセット走査期間、Ｔv…１垂直期間、Ｖca…電圧、Ｖcarst…アンプリセット制御信号、ＶＤＤ１，ＶＤＤ２，ＶＤＤ３…電圧、Ｖｎ…蓄積ノード電圧、Ｖread…行走査信号、Ｖrst…リセット電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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