(57)【要約】【課題】  容量絶縁膜に形成される電極膜の薄膜化を抑制する。【解決手段】  半導体装置の製造方法は、第１の電極膜を形成し、第１の電極膜の上に非晶質膜を形成し、非晶質膜上に第２の電極膜を形成し、第２の結晶膜の形成後に非晶質膜を結晶化させる。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の電極膜を形成し、
前記第１の電極膜の上に絶縁膜を非晶質状態で形成し、
前記絶縁膜上に第２の電極膜を形成し、
前記第２の結晶膜を形成後に前記絶縁膜を結晶化させる、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜の結晶化は、アニールにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の電極膜の形成は、前記アニールの温度よりも低い温度で行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜がＡｌドープＺｒＯ膜であり、前記第２の電極膜を形成する温度は、前記ＡｌドープＺｒＯ膜に含まれるアルミニウムの濃度に基づいて設定される、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記アルミニウムの濃度が低いほど、前記第２の電極膜を形成する温度を低く設定することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記アルミニウムの濃度は、３．０〜６．０ａｔ％であることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記ＡｌドープＺｒＯ膜は、ＡＬＤ法を用いてＡｌＯ膜とＺｒＯ膜とを交互に積層して形成されることを特徴とする請求項４，５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第２の電極膜は、ＴｉＮ膜であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、キャパシタを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化の要請と容量の確保との両立を実現するため、関連するＤＲＡＭ（Dynamic Random Access Memory）は、そのキャパシタに立体構造を採用している。また、更なる微細化に対応すべく、容量絶縁膜として大容量化に有利な比誘電率の高い絶縁膜が採用されている。例えば、比誘電率の高い容量絶縁膜材料として、酸化ジルコニウム（ＺｒＯ２）が知られている（例えば、特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１４０７２号公報
【特許文献２】特開２０１２−１４２５８７号公報
【特許文献３】特開２０１２−１４６９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
容量絶縁膜材料として酸化ジルコニウムを用いると、容量絶縁膜の上に形成される上部電極（例えば、ＴｉＮ膜）の膜厚が設計値よりも小さくなるという薄膜化の問題がある。上部電極の薄膜化は、キャパシタの容量不足を招き特性を劣化させる。
【課題を解決するための手段】
【０００５】
本発明の一実施の形態に係る半導体装置の製造方法は、第１の電極膜を形成し、前記第１の電極膜の上に絶縁膜を非晶質状態で形成し、前記絶縁膜上に第２の電極膜を形成し、前記第２の結晶膜を形成後に前記絶縁膜を結晶化させる、ことを特徴とする。
【発明の効果】
【０００６】
本発明の一実施の形態によれば、非晶質状態で形成された絶縁膜上に第２の電極膜を形成し、その後、絶縁膜を結晶化させるようにしたことで、第２の電極膜の薄型化を防止するとともに、所望の比誘電率を有する絶縁膜を得ることができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施の形態に係る半導体装置の一構成例を示す部分断面図である。
【図２】関連する半導体装置の製造方法におけるキャパシタの製造工程を説明するためのフローチャートである。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法におけるキャパシタの製造工程を説明するためのフローチャートである。
【図４】（ａ）は、図２のフローに従い形成された容量絶縁膜の状態を説明するための図、（ｂ）は、同じく図２のフローに従い形成された上部電極の状態を説明するための図である。
【図５】（ａ）は、図３のフローに従い形成された容量絶縁膜の状態を説明するための図、（ｂ）は、同じく図３のフローに従い形成された上部電極の状態を説明するための図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための一工程を示す部分断面図である。
【図７】図６の工程に続く工程を説明するための部分断面図である。
【図８】図７の工程に続く工程を説明するための部分断面図である。
【図９】図８の工程に続く工程を説明するための部分断面図である。
【図１０】異なる温度によるアニール処理後の酸化ジルコニウム中における酸化アルミニウムの濃度と酸化ジルコニウムの比誘電率との相関を示すグラフである。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。以下では、半導体装置の一例としてＤＲＡＭを示すが、本発明はＤＲＡＭに限らずキャパシタを含む他の半導体装置にも適用可能である。
【０００９】
図１は、本発明の第１の実施の形態に係るＤＲＡＭ１００の一構成例を示す部分断面図である。
【００１０】
図示のＤＲＡＭ１００は、シリコン基板１を含む。シリコン基板１の上部には、図示しない複数のＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成されている。
【００１１】
詳述すると、シリコン基板１には、素子分離領域で区分された複数の活性領域が規定されている。各活性領域には、一対の不純物拡散領域が形成されている。シリコン基板１の上面であって、一対の不純物拡散領域の間には、ゲート絶縁膜とゲート電極とが積層されている。一対の不純物拡散領域とゲート絶縁膜とゲート電極によって、ＭＯＳトランジスタが構成される。
【００１２】
シリコン基板１の上には、ＭＯＳトランジスタを覆う第１層間絶縁膜２が形成されている。第１層間絶縁膜２の上には図示しない複数のビットラインが形成されている。また、第１層間絶縁膜２を貫通する複数の第１コンタクトプラグ（図示せず）が形成されている。第１コンタクトプラグの各々は、対応するＭＯＳトランジスタの不純物拡散層の一方と対応するビットラインとの間を電気的に接続する。
【００１３】
第１層間絶縁膜２の上には、複数のビットラインを覆うように第２層間絶縁膜３が形成されている。第２層間絶縁膜３を貫通して、複数の第２コンタクトプラグ４が形成されている。第２コンタクトプラグ４の各々は、対応するＭＯＳトランジスタの不純物拡散層の他方に接続されている。
【００１４】
第２層間絶縁膜３の上にはストッパー膜５が形成されている。このストッパー膜５を貫通して複数の下部電極７が形成されている。下部電極７の各々の底面部は、対応する第２コンタクトプラグ４の上面に接続されている。また、各下部電極７の側面部の一部にはサポート膜（絶縁膜）１８が接続されている。サポート膜１８は、隣接する下部電極７の相互接触を防止するとともに、相互支持を実現する。
【００１５】
下部電極７は、高アスペクト比のクラウン形状に形成され、内壁と外壁を有する。これら内壁及び外壁の表面は、ストッパー膜５の上面とともに、容量絶縁膜８で覆われている。また、容量絶縁膜８の表面は、上部電極９で覆われている。下部電極７、容量絶縁膜８及び上部電極９は、キャパシタ１０を構成する。
【００１６】
上部電極９は、導体である埋込膜１１により埋め込まれている。下部電極７の内側に残る空間も埋込膜１１により埋め込まれる。埋込膜１１の上面にはプレート電極１２が形成されている。プレート電極１２は、埋込膜１１を介して上部電極９に電気的に接続される。
【００１７】
プレート電極１２を覆うように、第４層間絶縁膜１３が設けられている。第４層間絶縁膜１３を貫通するように、第３コンタクトプラグ１４が形成され、プレート電極１２に接続されている。
【００１８】
第４層間絶縁膜１３の上面には、複数の配線１６が配置されている。複数の配線１６の一部は、第３コンタクトプラグ１４を介して、プレート電極１２に接続されている。
【００１９】
配線１６と第４層間絶縁膜１３は、第５層間絶縁膜１７で覆われている。
【００２０】
以上のように構成されたＤＲＡＭ１００の製造方法について以下に説明する。ここでは、本発明の特徴部分であるキャパシタ１０の製造工程について説明する。その他の工程については、公知の工程を採用することができるので、その説明を省略する。
【００２１】
関連するキャパシタの製造工程は、図２に示すように、概略、下部電極形成（ステップＳ２０１）、容量絶縁膜形成（ステップＳ２０２）及び上部電極形成（ステップＳ２０３）の３つのステップからなる。
【００２２】
これに対して本実施の形態に係るキャパシタ１０の製造工程は、図３に示すように、概略、下部電極形成（ステップＳ３０１）、容量絶縁膜形成（ステップＳ３０２）及び上部電極形成（ステップＳ３０３）の３つのステップに加え、アニール（ステップＳ３０４）の計４つのステップからなる。
【００２３】
なお、本実施の形態に係るキャパシタ１０の製造工程は、関連するキャパシタの製造工程に、単純にアニール工程を追加したものではない。以下に説明するように、容量絶縁膜形成工程Ｓ２０２とＳ３０２とが相違することにより、アニールが必要になったものである。
【００２４】
以下、図４及び図５を参照して、関連するキャパシタ製造工程及び本実施の形態に係るキャパシタの製造工程についてそれぞれ説明する。
【００２５】
関連するキャパシタの製造方法では、図４（ａ）に示すように、ステップＳ２０１で形成された下部電極７の表面を覆うように容量絶縁膜８Ｂを形成する（ステップＳ２０２）。容量絶縁膜８Ｂの材料には酸化ジルコニウム（ＺｒＯ２）が用いられる。所望の比誘電率を実現するため、酸化ジルコニウムは結晶状態となるように形成される。容量絶縁膜８Ｂの表面には、結晶間に生じるクラック２０Ａが存在する。
【００２６】
続いて、図４（ｂ）に示すように、容量絶縁膜８Ｂの表面を覆うように上部電極９Ａを形成する（ステップＳ２０３）。下地となる容量絶縁膜８Ｂの表面にクラック２０Ａが存在するため、上部電極９Ａの材料はこのクラック２０Ａを埋め込むためにも使われる。その結果、上部電極９Ａの膜厚（Ｘ２，Ｚ２）は、設計値よりも小さくなる（薄膜化する）。上部電極９Ａの薄膜化は、電荷保持量の低下を招き、ＤＲＡＭ１００の特性を劣化させる。
【００２７】
本実施の形態に係るキャパシタ１０の製造工程においても、ステップＳ３０１で形成された下部電極７の表面を覆うように容量絶縁膜８Ａを形成する。但し、容量絶縁膜８Ａの形成は、図５（ａ）に示すように、その表面にクラックが生じないように（平滑状態となるように）行われる。これは、容量絶縁膜８Ａの原料としてアルミニウムをドープした酸化ジルコニウム（ＡｌドープＺｒＯ２）を用い、非晶質状態となるように成膜温度を設定することで実現する。
【００２８】
次に、容量絶縁膜８Ａの表面を覆うように上部電極９を形成する（ステップＳ２０３）。このとき、容量絶縁膜８Ａが非晶質状態を維持するようにプロセス温度を設定する。これにより、下地となる容量絶縁膜８Ａの表面は平滑状態に維持され、上部電極９は、設計値どおりの膜厚で形成される。
【００２９】
次に、アニールを行い（ステップＳ２０３）、非晶質の容量絶縁膜８Ａを結晶化した容量絶縁膜８に膜質変化させ、比誘電率を向上させる。このとき、容量絶縁膜８は柱状結晶となり、図５（ｂ）に示すように、結晶間にクラック２０が発生する。上部電極９は、クラック２０の影響を受けない。即ち、上部電極９の一部がクラック内に入り込むことはない。よって、クラック２０の発生は、上部電極９の膜厚に影響せず、上部電極９は形成時の膜厚（Ｘ１，Ｚ１）を維持する。
【００３０】
このように、本実施の形態では、容量絶縁膜の膜質変動を制御することで、所望の比誘電率を実現するとともに、上部電極の膜厚変動の抑制を実現する。
【００３１】
次に、図６乃至図１０を参照して、本実施の形態に係るキャパシタ１０の製造工程についてさらに詳細に説明する。
【００３２】
まず、図６に示す状態を得るために、公知の方法により、シリコン基板１の一面側に、ＭＯＳトランジスタ、第１層間絶縁膜２、第１コンタクトプラグ、ビットライン、第２層間絶縁膜３及び第２コンタクトプラグ４、を形成する。
【００３３】
次に、第２層間絶縁膜３と第２コンタクトプラグ４を覆うように、ＣＶＤ（Chemical Vapor Deposition）法によって、３０ｎｍ厚のシリコン窒化膜（ＳＩＮ）であるストッパー膜５を成膜する。続いて、ストッパー膜５の上面を覆うように、ＣＶＤ法によって、１μｍ厚のシリコン酸化膜である第３層間絶縁膜６を成膜する。さらに、第３層間絶縁膜６の上面を覆うように、ＣＶＤ法によって、１００ｎｍ厚のシリコン窒化膜であるサポート膜１８を成膜する。
【００３４】
次に、フォトリソグラフィ法とドライエッチング法によって、サポート膜１８と第３層間絶縁膜６とストッパー膜５を貫通するシリンダーホール２１を形成する。シリンダーホール２１は、各第２コンタクトプラグ４に対応して配置され、その底面には、対応する第２コンタクトプラグ４の上面の少なくとも一部が露出する。
【００３５】
次に、図７に示す状態を得るため、シリンダーホール２１の内壁を覆うように、ＳＦＤ（Sequential Flow Deposition）法によって、下部電極となる窒化チタン（ＴｉＮ）を成膜する。このとき、シリンダーホール２１は窒化チタンで完全に埋め込まれずに残留している。
【００３６】
次に、フォトリソグラフィ法とドライエッチング法を用いて、一部のサポート膜１８を、その上面に形成された窒化チタンとともに除去し、第３層間絶縁膜６の上面を一部露出させる。このとき、フォトレジストの膜厚を適切に調整しておくことで、サポート膜１８の一部除去が終了すると同時に、残留させたサポート膜１８の上面に形成されている窒化チタンを除去することができる。これにより、サポート膜１８の一部除去と同時に、下部電極７が形成される。
【００３７】
次に、フッ酸（ＨＦ＋Ｈ２Ｏ）を用いたウェットエッチング法によって、シリコン酸化膜である第３層間絶縁膜６を完全に除去する。これにより、下部電極７の側面部が露出する。このとき、ストッパー膜５及びサポート膜１８を構成するシリコン窒化膜と、下部電極７を構成する窒化チタンとは、フッ酸によってはエッチングされず残留する。また、ストッパー膜５と下部電極７で覆われた第２層間絶縁膜３もエッチングされずに残留する。隣接している下部電極７は、残留したサポート膜１８で互いに接続されているので、相互に支持し合い、倒壊することなく林立する。
【００３８】
次に、図８に示すように、下部電極７の表面を覆うように、ＡＬＤ（Atomic Layer Deposition）法によって、酸化アルミニウム(Ａｌ２Ｏ３)膜と酸化ジルコニウム（ＺｒＯ２）膜を交互に積層させた薄膜である容量絶縁膜８Ａを形成する。なお、図中の破線円内が、図５（ａ）に示した部分に相当する。
【００３９】
ＡＬＤ法では、所定の温度に維持されたシリコン基板１に対して、（１）原料ガスの供給と吸着、（２）真空パージ、（３）酸化ガスの供給、及び（４）真空パージ、からなる１サイクルの処理を複数回繰り返して、成膜が行なわれる。２種類の薄膜を成膜する場合には、各々の絶縁膜に対するサイクル処理を交互に繰り返して積層構造とする。
【００４０】
酸化アルミニウムの成膜には、原料ガスとしてＴＭＡ（Tri methyl aluminum:Ａｌ(ＣＨ３)３）を、酸化ガスとしてオゾン（Ｏ３）をそれぞれ用いることができる。また、処理温度は２７０℃とすることができる。一方、酸化ジルコニウムの成膜には、原料ガスとしてＴＥＭＡＺ（Tetrakis ethyl methyl amino zirconium:Ｚｒ[Ｎ(ＣＨ３)ＣＨ２ＣＨ３]４）、酸化ガスとしてオゾン（Ｏ３）を用いることができる。また、処理温度は２１５℃とすることができる。いずれの成膜においても、その処理温度は、容量絶縁膜８Ａの結晶化を促進せずに非晶質状態を保つ温度とする。
【００４１】
なお、ＡＬＤ法では、２種類の薄膜を交互に成膜する場合、必ずしも１サイクル毎に薄膜の種類を変更する必要はない。即ち、一方の薄膜を１〜数サイクル行った後、他方の薄膜を１〜数サイクル行う工程を繰り返してもよい。例えば、連続して１０サイクル相当の酸化ジルコニウムを成膜した後に、１サイクル相当の酸化アルミニウムを成膜して積層させてもよい。このように、夫々の薄膜を成膜する際のサイクル数を調整することで、一方の膜成分中に他方の膜成分がドープされたものと見なせる膜を形成することができる。即ち、酸化ジルコニウム膜中にアルミニウムがドープされたと見なせる容量絶縁膜８Ａを形成できる。また、酸化ジルコニウム膜（容量絶縁膜８Ａ）中に含まれるアルミニウム（酸化アルミニウム）の濃度を制御することができる。
【００４２】
容量絶縁膜８Ａにおけるアルミニウムの濃度は、３.０〜６.０at％とすることができるが、３.０〜４.５at％が望ましい。アルミニウムの濃度を３.０at％未満にするには、酸化ジルコニウムの成膜サイクル数を増加させなければならないので、容量絶縁膜８Ａが厚膜化して、キャパシタ１０の容量向上に支障が生じる。また、アルミニウムの濃度を６.０at％より高くすると、後のアニール処理時の加熱温度を上げなければならないので、過大な熱負荷によってＤＲＡＭ１００の動作が不安定になる。アルミニウムの濃度が低いほうが比誘電率が高くなるが、上部電極９を形成する際の処理温度を低くしなければならず、スループットの低下を招く。
【００４３】
次に、図９に示すように、ＳＦＤ法によって、容量絶縁膜８Ａの表面を覆うように上部電極９となる窒化チタン（ＴｉＮ）を成膜する。このときの処理温度は、２５０℃〜２７０℃に設定する。この範囲の温度であれば、容量絶縁膜８Ａが結晶化して、その表面に凹凸が生じることはない。それゆえ、容量絶縁膜８Ａの表面は平滑状態であり、上部電極９が容量絶縁膜８Ａのクラックに入り込むことがないので、上部電極９は薄膜化することなく設計膜厚に形成される。
【００４４】
なお、図中の破線円内が、図５（ｂ）に示した部分に相当する。
【００４５】
この後、アニール処理によって、容量絶縁膜８Ａを結晶化して容量絶縁膜８を形成する。
【００４６】
図１０に、アニール処理後の酸化ジルコニウム（ＺｒＯ２）中における酸化アルミニウムの濃度（以降、ＡｌＯ濃度と記載）とＺｒＯ２の比誘電率の相関をＺｒＯ２のアニール温度別（３００℃、４５０℃、５５０℃）に示したグラフを示す。
【００４７】
図１０から理解されるように、ＺｒＯ２の比誘電率は、アニール処理によるＺｒＯ２の結晶化によって、非晶質の場合よりも向上させることができる。ＺｒＯ２の結晶化に必要なアニール温度は、ＡｌＯ濃度が高いほど高くする必要がある。しかし、アニール温度はできるだけ低いほうが望ましい。したがって、ＡｌＯ濃度に応じた最適なアニール温度がある。本実施の形態では、ＡｌＯ濃度に応じて４５０℃（ＡＬ濃度：３.０〜４.５at％）あるいは５５０℃（ＡＬ濃度：４.５〜６.０at％）とする。
【００４８】
なお、アニール処理後におけるＺｒＯ２の比誘電率は、ＡｌＯ濃度が４.５〜６.０at％の場合よりも、３.０〜４.５at％の場合のほうが高くなるので、ＡｌＯ濃度は３.０〜４.５at％とするのが望ましい。
【００４９】
アニール処理の後、公知の方法により、埋込膜１１とプレート電極１２順次形成してキャパシタ１０を覆う。さらに、第４層間絶縁膜１３、第３コンタクトプラグ１４、配線１６及び第５層間絶縁膜１７を形成して、図１に示すＤＲＡＭ１００が完成する。
【００５０】
以上のように、本実施形態では、まず容量絶縁膜８Ａを非晶質状態で形成し、次に容量絶縁膜８Ａの結晶化が始まる温度以下で上部電極９を形成してから、アニール処理によって、容量絶縁膜８Ａの結晶化を実施する。このような方法によれば、上部電極９の薄膜化を防止しながら、容量絶縁膜８Ａの結晶化も行えるので、キャパシタ１０の容量向上を図るとともに、保持容量不足を防止してＤＲＡＭ１００を安定動作させることができる。
【００５１】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、種々の変形・変更が可能である。例えば、各膜の成膜方法や成膜条件は前掲の例に限らず、その目的に応じて適宜選択・変更することが可能である。
【符号の説明】
【００５２】
１    シリコン基板
２    第１層間絶縁膜
３    第２層間絶縁膜
４    第２コンタクトプラグ
５    ストッパー膜
６    第３層間絶縁膜
７    下部電極
８，８Ａ，８Ｂ    容量絶縁膜
９、９Ａ    上部電極
１０    キャパシタ
１１    埋込膜
１２    プレート電極
１３    第４層間絶縁膜
１４    第３コンタクトプラグ
１６    配線
１７    第５層間絶縁膜
１８    サポート膜
２０，２０Ａ    クラック
２１    シリンダーホール
１００    ＤＲＡＭ
【図１】
2014067886.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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