(57)【要約】【課題】高性能の半導体回路を提供する。【解決手段】本実施の形態にかかる半導体回路１０は、出力が入力端子に負帰還接続された演算増幅器ＡＭＰと、演算増幅器ＡＭＰの出力配線２１に並列に接続された容量性負荷ＣＬを測定する測定回路１４と、出力配線２１と並列に接続され、測定回路１４を演算増幅器ＡＭＰから切り離す切替スイッチ１３と、測定回路１４から出力される測定信号に応じて、演算増幅器のトランジスタに流れるドレイン電流を変更する制御回路１５と、備えるものである。【選択図】図１
2014127984.tif 000002
【特許請求の範囲】
【請求項１】
出力が入力端子に負帰還接続された演算増幅器と、
前記演算増幅器の出力配線に並列に接続された容量性負荷を測定する測定回路と、
前記出力配線と並列に接続され、前記測定回路を前記演算増幅器から切り離す第１のスイッチと、
前記測定回路から出力される測定信号に応じて、前記演算増幅器のトランジスタに流れるドレイン電流を制御する制御回路と、備えた半導体回路
【請求項２】
前記演算増幅器、及び前記第１のスイッチが複数設けられ、
複数の前記第１のスイッチを順番に選択する選択信号によって、オン状態となった前記第１のスイッチに対応する演算増幅器を停止状態とする請求項１に記載の半導体回路。
【請求項３】
前記測定回路が、第１のパルス信号を出力するパルス発生器を備え、
前記停止状態となった演算増幅器の出力配線に接続された容量性負荷に、前記第１のスイッチを介して、前記パルス発生器の出力が接続されている請求項２に記載の半導体回路。
【請求項４】
前記測定回路が、前記パルス発生器が前記容量性負荷に接続された状態で、参照電圧と前記第１のパルス信号とを比較する比較回路をさらに備えている請求項３に記載の半導体回路。
【請求項５】
前記測定回路が、前記比較回路から出力された比較結果信号が入力される積分回路をさらに備え、
前記積分回路が、前記パルス発生器から出力された第２のパルス信号と前記比較結果信号とに応じたレベルの信号を出力する請求項４に記載の半導体回路。
【請求項６】
前記積分回路が、前記第２のパルス信号と前記比較結果信号とが入力されるＡＮＤ回路を備え、
前記積分回路が、前記ＡＮＤ回路の出力に応じた時間だけ電荷を充電して、充電した電荷に応じた電圧の積分結果信号を出力する請求項５に記載の半導体回路。
【請求項７】
前記制御回路が、前記積分結果信号の出力レベルに応じた値を記憶する記憶部を有している請求項６に記載の半導体回路。
【請求項８】
前記制御回路が、前記積分回路の出力と接続された複数の比較器と、
前記複数の基準電圧を生成して、対応する前記複数の比較器に出力する基準電圧生成回路と、を備え、
前記記憶部が、複数の前記比較器での比較結果に応じた値をメモリである請求項７に記載の半導体回路。
【請求項９】
前記演算増幅器が、前記トランジスタに電流を供給する複数の電流源と、
前記複数の電流源に接続され、前記電流源からの前記トランジスタへの電流供給を制御する第２のスイッチを備え、
前記制御回路が前記第２のスイッチを制御することで、前記トランジスタに流れるドレイン電流を制御する請求項８に記載の半導体回路。
【請求項１０】
前記複数の電流源のそれぞれが電流源用トランジスタを有し、
複数の前記電流源用トランジスタのチャネル長、及びチャネル幅の少なくとも一方が変化している請求項９に記載の半導体回路。
【請求項１１】
前記演算増幅器が、
入力信号を差動増幅する差動増幅回路と、
前記差動増幅回路で差動増幅された信号を増幅するソース接地増幅回路を備え、
前記制御回路が前記ソース接地増幅回路に設けられたトランジスタのドレイン電流を制御する請求項１に記載の半導体回路。
【請求項１２】
前記演算増幅器が、
入力信号を差動増幅する差動増幅回路と、
前記差動増幅回路で差動増幅された信号を増幅するソース接地増幅回路を備え、
前記制御回路が、前記差動増幅回路に設けられたトランジスタのドレイン電流を制御する請求項１に記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路に関する。
【背景技術】
【０００２】
特許文献１には、位相余裕や駆動能力を向上できる駆動回路が開示されている。特許文献１の駆動回路は、増幅した信号を容量性負荷に出力する演算増幅器と、容量性負荷に対する演算増幅器の動作状態を検出する動作状態検出回路と、動作状態検出回路によって検出された動作状態に応じて抵抗値を変化させる可変抵抗を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３４１０１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような演算増幅器を有する半導体回路は、様々な分野で利用される。そして、半導体回路をより高性能にしたいという要求がある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体回路は、容量性負荷を測定する測定回路と、演算増幅器の出力配線と並列に接続され、前記測定回路を前記演算増幅器から切り離すスイッチと、前記測定回路から出力される測定信号に応じて、前記演算増幅器のトランジスタに流れるドレイン電流を変更する制御回路とを備えている。
【発明の効果】
【０００７】
前記一実施の形態によれば、高性能な半導体回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】演算増幅器とその周辺に接続される部品を示した第１の図例である。
【図２】演算増幅器とその周辺に接続される部品を示した第２の図例である。
【図３】実施の形態１にかかる半導体回路の構成を示すブロック図である。
【図４】比較例にかかる半導体回路の構成を示す回路図である。
【図５】比較例にかかる半導体回路の動作を説明するための図である。
【図６】比較例にかかる半導体回路の動作を説明するための図である。
【図７】比較例にかかる半導体回路のダイナミックレンジを説明するための図である。
【図８】実施の形態２にかかる半導体回路の構成を示す回路図である。
【図９】半導体回路に用いられる演算増幅器の内部回路である。
【図１０】図９に示す回路の小信号等価回路図である。
【図１１】演算増幅器の位相補正をする期間とそれ以外の通常動作の期間の関係を示すタイミング図である。
【図１２】選択信号を与えられたセレクタ回路が、いずれのスイッチをＯＮまたはＯＦＦ状態とするかを示した真理値表である。
【図１３】択信号と切り換え信号を与えられたセレクタ回路が、いずれかの演算増幅器が動作状態、または位相補正調整時とするかを示した真理値表である。
【図１４】図１１の演算増幅器の位相補正をする期間の内訳の一例を示したタイミング図である。
【図１５】セレクタ回路によって選択された演算増幅器に対応する回路の状態を示したブロック図である。
【図１６】発生したパルスとＡ点との波形の関係を示す図である。
【図１７】Ｂ点の波形とリファレンス電圧ＶＲＥＦとＡ点の波形との関係を示す図である。
【図１８】積分回路の内部構成を示すブロック図である。
【図１９】保持・リセット信号と切り換え信号、並びに演算増幅器の位相補正調整期間との関係を示した図である。
【図２０】積分回路内部の積分動作を示す図である。
【図２１】判定回路の内部構成を示すブロック図である。
【図２２】判定回路内の基準電圧ＶＲＥＦ１〜ＶＲＥＦ４の電圧設定の一例を示した表である。
【図２３】Ｃ点の電圧とメモリ回路の出力信号ＩＣＮＴ１〜ＩＣＮＴ４の関係の例を示した表である。
【図２４】演算増幅器の内部構成を示すブロック図である。
【図２５】図２４の２段目の増幅段構成を模式化した図面である。
【図２６】容量性負荷と、各点の電圧レベル、状態、位相補正量の関係を示した一覧表である。
【図２７】実施の形態２の演算増幅器の内部構成を示すブロック図である。
【図２８】図２７の１段目の差動増幅段構成を模式化した図面である。
【図２９】容量性負荷と、各点の電圧レベル、状態、位相補正量の関係を示した一覧表である。
【図３０】２段構成の増幅段から構成される演算増幅器の等価回路である。
【図３１】電流調整回路のレイアウトを示す図である。
【図３２】電流調整回路のレイアウトの変形例を示す図である。
【発明を実施するための形態】
【０００９】
汎用的な演算増幅器や専用ＩＣに搭載されている演算増幅器で、負帰還がかけられている。さらに、演算増幅器の出力は容量性負荷と接続されるが、負荷の大小は様々である。例えば、（１）適用されるアプリケーション分野、（２）実装される基板、（３）実装される基板の配線パタン、配線長、配線幅、（４）ソケットなどに搭載する場合、ソケット接触端子の形態並びに形状によって、容量性負荷の容量値が変わる。
【００１０】
仮に同じ汎用ＩＣ（演算増幅器）を用いていたとしても、用途や、基板パタン、接続される負荷の値は様々である。図中の矢印のラインは、各々の演算増幅器から見える出力の負荷を示しており、図１の例では、演算増幅器U1と演算増幅器UR1は同一であるが、出力に接続される負荷は異なっている。
【００１１】
演算増幅器は負帰還をかけて用いることが一般的であり、帰還をかけて使用する場合、その動作の安定性である発振安定度、即ち位相余裕を十分に確保する必要がある。位相余裕が十分に確保されていないとすると、最悪の場合負帰還が正帰還に転じ、系が発振状態となる恐れがある。この位相余裕は外部に接続される負荷、とりわけ容量性の負荷に強く関係しており、図１または図２に示すような外部出力に接続される負荷に大きく左右される。このため、演算増幅器ごとに出力の負荷または動作の条件を調整するなどして安定性を確保する必要がある。これは外部に接続される負荷が未定、または開発段階である程度予期していたとしても、結果的に前述（２）〜（４）などの予め想定しにくい要因により変動してしまう。
【００１２】
そこで、本実施の形態では、以下に示す構成により、容量性負荷に応じて、演算増幅器を適切な回路パラメータで動作させている。具体的には、半導体回路を実際の基板等に実装した状態として、半導体回路が演算増幅器の出力に接続される容量性負荷を測定する。そして、半導体回路が、容量性負荷の測定結果に応じて、演算増幅器の回路パラメータを設定している。このようにすることで、位相余裕を十分に確保することができ、系が発振するのを防ぐことができる。
【００１３】
本実施の形態は、不確定の負荷容量に最適な位相補償調整機能を備えた演算増幅器に関する。したがって、本実施の形態に係る半導体回路は、演算増幅器またはそれに順ずる回路で外部出力がある汎用品、カスタム品などの広い製品に適用が可能である。具体的には、クアッドオペアンプ等の汎用オペアンプ、スマートアナログ製品、フルカスタムMixedSignal製品などに本実施の形態にかかる半導体回路を適用することができる。
【００１４】
以下、図面を参照して、本実施の形態にかかる半導体回路を説明する。
【００１５】
実施の形態１．
本実施の形態にかかる半導体回路の構成について図３を用いて説明する。図３は、実施の形態１にかかる半導体回路を示す回路図である。半導体回路１０は、例えばＬＳＩ（Large Scale Integration）などの集積回路（ＩＣ：Integrated Circuit）である。半導体回路１０は、入力端子ＩＮ、演算増幅器ＡＭＰ、切替スイッチ１３、測定回路１４、制御回路１５、出力端子１６、選択信号入力端子１７、及び出力配線２１を備えている。また、Ｖａは演算増幅器ＡＭＰの出力電位、Ｖｏは演算増幅器ＡＭＰの外部出力端子ＯＵＴの電圧である。
【００１６】
入力端子ＩＮは、演算増幅器ＡＭＰの非反転入力端子に結合されている。そして、入力端子ＩＮに入力された入力信号は、演算増幅器ＡＭＰの非反転入力端子に入力される。演算増幅器ＡＭＰは負帰還接続されている。すなわち、演算増幅器ＡＭＰの出力は、反転入力端子に入力される。また、演算増幅器ＡＭＰの出力配線２１は、出力端子１６に結合している。出力端子１６は、外部出力端子ＯＵＴと容量性負荷ＣＬに結合している。したがって、容量性負荷ＣＬは演算増幅器ＡＭＰの出力配線２１に並列接続される。容量性負荷ＣＬは、例えば、半導体回路１０の外部に設けられた外部容量である。
【００１７】
切替スイッチ１３の一端は、演算増幅器の出力配線２１に接続されている。切替スイッチ１３の他端は、測定回路１４に接続している。切替スイッチ１３は、選択信号入力端子１７に接続している。切替スイッチ１３は、選択信号入力端子１７に入力される選択信号によってＯＮ／ＯＦＦ制御される。切替スイッチ１３がＯＮすると、測定回路１４が出力配線２１と結合し、容量性負荷ＣＬの容量を測定する。切替スイッチ１３がＯＦＦとなると、測定回路１４が演算増幅器ＡＭＰから切り離される。測定回路１４から切り離された演算増幅器ＡＭＰを有する半導体回路１０が通常動作を行う。すなわち、演算増幅器ＡＭＰの出力信号が出力端子１６を介して、外部出力端子ＯＵＴに出力される。したがって、外部出力端子ＯＵＴの電圧Ｖｏは演算増幅器ＡＭＰの出力電位Ｖａに対応するレベルとなる。
【００１８】
切替スイッチ１３がＯＮすると演算増幅器ＡＭＰの回路パラメータを調整するための調整期間となる。調整期間では、測定回路１４は、容量性負荷ＣＬの容量値を測定する。測定回路１４は、測定した容量値の大小に応じた測定信号を出力する。測定回路１４からの測定信号は、制御回路１５に入力される。制御回路１５は、測定信号に応じた値を記憶するメモリ回路７２を有している。そして、制御回路１５は、メモリ回路７２に記憶された値に応じて、調整信号を出力する。調整信号は、容量性負荷ＣＬの容量値に応じて、演算増幅器ＡＭＰの回路パラメータを調整するための信号である。これにより、演算増幅器ＡＭＰの回路パラメータが変更する。具体的には、制御回路１５は、演算増幅器ＡＭＰのトランジスタに流れるドレイン電流を調整する。
【００１９】
演算増幅器ＡＭＰは与えられた回路パラメータに応じて、負帰還構成時に重要となる回路パラメータである位相余裕の特性を変更させる。この結果、演算増幅器ＡＭＰの出力に接続される容量性負荷ＣＬに対して必要で十分な位相余裕を与えることができる。すなわち、容量性負荷ＣＬの容量値に応じた回路パラメータで演算増幅器ＡＭＰを駆動することができる。演算増幅器の出力に直列に抵抗を挿入する措置を設けていない。これにより、出力ダイナミックレンジが狭くすることなく、演算増幅器ＡＭＰの出力の駆動能力の調整、ダンピングの抑制、加えて最も重要である帰還回路の安定化を実現することができる。
【００２０】
次に、出力ダイナミックレンジを狭くすることなく、帰還回路を安定化させることができる理由について説明する。図４は、比較例にかかる半導体回路の回路構成を示す図である。なお、図４は、特許文献１の駆動回路を模式的に示す図である。図４において、Ｖａは演算増幅器１１２の出力電位、Ｖｏは演算増幅器１１２の外部出力端子ＯＵＴの電位、Ｉｏは演算増幅器からの吐き出される電流、または吸い込む電流を示している。
【００２１】
図４に示す駆動回路では、演算増幅器１１２の出力に可変抵抗１１４が設けられている。可変抵抗１１４は外部出力端子ＯＵＴと演算増幅器１１２の間に直列に接続されている。検出回路１１３は、演算増幅器１１２の動作状態を検出する。検出回路１１３は、可変抵抗１１４の抵抗値ＲＳを制御する。すなわち、検出回路１１３は、動作状態に応じて可変抵抗１１４の抵抗値ＲＳを設定する。こうすることで、位相余裕の確保並びに駆動能力の最適化を実現する。
【００２２】
等価回路の演算増幅器１１２の出力を電圧源に見立て、電気的にさらに簡略化した図を図５、及び図６に示す。図５は演算増幅器１１２の出力電位が高く外部出力端子ＯＵＴに向かって電流を吐き出す状況を簡潔に示す図であり、図６は演算増幅器１１２の出力電位が低く、外部出力端子ＯＵＴから演算増幅器１１２に向かって電流を吸い込む状況を簡潔に示す図である。
【００２３】
図５、及び図６に表記される電位、電流、インピーダンスの記号はそれぞれ以下を示している。
Ｅｏ:電圧源
Ｖａ:演算増幅器の出力電位
Ｖｏ:演算増幅器の外部出力端子の電圧
Ｚ１:可変抵抗１１４の抵抗性インピーダンスＲＳ
Ｚ２:容量性負荷CLの容量性インピーダンスＣＬ
【００２４】
図５は、演算増幅器１１２に与えられる電源電圧の最高電位を出力することが要求される状況を示す。一方、図６は演算増幅器１１２に与えられる電源電圧の最低電位を出力することが要求される状況を示す。より具体的には、図５の状況下では外部出力端子ＯＵＴの電位はＥｏと同電位であることが求められ、一般に実際の電子回路分野では演算増幅器１１２に与えられる電源電圧（ＶＤＤ）の最高電位を意味する。一方、図６の状況下でも、外部出力端子ＯＵＴの電位はＥｏを同電位であることが求められ、同様に実際の回路分野では演算増幅器１１２に与えられる電源電圧の最低電位（ＧＮＤ）を意味する。
【００２５】
図５の状況下では、演算増幅器１１２の外部出力端子の電圧ＶｏがＥｏの最高電位、即ちＶＤＤレベルとなることが求められる。しかしながら、実際には、図４に示したように、演算増幅器１１２の出力には可変抵抗１１４が直列に接続されている。よって、可変抵抗１１４の抵抗性インピーダンスにより、求められる最高電位とはならない。すなわち、ＶｏとＶａが等しくならない。図５の状況下での外部出力端子ＯＵＴの電圧Ｖｏは以下の式(１)で与えられる。
【００２６】
【数１】
2014127984.tif 000003
【００２７】
仮にＥｏ＝ＶＤＤ＝Ｖａ＝３Ｖ、Ｚ１＝ＲＳ＝１００Ω、Ｉｓｏｕｒｃｅ＝５ｍＡであった場合、式(１)から出力端子電圧Ｖｏは、以下のようになる。
Vo ＝ 3V − (100Ω×5mA) ＝ 3V − 0.5V ＝2.5V ＜ 3V
このように、外部出力端子ＯＵＴの電圧Ｖｏは、最高電位ＶＤＤレベル(３Ｖ)に達しない。
【００２８】
一方、図６の状況下では、外部出力端子ＯＵＴの電圧ＶｏがＥｏの最低電位、即ちGNDレベルとなることが求められる。しかしながら、実際には演算増幅器１１２の出力には、可変抵抗１１４が直列に接続されている。外部出力端子ＯＵＴの電圧Ｖｏは可変抵抗１１４の抵抗性インピーダンスにより、求められ最低電位とはならない。すなわち、ＶｏとＶａが等しくならない。図６の状況下での外部出力端子ＯＵＴの電圧Ｖｏは式(２)で与えられる。
【００２９】
【数２】
2014127984.tif 000004
【００３０】
仮にＥｏ＝ＧＮＤ＝Ｖａ＝０Ｖ、Ｚ１＝ＲＳ＝１００Ω、Ｉｓｉｎｋ＝５ｍＡであった場合、式(２)から出力端子電圧Ｖｏは、以下のようになる。
Vo = 0V + (100Ω×5mA) = 0V + 0.5V = 0.5V ＞ 0V
このように、外部出力端子ＯＵＴの電圧Ｖｏは、最低電位GNDレベル(０Ｖ)に達しない。
【００３１】
図７は図５、及び図６に示す双方の状況を、外部出力端子ＯＵＴのダイナミックレンジという観点で捕らえたときの、要求されるダイナミックレンジＤ１に対して実際のダイナミックレンジＤ０がどのように変化するかを示した図である。
【００３２】
このように、特許文献１では、演算増幅器１１２の出力に直列に可変抵抗１１４を挿入する構成となっている。したがって、実際のダイナミックレンジＤ０が要求されるダイナミックレンジＤ１に対して減少してしまう。すなわち、演算増幅器１１２としての出力振幅能動領域、即ち演算増幅器１１２の出力ダイナミックレンジを狭めてしまうおそれがある。
【００３３】
しかしながら、図３に示した構成を用いることで、演算増幅器を適切な回路パラメータで動作させることができる。よって、出力ダイナミックレンジを狭くすることなく、系の発振を防ぐことができる。
【００３４】
実施の形態２．
本実施の形態にかかる半導体回路の構成について、図８を用いて説明する。図８は、本実施の形態にかかる半導体回路の構成を示す回路図である。本実施の形態では、実施の形態１で示した演算増幅器ＡＭＰに対応する演算増幅器ＡＭＰがｎ個（ｎは２以上の整数）設けられている。以下、ｎ個の演算増幅器ＡＭＰを演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎとして示す。なお、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎの構成は、実施の形態１の演算増幅器ＡＭＰと同様になっている。したがって、実施の形態１と同様の構成については、説明を省略する。
【００３５】
半導体回路１０は、入力端子ＩＮ１〜ＩＮｎ、演算増幅器ＡＭＰ１〜ＡＭＰｎ、スイッチ回路２２、測定回路１４、制御回路１５、出力端子１６−１〜１６−ｎ、選択信号入力端子１７、セレクタ回路１８、保持・リセット信号入力端子１９、切替信号入力端子２０、及び出力配線２１−１〜２１−ｎを備えている。スイッチ回路２２は、ｎ個の切替スイッチ１３−１〜１３−ｎを有している。測定回路１４は、バッファ回路４１と、パルス発生器４２と、比較回路４３、及び積分回路４４を有している。判定回路４５が制御回路１５となる。
【００３６】
図８に示すように、半導体回路１０は、入力端子ＩＮ−１〜入力端子ＩＮ−ｎと、出力端子１６−１〜出力端子ＩＮ−ｎを備えている。入力端子ＩＮ−１〜入力端子ＩＮ−ｎと、出力端子１６−１〜出力端子ＩＮ−ｎは、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎに対応してｎ個設けられている。同様に、出力配線２１―１〜２１―ｎは、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎに対応してｎ個設けられている。
【００３７】
以下の説明では、適宜、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎを代表して、演算増幅器ＡＭＰとして記載することもあり、他の構成要素についても同様である。
【００３８】
演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎのそれぞれの出力配線２１―１〜２１―ｎには、容量性負荷ＣＬ１〜容量性負荷ＣＬｎが接続されている。測定回路１４は、容量性負荷ＣＬ１〜容量性負荷ＣＬｎの容量値を測定する。そして、半導体回路１０は、測定した容量値に応じた回路パラメータを、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎのそれぞれに対して、設定する。これにより、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎのそれぞれが適切な回路パラメータで動作する。
【００３９】
演算増幅器ＡＭＰ１の非反転入力端子が、入力端子ＩＮ−１に接続されている。演算増幅器ＡＭＰ１の出力が、出力配線２１−１を介して、出力端子１６−１に接続されている。そして、演算増幅器ＡＭＰ−１は負帰還接続されている。すなわち、演算増幅器ＡＭＰ−１の出力配線２１−１は、演算増幅器ＡＭＰ１の反転入力端子に入力される。また、出力端子１６−１は、容量性負荷ＣＬ１と外部出力端子ＯＵＴ１に並列に接続されている。容量性負荷ＣＬ１は演算増幅器ＡＭＰ１の出力に並列接続される。
【００４０】
演算増幅器ＡＭＰ１の出力配線２１−１には、切替スイッチ１３−１が並列に接続されている。すなわち、演算増幅器ＡＭＰ１と出力端子１６−１の間には、切替スイッチ１３−１が並列接続されている。切替スイッチ１３−１の一端は、演算増幅器ＡＭＰ１の出力配線２１−１と結合し、他端は、バッファ回路４１の出力側に結合している。切替スイッチ１３−１がＯＮ状態になると、測定回路１４が出力配線２１に結合する。切替スイッチ１３−１がＯＦＦ状態になると、測定回路１４が演算増幅器ＡＭＰ１から切り離される。
【００４１】
なお、演算増幅器ＡＭＰ２〜演算増幅器ＡＭＰｎに接続関係は、演算増幅器ＡＭＰ１と同様になっているため、詳細な説明を省略する。すなわち、演算増幅器ＡＭＰ２〜演算増幅器ＡＭＰｎのそれぞれは、対応する入力端子ＩＮ−１〜入力端子ＩＮ−ｎと、出力端子１６−１〜出力端子ＩＮ−ｎと接続されるとともに、負帰還接続されている。なお、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎのそれぞれにおいて、対応する容量性負荷ＣＬ１〜ＣＬｎが異なっている。すなわち、容量性負荷ＣＬ１〜ＣＬｎは異なる容量値を有している。そして、演算増幅器ＡＭＰ２〜ＡＭＰｎの出力配線２１−２〜２１−ｎは、切替スイッチ１３−２〜１３−ｎのうちの対応する切替スイッチに並列接続されている。
【００４２】
切替スイッチ１３−１〜切替スイッチ１３−ｎの他端は、共通に接続されている。ここで、切替スイッチ１３−１〜切替スイッチ１３−ｎと共通に接続されるノードをＡ点で示す。Ａ点は、バッファ回路４１の出力信号ラインにある。また、Ａ点は比較回路４３の一方の入力に結合される。
【００４３】
以下、演算増幅器ＡＭＰ１〜ＡＭＰｎが本来の用途に使用している通常動作期間と位相調整をする調整期間を切り替えるための信号を切替信号とする。外部からの切替信号は、切替信号入力端子２０に入力される。そして、切替信号は、積分回路４４とセレクタ回路１８に入力される。
【００４４】
選択信号入力端子１７には外部からの選択信号が入力される。そして、選択信号は、スイッチ回路２２、及びセレクタ回路１８に入力される。セレクタ回路１８は選択信号と切替信号の両方に基づいて、制御信号を生成する。制御信号は、ｎ個あるＳＷ１〜ＳＷｎ、及び演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎを順番に選択するための信号である。すなわち、制御信号によって、切替スイッチ１３−１〜切替スイッチ１３−ｎのうちの１つの切替スイッチと、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎのうちの１つの演算増幅器ＡＭＰが選択される。
【００４５】
具体的には、制御信号がｎ個の演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎ、及び切替スイッチ１３−１〜切替スイッチ１３−ｎを１つずつ順番に選択していく。例えば、制御信号が演算増幅器ＡＭＰ１及び切替スイッチ１３−１を選択する。すると、測定回路１４が演算増幅器ＡＭＰ１に対応する容量性負荷ＣＬ１を測定する。そして、判定回路４５が、測定結果に基づいて、演算増幅器ＡＭＰ１の回路パラメータを設定するためのデータを記憶する。
【００４６】
その後、制御信号が演算増幅器ＡＭＰ２及び切替スイッチ１３−２を選択すると、同様に測定回路１４が容量性負荷ＣＬ２を測定する。そして、判定回路４５が、測定結果に基づいて、演算増幅器ＡＭＰ２の回路パラメータを設定するためのデータを記憶する。このようにして、制御信号はｎ個の演算増幅器ＡＭＰ１〜ＡＭＰｎ、及び切替スイッチ１３−１〜１３ｎを順番に選択する。なお、選択された１つの切替スイッチがＯＮするとともに、選択されなかった（ｎ−１）個の切替スイッチがＯＦＦする。そして、ＯＮ状態となった切替スイッチに対応する演算増幅器ＡＭＰが後述するように動作停止する。この動作の詳細については後述する。
【００４７】
外部から保持・リセット信号は、保持・リセット信号入力端子１９に供給される。保持・リセット信号は積分回路４４と判定回路４５とに入力される。保持・リセット信号は積分回路４４において、積分結果をリセットするための信号として利用される。また、保持・リセット信号は、判定回路４５において、判定結果を保持するための信号として利用される。なお、選択信号、切替信号、及び保持・リセット信号は、外部のマイコンやゲートアレイから入力される。例えば、半導体回路１０が液晶表示装置などのディスプレイ装置のドライバである場合、選択信号、切替信号、及び保持・リセット信号は、ディスプレイ装置のコントローラから入力される。
【００４８】
パルス発生器４２は一定の時間幅と振幅を持つ矩形波を生成する回路である。パルス発生器４２は、例えば、矩形波のパルス信号をバッファ回路４１と積分回路４４に出力する。尚、バッファ回路４１の出力点であるＡ点は比較回路４３の入力と兼用され、該当信号ラインは入出力の役割を果たしている。
【００４９】
バッファ回路４１の出力はセレクタ回路１８による切替スイッチ１３−１〜切替スイッチ１３−ｎの選択によって、出力端子１６−１〜１６−ｎのうちの１つの出力端子を接続される。例えば、切替スイッチ１３−１がＯＮ状態となると、バッファ回路４１の出力は、出力端子１６−１と接続される。これにより、バッファ回路４１の出力は、容量性負荷ＣＬ１〜ＣＬｎのいずれかの信号ラインと接続される。すなわち、バッファ回路４１の出力は、容量性負荷ＣＬ１〜ＣＬｎのうちの１つの容量性負荷と選択的に接続される。
【００５０】
Ａ点は比較回路４３に接続されている。比較回路４３は、Ａ点の電圧と、予め定められている特定のリファレンス電圧ＶＲＥＦとを比較する。比較回路４３からの比較結果に応じた比較結果信号は積分回路４４に与えられる。積分回路４４は比較回路４３からの比較結果信号とパルス発生器４２からのパルス信号とが入力される。
【００５１】
積分回路４４は、選択された演算増幅器ＡＭＰの出力配線２１に接続されている容量性負荷ＣＬの容量値に応じた積分結果を生成する。なお、積分結果を示す積分結果信号は、電圧信号として生成される。積分回路４４は、積分結果信号を測定信号として判定回路４５に出力する。判定回路４５は与えられた積分結果信号に対応して、容量性負荷ＣＬの容量値を判定する。これにより、選択された演算増幅器ＡＭＰの出力に接続されている容量性負荷ＣＬの容量値が測定される。
【００５２】
判定回路４５は判定結果をデジタル信号に変換する。そして、判定回路４５は、デジタル信号に応じた判定値を判定回路４５内のメモリにより保持する。判定回路４５は、保持した判定値を演算増幅器ＡＭＰの位相補正特性を変更するための調整信号として演算増幅器ＡＭＰに出力する。判定回路４５は各々の演算増幅器ＡＭＰに対して、調整信号を出力する。すなわち、判定回路４５は、演算増幅器ＡＭＰ１が選択された状態の判定値を、演算増幅器ＡＭＰ１に出力する。同様に、判定回路４５は、演算増幅器ＡＭＰ２が選択された状態の判定値を演算増幅器ＡＭＰ２に出力し、演算増幅器ＡＭＰｎが選択された状態の判定値を、演算増幅器ＡＭＰｎに出力する。そして、演算増幅器ＡＭＰ１〜ＡＭＰｎのそれぞれの回路パラメータを独立に調整することができる。
【００５３】
演算増幅器ＡＭＰ１〜ＡＭＰｎのそれぞれは判定回路４５からの調整信号を受けて、演算増幅回路ＡＭＰ１〜ＡＭＰｎの回路特性である位相余裕を最適な値に調整する。尚、各回路の詳細な構成、動作、また位相補正調整の具体的な方法については、後に詳しく説明する。
【００５４】
以下、詳細な構成と動作の説明の前に、代表的な２段増幅構成の演算増幅器の位相余裕に関わる要素について説明する。図９は一般的な２段構成の演算増幅器ＡＭＰの回路である。演算増幅器ＡＭＰの１段目の増幅段は差動増幅回路５１で構成され、２段目の増幅段はソース接地増幅回路５２で構成されている。また、図１０は図９に示される２段構成演算増幅器の小信号等価回路である。
【００５５】
図９、図１０に示される演算増幅器の位相余裕は以下の式(３)で表される。
【数３】
2014127984.tif 000005
【００５６】
ここで、ｇｍはトランジスタの伝達コンダクタンス、ＣＬは容量性負荷の容量値、ＣＣは位相補正容量であり、伝達コンダクタンスｇｍは以下の式(４)で与えられる。ωｔはユニティゲイン周波数、ω２は等価的な２次（高次）のポールである。
【００５７】
【数４】
2014127984.tif 000006
【００５８】
μはモビリティ（移動度）である。Ｃｏｘは、デバイスプロセスで決定される定数であり、Ｃｏｘ＝Ｋｏｘ・ε０／Ｔｏｘとなる。Ｋｏｘ・ε０は誘電率（シリコンの場合、約３．９）Ｔｏｘは酸化膜厚である。Ｗは演算増幅器ＡＭＰを構成するトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、トランジスタのドレイン電流ＩＤである。
【００５９】
式（３）から分かるように、演算増幅器ＡＭＰの位相余裕は演算増幅器ＡＭＰを構成するトランジスタの伝達コンダクタンスｇｍ、容量性負荷の容量値ＣＬ、位相補正容量ＣＣなどで決定される。また、伝達コンダクタンスｇｍは式（４）から分かるようにトランジスタのＷ／Ｌ、またドレイン電流ＩＤの関数となっている。よって、半導体回路１０は、これらの要素を調整することで必要十分な位相余裕を確保している。後述するように、半導体回路１０は、トランジスタにドレイン電流ＩＤを制御している。
【００６０】
図１１は半導体回路１０の全体の動作状態を示す図である。時間の概念は、演算増幅器ＡＭＰ１〜ＡＭＰｎが通常動作する通常動作期間と、演算増幅器ＡＭＰ１〜ＡＭＰｎの位相補正を調整している調整期間の２つに分けられる。図１１において、（ａ）は通常動作期間と調整期間を切り替える切替信号を示し、（ｂ）は通常動作期間（通常動作）と調整期間（補正調整）のステータスを示している。通常動作期間と調整期間は外部からの切替信号により制御される。例えば、切替信号が"Ｈ"レベルのときは、いずれかの演算増幅器ＡＭＰの位相補正を調整する調整期間となる。
【００６１】
セレクタ回路１８は、切替信号と選択信号に基づいて、調整対象となる演算増幅器並びに切替スイッチ１３を切り替えるための制御信号を生成する。具体的な説明のために、選択信号がｎ＝２ビットである場合、即ち演算増幅器ＡＭＰ並びに切替スイッチが４つ搭載されている場合について説明する。半導体回路１０は、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰ４と切替スイッチ１３−１〜切替スイッチ１３−４を順番に選択していく。
【００６２】
図１２は選択信号の値に応じた切替スイッチ１３−１〜１３−４のＯＮ／ＯＦＦ状態を示す表である。図１３は選択信号と切替信号の値に応じた演算増幅器ＡＭＰ１〜ＡＭＰ４の状態を示す表である。図１２において、ＯがＯＮ状態に対応し、−がＯＦＦ状態に対応する。図１３において、Ｏは、調整期間、すなわち位相補正調整が行われている状態を示し、−は、位相補正調整が行われていない状態を示す。図１３に示すように、切替信号が"Ｈ"レベルのとき、すなわち、論理的に１である時のみ、該当する演算増幅器ＡＭＰが位相補正調整期間として選択される。すなわち、切替信号が"Ｈ"レベルのとき、選択信号の値に対応する演算増幅器ＡＭＰを選択するための制御信号が生成される。
【００６３】
ここで、演算増幅器ＡＭＰ１〜ＡＭＰ４の位相補正調整の順序を演算増幅器ＡＭＰ１、演算増幅器ＡＭＰ２、演算増幅器ＡＭＰ３、演算増幅器ＡＭＰ４の順となるように外部からの切替信号と選択信号が与えられた場合の動作ステータスを図１３に示す。もちろん。調整順序は時に限定されるものではない。
【００６４】
図１４では、（ａ）が通常動作期間と調整期間の切替信号を示し、（ｂ）が通常動作期間と調整期間のステータスを示す。また、図１４では、（ｃ）が判定回路４５と積分回路４４のステータスを示し、（ｄ）が制御信号によって選択される演算増幅器ＡＭＰを示している。図１４の（ｅ）が演算増幅器ＡＭＰ１の動作ステータスを示し、（ｆ）が演算増幅器ＡＭＰ２の動作ステータスを示し、（ｇ）が演算増幅器ＡＭＰ３の動作ステータスを示し、（ｈ）が演算増幅器ＡＭＰ４の動作ステータスを示している。
【００６５】
切替信号は、例えば、電源を投入したタイミングは容量性負荷を変更したタイミングなどで"Ｈ"レベルとなる。もちろん、切替信号が"Ｈ"レベルとなるタイミングは特に限定されるものではない。切替信号が"Ｈ"レベルのときが調整期間となり、この期間積分回路４４と判定回路４５が動作する。また、切替信号が"Ｌ"レベルのときが通常動作期間となり、この期間積分回路４４と判定回路４５の動作が停止する。そして、調整期間では、スイッチ回路２２が、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰ４を順次選択する。そして、調整期間において、演算増幅器ＡＭＰ１が選択されると、演算増幅器ＡＭＰ１の調整期間Ｔ１になり、演算増幅器ＡＭＰ１の動作が停止する。調整期間Ｔ１では、補正調整する演算増幅器ＡＭＰ１以外の演算増幅器ＡＭＰ２〜演算増幅器ＡＭＰ４は通常動作を行っていてもよい。
【００６６】
同様に、制御信号は、調整対象の演算増幅器ＡＭＰを切り替えていく。例えば、調整期間において、演算増幅器ＡＭＰ２が選択されると、演算増幅器ＡＭＰ２の調整期間Ｔ２になり、演算増幅器ＡＭＰ２の動作が停止する。調整期間Ｔ２では、演算増幅器ＡＭＰ１、演算増幅器ＡＭＰ４、及び演算増幅器ＡＭＰ４は通常動作を行っている。そして、順番に演算増幅器ＡＭＰ３、演算増幅器ＡＭＰ４の調整期間Ｔ３、Ｔ４となる。
【００６７】
次に、演算増幅器ＡＭＰ１の位相補正調整をするための調整期間Ｔ１における回路構成について説明する。図１４における調整期間Ｔ１では、スイッチ回路２２は図１２に示される選択信号が００の状態となっている。すなわち、図８のセレクタ回路１８により生成された制御信号によって切替スイッチ１３−１のみ選択されてＯＮ状態となり、その他の切替スイッチ１３−２〜１３−４は選択されずＯＦＦ状態となる。
【００６８】
また、図１３に示されるように、制御信号によって演算増幅器ＡＭＰ１のみ調整対象となって停止状態となり、その他の演算増幅器は通常動作状態となる。このときの図８におけるバッファ回路４１の出力点、即ちＡ点は切替スイッチ１３−１のみの選択となる。すなわち、Ａ点は、演算増幅器ＡＭＰ１の出力端子のみに接続され、他の接続はないものと等価となる。調整期間Ｔ１は演算算増幅器ＡＭＰ１のみ調整対象である。このため、演算増幅器ＡＭＰ１はパワーダウン状態となる。すなわち、演算増幅器ＡＭＰ１が停止状態となり、出力は開放状態となる。よって、演算増幅器ＡＭＰ１の出力はＡ点並びに出力端子１６−１から切り離された状態と等価となる。この状態の等価回路図を図１５に示す。Ａ点は切替スイッチ１３−１を介して容量性負荷ＣＬ１と結合している。
【００６９】
次に、調整期間Ｔ１中の、演算増幅器ＡＭＰ１の位相余裕補正の動作について説明する。図１５中のパルス発生器４２はある一定の振幅と幅を備えたパルス波形を生成し、バッファ回路４１に出力する。このとき前述のように演算増幅器ＡＭＰ１の出力は開放、即ち切り離されているものと等価であり、かつ切替スイッチ１３−１のみＯＮ状態である。したがって、バッファ回路４１の出力に接続されているのは比較回路４３の入力と容量性負荷ＣＬ１である。一般に比較回路４３などの入力はインピーダンスを高く（通常はMOSのゲートなど）設計する。このため、バッファ回路４１の出力に接続される容量性負荷ＣＬは外部に接続される容量のみと見なすことができる。ここで、バッファ出力、即ちＡ点は容量性負荷ＣＬの容量値に依存して立ち上がりまたは立下りの時間が変化する。
【００７０】
図１６はパルス発生器４２が発生した発生パルスとＡ点の波形の関係を示す図である。容量性負荷ＣＬ１は不定であるため、容量性負荷ＣＬ１の容量値に依存してＡ点波形における立ち上がりと立下りの傾きは変化する。図１６のＣａｓｅ１〜Ｃａｓｅ３は容量性負荷ＣＬ１を変えた時のＡ点の電圧波形を示している。Ｃａｓｅ１は容量性負荷ＣＬ１の容量値が相対的に小さい場合であり、Ｃａｓｅ３は容量性負荷ＣＬ１の容量値が相対的に大きい場合であり、Ｃａｓｅ２はその中間である。このＡ点の波形は前述の通り比較回路４３に入力される。容量性負荷ＣＬの容量値によって、Ａ点電圧の勾配が変化する。
【００７１】
図１７は比較回路４３の出力であるＢ点の波形を示している。さらに、図１７は、リファレンス電圧ＶＲＥＦと、Ａ点の波形を示している。比較回路４３の一方の入力には固定のリファレンス電圧ＶＲＥＦが印加されている。比較回路４３の他方の入力には、Ａ点の波形が入力されている。また比較される電圧であるＡ点の波形では、外部の容量性負荷ＣＬ１の容量値に応じてリファレンス電圧ＶＲＥＦに達するまでの時間に変化が生じる。さらに、Ａ点の波形では、一度リファレンス電圧ＶＲＥＦを越えて、次にリファレンス電圧ＶＲＥＦを下回るまでの時間に変化が生じる。これらの結果として比較回路４３の出力波形、即ちＢ点の出力波形は、容量性負荷ＣＬ１の外部容量に依存して勾配が変化する。図１７に示すように、Ｃａｓｅ１,Ｃａｓｅ２,Ｃａｓｅ３のそれぞれの場合に対応して、Ｂ点の出力波形の位相が変化する。
【００７２】
容量性負荷ＣＬ１の容量値が小さいＣａｓｅ１の場合、Ａ点電圧がリファレンス電圧ＶＲＥＦに到達する時間が早くなる。また、Ｃａｓｅ１の場合、Ａ点電圧が下降中にリファレンス電圧ＶＲＥＦを下回る時間が早くなる。一方、容量性負荷ＣＬ１の容量値が大きいＣａｓｅ３の場合、Ａ点電圧がリファレンス電圧ＶＲＥＦに到達する時間が遅くなる。また、Ｃａｓｅ３の場合、Ａ点電圧が下降中にリファレンス電圧ＶＲＥＦを下回る時間が早くなる。図１７に示すように、Ｂ点での電圧波形は、発生パルスに対して遅延した波形となる。そして、発生パルスに対するＢ点での波形の遅延時間が、容量性負荷ＣＬ１の容量値に応じて変化する。すなわち、容量性負荷ＣＬ１の容量値が大きいほど、位相が遅れる。このように、切替スイッチ１３を介して、パルス発生器４２の出力を容量性負荷ＣＬ１に接続している。
【００７３】
容量性負荷ＣＬに依存するＢ点の波形は積分回路４４に入力される。図１８は積分回路４４の内部の構成を示す回路図である。積分回路４４の内部の構成について図１８を参照して説明する。
【００７４】
積分回路４４は論理処置をするＡＮＤ（論理積）回路６１、ＯＲ論理和）回路６２、ＩＮＶ（インバータ）回路６３、充電スイッチＳＷ−Ｉ、放電スイッチＳＷ−Ｒ、定電流源ＩＣ、容量ＣＣ、及びバッファ６４を有している。容量ＣＣは定電流源ＩＣからの電流を充放電する。
【００７５】
積分回路４４には、外部からの保持・リセット信号、及び切替信号が入力される。また、積分回路４４には、パルス発生器４２からのパルス信号が入力される。さらに、積分回路４４は、Ｂ点と接続されており、積分回路４４には、比較回路４３の比較結果を示す比較結果信号が入力される。積分回路４４からは定電流源ＩＣからの電流を充電した電圧信号が出力される。
【００７６】
ＩＮＶ回路６３には、切替信号が入力される。ＩＮＶ回路６３の出力は、ＯＲ回路６２の入力に接続されている。また、ＯＲ回路６２には、保持・リセット信号が入力される。ＯＲ回路６２の出力は、放電スイッチＳＷ−Ｒに入力される。放電スイッチＳＷ−Ｒは、ＯＲ回路６２からの論理和信号によってＯＮ／ＯＦＦ制御される。Ｂ点はＡＮＤ回路６１の入力に接続されている。
【００７７】
また、パルス発生器４２からのパルス信号はＡＮＤ回路６１に入力される。ＡＮＤ回路６１の出力をＢ'点とする。ＡＮＤ回路６１の出力はバッファ６４に接続される。バッファ６４は、ＡＮＤ回路６１からの論理積信号を増幅して、充電スイッチＳＷ−Ｉに出力する。充電スイッチＳＷ−Ｉは、バッファ６４からの論理積信号に応じて、ＯＮ／ＯＦＦ制御される。充電スイッチＳＷ−１は、電流源ＩＣと容量ＣＣの間に直列に接続されている。
【００７８】
図１９は積分回路４４に与えられる保持・リセット信号と切替信号、並びに演算増幅器ＡＭＰ１の調整期間Ｔ１との関係を示した図である。図１９の（ａ）は切替信号、（ｂ）は動作期間と補正調整期間のステータス、（ｅ）は演算増幅器ＡＭＰ１の動作状態を示している。図１９の（ｉ）は保持・リセット信号、（ｊ）はＯＲ回路６２の出力信号（倫理和信号）を示している。
【００７９】
演算増幅器ＡＭＰ１の調整期間Ｔ１の動作について図１８と図２０を参照して説明する。図２０は積分回路４４の積分の動作を示す図である。図１８に示されるように、積分回路４４内では切替信号がＩＮＶ回路６３で反転されて、反転信号となる。ＯＲ回路６２は、反転信号と保持・リセット信号の論理和を取る。そして、ＯＲ回路６２は論理和信号を放電スイッチＳＷ−Ｒに出力する。放電スイッチＳＷ−Ｒは、論理和信号に応じてＯＮ／ＯＦＦ制御される。例えば、論理和信号が"Ｈ"レベル、即ち論理1のとき、放電スイッチＳＷ−ＲがＯＮ状態となる。
【００８０】
比較回路４３からの比較結果信号の波形、即ちＢ点の出力波形は、容量性負荷ＣＬ１の容量値に応じて、位相が変化する。図２０では、図１６、図１７と同様に、容量性負荷ＣＬ１の容量値が異なる３つのケース（Ｃａｓｅ１,Ｃａｓｅ２,Ｃａｓｅ３）を示している。Ａ点電圧は、上記のように、容量性負荷ＣＬ１の容量値に応じて、勾配が変化する。
【００８１】
AND回路６１は、比較結果信号と、パルス発生器４２からのパルス信号と論理積をとる。バッファ６４は、ＡＮＤ回路６１からの論理積信号を増幅して、充電スイッチＳＷ−Ｉに出力する。充電スイッチＳＷ−Ｉは、論理積信号に応じてＯＮ／ＯＦＦ制御される。例えば、論理積信号が"Ｈ"レベル、即ち論理1のとき、充電スイッチＳＷ−ＩがＯＮ状態となる。
【００８２】
このように、ＡＮＤ回路６１からの論理積信号は充電スイッチＳＷ−Ｉの制御信号として与えられる。従って、パルス発生器４２からのパルス信号と比較結果信号（Ｂ点電圧）の論理積結果が"Ｈ"レベル、即ち論理１のときに充電スイッチＳＷ−ＩはＯＮ状態となる。充電スイッチＳＷ−ＩはＯＮ状態となると、定電流源ICの電流Ibを容量CCに充電する。
論理積信号、及び論理和信号に応じて、電荷保持期間と放電期間が切り替わる。電荷保持期間では、充電スイッチＳＷ−１がＯＮ状態、放電スイッチＳＷ−ＲがＯＦＦ状態となって、容量ＣＣが電荷を保持する。放電期間では、放電スイッチＳＷ−ＲがＯＮ状態となって、容量ＣＣが電荷を放電する。
【００８３】
ここで、容量ＣＣに充電された後のＣ点電圧は、充電電流Ｉと時間Ｔに比例し、充電する容量Ｃに反比例する。これを式で表すと以下の式（５)の様になる。
【００８４】
【数５】
2014127984.tif 000007
【００８５】
積分回路４４内の定電流源ＩＣの充電電流は一定であり、充電する容量ＣＣもまた一定である。このため、充電される積分電圧は充電時間Ｔにのみ依存することとなる。Ｃ点の電圧は、充電時間Ｔ、すなわち、充電スイッチＳＷ−ＩのＯＮ時間に比例する。
【００８６】
図２０を参照すると、Ｂ点の電圧とパルス信号との論理積信号は、容量性負荷ＣＬ１の容量に応じて変化する。例えば、Case,Ｃａｓｅ２,Ｃａｓｅ３,のうち相対的に容量が小さいＣａｓｅ１の場合、Ｂ'点 の電圧が"Ｈ"レベルとなる時間が長くなる。Ｃａｓｅ３の場合、Ｂ'点の電圧が"Ｈ"レベルとなる時間が短くなる。Ｃａｓｅ２の場合、Ｂ'点 の電圧が"Ｈ"レベルとなる時間がＣａｓｅ１とＣａｓｅ３の中間となる。この結果、容量ＣＣに充電される積分電圧はＣａｓｅ１の場合、相対的に大きくなり、Ｃａｓｅ３の場合、小さくなり、Ｃａｓｅ２の場合、その間の電圧レベルとなる。
【００８７】
このように、論理積信号は、容量性負荷ＣＬ１の容量値に応じて変化する。したがって、積分回路４４の出力、即ちＣ点の電圧レベルは、容量性負荷ＣＬ１の容量に依存し変化する。相対的に容量性負荷ＣＬ１の容量値が小さい場合は積分電圧レベルが高く、容量性負荷ＣＬ１の容量値が大きい場合は積分電圧レベルが低くなる。このように、ＡＮＤ回路６１の出力に応じた時間だけ容量ＣＣが電荷を充電する。そして、積分回路４４が充電した電荷に応じた積分結果信号を出力する。
【００８８】
積分回路４４のＣ点の電圧が積分結果信号として判定回路４５に出力される。判定回路４５の内部のメモリに判定結果を記憶させた後に、ＯＲ回路６２の論理和信号の"Ｈ"レベルの期間で積分電圧は放電スイッチＳＷ−Ｒを介して放電される。なお、論理和信号は、次の演算増幅器ＡＭＰ２の調整期間Ｔ２に移行するタイミングで"Ｈ"レベルとなる（図１４、及び図１９参照）。
【００８９】
次に、判定回路４５の内部構成について、図２１を参照して説明する。図２１は判定回路４５の内部構成を示す図である。判定回路４５はｍ個の比較器７１−１〜比較器７１―ｍと、基準電圧生成回路７０、及ｎ個のメモリ回路７２−１〜７２−ｎを備えている。基準電圧生成回路７０はｍ個の基準電圧ＶＲＥＦ１〜ＶＲＥＦｍを生成する。メモリ回路７２−１〜７２−ｍはそれぞれ、ｍ個の比較器７１−１〜比較器７１―ｍからの出力を記憶する。すなわち、メモリ回路７２−１〜７２−ｎのそれぞれは、ｍビットのデータを記憶するメモリを有している。メモリ回路７２−１はｍビットのラッチ回路であり、演算増幅器ＡＭＰ１に対応する判定値をラッチする。
【００９０】
なお、以下の説明では、演算増幅器ＡＭＰが４つある場合で、演算増幅器ＡＭＰ１の位相補正の調整についての説明を行う。しかしながら、判定回路４５内部のメモリ回路７２に関しては、実際には４つより多い場合、あるいは少ない場合であっても演算増幅器ＡＭＰと同じ数だけ搭載することとなる。
【００９１】
判定回路４５の動作を説明する。積分回路４４から与えられたＣ点電圧は比較器７１−１〜比較器７１−ｍにそれぞれ入力される。基準電圧生成回路７０はｍ個の基準電圧ＶＲＥＦ１〜ＶＲＥＦｍを生成する。基準電圧ＶＲＥＦ１〜ＶＲＥＦｍは規則性を有し、単調増加または単調減少の関係を有す。ここでは、基準電圧ＶＲＥＦ１からＶＲＥＦｍに向かうにつれて、基準電圧が高くなっている。基準電圧生成回路７０で発生された基準電圧ＶＲＥＦ１〜基準電圧ＶＲＥＦｍは、比較器７１−１〜比較器７１―ｍのうちの対応する比較器に入力される。例えば、基準電圧ＶＲＥＦｍは比較器７１―ｍに入力される。比較器７１−１〜比較器７１―ｍは、対応する基準電圧をＣ点電圧と比較する。例えば、比較器７１−ｍは、Ｃ点の電圧と、基準電圧ＶＲＥＦｍを比較する。
【００９２】
比較器７１−１〜比較器７１−ｍは比較結果を２値のデジタル信号としてメモリ回路７２−１に出力する。比較器７１−１〜比較器７１−ｍは比較結果が判定値を示している。メモリ回路７２−１は保持・リセット信号の立ち上がりのタイミングで判定値を保持して、演算増幅器ＡＭＰ１の位相補正調整のための調整信号として外部へ出力する。演算増幅器ＡＭＰ２の調整期間Ｔ２では判定値は、メモリ回路７２−２に保持され、演算増幅器ＡＭＰｎの調整期間Ｔｎでは判定値は、メモリ回路７２−ｎに保持される。
【００９３】
メモリ回路７２−１〜メモリ回路７２−ｎに記憶された判定値に応じて調整信号ＩＣＮＴ１〜ＩＣＮＴｍが生成される。調整信号ＩＣＮＴ１〜ＩＣＮＴｍは、選択されている演算増幅器ＡＭＰに出力される。調整信号ＩＣＮＴ１〜ＩＣＮＴｍはｍビットのデータとなっている。調整信号ＩＣＮＴ１〜ＩＣＮＴｍは選択されている演算増幅器ＡＭＰに入力される。例えば、演算増幅器ＡＭＰ１を選択したときの調整信号ＩＣＮＴ１〜ＩＣＮＴｍが演算増幅器ＡＭＰ１に出力される。
【００９４】
以下、基準電圧ＶＲＥＦ１〜ＶＲＥＦ４を発生させる一例を説明する。基準電圧ＶＲＥＦ１〜ＶＲＥＦ４が図２２のような値であり、Ｃ点の電圧レベルが０．２Ｖである場合と、２．２Ｖである場合について説明する。
【００９５】
Ｃ点が０．２Ｖの場合、ｍ個の比較器７１−１〜比較器７１―ｍに与えられている基準電圧ＶＲＥＦ１〜ＶＲＥＦ４のいずれの電圧よりもＣ点電圧が低い。したがって、ｍ個の比較器７１−１〜比較器７１―ｍの出力はすべて"Ｌ"、即ち論理０となる。
【００９６】
Ｃ点が２．２Ｖの場合、ｍ個の比較器７１−１〜比較器７１―ｍに与えられている基準電圧ＶＲＥＦ１〜ＶＲＥＦ４のいずれの電圧よりもＣ点電圧が高い。したがって、ｍ個の比較器７１−１〜比較器７１―ｍの出力はすべて"Ｈ"、即ち論理１なる。
【００９７】
以上のように、Ｃ点の電圧と比較器７１−１〜比較器７１―ｍの出力、即ちメモリ回路からの調整信号ＩＣＮＴ１〜ＩＣＮＴ４の関係は図２３のように表される。これらメモリ回路７２−１〜メモリ回路７２−ｎからの調整信号ＩＣＮＴ１〜ＩＣＮＴｍは対応する演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎに与えられる。例えば、メモリ回路７２−１からの調整信号ＩＣＮＴ１〜ＩＣＮＴｍは、演算増幅器ＡＭＰ１に出力される。演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎは、調整信号ＩＣＮＴ１〜ＩＣＮＴｍに基づいて位相余裕を調整する。
【００９８】
次に、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎの内部構成について図面を参照して説明する。図２４は演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎの内部構成を示す図である。なお、演算増幅器ＡＭＰ１〜演算増幅器ＡＭＰｎは同じ構成あるため、以下、演算増幅器ＡＭＰとして説明する。演算増幅器ＡＭＰは、図９で示したような２段構成となっている。したがって、演算増幅器ＡＭＰは、１段目である差動増幅回路５１、２段目であるソース接地増幅回路５２を有している。
【００９９】
電源電圧ＶＤＤとグランドＧＮＤの間には、ＰｃｈＭＯＳトランジスタであるトランジスタＭＢと電流源Ｉbiasが直列に接続されている。差動増幅回路５１はトランジスタＭ１〜トランジスタＭ５を有している。ＰｃｈＭＯＳトランジスタであるトランジスタＭ５は、ゲートをトランジスタＭＢと共通にしている。トランジスタＭ５のソースは電源電圧ＶＤＤに接続されている。トランジスタＭ５のドレインは、ＰｃｈＭＯＳトランジスタであるトランジスタＭ１のソースとＰｃｈＭＯＳトランジスタであるトランジスタＭ２のソースに並列接続されている。トランジスタＭ１のドレインはＮｃｈＭＯＳトランジスタであるトランジスタＭ３のゲート及びドレインに接続されている。トランジスタＭ２のドレインはＮｃｈＭＯＳトランジスタであるトランジスタＭ４のドレインと接続されている。トランジスタＭ３のソースとトランジスタＭ４のソースはグランドＧＮＤに接続されている。トランジスタＭ４のゲートは、トランジスタＭ３のゲートに接続されている。差動増幅回路５１は、入力信号ＩＮＰと入力信号ＩＮＮを差動増幅する。
【０１００】
ソース接地増幅回路５２は、トランジスタＭ７と電流調整回路８０を有している。差動増幅回路５１の出力は、抵抗ＲＣの一端、及びトランジスタＭ７のゲートに接続している。抵抗ＲＣの他端は容量ＣＣの一端に接続されている。容量ＣＣの他端は、ＮｃｈＭＯＳトランジスタＭ７のドレインに接続されている。トランジスタＭ７のソースはグランドＧＮＤに接続されている。
【０１０１】
さらに、トランジスタＭ７のドレインは、電流調整回路８０に接続されている。電流調整回路８０は、ＰｃｈＭＯＳトランジスタである電流源Ｍ６−０〜電流源Ｍ６−ｎと、ＰｃｈＭＯＳトランジスタであるアナログスイッチＭ９−１〜アナログスイッチＭ９−ｍを有している。アナログスイッチＭ９−１〜アナログスイッチＭ９−ｍは、電流源Ｍ６−１〜電流源Ｍ６−ｎに対応している。すなわち、アナログスイッチＭ９−１〜アナログスイッチＭ９−ｍには、対応する電流源Ｍ６−１〜電流源Ｍ６−ｎからの電流が供給される。アナログスイッチＭ９−１〜アナログスイッチＭ９−ｍがＯＮ／ＯＦＦすることで、電流源Ｍ６−１〜電流源Ｍ６−ｎからの電流が増減する
【０１０２】
電流源Ｍ６−０〜電流源Ｍ６−ｎのソースが電源電圧ＶＤＤに接続されている。トランジスタＭ６−０〜トランジスタＭ６−ｎのゲートは、トランジスタＭＢのゲートに接続されている。トランジスタＭ６−０のドレインは、トランジスタＭ７のドレインに接続されている。トランジスタＭ６−１〜トランジスタＭ６−ｍのドレインは、対応するアナログスイッチＭ９−１〜アナログスイッチＭ９−ｍのソースに接続されている。ＰｃｈＭＯＳトランジスタであるアナログスイッチＭ９−１〜アナログスイッチＭ９−ｍのドレインはトランジスタＭ７のドレインに並列に接続されている。
【０１０３】
アナログスイッチＭ９−１〜アナログスイッチＭ９−ｍのゲートには判定回路４５からの調整信号ＩＣＮＴ１〜ＩＣＮＴｍが入力される。アナログスイッチＭ９−１〜アナログスイッチＭ９−ｍのそれぞれは、対応する調整信号ＩＣＮＴ１〜ＩＣＮＴｍによってＯＮ／ＯＦＦ制御される。
【０１０４】
トランジスタＭ７のドレインと、電流源Ｍ６−０の間の電圧ＶＯが外部出力端子ＯＵＴに出力される。外部出力端子ＯＵＴは、図８で示した外部出力端子ＯＵＴ１〜外部出力端子ＯＵＴｎに対応しており、容量性負荷ＣＬが並列接続されている。
【０１０５】
次に、電流調整回路８０による調整の原理を説明するため、図２５を参照して説明する。図２５のソース接地増幅回路５２の構成を模式化した図である。
【０１０６】
式（３）、及び式（４）から分かるように、演算増幅器ＡＭＰの位相余裕は回路内のパラメータにより決定される。位相余裕は２段目の増幅を行うソース接地増幅回路５２を構成するトランジスタＭ７の伝達コンダクタンスgＭ７の関数となっている。また、伝達コンダクタンスgＭ７はトランジスタＭ７のドレイン電流ＩＤ７の関数となっている。図２５から分かるように２段目の増幅を行うトランジスタＭ７の基本電流源として電流源ＩＢ０を備えている。電流源ＩＢ０は図２４の電流源Ｍ６−０に対応している。
【０１０７】
さらに、電流調整回路８０は、複数の電流源ＩＢ１〜ＩＢｍを並列接続した構成となっている。なお、電流源ＩＢ１〜ＩＢｍは図２４の電流源Ｍ６−１〜電流源Ｍ６−ｍに対応している。
【０１０８】
また、複数の電流源ＩＢ１〜ＩＢｍにはそれぞれ直列にアナログスイッチＳＷ１〜SWｍが接続されている。アナログスイッチＳＷ１〜ＳＷｍはアナログスイッチＭ９−１〜アナログスイッチＭ９−ｍに対応している。これらのスイッチＳＷ１〜ＳＷｍは調整信号ＩＣＮＴ１〜ＩＣＮＴｍによってON／OFF制御される。
【０１０９】
従って、ソース接地増幅回路５２を構成するトランジスタＭ７のドレイン電流ＩＤ７は基本電流源ＩＢ０の電流Ｉ０と、アナログスイッチＳＷ１〜ＳＷｍのうちＯＮ状態になったアナログスイッチに直列接続する電流源の電流値との合算値となる。すなわち、調整信号ＩＣＮＴ１〜ＩＣＮＴｍによりＯＮ状態となるスイッチが増えることで、ドレイン電流ＩＤ７が増加する。
【０１１０】
なお、図２５におけるアナログスイッチＳＷ１〜ＳＷｍは図２２のアナログスイッチＭ９−１〜Ｍ９−ｍで示されるようにPMOSトランジスタで構成されている。調整信号が"Ｌ"レベルのときにスイッチはＯＮ状態となり、調整信号が"Ｈ"レベルのときにスイッチはＯＦＦ状態となる。
【０１１１】
調整信号ICNTがＩＣＮＴ１〜ＩＣＮＴ４までの4ラインであるとして、すべての調整信号が"Ｈ"レベルであった場合と、すべての信号が"Ｌ"レベルであった場合のトランジスタＭ７のドレイン電流ＩＤ７はそれぞれ以下のようになる。
【０１１２】
[ＩＣＮＴ１〜ＩＣＮＴ４="Ｈ"の場合]
ＩＤ７=I0
[ＩＣＮＴ１〜ＩＣＮＴ４="Ｌ"の場合]
ＩＤ７=I0+I1+I2+I3+I4
【０１１３】
式（３）、式（４)から分かるようにドランジスタＭ７のドレイン電流ＩＤ７が大きい場合、演算増幅器ＡＭＰの位相余裕は大きくなり、逆にドレイン電流ＩＤ７が小さい場合、位相余裕は小さくなる。よって、調整信号ＩＣＮＴ１〜ＩＣＮＴｍに応じて、位相余裕を調整することができる。
【０１１４】
上述した演算増幅器ＡＭＰの動作を図２６にまとめる。図２６は、容量性負荷ＣＬの容量値と、Ａ点の波形の勾配と、Ｂ'点でのパルス幅と、Ｃ点での積分電圧と、トランジスタＭ７のドレイン電流ＩＤ７と、演算増幅器ＡＭＰの位相補正調整量との関係を示す表である。
【０１１５】
図２６には例として演算増幅器ＡＰの出力に接続される容量性負荷ＣＬの容量値を１〜５の５つのケースで示してある。それぞれケースの番号が小さいほど容量値が小さく、ケースの番号が大きいほど容量値が大きい場合を示している。る。
【０１１６】
例えば容量性負荷ＣＬが最小のケース１の場合、パルス波形を駆動するバッファ回路４１の駆動する容量が相対的に小さいため、Ａ点波形の勾配が大きい。その結果、比較回路４３の出力は早く立ち上がるため、Ｂ'点のパルス幅は長くなる。その結果、Ｃ点の積分結果の電圧レベルは相対的に高いレベルとなる。Ｃ点の積分結果の電圧レベルが高い場合、演算増幅器ＡＭＰの位相補正をするための調整信号ＩＣＮＴ１〜ＩＣＮＴｍ、は"Ｈ"レベル、として演算増幅器に与えられる。したがって、ソース接地増幅回路５２を構成するトランジスタＭ７のドレイン電流ＩＤ７は小さくなる。その結果、位相補正調整の量は少なくなる。ケース１は外部に接続される容量が小さいために、位相補正の調整量は少なくて済む場合である。位相補正調整をして発振などの誤動作を防ぎながら、消費される演算増幅器の電流値を抑えることができる。
【０１１７】
一方、外部に接続される容量性負荷ＣＬの容量値が最大のケース５の場合、パルス波形を駆動するバッファ回路４１の駆動する容量が相対的に大きいために、Ａ点波形の勾配が小さい。その結果、比較回路４３の出力は遅く立ち上がるため、Ｂ'点のパルス幅は短くなる。その結果、Ｃ点の積分結果の電圧レベルは相対的に低いレベルとなる。Ｃ点の積分結果の電圧レベルが低い場合、演算増幅器ＡＭＰの位相補正をするための調整信号ＩＣＮＴ１〜ＩＣＮＴｍは"Ｌ"レベルとして演算増幅器ＡＭＰに与えられ、ソース接地増幅回路５２を構成するトランジスタＭ７のドレイン電流ＩＤ７は大きくなる。その結果、位相補正調整の量は大きくなる。ケース５は外部に接続される容量が大きく、位相補正の調整量を大きくする必要がある場合であり、位相補正調整をして発振などの誤動作を防ぐことができる。
【０１１８】
以上説明したように、本実施の形態にかかる半導体回路１０では、予め予想することが困難であり、不確定要因を有す帰還増幅回路の出力に接続される任意の容量に対し、自動で演算増幅器内の回路パラメータを変化させている。こうすることで、発振状態などの不具合動作を防ぐことができる。さらに、演算増幅器ＡＭＰの出力に接続される負荷容量に対してオーバーマージンではない位相余裕を与えることができる。すなわち、トランジスタＭ７のドレイン電流を調整することで、必要かつ十分な位相補正調整を実現することができる。これにより、位相補正を施して発振状態を回避することができる。さらに、無駄な電流を消費することがなく、外部容量に適応した低消費電力の演算増幅器を提供できる。従って、高性能な半導体回路１０を実現することができる。
また、上記の構成とすることで、簡便な構成で、複数の演算増幅器ＡＭＰの回路パラメータを調整することができる。すなわち、複数の演算増幅器ＡＭＰ１に対してそれぞれ切替スイッチ１３−１〜１３−ｎを設けているため、測定回路１４、及び判定回路４５を共通にすることができる。さらに、比較回路４３がリファレンス電圧ＶＲＥＦとＡ点電圧を比較している。これにより、容易に測定を行うことができる。また、積分回路４４が比較結果信号とパルス信号とに応じたレベルの積分結果信号を出力する。より具体的には、パルス信号と比較結果信号の論理積信号によって、容量ＣＣを充電している。これにより、簡便な構成で測定を行うことができる。さらに、判定回路４５が積分結果信号に応じた体を記憶するメモリ回路７２を有している。これにより、複数の演算増幅器ＡＭＰに対する調整を行うことができる。また、積分回路４４が複数の基準電圧ＶＲＥＦ１〜ＶＲＥＦｍを生成する基準電圧生成回路７０と、複数の基準電圧ＶＲＥＦ１〜ＶＲＥＦｍと積分結果信号を比較する比較器を有している。こうすることで、簡便な構成で測定結果を記憶することができる。
【０１１９】
実施の形態３．
実施の形態３にかかる半導体回路について説明する。本実施の形態にかかる半導体回路は、実施の形態２で示した演算増幅器と異なる演算増幅器を有している。なお、半導体回路において、演算増幅器以外の基本的な構成は、実施の形態１と同様であるため、説明を省略する。
【０１２０】
図２７は実施の形態３の演算増幅器ＡＭＰの内部構成を示す図である。演算増幅器ＡＭＰは実施形態２と同様に、代表的な２段構成の構成であり、１段目として差動増幅回路５１、２段目としてソース接地増幅回路５２を有している。差動増幅回路５１の差動入力段の電流を変化させる電流調整回路８０を備える。具体的には、トランジスタＭ１、Ｍ２の電流源である電流源Ｍ５−１〜Ｍ５−ｍと、これら電流源Ｍ５−１〜Ｍ５−ｍの電流を加減算するためのアナログスイッチＭ８−１〜Ｍ８−ｍを備える。
【０１２１】
本実施の形態では、ソース接地増幅回路５２のトランジスタＭ７ではなく、差動増幅回路５１のトランジスタＭ１に流れるドレイン電流を調整している。電流調整回路８０以外の演算増幅器ＡＭＰの基本的構成は、実施の形態１と同様になっている。図２８は位相補正調整の原理をより分かりやすくするために、図２７の差動増幅回路５１の構成を模式化した図面である。電流源ＩＢ１〜ＩＢｍは、図２７の電流源Ｍ５−１〜Ｍ５−ｍに対応している。そして、アナログスイッチＳＷ１〜ＳＷｍは、アナログスイッチＭ８−１〜Ｍ８−ｍに対応している。
【０１２２】
式（３）、式（４）から、演算増幅器ＡＭＰの位相余裕は回路内のパラメータにより決定されることがわかる。位相余裕を決定するパラメータのうち差動増幅回路５１を構成するトランジスタＭ１の伝達コンダクタンスｇｍ１を変更させる。このため、トランジスタＭ１のドレイン電流ＩＤ１を調整することで位相余裕を調整する。図２８から分かるように１段目の増幅を行うトランジスタＭ１の基本電流源として電流源ＩＢ０を備えている。さらに、複数の電流源ＩＢ１〜ＩＢｍを電流源ＩＢ０と並列接続した構成となっている。
【０１２３】
また、ＩＢ１〜ＩＢｍの複数の電流源にはそれぞれ直列にアナログスイッチＳＷ１〜ＳＷｍが接続されている。これらアナログスイッチＳＷ１〜ＳＷｍは調整信号ＩＣＮＴ１〜ＩＣＮＴｍによってＯＮ状態とＯＦＦ状態を制御される。従って、差動増幅回路５１を構成するトランジスタＭ１のドレイン電流ＩＤ１は基本電流源ＩＢ０の電流Ｉ０とアナログスイッチＳＷ１〜ＳＷｍのうちＯＮ状態になったアナログスイッチに直列接続する電流源の電流値との合算値となる。すなわち、調整信号ＩＣＮＴ１〜ＩＣＮＴｍによりＯＮ状態となるスイッチが増えることで、ドレイン電流ＩＤ７が増加する。
【０１２４】
なお、図２８におけるアナログスイッチＳＷ１〜ＳＷｍは図２７のトランジスタＭ８−１〜Ｍ８−ｍで示されるようにＮＭＯＳトランジスタで構成されている。このため、調整信号ＩＣＮＴ１〜ＩＣＮＴｍが"Ｈ"レベルのときにアナログスイッチＳＷ１〜ＳＷｍはＯＮ状態となる。一方、調整信号ＩＣＮＴ１〜ＩＣＮＴｍが"Ｌ"レベルのときにアナログスイッチＳＷ１〜ＳＷｍはＯＦＦ状態となる。
今、調整信号ＩＣＮＴ１〜ＩＣＮＴｍがＩＣＮＴ１〜ＩＣＮＴ４までの4ラインであるとして、すべての信号が"Ｈ"レベルであった場合と、すべての信号が"Ｌ"レベルであった場合のトランジスタＭ１のドレイン電流ＩＤ１はそれぞれ以下のようになる。
【０１２５】
[ＩＣＮＴ１〜ＩＣＮＴ４="Ｈ"の場合]
ＩＤ１＝Ｉ０＋Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４
【０１２６】
[ＩＣＮＴ１〜ＩＣＮＴ４="Ｌ"の場合]
ＩＤ１＝Ｉ０
【０１２７】
式（３）、式（４）から分かるようにドランジスタＭ１のドレイン電流ＩＤ１が大きい場合、位相余裕は小さくなる。一方、ドランジスタＭ１のドレイン電流ＩＤ１が小さい場合、位相余裕は大きくなる。
【０１２８】
本実施の形態の構成により、上記の実施の形態１、２と同様の効果を得ることができる。また演算増幅器ＡＭＰの位相補正調整の構成と動作は、前述のとおり演算増幅器ＡＭＰ内部以外は同等である。図２９は、図２６と同様に、容量性負荷ＣＬの容量値と、Ａ点の波形の勾配と、Ｂ'点でのパルス幅と、積分回路の出力Ｃ点と、トランジスタＭ１のドレイン電流ＩＤ１と、演算増幅器ＡＭＰとしての位相補正調整量との関係を示す表である。
【０１２９】
実施の形態２と異なる点は、補正する対象のトランジスタの電流がＭ７からＭ１に変更になり、かつその大小関係が反転している点である。式（３）から分かるように、gｍ７とgｍ１の関係、即ちドレイン電流ＩＤ７とドレイン電流ＩＤ１の関係は相反している。このため、全体としての補正の大小関係は整合される。なお、実施の形態２と実施の形態３を組み合わせてもよい。すなわち、ドレイン電流ＩＤ１、及びドレイン電流ＩＤ７の両方を調整するようにしてもよい。
【０１３０】
（汎用性）
次に、上記の半導体回路の汎用性について説明する。実施の形態２、３では、基本的な２段構成の演算増幅器ＡＭＰを例としてその構成と動作について説明した。演算増幅器ＡＭＰを構成する増幅段としての要素である差動増幅回路５１並びにソース接地増幅回路５２は基本回路であり、これらの構成要素は演算増幅器５１を構成する際に頻繁に使用される。図９に示される基本的な２段構成の演算増幅器に限らず、２段構成の増幅段で構成され、その１段目が差動増幅段であり、２段目がソース接地増幅段で構成される回路であれば、位相補正調整を行うことが可能となる。
【０１３１】
図３０は基本的な２段構成の増幅段から構成される演算増幅器ＡＭＰの等価回路である。図３０は２段構成の演算増幅器ＡＭＰを簡略化して示されている。実施の形態２、３のＡＭＰと同様の構成については説明を省略する。
【０１３２】
差動増幅回路５１は、電流源Ｉｂｉａｓ１〜Ｉｂｉａｓ３、トランジスタＭ１、及びトランジスタＭ２を有している。さらに、ＮｃｈＭＯＳトランジスタであるトランジスタＭ１のドレインは電流源Ｉｂｉａｓ１に接続され、ソースはＩｂｉａｓ３に接続される。ＮｃｈＭＳトランジスタであるトランジスタＭ２のドレインは電流源Ｉｂｉａｓ２に接続され、ソースはＩｂｉａｓ３に接続される。電流源Ｉｂｉａｓ１はトランジスタＭ１に電流を供給し、電流源Ｉｂｉａｓ２はトランジスタＭ２に電流を供給する。
【０１３３】
ソース接地増幅回路５２は電流源Ｉｂｉａｓ７とトランジスタＭ７を有している。電流源Ｉｂｉａｓ７はトランジスタＭ７に電流を供給する。そして、容量性負荷ＣＬに応じた調整信号を生成し、演算増幅器ＡＭＰの構成要素である電流源Ｉｂｉａｓ１、Ｉｂｉａｓ２、Ｉｂｉａｓ７などを制御する。こうすることで、トランジスタＭ１、Ｍ２、Ｍ７のドレイン電流を調整することができ、最適な位相補償と省電力化を実現することが可能である。電流源Ｉｂｉａｓ１、Ｉｂｉａｓ２、Ｉｂｉａｓ７のうちの２以上を制御するようにしてもよく、電流源Ｉｂｉａｓ１、Ｉｂｉａｓ２、Ｉｂｉａｓ７のうちの１つのみを制御するようにしてもよい。
【０１３４】
（電流調整回路のレイアウト）
以下、演算増幅器ＡＭＰに設けられた電流調整回路８０のレイアウトについて、図３１を用いて説明する。図３１は、実施の形態２に示した電流調整回路８０のレイアウトを模式的に示す平面図である。
【０１３５】
電流調整回路８０は、上記のように、トランジスタＭ７と、電流源Ｍ６−１〜Ｍ６−ｍと、アナログスイッチＭ９−１〜Ｍ９−ｍを有している。トランジスタＭ７、電流源Ｍ６−１〜Ｍ６−ｍ、及びアナログスイッチＭ９−１〜Ｍ９−ｍを構成する各トランジスタのソースとドレインは、Ｎウェル領域９０内に設けられたＰ拡散領域８１によって形成される。さらに、電流調整回路８０は、電源配線９１、ゲート配線９２、ソース配線９３と、グランド配線９４、ゲート配線９５−１〜９５ｍと、接続配線９６とを有している。電源配線９１、ゲート配線９２、ソース配線９３と、ゲート配線９５−１〜９５ｍと、接続配線９６は、絶縁膜に設けられたスルーホール８２を介して、トランジスタＭ７、電流源Ｍ６−１〜Ｍ６−ｍ、及びアナログスイッチＭ９−１〜Ｍ９−ｍを構成する各トランジスタのソース、ドレイン、又はゲートに接続される。
【０１３６】
電源配線９１、ソース配線９３と、ＧＮＤ配線９４、及び接続配線９６は第１のＡｌ配線層で形成される。ゲート配線９２、及びゲート配線９５−１〜９５ｍは、第１のＡｌ配線層の上層の第２のＡｌ配線層で接続される。電流源Ｍ６−１〜Ｍ６−ｍのドレインは、対応するアナログスイッチＭ９−１〜Ｍ９−ｍのドレインと、接続配線９６を介して接続されている。電流源Ｍ６−０〜Ｍ６−ｍのソースは電源配線９１と接続され、ゲートはゲート配線９２と接続されている。電流源Ｍ６−０のドレインは、トランジスタＭ７のドレインと接続されている。電流源Ｍ６−０のソースは、グランド配線９４と接続されている。
【０１３７】
ゲート配線９５−１〜９５ｍは、対応するアナログスイッチＭ９−１〜Ｍ９−ｍのゲートと接続される。ゲート配線９５−１〜９５ｍには、対応する調整信号ＩＣＮＴ１〜ＩＣＮＴｍが入力される。これにより、アナログスイッチＭ９−１〜Ｍ９−ｍがＯＮ／ＯＦＦ制御され、トランジスタＭ７に流れるドレイン電流を調整することができる。本実施の形態では、電流源Ｍ６−１〜Ｍ６−ｍのチャネル幅が同じになっている。また、実施の形態では、電流源Ｍ６−１〜Ｍ６−ｍのチャネル長が同じになっている。さらには、実施の形態３で示した電流源Ｍ５−１〜Ｍ５−ｍに上記のレイアウトを適用してもよい。
【０１３８】
（レイアウト変形例）
さらに、電流調整回路８０のレイアウトを図３２のようにすることも可能である。図３２は、電流調整回路８０のレイアウトの変形例を示す平面図である。図３２では、電流源Ｍ６−１〜Ｍ６−ｍのチャネル幅を変化させている。ここでは、電流源Ｍ６−１から電流源Ｍ６−ｍに向かうにつれてチャネル幅が狭くなっていく。例えば、電流源Ｍ６−ｍのチャネル幅は１とすると、電流源Ｍ６−１のチャネル幅は２ｍとなっている。このようにすることで、ドレイン電流ＩＤ７の調整幅を大きくしたりすることができる。すなわち、小さいビット数の調整信号を用いた場合でも、より大きい調整幅での調整が可能になる。あるいは、より細かい調整が可能となる。
【０１３９】
この場合、基準電圧生成回路７０で発生させる基準電圧ＶＲＥＦ１〜ＶＲＥＦｍの電圧値をチャネル幅の比に対応させるようにしてもよい。すなわち、基準電圧ＶＲＥＦ１〜ＶＲＥＦｍを図２２に示したような一定間隔ではなく、任意の値に調整することも可能である。また、、電流源Ｍ６−１から電流源Ｍ６−ｍに向かうにつれて、電流源Ｍ６−１〜Ｍ６−ｍのチャネル幅を単調増加、又は単調減少するように設定すれば、容易に調整することができる。
【０１４０】
さらには、電流源Ｍ６−１〜Ｍ６−ｍのチャネル幅ではなく、チャネル長を変えるようにしてもよく、チャネル幅とチャネル長の両方を変えるようにしてもよい。電流源Ｍ６−１〜Ｍ６−ｍのチャネル幅とチャネル長の少なくとも一方を変えるようにしてもよい。また、電流源Ｍ６−１〜Ｍ６−ｍのチャネル幅やチャネル長を変えて場合、アナログスイッチＭ９−１〜Ｍ９−ｍのチャネル幅やチャネル長を変えるようにしてもよい。さらには、実施の形態３で示した電流源Ｍ５−１〜Ｍ５−ｍに上記のレイアウトを適用してもよい。すなわち、電流源Ｍ５−１〜Ｍ５−ｍのチャネル長やチャネル幅を変えるようにしてもよい。
【０１４１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１４２】
１０  半導体回路
１３  切替スイッチ
１４  測定回路
１５  制御回路
１６  出力端子
１７  選択信号入力端子
１８  セレクタ回路
１９  保持・リセット信号入力端子
２０  切替信号入力端子
２１  出力配線
４１  バッファ回路
４２  パルス発生器
４３  比較回路
４４  積分回路
４５  判定回路
５１  差動増幅回路
５２  ソース接地増幅回路
６１  ＡＮＤ回路
６２  ＯＲ回路
６３  ＩＮＶ回路
６４  バッファ
７０  基準電圧生成回路
７１  比較器
７２  メモリ回路
８０  電流調整回路
ＡＭＰ  演算増幅器
ＩＮ  入力端子
ＯＵＴ  出力
ＣＬ  容量性負荷
ＳＷ−Ｉ  充電スイッチ
ＳＷ−Ｒ  放電スイッチ
【図１】
2014127984.tif 000008
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2014127984.tif 000020
【図１４】
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【図１５】
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【図１６】
2014127984.tif 000023
【図１７】
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【図１８】
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【図１９】
2014127984.tif 000026
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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