(57)【要約】【課題】微細化しやすく電流密度を上げることができる半導体装置を提供する。【解決手段】基板２のエミッタ側２ａ側に、エミッタ電極３及びエミッタ側ゲート電極６が形成され、基板２のコレクタ側２ｂ側に、コレクタ電極４及びコレクタ側ゲートパッド１３が形成され、エミッタ側ゲート電極６の表面はポリイミド８で被覆され、コレクタ側ゲートパッド１３は、貫通穴９によりエミッタ側ゲート電極６に接続され、貫通穴９の側面部が絶縁膜１０で被覆される。【選択図】図４
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【特許請求の範囲】
【請求項１】
電力変換用トランジスタにおいて、
基板のエミッタ側にエミッタ電極及びエミッタ側ゲート電極が形成され、
前記基板のコレクタ側にコレクタ電極及びコレクタ側ゲートパッドが形成され、
前記エミッタ側ゲート電極は絶縁膜で被覆され、
前記コレクタ側ゲートパッドは前記基板を貫通する貫通穴により前記エミッタ側ゲート電極に接続され、
前記貫通穴の側面部が絶縁膜で被覆されている、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換用トランジスタの半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、電力変換装置のインバータ回路において、同一平面上にコレクタ電極及びエミッタ電極を設けた横型素子のトランジスタを用いるとともに、縦型ダイオードを反転させて実装したものが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１７２４４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載されたような横型素子のトランジスタは、同一平面上にコレクタ電極及びエミッタ電極を設ける必要があるため、電流密度を上げることができず、チップ形状が大きくなってコストが高くなる。そこで、微細化しやすく電流密度が上げられる縦型素子のトランジスタを用いたいが、従来の縦型素子のトランジスタでは、特許文献１に記載されたような低インダクタンス実装構造に用いることができない。
【０００５】
そこで、本発明は、特許文献１に記載されたような低インダクタンス実装構造に用いることができる縦型素子の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、電力変換用トランジスタにおいて、基板のエミッタ側にエミッタ電極及びエミッタ側ゲート電極が形成され、基板のコレクタ側にコレクタ電極及びコレクタ側ゲートパッドが形成され、エミッタ側ゲート電極は絶縁膜で被覆され、コレクタ側ゲートパッドは基板を貫通する貫通穴によりエミッタ側ゲート電極に接続され、貫通穴の側面部が絶縁膜で被覆されている。
【０００７】
本発明に係る半導体装置によれば、特許文献１に記載されたような低インダクタンス実装構造に縦型素子の半導体装置を用いることができる。
【発明の効果】
【０００８】
本発明によれば、微細化しやすく電流密度を上げることができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体装置の斜視図である。
【図２】図１に示すＩＩ線から見た平面図である。
【図３】図１に示すＩＩＩ線から見た底面図である。
【図４】図１に示すＩＶ−ＩＶ線における断面図である。
【図５】実施形態に係る半導体装置の製造工程を説明するための図である。
【図６】実施形態に係る半導体装置の製造工程を説明するための図である。
【図７】実施形態に係る半導体装置の製造工程を説明するための図である。
【図８】実施形態に係る半導体装置の製造工程を説明するための図である。
【図９】実施形態に係る半導体装置の製造工程を説明するための図である。
【図１０】実施形態に係る半導体装置の製造工程を説明するための図である。
【図１１】実施形態に係る半導体装置の製造工程を説明するための図である。
【図１２】実施形態に係る半導体装置の製造工程を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明に係る半導体装置の実施形態を説明する。なお、各図において同一又は相当する要素については同一の符号を付し、重複する説明を省略する。
【００１１】
図１は、実施形態に係る半導体装置の斜視図である。図２は、図１に示すＩＩ線から見た平面図であって、半導体装置のエミッタ（ソース）側を示している。図３は、図１に示すＩＩＩ線から見た底面図であって、半導体装置のコレクタ（ドレイン）側を示している。図４は、図１に示すＩＶ−ＩＶ線における断面図である。
【００１２】
図１〜図４に示すように、本実施形態に係る半導体装置１は、縦型のＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳ−ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の電力変換用ｎ型トランジスタである。
【００１３】
この半導体装置１は、基板２のエミッタ（ソース）側２ａに、エミッタ電極３が形成されており、基板２のエミッタ側２ａとは反対側に配置されるコレクタ（ドレイン）側２ｂに、コレクタ電極４が形成されている。なお、基板２のエミッタ側２ａには、エミッタ電極３に接続される複数本のゲートトレンチ５が形成されている。
【００１４】
また、基板２のエミッタ側２ａには、エミッタ側ゲート電極６が形成されている。エミッタ側ゲート電極６は、ポリイミド８等の絶縁膜によりエミッタ電極３と分離されており、その表面が、ポリイミド等の絶縁材料により形成されるポリイミド８により被覆（保護）されている。
【００１５】
そして、基板２には、エミッタ側２ａからコレクタ側２ｂまで貫通する貫通穴９が形成されている。貫通穴９は、エミッタ側ゲート電極６が形成される位置であって、エミッタ電極３及びコレクタ電極４から離間した位置に形成されている。貫通穴９の内側面である側面部には、定格耐圧以上の耐圧を保持できる絶縁膜１０が被覆（形成）されている。
【００１６】
このように絶縁膜１０が被覆される貫通穴９の内側には、エミッタ側ゲート電極６に接続されてコレクタ側２ｂ側に露出するゲートピラー１１が挿入（充填）されている。ゲートピラー１１のコレクタ側２ｂ側に露出する部分が、コレクタ側２ｂ側に露出するコレクタ側ゲートパッド１３となっている。なお、コレクタ電極４とコレクタ側ゲートパッド１３との間には、ポリイミド１２が設置されている。
【００１７】
つまり、半導体装置１は、基板２のエミッタ側２ａ側に、エミッタ電極３及びエミッタ側ゲート電極６が形成され、基板２のコレクタ側２ｂ側に、コレクタ電極４及びコレクタ側ゲートパッド１３が形成され、エミッタ側ゲート電極６の表面はポリイミド８で被覆され、コレクタ側ゲートパッド１３は、貫通穴９によりエミッタ側ゲート電極６に接続され、貫通穴９の側面部が絶縁膜１０で被覆されている。
【００１８】
次に、図５〜図１２を参照して、本実施形態に係る半導体装置１の製造方法について説明する。図５〜図１２は、実施形態に係る半導体装置の製造工程を説明するための図である。
【００１９】
まず、図５に示すように、基板２（ウェハ）のエミッタ側２ａの表面を作製する。この工程は、公知の従来技術の工程であって、基板２のエミッタ側２ａに、ゲートトレンチ５、ｐ型拡散層１４、を形成する工程である。このときの基板２の厚さは、特に制限されないが、例えば、１５０μｍとすることができる。
【００２０】
次に、図６に示すように、基板２のエミッタ側２ａをエッチングすることで、貫通穴９となるトレンチ１５を作製する。トレンチ１５の形状は、特に制限されないが、例えば、幅が１００μｍの正方形断面で、厚さ方向の深さを１２０μｍとすることができる。
【００２１】
次に、図７に示すように、トレンチ１５の内側面である側面部に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学蒸着）法により絶縁膜１０を被覆（形成）する。絶縁膜１０の膜厚は、定格耐圧以上の耐圧を保持できれば特に限定されないが、例えば、１５００Ｖの定格電圧以上の耐圧を確保するために、２００μｍ以上とすることができる。この場合、ＣＶＤ法により製膜する二酸化ケイ素の絶対強度を１０ＭＶ／ｃｍとすると、耐圧は２０００Ｖ以上となる。
【００２２】
次に、図８に示すように、基板２のエミッタ側２ａにエミッタ電極３及びエミッタ側ゲート電極６を形成する。エミッタ電極３及びエミッタ側ゲート電極６の形成は、例えば、スパッタによりＡｌを５μｍの厚さに堆積させることにより行うことができる。エミッタ電極３は、トレンチ１５の反対側に形成し、エミッタ側ゲート電極６は、トレンチ１５側に形成する。
【００２３】
次に、図９に示すように、トレンチ１５をメッキによってＣｕで埋める。これにより、ゲートピラー１１が形成される。
【００２４】
次に、図１０に示すように、エミッタ側ゲート電極６の表面を、ポリイミド等の絶縁材料より形成されるポリイミド８により被覆する。
【００２５】
次に、図１１に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）法により基板２のコレクタ側２ｂ側を研磨し、基板２の薄板化を行う。基板２の研磨は、トレンチ１５の底部が除去されてゲートピラー１１が露出するまで行う。これにより、トレンチ１５は、基板２を貫通する貫通穴９となる。研磨した基板２の厚さは、特に制限されないが、例えば、１００μｍとすることができる。
【００２６】
次に、図１２に示すように、基板２のコレクタ側２ｂにコレクタ電極４を形成し、基板２のコレクタ側２ｂ側に、一辺が１００μｍの正方形（□１００μｍ）のコレクタ側ゲートパッド１３を作製する。コレクタ電極４の形成は、例えば、スパッタ法によりＮｉを１μｍの厚さに形成することにより行うことができる。このとき、コレクタ電極４がゲート（コレクタ側ゲートパッド１３）と短絡しないように、基板２のコレクタ側２ｂをパターニングしてコレクタ電極４を形成し、コレクタ電極４とコレクタ側ゲートパッド１３との間にポリイミド１２を設置する。
【００２７】
以上のプロセスを経ることで、基板２のエミッタ側２ａに、エミッタ電極３と、表面がポリイミド８により被覆（保護）されたエミッタ側ゲート電極６と、が形成され、基板２のコレクタ側２ｂに、コレクタ電極４と、基板２を貫通する貫通穴９によってエミッタ側ゲート電極６と接続されたコレクタ側ゲートパッド１３と、が形成され、貫通穴９の側面部が絶縁膜１０で被覆された半導体装置１が作製される。
【００２８】
このように、本実施形態に係る半導体装置１によれば、低インダクタンス実装構造に縦型素子の半導体装置を用いることができる。
【００２９】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、半導体装置をｎ型のものとして説明したが、ｐ型のものに適用してもよい。
【符号の説明】
【００３０】
１…半導体装置、２…基板、２ａ…エミッタ側、２ｂ…コレクタ側、３…エミッタ電極、４…コレクタ電極、５…ゲートトレンチ、６…エミッタ側ゲート電極、８…ポリイミド、９…貫通穴、１０…絶縁膜、１１…ゲートピラー、１２…ポリイミド、１３…コレクタ側ゲートパッド、１４…ｐ型拡散層、１５…トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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