(57)【要約】【課題】本発明は、半導体装置の製造工程を簡略化することの可能な半導体装置の製造方法を提供することを課題とする。【解決手段】第１の不純物拡散領域２７上に位置するゲート電極溝形成用マスク１２１に、第１の不純物拡散領域２７の上面２７ａを露出するビットコン開口部３６を形成し、その後、下端が第１の不純物拡散領域２７の上面２７ａと接触し、かつビットコン開口部３６を埋め込むビットコンタクト３９を形成する。【選択図】図１８Ｄ
2014082323.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面のうち、メモリセル領域に配置される第１の活性領域に対応する部分に、不純物拡散層を形成する工程と、
前記第１の活性領域上に、該第１の活性領域の長手方向と交差する第１の方向に延在する第１の溝部を有したゲート電極溝形成用マスクを形成する工程と、
前記ゲート電極溝形成用マスクを介した異方性エッチングにより、前記第１の溝部の下方に位置する前記半導体基板をエッチングすることで、前記第１の活性領域にゲート電極溝を形成すると共に、該ゲート電極溝により前記不純物拡散層を分割して第１及び第２の不純物拡散領域を形成する工程と、
前記ゲート電極溝の下部に第１のゲート絶縁膜を介して、ゲート電極を形成する工程と、
前記ゲート電極溝の上部、及び前記第１の溝部を埋め込むと共に、前記ゲート電極の上面を覆う埋め込み絶縁膜を形成する工程と、
少なくとも前記第１の不純物拡散領域上に位置する前記ゲート電極溝形成用マスクに、前記第１の不純物拡散領域の上面を露出するビットコン開口部を形成する工程と、
前記ビットコン開口部を埋め込むビットコンタクトを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ビットコン開口部を形成する工程では、前記ビットコン開口部の一部を前記埋め込み絶縁膜に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ビットコン開口部を形成する工程では、前記埋め込み絶縁膜よりも前記ゲート電極溝形成用マスクがエッチングされやすいエッチング条件を用いた異方性エッチングにより、前記ビットコン開口部を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極溝形成用マスクを形成する工程は、前記第１の活性領域上に、前記ゲート電極溝形成用マスクの母材となるシリコン窒化膜を成膜する工程と、
異方性エッチングにより、前記シリコン窒化膜をパターニングすることで前記第１の溝部を形成する工程と、
を有し、
前記埋め込み絶縁膜を形成する工程は、前記埋め込み絶縁膜の母材となるシリコン酸化膜を成膜する工程を含むことを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極溝形成用マスク上に、前記ビットコンタクトの上端と一体とされ、かつ前記第１の方向と交差する第２の方向に延在するビット線を形成する工程を有することを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極溝形成用マスクを形成する前に、周辺回路領域に配置される第２の活性領域に対応する前記半導体基板の主面に、第１のポリシリコン膜を形成する工程と、
前記ビットコン開口部を形成後、前記ゲート電極溝形成用マスクの上面、前記埋め込み絶縁膜の上面、及び前記第１のポリシリコン膜の上面を覆い、かつ前記ビットコン開口部を埋め込む第２のポリシリコン膜を形成する工程と、
前記メモリセル領域及び前記周辺回路領域に配置された前記第２のポリシリコン膜上に、金属膜を形成する工程と、
前記金属膜上に、シリコン窒化膜よりなる周辺回路用ゲート電極及びビット線形成用マスクを形成する工程と、
前記周辺回路用ゲート電極及びビット線形成用マスクを介した異方性エッチングにより、前記第１のポリシリコン膜、前記第２のポリシリコン膜、及び前記金属膜をパターニングすることで、前記第２のポリシリコン膜よりなる前記ビットコンタクトと、前記第２のポリシリコン膜及び前記金属膜よりなる前記ビット線と、前記第１のポリシリコン膜、前記第２のポリシリコン膜、及び前記金属膜よりなる周辺回路用ゲート電極と、を一括形成する工程と、
を有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記不純物拡散層を形成する工程の前に、前記メモリセル領域及び前記周辺回路領域に位置する前記半導体基板に素子分離領域を形成する工程を有し、
前記素子分離領域を形成する工程は、前記メモリセル領域及び前記周辺回路領域に位置する前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝の内面、及び前記第２の活性領域の上面を熱酸化して、熱酸化膜を形成する工程と、
前記熱酸化膜を介して、前記素子分離溝を埋め込む素子分離用絶縁膜を形成する工程と、
を有することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記素子分離領域を形成する工程では、前記第２の活性領域を区画するように、前記素子分離領域を形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第２の活性領域に形成された前記熱酸化膜が露出するまで、前記周辺回路用ゲート電極及びビット線形成用マスクを介した前記異方性エッチングを行うことを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記周辺回路用ゲート電極と前記素子分離領域との間に位置する前記第２の活性領域に、第３の不純物拡散領域を形成する工程を有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
異方性エッチングにより、前記第２の不純物拡散領域上に形成された前記ゲート電極溝形成用マスクを選択的に除去して、前記第２の不純物拡散領域の上面を露出させる工程を有することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記周辺回路用ゲート電極及びビット線形成用マスクは、前記周辺回路用ゲート電極及び前記ビット線を形成後、前記周辺回路用ゲート電極の上面、及び前記ビット線の上面を保護するキャップ絶縁膜として機能することを特徴とする請求項６ないし１１のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記第３の不純物拡散領域を形成後、前記ビット線の側面、及び前記周辺回路用ゲート電極の側面を覆う第１のサイドウォールを形成する工程を有することを特徴とする請求項１０ないし１２のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記周辺回路用ゲート電極の側面に形成された前記第１のサイドウォールの側面を覆う第２のサイドウォール膜を形成する工程を有し、
前記第２のサイドウォール膜を形成する工程では、前記第２の活性領域に形成された前記熱酸化膜をパターニングすることで、第２のゲート絶縁膜を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記周辺回路領域に配置された前記素子分離領域と前記第２のサイドウォール膜との間に位置する前記第２の活性領域に、前記第３の不純物活性領域よりも深さが深く、かつ前記第３の不純物活性領域よりも不純物濃度の高い第４の不純物活性領域を形成する工程を有することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記ゲート電極溝形成用マスクを形成する工程では、前記メモリセル領域に位置する前記素子分離領域と共に前記第１の活性領域を区画するダミーゲート電極溝の形成領域に対応し、かつ前記第１の方向に延在する第２の溝部を形成し、
前記ゲート電極溝を形成する際に、前記ダミーゲート電極溝を同時に形成し、
前記ゲート電極を形成する際に、前記ダミーゲート電極溝の下部に配置されるダミーゲート電極を同時に形成することを特徴とする請求項８ないし１５のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１７】
前記第２の不純物活性領域の上面、前記埋め込み絶縁膜の上面、前記第４の不純物拡散領域、及び前記周辺回路領域に形成された前記素子分離領域の上面に、容コン用層間絶縁膜を形成する工程を有することを特徴とする請求項１５または１６記載の半導体装置の製造方法。
【請求項１８】
前記第２の不純物拡散領域上に位置する前記容コン用層間絶縁膜を貫通し、下端が前記第２の不純物拡散領域の上面と接触する容量コンタクトプラグを形成する工程を有することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記容量コンタクトプラグと電気的に接続された記憶素子を形成する工程を有することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記記憶素子を形成する工程では、キャパシタを形成することを特徴とする請求項１９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセルの微細化に伴い、セルアレイに配置されたセルトランジスタ（選択トランジスタ）のゲート長も短くせざるを得なくなってきている。
【０００３】
しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔ）が低下するという問題がある。
また、Ｖｔの低下を抑制すべく基板濃度を増大させた場合には、接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００４】
上記問題を回避するため、半導体基板に形成した溝内に配置されたゲート電極（以下、「埋め込み型ゲート電極」という）を含むトランジスタを有する半導体装置（ＤＲＡＭ）が提供されている。
【０００５】
このような半導体装置は、半導体基板の活性領域に形成されたゲート電極形成用溝と、ゲート電極形成用溝の内面に形成されたゲート絶縁膜と、ゲート絶縁膜を介してゲート電極形成用溝の下部に配置された埋め込み型ゲート電極と、半導体基板の表面まで達するように、ゲート電極形成用溝の上部を埋め込む埋め込み絶縁膜と、ゲート電極形成用溝の一方の側に位置する活性領域に形成された第１の不純物拡散領域と、ゲート電極形成用溝の他方の側に位置する活性領域に形成された第２の不純物拡散領域と、ビットコン用層間絶縁膜と、ビットコン用層間絶縁膜に形成され、第１の不純物拡散領域の上面を露出するビットコン開口部と、ビットコン開口部を埋め込むと共に、第１の不純物拡散領域の上面と接触し、かつビット線と接続されるビットコンタクトと、を有する（例えば、特許文献１参照。）。
【０００６】
特許文献１には、半導体基板に活性領域を区画する素子分離領域と、半導体基板の主面を覆うシリコン酸化膜と、ｎ型の低濃度不純物拡散層（上記第１及び第２の不純物拡散領域の母材）と、を順次形成後、シリコン酸化膜上に開口溝を有したマスク用シリコン窒化膜を形成し、マスク用シリコン窒化膜を介して、半導体基板をエッチングすることで、上記ゲート電極形成用溝を形成することが開示されている。
【０００７】
また、特許文献１には、ゲート電極形成用溝を形成後、マスク用シリコン窒化膜を除去し、その後、シリコン酸化膜よりなるビットコン用層間絶縁膜を成膜し、次いで、フォトリソグラフィ技術及び異方性ドライエッチング技術により、ビットコン用層間絶縁膜に第１の不純物拡散領域の上面を露出するビットコン開口部を形成し、その後、ビットコン開口部を埋め込むビットコンタクトを形成することが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１２９７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の半導体装置の製造方法では、マスク用シリコン窒化膜を除去した後、シリコン酸化膜よりなるビットコン用層間絶縁膜を成膜し、ビットコン用層間絶縁膜に第１の不純物拡散領域の上面を露出するビットコン開口部を形成していたため、半導体装置の製造工程が煩雑になってしまうという問題があった。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、半導体基板の主面のうち、メモリセル領域に配置される第１の活性領域に対応する部分に、不純物拡散層を形成する工程と、前記第１の活性領域上に、該第１の活性領域の長手方向と交差する第１の方向に延在する第１の溝部を有したゲート電極溝形成用マスクを形成する工程と、前記ゲート電極溝形成用マスクを介した異方性エッチングにより、前記第１の溝部の下方に位置する前記半導体基板をエッチングすることで、前記第１の活性領域にゲート電極溝を形成すると共に、該ゲート電極溝により前記不純物拡散層を分割して第１及び第２の不純物拡散領域を形成する工程と、前記ゲート電極溝の下部に第１のゲート絶縁膜を介して、ゲート電極を形成する工程と、前記ゲート電極溝の上部、及び前記第１の溝部を埋め込むと共に、前記ゲート電極の上面を覆う埋め込み絶縁膜を形成する工程と、少なくとも前記第１の不純物拡散領域上に位置する前記ゲート電極溝形成用マスクに、前記第１の不純物拡散領域の上面を露出するビットコン開口部を形成する工程と、前記ビットコン開口部を埋め込むビットコンタクトを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、第１の不純物拡散領域上に位置するゲート電極溝形成用マスクに、第１の不純物拡散領域の上面を露出するビットコン開口部を形成し、その後、ビットコン開口部を埋め込むビットコンタクトを形成することにより、ゲート電極溝形成用マスクを除去し、その後、別途、ビットコン用層間絶縁膜を形成し、該ビットコン用層間絶縁膜にビットコン開口部を形成する場合と比較して、製造工程を削減することが可能となるので、半導体装置の製造工程を簡略化できる。
【図面の簡単な説明】
【００１２】
【図１Ａ】本発明の実施の形態に係る半導体装置のメモリセル部を示す平面図である。
【図１Ｂ】図１に示すメモリセル部のＡ−Ａ線方向の断面図である。
【図１Ｃ】図１に示すメモリセル部のＢ−Ｂ線方向の断面図である。
【図１Ｄ】本発明の実施の形態に係る半導体装置の周辺回路部を示す断面図である。
【図１Ｅ】図１Ｂに示すメモリセル部のＧ−Ｇ線方向の断面図である。
【図２Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図３Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図３Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図３Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図４Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図４Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図４Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図５Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図５Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図５Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その４）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図６Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図６Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図６Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その５）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図７Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図７Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図７Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その６）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図８Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図８Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図８Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その７）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図９Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図９Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図９Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その８）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図１０Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１０Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１０Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その９）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図１１Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１１Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１１Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図１２Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１２Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１２Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図１３Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１３Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１３Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１２）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図１４Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１４Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１４Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１３）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図１４Ｄ】図１４Ａに示す製造途中のメモリセル部のＧ−Ｇ線方向の断面図である。
【図１５Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１５Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１５Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１４）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図１６Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１６Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１６Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１５）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図１７Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１６）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１７Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１６）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１７Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１６）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図１８Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１７）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１８Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１７）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１８Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１７）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図１８Ｄ】図１８Ａに示す製造途中のメモリセル部のＧ−Ｇ線方向の断面図である。
【図１９Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１８）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１９Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１８）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図１９Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１８）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図２０Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１９）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２０Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１９）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２０Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１９）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図２１Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２０）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２１Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２０）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２１Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２０）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図２２Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２１）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２２Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２１）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２２Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２１）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図２３Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２２）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２３Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２２）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２３Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２２）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図２４Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２３）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２４Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２３）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２４Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２３）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図２５Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２４）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２５Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２４）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２５Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２４）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図２６Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２５）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２６Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２５）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
【図２６Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２５）であり、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
【図２７Ａ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２６）であり、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する完成されたメモリセル部の断面図である。
【図２７Ｂ】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２６）であり、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する完成されたメモリセル部の断面図である。
【図２７Ｃ】本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２６）であり、図１Ｄに示す周辺回路部の切断面に対応する完成された周辺回路部の断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１４】
（実施の形態）
図１Ａは、本発明の実施の形態に係る半導体装置のメモリセル部を示す平面図である。図１Ｂは、図１に示すメモリセル部のＡ−Ａ線方向の断面図である。図１Ｃは、図１に示すメモリセル部のＢ−Ｂ線方向の断面図である。図１Ｄは、本発明の実施の形態に係る半導体装置の周辺回路部を示す断面図である。図１Ｅは、図１Ｂに示すメモリセル部のＧ−Ｇ線方向の断面図である。
【００１５】
図１Ａでは、説明の便宜上、本実施の形態に係る半導体装置１０のメモリセル部１１の構成要素のうち、素子分離溝１７−１、素子分離領域１７、ゲート電極溝１８、ダミーゲート電極溝１９と、第１の活性領域２１、ゲート電極２４、ダミーゲート用電極２５、ビット線４３、及び保護膜９５のみを図示する。
図１Ａにおいて、Ｘ方向は第１の活性領域２１の長手方向（言い換えれば、メモリセル領域Ｃに形成された素子分離領域１７の延在方向）、Ｙ方向はゲート電極２４及びダミーゲート電極２４の延在方向（第１の方向）、Ｚ方向はＹ方向と交差するビット線４３の延在方向（第２の方向）をそれぞれ示している。
【００１６】
なお、図１Ａ、図１Ｂ、図１Ｃ、図１Ｄ、及び図１Ｅでは、本実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例に挙げて図示する。
【００１７】
図１Ａ、図１Ｂ、図１Ｃ、図１Ｄ、及び図１Ｅを参照するに、本実施の形態の半導体装置１０は、半導体基板１５のメモリセル領域Ｃに配置されたメモリセル部１１と、メモリセル部１１を囲むように、半導体基板１５の周辺回路領域Ｄに配置された周辺回路部１２と、を有する。
【００１８】
半導体装置１０は、半導体基板１５と、素子分離領域１７と、ゲート電極溝１８と、ダミーゲート電極溝１９と、第１の活性領域２１と、第２の活性領域２２と、第１の第１のゲート絶縁膜２３（ゲート絶縁膜）と、ゲート電極２４と、ダミーゲート電極２５と、第１の不純物拡散領域２７と、第２の不純物拡散領域２８と、トランジスタ２９と、第１のライナー膜３１と、埋め込み絶縁膜３３と、ゲート電極溝形成用マスク１２１と、ビットコン開口部３６と、ビットコンタクト３９と、第２のゲート絶縁膜４１と、ビット線４３と、周辺回路用ゲート電極４６と、キャップ絶縁膜５１−１，５１−２、第１のサイドウォール５４，５５と、第３の不純物拡散領域５７と、第２のサイドウォール５９と、第４の不純物拡散領域６２と、周辺回路用トランジスタ６３と、第２のライナー膜６４と、容コン用層間絶縁膜６６と、容量コンタクト孔６７と、第１のコンタクト孔６８と、容量コンタクトプラグ７１と、第１のコンタクトプラグ７３と、容量コンタクトパッド７５と、第１の配線層７６と、エッチングストッパ膜７８と、記憶素子であるキャパシタ８２と、セル８３と、層間絶縁膜８４と、第２のコンタクト孔８６と、第３のコンタクト孔８７と、第２のコンタクトプラグ８８と、第３のコンタクトプラグ９１と、第２の配線層９２と、第３の配線層９３と、保護膜９５と、を有する。
【００１９】
半導体基板１５は、板状とされた基板である。半導体基板１５としては、例えば、ｐ型単結晶シリコン基板を用いることができる。以下、半導体基板１５の一例としてｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００２０】
素子分離領域１７は、メモリセル領域Ｃ及び周辺回路領域Ｄに設けられており、素子分離溝１７−１と、熱酸化膜１７−２と、素子分離用絶縁膜１７−３と、を有する。
素子分離溝１７−１は、半導体基板１５（具体的には、半導体基板１５の主面１５ａ側）に設けられている。メモリセル領域Ｃにおいて、素子分離溝１７−１は、Ｘ方向に延在する溝であり、Ｙ方向に対して、所定の間隔で複数配置されている。
また、周辺回路領域Ｄにおいて、素子分離溝１７−１は、第２の活性領域２２を区画する形状とされている。
【００２１】
熱酸化膜１７−２は、素子分離溝１７−１の内面を覆うように設けられている。熱酸化膜１７−２は、素子分離溝１７−１の内面を構成する半導体基板１５を熱酸化させることで形成される絶縁膜である。
素子分離用絶縁膜１７−３は、熱酸化膜１７−２を介して、素子分離溝１７−１を埋め込むように配置されている。素子分離用絶縁膜１７−３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
素子分離領域１７の上面１７ａ（言い換えれば、素子分離用絶縁膜１７−３の上面）は、半導体基板１５の主面１５ａに対して面一とされている。
【００２２】
ゲート電極溝１８は、Ｙ方向に延在する溝であり、半導体基板１５の主面１５ａ側に設けられている。ゲート電極溝１８は、Ｙ方向に対して直交する方向に複数配置されている。
また、ゲート電極溝１８は、Ｙ方向に配置された複数の第１の活性領域２１、及び素子分離領域１７を分断するように配置されている。ゲート電極溝１８は、１つの第１の活性領域２１に対して２つ設けられている。
ゲート電極溝１８の深さは、素子分離溝１７−１の深さよりも浅くなるように構成されている。
【００２３】
ダミーゲート電極溝１９は、Ｙ方向に延在する溝であり、半導体基板１５の主面１５ａ側に設けられている。ダミーゲート電極溝１９は、２つのゲート電極溝１８を両側から挟みこむように、Ｙ方向に対して直交する方向に複数配置されている。
ダミーゲート電極溝１９の深さは、ゲート電極溝１８と同じ深さとされている。
【００２４】
第１の活性領域２１は、素子分離領域１７及びダミーゲート電極溝１９により区画された領域であり、メモリセル領域Ｃに設けられている。第１の活性領域２１は、長手方向（延在方向）がＸ方向とされている。第１の活性領域２１は、Ｘ方向及びＹ方向に複数配置されている。第１の活性領域２１には、２つのトランジスタ２９（セルトランジスタ）が設けられている。
【００２５】
第２の活性領域２２は、周辺回路領域Ｄに設けられた素子分離領域１７により区画された領域であり、周辺回路領域Ｄに複数配置されている。第２の活性領域２２には、周辺回路用トランジスタ２９が設けられている。
【００２６】
第１のゲート絶縁膜２３は、ゲート電極溝１８の内面、及びダミーゲート電極溝１９の内面を覆うように設けられている。
第１のゲート絶縁膜２３としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００２７】
ゲート電極２４は、第１のゲート絶縁膜２３を介して、ゲート電極溝１８の下部１８−１を埋め込むように配置されている。これにより、ゲート電極２４は、Ｙ方向に延在すると共に、１つの第１の活性領域２１に対して２つ配置される。ゲート電極２４の上面は、平坦な面とされている。
【００２８】
ゲート電極２４は、ゲート電極溝１８を埋め込まない厚さとされた第１の導電膜２４−１と、第１の導電膜２４−１を介してゲート電極溝１８を埋め込む第２の導電膜２４−２と、が順次積層された構成とされている。
第１の導電膜２４−１としては、例えば、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、が順次積層された積層膜を用いることができる。第２の導電膜２４−２としては、例えば、タングステン膜（Ｗ膜）を用いることができる。
【００２９】
ダミーゲート電極２５は、第１のゲート絶縁膜２３を介して、ダミーゲート電極溝１９の下部１９−１を埋め込むように配置されている。これにより、ダミーゲート電極溝１９は、Ｙ方向に延在している。ダミーゲート電極２５の上面は、平坦な面とされている。
ダミーゲート電極２５は、ゲート電極２４と同様な構成とされている。つまり、ダミーゲート電極２５は、第１の導電膜２４−１と、第２の導電膜２４−２と、が順次積層された構成とされている。
【００３０】
第１の不純物拡散領域２７は、第１の活性領域２１を構成する半導体基板１５の主面１５ａのうち、ゲート電極溝１８間に位置する部分に設けられている。
第１の不純物拡散領域２７の上面２７ａは、半導体基板１５の主面１５ａと一致している。また、第１の不純物拡散領域２７の深さは、半導体基板１５の主面１５ａを基準としたときのゲート電極２４の上面の深さと略一致している。
【００３１】
第１の不純物拡散領域２７は、第１の活性領域２１に設けられた２つのトランジスタ２９に対して共通の不純物拡散領域である。第１の不純物拡散領域２７は、ソース／ドレイン領域として機能する。
半導体基板１５としてｐ型単結晶シリコン基板を用いた場合、第１の不純物拡散領域２７としては、ｎ型不純物拡散領域を用いることができる。
【００３２】
第２の不純物拡散領域２８は、第１の活性領域２１を構成する半導体基板１５の主面１５ａのうち、ゲート電極溝１８とダミーゲート電極溝１９との間に位置する部分に設けられている。つまり、第２の不純物拡散領域２８は、１つの第１の活性領域２１に対して２つ設けられている。
【００３３】
第２の不純物拡散領域２８の上面２８ａは、半導体基板１５の主面１５ａと一致している。また、第２の不純物拡散領域２８の深さは、半導体基板１５の主面１５ａを基準としたときのゲート電極２４の上面の深さと略一致している。
第２の不純物拡散領域２８は、ソース／ドレイン領域として機能する。半導体基板１５としてｐ型単結晶シリコン基板を用いた場合、第２の不純物拡散領域２８としては、ｎ型不純物拡散領域を用いることができる。
【００３４】
トランジスタ２９は、セルトランジスタ（選択トランジスタ）であり、第１のゲート絶縁膜２３、ゲート電極２４、第１の不純物拡散領域２７、及び第２の不純物拡散領域２８を有する。トランジスタ２９は、第１の活性領域２１に対して２つ設けられている。
【００３５】
第１のライナー膜３１は、ゲート電極溝１８の上部１８−２に配置された第１のゲート絶縁膜２３の表面、及びゲート電極２４の上面と、ダミーゲート電極溝１９の上部１９−２に配置された第１のゲート絶縁膜２３の表面、及びダミーゲート電極２５の上面と、を覆うように配置されている。
【００３６】
第１のライナー膜３１は、ゲート電極溝１８の上部１８−２、及びダミーゲート電極溝１９の上部１９−２を埋め込まない厚さとされている。第１のライナー膜３１は、ゲート電極２４の上面、及びダミーゲート電極２５の上面を保護する機能を有する。
第１のライナー膜３１としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００３７】
埋め込み絶縁膜３３は、第１のライナー膜３１を介して、ゲート電極溝１８の上部１８−２、及びダミーゲート電極溝１９−２を埋め込むように配置されている。
ゲート電極溝１８の上部１８−２に配置された埋め込み絶縁膜３３のうち、ビット開口部３６の側壁を構成する部分（言い換えれば、埋め込み絶縁膜３３の突出部３３−１）は、半導体基板１５の主面１５ａからその上方に突出している。
【００３８】
また、突出部３３−１以外の部分を構成する埋め込み絶縁膜３３の上面３３ａ（ダミーゲート電極溝１９−２に配置された埋め込み絶縁膜３３の上面も含む）は、第１及び第２の不純物拡散領域２７，２８の上面２７ａ，２８ａ（言い換えれば、半導体基板１５の主面１５ａ）に対して面一とされている。
埋め込み絶縁膜３３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。該シリコン酸化膜（ＳｉＯ２膜）としては、例えば、ＢＰＳＧ膜を用いることができる。
【００３９】
ゲート電極溝形成用マスク１２１（後述する図４Ａに示すゲート電極溝１８及びダミーゲート電極溝１９を形成する際に使用するエッチングマスクであるゲート電極溝形成用マスク１２１の一部）は、埋め込み絶縁膜３３の突出部３３−１と共に、ビット開口部３６の側壁を構成している（図１Ｅ参照）。
ゲート電極溝形成用マスク１２１の母材となる絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００４０】
このように、ゲート電極溝１８及びダミーゲート電極溝１９を形成する際に使用するエッチングマスクであるゲート電極溝形成用マスク１２１の一部を残存させ、ゲート電極溝形成用マスク１２１の一部に、第１の不純物拡散領域２７の上面２７ａを露出するビットコン開口部３６を形成することにより、別途、ビットコン用層間絶縁膜（図示せず）を形成し、該ビットコン用層間絶縁膜にビットコン開口部３６を形成する場合と比較して、製造工程を削減することが可能となるので、半導体装置１０の製造工程を簡略化できる。
【００４１】
ゲート電極溝形成用マスク１２１（後述する図４Ａに示す）は、埋め込み絶縁膜３３の突出部３３−１と共に、ビット開口部３６の側壁を構成している（図１Ｅ参照）。
ゲート電極溝形成用マスク１２１の母材となる絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００４２】
ビットコン開口部３６は、第１の不純物拡散領域２７上に位置する埋め込み絶縁膜３３及びゲート電極溝形成用マスク１２１に設けられている。ビットコン開口部３６は、第１の不純物拡散領域２７の上面２７ａを露出している。
なお、本実施の形態では、一例として、埋め込み絶縁膜３３及びゲート電極溝形成用マスク１２１にビットコン開口部３６を設けた場合を例に挙げて説明したが、ゲート電極溝形成用マスク１２１のみにビットコン開口部３６を設けてもよい。
【００４３】
ビットコンタクト３９は、ビットコン開口部３６を埋め込むように設けられている。これにより、ビットコンタクト３９は、第１の不純物拡散領域２７の上面２７ａと接触している。ビットコンタクト３９は、第２のポリシリコン膜３８により構成されている。
【００４４】
第２のゲート絶縁膜４１は、第２の活性領域２２を構成する半導体基板１５の主面１５ａのうち、周辺回路用ゲート電極４６の形成領域に対応する面に設けられている。第２のゲート絶縁膜４１は、異方性エッチング（例えば、異方性ドライエッチング）により、熱酸化膜１７−２をパターニングすることで形成される。
【００４５】
ビット線４３は、ビットコンタクト３９の上端、及びゲート電極溝形成用マスク１２１の上面に設けられている（図１Ｅ参照）。ビット線４３は、ビットコンタクト３９の上端と一体とされている。これにより、ビット線４３は、ビットコンタクト３９を介して、第１の不純物拡散領域２７と電気的に接続されている。
【００４６】
ビット線４３は、Ｚ方向に延在しており、Ｙ方向に所定の間隔で複数配置されている。ビット線４３は、Ｙ方向に延在するゲート電極２４と交差している。
ビット線４３は、第２のポリシリコン膜３８と、金属膜４４と、が順次積層された構成とされている。金属膜４４としては、例えば、タングステン膜（Ｗ膜）を用いることができる。
【００４７】
周辺回路用ゲート電極４６は、第２の活性領域２２に形成された第２のゲート絶縁膜４１上に設けられている。周辺回路用ゲート電極４６は、第１のポリシリコン膜４７と、第２のポリシリコン膜３８と、金属膜４４と、が順次積層された構成とされている。
【００４８】
キャップ絶縁膜５１−１は、ビット線４３の上面を覆うように設けられている。キャップ絶縁膜５１−１は、異方性エッチング（例えば、異方性ドライエッチング）により、ビット線４３の母材となる第２のポリシリコン膜３８及び金属膜４４をパターニングして、ビット線４３を形成する際（後述する図１８Ａ及び図１８Ｂ参照）、エッチングマスクとして機能する。また、キャップ絶縁膜５１−１は、ビット線４３の上面を保護する機能を有する。
キャップ絶縁膜５１−１の母材となる絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００４９】
キャップ絶縁膜５１−２は、周辺回路用ゲート電極４６の上面を覆うように設けられている。キャップ絶縁膜５１−２は、異方性エッチング（例えば、異方性ドライエッチング）により、周辺回路用ゲート電極４６の母材となる第１のポリシリコン膜４７、第２のポリシリコン膜３８、及び金属膜４４をパターニングして、周辺回路用ゲート電極４６を形成する際（後述する図１８Ｃ参照）、エッチングマスクとして機能する。また、キャップ絶縁膜５１−２は、周辺回路用ゲート電極４６の上面を保護する機能を有する。
キャップ絶縁膜５１−２の母材となる絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００５０】
第１のサイドウォール５４は、ビット線４３の側面、及びキャップ絶縁膜５１−１の側面を覆うように設けられている。第１のサイドウォール５４は、ビット線４３の側面を保護する機能を有する。第１のサイドウォール５４の母材となる絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００５１】
第１のサイドウォール５５は、周辺回路用ゲート電極４６の側面、及びキャップ絶縁膜５１−２の側面を覆うように設けられている。
第１のサイドウォール５５は、周辺回路用ゲート電極４６の側面を保護する機能を有する。第１のサイドウォール５５の母材となる絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００５２】
一対の第３の不純物拡散領域５７は、第２のゲート絶縁膜４１を両側から挟み込むように、第２のゲート絶縁膜４１の近傍に位置する第２の活性領域２２に設けられている。
第３の不純物拡散領域５７は、第４の不純物拡散領域５７よりもｎ型不純物濃度が低く、かつ第４の不純物拡散領域５７よりも深さの浅い不純物拡散領域である。一対の第３の不純物拡散領域５７としては、例えば、ＬＤＤ領域を用いることができる。
【００５３】
第２のサイドウォール５９は、第１のサイドウォール５５の側面を覆うように設けられている。第２のサイドウォール５９は、イオン注入法により、第２の活性領域２２に第４の不純物拡散領域６２を形成する際のマスクとして機能する。
第２のサイドウォール５９の母材となる絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００５４】
一対の第４の不純物拡散領域６２は、第３の不純物拡散領域５７を介して、第２のゲート絶縁膜４１を両側から挟み込むように、第２のサイドウォール５９と周辺回路領域Ｄに配置された素子分離領域１７との間に位置する第２の活性領域２２に設けられている。第４の不純物拡散領域６２の上面６２ａは、半導体基板１５の主面１５ａと一致している。
第４の不純物拡散領域６２は、第３の不純物拡散領域５７と接触している。第４の不純物拡散領域６２は、第３の不純物拡散領域５７よりもｎ型不純物濃度が高く、かつ第３の不純物拡散領域５７よりも深さの深い不純物拡散領域である。
【００５５】
周辺回路用トランジスタ６３は、プレーナ型トランジスタであり、第２のゲート絶縁膜４１、周辺回路用ゲート電極４６、一対の第３の不純物拡散領域５７、及び一対の第４の不純物拡散領域６２を有する。周辺回路用トランジスタ６３は、第２の活性領域２２に対して１つ設けられている。
【００５６】
第２のライナー膜６４は、素子分離領域１７の上面１７ａ、第１のライナー膜３１の上端面、埋め込み絶縁膜３３の上面３３a、突出部３３−１の側面、キャップ絶縁膜５１−１，５１−２の上面、第１のサイドウォール５４，５５の上端面、及び第２のサイドウォール５９を覆うように設けられている。
第２のライナー膜６４としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００５７】
容コン用層間絶縁膜６６は、第２のライナー膜６４が設けられたビット線４３間に形成される凹部、及び第２のライナー膜６４が設けられた周辺回路用ゲート電極４６間に形成される凹部を埋め込むように配置されている。
容コン用層間絶縁膜６６の上面６６ａは、キャップ絶縁膜５１−１，５１−２上に配置された第２のライナー膜６４の上面６４ａに対して面一とされている。
容コン用層間絶縁膜６６としては、例えば、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により形成されたポリシラザンを材料とする塗布系絶縁膜を用いることができる。
【００５８】
容量コンタクト孔６７は、第２の不純物拡散領域２８上に位置する容コン用層間絶縁膜６６を貫通している。容量コンタクト孔６７は、第２の不純物拡散領域２８の上面２８ａを露出している。
第１のコンタクト孔６８は、第４の不純物拡散領域６２上に位置する容コン用層間絶縁膜６６を貫通するように配置されている。第１のコンタクト孔６８は、第４の不純物拡散領域６２の上面６２ａを露出している。
【００５９】
容量コンタクトプラグ７１は、容量コンタクト孔６７を埋め込むように設けられている。これにより、容量コンタクトプラグ７１は、第２の不純物拡散領域２８の上面２８ａと接触している。容量コンタクトプラグ７１の上面は、容コン用層間絶縁膜６６の上面６６ａに対して面一とされている。
【００６０】
第１のコンタクトプラグ７３は、第１のコンタクト孔６８を埋め込むように設けられている。これにより、第１のコンタクトプラグ７３は、第４の不純物拡散領域６２の上面６２ａと接触している。第１のコンタクトプラグ７３の上面は、容コン用層間絶縁膜６６の上面６６ａに対して面一とされている。
【００６１】
容量コンタクトパッド７５は、容量コンタクトプラグ７１の上端と接続されるように、メモリセル領域Ｃに位置する容コン用層間絶縁膜６６の上面６６ａに設けられている。
これにより、容量コンタクトパッド７５は、容量コンタクトプラグ７１を介して、第２の不純物拡散領域２８と電気的に接続されている。
【００６２】
第１の配線層７６は、周辺回路領域Ｄに位置する容コン用層間絶縁膜６６の上面６６ａに設けられている。第１の配線層７６は、第１のコンタクトプラグ７３の上端と接続されている。第１の配線層７６は、第１のコンタクトプラグ７３を介して、第４の不純物拡散領域６２と電気的に接続されている。
【００６３】
エッチングストッパ膜７８は、第２のライナー膜６４の上面６４ａ、容コン用層間絶縁膜６６の上面６６ａ、容量コンタクトパッド７５の一部、及び第１の配線層７６の一部を覆うように配置されている。エッチングストッパ膜７８としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００６４】
キャパシタ８２は、下部電極１０１と、容量絶縁膜１０２と、上部電極１０３と、を有する。下部電極１０１は、王冠形状（クラウン形状）とされており、容量コンタクトパッド７５上に配置されている。これにより、下部電極１０１は、容量コンタクトパッド７５を介して、第２の不純物拡散領域２８と電気的に接続されている。
下部電極１０１の母材となる導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【００６５】
容量絶縁膜１０２は、容量コンタクトパッド７５及びエッチングストッパ膜７８から露出された下部電極１０１の表面１０１ａ、及びメモリセル領域Ｃに位置するエッチングストッパ膜７８の上面を覆うように設けられている。容量絶縁膜１０２は、メモリセル領域Ｃに配置されている。容量絶縁膜１０２は、下部電極１０１の内部を埋め込まない厚さとされている。
【００６６】
容量絶縁膜１０２としては、例えば、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ３膜）の単層、或いは、これらの膜のうち、少なくとも２種の膜を積層させた積層膜を用いることができる。
【００６７】
上部電極１０３は、容量絶縁膜１０２の表面１０２ａを覆うと共に、下部電極１０１内、及び下部電極１０１間に形成された空間を埋め込むように配置されている。上部電極１０３は、メモリセル領域Ｃに設けられている。
上部電極１０３の上面１０３ａは、容量絶縁膜１０２の配設位置よりも上方に配置されている。上部電極１０３の上面１０３ａは、平坦な面とされている。上部電極１０３の母材となる導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
上記構成とされたキャパシタ８２は、１つの容量コンタクトパッド７５に対して１つ設けられている。
【００６８】
セル８３は、１つのトランジスタ２９と、該トランジスタ２９と電気的に接続された１つのキャパシタ８２と、を有する。セル８３は、メモリセル領域Ｃに複数設けられている。
層間絶縁膜８４は、メモリセル領域Ｃに配置された上部電極１０３（具体的には、上部電極１０３の上面１０３ａ、及びメモリセル領域Ｃと周辺回路領域Ｄとの境界に位置する上部電極１０３の側面（図示せず））、及び周辺回路領域Ｄに配置されたエッチングストッパ膜７８の上面を覆うように配置されている。層間絶縁膜８４の上面８４ａは、平坦な面とされている。層間絶縁膜８４としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００６９】
第２のコンタクト孔８６は、上部電極１０３上に位置する層間絶縁膜８４を貫通するように配置されている。第２のコンタクト孔８６は、上部電極１０３の上面１０３ａを露出している。
第３のコンタクト孔８７は、第１の配線層７６上に位置するエッチングストッパ膜７８及び層間絶縁膜８４を貫通するように配置されている。第３のコンタクト孔８７は、第１の配線層７６の上面を露出している。
【００７０】
第２のコンタクトプラグ８８は、第２のコンタクト孔８６を埋め込むように配置されている。第２のコンタクトプラグ８８は、上部電極１０３と接続されている。第２のコンタクトプラグ８８の上面は、平坦な面とされており、かつ層間絶縁膜８４の上面８４ａに対して面一とされている。
【００７１】
第３のコンタクトプラグ９１は、第３のコンタクト孔８７を埋め込むように配置されている。第３のコンタクトプラグ９１は、第１の配線層７６と接続されている。第３のコンタクトプラグ９１の上面は、平坦な面とされており、かつ層間絶縁膜８４の上面８４ａに対して面一とされている。
【００７２】
第２の配線層９２は、メモリセル領域Ｃに位置する層間絶縁膜８４の上面８４ａに設けられている。第２の配線層９２は、第２のコンタクトプラグ８８の上端と接続されている。第２の配線層９２は、第２のコンタクトプラグ８８を介して、上部電極１０３と電気的に接続されている。
第３の配線層９３は、周辺回路領域Ｄに位置する層間絶縁膜８４の上面８４ａに設けられている。第３の配線層９３は、第３のコンタクトプラグ９１の上端と接続されている。第３の配線層９３は、第３のコンタクトプラグ９１を介して、第１の配線層７６と電気的に接続されている。
【００７３】
保護膜９５は、第２及び第３の配線層９２，９３を覆うように、層間絶縁膜８４の上面８４ａに設けられている。保護膜９５は、最上層に配置された第２及び第３の配線層９２，９３を保護する機能を有する。保護膜９５としては、例えば、パッシベーション膜を用いることができる。
【００７４】
本実施の形態の半導体装置によれば、ゲート電極溝１８及びダミーゲート電極溝１９を形成する際に使用するエッチングマスクであるゲート電極溝形成用マスク１２１の一部を残存させ、ゲート電極溝形成用マスク１２１の一部及び埋め込み絶縁膜３３に、第１の不純物拡散領域２７の上面２７ａを露出するビットコン開口部３６を設けることにより、別途、ビットコン用層間絶縁膜（図示せず）を設け、該ビットコン用層間絶縁膜にビットコン開口部３６を配置した場合と比較して、製造工程を削減することが可能となるので、半導体装置１０の製造工程を簡略化できる。
【００７５】
図２〜図２７は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。具体的には、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ、及び図２６Ａは、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
図２７Ａは、図１Ａに示すＡ−Ａ線断面（図１Ｂに示すメモリセル部の切断面）に対応する完成されたメモリセル部の断面図である。
【００７６】
図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、図２４Ｂ、図２５Ｂ、及び図２６Ｂは、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する製造途中のメモリセル部の断面図である。
図２７Ｂは、図１Ａに示すＢ−Ｂ線断面（図１Ｃに示すメモリセル部の切断面）に対応する完成されたメモリセル部の断面図である。
【００７７】
図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１８Ｃ、図１９Ｃ、図２０Ｃ、図２１Ｃ、図２２Ｃ、図２３Ｃ、図２４Ｃ、図２５Ｃ、及び図２６Ｃは、図１Ｄに示す周辺回路部の切断面に対応する製造途中の周辺回路部の断面図である。
図２７Ｃは、図１Ｄに示す周辺回路部の切断面に対応する完成された周辺回路部の断面図である。
【００７８】
図１４Ｄは、図１４Ａに示す製造途中のメモリセル部のＧ−Ｇ線方向の断面図である。図１８Ｄは、図１８Ａに示す製造途中のメモリセル部のＧ−Ｇ線方向の断面図である。
なお、図２〜図２７では、本実施の形態の半導体装置１０の製造方法の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を製造する場合を例に挙げて説明する。
【００７９】
図２〜図２７を参照して、本実施の形態の半導体装置１０の製造方法について説明する。
始めに、図２Ａ、図２Ｂ、及び図２Ｃに示す工程では、メモリセル領域Ｃ及びメモリセル領域Ｃを囲む周辺回路領域Ｄを有する半導体基板１５を準備する。
具体的には、半導体基板１５として、例えば、半導体装置１０が形成される半導体装置形成領域（メモリセル領域Ｃ及び周辺回路領域Ｄを含む領域）を複数有したｐ型単結晶シリコン基板（具体的には、ｐ型単結晶シリコンウェハ）を準備する。
なお、以下の説明では、半導体基板１５として、ｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００８０】
次いで、周知の手法により、メモリセル領域Ｃ及び周辺回路領域Ｄに位置する半導体基板１５（具体的には、半導体基板１５の主面１５ａ側）に素子分離溝１７−１を形成する。
このとき、図１Ａに示すように、素子分離溝１７−１は、メモリセル領域Ｃにおいて、Ｘ方向に延在し、かつＹ方向に対して所定の間隔で複数配置されるように形成する。
【００８１】
これにより、メモリセル領域Ｃには、図１に示すＸ方向に延在し、かつＹ方向に複数配列された帯状活性領域１１１が形成される。帯状活性領域１１１は、後述する図４Ａ、図４Ｂ、及び図４Ｃに示す工程において、帯状活性領域１１１が形成された半導体基板１５に、ダミーゲート電極溝１９を形成することで、複数の第１の活性領域２１（図１Ａ参照）に分割される活性領域である。
言い換えれば、１つの帯状活性領域１１１は、図１Ａに示すＸ方向に配置された複数の第１の活性領域２１が連結された活性領域である。
また、周辺回路領域Ｄにおいて、素子分離溝１７−１は、第２の活性領域２２を区画するように形成する。
【００８２】
次いで、熱酸化法により、素子分離溝１７−１の内面、及び半導体基板１５の主面１５ａ（第２の活性領域２２の上面を含む）を熱酸化させることで、素子分離溝１７−１の内面、及び半導体基板１５の主面１５ａを覆う熱酸化膜１７−２を形成する。
後述する図２０Ａ、図２０Ｂ、及び図２０Ｃに示す工程において、第２の活性領域２２上に位置する熱酸化膜１７−２は、パターニングされることで、第２のゲート絶縁膜４１となる。
【００８３】
次いで、周知の手法により、熱酸化膜１７−２を介して、素子分離溝１７−１を埋め込む素子分離用絶縁膜１７−３を形成する。
具体的には、例えば、以下の方法により、素子分離用絶縁膜１７−３を形成する。始めに、ＣＶＤ法により、熱酸化膜１７−２を介して、素子分離溝１７−１を埋め込む厚さで、素子分離用絶縁膜１７−３の母材となるシリコン酸化膜（ＳｉＯ２膜）を成膜する。その後、ＣＭＰ法により、余分なシリコン酸化膜（ＳｉＯ２膜）を除去することで、シリコン酸化膜（ＳｉＯ２膜）よりなる素子分離用絶縁膜１７−３を形成する。
【００８４】
これにより、メモリセル領域Ｃ及び周辺回路領域Ｄに、素子分離溝１７−１、熱酸化膜１７−２、及び素子分離用絶縁膜１７−３を有する素子分離領域１７が形成される。
周辺回路領域Ｄにおいて、素子分離領域１７は、第２の活性領域２２を区画するように形成する。
なお、この段階では、素子分離領域１７の上面は、半導体基板１５の主面１５ａよりも上方に配置されており、熱酸化膜１７−２の上面に対して面一とされている。
【００８５】
次いで、周知の手法により、メモリセル領域Ｃに形成される第１の活性領域２１（図１Ａ及び図１Ｂ参照）の形成領域に対応する半導体基板１５の主面１５ａに、不純物拡散層１１３を形成する。
具体的には、例えば、以下の方法により、不純物拡散層１１３を形成する。始めに、フォトリソグラフィ技術により、周辺回路領域Ｄに配置された素子分離領域１７の上面及び熱酸化膜１７−２の上面を覆うレジストマスク（図示せず）を形成する。
【００８６】
次いで、イオン注入法により、メモリセル領域Ｃに形成された熱酸化膜１７−２を介して、帯状活性領域１１１にｎ型不純物を選択的にドープすることで、第１の活性領域２１の形成領域に対応する半導体基板１５の主面１５ａに、不純物拡散層１１３を形成する。
これにより、不純物拡散層１１３の上面１１３ａは、半導体基板１５の主面１５ａと一致する。
上記イオン注入時において、周辺回路領域Ｄには、レジストマスク（図示せず）が形成されているため、第２の活性領域２２には不純物拡散層１１３が形成されない。レジストマスク（図示せず）は、メモリセル領域Ｃに不純物拡散層１１３を形成後に除去する。
【００８７】
次いで、周知の手法により、周辺回路領域Ｄに形成された素子分離領域１７の上面１７ａ、及び周辺回路領域Ｄに形成された素子分離領域１７間に位置する熱酸化膜１７−２の上面を覆う第１のポリシリコン膜４７を形成する。
次いで、周知の手法により、メモリセル領域Ｃに形成された素子分離領域１７の上面１７ａ、メモリセル領域Ｃに形成された素子分離領域１７間に位置する熱酸化膜１７−２の上面、及び第１のポリシリコン膜４７を覆うシリコン窒化膜１１６を形成する。
【００８８】
次いで、図３Ａ、図３Ｂ、及び図３Ｃに示す工程では、周知の手法により、シリコン窒化膜１１６上に、溝状開口部１１８Ａ，１１８Ｂを有するエッチングマスク１１８を形成する。
具体的には、以下の方法により、エッチングマスク１１８を形成する。始めに、周知の手法により、エッチングマスク１１８の母材となるアモルファスカーボン膜（図示せず）を成膜する。
【００８９】
次いで、フォトリソグラフィ技術により、該アモルファスカーボン膜上に、溝状開口部１１８Ａ，１１８Ｂの形成領域に対応する、該アモルファスカーボン膜の上面を露出するレジストマスク（図示せず）を形成する。
次いで、該レジストマスク（図示せず）を介した異方性エッチング（例えば、異方性ドライエッチング）により、該アモルファスカーボン膜をパターニングすることで、溝状開口部１１８Ａ，１１８Ｂを有するエッチングマスク１１８を形成する。該レジストマスク（図示せず）は、エッチングマスク１１８を形成後に除去する。
【００９０】
このとき、溝状開口部１１８Ａは、図１Ｂに示すゲート電極溝１８が形成されるゲート電極溝形成領域Ｅの上方に位置するシリコン窒化膜１１６の上面を露出するように形成する。
また、溝状開口部１１８Ｂは、図１Ｂに示すダミーゲート電極溝１９が形成されるダミーゲート電極溝形成領域Ｆの上方に位置するシリコン窒化膜１１６の上面を露出するように形成する。
【００９１】
また、溝状開口部１１８Ａ，１１８Ｂは、図１に示すＹ方向に延在するように形成する。さらに、溝状開口部１１８Ｂは、２つの溝状開口部１１８Ａを両側から挟み込むように形成する。溝状開口部１１８Ｂの幅は、例えば、溝状開口部１１８Ａの幅と同じにすることができる。
この段階において、エッチングマスク１１８は、周辺回路領域Ｄに配置されたシリコン窒化膜１１６の上面を覆っている。
【００９２】
次いで、図４Ａ、図４Ｂ、及び図４Ｃに示す工程では、周知の手法により、エッチングマスク１１８を介した異方性エッチング（例えば、異方性ドライエッチング）により、シリコン窒化膜１１６をパターニングすることで、溝状開口部１１８Ａの下方に形成される第１の溝部１２１Ａ、及び溝状開口部１１８Ｂの下方に形成される第２の溝部１２１Ｂを有し、かつシリコン窒化膜１１６よりなるゲート電極溝形成用マスク１２１を形成する。
【００９３】
第１の溝部１２１Ａは、帯状活性領域１１１のうち、図１Ａに示す第１の活性領域２１の形成領域に対応する領域上に配置され、かつ第１の活性領域２１の長手方向（言い換えれば、帯状活性領域１１１の長手方向（延在方向）である図１Ａに示すＸ方向）と交差するＹ方向（図１Ａ参照）に延在するように形成する。
【００９４】
第２の溝部１２１Ｂは、２つの第１の溝部１２１Ａを挟み込むように形成する。また、第２の溝部１２１Ｂは、メモリセル領域Ｃに位置する素子分離領域１７と共に第１の活性領域２１（図１Ａ参照）を区画するダミーゲート電極溝１９（図１Ａ参照）の形成領域に対応し、かつＹ方向に延在するように形成する。
上記異方性エッチング条件としては、熱酸化膜１７−２よりもシリコン窒化膜１１６がエッチングされやすい条件を用いる。
【００９５】
次いで、ゲート電極溝形成用マスク１２１を介した異方性エッチング（例えば、異方性ドライエッチング）により、第１及び第２の溝部１２１Ａ，１２１Ｂの下方に位置する熱酸化膜１７−２、半導体基板１５、及び素子分離領域１７をエッチングすることで、素子分離溝１７−１よりも深さの浅いゲート電極溝１８及びダミーゲート電極溝１９を一括形成（同時に形成）する。
【００９６】
このとき、ゲート電極溝１８は、第１の溝部１２１Ａの下方に位置する半導体基板１５に形成される。ダミーゲート電極溝１９は、第２の溝部１２１Ｂの下方に位置する半導体基板１５に形成される。また、ダミーゲート電極溝１９は、２つのゲート電極溝１８を両側から挟み込むように形成される。
【００９７】
また、半導体基板１５にダミーゲート電極溝１９を形成することで、図３Ａに示す帯状活性領域１１１が複数に分割され、複数の第１の活性領域２１が形成される。よって、ゲート電極溝１８は、１つの第１の活性領域２１に対して２つ形成される。
【００９８】
また、半導体基板１５にゲート電極溝１８及びダミーゲート電極溝１９を形成することで、図３Ａに示す不純物拡散層１１３が複数に分割され、第１の活性領域２１に第１及び第２の不純物拡散領域２７，２８が形成される。
【００９９】
このとき、第１の不純物活性領域２７は、第１の活性領域２１の中央に形成される。また、第２の不純物活性領域２８は、第１の活性領域２１の両端に形成される。つまり、１つの第１の活性領域２１に、１つの第１の不純物拡散領域２７と、２つの第２の活性領域２８と、が一括形成される。
また、第１及び第２の不純物拡散領域２７，２８の上面２７ａ,２８ａは、第１の活性領域２１に位置する半導体基板１５の主面１５ａと一致している。
【０１００】
次いで、図５Ａ、図５Ｂ、及び図５Ｃに示す工程では、周知の手法により、図４Ａ、図４Ｂ、及び図４Ｃに示すエッチングマスク１１８を除去する。これにより、メモリセル領域Ｃ及び周辺回路領域Ｄに形成されたゲート電極溝形成用マスク１２１の上面が露出される。
次いで、周知の手法により、ゲート電極溝１８の内面及びダミーゲート電極溝１９の内面（第１及び第２の不純物拡散領域２７，２８の側面も含む）を覆う第１のゲート絶縁膜２３を形成する。
具体的には、第１のゲート絶縁膜２３として、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を形成する。
【０１０１】
次いで、図６Ａ、図６Ｂ、及び図６Ｃに示す工程では、周知の手法により、第１のゲート絶縁膜２３の表面と、メモリセル領域Ｃ及び周辺回路領域Ｄに形成されたゲート電極溝形成用マスク１２１の表面と、を覆う第１の導電膜２４−１を形成する。
このとき、第１の導電膜２４−１がゲート電極溝１８及びダミーゲート電極溝１９を埋め込まない厚さで第１の導電膜２４−１を形成する。
【０１０２】
具体的には、例えば、ＣＶＤ法により、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、を順次成膜することで、積層されたチタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）よりなる第１の導電膜２４−１を形成する。
【０１０３】
次いで、周知の手法により、第１の導電膜２４−１の表面に、ゲート電極溝１８及びダミーゲート電極溝１９を埋め込む厚さとされた第２の導電膜２４−２を形成する。
具体的には、例えば、ＣＶＤ法により、第１の導電膜２４−１の表面にタングステン膜（Ｗ膜）を成膜することで、該タングステン膜（Ｗ膜）よりなる第２の導電膜２４−２を形成する。
上記第１及び第２の導電膜２４−１，２４−２は、後述する図７Ａ、図７Ｂ、及び図７Ｃに示す工程で形成されるゲート電極２４及びダミーゲート電極２５の母材となる導電膜である。
【０１０４】
次いで、図７Ａ、図７Ｂ、及び図７Ｃに示す工程では、異方性ドライエッチングを用いて、図６Ａ、図６Ｂ、及び図６Ｃに示す第１及び第２の導電膜２４−１，２４−２をエッチバックすることで、ゲート電極溝１８及びダミーゲート電極溝１９の下部１８−１，１９−１のみに第１及び第２の導電膜２４−１，２４−２を残存させる。
これにより、第１のゲート絶縁膜２３を介して、ゲート電極溝１８の下部１８−１を埋め込むゲート電極２４と、第１のゲート絶縁膜２３を介して、ダミーゲート電極溝１９の下部１９−１を埋め込むダミーゲート電極２５と、が一括形成（同時に形成）される。
【０１０５】
また、第１の活性領域２１には、第１のゲート絶縁膜２３、ゲート電極２４、第１の不純物拡散領域２７、及び第２の不純物拡散領域２８を有するトランジスタ２９（セルトランジスタ（選択トランジスタ））が２つ形成される。
この段階において、周辺回路領域Ｄでは、ゲート電極溝形成用マスク１２１の上面が露出されている。
【０１０６】
次いで、図８Ａ、図８Ｂ、及び図８Ｃに示す工程では、周知の手法により、ゲート電極溝１８の上部１８−２の内面（ゲート電極２４の上面を含む）、ダミーゲート電極溝１９の上部１９−２の内面（ダミーゲート電極２５の上面も含む）、熱酸化膜１７−２の側面、及びゲート電極溝形成用マスク１２１を覆う第１のライナー膜３１を形成する。
このとき、第１のライナー膜３１は、ゲート電極溝１８の上部１８−２、及びダミーゲート電極溝１９の上部１９−２を埋め込まない厚さで形成する。
具体的には、例えば、ＣＶＤ法により、シリコン窒化膜（ＳｉＮ膜）を成膜することで、該シリコン窒化膜（ＳｉＮ膜）よりなる第１のライナー膜３１を形成する。
【０１０７】
次いで、図９Ａ、図９Ｂ、及び図９Ｃに示す工程では、周知の手法により、第１のライナー膜３１の表面に、ゲート電極溝１８の上部１８−２、ダミーゲート電極溝１９の上部１９−２、第１の溝部１２１Ａ、及び第２の溝部１２１Ｂを埋め込む絶縁膜１２４を形成する。
絶縁膜１２４は、後述する図１１Ａ、図１１Ｂ、及び図１１Ｃに示す工程において形成される埋め込み絶縁膜３３の母材となる膜である。
【０１０８】
具体的には、絶縁膜１２４は、例えば、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで形成する。該シリコン酸化膜（ＳｉＯ２膜）としては、例えば、ＢＰＳＧ膜やＮＳＧ膜（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ膜）等を用いることができる。
本実施の形態では、絶縁膜１２４の一例として、ＢＰＳＧ膜を形成した場合を例に挙げて以下の説明を行う。
【０１０９】
次いで、図１０Ａ、図１０Ｂ、及び図１０Ｃに示す工程では、ＣＭＰ法により、ゲート電極溝形成用マスク１２１上に形成された第１のライナー膜３１の上面３１ａよりも上方に形成された不要な絶縁膜１２４を研磨して除去する。
これにより、第１のライナー膜３１の上面３１ａが絶縁膜１２４から露出されると共に、第１及び第２の溝部１２１Ａ，１２１Ｂに配置された絶縁膜１２４の上面が第１のライナー膜３１の上面３１ａに対して面一となる。
【０１１０】
また、不要な絶縁膜１２４を研磨する際、シリコン窒化膜（ＳｉＮ膜）よりなる第１のライナー膜３１を上記研磨のストッパ膜として用いることで、第１のライナー膜３１の直下に配置されたゲート電極溝形成用マスク１２１が研磨されることを抑制可能となる。
【０１１１】
次いで、図１１Ａ、図１１Ｂ、及び図１１Ｃに示す工程では、異方性ドライエッチングを用いたエッチバックにより、第１のライナー膜３１及び絶縁膜１２４の上部を除去することで、ゲート電極溝１８の上部１８−２、ダミーゲート電極溝１９の上部１９−２、第１の溝部１２１Ａ、及び第２の溝部１２１Ｂを埋め込み、かつ絶縁膜１２４よりなる埋め込み絶縁膜３３を形成する。
【０１１２】
この段階では、ゲート電極溝１８の上部１８−２に形成された埋め込み絶縁膜３３には、図１Ｂに示す突出部３３−１はまだ形成されていない。
また、上記エッチバックを行うことで、メモリセル領域Ｃ及び周辺回路領域Ｄに形成されたゲート電極溝形成用マスク１２１の上面が露出される。
【０１１３】
上記エッチバックでは、第１のライナー膜３１のエッチングレートと、絶縁膜１２４のエッチングレートと、が略等しいエッチング条件を用いるとよい。
これにより、埋め込み絶縁膜３３の上面と、ゲート電極溝形成用マスク１２１の上面と、を同一平面上に配置することができる。言い換えれば、埋め込み絶縁膜３３とゲート電極溝形成用マスク１２１との間に、段差が形成されることを抑制できる。
【０１１４】
次いで、図１２Ａ、図１２Ｂ、及び図１２Ｃに示す工程では、フォトリソグラフィ技術により、メモリセル領域Ｃに形成されたゲート電極溝形成用マスク１２１の上面、及び埋め込み絶縁膜３３の上面を覆う第１のレジスト膜１２６を形成する。
次いで、第１のレジスト膜１２６を介した異方性エッチング（例えば、異方性ドライエッチング）により、周辺回路領域Ｄに残存するゲート電極溝形成用マスク１２１を選択的に除去することで、第１のポリシリコン膜４７の上面を露出させる。
【０１１５】
次いで、図１３Ａ、図１３Ｂ、及び図１３Ｃに示す工程では、図１２Ａ及び図１２Ｂに示す第１のレジスト膜１２６を除去する。
次いで、フォトリソグラフィ技術により、メモリセル領域Ｃに形成されたゲート電極溝形成用マスク１２１の上面、埋め込み絶縁膜３３の上面、及び第１のポリシリコン膜４７の上面に、開口部１２８Ａを有した第２のレジスト膜１２８を形成する。
このとき、開口部１２８Ａは、図１Ｂに示すビットコン開口部３６の形成領域に位置するゲート電極溝形成用マスク１２１の上面及び埋め込み絶縁膜３３の上面を露出するように形成する。
【０１１６】
次いで、図１４Ａ、図１４Ｂ、図１４Ｃ、及び図１４Ｄに示す工程では、第２のレジスト膜１２６を介した異方性エッチング（例えば、異方性ドライエッチング）により、図１４Ａに示す開口部１２８Ａの下方に位置するゲート電極溝形成用マスク１２１、埋め込み絶縁膜３３、第１のライナー膜３１、及び熱酸化膜１７−２を除去することで、第１の不純物拡散領域２７の上面２７ａを露出するビットコン開口部３６を形成する。
【０１１７】
図１４Ａ及び図１４Ｄに示すように、ビットコン開口部３６は、ゲート電極溝形成用マスク１２１及び埋め込み絶縁膜３３に形成される。これにより、ビットコン開口部３６の側面は、ゲート電極溝形成用マスク１２１及び埋め込み絶縁膜３３により構成される。
【０１１８】
このように、第１の不純物拡散領域２７上に位置するゲート電極溝形成用マスク１２１に、第１の不純物拡散領域２７の上面２７ａを露出するビットコン開口部３６を形成することにより、ゲート電極溝形成用マスク１２１を除去し、その後、別途、ビットコン用層間絶縁膜を形成し、該ビットコン用層間絶縁膜にビットコン開口部３６を形成する場合と比較して、製造工程を削減することが可能となるので、半導体装置１０の製造工程を簡略化できる。
【０１１９】
上記異方性エッチングの条件としては、埋め込み絶縁膜３３よりもゲート電極溝形成用マスク１２１がエッチングされやすいエッチング条件を用いるとよい。
このように、埋め込み絶縁膜３３よりもゲート電極溝形成用マスク１２１がエッチングされやすいエッチング条件を用いた異方性エッチングにより、ビットコン開口部３６を形成することで、ビットコン開口部３６の側面に露出された埋め込み絶縁膜３３がエッチングされにくくなるため、ビットコン開口部３６の開口径が所望の開口径よりも拡大することを抑制できる。
【０１２０】
次いで、図１５Ａ、図１５Ｂ、及び図１５Ｃに示す工程では、周知の手法により、図１４Ａ、図１４Ｂ、及び図１４Ｃに示す第２のレジスト膜１２８を除去する。これにより、メモリセル領域Ｃに形成されたゲート電極溝形成用マスク１２１の上面、及び埋め込み絶縁膜３３の上面と、周辺回路領域Ｄに形成された第１のポリシリコン膜４７の上面と、が露出される。
次いで、周知の手法により、ゲート電極溝形成用マスク１２１の上面、埋め込み絶縁膜３３の上面、及び第１のポリシリコン膜４７の上面を覆い、かつビットコン開口部３６を埋め込む第２のポリシリコン膜３８を形成する。
【０１２１】
次いで、図１６Ａ、図１６Ｂ、及び図１６Ｃに示す工程では、周知の手法により、メモリセル領域Ｃ及び周辺回路領域Ｄに配置された第２のポリシリコン膜３８の上面を覆う金属膜４４を形成する。
具体的には、例えば、ＣＶＤ法により、窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層させたＷ／ＷＮ積層膜を成膜することで、該Ｗ／ＷＮ積層膜よりなる金属膜４４を形成する。
【０１２２】
次いで、周知の手法により、金属膜４４の上面を覆うシリコン窒化膜１３２を形成する。シリコン窒化膜１３２は、後述する図１８Ａ、図１８Ｂ、及び図１８Ｃに示す周辺回路用ゲート電極及びビット線形成用マスク１３４の母材となる絶縁膜である。
【０１２３】
次いで、図１７Ａ、図１７Ｂ、及び図１７Ｃに示す工程では、フォトリソグラフィ技術により、金属膜４４の上面に、周辺回路用ゲート電極及びビット線形成用マスク１３４が形成されるマスク形成領域Ｈ，Ｉを覆う第３のレジスト膜１３３を形成する。
マスク形成領域Ｈは、図１８Ａ及び図１８Ｂに示すキャップ絶縁膜５１−１（ゲート電極及びビット線形成用マスク１３４の構成要素のうちの１つ）の形成領域に対応する領域である。また、マスク形成領域Ｉは、図１８Ｃに示すキャップ絶縁膜５１−２（周辺回路用ゲート電極及びビット線形成用マスク１３４の構成要素のうちの１つ）の形成領域に対応する領域である。
【０１２４】
次いで、図１８Ａ、図１８Ｂ、図１８Ｃ、及び図１８Ｄに示す工程では、図１７Ａ、図１７Ｂ、及び図１７Ｃに示す第３のレジスト膜１３３を介した異方性エッチング（例えば、異方性ドライエッチング）により、第３のレジスト膜１３３から露出されたシリコン窒化膜１３２を除去する。
このとき、第２の活性領域２２に形成された熱酸化膜１７−２が露出するまで、周辺回路用周辺回路用ゲート電極及びビット線形成用マスク１３４を介した異方性エッチングを行う。
【０１２５】
これにより、シリコン窒化膜１３２よりなるキャップ絶縁膜５１−１、及びシリコン窒化膜１３２よりなるキャップ絶縁膜５１−２を有する周辺回路用ゲート電極及びビット線形成用マスク１３４が形成される。その後、周知の手法により、第３のレジスト膜１３３は、除去される。
【０１２６】
次いで、周辺回路用ゲート電極及びビット線形成用マスク１３４をエッチングマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、第１のポリシリコン膜４７、第２のポリシリコン膜３８、及び金属膜４４をエッチングする。
【０１２７】
これにより、ビットコン開口部３６に配置され、かつ第２のポリシリコン膜３８よりなるビットコンタクト３９と、第２のポリシリコン膜３８及び金属膜４４よりなり、かつビットコンタクト３９の上端と一体とされたビット線４３と、第１のポリシリコン膜４７、第２のポリシリコン膜３８、及び金属膜４４よりなる周辺回路用ゲート電極４６と、を一括形成される。
このとき、図１８Ｄに示すように、ビット線４３は、ゲート電極溝形成用マスク１２１上に形成される。
【０１２８】
上記異方性エッチングは、メモリセル領域Ｃに形成されたゲート電極溝形成用マスク１２１の上面、埋め込み絶縁膜３３の上面、周辺回路領域Ｄに形成された素子分離領域１７の上面、及び周辺回路用ゲート電極４６と素子分離領域１７との間に位置する熱酸化膜１７−２の上面が露出するまで行う。
【０１２９】
次いで、周辺回路用ゲート電極４６と素子分離領域１７との間に位置する第２の活性領域２２に、一対の第３の不純物拡散領域５７を形成する。
具体的には、イオン注入法により、熱酸化膜１７−２を介して、周辺回路用ゲート電極４６と素子分離領域１７との間に位置する第２の活性領域２２に、低濃度のｎ型不純物をドープし、その後、半導体基板１５を加熱して、該ｎ型不純物を拡散させることで、一対の第３の不純物拡散領域５７を形成する。
【０１３０】
次いで、図１９Ａ、図１９Ｂ、及び図１９Ｃに示す工程では、周知の手法により、周辺回路領域Ｄに形成された素子分離領域１７の上面、周辺回路領域Ｄに形成された熱酸化膜１７−２の上面、埋め込み絶縁膜３３の上面、ビット線４３の側面、周辺回路用ゲート電極４６の側面、キャップ絶縁膜５１−１，５１−２、及びゲート電極溝形成用マスク１２１の上面を覆うシリコン窒化膜１３６を形成する。
【０１３１】
次いで、図２０Ａ、図２０Ｂ、及び図２０Ｃに示す工程では、異方性ドライエッチングを用いて、メモリセル領域Ｃ及び周辺回路領域Ｄに形成されたシリコン窒化膜１３６をエッチバックすることで、シリコン窒化膜１３６よりなる第１のサイドウォール５４，５５を一括形成する。
【０１３２】
このとき、第１のサイドウォール５４は、キャップ絶縁膜５１−１及びビット線４３の側面を覆うように形成する。第１のサイドウォール５４は、ビット線４３の側面を保護する機能を有する。
第１のサイドウォール５５は、キャップ絶縁膜５１−２及び周辺回路用ゲート電極４６の側面を覆うように形成する。第１のサイドウォール５５は、周辺回路用ゲート電極４６の側面を保護する機能を有する。  
【０１３３】
上記エッチバックは、第３の不純物拡散領域５７の上面５７ａ（言い換えれば、周辺回路用ゲート電極４６と素子分離領域１７との間に位置する第２の活性領域２２の上面）が露出するまで行う。
これにより、上記エッチバックにより、周辺回路領域Ｄに形成された熱酸化膜１７−２がパターニングされて、熱酸化膜１７−２よりなる第２のゲート絶縁膜４１が形成される。
【０１３４】
次いで、図２１Ａ、図２１Ｂ、及び図２１Ｃに示す工程では、周知の手法により、周辺回路領域Ｄに形成された素子分離領域１７の上面、第３の不純物拡散領域５７の上面、埋め込み絶縁膜３３の上面、第１のサイドウォール５４，５５の側面、キャップ絶縁膜５１−１，５１−２の上面、及びゲート電極溝形成用マスク１２１の上面を覆うシリコン酸化膜１３８を形成する。
このとき、シリコン酸化膜１３８は、ビット線４３間に形成される凹部、及び周辺回路用ゲート電極４６間に形成される凹部を埋め込まない厚さで形成する。
【０１３５】
具体的には、例えば、ＣＶＤ法により、シリコン酸化膜１３８として、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜を成膜する。
ＴＥＯＳ膜は、埋め込み絶縁膜３３を構成するＢＰＳＧ膜よりもエッチングレートの遅い絶縁膜である。本実施の形態では、シリコン酸化膜１３８の一例としてＴＥＯＳ膜を用いた場合を例に挙げて以下の説明を行う。
【０１３６】
次いで、図２２Ａ、図２２Ｂ、及び図２２Ｃに示す工程では、フォトリソグラフィ技術により、周辺回路領域Ｄに形成されたシリコン酸化膜１３８の表面を覆う第３のレジスト膜１４１を形成する。
次いで、第３のレジスト膜１４１を介した異方性エッチング（例えば、異方性ドライエッチング）により、メモリセル領域Ｃに形成されたシリコン酸化膜１３８を選択的に除去する。
これにより、メモリセル領域Ｃでは、埋め込み絶縁膜３３の上面、キャップ絶縁膜５１−１の上面、第１のサイドウォール５４の側面、及びゲート電極溝形成用マスク１２１の上面が露出される。
【０１３７】
次いで、図２３Ａ、図２３Ｂ、及び図２３Ｃに示す工程では、周知の手法により、図２２Ｃに示す第３のレジスト膜１４１を除去する。これにより、周辺回路領域Ｄに形成されたシリコン酸化膜１３８の表面が露出される。
次いで、シリコン酸化膜１３８よりもゲート電極溝形成用マスク１２１（本実施の形態の場合、シリコン窒化膜（ＳｉＮ膜）を母材とするマスク）がエッチングされやすい異方性エッチング条件を用いたエッチバックにより、ゲート電極溝形成用マスク１２１のうち、ビットコンタクト３９及びビット線４３が形成されていない部分を選択的に除去する。
【０１３８】
上記エッチバックは、第２の不純物拡散領域２８上に形成された熱酸化膜１７−２が除去されるまで（言い換えれば、第２の不純物拡散領域２８の上面２８ａが露出されるまで）行う。このとき、キャップ絶縁膜５１−１、及びＢＰＳＧ膜よりなる埋め込み絶縁膜３３もエッチングされる。
これにより、ゲート電極溝１８の上部１８−２に配置された埋め込み絶縁膜３３には、突出部３３−１が形成され、ダミーゲート電極溝１９の上部１９−２に形成された埋め込み絶縁膜３３の上面３３ａは、第２の不純物拡散領域２８の上面２８ａに対して面一となる。
【０１３９】
また、上記エッチバックでは、シリコン窒化膜（ＳｉＮ膜）よりなるキャップ絶縁膜５１−１もエッチングされるため、エッチバック後において、キャップ絶縁膜５１−１の厚さは薄くなる。
さらに、周辺回路領域Ｄには、ＢＰＳＧ膜よりもエッチングレートの遅いＴＥＯＳ膜よりなるシリコン酸化膜１３８が配置されているため、上記エッチバック後において、周辺回路領域Ｄには、シリコン酸化膜１３８が残存する。
【０１４０】
次いで、図２４Ａ、図２４Ｂ、及び図２４Ｃに示す工程では、フォトリソグラフィ技術により、第２の不純物拡散領域２８の上面２８ａ、埋め込み絶縁膜３３、キャップ絶縁膜５１−１の上面、及び第１のサイドウォール５４を覆う第４のレジスト膜１４３を形成する。
次いで、第４のレジスト膜１４３を介した異方性エッチング（例えば、異方性ドライエッチング）により、図２３Ｃに示すシリコン酸化膜１３８をエッチバックすることで、第２のライナー膜６４の側面に、シリコン酸化膜１３８よりなる第２のサイドウォール５９を形成する。
【０１４１】
上記異方性エッチングでは、シリコン窒化膜（ＳｉＮ膜）よりもシリコン酸化膜１３８がエッチングされやすいエッチング条件を用いる。
また、上記異方性エッチングは、図２３Ｃに示す第３の不純物拡散領域５７の上面５７ａ、及びキャップ絶縁膜５１−２の上面が露出されるまで行う。
【０１４２】
次いで、イオン注入法により、周辺回路領域Ｄに配置された素子分離領域１７と第２のサイドウォール５９との間に位置する第３の不純物拡散領域５７の上面５７ａ（言い換えれば、第２の活性領域２２）に選択的にｎ型不純物をドープする。
このとき、第３の不純物拡散領域５７を形成する際のｎ型不純物濃度よりも高い濃度で、ｎ型不純物をドープする。
【０１４３】
その後、半導体基板１５を加熱して、ｎ型不純物を第２の活性領域２２に拡散させることで、第２の活性領域２２に、第３の不純物拡散領域５７よりも深さが深く、かつｎ型不純物濃度の高い一対の第４の不純物拡散領域６２が形成される。
【０１４４】
これにより、第２の活性領域２２に、第２のゲート絶縁膜４１、周辺回路用ゲート電極４６、一対の第３の不純物拡散領域５７、及び一対の第４の不純物拡散領域６２を有する周辺回路用トランジスタ６３が形成される。
第４の不純物拡散領域６２は、第３の不純物拡散領域５７及び素子分離領域１７と接触している。第４の不純物拡散領域６２の上面６２ａは、半導体基板１５の主面１５ａと一致している。
【０１４５】
次いで、図２５Ａ、図２５Ｂ、及び図２５Ｃに示す工程では、図２４Ａ及び図２４Ｂに示す第４のレジスト膜１４３を除去する。
次いで、周知の手法により、素子分離領域１７の上面、第２の不純物拡散領域２８の上面２８ａ、埋め込み絶縁膜３３、キャップ絶縁膜５１−１，５１−２の上面、第１のサイドウォール５４、第２のサイドウォール５９の側面、及び第４の不純物拡散領域６２の上面６２ａを覆う第２のライナー膜６４を形成する。
具体的には、例えば、ＣＶＤ法により、シリコン窒化膜（ＳｉＮ膜）を成膜することで、該シリコン窒化膜（ＳｉＮ膜）よりなる第２のライナー膜６４を形成する。
【０１４６】
次いで、図２６Ａ、図２６Ｂ、及び図２６Ｃに示す工程では、周知の手法により、第２のライナー膜６６の表面に、容コン用層間絶縁膜６６を形成する。このとき、容コン用層間絶縁膜６６は、その上面６６ａがキャップ絶縁膜６６上に形成された第２のライナー膜６６の上面６６ａに対して面一となるように形成する。
具体的には、例えば、以下の方法により、容コン用層間絶縁膜６６を形成する。始めに、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）法により、ポリシラザンを原料とする塗布系絶縁膜（容コン用層間絶縁膜６６の母材）を形成する。
【０１４７】
このとき、第２のライナー膜６６の上面６６ａよりも上方に該塗布系絶縁膜の上面が配置されるような厚さで該塗布系絶縁膜を形成する。
次いで、ＣＭＰ法により、第２のライナー膜６６の上面６６ａよりも上方に形成された余分な塗布系絶縁膜を研磨して除去することで、上面６６ａが第２のライナー膜６６の上面６６ａに対して面一とされた容コン用層間絶縁膜６６を形成する。
【０１４８】
次いで、図２７Ａ、図２７Ｂ、及び図２７Ｃに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、第２のライナー膜６４及び容コン用層間絶縁膜６６をエッチングすることで、第２の不純物拡散領域２８の上面２８ａを露出する容量コンタクト孔６７と、第４の不純物拡散領域６２の上面６２ａを露出する第１のコンタクト孔６８と、を一括形成する。
【０１４９】
次いで、周知の手法により、容量コンタクト孔６７及び第１のコンタクト孔６８を埋め込む導電膜（図示せず）を形成する。具体的には、例えば、ＣＶＤ法により、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜する。該導電膜は、容量コンタクトプラグ７１及び第１のコンタクトプラグ７３の母材となる膜である。
【０１５０】
次いで、ＣＭＰ法により、容コン用層間絶縁膜６６の上面６６ａよりも上方に形成された余分な導電膜（図示せず）を研磨して除去することで、下端が第２の不純物拡散領域２８の上面２８ａと接触する容量コンタクトプラグ７１と、下端が第４の不純物拡散領域６２の上面６２ａと接触する第１のコンタクトプラグ７３と、を一括形成する。
【０１５１】
次いで、周知の手法により、メモリセル領域Ｃに形成された容コン用層間絶縁膜６６の上面６６ａに配置され、かつ容量コンタクトプラグ７１の上端と接続された容量コンタクトパッド７５と、周辺回路領域Ｄに形成された容コン用層間絶縁膜６６の上面６６ａに配置され、かつ第１のコンタクトプラグ７３の上端と接続された第１の配線層７６と、を一括形成する。
このとき、容量コンタクトパッド７５は、各容量コンタクトプラグ７１に対してそれぞれ１つ形成する。
【０１５２】
次いで、周知の手法により、メモリセル領域Ｃ及び周辺回路領域Ｄに形成された容コン用層間絶縁膜６６の上面６６ａ及び第２のライナー膜６６の上面６６ａに、容量コンタクトパッド７５及び第１の配線層７６を覆うエッチングストッパ膜７８を形成する。
具体的には、例えば、ＣＶＤ法により、シリコン窒化膜（ＳｉＮ膜）を成膜することで、該シリコン窒化膜（ＳｉＮ膜）よりなるエッチングストッパ膜７８を形成する。
【０１５３】
次いで、周知の手法により、エッチングストッパ膜７８上に、シリコン酸化膜（ＳｉＯ２膜）よりなる層間絶縁膜（図示せず）を形成する。
次いで、フォトリソグラフィ技術及びドライエッチング技術により、該層間絶縁膜（図示せず）を貫通し、かつ容量コンタクトパッド７５の上面を露出するシリンダ孔（図示せず）を形成する。
【０１５４】
次いで、周知の手法により、該シリンダ孔（図示せず）の内面（該シリンダ孔が露出する容量コンタクトパッド７５の上面も含む）を覆う王冠形状（クラウン形状）とされた下部電極１０１を形成する。
下部電極１０１の母材としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【０１５５】
次いで、周知の手法により、下部電極１０１の表面１０１ａ、及びメモリセル領域Ｃに形成されたエッチングストッパ膜７８の上面を覆う容量絶縁膜１０２を形成する。
具体的には、例えば、ＣＶＤ法或いはＡＬＤ法により、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ３膜）の単層、或いは、これらの膜のうち、少なくとも２種の膜を積層させた積層膜を成膜することで、容量絶縁膜１０２を形成する。
このとき、容量絶縁膜１０２は、王冠形状とされた下部電極１０１の内部を埋め込まない厚さで形成する。
【０１５６】
次いで、周知の手法により、容量絶縁膜１０２の表面１０２ａを覆うと共に、下部電極１０１内、及び下部電極１０１間に形成された空間を埋め込む厚さとされた上部電極１０３を形成する。
具体的には、例えば、ＣＶＤ法或いはＡＬＤ法により、窒化チタン膜（ＴｉＮ膜）を成膜することで、上部電極１０３を形成する。
これにより、各容量コンタクトパッド７５上に、下部電極１０１、容量絶縁膜１０２、及び上部電極１０３を有するキャパシタ８２が形成されると共に、１つのトランジスタ２９、及び１つのキャパシタ８２よりなるセル８３が複数形成される。
【０１５７】
次いで、上部電極１０３、及び周辺回路領域Ｄに形成されたエッチングストッパ膜７８の上面を覆い、かつ上面８４ａが上部電極１０３の上面１０３ａよりも上方に配置された層間絶縁膜８４を形成する。
具体的には、例えば、以下の方法により、層間絶縁膜８４を形成する。始めに、ＣＶＤ法により、層間絶縁膜８４の母材となるシリコン酸化膜（ＳｉＯ２膜）を成膜し、その後、該シリコン酸化膜（ＳｉＯ２膜）を研磨して、該シリコン酸化膜（ＳｉＯ２膜）の上面を平坦化させることで、層間絶縁膜８４を形成する。
【０１５８】
次いで、フォトリソグラフィ技術及びドライエッチング技術により、上部電極１０３上に位置する層間絶縁膜８４を貫通し、かつ上部電極１０３の上面１０３ａを露出する第２のコンタクト孔８６を形成する。
次いで、フォトリソグラフィ技術及びドライエッチング技術により、第１の配線層７６上に位置するエッチングストッパ膜７８及び層間絶縁膜８４を貫通し、かつ第１の配線層７６の上面を露出する第２のコンタクト孔８６を形成する。
【０１５９】
次いで、先に説明した容量コンタクトプラグ７１、及び第１のコンタクトプラグ７３の形成方法と同様な手法により、第２のコンタクト孔８６を埋め込み、かつ下端が上部電極１０３と接続された第２のコンタクトプラグ８８と、第３のコンタクト孔８７を埋め込み、かつ第１の配線層７６と接続された第３のコンタクトプラグ９１と、を一括形成する。
【０１６０】
次いで、周知の手法により、メモリセル領域Ｃに位置する層間絶縁膜８４の上面８４ａに配置され、かつ第２のコンタクトプラグ８８の上端と接続された第２の配線層９２と、周辺回路領域Ｄに位置する層間絶縁膜８４の上面８４ａに配置され、かつ第３のコンタクトプラグ９１の上端と接続された第３の配線層９３と、を一括形成する。
【０１６１】
次いで、メモリセル領域Ｃ及び周辺回路領域Ｄに位置する層間絶縁膜８４の上面８４ａに、第２及び第３の配線層９２，９３を覆う保護膜９５を形成する。保護膜９５としては、例えば、パッシベーション膜を用いることができる。
【０１６２】
本実施の形態の半導体装置の製造方法によれば、第１の不純物拡散領域２７上に位置するゲート電極溝形成用マスク１２１に、第１の不純物拡散領域２７の上面２７ａを露出するビットコン開口部３６を形成し、その後、ビットコン開口部３６を埋め込むビットコンタクト３９を形成することにより、ゲート電極溝形成用マスク１２１を除去し、その後、別途、ビットコン用層間絶縁膜（図示せず）を形成し、該ビットコン用層間絶縁膜（図示せず）にビットコン開口部３６を形成する場合と比較して、製造工程を削減することが可能となるので、半導体装置１０の製造工程を簡略化できる。
【０１６３】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１６４】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【０１６５】
１０…半導体装置、１１…メモリセル部、１２…周辺回路部、１５…半導体基板、１５ａ…主面、１７…素子分離領域、１７ａ，２７ａ，２８ａ，３３ａ，５７ａ，６２ａ，６４ａ，６６ａ，８４ａ，１０３ａ，１１３ａ…上面、１７−１…素子分離溝、１７−２…熱酸化膜、１７−３…素子分離用絶縁膜、１８…ゲート電極溝、１８−１，１９−１…下部、１８−２，１９−２…上部、１９…ダミーゲート電極溝、２１…第１の活性領域、２２…第２の活性領域、２３…第１のゲート絶縁膜、２４…ゲート電極、２４−１…第１の導電膜、２４−２…第２の導電膜、２５…ダミーゲート電極、２７…第１の不純物拡散領域、２８…第２の不純物拡散領域、２９…トランジスタ、３１…第１のライナー膜、３３…埋め込み絶縁膜、３３−１…突出部、３６…ビットコン開口部、３８…第２のポリシリコン膜、３９…ビットコンタクト、４１…第２のゲート絶縁膜、４３…ビット線、４４…金属膜、４６…周辺回路用ゲート電極、４７…第１のポリシリコン膜、５１−１，５１−２…キャップ絶縁膜、５４，５５…第１のサイドウォール、５７…第３の不純物拡散領域、５９…第２のサイドウォール、６２…第４の不純物拡散領域、６３…周辺回路用トランジスタ、６４…第２のライナー膜、６６…容コン用層間絶縁膜、６７…容量コンタクト孔、６８…第１のコンタクト孔、７１…容量コンタクトプラグ、７３…第１のコンタクトプラグ、７５…容量コンタクトパッド、７６…第１の配線層、７８…エッチングストッパ膜、８２…キャパシタ、８３…セル、８４…層間絶縁膜、８６…第２のコンタクト孔、８７…第３のコンタクト孔、８８…第２のコンタクトプラグ、９１…第３のコンタクトプラグ、９２…第２の配線層、９３…第３の配線層、９５…保護膜、１０１…下部電極、１０１ａ，１０２ａ…表面、１０２…容量絶縁膜、１０３…上部電極、１１１…帯状活性領域、１１３…不純物拡散層、１１６，１３２，１３６…シリコン窒化膜、１１８…エッチングマスク、１１８Ａ，１１８Ｂ…溝状開口部、１２１…ゲート電極溝形成用マスク、１２１Ａ…第１の溝部、１２１Ｂ…第２の溝部、１２４…絶縁膜、１２６…第１のレジスト膜１２８…第２のレジスト膜、１２８Ａ…開口部、１３３…第３のレジスト膜、１３４…周辺回路用ゲート電極及びビット線形成用マスク、１３８…シリコン酸化膜、１４１…第３のレジスト膜、１４３…第４のレジスト膜、Ｃ…メモリセル領域、Ｄ…周辺回路領域、Ｅ…ゲート電極溝形成領域、Ｆ…ダミーゲート電極溝形成領域、Ｈ，Ｉ…マスク形成領域
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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