(57)【要約】【課題】半導体装置の製造において、その安定性の向上を図る。【解決手段】半導体装置の製造方法は、半導体基板ＳＢ１上に設けられたシリコン膜ＳＦ１の一面上に、シリコン酸化膜ＳＯ１を形成する工程と、シリコン酸化膜ＳＯ１上にレジスト膜ＲＦ１を形成する工程と、レジスト膜ＲＦ１をマスクとしてシリコン膜ＳＦ１に対しイオン注入を行う工程と、シリコン酸化膜ＳＯ１およびレジスト膜ＲＦ１を、ウェット処理を用いて除去する工程と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられたシリコン膜の一面上に、シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にレジスト膜を形成する工程と、
前記レジスト膜を形成後、前記シリコン膜に対しイオン注入を行う工程と、
前記シリコン酸化膜および前記レジスト膜を、ウェット処理を用いて除去する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記シリコン膜は、アモルファスシリコンにより構成される半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記シリコン酸化膜の膜厚は、５Å以上２０Å以下である半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する前記工程において、前記シリコン酸化膜は、前記シリコン膜の前記一面に対しアッシング処理を行うことにより形成される半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する前記工程において、前記シリコン酸化膜は、前記シリコン膜の前記一面に対し、１５０秒以上５００秒以下の条件下においてアッシング処理を行うことにより形成される半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する前記工程において、前記シリコン酸化膜は、前記シリコン膜の前記一面に対しオゾン水を用いた酸化処理を行うことにより形成される半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記シリコン酸化膜および前記レジスト膜を除去する前記工程において、前記シリコン酸化膜および前記レジスト膜は、２００℃以上２５０℃以下の条件下において行われるＳＰＭ処理により除去される半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
前記シリコン酸化膜および前記レジスト膜を除去する前記工程の後において、前記シリコン膜をパターニングして、ゲート電極を形成する工程を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えばシリコン膜に対するイオン注入工程を含む半導体装置の製造方法に適用可能な技術である。
【背景技術】
【０００２】
半導体装置の製造においては、レジスト膜を用いた処理工程が含まれる場合がある。このような処理工程を開示するものとしては、たとえば特許文献１〜３が挙げられる。
【０００３】
特許文献１に記載の技術は、ポッピングが発生したレジスト膜を水溶性に変質させた後、所定の洗浄液によって除去するというものである。特許文献２に記載の技術は、酸素ガス、水素ガスおよびフッ素系ガスを含む混合ガスを用いて、比較的低温でフォトレジストをプラズマアッシングするというものである。特許文献３に記載の技術は、レジストの残渣が残留している状態のウェハの表面に対し、酸化膜の選択的エッチングを施すというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３２７５３７号公報
【特許文献２】特開２０００−１２５２１号公報
【特許文献３】特開２００５−２５２１７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造においては、たとえば半導体基板上に設けられたシリコン膜に対して、レジスト膜をマスクとしたイオン注入を行う工程が含まれる。このイオン注入工程においては、レジスト膜の表面が硬化してなる硬化層が生じる場合がある。この場合、レジスト膜を除去する際に、シリコン膜上に硬化層が残存してしまうおそれがあった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、レジスト膜は、シリコン酸化膜を介してシリコン膜上に形成される。また、シリコン酸化膜上に設けられたレジスト膜は、シリコン酸化膜とともにウェット処理により除去される。
【発明の効果】
【０００７】
前記一実施の形態によれば、半導体装置の製造において、その安定性の向上を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本実施形態に係る半導体装置を示す断面図である。
【図５】本実施形態に係る半導体装置の製造方法を示すフロー図である。
【図６】アッシング時間に対するシリコン酸化膜増膜量を示すグラフである。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１〜３は、本実施形態に係る半導体装置ＳＭ１の製造方法を示す断面図である。図４は、本実施形態に係る半導体装置ＳＭ１を示す断面図である。
半導体装置ＳＭ１の製造方法は、次のように行われる。まず、半導体基板ＳＢ１上に設けられたシリコン膜ＳＦ１の一面上に、シリコン酸化膜ＳＯ１を形成する。次に、シリコン酸化膜ＳＯ１上にパターニングされたレジスト膜ＲＦ１を形成する。次に、レジスト膜ＲＦ１を形成後、シリコン膜ＳＦ１に対しイオン注入を行う。次に、シリコン酸化膜ＳＯ１およびレジスト膜ＲＦ１を、ウェット処理を用いて除去する。
このようにして、半導体装置ＳＭ１の製造方法が行われる。
【００１１】
レジスト膜をマスクとしたイオン注入工程においては、レジスト膜の表面が硬化してなる硬化層が生じる場合がある。この場合、レジスト膜を除去する際に、硬化層が残渣となるおそれがあった。特に、ゲート電極を構成するシリコン膜に対するイオン注入は、高ドーズ量の条件下において行われる。このため、シリコン膜上に設けられたレジスト膜上に生じる硬化層を除去することは、さらに困難となる。
【００１２】
本実施形態によれば、レジスト膜ＲＦ１は、シリコン酸化膜ＳＯ１を介してシリコン膜ＳＦ１上に形成される。また、シリコン酸化膜ＳＯ１上に設けられたレジスト膜ＲＦ１は、ウェット処理によってシリコン酸化膜ＳＯ１が除去される際に、シリコン酸化膜ＳＯ１とともに除去される。
このように、レジスト膜ＲＦ１およびレジスト膜ＲＦ１上に生じる硬化層は、シリコン酸化膜ＳＯ１とともにウェット処理により容易に除去することができる。このため、シリコン膜ＳＦ１上にレジスト膜ＲＦ１の硬化層が残存してしまうことを抑制することができる。したがって、半導体装置の製造において、その安定性の向上を図ることが可能となる。
【００１３】
以下、本実施形態に係る半導体装置ＳＭ１の構成、および半導体装置ＳＭ１の製造方法について、詳細に説明する。
【００１４】
まず、本実施形態に係る半導体装置ＳＭ１の構成について説明する。
半導体装置ＳＭ１は、半導体基板ＳＢ１と、半導体基板ＳＢ１に設けられたトランジスタＴＲ１と、を備えている。半導体基板ＳＢ１は、たとえばシリコン基板である。トランジスタＴＲ１は、たとえば半導体基板ＳＢ１に設けられた素子分離膜ＥＬ１により他の素子から電気的に分離されている。また、半導体基板ＳＢ１上には、トランジスタＴＲ１を覆うように層間絶縁膜ＩＩ１が設けられている。層間絶縁膜ＩＩ１上には、たとえば複数の配線層が積層されてなる多層配線層が設けられている。
本実施形態に係る半導体装置ＳＭ１は、たとえばロジック回路とＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を含む混載ＤＲＡＭである。
【００１５】
図４に示すように、トランジスタＴＲ１は、たとえばゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、ソース・ドレイン領域ＳＤ１と、エクステンション領域ＥＸ１と、サイドウォールＳＷ１と、を有している。
ゲート絶縁膜ＧＩ１は、半導体基板ＳＢ１上に設けられている。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に設けられている。本実施形態において、ゲート電極ＧＥ１は、たとえば多結晶シリコンにより構成されている。また、ゲート電極ＧＥ１には、不純物イオンがイオン注入されている。不純物イオンとしては、たとえばＰまたはＮが挙げられる。
サイドウォールＳＷ１は、ゲート電極ＧＥ１の側面上に設けられている。ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１を挟むように半導体基板ＳＢ１に設けられている。エクステンション領域ＥＸ１は、ソース・ドレイン領域ＳＤ１とゲート電極ＧＥ１との間に位置するよう半導体基板ＳＢ１に設けられている。
【００１６】
次に、本実施形態に係る半導体装置ＳＭ１の製造方法を詳細に説明する。図５は、本実施形態に係る半導体装置ＳＭ１の製造方法を示すフロー図である。
まず、半導体基板ＳＢ１に素子分離膜ＥＬ１を形成する。素子分離膜ＥＬ１によって、トランジスタＴＲ１を含む半導体素子が形成される活性領域が規定されることとなる。
半導体基板ＳＢ１は、たとえばシリコン基板である。素子分離膜ＥＬ１は、たとえばＳｉＯ２により構成される。また、素子分離膜ＥＬ１は、たとえばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法、またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成される。
【００１７】
次に、図１（ａ）に示すように、半導体基板ＳＢ１上にゲート絶縁膜ＧＩ１を形成する。ゲート絶縁膜ＧＩ１は、たとえばＳｉＯ２により構成される。ゲート絶縁膜ＧＩ１の膜厚は、たとえば２ｎｍ程度である。
また、ゲート絶縁膜ＧＩ１は、たとえば熱酸化法により形成される。この場合、ゲート絶縁膜ＧＩ１を形成するための熱酸化は、ゲート絶縁膜ＧＩ１の膜厚が、最も高性能化を求められているデバイスに合わせた膜厚となる条件により行われる。
【００１８】
次に、図１（ｂ）に示すように、ゲート絶縁膜ＧＩ１上にシリコン膜ＳＦ１を形成する（Ｓ０１）。シリコン膜ＳＦ１は、アモルファスシリコンや多結晶シリコン等を含むシリコン材料により構成される。本実施形態において、シリコン膜ＳＦ１は、たとえばアモルファスシリコンにより構成される。
シリコン膜ＳＦ１の膜厚は、たとえば５０ｎｍ以上２００ｎｍ以下である。
【００１９】
次に、図２（ａ）に示すように、シリコン膜ＳＦ１の一面上にシリコン酸化膜ＳＯ１を形成する（Ｓ０２）。ここで、シリコン膜ＳＦ１の一面とは、シリコン膜ＳＦ１のうちゲート絶縁膜ＧＩ１と対向する面と反対側の面をさす。シリコン酸化膜ＳＯ１は、ＳｉＯ２により構成される。
シリコン酸化膜ＳＯ１の膜厚は、たとえば５Å以上２０Å以下であり、好ましくは１２Å以上２０Å以下である。シリコン酸化膜ＳＯ１の膜厚が上記下限値以上であることにより、レジスト膜ＲＦ１およびレジスト膜ＲＦ１上に生じた硬化層を、ウェット処理により十分に除去することが可能となる。また、シリコン酸化膜ＳＯ１の膜厚が上記上限値以下であることにより、シリコン酸化膜ＳＯ１およびレジスト膜ＲＦ１を除去する工程における処理効率を向上させることが可能となる。
【００２０】
シリコン酸化膜ＳＯ１は、たとえばシリコン膜ＳＦ１の一面に対しアッシング処理を行うことにより形成される。本実施形態において、シリコン酸化膜ＳＯ１は、たとえば酸素プラズマを用いたプラズマアッシング処理により、シリコン膜ＳＦ１上に形成される。
この場合、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によりシリコン酸化膜ＳＯ１を形成する場合と比較して、シリコン酸化膜ＳＯ１を短時間で形成することが可能となる。また、薄膜であるシリコン酸化膜ＳＯ１を均一に形成することができる。さらに、ＣＶＤ法等によりシリコン酸化膜ＳＯ１を形成する場合と比較して、半導体装置ＳＭ１の製造を安価に行うことができる。
【００２１】
また、シリコン酸化膜ＳＯ１は、たとえばシリコン膜ＳＦ１の一面に対し、１５０秒以上５００秒以下の条件下においてアッシング処理を行うことにより形成される。アッシング処理時間が１５０秒以上であることにより、シリコン酸化膜ＳＯ１の膜厚を、レジスト膜ＲＦ１およびレジスト膜ＲＦ１上に生じた硬化層を除去するために十分なものとすることができる。また、アッシング処理時間が５００秒以下であることにより、シリコン酸化膜ＳＯ１を形成する工程における処理効率を向上させることができる。
【００２２】
図６は、アッシング時間に対するシリコン酸化膜増膜量を示すグラフである。図６に示すように、アッシング時間が１５０秒以上において、１２Å以上の膜厚を有するシリコン酸化膜ＳＯ１が得られていることが分かる。このため、１５０秒以上の条件下によりアッシング処理を行うことにより、レジスト膜ＲＦ１上に生じた硬化層をウェット処理により除去するために十分な膜厚を有するシリコン酸化膜ＳＯ１を実現できることがわかる。
【００２３】
なお、シリコン酸化膜ＳＯ１は、アッシング処理以外の方法により形成されてもよい。
本実施形態においては、オゾン水を用いた酸化処理によりシリコン膜ＳＦ１上にシリコン酸化膜ＳＯ１を形成することもできる。この場合においても、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によりシリコン酸化膜ＳＯ１を形成する場合と比較して、シリコン酸化膜ＳＯ１を短時間で形成することが可能となる。また、薄膜であるシリコン酸化膜ＳＯ１を均一に形成することができる。
また、本実施形態においては、ＣＶＤ法やＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）法等によりシリコン酸化膜ＳＯ１が形成されてもよい。
【００２４】
次に、図２（ｂ）に示すように、シリコン酸化膜ＳＯ１上にレジスト膜ＲＦ１を形成する（Ｓ０３）。レジスト膜ＲＦ１は、たとえばシリコン酸化膜ＳＯ１上に設けられたレジスト材料を露光・現像によりパターニングして形成される。本実施形態においては、シリコン膜ＳＦ１のうち最も高性能化が求められるトランジスタＴＲ１のゲート電極ＧＥ１を構成する部分を露出させるよう、レジスト膜ＲＦ１に開口が形成される。そして、シリコン膜ＳＦ１のうち上記開口から露出した部分に対し、イオン注入が行われることとなる。
【００２５】
次に、図３（ａ）に示すように、レジスト膜ＲＦ１をマスクとしてシリコン膜ＳＦ１に対しイオン注入を行う（Ｓ０４）。シリコン膜ＳＦ１はゲート電極ＧＥ１を構成するため、当該イオン注入工程（Ｓ０４）においては、ゲートイオン注入が行われることとなる。
本実施形態におけるシリコン膜ＳＦ１は、トランジスタＴＲ１のゲート電極ＧＥ１を構成する。このため、シリコン膜ＳＦ１に対しては、高ドーズ量の条件下においてイオン注入が行われる。この場合、レジスト膜ＲＦ１上には、除去することが困難な硬化層が生じるおそれがある。一方で、レジスト膜ＲＦ１は、シリコン酸化膜ＳＯ１を介してシリコン膜ＳＦ１上に設けられている。このため、レジスト膜ＲＦ１およびレジスト膜ＲＦ１上に生じる硬化層をシリコン酸化膜ＳＯ１とともに除去することができる。すなわち、レジスト膜ＲＦ１およびレジスト膜ＲＦ１上に生じる硬化層を、容易に除去することが可能となる。したがって、シリコン膜ＳＦ１上にレジスト膜ＲＦ１の硬化層が残存してしまうことを抑制することができる。
【００２６】
本実施形態におけるイオン注入を行う工程（Ｓ０４）は、たとえば次のように行われる。
まず、シリコン膜ＳＦ１に対し不純物Ｐを導入する、第１イオン注入工程を行う。第１イオン注入工程は、たとえば注入エネルギー６ｋｅＶ、ドーズ量６×１０１５ｃｍ−２の条件下において行われる。
次に、シリコン膜ＳＦ１に対し不純物Ｎを注入する、第２イオン注入工程を行う。第２イオン注入工程は、たとえば最も高性能化が求められるトランジスタＴＲ１に要求されるゲート絶縁膜ＧＩ１の電気的な実効膜厚を厚膜化させないために、ゲート空乏化が起きにくいよう十分に高濃度のドーズ量条件において行われる。第２イオン注入工程は、たとえば注入エネルギー６ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件下において行われる。
【００２７】
次に、シリコン膜ＳＦ１に対し熱処理を施す（Ｓ０５）。これにより、シリコン膜ＳＦ１中に導入された不純物を活性化させる。また、シリコン膜ＳＦ１がアモルファスシリコンにより構成される場合、シリコン膜ＳＦ１は当該熱処理工程により多結晶シリコン化することとなる。
【００２８】
次に、図３（ｂ）に示すように、シリコン酸化膜ＳＯ１およびレジスト膜ＲＦ１をウェット処理により除去する（Ｓ０６）。このとき、レジスト膜ＲＦ１およびレジスト膜ＲＦ１上に生じている硬化層は、シリコン酸化膜ＳＯ１とともにウェット処理により除去される。このため、レジスト膜ＲＦ１およびレジスト膜ＲＦ１上に生じている硬化層を容易に除去することが可能となる。
【００２９】
シリコン酸化膜ＳＯ１およびレジスト膜ＲＦ１は、たとえばＳＰＭ（Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ  Ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）処理により除去される。また、ＳＰＭ処理は、たとえば２００℃以上２５０℃以下の条件下において行われる。これにより、シリコン酸化膜ＳＯ１およびレジスト膜ＲＦ１を十分に除去することが可能となる。
【００３０】
次に、シリコン膜ＳＦ１をパターニングする（Ｓ０７）。シリコン膜ＳＦ１は、たとえばレジスト膜をマスクとしたエッチングによりパターニングされる。これにより、シリコン膜ＳＦ１により構成されるゲート電極ＧＥ１が形成されることとなる。
その後、ゲート電極ＧＥ１および素子分離膜ＥＬ１をマスクとして半導体基板ＳＢ１に不純物イオン注入を行い、エクステンション領域ＥＸ１を形成する。次いで、ゲート電極ＧＥ１の側面上にサイドウォールＳＷ１を形成する。次いで、サイドウォールＳＷ１、ゲート電極ＧＥ１および素子分離膜ＥＬ１をマスクとして半導体基板ＳＢ１に不純物イオン注入を行い、ソース・ドレイン領域ＳＤ１を形成する。そして、半導体基板ＳＢ１上に多層配線層を形成する。
本実施形態においては、このようにして半導体装置ＳＭ１の製造方法が行われる。
【００３１】
表１は、本実施形態に係る製造方法を用いて半導体装置ＳＭ１を製造した、実験例１および実験例２の結果を示している。
実験例１および実験例２において、シリコン酸化膜ＳＯ１を形成する工程（Ｓ０２）は、シリコン膜ＳＦ１をアッシング処理することにより行った。また、シリコン酸化膜ＳＯ１およびレジスト膜ＲＦ１をウェット処理により除去する工程（Ｓ０６）は、ＳＰＭ処理を用いて行った。このとき、ＳＰＭ処理は、２２０℃、１０分の条件下において行われた。
表１には、実験例１および実験例２のそれぞれについて、アッシング処理時間を変動させた際の、パーティクルおよび硬化層残りの量を示している。パーティクルおよび硬化層残りは、ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察した。なお、パーティクルとは、硬化層のうち大きさが一定値以下のものである。
【００３２】
【表１】
2014127593.tif 000003
【００３３】
表１に示されるように、アッシング時間が長くなるほど、シリコン膜ＳＦ１上におけるパーティクルおよび硬化層残りが減少していることがわかる。このように、レジスト膜ＲＦ１をシリコン酸化膜ＳＯ１を介してシリコン膜ＳＦ１上に形成することにより、レジスト膜ＲＦ１上に生じる硬化層を除去することが容易となることが示された。
【００３４】
次に、本実施形態の効果を説明する。
本実施形態によれば、レジスト膜ＲＦ１は、シリコン酸化膜ＳＯ１を介してシリコン膜ＳＦ１上に形成される。また、シリコン酸化膜ＳＯ１上に設けられたレジスト膜ＲＦ１は、シリコン酸化膜ＳＯ１とともにウェット処理により除去される。
このように、レジスト膜ＲＦ１およびレジスト膜ＲＦ１上に生じる硬化層は、シリコン酸化膜ＳＯ１とともにウェット処理により容易に除去することができる。このため、シリコン膜ＳＦ１上にレジスト膜ＲＦ１の硬化層が残存してしまうことを抑制することができる。したがって、半導体装置の製造において、その安定性の向上を図ることが可能となる。
【００３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００３６】
ＳＢ１  半導体基板
ＥＬ１  素子分離膜
ＧＩ１  ゲート絶縁膜
ＳＦ１  シリコン膜
ＳＯ１  シリコン酸化膜
ＲＦ１  レジスト膜
ＳＭ１  半導体装置
ＴＲ１  トランジスタ
ＧＥ１  ゲート電極
ＳＤ１  ソース・ドレイン領域
ＥＸ１  エクステンション領域
ＳＷ１  サイドウォール
ＩＩ１  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2014127593.tif 000008
【図６】
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