(57)【要約】【課題】複数の集積回路を積層する際、容易に積層することができて、個々の集積回路におけるレイアウトの自由度が低下することがなく、実装効率を向上させる。【解決手段】最下層のＬＳＩ１０３と最上層のＬＳＩ１９７とを接続するための接続領域１０８がＬＳＩ１０３および１０７の間に配置される。ＬＳＩ１０６の面積はＬＳＩ１０３および１０７の面積よりも小さく、接続領域は、ＬＳＩ１０３および１０７の一部分と重なり合うように配置される。【選択図】図１
2014082365.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に少なくとも３つの集積回路が積層して配置された半導体装置であって、
所定の集積回路と該所定の集積回路の直上に位置する集積回路を除いて前記所定の集積回路の上側に位置する集積回路と前記所定の集積回路とを接続するための接続部を有し、
前記接続部は、前記所定の集積回路および当該所定の集積回路と接続される集積回路の一部分と重なり合うように配置されていることを特徴とする半導体装置。
【請求項２】
前記所定の集積回路および当該所定の集積回路と接続される集積回路の間に位置する他の集積回路は、前記所定の集積回路および当該所定の集積回路と接続される集積回路よりも面積が小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記接続部の高さは、前記所定の集積回路および当該所定の集積回路と接続される集積回路との間の間隔であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記接続部は、前記所定の集積回路と接続される集積回路に接続される送信部と、
前記所定の集積回路に接続される受信部とを有し、
前記送信部と前記受信部とは無線で接続されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記接続部は有線によって、前記所定の集積回路および当該所定の集積回路と接続される集積回路を接続することを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記所定の集積回路および当該所定の集積回路と接続される集積回路との間の間隔が予め規定された間隔よりも大きい場合、高さ方向において前記接続部は複数の接続領域に分割され、前記接続領域の間には電気的な接続を中継する中継層が設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記中継層として、前記他の集積回路の一部を用いることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記所定の集積回路は前記基板に最も近い最下層の集積回路であり、前記所定の集積回路に前記接続部によって接続される集積回路は、前記基板に最も遠い最上層の集積回路であり、
前記最上層の集積回路は少なくとも光電変換を行うためのＬＳＩであり、
前記最下層の集積回路は、前記光電変換の結果得られた信号を処理するロジックＬＳＩであり、
前記最上層および前記最下層の集積回路を除く集積回路はメモリ用のＬＳＩであることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
基板の上に少なくとも第１の集積回路、第２の集積回路、および第３の集積回路が積層して配置された半導体装置であって、
前記第１の集積回路は、第１の半導体層と、該第１の半導体層の上に形成された第１の配線層と、該第１の配線層の上に形成された第１の電極とを備え、
前記第２の集積回路は、第２の半導体層と、該第２の半導体層の上に形成された第２の配線層と、該第２の配線層の上に形成された第２の電極、第３の電極、およびに第４の電極とを備え、
前記第３の集積回路は、第３の半導体層と、該第３の半導体層の上に形成された第３の配線層と、前記第３の半導体層の下に形成された第５の電極と、前記第３の配線層の上に形成された第６の電極および第７の電極を備え、前記第５の電極が前記第３の配線層および前記第３の半導体層を貫通して前記第６の電極と接続されており、
所定の基板の上に、前記第２の集積回路、前記第３の集積回路、および前記第１の集積回路の順に積層され、前記第１の集積回路は前記基板に対して前記第１の電極を向けて配置され、前記第２の集積回路は前記基板に対して第２の電極、第３の電極、およびに第４の電極を向けて配置されており、
前記第１の電極と前記第５の電極とが電気的に接続され、前記第３の電極と前記第６の電極とが電気的に接続され、前記第１の電極および前記第３の電極が前記電極５および前記第３の半導体層と貫通して、前記第６の電極を介して電気的に接続されて、前記第４の電極と前記第７の電極が電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
前記第２の集積回路に備えられた第３の電極の配置位置は、前記第２の電極の配置位置と前記第４の電極の配置位置の間に位置することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１の集積回路は、光学像に応じた画像信号を出力するイメージセンサーであり、前記第２の集積回路は前記画像信号を処理するロジックＬＳＩであり、前記第３の集積回路がメモリ用のＬＳＩであることを特徴とする請求項９又は１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の大規模集積回路（ＬＳＩ）などを積層した半導体装置に関し、特に、デジタルカメラなどの撮像装置で用いられる半導体装置に関する。
【背景技術】
【０００２】
近年、トランジスタなどの半導体素子の微細化が進んで、これによって、ＬＳＩなどの大規模集積回路の性能が飛躍的に向上している。例えば、トランジスタのゲート長も０．１μｍ以下となって、駆動用のクロック周波数もＧＨｚのオーダーとなっている。このように、微細化加工技術を用いて、多数の半導体素子を１チップ上に集積することによって、ＬＳＩの性能および機能を向上させている。
【０００３】
ところが、微細化の限界および実装する機能の増加に起因して、多数のトランジスタを１チップ上に集積させた場合には、ＬＳＩにおける信号配線を考慮すると、１チップの面積の増加が顕著になってしまう。この点を考慮すると、１チップ上に多数のトランジスタなどを集積することが必ずしも適切であるとは限らない。
【０００４】
１チップの面積の増加を抑制するため、例えば、複数のＬＳＩ（つまり、チップ）を積層する半導体装置がある。つまり、複数のＬＳＩを３次元方向（立体的）に積層する半導体装置が知られている。この種の半導体装置においては、ロジックＬＳＩ、メモリＬＳＩ、およびイメージセンサーＬＳＩなどの異なる機能を有するＬＳＩを三次元的に積層して集積効率を向上させるようにしている。
【０００５】
そして、このような半導体装置では、積層されたＬＳＩ間の通信および積層されたＬＳＩ群と外部装置との通信を、マイクロバンプ又は貫通ビアなどによって行うようにしている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−８０８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、特許文献１に記載の半導体装置は、積層するＬＳＩの大きさが同一であり、最上位および最下位のＬＳＩの間ら位置するＬＳＩが当該最上位又は最下位のＬＳＩとその大きさが異なると、複数のＬＳＩを効率的に積層することが困難となってしまう。
【０００８】
さらに、特許文献１に記載の半導体装置では、最上位および最下位のＬＳＩが通信を行う際、専用に設けられた貫通電極を用いて通信を行っている関係上、最上位のＬＳＩと最下位のＬＳＩとの間に位置するＬＳＩにおいてトランジスタなどの半導体素子を集積する際、前記の貫通電極に起因してそのレイアウトの自由度が低下してしまう。
【０００９】
加えて、例えば、デジタルカメラを例に挙げると、多数の画素を備える撮像素子を用いて撮影像を高速フレームで連続的に記録処理する際には、撮像素子用のデバイス（ＬＳＩ）と記録処理を行うデバイス（ＬＳＩ）との間における伝送速度を極めて高速にする必要がある。
【００１０】
高速伝送を行うためには、上記のデバイスを互いに隣接させることが望ましいが、レイアウトの関係上、上記のデバイスを隣接させることが困難な場合もある。
【００１１】
一方、上述の貫通電極を用いた三次元積層の半導体装置を用いれば、上記のデバイスを直接的に接続して高速伝送を行うことができるものの、貫通電極を用いると、当該貫通電極に半導体装置の一部分を貫通電極のための領域として使用しなければならない。
【００１２】
この結果、半導体装置の一部分にトランジスタなどの半導体素子を実装することができず、回路効率（つまり、実装効率）が低下してしまう。
【００１３】
従って、本発明の目的は、複数のＬＳＩなどの集積回路を積層する際、容易に積層することができ、しかも個々の集積回路におけるレイアウトの自由度が低下することがなく、実装効率が低下することのない半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明による半導体装置は、基板の上に少なくとも３つの集積回路が積層して配置された半導体装置であって、所定の集積回路と該所定の集積回路の直上に位置する集積回路を除いて前記所定の集積回路の上側に位置する集積回路と前記所定の集積回路とを接続するための接続部を有し、前記接続部は、前記所定の集積回路および当該所定の集積回路と接続される集積回路の一部分と重なり合うように配置されていることを特徴とする。
【００１５】
また、本発明による半導体装置は、基板の上に少なくとも第１の集積回路、第２の集積回路、および第３の集積回路が積層して配置された半導体装置であって、前記第１の集積回路は、第１の半導体層と、該第１の半導体層の上に形成された第１の配線層と、該第１の配線層の上に形成された第１の電極とを備え、前記第２の集積回路は、第２の半導体層と、該第２の半導体層の上に形成された第２の配線層と、該第２の配線層の上に形成された第２の電極、第３の電極、およびに第４の電極とを備え、前記第３の集積回路は、第３の半導体層と、該第３の半導体層の上に形成された第３の配線層と、前記第３の半導体層の下に形成された第５の電極と、前記第３の配線層の上に形成された第６の電極および第７の電極を備え、前記第５の電極が前記第３の配線層および前記第３の半導体層を貫通して前記第６の電極と接続されており、所定の基板の上に、前記第２の集積回路、前記第３の集積回路、および前記第１の集積回路の順に積層され、前記第１の集積回路は前記基板に対して前記第１の電極を向けて配置され、前記第２の集積回路は前記基板に対して第２の電極、第３の電極、およびに第４の電極を向けて配置されており、前記第１の電極と前記第５の電極とが電気的に接続され、前記第３の電極と前記第６の電極とが電気的に接続され、前記第１の電極および前記第３の電極が前記電極５および前記第３の半導体層と貫通して、前記第６の電極を介して電気的に接続されて、前記第４の電極と前記第７の電極が電気的に接続されていることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、複数のＬＳＩなどの集積回路を積層する際、容易に積層することができ、しかも個々の集積回路におけるレイアウトの自由度が低下することがなく、実装効率を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態による半導体装置の一例についてその構成を破断して示す図である。
【図２】図１に示す接続領域の構成を説明するための図であり、（ａ）は、有線によってｌＳＩ同士を接続した例を示す図、（ｂ）は無線によってＬＳＩ同士を接続した例を示す図である。
【図３】本発明の第２の実施形態による半導体装置の構成についてその一例を破断して示す図である。
【図４】本発明の第２の実施形態による半導体装置の構成について他の例を破断して示す図である。
【図５】本発明の第３の実施形態による半導体装置の構成についてその一例を破断して示す図である。
【図６】図５に示すＬＳＩの構成を説明するための図であり、（ａ）は第１のＬＳＩの構成を示す側面図、（ｂ）は第３のＬＳＩの構成を示す側面図、（ｃ）は第２のＬＳＩの構成を示す側面図である。
【図７】図５に示す第２のＬＳＩに備えられた第２の電極、第３の電極、および第４の電極の配置位置を示す斜視図である。
【図８】本発明の第４の実施形態による半導体装置の一例についてその構成を破断して示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態による半導体装置について図面を参照して説明する。
【００１９】
［第１の実施形態］
図１は、本発明の第１の実施形態による半導体装置の一例についてその構成を破断して示す図である。
【００２０】
図示の半導体装置１００は、ＬＳＩなどの集積回路が複数積層されてパッケージ化されている。図示の例では、半導体装置（以下積層ＬＳＩと呼ぶ）１００は、３つのＬＳＩ１０３、１０６、および１０７が積層されており、ＬＳＩ１０３はインターポーザ（基板）１０２上の一面に配置されている。そして、インターポーザ１０２の他面には複数の外部端子１０１が形成されている。
【００２１】
ＬＳＩ１０３は複数の電極１０４を有しており、ＬＳＩ１０３はマイクロバンプ１０５によってＬＳＩ１０６に接続されている。そして、ＬＳＩ１０６上にはスペーサー１０９を介してＬＳＩ１０７が配置され、ＬＳＩ１０３とＬＳＩ１０７との間には接続領域１０８が規定されている。
【００２２】
なお、図示の例では、ＬＳＩ１０６の大きさ（表面積）はＬＳＩ１０３および１０７の大きさよりも小さい。
【００２３】
外部端子１０１は、積層ＬＳＩ１００と外部デバイスとを接続するための端子である。図１には示されていないが、インターポーザ１０２には、ＬＳＩ１０３と外部端子１０１を接続するための配線が形成されている。
【００２４】
図示の例では、ＬＳＩ１０３は、ＣＰＵが搭載されるとともに、画像処理を行う画像処理部および積層ＬＳＩ１００外のシステム基板上の外部デバイスとの高速通信を行う通信部が搭載されている。電極１０４はＬＳＩ相互を電気的に接続するとともに、ＬＳＩとインターポーザと電気的に接続するためのものである。
【００２５】
なお、図示のように、ＬＳＩ１０３の電極１０４とＬＳＩ１０６の電極１０４とはマイクロバンプ１０５によって接続され、これらＬＳＩにおいて相互に信号の送受信が行われる。
【００２６】
ＬＳＩ１０６には、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、又は磁性体メモリなどのメモリが搭載されている。つまり、ＬＳＩ１０６はメモリ用のＬＳＩである。また、ＬＳＩ１０７には、外部から入光された光を光電変換するイメージセンサーが搭載されている。
【００２７】
接続領域（接続部）１０８は、ＬＳＩ１０３の電極１０４とＬＳＩ１０７の電極１０４とを接続するための専用領域である。その高さは、ＬＳＩ１０３とＬＳＩ１０７との間隔に等しい。そして、スペーサー１０９は、ＬＳＩ１０６およびＬＳＩ１０７を積層するための部材として用いられる。
【００２８】
ここで、図示の積層ＬＳＩ１００における信号の流れについて説明する。
【００２９】
いま、ＬＳＩ１０３の上側に位置するＬＳＩ１０７において外部から入射した光が受光されると、ＬＳＩ１１０７は当該光を光電変換した後、デジタル信号（例えば、画像信号）として接続領域１０８を介してＬＳＩ１０３に送信する。ＬＳＩ１０３は、メモリＬＳＩであるＬＳＩ１０６を用いてデジタル信号について画像信号処理および符号化処理などを行って、処理済みのデジタル信号を積層ＬＳＩ１００の外部に接続されたＳＤカードなどの外部デバイス（に記録データとして送信する。
【００３０】
図２は、図１に示す接続領域１０８の構成を説明するための図である。そして、図２（ａ）は、有線によってｌＳＩ同士を接続した例を示す図であり、図２（ｂ）は無線によってＬＳＩ同士を接続した例を示す図である。
【００３１】
図２（ａ）において、接続領域１０８は、シリコン基板２００を備えており、このシリコン基板２００には図中上下方向に延びる貫通電極２０１が形成されている。そして、貫通電極２０１の両端にはそれぞれ電極１０４が形成されて、電極１０４にはマイクロバンプが配設されている（なお、図１において、接続領域１０８にはマイクロバンプ１０５は示されていない）。つまり、貫通電極２０１は、ＬＳＩ１０３およびＬＳＩ１０７を電極１０４およびマイクロバンプ１０５を介して電気的に接続する。
【００３２】
この結果、ＬＳＩ１０７において光電変換の結果得られたデジタル信号は、ＬＳＩ１０７の電極１０４、マイクロバンプ１０５、接続領域の電極１０４、貫通電極２０１、接続領域１０８の電極１０４、マイクロバンプ１０５、そして、ＬＳＩ１０３の電極１０４を介してＬＳＩ１０３に送られる。
【００３３】
図２（ｂ）において、接続領域１０８は、トランスミッタ（送信部）２０２およびレシーバ（受信部）２０３を備えている。そして、トランスミッタ２０２には電極１０４が形成され、この電極１０４にはマイクロバンプ１０５が配設されている。同様に、レシーバ２０３には電極１０４が形成され、この電極１０４にはマイクロバンプ１０５が配設されている。
【００３４】
図示はしないが、トランスミッタ２０２はデジタル信号（画像データ）をパラレルシリアル変換するための変換部、振幅増幅部、およびアンテナ部を有している。また、レシーバ２０３はアンテナ部、振幅増幅部、画像データをシリアルパラレル変換するための変換部を有している。
【００３５】
ＬＳＩ１０７において光電変換の結果得られた画像データは、ＬＳＩ１０７の電極１０４、マイクロバンプ１０５、トランスミッタ２０２の電極１０４を介してトランスミッタ２０２に与えられる。そして、トランスミッタ２０２は無線によって画像データをレシーバ２０３に送る。レシーバ２０３は画像データを受けると、レシーバ２０３の電極１０４、マイクロバンプ１０５、ＬＳＩ１０３の電極１０４を介して画像データをＬＳＩ１０３に送る。
【００３６】
なお、送受信に用いられる同期方式として、例えば、ＬＳＩ１０７が同期信号を生成しトランスミッタ２０２から当該同期信号をレシーバ２０３に送信する同期信号送信式が用いられる。さらには、レシーバ２０３にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路および復調器を備えて、同期をとるようにしてもよい。
【００３７】
また、図２（ｂ）に示す例では接続領域１０８にマイクロバンプ１０５、電極１０４、トランスミッタ２０２、およびレシーバ２０３が搭載された例について説明したが、レシーバ２０３をＬＳＩ１０３に搭載し、トランスミッタ２０２をＬＳＩ１０７に搭載するようにしてもよい。この際には、接続領域１０８がＬＳＩ１０３およびＬＳＩ１０７に含まれることになる。
【００３８】
さらに、本発明の第１の実施形態では、ＬＳＩ１０３、ＬＳＩ１０６、およびＬＳＩ１０７にそれぞれイメージセンサー、メモリ、およびＣＰＵなどが搭載された例について説明したが、単なる一例であって、ＬＳＩ１０３、ＬＳＩ１０６、およびＬＳＩ１０７は前記の機能に限定されるものではない。
【００３９】
加えて、上述の例では、３層に積層された積層ＬＳＩ１００において、中間層のＬＳＩの大きさが最下層および最上層のＬＳＩの大きさよりも小さい場合について説明したが、４層以上でも同様して、積層ＬＳＩ１００を構成することができる。積層ＬＳＩ１００が４層以上である際には、最下層のＬＳＩを基準ＬＳＩとして当該ＬＳＩの直上に位置するＬＳＩは基準ＬＳＩと直接的に接続される。残りのＬＳＩはそれぞれ基準ＬＳＩに形成された接続領域によって基準ＬＳＩに接続されることになる。この結果、積層ＬＳＩ１００は最下層のＬＳＩが最も大きく、最下層のＬＳＩの直上の位置するＬＳＩが最も小さく、上層に向かうに連れてＬＳＩの大きさは大きくなる。
【００４０】
このように、本発明の第１の実施形態では、基準ＬＳＩ（所定のＬＳＩ）である最下層のＬＳＩ１０３と基準ＬＳＩの直上に位置するＬＳＩを除くＬＳＩ１０７とを、ＬＳＩ１０３および１０７の一部分と重なり合うように配置された接続領域（接続部）によって接続するようにしたので、積層が容易となるばかりでなくＬＳＩのレイアウトの自由度を損なうことなくＬＳＩ同士の接続を容易に行うことができる。
【００４１】
［第２の実施形態］
続いて、本発明の第２の実施形態による半導体装置の一例について説明する。
【００４２】
図３は、本発明の第２の実施形態による半導体装置の構成についてその一例を破断して示す図である。なお、図３において、図１に示す半導体装置と同一の構成要素については同一の参照番号を付して説明を省略する。
【００４３】
図示の半導体装置（積層ＬＳＩ）３００は、さらにＬＳＩ３０１、３０２、および３０３を有しており、ＬＳＩ１０６上にＬＳＩ３０１が配置され、ＬＳＩ３０１上にＬＳＩ３０２が配置されている。そして、ＬＳＩ１０３、ＬＳＩ１０６、ＬＳＩ３０１、およびＬＳＩ３０２は順次電極１０４およびマイクロバンプ１０５によって電気的に接続されている。また、ＬＳＩ３０２とＬＳＩ１０７との間には絶縁体であるスペーサー１０９が配設されている。
【００４４】
一方、図１および図２に関連して説明したように、ＬＳＩ１０３上には第１の接続領域１０８が設けられ、この第１の接続領域１０８上には中継層であるＬＳＩ３０３が配置されている（つまり、接続領域は分割されている）。そして、ＬＳＩ３０３上には第２の接続領域１０８が配置されている。ＬＳＩ１０３、第１の接続領域１０８、ＬＳＩ３０３、および第２の接続領域１０８は、電極１０４によって電気的に接続され、ＬＳＩ１０７は第２の接続領域１０８に電気的に接続されている。
【００４５】
ＬＳＩ３０１およびＬＳＩ３０２の各々は、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、又は磁性体メモリが搭載されたメモリであり、ＬＳＩ１０６とともにメモリとして、ＬＳＩ１０３で行われる画像信号処理および符号化処理の際に用いられる。ＬＳＩ３０３は、第１および第２の接続領域１０８を接続する中継層であって、第１および第２の接続領域１０８を伝送される信号を中継するためのものである。
【００４６】
図３に示す例では、ＬＳＩ１０３とＬＳＩ１０７との間に３つのＬＳＩ１０６、３０１、および３０２が順次積層されているため、その高さが高くなる。このため、１つの接続領域１０８によってＬＳＩ１０３とＬＳＩ１０７とを接続しようとすると、強度が不足することがある。このため、ここでは、ＬＳＩ３０３を中継層として用いて、このＬＳＩ３０３を第１の接続領域１０８と第２の接続領域１０８との間に配設して、強度の低下を回避している。
【００４７】
なお、第１および第２の接続領域１０８は、図１に関連して説明したように、有線又は無線で信号の伝送を行う。
【００４８】
図４は、本発明の第２の実施形態による半導体装置の構成について他の例を破断して示す図である。なお、図４において、図３に示す半導体装置と同一の構成要素については同一の参照番号を付して説明を省略する。
【００４９】
図示の半導体装置（積層ＬＳＩ）４００は、ＬＳＩ３０１および３０３の代わりに、ＬＳＩ３０３’を有しており、このＬＳＩ３０３’はＬＳＩ１０６および３０２の間に配設されるとともに、第１および第２の接続領域１０８の間に配設されている。
【００５０】
ＬＳＩ３０３’は電極１０４およびマイクロバンプ１０５によってＬＳＩ３０２に電気的に接続され、ＬＳＩ３０３’とＬＳＩ１０６との間にはスペーサー１０９が配置されている。また、ＬＳＩ３０３’は電極１０４によって第１および第２の接続領域１０８に電気的に接続されている。
【００５１】
図示の例では、ＬＳＩ３０３’は、ＣＰＵなどを備えるロジックＬＳＩであり、第１の接続領域１０８を介してＬＳＩ１０３に接続される。そして、ＬＳＩ３０３’の一部は中継層としても用いられる。
【００５２】
なお、本発明の第２の実施形態に示す各ＬＳＩの機能は上述の機能に限定されるものではない。
【００５３】
このように、本発明の第２の実施形態では、半導体装置の高さが高くなる場合に、接続領域の間に中継層（ＬＳＩ）を配設するようにしたので、半導体装置の高さが高い場合であっても強度が不足することがない。そして、基準ＬＳＩである最下層のＬＳＩと基準ＬＳＩの直上に位置するＬＳＩを除く残りのＬＳＩとを、基準ＬＳＩに形成された接続領域を用いて他のＬＳＩとの接続を行うようにしたので、積層が容易となるばかりでなくＬＳＩのレイアウトの自由度を損なうことなくＬＳＩ同士の接続を容易に行うことができる。
【００５４】
［第３の実施形態］
次に、本発明の第３の実施形態による半導体装置について説明する。
【００５５】
図５は、本発明の第３の実施形態による半導体装置の構成についてその一例を破断して示す図である。
【００５６】
図示の半導体装置５００は、複数の集積回路（ＬＳＩ）が３次元配置されてパッケージ化された三次元構造を有している。半導体装置５００は基板５１７を備え、その上面に実装された各部品（図示せず）と電気的に配線接続される。基板５１７には、半田ボール５０４ａを有するパッケージ基板５０４が積層され、パッケージ基板５０４には順次第２のＬＳＩ（第２の集積回路）５０２、第３のＬＳＩ（第３の集積回路）５０３、および第１のＬＳＩ（第１の集積回路）５０１が積層されている。
【００５７】
図６は、図５に示すＬＳＩの構成を説明するための図である。そして、図６（ａ）は第１のＬＳＩの構成を示す側面図であり、図６（ｂ）は第３のＬＳＩの構成を示す側面図である。また、図６（ｃ）は第２のＬＳＩの構成を示す側面図である。
【００５８】
図６（ａ）に示す第１のＬＳＩ５０１は、半導体層５０５を有しており（第１のＬＳＩ５０１の半導体層５０５は第１の半導体層である）、半導体層５０５には、例えば、トランジスタのゲート、ソース、およびドレインとチャネルの各領域が形成される。そして、第１の半導体層５０５には二酸化ケイ素などの絶縁膜（図示せず）が形成されている。半導体層５０５の上には、トランジスタおよび第１のＬＳＩ５０１の最上部に実装される第１の電極５０８を電気的に接続する配線５０７を有する配線層５０６が形成される（第１のＬＳＩ５０１の配線層５０６は第１の配線層である）。
【００５９】
配線層５０６は、２層以上の多層配線層で形成するようにしてもよい。配線層５０６において配線に用いられる金属は、例えば、Ａｕ（金）又はＡｌ（アルミニウム）などが用いられるが、導電率および用途に応じて種々選択可能である。
【００６０】
図６（ｂ）に示す第３のＬＳＩ５０３は、第１のＬＳＩ５０１と同様に、半導体層５０５および配線層５０６を有している。第３のＬＳＩ５０３の半導体層５０５および配線層５０６はそれぞれ第３の半導体層および第３の配線層である。
【００６１】
さらに、第３のＬＳＩ５０３は第１のＬＳＩ５０１に備えられた第１の電極５０８と同様な第７の電極５１４を有するとともに、第５の電極５１２および第６の電極５１３を有している。
【００６２】
第５の電極５１２は、半導体層５０５の下面に形成され、第６の電極５１３および第７の電極５１４は、配線層５０６の上面に形成さる。第５の電極５１２および第６の電極５１３は、配線層５０６に形成される配線５０７および半導体層５０５に形成されるシリコン貫通ビア５１５を介して電気的に接続される。
【００６３】
図６（ｃ）に示す第２のＬＳＩ５０２は、第１のＬＳＩ５０１と同様に、半導体層５０５および配線層５０６を有している。第２のＬＳＩ５０２の半導体層５０５および配線層５０６はそれぞれ第２の半導体層および第２の配線層である。さらに、第２のＬＳＩ５０２は第１のＬＳＩ５０１に備えられた第１の電極５０８と同様な第２の電極５０９、第３の電極５１０、および第４の電極５１１を有している。
【００６４】
図５に示す半導体装置５００では、半田ボールを有するパッケージ基板５０４の上に、第２のＬＳＩ５０２がその半導体層５０５を下面として積層される。第２のＬＳＩ５０２に備えられた第２の電極５０９は、Ａｕ（金）などを材料とするボンディングワイヤー５１６によってパッケージ基板５０４に電気的に接続される。
【００６５】
第２のＬＳＩ５０２の上には、第３のＬＳＩ５０３が積層される。第３のＬＳＩ５０３を積層する際には、下面側に第６の電極５１３および第７の電極５１４が位置し、上面側に第５の電極５１２が位置するようにする。第２のＬＳＩ５０２に備えられた第３の電極５１０と第３のＬＳＩ５０３に備えられた第６の電極５１３とが電気的に接続されるよう配置が行われる。さらに、第２のＬＳＩ５０２に備えられた第４の電極５１１と第３のＬＳＩ５０３に備えられた第７の電極５１４とが電気的に接続されるよう配置が行われる。
【００６６】
第３のＬＳＩ５０３の上には第１のＬＳＩ５０１が積層される。第１のＬＳＩ５０１を積層する再には、下面側に第１の電極５０８が位置し、上面側に半導体層５０５が位置するようにする。第１のＬＳＩ５０１に備えられた第１の電極５０８と第３のＬＳＩ５０３に備えられた第５の電極５１２とが電気的に接続される。そして、第１の電極５０８は、第３のＬＳＩ５０３に備えられた第５の電極５１２、シリコン貫通ビア５１５、配線、および第６の電極５１３を介し、第３の電極５１０と電気的に接続される。
【００６７】
図７は、第２のＬＳＩ５０２に備えられた第２の電極５０９、第３の電極５１０、および第４の電極５１１の配置位置を示す斜視図である。
【００６８】
第２のＬＳＩ５０２において、第２の電極５０９は第２のＬＳＩ５０２の外周部分近傍に配置される。第４の電極５１１は、第２のＬＳＩ５０２の中央部分付近に配置される。また、第３の電極５１０は、第２の電極５０９と第４の電極５１１との間に位置するように配置される。
【００６９】
なお、第１のＬＳＩ５０１と第３のＬＳＩ５０３との間および第３のＬＳＩ５０３と第２のＬＳＩ５０２との間には、各電極が接する部分以外を絶縁物質で挟む構成とするようにしてもよく、さらには、絶縁物質として各ＬＳＩを接着するための接着効果を有する物質を用いるようにしてもよい。
【００７０】
このように、本発明の第３の実施形態による半導体装置では、上述のように、配線層、電極、および半導体層などを配置するようにしたので、集積効率を向上させることができるばかりでなく、ＬＳＩ間における伝送速度を向上させることができる。
【００７１】
［第４の実施形態］
続いて、本発明の第４の実施形態による半導体装置の一例について説明する。
【００７２】
図８は、本発明の第４の実施形態による半導体装置の一例についてその構成を破断して示す図である。なお、図８に示す半導体装置において、図５に示す半導体装置と同一の構成要素については同一の参照番号を付して説明を省略する。
【００７３】
図８に示す半導体装置５００では、パッケージ基板５０４にケース部５１９が取り付けられて、このケース部５１９によって第１のＬＳＩ５０１、第２のＬＳＩ５０２、および第３のＬＳＩ５０３が覆われている。ケース部５１９には、第１のＬＳＩ５０１に対向して開口部が形成されており、この開口部にレンズ５１８がはめ込まれている。
【００７４】
図８に示す例では、第１のＬＳＩ５０１は、Ａ／Ｄ変換回路を有するＣＭＯＳイメージセンサーであり、第１のＬＳＩ５０１はレンズ１１８を介して光学像を受光する。そして、第１のＬＳＩ５０１は光学像を光電変換して光学像に応じたアナログ信号を出力する。そして、このアナログ信号はＡ／Ｄ変換回路によってデジタル信号に変換される。
【００７５】
このデジタル信号は、第１のＬＳＩ５０１に備えられた第１の電極５０８から、第３のＬＳＩ５０３に備えられた第５の電極５１２、シリコン貫通ビア１１５、配線、および第６の電極５１３を介して、第３の電極５１０から第２のＬＳＩ５０２に入力される。デジタル信号が通過する第３のＬＳＩ５０２は、例えば、ＤＲＡＭなどのメモリである。デジタル信号は直接メモリ部分に記録されず、第２のＬＳＩ５０２を経由して、第２のＬＳＩ５０２の制御下で、第７の電極５１４を介してメモリ部分に書き込まれるとともに、読み出しが行われる。
【００７６】
第２のＬＳＩ５０２は、例えば、信号処理ＬＳＩであり、入力されたデジタル信号について所定の処理を行って、メモリである第３のＬＳＩ５０３に当該処理済みのデジタル信号を画像データとして書き込む。さらには、第２のＬＳＩ５０２はメモリに書き込まれた画像データの読み出し制御も行う。
【００７７】
また、第２のＬＳＩ５０２は基板１１７に実装される部品、例えば、ＳＤカードなどの記録媒体との信号接続を第２の電極５０９およびボンディングワイヤー５１６を介して行う。
【００７８】
このように、本発明の第４の実施形態では、半導体装置１００にレンズを装着すれば、カメラ又はビデオカメラなどの撮像装置を容易に構成することができる。
【００７９】
以上説明したように、本発明の実施の形態による半導体装置では、複数のＬＳＩなどの集積回路を積層する際、容易に積層することができるばかりでなく、個々の集積回路におけるレイアウトの自由度が低下することがなく、回路効率（つまり、実装効率）を向上させることができる。
【００８０】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【符号の説明】
【００８１】
１０２  インターポーザ
１０３，１０６，１０７  ＬＳＩ
１０４  電極
１０５  マイクロバンプ
１０８  接続領域
１０９  スペーサー
２００  シリコン基板
２０１  貫通電極
２０２  トランスミッタ
２０３  レシーバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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