(57)【要約】      （修正有）【課題】ＢＩＳＴ回路のテストを実行可能な半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、メモリと、バイパス回路と、マルチプレキサと、圧縮部と、比較部と、を備える。バイパス回路は、メモリをテストするためのＢＩＳＴ回路により生成されたテスト信号が、メモリをバイパスするための回路である。マルチプレキサは、ＢＩＳＴ回路によりメモリのテストを行う場合にはテスト信号に応じてメモリから出力されるメモリ信号を選択し、ＢＩＳＴ回路のテストを行う場合にはバイパス回路から出力されるバイパス信号を選択する。圧縮部は、メモリのテストを行う場合にはマルチプレキサからの出力信号を保持し、ＢＩＳＴ回路のテストを行う場合にはマルチプレキサからの出力信号を圧縮して保持する。比較部は、圧縮部に保持された信号と、ＢＩＳＴ回路により生成されたメモリ信号の期待値信号と、を比較する。【選択図】図１
2014164784.tif 000002
【特許請求の範囲】
【請求項１】
メモリと、
前記メモリをテストするためのＢＩＳＴ（Built-In Self Test）回路により生成されたテスト信号が、前記メモリをバイパスするためのバイパス回路と、
前記ＢＩＳＴ回路によりメモリのテストを行う場合には前記テスト信号に応じて前記メモリから出力されるメモリ信号を選択し、前記ＢＩＳＴ回路のテストを行う場合には前記バイパス回路から出力されるバイパス信号を選択するマルチプレキサと、
前記メモリのテストを行う場合には前記マルチプレキサからの出力信号を保持し、前記ＢＩＳＴ回路のテストを行う場合には前記マルチプレキサからの出力信号を圧縮して保持する圧縮部と、
前記圧縮部に保持された信号と、前記ＢＩＳＴ回路により生成された前記メモリ信号の期待値信号と、を比較する比較部と、
前記圧縮部により圧縮されたバイパス信号を、前記ＢＩＳＴ回路に故障があるか否かの判断のために出力する出力端子と、
前記比較部による比較の結果、前記圧縮部に保持された信号と、前記期待値信号とが一致するか否かを示すフラグ信号を生成するフラグ生成部と、を備え、
前記マルチプレキサからの出力信号は、複数ビットからなるデジタル信号であり、
前記圧縮部は、
前記マルチプレキサからの出力信号の各ビットに対応して設けられ、供給される値をそれぞれ保持する複数のレジスタと、
隣接する２つの前記レジスタ間に設けられ、前段のレジスタに保持された値と、後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値と、の間で圧縮処理のための論理演算を行う論理回路と、
前記メモリのテストを行う場合には、前記後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値を前記後段のレジスタに供給し、前記ＢＩＳＴ回路のテストを行う場合には前記論理回路の出力値を前記後段のレジスタに供給する選択部と、を有し、
前記圧縮部は、前記マルチプレキサからの出力信号および前記フラグ信号を圧縮し、
前記バイパス回路は、前記テスト信号を、前記メモリ信号のビット数に合わせて変換して、前記バイパス信号を生成し、
前記テスト信号は、前記メモリのアドレスを指定するアドレス信号、前記メモリに書き込むデータ信号、ならびに、前記メモリの書き込みおよび読み出しを制御する制御信号のうちのすくなくとも１つを含むことを特徴とする半導体集積回路装置。
【請求項２】
メモリと、
前記メモリをテストするためのＢＩＳＴ（Built-In Self Test）回路により生成されたテスト信号が、前記メモリをバイパスするためのバイパス回路と、
前記ＢＩＳＴ回路によりメモリのテストを行う場合には前記テスト信号に応じて前記メモリから出力されるメモリ信号を選択し、前記ＢＩＳＴ回路のテストを行う場合には前記バイパス回路から出力されるバイパス信号を選択するマルチプレキサと、
前記メモリのテストを行う場合には前記マルチプレキサからの出力信号を保持し、前記ＢＩＳＴ回路のテストを行う場合には前記マルチプレキサからの出力信号を圧縮して保持する圧縮部と、
前記圧縮部に保持された信号と、前記ＢＩＳＴ回路により生成された前記メモリ信号の期待値信号と、を比較する比較部と、を備えることを特徴とする半導体集積回路装置。
【請求項３】
前記圧縮部は、レジスタを有し、
このレジスタは、前記マルチプレキサからの出力信号を保持するために用いられるとともに、前記マルチプレキサからの出力信号を圧縮するためにも用いられることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記マルチプレキサからの出力信号は、複数ビットからなるデジタル信号であり、
前記圧縮部は、
前記マルチプレキサからの出力信号の各ビットに対応して設けられ、供給される値をそれぞれ保持する複数のレジスタと、
隣接する２つの前記レジスタ間に設けられ、前段のレジスタに保持された値と、後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値と、の間で圧縮処理のための論理演算を行う論理回路と、
前記メモリのテストを行う場合には、前記後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値を前記後段のレジスタに供給し、前記ＢＩＳＴ回路のテストを行う場合には前記論理回路の出力値を前記後段のレジスタに供給する選択部と、を有することを特徴とする請求項２または３に記載の半導体集積回路装置。
【請求項５】
前記圧縮部により圧縮されたバイパス信号を、前記ＢＩＳＴ回路に故障があるか否かの判断のために出力する出力端子を備えることを特徴とする請求項２乃至４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記比較部による比較の結果、前記圧縮部に保持された信号と、前記期待値信号とが一致するか否かを示すフラグ信号を生成するフラグ生成部を備え、
前記圧縮部は、前記マルチプレキサからの出力信号および前記フラグ信号を圧縮することを特徴とする請求項２乃至５のいずれかに記載の半導体集積回路装置。
【請求項７】
前記バイパス回路は、前記テスト信号を、前記メモリ信号のビット数に合わせて変換して、前記バイパス信号を生成することを特徴とする請求項２乃至６のいずれかに記載の半導体集積回路装置。
【請求項８】
前記テスト信号は、前記メモリのアドレスを指定するアドレス信号、前記メモリに書き込むデータ信号、ならびに、前記メモリの書き込みおよび読み出しを制御する制御信号のうちのすくなくとも１つを含むことを特徴とする請求項２乃至７のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置に組み込まれたメモリに対して、組み込み自己テスト回路（Built-In Self Test回路、以下ＢＩＳＴ回路）を組み込み、製造テストにおいてメモリの故障を検出することが行われている。ところが、ＢＩＳＴ回路自体に故障があると正確にメモリの故障を検出できない。そのため、ＢＩＳＴ回路の動作をテストする必要もある。ＢＩＳＴ回路のテスト用に新たな回路を半導体集積回路装置に組み込むと、回路規模が大きくなってしまうという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１２３１５９号公報
【特許文献２】特開２００４−９３４３３号公報
【特許文献３】特開２００２−１０７４２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路規模の増大を抑えて、ＢＩＳＴ回路のテストを実行可能な半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体集積回路装置は、メモリと、バイパス回路と、マルチプレキサと、圧縮部と、比較部と、を備えることを特徴とする半導体集積回路装置が提供される。バイパス回路は、前記メモリをテストするためのＢＩＳＴ（Built-In Self Test）回路により生成されたテスト信号が、前記メモリをバイパスするための回路である。マルチプレキサは、前記ＢＩＳＴ回路によりメモリのテストを行う場合には前記テスト信号に応じて前記メモリから出力されるメモリ信号を選択し、前記ＢＩＳＴ回路のテストを行う場合には前記バイパス回路から出力されるバイパス信号を選択する。圧縮部は、前記メモリのテストを行う場合には前記マルチプレキサからの出力信号を保持し、前記ＢＩＳＴ回路のテストを行う場合には前記マルチプレキサからの出力信号を圧縮して保持する。比較部は、前記圧縮部に保持された信号と、前記ＢＩＳＴ回路により生成された前記メモリ信号の期待値信号と、を比較する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体集積回路装置１００の概略構成を示すブロック図。
【図２】メモリ２２のテストを行う場合の、半導体集積回路装置１００の動作の一例を示すフローチャート。
【図３】ＢＩＳＴ回路１のテストを行う場合の、半導体集積回路装置１００の動作の一例を示すフローチャート。
【図４】圧縮部２５の内部構成および圧縮部２５の周辺回路を詳細に示すブロック図。
【図５】第２の実施形態に係る半導体集積回路装置１００ａの概略構成を示すブロック図。
【図６】圧縮部２５ａの内部構成および圧縮部２５ａの周辺回路を詳細に示すブロック図。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照しながら具体的に説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体集積回路装置１００の概略構成を示すブロック図である。半導体集積回路装置１００は、ＢＩＳＴ回路１と、メモリ２２を有するメモリカラー（memory collar）２と、システムロジック回路３とを備えている。この半導体集積回路装置１００は、メモリ２２をテストする機能だけでなく、ＢＩＳＴ回路１をテストする機能も有する。
【０００９】
ＢＩＳＴ回路１はメモリ２２をテストするための回路である。ＢＩＳＴ回路１は、データ生成部１１と、アドレス生成部１２と、制御信号生成部１３と、結果解析部１４と、ＢＩＳＴ制御部１５とを有する。
【００１０】
データ生成部１１はデータ信号および期待値信号を生成する。データ信号は複数ビットからなるデジタル信号であり、メモリ２２に書き込まれるデータを示す。また、期待値信号は複数ビットからなるデジタル信号であり、メモリ２２のテスト時にメモリ２２から出力される信号の期待値を示す。
【００１１】
アドレス生成部１２はアドレス信号を生成する。このアドレス信号は、メモリ２２における、データの書き込みや読み出しを行うアドレスを指定する。
【００１２】
制御信号生成部１３は種々の制御信号を生成する。制御信号は、例えばメモリ２２への書き込み動作を制御するライトイネーブル信号や、読み出し動作を制御するリードイネーブル信号などである。
【００１３】
結果解析部１４は、メモリカラー２からの出力に基づいて、メモリ２２に故障があるか否かを判断する。
【００１４】
ＢＩＳＴ制御部１５は、メモリ２２あるいはＢＩＳＴ回路１のテストを実行すべく、データ生成部１１、アドレス生成部１２、制御信号生成部１３および結果解析部１４を制御したり、テスト制御信号を生成したりする。テスト制御信号とは、メモリ２２およびＢＩＳＴ回路１のいずれをテストするのかを示す信号であり、メモリカラー２内で用いられる。
【００１５】
なお、以下では、メモリ２２またはＢＩＳＴ回路１をテストするためにＢＩＳＴ回路１により生成される、データ信号、アドレス信号および制御信号をまとめてテスト信号とも呼ぶ。
【００１６】
メモリカラー２は、マルチプレキサ２１ａ〜２１ｃと、メモリ２２と、バイパス回路２３と、マルチプレキサ２４と、圧縮部２５と、比較部２６と、フラグレジスタ（フラグ生成部）２７とを有する。
【００１７】
マルチプレキサ２１ａ〜２１ｃは、ＢＩＳＴ制御部１５からの制御に応じて、ＢＩＳＴ回路１からの信号、および、システムロジック回路３からの信号のいずれかを選択する。より具体的には、マルチプレキサ２１ａ〜２１ｃは、システムロジック回路３が機能する通常動作時は、システムロジック回路３からのデータ信号、アドレス信号および制御信号をそれぞれ選択し、メモリ２２のテスト時には、ＢＩＳＴ回路１からのデータ信号、アドレス信号および制御信号をそれぞれ選択する。選択された信号はメモリ２２およびバイパス回路２３に供給あれる。
【００１８】
メモリ２２は、例えばＳＲＡＭ（Static Random Access Memory）であり、所定数のアドレスを有し、各アドレスに所定ビットの値を記憶する。具体例として、メモリ２２は５ビット（０〜３１）のアドレスを有し、各アドレスに１２８ビットの値を記憶する。
【００１９】
メモリ２２には、マルチプレキサ２１ａ〜２１ｃによりそれぞれ選択されたデータ信号、アドレス信号および制御信号が入力される。そして、制御信号に応じて、アドレス信号により指定されるアドレスに対してデータ信号が示す値が書き込まれたり、アドレス信号により指定されるアドレスに記憶された値が読み出されたりする。読み出された値はマルチプレキサ２４に供給される。
【００２０】
バイパス回路２３は、マルチプレキサ２１ａ〜２１ｃによりそれぞれ選択されたデータ信号、アドレス信号および制御信号を、メモリ２２に入力することなく、バイパスしてマルチプレキサ２４に供給する。
【００２１】
ここで、メモリ２２およびバイパス回路２３に入力されるのは、データ信号、アドレス信号および制御信号であるのに対し、メモリ２２から出力されるのはデータ信号のみである。よって、メモリ２２およびバイパス回路２３に入力される信号の総ビット数より、メモリ２２から出力される信号の総ビット数の方が少ない。
【００２２】
そこで、バイパス回路２３は、入力されるデータ信号、アドレス信号および制御信号を、データ信号のビット数と一致するよう適宜変換してもよい。例えば、バイパス回路２３は、データ信号、アドレス信号および制御信号の一部のビットに対して排他的論理和演算を行って、複数ビットを１ビットにまとめるなどにより、ビット数を減らすことができる。
【００２３】
マルチプレキサ２４には、テスト制御信号がＢＩＳＴ制御部１５から入力される。そして、マルチプレキサ２４は、テスト制御信号に応じて、メモリ２２のテストを行う場合にはメモリ２２からの出力信号（以下、単に「メモリ信号」という）を選択し、ＢＩＳＴ回路１のテストを行う場合にはバイパス回路２３によりバイパスされたテスト信号（以下、単に「バイパス信号」という）を選択する。
【００２４】
圧縮部２５はフリップフロップ（レジスタ）を有し、マルチプレキサ２４からの出力信号を保持する。保持された信号は比較部２６による比較処理に用いられる。また、圧縮部２５は、フリップフロップを用いて、マルチプレキサ２４からの出力信号を圧縮することもできる。圧縮された信号は半導体集積回路装置１００の出力端子２８から外部に出力される。
【００２５】
より具体的には、圧縮部２５は、メモリ２２のテストを行う場合にはマルチプレキサ２４から出力されるメモリ信号を保持し、ＢＩＳＴ回路１のテストを行う場合にはマルチプレキサ２４から出力されるバイパス信号を圧縮する。このように、圧縮部２５内のフリップフロップがメモリ２２のテストにもＢＩＳＴ回路１のテストにも用いられるのが本実施形態の特徴の１つである。圧縮部２５の内部構成の例については図４を用いて後述する。
【００２６】
比較部２６は、圧縮部２５のフリップフロップに保持されたメモリ信号が、ＢＩＳＴ回路１のデータ生成部１１により生成された期待値信号と一致するか否かを比較する。
【００２７】
フラグレジスタ２７は、メモリ信号と期待値信号とが一致するか否かを示すフラグ信号を生成し、保持する。フラグ信号は１ビットのデジタル信号であり、比較部２６により比較を行った結果、両者が完全に一致していれば０値に設定され、少なくとも一部に不一致があれば１値に設定される。フラグ信号はＢＩＳＴ回路１の結果解析部１４に入力され、結果解析部１４によりメモリ２２に故障があるか否かが判断される。
【００２８】
図２は、メモリ２２のテストを行う場合の、半導体集積回路装置１００の動作の一例を示すフローチャートである。
【００２９】
まず、ＢＩＳＴ制御部１５の制御により、データ生成部１１、アドレス生成部１２および制御信号生成部１３は、それぞれデータ信号、アドレス信号およびライトイネーブル信号を生成する。これにより、メモリ２２にはアドレス信号により指定されるアドレスに、データ信号が示す値が書き込まれる（ステップＳ１）。必要に応じて、メモリ２２の複数のアドレスにデータを書き込んでもよい。
【００３０】
続いて、ＢＩＳＴ制御部１５の制御により、アドレス生成部１２および制御信号生成部１３は、それぞれアドレス信号およびリードイネーブル信号を生成する。これにより、メモリ２２にはアドレス信号により指定されるアドレスに記憶されている値が読み出される（ステップＳ２）。メモリ２２のテスト時には、テスト制御信号に応じて、マルチプレキサ２４はメモリ２２から出力されるメモリ信号を選択する（ステップＳ３）。
【００３１】
マルチプレキサ２４により選択されたメモリ信号は、圧縮部２５内のフリップフロップに保持される（ステップＳ４）。そして、比較部２６は、フリップフロップに保持されたメモリ信号と、データ生成部１１により生成された期待値信号とを比較する（ステップＳ５）。比較結果はフラグ信号としてフラグレジスタ２７に保持される（ステップＳ６）。フラグ信号は結果解析部１４に供給され（ステップＳ７）、結果解析部１４はフラグ信号に基づいてメモリ２２に故障があるか否かを判断する。
【００３２】
図３は、ＢＩＳＴ回路１のテストを行う場合の、半導体集積回路装置１００の動作の一例を示すフローチャートである。
【００３３】
ＢＩＳＴ制御部１５の制御により、データ生成部１１、アドレス生成部１２および制御信号生成部１３は、それぞれ任意のデータ信号、アドレス信号および制御信号を生成する。ＢＳＩＴ回路１のテスト時には、テスト制御信号に応じて、マルチプレキサ２４は、バイパス回路２３から出力されるバイパス信号を選択する（ステップＳ１１）。上述したように、バイパス信号は、ＢＩＳＴ回路１により生成されたデータ信号、アドレス信号および制御信号がメモリ２２を経ずにバイパス回路２３に入力され、メモリ２２の出力ビット数に合わせて、ビット数が変換された信号である。
【００３４】
マルチプレキサ２４により選択されたバイパス信号は、圧縮部２５内のフリップフロップを用いて圧縮される（ステップＳ１２）。圧縮されたバイパス信号は半導体集積回路装置１００の出力端子２８から外部に出力される（ステップＳ１３）。そして、圧縮されたバイパス信号は、予めテスタ等が生成した期待値と比較され、ＢＩＳＴ回路１に故障がないか判断される。
【００３５】
以上説明したように、圧縮部２５内のフリップフロップを、メモリ２２のテストに用いることもできるし、ＢＩＳＴ回路１のテストにも用いることができる。フリップフロップを２つのテストで共用することで、半導体集積回路装置１００の回路規模増大を抑えることができる。以下、圧縮部２５の具体的な構成の一例を説明する。
【００３６】
図４は、圧縮部２５の内部構成および圧縮部２５の周辺回路を詳細に示すブロック図である。同図では、メモリ２２およびバイパス回路２３の出力信号をいずれもｎ（ｎは２以上の整数）ビットとしている。そして、メモリ信号の１〜ｎビット目、および、バイパス信号の１〜ｎビット目がそれぞれ入力されるマルチプレキサ２４１〜２４ｎが設けられる。マルチプレキサ２４１〜２４ｎは、テスト制御信号に応じて、いずれかの信号を選択する。
【００３７】
本実施形態では、テスト制御信号は、メモリ２２のテストを行う場合には０値に設定され、ＢＩＳＴ回路１のテストを行う場合には１値に設定されるものとする。そして、マルチプレキサ２４１〜２４ｎは、テスト制御信号が０値である場合にはメモリ信号を選択し、テスト制御信号が１値である場合にはバイパス信号を選択する。
【００３８】
圧縮部２５は、排他的論理和回路５１１〜５１ｎと、マルチプレキサ５２１〜５２ｎと、フリップフロップ５３１〜５３ｎとを有する。
【００３９】
まずは、マルチプレキサ２４２に対応して設けられる排他的論理和回路５１２、マルチプレキサ５２２およびフリップフロップ５３２について説明する。排他的論理和回路５１２は、マルチプレキサ２４２からの出力信号の値と、フリップフロップ５３１が保持している値との排他的論理和を生成する。マルチプレキサ５２２には、マルチプレキサ２４２からの出力信号、および、排他的論理和回路５１２の出力信号が入力される。そして、マルチプレキサ５２２は、テスト制御信号が０値である場合は前者を選択し、テスト制御信号が１値である場合は後者を選択する。フリップフロップ５３２はマルチプレキサ５２２の出力信号を保持する。
【００４０】
排他的論理和回路５１３〜５１ｎ、マルチプレキサ５２３〜５２ｎおよびフリップフロップ５３３〜５３ｎの構成もほぼ同様である。また、排他的論理和回路５１１、マルチプレキサ５２１およびフリップフロップ５３１についても、フリップフロップ５３ｎが保持している値が排他的論理和回路５１１に入力される点を除いて、ほぼ同様である。
【００４１】
フリップフロップ５３１〜５３ｎに保持されている値は比較部２６に供給され、データ生成部１１が生成した期待値と比較される。また、フリップフロップ５３ｎに保持されている値は、半導体集積回路装置１００の外部に出力される。
【００４２】
メモリ２２のテストが行われる場合、すなわち、テスト制御信号が０値に設定される場合の、圧縮部２５の動作は以下の通りである。ＢＩＳＴ回路１からのテスト信号に応じてメモリ２２から出力されるメモリ信号の各ビットは、マルチプレキサ２４１〜２４ｎ，５２１〜５２ｎを介して、フリップフロップ５３１〜５３ｎにそれぞれ供給される。
【００４３】
テスト信号は複数のテストパターンを時系列で含んでおり、テストパターンが切り替わるとメモリ２２から出力されるメモリ信号も変化する。メモリ信号が変化するタイミングで、フリップフロップ５３１〜５３ｎに保持される値が更新されるとともに比較部２６に出力される。そして、比較部２６は各値を期待値と比較し、メモリ２２に故障がないか判定する。
【００４４】
一方、ＢＩＳＴ回路１のテストが行われる場合、すなわち、テスト制御信号が１値に設定される場合は以下の通りである。なお、フリップフロップ５３１〜５３ｎの保持値は、例えば０値に初期化されているものとする。
【００４５】
バイパス回路２３から出力されるバイパス信号の各ビットは、マルチプレキサ２４１〜２４ｎを介して、排他的論理和回路５１１〜５１ｎにそれぞれ入力される。排他的論理和回路５１ｍ（ｍは２以上ｎ以下の整数）は、前段のフリップフロップ５３（ｍ−１）が保持している値と、マルチプレキサ２４ｍの出力値との排他的論理和を生成する。生成された値は、マルチプレキサ５２ｍを介して、後段のフリップフロップ５３ｍに供給される。また、排他的論理和回路５１１は、フリップフロップ５３ｎが保持している値と、マルチプレキサ２４１の出力値との排他的論理和を生成する。生成された値は、マルチプレキサ５２１を介して、フリップフロップ５３１に供給される。
【００４６】
ＢＩＳＴ回路１のテスト時も、テストパターンが切り替わるとバイパス回路２３からのバイパス信号が変化する。バイパス信号が変化するタイミングで、フリップフロップ５３１〜５３ｎが保持する値が更新される。このように、バイパス信号が変化する度に、フリップフロップ５３１〜５３ｎが保持している値とバイパス信号の各ビットの値との排他的論理和を生成する。これにより、複数のテストパターンに対応するバイパス信号を１つの信号に圧縮できる。
【００４７】
また、バイパス信号が変化するタイミングで、フリップフロップ５３ｎに保持されている値は、半導体集積回路装置１００の外部に出力される。そして、ＢＩＳＴ回路１に故障がないかを判断すべく、半導体テスタなどにより、フリップフロップ５３ｎから出力される値と予め生成した期待値とが比較される。圧縮処理を行うことで、半導体集積回路装置１００からの信号出力周波数よりＢＩＳＴ回路１の動作周波数が高い場合でも、ＢＩＳＴ回路１の動作周波数でテストを行うことができる。
【００４８】
このように、圧縮部２５は、メモリ２２のテストに用いられるフリップフロップ５３１〜５３ｎに、排他的論理和回路５１１〜５１ｎおよびフリップフロップ５３１〜５３ｎを加えて構成される。よって、メモリ２２のテスト用の回路に対してわずかな回路を追加するだけで、半導体集積回路装置１００はＢＩＳＴ回路１をもテストできる。
【００４９】
なお、図４に示す圧縮部２５の構成はあくまで一例にすぎず、種々の変形が可能である。例えば、排他的論理和回路５１２〜５１ｎの少なくとも一部は、フリップフロップ５３ｎが保持している値がさらに入力される３入力の排他的論理和回路であってもよい。また、排他的論理和回路に代えて別の論理演算を行う論理回路を用いてもよい。
【００５０】
このように、第１の実施形態では、メモリ２２からのメモリ信号、および、バイパス回路２３からのバイパス信号のうちの一方を圧縮部２５に入力する。そして、圧縮部２５内のレジスタを、メモリ２２のテストにもＢＩＳＴ回路１のテストにも用いる。そのため、回路規模の増大を抑えて、ＢＩＳＴ回路１をテストできる。
【００５１】
（第２の実施形態）
以下に説明する第２の実施形態では、メモリ２２のテスト時に、比較部２６およびフラグレジスタ２７も合わせてテストするものである。
【００５２】
図５は、第２の実施形態に係る半導体集積回路装置１００ａの概略構成を示すブロック図である。図５では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図５の半導体集積回路装置１００ａでは、フラグレジスタ２７から出力されるフラグ信号が圧縮部２５ａに入力される。
【００５３】
フラグ信号の値は比較部２６による比較結果に応じて設定される。そのため、比較部２６またはフラグレジスタ２７に故障があれば、フラグ信号の値は期待値と異なる値に設定される。よって、フラグ信号に基づいて比較部２６およびフラグレジスタ２７の故障を検出できる。
【００５４】
図６は、圧縮部２５ａの内部構成および圧縮部２５ａの周辺回路を詳細に示すブロック図である。図４との違いは、フラグ信号が排他的論理和回路に入力される点である。同図では、フラグ信号が排他的論理和回路５１２に入力される例を示しているが、他の排他的論理和回路に入力されてもよいし、複数の排他的論理和回路に入力されてもよい。このような構成にすることにより、バイパス信号およびフラグ信号を圧縮できる。
【００５５】
このように、第２の実施形態では、フラグレジスタ２７からのフラグ信号を圧縮部２５ａに入力する。そのため、比較部２６およびフラグレジスタ２７の故障も検出できる。
【００５６】
なお、図１および図５では、ＢＩＳＴ回路１とメモリカラー２とが１つの半導体集積回路装置１００（１００ａ）に設ける例を示したが、ＢＩＳＴ回路１とメモリカラー２とを別の半導体集積回路装置に設けてもよい。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５８】
１  ＢＩＳＴ回路
１１  データ生成部
１２  アドレス生成部
１３  制御信号生成部
１４  結果解析部
２  メモリカラー
２１ａ〜２１ｃ，２４，２４１〜２４ｎ，５２１〜５２ｎ  マルチプレキサ
２２  メモリ
２３  バイパス回路
２５，２５ａ  圧縮部
２６  比較部
２７  フラグレジスタ
５１１〜５１ｎ  排他的論理和回路
５３１〜５３３  フリップフロップ
１００，１００ａ  半導体集積回路装置
【図１】
2014164784.tif 000003
【図２】
2014164784.tif 000004
【図３】
2014164784.tif 000005
【図４】
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【図５】
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【図６】
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