(57)【要約】【課題】モバイル端末等の小型情報機器への適用が可能な低消費電力・小型化性能に優れた、揮発性記憶装置と不揮発性記憶装置との混載チップである半導体記憶装置を提供する。【解決手段】第１の基板１と、第１の基板１上に形成され、ＤＲＡＭメモリセルアレイ（容量素子８、メモリセルトランジスタ４等）、及び、ＤＲＡＭ周辺回路（周辺回路用トランジスタ３等）を含むＤＲＡＭ部と、ＲｅＲＡＭメモリセルアレイ（抵抗変化素子１８、メモリセルトランジスタ１３等）、及び、ＲｅＲＡＭ周辺回路（周辺回路用トランジスタ２等）を含むＲｅＲＡＭ部とを備え、ＲｅＲＡＭメモリセルアレイは、ＤＲＡＭ部よりも上層に形成され、ＤＲＡＭ周辺回路及びＲｅＲＡＭ周辺回路は、第１の基板１上の領域であって、ＤＲＡＭメモリセルアレイよりも周縁の領域に形成されている。【選択図】図４Ｂ
2014082287.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板上に形成され、複数の容量素子を有するＤＲＡＭメモリセルアレイ、及び、前記ＤＲＡＭメモリセルアレイ用の周辺回路であるＤＲＡＭ周辺回路を含むＤＲＡＭ部と、
複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ、及び、前記ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を含むＲｅＲＡＭ部とを備え、
前記ＲｅＲＡＭメモリセルアレイは、前記ＤＲＡＭ部よりも上層に形成され、
前記ＤＲＡＭ周辺回路及び前記ＲｅＲＡＭ周辺回路は、前記第１の基板上の領域であって、前記ＤＲＡＭメモリセルアレイよりも周縁の領域に形成されている
半導体記憶装置。
【請求項２】
前記ＲｅＲＡＭメモリセルアレイは、少なくとも前記ＤＲＡＭメモリセルアレイの上方に形成されている
請求項１記載の半導体記憶装置。
【請求項３】
前記ＲｅＲＡＭメモリセルアレイは、前記ＤＲＡＭメモリセルアレイの上方、及び、前記ＤＲＡＭ周辺回路の上方に形成されている
請求項２記載の半導体記憶装置。
【請求項４】
前記ＲｅＲＡＭ周辺回路は、前記第１の基板上の領域であって、前記ＤＲＡＭ周辺回路よりも周縁の領域に形成されている
請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
さらに、前記ＤＲＡＭ部の上方に形成された第２の基板を備え、
前記ＲｅＲＡＭメモリセルアレイは、前記複数の抵抗変化素子に加え、前記第２の基板上に形成された複数のメモリセルトランジスタを有する
請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記ＲｅＲＡＭメモリセルアレイは、前記複数の抵抗変化素子に加え、複数の電流制御素子を有するクロスポイント型メモリセルアレイである
請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項７】
さらに、前記第１の基板の上方に、前記第１の基板に近いほうから順に、第１の配線層と、第２の配線層と、第３の配線層とを備え、
前記第１の配線層及び前記第２の配線層は、前記ＤＲＡＭ部に形成され、
前記第３の配線層は、前記ＲｅＲＡＭメモリセルアレイの最下層の配線層である
請求項１〜６のいずれか１項に記載の半導体記憶装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体記憶装置を搭載したモバイル端末。
【請求項９】
基板上の第１領域にＤＲＡＭ部の周辺回路用トランジスタを形成する工程と、
前記基板上の第２領域にＤＲＡＭ部のメモリセル用トランジスタを形成する工程と、
前記基板上の第３領域にＲｅＲＡＭ部の周辺回路用トランジスタを形成する工程と、
前記第１領域の上方に、ＤＲＡＭ部の周辺回路用配線を形成する工程と、
前記第２領域の上方に、ＤＲＡＭ部の容量素子及び配線を形成する工程と、
前記第２領域の上方及び前記ＤＲＡＭ部の容量素子及び配線上に、ＲｅＲＡＭ部のメモリセル及び配線を形成する工程と、
前記第３領域の上方に、ＲｅＲＡＭ部の周辺回路用配線を形成する工程と
を含む半導体記憶装置の製造方法。
【請求項１０】
前記ＲｅＲＡＭ部の前記メモリセル及び前記配線を形成する工程は、
第２の基板を形成する工程と、
前記第２の基板上に前記ＲｅＲＡＭ部のメモリセル用トランジスタを形成する工程と、
前記ＲｅＲＡＭ部の抵抗変化素子を形成する工程とを含む
請求項９記載の半導体記憶装置の製造方法。
【請求項１１】
前記ＲｅＲＡＭ部の前記メモリセル及び前記配線を形成する工程では、抵抗変化素子と電流制御素子とで構成されるメモリセルを形成する
請求項９記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧パルスの印加により抵抗値が変化する抵抗変化型の不揮発性記憶装置と、容量素子を有する揮発性記憶装置とを混載した半導体記憶装置及びその製造方法等に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化し、これらの機器には高速動作・低消費電力への要請も大きい。モバイル端末である携帯電話やタブレットといった機器においては、これらの要請に加えて、軽量化、薄型化、小型化といったモバイル用途への対応も求められる。特に、大容量のデータ通信を行うスマートフォン（多機能携帯電話）の市場は爆発的に拡大し、フィーチャーフォン（ｆｅａｔｕｒｅ  ｐｈｏｎｅ）に取って代わる勢いである。スマートフォンには様々なダウンロードアプリケーションに対応するために、音声インタフェースや位置センサー、加速度センサー、傾きセンサー、近接センサーなどが多数搭載されており、また、これらの機器に対応して大型の電池も搭載されているので、フィーチャーフォンより小型化が難しいのが課題である。
【０００３】
また、これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化も急速に進んでいる。スマートフォンでは、多数のアプリケーションを制御するアプリ用システムＬＳＩ、データ通信を処理する通信用システムＬＳＩ、及び、これらのシステムＬＳＩと連動するデータを保存するメモリチップなどが搭載される。これらのシステムＬＳＩやメモリには、低消費電力の性能に加えて、チップの小型化なども要望も大きい。
【０００４】
このチップの小型化の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）との整合性に優れた不揮発性記憶メモリであるＰＣＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｍｅｍｏｒｙ）を用い、回路構成を複雑化することなく、専有面積の増大を抑えかつアクセス速度が高い半導体記憶装置が提案されている（例えば、特許文献１参照）。この構成では、ＤＲＡＭのビット線の一部とＰＣＲＡＭのビット線の一部とを共通の導電層で構成し、双方の間にセンスアンプを接続し、メモリ装置を簡素化し、小面積チップの混載チップをより少ないプロセス工程数で実現している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２９５１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の従来の半導体記憶装置では、ＰＣＲＡＭとＤＲＡＭとを混載しているが、ビット線の一部を共用する構成にしているだけなので、小面積化が不十分である。また、ビット線を共用することで、回路動作に制約が発生してしまい、それぞれのメモリに最適な動作条件で動作させることが困難になる。また、ＰＣＲＡＭとＤＲＡＭとの組み合わせでは、消費電力の低減という意味ではまだ不十分である。
【０００７】
本発明は、上記の課題を解決するもので、モバイル端末等の小型情報機器への適用が可能な低消費電力・小型化性能に優れた、揮発性記憶装置と不揮発性記憶装置との混載チップである半導体記憶装置及びその製造方法等を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体記憶装置の一形態は、第１の基板と、前記第１の基板上に形成され、複数の容量素子を有するＤＲＡＭメモリセルアレイ、及び、前記ＤＲＡＭメモリセルアレイ用の周辺回路であるＤＲＡＭ周辺回路を含むＤＲＡＭ部と、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ、及び、前記ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を含むＲｅＲＡＭ部とを備え、前記ＲｅＲＡＭメモリセルアレイは、前記ＤＲＡＭ部よりも上層に形成され、前記ＤＲＡＭ周辺回路及び前記ＲｅＲＡＭ周辺回路は、前記第１の基板上の領域であって、前記ＤＲＡＭメモリセルアレイよりも周縁の領域に形成されている。
【０００９】
また、上記目的を達成するために、本発明に係るモバイル端末の一形態は、上記半導体記憶装置を搭載したモバイル端末である。
【００１０】
また、上記目的を達成するために、本発明に係る半導体記憶装置の製造方法の一形態は、基板上の第１領域にＤＲＡＭ部の周辺回路用トランジスタを形成する工程と、前記基板上の第２領域にＤＲＡＭ部のメモリセル用トランジスタを形成する工程と、前記基板上の第３領域にＲｅＲＡＭ部の周辺回路用トランジスタを形成する工程と、前記第１領域の上方に、ＤＲＡＭ部の周辺回路用配線を形成する工程と、前記第２領域の上方に、ＤＲＡＭ部の容量素子及び配線を形成する工程と、前記第２領域の上方及び前記ＤＲＡＭ部の容量素子及び配線上に、ＲｅＲＡＭ部のメモリセル及び配線を形成する工程と、前記第３領域の上方に、ＲｅＲＡＭ部の周辺回路用配線を形成する工程とを含む。
【発明の効果】
【００１１】
本発明により、モバイル端末等の小型情報機器への適用が可能な低消費電力・小型化性能に優れた、揮発性記憶装置と不揮発性記憶装置との混載チップである半導体記憶装置及びその製造方法が実現される。
【図面の簡単な説明】
【００１２】
【図１】モバイル端末に用いられる主要な半導体集積回路の構成図
【図２】従来の半導体記憶装置が搭載されたモバイル端末のパッケージのイメージ図
【図３】本発明の半導体記憶装置が搭載されたモバイル端末のパッケージのイメージ図
【図４Ａ】本発明の実施の形態１における半導体記憶装置の構成例を示す断面図
【図４Ｂ】同半導体記憶装置の構成例を示す平面図
【図５Ａ】同半導体記憶装置の要部の製造方法を示す断面図
【図５Ｂ】同半導体記憶装置の要部の製造方法（図５Ａの続き）を示す断面図
【図５Ｃ】同半導体記憶装置の要部の製造方法（図５Ｂの続き）を示す断面図
【図５Ｄ】同半導体記憶装置の要部の製造方法（図５Ｃの続き）を示す断面図
【図５Ｅ】同半導体記憶装置の要部の製造方法（図５Ｄの続き）を示す断面図
【図６Ａ】本発明の実施の形態２における半導体記憶装置の構成例を示す断面図
【図６Ｂ】同半導体記憶装置の構成例を示す平面図
【図７Ａ】同半導体記憶装置の要部の製造方法を示す断面図
【図７Ｂ】同半導体記憶装置の要部の製造方法（図７Ａの続き）を示す断面図
【図７Ｃ】同半導体記憶装置の要部の製造方法（図７Ｂの続き）を示す断面図
【図７Ｄ】同半導体記憶装置の要部の製造方法（図７Ｃの続き）を示す断面図
【図７Ｅ】同半導体記憶装置の要部の製造方法（図７Ｄの続き）を示す断面図
【図８】本発明の半導体記憶装置のレイアウトのバリエーションを示す図
【発明を実施するための形態】
【００１３】
本発明の半導体記憶装置及びその製造方法は、高速動作に優れたＤＲＡＭと、低消費電力に優れ不揮発性を有するＲｅＲＡＭを基板上に集積化してワンチップ化した構造に関するものである。ＤＲＡＭの上方にＲｅＲＡＭの主要なメモリセルアレイを配置することでチップ面積を大幅に削減することができる。これは、ＲｅＲＡＭの核となる抵抗変化素子の抵抗変化層の形成時に高い熱処理温度が不要なために、ＤＲＡＭの特性に影響を与えることなく、ＤＲＡＭとＲｅＲＡＭとを３次元的に集積化することができるからである。また、ＤＲＡＭ周辺回路及びＲｅＲＡＭ周辺回路を基板上に独立して形成することで、単独チップの際と同様にそれぞれを最適な状態で動作させることができる。これらは、特に、モバイル端末の小型化・軽量化・薄膜化に大きく貢献できるものである。
【００１４】
つまり、上記目的を達成するために、本発明に係る半導体記憶装置の一形態は、第１の基板と、前記第１の基板上に形成され、複数の容量素子を有するＤＲＡＭメモリセルアレイ、及び、前記ＤＲＡＭメモリセルアレイ用の周辺回路であるＤＲＡＭ周辺回路を含むＤＲＡＭ部と、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ、及び、前記ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を含むＲｅＲＡＭ部とを備え、前記ＲｅＲＡＭメモリセルアレイは、前記ＤＲＡＭ部よりも上層に形成され、前記ＤＲＡＭ周辺回路及び前記ＲｅＲＡＭ周辺回路は、前記第１の基板上の領域であって、前記ＤＲＡＭメモリセルアレイよりも周縁の領域に形成されている。
【００１５】
これにより、ＲｅＲＡＭ部における面積的な主要部となるＲｅＲＡＭメモリセルアレイがＤＲＡＭ部よりも上層に形成されるので、ＤＲＡＭ部とＲｅＲＡＭ部とを配線基板上に並べて配置したパッケージに比べ、大幅にサイズが縮小されたパッケージの不揮発性記憶装置が実現される。
【００１６】
つまり、ＲｅＲＡＭやＤＲＡＭをそれぞれ単独に形成した場合と同様に、ＲｅＲＡＭの低消費電力性と不揮発性、ＤＲＡＭの高速性などの強みを活かした半導体記憶装置を実現することができる。また、ＤＲＡＭ部の上方（より上層）に、面積的な主要部となるＲｅＲＡＭメモリセルアレイを配置することで、大幅な面積の削減が可能になる。
【００１７】
よって、モバイル端末等の小型情報機器への適用が可能な低消費電力・小型化性能に優れた、揮発性記憶装置と不揮発性記憶装置との混載チップが実現される。
【００１８】
ここで、前記ＲｅＲＡＭメモリセルアレイは、少なくとも前記ＤＲＡＭメモリセルアレイの上方に形成されていてもよい。たとえば、前記ＲｅＲＡＭメモリセルアレイは、前記ＤＲＡＭメモリセルアレイの上方、及び、前記ＤＲＡＭ周辺回路の上方に形成されていてもよい。これにより、ＲｅＲＡＭメモリセルアレイの面積分だけ、不揮発性記憶装置のパッケージサイズが縮小される。
【００１９】
また、前記ＲｅＲＡＭ周辺回路は、前記第１の基板上の領域であって、前記ＤＲＡＭ周辺回路よりも周縁の領域に形成されていてもよい。これにより、ＲｅＲＡＭ周辺回路は、結晶欠陥の少ない第１の基板１上に形成されるので、安定して動作する信頼性の高いＲｅＲＡＭ周辺回路が形成される。
【００２０】
また、さらに、前記ＤＲＡＭ部の上方に形成された第２の基板を備え、前記ＲｅＲＡＭメモリセルアレイは、前記複数の抵抗変化素子に加え、前記第２の基板上に形成された複数のメモリセルトランジスタを有してもよい。これにより、ＤＲＡＭ部の上方に形成された第２の基板にＲｅＲＡＭメモリセルアレイを構成する複数のメモリセルトランジスタが形成されるので、１Ｔ１Ｒ（１トランジスタと１抵抗変化素子）型のＲｅＲＡＭメモリセルを備える半導体記憶装置が実現される。
【００２１】
また、前記ＲｅＲＡＭメモリセルアレイは、前記複数の抵抗変化素子に加え、複数の電流制御素子を有するクロスポイント型メモリセルアレイであってもよい。これにより、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子に加え、複数の電流制御素子を有するので、クロスポイント型メモリセルアレイを備える半導体記憶装置が実現される。
【００２２】
また、さらに、前記第１の基板の上方に、前記第１の基板に近いほうから順に、第１の配線層と、第２の配線層と、第３の配線層とを備え、前記第１の配線層及び前記第２の配線層は、前記ＤＲＡＭ部に形成され、前記第３の配線層は、前記ＲｅＲＡＭメモリセルアレイの最下層の配線層であってもよい。これにより、多層の配線層を備える半導体記憶装置が実現される。
【００２３】
また、上記目的を達成するために、本発明に係るモバイル端末の一形態は、上記半導体記憶装置を搭載したモバイル端末としてもよい。これにより、低消費電力・小型化性能に優れた、揮発性記憶装置と不揮発性記憶装置との混載チップを備えるモバイル端末が実現される。
【００２４】
また、上記目的を達成するために、本発明に係る半導体記憶装置の製造方法は、基板上の第１領域にＤＲＡＭ部の周辺回路用トランジスタを形成する工程と、前記基板上の第２領域にＤＲＡＭ部のメモリセル用トランジスタを形成する工程と、前記基板上の第３領域にＲｅＲＡＭ部の周辺回路用トランジスタを形成する工程と、前記第１領域の上方に、ＤＲＡＭ部の周辺回路用配線を形成する工程と、前記第２領域の上方に、ＤＲＡＭ部の容量素子及び配線を形成する工程と、前記第２領域の上方及び前記ＤＲＡＭ部の容量素子及び配線上に、ＲｅＲＡＭ部のメモリセル及び配線を形成する工程と、前記第３領域の上方に、ＲｅＲＡＭ部の周辺回路用配線を形成する工程とを含む。これにより、モバイル端末等の小型情報機器への適用が可能な低消費電力・小型化性能に優れた、揮発性記憶装置と不揮発性記憶装置との混載チップである半導体記憶装置の製造方法が実現される。
【００２５】
ここで、前記ＲｅＲＡＭ部の前記メモリセル及び前記配線を形成する工程は、第２の基板を形成する工程と、前記第２の基板上に前記ＲｅＲＡＭ部のメモリセル用トランジスタを形成する工程と、前記ＲｅＲＡＭ部の抵抗変化素子を形成する工程とを含んでもよい。これにより、ＤＲＡＭ部の上方に形成された第２の基板にＲｅＲＡＭメモリセルアレイを構成する複数のメモリセルトランジスタが形成されるので、１Ｔ１Ｒ型のＲｅＲＡＭメモリセルを備える半導体記憶装置が製造される。
【００２６】
また、前記ＲｅＲＡＭ部の前記メモリセル及び前記配線を形成する工程では、抵抗変化素子と電流制御素子とで構成されるメモリセルを形成してもよい。これにより、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子に加え、複数の電流制御素子を有するので、クロスポイント型メモリセルアレイを備える半導体記憶装置が製造される。
【００２７】
（本発明の基礎となった知見）
図１は、モバイル端末等の小型情報機器に用いられる主要な半導体集積回路の構成を示す。本図に示されるように、このような用途における半導体集積回路は、アプリケーションを制御するアプリ用システムＬＳＩ系と、データ通信を処理する通信用システムＬＳＩ系とに大きく分けられる。アプリ用システムＬＳＩ系は、高性能なプロセッサと、高速処理に対応できる比較的大記憶容量の揮発性記憶装置であるＤＲＡＭ（例えば、０．５ＧＢの記憶容量）と、動画などを保存する大記憶容量の不揮発性記憶装置であるＮＡＮＤフラッシュメモリ（例えば、１６ＧＢの記憶容量）とから構成される。一方で、通信用システムＬＳＩ系は、無線通信用に対応するベースバンドプロセッサと、高速処理に対応できる比較的小記憶容量の揮発性記憶装置であるＤＲＡＭ（例えば、１６ＭＢの記憶容量）と、ランダムアクセスに対応できる不揮発性記憶装置であるＮＯＲフラッシュメモリ（例えば、１６ＭＢの記憶容量）から構成される。これらのチップは、高速動作の必要性、歩留ロスなどを鑑みて、ＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）や、ＳＩＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）でパッケージされる。
【００２８】
図２は、従来の通信用システムＬＳＩ系の代表的なパッケージ例を示す。図２の（ａ）は、ベースバンドプロセッサ（左側に図示されたパッケージ）と、メモリとで構成されるＤＲＡＭ及びＮＯＲフラッシュをＰＯＰでパッケージしたもの（右側に図示されたパッケージ）とを一つの配線基板上に集積化したものの平面図（上側の図）及び正面図（下側の図）を示している。このように、メモリ（ＤＲＡＭ及びＮＯＲフラッシュ）をＰＯＰパッケージで積層化することで、機器搭載時の実装面積をより多く確保することができる。また、それぞれのパッケージを個別にテストできるため、歩留ロスの低減が可能になる。メモリ間のワイヤー配線も短くすることができ、反射やノイズの影響を最小限に抑えることができる。
【００２９】
図２の（ｂ）は、ベースバンドプロセッサ上にＤＲＡＭとＮＯＲフラッシュとをＳＩＰでパッケージしたものを配線基板に集積化したものの平面図（上側の図）及び正面図（下側の図）を示している。システム全体を１つのパッケージに収めたもので、機器搭載時の実装面積を飛躍的に削減することができる。
【００３０】
しかし、これらの図２の（ａ）及び（ｂ）に示された従来のパッケージでは、両者に共通して、次の問題がある。つまり、チップを積層化することによって小面積化は図れるものの、厚みが増大することは不可避である。また、配線基板での接続によって配線遅延は抑制されるものの、依然として実装によるワイヤー配線での配線遅延は残存する。モバイル端末では、この薄膜化・小型化と、データ通信量増大に伴う配線遅延は、課題として顕在化しつつある。
【００３１】
そこで、発明者らは、モバイル端末等の小型情報機器に好適な半導体記憶装置を考案した。図３は、本発明の半導体記憶装置が搭載されたモバイル端末のパッケージのイメージを示す。ベースバンドプロセッサ、ＤＲＡＭ及びＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を前工程の製造工程で一緒に形成するというものである。具体的には、ＳＯＣで構成されるベースバンドプロセッサとＤＲＡＭには混載ＤＲＡＭプロセスを用い、ＮＯＲフラッシュの代わりに、デバイス的には低消費電力で高速動作が可能であり、プロセス的には熱バジェットが抑制されて配線工程に集積化できる抵抗変化型の不揮発性記憶装置（抵抗変化素子の集まり）であるＲｅＲＡＭを用いる。以上の構成により、ＰＯＰやＳＩＰといったスタック技術は不要になり、小面積でかつ薄いパッケージを実現することができる。
【００３２】
以下、本発明の半導体記憶装置の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００３３】
（実施の形態１）
本発明の実施の形態１に係る半導体記憶装置は、第１の基板と、第１の基板上に形成され、複数の容量素子を有するＤＲＡＭメモリセルアレイ、及び、ＤＲＡＭメモリセルアレイ用の周辺回路であるＤＲＡＭ周辺回路を含むＤＲＡＭ部と、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ、及び、ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を含むＲｅＲＡＭ部とを備え、ＲｅＲＡＭメモリセルアレイは、ＤＲＡＭ部よりも上層に形成され、ＤＲＡＭ周辺回路及びＲｅＲＡＭ周辺回路は、第１の基板上の領域であって、ＤＲＡＭメモリセルアレイよりも周縁の領域に形成されている。さらに、本実施の形態に係る半導体記憶装置は、ＤＲＡＭ部の上方に形成された第２の基板を備え、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子に加え、第２の基板上に形成された複数のメモリセルトランジスタを有している。つまり、本実施の形態では、ＲｅＲＡＭメモリセルは、いわゆる１Ｔ１Ｒのタイプである。
【００３４】
以上の構成により、ＲｅＲＡＭやＤＲＡＭをそれぞれ単独に形成した場合と同様に、ＲｅＲＡＭの低消費電力性と不揮発性、ＤＲＡＭの高速性などの強みを活かした半導体記憶装置を実現することができる。また、ＤＲＡＭ部の上方（より上層）に、面積的な主要部となるＲｅＲＡＭメモリセルアレイを配置することで、大幅な面積の削減が可能になる。
【００３５】
以下、本実施の形態における半導体記憶装置の構成の具体例として、図４Ａ及び図４Ｂを用いて説明する。図４Ａは、本発明の実施の形態１における半導体記憶装置１０００の構成例を示す断面図である。図４Ｂは、その平面図である。
【００３６】
この半導体記憶装置１０００は、第１の基板１上に、ＤＲＡＭメモリセルアレイ領域１０１、ＤＲＡＭ周辺回路領域１０２及びＲｅＲＡＭ周辺回路領域２０２の３つの領域を有する。更に、ＤＲＡＭ部よりも上層（本実施の形態では、ＤＲＡＭメモリセルアレイ領域１０１とＤＲＡＭ周辺回路領域１０２の上方）に、ＲｅＲＡＭメモリセルアレイ領域２０１が配置される関係にある。つまり、本実施の形態では、ＲｅＲＡＭメモリセルアレイ領域２０１は、ＤＲＡＭメモリセルアレイ領域１０１の上方、及び、ＤＲＡＭ周辺回路領域１０２の上方に位置している。また、ＲｅＲＡＭ周辺回路領域２０２は、第１の基板１上の位置であって、ＤＲＡＭ周辺回路領域１０２よりも周縁に位置している。なお、図４Ｂにおいて、半導体記憶装置１０００を上方から平面視したときに、ＤＲＡＭメモリセルアレイ領域１０１は、小さい方の点線枠の内側である。ＤＲＡＭ周辺回路領域１０２は、その小さい方の点線枠よりも外側で、かつ、大きい方の点線枠の内側である。ＲｅＲＡＭメモリセルアレイ領域２０１は、小さい方の実線枠の内側（つまり、ＤＲＡＭメモリセルアレイ領域１０１とＤＲＡＭ周辺回路領域１０２とを合わせた領域）である。ＲｅＲＡＭ周辺回路領域２０２は、その小さい方の実線枠よりも外側で、かつ、大きい方の実線枠の内側である。
【００３７】
ここで、ＤＲＡＭメモリセルアレイ領域１０１は、複数の容量素子を有するＤＲＡＭメモリセルアレイを形成するための領域である。ＤＲＡＭ周辺回路領域１０２は、ＤＲＡＭメモリセルアレイ用の周辺回路であるＤＲＡＭ周辺回路を形成するための領域である。ＲｅＲＡＭメモリセルアレイ領域２０１は、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイを形成するための領域である。ＲｅＲＡＭ周辺回路領域２０２は、ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を形成するための領域である。なお、ＤＲＡＭメモリセルアレイ領域１０１及びＤＲＡＭ周辺回路領域１０２は、積層方向としては、第１の基板１よりも上方で、かつ、第２の基板１２よりも下方の空間を意味する。また、ＲｅＲＡＭメモリセルアレイ領域２０１は、積層方向としては、第２の基板１２よりも上方の空間を意味する。また、ＤＲＡＭメモリセルアレイ及びＤＲＡＭ周辺回路を含む回路をＤＲＡＭ部と呼び、ＲｅＲＡＭメモリセルアレイ及びＲｅＲＡＭ周辺回路を含む回路をＲｅＲＡＭ部と呼ぶ。
【００３８】
ここで、ＤＲＡＭメモリセルアレイとは、ＤＲＡＭメモリセルの集まりである。また、ＲｅＲＡＭメモリセルアレイとは、電圧パルスの印加により抵抗値が変化する不揮発性記憶素子（抵抗変化素子）の集まりである。
【００３９】
また、ＤＲＡＭメモリセルアレイ用の周辺回路とは、ＤＲＡＭメモリセルアレイと関連する回路であり、ＤＲＡＭメモリセルアレイからＤＲＡＭメモリセルを選択する選択回路（アドレス・デコード回路）、選択されたＤＲＡＭメモリセルを駆動するドライブ回路、ＤＲＡＭメモリセルアレイへの書き込み回路、ＤＲＡＭメモリセルアレイからの読み出し回路、書き込み及び読み出しを制御する制御回路、並びに、書き込み及び読み出しのための電源を供給する電源回路の少なくとも一つが含まれる。
【００４０】
また、ＲｅＲＡＭメモリセルアレイ用の周辺回路とは、ＲｅＲＡＭメモリセルアレイと関連する回路であり、ＲｅＲＡＭメモリセルアレイからＲｅＲＡＭメモリセルを選択する選択回路（アドレス・デコード回路）、選択されたＲｅＲＡＭメモリセルを駆動するドライブ回路、ＲｅＲＡＭメモリセルアレイへの書き込み回路、ＲｅＲＡＭメモリセルアレイからの読み出し回路、書き込み及び読み出しを制御する制御回路、並びに、書き込み及び読み出しのための電源を供給する電源回路の少なくとも一つが含まれる。
【００４１】
図４Ａに示されるように、ＤＲＡＭメモリセルアレイ領域１０１の第１の基板１上にはＤＲＡＭのメモリセルトランジスタ４が、ＤＲＡＭ周辺回路領域１０２の第１の基板１上には、ＤＲＡＭの周辺回路用トランジスタ３が、ＲｅＲＡＭ周辺回路領域２０２の第１の基板１上には、ＲｅＲＡＭの周辺回路用トランジスタ２が形成されている。なお、本図において、半導体記憶装置１０００内であって、第１の基板１よりも上方において回路部品及び配線が形成されていない箇所（図における白色箇所）は、層間絶縁層である。以下、他の断面図についても同様である。
【００４２】
上記各種トランジスタ（メモリセルトランジスタ４、周辺回路用トランジスタ３、周辺回路用トランジスタ２）を覆う層間絶縁層中には、第１の基板１上の各トランジスタの主電極に接続される第１のコンタクトプラグ５が形成され、さらに、第１のコンタクトプラグ５上には、これに接続される第１の配線（第１の配線層）６が形成されている。ＤＲＡＭメモリセルアレイ領域１０１においては、第１のコンタクトプラグ５の上に、ビット線として機能する第１の配線６のほかに、第２Ａのコンタクトプラグ７が形成され、その上に容量素子８が形成される。
【００４３】
容量素子８は、下部電極、容量絶縁膜及び上部電極で構成されている。なお、容量素子８の構造として、ここでは、プレーナ型を例示したが、コンケイブ型であってもかまわない。容量素子８上には、第２Ｂのコンタクトプラグ９が形成されている。
【００４４】
一方、ＤＲＡＭ周辺回路領域１０２及びＲｅＲＡＭ周辺回路領域２０２では、第１の配線６を覆う層間絶縁層中に、第１の配線６に接続される第２Ｃのコンタクトプラグ１０が形成されている。さらに、これらの第２Ｂのコンタクトプラグ９及び第２Ｃのコンタクトプラグ１０上に、これらに接続される第２の配線（第２の配線層）１１が形成される。以上の説明した構成要素で、ＤＲＡＭ部は装置として完成している。
【００４５】
そして、ＤＲＡＭメモリセルアレイ領域１０１とＤＲＡＭ周辺回路領域１０２の上方（つまり、ＤＲＡＭ部の上方）には、少なくとも一部に、例えば、シリコンで構成される第２の基板１２が形成されている。そして、第２の基板１２上にＲｅＲＡＭのメモリセルトランジスタ１３が形成されている。ＲｅＲＡＭのメモリセルトランジスタ１３を覆う層間絶縁層中には、第２の基板１２上のＲｅＲＡＭのメモリセルトランジスタ１３の主電極に接続される第３Ａのコンタクトプラグ１４が形成され、さらに、第２の基板１２が形成されていない領域において、第２の配線１１に接続される第３Ｂのコンタクトプラグ１５が形成されている。第３Ａのコンタクトプラグ１４と第３Ｂのコンタクトプラグ１５上には第３の配線（第３の配線層）１６が形成されている。ＲｅＲＡＭメモリセルアレイ領域２０１においては、第３Ａのコンタクトプラグ１４の上に、ビット線として機能する第３の配線１６のほかに、第４Ａのコンタクトプラグ１７が形成され、その上に抵抗変化素子１８が形成される。
【００４６】
抵抗変化素子１８は下部電極、抵抗変化層及び上部電極で構成される。なお、抵抗変化素子１８の構造として、ここでは、プレーナ構造を例示したが、ホール型であってもかまわない。抵抗変化素子１８上には第４Ｂのコンタクトプラグ１９が形成されている。
【００４７】
一方、ＲｅＲＡＭ周辺回路領域２０２では、第３の配線１６を覆う層間絶縁層中に、第３の配線１６に接続される第４Ｃのコンタクトプラグ２０が形成されている。さらに、これらの第４Ｂのコンタクトプラグ１９及び第４Ｃのコンタクトプラグ２０上に、これらに接続される第４の配線（第４の配線層）２１が形成される。
【００４８】
このように、本実施の形態における半導体記憶装置１０００には、第１の基板１の上方に、第１の基板１に近いほうから順に、第１の配線６と、第２の配線１１と、第３の配線１６、及び、第４の配線２１の４つの配線層が設けられている。ここでは、ＤＲＡＭに用いられる配線層を２層、ＲｅＲＡＭに用いられる配線層を２層とした。これにより、最小数の配線層、即ちプロセスステップ数が少なく低コスト化が可能な本発明の半導体記憶装置を実現することができる。但し、本発明はこれにとらわれるものでもなく、暗号化や高機能化の要望に応じて配線層数を増加してもかまわないし、コンパクト化の要望に応じて配線層数を減少してもかまわない。たとえば、ＲｅＲＡＭに用いられる配線層を１層にしてもかまわない。
【００４９】
また、ＤＲＡＭメモリセルアレイ領域１０１とＤＲＡＭ周辺回路領域１０２との境界、及び、ＲｅＲＡＭメモリセルアレイ領域２０１とＲｅＲＡＭ周辺回路領域２０２との境界は、機能的にブロックとして分けるための境界である。本明細書では、理解の便宜のために、前者の境界を複数の容量素子８のうち最外周の容量素子の外縁を線でつないだもの、後者の境界を複数の抵抗変化素子１８のうち最外周の抵抗変化素子の外縁を線でつないだものとしている。よって、ＤＲＡＭ周辺回路領域１０２とＲｅＲＡＭ周辺回路領域２０２が重複する部分があってもかまわない（つまり、実際に各メモリの動作に全く影響を与えないのであれば、共用する回路があってもいい）。ここでは、ＤＲＡＭメモリセルアレイ領域１０１上の少なくとも一部を被覆して、ＲｅＲＡＭメモリセルアレイ領域２０１を配置すればよく、モバイル端末等の小型情報機器に有効な半導体記憶装置を実現することができる。
【００５０】
以上のように、本実施の形態における半導体記憶装置１０００は、第１の基板１上に形成され、複数の容量素子８を有するＤＲＡＭメモリセルアレイ（メモリセルトランジスタ４、容量素子８等）、及び、ＤＲＡＭメモリセルアレイ用の周辺回路であるＤＲＡＭ周辺回路（周辺回路用トランジスタ３等）を含むＤＲＡＭ部と、複数の抵抗変化素子１８を有するＲｅＲＡＭメモリセルアレイ（メモリセルトランジスタ１３、抵抗変化素子１８等）、及び、ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路（周辺回路用トランジスタ２等）を含むＲｅＲＡＭ部とを備える。そして、ＲｅＲＡＭメモリセルアレイは、ＤＲＡＭ部よりも上層に形成され、ＤＲＡＭ周辺回路及びＲｅＲＡＭ周辺回路は、第１の基板１上の領域であって、ＤＲＡＭメモリセルアレイよりも周縁の領域に形成されている。これにより、ＤＲＡＭ部の上方（より上層）に、面積的な主要部となるＲｅＲＡＭメモリセルアレイが配置されるので、大幅に面積が削減された半導体記憶装置が実現され、モバイル端末等の小型情報機器への適用が可能な低消費電力・小型化性能に優れた、揮発性記憶装置と不揮発性記憶装置との混載チップが実現される。
【００５１】
なお、本実施の形態では、ＲｅＲＡＭメモリセルは、いわゆる１Ｔ１Ｒのタイプである。そのために、ＤＲＡＭ部の上方に、第２の基板１２を備え、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子１８に加え、第２の基板１２上に形成された複数のメモリセルトランジスタ１３を有する。
【００５２】
次に、以上のように構成された本実施の形態における半導体記憶装置１０００の製造方法について説明する。図５Ａから図５Ｅは、本発明の実施の形態１における半導体記憶装置１０００の製造方法を示す、半導体記憶装置１０００の断面図である。
【００５３】
まず、図５Ａの（ａ）に示すように、第１の基板１のＤＲＡＭ周辺回路領域１０２に、ＤＲＡＭの周辺回路用トランジスタ３を形成する。
【００５４】
次に、図５Ａの（ｂ）に示すように、第１の基板１のＤＲＡＭメモリセルアレイ領域１０１に、ＤＲＡＭのメモリセルトランジスタ４を形成する。
【００５５】
次に、図５Ａの（ｃ）に示すように、第１の基板１のＲｅＲＡＭ周辺回路領域２０２に、ＲｅＲＡＭの周辺回路用トランジスタ２を形成する。
【００５６】
次に、図５Ａの（ｄ）に示すように、上述の各種トランジスタを被覆する層間絶縁層を形成し、これを貫通して各種トランジスタの主電極に接続される第１のコンタクトプラグ５を形成する。更に、その層間絶縁層上に、第１のコンタクトプラグ５に接続される第１の配線６を形成する。
【００５７】
次に、図５Ａの（ｅ）に示すように、第１の配線６を被覆する層間絶縁層を形成した後に、ＤＲＡＭメモリセルアレイ領域１０１において、第１のコンタクトプラグ５の上に、その層間絶縁層を貫通する第２Ａのコンタクトプラグ７を形成する。更に、第２Ａのコンタクトプラグ７上に下部電極、容量絶縁膜及び上部電極で構成される容量素子８を形成する。
【００５８】
次に、図５Ｂの（ｆ）に示すように、容量素子８を被覆する層間絶縁層を形成し、層間絶縁層中に、容量素子８に接続される第２Ｂのコンタクトプラグ９、及び、第１の配線６に接続される第２Ｃのコンタクトプラグ１０を形成する。更に、層間絶縁層上に、これらのコンタクトプラグに接続される第２の配線１１を形成する。
【００５９】
次に、図５Ｂの（ｇ）に示すように、全体を被覆する層間絶縁層を形成した後に、ＤＲＡＭメモリセルアレイ領域１０１の上方に、第２の基板１２を形成する。第２の基板１２については、レーザーによって選択的にＳｉ半導体を形成する方法や、所望のマスクを用いてパターニングをしてＳｉ半導体を形成する。続いて、第２の基板１２のＲｅＲＡＭメモリセルアレイ領域２０１に、ＲｅＲＡＭのメモリセルトランジスタ１３を形成する。なお、ここで作成する第２の基板１２は、インゴット法で形成される第１の基板１に比べて、結晶欠陥が多くなるのは不可避であるが、ＲｅＲＡＭのメモリセルトランジスタ１３は、ＯＦＦ特性の低いリーク性能よりも、ＯＮ特性の高い駆動電流が重視されるので、所望の特性を実現できる。ＲｅＲＡＭの駆動を制御する回路は、第１の基板１上に形成されているので、デバイス動作上問題ない。また、ここでは、次の工程で説明するように、ＲｅＲＡＭ周辺回路領域２０２では、第２の配線１１と第３の配線１６とを接続する第３Ｂのコンタクトプラグ１５を形成できるように、その部分には第２の基板１２を形成しない、もしくは、第２の基板１２が除去できてさえすればよい。
【００６０】
次に、図５Ｃの（ｈ）に示すように、ＲｅＲＡＭのメモリセルトランジスタ１３を被覆する層間絶縁層を形成し、これを貫通してＲｅＲＡＭのメモリセルトランジスタ１３の主電極に接続される第３Ａのコンタクトプラグ１４、及び、第２の配線１１に接続される第３Ｂのコンタクトプラグ１５を形成する。更に、その層間絶縁層上に、第３Ａのコンタクトプラグ１４及び第３Ｂのコンタクトプラグ１５に接続される第３の配線１６を形成する。
【００６１】
次に、図５Ｄの（ｉ）に示すように、第３の配線１６を被覆する層間絶縁層を形成した後に、ＲｅＲＡＭメモリセルアレイ領域２０１において、第３Ａのコンタクトプラグ１４の上に、その層間絶縁層を貫通する第４Ａのコンタクトプラグ１７を形成する。更に、第４Ａのコンタクトプラグ１７上に、下部電極、抵抗変化層及び上部電極で構成される抵抗変化素子１８を形成する。
【００６２】
最後に、図５Ｅの（ｊ）に示すように、抵抗変化素子１８を被覆する層間絶縁層を形成し、その層間絶縁層中に、抵抗変化素子１８に接続される第４Ｂのコンタクトプラグ１９、及び、第３の配線１６に接続される第４Ｃのコンタクトプラグ２０を形成する。更に、その層間絶縁層上に、これらのコンタクトプラグに接続される第４の配線２１を形成して、半導体記憶装置１０００が完成する。
【００６３】
以上のように、本実施の形態における半導体記憶装置１０００の製造方法は、主要な工程として、（１）第１の基板１上の第１領域（ＤＲＡＭ周辺回路領域１０２）にＤＲＡＭ部の周辺回路用トランジスタを形成する工程と、（２）第１の基板１上の第２領域（ＤＲＡＭメモリセルアレイ領域１０１）にＤＲＡＭ部のメモリセル用トランジスタを形成する工程と、（３）第１の基板１上の第３領域（ＲｅＲＡＭ周辺回路領域２０２）にＲｅＲＡＭ部の周辺回路用トランジスタを形成する工程と、（４）第１領域（ＤＲＡＭ周辺回路領域１０２）の上方に、ＤＲＡＭ部の周辺回路用配線（第１の配線６）を形成する工程と、（５）第２領域（ＤＲＡＭメモリセルアレイ領域１０１）の上方に、ＤＲＡＭ部の容量素子８及び配線（第２の配線１１）を形成する工程と、（６）第２領域の上方及びＤＲＡＭ部の容量素子８及び配線上に、ＲｅＲＡＭ部のメモリセル（メモリセルトランジスタ１３、抵抗変化素子１８等）及び配線（第３の配線１６）を形成する工程と、（７）第３領域の上方に、ＲｅＲＡＭ部の周辺回路用配線（第１の配線６、第２の配線１１、第３の配線１６等）を形成する工程とを含む。
【００６４】
そして、本実施の形態では、ＲｅＲＡＭメモリセルは１Ｔ１Ｒで構成されるので、ＲｅＲＡＭ部のメモリセル及び配線を形成する工程は、（１）第２の基板１２を形成する工程と、（２）第２の基板１２上にＲｅＲＡＭ部のメモリセル用トランジスタ（メモリセルトランジスタ１３）を形成する工程と、（３）ＲｅＲＡＭ部の抵抗変化素子（抵抗変化素子１８）を形成する工程とを含む。
【００６５】
このような製造方法により、本実施の形態における半導体記憶装置１０００、つまり、モバイル端末等の小型情報機器への適用が可能な低消費電力・小型化性能に優れた、揮発性記憶装置と不揮発性記憶装置との混載チップが製造される。
【００６６】
なお、本実施の形態の半導体記憶装置１０００には図示しなかったが、混載ＤＲＡＭプロセスなどと同様に、上記のＤＲＡＭ及びＲｅＲＡＭ以外の領域にＳＯＣであるシステムＬＳＩ（モバイル用であれば、ベースバンドプロセッサ）などを形成してもかまわない。つまり、本発明は、本実施の形態における半導体記憶装置を備えるモバイル端末等の小型情報機器として実現してもよい。そのときに、本実施の形態における半導体記憶装置に各種プロセッサ等の回路を組み込んでもよい。
【００６７】
以上の製造方法により、ＲｅＲＡＭ及びＤＲＡＭをそれぞれ単独に形成した場合と同様に、ＲｅＲＡＭの低消費電力性と不揮発性、ＤＲＡＭの高速性などの強みを活かした半導体記憶装置を実現することができる。その理由は、動作を制御するのに必要なメモリの周辺回路用のトランジスタ及び結晶欠陥に敏感なＤＲＡＭ用メモリセルトランジスタは、安定で結晶欠陥の少ない第１の基板１上に形成し、高い駆動電流とスイッチ特性のみでかまわないＲｅＲＡＭ用メモリセルトランジスタは、第２の基板１２に形成しているからである。また、ＲｅＲＡＭの抵抗変化素子の形成に熱バジェットが少ないことを利用して、ＤＲＡＭ部の上方（より上層）に面積的な主要部となるＲｅＲＡＭメモリセルアレイを配置することで、大幅な面積の削減が可能になる。これにより、スタックのパッケージ技術の必要がない薄型で小面積な半導体記憶装置を実現することができる。
【００６８】
（実施の形態２）
本発明の実施の形態２に係る半導体記憶装置は、第１の基板と、第１の基板上に形成され、複数の容量素子を有するＤＲＡＭメモリセルアレイ、及び、ＤＲＡＭメモリセルアレイ用の周辺回路であるＤＲＡＭ周辺回路を含むＤＲＡＭ部と、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ、及び、ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路を含むＲｅＲＡＭ部とを備え、ＲｅＲＡＭメモリセルアレイは、ＤＲＡＭ部よりも上層に形成され、ＤＲＡＭ周辺回路及びＲｅＲＡＭ周辺回路は、第１の基板上の領域であって、ＤＲＡＭメモリセルアレイよりも周縁の領域に形成されている。ここで、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子に加え、複数の電流制御素子を有するクロスポイント型メモリセルアレイである。つまり、本実施の形態では、ＲｅＲＡＭメモリセルは、１個の電流制御素子（例えば、双方向ダイオード）と１個の抵抗変化素子とが直列接続されて構成されるクロスポイント型である。
【００６９】
以上の構成により、ＲｅＲＡＭやＤＲＡＭをそれぞれ単独に形成した場合と同様に、ＲｅＲＡＭの低消費電力性と不揮発性、ＤＲＡＭの高速性などの強みを活かした半導体記憶装置を実現することができる。また、ＤＲＡＭ部の上方（より上層）に、面積的な主要部となるクロスポイント型ＲｅＲＡＭメモリセルアレイを多層化できることで、大容量化も実現できた上に、チップ面積としては大幅な面積の削減が可能になる。
【００７０】
以下、本実施の形態における半導体記憶装置の構成の具体例として、図６Ａ及び図６Ｂを用いて説明する。図６Ａは、本発明の実施の形態２における半導体記憶装置２０００の構成例を示す断面図である。図６Ｂは、その平面図である。
【００７１】
本発明の実施の形態２における半導体記憶装置２０００の構成について、本発明の実施の形態１における半導体記憶装置１０００との違いは、ＲｅＲＡＭのメモリセルアレイのスイッチング素子がメモリセルトランジスタでなく、電流制御素子（例えば、双方向ダイオード）になっている点である。つまり、本実施の形態では、実施の形態１においてメモリセルトランジスタと抵抗変化素子とで構成されるメモリセルが、抵抗変化素子と電流制御素子とで構成されるクロスポイント型メモリセルに置き換えられている。このため、メモリセルトランジスタを要しないことから、実施の形態１に必要であった第２の基板１２を必要としない。この点で、本実施の形態における半導体記憶装置２０００は、その構造がより簡単である。ＤＲＡＭ部の構造及びＤＲＡＭ領域とＲｅＲＡＭ領域の平面図は、実施の形態１と同様である。
【００７２】
第１の基板１上に、ＤＲＡＭメモリセルアレイ領域１０１、ＤＲＡＭ周辺回路領域１０２及びＲｅＲＡＭ周辺回路領域２０２の３つの領域を有する。更に、ＤＲＡＭ部よりも上層（本実施の形態では、ＤＲＡＭメモリセルアレイ領域１０１とＤＲＡＭ周辺回路領域１０２の上方）に、ＲｅＲＡＭメモリセルアレイ領域２０１が配置される関係にある。つまり、本実施の形態では、実施の形態１と同様に、ＲｅＲＡＭメモリセルアレイ領域２０１は、ＤＲＡＭメモリセルアレイ領域１０１の上方、及び、ＤＲＡＭ周辺回路領域１０２の上方に位置している。また、ＲｅＲＡＭ周辺回路領域２０２は、第１の基板１上の位置であって、ＤＲＡＭ周辺回路領域１０２よりも周縁に位置している。なお、図６Ｂに示されるように、半導体記憶装置２０００を上方から平面視したときのＤＲＡＭメモリセルアレイ領域１０１、ＤＲＡＭ周辺回路領域１０２、ＲｅＲＡＭメモリセルアレイ領域２０１及びＲｅＲＡＭ周辺回路領域２０２の位置は、図４Ｂに示される実施の形態１と同じである。
【００７３】
図６Ａに示されるように、ＤＲＡＭメモリセルアレイ領域１０１の第１の基板１上にはＤＲＡＭのメモリセルトランジスタ４が、ＤＲＡＭ周辺回路領域１０２の第１の基板１上には、ＤＲＡＭの周辺回路用トランジスタ３が、ＲｅＲＡＭ周辺回路領域２０２の第１の基板１上には、ＲｅＲＡＭの周辺回路用トランジスタ２が形成されている。
【００７４】
上記各種トランジスタ（メモリセルトランジスタ４、周辺回路用トランジスタ３、周辺回路用トランジスタ２）を覆う層間絶縁層中には、第１の基板１上の各トランジスタの主電極に接続される第１のコンタクトプラグ５が形成され、さらに、第１のコンタクトプラグ５上には、これに接続される第１の配線（第１の配線層）６が形成されている。ＤＲＡＭメモリセルアレイ領域１０１においては、第１のコンタクトプラグ５の上に、ビット線として機能する第１の配線６のほかに、第２Ａのコンタクトプラグ７が形成され、その上に容量素子８が形成される。
【００７５】
容量素子８は、下部電極、容量絶縁膜及び上部電極で構成される。なお、容量素子８の構造として、ここでは、プレーナ型を例示したが、コンケイブ型であってもかまわない。容量素子８上には第２Ｂのコンタクトプラグ９が形成されている。
【００７６】
一方、ＤＲＡＭ周辺回路領域１０２及びＲｅＲＡＭ周辺回路領域２０２では、第１の配線６を覆う層間絶縁層中に、第１の配線６に接続される第２Ｃのコンタクトプラグ１０が形成されている。さらに、これらの第２Ｂのコンタクトプラグ９及び第２Ｃのコンタクトプラグ１０上に、これらに接続される第２の配線（第２の配線層）１１が形成される。以上の説明した構成要素で、ＤＲＡＭ部は装置として完成している。
【００７７】
ＤＲＡＭメモリセルアレイ領域１０１とＤＲＡＭ周辺回路領域１０２の上方には、クロスポイント型のＲｅＲＡＭメモリセルアレイが形成されるＲｅＲＡＭメモリセルアレイ領域２０１が配置されている。ＲｅＲＡＭメモリセルアレイ領域２０１においては、層間絶縁層を介して、第２の配線１１と第３の配線（第３の配線層）１６とが形成され、その上に第４Ａのコンタクトプラグ１７と第１層の抵抗変化素子１８とが形成される。
【００７８】
第１層のクロスポイント型メモリセル２２は、抵抗変化素子及び電流制御素子を構成する下部電極、電流制御層、抵抗変化層及び上部電極で構成され、非線形な電流電圧特性、つまり、ダイオード特性機能を有する。これらのクロスポイント型メモリセル２２上には、これに接続される、第３の配線１６と、第３の配線１６に直交する第４の配線（第４の配線層）２１とが形成される。この第４の配線２１の上に、第５Ａのコンタクトプラグ２３と第２層のクロスポイント型メモリセル２４とが形成される。
【００７９】
第２層のクロスポイント型メモリセル２４も、抵抗変化素子及び電流制御素子を構成する下部電極、電流制御層、抵抗変化層及び上部電極で構成され、第１層と同様に、非線形な電流電圧特性、つまり、ダイオード特性機能を有する。これらの第２層のクロスポイント型メモリセル２４上には、これに接続される、第４の配線２１と、第４の配線２１に直交する第５の配線（第５の配線層）２６とが形成される。なお、ここでは、クロスポイント型メモリセル（上下の配線の交差点に、抵抗変化素子と電流制御素子とが接続されたメモリセル）として、プレーナ構造を例示したが、ホール型であってもかまわない。ＲｅＲＡＭメモリセルアレイ領域２０１においては、第３の配線１６と第４の配線２１とが直交し、また第４の配線２１と第５の配線２６とが直交する。これがクロスポイント型と呼ばれる所以である。
【００８０】
一方、ＲｅＲＡＭ周辺回路領域２０２では、第２の配線１１を覆う層間絶縁層中に、第２の配線１１に接続される第３Ｂのコンタクトプラグ１５が形成されている。第３Ｂのコンタクトプラグ１５上には第３の配線１６が形成されている。第３の配線１６を覆う層間絶縁層中には、この第３の配線１６に接続される第４Ｃのコンタクトプラグ２０が形成され、さらに、第４Ｃのコンタクトプラグ２０上に、これに接続される第４の配線２１が形成される。同様に、第４の配線２１を覆う層間絶縁層中には、第４の配線２１に接続される第５Ｃのコンタクトプラグ２５が形成され、さらに、第５Ｃのコンタクトプラグ２５の上に第５の配線２６が形成されている。ＲｅＲＡＭ周辺回路領域２０２では、第３の配線１６、第４の配線２１及び第５の配線２６は所望のレイアウトに配置されているものである。したがって、これらの配線は、すべてが直交する必要はなく、また、配線の一部の領域が他の配線と並行に配置されていてもかまわない。
【００８１】
以上のように、本実施の形態における半導体記憶装置２０００は、第１の基板１上に形成され、複数の容量素子８を有するＤＲＡＭメモリセルアレイ（メモリセルトランジスタ４、容量素子８等）、及び、ＤＲＡＭメモリセルアレイ用の周辺回路であるＤＲＡＭ周辺回路（周辺回路用トランジスタ３等）を含むＤＲＡＭ部と、複数の抵抗変化素子を有するＲｅＲＡＭメモリセルアレイ（第１層のクロスポイント型メモリセル２２、第２層のクロスポイント型メモリセル２４）、及び、ＲｅＲＡＭメモリセルアレイ用の周辺回路であるＲｅＲＡＭ周辺回路（周辺回路用トランジスタ２等）を含むＲｅＲＡＭ部とを備える。そして、ＲｅＲＡＭメモリセルアレイは、ＤＲＡＭ部よりも上層に形成され、ＤＲＡＭ周辺回路及びＲｅＲＡＭ周辺回路は、第１の基板１上の領域であって、ＤＲＡＭメモリセルアレイよりも周縁の領域に形成されている。これにより、ＤＲＡＭ部の上方（より上層）に、面積的な主要部となるＲｅＲＡＭメモリセルアレイが配置されるので、大幅に面積が削減された半導体記憶装置が実現され、モバイル端末等の小型情報機器への適用が可能な低消費電力・小型化性能に優れた、揮発性記憶装置と不揮発性記憶装置との混載チップが実現される。
【００８２】
なお、本実施の形態では、ＲｅＲＡＭメモリセルアレイは、複数の抵抗変化素子に加え、複数の電流制御素子を有するクロスポイント型メモリセルアレイである。
【００８３】
次に、以上のように構成された本実施の形態における半導体記憶装置２０００の製造方法について説明する。図７Ａから図７Ｃは、本発明の実施の形態２における半導体記憶装置２０００の製造方法を示す、半導体記憶装置２０００の断面図である。図７Ａに示される工程以前の工程は、図５Ａの（ａ）〜図５Ｂの（ｆ）と同様であるので、説明を省略する。
【００８４】
まず、図７Ａに示すように、第１の基板１上のＤＲＡＭメモリセルアレイ領域１０１とＤＲＡＭ周辺回路領域１０２には、ＤＲＡＭが形成されている。その外側（周縁）のＲｅＲＡＭ周辺回路領域２０２には、ＲｅＲＡＭの周辺回路用トランジスタ２が形成されている。この上に、全体を被覆する層間絶縁層を形成し、ＲｅＲＡＭ周辺回路領域２０２において、第２の配線１１と接続される第３Ｂのコンタクトプラグ１５を形成する。
【００８５】
次に、図７Ｂに示すように、ＲｅＲＡＭメモリセルアレイ領域２０１において、第３の配線１６の上に、層間絶縁層を貫通する第４Ａのコンタクトプラグ１７を形成する。更に、第４Ａのコンタクトプラグ１７上に、下部電極、電流制御層、抵抗変化層及び上部電極で構成される第１層のクロスポイント型メモリセル２２を形成する。
【００８６】
次に、図７Ｃに示すように、まず、ＲｅＲＡＭ周辺回路領域２０２において、第３の配線１６上に第４Ｃのコンタクトプラグ２０を形成する。更に、この第４Ｃのコンタクトプラグ２０と第１層のクロスポイント型メモリセル２２とに接続される第４の配線２１を形成する。
【００８７】
次に、図７Ｄに示すように、ＲｅＲＡＭメモリセルアレイ領域２０１において、第４の配線２１の上に、層間絶縁層を貫通する第５Ａのコンタクトプラグ２３を形成する。更に、第５Ａのコンタクトプラグ２３上に、下部電極、電流制御層、抵抗変化層及び上部電極で構成される第２層のクロスポイント型メモリセル２４を形成する。
【００８８】
最後に、図７Ｅに示すように、まず、ＲｅＲＡＭ周辺回路領域２０２において、第４の配線２１上に第５Ｃのコンタクトプラグ２５を形成する。更に、この第５Ｃのコンタクトプラグ２５と第２層のクロスポイント型メモリセル２４とに接続される第５の配線２６を形成して、半導体記憶装置２０００が完成する。
【００８９】
以上のように、本実施の形態における半導体記憶装置２０００の製造方法は、主要な工程として、（１）第１の基板１上の第１領域（ＤＲＡＭ周辺回路領域１０２）にＤＲＡＭ部の周辺回路用トランジスタを形成する工程と、（２）第１の基板１上の第２領域（ＤＲＡＭメモリセルアレイ領域１０１）にＤＲＡＭ部のメモリセル用トランジスタを形成する工程と、（３）第１の基板１上の第３領域（ＲｅＲＡＭ周辺回路領域２０２）にＲｅＲＡＭ部の周辺回路用トランジスタを形成する工程と、（４）第１領域（ＤＲＡＭ周辺回路領域１０２）の上方に、ＤＲＡＭ部の周辺回路用配線（第１の配線６）を形成する工程と、（５）第２領域（ＤＲＡＭメモリセルアレイ領域１０１）の上方に、ＤＲＡＭ部の容量素子８及び配線（第２の配線１１）を形成する工程と、（６）第２領域の上方及びＤＲＡＭ部の容量素子８及び配線上に、ＲｅＲＡＭ部のメモリセル（１層のクロスポイント型メモリセル２２、第２層のクロスポイント型メモリセル２４）及び配線（第３の配線１６、第４の配線２１、第５の配線２６）を形成する工程と、（７）第３領域の上方に、ＲｅＲＡＭ部の周辺回路用配線（第１の配線６、第２の配線１１、第３の配線１６、第４の配線２１、第５の配線２６）を形成する工程とを含む。
【００９０】
そして、本実施の形態では、ＲｅＲＡＭメモリセルはクロスポイント型であるので、ＲｅＲＡＭ部のメモリセル及び配線を形成する工程では、抵抗変化素子と電流制御素子とで構成されるクロスポイント型メモリセルを形成する。
【００９１】
このような製造方法により、本実施の形態における半導体記憶装置２０００、つまり、モバイル端末等の小型情報機器への適用が可能な低消費電力・小型化性能に優れた、揮発性記憶装置と不揮発性記憶装置との混載チップが製造される。
【００９２】
なお、本実施の形態の半導体記憶装置２０００にも図示しなかったが、混載ＤＲＡＭプロセスなどと同様に、上記のＤＲＡＭ及びＲｅＲＡＭ以外の領域にＳＯＣであるシステムＬＳＩ（モバイル用であれば、ベースバンドプロセッサ）など形成してもかまわない。つまり、本発明は、本実施の形態における半導体記憶装置を備えるモバイル端末等の小型情報機器として実現してもよい。そのときに、本実施の形態における半導体記憶装置に各種プロセッサ等の回路を組み込んでもよい。
【００９３】
また、本装置では、ＲｅＲＡＭのメモリセルの多層化は２層としたが、必要に応じて１層でも３層以上でもかまわない。
【００９４】
以上の製造方法により、ＲｅＲＡＭ及びＤＲＡＭをそれぞれ単独に形成した場合と同様に、ＲｅＲＡＭの低消費電力性と不揮発性、ＤＲＡＭの高速性などの強みを活かした半導体記憶装置を実現することができる。その理由は、動作を制御するのに必要なメモリの周辺回路用のトランジスタは、安定で結晶欠陥の少ない第１の基板１上に形成し、高い駆動電流とスイッチ特性のみでかまわないＲｅＲＡＭのスイッチング素子として、抵抗変化素子に接続しダイオード特性を有する電流制御素子を組み込んだからである。また、ＲｅＲＡＭの抵抗変化素子の形成に熱バジェットが少ないことも利用して、ＤＲＡＭ部の上方（より上層）に面積的な主要部となるＲｅＲＡＭメモリセルアレイを配置することで、大幅な面積の削減が可能になる。これにより、スタックのパッケージ技術の必要がない薄型を小面積で形成することができる。さらに、メモリセルトランジスタを必要としないＲｅＲＡＭメモリセルにおいては、多層化をすることで、ＲｅＲＡＭ部のメモリを大容量化することもできる。
【００９５】
以上、本発明の複数の態様に係る半導体記憶装置及びその製造方法について、実施の形態１及び２に基づいて説明したが、本発明は、これらの実施の形態１及び２に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形をこれらの実施の形態１及び２に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
【００９６】
たとえば、実施の形態１及び２では、ＲｅＲＡＭメモリセルアレイ領域２０１は、半導体記憶装置を上方から平面視したときに、ＤＲＡＭメモリセルアレイ領域１０１とＤＲＡＭ周辺回路領域１０２とを合わせた領域に一致したが、このような領域の広さ及び位置に限定されない。図８は、本発明の半導体記憶装置のレイアウトのバリエーションを示す図である。半導体記憶装置を上方から平面視したときに、ＲｅＲＡＭメモリセルアレイ領域２０１は、図８の（ａ）に示されるように、ＤＲＡＭメモリセルアレイ領域１０１と一致してもよいし、図８の（ｂ）に示されるように、ＤＲＡＭメモリセルアレイ領域１０１の一部の領域であってもよい。また、図８の（ｃ）に示されるように、ＤＲＡＭメモリセルアレイ領域１０１の一部とＤＲＡＭ周辺回路領域１０２の一部とを含む領域であってもよいし、図８の（ｄ）に示されるように、ＤＲＡＭメモリセルアレイ領域１０１の全てとＤＲＡＭ周辺回路領域１０２の一部とを含む領域であってもよい。さらに、図８の（ｅ）に示されるように、ＤＲＡＭメモリセルアレイ領域１０１の全てとＤＲＡＭ周辺回路領域１０２の一部とＲｅＲＡＭ周辺回路領域２０２の一部とを含む領域であってもよいし、図８の（ｆ）に示されるように、ＤＲＡＭメモリセルアレイ領域１０１の全てとＤＲＡＭ周辺回路領域１０２の全てとＲｅＲＡＭ周辺回路領域２０２の一部とを含む領域であってもよい。これらのいずれの位置関係（ＲｅＲＡＭメモリセルアレイ領域２０１の大きさと位置）を選択するかは、ＲｅＲＡＭメモリセルアレイ領域２０１に必要とされる記憶容量及び周辺回路との接続関係等により、決定すればよい。
【００９７】
また、ＲｅＲＡＭ周辺回路領域２０２は、第１の基板１上において、ＤＲＡＭメモリセルアレイ領域１０１よりも周縁であればよく、必ずしも、全ての箇所がＤＲＡＭ周辺回路領域１０２よりも周縁でなくてもよい。たとえば、ＲｅＲＡＭ周辺回路領域２０２の一部がＤＲＡＭ周辺回路領域１０２の内部に形成されていてもよい。
【産業上の利用可能性】
【００９８】
本発明は、ＤＲＡＭとＲｅＲＡＭとが混載された半導体記憶装置及びその製造方法であり、高速で安定動作し、低消費電力に優れたメモリであるので、スマートフォンやタブレット端末などのモバイル系の電子機器に用いられる半導体記憶装置として、特に有用である。
【符号の説明】
【００９９】
１    第１の基板
２    ＲｅＲＡＭの周辺回路用トランジスタ
３    ＤＲＡＭの周辺回路用トランジスタ
４    ＤＲＡＭのメモリセルトランジスタ
５    第１のコンタクトプラグ
６    第１の配線（第１の配線層）
７    第２Ａのコンタクトプラグ
８    容量素子
９    第２Ｂのコンタクトプラグ
１０  第２Ｃのコンタクトプラグ
１１  第２の配線（第２の配線層）
１２  第２の基板
１３  ＲｅＲＡＭのメモリセルトランジスタ
１４  第３Ａのコンタクトプラグ
１５  第３Ｂのコンタクトプラグ
１６  第３の配線（第３の配線層）
１７  第４Ａのコンタクトプラグ
１８  抵抗変化素子
１９  第４Ｂのコンタクトプラグ
２０  第４Ｃのコンタクトプラグ
２１  第４の配線（第４の配線層）
２２  第１層のクロスポイント型メモリセル（抵抗変化素子＋電流制御素子）
２３  第５Ａのコンタクトプラグ
２４  第２層のクロスポイント型メモリセル（抵抗変化素子＋電流制御素子）
２５  第５Ｃのコンタクトプラグ
２６  第５の配線（第５の配線層）
１０１    ＤＲＡＭメモリセルアレイ領域
１０２    ＤＲＡＭ周辺回路領域
２０１    ＲｅＲＡＭメモリセルアレイ領域
２０２    ＲｅＲＡＭ周辺回路領域
１０００  本発明の実施の形態１における半導体記憶装置
２０００  本発明の実施の形態２における半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８】
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