(57)【要約】【課題】キャパシタレスでスイッチング素子のオン時の損失を低減し小型軽量化及び高周波化を図るゲートドライブ回路。【解決手段】ドレインとソースとゲートとを有するノーマリオフ型半導体からなるスイッチング素子Q1のゲートをドライブするゲートドライブ回路で、ドレインとゲートとソースとを有しソースが電源Vccに接続されゲートに入力されたパルス信号によりオンオフするスイッチS1、ドレインとゲートとソースとを有しドレインがQ1のゲートに接続されソースがQ1のソースに接続されゲートに入力された制御信号によりスイッチS1とは相補的にオンオフするスイッチS3、一端がスイッチS1のドレインに接続され他端がスイッチS3のドレインとQ1のゲートとに接続された電流制限抵抗R4、電流制限抵抗に並列に接続され寄生インピーダンスを用いてスイッチS3のオンオフのタイミングから所定時間だけ遅延させたタイミングでオンオフするスイッチ部S2を備える。【選択図】図１
2014039410.tif 000002
【特許請求の範囲】
【請求項１】
ドレインとソースとゲートとを有するノーマリオフ型半導体からなるスイッチング素子の前記ゲートをドライブするゲートドライブ回路であって、
第１主電極と第１制御電極と第２主電極とを有し、前記第１主電極が電源に接続され、前記第１制御電極に入力された制御信号によりオンオフする第１スイッチと、
第３主電極と第２制御電極と第４主電極とを有し、前記第３主電極が前記スイッチング素子の前記ゲートに接続され、前記第４主電極が前記スイッチング素子のソースに接続され、前記第２制御電極に入力された前記制御信号により前記第１スイッチとは相補的にオンオフする第２スイッチと、
一端が前記第１スイッチの前記第２主電極に接続され、他端が前記第２スイッチの前記第３主電極と前記スイッチング素子の前記ゲートとに接続された電流制限抵抗と、
前記電流制限抵抗に並列に接続され、寄生インピーダンスを用いて前記第２スイッチのオンオフのタイミングから所定時間だけ遅延させたタイミングでオンオフするスイッチ部と、
を備えることを特徴とするゲートドライブ回路。
【請求項２】
前記スイッチ部は、遅延用抵抗と、
第５主電極と第３制御電極と第６主電極とを有し、前記第１スイッチの前記第２主電極に前記第５電極が接続され、前記第２スイッチの前記第３主電極に前記第６電極が接続され、前記遅延用抵抗を介して前記第３制御電極に入力された前記制御信号によりオンオフする第３スイッチとを備え、
前記第３スイッチの一方の主電極と前記第３制御電極との間の寄生容量と前記遅延用抵抗とにより前記第２スイッチのオンオフのタイミングから所定時間だけ遅延させたタイミングでオンオフすることを特徴とする請求項１記載のゲートドライブ回路。
【請求項３】
前記スイッチング素子は、ＧａＮＦＥＴであることを特徴とする請求項１又は請求項２記載のゲートドライブ回路。
【請求項４】
前記第１スイッチは、Ｐ型のＭＯＳＦＥＴであり、前記第２スイッチ及び第３スイッチは、Ｎ型のＭＯＳＦＥＴであることを特徴とする請求項３記載のゲートドライブ回路。
【請求項５】
前記第１スイッチは、Ｐ型のＭＯＳＦＥＴであり、前記第２スイッチ及び第３スイッチは、ノーマリオフ型のＧａＮＦＥＴであることを特徴とする請求項３記載のゲートドライブ回路。
【請求項６】
前記第１スイッチは、ｎｐｎ型のバイポーラトランジスタであり、前記第２スイッチは、ｐｎｐ型のバイポーラトランジスタであり、前記第３スイッチは、Ｐ型のＭＯＳＦＥＴであることを特徴とする請求項３記載のゲートドライブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子のゲートをドライブするゲートドライブ回路に関する。
【背景技術】
【０００２】
ノーマリオフ型のＧａＮＦＥＴは、しきい値電圧が＋１Ｖ程度であり、既存のＳｉＭＯＳＦＥＴに比べてしきい値電圧が非常に低い。
【０００３】
また、ノーマリオフ型のＧａＮＦＥＴでは、ゲート・ソース間がＳｉＭＯＳＦＥＴのような絶縁構造ではなく、大きな電圧を印加すると、大電流が流れてしまうダイオード特性を示す。このため、ゲート・ソース間に大きな電圧を印加すると、ノーマリオフ型のＧａＮＦＥＴは破壊し易くなる。
【０００４】
また、ノーマリオフ型のＧａＮＦＥＴとＳｉＭＯＳＦＥＴとは内部構造が異なるため、ＳｉＭＯＳＦＥＴ用のゲートドライブ回路をそのまま使用できず、ノーマリオフ型のＧａＮＦＥＴ専用のゲートドライブ回路が必要である。
【０００５】
図８は従来のゲートドライブ回路の回路構成図である。このゲートドライブ回路は、ＧａＮＦＥＴからなるスイッチング素子Ｑ１のゲートをドライブするキャパシタ分圧型ゲートドライブ回路であり、スイッチング素子Ｑ１のゲートにスピードアップキャパシタＣ１と抵抗Ｒ２とを直列に接続している。キャパシタＣ１と抵抗Ｒ２とは、高速スイッチングするため、さらに、パルス発生器１０のパルス電圧をゲート電圧Ｖｇｓとキャパシタ電圧Ｖｃとに分圧するために設けられている。
【０００６】
また、抵抗Ｒ１はスイッチング素子Ｑ１が非絶縁型であることを考慮して、ゲート・ソース間に大電流が流入するのを防止している。
【０００７】
なお、電源Ｖｃｃとグランドとの間にはｎｐｎ型のトランジスタＴｒ１とｐｎｐ型のトランジスタＴｒ２との直列回路が接続され、トランジスタＴｒ１のベースとトランジスタＴｒ２のベースとにはパルス電圧が印加される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】２０１０−５１１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１０は、図８の従来のゲートドライブ回路の各部の動作波形を示す図である。ターンオフ時には、分圧されたキャパシタ電圧Ｖｃが負バイアス（負電圧）としてスイッチング素子Ｑ１のゲート・ソース間に印加され、高速スイッチングを実現する。
【００１０】
しかしながら、ＧａＮＦＥＴは、図９に示すような電圧電流特性を有するため、オフ時にゲートに大きな負バイアス（負電圧）が印加された状態でＧａＮＦＥＴに逆電流が流入すると、ＧａＮＦＥＴの損失が増大してしまう。
【００１１】
また、ゲートドライブ回路の小型軽量化を実現するためにはキャパシタＣ１が弊害となっていた。また、キャパシタＣ１が挿入されているため、放電時間があり、高周波化することが困難であった。
【００１２】
本発明は、キャパシタレスでスイッチング素子のオン時の損失を低減し、小型軽量化及び高周波化を図ることができるゲートドライブ回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、ドレインとソースとゲートとを有するノーマリオフ型半導体からなるスイッチング素子の前記ゲートをドライブするゲートドライブ回路であって、第１主電極と第１制御電極と第２主電極とを有し、前記第１主電極が電源に接続され、前記第１制御電極に入力された制御信号によりオンオフする第１スイッチと、第３主電極と第２制御電極と第４主電極とを有し、前記第３主電極が前記スイッチング素子の前記ゲートに接続され、前記第４主電極が前記スイッチング素子のソースに接続され、前記第２制御電極に入力された前記制御信号により前記第１スイッチとは相補的にオンオフする第２スイッチと、一端が前記第１スイッチの前記第２主電極に接続され、他端が前記第２スイッチの前記第３主電極と前記スイッチング素子の前記ゲートとに接続された電流制限抵抗と、前記電流制限抵抗に並列に接続され、寄生インピーダンスを用いて前記第２スイッチのオンオフのタイミングから所定時間だけ遅延させたタイミングでオンオフするスイッチ部とを備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、スイッチ部は、寄生インピーダンスを用いて第２スイッチのオンオフのタイミングから所定時間だけ遅延させたタイミングでオンオフする。これにより、第１スイッチがオンし、第２スイッチがオフすると、電源からスイッチング素子のゲートまでの配線を所定時間だけ短絡させるので、スイッチング素子を急速にオンできる。また、スイッチ部が所定時間後にオフすると、電流制限抵抗を介してスイッチング素子のゲートに電流を供給し続ける。
【００１５】
また、第１スイッチがオフし、第２スイッチがオンすると、スイッチング素子のゲートに負バイアスが印加されることなくスイッチング素子をオフできる。
【００１６】
従って、キャパシタレスでありながらスイッチング素子のオン時の損失の低減と高速スイッチ／高周波化を同時に達成し、小型軽量化を図ることができるゲートドライブ回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施例１のゲートドライブ回路の回路構成図である。
【図２】実施例１のゲートドライブ回路の主要部を示す図である。
【図３】実施例１のゲートドライブ回路の各部の動作波形を示す図である。
【図４】実施例２のゲートドライブ回路の回路構成図である。
【図５】実施例３のゲートドライブ回路の回路構成図である。
【図６】実施例４のゲートドライブ回路の回路構成図である。
【図７】実施例４のゲートドライブ回路の各部の動作波形を示す図である。
【図８】従来のゲートドライブ回路の回路構成図である。
【図９】ＧａＮＦＥＴの電圧対電流の特性を示す図である。
【図１０】従来のゲートドライブ回路の各部の動作波形を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態に係るゲートドライブ回路を説明する。
【実施例１】
【００１９】
図１は、本発明の実施例１のゲートドライブ回路の回路構成図である。図１に示すゲートドライブ回路において、電源Ｖｃｃとグランドとの間にはスイッチＳ１（第１スイッチ）とスイッチＳ２（第３スイッチ）とスイッチＳ３（第２スイッチ）との直列回路が接続されている。スイッチＳ１は、Ｐ型のＭＯＳＦＥＴからなり、スイッチＳ２，Ｓ３は、Ｎ型のＭＯＳＦＥＴからなる。
【００２０】
スイッチＳ１は、ソース（第１主電極）とゲート（第１制御電極）とドレイン（第２主電極）とを有し、ソースが電源Ｖｃｃに接続され、ゲートに入力されたパルス信号によりオンオフする。
【００２１】
スイッチＳ３は、ドレイン（第３主電極）とゲート（第２制御電極）とソース（第４主電極）とを有し、ドレインがスイッチング素子Ｑ１のゲートに接続され、ソースがスイッチング素子Ｑ１のソースに接続され、ゲートに入力されたパルス信号によりスイッチＳ１とは相補的にオンオフする。
【００２２】
電流制限抵抗Ｒ４は、一端がスイッチＳ１のドレインに接続され、他端がスイッチＳ３のドレインとスイッチング素子Ｑ１のゲートとに接続されている。
【００２３】
スイッチＳ２は、電流制限抵抗Ｒ４に並列に接続され、寄生インピーダンスを用いてスイッチＳ３のオンオフのタイミングから所定時間だけ遅延させたタイミングでオンオフする。スイッチＳ２は、ドレイン（第５主電極）とゲート（第３制御電極）とソース（第６主電極）とを有し、スイッチＳ１のドレインにドレインが接続され、スイッチＳ３のドレインにソースが接続され、遅延用抵抗Ｒ３を介してゲートに入力されたパルス信号によりオンオフする。
【００２４】
また、スイッチＳ１のドレインとソースとの間には寄生ダイオードＤ１が形成され、スイッチＳ２のドレインとソースとの間には寄生ダイオードＤ２が形成され、スイッチＳ３のドレインとソースとの間には寄生ダイオードＤ３が形成されている。
【００２５】
スイッチＳ２のゲートにはスイッチＳ２のオンオフのタイミングを所定時間だけ遅延させるための遅延用抵抗Ｒ３の一端が接続され、遅延用抵抗Ｒ３の他端とスイッチＳ１のゲートとスイッチＳ３のゲートとは、パルス発生器１０の出力端子に接続されている。スイッチＳ２のゲートとソース間には、寄生容量Ｃｇｓが形成されている。この寄生容量Ｃｇｓと遅延用抵抗Ｒ３との時定数により、所定時間の遅延時間が生成され、この遅延時間によりスイッチＳ２のオンオフのタイミングが所定時間だけ遅延される。寄生容量Ｃｇｓを有するスイッチＳ２と遅延用抵抗Ｒ３とはスイッチ部を構成する。
【００２６】
パルス発生器１０は、パルス信号をスイッチＳ１とスイッチＳ２とスイッチＳ３のそれぞれのゲートに印加することにより、スイッチＳ１とスイッチＳ２とスイッチＳ３とをオンオフさせる。スイッチング素子Ｑ１は、ドレインとソースとゲートとを有するノーマリオフ型のＧａＮＦＥＴである。
【００２７】
次にこのように構成された実施例１に係るゲートドライブ回路の動作を図１及び図２の回路図、及び図３に示す各部の動作波形図を参照しながら詳細に説明する。
【００２８】
まず、時刻ｔ１において、パルス発生器１０からのパルス信号ＰＬがＨレベルとなると、スイッチＳ３がオンし、スイッチング素子Ｑ１のゲート電荷がスイッチＳ３を介してグランドＧＮＤに放電するので、スイッチング素子Ｑ１のゲートへの出力端子ＯＵＴの電圧がＧＮＤレベルとなる。
【００２９】
即ち、スイッチング素子Ｑ１のゲートに負バイアスが印加されることなくスイツチング素子Ｑ１をオフできる。
【００３０】
次に、スイッチＳ３がオンした時刻ｔ１から、遅延用抵抗Ｒ３とスイッチＳ２の寄生容量Ｃｇｓとによる時定数により所定時間だけ遅延された時刻ｔ２において、スイッチＳ２がオンする。
【００３１】
次に、時刻ｔ３において、パルス発生器１０からのパルス信号ＰＬがＬレベルとなると、スイッチＳ３がオフし、スイッチＳ１がオンし、スイッチＳ２が寄生容量Ｃｇｓと遅延用抵抗Ｒ３とによる時定数により時刻ｔ３〜ｔ４までオンしていると、即ち、オーバードライブ期間Ｔ１では、Ｖｃｃ→Ｓ１→Ｓ２→Ｑ１→ＧＮＤの経路で電流が流れる。このため、出力端子ＯＵＴの電圧は略Ｖｃｃの電圧に上昇する。このとき、スイッチング素子Ｑ１は急速にオンする。
【００３２】
次に、時刻ｔ４〜ｔ５の電流制限期間Ｔ２では、スイッチＳ２，Ｓ３がオフして、スイッチＳ１のみがオンとなるので、Ｖｃｃ→Ｓ１→Ｒ４→Ｑ１→ＧＮＤの経路で電流が流れる。このため、出力端子ＯＵＴの電圧は中位のレベルに低下する。このとき、スイッチング素子Ｑ１はオンし続ける。
【００３３】
このように実施例１に係るゲートドライブ回路によれば、遅延用抵抗Ｒ３はスイッチＳ２のオンオフ時間を遅延させ、電源Ｖｃｃからスイッチング素子Ｑ１のゲートまでの配線を所定時間だけ短絡させ、スイッチング素子Ｑ１を急速にオンさせる。その後、スイッチＳ３がオフすると、スイッチング素子Ｑ１のオンを維持するために、電流制限抵抗Ｒ４を介してスイッチング素子Ｑ１のゲートに電流を供給し続ける。
【００３４】
従って、実施例１に係るゲートドライブ回路は、３つのスイッチＳ１〜Ｓ３を利用し、スイッチング素子Ｑ１のゲートを正常にドライブすることができ、キャパシタレスとなる。このため、部品点数を削減でき、しかも小型軽量化を図ることができ、従来のようなゲートドライブ回路のように外付けの大容量のキャパシタと抵抗との時定数を利用しないので、高周波化に適したゲートドライブ回路を提供することができる。
【００３５】
また、キャパシタレスであり、ＭＯＳＦＥＴの寄生容量Ｃｇｓを、スイッチＳ２をオンする時の遅延発生に使用している。また、オーバードライブ期間Ｔ１は、遅延用抵抗Ｒ３により調整できる。このため、電力消費が小さくなり、損失を低減することができる。
【実施例２】
【００３６】
図４は、実施例２のゲートドライブ回路の回路構成図である。図４に示す実施例２のゲートドライブ回路は、スイッチＳ１とスイッチＳ２とスイッチＳ３と抵抗Ｒ３と抵抗Ｒ４とを集積化して集積回路ＩＣ１を製作したことを特徴とする。
【００３７】
実施例２のゲートドライブ回路によれば、集積回路ＩＣ１により１チップ化したことで、部品点数をさらに削減することができる。
【実施例３】
【００３８】
図５は、実施例３のゲートドライブ回路の回路構成図である。実施例３のゲートドライブ回路は、図１に示すスイッチＳ２をＮ型のＧａＮＦＥＴを用いたスイッチング素子Ｑ２に置き換え、図１に示すスイッチＳ３をＮ型のＧａＮＦＥＴを用いたスイッチング素子Ｑ３に置き換え、Ｎ型のＧａＮＦＥＴを用いたスイッチング素子Ｑ１とスイッチング素子Ｑ２とスイッチング素子Ｑ３と抵抗Ｒ３と抵抗Ｒ４とを集積化して集積回路ＩＣ２を製作したことを特徴とする。
【００３９】
実施例３のゲートドライブ回路によれば、集積回路ＩＣ２により１チップ化したことで、部品点数をさらに削減することができる。また、ＧａＮＦＥＴを用いたスイッチング素子Ｑ１に、Ｎ型のＧａＮＦＥＴを用いたスイッチング素子Ｑ２とＮ型のＧａＮＦＥＴを用いたスイッチング素子Ｑ３とを取り込み、ノーマリオフ型のＧａＮＦＥＴドライブ段がスイッチング素子Ｑ１の直近に付けることで安定化を図ることができる。
【実施例４】
【００４０】
図６は、実施例４のゲートドライブ回路の回路構成図である。実施例４のゲートドライブ回路は、エミッタフォロアを応用しており、図２に示す実施例１のゲートドライブ回路に対して、スイッチＳ１をｎｐｎ型のバイポーラトランジスタＳ４に置き換え、スイッチＳ２をＰ型のＭＯＳＦＥＴを用いたスイッチＳ５に置き換え、スイッチＳ３をｐｎｐ型のバイポーラトランジスタＳ６に置き換えたことを特徴とする。
【００４１】
電源ＶｃｃにはバイポーラトランジスタＳ４のコレクタが接続され、バイポーラトランジスタＳ４のエミッタはスイッチＳ５のソースに接続され、スイッチＳ５のドレインはバイポーラトランジスタＳ６のエミッタに接続され、バイポーラトランジスタＳ６のコレクタはグランドＧＮＤに接続されている。
【００４２】
次にこのように構成された実施例４に係るゲートドライブ回路の動作を図６及び図７に示す各部の動作波形図を参照しながら詳細に説明する。なお、図７に示すパルス信号ＰＬの位相は、図３に示すパルス信号ＰＬの位相に対して半周期分ずれている。
【００４３】
まず、時刻ｔ１において、パルス発生器１０からのパルス信号ＰＬがＬレベルとなると、スイッチＳ６がオンし、スイッチング素子Ｑ１のゲート電荷がスイッチＳ６を介してグランドＧＮＤに放電するので、スイッチング素子Ｑ１のゲートへの出力端子ＯＵＴの電圧がＧＮＤレベルとなる。
【００４４】
次に、スイッチＳ６がオンした時刻ｔ１から、遅延用抵抗Ｒ３とスイッチＳ５の寄生容量Ｃｇｓとによる時定数により所定時間だけ遅延された時刻ｔ２において、スイッチＳ５がオンする。
【００４５】
次に、時刻ｔ３において、パルス発生器１０からのパルス信号ＰＬがＨレベルとなると、スイッチＳ６がオフし、スイッチＳ４がオンし、スイッチＳ５が寄生容量Ｃｇｓと遅延用抵抗Ｒ３とによる時定数により時刻ｔ３〜ｔ４までオンしていると、即ち、オーバードライブ期間Ｔ１では、Ｖｃｃ→Ｓ４→Ｓ５→Ｑ１→ＧＮＤの経路で電流が流れる。このため、出力端子ＯＵＴの電圧は略Ｖｃｃの電圧に上昇する。このため、スイッチング素子Ｑ１は急速にオンする。
【００４６】
次に、時刻ｔ４〜ｔ５の電流制限期間Ｔ２では、スイッチＳ５，Ｓ６がオフして、スイッチＳ４のみがオンとなるので、Ｖｃｃ→Ｓ４→Ｒ４→Ｑ１→ＧＮＤの経路で電流が流れる。このため、出力端子ＯＵＴの電圧は中位のレベルに低下する。このため、スイッチング素子Ｑ１はオンし続ける。
【００４７】
このように実施例４に係るゲートドライブ回路によっても、実施例１に係るゲートドライブ回路と同様に動作し、同様な効果が得られる。また、既存のＭＯＳＦＥＴ用のゲートドライブ回路を僅かに変更するのみでゲートドライブ回路を実現することができるので、安価となる。
【００４８】
なお、本発明は、実施例１乃至４に係るゲートドライブ回路に限定されるものではない。実施例１乃至４に係るゲートドライブ回路のスイッチＳ１〜Ｓ３（又スイッチＳ４〜Ｓ６）は、図３に示す動作波形（又は図７に示す動作波形）で動作すれば、上述した半導体素子に限定されることなく、どのようなスイッチであっても良い。
【００４９】
また、実施例１乃至４に係るゲートドライブ回路では、スイッチＳ１（又はスイッチＳ４）とスイッチＳ３（又はスイッチＳ６）とが同時にオンオフ動作したが、例えば、スイッチＳ１（スイッチＳ４）のタイミングとスイッチＳ３（スイッチＳ６）のタイミングとの間にデットタイムを設けてオンオフ動作するようにしても良い。
【符号の説明】
【００５０】
１０  パルス発生器
Ｑ１，Ｑ２．Ｑ３  スイッチング素子
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６  スイッチ
Ｄ１，Ｄ２，Ｄ３，Ｄ５  ダイオード
Ｃｇｓ  寄生容量
Ｖｃｃ  電源
Ｒ１，Ｒ２  抵抗
Ｒ３  遅延用抵抗
Ｒ４  電流制限抵抗
ＩＣ１，ＩＣ２  集積回路
【図１】
2014039410.tif 000003
【図２】
2014039410.tif 000004
【図３】
2014039410.tif 000005
【図４】
2014039410.tif 000006
【図５】
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【図６】
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【図７】
2014039410.tif 000009
【図８】
2014039410.tif 000010
【図９】
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【図１０】
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