(57)【要約】【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体装置を提供することを課題する。【解決手段】本発明の半導体装置は、複数のセルを有し、各セルに対応する位置に引き回し用パッド電極が形成された引き回し配線が設けられ、各セルが、第１の電極に接続された第１のパッド電極と、第２の電極に接続された第２のパッド電極とを有して、各セルの検査結果に基づき、第１の電極と引き回し用パッド電極若しくは第２の電極との間に描画パターンが印刷処理により形成される。【選択図】図２８
2014039056.tif 000002
【特許請求の範囲】
【請求項１】
ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、
ウェーハに対してトリミング要否の検査を行う工程、
前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、
描画パターンを描画した後、脱気および低温アニールする工程、
脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および
平坦化した後、高温アニールする工程、
を有する半導体製造方法。
【請求項２】
導電性溶剤の射出時の射出領域径が溝部の幅に対して３０％以下である請求項１に記載の半導体製造方法。
【請求項３】
ウェーハにおける各チップにトリミング用の被描画パターン形成領域に所定の深さを有する溝部が形成され、前記溝部の側壁が５°以上の傾斜角を有して開口側が広くなるよう傾斜して、前記溝部の内部に導電性配線が形成された半導体装置。
【請求項４】
被描画パターン形成領域に形成される溝部が、ウェーハ面に形成された凸形状領域内に形成された請求項３に記載の半導体装置。
【請求項５】
ウェーハ状態において、各チップ面にパッシベーション膜から表出した少なくとも２つのトリミング用パッド電極が形成され、トリミングの要否検査の結果に基づき前記トリミング用パッド電極に対して描画パターンが印刷処理により形成された半導体装置。
【請求項６】
描画パターンが印刷処理される少なくとも２つのトリミング用パッド電極とそれぞれをつなぐ領域以外にパッシベーション膜が形成された請求項５に記載の半導体装置。
【請求項７】
描画パターンが印刷処理される少なくとも２つのトリミング用パッド電極から所定距離を有する領域以外にパッシベーション膜が形成された請求項６に記載の半導体装置。
【請求項８】
描画パターンが印刷処理される少なくとも２つのトリミング用パッド電極を囲む位置に溝が形成された請求項６または７に記載の半導体装置。
【請求項９】
描画パターンが印刷処理される少なくとも２つのトリミング用パッド電極を囲む位置に突起が形成された請求項６または７に記載の半導体装置。
【請求項１０】
描画パターンが印刷処理される少なくとも２つのトリミング用パッド電極間に溝が形成された請求項６または７に記載の半導体装置。
【請求項１１】
半導体装置が、複数のセルを有し、各セルに対応する位置に引き回し用パッド電極が形成された引き回し配線が設けられたＩＧＢＴチップであり、各セルが、第１の電極に接続された第１のパッド電極と、第２の電極に接続された第２のパッド電極とを有しており、各セルの検査結果に基づき前記第１の電極と前記引き回し用パッド電極若しくは前記第２の電極との間に描画パターンが印刷処理により形成されるよう構成された半導体装置。
【請求項１２】
半導体装置が、不揮発メモリであり、接地される静電シールド膜体がメモリ領域を覆うように印刷処理により形成され、前記静電シールド膜体を覆ってモールド加工された半導体装置。
【請求項１３】
半導体装置が、電力用半導体装置とロジック回路とをワンチップ上に集積した電力用集積回路装置であって、
高電位島分離領域の内部に形成されたロジック回路と高耐圧スイッチ素子とを電気的に接続するレベルシフト配線である導電性配線がパッシベーション膜上に描画パターンの印刷処理により形成された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路等の半導体装置を製造する半導体製造装置を用いた半導体製造方法、およびその半導体製造方法により製造された半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路(以下、ＩＣと略称する)は、ウェーハ上にＣＭＯＳ、バイポーラトランジスタなどの能動素子や、抵抗、キャパシタなどの受動素子を形成し、更にそれらを結線する金属配線を設けることにより種々の機能を形成してウェーハ製造工程が終了する。ウェーハ製造工程の終了後において、ＩＣ製品としての品質確認の検査、いわゆるウェーハテストがダイシングする前のウェーハ状態で行われる。このウェーハテストにおいて、あらかじめ設定した特性規格値を満足したＩＣが選定され、その特性規格値を満足しなかったＩＣはリジェクトされ廃棄される。特性規格値は、ＩＣの使用目的等を考慮してある程度の許容範囲を持って設定されている。
【０００３】
しかし、近年は、センサー用ＩＣにおける検出信号の感度向上を目的として、電力変換用ＩＣにおける変換効率の向上を目的として、特性規格値の許容範囲を極力狭くしてウェーハテストを行い、高品質のＩＣを得るべく検査が実施されている。しかし、特性規格値の許容範囲を狭くしてウェーハテストを行った場合、従来の半導体製造方法により製造されたＩＣではリジェクト（排出）される不良品が増加し、結果として製造コストの上昇を招いていた。
【０００４】
したがって、ウェーハテスト後において特性規格値を満足しなかったＩＣの特性値を調整（トリミング）して特性規格値の許容範囲内となる製品を作成することが今後はさらに重要で必要な技術となっている。そこで、各種の「トリミング技術」が提案されている。代表的な「トリミング技術」としては、レーザー光線で一部の配線を切断する「レーザートリミング」、ツェナーダイオードを強制的にアバランシェ破壊させフィラメントを形成して配線する「ツェナーザッピング（Zener Zapping）」、メモリ素子にディジタルデータを書き込むことにより回路特性を調節する「デジタルトリミング」、新しく電気回路配線を形成する「配線形成トリミング」等の技術がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２９１２５８号公報
【特許文献２】特開２００４−２７３６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように、ウェーハテスト後における「トリミング技術」としては各種技術が提案されているが、トリミング処理において高価な装置を必要としたり、不要となる可能性のある素子やトリミング用回路をウェーハにあらかじめ形成する必要があるため、製造コストの増大を招くという問題あった。
【０００７】
また、「配線形成トリミング」では、ウェーハテスト後においてテスト結果に応じた特別の描画パターンを薄膜に形成し、当該ウェーハの対応する位置にその薄膜を貼り付けて、トリミング用配線を形成している（例えば、特許文献１参照。）。しかし、このトリミング技術では精度高く配線することが非常に困難であり、高品質のＩＣを歩留まり高く製造することはできなかった。
【０００８】
さらに、「配線形成トリミング」としては、ウェーハにおいて電極端子群を表出する開口をあらかじめ形成しておき、トリミング時において対応する開口に対して金属ペーストを塗布して所望の電極端子同士を互いに接続し、その上に封止樹脂を塗布するトリミング技術が提案されている（例えば、特許文献２参照。）。しかし、上記のような従来の「配線形成トリミング」では、所望の電極端子群の上にある程度広い範囲に金属ペーストを塗布して金属ペースト層を形成し電気的に接続する構成であるため、繊細な調整は困難であった。また、電極端子上に塗布されて形成された金属ペースト層の剥離等を防止するために、金属ペースト層の上部にはかならず封止樹脂層を形成しなければならず、製造が容易ではなく、製造工程が複雑であった。
【０００９】
本発明は、半導体装置に対して所望の回路を印刷処理により容易に形成することが可能な半導体製造方法を提供することを課題とし、かつトリミング精度が高く、トリミングが容易な半導体製造方法およびこの半導体製造方法により得られる半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、
ウェーハに対してトリミング要否の検査を行う工程、
前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、
描画パターンを描画した後、脱気および低温アニールする工程、
脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および
平坦化した後、高温アニールする工程、を有する。このような工程を有する半導体製造方法は、ウェーハの被描画パターン形成領域に形成された溝部に対してクラックを発生させることなく精度高く描画パターンを印刷動作により形成することができる。
【００１１】
上記の本発明に係る半導体製造方法により製造された本発明に係る半導体装置は、ウェーハにおける各チップにトリミング用の被描画パターン形成領域に所定の深さを有する溝部が形成され、前記溝部の側壁が５°以上の傾斜角を有して開口側が広くなるよう傾斜して、前記溝部の内部に導電性配線が形成されている。このように構成された半導体製造装置は、ウェーハテスト後において、そのテスト結果に応じて描画パターンが印刷動作により容易に形成されるため、トリミング処理が容易な半導体装置となり高品質の半導体装置となる。
【００１２】
また、本発明に係る他の観点の半導体装置は、ウェーハ状態において、各チップ面にパッシベーション膜から表出した少なくとも２つのトリミング用パッド電極が形成され、トリミングの要否検査の結果に基づき前記トリミング用パッド電極に対して描画パターンが印刷処理により形成されている。このように構成された半導体製造装置は、ウェーハテスト後において、そのテスト結果に応じて描画パターンが印刷動作により形成される構成であるため、トリミング処理が容易な半導体装置となり高品質の半導体装置となる。
【００１３】
また、本発明に係るさらに他の観点の半導体装置は、複数のセルを有し、各セルに対応する位置に引き回し用パッド電極が形成された引き回し配線が設けられたＩＧＢＴチップであり、各セルが、第１の電極に接続された第１のパッド電極と、第２の電極に接続された第２のパッド電極とを有しており、各セルの検査結果に基づき前記第１の電極と前記引き回し用パッド電極若しくは前記第２の電極との間に描画パターンが印刷処理により形成されている。このように構成された半導体製造装置は、テスト結果に応じて印刷動作によりトリミングできる構成であるため、トリミング処理が容易なＩＧＢＴとなり高品質の半導体装置となる。
【００１４】
また、本発明に係るさらに他の観点の半導体装置は、不揮発メモリであり、接地される静電シールド膜体がメモリ領域を覆うように印刷処理により形成され、前記静電シールド膜体を覆ってモールド加工されている。このように構成された半導体製造装置は、高耐圧素子と同一チップ上に形成しても、モールド分極が生じるという不具合を防止することができる。
【００１５】
さらに、本発明に係るさらに他の観点の半導体装置は、電力用半導体装置とロジック回路とをワンチップ上に集積した電力用集積回路装置であって、高電位島分離領域の内部に形成されたロジック回路と高耐圧スイッチ素子とを電気的に接続するレベルシフト配線である導電性配線がパッシベーション膜上に描画パターンの印刷処理により形成されている。このように構成された半導体製造装置は、レベルシフト配線を描画パターンの印刷動作により形成されるため、容易に製造することが可能となる。
【発明の効果】
【００１６】
本発明によれば、ウェーハテスト後の半導体装置に対して所望の回路を容易に形成することが可能な半導体製造装置および半導体製造方法を提供することができる。また、ウェーハテスト後における「トリミング技術」を容易に行うことが可能な半導体製造装置、半導体製造方法、および半導体装置を提供することができる。
さらに、本発明によれば、信頼性の高い半導体装置を低コストで提供することが可能となる。
【００１７】
また、本発明によれば、導電性配線や絶縁性膜を形成するにあたり、導電特性や絶縁特性を安定化させると共に、溶剤とウェーハとの密着性を向上させて剥離等の不具合を解消し、配線形状や成膜形状の制御性を向上させた上でチップ面積の増大を招くことなく近傍の素子や回路配線との絶縁性を向上させることができる。
【００１８】
さらに、本発明によれば、ＩＣチップ構造に制約なく汎用性の高い技術で所望の配線をウェーハテスト後にＩＣチップ上に形成できるため、バラツキの少ない高品位なＩＣチップを得ることが出来ると共に、不良チップの救済が可能となるため、良品率が飛躍的に向上し、製造コストの大幅な低減を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係る実施の形態１の半導体製造装置における回路描画システムの構成を示すブロック図である。
【図２】実施の形態１における回路描画システムの印刷ヘッドの描画動作を示す説明図である。
【図３】実施の形態１における回路描画システムの印刷ヘッドの描画動作を示す説明図である。
【図４】本発明に係る実施の形態２の半導体製造装置において、下地ウェーハ１が凸形状を有する場合の回路描画システムの印刷ヘッドの描画動作を示す説明図である。
【図５】本発明に係る実施の形態２の半導体製造装置において、下地ウェーハ１が凹形状を有する場合の回路描画システムの印刷ヘッドの描画動作を示す説明図である。
【図６】本発明に係る実施の形態３の半導体製造装置において、下地ウェーハ１が凸形状を有する場合の回路描画システムの印刷ヘッドの描画動作を示す説明図である。
【図７】本発明に係る実施の形態３の半導体製造装置において、下地ウェーハ１が凹形状を有する場合の回路描画システムの印刷ヘッドの描画動作を示す説明図である。
【図８】本発明に係る実施の形態４の半導体製造装置において用いた導電性溶剤１１４としての導電粘性ワニスの組成例を示した分子構造図である。
【図９】実施の形態４における回路描画システムによる配線描画動作を示すフローチャートである。
【図１０】実施の形態４の回路描画システムにおいて、下地ウェーハ１に形成された溝部８を示す断面図である。
【図１１】実施の形態４の回路描画システムにおいて、下地ウェーハ１に形成された凸形状部１Ａを示す断面図である。
【図１２】本発明に係る実施の形態５の半導体製造装置において、ラダータイプ・レジスタ・ネットワークを有するＲ−２Ｒ回路方式による抵抗値トリミングの原理を示す回路図である。
【図１３】実施の形態５の回路描画システムにおいて、ウェーハテスト後のウェーハ状のＩＣチップに対してトリミングのための配線描画を行っているところを示す図である。
【図１４】図１３におけるＡ−Ａ’線による断面における印刷ヘッド１１１の射出状態を示す断面図である。
【図１５】実施の形態５の回路描画システムにおいて、トリミング用パッド電極９Ａと９Ｂとの間に導電性配線３が形成された状態を示す断面図である。
【図１６】本発明に係る実施の形態６の半導体製造装置において、半導体装置のトリミング処理の対象となる１組のパッド電極９，９を示す半導体装置の平面図である。
【図１７】（ａ）は図１６のＢ−Ｂ’線による断面図であり、（ｂ）は図１６のＣ−Ｃ’線による断面図である。
【図１８】（ａ）は、図１６に示した半導体装置のトリミング処理後の状態におけるＢ−Ｂ’線による断面図である。（ｂ）はＣ−Ｃ’線による断面図である。
【図１９】実施の形態６の半導体製造装置における、別の例を示す半導体装置の平面図である。
【図２０】（ａ）は、図１９の半導体装置におけるＢ−Ｂ’線による断面図であり、（ｂ）は図１９の半導体装置のトリミング処理後の状態におけるＢ−Ｂ’線による断面図である。
【図２１】本発明に係る実施の形態７の半導体装置の平面図である。
【図２２】（ａ）は図２１におけるＥ−Ｅ’線による断面図であり、（ｂ）は図２１の半導体装置における所望の描画パターンとなるパッド電極９，９に対して溶剤を塗布した状態を示す断面図である。
【図２３】本発明に係る実施の形態８の半導体装置の平面図である。
【図２４】図２３におけるＦ−Ｆ’線による断面図であり、（ａ）は図２３の半導体装置に溶剤を塗布する前の状態を示しており、（ｂ）は図２３の半導体装置に溶剤を塗布した状態を示している。
【図２５】本発明に係る実施の形態９の半導体装置の平面図である。
【図２６】実施の形態９の半導体装置における描画パターンに対するトリミング処理前の状態を示しており、（ａ）は図２５におけるＧ−Ｇ’線による断面図であり、（ｂ）はＨ−Ｈ’線による断面図である。
【図２７】実施の形態９の半導体装置のトリミング処理後の状態を示しており、（ａ）は図２５の半導体装置におけるＧ−Ｇ’線による断面図であり、（ｂ）は図２５の半導体装置におけるＨ−Ｈ’線による断面図である。
【図２８】本発明に係る実施の形態１０の半導体装置であるＩＧＢＴのチップの平面図である。
【図２９】図２８に示すＩＧＢＴチップの等価回路である。
【図３０】実施の形態１０の半導体装置であるＩＧＢＴにおける効果を示すグラフである。
【図３１】一般的な不揮発メモリのＥＰＲＯＭ（Erasable Programmable Read Only Memory）を示す断面図である。
【図３２】ＥＰＲＯＭが高耐圧素子と同一チップ上に形成され、モールド樹脂によりパッケージングされた状態を示す断面図である。
【図３３】本発明に係る実施の形態１１のＥＰＲＯＭの構成を示す断面図である。
【図３４】従来の電力用集積回路装置を示す平面図である。
【図３５】図３４におけるＡ−Ａ’線による断面図である。
【図３６】図３４におけるＢ−Ｂ’線による断面図である。
【図３７】図３４におけるＣ−Ｃ’線による断面図である。
【図３８】本発明に係る実施の形態１２の半導体装置であるＨＶＩＣの構造を示す断面図である。
【図３９】本発明の半導体装置において複数のトリミング用のパッド電極が形成された例を示す平面図である。
【図４０】図３９に示した半導体装置に２つのパッド電極９Ａと９Ｂの間に絶縁性溶剤が射出され絶縁性膜体４が形成された状態を示す平面図である。
【図４１】図４０に示した半導体装置の被描画パターン形成領域となる全面に導電性溶剤を塗布して導電性膜体３を形成した状態を示す平面図である。
【図４２】（ａ）は図４０のＡ−Ａ’線による断面図であり、（ｂ）は図４０のＢ−Ｂ’線による断面図であり、（ｃ）は図４１のＣ−Ｃ’線による断面図であり、および（ｄ）は図４１のＤ−Ｄ’線による断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明に係る半導体製造装置、半導体製造方法、および半導体装置の好適な実施の形態を添付の図面を参照しつつ説明する。
【００２１】
《実施の形態１》
図１は本発明に係る実施の形態１の半導体製造装置における回路描画システムの構成を示すブロック図である。図１に示す半導体製造装置における回路描画システムは、ウェーハテスト後においてウェーハ上に所望の回路を形成する描画パターンを印刷するための装置である。実施の形態１の半導体製造装置により製造される半導体装置は半導体集積回路（以下、ＩＣと略称する。）である。
【００２２】
実施の形態１の半導体製造装置における回路描画システムは、主にウェーハ状態における各ＩＣチップの特性値を測定し、トリミングすべきＩＣチップの位置データや該当するＩＣチップにおけるトリミング量（描画パターン）等のトリミングデータを決定するウェーハテスト部１００と、ウェーハテスト部１００において決定したトリミングデータに基づき当該ウェーハ１上に所望の回路を印刷する描画パターン印刷部１１０と、当該ウェーハ１におけるＩＣチップの基本情報等を保持する記憶部であるデータベース部１２０とを有して構成されている。
【００２３】
ウェーハテスト部１００においては、通常のウェーハテストを行い、ウェーハにおける各ＩＣチップに関するデータを検出する。ＩＣチップに関するデータとしては、例えば、各ＩＣチップの位置を示す座標データと、それぞれのＩＣチップから得られた初期特性値データ等であり、これらの検出されたデータのそれぞれは関連づけてウェーハテスト部１００において記録される。また、ウェーハテスト部１００においては、データベース部１２０に記憶されているＩＣチップの基本情報を読み込み、この基本情報と各ＩＣチップに関する検出された初期特性値データ等とを比較する。その比較結果が各ＩＣチップの座標データと関連づけて記憶される。そのとき、各ＩＣチップのトリミングの要否およびトリミングが必要なＩＣチップに対する描画パターンが決定される。なお、各ＩＣチップの検出された初期特性値データにおいて、規格から大きくはずれてトリミング処理では調整できないＩＣチップに対しては、後の製造工程において、不良品として識別できるよう当該ＩＣチップの表面にＮＧマークが刻印される。
【００２４】
データベース部１２０には、対象となるウェーハにおける各ＩＣチップの基本情報等があらかじめ記憶されているが、基本情報等としては、検出された初期特性値に対応するトリミングのための各種描画パターン、ウェーハにおけるＩＣチップパターンを認識するための基準画像情報、各描画パターンに対応するＩＣチップにおける印刷位置情報があり、これらの情報は事前にデータベース部１２０に入力され記憶されている。
【００２５】
描画パターン印刷部１１０においては、ウェーハテスト部１００から送信されたトリミングデータに基づきトリミングが必要なＩＣチップに対して描画パターンの印刷処理を行う。ウェーハテスト部１００から描画パターン印刷部１１０に送信されるトリミングデータとしては、トリミングが必要なＩＣチップの座標データと、そのＩＣチップにおける必要なトリミング量を示す描画パターンデータである。
【００２６】
描画パターン印刷部１１０は、ウェーハ上のＩＣチップにトリミングのための描画パターンを印刷する印刷ヘッド１１１と、ウェーハ上のＩＣチップ表面の画像を取り込むチップ座標認識部１１２と、各種情報に基づき印刷ヘッド１１１に対して該当するウェーハのＩＣチップ表面に描画パターンを印刷する制御部１１３とを有して構成される。
チップ座標認識部１１２は、ウェーハ上のＩＣチップ表面の画像を取り込むことにより、各ＩＣチップの位置を特定する。チップ座標認識部１１２において用いられる画像認識処理は、ＣＣＤを用いた画像処理によりウェーハを撮像して、その撮像パターンを分析して各ＩＣチップの位置を認識するものである。
【００２７】
制御部１１３は、ウェーハテスト部１００から送信されたＩＣチップ毎のトリミングデータと、チップ座標認識部１１２から送信される当該ウェーハに関する画像データと、データベース部１２０から送信される当該ウェーハに関するＩＣチップパターンデータや配線データ等を取得する。制御部１１３は、当該ウェーハにおける該当する各ＩＣチップに対するトリミングのための所望の描画パターンのデータを印刷ヘッド１１１へ送り、印刷ヘッド１１１を駆動制御する。すなわち、制御部１１３は当該ウェーハにおいて印刷する場所を撮像パターンによる画像データに基づき特定し、印刷ヘッド１１１に対して印刷データを提供する。印刷ヘッド１１１は、指定された描画パターンを非接触で電子的な印刷により形成することができるインクジェット方式が用いられている。
【００２８】
以下、本発明の半導体製造装置および半導体製造方法に用いられる描画パターン印刷部１１０について詳細に説明する。
図２は実施に形態１の半導体製造装置における描画パターン印刷部１１０の印刷ヘッド１１１を用いてウェーハ１上に描画パターンを形成している状態を示す図である。図２において説明を容易なものとするため各部の形状を拡大して示しており、実際のものとは異なる形状である。以下の説明において、ウェーハテストの結果、トリミングが必要なＩＣチップを有するウェーハ部分を下地ウェーハ１とする。
【００２９】
図２に示すように、印刷ヘッド１１１には３つのノズル１１１Ａ，１１１Ｂ，１１１Ｃが実質的に同一方向を向いて配設されている。すなわち、実施の形態１における３本のノズル１１１Ａ，１１１Ｂ，１１１Ｃの射出方向が略並行となるよう配設されており、各ノズル１１１Ａ，１１１Ｂ，１１１Ｃは一体的に形成されている。このため、ウェーハテストの結果、トリミングすべきとなった下地ウェーハ１上を印刷ヘッド１１１がスキャン動作するとき、最初に第３のノズル１１１Ｃがスキャンし、その軌跡に沿って第２のノズル１１１Ｂがスキャンし、そして最後に同じ軌跡をなぞって第１のノズル１１１Ａがスキャンするよう配設されている。印刷ヘッド１１１が上記のスキャン動作をするとき、第１のノズル１１１Ａからは導電性溶剤１１４が射出され、第２のノズル１１１Ｂからは絶縁性溶剤１１５が射出され、そして第３のノズル１１１Ｃからは界面処理液である前処理液１１６が射出されるよう構成されている。
【００３０】
図２に示すように、上記のように構成された印刷ヘッド１１１が下地ウェーハ１上に配置され、印刷ヘッド１１１は制御部１１３からの制御指令に基づいて下地ウェーハ１上をスキャンして、所望の描画パターンである配線パターンが下地ウェーハ１上に描画される。この描画動作において、初めに第３のノズル１１１Ｃから所定の下地ウェーハ１上に前処理液１１６が射出される。前処理液１１６としてはシランカップリング剤等のシリコン親和性の高い界面活性剤が用いられており、下地ウェーハ１の表面と第１のノズル１１１Ａから射出される導電性溶剤１１４による導電性配線との密着性を向上させている。このように、第３のノズル１１１Ｃから前処理液１１６であるシリコン親和性の高い界面活性剤が射出された後に、その軌跡に沿ってその直後に第１のノズル１１１Ａから導電性溶剤１１４が射出されて、所望の配線パターンが下地ウェーハ１の表面に確実に描画される。
【００３１】
さらに、図３に示すように、実施の形態１における印刷ヘッド１１１においては、第２のノズル１１１Ｂから射出される絶縁性溶剤１１５を用いて絶縁性膜による描画が可能である。印刷ヘッド１１１が下地ウェーハ１上に配置され、印刷ヘッド１１１は制御部１１３からの制御指令に基づいて下地ウェーハ１上をスキャンして、所望の絶縁膜によるパターンが下地ウェーハ１上に描画される。この描画動作において、初めに第３のノズル１１１Ｃから所定の下地ウェーハ１上に前処理液１１６が射出される。シリコン親和性の高い界面活性剤である前処理液１１６は、下地ウェーハ１の表面と第２のノズル１１１Ｂから射出される絶縁性溶剤１１５による絶縁性膜との密着性を向上させている。このように、第３のノズル１１１Ｃから前処理液１１６であるシリコン親和性の高い界面活性剤が射出された後に、その軌跡に沿ってその直後に第２のノズル１１１Ｂから絶縁性溶剤１１５が射出されて、所望の絶縁パターンが下地ウェーハ１表面に描画される。
【００３２】
実施の形態１の半導体製造装置においては、前処理液１１６が吐出された直後にその上面に導電性溶剤１１４または絶縁性溶剤１１５が射出される構成であるため、前処理液１１６の蒸散等による下地ウェーハ１における成膜間界面性状の変化を抑制することができ、所望の描画が可能となる。
【００３３】
なお、実施の形態１の半導体製造装置における印刷ヘッド１１１の描画サイズは、約６００ｄｐｉであり、約４３μｍ以上の所望の太さの線が形成される。印刷ヘッド１１１によればＩＣチップ上のパッシベーション膜上にも所望のパターンを確実に描画することができる。したがって、実施の形態１の半導体製造装置においては所望の描画パターンである配線パターンや絶縁パターンを該当するＩＣチップ表面に確実に形成することができ、高精度のトリミングを行うことが可能となる。
第１のノズル１１１Ａから射出される導電性溶剤１１４としては、導電性ポリマーが用いられている。このように導電性ポリマーを用いることにより、実施の形態１における精密な描画パターンを確実に形成(印刷)することが可能となる。
以上のように構成された実施の形態１の半導体製造装置においては、ウェーハにおける各ＩＣチップにおいて特殊なトリミング用の構造を形成する必要が無く、半導体装置の製造コストの大幅な低減が図れるとともに、汎用性の高い半導体製造装置を提供することが可能となる。
【００３４】
一般的なインクジェット方式による印刷技術においては、印刷パターンの膜体と下地との密着性において十分でない場合があり、下地表面の凸凹形状や印刷パターンの膜厚の増加によるストレスの影響を受けて密着不良や剥離等を誘発することがある。また、インクジェット方式においては射出時の飛散等によるパターンの不整合を修正する工程が無いため、密着不良や剥離等が生じた場合において修正することが不可能である。したがって、一般的なインクジェット方式により印刷パターンを形成する場合においては、下地の凸凹形状や成膜材料と下地との間の馴染み具合の違いがそのまま印刷パターンの不整合となって現れていた。さらに、一般的なインクジェット方式による印刷技術では、成膜溶剤を下地表面に単に吐出して塗布することが目的であるため、印刷パターンの成膜形状を制御するような構成ではなかった。
【００３５】
本発明に係る実施の形態１の半導体製造装置における回路描画システムでは、ウェーハ状態における各ＩＣチップの特性値を測定し、該当する各ＩＣチップにおけるトリミングデータを決定し、そのトリミングデータに基づき当該ＩＣチップ面１上に所望の描画パターンを印刷するよう構成されている。このような描画パターンを形成するために、実施の形態１の半導体製造装置においては、特殊な構成を有する印刷ヘッド１１１により前処理液１１６を指定された描画パターンに沿って所望の線の太さを有して描画し、その直後に導電性溶剤１１４または絶縁性溶剤１１５を前処理液１１６により形成された描画パターンの軌跡に沿って、前処理液１１６の線上に確実に射出されている。
【００３６】
したがって、実施の形態１の半導体製造装置における回路描画システムにおいては、前処理液１１６が導電性溶剤１１４または絶縁性溶剤１１５による描画パターンの形成前にウェーハ下地１上に射出されているため、ウェーハ下地１の表面における凸凹形状は前処理液１１６に覆われて平坦面となっており、導電性溶剤１１４または絶縁性溶剤１１５による描画パターンの膜体とウェーハ下地１との密着性は常に良好なものとなっている。したがって、描画パターンがウェーハ下地１の表面と確実に密着しているため、描画パターンの膜厚を増加させても密着不良や剥離等を誘発することがなく、信頼性の高い回路描画システムとなる。
また、実施の形態１の半導体製造装置における回路描画システムにおいては、３つのノズルを並行に設けて、各ノズルから所望の線形状となる溶剤などを同じ軌跡に沿って順次射出する構成であるため、ウェーハテスト後のトリミングデータに基づき、該当するＩＣチップに対して高精度にトリミング処理することが可能となり、ウェーハの歩留まりを飛躍的に向上させることが可能となる。
【００３７】
以上のように、本発明に係る実施の形態１の半導体製造装置における回路描画システムでは、印刷ヘッド１１１は３つのノズル１１１Ａ，１１１Ｂ，１１１Ｃを有する構成で説明したが、印刷ヘッド１１１には少なくとも第１のノズル１１１Ａと第３のノズル１１１Ｃが一体的に形成されていてもよい。このように構成された回路描画システムにおいて、印刷ヘッド１１１は下地ウェーハ１上をスキャンして描画パターンの情報に対応して前処理液１１６が第３のノズル１１１Ｃから射出され、その直後に、その軌跡に沿って導電性溶剤１１４が射出されて導電性配線３が形成される。このとき、前処理液１１６にはシランカップリング剤等のシリコン親和性の高い界面活性剤が用いられているため、導電性配線３と下地ウェーハ１との密着性が向上している。また、前処理液１１６が射出された直後に導電性溶剤１１４が射出される構成であるため、前処理液１１６の蒸散等による下地ウェーハ１と成膜間の界面性状の変化を抑制することができる。
【００３８】
同様に、実施の形態１の半導体製造装置における回路描画システムでは、下地ウェーハ１上に配置される印刷ヘッド１１１には少なくとも第２のノズル１１１Ｂと第３のノズル１１１Ｃが一体的に形成されていてもよい。このように構成された回路描画システムにおいて、印刷ヘッド１１１は下地ウェーハ１上をスキャンして描画パターン情報に対応したタイミングで前処理液１１６が第３のノズル１１１Ｃから射出され、その直後に、その軌跡に沿って絶縁性溶剤１１５が射出されて絶縁性配線４が形成される。このとき、前処理液１１６はシランカップリング剤等のシリコン親和性の高い界面活性剤が用いられているため、絶縁性膜４との下地ウェーハ１との密着性が向上している。また、絶縁性溶剤１１５は例えばシリコンラダーポリマーを用いることで厚膜化に伴うストレスの増大を緩和させることが可能であり、且つクラック等の不具合を防止することができる。また、前処理液１１６が射出された直後に絶縁性溶剤１１５が射出される構成であるため、前処理液１１６の蒸散等による下地と成膜との間の界面性状の変化を抑制することができる。
【００３９】
《実施の形態２》
以下、本発明に係る実施の形態２の半導体製造装置について説明する。実施の形態２の半導体製造装置は前述の実施の形態１の半導体製造装置における回路描画システムの描画パターン印刷部１１０の構成が異なるものである。特に、描画パターン印刷部１１０における印刷ヘッド１１１の構成が異なっている。したがって、実施の形態２の半導体製造装置における印刷ヘッドの符号に２１１を付して説明し、その他の構成において実施の形態１と同じ機能、構成を有するものには同じ符号を付して、その説明は実施の形態１の説明を適用する。
【００４０】
実施の形態２の半導体製造装置における回路描画システムは、前述の実施の形態１における回路描画システムと同様に、ウェーハテスト部１００と、描画パターン印刷部１１０と、データベース部１２０とを有して構成されている。ただし、図４に示すように、描画パターン印刷部１１０の印刷ヘッド２１１の構成が異なっている。
図４は、実施の形態２の半導体製造装置における回路描画システムを用いて、導電性配線３または絶縁性膜４を形成する被描画パターン形成領域として下地ウェーハ１に凸形状の凸部１Ｐが形成されている場合の描画動作を示す説明図である。図５は、実施の形態２における回路描画システムを用いて、導電性配線３または絶縁性膜４を形成する被描画パターン形成領域として下地ウェーハ１に凹形状の凹部１Ｈが形成されている場合の描画動作を示す説明図である。
【００４１】
図４および図５に示すように、実施の形態２の半導体製造装置における印刷ヘッド２１１には３つのノズル２１１Ａ，２１１Ｂ，２１１Ｃの他にウェーハ下地１の表面（印刷面）までの距離を検出する第１のセンサー２１２が設けられている。第１のセンサー２１２は超音波センサーであり、印刷ヘッド２１１の実質的なノズル先端からウェーハ下地の印刷面までの距離を検出する。この第１のセンサー２１２は超音波センサーでなくレーザー光を用いた距離検出素子を用いても良い。印刷ヘッド２１１における３本のノズル２１１Ａ，２１１Ｂ，２１１Ｃは、実施の形態１と同様に、その射出方向が略並行となるよう設けられており、第１のセンサー２１２と合わせて一体的に形成されている。したがって、ウェーハテストされた結果、トリミングすべきとなった下地ウェーハ１上を印刷ヘッド２１１がスキャン動作するとき、最初に第１のセンサー２１２が下地ウェーハ１の印刷面までの距離を検出し、その後第３のノズル２１１Ｃがスキャンし、その軌跡に沿って第２のノズル２１１Ｂがスキャンし、そして最後に同じ軌跡に沿って第１のノズル２１１Ａがスキャンするよう配設されている。印刷ヘッド２１１がスキャン動作するとき、第１のノズル２１１Ａからは導電性溶剤１１４が射出され、第２のノズル２１１Ｂからは絶縁性溶剤１１５が射出され、そして第３のノズル２１１Ｃからは前処理液１１６が射出されるよう構成されている。
【００４２】
図４および図５に示すように、上記のように構成された印刷ヘッド２１１が指定された下地ウェーハ１上に配置され、印刷ヘッド２１１は制御部（図１の制御部１１３参照）からの制御指令に基づいて下地ウェーハ１上をスキャンして、所望の描画パターンが下地ウェーハ１上に描画される。この描画動作において、初めに第１のセンサー２１２が下地ウェーハ１の印刷面までの距離を検出し、所定の距離となるよう制御される。そして、指定された描画パターンの情報に基づき、印刷ヘッド２１１は第３のノズル２１１Ｃから所定の下地ウェーハ１上の被描画パターン形成領域に前処理液１１６を射出し、下地ウェーハ１表面と第１のノズル２１１Ａから射出される導電性溶剤１１４による導電性配線との密着性を向上させている。このように、第３のノズル２１１Ｃから前処理液１１６であるシリコン親和性の高い界面活性剤が射出された後に、その軌跡に沿ってその直後に第１のノズル２１１Ａから導電性溶剤１１４が射出されて、導電性配線３となる所望の描画パターンが下地ウェーハ１の被描画パターン形成領域に確実に描画される。
【００４３】
なお、図４および図５においては、第１のノズル２１１Ａから導電性溶剤１１４が射出されて、導電性配線３の描画パターンが下地ウェーハ１上に形成される場合について説明したが、前処理被液１１６を射出した後に絶縁性溶剤１１５を射出して絶縁性膜４を形成することも可能である。この描画動作においても、同様に、初めに第１のセンサー２１２が下地ウェーハ１の印刷面までの距離を検出し、所定の距離となるよう制御されて、絶縁性被膜４となる所望の描画パターンが下地ウェーハ１の被描画パターン形成領域に確実に描画される。
【００４４】
本発明に係る実施の形態２の半導体製造装置における回路描画システムでは、印刷ヘッド２１１は３つのノズル２１１Ａ，２１１Ｂ，２１１Ｃと第１のセンサー２１２が一体的に形成されている構成で説明したが、描画パターンを形成すべき凸部１Ｐまたは凹部１Ｈの被描画パターン形成領域に配置される印刷ヘッド２１１には、少なくとも第１のノズル２１１Ａと第３のノズル２１１Ｃと共に第１のセンサー２１２が一体的に構成されていてもよい。このように構成された回路描画システムにおいて、第１のセンサー２１２は超音波またはレーザー光等を用いて印刷ヘッド２１１と下地ウェーハ１の印刷面との距離を測定できる機能を有しており、第１のセンサー２１２が測定した距離情報は、制御部（図１の制御部１１３を参照）にフォードバックされ、下地ウェーハ１と印刷面との距離が一定に保持され、下地ウェーハ１の形状によらず安定した射出制御を行うことが可能となる。
【００４５】
実施の形態２の半導体製造装置における回路描画システムにおいては、描画パターンの情報に基づいて前処理液１１６が第３のノズル２１１Ｃから射出されて、被描画パターン形成領域に前処理液被膜２が形成され、そしてその前処理液被膜２上に導電性溶剤１１４または絶縁性溶剤１１５が射出されて、所望の導電性配線３または絶縁性膜４が形成される。このとき、前処理液１１６はシランカップリング剤等シリコン親和性の高い界面活性剤が用いられているため、導電性配線３または絶縁性膜４の下地ウェーハ１との密着性が向上している。
また、前処理液１１６が射出された直後に導電性溶剤１１４または絶縁性溶剤１１５が射出されるため、前処理液１１６の蒸散等による下地ウェーハ１の印刷面と成膜との間の界面性状の変化を抑制することができる。
【００４６】
実施の形態２の半導体製造装置における回路描画システムでは、印刷ヘッド２１１は少なくとも第２のノズル２１１Ｂと第３のノズル２１１Ｃと共に第１のセンサー２１２が一体的に形成されてもよい。このように構成された場合には、第１のセンサー２１２は印刷ヘッド２１１と下地ウェーハ１の印刷面との距離を測定し、その距離情報を制御部（図１の制御部１１３を参照）にフォードバックし、下地ウェーハ１と印刷面との距離が一定に保持される。そして、指定された描画パターンの情報に基づいて前処理液１１６が第３のノズル２１１Ｃから射出されて前処理液被膜が形成され、その前処理液被膜の上に絶縁性溶剤１１５が射出されて絶縁性配線４が形成される。
【００４７】
以上のように、実施の形態２の半導体製造装置における印刷ヘッド２１１は、３つのノズル２１１Ａ，２１１Ｂ，２１１Ｃと第１のセンサー２１２が一体的に形成されている構成の他に、第１のノズル２１１Ａと第３のノズル２１１Ｃと第１のセンサー２１２の構成、第２のノズル２１１Ｂと第３のノズル２１１Ｃと第１のセンサー２１２の構成でもよく、その使用目的に応じて適切な構成が選ばれる。
【００４８】
《実施の形態３》
以下、本発明に係る実施の形態３の半導体製造装置について説明する。実施の形態３の半導体製造装置は前述の実施の形態１の半導体製造装置における回路描画システムの描画パターン印刷部１１０の構成が異なるものである。特に、描画パターン印刷部１１０における印刷ヘッド１１１の構成が異なっている。したがって、実施の形態３の半導体製造装置における印刷ヘッドの符号に３１１を付して説明し、その他の構成において実施の形態１と同じ機能、構成を有するものには同じ符号を付して、その説明は実施の形態１の説明を適用する。
【００４９】
実施の形態３の半導体製造装置における回路描画システムは、前述の実施の形態１における回路描画システムと同様に、ウェーハテスト部１００と、描画パターン印刷部１１０と、データベース部１２０とを有して構成されている。ただし、図６に示すように、描画パターン印刷部１１０の印刷ヘッド３１１の構成が異なっている。
図６は、実施の形態３の半導体製造装置における回路描画システムを用いて、導電性配線３または絶縁性膜４を印刷する被描画パターン形成領域として下地ウェーハ１に凸形状の凸部１Ｐが形成されている場合の描画動作を示す説明図である。図７は、実施の形態３における回路描画システムを用いて、導電性配線３または絶縁性膜４を印刷する被描画パターン形成領域として下地ウェーハ１に凹形状の凹部１Ｈが形成されている場合の描画動作を示す説明図である。
【００５０】
図６および図７に示すように、実施の形態３の半導体製造装置における印刷ヘッド３１１には３つのノズル３１１Ａ，３１１Ｂ，３１１Ｃとウェーハ下地１の表面（印刷面）までの距離を検出する第１のセンサー３１２の他に第２のセンサー３１３が設けられている。第２のセンサー３１３は超音波センサーであり、印刷ヘッド３１１の実質的なノズル先端から射出された溶剤表面までの距離、すなわち実質的な導電性配線３または絶縁性膜４の表面までの距離を検出する。この第２のセンサー３１３は超音波センサーでなくレーザー光を用いた距離検出素子を用いても良い。印刷ヘッド３１１における３本のノズル３１１Ａ，３１１Ｂ，３１１Ｃは、実施の形態１と同様に、その射出方向が略並行となるよう設けられており、第１のセンサー３１２および第２のセンサー３１３と合わせて一体的に形成されている。したがって、ウェーハテストされた結果トリミングすべきとなった下地ウェーハ１上を印刷ヘッド３１１がスキャン動作するとき、最初に第１のセンサー３１２が下地ウェーハ１の印刷面までの距離を検出し、その軌跡に沿って、第３のノズル３１１Ｃ、第２のノズル３１１Ｂ、第１のノズル３１１Ａが順次にスキャンし、そして最後に第２のセンサー３１３が成膜表面までの距離を計測するよう配設されている。印刷ヘッド３１１のスキャン動作において、第１のノズル３１１Ａからは導電性溶剤１１４が射出され、第２のノズル３１１Ｂからは絶縁性溶剤１１５が射出され、そして第３のノズル３１１Ｃからは前処理液１１６が射出されるよう構成されている。
【００５１】
図６および図７に示すように、上記のように構成された印刷ヘッド３１１が指定された下地ウェーハ１上に配置され、印刷ヘッド３１１は制御部（図１の制御部１１３参照）からの制御指令に基づいて下地ウェーハ１上をスキャンして、所望のパターンが下地ウェーハ１上に描画される。この描画動作において、初めに第１のセンサー３１２が下地ウェーハ１の印刷面までの距離（Ａ）を計測し、印刷ヘッド３１１が所定の位置となるよう制御される。そして、第３のノズル３１１Ｃから下地ウェーハ１上の被描画パターン形成領域に前処理液１１６が射出され、下地ウェーハ１の表面と第１のノズル３１１Ａから射出される導電性溶剤１１４による導電性配線３との密着性を向上させている。このように、第３のノズル３１１Ｃから前処理液１１６であるシリコン親和性の高い界面活性剤が射出された後に、その軌跡に沿ってその直後に第１のノズル３１１Ａから導電性溶剤１１４が射出されて、導電性配線３となる所望の描画パターンが下地ウェーハ１の被描画パターン形成領域に確実に描画される。
【００５２】
さらに、実施の形態３における回路描画システムにおいては、第２のセンサー３１３により印刷ヘッド３１１の先端から導電性配線３の実質的な表面までの距離（Ｂ）が計測され、その計測情報が制御部に伝送されている。制御部においては、計測された距離（Ａ）と距離（Ｂ）の差分により導電性配線３の膜厚を検知して、所望の膜厚となるよう制御している。この制御においては第１のノズル３１１Ａからの導電性溶剤１１４の射出量が制御される。
【００５３】
なお、図６および図７においては、第１のノズル３１１Ａから導電性溶剤１１４が射出されて、導電性配線３の描画パターンが下地ウェーハ１上に形成される場合について説明したが、前処理被液１１６を射出した後に絶縁性溶剤１１５を射出して絶縁性膜４を形成することも可能である。この描画動作においても、同様に、初めに第１のセンサー３１２が下地ウェーハ１の印刷面までの距離を検出し、印刷ヘッド３１１が所定の距離となるよう制御されるとともに、第２のセンサー３１３により印刷ヘッド３１１の先端から導電性配線３の実質的な表面までの距離（Ｂ）が計測され、絶縁性被膜４が所望の描画パターンで下地ウェーハ１の被描画パターン形成領域に確実に描画される。
【００５４】
以上のように、本発明に係る実施の形態３の半導体製造装置における回路描画システムでは、下地ウェーハ１上における被描画パターン形成領域である凸部１Ｐまたは凹部１Ｈをスキャン動作する印刷ヘッド３１１は、少なくとも第１のノズル３１１Ａ、第２のノズル３１１Ｂ、第３のノズル３１１Ｃの３つのノズルと共に第１のセンサー３１２および第２のセンサー３１３が一体的に構成されている。第１のセンサー３１２は超音波やレーザー光等を用いることにより、印刷ヘッド３１１と下地ウェーハ１の被描画パターン形成領域と間の距離を計測する機能を有している。計測された距離情報（Ａ）は制御部にフォードバックされて、印刷ヘッド３１１と下地ウェーハ１との距離を一定に保持するよう制御され、下地ウェーハ１における被描画パターン形成領域の形状によらず安定した射出制御を行うことができる。
【００５５】
実施の形態３に係る実施の形態３の半導体製造装置における回路描画システムは、描画パターンの情報に基づいて前処理液１１６が被描画パターン形成領域に第３のノズル３１１Ｃから射出された後、導電性溶剤１１４または絶縁性溶剤１１５が射出されて、指定された下地ウェーハ１上に導電性配線３または絶縁性膜４が形成されよう構成されている。このとき、前処理液１１６はシランカップリング剤等のシリコン親和性の高い界面活性剤が用いられているため、導電性配線３または絶縁性膜４と下地ウェーハ１との密着性が向上している。
【００５６】
また、実施の形態３における回路描画システムでは、前処理液１１６が射出された直後に導電性溶剤１１４または絶縁性溶剤１１５がその上に射出されるよう構成されているため、前処理液の蒸散等による下地ウェーハ１と成膜との間の界面性状の変化を抑制することができる。
さらに、実施の形態３の半導体製造装置における回路描画システムでは、第２のセンサー３１３が超音波またはレーザー光等を照射することによって印刷ヘッド３１１と導電性配線３の表面または絶縁性膜４の表面との間の距離を測定する構成であるため、第１のセンサー３１２により計測された情報と合わせてフォードバックすることにより成膜膜厚を確実にモニタリングすることができる。
【００５７】
《実施の形態４》
以下、本発明に係る実施の形態４の半導体製造装置について説明する。実施の形態４の半導体製造装置は前述の実施の形態１から３の半導体製造装置の回路描画システムにおいて用いる導電性溶剤の具体例である。以下の説明においては、前述の図２に示した実施の形態１の半導体製造装置の構成を用いて説明するが、実施の形態４において用いた導電性溶剤は前述のいずれの実施の形態においても適用可能である。
【００５８】
以下、実施の形態４の半導体製造装置の回路描画システムにおいて用いた導電性溶剤について説明する。
実施の形態４の半導体製造装置において用いた導電性溶剤１１４としては、導電粘性ワニスが用いられている。図８は導電粘性ワニスの組成例を示した分子構造図である。本組成例は導電性素材であるカーボンナノチューブ７を成膜母材であるシリコンラダーポリマー５中に均一に分散させている。このように導電性溶剤１１４として図８に示した導電粘性ワニスを用いることにより、平坦性と低ストレス性を確保しており、厚膜成膜に対応できるように、シランカップリング剤６によって界面結合を強化している。
実施の形態４において用いるカーボンナノチューブ７は予め高純度に精製されていることが好ましく、すなわち化学気相成長法（ＣＶＤ法）による生成後に大気中にて５００〜６００℃程度の温度によるアニール工程を加え、濃硫酸と濃硝酸の混合液に浸漬させた上で遠心分離機によりアモルファスカーボン等の不純物を除去することが好ましい。
【００５９】
シリコンラダーポリマー５の構造一般式は、図８に示されるように、Ｓｉ−Ｏ結合を主鎖とし、側鎖に種々の官能基を設定できる特徴を有している。例えば、Ｒ１とＲ２はアリール基、水素原子、脂肪族アルキル基又は不飽和結合を有する官能基であり、同種および異種を問わない。Ｒ３、Ｒ４、Ｒ５及びＲ６はアリール基、水素原子、脂肪族アルキル基、トリアルキルシリル基又は不飽和結合を有する官能基であり、同種および異種を問わない。また、重量平均分子量は１０００以上である。
シランカップリング剤６は、主鎖６Ａがシロキサン結合を有しており、一方の側鎖６Ｂにカーボンナノチューブ親和性基であるアミノ基を有することにより、このアミノ基がアンカー部としてカーボンナノチューブ７と結合しており、もう一方の側鎖６Ｃにシリコンラダーポリマー５と親和機能を有する官能基、例えば水酸基、カルボキシル基、カルボニル基、エステル基等、またはこの官能基から構成される重合体を構成している。
【００６０】
シランカップリング剤６と精製したカーボンナノチューブ７とを混合させることにより、両者の吸着作用が働き、カーボンナノチューブ同士の凝集が抑制される。また、シリコンラダーポリマー５とシランカップリング剤６との間での親和性が高いことから、シランカップリング剤６中に均一に分散されたカーボンナノチューブ７は、再凝集することなくシリコンラダーポリマー５中に拡散する。更に、シリコンラダーポリマー５の粘度は、印刷ヘッド１１１（図２参照）の各ノズル１１１Ａ，１１１Ｂ，１１１Ｃの内径、射出圧等の組み合わせから決まる最適粘度となるよう調整される。実施の形態４の半導体製造装置において導電性溶剤１１４として用いた導電粘性ワニスは、有機溶剤との混合による調整によりカーボンナノチューブ７の均一分散形態を保持したまま最適化をはかることが可能である。
【００６１】
実施の形態４の半導体製造装置において、導電性溶剤１１４が粘性溶剤として導電粘性ワニスを用いた場合には、有機溶剤に溶解したシリコンラダーポリマー溶液に、例えばカーボンブラック、カーボンナノチューブ、あるいは銀、銅、ニッケル、パラジウムなどの金属またはこれらの金属酸化物から選ばれたフィラー等の導電性素材と、必要に応じて導電性素材の表面処理剤としてシランカップリング剤を加え分散させた成膜材料が用いられる
【００６２】
次に、上記の導電粘性ワニスを導電性溶剤１１４として用いて、実施の形態４の半導体製造装置における回路描画システムによる配線描画動作について説明する。
図９は実施の形態４の半導体製造装置における回路描画システムによる回路描画動作を示すフローチャートである。この回路描画動作を示すフローチャートは、導電性溶剤１１４が指定された描画パターンに応じて射出されて、導電性配線が形成される工程を示す。
実施の形態４の半導体製造装置において、導電性配線が形成される被描画パターン形成領域を図１０と図１１に示す。図１０は下地ウェーハ１の被描画パターン形成領域に形成される溝部８を示す断面図であり、図１１は下地ウェーハ１の被描画パターン形成領域に形成される凸部１Ｐに形成される溝部８を示す断面図である。図１０または図１１に示すように、実施の形態４の半導体製造装置において製造される半導体装置には、被描画パターン形成領域に予め所定の深さを有する溝部８が形成されている。
【００６３】
検査対象のウェーハに対してウェーハテストを実施（工程Ａ）した後、トリミングすべきＩＣチップを決定する（工程Ｂ）。次に、当該ＩＣチップを実施の形態４の半導体製造装置における回路描画システムに装着し、描画パターンの情報に基づいて、シリコンラダーポリマー５を成膜母材とする導電粘性ワニスを導電性溶剤１１４として対応する溝部８に射出する（工程Ｃ）。その射出直後に脱気して射出された溶剤における溝部８の側壁部分等に二次的に発生した気泡等を解消させる（工程Ｄ）。
次に、低温アニール、例えば１００℃で１５分間空気中にさらすことによって有機溶剤を蒸散させる（工程Ｅ）。そして、ＣＭＰ（Chemical-Mechanical Polishing：化学的機械的研磨法）によって導電性配線３の表面の平坦化が図られる（工程Ｆ）。
最後に、高温アニール、例えば３００℃で６０分間、窒素雰囲気中に配置することによって硬化させる（工程Ｇ）。
上記のように成形された描画パターンにおいては、成膜母材であるシリコンラダーポリマー５に殆ど収縮ストレスが発生しないため、溝部８内に充填した厚膜を形成した場合でもクラックが発生することがなく、信頼性の高い導電性配線３を形成することができる。
【００６４】
実施の形態４の半導体製造装置における回路描画システムにおいては、上記のように描画パターンにおいて溝部８内に厚膜で形成した導電性配線３の場合においてもクラックが発生することが防止されているが、導電性溶剤１１４に添加されている導電性素材の膨張率を考慮して、下地ウェーハ１に形成される溝部８の側壁が上部に向かってより開口するように傾斜するよう形成されている。
図１０に示すように、溝部８はその両側の側壁面８Ａが上方に向かってより開口するように傾斜している。この測壁面８Ａの傾斜角度については、発明者が５度以上１０度以下の範囲内が好ましいことを確認した。傾斜角度が５度未満の場合には導電性溶剤１１４に添加された導電性素材の膨張による緩和領域としては不十分であり、下地ウェーハ１に形成される溝部８による描画パターンとしては可能な限り微細であることが好ましいため、緩和領域として十分となる１０度以下の傾斜角度が好ましい。
【００６５】
図１０に示したように、傾斜する側壁面８Ａを持つ溝部８に対して導電性溶剤１１４を射出充填（工程Ｃ）、脱気（工程Ｄ）、低温アニール（工程Ｅ）、研磨して平坦化（工程Ｆ）、そして高温アニール（工程Ｇ）を実施することにより、所望の描画パターンが形成される。図１０に示した溝部８の側壁面８Ａは、予め５度以上の傾斜角を有しているため、描画パターンにクラックなどの損傷が生じることがない。
導電性溶剤１１４において、シリコンラダーポリマー自体は高温アニールによる収縮ストレスがほとんど発生しないため、溝部８内でクラックが発生する懸念は低いが、導電性を付与する為に添加した導電性素材の膨張率を考慮する必要がある。したがって、図１０に示した溝部８には傾斜した側壁面８Ａを形成し、導電性素材の膨張によるストレスの緩和スペースを確保している。
なお、図１０に示した溝部８においては、導電性素材の膨張によるストレスの緩和スペースを側壁面８Ａの傾斜角を規定して構成したが、製造工程において対応可能であれば、溝部８の側壁面８Ａにおける表面側に近い領域のみを傾斜面とする構成や、側壁面を反り返った弓形状とする構成も可能である。
【００６６】
半導体装置において、描画パターンの導電性配線３に高圧大電流を流す仕様の場合には、その描画パターンの近傍の素子や他の配線部分に対して絶縁性能を高めたり、絶縁距離を確保する必要がある。したがって、実施の形態４の半導体製造装置における回路描画システムにおいては、下地ウェーハ１の表面に峰状の凸部１Ｐを形成し、その凸部１Ｐの頂部領域１Ｂを描画パターンとする構成のものが用いられる。
図１１は下地ウェーハ１に形成される凸部１Ｐを示す断面図である。図１１に示すように、凸部１Ｐの先端面である頂部領域１Ｂには溝部８が形成されている。この溝部８の両側の側壁面８Ａは、上方に向かってより開口するよう傾斜している。この測壁面８Ａの傾斜角度については、図１０に示した溝部８と同様に、５度以上１０度以下の範囲内が好ましい。上記のように、下地ウェーハ１に形成された凸部１Ｐの頂部領域１Ｂに溝部８を形成して描画パターンとすることにより、描画パターンの近傍の素子や他の配線部分に対して絶縁距離を確実に確保することが可能となる。また、このように凸部１Ｐの頂部領域１Ｂを描画パターンとすることにより、ＩＣチップ面積の増大を伴うことなく所望の仕様を満たす構成とすることが可能となる。
【００６７】
図１１に示したように、下地ウェーハ１に形成された凸部１Ｐの頂部領域１Ｂに溝部８が形成されており、この溝部８の側壁面８Ａが所定の傾斜角を有して形成されている。図１１に示した構成において、凸部１Ｐに形成された溝部８に対して導電性溶剤１１４を射出充填（工程Ｃ）、脱気（工程Ｄ）、低温アニール（工程Ｅ）、研磨して平坦化（工程Ｆ）、そして高温アニール（工程Ｇ）を実施することにより、所望の描画パターンが凸部１Ｐの頂部領域１Ｂに形成される。したがって、図１１に示したように、下地ウェーハ１上の被描画パターン形成領域である凸部１Ｐに描画パターンを形成することにより、描画パターンと近傍の素子や他の配線部分との絶縁距離を確保することができるため、このような構成は導電性配線の通電条件が高圧、大電流が要求される場合に特に有効である。
なお、下地ウェーハ１上に形成される凸部１Ｐは、下地ウェーハ１と一体に形成してもよいが、凸部１Ｐは下地ウェーハ１上に別途形成する構成でもよい。
【００６８】
実施の形態４の半導体製造装置における回路描画システムにおいては、導電性配線３や絶縁性膜４を高精度に成膜するために、成膜領域である溝部８の幅または凸部１Ｐにおける頂部領域１Ｂの幅に対して、ノズルから射出される導電性溶剤１１４および絶縁性溶剤１１５の射出領域の径が３０％以下に設定することが好ましい。このように粘性溶剤の射出領域を設定することにより、溝部８または凸部１Ｐの所定領域に精度高く導電性配線３および絶縁性膜４を形成することが可能となる。
上記の数値は、発明者が粘性溶剤の射出時において、溶剤の粘度や射出圧の設定を各種変更して実験を行い、射出後の溶剤の広がりや飛散を考慮にいれた結果に基づいている。膜厚が数μｍ〜１０μｍ程度の範囲において、描画パターンの線の最小幅が３０μｍ以上の場合特に考慮する必要がある。ただし、導電性配線３や絶縁性膜４が薄膜で微細幅の条件、例えば、膜厚約２μｍ以下で、最小幅が５μｍ以下の場合においては、導電性溶剤１１４および絶縁性溶剤１１５の射出領域の径を成膜領域の幅の３０〜５０％まで規制することにより対応することができる。
【００６９】
《実施の形態５》
以下、本発明に係る実施の形態５の半導体製造装置について説明する。実施の形態５の半導体製造装置は前述の実施の形態１から３の半導体製造装置の回路描画システムを用いて半導体装置を製造する具体例である。以下の説明においては、前述の図２に示した実施の形態１の半導体製造装置の構成を用いて説明するが、実施の形態２および実施の形態３の半導体製造装置を用いて製造してもよい。また、前述の実施の形態４において用いた導電性溶剤および絶縁性溶剤は本発明に係るいずれの実施の形態においても適用可能である。
実施の形態５の半導体製造装置は実施の形態１の半導体製造装置における回路描画システムの描画パターン印刷部１１０を用いて、ウェーハテスト後の半導体装置に対してトリミングを行うものである。
【００７０】
実施の形態５の回路描画システムにおいて用いる抵抗値トリミングについて簡単に説明する。図１２はラダータイプ・レジスタ・ネットワーク（Ladder-type Resistor Network）を有するＲ−２Ｒ回路方式による抵抗値トリミングの原理を示す回路図である。図１２において、（ａ）に示す半導体装置のＤ−Ａコンバータではスイッチに相当するトリミング領域Ｓ１〜Ｓ５がすべてオン状態であり、出力電圧Ｖｏｕｔは参照電圧Ｖｒｅｆの３１／３２となっている。一方、図１２の（ｂ）に示す半導体装置は（ａ）と同じＤ−Ａコンバータであり、スイッチに相当するトリミング領域Ｓ１〜Ｓ５における第２のトリミング配線Ｓ２と第４のトリミング配線Ｓ４がオフ状態となっており、その他のトリミング配線Ｓ１，Ｓ３，Ｓ５はオン状態である。この結果、出力電圧Ｖｏｕｔは参照電圧Ｖｒｅｆの２１／３２となっている。図１２に示すように、出力電圧Ｖｏｕｔを所望の値とするために、スイッチに相当するトリミング領域Ｓ１〜Ｓ５における所望のトリミング配線をオンオフ制御（接続／切断制御）することにより、回路定数である抵抗値を調整して、トリミングすることが可能となる。
【００７１】
図１３から図１５は実施の形態５の回路描画システムにおいて、ウェーハテスト後のウェーハ状のＩＣチップに対してトリミングのための配線描画を行っているところを示す図であり、印刷ヘッド１１１がトリミング用パッド電極９における指定された２つのパッド電極９Ａ，９Ｂとの間に前処理液１１６と導電性溶剤１１４とを射出して導電性配線３を形成しているところを示す図である。図１４は図１３におけるＡ−Ａ’線における断面図を示しており、印刷ヘッド１１１の射出状態を示している。図１５はパッド電極９Ａ，９Ｂとの間に導電性配線３が形成された状態を示す断面図である。
図１４および図１５において下地ウェーハ１の上面にはトリミング用のパット電極９Ａ，９Ｂが形成されており、そのパット電極９Ａ，９Ｂの上面が露出するようパッシベーション膜１０が形成されている。このように形成されたウェーハテスト後の下地ウェーハ１に対して、前述の実施の形態１の半導体製造装置における回路描画システムの描画パターン印刷部１１０を用いてトリミング処理が行われる。
【００７２】
描画パターン印刷部１１０の印刷ヘッド１１１から前処理液１１６および導電性溶剤１１４が、下地ウェーハ１のトリミング用のパット電極９Ａ，９Ｂに対して射出され、所望の描画パターンとなる導電性配線３がパット電極９Ａと９Ｂの間に形成される。この結果、パット電極９Ａと９Ｂの間が電気的に接続状態（オン状態）となり、指定されたトリミング処理が行われる。
【００７３】
上記の描画パターンの配線描画動作は、ウェーハテストの結果を示すトリミングデータに基づいて上記のトリミング処理が行われて、所望の範囲内となる特性値を有する半導体装置となる。この配線描画動作において、トリミングデータに基づいて指定された電極パッド間に導電性溶剤１１４が射出されて配線が形成されており、このときの印刷状態は、６００ｄｐｉ(dot per inch)であり、約４３μｍ以上の分解能が得られる。このため、ＩＣチップ上のパッシベーション膜上にも配線を描画することができる。
したがって、実施の形態５の回路描画システムを用いることにより、ウェーハ状のＩＣチップの構造において、特殊なトリミング用構造を形成しなくても、安価で且つ汎用性の高い描画パターンを形成することが可能となり、信頼性の高いトリミングを行うことができる。
【００７４】
《実施の形態６》
以下、本発明に係る実施の形態６の半導体装置について説明する。実施の形態６の半導体装置は、前述の実施の形態１から３の半導体製造装置により製造される半導体装置であり、回路描画システムの描画パターン印刷部１１０が用いられて、ウェーハテスト後のトリミングデータに基づいてトリミング処理される半導体装置である。
【００７５】
図１６は半導体装置のトリミング処理の対象となる１組のパッド電極９，９を示す半導体装置の平面図であり、トリミング処理前の状態を示している。図１７の（ａ）は図１６のＢ−Ｂ’線による断面図であり、図１７の（ｂ）は図１６のＣ−Ｃ’線による断面図である。図１８の（ａ）は、図１６に示した半導体装置に対してトリミング処理した後の状態において、図１６のＢ−Ｂ’線による断面図である。図１８の（ｂ）は図１６に示した半導体装置をトリミング処理後の状態におけるＣ−Ｃ’線による断面図である。
【００７６】
図１６および図１７に示すように、実施の形態６の半導体装置は、半導体基板１２上に層間酸化膜１１が形成されており、その上にトリミング用アルミ電極(パッド電極)９が設けられている。実施の形態６の半導体装置の表面においては、トリミング処理時に配線される１組のパッド電極９，９とその間に表出された層間酸化膜１１以外は、パッシベーション膜１０により覆われており、１組のパッド電極９，９とその間は凹部領域１３となっている。
【００７７】
上記のように構成された半導体装置に対して、前述の実施の形態１からの３の半導体製造装置の回路描画システムが用いられて、トリミング処理が行われる。図１８の（ａ）、（ｂ）に示すように、トリミングデータに基づいて、１組のパッド電極９，９とその間の凹部領域１３に導電性溶剤が射出されて、１組のパッド電極９，９間に導電性配線３が形成され、トリミング処理が終了する。
【００７８】
半導体装置の製造において、トリミング処理する場合には印刷ヘッドより前処理液や導電性溶剤などがＩＣチップの表面上に射出されるため、これらの溶剤が揮発して固体化するまでの期間に溶剤がにじみ(液ダレ)を生じ、ＩＣチップの表面上の配線部分において断線が発生する危険性がある。このような問題を防止するために、実施の形態６の半導体装置においては、図１６に示したように、描画パターンとなるトリミング処理すべき領域を残して、パッシベーション膜１０をパターンニングして、凹部領域１３を形成しておくことにより、その凹部領域１３に必要な溶剤を射出してトリミング処理のための配線描画を確実に行うことが可能となる。
【００７９】
また、図１９に示すように、パッシベーション膜１０をパターンニングする凹部領域をトリミング用アルミ電極（パッド電極）９から所定距離を有する外側の領域までとしてもよい。図２０の（ａ）は図１９に示した半導体装置におけるＢ−Ｂ’線による断面図である。図２０の（ｂ）は図１９に示した半導体装置に対してトリミング処理後の状態におけるＢ−Ｂ’線による断面図である。図２０の（ｂ）に示すように、トリミング処理するための凹部領域１３がパッド電極９を取り囲むよう形成されているため、より確実なトリミング処理が可能となる。
【００８０】
《実施の形態７》
以下、本発明に係る実施の形態７の半導体装置について説明する。実施の形態７の半導体装置は前述の実施の形態１から３の半導体製造装置により製造される半導体装置であり、回路描画システムの描画パターン印刷部１１０が用いられて、ウェーハテスト後のトリミングデータに基づいてトリミング処理された半導体装置である。
トリミング処理によるそれぞれの半導体装置における特性値の調整精度を向上させるためには、トリミング処理のための描画パターンの種類を増加させればよい。しかし、複数の描画パターンを単純に並べて形成した場合には、前述の実施の形態６において説明したように、溶剤がにじみ(液ダレ)を生じて、隣の描画パターンに流れ込み干渉するおそれがある。トリミング処理において、さらなる不良品を発生させることは絶対に避けるべき事項である。このような不良品の発生を防止するためには、トリミング処理のための描画パターンの間隔を十分広く取り、液ダレを考慮してマージンを広くする方法がある。しかし、このような方法では、ＩＣチップ上の描画パターンの配設面積が増加し、引いては無効面積増加によるＩＣチップ面積の損失(コスト増)をもたらす。これを防止するために、図２１に示すようにパッシベーション膜１０による凹部領域（描画パターン形成領域）１３を取り囲むように、凹部領域１３の外側に更に液ダレ防止溝１４を形成する。
【００８１】
図２１は実施の形態７の半導体装置の平面図である。図２２の（ａ）は図２１におけるＥ−Ｅ’線による断面図である。図２２の（ｂ）は図２１の半導体装置における所望の描画パターンとなるパッド電極９，９に対して溶剤を射出した状態を示しており、図２１における半導体装置に溶剤を射出したときのＥ−Ｅ’線による断面図である。
図２２に示すように、射出された溶剤は凹部領域（描画パターン形成領域）１３を超えた場合でも、液ダレ防止溝１４において確実に止まり、近隣の描画パターンに干渉することが防止されている。
なお、図２１に示した半導体装置においては、凹部領域１３を取り囲むように一重の液ダレ防止溝１４を形成した例を示したが、このような液ダレ防止溝を多重に形成しても有効である。このように形成された液ダレ防止溝により不要領域に対する溶剤によるにじみ（液ダレ）を防止し、トリミング処理のための描画パターン面積をできるだけ小さく形成することが可能となる。
【００８２】
《実施の形態８》
以下、本発明に係る実施の形態８の半導体装置について説明する。実施の形態８の半導体装置は、実施の形態７の半導体装置と同様に、前述の実施の形態１から３の半導体製造装置により製造される半導体装置であり、回路描画システムの描画パターン印刷部１１０が用いられて、ウェーハテスト後のトリミングデータに基づいてトリミング処理された半導体装置である。
実施の形態８の半導体装置においては液ダレ防止のために、実施の形態７の半導体装置における液ダレ防止溝とは異なり、液ダレ防止突起１５が形成されている。
【００８３】
図２３は実施の形態８の半導体装置の平面図である。図２４の（ａ）は図２３におけるＦ−Ｆ’線による断面図である。図２４の（ｂ）は図２３の半導体装置における所望の描画パターンとなるようパッド電極９，９に対して溶剤を射出した状態を示しており、図２３における半導体装置に溶剤を射出したときのＦ−Ｆ’線による断面図である。
図２３に示すように、液ダレ防止突起１５は凹部領域（描画パターン形成領域）１３を取り囲むように形成されており、アルミ配線を配設してその上にパッシベーション膜１０をパターンニングして形成されている。したがって、実施の形態８の半導体装置において凹部領域１３の周りにはパッシベーション膜１０が形成されており、さらに、そのパッシベーション膜１０において凹部領域１３を取り囲む外環突起となる液ダレ防止突起１５が形成されている。このため、図２４の（ａ）および（ｂ）に示すように、凹部領域１３の周りには凹凸形状が形成されており、描画パターン形成領域である凹部領域１３からの液ダレが完全に防止される。
【００８４】
《実施の形態９》
以下、本発明に係る実施の形態９の半導体装置について説明する。実施の形態９の半導体装置は、実施の形態７及び８の半導体装置と同様に、前述の実施の形態１から３の半導体製造装置により製造される半導体装置であり、実施の形態７及び８の半導体装置とは別の配線描画動作における液ダレを防止する機構を開示したものである。
図２５は実施の形態９の半導体装置の平面図である。図２６は実施の形態９の半導体装置における描画パターンに対するトリミング処理前の状態を示す断面図であり、図２７はトリミング処理後の状態を示す断面図である。図２６の（ａ）は図２５におけるＧ−Ｇ’線による断面図であり、図２６の（ｂ）はＨ−Ｈ’線による断面図である。図２７の（ａ）は図２５の半導体装置におけるトリミング後のＧ−Ｇ’線による断面図であり、図２７の（ｂ）は図２５の半導体装置におけるトリミング後のＨ−Ｈ’線による断面図である。
【００８５】
図２５から図２７に示すように、パッシベーション膜１０により形成された凹部領域１３の内側にある層間絶縁膜１１に溝穴１６が形成されている。この溝穴１６は、トリミング処理において接続されるべき１組のパット電極９，９が形成される位置をつなぐよう層間絶縁膜１１が穿かれて形成されている。この溝穴１６は、半導体装置の製造工程において、コンタクトエッチング工程等により層間絶縁膜１１を窪ませることにより形成され、層間絶縁膜１１の表面の凹凸を大きく形成して、後工程のパッド電極９，９に段差を形成している。このように形成することにより、トリミング処理において、射出された導電性溶剤１１４の液ダレが防止されると共に、所望の導電性配線３を所定領域に形成することが可能となる。
【００８６】
《実施の形態１０》
以下、本発明に係る実施の形態１０の半導体装置について説明する。実施の形態１０の半導体装置は、前述の実施の形態１から３の半導体製造装置により製造される半導体装置であり、回路描画システムの描画パターン印刷部１１０が用いられて、ウェーハテスト後のテスト結果に対応するトリミングデータに基づいてトリミング処理される半導体装置である。実施の形態１０の半導体装置はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）である。
【００８７】
図２８は実施の形態１０の半導体装置であるＩＧＢＴチップの平面図である。図２８に示すように、ＩＧＢＴチップは、ゲート電極パッド１７、エミッタ電極パッド１８、およびゲート電極引回し用のアルミ配線１９を有して構成されている。このＩＧＢＴチップにおいて、符号２２は高耐圧分離領域である。図２９は図２８に示すＩＧＢＴチップの等価回路である。実施の形態１０の半導体装置であるＩＧＢＴチップは、微視的に見ると図２９の等価回路に示すように、複数の微小なＩＧＢＴセルの集合体である。実施の形態１０のＩＧＢＴチップは、６個のＩＧＢＴセル２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆを含んで構成されている。
【００８８】
一般に、チップ面積の大きなＩＧＢＴでは、ゲート酸化膜の欠陥によりゲート−エミッタ間の短絡による製造不良が発生しやすい構造である。このようなゲート不良は、ＩＧＢＴチップにおける極一部のＩＧＢＴセルにおいて発生するが、１箇所でもゲート不良が生じた場合、ＩＧＢＴチップ全体が不良品となって廃棄処分となる。したがって、ゲート不良が発生しているＩＧＢＴセルのみのゲート配線を切断し、ゲート−エミッタ間を短絡させることにより、即ち該当するＩＧＢＴセルに対してトリミング処理を行うことにより、そのＩＧＢＴチップ全体を良品とすることが可能となる。
【００８９】
そこで、実施の形態１０の半導体装置であるＩＧＢＴチップにおいては、ウェーハテストによる各ＩＧＢＴセル検査終了後にトリミング処理ができるよう、各ＩＧＢＴセル２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆにトリミング用のパッド電極２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｆを設けている。ＩＧＢＴセル検査においては、各ＩＧＢＴセルのパッド電極２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｆに測定用針を接触させて、ゲートの良／不良状態を検査する。
【００９０】
図２８に示したＩＧＢＴチップにおいては、検査において１つのＩＧＢＴセル２０Ｅがゲート不良を生じていることが検知され、トリミング処理された状態を示している。また、図２９は図２８に示したＩＧＢＴチップの等価回路を示しており、ＩＧＢＴセル２０Ｅのゲート−エミッタ間が短絡されている。ＩＧＢＴチップにおいて、良品のＩＧＢＴセルに対してはそのパッド電極２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｆがゲート電極引回し用のアルミ配線１９とゲートパッド電極１７を介してゲート電極に接続されている。このアルミ配線１９には各パッド電極２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｆに対応する位置に、トリミング用パッド２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ，２３Ｅ，２３Ｆが形成されている。したがって、トリミング処理において、パッド電極２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｆは、対応するアルミ配線１９のトリミング用パッド２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ，２３Ｆに接続される。一方、ゲート不良が検知された不良品のＩＧＢＴセル２０Ｅに対しては、そのパッド電極２１Ｅをエミッタ電極パッド１８に接続するトリミング処理が行われる。このエミッタ電極パッド１８は全てのＩＧＢＴセルで共通である。
上記のようにトリミング処理することにより、不良品であるＩＧＢＴセルのみが不使用状態となり、当該ＩＧＢＴチップの全体は良品状態となる。
【００９１】
図３０は本発明に係る実施の形態１０の半導体装置であるＩＧＢＴにおける効果を示すグラフである。図３０に示すグラフにおいて、破線が従来の半導体装置におけるチップ面積と良品率との関係を示しており、実線が実施の形態１０の半導体装置であるＩＧＢＴにおけるチップ面積と良品率との関係を示している。
前述したように、ＩＧＢＴの良品率はチップ面積の増加と共に低下していく。実施の形態１０のＩＧＢＴは、パッド電極やトリミング用パッドを形成する必要があるためチップ面において無効領域が存在する。このため、見かけ上の良品率は本質的に低下する。これは、１ウェーハにおいて製造できるチップ数が、例えば５００個であったものが、無効領域の増加により４５０個に低下すると、見かけ上の良品率は９０％になることによる。
【００９２】
しかし、本発明に係る実施の形態１０の半導体装置においては、不良ＩＧＢＴチップであっても良品として救済できるため、チップ面積に対する良品率の低下は大きく改善される。ただし、ゲート不良以外の原因でＩＧＢＴセルが不良となった場合や、１つのＩＧＢＴチップにおいて複数のＩＧＢＴセルが不良となった場合において、そのようなＩＧＢＴは救済されない場合がある。このため、図３０において実線で示すように、本発明に係る実施の形態１０の半導体装置においても全ての不良ＩＧＢＴが救済されるわけではなく、多少右肩下がりとなっている。しかし、破線で示す従来の半導体装置の場合に比べて、ある程度チップ面積が大きい場合には飛躍的な効果が示されている。
図３０に示すように、チップ面積が小さい場合には、従来の半導体装置の場合の方が良品率は高いが、これは前述したように見かけ上の良品率が含まれており、実際の良品率ではほとんど変わらないものとなっている。ただ、ある程度チップ面積が大きくなると、本発明に係る実施の形態１０の半導体装置による効果は飛躍的に大きくなる。
【００９３】
《実施の形態１１》
以下、本発明に係る実施の形態１１の半導体装置について説明する。実施の形態１１の半導体装置は、前述の実施の形態１から３の半導体製造装置により製造される半導体装置であり、回路描画システムの描画パターン印刷部１１０が用いられて、静電シールドが印刷動作により形成された半導体装置である。実施の形態１１の半導体装置は不揮発メモリのＥＰＲＯＭ（Erasable Programmable Read Only Memory）である。
【００９４】
図３１は一般的な不揮発メモリのＥＰＲＯＭを示す断面図である。図３１において、ＮチャネルのＥＰＲＯＭは、Ｐ型半導体基板２４、ＥＰＲＯＭのソース／ドレインを形成するＮ型拡散領域２５、ゲート酸化膜２６、フローティングゲート２７、制御ゲート２８、層間酸化膜２９、パッシベーション膜３０、フィールド酸化膜３１を有して構成されている。このＦＰＲＯＭはフローティングゲート２７と制御ゲート２８が自己整合構造である。
【００９５】
一般的なＲＰＲＯＭはウェーハテスト中において、その動作確認のため書き込み/消去動作を行っている。このウェーハテストにおいて、データ消去には紫外線等の光を照射することによって、フローティングゲート２７内の電子を励起する必要がある。したがって、従来のＲＰＲＯＭにおいては、層間酸化膜２９やパッシベーション膜３０には高い光透過性が求められている。層間酸化膜２９として使用されるシリコン酸化膜(ＳｉＯ２)は、本質的に高い光透過性を有しているため問題はない。また、保護膜であるパッシベーション膜３０として使用されるチッ化シリコン膜（ＳｉＮ)は、特殊な条件で成膜することにより、光透過性を有する膜体とを形成していた。このときのチッ化シリコン膜の物性は、Ｎ−Ｈ結合が多く含まれ、屈折率を１．９５以下としなければならなかった。
上記のように構成された従来のＥＰＲＯＭにおいて、高耐圧素子と同一チップ上に形成した場合、次のような不具合が発生する。図３２は従来のＥＰＲＯＭが高耐圧素子と同一チップ上に形成され、モールド樹脂３２によりパッケージングされた状態を示す断面図である。
【００９６】
図３２にように構成された従来のＥＰＲＯＭが高耐圧素子と同一チップ上に形成された場合、高耐圧素子からの電気力線が低電位領域のＥＰＲＯＭに到達するため、このＥＰＲＯＭのパッケージング材であるモールド樹脂３２において分極が生じる。この分極により、モールド樹脂３２におけるＥＰＲＯＭ側には正の電荷が誘起される。この結果、モールド樹脂３２がゲートとして正電位を与えた状態になる。このとき、ＥＰＲＯＭのソース−ドレイン間のフィールド酸化膜３１下のＰ型半導体基板２４がモールド樹脂３２の正電荷の影響で反転し、Ｎ型のＭＯＳチャンネルを構成してしまう。その結果として、図３２に示すように、ソース−ドレイン間でリーク電流が発生し、データ化けを起こすという問題が発生する。
【００９７】
上記のように構成された従来のＥＰＲＯＭにおいて、モールド樹脂における分極（モールド分極）による不具合の対策としては、パッシベーション膜３０の一部に半絶縁性シリコンチッ化膜３３を用いたものがある。しかし、このように半絶縁性のシリコンチッ化膜３３を用いた場合、このシリコンチッ化膜の屈折率は２．１以上であり、光透過性が極めて悪いため、ＥＰＲＯＭに光が到達するように、シリコンチッ化膜はＥＰＲＯＭ上に形成されないようパターニングされて形成されていた（図３２参照）。
そこで、本発明に係る実施の形態１１の半導体装置であるＥＰＲＯＭにおいては、前述の実施の形態１から３において説明した半導体製造装置を用いてウェーハテスト後において静電シールドを印刷動作により形成している。
【００９８】
図３３は本発明に係る実施の形態１１のＥＰＲＯＭの構成を示す断面図である。図３３に示すように、ウェーハテスト後は光照射によるデータ消去の必要がないため、本発明の配線描画技術により、半絶縁シリコンチッ化膜３３がカバーされていないＥＰＲＯＭ上の領域に静電シールド３４が印刷されている。この静電シールド３４は、導電性溶剤を射出して形成された導電性配線である。この静電シールド３４は、ＧＮＤ端子等に接続することによりモールド樹脂によりパッケージングされたときのモールド分極を防止するシールド膜として機能する。
上記のように構成された実施の形態１１の半導体装置は、モールド分極が生じるという不具合を防止できるため、高耐圧素子とＥＰＲＯＭを同一チップ上に形成することが可能となる。
【００９９】
《実施の形態１２》
本発明に係る実施の形態１２の半導体装置は、電力用半導体装置とロジック回路とをワンチップ上に集積した電力用集積回路装置（ＨＶＩＣ：High Voltage IC）であり、この電力用集積回路装置（以下、ＨＶＩＣと略称する）の製造において前述の実施の形態１から３において説明した半導体製造装置を用いて後述するレベルシフト配線を印刷ヘッドにより形成したものである。
【０１００】
図３４は電力用半導体装置とロジック回路とをワンチップ上に集積した従来の電力用集積回路装置（ＨＶＩＣ：High Voltage IC）を示す平面図である。この電力用集積回路装置（以下、ＨＶＩＣと略称する）は、モータ、照明機器、映像機器などの各種機器の駆動制御に用いられている。図３５から図３７は図３４に示したＨＶＩＣの断面図であり、図３５は図３４のＡ−Ａ’線による断面図であり、図３６は図３４のＢ−Ｂ’線による断面図であり、図３７は図３４のＣ−Ｃ’線による断面図である。
【０１０１】
図３４に示すＨＶＩＣは、高耐圧のＮチャネルのＭＯＳＦＥＴ３５と、そのゲート電極に接続された第１のロジック回路３６と、ＭＯＳＦＥＴ３５のドレイン電極に接続された高電位側の第２のロジック回路３７を有する高電位島分離領域３８とを有して構成されている。ＭＯＳＦＥＴ３５のドレイン電極と第２のロジック回路３７とは高電位のレベルシフト配線３９により接続されている。
【０１０２】
図３５、図３６および図３７のＨＶＩＣの断面図に示すように、Ｐ−半導体基板４０上には、Ｎ＋埋め込み拡散領域４１、Ｎ−エピタキシャル層４２が形成されている。図３５に示すように、Ｐ＋分離拡散領域４３は埋め込み拡散領域４１に達するように形成されている。図３５、図３６および図３７において、符号４４は深いＮ＋拡散領域、符号４５はＰ拡散領域、符号４６はＰ＋拡散領域、符号４７はＮ＋拡散領域、符号４８はフィールドプレートとしても使用されるゲート電極、符号４９はＧＮＤ側フィールドプレートとしても使用されるアルミ電極、符号５０は酸化膜、符号５１はレベルシフト配線として使用されるレベルシフトアルミ電極、および符号５２はフィールド酸化膜（ＬＯＣＯＳ膜）である。また、符号５３は保護膜であるパッシベーション膜である。
上記のように構成されたＨＶＩＣは、Ｎ＋埋め込み拡散領域４１とＮ−エピタキシャル層４２がＰ＋分離拡散領域４３により分離され取り囲まれるＲＥＳＵＲＦ（Reduced Surface Field）構造の分離構造を有している。
【０１０３】
従来のＨＶＩＣにおいては、高電位のレベルシフトアルミ電極５１が基板電位であるＰ＋分離拡散領域４３およびはＰ拡散領域４５の上を横切るため、空乏層の伸びが阻害され、耐圧が低下するという問題がある。この問題に対処するため、図３５に示した従来構造では、ＰＮ接合上にゲート電極４８等でフィールドプレートを形成し、空乏層の伸びを確保し、更にはフィールドプレートをフローティングで多重に形成し、容量結合で表面電界を安定化させるＭＦＦＰ（Multiple Floating Field Plate)構造で対処していた。
ただし、上記の従来構成においては、高電位のレベルシフト配線となるレベルシフトアルミ電極５１とＧＮＤ側フィールドプレートであるアルミ電極４９との間の層間に形成されている酸化膜５０の厚みは１．０μｍ以上としていた。しかし、このような構成では、製造プロセスが複雑になり、コストが上昇するという問題があった。また、層間の酸化膜５０が厚いと、微細加工技術が適用できないというデメリットも発生していた。
【０１０４】
本発明に係る実施の形態１２の半導体装置である電力用集積回路装置（ＨＶＩＣ）においては、上記の問題を解決し、レベルシフト配線を前述の実施の形態１から３において説明した半導体製造装置を用いて配線描画したものである。
図３８は本発明に係る実施の形態１２のＨＶＩＣにおいてレベルシフト配線５４を形成した構造を示す断面図である。図３８において、図３５から図３７で示したものと同じ機能を有する膜体には同じ符号を付す。
【０１０５】
図３８に示すように、実施の形態１２のＨＶＩＣにおいては、パッシベーション膜５３上に、実施の形態１から３において説明した半導体製造装置の回路描画システムを用いて導電性配線であるレベルシフト配線５４が形成されている。したがって、図３５に示したようにレベルシフトアルミ電極５１を設ける必要が無くなるとともに、ＧＮＤ側フィールドプレートであるアルミ電極４９の表面側の層間酸化膜５０の厚さを１．０μｍ以上形成する必要がなくなる。この結果、ＨＶＩＣの製造において微細加工技術が適用できる。
さらに、実施の形態１２のＨＶＩＣにおいては、パッシベーション膜５３を形成するパターニングは、数十μｍ以上のパッド電極のための開口が要求されるだけであるため、パッシベーション膜５３は１．０μｍよりも更に厚く成膜することが可能となる。また、パッシベーション膜５３に半絶縁性Ｓｉｎ膜を適用することができるため、その静電シールド効果でＳｉ表面の電界分布への影響をさらに緩和することも可能である。
【０１０６】
なお、本発明の半導体装置において、ＩＣチップ面によっては絶縁領域に比べて配線形成箇所が多い場合がある。この場合には、配線を形成しない箇所に絶縁性の高い物質、例えばポリイミドなどを印刷溶剤として用いてＩＣチップ面に印刷する。その後、ウェーハ面全体に導電性溶剤を塗布することにより、ＩＣチップ面の絶縁領域には確実に絶縁性膜が形成され、ＩＣチップ面における絶縁領域は確実に絶縁され、信頼性の高い半導体装置となる。
【０１０７】
図３９は半導体装置において複数のトリミング用のパッド電極が形成された例を示す平面図である。図３９に示す半導体装置においては、トリミング処理が指定されたパッド電極間の切断と、その他のパッド電極の接続を行うことである。図３９に示した半導体装置のトリミング処理においては、破線Ｔで囲む領域内のパッド電極９Ａ，９Ｂが切断状態となり、その他のパッド電極９が接続状態となるよう回路描画システムを用いて膜体が形成される。
【０１０８】
図４０は図３９に示した半導体装置に２つのパッド電極９Ａと９Ｂの間に絶縁性溶剤が射出され絶縁性膜体４が形成された状態を示す平面図である。図４１は図４０に示した半導体装置の被描画パターン形成領域となる全面に導電性溶剤を塗布して導電性膜体３を形成した状態を示す平面図である。
【０１０９】
なお、図４２において、（ａ）は図４０のＡ−Ａ’線による断面図であり、（ｂ）は図４０のＢ−Ｂ’線による断面図であり、（ｃ）は図４１のＣ−Ｃ’線による断面図であり、および（ｄ）は図４１のＤ−Ｄ’線による断面図である。図４２において、図１７から図１８で示したものと同じ機能を有する膜体には同じ符号を付す。
また、本発明の半導体装置においては、回路描画システムにより導電性配線を形成した後、ポリイミドなどの絶縁性物質で表面を保護する構成としても良い。
また、チップ情報、例えば、仕様、品質、ウェーハ内のチップ位置などの各種情報を本発明の半導体製造装置に用いた回路描画システムにより印字することも可能である。
【産業上の利用可能性】
【０１１０】
本発明は、半導体装置に対して所望の導電性配線または絶縁性膜を容易に形成することが可能であるため、半導体製造分野において有用である。
【符号の説明】
【０１１１】
１  下地ウェーハ
２  前処理液被膜
３  導電性配線
４  絶縁性膜
５  シリコンラダーポリマー
６  シランカップリング剤
７  カーボンナノチューブ
８  ウェーハ下地溝部
９  パッド電極
１０  パッシベーション膜
１１  層間酸化膜
１２  半導体基板
１３  凹部領域
１４  液ダレ防止溝
１５  液ダレ防止突起
１６  溝穴
１７  ゲート電極パッド
１８  エミッタ電極パッド
１９  ゲート引回し用アルミ配線
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ  ＩＧＢＴセル
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｆ  パッド電極
２２  高耐圧分離領域
２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ，２３Ｅ，２３Ｆ  トリミング用パッド
２４  Ｐ型半導体基板
２５  Ｎ型拡散領域
２６  ゲート酸化膜
２７  フローディングゲート
２８  制御ゲート
２９  層間酸化膜
３０  パッシベーション膜
３１  フィールド酸化膜
３２  モールド樹脂部
３３  半絶縁性シリコンチッ化膜
３４  静電シールド層
３５  高耐圧ＮチャネルＭＯＳＦＥＴ
３６  第１のロジック回路
３７  第２のロジック回路
３８  高電位島
３９  レベルシフト配線
１００  ウェーハテスト部
１１０  描画パターン印刷部
１１１  印刷ヘッド
１１２  チップ座標認識部
１１３  制御部
１１４  導電性溶剤
１１５  絶縁性溶剤
１１６  前処理液
１２０  データベース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【手続補正書】
【提出日】平成25年10月9日(2013.10.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置が、複数のセルを有し、各セルに対応する位置に引き回し用パッド電極が形成された引き回し配線が設けられたＩＧＢＴチップであり、各セルが、第１の電極に接続された第１のパッド電極と、第２の電極に接続された第２のパッド電極とを有しており、各セルの検査結果に基づき前記第１の電極と前記引き回し用パッド電極若しくは前記第２の電極との間に描画パターンが印刷処理により形成されるよう構成された半導体装置。
【請求項２】
半導体装置が、不揮発メモリであり、接地される静電シールド膜体がメモリ領域を覆うように印刷処理により形成され、前記静電シールド膜体を覆ってモールド加工された半導体装置。
【請求項３】
半導体装置が、電力用半導体装置とロジック回路とをワンチップ上に集積した電力用集積回路装置であって、
高電位島分離領域の内部に形成されたロジック回路と高耐圧スイッチ素子とを電気的に接続するレベルシフト配線である導電性配線がパッシベーション膜上に描画パターンの印刷処理により形成された半導体装置。