(57)【要約】      （修正有）【課題】サンプリングの間隔がノイズの周期に同期せず、正しいＤＣ値の測定が可能なＡ／Ｄ変換器を提供する。【解決手段】Ａ／Ｄ変換器３は、入力されるアナログ信号をサンプリングしてデジタル信号に変換し、平均化回路６へ送出する。平均化回路６は、Ａ／Ｄ変換器３による複数回のデジタル変換結果を平均し、出力する。制御回路４は、Ａ／Ｄ変換器３のサンプリングのタイミングの間隔が一定周期とならないような設定のクロックを生成し、Ａ／Ｄ変換器３へ送出する。【選択図】図１
2014082706.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号をサンプリングしてデジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器による複数回の変換結果を平均する平均化回路と、
前記Ａ／Ｄ変換器のサンプリングのタイミングの間隔が一定周期とならないように設定する制御回路とを備えた、ＤＣ測定回路。
【請求項２】
前記制御回路は、
一定の周期ごとにパルスを出力するカウンタと、
前記カウンタの出力パルスを常に同一とならないような時間だけ遅らせて、前記サンプリングのタイミングを表わす信号を出力するカウンタ補助回路とを含む、請求項１記載のＤＣ測定回路。
【請求項３】
前記カウンタ補助回路は、
前記カウンタの出力パルスを遅延させるための第１番目〜第Ｎ番目のＮ個の遅延回路と、第ｉ番目（ｉ≧２）の遅延回路は、第（ｉ−１）番目の遅延回路よりも前記カウンタの出力パルスを（ｉ−１）×ΔＴだけ長く遅延させ、
ｊ番目（ｊ≧１）の出力パルスを受けたときに、第ｊ番目の遅延回路の出力を選択して、前記サンプリングのタイミングを表わす信号として出力する選択回路を含む、請求項２記載のＤＣ測定回路。
【請求項４】
前記カウンタ補助回路は、
前記カウンタからパルスを受けるごとに、レベルが変化する信号を出力するフリップフロップと、
前記フリップフロップの出力を受けるローパスフィルタと、
複数種類の基準電圧の中から１つを順番に選択して、選択した電圧を出力するセレクタと、
前記ローパスフィルタの出力と前記セレクタの出力とを比較して、比較結果に応じたレベルの信号を出力するコンパレータと、
前記コンパレータの出力のレベルが変化するタイミングで、前記サンプリングのタイミングを表わす信号を出力する波形生成回路とを含む、請求項２記載のＤＣ測定回路。
【請求項５】
前記カウンタ補助回路は、
前記カウンタからパルスを受けるごとに、レベルが変化する信号を出力するフリップフロップと、
前記フリップフロップの出力を受ける、可変の時定数を有するローパスフィルタと、
前記ローパスフィルタの複数種類の時定数の中から１つを順番に選択して、前記ローパスフィルタの時定数を選択した時定数に切り換えさせるセレクタと、
前記ローパスフィルタの出力と、前記セレクタの出力とを比較し、比較結果に応じたレベルの信号を出力するコンパレータと、
前記コンパレータの出力のレベルが変化するタイミングで、前記サンプリングのタイミングを表わす信号を出力する波形生成回路とを含む、請求項２記載のＤＣ測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ（直流）測定回路に関し、たとえば、半導体検査装置に含まれ、電流値または電圧値を複数回測定して、測定結果を平均するＤＣ測定回路に関する。
【背景技術】
【０００２】
半導体集積回路はプロセスの微細化と共に年々低電圧化が進み、被検査半導体装置の良品・不良品を選別する検査装置側では、高精度な電圧測定や電流測定機能が求められる。
【０００３】
電圧値や電流値を高精度に測定するには、電源の揺らぎの影響を打ち消す為、ハードウェア回路上で複数回測定し、平均値処理するのが一般的である。
【０００４】
たとえば、特許文献１（特開２０１０−１９３０８９号公報）の回路では、複数のサンプリング回路が、入力されるアナログ信号を、動作制御クロックの周期と同一の周期であるサンプリング周期の前半周期内において、互いにサンプリング期間が重なるとともに、該サンプリング期間の終了時刻が異なる関係を有する複数のサンプリングクロックによってサンプリングする。平均化処理回路が、複数のサンプリング回路での各サンプリング値を動作制御クロックにおけるサンプリング周期の後半周期に対応する期間の開始に応答して平均化処理する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１９３０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、半導体集積回路や半導体検査装置では、一般に内部に複数のスイッチング電源を保有する為、リップルノイズなどの様々な周波数成分を持った周期性ノイズが存在する。
【０００７】
特許文献１に記載の回路では、複数のサンプリングクロックを作り出すもとになる副サ
ンプリングクロックの周期がノイズ周期とが同期した場合に、測定値を平均しても、ノイズを取り除くことができないという問題がある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【０００９】
本発明の一実施形態のＤＣ測定回路は、Ａ／Ｄ変換器のサンプリングのタイミングの間隔が一定周期とならないように設定する。
【発明の効果】
【００１０】
本発明の一実施形態によれば、サンプリングの間隔がノイズの周期に同期せず、正しいＤＣ値の測定が可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態のＤＣ測定回路の構成を表わす図である。
【図２】図１に含まれる制御回路の構成を表わす図である。
【図３】第１の実施形態のサンプリング回路の構成を表わす図である。
【図４】第１の実施形態のサンプリング回路の各信号のタイミングを表わす図である。
【図５】第２の実施形態のサンプリング回路の構成を表わす図である。
【図６】第２の実施形態のサンプリング回路の各信号のタイミングを表わす図である。
【図７】第３の実施形態のサンプリング回路の構成を表わす図である。
【図８】第３の実施形態のサンプリング回路の各信号のタイミングを表わす図である。
【図９】変形例のサンプリング回路の構成を表わす図である。
【図１０】変形例のサンプリング回路の各信号のタイミングを表わす図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を用いて説明する。
［第１の実施形態］
（構成）
図１は、第１の実施形態のＤＣ測定回路１の構成を表わす図である。
【００１３】
図１に示すように、このＤＣ測定回路１は、フィルタ回路２と、Ａ／Ｄ変換器３と、制御回路４と、平均化回路６とを含む。
【００１４】
フィルタ回路２は、抵抗ＲおよびコンデンサＣで構成されるローパスフィルタであって、入力されるアナログ信号の低周波成分を通過させる。
【００１５】
Ａ／Ｄ変換器３は、入力されるアナログ信号をサンプリングしてデジタル信号に変換する。
【００１６】
平均化回路６は、Ａ／Ｄ変換器３による複数回の変換結果を平均する。
制御回路４は、Ａ／Ｄ変換器３のサンプリングのタイミングの間隔が一定周期とならないように設定する。
【００１７】
図２は、図１に含まれる制御回路４の構成を表わす図である。
図２に示すように、制御回路４は、サンプリング回路１１と、Ａ／Ｄ変換器制御回路１４とを含む。サンプリング回路１１は、制御信号生成回路１５と、カウンタ１２と、カウンタ補助回路１３とを含む。
【００１８】
制御信号生成回路１５は、リセット信号ＲＳＴｉｎを生成して、カウンタ補助回路１３へ出力する。
【００１９】
カウンタ１２は、基準クロックＣＬＫ１を受けて、基準クロックＣＬＫ１の周期Ｔごとにパルスを出力する。
【００２０】
カウンタ補助回路１３は、カウンタ１２の出力パルスを常に同一とならないような時間だけ遅らせて、サンプリングのタイミングを表わす信号を出力する。
【００２１】
Ａ／Ｄ変換器制御回路１４は、カウンタ補助回路１３からサンプリングのタイミングを表わす信号を受けると、Ａ／Ｄ変換器３にサンプリングおよび変換動作を実行させる。
【００２２】
図３は、第１の実施形態のサンプリング回路１１の構成を表わす図である。
図３に示すように、カウンタ補助回路１３は、遅延回路７＿１〜７＿４と、選択回路６９とを含む。
【００２３】
第１番目の遅延回路７＿１〜第４番目の遅延回路７＿４は、カウンタ１２の出力パルスを遅延させる。第ｉ番目（４≧ｉ≧２）の遅延回路７＿ｉは、第（ｉ−１）番目の遅延回路７＿ｉ−１よりもカウンタ１２の出力パルスを（ｉ−１）×ΔＴだけ長く遅延させる。ΔＴは、基準クロックＣＬＫ２の周期である。ただし、未知ではあるが想定されるノイズの最小周期に対し、ΔＴは充分小さい間隔とする。たとえば、基準クロックＣＬＫ１の周期Ｔが１０μｓに対して、基準クロックＣＬＫ２の周期ΔＴは、０．２μｓとする。
【００２４】
遅延回路７＿１は、フリップフロップＦＦ４で構成される。遅延回路７＿２は、フリップフロップＦＦ５で構成される。遅延回路７＿３は、フリップフロップＦＦ６，ＦＦ７で構成される。遅延回路７＿４は、フリップフロップＦＦ８，ＦＦ９，ＦＦ１０で構成される。
【００２５】
選択回路６９は、ｊ番目（ｊ≧１）の出力パルスを受けたときに、第ｊ番目の遅延回路７＿ｊの出力を選択して、サンプリングのタイミングを表わす信号として出力する。
【００２６】
選択回路６９は、複数段のインバータ６０〜６３と、複数段のフリップフロップＦＦ０〜ＦＦ３と、論理回路５９と、論理回路５６〜５８と、論理回路５２〜５５と、論理回路５１とを含む。
【００２７】
複数段のインバータ６０〜６３は、カウンタ１２の出力を所定時間遅延させて、論理回路５９へ出力する。論理回路５９は、制御詞号ＲＳＴｉｎの反転と、インバータ６３の出力との否定論理積であるリセット信号ＲＳＴを出力する。
【００２８】
フリップフロップＦＦ０は、データ入力端子に電圧ＶＣＣを受け、クロック端子にカウンタ１２の出力を受けて、リセット端子に論理回路５９から出力されるリセット信号ＲＳＴを受ける。フリップフロップＦＦ０の出力信号Ｑ０は、論理回路５６と次段のフリップフロップＦＦ１に送られる。
【００２９】
フリップフロップＦＦ１は、フリップフロップＦＦ０の出力信号Ｑ０を受け、クロック端子にカウンタ１２の出力を受けて、リセット端子に論理回路５９から出力されるリセット信号ＲＳＴを受ける。フリップフロップＦＦ１の出力信号Ｑ１は、論理回路５６，５７と次段のフリップフロップＦＦ２に送られる。
【００３０】
フリップフロップＦＦ２は、フリップフロップＦＦ１の出力信号Ｑ１を受け、クロック端子にカウンタ１２の出力を受けて、リセット端子に論理回路５９から出力されるリセット信号ＲＳＴを受ける。フリップフロップＦＦ２の出力信号Ｑ２は、論理回路５７，５８と次段のフリップフロップＦＦ３に送られる。
【００３１】
フリップフロップＦＦ３は、フリップフロップＦＦ２の出力信号Ｑ２を受け、クロック端子にカウンタ１２の出力を受けて、リセット端子に論理回路５９の出力を受ける。フリップフロップＦＦ３の出力信号Ｑ３は、論理回路５８と、論理回路５５と、論理回路５９に送られる。
【００３２】
論理回路５６は、信号Ｑ０と、信号Ｑ１の反転との論理積を論理回路５２へ出力する。
論理回路５７は、信号Ｑ１と、信号Ｑ２の反転との論理積を論理回路５３へ出力する。
【００３３】
論理回路５８は、信号Ｑ２と、信号Ｑ３の反転との論理積を論理回路５４へ出力する。
フリップフロップＦＦ４は、データ入力端子にカウンタ１２の出力を受け、クロック端子に基準クロックＣＬＫ１を受ける。フリップフロップＦＦ４の出力信号Ｑａは、論理回路５２と次段のフリップフロップＦＦ５に送られる。
【００３４】
フリップフロップＦＦ４は、データ入力端子にカウンタ１２の出力を受け、クロック端子に基準クロックＣＬＫ１を受ける。フリップフロップＦＦ４の出力信号Ｑａは、論理回路５２と次段のフリップフロップＦＦ５に送られる。
【００３５】
フリップフロップＦＦ５は、データ入力端子にフリップフロップＦＦ４の出力信号Ｑａを受け、クロック端子に基準クロックＣＬＫ１を受ける。フリップフロップＦＦ５の出力信号Ｑｂは、論理回路５３と次段のフリップフロップＦＦ６に送られる。
【００３６】
フリップフロップＦＦ６は、データ入力端子にフリップフロップＦＦ５の出力信号Ｑｂを受け、クロック端子に基準クロックＣＬＫ１を受ける。フリップフロップＦＦ６の出力信号は、次段のフリップフロップＦＦ７に送られる。
【００３７】
フリップフロップＦＦ７は、データ入力端子にフリップフロップＦＦ６の出力信号を受け、クロック端子に基準クロックＣＬＫ１を受ける。フリップフロップＦＦ７の出力信号Ｑｃは、論理回路５４と次段のフリップフロップＦＦ８に送られる。
【００３８】
フリップフロップＦＦ８は、データ入力端子にフリップフロップＦＦ７の出力信号Ｑｃを受け、クロック端子に基準クロックＣＬＫ１を受ける。フリップフロップＦＦ８の出力信号は、次段のフリップフロップＦＦ９に送られる。
【００３９】
フリップフロップＦＦ９は、データ入力端子にフリップフロップＦＦ８の出力信号を受け、クロック端子に基準クロックＣＬＫ１を受ける。フリップフロップＦＦ９の出力信号は、次段のフリップフロップＦＦ１０に送られる。
【００４０】
フリップフロップＦＦ１０は、データ入力端子にフリップフロップＦＦ９の出力信号を受け、クロック端子に基準クロックＣＬＫ１を受ける。フリップフロップＦＦ１０の出力信号Ｑｄは、論理回路５５に送られる。
【００４１】
論理回路５２は、論理回路５６の出力信号と、信号Ｑａとの論理積Ｑａ′を論理回路５１へ出力する。
【００４２】
論理回路５３は、論理回路５７の出力信号と、信号Ｑｂとの論理積Ｑｂ′を論理回路５１へ出力する。
【００４３】
論理回路５４は、論理回路５８の出力信号と、信号Ｑｃとの論理積Ｑｃ′を論理回路５１へ出力する。
【００４４】
論理回路５５は、フリップフロップＦＦ３の出力信号Ｑ３と、信号Ｑｄとの論理積Ｑｄ′を論理回路５１へ出力する。
【００４５】
論理回路５１は、信号Ｑａ′、信号Ｑｂ′、信号Ｑｃ′、信号Ｑｄ′の論理和をサンプリング用信号として出力する。
【００４６】
（動作）
図４は、第１の実施形態のサンプリング回路１１の各信号のタイミングを表わす図である。
【００４７】
説明および図面の簡素化の為、図４において、基準クロックＣＬＫ２は、例えば、基準クロックＣＬＫ１に基づいて生成され、基準クロックＣＬＫ１と同期したクロックとする。但し、基準クロックＣＬＫ１は一定周期のカウンタ回路１２の出力信号の生成に使用され、この目的において必ずしも基準クロックＣＬＫ１と基準クロックＣＬＫ２が同期していることが必須条件では無い。ここで、基準クロックＣＬＫ２の周期はΔＴとする。
【００４８】
フリップフロップＦＦ０は、「Ｈ」レベルの信号をデータ入力端子に受け、カウンタ１２の第１番目の出力パルスをクロック端子に受けて、出力信号Ｑ０のレベルを「Ｈ」レベルに設定する。フリップフロップＦＦ０は、論理回路５９から出力されるリセット信号ＲＳＴが「Ｌ」レベルとなると、出力信号Ｑ０のレベルを「Ｌ」レベルに戻す。
【００４９】
フリップフロップＦＦ１は、カウンタ１２の第２番目の出力パルスを受けて、出力信号Ｑ１のレベルを「Ｈ」レベルに設定する。フリップフロップＦＦ１は、論理回路５９から出力されるリセット信号ＲＳＴが「Ｌ」レベルとなると、出力信号Ｑ１のレベルを「Ｌ」レベルに戻す。
【００５０】
フリップフロップＦＦ２は、カウンタ１２の第３番目の出力パルスを受けて、出力信号Ｑ２のレベルを「Ｈ」レベルに設定する。フリップフロップＦＦ２は、論理回路５９から出力されるリセット信号ＲＳＴが「Ｌ」レベルとなると、出力信号Ｑ２のレベルを「Ｌ」レベルに戻す。
【００５１】
フリップフロップＦＦ３は、カウンタ１２の第４番目の出力パルスを受けて、出力信号Ｑ３のレベルを「Ｈ」レベルに設定する。フリップフロップＦＦ３は、前記出力信号Ｑ２が「Ｌ」レベルとなると、カウンタ１２の次の出力パルスを受けて、出力信号Ｑ３のレベルを「Ｌ」レベルに戻す。
【００５２】
フリップフロップＦＦ４は、カウンタ１２の出力パルスを基準クロックＣＬＫ２（第ｎ番目のクロックとする）の立ち上りのタイミングで取り込んで、信号Ｑａのパルスを出力する（（１）に示す）。
【００５３】
フリップフロップＦＦ５は、フリップフロップＦＦ４の出力パルスを基準クロックＣＬＫ２（第（ｎ＋１）番目のクロックとする）の立ち上りのタイミングで取り込んで、信号Ｑｂのパルスを出力する（（２）に示す）。信号Ｑｂのパルスは、信号Ｑａのパルスよりも基準クロックＣＬＫ２の周期ΔＴだけ遅くなる。
【００５４】
フリップフロップＦＦ６は、フリップフロップＦＦ５の出力パルスを基準クロックＣＬＫ２（第（ｎ＋２）番目のクロックとする）の立ち上りのタイミングで取り込んで、パルスを出力する。
【００５５】
フリップフロップＦＦ７は、フリップフロップＦＦ６の出力パルスを基準クロックＣＬＫ２（第（ｎ＋３）番目のクロックとする）の立ち上りのタイミングで取り込んで、信号Ｑｃのパルスを出力する（（３）に示す）。信号Ｑｃのパルスは、信号ＱｂのパルスよりもΔ２Ｔだけ遅くなる。
【００５６】
フリップフロップＦＦ８は、フリップフロップＦＦ７の出力パルスを基準クロックＣＬＫ２（第（ｎ＋４）番目のクロックとする）の立ち上りのタイミングで取り込んで、パルスを出力する。
【００５７】
フリップフロップＦＦ９は、フリップフロップＦＦ８の出力パルスを基準クロックＣＬＫ２（第（ｎ＋５）番目のクロックとする）の立ち上りのタイミングで取り込んで、パルスを出力する。
【００５８】
フリップフロップＦＦ１０は、フリップフロップＦＦ９の出力パルスを基準クロックＣＬＫ２（第（ｎ＋６）番目のクロックとする）の立ち上りのタイミングで取り込んで、信号Ｑｄのパルスを出力する（（４）に示す）。信号Ｑｄのパルスは、信号Ｑｃのパルスよりも３ΔＴだけ遅くなる。
【００５９】
カウンタ１２の第２番目、第３番目、および第４番目の出力パルスについても、上記と同様の処理が行なわれる。
【００６０】
カウンタ１２の第１番目の出力パルスに対しては、上述のように信号Ｑａ〜Ｑｄのパルスが生成されるが、論理回路５６〜５８の出力信号および信号Ｑ３のうち、信号Ｑ０と信号Ｑ１の反転との論理積である論理回路５６の出力のみが「Ｈ」レベルとなるので、論理回路５２〜５８によって、信号Ｑａに基づく信号Ｑａ′のみがパルスとなり（（５）に示す）、サンプリング用信号は、この信号Ｑａ′のパルスとなる。
【００６１】
カウンタ１２の第２番目の出力パルスに対しては、上述のように信号Ｑａ〜Ｑｄのパルスが生成されるが、論理回路５６〜５８の出力信号および信号Ｑ３のうち、信号Ｑ１と信号Ｑ２の反転との論理積である論理回路５６の出力のみが「Ｈ」レベルとなるので、論理回路５２〜５８によって、信号Ｑｂに基づく信号Ｑｂ′のみがパルスとなり（（６）に示す）、サンプリング用信号は、この信号Ｑｂ′のパルスとなる。
【００６２】
カウンタ１２の第３番目の出力パルスに対しては、上述のように信号Ｑａ〜Ｑｄのパルスが生成されるが、論理回路５６〜５８の出力信号および信号Ｑ３のうち、信号Ｑ２と信号Ｑ３の反転との論理積である論理回路５６の出力のみが「Ｈ」レベルとなるので、論理回路５２〜５８によって、信号Ｑｃに基づく信号Ｑｃ′のみがパルスとなり（（７）に示す）、サンプリング用信号は、この信号Ｑｃ′のパルスとなる。
【００６３】
カウンタ１２の第４番目の出力パルスに対しては、上述のように信号Ｑａ〜Ｑｄのパルスが生成されるが、論理回路５６〜５８の出力信号および信号Ｑ３のうち、信号Ｑ３のみが「Ｈ」レベルとなるので、論理回路５２〜５８によって、信号Ｑｄに基づく信号Ｑｄ′のみがパルスとなり（（８）に示す）、サンプリング用信号は、この信号Ｑｄ′のパルスとなる。
【００６４】
以上のように、本実施の形態によれば、Ａ／Ｄ変換器が追従可能な周期Ｔを基本単位とし、サンプリング回数に応じてΔＴを加算することで、実質、ノイズ周期より小さいサンプリング間隔ΔＴで平均化処理するのと同等のことが実現できる。これにより、ノイズを含めた平均化処理が可能となり、正しいＤＣ値の測定が可能となる。
【００６５】
［第２の実施形態］
（構成）
図５は、第２の実施形態のサンプリング回路２４の構成を表わす図である。
【００６６】
図５に示すように、カウンタ補助回路２３は、インバータ８１と、フリップフロップＦＦ１１と、ローパスフィルタＦＬと、基準電圧生成器ＲＳ（１）〜ＲＳ（ｎ）と、セレクタ２１と、コンパレータ２２と、波形生成回路２５とを備える。
【００６７】
インバータ８１は、制御信号生成回路１５からの制御信号ＲＳＴｉｎを反転させて、フリップフロップＦＦ１１のリセット端子へ供給する。ここでは、インバータ８１は、制御信号ＲＳＴｉｎを正論理とする目的で設置している。
【００６８】
フリップフロップＦＦ１１は、データ入力端子にカウンタ１２からの出力を受け、リセット端子にインバータ８１の出力を受ける。フリップフロップＦＦ１１は、カウンタ１２から出力パルスを受けるごとに、レベルが変化する信号Ｑ０を出力する。フリップフロップＦＦ１１の出力信号Ｑ０はローパスフィルタＦＬへ送られる。
【００６９】
ローパスフィルタＦＬは、抵抗Ｒ２とコンデンサＣ２２とで構成され、出力Ｑ０の変化を遅らせる。
【００７０】
基準電圧生成器ＲＳ（ｉ）は、電源ＶＣＣとグランドとの間に設けられた２つの抵抗Ｒ（ｉ）ａとＲ（ｉ）ｂとを有する。ただし、ｉは１〜ｎである。抵抗Ｒ（ｉ）ａと抵抗Ｒ（ｉ）ｂとが接続されるノードから基準電圧Ｖｔｈ（ｉ）がセレクタ２１へ出力される。
基準電圧Ｖｔｈ（１）〜Ｖｔｈ（ｎ）は、互いに異なる電圧である。
【００７１】
セレクタ２１は、ＶＴＨ選択信号に従って、基準電圧Ｖｔｈ（１）〜Ｖｔｈ（ｎ）の中から１つを順番に選択して、選択した基準電圧Ｖｔｈ（ｉ）を出力する。
【００７２】
コンパレータ２２は、セレクタ２１から出力された基準電圧Ｖｔｈ（ｉ）と、ローパスフィルタＦＬから出力された信号Ｑ１とを比較する。コンパレータ２２は、ローパスフィルタＦＬから出力された信号Ｑ１が、セレクタ２１から出力された基準電圧Ｖｔｈ（ｉ）と等しいか大きい場合は、「Ｈ」レベルの信号を出力する。コンパレータ２２は、ローパスフィルタＦＬから出力された信号Ｑ１が、セレクタ２１から出力された基準電圧Ｖｔｈ（ｉ）よりも小さい場合は、「Ｌ」レベルの信号を出力する。
【００７３】
波形生成回路２５は、コンパレータ２２の出力のレベルが変化するタイミングで、サンプリングのタイミングを表わすサンプリング用信号を出力する。
【００７４】
（動作）
図６は、第２の実施形態のサンプリング回路２４の各信号のタイミングを表わす図である。
【００７５】
ここで、サンプリング用信号は、基準電圧Ｖｔｈ（ｉ）の切り換えによって、タイミングがずれることを模式的に表わしたものであり、カウンタ出力の１つのパルスに対して、同時に複数のサンプリング用信号のパルスが出力されることを示すものではない。
【００７６】
フリップフロップＦＦ１１は、カウンタ１２の出力パルスを受けるごとに、出力信号Ｑ０のレベルを切り換える。すなわち、フリップフロップＦＦ１１は、カウンタ１２の第１、３、５、・・・番目の出力パルスを受けると、出力信号Ｑ０のレベルを「Ｈ」レベルに設定する。フリップフロップＦＦ１１は、カウンタ１２の第２、４、６、・・・番目の出力パルスを受けると、出力信号Ｑ０のレベルを「Ｌ」レベルに設定する。
【００７７】
カウンタ１２の第１番目のパルスに対しては、セレクタ２１は、基準電圧Ｖｔｈ（１）を出力する。コンパレータ２２および波形生成回路２５によって、信号Ｑ１が基準電圧Ｖｔｈ（１）と等しくなったタイミングで、サンプリング用信号が出力される（（１）に示す）。
【００７８】
図示しないが、カウンタ１２の第２番目のパルスに対しては、セレクタ２１は、基準電圧Ｖｔｈ（２）を出力する。コンパレータ２２および波形生成回路２５によって、信号Ｑ１が基準電圧Ｖｔｈ（２）よりも小さくなったタイミングで、サンプリング用信号が出力される。
【００７９】
同様に、カウンタ１２の第３番目のパルスに対しては、セレクタ２１は、基準電圧Ｖｔｈ（３）を出力する。コンパレータ２２および波形生成回路２５によって、信号Ｑ１が基準電圧Ｖｔｈ（３）と等しくなったタイミングで、サンプリング用信号が出力される。
【００８０】
以上のように、本実施の形態によれば、コンパレータの比較対象となる基準電圧を変化させることによって、特定の周期成分をもたない時間間隔にてサンプリングすることが可能となる。これによって、如何なる測定対象においても、高精度にＤＣ値を測定することが可能となる。
【００８１】
［第３の実施形態］
（構成）
図７は、第３の実施形態のサンプリング回路３４の構成を表わす図である。
【００８２】
図７に示すように、カウンタ補助回路３３は、インバータ８１と、フリップフロップＦＦ１１と、セレクタ３１と、ローパスフィルタＦＬ２と、コンパレータ２２と、波形生成回路２５とを備える。
【００８３】
インバータ８１は、制御信号生成回路１５からの制御信号ＲＳＴｉｎを反転させて、フリップフロップＦＦ１１のリセット端子へ供給する。ここでは、インバータ８１は、制御信号ＲＳＴｉｎを正論理とする目的で設置している。
【００８４】
フリップフロップＦＦ１１は、データ入力端子にカウンタ１２からの出力を受け、リセット端子にインバータ８１の出力を受ける。フリップフロップＦＦ１１は、カウンタ１２から出力パルスを受けるごとに、レベルが変化する信号Ｑ０を出力する。フリップフロップＦＦ１１の出力信号Ｑ０はローパスフィルタＦＬ２へ送られる。
【００８５】
ローパスフィルタＦＬ２は、可変の時定数を有し、抵抗Ｒｆと、スイッチＳＷ１〜ＳＷｍと、コンデンサＣ１〜Ｃｍとを含む。セレクタ３１によって、スイッチＳＷ１〜ＳＷｍのいずれか１つがオンとなる。オンとなるスイッチがどれかによって、ローパスフィルタＦＬ２の時定数が変化する。
【００８６】
セレクタ３１は、フィルタ定数選択信号に従って、スイッチＳＷ１〜ＳＷｍのうちのいずれか１つを順番にオンにすることによって、ｍ種類の時定数の中から１つを選択して、選択した時定数にローパスフィルタＦＬ２の時定数を切り換えさせる。
【００８７】
スイッチＳＷｉがオンのときには、フリップフロップＦＦ１１の出力信号Ｑ０は、抵抗ＲｆとコンデンサＣｉによって構成されるフィルタによって帯域制限され、低周波成分の信号Ｑ１がコンパレータ２２へ出力される。ただし、ｉは１〜ｍのいずれかの自然数である。
【００８８】
コンパレータ２２は、基準電圧Ｖｔｈと、フィルタ回路ＦＬ２から出力された信号Ｑ１とを比較する。コンパレータ２２は、基準電圧Ｖｔｈと、ローパスフィルタＦＬ２から出力された信号Ｑ１とを比較する。コンパレータ２２は、ローパスフィルタＦＬ２から出力された信号Ｑ１が、基準電圧Ｖｔｈと等しいか大きい場合は、「Ｈ」レベルの信号を出力する。コンパレータ２２は、ローパスフィルタＦＬ２から出力された信号Ｑ１が、基準電圧Ｖｔｈよりも小さい場合は、「Ｌ」レベルの信号を出力する。
【００８９】
波形生成回路２５は、コンパレータ２２の出力のレベルが変化するタイミングで、前記サンプリングのタイミングを表わすサンプリング用信号を出力する。
【００９０】
（動作）
図８は、第３の実施形態のサンプリング回路３４の各信号のタイミングを表わす図である。
【００９１】
フリップフロップＦＦ１１は、カウンタ１２の出力パルスを受けるごとに、出力信号Ｑ０のレベルを切り換える。すなわち、フリップフロップＦＦ１１は、カウンタ１２の第１、３、５、・・・番目の出力パルスを受けると、出力信号Ｑ０のレベルを「Ｈ」レベルに設定する。フリップフロップＦＦ１１は、カウンタ１２の第２、４、６、・・・番目の出力パルスを受けると、出力信号Ｑ０のレベルを「Ｌ」レベルに設定する。
【００９２】
カウンタ１２の第１番目のパルスに対しては、セレクタ３１は、スイッチＳＷ１をオンとすることによって、ローパスフィルタＦＬ２の時定数は、Ｒｆ×Ｃ１となる。コンパレータ２２および波形生成回路２５によって、信号Ｑ１が基準電圧Ｖｔｈと等しくなったタイミングで、サンプリング用信号が出力される（（１）に示す）。
【００９３】
カウンタ１２の第２番目のパルスに対しては、セレクタ３１は、スイッチＳＷ２をオンにすることによって、ローパスフィルタＦＬ２の時定数は、Ｒｆ×Ｃ２となる。コンパレータ２２および波形生成回路２５によって、信号Ｑ１が基準電圧Ｖｔｈよりも小さくなったタイミングで、サンプリング用信号が出力される（（２）に示す）。
【００９４】
カウンタ１２の第３番目のパルスに対しては、セレクタ３１は、スイッチＳＷ３をオンにすることによって、ローパスフィルタＦＬ２の時定数は、Ｒｆ×Ｃ３となる。コンパレータ２２および波形生成回路２５によって、信号Ｑ１が基準電圧Ｖｔｈと等しくなったタイミングで、サンプリング用信号が出力される（（３）に示す）。
【００９５】
以上のように、本実施の形態によれば、カウンタの出力信号の時定数を変化させることによって、特定の周期成分を持たない時間間隔でサンプリングすることが可能となる。これによって、如何なる測定対象においても、高精度にＤＣ値を測定することが可能となる。
［変形例］
本変形例は、第２の実施形態と第３の実施形態とを組み合わせたものである。
【００９６】
（構成）
図９は、変形例のサンプリング回路４４の構成を表わす図である。
【００９７】
図９を参照して、カウンタ補助回路４３は、インバータ８１と、フリップフロップＦＦ１１と、ローパスフィルタＦＬ２と、基準電圧生成器ＲＳ（１）〜ＲＳ（ｎ）と、セレクタ２１と、セレクタ３１と、コンパレータ２２と、波形生成回路２５とを備える。
【００９８】
インバータ８１は、制御信号生成回路１５からの制御信号ＲＳＴｉｎを反転させて、フリップフロップＦＦ１１のリセット端子へ供給する。ここでは、インバータ８１は、制御信号ＲＳＴｉｎを正論理とする目的で設置している。
【００９９】
フリップフロップＦＦ１１は、データ入力端子にカウンタ１２からの出力を受け、リセット端子にインバータ８１の出力を受ける。フリップフロップＦＦ１１は、カウンタ１２から出力パルスを受けるごとに、レベルが変化する信号Ｑ０を出力する。フリップフロップＦＦ１１の出力信号Ｑ０はローパスフィルタＦＬ２へ送られる。
【０１００】
ローパスフィルタＦＬ２は、可変の時定数を有し、抵抗Ｒｆと、スイッチＳＷ１〜ＳＷｍと、コンデンサＣ１〜Ｃｍとを含む。セレクタ３１によって、スイッチＳＷ１〜ＳＷｍのいずれか１つがオンとなる。オンとなるスイッチがどれかによって、ローパスフィルタＦＬ２の時定数が変化する。
【０１０１】
セレクタ３１は、フィルタ定数選択信号に従って、スイッチＳＷ１〜ＳＷｍのうちのいずれか１つを順番にオンにすることによって、ｍ種類の時定数の中から１つを選択して、選択した時定数にローパスフィルタＦＬ２の時定数を切り換えさせる。
【０１０２】
スイッチＳＷｉがオンのときには、フリップフロップＦＦ１１の出力信号Ｑ０は、抵抗ＲｆとコンデンサＣｉによって構成されるフィルタによって帯域制限され、低周波成分の信号Ｑ１がコンパレータ２２へ出力される。ただし、ｉは１〜ｍのいずれかの自然数である。
【０１０３】
基準電圧生成器ＲＳ（ｉ）は、電源ＶＣＣとグランドとの間に設けられた２つの抵抗Ｒ（ｉ）ｂとＲ（ｉ）ｂとを有する。ただし、ｉは１〜ｎである。抵抗Ｒ（ｉ）ａと抵抗Ｒ（ｉ）ｂとが接続されるノードから基準電圧Ｖｔｈ（ｉ）がセレクタ２１へ出力される。
基準電圧Ｖｔｈ（１）〜Ｖｔｈ（ｎ）は、互いに異なる電圧である。
【０１０４】
セレクタ２１は、ＶＴＨ選択信号に従って、基準電圧Ｖｔｈ（１）〜Ｖｔｈ（ｎ）の中から１つを順番に選択して、選択した基準電圧Ｖｔｈ（ｉ）を出力する。
【０１０５】
コンパレータ２２は、セレクタ２１から出力された基準電圧Ｖｔｈ（ｉ）と、ローパスフィルタＦＬ２から出力された信号Ｑ１とを比較する。コンパレータ２２は、ローパスフィルタＦＬ２から出力された信号Ｑ１が、セレクタ２１から出力された基準電圧Ｖｔｈ（ｉ）と等しいか大きい場合は、「Ｈ」レベルの信号を出力する。コンパレータ２２は、ローパスフィルタＦ２Ｌから出力された信号Ｑ１が、セレクタ２１から出力された基準電圧Ｖｔｈ（ｉ）よりも小さい場合は、「Ｌ」レベルの信号を出力する。
【０１０６】
波形生成回路２５は、コンパレータ２２の出力のレベルが変化するタイミングで、サンプリングのタイミングを表わすサンプリング用信号を出力する。
【０１０７】
（動作）
図１０は、変形例のサンプリング回路４４の各信号のタイミングを表わす図である。
【０１０８】
ここで、サンプリング用信号は、基準電圧Ｖｔｈ（ｉ）の切り換えによって、タイミングがずれることを模式的に表わしたものであり、カウンタ出力の１つのパルスに対して、同時に複数のサンプリング用信号のパルスが出力されることを示すものではない。
【０１０９】
フリップフロップＦＦ１１は、カウンタ１２の出力パルスを受けるごとに、出力信号Ｑ０のレベルを切り換える。すなわち、フリップフロップＦＦ１１は、カウンタ１２の第１、３、５、・・・番目の出力パルスを受けると、出力信号Ｑ０のレベルを「Ｈ」レベルに設定する。フリップフロップＦＦ１１は、カウンタ１２の第２、４、６、・・・番目の出力パルスを受けると、出力信号Ｑ０のレベルを「Ｌ」レベルに設定する。
【０１１０】
カウンタ１２の第１番目のパルスに対しては、セレクタ３１は、スイッチＳＷ１をオンとすることによって、ローパスフィルタＦＬ２の時定数は、Ｒｆ×Ｃ１となる。カウンタ１２の第１番目のパルスに対しては、セレクタ２１は、基準電圧Ｖｔｈ（１）を出力する。コンパレータ２２および波形生成回路２５によって、信号Ｑ１が基準電圧Ｖｔｈ（１）と等しくなったタイミングで、サンプリング用信号が出力される（（１）に示す）。
【０１１１】
カウンタ１２の第２番目のパルスに対しては、セレクタ３１は、スイッチＳＷ２をオンにすることによって、ローパスフィルタＦＬ２の時定数は、Ｒｆ×Ｃ２となる。カウンタ１２の第２番目のパルスに対しては、セレクタ２１は、基準電圧Ｖｔｈ（２）を出力する。コンパレータ２２および波形生成回路２５によって、信号Ｑ１が基準電圧Ｖｔｈ（２）よりも小さくなったタイミングで、サンプリング用信号が出力される（（２）に示す）。
【０１１２】
カウンタ１２の第３番目のパルスに対しては、セレクタ３１は、スイッチＳＷ３をオンにすることによって、ローパスフィルタＦＬ２の時定数は、Ｒｆ×Ｃ３となる。カウンタ１２の第３番目のパルスに対しては、セレクタ２１は、基準電圧Ｖｔｈ（３）を出力する。コンパレータ２２および波形生成回路２５によって、信号Ｑ１が基準電圧Ｖｔｈ（３）と等しくなったタイミングで、サンプリング用信号が出力される（（３）に示す）。
【０１１３】
以上のように、本変形例によれば、コンパレータの比較対象となる基準電圧と、カウンタの出力信号の時定数とを変化させることにより、特定の周期成分を持たない時間間隔でサンプリングすることが可能となる。これによって、如何なる測定対象においても、高精度にＤＣ値を測定することが可能となる。
【０１１４】
なお、上記の実施形態で説明したＤＣ測定回路は、被検査装置（半導体装置）の電圧または電流を測定する半導体検査装置に含まれるものとしてもよい。
【０１１５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１６】
１ ＤＣ測定回路、２  フィルタ回路、３  Ａ／Ｄ変換器、４  制御回路、６  平均化回路、７＿１〜７＿４  遅延回路、１１，２４，３４，４４  サンプリング回路、１２  カウンタ、１３，２３，３３，４３  カウンタ補助回路、１４  Ａ／Ｄ変換器制御回路、１５  制御信号生成回路、２１，３１  セレクタ、２２  コンパレータ、２５  波形生成回路、５１〜５９  論理回路、６９  選択回路、６０〜６３，８１  インバータ、ＦＦ０〜ＦＦ１１  フリップフロップ、Ｒ，Ｒ２，Ｒｆ，Ｒ（１）ａ〜Ｒ（ｎ）ａ，Ｒ（１）ｂ〜Ｒ（ｎ）ｂ  抵抗、Ｃ，Ｃ２２，Ｃ１〜Ｃｍ  コンデンサ、ＲＳ（１）〜ＲＳ（ｎ）  基準電圧生成器、ＦＬ，ＦＬ２  ローパスフィルタ、ＳＷ（１）〜ＳＷ（ｍ）  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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