(57)【要約】【課題】ＤＲＡＭ等におけるビット線を細線化する。【解決手段】半導体基板１００の上に第１層間絶縁膜４００、第１導電膜５１２、第２導電膜５１３、カバー絶縁膜５１４（第１カバー絶縁膜５１４ａ、第２カバー絶縁膜５１４ｂ）を形成し、配線パターンに対応するフォトレジストをその上に形成する。フォトレジストの配線パターン幅を酸素プラズマによっていったん縮退させる。このとき、下層のカバー絶縁膜５１４はエッチングされない。縮退後のフォトレジストのパターンをマスクとして、カバー絶縁膜５１４をエッチングしたあと、フォトレジストを除去する。次に、配線パターンに対応するカバー絶縁膜５１４の側壁にサイドウォール膜を形成することにより、配線パターンを拡幅調整する。拡幅後のカバー絶縁膜５１４の配線パターンに応じてビット線が描かれる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の上に第１のマスク膜を形成する工程と、
前記第１のマスク膜の上に、第１のパターン幅を有する第１のフォトレジストを形成する工程と、
前記第１のフォトレジストのパターン幅を前記第１のパターン幅よりも小さい第２のパターン幅まで縮退させることにより、第２のフォトレジストを形成する工程と、
前記第２のフォトレジストをマスクとして前記第１のマスク膜をエッチングすることにより、前記第１のマスク膜に前記第２のパターン幅を有する第１のマスクパターンを形成する工程と、
前記第２のフォトレジストを除去する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のフォトレジストを、酸素プラズマにより縮退させることにより前記第２のフォトレジストを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のマスク膜を、酸素を含有しないガスプラズマによりエッチングすることにより前記第１のマスクパターンを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板と前記第１のマスク膜の間には導電膜が形成されており、
前記第１のマスクパターンの側壁に第１のサイドウォール膜を形成する工程と、
前記第１のサイドウォール膜を前記導電膜が露出するまでエッチバックする工程と、
エッチバック後の前記第１のサイドウォール膜および前記第１のマスクパターンをマスクとして前記導電膜をエッチングすることにより、導電体パターンを形成する工程と、を更に備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記導電体パターンは、ＤＲＡＭ（Dynamic Random Access Memory）のビット線として形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１のサイドウォール膜および前記導電体パターンの側壁に第２のサイドウォール膜を形成する工程、を更に備えることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記第１のパターン幅は、露光装置の最小加工寸法以上であることを特徴とする請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第２のパターン幅は、露光装置の最小加工寸法未満であることを特徴とする請求項１から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第１のサイドウォール膜と前記第１のマスク膜は同一材料により形成されることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第１のサイドウォール膜と前記第１のマスク膜はいずれも窒化シリコンにより形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体装置における配線の細線化方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置の微細化にともない、露光装置の最小加工寸法Ｆよりも細い配線パターンが必要とされている。一般的には、いったん最小加工寸法Ｆにて配線パターンを形成し、配線パターンの側壁を削ることで最小加工寸法Ｆよりも細い配線パターンを形成する（特許文献１参照）。このような処理方法は「スリミング」とよばれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−９６０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、スリミングは配線パターンを一様に削り取るのが難しく、配線パターンの幅を一定に保つのが難しい。このため、過度のスリミングを行うと配線パターンが製造中に崩れてしまう可能性が生じる。従来のスリミング処理では、ますます高まる細線化要求に応えるのが困難になりつつある。
【課題を解決するための手段】
【０００５】
本発明にかかる半導体装置の製造方法は、半導体基板の上に第１のマスク膜を形成する工程と、第１のマスク膜の上に、第１のパターン幅を有する第１のフォトレジストを形成する工程と、第１のフォトレジストのパターン幅を第１のパターン幅よりも小さい第２のパターン幅まで縮退させることにより、第２のフォトレジストを形成する工程と、第２のフォトレジストをマスクとして第１のマスク膜をエッチングすることにより、第１のマスク膜に第２のパターン幅を有する第１のマスクパターンを形成する工程と、第２のフォトレジストを除去する工程と、第１のマスクパターンの側壁に第１のサイドウォール膜を形成する工程と、を備える。
【発明の効果】
【０００６】
本発明によれば、ＤＲＡＭ等の半導体装置の製造に際し、露光装置の最小加工寸法Ｆよりも細い配線パターンを安定的に作成しやすくなる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態における半導体装置のメモリセル領域の平面図である。
【図２】図１のＡ−Ａ’における断面図である。
【図３】本実施形態における半導体装置の製造過程（第１工程）を示す平面図である。
【図４】本実施形態における半導体装置の製造過程（第２工程）を示す断面図である。
【図５】比較例における半導体装置の製造過程（第３工程）を示す平面図である。
【図６】比較例における半導体装置の製造過程（第４工程）を示す断面図である。
【図７】比較例における半導体装置の製造過程（第５工程）を示す平面図である。
【図８】本実施形態における半導体装置の製造過程（第３工程）を示す断面図である。
【図９】本実施形態における半導体装置の製造過程（第４工程）を示す平面図である。
【図１０】本実施形態における半導体装置の製造過程（第５工程）を示す断面図である。
【図１１】本実施形態における半導体装置の製造過程（第６工程）を示す平面図である。
【図１２】本実施形態における半導体装置の製造過程（第７工程）を示す断面図である。
【図１３】本実施形態における半導体装置の製造過程（第８工程）を示す平面図である。
【発明を実施するための形態】
【０００８】
図１は、本実施形態における半導体装置１０２（ＤＲＡＭ）のメモリセル領域の平面図である。図１では、活性領域１０１、ワード線３００、ビット線５００の配置を中心として説明する。図２は、図１のＡ−Ａ’における断面図である。
【０００９】
図１に示すように、半導体基板１００上には複数の活性領域１０１が形成される。活性領域１０１は、Ｘ方向から所定角度だけ傾斜した方向に延伸する第１素子分離領域２００Ａと、Ｙ方向に延伸する第２素子分離領域２００Ｂによって区画される。活性領域１０１は、等ピッチで繰り返し配置される。
【００１０】
１つの活性領域１０１には、２本の埋め込み型のワード線３００が交差する。活性領域１０１、第１素子分離領域２００Ａ、第２素子分離領域２００Ｂおよびワード線３００の上面には、第１層間絶縁膜４００が形成される（図２）。第１層間絶縁膜４００には、これを貫通して設けられた、ビットコンタクトプラグ５１１が形成される（図１）。ビットコンタクトプラグ５１１は、活性領域１０１の中央部と接続される。第１層間絶縁膜４００の上にはビット線５００が配置され、ビット線５００はビットコンタクトプラグ５１１と接続される。本実施形態においては、ビット線５００の細線化方法を中心として説明する。
【００１１】
ビット線５００は、第１導電膜５１２（ポリシリコン）、第２導電膜５１３（タングステン）およびカバー絶縁膜５１４（窒化シリコン）の積層構造を有する。カバー絶縁膜５１４は、第１カバー絶縁膜５１４ａを第２カバー絶縁膜５１４ｂが挟み込む構造を有する。ビット線５００の側面は、サイドウォール絶縁膜５１６（窒化シリコン）で覆われる。
【００１２】
ビット線５００およびサイドウォール絶縁膜５１６の側面には、第２層間絶縁膜６００が配置される。活性領域１０１の両端部には、容量コンタクトプラグ７００が接続される。ビット線５００の上部には、ストッパー膜７８０および第３層間絶縁膜７９０が配置される。キャパシタ８００は、下部電極８１０、上部電極８２０及びこれらの間に設けられた容量絶縁膜８３０からなり、ストッパー膜７８０と第３層間絶縁膜７９０を貫通して設けられている。キャパシタ８００の下部電極８１０は、容量コンタクトプラグ７００と接続される。キャパシタ８００の上部電極８２０は、第４層間絶縁膜９００に覆われる。配線コンタクトプラグ９１０は、第４層間絶縁膜９００を貫通してキャパシタ８００の上部電極８２０と接続される。配線コンタクトプラグ９１０には配線９２０が接続される。配線９２０は保護絶縁膜９３０で覆われる。
【００１３】
次に、図３から図１３に関連して、半導体基板１００の製造方法、特に、ビット線５００の製造過程を中心として説明する。いずれの図も、図１のＡ−Ａ’断面に対応する。
【００１４】
まず、半導体基板１００（シリコン）の上に、第１素子分離領域２００Ａ、第２素子分離領域２００Ｂが形成され、これにより島状の活性領域１０１が形成される（図３）。ワード線３００を形成後（図３には図示なし）、第１層間絶縁膜４００およびビットコンタクトプラグ５１１（図３には図示なし）が形成される。第１層間絶縁膜４００の上に、第１導電膜５１２、第２導電膜５１３および第１カバー絶縁膜５１４ａ（第１のマスク膜）が成膜される。
【００１５】
第１導電膜５１２は、一例として、膜厚４０ｎｍのリン含有多結晶シリコンであり、モノシラン(ＳｉＨ４）とホスフィン（ＰＨ３）を原料ガスとするＣＶＤ（Chemical Vapor Deposition）法により形成される。第２導電膜５１３は、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ２）のうちの１つもしくは複数の金属化合物およびタングステン（Ｗ）の積層膜として形成される。第２導電膜５１３の膜厚は５０ｎｍであり、スパッタ法により形成される。第１カバー絶縁膜５１４ａは、膜厚１２０ｎｍの窒化シリコンであり、プラズマＣＶＤ法により形成される。第１導電膜５１２は、省略可能である。
【００１６】
次に、第１カバー絶縁膜５１４ａの上にレジストを塗布し、ＡｒＦレーザー光源を有する露光装置により、幅Ｗ１（第１のパターン幅）のフォトレジスト９２（第１のフォトレジスト）を形成する（図４）。幅Ｗ１は、露光装置の最小加工寸法Ｆ（５０ｎｍ）と等しいとする。このフォトレジスト９２のパターンが、ビット線５００の配線パターンとなる。
【００１７】
本実施形態による以降の製造過程を説明する前に、図５〜図７に関連して一般的なビット線５００の製造過程を比較例として説明する。この比較例を説明したあと、その問題点を指摘し、図８〜図１３に関連して本実施形態におけるビット線５００の製造過程を説明する。
【００１８】
［比較例における製造方法］
まず、フォトレジスト９２をマスクとして、第１カバー絶縁膜５１４ａ（第１のマスク膜）をドライエッチングする（図５）。第１カバー絶縁膜５１４ａのエッチングと同時にフォトレジスト９２の細線化（スリミング）も行われる。このような細線化方法を「同時スリミング法」とよぶ。同時スリミング法では、たとえば、トリフロロメタン（ＣＨＦ３）と酸素との混合ガスプラズマにより、フォトレジスト９２の側面を削りつつ、カバー絶縁膜５１４ａ（窒化シリコン）を膜厚方向にエッチングする（図６）。フォトレジスト９２は、フッ素イオンの衝撃にさらされることで側面を削り取られていくため、一様に側面を削るのがむずかしく、想定以上に削り取られる箇所が生じる可能性がある。また、第１カバー絶縁膜５１４ａと第２導電膜５１３の間にサンドエッジ９２８（亀裂）が発生しやすいという問題もある。
【００１９】
次に、フォトレジスト９２を除去し、残った第１カバー絶縁膜５１４ａをマスクとして、第２導電膜５１３（タングステン）および第１導電膜５１２（シリコン）をドライエッチングする。こうして、最小加工寸法Ｆよりも小さな幅Ｗ２のカバー絶縁膜５１４ａによる配線パターンが形成される（図７）。第１層間絶縁膜４００の上に、細いビット線５００（第１導電膜５１２、第２導電膜５１３および第１カバー絶縁膜５１４ａの３層）が屹立することになるため、ビット線５００がサンドエッジ９２８から倒壊する可能性がある。また、第１導電膜５１２にエッチング不良が生じる可能性もある。
【００２０】
あらかじめカバー絶縁膜５１４ａを薄くすることでアスペクト比を低減してもよいが、その代わり、後述のＣＭＰ（Chemical Mechanical Polishing）工程においてカバー絶縁膜５１４が摩滅してしまうリスクが高くなる。このため、カバー絶縁膜５１４ａを過度に薄くすることは適切ではない。
【００２１】
［本実施形態における製造方法］
そこで、本実施形態においては、図４に示した工程のあと、第１カバー絶縁膜５１４ａのエッチングを行わずにフォトレジスト９２のみをスリミングする（図８）。このスリミングは、酸素プラズマによる等方性エッチングにより行う。等方性エッチングであるため、フォトレジスト９２の表面を一様に縮退させることができる。縮退量が５ｎｍであれば、フォトレジスト９２の幅はＷ１（５０ｎｍ：第１のパターン幅）からＷ２（４０ｎｍ：第２のパターン幅）まで細線化される（第２のフォトレジスト）。酸素プラズマは、カバー絶縁膜５１４ａ（窒化シリコン膜）に対して揮発性の反応生成物を生じさせないため、第１カバー絶縁膜５１４ａはエッチングされない。すなわち、フォトレジスト９２のみを高精度にて一様にスリミングできる。このため、以降の処理において第１カバー絶縁膜５１４ａのパターン幅のばらつきが抑制される。
【００２２】
細線化されたフォトレジスト９２（第２のフォトレジスト）をマスクとして、第１カバー絶縁膜５１４ａを異方性ドライエッチングする（図９）。このときには、酸素を含有しないＣＨＦ３ガスプラズマを使用する。横方向エッチングをともなわない異方性エッチングとするために、ガスプラズマに電圧を印加可能なエッチング装置を用いる。ＣＨＦ３ガスのほかには、フロロメタン(ＣＨ３Ｆ）、ジフロロメタン（ＣＨ２Ｆ２）などのガスを用いてもよいし、これらのガスを混合してもよい。これにより、パターン幅Ｗ２を維持したまま、第１カバー絶縁膜５１４ａの配線パターン（第１のマスクパターン）を形成する。
【００２３】
酸素を含有しないガスプラズマによる異方性ドライエッチングであるため、フォトレジスト９２には更なるスリミングは発生しないし、サンドエッジも発生しない。エッチング後、フォトレジスト９２を除去する（図１０）。
【００２４】
次に、ＡＬＤ（Atomic Layer Deposition）法やＣＶＤ法により、第１カバー絶縁膜５１４ａを第２カバー絶縁膜５１４ｂにより被膜する（図１１）。第２カバー絶縁膜５１４ｂは、ジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料ガスとし、たとえば、温度６３０℃、圧力６０Ｐａの条件下でシリコン窒化膜として形成される。ＡＬＤ法やＣＶＤ法は、プラズマＣＶＤ法に比べて段差被覆性が良好であるためより好適である。第２カバー絶縁膜５１４ｂの膜厚は５ｎｍ程度である。
【００２５】
第２カバー絶縁膜５１４ｂの形成後、ＣＨＦ３ガスプラズマによる異方性ドライエッチングにより、第１カバー絶縁膜５１４ａの側面の第２カバー絶縁膜５１４ｂを残存させつつ、第２カバー絶縁膜５１４ｂを全面的にエッチバックすることにより、第１カバー絶縁膜５１４ａの側部にサイドウォール膜（第２カバー絶縁膜５１４ｂ）を形成する（図１２）。また、第２導電膜５１３が再び露出する。第１カバー絶縁膜５１４ａのパターン幅をＷ２、第２カバー絶縁膜５１４ｂ（第１のサイドウォール膜）の厚みをｔ１とすると、Ｗ２＋ｔ１×２がビット線５００の幅となる。
【００２６】
第１カバー絶縁膜５１４ａと第２カバー絶縁膜５１４ｂは、どちらも窒化シリコンである。第１カバー絶縁膜５１４ａおよび第２カバー絶縁膜５１４ｂのいずれか一方を酸化シリコンとした場合には、タングステンの第２導電膜５１３が酸化されてしまうため好ましくない。窒化シリコンの形成に際しては酸化ガスを使わないので、第２導電膜５１３が酸化されてしまうという問題も生じない。
【００２７】
次に、カバー絶縁膜５１４（第１カバー絶縁膜５１４ａ、第２カバー絶縁膜５１４ｂ）をマスクとして、第２導電膜５１３を異方性ドライエッチングする（図１３）。第２導電膜５１３は、先述のようにタングステンと他の金属化合物の積層膜として形成されているため、フッ素と塩素の混合ガスプラズマを用いることが好ましい。より具体的には、六フッ化硫黄（ＳＦ６）と三塩化ホウ素（ＢＣｌ３）と塩素の混合ガスプラズマを用いてもよい。
【００２８】
露出した第１導電膜５１２を更に異方性ドライエッチングする。第１導電膜５１２のドライエッチングには、臭化水素（ＨＢｒ）と塩素の混合ガスプラズマを用いることが好ましい。カバー絶縁膜５１４にサイドエッジが生じない条件下で、第１導電膜５１２と第２導電膜５１３をエッチングしているため、エッチング不良やパターンの倒壊を回避しやすい。ビット線５００のパターン幅Ｗは、第２カバー絶縁膜５１４ｂの膜厚ｔ１の調整により、最小加工寸法Ｆ未満、パターン幅Ｗ２以上の範囲で精密にコントロールできる。
【００２９】
以後は、公知の方法によりビット線５００の側面にサイドウォール絶縁膜５１６（第２のサイドウォール膜）を形成し（図３も参照）、更に、第２層間絶縁膜６００を形成する。ＣＭＰ法により、カバー絶縁膜５１４が露出するまで上面を削る。その後、容量コンタクトプラグ７００、ストッパー膜７８０、第３層間絶縁膜７９０、キャパシタ８００、第４層間絶縁膜９００、配線コンタクトプラグ９１０、配線９２０および保護絶縁膜９３０を順次形成することにより半導体装置１０２が形成される。
【００３０】
このように、最小加工寸法Ｆよりも細い第１カバー絶縁膜５１４ａの配線パターンを形成したあと、第２カバー絶縁膜５１４ｂでその側面を補強するため、拡幅調整しやすく、かつ、ビット線５００の機械的強度を維持しやすい。
【００３１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００３２】
９２  フォトレジスト、１００  半導体基板、１０１  活性領域、１０２  半導体装置、２００Ａ  第１素子分離領域、２００Ｂ  第２素子分離領域、３００  ワード線、４００  第１層間絶縁膜、５００  ビット線、５１１  ビットコンタクトプラグ、５１２  第１導電膜、５１３  第２導電膜、５１４  カバー絶縁膜、５１４ａ  第１カバー絶縁膜、５１４ｂ  第２カバー絶縁膜、５１６  サイドウォール絶縁膜、６００  第２層間絶縁膜、７００  容量コンタクトプラグ、７８０  ストッパー膜、７９０  第３層間絶縁膜、８００  キャパシタ、９００  第４層間絶縁膜、９１０  配線コンタクトプラグ、９２０  配線、９２６  エッチング不良、９２８  サンドエッジ、９３０  保護絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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