【手続補正書】
【提出日】令和3年9月13日(2021.9.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】共振負荷用電力変換装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明は上記課題を解決するものであり、その目的は、単相インバータのスイッチング素子の直列数をＭ、並列数をＮとした時分割運転におけるｋ次高調波スイッチングパターンを生成し、電流ゼロクロス近辺でのソフト遮断を実現することができる共振負荷用電力変換装置を提供することにある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
（１）請求項１〜５に記載の発明によれば、ｋに奇数の値を入力することで、単相インバータのスイッチング素子の直列数をＭ、並列数をＮとした時分割運転におけるｋ次高調波スイッチングパターンを生成することができる。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、ｍ個（ｍは２以上の整数）のスイッチング素子の直列体をｎ個（ｎは２以上の整数）並列にそれぞれの直列体間を主回路導体で接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を１／（ｍ×ｎ）に時分割でスイッチング制御する制御部とを備え、
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１〜Ｕ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｕｎ１〜Ｕｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１〜Ｘ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｘｎ１〜Ｘｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１〜Ｖ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｖｎ１〜Ｖｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１〜Ｙ１ｍのｍ個のスイッチング素子が直列接続された第１の直列体と、…Ｙｎ１〜Ｙｎｍのｍ個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記制御部は、
前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×直列数Ｍ×並列数Ｎ×ｋクロック（Ｍ、Ｎは２以上の整数）を１周期とし、２×並列数Ｎ×（直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×直列数Ｍ×並列数Ｎ×ｋ}−{２×並列数Ｎ×（直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
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スイッチング素子Ｘ（ｎ−１）１，Ｖ（ｎ−１）１用ゲート指令信号Ｘ（ｎ−１）１_gate／Ｖ（ｎ−１）１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ１，Ｙｎ１用ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateと、
前記ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ１，Ｖｎ１用ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateと、
前記ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
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スイッチング素子Ｘ（ｎ−１）２，Ｖ（ｎ−１）２用ゲート指令信号Ｘ（ｎ−１）２_gate／Ｖ（ｎ−１）２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ２，Ｙｎ２用ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateと、
前記ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ２，Ｖｎ２用ゲート指令信号Ｘｎ２_gate／Ｖｎ２_gateと、
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スイッチング素子Ｘ１（ｍ−１），Ｖ１（ｍ−１）用ゲート指令信号Ｘ１（ｍ−１）_gate／Ｖ１（ｍ−１）_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１ｍ，Ｙ１ｍ用ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateと、
前記ゲート指令信号Ｕ１ｍ_gate／Ｙ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１ｍ，Ｖ１ｍ用ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateと、
前記ゲート指令信号Ｘ１ｍ_gate／Ｖ１ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２ｍ，Ｙ２ｍ用ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateと、
前記ゲート指令信号Ｕ２ｍ_gate／Ｙ２ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２ｍ，Ｖ２ｍ用ゲート指令信号Ｘ２ｍ_gate／Ｖ２ｍ_gateと、
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スイッチング素子Ｘ（ｎ−１）ｍ，Ｖ（ｎ−１）ｍ用ゲート指令信号Ｘ（ｎ−１）ｍ_gate／Ｖ（ｎ−１）ｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎｍ，Ｙｎｍ用ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateと、
前記ゲート指令信号Ｕｎｍ_gate／Ｙｎｍ_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎｍ，Ｖｎｍ用ゲート指令信号Ｘｎｍ_gate／Ｖｎｍ_gateと、
を作成するゲート指令作成部を備え、
前記作成された各ゲート指令信号によって前記各スイッチング素子をＯＮ、ＯＦＦ制御する共振負荷用電力変換装置。
【請求項２】
前記ゲート指令作成部は、
可変の高調波指令を前記スイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateの立上りクロックでサンプルホールドして高調波指令ｋを演算する高調波指令演算部と、
２×直列数Ｍ×並列数Ｎ×ｋを演算することにより、前記各ゲート指令信号の１周期のクロック数およびキャリア上限値を求めるキャリア上限演算部と、
前記キャリア上限演算部で求められた前記各ゲート指令信号の１周期のクロック数から、１周期中のＯＮ信号期間のクロック数（２×（Ｍ−１）×Ｎ×ｋ＋１）を減算して１周期中のＯＦＦ信号期間のクロック数（２×Ｍ×Ｎ×ｋ）−{（２×（Ｍ−１）×Ｎ×ｋ＋１）}を求め、前記１周期中のＯＮ信号期間のクロック数から前記１周期中のＯＦＦ信号期間のクロック数を減算してＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｅ  Ｍｏｄｕｌａｔｉｏｎ））指令信号を生成するＰＷＭ指令生成部と、
前記単相インバータの出力電流のゼロクロスタイミングから出力電流の周期Ｔを演算する周期演算部と、
前記周期演算部で演算された周期Ｔを２で除算して得たキャリア傾きと、前記キャリア上限演算部で求められたキャリア上限値と、前記キャリア上限値に−１を乗算して得たキャリア下限値とに基いて三角波信号を生成する三角波生成部と、
前記三角波生成部で生成された三角波信号を（Ｔ×Ｋ）／２クロックずつ順次遅延させる２×Ｎ×Ｍ−１個の遅延部と、
前記ＰＷＭ指令生成部で生成されたＰＷＭ指令信号と、前記三角波生成部で生成された三角波信号および前記２×Ｎ×Ｍ−１個の遅延部により遅延された三角波信号とを各々比較し、前記三角波信号がＰＷＭ指令信号よりも小のときゲートＯＮ信号を、三角波信号がＰＷＭ指令信号よりも大のときゲートＯＦＦ信号を各々出力する２×Ｎ×Ｍ個の比較器と、
を備えたことを特徴とする請求項１に記載の共振負荷用電力変換装置。
【請求項３】
前記単相インバータの各アームのスイッチ群回路を構成するスイッチング素子の直列数Ｍは２、並列数Ｎは３であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１およびＵ１２の２個のスイッチング素子が直列接続された第１の直列体とＵ２１およびＵ２２の２個のスイッチング素子が直列接続された第２の直列体とＵ３１およびＵ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１およびＸ１２の２個のスイッチング素子が直列接続された第１の直列体とＸ２１およびＸ２２の２個のスイッチング素子が直列接続された第２の直列体とＸ３１およびＸ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１およびＶ１２の２個のスイッチング素子が直列接続された第１の直列体とＶ２１およびＶ２２の２個のスイッチング素子が直列接続された第２の直列体とＶ３１およびＶ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１およびＹ１２の２個のスイッチング素子が直列接続された第１の直列体とＹ２１およびＹ２２の２個のスイッチング素子が直列接続された第２の直列体とＹ３１およびＹ３２の２個のスイッチング素子が直列接続された第３の直列体とを有し、前記第１の直列体から第３の直列体までの３個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記２×Ｎ×Ｍ−１個の遅延部は１１個の遅延部で構成され、
前記２×Ｎ×Ｍ個の比較器は１２個の比較器で構成され、
前記ゲート指令作成部は、
前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×２（＝直列数Ｍ）×３（＝並列数Ｎ）×ｋクロックを１周期とし、２×３（＝並列数Ｎ）×１（＝直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×２（＝直列数Ｍ）×３（＝並列数Ｎ）×ｋ}−{２×３（＝並列数Ｎ）×１（＝直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
前記ゲート指令信号Ｘ２１_gate／Ｖ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３１，Ｙ３１用ゲート指令信号Ｕ３１_gate／Ｙ３１_gateと、
前記ゲート指令信号Ｕ３１_gate／Ｙ３１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３１，Ｖ３１用ゲート指令信号Ｘ３１_gate／Ｖ３１_gateと、
前記ゲート指令信号Ｘ３１_gate／Ｖ３１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
前記ゲート指令信号Ｘ２２_gate／Ｖ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３２，Ｙ３２用ゲート指令信号Ｕ３２_gate／Ｙ３２_gateと、
前記ゲート指令信号Ｕ３２_gate／Ｙ３２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３２，Ｖ３２用ゲート指令信号Ｘ３２_gate／Ｖ３２_gateと、
を作成することを特徴とする請求項２に記載の共振負荷用電力変換装置。
【請求項４】
前記単相インバータの各アームのスイッチ群回路を構成するスイッチング素子の直列数Ｍは２であり、
前記単相インバータの一方の相の上アームのスイッチ群回路は、Ｕ１１およびＵ１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｕｎ１およびＵｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームのスイッチ群回路は、Ｘ１１および１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｘｎ１およびＸｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームのスイッチ群回路は、Ｖ１１およびＶ１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｖｎ１およびＶｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームのスイッチ群回路は、Ｙ１１およびＹ１２の２個のスイッチング素子が直列接続された第１の直列体と、…Ｙｎ１およびＹｎ２の２個のスイッチング素子が直列接続された第ｎの直列体とを有し、前記第１の直列体から第ｎの直列体までのｎ個の直列体を並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記ゲート指令作成部は、
前記単相インバータの出力電流周波数の半サイクルをトリガとし、半サイクル毎にｋ個（ｋは３以上の奇数の高調波次数）出力するクロックと、
２×２（＝直列数Ｍ）×並列数Ｎ×ｋクロック（Ｎは２以上の整数）を１周期とし、２×並列数Ｎ×１（＝直列数Ｍ−１）×ｋ＋１クロックの期間ＯＮ信号を出力し、{２×２（＝直列数Ｍ）×並列数Ｎ×ｋ}−{２×並列数Ｎ×１（＝直列数Ｍ−１）×ｋ＋１}クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
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スイッチング素子Ｘ（ｎ−１）１，Ｖ（ｎ−１）１用ゲート指令信号Ｘ（ｎ−１）１_gate／Ｖ（ｎ−１）１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ１，Ｙｎ１用ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateと、
前記ゲート指令信号Ｕｎ１_gate／Ｙｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ１，Ｖｎ１用ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateと、
前記ゲート指令信号Ｘｎ１_gate／Ｖｎ１_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
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スイッチング素子Ｘ（ｎ−１）２，Ｖ（ｎ−１）２用ゲート指令信号Ｘ（ｎ−１）２_gate／Ｖ（ｎ−１）２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕｎ２，Ｙｎ２用ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateと、
前記ゲート指令信号Ｕｎ２_gate／Ｙｎ２_gateよりもｋクロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘｎ２，Ｖｎ２用ゲート指令信号Ｘｎ２_gate／Ｖｎ２_gateと、
を作成することを特徴とする請求項２に記載の共振負荷用電力変換装置。
【請求項５】
前記高調波指令演算部を除去し、固定の高調波指令ｋを設定する高調波指令設定部を設けたことを特徴とする請求項２に記載の共振負荷用電力変換装置。