(57)【要約】【課題】面取りされた周辺部を有するシリコン基板上にＧａＮ系半導体膜をエピタキシャル成長させた積層体を裏面研磨する際の割れを防止できると共に、チップ化のためのダイシング時にウエハの裏面チッピングが発生することを防止できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、シリコン基板１の面取りされた周辺部１Ａ上に形成されたＧａＮ系半導体膜２を研磨で除去することにより、シリコン基板１の側面１ＢにＧａＮ系半導体膜２が被さっていない状態にする。この後に、シリコン基板１の裏面１Ｃを研磨することにより、シリコン基板１の裏面研磨中にＧａＮ系半導体膜２が研削されないようにすることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
面取りされた周辺部を有するシリコン基板上にＧａＮ系半導体膜をエピタキシャル成長させ、
上記シリコン基板上に上記ＧａＮ系半導体膜を含む半導体素子を形成し、
上記シリコン基板の面取りされた周辺部上に形成された上記ＧａＮ系半導体膜を研磨で除去してから、
上記シリコン基板の裏面を研磨することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
上記シリコン基板は、Ｇｅがドープされていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
上記ＧａＮ系半導体膜がエピタキシャル成長されて上記半導体素子が形成されたシリコン基板を回転ステージ上に載置し、
上記回転ステージを回転させて上記シリコン基板を回転させた状態で、表面が上記ＧａＮ系半導体膜に接触する研磨テープと、この研磨テープを裏面側から上記シリコン基板側に押圧する研磨ヘッド部とを有するグラインダを用いて、上記シリコン基板の上記周辺部上に形成された上記ＧａＮ系半導体膜を除去し、
上記研磨ヘッド部が上記研磨テープを押圧する方向は、研磨中、任意の方向に変更可能になっていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか１つに記載の半導体装置の製造方法において、
上記シリコン基板の裏面を研磨した後、
上記ＧａＮ系半導体膜およびシリコン基板をステップカット方式でダイシングして半導体素子が形成された複数の半導体チップを切り出すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリコン基板上にＧａＮ系半導体膜を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
バンドギャップが大きく、ヘテロ接合による高い電子濃度を実現し得るＧａＮ系パワーデバイスが注目されている。
【０００３】
このようなＧａＮ系パワーデバイスの製造方法において、特許文献１(特開２０１１−７１１８０号公報)では、ＧａＮ系デバイスを作製するためのＧａＮ基板に対して、ウエハ周辺のエッジ部に対して特定方向の面取りを行うことで割れや欠けを防止することが提案されている。
【０００４】
また、特許文献２(特開２００４−３１９９５１号公報)では、ＧａＮ基板のエッジ部に対するベベリング(面取り)を行うことにより、割れや欠けを防止することが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−７１１８０号公報
【特許文献２】特開２００４−３１９９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者らは、ＧａＮ系デバイスとして安価なＳｉ基板を用いたＧａＮ系パワーデバイスの開発に携わっている。
【０００７】
シリコン基板上にＧａＮ系半導体膜をエピタキシャル成長させたウエハをパワーデバイスに適用する場合には、大電流，高電圧を印加することから、シリコン基板を薄くして、放熱性を上げる必要がある。
【０００８】
ところが、本発明者らは、シリコン基板上にＧａＮ系半導体膜をエピタキシャル成長させて半導体素子を形成し、薄型化のためにシリコン基板の裏面から研削,研磨を行ったところ、この研削,研磨中に上記シリコン基板とＧａＮ系半導体膜とを有する積層体がエッジ部から割れてしまう現象が多発する問題に直面した。
【０００９】
本発明者らが、この割れの原因を調査したところ、次の様なことが判明した。
【００１０】
まず、図１０Ａの断面図に示すように、シリコン基板１０１の周辺部１０１Ａを面取りして、割れ,欠けを回避することがなされているが、このシリコン基板１０１の面取りされている周辺部１０１Ａの表面側から裏面１０１Ｃ側にまでＧａＮ系半導体膜１０２のＧａＮ膜周縁部１０２Ａが回り込んでしまっていることを見出した。
【００１１】
次に、図１０Ｂの断面図に示すように、シリコン基板１０１の裏面１０１Ｃから研削,研磨して行く際に、研磨面１０１Ｄが周辺部１０１Ａから回り込んだＧａＮ膜周縁部１０２Ａに達すると、ＧａＮ膜周縁部１０２Ａやシリコン基板１０１の一部に欠けが生じ、研削,研磨中に発生するＧａＮ膜のかけらや応力の影響により、上記欠けからウエハの割れが発生していることが判明した。
【００１２】
特に、シリコン基板とＧａＮ系半導体膜との組み合わせでは、例えば、Ｓｉの熱膨張係数は２．４×１０−６(１/Ｋ)であるのに対して、ＧａＮの熱膨張係数は５．５９×１０−６(１/Ｋ)である。すなわち、上記シリコン基板とＧａＮ系半導体膜との間には、熱膨張率に大きな差が存在する。このため、シリコン基板上にＭＯＣＶＤを用いて１０００〜１３００℃の高温でＧａＮ系半導体膜を形成した場合、温度低下時のＧａＮ系半導体膜の収縮量がシリコン基板の収縮量の２倍以上になって、シリコン基板とＧａＮ系半導体膜の積層体は下に凸となる反りを持ったものになる。また、Ｓｉの格子定数は３．１８Åであるのに対して、ＧａＮの格子定数は５．４３Åであり、大きな格子歪を有することになる。このように、両者の間の熱膨張係数の相違によりウエハの反りが生じやすいことに加えて、両者間の格子定数の相違に起因する比較的大きな格子歪が生じることから、シリコン基板１０１の裏面研磨中にクラックが生じやすくなっていると考えられる。
【００１３】
図１０Ｃは、上記シリコン基板１０１の裏面１０１Ｃを研削,研磨して行く際に、ＧａＮ膜周縁部１０２Ａやシリコン基板１０１の一部に深いクラック１０５が生じた様子を示す電子顕微鏡写真である。
【００１４】
また、上記ウエハを研削，研磨してから、上記シリコン基板１０１の面取りされた周辺部１０１ＡにＧａＮ膜周縁部１０２Ａが残ったままの状態で、チップ化するためにステップカット方式でダイシングを行うと、硬いＧａＮ膜の破片で２軸目の幅の狭いブレードが目詰まりし、ブレードの切れ味が悪くなり、シリコン基板１０１の裏面１０１Ｃに細かい欠け(裏面チッピング)が多く発生することも判明した。
【００１５】
そこで、この発明の課題は、面取りされた周辺部を有するシリコン基板上にＧａＮ系半導体膜をエピタキシャル成長させた積層体を裏面研磨する際の割れを防止できると共に、チップ化のためのダイシング時にウエハの裏面チッピングが発生することを防止できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、この発明の半導体装置の製造方法は、
面取りされた周辺部を有するシリコン基板上にＧａＮ系半導体膜をエピタキシャル成長させ、
上記シリコン基板上に上記ＧａＮ系半導体膜を含む半導体素子を形成し、
上記シリコン基板の面取りされた周辺部上に形成された上記ＧａＮ系半導体膜を研磨で除去してから、
上記シリコン基板の裏面を研磨することを特徴としている。
【００１７】
また、一実施形態の半導体装置の製造方法では、
上記シリコン基板は、Ｇｅがドープされている。
【００１８】
また、一実施形態の半導体装置の製造方法では、
上記ＧａＮ系半導体膜がエピタキシャル成長されて上記半導体素子が形成されたシリコン基板を回転ステージ上に載置し、
上記回転ステージを回転させて上記シリコン基板を回転させた状態で、表面が上記ＧａＮ系半導体膜に接触する研磨テープと、この研磨テープを裏面側から上記シリコン基板側に押圧する研磨ヘッド部とを有するグラインダを用いて、上記シリコン基板の上記周辺部上に形成された上記ＧａＮ系半導体膜を除去し、
上記研磨ヘッド部が上記研磨テープを押圧する方向は、研磨中、任意の方向に変更可能になっている。
【００１９】
また、一実施形態の半導体装置の製造方法では、
上記シリコン基板の裏面を研磨した後、
上記ＧａＮ系半導体膜およびシリコン基板をステップカット方式でダイシングして半導体素子が形成された複数の半導体チップを切り出す。
【発明の効果】
【００２０】
この発明の半導体装置の製造方法は、面取りされた周辺部を有するシリコン基板上にＧａＮ系半導体膜をエピタキシャル成長させ、このシリコン基板上にＧａＮ系半導体膜を含む半導体素子を形成し、シリコン基板の面取りされた周辺部上に形成された上記ＧａＮ系半導体膜を研磨で除去してから、シリコン基板の裏面を研磨するので、面取りされた周辺部を有するシリコン基板上にＧａＮ系半導体膜をエピタキシャル成長させた積層体を裏面研磨する際の割れを防止できると共に、チップ化のためのダイシング時にウエハの裏面チッピングが発生することを防止できる。
【図面の簡単な説明】
【００２１】
【図１】この発明の半導体装置の製造方法の一実施形態で用いるシリコン基板とＧａＮ系半導体膜の積層体の模式断面図である。
【図２】図１の状態の積層体の周辺部をグラインダで研磨した後の状態を示す模式断面図である。
【図３】図２の状態の積層体のシリコン基板の裏面を研磨した状態を示す模式断面図である。
【図４】図１の状態の積層体の周辺部をグラインダで研磨する様子を示す模式断面図である。
【図５】図３の状態の積層体をステップカット方式でダイシングして得た半導体チップの断面写真である。
【図６】比較例の積層体をステップカット方式でダイシングして得た半導体チップの側面の断面写真である。
【図７】図３の状態の積層体をステップカット方式でダイシングした後のシリコン基板の裏面写真である。
【図８】上記比較例の積層体をステップカット方式でダイシングした後のシリコン基板の裏面写真である。
【図９】上記実施形態で作製する半導体素子の一例のＧａＮ系ＦＥＴの断面図である。
【図１０Ａ】シリコン基板上に形成されたＧａＮ系半導体膜の周縁部がシリコン基板の周辺部の表面側から裏面側に達している様子を示す模式断面図である。
【図１０Ｂ】上記シリコン基板の裏面から研削,研磨して行く際に研磨面が周辺部の表面側から裏面側に回り込んだＧａＮ膜周縁部に達している様子を示す模式断面図である。
【図１０Ｃ】上記シリコン基板の裏面を研削,研磨して行く際にＧａＮ膜周縁部やシリコン基板の一部に深いクラックが生じた様子を示す電子顕微鏡写真である。
【図１１】比較例の積層体の裏面を研磨した時に発生した割れの状態を示す写真である。
【図１２】図３の状態の積層体をステップカット方式でダイシングした後の周辺部の状態を示す電子顕微鏡写真である。
【発明を実施するための形態】
【００２２】
以下、この発明を図示の実施形態により詳細に説明する。
【００２３】
この実施形態の半導体装置の製造方法では、まず、図１に示すように、面取りされて角がとれた周辺部１Ａを有するシリコン基板１上に、例えばＭＯＣＶＤ(有機金属気相成長)法)でＧａＮ系半導体膜２をエピタキシャル成長させる。上記シリコン基板１の厚さは、周辺部１Ａ以外の部分で、一例として、５００μｍ〜７００μｍ程度である。また、上記ＧａＮ系半導体膜２の膜厚は、シリコン基板１の周辺部１Ａ以外の部分上で、一例として、５μｍ〜１０μｍ程度である。
【００２４】
次に、上記シリコン基板１上にＧａＮ系半導体膜２を含む半導体素子を作製する。
【００２５】
図９を参照して、上記半導体素子の具体的一例としてのＧａＮ系ＦＥＴ(電界効果トランジスタ)を作製する工程について説明する。
【００２６】
上記ＧａＮ系半導体膜２は、図９に示すように、シリコン基板１上に形成されたアンドープＡｌＧａＮバッファ層９２と、このアンドープＡｌＧａＮバッファ層９２上に形成されたアンドープＧａＮチャネル層９３と、このアンドープＧａＮチャネル層９３上に形成されたアンドープＡｌＧａＮバリア層９４とからなっている。
【００２７】
ここで、上記シリコン基板１は、反りを抑制するためにＢ(ホウ素)‐Ｇｅ(ゲルマニウム)を１０１９(ｃｍ−３)台の密度でコドープを行ったものを用いている。このようにコドープを行ったシリコン基板１は、硬度が高くなっており、非常に研磨し難いものである。
【００２８】
なお、図９において、符号９９は、ＡｌＧａＮバリア層９４とＧａＮチャネル層９３との界面に形成される２次元電子ガスを示している。
【００２９】
まず、上記ＡｌＧａＮバリア層９４上に、ソース電極９５ドレイン電極９６およびゲート電極９８を形成する。このソース電極９５とドレイン電極９６とゲート電極９８の製造方法は、特に限定されず、例えば蒸着等の公知の方法を使用する。また、上記ソース電極９５とドレイン電極９６との間隔およびゲート電極９８の位置などは、電界効果トランジスタの所望する性能に応じて調整する。上記ソース電極９５とドレイン電極９６の材料としては、Ｔｉ/ＡｌやＨｆ/Ａｌ/Ａｕなどが用いられる。また、ゲート電極９８の材料としては、ＷＮやＴｉＮなどのショットキー障壁が形成されるものが用いられる。
【００３０】
次に、上記ＡｌＧａＮバリア層９４上に、プラズマＣＶＤ等の公知の方法でＳｉＮからなる絶縁膜９７を形成する。なお、ソース電極９５,ドレイン電極９６,ゲート電極９８を形成する前に絶縁膜９７を形成してもよい。
【００３１】
こうして製造されたＧａＮ系ＦＥＴは、チャネル層９３とバリア層９４との間に２次元電子ガス９９が形成されており、上記ゲート電極９８に電圧を印加することによりチャネル層９３を制御することで、オンオフされる。このＧａＮ系ＦＥＴでは、ゲート電極９８に負電圧が印加されているときにゲート電極９８下のＧａＮチャネル層９３に空乏層が形成されてオフ状態となる一方、ゲート電極９８の電圧が零のときにゲート電極９８下のＧａＮチャネル層９３に空乏層がなくなってオン状態となるノーマリオンタイプのトランジスタである。
【００３２】
なお、この具体的一例では、ＧａＮ系ＦＥＴをノーマリオンタイプのトランジスタとして説明したが、ゲート電極の下にメサ構造のｐ型ＧａＮ層を設けて、ゲート電極下には２次元電子ガスが生じないようにしたノーマリオフタイプのトランジスタとしてもよい。
【００３３】
このようなＧａＮ系ＦＥＴは、例えば、６００Ｖを超える高電圧で、５Ａ〜６０Ａの電流を流すスイッチング素子として用いることを想定している。したがって、ＦＥＴのジャンクションからの発熱を如何にして逃がすかということがデバイス設計上で非常に重要になる。
【００３４】
また、上記シリコン基板１へＧａＮ系半導体膜２をエピタキシャル成長させることは、安価に製造できる利点があるものの、シリコン基板１とＧａＮ系半導体膜２との間の熱膨張係数の相違によりウエハの反りが生じやすい。このウエハの反りを抑えるために、例えば、６インチのシリコン基板では、通常のＬＳＩ工場での製造装置とのマッチングも考慮して、６２５μｍの基板厚さを採用している。このシリコン基板上に形成するＧａＮ系半導体膜の膜厚は、高々５〜１０μｍ程度である。このため、放熱特性の向上のために、後述するようにシリコン基板１の裏面を研磨して厚さを薄くすることがなされる。
【００３５】
次に、図４に示すように、上記半導体素子が形成されたシリコン基板１を回転ステージ５１上に載置し、この回転ステージ５１を図４の矢印Ｘの方向に回転中心軸Ｊの周りに回転させて、シリコン基板１を回転させる。この回転ステージ５１の回転速度は、一例として、１°/秒〜６°/秒の範囲内の予め定められた値に設定される。なお、上記回転ステージ５１には、多数の吸着用の孔が設けられており、シリコン基板１の裏面と接触させて、シリコン基板１を吸着固定させている。なお、図４において、上記ソース電極９５ドレイン電極９６、ゲート電極９８および絶縁膜９７は図示していない。
【００３６】
次に、上記回転ステージ５１を回転ながら、つまり、シリコン基板１を回転させながら、シリコン基板１の周辺部１Ａ上に形成されたＧａＮ系半導体膜２の部分を、例えばグラインダ５２を用いて、研磨で除去する。
【００３７】
上記グラインダ５２は、表面がＧａＮ系半導体膜２に接触する研磨テープ５２Ａと、この研磨テープ５２Ａを裏面側からシリコン基板１側に押圧する研磨ヘッド部５２Ｂとを有している。
【００３８】
上記研磨テープ５２Ａは裏面側から研磨ヘッド部５２Ｂに押圧されて、この研磨テープ５２Ａの表面が、シリコン基板１の周辺部１Ａ上に形成されたＧａＮ系半導体膜２の環状部分に接触する。上記研磨テープ５２Ａの表面には研磨材が形成されている。また、上記研磨テープ５２Ａは、研磨中、駆動装置(図示せず)によって、矢印Ｕの方向に動くようになっている。
【００３９】
上記研磨ヘッド部５２Ｂが研磨テープ５２Ａを押圧する方向は、研磨中、任意の方向に変更可能になっている。また、上記研磨ヘッド部５２Ｂは矢印Ｌの方向に回転可能になっている。
【００４０】
このような研磨テープ５２Ａが矢印Ｕの方向に動き、かつ、研磨ヘッド部５２Ｂが矢印Ｗの方向に動くことで、シリコン基板１の周辺部１Ａ上に形成されたＧａＮ系半導体膜２の環状部分は徐々に除去されてゆく。このとき、上記ＧａＮ系半導体膜２において除去される環状部分の半径方向の寸法は、一例として、約０．２ｍｍである。
【００４１】
図２に、上記シリコン基板１と、上記環状部分が研磨で除去されたＧａＮ系半導体膜２とを有する積層体３１の模式断面を示す。
【００４２】
次に、図３に示すように、上記シリコン基板１の裏面１Ｃを研磨する。この研磨では、一例として、粒度３６０のダイヤモンド砥石で荒研磨した後、粒度２０００のダイヤモンド砥石で仕上げを行って、シリコン基板１を１００μｍ〜３００μｍの厚さ(例えば２４０μｍ)まで薄くした。
【００４３】
このように、シリコン基板１の側面１ＢにＧａＮ系半導体膜２が被さっていない状態にした後に、シリコン基板１の裏面１Ｃを研磨することにより、シリコン基板１の裏面研磨中にＧａＮ系半導体膜２が研削されないようにすることができる。したがって、シリコン基板１の裏面研磨中に硬いＧａＮ系半導体膜２が研削されることを回避して、裏面研磨中にシリコン基板１に発生する応力を低減でき、シリコン基板１にクラックが生じないようにして、ウエハ(積層体３１)の割れを防止できる。
【００４４】
次に、上記シリコン基板１とＧａＮ系半導体膜２の積層体３１を、ステップカット方式でダイシングして上記半導体素子が形成された複数の半導体チップを切り出す。このステップカット方式のダイシングでは、例えば、幅４０μｍの１軸目のダイシングブレードを使用して、上記積層体３１の表面から１４０μｍの深さまで切れ込みを入れた後、２軸目の幅３５μｍのダイシングブレードを使用してフルカットを行った。
【００４５】
図５は、上記ステップカット方式でダイシングした後の半導体チップの側面を撮影した写真である。図５の符号５５は、１軸目の幅広のダイシングプレートによる切れ込みと２軸目の幅狭のダイシングプレートによる切れ込みとの境界に形成された段差である。
【００４６】
図１２は、上記ステップカット方式でダイシングした後の周辺部１Ａの状態を示す電子顕微鏡写真である。
【００４７】
図５，図１２に示すように、上記シリコン基板１の側面１ＢにＧａＮ系半導体膜２が被さっていないので、チップ化のためのステップカット方式のダイシング時に２軸目の幅の狭いダイシングブレードがＧａＮ系半導体膜２を切削することがなくなる。これにより、硬いＧａＮ膜の破片で２軸目の幅の狭いダイシングブレードが目詰まりする現象が解消されるので、ダイシングブレードの切れ味低下を回避でき、シリコン基板１の裏面１Ｃに細かい欠け(裏面チッピング)が発生することを防止できる。
【００４８】
図７は、上記実施形態における上記ステップカット方式のダイシング後のシリコン基板１の裏面１Ｃを撮影した写真である。この実施形態ではダイシング後のシリコン基板１の裏面１Ｃに細かい欠け(裏面チッピング)が発生していない。
【００４９】
一方、上記実施形態に対する比較例では、シリコン基板１の周辺部１Ａ上に形成されたＧａＮ系半導体膜２の環状部分(外周縁部)を研磨で除去する工程を行わない。したがって、この比較例では、上記シリコン基板１の周辺部１Ａ上にＧａＮ系半導体膜２が形成された状態で、シリコン基板１の裏面研磨とその後のチップ化のためのステップカット方式のダイシングを行う。上記比較例では、図８(ステップカット方式のダイシング後のシリコン基板１の裏面１Ｃを撮影した写真)に示すように、シリコン基板１の裏面１Ｃに細かい欠け(裏面チッピング)８２が発生している。
【００５０】
図６は、上記比較例におけるステップカット方式のダイシング後の半導体チップの側面を撮影した写真である。図６に示すように、上記比較例では、シリコン基板１の周辺部１Ａ上にＧａＮ系半導体膜２が存在している状態でチップ化のためのステップカット方式のダイシングを行うので、２軸目の幅の狭いダイシングブレードがシリコン基板１の周辺部１Ａ上のＧａＮ系半導体膜２を切削することになる。よって、この比較例では、硬いＧａＮ膜の破片で２軸目の幅の狭いダイシングブレードが目詰まりする現象が生じて、ダイシングブレードの切れ味が低下し、シリコン基板１の裏面１Ｃに細かい欠け(裏面チッピング)８２が発生することとなる。
【００５１】
一例として、上記シリコン基板１の周辺部１Ａ上に形成されたＧａＮ系半導体膜２の環状部分を研磨して除去する工程を行わない比較例では、１０枚のウエハのうちの８枚のウエハに、図１１に示すように、ウエハ輪郭(円弧)のエッジ部３１Ａから割れが発生した。また、残り２枚のウエハに対してステップカット方式のダイシングを行ったところ、図８に示すような５０μｍ以上のチッピング(欠け)が生じた。
【００５２】
これに対して、本実施形態によれば、上述の如く、上記シリコン基板１の面取りされた周辺部１Ａ上に形成されたＧａＮ系半導体膜２を予め研磨で除去して、シリコン基板１の側面１ＢにＧａＮ系半導体膜２が被さっていない状態にしてから、裏面研磨およびチップ化のためのダイシングを行っている。
【００５３】
したがって、本実施形態では、一例として、１０枚のウエハのうちウエハの割れが発生したのは０枚でウエハの割れは発生しなかった。また、その後、上記１０枚のウエハに対してステップカット方式のダイシングを行ったところ、裏面チッピング量は３０μｍ未満であり、素子特性上問題の無いレベルであった。
【００５４】
上記実施形態において、シリコン基板１の周辺部１Ａ上に形成されたＧａＮ系半導体膜２の環状部分を研磨で除去する際、ＧａＮ系半導体膜２の環状部分のみを研磨で除去するようにしてもよいし、シリコン基板１の周辺部１Ａの少なくとも一部とＧａＮ系半導体膜２の環状部分とを研磨で除去するようにしてもよい。
【００５５】
尚、この発明の製造方法におけるＧａＮ系半導体膜は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、この発明の製造方法におけるＧａＮ系半導体膜は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものとしてもよい。
【００５６】
また、この発明で製造するＧａＮ系半導体素子は、上記実施形態のＨＦＥＴに限らず、絶縁ゲート構造等の他の構造の電界効果トランジスタであってもよく、ＧａＮ系ダイオードでもよい。
【００５７】
この発明および実施形態を纏めると、次のようになる。
【００５８】
この発明の半導体装置の製造方法は、
面取りされた周辺部１Ａを有するシリコン基板１上にＧａＮ系半導体膜２をエピタキシャル成長させ、
上記シリコン基板１上に上記ＧａＮ系半導体膜２を含む半導体素子を形成し、
上記シリコン基板１の面取りされた周辺部１Ａ上に形成された上記ＧａＮ系半導体膜２を研磨で除去してから、
上記シリコン基板１の裏面１Ｃを研磨することを特徴としている。
【００５９】
この発明の半導体装置の製造方法によれば、上記シリコン基板１の面取りされた周辺部１Ａ上に形成されたＧａＮ系半導体膜２を研磨で除去することにより、このＧａＮ系半導体膜２をシリコン基板１の周辺部１Ａの表面側から裏面１Ｃ側にまで回り込んでいない状態に修正できる。この状態にした後に、上記シリコン基板１の裏面１Ｃを研磨することにより、シリコン基板１の裏面１Ｃの研磨中にＧａＮ系半導体膜２が研削されないようにすることができるので、ウエハ３１の割れを防止できる。
【００６０】
また、上記ＧａＮ系半導体膜２をシリコン基板１の周辺部１Ａの表面側から裏面１Ｃ側にまで回り込んでいない状態に修正できるので、チップ化のためのステップカット方式のダイシング時に２軸目の幅の狭いブレードがＧａＮ系半導体膜２を切削しないようにすることができる。したがって、上記ＧａＮ系半導体膜２の破片で２軸目の幅の狭いブレードが目詰まりする現象が解消されるので、この幅の狭いブレードの切れ味が低下するのを回避でき、シリコン基板１の裏面１Ｃに細かい欠け(裏面チッピング８２)が発生するのを防止できる。
【００６１】
また、一実施形態の半導体装置の製造方法では、
上記シリコン基板１は、Ｇｅがドープされている。
【００６２】
この実施形態の半導体装置の製造方法によれば、Ｇｅがドープされて硬度が高くなり割れやすくなったシリコン基板１の裏面研磨時の割れやダイシング時の裏面チッピング８２の発生を防止できる。
【００６３】
なお、上記シリコン基板１へのＧｅドープは、シリコン基板１上にＧａＮ系半導体膜２をエピタキシャル成長させた積層体３１の反りを低減するために行われる。
【００６４】
また、一実施形態の半導体装置の製造方法では、
上記ＧａＮ系半導体膜２がエピタキシャル成長されて上記半導体素子が形成されたシリコン基板１を回転ステージ５１上に載置し、
上記回転ステージ５１を回転させて上記シリコン基板１を回転させた状態で、表面が上記ＧａＮ系半導体膜２に接触する研磨テープ５２Ａと、この研磨テープ５２Ａを裏面１Ｃ側から上記シリコン基板１側に押圧する研磨ヘッド部５２Ｂとを有するグラインダ５２を用いて、上記シリコン基板１の上記周辺部１Ａ上に形成された上記ＧａＮ系半導体膜２を除去し、
上記研磨ヘッド部５２Ｂが上記研磨テープ５２Ａを押圧する方向は、研磨中、任意の方向に変更可能になっている。
【００６５】
この実施形態の半導体装置の製造方法によれば、上記研磨ヘッド部５２Ｂが研磨テープ５２Ａを押圧する方向を、研磨中、任意の方向に変更することにより、シリコン基板１の周辺部１Ａ上に形成されたＧａＮ系半導体膜２を効率よく研磨で除去できる。
【００６６】
また、一実施形態の半導体装置の製造方法では、
上記シリコン基板１の裏面１Ｃを研磨した後、
上記ＧａＮ系半導体膜２およびシリコン基板１をステップカット方式でダイシングして半導体素子が形成された複数の半導体チップを切り出す。
【００６７】
この実施形態の半導体装置の製造方法によれば、上記ＧａＮ系半導体膜２およびシリコン基板１をステップカット方式でダイシングして半導体素子が形成された複数の半導体チップを切り出すので、効率よくかつ裏面チッピング８２を抑制しつつ複数の半導体チップに切り出すことができる。
【符号の説明】
【００６８】
１  シリコン基板
１Ａ  周辺部
１Ｂ  側面
１Ｃ  裏面
２  ＧａＮ系半導体膜
３１  積層体
３１Ａ  エッジ部
５１  回転ステージ
５２  グラインダ
５２Ａ  研磨テープ
５２Ｂ  研磨ヘッド部
８２  裏面チッピング
９２  アンドープＡｌＧａＮバッファ層
９３  アンドープＧａＮチャネル層
９４  ＡｌＧａＮバリア層
９５  ソース電極
９６  ドレイン電極
９７  絶縁膜
９８  ゲート電極
９９  ２次元電子ガス
【図１】
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【図２】
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【図３】
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【図４】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０Ｃ】
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【図１１】
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