(57)【要約】      （修正有）【課題】良好なＴＦＴ特性（特には高い電界効果移動度）を示す酸化物半導体層を形成するため、比較的低温で成膜できるスパッタリング法を提供する。【解決手段】酸化物半導体層は、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素を含む酸化物から構成されるものであり、直流（ＤＣ）パルススパッタリング法を用いて、スパッタリングターゲットに印加する電力のデューティー比を６０％以下として、薄膜トランジスタの酸化物半導体層を成膜する。【選択図】なし【特許請求の範囲】
【請求項１】
直流（ＤＣ）パルススパッタリング法を用いて酸化物半導体層を成膜することを特徴とする薄膜トランジスタの酸化物半導体層の製造方法。
【請求項２】
前記酸化物半導体層は、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素を含む酸化物から構成されるものである請求項１に記載の製造方法。
【請求項３】
前記直流（ＤＣ）パルススパッタリング法において、スパッタリングターゲットに印加する電力のデューティー比を６０％以下とする請求項１または２に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）における、酸化物半導体層の製造方法に関するものである。
【背景技術】
【０００２】
表示装置に用いられる半導体層として、酸化物半導体（層）が注目されている。酸化物半導体層は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
【０００３】
酸化物半導体のなかでも、金属元素としてインジウム、ガリウム、亜鉛、およびスズよりなる群から選択される少なくとも一種の元素を含む酸化物が好ましく用いられている。例えばＩｎ含有酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏなど）が代表的に挙げられる。または、希少金属であるＩｎを含まず材料コストを低減でき、大量生産に適した酸化物半導体として、Ｚｎ含有酸化物半導体（Ｚｎ−Ｓｎ−Ｏ、Ｇａ−Ｚｎ−Ｓｎ−Ｏなど）も提案されている（例えば特許文献１）。
【０００４】
ところで前記酸化物半導体層の形成には、従来より、スパッタリング法が使用されている。スパッタリング法は、薄膜形成手段として広く用いられており、真空蒸着法やＣＶＤ法等の他の成膜手段に対して、緻密で平滑な薄膜が比較的低温のプロセスで得られるという長所がある。前記スパッタリング法の中でも、一般的には、ＲＦスパッタリング法またはＤＣスパッタリング法で成膜が行われている。
【０００５】
スパッタリング法は、上記の通り、比較的低温のプロセスで得られるというメリットを有する。しかし、酸化物半導体層の特性を高める観点からは、成膜温度等が高い方が好ましく、前記低温プロセスでは、酸化物形成時のダメージを十分回復できず、良好な特性が得られにくいといった問題点がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１６３９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記の様な事情に着目してなされたものであって、その目的は、ＴＦＴにおける酸化物半導体層の製造方法であって、比較的低温で成膜できるスパッタリング法を用いて、良好な特性を示す酸化物半導体層を得る方法を確立することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決し得た本発明の薄膜トランジスタの酸化物半導体層の製造方法は、直流（ＤＣ）パルススパッタリング法を用いて酸化物半導体層を成膜するところに特徴を有する。
【０００９】
前記酸化物半導体層として、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素を含む酸化物から構成されるものが挙げられる。
【００１０】
前記直流（ＤＣ）パルススパッタリング法において、スパッタリングターゲットに印加する電力のデューティー比は６０％以下とすることが好ましい。
【発明の効果】
【００１１】
本発明によれば、比較的低温で成膜できるスパッタリング法を用いて、良好なＴＦＴ特性（特には、高い電界効果移動度（以下、単に「移動度」ということがある））を示す酸化物半導体層を得ることができる。その結果、該酸化物半導体層を含む、特性の優れたＴＦＴ、更には、該ＴＦＴを含む、大型・高解像度・高速駆動が要求される次世代の表示装置や、耐熱性の低い樹脂基板を用いた表示装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明に係る薄膜トランジスタを説明するための概略断面図である。
【発明を実施するための形態】
【００１３】
本発明者らは、前記課題を解決するために鋭意研究を重ねた。その結果、スパッタリング法において、短時間かつ定期的に大電力を付加できる、直流（ＤＣ）パルススパッタリング法（以下、「ＤＣパルススパッタリング法」という）を採用すればよいことを見出し、本発明を完成した。
【００１４】
ＤＣスパッタリング法が、一定の電力を印加し、一定の電圧・電流でスパッタリングを行う方法であるのに対し、ＤＣパルススパッタリング法は、パルス電圧（パルス電力）を与える、即ち、電力をパルス状にして投入しスパッタリングを行う方法である。
【００１５】
該方法によれば、断続的かつ瞬間的に大きな放電電流が流れ、それに伴い成膜雰囲気中のプラズマ密度が高まり、結果として、活性な粒子の密度が高まり（粒子のエネルギーが高まり）、このことが欠陥の少ない良質な膜の形成に寄与していると考えられる。
【００１６】
このＤＣパルススパッタリング法において、電流をオン／オフする１周期の時間に対する、電流をオンとしている時間の割合を、「デューティー比」とすると、デューティー比＝［オン時間／（オン時間＋オフ時間）］×１００（％）で表される。
【００１７】
従来、薄膜の形成に用いられていたＤＣパルススパッタリング法では、アーキングの回避など放電安定性を高めるため、上記デューティー比を６０％よりも高めることが多かった。これに対し、本発明のＤＣパルススパッタリング法では、ＴＦＴ特性における移動度を高める観点から、デューティー比を６０％以下とすることが好ましい。より好ましくは５０％以下である。しかしデューティー比を過度に低下させると、放電の不安定化を招くおそれがある。よって本発明ではデューティー比を１％以上とすることが好ましい。
【００１８】
本発明のＤＣパルススパッタリング法において、１周期（電流をオン／オフする１周期）あたり平均的に印加される電力密度を「印加電力密度」と定義する。この印加電力密度が低すぎると、スパッタレート（成膜速度）が遅くなり生産性の低下を招く。よって印加電力密度は１Ｗ／ｃｍ2以上とすることが好ましく、より好ましくは３Ｗ／ｃｍ2以上である。
【００１９】
酸化物半導体層のその他の成膜条件（スパッタリング条件）として、基板温度を室温とすることが挙げられる。また酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、酸化物半導体のキャリア濃度が１０14〜１０16ｃｍ-3となるように酸素量を添加することが好ましい。
【００２０】
パルス幅、周波数は、デューティー比に応じて、適切に制御すれば良いが、パルス幅は約１μｓ〜１００ｍｓの範囲、周波数は１Ｈｚ〜１００ｋＨｚの範囲とすることが挙げられる。
【００２１】
以下、図１を参照しながら、本発明の酸化物半導体層の製造方法を含む、ＴＦＴの製造方法の実施形態を説明する。図１および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１には、ボトムゲート型のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであっても良い。
【００２２】
図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上には表面保護膜（絶縁膜でもある。例えばシリコン酸化膜（ＳｉＯ2膜）等）５が形成され、その上にソース・ドレイン電極６が形成され、更にその上に保護膜７が形成され、最表面には透明導電膜８がソース・ドレイン電極６に電気的に接続されている。
【００２３】
基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、ＡｌやＣｕの金属薄膜、これらの合金薄膜、または後述する実施例で用いているＭｏ薄膜等が挙げられる。また、ゲート絶縁膜３としては、シリコン酸化膜（ＳｉＯ2膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）などが代表的に例示される。
【００２４】
次いで酸化物半導体層４を形成する。酸化物半導体層４は、上述の通りＤＣパルススパッタリング法により成膜する。
【００２５】
酸化物半導体層４に対し、フォトリソグラフィ及びウェットエッチングによりパターニングを行う。本発明では、パターニングの直後に、酸化物半導体層４の膜質改善のために、例えば、加熱温度：１５０〜４００℃（好ましくは２５０〜３５０℃）、加熱時間：１５〜１２０分（好ましくは３０〜６０分）の条件で熱処理（プレアニール）を行ってもよい。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。
【００２６】
前記プレアニールの後、酸化物半導体層４の表面を保護するため、表面保護膜（エッチストップ層）５として、例えばシリコン酸化膜（ＳｉＯ2膜）等を、例えばプラズマＣＶＤ法等で形成することが挙げられる。
【００２７】
次いで、酸化物半導体層４と、次に形成するソース・ドレイン電極６とのコンタクトを取るため、フォトリソグラフィおよびドライエッチングを施してパターニングを行う。
【００２８】
それからソース・ドレイン電極６を形成する。ソース・ドレイン電極６の種類は特に限定されず、汎用されているものを用いることができる。例えば前記ゲート電極２と同様に、ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のようにＭｏ薄膜を用いても良い。
【００２９】
ソース・ドレイン電極６の形成方法としては、例えばＤＣマグネトロンスパッタリング法でまず金属薄膜を形成し、この金属薄膜に対し、パターニングを行うことが挙げられる。
【００３０】
次に、ソース・ドレイン電極６の上に保護膜（絶縁膜）７を形成する。保護膜７は、例えばＣＶＤ法によって成膜することが挙げられる。保護膜７としては、シリコン酸化膜（ＳｉＯ2膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、またはこれらの積層膜が挙げられる。
【００３１】
次に、フォトリソグラフィ、およびドライエッチングにより、保護膜７にコンタクトホールを形成した後、透明導電膜８を形成する。透明導電膜８の種類は特に限定されず、通常用いられるものを使用することができる。
【００３２】
本発明の製造方法を適用できる酸化物半導体層として、Ｉｎ、Ｇａ、ＺｎおよびＳｎよりなる群から選択される少なくとも一種の元素を含む酸化物から構成される酸化物半導体層が挙げられる。
【００３３】
前記金属（Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ）について、各金属間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。
【００３４】
具体的にはＺｎについて、全金属（Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ）に占めるＺｎの比率は８０原子％以下であることが好ましい。Ｚｎの比率が８０原子％を超えると、酸化物半導体層が結晶化し、粒界捕獲準位が発生するためキャリア移動度が低下したり、ウェットエッチングによる加工が困難になるなどトランジスタ作製に弊害が生じる。より好ましいＺｎの比率は７０原子％以下である。また、前記金属に占めるＺｎの比率の下限は、アモルファス構造にすることなどを考慮すると、２０原子％以上であることが好ましく、より好ましくは３０原子％以上である。
【００３５】
Ｚｎ以外の前記金属（Ｉｎ、Ｇａ、Ｓｎ）は、Ｚｎが前記範囲内を満足するように適宜制御すれば良い。具体的には、全金属に占めるＩｎの好ましい比率は、おおむね１０原子％以上７０原子％以下であり、より好ましくは２５原子％以上である。また、全金属に占めるＧａの好ましい比率は、おおむね２５原子％以上７０原子％以下、全金属に占めるＳｎの好ましい比率は５０原子％以下である。
【００３６】
前記金属（Ｉｎ、Ｇａ、Ｚｎ、Ｓｎ）を含む酸化物半導体として、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｓｎ−Ｏなどが挙げられる。前記Ｉｎ−Ｇａ−Ｚｎ−Ｏの代表的な組成として、Ｉｎ：Ｇａ：Ｚｎの比（原子組成比）が例えば２：２：１〜１：１：１のものが挙げられる。このほかＺｎ−Ｓｎ−Ｏ（Ｚｎ：Ｓｎ＝２：１〜１：１）や、Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（Ｉｎ：Ｚｎ：Ｓｎ＝１：２：１）などが挙げられる。
【００３７】
前記酸化物半導体層の膜厚は、おおよそ３０ｎｍ以上（好ましくは３５ｎｍ以上）、２００ｎｍ以下（好ましくは１５０ｎｍ以下、より好ましくは８０ｎｍ以下）であることが挙げられる。
【実施例】
【００３８】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００３９】
本実施例では、以下の方法によって作製した試料を用い、ＴＦＴ特性を測定した。
【００４０】
まず、ガラス基板（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極用薄膜としてＭｏ薄膜（膜厚１００ｎｍ）を成膜し、公知の方法でパターニングしてゲート電極を得た。前記Ｍｏ薄膜は、純Ｍｏスパッタリングターゲット（サイズ（直径）は４インチ）を使用してＤＣスパッタリング法により形成した。
【００４１】
次に、ゲート絶縁膜としてＳｉＯ2膜（膜厚２００ｎｍ）を成膜した。ゲート絶縁膜はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏとの混合ガス、成膜パワー：１００Ｗ、成膜温度：３２０℃の条件で成膜した。
【００４２】
次に、酸化物半導体層（膜厚５０ｎｍ）を、ＤＣスパッタリング法またはＤＣパルススパッタリング法によって成膜した。酸化物半導体層として、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ原子組成比＝１：１：１）を形成した。印加電力密度は表１の通りとした。ＤＣパルススパッタリング法では１周期平均が表１の印加電力密度となるように電力を調整した。他のスパッタリング条件は以下のとおりである。
基板温度：室温
ガス圧：１ｍＴｏｒｒ
雰囲気：Ａｒ＋Ｏ2
【００４３】
上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィ及びウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東科学製「ＩＴＯ−０７Ｎ」を使用した。なお、本実施例では、実験を行ったすべての酸化物半導体層について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
【００４４】
酸化物半導体層をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニール処理は、大気雰囲気、大気圧下にて、１５０℃で３０分間行った。次に、表面保護膜（エッチストップ層、ＳｉＯ2膜）をプラズマＣＶＤ法により成膜した。次いで、この表面保護膜を公知の方法でパターニングした。
【００４５】
次いで、ソース・ドレイン電極用Ｍｏ薄膜（膜厚１００ｎｍ）を、純Ｍｏスパッタリングターゲットを使用してＤＣスパッタリング法により成膜し、パターニングした。このソース・ドレイン電極用Ｍｏ薄膜の成膜及びパターニング方法は、上述したゲート電極の形成方法と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を２０μｍ、チャネル幅を２００μｍとした。
【００４６】
このようにしてソース・ドレイン電極を形成した後、保護膜を形成した。保護膜として、ＳｉＯ2膜（膜厚１００ｎｍ）とＳｉＮ膜（膜厚１５０ｎｍ）の積層膜（合計膜厚２５０ｎｍ）を形成した。具体的には、Ｎ2Ｏガスによってプラズマ処理を行った後、ＳｉＯ2膜及びＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成にはＮ2Ｏ及びＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2及びＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
【００４７】
次に、フォトリソグラフィ及びドライエッチングにより、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。このようにしてＴＦＴ素子を作製した。
【００４８】
上記試料を用い、以下のようにして、（１）トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉd−Ｖg特性）、（２）しきい値電圧、（３）電界効果移動度を調べた。
【００４９】
（１）トランジスタ特性の測定
トランジスタ特性の測定には、Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
基板温度：室温
【００５０】
（２）しきい値電圧（Ｖth）
しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義した。
【００５１】
（３）電界効果移動度（μFE）
電界効果移動度（μFE）は、ＴＦＴ特性からＶd＞Ｖg−Ｖthである飽和領域にて導出した。飽和領域ではＶg、Ｖthをそれぞれゲート電圧、しきい値電圧、Ｉdをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃiをゲート絶縁膜の静電容量、μFEを電界効果移動度とし、μFEを下記式（１）から導出した。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性（Ｉd−Ｖg特性）から電界効果移動度（μFE）を導出した。その結果を表１に示す。
【００５２】
【数１】
2014067856.tif 000002
【００５３】
尚、酸化物半導体層（酸化物膜）の膜密度は、ＸＲＲ（Ｘ線反射率法）を用いて測定した。詳細な測定条件は以下のとおりである。測定の結果、いずれの例も、酸化物半導体層（酸化物膜）の膜密度は、６ｇ／ｃｍ3以上であった。
・分析装置：（株）リガク製水平型Ｘ線回折装置ＳｍａｒｔＬａｂ
・ターゲット：Ｃｕ（線源：Ｋα線）
・ターゲット出力：４５ｋＶ−２００ｍＡ
・膜密度測定用試料の作製
ガラス基板上に、上述した酸化物膜（酸化物半導体層、膜厚５０ｎｍ）を、スパッタリング法により、表１の条件および下記条件で成膜した試料を使用。
（スパッタリング条件）
基板温度：室温
ガス圧：１ｍＴｏｒｒ
雰囲気：Ａｒ＋Ｏ2
【００５４】
【表１】
2014067856.tif 000003
【００５５】
表１より次の様に考察できる。まず、Ｎｏ．５とＮｏ．６を比較すると、印加電力密度が５Ｗ／ｃｍ2で同一である場合、ＤＣスパッタリング法（Ｎｏ．６、デューティー比＝１００％）よりも、ＤＣパルススパッタリング法（Ｎｏ．５、デューティー比＝３３％）の方が移動度が高くなっている。同様にＮｏ．３とＮｏ．４を比較すると、印加電力密度が３Ｗ／ｃｍ2で同一である場合、ＤＣスパッタリング法（Ｎｏ．４、デューティー比＝１００％）よりも、ＤＣパルススパッタリング法（Ｎｏ．３、デューティー比＝３３％）の方が移動度が高くなっていることがわかる。
【００５６】
また、Ｎｏ．６（印加電力密度＝５Ｗ／ｃｍ2、デューティー比＝１００％）と、Ｎｏ．１（印加電力密度＝１Ｗ／ｃｍ2、デューティー比＝３％）、Ｎｏ．２（印加電力密度＝２Ｗ／ｃｍ2、デューティー比＝５８％）、およびＮｏ．３（印加電力密度＝３Ｗ／ｃｍ2、デューティー比＝３３％）とを比較すると、Ｎｏ．１〜３は、Ｎｏ．６よりも印加電力密度が低いにもかかわらず、高い移動度が得られていることがわかる。このことから、酸化物半導体層をＤＣパルススパッタリング法を用いて成膜することによって、膜質の良好なものが得られることがわかる。
【００５７】
以上のことから、ＤＣスパッタリング法よりもＤＣパルススパッタリング法で酸化物半導体層を形成する方が、高い移動度が得られ易く、かつ高い移動度をより確実に得るには、デューティー比を制御すればよいことがわかる。
【符号の説明】
【００５８】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  酸化物半導体層
５  表面保護膜（絶縁膜、エッチストップ層）
６  ソース・ドレイン電極
７  保護膜（絶縁膜）
８  透明導電膜
【図１】
2014067856.tif 000004