(57)【要約】【課題】複数の画像処理を行う画像処理装置の回路規模を縮小化させる技術を提供する。【解決手段】画像処理装置１は、各画素における複数成分の画素データを第１の規則に従って配列した画像データを記憶する第１記憶部１０２と、第１記憶部１０２から読み出された画像データを、画素データごとに分けて記憶するための複数の記憶領域を有した第２記憶部１０３と、第１記憶部１０２からの画像データの読み出しを制御するとともに、複数の記憶領域の中から特定の記憶領域を指定するための情報を含んだ制御信号を出力する処理制御部１０４と、制御信号に基づいて、複数の記憶領域の中から、特定の記憶領域に記憶された画素データを選択することによって、第２の規則に従った順序で画素データを出力するマルチプレクサと、入力される画素データと、補間係数とを用いた補間演算を行って、補間画素の画素情報を算出する４−タップフィルタとを備えている。【選択図】図２
2014082707.tif 000002
【特許請求の範囲】
【請求項１】
各画素における複数成分の画素情報を第１の規則に従って配列した画像データを記憶する第１記憶部と、
前記第１記憶部から読み出された画像データを、前記画素情報ごとに分けて記憶するための複数の記憶領域を有した第２記憶部と、
前記第１記憶部から前記第２記憶部への画像データの読み出しを制御するとともに、前記複数の記憶領域の中から特定の記憶領域を指定するための情報を含んだ制御信号を出力する制御手段と、
前記制御信号に基づいて、前記複数の記憶領域に記憶された各画素情報の中から、特定の記憶領域に記憶された画素情報を選択することによって、第２の規則に従った順序で画素情報を出力可能な選択手段と、
入力される画素情報と、補間係数とを用いた補間演算を行って、補間画素の画素情報を算出する補間演算手段と、
を備え、
前記制御手段は、連続した２以上の画素についての同種類の成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から画像データの一部を読み出させ、
前記制御手段は、前記連続した２以上の画素についての同種類の成分の画素情報を前記第２記憶部から前記補間演算手段に入力させるとともに、前記補間係数を前記補間演算手段に出力し、
前記補間演算手段は、前記連続した２以上の画素についての同種類の成分の画素情報と前記補間係数とを用いて算出された、補間画素の画素情報を出力する画像処理装置。
【請求項２】
入力される２つの画素情報の平均値を出力する平均化手段をさらに備え、
前記制御手段は、連続した画素についての同種類の成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から画像データの一部を読み出させ、
前記制御手段は、２つの連続した画素についての同種類の成分の画素情報を前記第２記憶部から前記平均化手段に入力させ、
前記平均化手段は、前記２つの連続した画素についての同種類の成分の画素情報の平均値を、前記２つの連続した画素における、前記同種類の成分に関する共通の画素情報として出力する請求項１に記載の画像処理装置。
【請求項３】
前記第１記憶部に記憶された画像データは、複数成分の画素情報をフィールド単位またはフレーム単位で配列した面順次形式の画像データであり、
前記制御手段は、同一画素についての全ての成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から面順次形式の画像データの一部を読み出させ、
前記制御手段は、各成分の画素情報が画素ごとに連なった状態となるように、前記選択手段に画素情報を出力させる請求項１に記載の画像処理装置。
【請求項４】
前記第１記憶部に記憶された画像データは、複数成分の画素情報を画素ごとに配列した点順次形式の画像データであり、
前記制御手段は、連続した２以上の画素についての全ての成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から点順次形式の画像データの一部を読み出させ、
前記制御手段は、同種類の成分の画素情報が連なった状態となるように、前記選択手段に画素情報を出力させる請求項１に記載の画像処理装置。
【請求項５】
前記制御手段は、同一画素についての全ての成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から画像データの一部を読み出させ、
前記制御手段は、拡大倍率に応じて同一の制御信号を複数回出力し、
前記選択手段は、複数回入力される前記同一の制御信号に基づいて、同一の画素についての各成分の画素情報を複数回出力する請求項１に記載の画像処理装置。
【請求項６】
前記第１記憶部に記憶された画像データは、動画圧縮処理後のブロック単位のデコードデータであり、
前記制御手段は、同一画素についての全ての成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から前記デコードデータの一部を読み出させ、
前記制御手段は、各成分の画素情報が画素ごとに連なった状態となるように、前記選択手段に画素情報を出力させる請求項１に記載の画像処理装置。
【請求項７】
各画素における複数成分の画素情報を第１の規則に従って配列した画像データを記憶する第１記憶部と、
前記第１記憶部から読み出された画像データを、前記画素情報ごとに分けて記憶するための複数の記憶領域を有した第２記憶部と、
前記第１記憶部から前記第２記憶部への画像データの読み出しを制御するとともに、前記複数の記憶領域の中から特定の記憶領域を指定するための情報を含んだ制御信号を出力する制御手段と、
前記制御信号に基づいて、前記複数の記憶領域に記憶された各画素情報の中から、特定の記憶領域に記憶された画素情報を選択することによって、第２の規則に従った順序で画素情報を出力する選択手段と、
を備える画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理技術に関する。
【背景技術】
【０００２】
画像データに対する画像処理技術として、種々の技術が存在する。
【０００３】
例えば、特許文献１には、色要素の情報が画素ごとに送られてくるいわゆる点順次のデータを、色要素の情報がページごとに別々に送られてくる面順次のデータに変換する技術が記載されている。
【０００４】
また、例えば、特許文献２には、画像を、任意の指定された倍率に拡大または縮小する任意倍率処理に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３２２３７４号公報
【特許文献２】特開２０００−１３８８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これらの各画像処理を行う回路を画像処理装置に個別に実装した場合、画像処理装置では、各画像処理をそれぞれ実現することができるが、回路規模の増大につながり、高コストになる。
【０００７】
そこで、本発明は、複数の画像処理を行う画像処理装置の回路規模を縮小化させることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る画像処理装置の第１の態様は、各画素における複数成分の画素情報を第１の規則に従って配列した画像データを記憶する第１記憶部と、前記第１記憶部から読み出された画像データを、前記画素情報ごとに分けて記憶するための複数の記憶領域を有した第２記憶部と、前記第１記憶部から前記第２記憶部への画像データの読み出しを制御するとともに、前記複数の記憶領域の中から特定の記憶領域を指定するための情報を含んだ制御信号を出力する制御手段と、前記制御信号に基づいて、前記複数の記憶領域に記憶された各画素情報の中から、特定の記憶領域に記憶された画素情報を選択することによって、第２の規則に従った順序で画素情報を出力可能な選択手段と、入力される画素情報と、補間係数とを用いた補間演算を行って、補間画素の画素情報を算出する補間演算手段とを備え、前記制御手段は、連続した２以上の画素についての同種類の成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から画像データの一部を読み出させ、前記制御手段は、前記連続した２以上の画素についての同種類の成分の画素情報を前記第２記憶部から前記補間演算手段に入力させるとともに、前記補間係数を前記補間演算手段に出力し、前記補間演算手段は、前記連続した２以上の画素についての同種類の成分の画素情報と前記補間係数とを用いて算出された、補間画素の画素情報を出力する。
【０００９】
また、本発明に係る画像処理装置の第２の態様は、上記第１の態様であって、入力される２つの画素情報の平均値を出力する平均化手段をさらに備え、前記制御手段は、連続した画素についての同種類の成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から画像データの一部を読み出させ、前記制御手段は、２つの連続した画素についての同種類の成分の画素情報を前記第２記憶部から前記平均化手段に入力させ、前記平均化手段は、前記２つの連続した画素についての同種類の成分の画素情報の平均値を、前記２つの連続した画素における、前記同種類の成分に関する共通の画素情報として出力する。
【００１０】
また、本発明に係る画像処理装置の第３の態様は、上記第１の態様であって、前記第１記憶部に記憶された画像データは、複数成分の画素情報をフィールド単位またはフレーム単位で配列した面順次形式の画像データであり、前記制御手段は、同一画素についての全ての成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から面順次形式の画像データの一部を読み出させ、前記制御手段は、各成分の画素情報が画素ごとに連なった状態となるように、前記選択手段に画素情報を出力させる。
【００１１】
また、本発明に係る画像処理装置の第４の態様は、上記第１の態様であって、前記第１記憶部に記憶された画像データは、複数成分の画素情報を画素ごとに配列した点順次形式の画像データであり、前記制御手段は、連続した２以上の画素についての全ての成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から点順次形式の画像データの一部を読み出させ、前記制御手段は、同種類の成分の画素情報が連なった状態となるように、前記選択手段に画素情報を出力させる。
【００１２】
また、本発明に係る画像処理装置の第５の態様は、上記第１の態様であって、前記制御手段は、同一画素についての全ての成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から画像データの一部を読み出させ、前記制御手段は、拡大倍率に応じて同一の制御信号を複数回出力し、前記選択手段は、複数回入力される前記同一の制御信号に基づいて、同一の画素についての各成分の画素情報を複数回出力する。
【００１３】
また、本発明に係る画像処理装置の第６の態様は、上記第１の態様であって、前記第１記憶部に記憶された画像データは、動画圧縮処理後のブロック単位のデコードデータであり、前記制御手段は、同一画素についての全ての成分の画素情報が、前記第２記憶部に記憶された状態となるように、前記第１記憶部から前記デコードデータの一部を読み出させ、前記制御手段は、各成分の画素情報が画素ごとに連なった状態となるように、前記選択手段に画素情報を出力させる。
【００１４】
また、本発明に係る画像処理装置の第７の態様は、各画素における複数成分の画素情報を第１の規則に従って配列した画像データを記憶する第１記憶部と、前記第１記憶部から読み出された画像データを、前記画素情報ごとに分けて記憶するための複数の記憶領域を有した第２記憶部と、前記第１記憶部から前記第２記憶部への画像データの読み出しを制御するとともに、前記複数の記憶領域の中から特定の記憶領域を指定するための情報を含んだ制御信号を出力する制御手段と、前記制御信号に基づいて、前記複数の記憶領域に記憶された各画素情報の中から、特定の記憶領域に記憶された画素情報を選択することによって、第２の規則に従った順序で画素情報を出力する選択手段とを備える。
【発明の効果】
【００１５】
本発明によれば、複数の画像処理を行う画像処理装置の回路規模を縮小化させることが可能になる。
【図面の簡単な説明】
【００１６】
【図１】実施形態に係る画像処理装置の構成を示す概略図である。
【図２】データ処理部の構成図である。
【図３】並び替え回路を用いた場合の動作概要を説明するための図である。
【図４】面順次−点順次変換処理の処理例を示す図である。
【図５】面順次−点順次変換処理の処理例を示す図である。
【図６】点順次−面順次変換処理の処理例を示す図である。
【図７】ダウンサンプリング回路を用いた場合の動作を説明するための図である。
【図８】ダウンサンプリング回路を用いた場合の動作を説明するための図である。
【図９】４−タップフィルタ回路を用いた場合の動作を説明するための図である。
【図１０】単純拡大処理の概要を示す図である。
【図１１】単純拡大処理の処理例を示す図である。
【図１２】デコードデータ変換処理の概要を示す図である。
【図１３】デコードデータ変換処理の処理例を示す図である。
【図１４】変形例に係る画像処理装置の構成を示す概略図である。
【発明を実施するための形態】
【００１７】
以下、実施形態について図面を参照して説明する。なお、異なる図面において同一の符号を付した要素は、同一のまたは相応する要素を示すものとする。
【００１８】
＜１．実施形態＞
［１−１．構成］
図１は、実施形態に係る画像処理装置１の構成を示す概略図である。
【００１９】
図１に示されるように、画像処理装置１は、ＤＲＡＭ等のメモリ５から画像データを読み出し、当該画像データに種々の画像処理を施すデータ処理部１０を備えている。
【００２０】
データ処理部１０では、例えば、色要素の情報が画素ごとに配列される点順次形式の画像データ（点順次の画像データ）を、色要素の情報がフィールド単位またはフレーム単位で配列される面順次形式の画像データ（面順次の画像データ）に変換する点順次−面順次変換処理、および面順次の画像データを点順次の画像データに変換する面順次−点順次変換処理が実行される。またさらに、データ処理部１０では、ダウンサンプリング処理、コピー処理による単純拡大処理、補間拡大処理および動画圧縮処理後のデータ（デコードデータ）を変換するデコードデータ変換処理が実行される。なお、データ処理部１０で実行される各画像処理の詳細については、後述する。
【００２１】
また、画像処理装置１では、メモリ５とデータ処理部１０との間のデータ転送は、ＤＭＡ方式で実行される。すなわち、画像処理装置１では、メモリ５からの画像データの読み出しは、ＤＭＡＲ１５を介して行われ、メモリ５への画像データの書き込みは、ＤＭＡＷ１６を介して行われる。
【００２２】
次に、データ処理部１０の構成について説明する。図２は、データ処理部１０の構成図である。
【００２３】
図２に示されるように、データ処理部１０は、読出データ変換部１０１と、第１記憶部１０２と、第２記憶部１０３と、処理制御部１０４と、並び替え回路１０５と、ダウンサンプリング回路１０６と、４−タップフィルタ回路１０７と、セレクタ１０８と、書込データ変換部１０９とを有している。
【００２４】
読出データ変換部１０１は、ＤＭＡＲ１５を介してメモリ５から読み出された画像データの形式を変換する。具体的には、各画素において、各成分の画素情報（画素データ）が８ビット或いは１２ビットで表されていた場合、読出データ変換部１０１は、各成分の画素情報を１６ビットに変換して出力する。当該画像データの形式変換は、例えば、「０」を埋めることによって行われる。
【００２５】
第１記憶部１０２は、例えば、ＳＲＡＭ（Static Random Access Memory）等の半導体メモリを用いて構成され、読出データ変換部１０１から出力された画像データを記憶する。
【００２６】
第２記憶部１０３は、例えば、半導体メモリを用いて構成され、第１記憶部１０２から読み出した画像データを一時的に格納するバッファメモリとして機能する。
【００２７】
処理制御部１０４は、データ処理部１０で実行される各画像処理を制御する。具体的には、処理制御部１０４は、画像処理の対象となる画素（処理対象画素）の画素データを読み出すための読出制御信号を第１記憶部１０２に対して出力するとともに、各画像処理を実行するために、並び替え回路１０５、ダウンサンプリング回路１０６、および４−タップフィルタ回路１０７に対して動作制御信号を出力する。
【００２８】
並び替え回路１０５は、画素データの並び替えを行う機能を有し、面順次−点順次変換処理、および点順次−面順次変換処理等の並び替え処理、ダウンサンプリング処理、単純拡大処理およびデコードデータ変換処理を実現する。
【００２９】
ダウンサンプリング回路１０６は、画素情報の間引きを行う機能を有し、並び替え回路１０５と協働でダウンサンプリング処理を実現する。
【００３０】
４−タップフィルタ回路１０７は、入力された画素データを用いて補間演算を行う機能を有し、補間拡大処理を実現する。
【００３１】
セレクタ１０８は、並び替え回路１０５、ダウンサンプリング回路１０６、および４−タップフィルタ回路１０７から出力された画像データ（画像処理後の画像データ）を択一的に選択して出力する。
【００３２】
書込データ変換部１０９は、セレクタ１０８から入力される画像データの形式を変換して、ＤＭＡＷ１６に出力する。具体的には、書込データ変換部１０９は、各成分の画素情報を８ビットまたは１２ビットに変換して、或いは変換せずに１６ビットのまま出力する。
【００３３】
［１−２．動作（並び替え処理）］
次に、画像処理装置１の動作について説明する。画像処理装置１では、並び替え回路１０５、ダウンサンプリング回路１０６、または４−タップフィルタ回路１０７を用いた場合それぞれにおいて３通りの動作が行われるので、以下では、３通りの各動作について順次に説明する。
【００３４】
まず、並び替え回路１０５を用いた場合の画像処理装置１の動作概要を説明する。図３は、並び替え回路１０５を用いた場合の動作概要を説明するための図である。
【００３５】
図３に示されるように、処理制御部１０４は、第１記憶部１０２に対して、処理対象画素の画素データを読み出すための読出制御信号ＳＧ１を出力するとともに、並び替え回路１０５に対して、出力選択係数（並び替え係数）と出力命令とを含んだ動作制御信号ＳＧ２を出力する。第１記憶部１０２は、読出制御信号ＳＧ１に応じて、処理対象画素の画素データを読み出して第２記憶部１０３に出力する。
【００３６】
第２記憶部１０３は、複数のバッファメモリ（記憶部）Ｂ１〜Ｂ４を直列につないだ複数段のバッファとして構成されている。第２記憶部１０３内では、バッファメモリに格納された画素データは、ＦＩＦＯ方式で後段のバッファメモリに転送される。
【００３７】
例えば、第１記憶部１０２から読み出された、処理対象画素の画素データは、第１バッファメモリＢ１に格納された後、新たな画素データが入力されると、後段の第２バッファメモリＢ２に記憶されることになる。
【００３８】
また、各バッファメモリＢ１〜Ｂ４はそれぞれ、６４ビットのデータを記憶可能な容量を有している。そして、各バッファメモリＢ１〜Ｂ４はそれぞれ、１６ビット単位で４つの記憶領域に区切られており、第２記憶部１０３全体では、１６個の記憶領域Ｒ１〜Ｒ１６が存在する。これら各記憶領域Ｒ１〜Ｒ１６には、固有のアドレスがそれぞれ設定されている。例えば、図３では、第１バッファメモリＢ１内の４つの記憶領域Ｒ１〜Ｒ４には、アドレス「０」〜「３」がそれぞれ設定され、第４バッファメモリＢ４内の４つの記憶領域Ｒ１３〜Ｒ１６には、アドレス「１２」〜「１５」がそれぞれ設定されている。
【００３９】
このような各記憶領域Ｒ１〜Ｒ１６に記憶された各画素データは、並び替え回路１０５に出力される。
【００４０】
なお、図３では、４つのバッファメモリＢ１〜Ｂ４を直列につないだ４段バッファが示されているが、図３は、バッファメモリの一部を図示したものであり、第２記憶部１０３は、さらに複数のバッファメモリで構成されていてもよい。
【００４１】
並び替え回路１０５は、４つのマルチプレクサＭＸ１〜ＭＸ４と、出力バッファメモリＳＢ１とを有している。
【００４２】
各マルチプレクサＭＸ１〜ＭＸ４それぞれには、１６個の記憶領域Ｒ１〜Ｒ１６に記憶された各画素データが入力可能となっている。各マルチプレクサＭＸ１〜ＭＸ４は、動作制御信号ＳＧ２に基づいて、１６個の画素データのうち、１つの画素データを選択して出力する選択手段として機能する。例えば、図３に示されるように、１６進数表記の「８９０４」が出力選択係数として動作制御信号ＳＧ２に含まれていた場合、第１マルチプレクサＭＸ１は、アドレス「８」の記憶領域Ｒ９に格納されている画素データを出力し、第２マルチプレクサＭＸ２は、アドレス「９」の記憶領域Ｒ１０に格納されている画素データを出力する。また、第３マルチプレクサＭＸ３は、アドレス「０」の記憶領域Ｒ１に格納されている画素データを出力し、第４マルチプレクサＭＸ４は、アドレス「４」の記憶領域Ｒ５に格納されている画素データを出力する。
【００４３】
出力バッファメモリＳＢ１は、上記バッファメモリＢ１〜Ｂ４と同様、１６ビット単位で区切られた４つの記憶領域ＳＲ１〜ＳＲ４を有し、各記憶領域ＳＲ１〜ＳＲ４には、各マルチプレクサＭＸ１〜ＭＸ４から出力された画素データがそれぞれ格納される。
【００４４】
ここで、並び替え回路１０５を用いた場合の画像処理装置１の動作について、ＹＵＶ４２２形式の画像データに対して面順次−点順次変換処理を施す場合を例にしてさらに詳述する。図４および図５は、面順次−点順次変換処理の処理例を示す図である。
【００４５】
図４に示されるように、ＹＵＶ４２２形式の面順次の画素データが第１記憶部１０２から読み出されることによって、輝度信号「Ｙ」に関する画素データＹ０〜Ｙ３が第３バッファメモリＢ３に記憶され、色差信号「Ｖ」に関する画素データＶ０〜Ｖ３が第２バッファメモリＢ２に記憶され、色差信号「Ｕ」に関する画素データＵ０〜Ｕ３が第３バッファメモリＢ３に記憶された場合を想定する。
【００４６】
この場合、処理制御部１０４から出力選択係数「８９０４」が並び替え回路１０５に入力されると、第１マルチプレクサＭＸ１は、アドレス「８」の記憶領域Ｒ９に格納されている画素データＹ０を出力し、第２マルチプレクサＭＸ２は、アドレス「９」の記憶領域Ｒ１０に格納されている画素データＹ１を出力し、第３マルチプレクサＭＸ３は、アドレス「０」の記憶領域Ｒ１に格納されている画素データＵ０を出力し、第４マルチプレクサＭＸ４は、アドレス「４」の記憶領域Ｒ５に格納されている画素データＶ０を出力する。
【００４７】
これにより、出力バッファメモリＳＢ１には、ＹＵＶ４２２形式の点順次の画素データが格納されることになり、動作制御信号ＳＧ２に含まれる出力命令に応じて、ＹＵＶ４２２形式の点順次の画素データが並び替え回路１０５から出力されることになる。
【００４８】
動作がさらに進んで、輝度信号「Ｙ」に関する画素データＹ４〜Ｙ７が第１記憶部１０２から新たに読み出されると、第２記憶部１０３における画素データの記憶態様は、図５の様になる。すなわち、輝度信号「Ｙ」に関する画素データＹ０〜Ｙ３が第４バッファメモリＢ４に記憶され、色差信号「Ｖ」に関する画素データＶ０〜Ｖ３が第３バッファメモリＢ３に記憶され、色差信号「Ｕ」に関する画素データＵ０〜Ｕ３が第２バッファメモリＢ２に記憶され、輝度信号「Ｙ」に関する画素データＹ４〜Ｙ７が第１バッファメモリＢ１に記憶される。
【００４９】
この状態で、出力選択係数「ＥＦ５９」が並び替え回路１０５に入力されると、第１マルチプレクサＭＸ１は、アドレス「１４」の記憶領域Ｒ１５に格納されている画素データＹ２を出力し、第２マルチプレクサＭＸ２は、アドレス「１５」の記憶領域Ｒ１６に格納されている画素データＹ３を出力する。また、第３マルチプレクサＭＸ３は、アドレス「５」の記憶領域Ｒ６に格納されている画素データＵ１を出力し、第４マルチプレクサＭＸ４は、アドレス「９」の記憶領域Ｒ１０に格納されている画素データＶ１を出力する。
【００５０】
次に、出力選択係数「０１６Ａ」が並び替え回路１０５に入力されると、第１マルチプレクサＭＸ１は、アドレス「０」の記憶領域Ｒ１に格納されている画素データＹ４を出力し、第２マルチプレクサＭＸ２は、アドレス「１」の記憶領域Ｒ２に格納されている画素データＹ５を出力する。また、第３マルチプレクサＭＸ３は、アドレス「６」の記憶領域Ｒ７に格納されている画素データＵ２を出力し、第４マルチプレクサＭＸ４は、アドレス「１０」の記憶領域Ｒ１１に格納されている画素データＶ２を出力する。
【００５１】
次に、出力選択係数「２３７Ｂ」が並び替え回路１０５に入力されると、第１マルチプレクサＭＸ１は、アドレス「２」の記憶領域Ｒ３に格納されている画素データＹ６を出力し、第２マルチプレクサＭＸ２は、アドレス「３」の記憶領域Ｒ４に格納されている画素データＹ７を出力する。また、第３マルチプレクサＭＸ３は、アドレス「７」の記憶領域Ｒ８に格納されている画素データＵ３を出力し、第４マルチプレクサＭＸ４は、アドレス「１１」の記憶領域Ｒ１２に格納されている画素データＶ３を出力する。
【００５２】
このように、面順次の画像データを点順次の画像データに変換する場合、処理制御部１０４は、同一画素についての全ての成分の画素データが、第２記憶部１０３に記憶された状態となるように、第１記憶部１０２から面順次の画像データの一部を読み出させる。そして、処理制御部１０４は、各成分の画素データが画素ごとに連なった状態となるように、並び替え回路１０５に画素データを出力させる。
【００５３】
次に、並び替え回路１０５を用いた場合の画像処理装置１の動作について、ＹＵＶ４２２の画像データに対して点順次−面順次変換処理を施す場合を例にしてさらに詳述する。図６は、点順次−面順次変換処理の処理例を示す図である。
【００５４】
図６に示されるように、ＹＵＶ４２２形式の点順次の画素データが第１記憶部１０２から読み出されることによって、一組の点順次の画素データＹ００，Ｙ１０，Ｕ００，Ｖ００が第２バッファメモリＢ２に記憶され、他の一組の点順次の画素データＹ０１，Ｙ１１，Ｕ０１，Ｖ０１が第１バッファメモリＢ１に記憶された場合を想定する。
【００５５】
この場合、処理制御部１０４から出力選択係数「４５０１」が並び替え回路１０５に入力されると、第１マルチプレクサＭＸ１は、アドレス「４」の記憶領域Ｒ５に格納されている画素データＹ００を出力し、第２マルチプレクサＭＸ２は、アドレス「５」の記憶領域Ｒ６に格納されている画素データＹ１０を出力する。また、第３マルチプレクサＭＸ３は、アドレス「０」の記憶領域Ｒ１に格納されている画素データＹ０１を出力し、第４マルチプレクサＭＸ４は、アドレス「１」の記憶領域Ｒ２に格納されている画素データＹ１１を出力する。
【００５６】
これにより、出力バッファメモリＳＢ１には、ＹＵＶ４２２形式の面順次の画素データが格納されることになり、動作制御信号ＳＧ２に含まれる出力命令に応じて、ＹＵＶ４２２形式の面順次の画素データが並び替え回路１０５から出力されることになる。          このように、並び替え回路１０５を用いることによって、画像処理装置１では、面順次−点順次変換処理、点順次−面順次変換処理等の並び替え処理が実現される。
【００５７】
このように、点順次の画像データを面順次の画像データに変換する場合、処理制御部１０４は、連続した２以上の画素についての全ての成分の画素データが、第２記憶部１０３に記憶された状態となるように、第１記憶部１０２から点順次の画像データの一部を読み出させる。そして、処理制御部１０４は、同種類の成分の画素データが連なった状態となるように、並び替え回路１０５に画素データを出力させる。
【００５８】
以上のように、画像処理装置１は、各画素における複数成分の画素データを第１の規則に従って配列した画像データを記憶する第１記憶部１０２と、第１記憶部１０２から読み出された画像データを、画素データごとに分けて記憶するための複数の記憶領域Ｒ１〜Ｒ１６を有した第２記憶部１０３と、第１記憶部１０２から第２記憶部１０３への画像データの読み出しを制御するとともに、複数の記憶領域Ｒ１〜Ｒ１６の中から特定の記憶領域を指定するための出力選択係数を含んだ動作制御信号ＳＧ２を出力する処理制御部１０４と、動作制御信号ＳＧ２に基づいて、複数の記憶領域Ｒ１〜Ｒ１６に記憶された各画素データの中から、特定の記憶領域に記憶された画素データを選択することによって、第２の規則に従った順序で画素データを出力するマルチプレクサＭＸ１〜ＭＸ４とを備えている。
【００５９】
このような構成を有する画像処理装置１において、第２記憶部１０３に記憶させる画像データを、並び替え処理の種類に応じて適切に制御するとともに、並び替え処理の種類に応じた適切な出力選択係数を出力することによれば、同一構成の画像処理装置１において、面順次−点順次変換および点順次−面順次変換を実現することができる。
【００６０】
［１−３．ダウンサンプリング処理］
次に、ダウンサンプリング回路１０６を用いた場合の画像処理装置１の動作を説明する。ここでは、ダウンサンプリング回路１０６を用いた場合の画像処理装置１の動作について、ＹＵＶ４２２形式の点順次の画像データを、ＹＵＶ４１１形式の面順次の画像データに変換する場合を例にして詳述する。図７および図８は、ダウンサンプリング回路１０６を用いた場合の動作を説明するための図である。
【００６１】
図７に示されるように、処理制御部１０４は、第１記憶部１０２に対して、処理対象画素の画素データを読み出すための読出制御信号ＳＧ１を出力するとともに、ダウンサンプリング回路１０６に対して、動作制御信号ＳＧ３を出力する。第１記憶部１０２は、読出制御信号ＳＧ１に応じて、処理対象画素の画素データを読み出して第２記憶部１０３に出力する。
【００６２】
第２記憶部１０３は、第１記憶部１０２から読み出された、処理対象画素の画素データを、バッファメモリに格納する。図７では、８つのバッファメモリＢ１〜Ｂ８を直列につないだ８段バッファが示されており、各バッファメモリＢ１〜Ｂ８には、ＹＵＶ４２２形式の点順次の画像データが格納された態様が示されている。
【００６３】
ダウンサンプリング回路１０６は、４つの平均化部ＶＧ１〜ＶＧ４と、出力バッファメモリＳＢ２とを有している。
【００６４】
平均化部ＶＧ１〜ＶＧ４は、入力される２つの画素データの平均をとって、２つの画素データの平均値を出力する機能を有している。
【００６５】
各平均化部ＶＧ１〜ＶＧ４には、同じ種類の色差成分の画素データが入力され、同種類の色差成分の画素データについて平均値が算出される。例えば、図７では、色差信号「Ｕ」に関する画素データＵ００〜Ｕ０７が平均化部ＶＧ１〜ＶＧ４に入力される態様が示されている。すなわち、平均化部ＶＧ１には、色差信号「Ｕ」の画素データ「Ｕ０７」、「Ｕ０６」が入力され、２つの当該画素データ「Ｕ０７」、「Ｕ０６」の平均値が、出力バッファメモリＳＢ２に出力される。また、平均化部ＶＧ２には、色差信号「Ｕ」の画素データ「Ｕ０５」、「Ｕ０４」が入力され、２つの当該画素データ「Ｕ０５」、「Ｕ０４」の平均値が、出力バッファメモリＳＢ２に出力される。また、平均化部ＶＧ３には、色差信号「Ｕ」の画素データ「Ｕ０３」、「Ｕ０２」が入力され、２つの当該画素データ「Ｕ０３」、「Ｕ０２」の平均値が、出力バッファメモリＳＢ２に出力される。また、平均化部ＶＧ４には、色差信号「Ｕ」の画素データ「Ｕ０１」、「Ｕ００」が入力され、２つの当該画素データ「Ｕ０１」、「Ｕ００」の平均値が、出力バッファメモリＳＢ２に出力される。
【００６６】
これにより、出力バッファメモリＳＢ２には、色差信号「Ｕ」の面順次の画素データが格納されることになり、動作制御信号ＳＧ３に応じて、当該色差信号「Ｕ」の面順次の画素データがダウンサンプリング回路１０６から出力されることになる。
【００６７】
なお、第２記憶部１０３からの色差成分の画素データの抜き出しは、マルチプレクサを用いて行うことができる。同種類の色差成分の抜き出しにマルチプレクサを用いる構成が採用される場合、処理制御部１０４は、出力選択係数を含む動作制御信号ＳＧ３を出力する。マルチプレクサは、出力選択係数によって指定されるアドレスの記憶領域に格納されている画素データを平均化部に出力する。各平均化部ＶＧ１〜ＶＧ４には、２つの画素データが入力されることになるので、１つの平均化部につき２つのマルチプレクサが存在することになる。
【００６８】
色差信号「Ｖ」に関する画素データについても、同様の動作が実行される。図８には、色差信号「Ｖ」に関する画素データが平均化部ＶＧ１〜ＶＧ４に入力される態様が示されている。
【００６９】
具体的には、平均化部ＶＧ１には、色差信号「Ｖ」の画素データ「Ｖ０７」、「Ｖ０６」が入力され、２つの当該画素データ「Ｖ０７」、「Ｖ０６」の平均値が、出力バッファメモリＳＢ２に出力される。また、平均化部ＶＧ２には、色差信号「Ｖ」の画素データ「Ｖ０５」、「Ｖ０４」が入力され、２つの当該画素データ「Ｖ０５」、「Ｖ０４」の平均値が、出力バッファメモリＳＢ２に出力される。また、平均化部ＶＧ３には、色差信号「Ｖ」の画素データ「Ｖ０３」、「Ｖ０２」が入力され、２つの当該画素データ「Ｖ０３」、「Ｖ０２」の平均値が、出力バッファメモリＳＢ２に出力される。また、平均化部ＶＧ４には、色差信号「Ｖ」の画素データ「Ｖ０１」、「Ｖ００」が入力され、２つの当該画素データ「Ｖ０１」、「Ｖ００」の平均値が、出力バッファメモリＳＢ２に出力される。
【００７０】
これにより、出力バッファメモリＳＢ２には、色差信号「Ｖ」の面順次の画素データが格納されることになり、動作制御信号ＳＧ３に応じて、当該色差信号「Ｖ」の面順次の画素データがダウンサンプリング回路１０６から出力されることになる。
【００７１】
また、輝度信号「Ｙ」に関する画素データについては、上述の並び替え回路１０５を利用した画素データの並び替えを行うことによって、輝度信号「Ｙ」の面順次の画素データが生成される。
【００７２】
このように、ダウンサンプリング回路１０６からは、色差成分について、ダウンサンプリング後の面順次の画素データを取得することができ、並び替え回路１０５からは、輝度成分について、面順次の画素データを取得することができることになる。すなわち、並び替え回路１０５とダウンサンプリング回路１０６とを利用することによって、ＹＵＶ４２２形式の点順次の画像データを、ＹＵＶ４１１形式の面順次の画像データに変換することができる。
【００７３】
以上のように、ダウンサンプリング処理では、処理制御部１０４は、連続した画素についての同種類の成分（ここでは、色差成分）の画素データが、第２記憶部１０３に記憶された状態となるように、第１記憶部１０２から画像データの一部を読み出させる。また、処理制御部１０４は、２つの連続した画素についての同種類の成分の画素データを第２記憶部１０３から平均化部ＶＧ１〜ＶＧ４にそれぞれ入力させる。そして、各平均化部ＶＧ１〜ＶＧ４は、２つの連続した画素についての同種類の成分の画素情報の平均値を、当該２つの連続した画素における、同種類の成分に関する共通の画素データとしてそれぞれ出力する。
【００７４】
画像処理装置１では、並び替え処理を実現する構成の一部（第１記憶部１０２および第２記憶部１０３）を利用して、ダウンサンプリング処理が実現される。このように、各画像処理において利用する構成を一部共通化することによれば、各画像処理ごとに個別の構成を設ける場合に比べて、画像処理装置１の回路規模を縮小化することができる。
【００７５】
［１−４．補間拡大処理］
次に、４−タップフィルタ回路１０７を用いた場合の画像処理装置１の動作を説明する。図９は、４−タップフィルタ回路１０７を用いた場合の動作を説明するための図である。
【００７６】
図９に示されるように、処理制御部１０４は、第１記憶部１０２に対して、処理対象画素の画素データを読み出すための読出制御信号ＳＧ１を出力するとともに、４−タップフィルタ回路１０７に対して、補間係数「ＥＦ１」〜「ＥＦ４」を含む動作制御信号ＳＧ４を出力する。第１記憶部１０２は、読出制御信号ＳＧ１に応じて、処理対象画素の画素データを読み出して第２記憶部１０３に出力する。
【００７７】
第２記憶部１０３は、第１記憶部１０２から読み出された、処理対象画素の画素データを、バッファメモリに格納する。図９では、４つのバッファメモリＢ１〜Ｂ４を直列につないだ４段バッファが示されており、各バッファメモリＢ１〜Ｂ４に、ＹＵＶ４２２形式の点順次の画像データが格納された態様が示されている。
【００７８】
４−タップフィルタ回路１０７は、４つの４−タップフィルタＦＴ１〜ＦＴ４と、出力バッファメモリＳＢ３とを有している。
【００７９】
４−タップフィルタＦＴ１〜ＦＴ４は、各バッファメモリＢ１〜Ｂ４から入力される、４つの同じ成分の画素データ「ＰＤ１」〜「ＰＤ４」と、動作制御信号ＳＧ４に含まれる補間係数「ＥＦ１」〜「ＥＦ４」とに基づいて、下記の式（１）の補間演算を行うことにより、補間画素の画素データ「ＮＰ」を算出する補間演算手段として機能する。
【００８０】
【数１】
2014082707.tif 000003
【００８１】
例えば、図９では、輝度信号「Ｙ」の画素データＹ００〜Ｙ０３が、同成分の画素データとして第１の４−タップフィルタＦＴ１に入力される態様が示されている。第１の４−タップフィルタＦＴ１では、画素データＹ００〜Ｙ０３と補間係数「ＥＦ１」〜「ＥＦ４」とを用いた、上記式（１）の演算によって、輝度信号「Ｙ」に関する補間画素の画素データＹＨ１が算出され、当該画素データＹＨ１が出力バッファメモリＳＢ３に出力される。
【００８２】
また、図９では、輝度信号「Ｙ」の画素データＹ１０〜Ｙ１３が、同成分の画素データとして第２の４−タップフィルタＦＴ２に入力される態様が示されている。第２の４−タップフィルタＦＴ２では、画素データＹ１０〜Ｙ１３と補間係数「ＥＦ１」〜「ＥＦ４」とを用いた、上記式（１）の演算によって、輝度信号「Ｙ」に関する補間画素の画素データＹＨ２が算出され、当該画素データＹＨ２が出力バッファメモリＳＢ３に出力される。
【００８３】
また、図９では、輝度信号「Ｖ」の画素データＶ００〜Ｖ０３が、同成分の画素データとして第３の４−タップフィルタＦＴ３に入力される態様が示されている。第３の４−タップフィルタＦＴ３では、画素データＶ００〜Ｖ０３と補間係数「ＥＦ１」〜「ＥＦ４」とを用いた、上記式（１）の演算によって、色差信号「Ｖ」に関する補間画素の画素データＶＨが算出され、当該画素データＶＨが出力バッファメモリＳＢ３に出力される。
【００８４】
また、図９では、輝度信号「Ｕ」の画素データＵ００〜Ｕ０３が、同成分の画素データとして第４の４−タップフィルタＦＴ４に入力される態様が示されている。第４の４−タップフィルタＦＴ４では、画素データＵ００〜Ｕ０３と補間係数「ＥＦ１」〜「ＥＦ４」とを用いた、上記式（１）の演算によって、色差信号「Ｕ」に関する補間画素の画素データＵＨが算出され、当該画素データＵＨが出力バッファメモリＳＢ３に出力される。
【００８５】
これにより、出力バッファメモリＳＢ３には、補間画素に関するＹＵＶ４２２の点順次の画素データが格納されることになり、動作制御信号ＳＧ２に含まれる出力命令に応じて、当該補間画素の画素データが４−タップフィルタ回路１０７から出力されることになる。
【００８６】
このように、４−タップフィルタ回路１０７では、補間画素の画素データが取得されることになるが、画素データを取得される補間画素の数は、画像データの拡大倍率に応じて異なる。例えば、画像データを５／４倍に拡大する場合は、４つの画素の画素データに基づいて、５つの補間画素の画素データが取得されることになる。またこの場合、処理制御部１０４は、５つの補間画素の画素データを算出するために、補間係数「ＥＦ１」〜「ＥＦ４」のセットを５セット分順次に出力することになる。すなわち、処理制御部１０４は、１つの補間画素について、１セットの補間係数「ＥＦ１」〜「ＥＦ４」を出力し、４−タップフィルタ回路１０７は、１セットの補間係数「ＥＦ１」〜「ＥＦ４」を用いて、１つの補間画素の画素データを算出する。
【００８７】
以上のように、補間拡大処理では、処理制御部１０４は、連続した２以上の画素についての同種類の成分の画素データが、第２記憶部１０３に記憶された状態となるように、第１記憶部１０２から画像データの一部を読み出させる。また、処理制御部１０４は、連続した２以上の画素についての同種類の成分の画素データを第２記憶部１０３から４−タップフィルタＦＴ１〜ＦＴ４に入力させるとともに、補間係数「ＥＦ１」〜「ＥＦ４」を４−タップフィルタＦＴ１〜ＦＴ４に出力する。そして、各４−タップフィルタＦＴ１〜ＦＴ４は、連続した２以上の画素についての同種類の成分の画素データと補間係数「ＥＦ１」〜「ＥＦ４」とを用いて算出された、補間画素の画素データをそれぞれ出力する。
【００８８】
画像処理装置１では、並び替え処理を実現する構成の一部（第１記憶部１０２および第２記憶部１０３）を利用して、補間拡大処理が実現される。このように、各画像処理において利用する構成を一部共通化することによれば、各画像処理ごとに個別の構成を設ける場合に比べて、画像処理装置１の回路規模を縮小化することができる。
【００８９】
［１−５．応用処理］
次に、並び替え回路１０５を利用して実現される応用処理について説明する。応用処理としては、例えば、単純拡大処理と、デコードデータ変換処理とが存在する。
【００９０】
単純拡大処理は、コピー処理による拡大処理である。図１０は、単純拡大処理の概要を示す図である。
【００９１】
図１０に示されるように、単純拡大処理では、拡大倍率に応じて、各画素データを増やす処理が行われる。例えば、拡大倍率が２倍のときは、縦横それぞれの画素数を２倍にする処理が行われ、拡大倍率が３倍のときは、縦横それぞれの画素数を３倍にする処理が行われ、拡大倍率が４倍のときは、縦横それぞれの画素数を４倍にする処理が行われることになる。
【００９２】
このような単純拡大処理について、以下では、ＹＵＶ４２２の点順次の画像データを２倍に拡大する場合を例にして説明する。図１１は、単純拡大処理の処理例を示す図である。
【００９３】
図１１に示されるように、ＹＵＶ４２２形式の点順次の画素データが第１記憶部１０２から読み出されることによって、一組の点順次の画素データＹ０，Ｙ１，Ｕ０，Ｖ０が第１バッファメモリＢ１に記憶された場合を想定する。
【００９４】
この場合、処理制御部１０４から出力選択係数「００２３」が並び替え回路１０５に入力されると、第１マルチプレクサＭＸ１は、アドレス「０」の記憶領域Ｒ１に格納されている画素データＹ０を出力し、第２マルチプレクサＭＸ２は、アドレス「０」の記憶領域Ｒ１に格納されている画素データＹ０を出力し、第３マルチプレクサＭＸ３は、アドレス「２」の記憶領域Ｒ３に格納されている画素データＵ０を出力し、第４マルチプレクサＭＸ４は、アドレス「３」の記憶領域Ｒ４に格納されている画素データＶ０を出力する。
【００９５】
これにより、出力バッファメモリＳＢ１には、一組の点順次の画素データＹ０，Ｙ０，Ｕ０，Ｖ０が格納されることになり、動作制御信号ＳＧ２に含まれる出力命令に応じて、当該一組の点順次の画素データＹ０，Ｙ０，Ｕ０，Ｖ０が並び替え回路１０５から出力されることになる。
【００９６】
一組の点順次の画素データＹ０，Ｙ０，Ｕ０，Ｖ０は、２画素分の画素データであることから、処理制御部１０４からは、同じ出力選択係数「００２３」が並び替え回路１０５に再度入力される。そして、並び替え回路１０５において同様の動作が実行され、出力バッファメモリＳＢ１には、一組の点順次の画素データＹ０，Ｙ０，Ｕ０，Ｖ０が格納されることになる。
【００９７】
このように、画像データを２倍に拡大する場合、同じ出力選択係数「００２３」が並び替え回路１０５に２回入力され、点順次の画素データＹ０，Ｙ０，Ｕ０，Ｖ０が２組分生成される。
【００９８】
また、第１バッファメモリＢ１に記憶された画素データＹ０，Ｙ１，Ｕ０，Ｖ０に対しては、出力選択係数「１１２３」が並び替え回路１０５に２回入力され、点順次の画素データＹ１，Ｙ１，Ｕ０，Ｖ０が２組分生成される。
【００９９】
以上のように、単純拡大処理では、処理制御部１０４は、同一画素についての全ての成分の画素データが、第２記憶部１０３に記憶された状態となるように、第１記憶部１０２から画像データの一部を読み出させるとともに、拡大倍率に応じて同一の制御信号を複数回出力する。並び替え回路１０５は、複数回入力される同一の制御信号に基づいて、同一の画素についての各成分の画素情報を複数回出力する。
【０１００】
画像処理装置１では、並び替え処理を実現する構成を利用して、単純拡大処理が実現される。このように、各画像処理において利用する構成を共通化することによれば、各画像処理ごとに個別の構成を設ける場合に比べて、画像処理装置１の回路規模を縮小化することができる。
【０１０１】
デコードデータ変換処理は、動画圧縮処理後のデコードデータを、ＹＵＶ４２２形式の点順次のデータに変換する処理である。図１２は、デコードデータ変換処理の概要を示す図である。
【０１０２】
デコードデータ変換処理の対象となるデコードデータは、動画圧縮処理を施す圧縮処理モジュール（不図示）からマクロブロック単位で出力される。圧縮処理モジュールでは、例えばＨ．２６４による動画圧縮が行われる。圧縮処理モジュールでは、他の動画圧縮方式、例えばＭＰＥＧ（Moving Picture Experts Group）による動画圧縮が行われても良い。
【０１０３】
図１２には、圧縮処理モジュールから出力されたデコードデータＤＤが示されている。当該デコードデータＤＤは、４つの４画素×４画素のマクロブロックＭ０〜Ｍ３で構成されている。
【０１０４】
各マクロブロックＭ０〜Ｍ３では、輝度信号「Ｙ」の画素データ群ＹＧと、色差信号「Ｕ」「Ｖ」の画素データ群ＣＧとがマクロブロック単位で分けて配列されている。
【０１０５】
このようなデコードデータＤＤがデータ処理部１０に入力され、デコードデータ変換処理が実行されると、データ処理部１０からは、行単位の画像データＬ０〜Ｌ３が順次に出力される。行単位の画像データＬ０〜Ｌ３はそれぞれ、ＹＵＶ４２２形式の点順次のデータとなっている。
【０１０６】
ここで、デコードデータ変換処理の詳細について説明する。図１３は、デコードデータ変換処理の処理例を示す図である。
【０１０７】
デコードデータＤＤがデータ処理部１０に入力されると、当該デコードデータＤＤは、第１記憶部１０２に記憶される。
【０１０８】
次にデコードデータ変換処理の実行に際し、第１記憶部１０２から処理対象画素のデコードデータが読み出され、第２記憶部１０３に格納される。ここでは、まず、図１２中のマクロブロックＭ０において一点鎖線ＢＬ１で囲まれた画素データＹ０〜Ｙ３，Ｖ０〜Ｖ３，Ｕ０〜Ｕ３が第１記憶部１０２から読み出されて、第２記憶部１０３に格納される場合を想定する。すなわち、マクロブロックＭ０中の輝度信号「Ｙ」に関する画素データＹ０〜Ｙ３が第２記憶部１０３の第３バッファメモリＢ３に記憶され、色差信号「Ｖ」に関する画素データＶ０〜Ｖ３が第２記憶部１０３の第２バッファメモリＢ２に記憶され、色差信号「Ｕ」に関する画素データＵ０〜Ｕ３が第２記憶部１０３の第１バッファメモリＢ１に記憶された場合を想定する。
【０１０９】
この場合、処理制御部１０４から出力選択係数「８９０４」が並び替え回路１０５に入力されると、第１マルチプレクサＭＸ１は、アドレス「８」の記憶領域Ｒ９に格納されている画素データＹ０を出力し、第２マルチプレクサＭＸ２は、アドレス「９」の記憶領域Ｒ１０に格納されている画素データＹ１を出力し、第３マルチプレクサＭＸ３は、アドレス「０」の記憶領域Ｒ１に格納されている画素データＵ０を出力し、第４マルチプレクサＭＸ４は、アドレス「４」の記憶領域Ｒ５に格納されている画素データＶ０を出力する。
【０１１０】
これにより、出力バッファメモリＳＢ１には、ＹＵＶ４２２形式の点順次の画素データＹ０，Ｙ１，Ｕ０，Ｖ０が格納されることになり、動作制御信号ＳＧ２に含まれる出力命令に応じて、ＹＵＶ４２２形式の点順次の画素データＹ０，Ｙ１，Ｕ０，Ｖ０が並び替え回路１０５から出力されることになる。
【０１１１】
次に、出力選択係数「ＡＢ１５」が並び替え回路１０５に入力されると、第１マルチプレクサＭＸ１は、アドレス「１０」の記憶領域Ｒ１１に格納されている画素データＹ２を出力し、第２マルチプレクサＭＸ２は、アドレス「１１」の記憶領域Ｒ１２に格納されている画素データＹ３を出力し、第３マルチプレクサＭＸ３は、アドレス「１」の記憶領域Ｒ２に格納されている画素データＵ１を出力し、第４マルチプレクサＭＸ４は、アドレス「５」の記憶領域Ｒ６に格納されている画素データＶ１を出力する。
【０１１２】
これにより、出力バッファメモリＳＢ１には、ＹＵＶ４２２形式の点順次の画素データＹ２，Ｙ３，Ｕ１，Ｖ１が格納されることになり、動作制御信号ＳＧ２に含まれる出力命令に応じて、ＹＵＶ４２２形式の点順次の画素データＹ２，Ｙ３，Ｕ１，Ｖ１がデータ処理部１０から出力されることになる。
【０１１３】
２つの出力選択係数「８９０４」、「ＡＢ１５」に基づいた上述の一連の動作によって、データ処理部１０から出力される、画素データＹ０，Ｙ１，Ｕ０，Ｖ０と、画素データＹ２，Ｙ３，Ｕ１，Ｖ１とは、図１２中の行単位の画像データＬ０において一点鎖線ＢＬ２で囲まれた部分の画素データとなる。
【０１１４】
このように、図１２中のマクロブロックＭ０において一点鎖線ＢＬ１で囲まれた画素データＹ０〜Ｙ３，Ｖ０〜Ｖ３，Ｕ０〜Ｕ３を処理対象としたデコードデータ変換処理では、図１２中の行単位の画像データＬ０において一点鎖線ＢＬ２で囲まれた部分の画素データが得られることになる。
【０１１５】
次のデコードデータ変換処理では、図１２中のマクロブロックＭ１において破線ＢＬ１１で囲まれた画素データＹ１６〜Ｙ１９，Ｖ４〜Ｖ７，Ｕ４〜Ｕ７が処理対象とされ、図１２中の行単位の画像データＬ０において破線ＢＬ１２で囲まれた部分の画素データが得られることになる。以降、処理対象を変更してデコードデータ変換処理が順次に行われ、行単位の画像データＬ０〜Ｌ３が順次に取得される。
【０１１６】
以上のように、デコードデータ変換処理では、処理制御部１０４は、同一画素についての全ての成分の画素データが、第２記憶部１０３に記憶された状態となるように、第１記憶部１０２からデコードデータの一部を読み出させる。そして、処理制御部１０４は、各成分の画素データが画素ごとに連なった状態となるように、並び替え回路１０５に画素情報を出力させる。
【０１１７】
画像処理装置１では、並び替え処理を実現する構成を利用して、デコードデータ変換処理が実現される。このように、各画像処理において利用する構成を共通化することによれば、各画像処理ごとに個別の構成を設ける場合に比べて、画像処理装置１の回路規模を縮小化することができる。
【０１１８】
＜２．変形例＞
以上、この発明の実施の形態について説明したが、この発明は、上記に説明した内容に限定されるものではない。
【０１１９】
例えば、上記実施形態では、画像処理装置１の外部にメモリ５が設けられた態様を示していたが、これに限定されない。図１４は、変形例に係る画像処理装置１の構成を示す概略図である。
【０１２０】
具体的には、図１４に示されるように、画像処理装置１の内部にメモリ５が存在する態様であってもよい。
【０１２１】
本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得る。
【符号の説明】
【０１２２】
１  画像処理装置
１０  データ処理部
１０２  第１記憶部
１０３  第２記憶部
１０４  処理制御部
１０５  並び替え回路
１０６  ダウンサンプリング回路
１０７  タップフィルタ回路
Ｂ１〜Ｂ８  バッファメモリ
ＦＴ１〜ＦＴ４  タップフィルタ
ＶＧ１〜ＶＧ４  平均化部
Ｍ０〜Ｍ３  マクロブロック
ＭＸ１〜ＭＸ４  マルチプレクサ
Ｒ１〜Ｒ１６，ＳＲ１〜ＳＲ４  記憶領域
ＳＢ１〜ＳＢ３  出力バッファメモリ
ＳＧ１  読出制御信号
ＳＧ２，ＳＧ４  動作制御信号
ＤＤ  デコードデータ
Ｌ０〜Ｌ３  行単位の画像データ
【図１】
2014082707.tif 000004
【図２】
2014082707.tif 000005
【図３】
2014082707.tif 000006
【図４】
2014082707.tif 000007
【図５】
2014082707.tif 000008
【図６】
2014082707.tif 000009
【図７】
2014082707.tif 000010
【図８】
2014082707.tif 000011
【図９】
2014082707.tif 000012
【図１０】
2014082707.tif 000013
【図１１】
2014082707.tif 000014
【図１２】
2014082707.tif 000015
【図１３】
2014082707.tif 000016
【図１４】
2014082707.tif 000017