【手続補正書】
【提出日】令和3年2月5日(2021.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換する複数のＡＤ変換部が、それぞれにおいて複数行および複数列に渡って配された第１アレイおよび第２アレイと、
前記第１アレイに配された前記複数のＡＤ変換部と、前記第２アレイに配された前記複数のＡＤ変換部の両方にカウント信号を出力するカウンタとを備え、
前記カウンタが、平面視において、前記第１アレイと前記第２アレイの間の領域に配されていることを特徴とする回路。
【請求項２】
各々が前記カウント信号を伝送する、第１線、第２線、第３線を備え、
前記第１線と前記第２線はそれぞれ、前記第１アレイのうちの互いに異なる複数のＡＤ変換部に接続され、
前記第３線は、前記第１線と前記第２線とに接続されていることを特徴とする請求項１に記載の回路。
【請求項３】
前記第１アレイの前記複数のＡＤ変換部を走査して順次前記デジタル信号をＡＤ変換部から読み出す走査回路を有し、
前記第１線が接続された複数のＡＤ変換部は前記走査回路と第１走査線で接続され、
前記第２線が接続された複数のＡＤ変換部は前記走査回路と第２走査線で接続されることを特徴とする請求項２に記載の回路。
【請求項４】
前記デジタル信号を処理する第１デジタル信号処理回路を有し、
前記第１アレイは、前記カウンタと、前記第１デジタル信号処理回路との間の領域に配されていることを特徴とする請求項１〜３のいずれか１項に記載の回路。
【請求項５】
前記回路の外部に信号を出力する第１インターフェース部を備え、
前記第１インターフェース部と前記第１アレイとの間に、前記第１デジタル信号処理回路が配されていることを特徴とする請求項４に記載の回路。
【請求項６】
前記第１アレイと前記第１デジタル信号処理回路の間に、各々が前記デジタル信号を保持する複数行および複数列に渡って配された複数のメモリを有する第１メモリアレイが配されていることを特徴とする請求項４または５に記載の回路。
【請求項７】
前記デジタル信号を処理する第２デジタル信号処理回路を有し、
前記第２アレイは、前記カウンタと、前記第２デジタル信号処理回路との間の領域に配されていることを特徴とする請求項４〜６のいずれか１項に記載の回路。
【請求項８】
前記回路の外部に信号を出力する第２インターフェース部を備え、
前記第２インターフェース部と前記第２アレイとの間に、前記第２デジタル信号処理回路が配されていることを特徴とする請求項７に記載の回路。
【請求項９】
前記第２アレイと前記第２デジタル信号処理回路の間に、各々が前記デジタル信号を保持する複数行および複数列に渡って配された複数のメモリを有する第２メモリアレイが配されていることを特徴とする請求項７または８に記載の回路。
【請求項１０】
前記回路は、複数のＡＤ変換部が、それぞれにおいて複数行および複数列に渡って配された第３アレイおよび第４アレイをさらに有し、
前記第３アレイと前記第４アレイの間に、ランプ信号を生成するランプ信号生成回路が配されていることを特徴とする請求項４〜６のいずれか１項に記載の回路。
【請求項１１】
前記ランプ信号生成回路と、前記第１デジタル信号処理回路との間に、前記第３アレイが配されていることを特徴とする請求項１０に記載の回路。
【請求項１２】
前記回路は、複数のＡＤ変換部が、それぞれにおいて複数行および複数列に渡って配された第３アレイおよび第４アレイをさらに有し、
前記第３アレイと前記第４アレイの間に、ランプ信号を生成するランプ信号生成回路が配されていることを特徴とする請求項７〜９のいずれか１項に記載の回路。
【請求項１３】
前記ランプ信号生成回路と、前記第２デジタル信号処理回路との間に、前記第４アレイが配されていることを特徴とする請求項１２に記載の回路。
【請求項１４】
前記回路は、前記アナログ信号を出力する複数のアナログ出力回路を走査する第２走査回路を備え、
前記第２走査回路と、前記第１アレイの間に前記第３アレイが設けられていることを特徴とする請求項１０〜１３のいずれか１項に記載の回路。
【請求項１５】
前記第２走査回路と、前記第２アレイの間に前記第４アレイが設けられていることを特徴とする請求項１４に記載の回路。
【請求項１６】
前記第３アレイと前記第１デジタル信号処理回路の間に、各々が前記デジタル信号を保持する複数行および複数列に渡って配された複数のメモリを有する第３メモリアレイが配されていることを特徴とする請求項１０〜１５のいずれか１項に記載の回路。
【請求項１７】
前記回路は、複数のＡＤ変換部が、それぞれにおいて複数行および複数列に渡って配された第３アレイおよび第４アレイをさらに有し、
前記第３アレイと前記第１デジタル信号処理回路の間に、各々が前記デジタル信号を保持する複数行および複数列に渡って配された複数のメモリを有する第３メモリアレイが配され、
前記回路は、前記アナログ信号を出力する複数のアナログ出力回路を走査する第２走査回路を備え、
前記第２走査回路と前記第１メモリアレイとの間に、前記第３メモリアレイが配されている請求項６に記載の回路。
【請求項１８】
前記デジタル信号を処理する第２デジタル信号処理回路を有し、
前記第２アレイは、前記カウンタと、前記第２デジタル信号処理回路との間の領域に配され、
前記第２アレイと前記第２デジタル信号処理回路の間に、各々が前記デジタル信号を保持する複数行および複数列に渡って配された複数のメモリを有する第２メモリアレイを有し、
前記第４アレイと前記第２デジタル信号処理回路の間に、各々が前記デジタル信号を保持する複数行および複数列に渡って配された複数のメモリを有する第４メモリアレイが配され、
前記第２走査回路と前記第２メモリアレイとの間に、前記第４メモリアレイが配されている請求項１７に記載の回路。
【請求項１９】
アナログ信号をデジタル信号に変換する複数のＡＤ変換部が、それぞれにおいて複数行および複数列に渡って配された第１アレイおよび第２アレイと、
前記第１アレイに配された前記複数のＡＤ変換部と、前記第２アレイに配された前記複数のＡＤ変換部の両方にカウント信号を出力するカウンタとを備え、
前記カウンタが、平面視において、前記第１アレイと前記第２アレイの間の領域に配されていることを特徴とするチップ。
【請求項２０】
請求項１〜１８のいずれか１項に記載の前記回路が配されたチップと、
前記アナログ信号を前記チップに出力する、光電変換部を備える別のチップとが積層された撮像装置。
【請求項２１】
請求項２０に記載の撮像装置と、前記撮像装置が出力する信号を処理する信号処理部とを有することを特徴とする撮像システム。
【請求項２２】
請求項２０に記載の撮像装置を有する移動体であって、
前記移動体の移動を制御する制御部をさらに有することを特徴とする移動体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】回路、チップ、撮像装置、撮像システム、移動体
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、回路、チップ、撮像装置、撮像システム、移動体に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明は上記の課題を鑑みて為されたものであり、一の態様は、アナログ信号をデジタル信号に変換する複数のＡＤ変換部が、それぞれにおいて複数行および複数列に渡って配された第１アレイおよび第２アレイと、前記第１アレイに配された前記複数のＡＤ変換部と、前記第２アレイに配された前記複数のＡＤ変換部の両方にカウント信号を出力するカウンタとを備え、前記カウンタが、平面視において、前記第１アレイと前記第２アレイの間の領域に配されていることを特徴とする回路である。