(57)【要約】【課題】半導体基板上に相対的に異なる電源電圧で駆動する電界効果トランジスタを備える半導体装置をゲートラストプロセスにより製造した場合でも高電圧側の電界効果トランジスタの耐圧を確保することができる。【解決手段】半導体基板ＳＵＢ上に第１の電源電圧で駆動するコア領域ＣのＭＯＳＦＥＴと第１の電源電圧よりも高い第２の電源電圧で駆動する高電圧領域ＨＶのＭＯＳＦＥＴとをゲートラストプロセスにより形成する場合に、コア領域ＣのＭＯＳＦＥＴおよび高電圧領域ＨＶのＭＯＳＦＥＴのダミーゲートをパターニングする工程に先立って、高電圧領域ＨＶのダミーゲート膜ＤＧ上に形成されるハードマスク膜ＨＭの厚さを、コア領域Ｃのダミーゲート膜ＤＧ上に形成されるハードマスク膜ＨＭの厚さよりも厚くする。これにより、高電圧領域ＨＶのＭＯＳＦＥＴの耐圧を確保することができる。【選択図】図６
2014127527.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１の電源電圧で駆動する第１の電界効果トランジスタの形成領域と前記第１の電源電圧よりも高い第２の電源電圧で駆動する第２の電界効果トランジスタの形成領域とを備える半導体基板上に第１の絶縁膜を形成する工程と、
（ｂ）前記第１の絶縁膜上にダミーゲート膜を堆積する工程と、
（ｃ）前記ダミーゲート膜上にハードマスク膜を堆積する工程と、
（ｄ）前記第２の電界効果トランジスタの形成領域の前記ハードマスク膜の厚さが、前記第１の電界効果トランジスタの形成領域の前記ハードマスク膜の厚さよりも厚くなるように前記ハードマスク膜を加工する工程と、
（ｅ）前記（ｄ）工程後の前記ダミーゲート膜および前記ハードマスク膜をパターニングする工程と、
（ｆ）前記（ｅ）工程後、前記第１の電界効果トランジスタのソースおよびドレイン用の半導体領域を形成する工程と、
（ｇ）前記（ｅ）工程後、前記第２の電界効果トランジスタのソースおよびドレイン用の半導体領域を形成する工程と、
（ｈ）前記（ｆ）および（ｇ）工程後、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのソースおよびドレイン用の半導体領域を活性化するための熱処理を施す工程と、
（ｉ）前記（ｈ）工程後、前記半導体基板上に第２の絶縁膜を堆積した後、前記ダミーゲート膜が露出するまで前記第２の絶縁膜を除去する工程と、
（ｊ）前記（ｉ）工程後、前記第２の絶縁膜から露出された前記ダミーゲート膜を除去する工程と、
（ｋ）前記（ｊ）工程後、前記ダミーゲート膜の除去領域に前記第１の絶縁膜よりも誘電率が高い第３の絶縁膜を形成する工程と、
（ｌ）前記（ｋ）工程後、前記ダミーゲート膜の除去領域に前記第３の絶縁膜を介して金属を主成分とする導体膜により形成されるゲート電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程は、
前記第１の電界効果トランジスタのソースおよびドレイン用の相対的に低不純物濃度の半導体領域を形成する工程と、
前記第１の電界効果トランジスタのソースおよびドレイン用の相対的に高不純物濃度の半導体領域を形成する工程と、
を有し、
前記（ｇ）工程は、
前記第２の電界効果トランジスタのソースおよびドレイン用の相対的に低不純物濃度の半導体領域を形成する工程と、
前記第２の電界効果トランジスタのソースおよびドレイン用の相対的に高不純物濃度の半導体領域を形成する工程と、
を有する半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第２の電界効果トランジスタの前記低不純物濃度の半導体領域の深さが、前記第１の電界効果トランジスタの前記低不純物濃度の半導体領域の深さよりも深く、
前記第２の電界効果トランジスタの前記高不純物濃度の半導体領域の深さが、前記第１の電界効果トランジスタの前記高不純物濃度の半導体領域の深さよりも深い、
半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記半導体基板は、コントロールゲートとメモリゲートとがメモリ絶縁膜を介して前記半導体基板の上面に沿って並ぶ不揮発性メモリセルが配置されるメモリ領域を有しており、
前記（ｂ）工程後、前記（ｃ）工程前に、前記メモリ領域の前記ダミーゲート膜の厚さが、前記第１の電界効果トランジスタの形成領域および前記第２の電界効果トランジスタの形成領域の前記ダミーゲート膜の厚さよりも薄くなるように、前記メモリ領域の前記ダミーゲート膜を加工する工程、
を有する半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記ダミーゲート膜が多結晶シリコンにより形成されており、
前記コントロールゲートを前記ダミーゲート膜により形成する工程、
を有する半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記メモリゲートの上面の高さが、前記ダミーゲート膜により形成される前記コントロールゲートの上面上の前記ハードマスク膜の上面の高さになるように前記メモリゲートを加工する工程、
を有する半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記メモリゲートの上部にシリサイド層を形成する工程、
を有する半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記半導体基板は、コントロールゲートとメモリゲートとがメモリ絶縁膜を介して前記半導体基板の上面に沿って並ぶ不揮発性メモリセルが配置されるメモリ領域を有しており、
前記（ｉ）工程において、前記メモリ領域、前記第１の電界効果トランジスタの形成領域および前記第２の電界効果トランジスタの形成領域の前記ダミーゲート膜が露出するまで前記第２の絶縁膜を除去する工程と、
前記（ｊ）工程において、前記メモリ領域、前記第１の電界効果トランジスタの形成領域および前記第２の電界効果トランジスタの形成領域の前記ダミーゲート膜を除去する工程と、
前記（ｋ）工程において、前記メモリ領域、前記第１の電界効果トランジスタの形成領域および前記第２の電界効果トランジスタの形成領域の前記ダミーゲート膜の除去領域内に前記第３の絶縁膜を形成する工程と、
前記（ｌ）工程において、前記メモリ領域、前記第１の電界効果トランジスタの形成領域および前記第２の電界効果トランジスタの形成領域の前記ダミーゲート膜の除去領域内に埋め込まれるように前記半導体基板上に前記導体膜を堆積した後、前記導体膜の上部を除去することにより、前記メモリ領域の前記ダミーゲート膜の除去領域内に前記第３の絶縁膜を介して前記導体膜で形成されるコントロールゲートを形成し、かつ、前記第１の電界効果トランジスタの形成領域および前記第２の電界効果トランジスタの形成領域の前記ダミーゲート膜の除去領域内に前記第３の絶縁膜を介して前記導体膜で形成されるゲート電極を形成する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、半導体基板上に電源電圧の異なる電界効果トランジスタを形成する場合に、ソースおよびドレイン用の半導体領域の活性化のための熱処理を行った後にゲート電極を形成するゲートラストプロセスを用いる半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔｅ）やＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）等のような半導体装置では、高い電源電圧で駆動する高電圧のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、低い電源電圧で駆動するコアのＭＯＳＦＥＴとが半導体基板に形成されている。
【０００３】
コアのＭＯＳＦＥＴは、高性能化、高機能化および高集積化のためゲート長が年々縮小されており、プレーナ型のコアのＭＯＳＦＥＴを用いる先端品では、ゲート長が２０ｎｍ〜４０ｎｍになっている。また、立体型のゲート構造を持つ最先端品では、ゲート長が２０ｎｍ以下になってきている。
【０００４】
一方、高電圧のＭＯＳＦＥＴにおいては、ホットキャリアに対する信頼性やソースおよびドレインと半導体基板との間の耐圧を確保するため、ソースおよびドレインはコアのソースおよびドレインに比べて、不純物の分布を緩やかに深く形成したいという要求がある。例えば、半導体基板にＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型のフラッシュメモリが形成される場合には、高電圧のＭＯＳＦＥＴの電源電圧として５Ｖが要求されることが多く、高電圧のＭＯＳＦＥＴの信頼性や耐圧の確保がより重要となっている。
【０００５】
なお、同一の半導体基板上に電源電圧の異なる電界効果トランジスタを形成する方法については、例えば特許文献１〜３に記載があり、ゲート電極の形成後にソースおよびドレイン用の半導体領域の活性化のための熱処理を行うゲートファーストプロセスを用いた半導体装置の製造方法が開示されている。
【０００６】
また、例えば特許文献４には、ソースおよびドレイン用の半導体領域の活性化のための熱処理を行った後にゲート電極を形成するゲートラストプロセスを用いた半導体装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２４５１６７号公報
【特許文献２】特開２０００−２４３９３７号公報
【特許文献３】特開２００７−３０５７１１号公報
【特許文献４】特開２００７−１５０３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、プレーナ型のコアのＭＯＳＦＥＴにおいてゲート長を２０〜３０ｎｍに縮小するためには、ゲート絶縁膜として酸窒化膜よりも誘電率の高い高誘電率（Ｈｉｇｈ−ｋ）膜を使用することやゲート電極としてポリシリコンよりも空乏化を抑制できる金属を主成分とする導体膜を使用することが必須となってきている。その主な理由は、ゲート長が３０ｎｍ以下で正常な動作を得るためにはＭＯＳＦＥＴの短チャネル効果を抑制する必要があるからである。
【０００９】
しかし、ゲート電極を形成した後にソースおよびドレイン用の半導体領域の活性化のための熱処理を行うゲートファーストプロセスを採用した場合、上記した高誘電率膜と金属膜とが反応してしまう結果、所期の特性が得られ難くなってしまう。
【００１０】
そこで、ゲート長が２０〜３０ｎｍのコアのＭＯＳＦＥＴを形成する場合には、ソースおよびドレイン用の半導体領域の活性化のための熱処理を行った後にゲート電極を形成するゲートラストプロセスを使用することが必要不可欠になってくる。
【００１１】
ところで、コアのＭＯＳＦＥＴをゲートラストプロセスで形成する場合、プロセスの複雑さを避けて歩留りの向上を図る観点から、同一の半導体基板に形成される高電圧のＭＯＳＦＥＴについてもゲートラストプロセスで形成することが自然である。
【００１２】
しかし、コアのＭＯＳＦＥＴに合わせて高電圧のＭＯＳＦＥＴにゲートラストプロセスを適用すると、高電圧のＭＯＳＦＥＴのソースおよびドレイン用の半導体領域も浅く、不純物分布が急峻になってしまう問題がある。これは、以下の理由からである。
【００１３】
すなわち、コアのＭＯＳＦＥＴは、ゲート長が短いため、ダミーゲート用のポリシリコン膜とその上のハードマスク膜との積層パターンを高くしてしまうと、その積層パターンのアスペクト比が高くなる結果、積層パターンのパターニング時にハードマスク膜が剥離したり、積層パターンが倒壊したりするので、積層パターンをあまり高くできない。このため、その背の低い積層パターンを高電圧側でも用いることになるが、高電圧のＭＯＳＦＥＴのソースおよびドレイン用の半導体領域を深くするため不純物イオンの注入エネルギーを高くしてしまうと、積層パターンが薄いので、不純物イオンが積層パターンを突き抜けてチャネル領域に達してしまう。これを避けるためには、高電圧側では、ソースおよびドレイン用の半導体領域を形成するための不純物イオンの注入エネルギーを低くせざるを得ないので、ソースおよびドレイン用の半導体領域も浅く、不純物分布が急峻になってしまうのである。
【００１４】
ここで、ゲートラストプロセスを用いつつ、高電圧のＭＯＳＦＥＴのソースおよびドレイン用の半導体領域を比較的深く、かつ、なだらかに形成する方法として、以下の方法も考えられる。すなわち、高電圧のＭＯＳＦＥＴのソースおよびドレイン形成用のイオン注入を行った後、例えば１０００〜１１００℃の高温アニールを施し高電圧のＭＯＳＦＥＴのソースおよびドレインの不純物を拡散させ、その後に、コアのＭＯＳＦＥＴのソースおよびドレイン形成用のイオン注入を行う方法である。
【００１５】
しかし、この方法の場合、高温アニールによりダミーゲート用のポリシリコン膜のグレインが拡大する結果、イオン注入阻止能力が低下する、という問題がある。コアのＭＯＳＦＥＴは、ゲート長が短いためアスペクト比の要請から、ダミーゲート用のポリシリコン膜とその上のハードマスク膜との積層パターンの高さをあまり高くできない。このため、コアのＭＯＳＦＥＴでは、上記したグレイン拡大に起因するダミーゲート膜のイオン注入阻止能力の低下に因り、ソースおよびドレイン形成用のイオン注入時に不純物イオンが上記積層パターンを突き抜けてチャネル領域に達してしまう。その結果、コアのＭＯＳＦＥＴの短チャネル特性が劣化するという問題が生じる。
【００１６】
ダミーゲート材料としてポリシリコン以外の材料を使用することも考えられるが、ゲートラストプロセスでは最終的にダミーゲートを除去するので、他の部分との間でエッチング選択比を確保することを考えると、ポリシリコンを用いることが適切である。
【００１７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
一実施の形態によれば、半導体基板上に第１の電源電圧で駆動する第１の電界効果トランジスタと第１の電源電圧よりも高い第２の電源電圧で駆動する第２の電界効果トランジスタとをゲートラストプロセスを用いて形成する場合に、第１の電界効果トランジスタおよび第２の電界効果トランジスタのダミーゲートをパターニングする工程に先立って、第２の電界効果トランジスタの形成領域においてダミーゲート膜上に形成されるハードマスク膜の厚さを、第１の電界効果トランジスタの形成領域においてダミーゲート膜上に形成されるハードマスク膜の厚さよりも厚くする工程を有するものである。
【発明の効果】
【００１９】
一実施の形態によれば、半導体基板上に第１の電源電圧で駆動する第１の電界効果トランジスタと、第１の電源電圧よりも高い第２の電源電圧で駆動する第２の電界効果トランジスタとを備える半導体装置をゲートラストプロセスにより製造した場合でも相対的に高い第２の電源電圧で駆動する電界効果トランジスタの耐圧を確保することができる。
【図面の簡単な説明】
【００２０】
【図１】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】一本実施の形態の半導体装置の要部断面図である。
【図４５】図４４の半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
（実施の形態１）
本実施の形態１の半導体装置は、例えば、不揮発性メモリとプレーナ型のコア（Ｃｏｒｅ）トランジスタとを同一の半導体基板に設けたＭＣＵ等のようなメモリロジック混載型の半導体装置である。
【００２４】
ＭＣＵでは、揮発性メモリの他に不揮発性メモリを搭載すると機能的に非常に優れた特性を得ることができる。不揮発性メモリには幾つか種類があるが、微細化に適し、かつ、高い信頼性を有する、ＭＯＮＯＳ型フラッシュメモリが使用されている。なお、このＭＯＮＯＳ型フラッシュメモリは回路動作を行うため高電圧を用いる。そのため、ＭＯＮＯＳ型フラッシュメモリ（以下、単にメモリという）の入出力回路等のような周辺回路には高電圧のＭＯＳＦＥＴが形成される。
【００２５】
以下、本実施の形態１の半導体装置の製造方法について図１〜図２５を参照して説明する。なお、図１〜図２５は本実施の形態１の半導体装置の製造工程中の要部断面図である。また、以下の図において、符号Ｍはメモリ領域、Ｃはコア領域（第１の電界効果トランジスタの形成領域）、ＨＶは高電圧領域（第２の電界効果トランジスタの形成領域）を示している。
【００２６】
コア領域ＣのＭＯＳＦＥＴ（電界効果トランジスタ）のゲート長は、例えば２０ｎｍ〜３０ｎｍ程度である。高電圧領域ＨＶは、例えば上記メモリ用の入出力回路等のような周辺回路を形成する高電圧のＭＯＳＦＥＴが形成された領域であり、その高電圧のＭＯＳＦＥＴの電源電圧（第２の電源電圧）は、コア領域ＣのＭＯＳＦＥＴの電源電圧（第１の電源電圧）よりも高く、例えば５Ｖ程度である。ただし、電源電圧が５Ｖの高電圧のＭＯＳＦＥＴの他に、例えば電源電圧が３．３Ｖまたは２．５Ｖの高電圧のＭＯＳＦＥＴを設けても良い。
【００２７】
まず、図１に示すように、例えばｎ型またはｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（以下、単に基板という）ＳＵＢの主面に浅溝型の分離部ＳＴを形成した後、基板ＳＵＢ上にゲート絶縁膜（第１の絶縁膜）Ｇｉａ，Ｇｉｂを形成する。
【００２８】
このゲート絶縁膜Ｇｉａ，Ｇｉｂは、例えば酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）により形成されている。高電圧領域ＨＶのゲート絶縁膜Ｇｉｂの厚さは、メモリ領域Ｍおよびコア領域Ｃのゲート絶縁膜Ｇｉａの厚さよりも厚く形成されている。
【００２９】
続いて、基板ＳＵＢの主面上にゲート絶縁膜Ｇｉａ，Ｇｉｂを介してダミーゲート膜ＤＧをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積する。ダミーゲート膜ＤＧは、例えば低抵抗ポリシリコンにより形成されている。ダミーゲート膜ＤＧの厚さは、例えば６０ｎｍ程度である。
【００３０】
その後、図２に示すように、ダミーゲート膜ＤＧ上に、レジストパターンＲＰ１をリソグラフィにより形成する。レジストパターンＲＰ１は、メモリ領域Ｍが露出され、それ以外が覆われるようにパターニングされている。なお、リソグラフィは、レジスト膜の塗布、露光および現像等のような一連のレジストパターン形成処理である。
【００３１】
その後、レジストパターンＲＰ１をエッチングマスクとしてドライエッチング処理を施すことにより、メモリ領域Ｍのダミーゲート膜ＤＧの上部を、例えば２０ｎｍ程度除去した後、レジストパターンＲＰ１を図３に示すように除去する。これにより、メモリ領域Ｍのダミーゲート膜ＤＧの厚さが、コア領域Ｃおよび高電圧領域ＨＶのダミーゲート膜ＤＧの厚さよりも薄くなる。
【００３２】
次いで、図４に示すように、ダミーゲート膜ＤＧ上にハードマスク膜ＨＭをＣＶＤ法等により堆積する。ハードマスク膜ＨＭは、例えば窒化シリコン（Ｓｉ３Ｎ４）により形成されている。ハードマスク膜ＨＭを窒化シリコンにより形成したことにより、不純物の注入を阻止する上で高い能力が得られる。ハードマスク膜ＨＭの厚さは、例えば１００ｎｍ程度である。
【００３３】
続いて、図５に示すように、ハードマスク膜ＨＭ上に、レジストパターンＲＰ２をリソグラフィにより形成する。レジストパターンＲＰ２は、コア領域Ｃが露出され、それ以外が覆われるようにパターニングされている。
【００３４】
その後、レジストパターンＲＰ２をエッチングマスクとしてドライエッチング処理を施すことにより、コア領域Ｃのハードマスク膜ＨＭの上部を、例えば８０ｎｍ程度除去した後、レジストパターンＲＰ２を図６に示すように除去する。これにより、高電圧領域ＨＶのハードマスク膜ＨＭの厚さが、コア領域Ｃのハードマスク膜ＨＭの厚さよりも厚くなる。この段階での高電圧領域ＨＶのハードマスク膜ＨＭの厚さは、例えば１００ｎｍ程度であり、コア領域Ｃのハードマスク膜ＨＭの厚さは、例えば２０ｎｍ〜３０ｎｍ程度である。
【００３５】
また、このドライエッチング処理では、メモリ領域Ｍとコア領域Ｃとでハードマスク膜ＨＭの上面の高さがほぼ同じになるように処理を施す。ただし、メモリ領域Ｍとコア領域Ｃとでハードマスク膜ＨＭの上面の高さはほぼ同じであるが、上記のようにメモリ領域Ｍのダミーゲート膜ＤＧの上部を除去している分、メモリ領域Ｍのハードマスク膜ＨＭの厚さがコア領域Ｃのハードマスク膜ＨＭの厚さよりも厚くなっている。
【００３６】
次いで、図７に示すように、ダミーゲート膜ＤＧおよびハードマスク膜ＨＭをリソグラフィおよびドライエッチングによりパターニングすることにより、メモリ領域Ｍにダミーゲート膜ＤＧにより形成されたコントロールゲートＣＧを形成する。
【００３７】
続いて、図８に示すように、基板ＳＵＢ上にメモリ絶縁膜Ｍｉおよびメモリゲート膜ＭＧＦをＣＶＤ法等により下層から順に堆積する。メモリ絶縁膜Ｍｉは、例えば、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順に積層することで形成されている。メモリゲート膜ＭＧＦは、例えば低抵抗ポリシリコンにより形成されている。
【００３８】
その後、メモリゲート膜ＭＧＦおよびメモリ絶縁膜Ｍｉを異方性のドライエッチによりエッチバックする。これにより、図９に示すように、コントロールゲートＣＧおよびその上のハードマスク膜ＨＭのパターンの両側面に、メモリ絶縁膜Ｍｉおよびメモリゲート膜ＭＧＦを残す。
【００３９】
次いで、図１０に示すように、基板ＳＵＢ上にレジストパターンＲＰ３をリソグラフィにより形成する。レジストパターンＲＰ３は、メモリゲート形成領域の一部を覆い、それ以外が露出されるように形成されている。
【００４０】
続いて、レジストパターンＲＰ３をエッチングマスクとして、そこから露出するメモリゲート膜ＭＧＦおよびメモリ絶縁膜Ｍｉを除去する。これにより、図１１に示すように、コントロールゲートＣＧの片側の側面にメモリ絶縁膜Ｍｉを介してメモリゲート膜ＭＧＦにより形成されるメモリゲートＭＧを形成する。
【００４１】
その後、図１２に示すように、コア領域Ｃおよび高電圧領域ＨＶのダミーゲート膜ＤＧおよびハードマスク膜ＨＭをリソグラフィ、ドライエッチングおよびウエットエッチング等を施すことによりパターニングする。これにより、コア領域Ｃおよび高電圧領域ＨＶにダミーゲート膜ＤＧおよびその上のハードマスク膜ＨＭで形成されるパターンを設ける。
【００４２】
この段階のコア領域Ｃのダミーゲート膜ＤＧの幅（短方向の長さ：ゲート長）は、例えば２０ｎｍ〜３０ｎｍであり、その厚さは、例えば６０ｎｍである。また、コア領域Ｃのダミーゲート膜ＤＧ上のハードマスク膜ＨＭの厚さは、２０ｎｍ〜３０ｎｍ程度である。
【００４３】
一方、高電圧領域ＨＶのダミーゲート膜ＤＧの幅（短方向の長さ：ゲート長）は、例えば０．５μｍ〜０．６μｍであり、その厚さは、例えば６０ｎｍである。また、高電圧領域ＨＶのダミーゲート膜ＤＧ上のハードマスク膜ＨＭの厚さは、１００ｎｍ程度である。
【００４４】
ここで、コア領域Ｃのダミーゲート膜ＤＧは、その幅が極めて細いため、その上のハードマスク膜ＨＭが厚すぎると、パターニングの際に、コア領域Ｃにおいて、ハードマスク膜ＨＭが剥離したり、ダミーゲート膜ＤＧおよびハードマスク膜ＨＭで形成されるパターンが倒壊したりする問題がある。これに対して、本実施の形態１においては、上記のようにコア領域Ｃのハードマスク膜ＨＭを薄くしてあるので（図６参照）、コア領域Ｃにおけるハードマスク膜ＨＭの剥離やダミーゲート膜ＤＧおよびその上のハードマスク膜ＨＭで形成されるパターンの倒壊を防止することができる。したがって、半導体装置の信頼性および歩留りを向上させることができる。
【００４５】
なお、コア領域Ｃおよび高電圧領域ＨＶに上記パターンを形成するためのエッチング処理に際しては、メモリ領域Ｍをレジストパターンにより覆う。
【００４６】
次いで、図１３に示すように、高電圧領域ＨＶにソースおよびドレインを形成するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）用の低不純物濃度のｐ−型の半導体領域ＨＬｐおよびｎ−型の半導体領域ＨＬｎをイオン注入法により形成する。
【００４７】
ここで、本実施の形態においては、高電圧領域ＨＶのハードマスク膜ＨＭを厚くしてあるので、高電圧領域ＨＶのＬＤＤ用の低不純物濃度の半導体領域ＨＬｐ，ＨＬｎを形成する際のイオン注入エネルギーを、コア領域ＣのＬＤＤ用の低不純物濃度の半導体領域を形成する際のイオン注入エネルギーよりも高くすることができる。このため、高電圧領域ＨＶのＬＤＤ用の低不純物濃度の半導体領域ＨＬｐ，ＨＬｎを、コア領域ＣのＬＤＤ用の低不純物濃度の半導体領域よりも深く、かつ、不純物分布をなだらかに形成することができる。
【００４８】
高電圧領域ＨＶのｐ−型の半導体領域ＨＬｐには、例えばホウ素（Ｂ）が導入され、ｎ−型の半導体領域ＨＬｎには、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されている。また、半導体領域ＨＬｐ，ＨＬｎのイオン注入工程においては、メモリ領域Ｍおよびコア領域Ｃをレジストパターンで覆う。また、半導体領域ＨＬｐ，ＨＬｎのイオン注入も、それぞれ別々に行い、一方のイオン注入時には他方をレジストパターンで覆う。
【００４９】
続いて、図１４に示すように、コア領域ＣのＬＤＤ用の低不純物濃度の半導体領域を形成する一環として、オフセット用のスペーサ膜ＳＦをＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により形成する。スペーサ膜ＳＦは、例えば酸化シリコンにより形成されており、ダミーゲート膜ＤＧおよびハードマスク膜ＨＭのパターンと、コントロールゲートＣＧ、その上のハードマスク膜ＨＭおよびメモリゲートＭＧの表面を覆うように形成されている。
【００５０】
その後、図１５に示すように、コア領域Ｃにソースおよびドレインを形成するＬＤＤ用の低不純物濃度のｐ−型の半導体領域ＣＬｐおよびｎ−型の半導体領域ＣＬｎをイオン注入法により形成する。また、メモリ領域Ｍに低不純物濃度のｎ−型の半導体領域ＭＬｍ，ＭＬｃをイオン注入法により形成する。
【００５１】
ｐ−型の半導体領域ＣＬｐには、例えばＢが導入され、ｎ−型の半導体領域ＣＬｎ，ＭＬｍ，ＭＬｃには、例えばＰまたはＡｓが導入されている。コア領域Ｃの半導体領域ＣＬｐ，ＣＬｎのイオン注入工程においては、メモリ領域Ｍおよび高電圧領域ＨＶをレジストパターンで覆う。また、半導体領域ＣＬｐ，ＣＬｎのイオン注入も、それぞれ別々に行い、一方のイオン注入時には他方をレジストパターンで覆う。
【００５２】
また、メモリ領域Ｍの半導体領域ＭＬｍ，ＭＬｃのイオン注入工程においては、コア領域Ｃおよび高電圧領域ＨＶをレジストパターンで覆う。また、半導体領域ＭＬｍ，ＭＬｃのイオン注入も、それぞれ別々に行い、一方のイオン注入時には他方をレジストパターンで覆う。
【００５３】
次いで、基板ＳＵＢ上に絶縁膜をＣＶＤ法等により堆積した後、これを異方性のドライエッチによりエッチバックすることにより、図１６に示すように、サイドウォールＳＷを形成する。サイドウォールＳＷは、例えば窒化シリコンにより形成されているが、これに限定されるものではなく種々変更可能であり、例えば窒化膜と酸化膜との積層膜により形成しても良い。
【００５４】
続いて、図１７に示すように、高電圧領域ＨＶにソースおよびドレイン用の高不純物濃度のｐ＋型の半導体領域ＨＨｐおよびｎ＋型の半導体領域ＨＨｎをイオン注入法により形成する。また、コア領域Ｃにソースおよびドレイン用の高不純物濃度のｐ＋型の半導体領域ＣＨｐおよびｎ＋型の半導体領域ＣＨｎをイオン注入法により形成する。また、メモリ領域Ｍに高不純物濃度のｎ＋型の半導体領域ＭＨｍ，ＭＨｃをイオン注入法により形成し、コントロールゲートＣＧとメモリゲートＭＧとがメモリ絶縁膜Ｍｉを介して基板ＳＵＢの上面に沿って並んで配置されるスプリットゲート型のメモリセル（不揮発性メモリセル）ＭＣを形成する。
【００５５】
ここで、本実施の形態においては、高電圧領域ＨＶのハードマスク膜ＨＭを厚くしてあるので、高電圧領域ＨＶに高不純物濃度の半導体領域ＨＨｐ，ＨＨｎを形成する際のイオン注入エネルギーを、コア領域Ｃの高不純物濃度の半導体領域ＣＨｐ，ＣＨｎを形成する際のイオン注入エネルギーよりも高くすることができる。このため、高電圧領域ＨＶの高不純物濃度の半導体領域ＨＨｐ，ＨＨｎを、コア領域Ｃの高不純物濃度の半導体領域ＣＨｐ，ＣＨｎよりも深く、かつ、不純物分布をなだらかに形成することができる。
【００５６】
ｐ＋型の半導体領域ＨＨｐ，ＣＨｐには、例えばＢが導入され、ｎ＋型の半導体領域ＨＨｎ，ＣＨｎ，ＭＨｍ，ＭＨｃには、例えばＰまたはＡｓが導入されている。
【００５７】
高電圧領域ＨＶの半導体領域ＨＨｐ，ＨＨｎのイオン注入工程においては、メモリ領域Ｍおよびコア領域Ｃをレジストパターンで覆う。また、半導体領域ＨＨｐ，ＨＨｎのイオン注入も、それぞれ別々に行い、一方のイオン注入時には他方をレジストパターンで覆う。
【００５８】
また、コア領域Ｃの半導体領域ＣＨｐ，ＣＨｎのイオン注入工程においては、メモリ領域Ｍおよび高電圧領域ＨＶをレジストパターンで覆う。また、半導体領域ＣＨｐ，ＣＨｎのイオン注入も、それぞれ別々に行い、一方のイオン注入時には他方をレジストパターンで覆う。
【００５９】
また、メモリ領域Ｍの半導体領域ＭＨｍ，ＭＨｃのイオン注入工程においては、コア領域Ｃおよび高電圧領域ＨＶをレジストパターンで覆う。また、半導体領域ＭＨｍ，ＭＨｃのイオン注入も、それぞれ別々に行い、一方のイオン注入時には他方をレジストパターンで覆う。
【００６０】
その後、基板ＳＵＢに対して、例えばスパイクＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）のような高温短時間のアニール処理を施す。これにより、基板ＳＵＢに形成された半導体領域ＨＬｐ，ＨＨｐ，ＨＬｎ，ＨＨｎ，ＣＬｐ，ＣＨｐ，ＣＬｎ，ＣＨｎ，ＭＬｍ，ＭＨｍ，ＭＬｃ，ＭＨｃの不純物を活性化する。このアニール処理時の到達温度は、例えば１０００℃、処理時間は、例えば数１０ｍｓである。
【００６１】
次いで、図１８に示すように、基板ＳＵＢにシリサイドＳＳを形成する。シリサイドＳＳは、例えばニッケルシリサイドあるいはニッケル白金シリサイドにより形成されている。これらの材料の場合、例えば３００℃程度の低温で形成できるので、コア領域Ｃの低不純物濃度の半導体領域ＣＬｐ，ＣＬｎを熱拡散させることなくシリサイドＳＳを形成することができる。
【００６２】
続いて、図１９に示すように、例えばオゾン（Ｏ３）とＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）とを原料ガスとして用いたＣＶＤ法により基板ＳＵＢ上に絶縁膜（第２の絶縁膜）ＬＦ１を堆積する。絶縁膜ＬＦ１は、例えば酸化シリコンにより形成されている。
【００６３】
その後、図２０に示すように、絶縁膜ＬＦ１の上部を、コア領域Ｃおよび高電圧領域ＨＶのダミーゲート膜ＤＧの上面が露出されるまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により除去する。また、このＣＭＰでは、メモリ領域Ｍのハードマスク膜ＨＭの厚さが他の領域よりも厚く形成されているので、コントロールゲートＣＧ上にハードマスク膜ＨＭが残される。
【００６４】
その後、コア領域Ｃおよび高電圧領域ＨＶのダミーゲート膜ＤＧをアンモニア水等の溶液を用いたウエットエッチング法により図２１に示すように除去する。これにより、コア領域Ｃおよび高電圧領域ＨＶの絶縁膜ＬＦ１にダミーゲート膜ＤＧが除去されることで開口された凹部ＧＨが形成される。なお、メモリ領域Ｍでは、ダミーゲート膜ＤＧ上にハードマスク膜ＨＭが残されているのでダミーゲート膜ＤＧで形成されるコントロールゲートＣＧも残る。
【００６５】
次いで、図２２に示すように、基板ＳＵＢ上に、高誘電率のゲート絶縁膜（第３の絶縁膜）ＧｉｃをＣＶＤ法等により堆積する。このゲート絶縁膜Ｇｉｃは、例えば酸化ハフニウム（ＨｆＯ２）のような酸化シリコンよりも誘電率の高い絶縁膜により形成されており、コア領域Ｃおよび高電圧領域ＨＶの凹部ＧＨ内に被着される。
【００６６】
なお、この高誘電率のゲート絶縁膜Ｇｉｃが必要なのは特にコア領域Ｃであるが、設計によっては高電圧領域ＨＶでも必要な場合もある。そこで、ゲート絶縁膜Ｇｉｃを堆積後、リソグラフィおよびエッチング処理によりゲート絶縁膜Ｇｉｃをパターニングする。
【００６７】
続いて、図２３に示すように、コア領域Ｃと高電圧領域ＨＶのｐチャネル型およびｎチャネル型のＭＯＳＦＥＴのしきい値を最適に設定するため、上記ＨｆＯ２以外の高誘電率のゲート絶縁膜（第３の絶縁膜）Ｇｉｄ，Ｇｉｅをｐチャネル型およびｎチャネル型のＭＯＳＦＥＴの形成領域に形成する。これらのゲート絶縁膜Ｇｉｄ，Ｇｉｅは、コア領域Ｃおよび高電圧領域ＨＶの凹部ＧＨ内に被着される。
【００６８】
ｐチャネル型のＭＯＳＦＥＴのゲート絶縁膜Ｇｉｄは、例えば酸化アルミニウム（Ａｌ２Ｏ３）により形成されている。一方、ｎチャネル型のＭＯＳＦＥＴのゲート絶縁膜Ｇｉｅは、例えば酸化ランタン（Ｌａ２Ｏ３）または酸化イットリウム（Ｙ２Ｏ３）により形成されている。
【００６９】
その後、図２４に示すように、コア領域Ｃと高電圧領域ＨＶのｐチャネル型およびｎチャネル型のＭＯＳＦＥＴのしきい値を最適に設定するため、仕事関数調整用のゲート膜ＧＦをスパッタリング法またはＣＶＤ法等により基板ＳＵＢ上に堆積する。
【００７０】
このゲート膜ＧＦは、例えば窒化チタン（ＴｉＮ）のような金属を主成分とする導体膜により形成されており、コア領域Ｃおよび高電圧領域ＨＶの凹部ＧＨ内に埋め込まれる。
【００７１】
このゲート膜ＧＦは、ｐチャネル型のＭＯＳＦＥＴとｎチャネル型のＭＯＳＦＥＴとで同じでも良いが、変えても良い。例えば、ｐチャネル型のＭＯＳＦＥＴのゲート膜ＧＦとしてＴｉＮを用い、ｎチャネル型のＭＯＳＦＥＴのゲート膜ＧＦとして窒化タンタル（ＴａＮ）やアルミニウム（Ａｌ）等を用いても良い。
【００７２】
このように個々のＭＯＳＦＥＴのしきい値は、ゲート膜ＧＦ、ゲート絶縁膜Ｇｉａ〜Ｇｉｅおよびチャネル注入を適切に設定することで調整する。
【００７３】
次いで、図２５に示すように、ゲート膜ＧＦをＣＭＰ法等により除去し、コア領域Ｃおよび高電圧領域ＨＶの凹部ＧＨ内にゲート膜ＧＦで形成されるゲート電極Ｇを形成する。これにより、コア領域Ｃにｐチャネル型およびｎチャネル型のＭＯＳＦＥＴ（第１の電界効果トランジスタ）Ｑｃｐ，Ｑｃｎを形成し、高電圧領域ＨＶに高耐圧のｐチャネル型およびｎチャネル型のＭＯＳＦＥＴ（第２の電界効果トランジスタ）Ｑｈｐ，Ｑｈｎを形成する。なお、基板ＳＵＢにおいて、基板ＳＵＢの導電型とＭＯＳＦＥＴのチャネルの導電型とが同じ領域には、基板ＳＵＢとは逆の導電型のウエルが形成されており、ＭＯＳＦＥＴのチャネルと基板ＳＵＢとが電気的に分離されているが、図面を見やすくするためウエルを省略している。
【００７４】
続いて、基板ＳＵＢ上に、例えば酸化シリコンにより形成された絶縁膜ＬＦ２をＣＶＤ法等により堆積した後、リソグラフィおよびドライエッチングにより絶縁膜ＬＦ１，ＬＦ２にコンタクトホールを形成する。
【００７５】
その後、基板ＳＵＢ上に、例えばアルミニウム（Ａｌ）やタングステンン（Ｗ）等のような金属膜をスパッタリング法等により堆積した後、これをリソグラフィおよびドライエッチングによりパターニングすることで絶縁膜ＬＦ２上に電極ＥＰを形成する。電極ＥＰは、上記コンタクトホールを通じて半導体領域ＣＨｐ，ＣＨｎ，ＨＨｐ，ＨＨｎと電気的に接続されている。これ以降は、ＭＯＳＦＥＴの通常のプロセスを経て半導体装置を製造する。
【００７６】
このように本実施の形態１によれば、高電圧領域ＨＶのＭＯＳＦＥＴＱｈｐ，Ｑｈｎのソースおよびドレイン用の半導体領域ＨＬｐ，ＨＨｐ，ＨＬｎ，ＨＨｎを深く、不純物分布をなだらなかに形成することができる。このため、高電圧領域ＨＶのＭＯＳＦＥＴＱｈｐ，Ｑｈｎの信頼性および耐圧を確保することができる。
【００７７】
また、コア領域Ｃではハードマスク膜ＨＭを薄く形成しているので、ダミーゲート膜ＤＧのパターニング時に、ハードマスク膜ＨＭの剥離やダミーゲート膜ＤＧおよびハードマスク膜ＨＭで形成されるパターンの倒壊を防止することができる。このため、半導体装置の信頼性および歩留りを向上させることができる。
【００７８】
また、コア領域Ｃではダミーゲート膜ＨＭを薄く形成しているが、半導体領域ＣＬｐ，ＣＬｎ，ＣＨｐ，ＣＨｎの形成時に浅い接合が要求されるのでイオン注入エネルギーが小さくて済む。また、本実施の形態１においては、コア領域Ｃの半導体領域ＣＬｐ，ＣＬｎ，ＣＨｐ，ＣＨｎの形成のためのイオン注入の前に不純物活性化のためのアニールを施さないのでダミーゲート膜ＤＧのグレインの拡大に因る不純物イオンの阻止能力の低下も生じない。このため、コア領域Ｃの半導体領域ＣＬｐ，ＣＬｎ，ＣＨｐ，ＣＨｎの形成のためのイオン注入時に不純物イオンがハードマスク膜ＨＭおよびダミーゲートＤＧを突き抜けてしまうようなことも生じない。したがって、コア領域ＣのＭＯＳＦＥＴＱｃｐ，Ｑｃｎの信頼性および電気的特性も確保することができる。
【００７９】
（実施の形態２）
本実施の形態２においては、メモリ領域Ｍのメモリゲートの抵抗を低くするため、そのメモリゲートの高さを前記実施の形態１よりも高くする場合の半導体装置の製造方法の一例について図２６〜図４１を参照して説明する。なお、図２６〜図４１は本実施の形態２の半導体装置の製造工程中の要部断面図である。
【００８０】
まず、図１〜図１０を用いて説明した工程を経た後、図２６に示すように、コントロールゲートＣＧおよびその上のハードマスク膜ＨＭのパターンの片側の側面に、メモリ絶縁膜Ｍｉを介してメモリゲート膜ＭＧＦにより形成されるメモリゲートＭＧを形成する。
【００８１】
本実施の形態２においては、前記実施の形態１の図９を用いて説明したエッチバック処理時のエッチング量を少なくすることにより、メモリ絶縁膜ＭｉおよびメモリゲートＭＧの高さを前記実施の形態１の場合よりも高くする。
【００８２】
続いて、図１２を用いて説明したのと同様に、図２７に示すように、コア領域Ｃおよび高電圧領域ＨＶに、ダミーゲート膜ＤＧおよびその上のハードマスク膜ＨＭで形成されるパターンを設ける。このコア領域Ｃおよび高電圧領域ＨＶに設けられたダミーゲート膜ＤＧおよびその上のハードマスク膜ＨＭのパターンの寸法は前記実施の形態１と同じである。
【００８３】
その後、図１３を用いて説明したのと同様に、図２８に示すように、高電圧領域ＨＶにＬＤＤ用の低不純物濃度のｐ−型の半導体領域ＨＬｐおよびｎ−型の半導体領域ＨＬｎを形成する。
【００８４】
次いで、図１４を用いて説明したのと同様に、図２９に示すように、オフセット用のスペーサ膜ＳＦを形成する。
【００８５】
続いて、図１５を用いて説明したのと同様に、図３０に示すように、コア領域ＣにＬＤＤ用の低不純物濃度のｐ−型の半導体領域ＣＬｐおよびｎ−型の半導体領域ＣＬｎを形成し、また、メモリ領域Ｍに低不純物濃度のｎ−型の半導体領域ＭＬｍ，ＭＬｃを形成する。
【００８６】
その後、図１６を用いて説明したのと同様に、図３１に示すように、サイドウォールＳＷを形成する。
【００８７】
次いで、図１７を用いて説明したのと同様に、図３２に示すように、高電圧領域ＨＶにソースおよびドレイン用の高不純物濃度のｐ＋型の半導体領域ＨＨｐおよびｎ＋型の半導体領域ＨＨｎを形成する。また、コア領域Ｃにソースおよびドレイン用の高不純物濃度のｐ＋型の半導体領域ＣＨｐおよびｎ＋型の半導体領域ＣＨｎを形成する。また、メモリ領域Ｍに高不純物濃度のｎ＋型の半導体領域ＭＨｍ，ＭＨｃを形成し、スプリットゲート型メモリを形成する。
【００８８】
続いて、前記実施の形態１と同様に、基板ＳＵＢに対して、半導体領域ＨＬｐ，ＨＨｐ，ＨＬｎ，ＨＨｎ，ＣＬｐ，ＣＨｐ，ＣＬｎ，ＣＨｎ，ＭＬｍ，ＭＨｍ，ＭＬｃ，ＭＨｃの不純物を活性化するためのアニール処理を施す。
【００８９】
その後、図１８を用いて説明したのと同様に、図３３に示すように、基板ＳＵＢおよびメモリゲートＭＧの一部にシリサイドＳＳを形成する。本実施の形態２では、メモリゲートＭＧの高さを高くしているのでメモリゲートＭＧの上部もシリサイド化される。
【００９０】
次いで、図１９を用いて説明したのと同様に、図３４に示すように、基板ＳＵＢ上に絶縁膜ＬＦ１を堆積した後、図２０を用いて説明したのと同様に、図３５に示すように、コア領域Ｃおよび高電圧領域ＨＶのダミーゲート膜ＤＧの上面が露出されるまで絶縁膜ＬＦ１の上部をＣＭＰ法により除去する。この時、メモリゲートＭＧの上部のシリサイドＳＳも除去される。また、メモリゲートＭＧの上面高さが、コントロールゲートＣＧの上面上のハードマスク膜ＨＭの上面高さと同じになる。
【００９１】
続いて、図３６に示すように、メモリ領域Ｍに、メモリゲートＭＧを覆うようにレジストパターンＲＰ４をリソグラフィにより形成する。レジストパターンＲＰ４に代えてハードマスク膜のパターンをリソグラフィおよびエッチングにより形成しても良い。これは、次の工程でメモリゲートＭＧが除去されないようにするためのエッチングマスクである。
【００９２】
その後、図２１を用いて説明したのと同様に、コア領域Ｃおよび高電圧領域ＨＶのダミーゲート膜ＤＧを図３７に示すように除去する。これにより、コア領域Ｃおよび高電圧領域ＨＶの絶縁膜ＬＦ１にダミーゲート膜ＤＧが除去されることで開口された凹部ＧＨが形成される。その後、レジストパターンＲＰ４またはハードマスク膜を除去する。
【００９３】
次いで、図２２を用いて説明したのと同様に、図３８に示すように、基板ＳＵＢ上に、高誘電率のゲート絶縁膜Ｇｉｃを堆積する。このゲート絶縁膜Ｇｉｃは、コア領域Ｃおよび高電圧領域ＨＶの凹部ＧＨ内に被着される。
【００９４】
続いて、図２３を用いて説明したのと同様に、図３９に示すように、高誘電率のゲート絶縁膜Ｇｉｄ，Ｇｉｅをｐチャネル型およびｎチャネル型のＭＯＳＦＥＴの形成領域に形成する。これらのゲート絶縁膜Ｇｉｄ，Ｇｉｅは、コア領域Ｃおよび高電圧領域ＨＶの凹部ＧＨ内に被着される。
【００９５】
その後、図２４を用いて説明したのと同様に、図４０に示すように、仕事関数調整用のゲート膜ＧＦをスパッタリング法またはＣＶＤ法等により基板ＳＵＢ上に堆積する。このゲート膜ＧＦは、コア領域Ｃおよび高電圧領域ＨＶの凹部ＧＨ内に埋め込まれる。
【００９６】
次いで、図２５を用いて説明したのと同様に、図４１に示すように、ゲート膜ＧＦをＣＭＰ法等により除去し、コア領域Ｃおよび高電圧領域ＨＶの凹部ＧＨ内にゲート膜ＧＦで形成されるゲート電極Ｇを形成する。これにより、コア領域Ｃにｐチャネル型およびｎチャネル型のＭＯＳＦＥＴＱｃｐ，Ｑｃｎを形成し、高電圧領域ＨＶに高耐圧のｐチャネル型およびｎチャネル型のＭＯＳＦＥＴＱｈｐ，Ｑｈｎを形成する。これ以降は、前記実施の形態１で説明したものと同様なので説明を省略する。
【００９７】
このように本実施の形態２によれば、前記実施の形態１で得られた効果の他に以下の効果を得ることができる。
【００９８】
すなわち、メモリゲートＭＧの上面高さがコントロールゲートＣＧ上のハードマスク膜ＨＭの上面高さと同じになるようにメモリゲートＭＧを形成したことにより、メモリゲートＭＧの断面積を前記実施の形態１よりも大きくすることができるので、メモリゲートＭＧの抵抗を前記実施の形態１よりも小さくすることができる。これにより、メモリ回路のＲＣ時定数を前記実施の形態１よりも下げることができるので、メモリ回路の動作速度を前記実施の形態１よりも高めることができる。
【００９９】
（実施の形態３）
本実施の形態３においては、メモリ領域Ｍのメモリゲートの抵抗を低くするため、そのメモリゲートの上部をシリサイド化する場合の半導体装置の製造方法の一例について図４２、図４３を参照して説明する。なお、図４２、図４３は本実施の形態３の半導体装置の製造工程中の要部断面図である。
【０１００】
まず、前記実施の形態２の図２６〜図４１を用いて説明した工程を経て、コア領域Ｃおよび高電圧領域ＨＶの凹部ＧＨ内にゲート膜ＧＦで形成されるゲート電極Ｇを形成した後、図４２に示すように、メモリ領域Ｍにシリサイド形成用の導体膜ＳＣのパターンを形成する。この導体膜ＳＣは、例えば、ニッケル白金等のような導体膜をスパッタリング法等により堆積した後、リソグラフィおよびエッチング処理によりパターニングすることで形成されている。
【０１０１】
続いて、基板ＳＵＢに対してアニール処理を施すことにより、図４３に示すように、導体膜ＳＣとメモリゲートＭＧとを反応させてメモリゲートＭＧの上部にシリサイドＳＳを形成する。コントロールゲートＣＧの上部はハードマスク膜ＨＭで覆われているのでシリサイド化されない。したがって、メモリゲートＭＧの上部をシリサイド化したからといってメモリゲートＭＧとコントロールゲートＣＧとが短絡することはない。これ以降は、前記実施の形態１，２で説明したものと同様なので説明を省略する。
【０１０２】
このように本実施の形態３によれば、前記実施の形態２で得られた効果の他に以下の効果を得ることができる。
【０１０３】
すなわち、メモリゲートＭＧの上部にシリサイドＳＳを形成したことにより、メモリゲートＭＧの抵抗を前記実施の形態２よりも小さくすることができる。これにより、メモリ回路のＲＣ時定数を前記実施の形態２よりも下げることができるので、メモリ回路の動作速度を前記実施の形態２よりも高めることができる。
【０１０４】
（実施の形態４）
図４４は本実施の形態４の半導体装置の要部断面図である。
【０１０５】
本実施の形態４においては、メモリ領域ＭのコントロールゲートＣＧが、例えばＴｉＮのような金属を主成分とする導体膜により形成されている。また、コントロールゲートＣＧ下のゲート絶縁膜は高誘電率な絶縁膜（ゲート絶縁膜Ｇｉｃ，Ｇｉe）を有している。
【０１０６】
これ以外は、前記実施の形態２と同じなので説明を省略する。なお、前記実施の形態１と同様にメモリゲートＭＧの高さをコントロールゲートＣＧの高さよりも低くする構造にしても良いし、前記実施の形態３と同様にメモリゲートＭＧの上部にシリサイドＳＳを形成する構造にしても良い。
【０１０７】
このような本実施の形態４の半導体装置によれば、前記実施の形態１〜３で得られた効果の他に以下の効果を得ることができる。
【０１０８】
メモリセルＭＣのコントロールゲートＣＧが、高誘電率なゲート絶縁膜Ｇｉｃ，Ｇｉｅと金属膜との積層構造になるので、短チャネル特性が向上し、コントロールゲートＣＧのゲート長を短くすることができる。メモリセルＭＣは数メガビットの規模を必要とする場合もあるので、複数のメモリセルＭＣで構成されるメモリアレイの占有面積が増大する場合がある。本実施の形態４によれば、メモリアレイ内の個々のメモリセルＭＣのゲート長を短くすることができるので、メモリアレイの占有面積を縮小することができる。
【０１０９】
また、メモリセルＭＣのコントロールゲートＣＧにおける高誘電率なゲート絶縁膜Ｇｉｃ，Ｇｉｅおよび金属膜の材質や形成条件等を変えることにより、コントロールゲートＣＧのしきい値電圧をより広範囲に設定することができる。これに伴いコントロールゲートＣＧ下の基板ＳＵＢの不純物濃度も広範囲に設定することができる。メモリの書込みや消去時には、ホットキャリアを発生させたり、トンネル現象を用いたりするが、その設定は、コントロールゲートＣＧ下の基板ＳＵＢの不純物濃度、メモリゲートＭＧ下の基板ＳＵＢの不純物濃度、ドレインやソースの不純物濃度等が関係している。本実施の形態４によれば、コントロールゲートＣＧ下の基板ＳＵＢの不純物濃度を広範囲に設定することができるので、メモリの制御性の幅を広げることができる。
【０１１０】
次に、本実施の形態４の半導体装置の製造方法の一例について図４５〜図５０を参照して説明する。なお、図４５〜図５０は本実施の形態４の半導体装置の製造工程中の要部断面図である。
【０１１１】
まず、図１を用いて説明したのと同様に、図４５に示すように、基板ＳＵＢの主面上にゲート絶縁膜Ｇｉａ，Ｇｉｂを介してダミーゲート膜ＤＧを堆積した後、図４を用いて説明したのと同様に、図４６に示すように、ダミーゲート膜ＤＧ上にハードマスク膜ＨＭを堆積する。
【０１１２】
続いて、図４７に示すように、ハードマスク膜ＨＭ上に、レジストパターンＲＰ５をリソグラフィにより形成する。レジストパターンＲＰ５は、高電圧領域ＨＶが覆われ、それ以外が露出されるようにパターニングされている。
【０１１３】
その後、図６を用いて説明したのと同様に、レジストパターンＲＰ５をエッチングマスクとしてドライエッチング処理を施すことにより、コア領域Ｃおよびメモリ領域Ｍのハードマスク膜ＨＭの上部を、例えば８０ｎｍ程度除去した後、レジストパターンＲＰ５を図４８に示すように除去する。
【０１１４】
これにより、高電圧領域ＨＶのハードマスク膜ＨＭの厚さが、コア領域Ｃおよびメモリ領域Ｍのハードマスク膜ＨＭの厚さよりも厚くなる。この段階での高電圧領域ＨＶのハードマスク膜ＨＭの厚さは、例えば１００ｎｍ程度であり、コア領域Ｃおよびメモリ領域Ｍのハードマスク膜ＨＭの厚さは、同じであり、例えば２０ｎｍ〜３０ｎｍ程度である。なお、メモリ領域Ｍとコア領域Ｃとでハードマスク膜ＨＭの上面の高さは同じである。
【０１１５】
次いで、図７〜図２０を用いて説明したのと同様の工程を経て、図４９に示すように、基板ＳＵＢ上に絶縁膜ＬＦ１を形成する。ここでは、メモリ領域Ｍ、コア領域Ｃおよび高電圧領域ＨＶのダミーゲート膜ＤＧ上のハードマスク膜ＨＭが除去されダミーゲート膜ＤＧの上面が露出される。
【０１１６】
続いて、図２１を用いて説明したのと同様に、メモリ領域Ｍ、コア領域Ｃおよび高電圧領域ＨＶのダミーゲート膜ＤＧをウエットエッチング法により図５０に示すように除去する。これにより、メモリ領域Ｍ、コア領域Ｃおよび高電圧領域ＨＶの絶縁膜ＬＦ１に凹部ＧＨが形成される。
【０１１７】
その後、図２２〜図２５を用いて説明したのと同様の工程を経て、図４４に示した半導体装置を製造する。ここでは、コア領域Ｃおよび高電圧領域ＨＶのｎチャネル型のＭＯＳＦＥＴＱｃｎ，Ｑｈｎのゲート電極Ｇ下のゲート絶縁膜Ｇｉｃ，Ｇｉｅを形成する際に、メモリ領域ＭのコントロールゲートＣＧ下のゲート絶縁膜Ｇｉｃ，Ｇｉｅを形成する。また、コア領域Ｃおよび高電圧領域ＨＶのゲート電極Ｇを形成する際に、メモリ領域ＭのコントロールゲートＣＧを形成する。
【０１１８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１９】
例えば前記実施の形態では、ゲート電極をダマシンゲート（リプレースメント）方式により形成した場合について説明したが、例えば、凹部内にポリシリコン膜を埋め込んだ後、その上部に積層した金属膜によって凹部内のポリシリコン膜をシリサイド化するフルシリサイド方式によりゲート電極を形成しても良い。
【符号の説明】
【０１２０】
Ｍ  メモリ領域
Ｃ  コア領域
ＨＶ  高電圧領域
ＳＵＢ  基板
ＳＴ  分離部
Ｇｉａ  ゲート絶縁膜
Ｇｉｂ  ゲート絶縁膜
Ｇｉｃ  ゲート絶縁膜
Ｇｉｄ  ゲート絶縁膜
Ｇｉｅ  ゲート絶縁膜
ＤＧ  ダミーゲート膜
ＨＭ  ハードマスク膜
Ｑｃｐ  ｐチャネル型のＭＯＳＦＥＴ
Ｑｃｎ  ｎチャネル型のＭＯＳＦＥＴ
Ｑｈｐ  ｐチャネル型のＭＯＳＦＥＴ
Ｑｈｎ  ｎチャネル型のＭＯＳＦＥＴ
ＧＦ  ゲート膜
Ｇ  ゲート電極
ＣＬｐ  ｐ−型の半導体領域
ＣＬｎ  ｎ−型の半導体領域
ＣＨｐ  ｐ＋型の半導体領域
ＣＨｎ  ｎ＋型の半導体領域
ＨＬｐ  ｐ−型の半導体領域
ＨＬｎ  ｎ−型の半導体領域
ＨＨｐ  ｐ＋型の半導体領域
ＨＨｎ  ｎ＋型の半導体領域
ＭＣ  メモリセル
ＣＧ  コントロールゲート
Ｍｉ  メモリ絶縁膜
ＭＧＦ  メモリゲート膜
ＭＧ  メモリゲート
ＭＬｍ，ＭＬｃ  ｎ−型の半導体領域
ＭＨｍ，ＭＨｃ  ｎ＋型の半導体領域
ＬＦ１  絶縁膜
ＬＦ２  絶縁膜
ＧＨ  凹部
ＳＦ  スペーサ膜
ＳＷ  サイドウォール
ＳＣ  導体膜
ＳＳ  シリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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