(57)【要約】      （修正有）【課題】積層型ＰＴＣサーミスタにおいて、低い抵抗値であり、従来と同等の抵抗温度特性を維持しつつ、耐電圧を向上することができる積層型ＰＴＣサーミスタを提供する。【解決手段】半導体セラミック層２と内部電極３とが交互に積層されている本体と、内部電極と電気的に接続され、前記本体の両端面にそれぞれ設けられている下地電極５とを備える積層型ＰＴＣサーミスタ８であって、内部電極に挟まれる半導体セラミックにおいて、積層方向中央部の前記半導体セラミック層の厚さ、または前記積層方向中央部の前記内部電極層に接する、前記半導体セラミック層の厚さがその他の前記半導体セラミック層よりも厚い。【選択図】図２
2014082227.tif 000002
【特許請求の範囲】
【請求項１】
半導体セラミック層と内部電極層を交互に積層し、前記内部電極層それぞれと電気的に接続した下地電極を前記積層体の両端面に備える積層型ＰＴＣサーミスタであって、
前記積層方向中央部の前記半導体セラミック層の厚さ、または前記積層方向中央部の前記内部電極層に接する前記半導体セラミック層の厚さが、その他の前記半導体セラミック層よりも厚いことを特徴とする積層型ＰＴＣサーミスタ。
【請求項２】
前記積層方向中央部の前記半導体セラミック層の厚さ、または前記積層方向中央部の前記内部電極層に接する前記半導体セラミック層の厚さに対する、その他の前記半導体セラミック層の厚さの割合が、５０％〜９０％であることを特徴とする請求項１に記載の積層型ＰＴＣサーミスタ。
【請求項３】
前記積層方向に対して、前記内部電極層の第一層の位置を０％、前記内部電極層の最終層の位置を１００％としたとき、
前記積層方向中央部の前記半導体セラミック層の厚さ、または前記積層方向中央部の前記内部電極層に接する、前記半導体セラミック層の厚さよりも薄い前記半導体セラミック層を配置する位置は、０％〜４０％および６０％〜１００％の範囲とし、配置する数は前記の範囲に少なくとも一層以上有することを特徴とする、請求項１または２のいずれかに記載の積層型ＰＴＣサーミスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型ＰＴＣサーミスタのような積層型チップで内部電極を有し電圧を印加することによって発熱するものを対象とする。
【背景技術】
【０００２】
特許文献１に示されるような積層型ＰＴＣサーミスタは従来の単板型チップに比べて低抵抗を容易にしている。用途としては、保護したい電気回路に対して直列に接続し、過電流保護や過温度時動作停止用素子として利用される。
【０００３】
これらの用途に対して重要となる特性は通常運用時の消費電力が低いことや耐電圧が高いことが挙げられる。薄層多層化した積層型ＰＴＣサーミスタをより低抵抗することは、消費電力を抑えることやチップを小型化するために有効な手段である。
【０００４】
特許文献２〜４は、積層型ＰＴＣサーミスタに電圧を印加したときにチップの中心部分に熱集中が起こることを改善する知見である。特許文献２は機能部分である内部電極重なり部分を積層面に対して中心よりずらすことで中心部分での発熱を抑え、熱集中を改善している。
【０００５】
特許文献３は中心部分に同じ端子から伸びる内部電極を形成することによって、ＰＴＣとしての機能が働かない部分を形成し、中心部分の発熱を抑えている。
【０００６】
特許文献４は中心部分にスルーホールを形成することで中心部分の熱集中を抑え破壊が起きないようにしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−４７５０８号公報
【特許文献２】特開２００５−３４０５８９公報
【特許文献３】特開２００５−２９４６７０公報
【特許文献４】特開２００４−３１１９５９公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、一方で、薄層多層化は積層ＰＴＣサーミスタの動作時、つまり、過電流が流れチップ自身の発熱によって積層型ＰＴＣサーミスタの抵抗が増加している状態では、単位体積当たりの電圧印加量が大きくなり発熱量が増加する。
【０００９】
積層型ＰＴＣサーミスタはチップの温度が上昇していくとやがて抵抗が上がり、また抵抗が減少するようになる。これにより、電圧印加時にチップの温度が過上昇すると熱暴走をし、半導体セラミックが融解し破壊に至る。
【００１０】
よって、単位体積当たりの印加電圧が大きくなると発熱量が増加するので、耐電圧の低下が起きる。この電圧を印加することによって起きる破壊は主にチップの中心部分で起きており、熱が中心部分に集中することで破壊が起きている。
【００１１】
特許文献２〜４はいずれも熱集中を改善することを目的としたものであるが、特許文献２では内部電極の重なり面積を狭めているためチップの低抵抗の妨げとなっている。
【００１２】
特許文献３ではサーミスタとして機能しないサーミスタ無効部を設けることがチップの低抵抗への妨げとなっている。
【００１３】
特許文献４では中心部にスルーホールがあることでチップの焼成時にスルーホールからのクラックが発生しやすくなる問題がある。
【００１４】
本発明は、上記事情を鑑みてなされたものであり、中心部分の熱集中を緩和し、耐電圧を向上することを目的とする。
【課題を解決するための手段】
【００１５】
このような課題は、半導体セラミック層と内部電極層を交互に積層した積層体の両端面に内部電極層とそれぞれ電気的に接続する下地電極とを備える積層型ＰＴＣサーミスタの、積層方向中央部の前記半導体セラミック層の厚さ、または前記積層方向中央部の前記内部電極層に接する、前記半導体セラミック層の厚さを、その他の前記半導体セラミック層よりも厚くすることによって達成される。
【００１６】
特に、その他の前記半導体セラミック層は、積層方向中央部の前記半導体セラミック層の厚さ、または前記積層方向中央部の前記内部電極層に接する、前記半導体セラミック層の厚さの５０％〜９０％の厚さにする。また積層方向に対して、前記内部電極層の第一層から前記内部電極層の最終層の位置に対して、前記積層方向中央部の前記半導体セラミック層の厚さ、または前記積層方向中央部の前記内部電極層に接する前記半導体セラミック層の厚さよりも薄い前記半導体セラミック層を配置する位置を０％〜４０％および６０％〜１００％の範囲にすることによってより目的を達成することができる。
【発明の効果】
【００１７】
中央部の半導体セラミック層より外側に位置するその他の半導体セラミック層を薄くすることによって、積層型ＰＴＣサーミスタに電圧を印加したとき、その他の半導体セラミック層での発熱が促されるので、チップ周辺から温度が上昇するようになりチップの温度分布をより均一にすることが可能となる。
【００１８】
そして、中央部の半導体セラミック層より外側に位置するその他の半導体セラミック層からの発熱が中心部より大きいことによって、中心部分での熱集中が緩和され、チップ外部への放熱性も向上することから、耐電圧が向上することが可能となる。
【００１９】
また、中央部の半導体セラミック層の厚さを従来の層数の積層型ＰＴＣサーミスタの半導体セラミック層の厚さと同等とし、中央部の半導体セラミック層より外側に位置するその他の半導体セラミック層の厚さを薄くすることで層数の積層型ＰＴＣサーミスタよりも常温での抵抗が低くなり、消費電力の低下することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】一般的な積層型ＰＴＣサーミスタの概略構造を示す断面図
【図２】本発明における積層型ＰＴＣサーミスタの概略構造を示す断面図
【図３】本発明における積層型ＰＴＣサーミスタの積層体構成図
【発明を実施するための形態】
【００２１】
図１は一般的な積層型ＰＴＣサーミスタの長手方向の断面図である。
本積層型ＰＴＣサーミスタ１は、半導体セラミック層２を有するセラミック素体の内部に内部電極層３、４が積層している。そして、セラミック素体の両端部には、内部電極層３、４と電気的に接続するように下地電極５が形成している。すなわち、内部電極層３はセラミック素体の一方のチップ端面７に、内部電極層４はセラミック素体の他方の端面に、交互に引き出されるように形成している。そして、下地電極５は内部電極層３、４と電気的に接続している。
【００２２】
また、下地電極５の外側には、さらに、めっきにより端子電極６が形成している。これらの端子電極６と、例えば、配線基板上の電極とがはんだ等により接合する。各端子電極６は、例えば、下地電極５側から積層形成されたＮｉ層およびＳｎ層を含む２層構造を有する。Ｎｉ層は、Ｓｎ層と下地電極６との接触を防止して、Ｓｎによる下地電極６の腐食を防止するバリアメタルとして機能するものであり、その厚さは例えば２μｍ程度である。また、Ｓｎ層は、半田の濡れ性を向上させる機能を有するものであり、その厚さは例えば４μｍ程度とする。
【００２３】
上記半導体セラミック２はＢａＴｉＯ３を主成分とするＰＴＣ特性を持つ素材であり、素体温度の上昇によって抵抗が大きくなる特性を持つものを指す。
【００２４】
内部電極層３、４を構成する内部電極材料としては、半導体セラミック層２とのオーミック接触に優れた材料が好ましく、例えばＮｉ、Ｃｕ等の卑金属からなる単体又は合金を主成分とすることが好ましい。
【００２５】
積層型ＰＴＣサーミスタは上記の半導体セラミック層と内部電極３、４とが交互に積層されている機能部と最外内部電極から外側の部分に、主にＢａＴｉＯ３系セラミックスからなる半導体セラミックで占められる外装部とで構成する。
【００２６】
また、下地電極５を構成する下地電極材料としては、Ａｇ、Ａｇ−Ｐｄ、及びＰｄ等の貴金属の単体及び合金、またはＮｉ、及びＣｕ等の卑金属の単体及び合金等を使用することができるが、内部電極層３との接続及び導通が好適なものを選べばよい。
【００２７】
図２は、図１における一般的な積層型ＰＴＣサーミスタと構成は同じであるが、図１のようにすべての内部電極層に挟まれる半導体セラミック層の厚さがほぼ均一ではなく、中央部の半導体セラミック層より外側に位置するその他の半導体セラミック層の厚さが薄くなっている。
【００２８】
図３は図２のような積層型ＰＴＣサーミスタを作製する場合の積層体の構成図であり、積層体を構成するセラミックグリーンシートの配置について示している。
【００２９】
図３の構造図は、本件の実施例のように厚みが同じシートで積層体を作製する場合に用いられる。
【００３０】
図３において、セラミックグリーンシートとは、半導体セラミックの紛体をバインダや有機溶剤と混ぜ合わせたものをシート成型したものである。
外装部１０にセラミックグリーンシートを積層し、機能部に内部電極を印刷したセラミックグリーンシートを積層している。
内部電極パターンを備えたセラミックグリーンシートは内部電極が平面長手方向に対して互い違いになるように配列されており、階層が１つ違う内部電極同士が、セラミック素体の端面７に対して交互に引き出されるように積層されている。中央部において、セラミックグリーンシートを挿入することで半導体セラミック層を厚くし、中央部の半導体セラミック層より外側に位置するその他の半導体セラミック層の厚さを中央部の半導体セラミック層の厚さに比べ薄くしている。
【００３１】
この他にも、中央部の半導体セラミック層と中央部の半導体セラミック層より外側に位置する、その他の半導体セラミック層の厚さを制御する方法として、厚さが異なる２種類以上のセラミックグリーンシートもしくは内部電極を備えるセラミックグリーンシートを用意し、積層することによって形成してもよい。
【００３２】
中央部の半導体セラミック層より、外側に位置するその他の半導体セラミック層の厚さを薄くする割合は、中央部の半導体セラミック層に対して、５０％〜９０％とすると効果的である。９０％より大きくすると効果が小さく、５０％より小さくすると薄くした半導体セラミック層での発熱が大きくなるため、この部分の熱暴走によって破壊しやすくなる。
【００３３】
尚、実施例中で示す層間比は、（その他の半導体セラミック層の厚さ÷中央部の半導体セラミック層の厚さ）×１００であり、前記の中央部の半導体セラミック層に対する中央部の半導体セラミック層より外側に位置する、その他の半導体セラミック層の厚さの割合に相当する。
【００３４】
中央部の半導体セラミック層より外側に位置するその他の半導体セラミック層において、中央部の半導体セラミック層の厚さより薄い半導体セラミック層を配置する位置は、積層方向に対して内部電極層の第一層の位置を０％とし、内部電極層の最終層の位置を１００％としたとき、０％〜４０％および６０％〜１００％の位置に配置することが効果的である。
【実施例】
【００３５】
実施例１−１から実施例１−６では、中央部の半導体セラミック層の厚さに対する、その他の半導体セラミック層の厚さの割合を変化させた場合の耐電圧の向上効果を示す。
（実施例１−１）
【００３６】
積層型ＰＴＣサーミスタ素子は内部電極層に挟まれた半導体セラミック層が１０層であり、中央部の半導体セラミック層の厚さを０．０５ｍｍになるように設計した。
【００３７】
内部電極層に挟まれた中央部の半導体セラミック層で厚さを０．０５ｍｍにした部分は、積層方向に対して４〜７層目とした。
【００３８】
中央部の半導体セラミック層以外のその他の半導体セラミック層の厚さは、図２のように中央部の半導体セラミック層の厚さより薄くなるようにした。
【００３９】
材料の組成は、（Ｂａ０．９９Ｇｄ０．０１）０．９９（Ｔｉ０．９９Ｎｂ０．０１）Ｏ３となるように原料の秤量を行い、ポットに投入した。ここでいう原料はＢａＣＯ３、ＴｉＯ２、ＳｒＯ２、Ｇｄ２Ｏ３、Ｎｂ２Ｏ５である。さらにイオン交換水と直径１０ｍｍのジルコニアボールを加え５時間ボールミルで混合し、乾燥後、混合粉末を得た。
【００４０】
その後、混合粉末を大気雰囲気中で１１５０℃、１時間仮焼きを行った。得られた仮焼き粉にエタノールや分散剤を加え、ジルコニアボールをメディアとして、ボールミルにて平均粒径が０．５μｍになるまで粉砕した。
【００４１】
そして、さらにバインダやｎ−プロパノールなどの溶媒を加えて混合し、セラミックグリーンシート用の塗料を作製した。
【００４２】
続いて得られた塗料をポリエチレンテレフタレート上にドクターブレード法によりシート成型し、厚さが６．６μｍのグリーンシートを作製した。
【００４３】
このグリーンシート上に、スクリーンを用いて内部電極用ペーストであるＮｉペーストを印刷し、内部電極パターンを備えたグリーンシートを作製した。
【００４４】
次に、積層を行った。積層は上記グリーンシートのポリエチレンテレフタレートからセラミックグリーンシートを剥離し行った。
【００４５】
始めに、セラミックグリーンシートを３０枚積層し外装を形成した後、内部電極パターンを備えたセラミックグリーンシートを１枚積層した。内部電極パターンを備えたセラミックグリーンシートは、１枚積層する毎に、間に所望の半導体セラミック層の厚さになるようにセラミックグリーンシートを８枚積層した。間に積層するセラミックグリーンシート枚数は、作製する試料の半導体セラミック層の厚さよって決まり、セラミックグリーンシート１枚あたり、焼成後５μｍの厚さになることから計算して決めた。このようにして、内部電極パターンを備えたセラミックグリーンシートとセラミックグリーンシートを積層し、内部電極パターンを備えたセラミックグリーンシートを３枚積層した後、半導体セラミック層の厚さを０．０５ｍｍにするために、内部電極パターンを備えたセラミックグリーンシートの間にセラミックグリーンシートを９枚積層し、内部電極パターンを備えたセラミックグリーンシートを８枚積層した。１〜３層目の半導体セラミック層の形成と同様にして、作製する試料の設計に沿って決まる枚数のセラミックグリーンシートを間に積層し、内部電極パターンを備えたセラミックグリーンシートを１１層目まで積層した。そして、さらにその上に、セラミックグリーンシートを３０枚積層することで、外装を形成し仮積層体を作製した。
【００４６】
その後、この仮積層体を７５ＭＰａの圧力で圧着した後、２．０ｍｍ×１．０ｍｍの寸法に切断することにより、内部電極が互いに対向する両端面から交互に露出した構造の積層体を得た。
【００４７】
続いて、得られた積層体を窒素雰囲気中で４００℃まで加熱し脱脂を行った後、還元雰囲気中において、１１５０〜１２５０℃で２時間の焼成を行った。
【００４８】
そして、得られた焼結体を、大気雰囲気中にて７００℃で１時間保持する再酸化処理を行った。
【００４９】
次に、焼結体を研磨材とともにポットに入れ、遊星ミルを用いてバレル研磨を行った。そして、イオン交換水で超音波洗浄したのち、恒温槽にて１３０℃で乾燥した。
【００５０】
これより、得られた焼結体の内部電極が露出している面の両端部に、内部電極と導通をとるためのＡｇＺｎペーストを塗布し、１２０℃で乾燥した。さらに、Ａｇペーストを塗布し、恒温槽にて１２０℃で乾燥させてから、大気雰囲気中にて５５０℃で１０ｍｉｎ加熱を行い、積層方向中央部の半導体セラミック層の厚さは０．０５ｍｍ、その他の半導体セラミック層の厚さは０．０４５ｍｍの層間比９０％の積層型ＰＴＣサーミスタ素子を作製した。
【００５１】
そして、作製した積層型ＰＴＣサーミスタの耐電圧試験を行い、耐電圧向上率を求めた。また、抵抗測定を行い、抵抗変化率を求めた。
【００５２】
耐電圧試験は、直流電源に直列に接続された端子に、積層型ＰＴＣサーミスタ素子の外部電極を挟み、６Ｖから０．５Ｖ毎に昇圧し、かつ各電圧において１分間印加した状態を保持する、ステップアップによる昇圧を適用することにより実施した。そして、試料となる積層型ＰＴＣサーミスタが破壊するまで昇圧し、破壊した電圧の前のステップの電圧値を、耐電圧とした。
【００５３】
このようにして、積層型ＰＴＣサーミスタ素子２０個を治具に固定し耐電圧試験を行い耐電圧の平均値を求めた。続いて、（耐電圧の平均値）−（全ての内部電極層に挟まれた半導体セラミック層の厚さが均一である積層型ＰＴＣサーミスタの耐電圧の平均値）／（全ての内部電極層に挟まれた半導体セラミック層の厚さが均一である積層型ＰＴＣサーミスタの耐電圧の平均値）×１００を耐電圧向上率とした。
【００５４】
抵抗測定は、室温中にて、マルチメーターに接続された端子に、積層型ＰＴＣサーミスタ素子の外部電極を挟み、抵抗値を測定した。
【００５５】
このようにして、積層型ＰＴＣサーミスタ素子２０個を治具に固定し抵抗測定を行い抵抗値の平均値を求めた。続いて、（抵抗値の平均値）−（全ての内部電極層に挟まれた半導体セラミック層の厚さが均一である積層型ＰＴＣサーミスタの抵抗値の平均値）／（全ての内部電極層に挟まれた半導体セラミック層の厚さが均一である積層型ＰＴＣサーミスタの抵抗値の平均値）×１００を抵抗変化率とした。
【００５６】
（実施例１−２〜１−６）
上記実施例１−１と同様に、積層方向中央部の半導体セラミック層の厚さに対する、その他の半導体セラミック層の厚さで表される、層間比を表１のように変化させ、積層型ＰＴＣサーミスタ素子を作製した。それぞれの積層型ＰＴＣサーミスタ素子各２０個ずつ耐電圧試験を行い、上記の測定方法で、耐電圧向上率と抵抗変化率を求めた。
（比較例１−１）
比較例として、図１のように内部電極層に挟まれた半導体セラミック層の厚さがほぼ均一である、層間比が１００％である一般的な積層型ＰＴＣサーミスタ素子である比較例１−１を作製した。結果を下記表１に示す。
【００５７】
結果を表１に示す。表１では、層間比が異なる積層型ＰＴＣサーミスタ素子におけるそれぞれの耐電圧向上率と抵抗変化率を示した。
【表１】
2014082227.tif 000003
【００５８】
表１から分かるように層間比が５０％〜９０％である時に耐電圧向上率に効果があることがわかる。より効果的な範囲は、６０％〜８０％である。
また、抵抗変化率は層間比が小さくなる程、抵抗変化率が小さくなる。
【００５９】
層間比を４０％にすると半導体セラミック層を薄くした部分では、耐電圧向上率が低下するが、一方で抵抗変化率は、層間比が小さくなる程、小さくなり、低抵抗を容易にし、低消費電力や小型化を容易する。
【００６０】
（実施例２−１〜実施例２−６）
実施例２―１〜実施例２−６では中央部の半導体セラミック層の厚さよりも薄くするその他の半導体セラミック層を配置する位置についての耐電圧向上率を示す。
【００６１】
実施例２―１〜実施例２−６は内部電極に挟まれる半導体セラミック層の層数を１０層、層間比を８０％で固定し、薄い半導体セラミック層を配置する位置を変化させた積層型ＰＴＣサーミスタである。表２の内部電極層に挟まれる薄い半導体セラミック層を配置する位置を示し、積層方向に対して内部電極層の第一層の位置を０％、内部電極層の最終層の位置を１００％とし、内部電極毎の位置の間隔を（１００／内部電極に挟まれる半導体セラミック層の層数）としたときの位置を示している。
【００６２】
比較例として内部電極層に挟まれた半導体セラミック層が１０層であり、半導体セラミック層の厚さが０．０５ｍｍとほぼ均一な比較例２−１と、中央部の半導体セラミック層の厚さを０．０４ｍｍと薄くし、その他の半導体セラミック層の厚さを０．０５ｍｍとした比較例２−２を作製し、それぞれの積層型ＰＴＣサーミスタ素子各２０個ずつ耐電圧試験を行い、耐電圧向上率を求めた。結果を下記表２に示した。
【００６３】
これらの積層型サーミスタ素子を上記実施例１−１と同様に、積層方向中央部の半導体セラミック層の厚さ、その他の半導体セラミック層の厚さ、層間比を変化させ、積層型ＰＴＣサーミスタ素子を作製した。それぞれの積層型ＰＴＣサーミスタ素子各２０個ずつ耐電圧試験を行い、耐電圧向上率を求めた。結果を下記表２に示した。
【００６４】
表２では、層間比を８０％で固定した場合の、薄い半導体セラミック層の位置を変化させた積層型ＰＴＣサーミスタ素子のそれぞれの耐電圧向上率を示した。
【００６５】
実施例２―１〜実施例２−６は内部電極に挟まれる半導体セラミック層の層数を１０層、層間比を８０％で固定し、薄い半導体セラミック層を配置する位置を変化させた積層型ＰＴＣサーミスタである。
【表２】
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実施例２−１〜実施例２−６の結果から、薄い半導体セラミック層を配置する位置は、積層型ＰＴＣサーミスタの積層方向に対して、内部電極層の第一層を０％とし、内部電極層の最終層を１００％としたとき、０％〜４０％および６０％〜１００％の位置とし、薄い半導体セラミック層を少なくとも一層以上薄くすることで耐電圧が向上していることが分かる。
【００６６】
逆に、比較例２−２の結果から中央部の半導体セラミック層の厚さを薄くした場合、耐電圧が低下していることが分かる。
【００６７】
（実施例３−１、実施例３−２）
実施例３−１と実施例３−２では内部電極に挟まれる半導体セラミック層の層数が１０層以外のときの耐電圧の向上効果を示す。
【００６８】
実施例３−１は、内部電極に挟まれる半導体セラミック層の層数を５層、層間比を８０％とし、薄い半導体セラミック層を配置する位置を積層方向に対して０〜２０％と８０〜１００％とした積層型ＰＴＣサーミスタである。
実施例３−２は内部電極に挟まれる半導体セラミック層の層数を２０層、層間比を８０％とし、薄い半導体セラミック層を配置する位置を積層方向に対して０〜２０％と８０〜１００％とした積層型ＰＴＣサーミスタである。これらをそれぞれ作製し、それぞれの積層型ＰＴＣサーミスタ素子各２０個ずつ耐電圧試験を行い、耐電圧向上率を求めた。結果を下記表３に示した。
【００６９】
（比較例３−１、比較例３−２）
比較例３−１は、内部電極層に挟まれた半導体セラミック層が５層、半導体セラミック層の厚さが０．０５ｍｍとほぼ均一な積層型ＰＴＣサーミスタである。比較例３−２は内部電極層に挟まれた半導体セラミック層が２０層、半導体セラミック層の厚さが０．０２５ｍｍとほぼ均一な積層型ＰＴＣサーミスタである。これらをそれぞれ作製し、それぞれの積層型ＰＴＣサーミスタ素子各２０個ずつ耐電圧試験を行い、耐電圧向上率を求めた。結果を下記表３に示した。
【表３】
2014082227.tif 000005
【００７０】
表３の実施例３−１と実施例３−２の結果から内部電極層に挟まれた半導体セラミック層の層数が変化しても、同様の薄い半導体セラミック層を配置する位置をもつ表２の実施例２−４と同等の耐電圧向上率を示しており、上記記載の位置の内部電極層に挟まれた半導体セラミック層の厚さを薄くすることで耐電圧の向上ができることを示している。
【００７１】
以上の結果から、中央部の半導体セラミック層より外側の半導体セラミック層の厚さを薄くすることで、中央部の半導体セラミック層より外側の半導体セラミック層の電圧印加による発熱を促すことができる。これにより、中央部の半導体セラミック層の熱集中を抑制し、且つ、放熱性が良くなり、耐電圧が向上している。
【符号の説明】
【００７２】
１    従来の積層型ＰＴＣサーミスタ
２    半導体セラミック層
３    内部電極層
４    ３の内部電極層と相対する内部電極層
５    下地電極
６    端子電極
７    チップ端面
８    本発明の積層型ＰＴＣサーミスタ
１０  セラミックグリーンシート
１１  内部電極パターン
１２  内部電極パターンを備えたセラミックグリーンシート
【図１】
2014082227.tif 000006
【図２】
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【図３】
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