(57)【要約】【課題】閾値電圧分布のばらつきを抑制する。【解決手段】本実施形態によれば、不揮発性半導体記憶装置は、複数の不揮発性のメモリセルが配列されたメモリセルアレイと、選択メモリセルに対し書き込み電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認するベリファイ動作、及びデータ書き込みが完了しなかった場合に前記書き込み電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御部と、を備える。前記制御部は、前記書き込み動作時に、前記選択メモリセルに隣接する第１非選択メモリセルに対し前記書き込み電圧より電圧値の小さい第１転送電圧を印加し、前記選択メモリセルに隣接しない第２非選択メモリセルに対し前記第１転送電圧より電圧値の小さい第２転送電圧を印加する。【選択図】図５
2014164785.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性のメモリセルが配列されたメモリセルアレイと、
選択メモリセルに対し書き込み電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認するベリファイ動作、及びデータ書き込みが完了しなかった場合に前記書き込み電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御部と、
を備え、
前記制御部は、前記書き込み動作時に、
前記書き込み電圧が第１所定値に達するまでの間、前記選択メモリセルに隣接する第１非選択メモリセルに対し前記書き込み電圧より電圧値の小さい第１転送電圧を、前記書き込み電圧の上昇に伴い昇圧又は降圧させながら印加し、前記選択メモリセルに隣接しない第２非選択メモリセルに対し前記第１転送電圧より電圧値の小さい第２転送電圧を印加し、
前記書き込み電圧が第１所定値に達した場合に、前記第１転送電圧を前記第２転送電圧と同じ電圧値に降圧し、
前記書き込み電圧が前記第１所定値より大きい第２所定値に達すると、前記第１転送電圧を昇圧し、
前記書き込み電圧が前記第２所定値より大きい第３所定値に達すると、前記第１転送電圧を前記第２転送電圧と同じ電圧値に降圧し、
前記書き込み電圧が前記第３所定値より大きい第４所定値に達すると、前記第１転送電圧及び第２転送電圧を昇圧することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の不揮発性のメモリセルが配列されたメモリセルアレイと、
選択メモリセルに対し書き込み電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認するベリファイ動作、及びデータ書き込みが完了しなかった場合に前記書き込み電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御部と、
を備え、
前記制御部は、前記書き込み動作時に、前記選択メモリセルに隣接する第１非選択メモリセルに対し前記書き込み電圧より電圧値の小さい第１転送電圧を印加し、前記選択メモリセルに隣接しない第２非選択メモリセルに対し前記第１転送電圧より電圧値の小さい第２転送電圧を印加することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記書き込み電圧が第１所定値に達した場合に、前記第１転送電圧を前記第２転送電圧と同じ電圧値に降圧することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御部は、前記書き込み電圧が前記第１所定値に達するまで、前記書き込み電圧の上昇に伴い、前記第１転送電圧を昇圧させることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、前記書き込み電圧が前記第１所定値に達するまで、前記書き込み電圧の上昇に伴い、前記第１転送電圧を降圧させることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記制御部は、前記書き込み電圧が前記第１所定値より大きい第２所定値に達すると、前記第１転送電圧を昇圧し、前記書き込み電圧が前記第２所定値より大きい第３所定値に達すると、前記第１転送電圧を前記第２転送電圧と同じ電圧値に降圧することを特徴とする請求項３乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記制御部は、前記書き込み電圧が前記第３所定値より大きい第４所定値に達すると、前記第１転送電圧及び第２転送電圧を昇圧することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングを配列してメモリセルアレイが構成されており、大容量化に適している。また、メモリセル１つ当たりに２ビット以上のデータを記憶する多値記憶方式によりさらなる大容量化を図ることが提案されている。
【０００３】
ＮＡＮＤ型フラッシュメモリのデータ書き込みにおいては、書き込み対象となる選択メモリセルの制御ゲート（ワードライン）に書き込み電圧Ｖｐｇｍが印加される。また、非選択メモリセルの制御ゲートには、メモリセルをオンするための転送電圧である書き込みパス電圧Ｖｐａｓｓ（Ｖｐａｓｓ＜Ｖｐｇｍ）が印加される。所望の閾値電圧が得られるまで、書き込み動作（プログラム動作）とその後のベリファイ動作とからなる書き込みサイクルが繰り返される。また、閾値電圧分布を精細に制御するために、書き込みサイクル毎に、書き込み電圧ＶｐｇｍをΔＶｐｇｍずつステップアップさせている。
【０００４】
選択メモリセルは、書き込み電圧Ｖｐｇｍが印加されると、浮遊ゲートの電位ＶｆｇがΔＶｐｇｍ×Ｃｒ増加する。ここでＣｒはカップリング比である。基板から浮遊ゲートにトンネル電流が流れ、浮遊ゲート電位ＶｆｇはΔＶｆｇ低下する。ΔＶｆｇ／Ｃｒが閾値電圧の変動分ΔＶｔｈに対応する。このため、ΔＶｔｈ／ΔＶｐｇｍが一定となる。従来、データ書き込み時の閾値電圧分布のバラつき幅はΔＶｐｇｍを用いて制御していた。これは、書き込み時と読み出し時でカップリング比Ｃｒが同じであるということが前提条件となる。微細化に伴う浮遊ゲートの細線化や構造の複雑化により、書き込み時と読み出し時とでカップリング比Ｃｒが異なると、ΔＶｔｈ／ΔＶｐｇｍが一定でなくなる。加えて、電圧条件によってもΔＶｔｈ／ΔＶｐｇｍが変化し、書き込み後の閾値電圧分布が劣化するという問題があった。
【０００５】
また、書き込まれる電子の量は、時間×トンネル確率となる。そのため、１つの書き込みサイクルが終了した時に、書き込み不十分の状態となる場合がある。次の書き込みサイクルにおいて、この書き込み不十分の状態に対して書き込みが行われることで、閾値電圧分布が劣化するという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−６９１８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、閾値電圧分布のばらつきを抑制する不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本実施形態によれば、不揮発性半導体記憶装置は、複数の不揮発性のメモリセルが配列されたメモリセルアレイと、選択メモリセルに対し書き込み電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認するベリファイ動作、及びデータ書き込みが完了しなかった場合に前記書き込み電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作を繰り返す制御部と、を備える。前記制御部は、前記書き込み動作時に、前記選択メモリセルに隣接する第１非選択メモリセルに対し前記書き込み電圧より電圧値の小さい第１転送電圧を印加し、前記選択メモリセルに隣接しない第２非選択メモリセルに対し前記第１転送電圧より電圧値の小さい第２転送電圧を印加する。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。
【図２】メモリセルに記憶されるデータと閾値電圧の関係を示す図である。
【図３】書き込み動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。
【図４】書き込み電圧がステップアップする様子を示す図である。
【図５】第１の実施形態による転送電圧の変化を示すグラフである。
【図６】書き込み電圧と、ΔＶｔｈ／ΔＶｐｇｍとの関係の一例を示すグラフである。
【図７】第２の実施形態による転送電圧の変化を示すグラフである。
【図８】第３の実施形態による転送電圧の変化を示すグラフである。
【図９】第４の実施形態による転送電圧の変化を示すグラフである。
【図１０】第５の実施形態による転送電圧の変化を示すグラフである。
【図１１】第６の実施形態による転送電圧の変化を示すグラフである。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１１】
（第１の実施形態）図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。図１に示すように、ＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭフューズ６と、電圧発生回路７とを備えている。コントローラ４は、メモリセルアレイ１に対する制御部を構成する。
【００１２】
メモリセルアレイ１は、ＮＡＮＤセルユニット（ＮＡＮＤストリング）１０がマトリクス配列されて構成されている。１つのＮＡＮＤセルユニット１０は、直列に接続された複数のメモリセルＭＣ（ＭＣ０、ＭＣ１、・・・、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成されている。
【００１３】
図示は省略するが、１つのメモリセルＭＣは、周知の積層ゲート型の構造とすることができる。メモリセルＭＣは、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に形成された電荷蓄積層としての浮遊ゲートと、浮遊ゲート上にゲート間絶縁膜を介して形成された制御ゲートとを有する。ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）に接続されている。
【００１４】
選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲート電極はワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続されている。１本のワード線ＷＬを共有するメモリセルＭＣの集合は、１ページを構成する。メモリセルＭＣが多値データを記憶する場合や、偶数番と奇数番のビット線を切り替えて制御する場合は、１本のワード線ＷＬを共有するメモリセルＭＣの集合は２ページ以上の複数ページを構成することもある。
【００１５】
図１に示すように、ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。メモリセルアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫｎ）が構成される。これらの複数のブロックを含むメモリセルアレイ１は、シリコン基板の一つのセルウェル内に形成されている。
【００１６】
メモリセルアレイ１のビット線ＢＬには、複数のセンスアンプＳＡを有するセンスアンプ回路２が接続されている。センスアンプＳＡは、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する。センスアンプ回路２はカラム選択ゲートを有する。ロウデコーダ（ワード線ドライバＷＤＲＶを含む）３は、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。
【００１７】
データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
【００１８】
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持・転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。またコントローラ４は、外部制御信号に基づいて、読み出し、書き込み、又は消去動作のシーケンス制御、印加電圧の制御等を行う。
【００１９】
電圧発生回路７は、コントローラ４からの制御信号に基づいて、所望のパルス電圧を発生させる。電圧発生回路７は、書き込み動作、消去動作、及び読み出し動作に必要な種々の電圧を発生させる。
【００２０】
図２は、メモリセルＭＣに記憶されるデータと閾値電圧の関係を示す図である。２値データ記憶の場合、メモリセルＭＣが負の閾値電圧を有している場合を論理“１”データを保持する“１”セル、正の閾値電圧を有している場合を論理“０”データを保持する“０”セルと定義する。メモリセルＭＣを“１”データ状態にする動作を消去動作、“０”状態にする動作を書き込み動作とする。
【００２１】
［消去動作］
ＮＡＮＤ型フラッシュメモリでは、データ消去動作は通常ブロック単位で行われる。データ消去動作では、セルウェルに消去パルス電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度）が、選択ブロック内の全ワード線ＷＬに０Ｖが印加される。ＦＮトンネル電流により各メモリセルＭＣの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルＭＣの閾値電圧が低下する。この時、選択ゲートトランジスタＳ１、Ｓ２のゲート酸化膜が破壊されないようにするため、選択ゲート線ＳＧ１、ＳＧ２はフローティング状態とする。
【００２２】
また、ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティング状態とする。なお、消去動作後の消去ベリファイ動作の結果に従って、再度の消去動作が実行される。再度の消去動作時には、消去パルス電圧Ｖｅｒａは、所定電圧ずつステップアップされ、そのステップアップ後の電圧を用いて消去動作が実行される。
【００２３】
［書き込み動作］
図３は、書き込み動作時にＮＡＮＤセルユニットに印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線（ＷＬｎ）には書き込み電圧Ｖｐｇｍを印加する。ｎは０≦ｎ≦３１を満たす整数である。
【００２４】
また、選択されたワード線に隣接するワード線（ＷＬｎ−１、ＷＬｎ＋１）には第１転送電圧Ｖｐａｓｓ１を印加し、その他の非選択ワード線（ＷＬ０、ＷＬ１、・・・、ＷＬｎ−２、ＷＬｎ＋２、・・・、ＷＬ３１）には第２転送電圧Ｖｐａｓｓ２を印加する。第１転送電圧Ｖｐａｓｓ１、第２転送電圧Ｖｐａｓｓ２は書き込み電圧Ｖｐｇｍより低い。第１転送電圧Ｖｐａｓｓ１、第２転送電圧Ｖｐａｓｓ２については後述する。
【００２５】
選択ゲート線ＳＧ２には、電圧Ｖｄｄを印加する。
【００２６】
この書き込み動作に先立って、ビット線ＢＬ及びＮＡＮＤセルユニット１０は、書き込みデータに応じてプリチャージされる。具体的には、“０”データを書き込む場合には、センスアンプ回路２からビット線ＢＬに０Ｖが印加される。このビット線電圧は、選択ゲートトランジスタＳ２及び非選択メモリセルＭＣを介して選択ワード線ＷＬｎに接続されたメモリセルＭＣのチャネルまで転送される。従って、上述の書き込み動作条件下で選択メモリセルＭＣのチャネルから浮遊ゲート電極に電荷が注入され、メモリセルＭＣの閾値電圧が正側にシフトする（“０”セル）。
【００２７】
“１”書き込み（即ち選択メモリセルＭＣに“０”データを書き込まない、書き込み禁止）の場合は、ビット線ＢＬに電圧Ｖｄｄが印加される。このビット線電圧Ｖｄｄが、選択ゲートトランジスタＳ２の閾値電圧分低下してＮＡＮＤセルユニットのチャネルに転送された後、チャネルはフローティング状態にされる。これにより、上述した書き込み電圧Ｖｐｇｍや第１転送電圧Ｖｐａｓｓ１、第２転送電圧Ｖｐａｓｓ２を印加したとき、チャネル電圧が容量カップリングによって上昇し、浮遊ゲートへの電荷注入が行われない。従って、メモリセルＭＣは“１”データを保持する。
【００２８】
消去動作と同様に、後述する書き込みベリファイ動作の結果に従って、再度の書き込み動作が実行される。再度の書き込み動作時には、書き込みパルス電圧Ｖｐｇｍは、電圧ΔＶｐｇｍずつステップアップされ、そのステップアップ後の電圧Ｖｐｇｍ＋ΔＶｐｇｍを用いて書き込み動作が実行される。ここで、最初に与えられる書き込みパルス電圧は電圧Ｖｐｇｍ０である。
【００２９】
［読み出し動作］
データ読み出し動作は、ＮＡＮＤセルユニット１０内の選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬｎ）に読み出し電圧０Ｖを与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ１、・・・、ＷＬｎ−１、ＷＬｎ＋１、・・・、ＷＬ３１）には読み出しパス電圧Ｖｒｅａｄを印加する。このとき、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００３０】
［書き込みベリファイ動作］
データ読み出し時、設定された閾値電圧状態と読み出し電圧０Ｖとの間には、データの信頼性を保証するマージンが必要である。従って、データ消去動作及び書き込み動作において、“０”データの閾値電圧分布の下限値Ｖｐｖ及び“１”データの閾値電圧分布の上限値Ｖｅｖが、電圧０Ｖとの間で適切なマージンを有するような制御が必要となる（図２参照）。
【００３１】
そのため、前述した書き込み動作において書き込み電圧Ｖｐｇｍを印加した後に、選択メモリセルＭＣの閾値電圧がその下限値Ｖｐｖ以上になっていることを確認するためのベリファイ読み出し（書き込みベリファイ）動作を行う。消去動作の場合には、前述のような消去パルス電圧印加動作を行った後に、消去メモリセルの閾値電圧がその分布の上限値Ｖｅｖ以下になっていることを確認するためのベリファイ読み出し（消去ベリファイ）動作を行う。
【００３２】
書き込みベリファイ動作は、上述の読み出し動作とほぼ同様の動作である。すなわち、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ１、・・・、ＷＬｎ−１、ＷＬｎ＋１、・・・、ＷＬ３１）及び選択ゲート線ＳＧ１、ＳＧ２には読み出しパス電圧Ｖｒｅａｄを印加する。また、ビット線ＢＬには電圧Ｖｄｄ、共通ソース線ＣＥＬＳＲＣには０Ｖを印加する。ここで、選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬｎ）に書き込みベリファイ電圧Ｖｐｖを与える。このとき、ＮＡＮＤセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出して、データの判定を行う。
【００３３】
選択メモリセルＭＣがデータ“０”状態に書き込まれていれば、上述の書き込みベリファイ動作によっても、ＮＡＮＤセルユニット１０内には電流が流れない。一方、選択メモリセルＭＣの閾値電圧がデータ“０”状態の分布まで到達していないとき、ＮＡＮＤセルユニット１０内には電流が流れる。選択メモリセルＭＣがデータ“０”状態に書き込まれていることが検出されたら、選択メモリセルＭＣの書き込みが十分に行われたことになり、書き込み動作を終了する。もし選択メモリセルＭＣがデータ“０”状態に書き込まれていなければ、選択メモリセルＭＣに対して、再度書き込み動作を行う。
【００３４】
［ステップアップ動作］
図４は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込み電圧Ｖｐｇｍがステップアップする様子を示す図である。再度書き込み動作を行う場合、書き込み電圧Ｖｐｇｍは、初期値Ｖｐｇｍ０よりもステップアップ値ΔＶｐｇｍ（＞０）だけ大きい電圧（Ｖｐｇｍ０＋ΔＶｐｇｍ）に設定される。この再設定後の大きな書き込みパルス電圧Ｖｐｇｍ＝Ｖｐｇｍ０＋ΔＶｐｇｍによっても書き込み不十分のメモリセルＭＣがある場合、更にステップアップ値ΔＶｐｇｍだけ書き込みパルス電圧を大きくするステップアップ動作を行う（Ｖｐｇｍ＝Ｖｐｇｍ０＋２ΔＶｐｇｍとする）。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、書き込みパルス電圧ＶｐｇｍはΔＶｐｇｍずつステップアップする。なお、ステップアップ幅は均等にΔＶｐｇｍずつ増加させるものに限られず、書き込みパルス電圧Ｖｐｇｍは１つ前の書き込みパルス電圧より大きくなるような値であればよい。
【００３５】
［第１転送電圧Ｖｐａｓｓ１及び第２転送電圧Ｖｐａｓｓ２］
上述したように、書き込み電圧Ｖｐｇｍは、書き込みベリファイ動作の結果に従って電圧ΔＶｐｇｍずつステップアップする。ここで、第１転送電圧Ｖｐａｓｓ１及び第２転送電圧Ｖｐａｓｓ２は、以下のように制御することができる。
【００３６】
図５は、書き込み電圧Ｖｐｇｍ、第１転送電圧Ｖｐａｓｓ１、及び第２転送電圧Ｖｐａｓｓ２の変遷を示したグラフである。棒グラフが書き込み電圧Ｖｐｇｍを示す。また、実線が第１転送電圧Ｖｐａｓｓ１を示し、破線が第２転送電圧Ｖｐａｓｓ２を示している。
【００３７】
まず、書き込み電圧Ｖｐｇｍを電圧Ｖｐｇｍ０に設定して書き込み動作が開始される。このとき、第１転送電圧Ｖｐａｓｓ１は第２転送電圧Ｖｐａｓｓ２より高く、かつ書き込み電圧Ｖｐｇｍ０より低い値となっている。第２転送電圧Ｖｐａｓｓ２は固定されている。
【００３８】
書き込み電圧Ｖｐｇｍの印加回数が所定回数に達し、書き込み電圧ＶｐｇｍがＶｐｇｍ１になるまでは、第１転送電圧Ｖｐａｓｓ１は第２転送電圧Ｖｐａｓｓ２より高い値に固定される。そして、書き込み電圧Ｖｐｇｍの印加回数が所定回数に達し、書き込み電圧ＶｐｇｍがＶｐｇｍ１になると、第１転送電圧Ｖｐａｓｓ１は第２転送電圧Ｖｐａｓｓ２と同じ値に下げられる。
【００３９】
浮遊ゲートの空乏化により、ΔＶｐｇｍに対応する浮遊ゲートの電位変化量ΔＶｆｇが変動し、結果としてΔＶｔｈ（閾値電圧の変動分）／ΔＶｐｇｍが変動する。本実施形態では、選択されたワード線に隣接するワード線（ＷＬｎ−１、ＷＬｎ＋１）に印加する第１転送電圧Ｖｐａｓｓ１を、その他の非選択ワード線（ＷＬ０、ＷＬ１、・・・、ＷＬｎ−２、ＷＬｎ＋２、・・・、ＷＬ３１）に印加される第２転送電圧Ｖｐａｓｓ２より高くしておくことで、隣接ワード線（ＷＬｎ−１、ＷＬｎ＋１）と、選択メモリセルの浮遊ゲートとの容量結合により、空乏化の影響によるΔＶｆｇの変動を抑制し、ΔＶｔｈ／ΔＶｐｇｍの変動を抑制することができる。
【００４０】
図６は、第１転送電圧Ｖｐａｓｓ１を９Ｖ、１１Ｖ、１３Ｖ、１５Ｖとした場合の、書き込み電圧Ｖｐｇｍと、ΔＶｔｈ／ΔＶｐｇｍとの関係の一例を示すグラフである。なお、第２転送電圧Ｖｐａｓｓ２は９Ｖとした。
【００４１】
第１転送電圧Ｖｐａｓｓ１と第２転送電圧Ｖｐａｓｓ２とが等しい場合（Ｖｐａｓｓ１＝Ｖｐａｓｓ２＝９Ｖ）、書き込み電圧Ｖｐｇｍが１９Ｖ程度になるまでは、書き込み電圧Ｖｐｇｍの上昇に伴いΔＶｔｈ／ΔＶｐｇｍが上昇し、閾値電圧Ｖｔｈの分布幅が大きくなる。
【００４２】
これに対し、第１転送電圧Ｖｐａｓｓ１を第２転送電圧Ｖｐａｓｓ２より高くした場合、書き込み電圧Ｖｐｇｍが１９Ｖ程度になるまでの範囲において、ΔＶｔｈ／ΔＶｐｇｍは、ほぼ一定か、又は書き込み電圧Ｖｐｇｍの上昇に伴い減少する。従って、閾値電圧Ｖｔｈの分布幅が大きくなることを抑制することができる。
【００４３】
また、選択されたワード線に隣接するワード線に印加する第１転送電圧Ｖｐａｓｓ１を、その他の非選択ワード線に印加される第２転送電圧Ｖｐａｓｓ２より高くしておくことで、選択メモリセルの浮遊ゲートの電位を高くし、浮遊ゲートが十分に書き込まれる確率を増加させることができる。浮遊ゲートを十分な書き込み状態とし、書き込み電圧Ｖｐｇｍが所定電圧Ｖｐｇｍ１になった時点で、第１転送電圧Ｖｐａｓｓ１を第２転送電圧Ｖｐａｓｓ２と同じ値に下げることで、浮遊ゲートへの急激な書き込みに伴い閾値電圧が急上昇することを抑制できる。
【００４４】
このように、本実施形態によれば、書き込み後の閾値電圧分布のバラつきを抑制することができる。
【００４５】
なお、書き込み電圧Ｖｐｇｍや、第１転送電圧Ｖｐａｓｓ１、第２転送電圧Ｖｐａｓｓ２の電圧値は、電圧発生回路７により制御することができる。例えば、電圧制御回路７内の昇圧回路の数を変化させることにより、書き込み電圧Ｖｐｇｍや、第１転送電圧Ｖｐａｓｓ１、第２転送電圧Ｖｐａｓｓ２を制御することができる。
【００４６】
上記実施形態ではワード線ＷＬが３２本の例について説明したが、ワード線ＷＬの数はこれに限定されず、６４本や１２８本など、他の値であってもよい。
【００４７】
（第２の実施形態）上記第１の実施形態では、書き込み電圧ＶｐｇｍがＶｐｇｍ１になるまでは、第１転送電圧Ｖｐａｓｓ１は第２転送電圧Ｖｐａｓｓ２より高い値に固定されていたが、図７に示すように、書き込み電圧ＶｐｇｍがＶｐｇｍ１になるまでの間、第２転送電圧Ｖｐａｓｓ２より高く、書き込み電圧Ｖｐｇｍ０より低い範囲内で、第１転送電圧Ｖｐａｓｓ１を徐々に昇圧させるようにしてもよい。書き込み開始時の第１転送電圧Ｖｐａｓｓ１は、上記第１の実施形態における書き込み開始時の第１転送電圧Ｖｐａｓｓ１よりも低くする。
【００４８】
このように第１転送電圧Ｖｐａｓｓ１を制御することで、上記第１の実施形態と比較して、書き込み電圧Ｖｐｇｍと第１転送電圧Ｖｐａｓｓ１との差が大きくなり、選択メモリセルにおけるトンネル確率が増し、浮遊ゲートを十分な書き込み状態とすることができる。
【００４９】
（第３の実施形態）図８に示すように、書き込み電圧ＶｐｇｍがＶｐｇｍ１になるまでの間、第２転送電圧Ｖｐａｓｓ２より高く、書き込み電圧Ｖｐｇｍ０より低い範囲内で、第１転送電圧Ｖｐａｓｓ１を徐々に降圧させるようにしてもよい。例えば、書き込み開始時の第１転送電圧Ｖｐａｓｓ１は、上記第１の実施形態における書き込み開始時の第１転送電圧Ｖｐａｓｓ１と同程度である。
【００５０】
このように第１転送電圧Ｖｐａｓｓ１を制御することで、ΔＶｔｈ／ΔＶｐｇｍの変動をさらに抑制することができる。そのため、書き込み後の閾値電圧分布のバラつきをさらに抑制することができる。
【００５１】
（第４の実施形態）図９に示すように、書き込み電圧ＶｐｇｍがＶｐｇｍ１になるまでの間、第２転送電圧Ｖｐａｓｓ２より高く、書き込み電圧Ｖｐｇｍ０より低い範囲内で、第１転送電圧Ｖｐａｓｓ１を徐々に昇圧させ、その後、徐々に降圧させるようにしてもよい。
【００５２】
このように第１転送電圧Ｖｐａｓｓ１を制御することで、上記第１の実施形態と比較して、選択メモリセルにおけるトンネル確率が増し、浮遊ゲートを十分な書き込み状態とすることができる。また、ΔＶｔｈ／ΔＶｐｇｍの変動をさらに抑制することができ、書き込み後の閾値電圧分布のバラつきをさらに抑制することができる。
【００５３】
（第５の実施形態）上記第１の実施形態では、書き込み電圧ＶｐｇｍがＶｐｇｍ１になるまでは、第１転送電圧Ｖｐａｓｓ１は第２転送電圧Ｖｐａｓｓ２より高い値に固定されていたが、図１０に示すように、書き込み電圧ＶｐｇｍがＶｐｇｍ１’になるまでの間は、第１転送電圧Ｖｐａｓｓ１を第２転送電圧Ｖｐａｓｓ２と同じ値とし、書き込み電圧ＶｐｇｍがＶｐｇｍ１’となった後、Ｖｐｇｍ１となるまでの間は、第１転送電圧Ｖｐａｓｓ１を第２転送電圧Ｖｐａｓｓ２より高く、電圧Ｖｐｇｍ０より低い値となるようにしてもよい。
【００５４】
このように第１転送電圧Ｖｐａｓｓ１を制御することでも、上記第１の実施形態と同様の効果を得ることができる。
【００５５】
（第６の実施形態）図１１に示すように、書き込み電圧ＶｐｇｍがＶｐｇｍ１となり、第１転送電圧Ｖｐａｓｓ１を第２転送電圧Ｖｐａｓｓ２と同じ値に降圧した後、書き込み電圧ＶｐｇｍがＶｐｇｍ２（＞Ｖｐｇｍ１）となったときに、第１転送電圧Ｖｐａｓｓ１を再度昇圧してもよい。この場合、書き込み電圧ＶｐｇｍがＶｐｇｍ３（＞Ｖｐｇｍ２）となったときに、第１転送電圧Ｖｐａｓｓ１を第２転送電圧Ｖｐａｓｓ２と同じ値に降圧する。
【００５６】
さらに、図１１に示すように、書き込み電圧ＶｐｇｍがＶｐｇｍ４（＞Ｖｐｇｍ３）となったときに、第１転送電圧Ｖｐａｓｓ１及び第２転送電圧Ｖｐａｓｓ２を昇圧してもよい。その後、書き込み電圧ＶｐｇｍがＶｐｇｍ５（＞Ｖｐｇｍ４）となったときに、第１転送電圧Ｖｐａｓｓ１を第２転送電圧Ｖｐａｓｓ２と同じ値に降圧する。このとき、第１転送電圧Ｖｐａｓｓ１を第２転送電圧Ｖｐａｓｓ２は、書き込み開始時の書き込み電圧Ｖｐｇｍ０より大きくてもよい。
【００５７】
このように第１転送電圧Ｖｐａｓｓ１を制御することで、書き込みサイクルを繰り返して書き込み電圧Ｖｐｇｍが高くなった場合においても、ΔＶｔｈ／ΔＶｐｇｍの変動を抑制し、かつ選択メモリセルの浮遊ゲートが十分に書き込まれる確率を増加させることにより、閾値電圧分布のばらつきを抑制することができる。
【００５８】
上記第６の実施形態では、第１転送電圧Ｖｐａｓｓ１が第２転送電圧Ｖｐａｓｓ２より高いとき、第１転送電圧Ｖｐａｓｓ１は一定であったが、上記第２〜第４の実施形態のように書き込み電圧Ｖｐｇｍの昇圧に伴い昇圧／降圧させてもよい。
【００５９】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６０】
１  メモリセルアレイ
２  センスアンプ回路
３  ロウデコーダ
４  コントローラ
５  入出力バッファ
６  ＲＯＭフューズ
７  電圧発生回路
１０  ＮＡＮＤセルユニット（ＮＡＮＤストリング）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014164785.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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