【手続補正書】
【提出日】令和3年1月7日(2021.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
逐次比較レジスタ型アナログデジタル変換器であるＳＡＲＡＤＣ（２００；６００）におけるデジタルアナログ変換器（ＤＡＣ）のミスマッチ較正方法であって、
前記ＳＡＲＡＤＣ（２００；６００）は、アナログ入力信号（ＶＩＮ）を、ｍ個の最上位ビット（ＢＭＳＢ）とｎ個の最下位ビット（ＢＬＳＢ）によって形成されるデジタル信号（ＣＯＵＴ）に変換するように構成され、
前記方法は、
ａ）複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）を備える第１のＤＡＣ（２１６；６１６）を有する第１段のＡＤＣ（２１０；６１０）が、前記アナログ入力信号（ＶＩＮ）に対応する前記デジタル信号（ＣＯＵＴ）の最上位ビット（ＢＭＳＢ）を決定するステップと；
ｂ）利得係数を有する利得モジュール（２３０；６３０）が、前記第１段のＡＤＣ（２１０；６１０）から出力される残差信号（ＶＲＥＳ）を増幅するステップであって、前記ｎ個の最下位ビット（ＢＬＳＢ）の最上位ビットが前記ｍ個の最上位ビット（ＢＭＳＢ）の最下位ビットに利得係数を乗算したものに等しいステップと；
ｃ）第２段のＡＤＣ（２２０；６２０）が、前記アナログ入力信号（ＶＩＮ）に対応する前記デジタル信号（ＣＯＵＴ）の最下位ビット（ＢＬＳＢ）を決定するステップと；
ｄ）前記アナログ入力信号（ＶＩＮ）から決定されたバイナリコードが、複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）の１つに関連するバイナリトリガコードと一致するか否かを検出するステップと；
ｅ）メモリモジュール（２４２；６４２）から、前記バイナリトリガコードと関連しかつ、較正処理がトリガされる場合に前記バイナリトリガコードの同一のデジタル信号（ＣＯＵＴ）を与える、予め設定されたバイナリ較正コードを検索するステップと；
ｆ）前記バイナリ較正コードを用いて、前記アナログ入力信号（ＶＩＮ）と、前記バイナリ較正コードの最初のｍビットを表すアナログ信号（Ｖ＊ＭＳＢ）との間の差を計算することにより、前記第１段のＡＤＣ（２１０；６１０）の較正残差信号（Ｖ＊ＲＥＳ）を決定するステップと；
ｇ）前記利得モジュール（２３０；６３０）が、すべての最下位ビット（ＢＬＳＢ）が前記第２段のＡＤＣ（２２０；６２０）によって決定されるまで、前記較正残差信号（Ｖ＊ＲＥＳ）を一時的に格納するステップと；
ｈ）前記ステップｇ）の後に、前記利得モジュール（２３０；６３０）が、前記較正残差信号（Ｖ＊ＲＥＳ）を増幅して、増幅された較正残差信号（Ｖ＊ＡＭＰ）を形成するステップと；
ｉ）上記バイナリ較正コードを用いて、前記増幅された較正残差信号（Ｖ＊ＡＭＰ）を、前記バイナリ較正コードの最後のｎビットを表す別のアナログ信号（Ｖ＊ＬＳＢ）と比較することによって、前記第２段のＡＤＣ（２２０；６２０）の較正ビット（Ｂ＊ＬＳＢ）を決定するステップと；
ｊ）前記デジタル信号（ＣＯＵＴ）の最下位ビットと、前記較正ビット（Ｂ＊ＬＳＢ）とが互いに異なって、前記第１段のＡＤＣ（２１０；６１０）の第１のＤＡＣ（２１６；６１６）における複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）のうちの前記１つと、前記第２段のＡＤＣ（２２０；６２０）の第２のＤＡＣ（２２６；６２６）との間でＤＡＣのミスマッチが存在することを示すか否かが判断するステップと；
ｋ）前記ＤＡＣのミスマッチの存在が、前記複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）のうちの前記１つを調整することによって決定される場合に、前記バイナリトリガコードに対応する第１のＤＡＣ（２１６；６１６）における複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）の前記１つのＤＡＣのミスマッチを較正するステップと；
を含むＤＡＣのミスマッチ較正方法。
【請求項２】
前記ステップｊ）はさらに、
前記デジタル信号（ＣＯＵＴ）の最下位ビットと前記較正ビット（Ｂ＊ＬＳＢ）の差がゼロ以外であって、前記ＤＡＣのミスマッチの存在を示すか否かを判断するステップと；
前記最下位ビットの値を決定するステップであって、前記最下位ビットの値が０の値を有する場合に下方較正を示し、前記最下位ビットの値が１の値を有する場合に上方較正を示すステップと；
を含む請求項１に記載の方法。
【請求項３】
前記ステップｊ）はさらに、
前記最下位ビットの値と、前記較正ビット（Ｂ＊ＬＳＢ）の値を決定するステップであって、
前記決定された両方のビットの値が０の場合に、前記第１のＤＡＣ（２１６；６１６）における前記複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）のうちの前記１つと、前記第２のＤＡＣ（２２６；６２６）との間でＤＡＣのミスマッチの存在を示さず、
前記決定された両方のビットの値が１の場合に、前記第１のＤＡＣ（２１６；６１６）における前記複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）のうちの前記１つと、前記第２のＤＡＣ（２２６；６２６）との間でＤＡＣのミスマッチの存在を示さず、
前記最下位ビットの値が１でありかつ前記較正ビット（Ｂ＊ＬＳＢ）の値が０である場合に、前記第１のＤＡＣ（２１６；６１６）における前記複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）のうちの前記１つと、前記第２のＤＡＣ（２２６；６２６）との間でＤＡＣのミスマッチの存在を上方較正で示し、
前記最下位ビットの値が０でありかつ前記較正ビット（Ｂ＊ＬＳＢ）の値が１である場合に、前記第１のＤＡＣ（２１６；６１６）における前記複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）のうちの前記１つと、前記第２のＤＡＣ（２２６；６２６）との間でＤＡＣのミスマッチの存在を下方較正で示すステップと；
含む請求項１に記載の方法。
【請求項４】
逐次比較レジスタ型アナログデジタル変換器であるＳＡＲＡＤＣ（２００；６００）であって、
前記ＳＡＲＡＤＣ（２００；６００）は、アナログ入力信号（ＶＩＮ）を、ｍ個の最上位ビット（ＢＭＳＢ）とｎ個の最下位ビット（ＢＬＳＢ）とにより形成されるデジタル信号（ＣＯＵＴ）に変換するように構成され、
前記ＳＡＲＡＤＣ（２００；６００）は、
複数の調整可能な複数のキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）を備える第１のＤＡＣ（２１６；６１６）を有する第１段のＡＤＣ（２１０；６１０）であって、前記第１段のＡＤＣ（２１０；６１０）が前記アナログ入力信号（ＶＩＮ）に対応する前記デジタル信号（ＣＯＵＴ）の最上位ビット（ＢＭＳＢ）を決定し、前記デジタル信号（ＣＯＵＴ）の最下位ビット（ＢＬＳＢ）に対応する残差信号（ＶＲＥＳ）を出力する第１段のＡＤＣ（２１０；６１０）と；
前記第１段のＡＤＣ（２１０；６１０）から出力される残差信号（ＶＲＥＳ）を受信するように構成された利得モジュール（２３０；６３０）であって、前記利得モジュール（２３０；６３０）が利得係数を有して前記残差信号（ＶＲＥＳ）を増幅し、前記増幅された残差信号（ＶＡＭＰ）を出力し、ｎ個の最下位ビット（ＢＬＳＢ）の最上位ビットが前記ｍ個の最上位ビット（ＢＭＳＢ）の最下位ビットに利得係数を乗算したものに等しい利得モジュール（２３０；６３０）と；
前記増幅された残差信号（ＶＡＭＰ）を受信するように構成された第２段のＡＤＣ（２２０；６２０）であって、前記第２段のＡＤＣ（２２０；６２０）が、前記増幅された残差信号（ＶＡＭＰ）から、前記アナログ入力信号（ＶＩＮ）に対応する前記デジタル信号（ＣＯＵＴ）の最下位ビット（ＢＬＳＢ）を決定する第２段のＡＤＣ（２２０；６２０）と、
制御モジュール（２４０；６４０）とを備え、
前記制御モジュール（２４０；６４０）は、
前記第１段のＡＤＣ（２１０；６１０）と、前記利得モジュール（２３０；６３０）と、前記第２段のＡＤＣ（２２０；６２０）とを制御し、
前記アナログ入力信号（ＶＩＮ）に対応する前記デジタル信号（ＣＯＵＴ）を出力し、
前記複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）のうちの１つに関連するバイナリトリガコードを格納し、
前記アナログ入力信号（ＶＩＮ）から決定されたバイナリコードが前記バイナリトリガコードと一致するか否かを検出し、
メモリモジュール（２４２；６４２）から、前記バイナリトリガコードに関連しかつ、較正処理がトリガされた場合に、前記バイナリトリガコードの同じデジタル信号（ＣＯＵＴ）を与える、予め設定されたバイナリ較正コードを検索し、
前記バイナリ較正コードを前記第１段のＡＤＣ（２１０；６１０）に提供し、
前記第１段のＡＤＣ（２１０；６１０）は、前記アナログ入力信号（ＶＩＮ）と、前記バイナリ較正コードの最初のｍビットを表すアナログ信号（Ｖ＊ＭＳＢ）との間の差を計算することによって、較正残差信号（Ｖ＊ＲＥＳ）を決定するように構成された残差生成モジュール（２１９；６１９）をさらに備え、
前記制御モジュール（２４０；６４０）は、
複数の制御信号を前記利得モジュール（２３０；６３０）に提供し、
前記利得モジュール（２３０；６３０）はさらに、すべての最下位ビット（ＢＬＳＢ）が前記第２段のＡＤＣ（２２０；６２０）によって決定されるまで、前記較正残差信号（Ｖ＊ＲＥＳ）を一時的に格納し、その後、前記較正残差信号（Ｖ＊ＲＥＳ）を増幅し、前記増幅された較正残差信号（Ｖ＊ＡＭＰ）を形成するように構成され、
前記制御モジュール（２４０；６４０）は、
上記バイナリ較正コードを前記第２段のＡＤＣ（２２０；６２０）に提供し、
前記第２段のＡＤＣ（２２０；６２０）はさらに、前記増幅された較正残差信号（Ｖ＊ＡＭＰ）を前記バイナリ較正コードの最後のｎビットを表す別のアナログ信号（Ｖ＊ＬＳＢ）と比較することによって、較正ビット（Ｂ＊ＬＳＢ）を決定するように構成されたコンパレータ（２２６；６２６）を備え、
前記制御モジュール（２４０；６４０）は、
前記デジタル信号の最下位ビット（ＣＯＵＴ）と前記較正ビット（Ｂ＊ＬＳＢ）が互いに異なるか否かが判断し、前記異なることは、前記第１段のＡＤＣ（２１０；６１０）の第１のＤＡＣ（２１６；６１６）における前記複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）のうちの前記１つと、前記第２段のＡＤＣ（２２０；６２０）の第２のＤＡＣ（２２６；６２６）との間にＤＡＣのミスマッチが存在することを示し、
前記制御モジュール（２４０；６４０）は、
前記ＤＡＣのミスマッチの存在が、信号に従って前記複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）のうちの前記１つを調整するようにさらに構成される第１のＤＡＣ（２１６；６１６）に、当該信号を送信することによって決定された場合において、前記バイナリトリガコードに対応する第１のＤＡＣ（２１６；６１６）における前記複数の調整可能なキャパシタ（２１４ａ，２１４ｂ，…，２１４ｍ；６１４ａ，６１４ｂ，…，６１４ｍ）の前記１つのＤＡＣのミスマッチ較正を開始する、
ＳＡＲＡＤＣ（２００；６００）。
【請求項５】
前記利得モジュール（２３０；６３０）は、
第１の増幅器（２３２；６３２）と、
第２の増幅器（２３６；６３６）と、
前記第１の増幅器（２３２；６３２）と前記第２の増幅器（２３６；６３６）との間に設けられた第１のスイッチ（２３４；６３４）と、
前記第２の増幅器（２３６；６３６）の後段に設けられた第２のスイッチ（２３８；６３８）とを備え、
前記制御モジュール（２４０；６４０）はさらに、
すべての最下位ビット（ＢＬＳＢ）が前記第２段のＡＤＣ（２２０；６２０）によって決定されるまで、前記較正残差信号（Ｖ＊ＲＥＳ）を一時的に格納するように、前記第１のスイッチ（２３４；６３４）及び前記第２のスイッチ（２３８；６３８）制御するように構成される、
請求項４に記載のＳＡＲＡＤＣ（２００；６００）。
【請求項６】
前記制御モジュール（２４０；６４０）はさらに、
前記最下位ビットと前記較正ビット（Ｂ＊ＬＳＢ）との差が前記ＤＡＣのミスマッチの存在を示すゼロ以外であるか否かを判断する差計算モジュール（２４７；６４７）と、
前記最下位ビットの値を決定するように構成されたＤＡＣミスマッチ較正モジュール（２４４；６４４）とを備え、
前記最下位ビットの値が０の値を有する場合に下方較正を示し、前記最下位ビットの値が１の値を有する場合に上方較正を示す、
請求項４又は５に記載のＳＡＲＡＤＣ（２００；６００）。