(57)【要約】【課題】２〜３μｍ以上の厚い酸化膜を有する半導体基板を用いた高周波半導体装置と同等に高周波的に優れた高周波半導体装置をより短時間のプロセスで安価に製造できる高周波半導体装置、及びその高周波半導体装置を製造する方法を提供することを目的とする。【解決手段】半導体基板１の主面側において受動素子領域９に受動素子が形成された高周波半導体装置１００であって、半導体基板１の主面に、第１の絶縁膜６１とポリシリコン層７と第２の絶縁膜６２とが連続的に積層された３層構造を有するものであることを特徴とする高周波半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面側において受動素子領域に受動素子が形成された高周波半導体装置であって、
前記半導体基板の主面に、第１の絶縁膜とポリシリコン層と第２の絶縁膜とが連続的に積層された３層構造を有するものであることを特徴とする高周波半導体装置。
【請求項２】
前記半導体基板の主面において前記受動素子領域とは別の領域である能動素子領域に、トランジスタが形成されたものであることを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記３層構造は、前記半導体基板の主面の全面に形成されたものであることを特徴とする請求項１に記載の高周波半導体装置。
【請求項４】
前記受動素子領域に隣接した能動素子領域をさらに有し、
前記３層構造上の前記受動素子領域に受動素子酸化膜を有し、該受動素子酸化膜上に受動素子がが形成されているものであり、
前記３層構造上の前記能動素子領域にシリコン半導体層を有し、該シリコン半導体層にトランジスタが形成されたものであることを特徴とする請求項３に記載の高周波半導体装置。
【請求項５】
前記ポリシリコン層の厚みは、１μｍよりも厚いものであることを特徴とする請求項１乃至請求項４のいずれか１項に記載の高周波半導体装置。
【請求項６】
半導体基板の主面側において受動素子領域に受動素子を形成する工程を含む高周波半導体装置の製造方法であって、
前記受動素子を形成する工程の前に、前記半導体基板の主面に、第１の絶縁膜と、ポリシリコン層と、第２の絶縁膜とを連続的に積層して３層構造を形成する工程を含むことを特徴とする高周波半導体装置の製造方法。
【請求項７】
前記３層構造を形成する工程の後に、前記受動素子領域とは別の領域である能動素子領域に、トランジスタを形成する工程をさらに含むことを特徴とする請求項６に記載の高周波半導体装置の製造方法。
【請求項８】
前記３層構造を形成する工程において、前記３層構造を前記半導体基板の主面の全面に形成し、さらに、
前記３層構造上に第２の半導体基板を貼り合せてシリコン半導体層を形成する工程と、
該シリコン半導体層の能動素子領域にトランジスタを形成する工程と、
前記３層構造上において前記能動素子領域に隣接した前記受動素子領域に受動素子酸化膜を形成する工程とを含み、
前記受動素子を形成する工程において、前記受動素子酸化膜上に受動素子を形成することを特徴とする請求項６に記載の高周波半導体装置の製造方法。
【請求項９】
前記シリコン半導体層を形成する工程において、前記第２の半導体基板として、該第２の半導体基板の表面に第３の絶縁膜を有するものを使用し、前記３層構造と前記第３の絶縁膜とを貼り合せることでシリコン半導体層を形成することを特徴とする請求項８に記載の高周波半導体装置の製造方法。
【請求項１０】
前記３層構造を形成する工程において、
前記半導体基板の主面の全面に、第１の絶縁膜と、ポリシリコン層とを連続的に積層し、
表面に第２の絶縁膜が形成された第２の半導体基板を用意し、
前記ポリシリコン層と前記第２の絶縁膜とを貼り合せることにより、前記３層構造を形成するとともに、該３層構造上にシリコン半導体層が形成され、さらに、
該シリコン半導体層の能動素子領域にトランジスタを形成する工程と、
前記３層構造上において前記能動素子領域に隣接した前記受動素子領域に受動素子酸化膜を形成する工程とを含み、
前記受動素子を形成する工程において、前記受動素子酸化膜上に受動素子を形成することを特徴とする請求項６に記載の高周波半導体装置の製造方法。
【請求項１１】
前記受動素子領域に受動素子酸化膜を形成する工程において、前記受動素子領域の前記シリコン半導体層を酸化することで、前記受動素子領域に受動素子酸化膜を形成することを特徴とする請求項８乃至請求項１０のいずれか１項に記載の高周波半導体装置の製造方法。
【請求項１２】
前記受動素子領域に受動素子酸化膜を形成する工程において、前記受動素子領域の前記シリコン半導体層をエッチングすることで前記受動素子領域の前記シリコン半導体層を除去し、前記受動素子領域に受動素子酸化膜を堆積させることを特徴とする請求項８乃至請求項１０のいずれか１項に記載の高周波半導体装置の製造方法。
【請求項１３】
前記ポリシリコン層を、１μｍよりも厚い厚さで形成することを特徴とする請求項６乃至請求項１２のいずれか１項に記載の高周波半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に受動素子が形成された高周波半導体装置及び高周波半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯電話に代表される通信機器には、異なる通信方式と異なる周波数に対応する通信機能を同一機器内に一体化することが求められ、しかも更なる高機能化や小型化への要望も著しく強い。例えば、半導体の１チップ上には、デジタルや高周波アナログなどの信号処理を行うトランジスタに代表される能動素子ブロックと、抵抗又は容量又はインダクターに代表される受動素子とが組み合わされた回路が構成されている。特に、高周波の集積回路の内部は、扱う信号のレベルも受信に用いる非常に微弱な信号（例えば−５０ｄＢｍぐらいの信号レベル）もあれば、送信用の大信号（例えば＋１０ｄＢｍぐらいの信号レベル）もあり、回路設計どおり動作させるためには、高周波の集積回路の半導体基板上で、ある回路の処理する信号が隣接する他の回路へ、回り込みや相互干渉が少なくなければならない。
【０００３】
また、高周波の集積回路に用いられる、抵抗又は容量又はインダクターに代表される受動素子は、抵抗損失成分や浮遊容量成分が小さくて、回路を構成した場合のＱ値（Ｑ−ｆａｃｔｏｒ）が高くないと高周波で動作しないだけでなく、損失が増えて消費電流が増加してしまい、携帯電話などのポータブル機器での電池による長時間動作が難しくなるので、受動素子の抵抗損失成分や浮遊容量成分は極めて小さな値でなければならない。
【０００４】
これらの高周波の集積化への技術要望に対し、ＧａＡｓなどに代表される半絶縁性基板を用いたモノリシックマイクロ波集積回路（ＭＭＩＣ：ｍｏｎｏｌｉｔｈｉｃ  ｍｉｃｒｏｗａｖｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）や、シリコン基板上に酸化膜に代表される絶縁膜（埋込み酸化膜）とシリコン層を貼り合せで形成したいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた高周波の集積回路が実用化されている。
【０００５】
このＳＯＩ基板を用いた高周波の集積回路において、能動素子や受動素子は最上層のシリコン層に形成されるが、直下に位置する埋込み酸化膜はその厚さが厚いほどシリコン基板との浮遊容量成分が下がるので、前述した隣接する他の回路へ回り込みや相互干渉が少なくなると共に、抵抗又は容量又はインダクターに代表される受動素子のＱ値が高くなり不要な抵抗損失成分が減るので、集積回路の性能が改善される。
【０００６】
但し、この埋込み酸化膜の膜厚は薄い方向には制限はないが、厚い方向には制限がある。即ち、埋込み酸化膜を形成する方法として通常はシリコン基板の酸化というプロセス工法が一般的には用いられるが、その厚さは３μｍから５μｍが限度である。この限度は、酸化プロセスに１０時間以上の処理時間が必要なことが背景に有り、それ以上の長時間の酸化処理が実用的ではないからである。酸化温度を１１００℃以上まで上昇させたり、酸化時間を無制限に長くしたり、高圧酸化等の手法を用いれば、３μｍや５μｍ以上の酸化膜を実現できるが、半導体チップの価格上昇を招き、工業的には何の価値もなくなってしまう。
【０００７】
厚い埋込み酸化膜を実現する他の方法としては、ＣＶＤ（化学気相成長：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン基板上に酸化膜を堆積する手法もあるが、酸化膜が１μｍ程度の厚さ以上になるとクラックや割れが発生し易くなり、表面の段差や基板のソリ等が大きくなり貼り合せもできない表面状態になってしまい、ＳＯＩ基板を形成すること自体が出来なかった。
【０００８】
ここで、特許文献１に記載のＲＦ集積回路用のウェハを、従来例１として図９を参照しながら説明する。図９は、特許文献１のＲＦ集積回路用のウェハの断面図である。
従来例１において、ＲＦ基板９２０は、高抵抗率のポリシリコンハンドルウェハ９２２と、このポリシリコンハンドルウェハ９２２上に形成された埋込み酸化膜層９２４と、この埋込み酸化膜層９２４上に形成されたシリコン層９２６とから構成される。ＲＦ基板９２０のこのシリコン層９２６には、能動素子や受動素子を形成するために、拡散や電極の蒸着などのプロセスを施し、トランジスタ、キャパシタ、ダイオード、バラクタ、インダクターなどの能動素子や各種の受動素子を作り込む。
【０００９】
この埋込み酸化膜層９２４はＳｉＯ２であるが、Ａｌ２Ｏ３でも、あるいはＡｌＮ層またはＳｉ３Ｎ４層などでもこの埋込み酸化膜層９２４の代わりに用いることもできる。追加層９２８はストレスを制御してＲＦ基板９２０のソリやゆがみを低減させると共に、汚染不純物に対するバリア層としての機能も果たす。この追加層９２８は、例えば、このポリシリコンハンドルウェハ９２２のポリシリコンを酸化することによって、あるいはこのポリシリコンハンドルウェハ９２２の裏面にＳｉ３Ｎ４を堆積させることによっても提供することができる。
【００１０】
ポリシリコンハンドルウェハ９２２のこのポリシリコンは、１０６Ω・ｃｍよりも高い抵抗率ρなどの高抵抗率ρを有すると共に、ポリシリコンは従来使用されてきた単結晶材料で生ずる、導電形の変換などの劣化や変化をあまり受けないという特徴を有する。さらに、高抵抗率ポリシリコンは、処理中の抵抗率の変動をあまり受けない。
【００１１】
一方、特許文献２に記載の貼り合わせウェハの製造方法を、従来例２として図１０を参照しながら説明する。図１０は、特許文献２の貼り合わせウェハの製造方法を示す工程フロー図である。
【００１２】
図１０（ａ）第１のイオン注入工程
まず、単結晶シリコン基板からなるボンド基板１０１を準備し、ボンド基板１０１の少なくともボンド基板第１主表面Ｊ側にシリコン酸化膜からなる表面酸化膜１０２を形成する。表面酸化膜１０２の膜厚は、例えば、２ｎｍ以上、１μｍ以下の値とする。次に、ボンド基板１０１のボンド基板第１主表面Ｊ側を、表面酸化膜１０２の表面をイオン注入面として、例えば水素イオンビームを照射することにより臨界ドーズ量未満の水素イオンを打ち込み、深さ方向のイオン注入プロファイルにおいて予め定められた深さ位置に濃度ピークを有する第１イオン注入層１０３を形成する。第１イオン注入層１０３は、図１０（ａ）に示すように、ボンド基板第１主表面Ｊから一定の深さ位置に形成される。水素イオンのイオン注入のドーズ量は、臨界ドーズ量に比べて適度に低いレベルに留める。
【００１３】
図１０（ｂ）付加機能層堆積工程
ボンド基板１０１の表面酸化膜１０２上に、６００℃以上の温度のＣＶＤ法で付加機能層１０４を１００〜１０００ｎｍ程度の膜厚で堆積させる。
【００１４】
図１０（ｃ）第２のイオン注入工程
付加機能層１０４の表面から第１のイオン注入工程（ａ）でイオン注入されたのと同じ深さ位置（すなわち、第１イオン注入層１０３の形成位置）となるように、また第１のイオン注入工程（図１０（ａ））でイオン注入されたドーズ量と合わせて臨界ドーズ量以上となるドーズ量のイオンを打ち込むことにより、第１イオン注入層１０３を第２イオン注入層１０３´に変化させる。第１のイオン注入工程（ａ）での第１イオン注入層１０３へのイオン注入のドーズ量と第２のイオン注入工程（ｃ）での第２イオン注入層１０３´へのイオン注入のドーズ量との和が、臨界ドーズ量を超えると、第１イオン注入層１０３は、剥離可能な第２イオン注入層１０３´に変化する。
【００１５】
図１０（ｄ）平坦化研磨工程
付加機能層１０４の表面は面粗さが粗いため、そのままではベース基板１０５（図１０（ｅ）参照）と貼り合わせることが困難であるので、ＣＭＰ研磨により、付加機能層１０４の表面の平坦化を行ない、後段の貼り合わせ工程図１０（ｅ）において貼り合わせ面となる研磨面を有する付加機能層１０４´とする。研磨代は、２０〜２００ｎｍ程度である。付加機能層１０４の平坦化研磨により、研磨面を有する付加機能層１０４´の研磨面のボンド基板第１主表面Ｊに対する面傾きが生じ、研磨面を有する付加機能層１０４´の膜厚不均一が発生することがある。図１０（ｄ）は、このような研磨面を有する付加機能層１０４´の膜厚不均一が発生した状態を例示している。
【００１６】
図１０（ｅ）貼り合わせ工程
単結晶シリコン基板からなるベース基板１０５を準備する。次に、ベース基板１０５の少なくとも貼り合わせ面（以下、ベース基板第１主表面という）Ｋにシリコン酸化膜からなる表面酸化膜１０６を形成する。このようにして準備された表面酸化膜１０６付きのベース基板１０５を、ベース基板第１主表面Ｋ側で、イオン注入されたボンド基板１０１上の研磨面を有する付加機能層１０４´と室温で貼り合わせる。
【００１７】
図１０（ｆ）剥離工程
貼り合わせ工程図１０（ｅ）で貼り合わせられた積層体を例えば４００〜６００℃の低温にて熱処理することにより、ボンド基板１０１は、第２イオン注入層１０３´の概ね濃度ピーク位置において剥離し、ベース基板１０５側に残留した部分がＳＯＩ層１０１´となる。剥離位置は、第１のイオン注入工程（ａ）で第１イオン注入層１０３として決定されるので、その後の付加機能層１０４の堆積や平坦化研磨による膜厚不均一には影響されない。図１０（ｆ）では、研磨面を有する付加機能層１０４´は膜厚不均一であるが、ボンド基板１０１が第２イオン注入層１０３´で剥離されたために、ＳＯＩ層１０１´は膜厚が均一となっている状態を例示している。
【００１８】
以上説明したように、図１０に示した従来例２に係る貼り合わせウェハの製造方法によれば、研磨面を有する付加機能層１０４´の膜厚不均一のいかんにかかわらず、イオン注入剥離によって得られるＳＯＩ層の膜厚を均一にすることができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特表２００５−５３２６７９号公報
【特許文献２】特開２００６−００５１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記特許文献１に記載のＲＦ集積回路用のウェハでは、基板自体がポリシリコン又は多結晶の材料を用いており、一般的なシリコン単結晶を用いた基板ではなく特殊な基板であり、単結晶に精錬しなくても良い分安くなりそうであるが、逆に数が増やせず高価な基板になる。当然、基板全体にソリやゆがみなどの歪を有しており、その基板の歪をある程度補正する方法として追加層がその裏面に設けられているが、完全に基板の歪を解消できるような手法ではない。
【００２１】
このような特殊で歪んだ基板では、例えば厚さが０．１μｍ前後の現時点では最先端でないゲート電極を形成することすら困難で、微細でない太陽電池やディスクリート半導体の実現は出来ても、ＲＦの集積回路用のウェハとして使用することは困難であった。また、ＲＦの集積回路を動作させるには、デバイスにまつわる浮遊容量成分や抵抗損失成分を下げる必要があるが、図９に示した構造において浮遊容量を下げるためには従来どおりの手法として埋込み酸化膜層９２４の厚さを更に厚くする手法しか存在せず、例えば１μｍ以上の厚い酸化膜を１０００℃のウエット酸化して形成するのには数時間前後の酸化時間が必要で、プロセスに必要な処理時間が長くなり極めて高価なデバイスとなってしまっていた。ましてや、３μｍや５μｍの酸化膜を形成することは数十時間の酸化時間が必要で、大幅なコストアップに繋がり現実的でない。
【００２２】
また、上記特許文献２に記載の貼り合わせウェハの製造方法では、ゲッタリングなどを目的とした付加機能層は１μｍ程度と薄く、たとえこの領域上に受動素子を形成したとしても、前述したＱ値は低いままで、高周波性能を改善することは出来なかった。
【００２３】
以上、図９及び図１０に示した特許文献１及び特許文献２に記載されているウェハ構造又は製造方法では、受動素子又は受動素子と能動素子を一体形成した優れた高周波の集積回路を形成することは極めて困難で、基板との間の浮遊容量が少なく高いＱ値を有する受動素子や集積回路を形成できるウェハ構造とその製造方法が強く必要とされていた。
【００２４】
従って、従来の２〜３μｍ以上の厚い酸化膜を有する半導体基板を用いた高周波半導体装置を製造するには、高圧酸化等を除くと、通常の酸化方法では２〜３μｍ以上の厚い酸化膜を形成するのに、３０時間前後の時間がかかってしまい、プロセスが非常に長く、コストアップになってしまうという問題があった。
【００２５】
本発明は、上記問題点に鑑みてなされたものであって、数ギガヘルツ（ＧＨｚ）という高い周波数においても、処理する信号が隣接する他の回路ブロックへの回り込むことや相互の信号干渉が少なくて安定な動作が可能で、受動素子の高周波帯域での電力損失も少なくて低消費電力動作も可能で、しかも、短時間のプロセスで、２〜３μｍ以上の厚い酸化膜を有する半導体基板を用いた高周波半導体装置と同等に高周波的に優れた高周波半導体装置及びその高周波半導体装置を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記目的を達成するために、本発明は、半導体基板の主面側において受動素子領域に受動素子が形成された高周波半導体装置であって、前記半導体基板の主面に、第１の絶縁膜とポリシリコン層と第２の絶縁膜とが連続的に積層された３層構造を有するものであることを特徴とする高周波半導体装置を提供する。
【００２７】
また本発明は、半導体基板の主面側において受動素子領域に受動素子を形成する工程を含む高周波半導体装置の製造方法であって、前記受動素子を形成する工程の前に、前記半導体基板の主面に、第１の絶縁膜と、ポリシリコン層と、第２の絶縁膜とを連続的に積層して３層構造を形成する工程を含むことを特徴とする高周波半導体装置の製造方法を提供する。
【００２８】
このように、本発明は、従来の２〜３μｍ以上の厚い酸化膜に替えて、第１の絶縁膜とポリシリコン層と第２の絶縁膜が積層された３層構造上に、受動素子が形成された高周波半導体装置であるため、従来の厚い酸化膜上に受動素子が形成された高周波半導体装置と同等に、高周波的なアイソレーション特性を確保できる上に、従来の２〜３μｍ以上といった厚い酸化膜を形成するよりもプロセス時間を大幅に短縮でき、コストダウンを計ることができる。
【００２９】
またこのように本発明は、３層構造とすることで、ポリシリコンの堆積スピードが高速であるため、プロセス時間を気にすることなく、ポリシリコン層を例えば厚さ１μｍよりも厚く堆積した高周波半導体装置を製造でき、抵抗率を１ｋΩ・ｃｍ以上に設定したものを製造すれば、キャリアーのライフタイムは短く、しかもポリシリコン層の上下に位置する第１、第２の絶縁膜の効果で電気的絶縁性も確保されるので、通常３〜５程度の受動素子のＱ値は１０以上の値を簡単に確保でき優れた高周波半導体装置を実現できる。
【００３０】
更にポリシリコン層の厚さを５μｍよりも厚く堆積すれば更に受動素子のＱ値を高くできる。このことは、ポリシリコン層の厚さが５μｍという物理的に距離が離れることによる受動素子間の浮遊容量成分が減少すると共に抵抗損失も減ったことを意味し、より高い周波数での動作が可能となる。
【００３１】
そして本発明において、前記半導体基板の主面において前記受動素子領域とは別の領域である能動素子領域に、トランジスタが形成されたものであることが好ましく、製造方法においては、前記３層構造を形成する工程の後に、前記受動素子領域とは別の領域である能動素子領域に、トランジスタを形成する工程をさらに含むことができる。
【００３２】
このように、能動素子領域にトランジスタが形成されたものとすることにより、受動素子のＱ値を高くできるだけでなく、例えば１０Ω・ｃｍ〜１００Ω・ｃｍ程度の半導体基板であっても、能動素子とＱ値の高い受動素子で構成される回路が同一基板上に集積化できる高周波半導体装置を実現できる。
【００３３】
本発明において、前記３層構造は、前記半導体基板の主面の全面に形成されたものであることが好ましく、この場合、前記受動素子領域に隣接した能動素子領域をさらに有し、前記３層構造上の前記受動素子領域に受動素子酸化膜を有し、該受動素子酸化膜上に受動素子が形成されているものであり、前記３層構造上の前記能動素子領域にシリコン半導体層を有し、該シリコン半導体層にトランジスタが形成されたものであることが好ましい。
【００３４】
さらに、本発明の製造方法においては、前記３層構造を形成する工程において、前記３層構造を前記半導体基板の主面の全面に形成し、さらに、前記３層構造上に第２の半導体基板を貼り合せてシリコン半導体層を形成する工程と、該シリコン半導体層の能動素子領域にトランジスタを形成する工程と、前記３層構造上において前記能動素子領域に隣接した前記受動素子領域に受動素子酸化膜を形成する工程とを含み、前記受動素子を形成する工程において、前記受動素子酸化膜上に受動素子を形成することが好ましい。
【００３５】
このように、半導体基板の主面の全面に３層構造を有し、３層構造の受動素子領域に受動素子酸化膜及び受動素子、３層構造の能動素子領域にシリコン半導体層及びトランジスタが形成された高周波半導体装置という構成とすることにより、半導体基板の抵抗率が最初から高くなくても、すなわち例えば１０Ω・ｃｍ〜１００Ω・ｃｍ程度の半導体基板であっても、受動素子のＱ値が高いものとなる。また、シリコン半導体層のトランジスタの高周波性能も浮遊容量が小さくなり高周波性能が著しく改善すると共に、前述したようにＱ値の高い受動素子とで構成される回路が同一基板上に集積化された優れた高周波半導体装置を実現できる。
【００３６】
また、シリコン半導体層を形成する際、３層構造上に第２の半導体基板を貼り合せてシリコン半導体層を形成するため、シリコン半導体層の厚さをより薄くより均一性良く安定して形成することができる。このシリコン半導体層の厚さを薄くできるということはシリコン半導体層の不純物濃度を制御すれば活性領域以外が完全に空乏化した能動素子を形成できることを意味し、より高周波性能を改善した高周波半導体装置の製造方法を提供できる。
【００３７】
そして本発明の高周波半導体装置においては、前記ポリシリコン層の厚みは、１μｍよりも厚いものであることが好ましく、本発明の製造方法において、前記ポリシリコン層を、１μｍよりも厚い厚さで形成することが好ましい。
【００３８】
例えば５μｍの厚さであっても、また極端には２０μｍ以上という厚さであっても、通常のシリコンのエピタキシャル成長で使われる装置を使用すれば第１の絶縁膜上に簡単且つ短時間でポリシリコンを堆積でき、短時間でポリシリコン層を形成できるため、コストを抑えた品質のよい高周波半導体装置となる。さらに、ポリシリコン層の上下に位置する絶縁膜の効果で電気的絶縁性も確保された状態で、ポリシリコン層の厚さが１μｍよりも厚いものは、３層構造も厚いものとなるため、半導体基板と受動素子間の距離が物理的に縦方向に大きく離れることにより受動素子間の浮遊容量成分を大幅に減ぜられ、且つ高周波の抵抗損失成分も同じく大幅に減らせられ、受動素子及び集積回路をより高い周波数で動作させることが可能な高周波半導体装置となる。
【００３９】
また、本発明の製造方法において、３層構造を半導体基板主面の全面に形成する場合、前記シリコン半導体層を形成する工程において、前記第２の半導体基板として、該第２の半導体基板の表面に第３の絶縁膜を有するものを使用し、前記３層構造と前記第３の絶縁膜とを貼り合せることでシリコン半導体層を形成することができる。
【００４０】
このように、３層構造を半導体基板主面の全面に形成した後、表面に第３の絶縁膜を有する第２の半導体基板の第３の絶縁膜と、３層構造の第２絶縁膜とを貼り合せることでシリコン半導体層を形成することにより、ポリシリコン層上に第２の絶縁膜と第３の絶縁膜とシリコン半導体層を形成でき、第２の絶縁膜と第３の絶縁膜の合計した厚さが受動素子の浮遊容量の低減に寄与するため、よりＱ値の高い受動素子を実現できる高周波半導体装置の製造方法を提供できる。
【００４１】
さらに、本発明の別形態の製造方法としては、前記３層構造を形成する工程において、前記半導体基板の主面の全面に、第１の絶縁膜と、ポリシリコン層とを連続的に積層し、表面に第２の絶縁膜が形成された第２の半導体基板を用意し、前記ポリシリコン層と前記第２の絶縁膜とを貼り合せることにより、前記３層構造を形成するとともに、該３層構造上にシリコン半導体層が形成され、さらに、該シリコン半導体層の能動素子領域にトランジスタを形成する工程と、前記３層構造上において前記能動素子領域に隣接した前記受動素子領域に受動素子酸化膜を形成する工程とを含み、前記受動素子を形成する工程において、前記受動素子酸化膜上に受動素子を形成することで、本発明の高周波半導体装置を得ることができる。
【００４２】
このように、第２の半導体基板に形成された第２の絶縁膜と半導体基板の主面の表層全面に形成されたポリシリコン層とを貼り合せることにより、３層構造を形成する工程と、シリコン半導体層を形成する工程を同時に行うことができる。さらに、受動素子領域に受動素子酸化膜を形成してから受動素子を形成し、能動素子領域のシリコン半導体層にトランジスタを形成することにより、シリコン半導体層の厚さをより薄くより均一性良く安定に形成することができる。このシリコン半導体層の厚さを薄くできるということは前述したように、より高周波性能を改善した高周波半導体装置の製造方法を提供できる。
【００４３】
また本発明は、前記受動素子領域に受動素子酸化膜を形成する工程において、前記受動素子領域の前記シリコン半導体層を酸化することで、前記受動素子領域に受動素子酸化膜を形成することができる。
【００４４】
このように、シリコン半導体層を酸化することで受動素子酸化膜を形成することにより、受動素子は受動素子酸化膜の厚さの効果分により更に受動素子の浮遊容量が低減できＱ値の高い受動素子と能動素子で構成される回路が同一基板上に集積化された優れた高周波半導体装置の製造方法を提供できる。
【００４５】
一方、本発明は、前記受動素子領域に受動素子酸化膜を形成する工程において、前記受動素子領域の前記シリコン半導体層をエッチングすることで前記受動素子領域の前記シリコン半導体層を除去し、前記受動素子領域に受動素子酸化膜を堆積させることができる。
【００４６】
このように、エッチングにより受動素子領域にあるシリコン半導体層を除去し、受動素子領域に受動素子酸化膜を堆積させることで、例えば１０００℃の長時間の酸化プロセスを必要とせず、エッチングと受動素子酸化膜の堆積という工程フローが簡略化された高周波半導体装置の製造方法を提供することができる。
【発明の効果】
【００４７】
以上のように、本発明によれば、２〜３μｍ以上の厚い酸化膜を有する半導体基板を用いた高周波半導体装置と同等かそれ以上に高周波的に優れ、また、プロセス時間とコストを抑えた高周波半導体装置とその高周波半導体装置を製造する方法を提供することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態１の高周波半導体装置を示す断面図である。
【図２】図１に示す本発明の高周波半導体装置（実施形態１）の製造方法を示す工程フロー図である（実施形態２）。
【図３】本発明の実施形態３の高周波半導体装置を示す断面図である。
【図４】図３に示す本発明の高周波半導体装置（実施形態３）の製造方法を示す工程フロー図である（実施形態４）。
【図５】図３に示す本発明の高周波半導体装置（実施形態３）の図４とは別形態の製造方法を示す工程フロー図である（実施形態５）。
【図６】本発明の実施形態６の高周波半導体装置を示す断面図である。
【図７】図６に示す本発明の高周波半導体装置（実施形態６）の製造方法を示す工程フロー図である（実施形態７）。
【図８】図６に示す本発明の高周波半導体装置（実施形態６）の図７とは別形態の製造方法を示す工程フロー図である（実施形態８）。
【図９】従来例１のＲＦ集積回路用のウェハの断面図である。
【図１０】従来例２の貼り合わせウェハの製造方法を示す工程フロー図である。
【図１１】本発明の３層構造についてシュミレーションを行った時の構造を示す断面図である。
【発明を実施するための形態】
【００４９】
上記のように、２〜３μｍ以上の厚い酸化膜を有する半導体基板を用いた高周波半導体装置では、高圧酸化等を除くと、通常の酸化方法では２〜３μｍ以上の厚い酸化膜を形成するには、３０時間前後の時間がかかってしまい、プロセスが非常に長く、コストアップになってしまうという問題があった。
【００５０】
そこで、本発明者が鋭意研究した結果、従来の厚い酸化膜を有する半導体基板を用いた高周波半導体装置において、厚い酸化膜を第１の絶縁膜とポリシリコン層と第２の絶縁膜とが連続的に積層された３層構造に置換することで、ポリシリコンの堆積スピードを利用して短時間に３層構造を形成することができ、且つ、厚い酸化膜を有する高周波半導体装置と同等な品質を確保できることに想到し、本発明を完成させた。
【００５１】
以下、本発明の各実施形態について図面を参照しながらより詳細に説明するが、本発明はこれらに限定されるものではない。
なお、以下の説明において、共通する構成要素については同一の符号を付して示す。
【００５２】
（実施形態１）
まず、本発明の実施形態１の高周波半導体装置について図１を参照する。
本発明の高周波半導体装置１００は、半導体基板（ベース基板）１に受動素子領域９と受動素子領域９とは別の領域にある能動素子領域５を有する。半導体基板１は、１０Ω・ｃｍ〜１００Ω・ｃｍ程度の半導体基板を用いることができ、また、シリコン単結晶基板を用いることができる。
【００５３】
受動素子領域９においては、第１の絶縁膜６１とポリシリコン層７と第２の絶縁膜６２とが積層された３層構造を有する。
第１の絶縁膜６１と第２の絶縁膜６２の厚さは例えば０．１μｍ以上であり、ＣＶＤ法等の方法により堆積又は熱酸化によって形成されたものである。
また、ポリシリコン層７の抵抗率は７５０Ω・ｃｍ以上、望ましくは抵抗率として１ｋΩ・ｃｍ以上あれば、受動素子の浮遊容量成分の低減に大きな効果が出る。ポリシリコン層７の厚さは１μｍより厚ければ良く、厚ければ厚いほど同じく受動素子の浮遊容量低減に大きな効果が出て、Ｑ値（Ｑ−ｆａｃｔｏｒ）が高くなりより高い高周波での受動素子の動作を実現できるものとなる。また、ポリシリコン層７の形成方法については、シリコンプロセスで一般的に使用されているエピタキシャル装置であれば極めて高速に、例えば毎分数μｍもの早いスピードで堆積できるが、ポリシリコン専用の堆積装置であっても良い。
【００５４】
また、受動素子領域９の第２の絶縁膜６２の上部には、２つの電極４とその間に層間絶縁膜８が形成されており、２つの電極４には第１端子Ｔ１と第２端子Ｔ２が接続された、いわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタが形成されている。尚、実施形態１では、受動素子としてＭＩＭキャパシタを例に説明をしたが、受動素子としては抵抗やインダクターなどの他の受動素子であっても良いし、複数の受動素子が受動素子領域９に形成されていても何ら問題は無い。
【００５５】
能動素子領域５においては、半導体基板１に拡散層２を有し、その上にゲート酸化膜３と３つの電極４を有し、３つの電極４にそれぞれソースＳ、ドレインＤ、ゲートＧが接続されたＭＯＳトランジスタが形成されている。
尚、トランジスタとしてはＭＯＳトランジスタを例にとり説明をしたが、もちろんバイポーラトランジスタや他の形式の能動素子であっても良く、多数の能動素子が能動素子領域５に形成されていても問題はない。
【００５６】
実施形態１の高周波半導体装置において、２〜３μｍといった厚い酸化膜ではなく、３層構造を有することで、受動素子の浮遊容量成分が減少し、Ｑ値が高くなりより高い高周波での受動素子の動作を実現できる。このことは、受動素子間の分離特性（アイソレーション特性）も改善されることを意味し、受動素子間の相互作用が著しく低減するので、相互作用や高周波領域での利得低下が少なく、回路設計通りの優れた高周波半導体装置を実現できる。また、ポリシリコン層７の堆積スピードは極めて早いので、プロセス処理時間も短くてなり安価な高周波半導体装置を実現できる。
【００５７】
（実施形態２）
次に、図２を参照しながら、実施形態２として、本発明の実施形態１の高周波半導体装置を製造する方法について説明する。
まず、工程（２ａ）において、受動素子領域９と、それとは別の領域にある能動素子領域５とを有する半導体基板１を用意する。この半導体基板１は、例えばシリコン単結晶基板や、１０Ω・ｃｍ〜１００Ω・ｃｍ程度の半導体基板を使用できる。
【００５８】
工程（２ｂ）において、受動素子領域９の半導体基板１上に第１の絶縁膜６１を形成する。この第１の絶縁膜６１は、半導体基板１の主面側全面にＣＶＤ法等の方法により堆積又は熱酸化によって酸化膜を０．１μｍ以上の厚さで形成し、受動素子領域９以外の領域において半導体基板１に形成された酸化膜をフォトリソグラフィを利用して除去することにより形成することができる。
【００５９】
工程（２ｃ）において、受動素子領域９の第１の絶縁膜６１上にポリシリコン層７を形成する。このポリシリコン層７は、半導体基板１の主面側から、ポリシリコンをＣＶＤ法により全面に堆積させ、受動素子領域９以外の領域に形成されたポリシリコン層をフォトリソグラフィを利用して除去することにより形成することができる。
また、形成するポリシリコン層７の厚さは、例えば１μｍより厚く、５μｍもあれば良好だが、ポリシリコンの堆積スピードが数μｍ／分という高速であるため、極端には２０μｍ以上の厚さで形成することもできる。
【００６０】
工程（２ｄ）において、受動素子領域９のポリシリコン層７上に第２の絶縁膜６２を形成する。この第２の絶縁膜６２は、工程（２ｂ）と同様に、半導体基板１の主面側全面にＣＶＤ法等の方法により堆積又は熱酸化によって酸化膜を０．１μｍ以上の厚さで形成し、フォトリソグラフィを利用して受動素子領域９以外の領域に形成された酸化膜を除去することにより形成することができる。
【００６１】
これにより、受動素子領域９にのみ、第１の絶縁膜６１、ポリシリコン層７、第２の絶縁膜６２が連続的に積層され、３層構造を形成することができる。尚、工程（２ａ）〜（２ｄ）では各層を形成する毎にフォトリソグラフィ工程を行っているが、全面に３層を積層形成した後に、受動素子領域９以外の領域に形成された３層構造を上から一層ずつフォトリソグラフィ工程によりエッチングして除去することもできる。
【００６２】
次に工程（２ｅ）において、受動素子領域９の第２の絶縁膜６２上にＭＩＭキャパシタと、能動素子領域５の半導体基板１上にＭＯＳトランジスタを形成し、本発明の図１に示す高周波半導体装置が製造される。
【００６３】
このような高周波半導体装置の製造方法であれば、工程（２ｃ）においてポリシリコン層７を形成する際、通常のシリコンのエピタキシャル成長で使われる装置を使用すれば第１の絶縁膜上に簡単且つ短時間でポリシリコン堆積できる。従って、従来の厚い酸化膜を有する高周波半導体装置（従来）と、厚い酸化膜と同じ厚さの３層構造を有する高周波半導体装置（本発明）とは同等に優れた品質のものを得ることができるため、本発明の方が短時間で３層構造を形成できるため、コストを抑えた高品質な高周波半導体装置となる。
【００６４】
（実施形態３）
次に、本発明の実施形態３の高周波半導体装置について図３を参照しながら説明する。
本発明の高周波半導体装置３００は、半導体基板１に受動素子領域９と受動素子領域９に隣接する能動素子領域５を有する。半導体基板１の主面側の全面には、第１の絶縁膜６１とポリシリコン層７と第２の絶縁膜６２が積層された３層構造いわゆるサンドイッチ構造がある。半導体基板１、第１の絶縁膜６１、ポリシリコン層７、第２の絶縁膜６２は、実施形態１と同様な厚さ及び性質のものである。
【００６５】
受動素子領域９においては、３層構造の第２の絶縁膜６２上に受動素子酸化膜（フィールド酸化膜）６４を有し、該受動素子酸化膜６４に２つの電極４とその間に層間絶縁膜８が形成されており、２つの電極４には第１端子Ｔ１と第２端子Ｔ２が接続されたＭＩＭキャパシタが形成されている。
【００６６】
能動素子領域５においては、３層構造の第２の絶縁膜６２上にシリコン半導体層１０を有する。このシリコン半導体層１０は、例えば、０．１〜０．５μｍの厚さであり、貼り合せ等の方法で作られている。そして、シリコン半導体層１０には拡散層２とゲート酸化膜３と３つの電極４を有し、３つの電極４にそれぞれソースＳ、ドレインＤ、ゲートＧが接続されたＭＯＳトランジスタが形成されている。
【００６７】
実施形態３の高周波半導体装置であれば、受動素子領域９において、受動素子酸化膜６４の上部にＭＩＭキャパシタが位置しているので浮遊容量が更に減少し、Ｑ値が高くなりより高周波での受動素子の動作を実現できる。また、能動素子領域５において、３層構造上のシリコン半導体層１０にトランジスタが形成されているので、受動素子だけでなく能動素子の浮遊容量も減少して、トランジスタの高周波特性も劇的に改善されて良くなる。また本発明によれば、受動素子間だけでなく、能動素子間及び能動素子と受動素子間の分離特性（アイソレーション特性）も改善されるので、それぞれの相互作用が著しく低減でき、高周波での利得低下が少なく、回路設計通りの特性を実現できる。
以上説明したように、図３に示した本発明の実施形態３によれば、これら受動素子と能動素子の両方の高周波特性が改善され、優れた高周波半導体装置を実現できる。
【００６８】
（実施形態４）
図４を参照しながら、本発明の実施形態３の高周波半導体装置の製造方法について説明する。
まず工程（４ａ）において、受動素子領域９と受動素子領域９に隣接する能動素子領域５を有する半導体基板１の全面に、第１の絶縁膜６１を形成する。第１の絶縁膜６１は、熱酸化により０．１〜１μｍの厚さで形成される。
工程（４ｂ）において、第１の絶縁膜６１上にポリシリコン層７を形成する。ポリシリコン層７は、ポリシリコンをＣＶＤ法により全面に例えば５μｍ以上の厚さで堆積させ、数μｍの厚さを表面研磨して平坦化することで形成される。
工程（４ｃ）において、ポリシリコン層７上に第２の絶縁膜６２を形成する。第２の絶縁膜６２は、工程（４ａ）と同様に、熱酸化により０．１〜１μｍの厚さで形成される。
これにより、半導体基板の主面の全面に、第１の絶縁膜６１、ポリシリコン層７、第２の絶縁膜６２が連続的に積層され、３層構造を形成することができる。
尚、工程（４ａ）、工程（４ｃ）で形成した絶縁膜（酸化膜）は熱酸化の代わりにＣＶＤ法による堆積により形成されてもよい。
【００６９】
次に、工程（４ｄ）において、第２の半導体基板（ボンド基板）１１に水素イオン注入層１２を形成し、３層構造が形成された半導体基板（ベース基板）１の第２の絶縁膜側と、第２の半導体基板１１の水素イオン注入層側とを貼り合わせる。このとき、第２の半導体基板１１は、シリコン単結晶基板を使用することができる。
工程（４ｅ）において、第２の半導体基板１１を水素イオン注入層１２で剥離し、この剥離面をタッチポリッシュ等により平坦化することで、シリコン半導体層１０を形成する。
【００７０】
工程（４ｆ）において、受動素子領域９に受動素子酸化膜（フィールド酸化膜）６４を形成する。この受動素子酸化膜（フィールド酸化膜）６４は、まず、シリコン半導体層１０の全面に窒化膜を形成し、フォトリソグラフィ工程により受動素子領域９のみの窒化膜を除去した後、熱酸化を行うことにより、受動素子領域９のシリコン半導体層１０を受動素子酸化膜６４に変質させることで形成することができる。
【００７１】
工程（４ｇ）において、受動素子領域９の受動素子酸化膜６４上にＭＩＭキャパシタと、能動素子領域５のシリコン半導体層１０上にＭＯＳトランジスタを形成する。これにより、本発明の実施形態３に記載の高周波半導体装置が製造される。
【００７２】
このような高周波半導体装置の製造方法であれば、受動素子は受動素子酸化膜６４の厚さの効果分により更に受動素子の浮遊容量を低減できるため、Ｑ値の高い受動素子と能動素子で構成される回路が同一基板上に集積化された優れた高周波半導体装置を製造することができる。
【００７３】
（実施形態５）
図５を参照しながら、本発明の実施形態３に示す高周波半導体装置の実施形態４とは別形態の製造方法について説明する。
工程（５ａ）〜工程（５ｃ）までは、工程（４ａ）〜工程（４ｃ）の方法と同様の方法により、半導体基板１の主面の全面に、第１の絶縁膜６１、ポリシリコン層７、第２の絶縁膜６２が連続的に積層された３層構造を形成することができる。
【００７４】
次に、工程（５ｄ）において、第２の半導体基板１１の表面に、第３の絶縁膜６３を熱酸化により形成し、該第３の絶縁膜６３を通してイオン注入を行うことで水素イオン注入層１２を形成し、３層構造が形成された半導体基板１の第２の絶縁膜と、第２の半導体基板１１の第３の絶縁膜とを貼り合わせ、第３の絶縁膜を第２の絶縁膜に一体化させる。第２の半導体基板１１は、シリコン単結晶基板を使用することができる。
工程（５ｅ）において、第２の半導体基板１１を水素イオン注入層１２で剥離し、この剥離面をタッチポリッシュ等により平坦化することで、シリコン半導体層１０を形成する。
【００７５】
工程（５ｆ）、工程（５ｇ）は、前述の工程（４ｆ）、工程（４ｇ）の方法と同様の方法により、受動素子酸化膜６４を形成し、受動素子領域９の受動素子酸化膜６４上にＭＩＭキャパシタと、能動素子領域５のシリコン半導体層１０上にＭＯＳトランジスタを形成することができる。これにより、本発明の実施形態３に記載の高周波半導体装置が製造される。
【００７６】
このような高周波半導体装置の製造方法であれば、３層構造上に第２の半導体基板１１を貼り合せてシリコン半導体層１０を形成するため、ポリシリコン層上に第２の絶縁膜と第３の絶縁膜とが積層し、それらの合計した厚さが受動素子の浮遊容量の低減に寄与し、さらに、受動素子酸化膜６４上に受動素子を形成するため、受動素子酸化膜６４の厚さ分、よりＱ値の高い受動素子を実現できる高周波半導体装置を製造することができる。
【００７７】
尚、上記実施形態５において、第２の絶縁膜６２を形成する工程（５ｃ）を行わずに、実施形態３に記載の高周波半導体装置を製造することもできる。すなわち、半導体基板１の主面の全面に、第１の絶縁膜６１、ポリシリコン層７を積層させ、工程（５ｃ）を行わず、熱酸化により表面に第２の絶縁膜となる絶縁膜６３が形成され且つイオン注入により水素イオン注入層１２が形成された第２の半導体基板１１の第２の絶縁膜と、ポリシリコン層７とを貼り合わせることで、３層構造を形成し、水素イオン注入層１２で剥離して剥離面をタッチポリッシュ等により平坦化することでシリコン半導体層１０を形成するという方法を取ることもできる。
【００７８】
（実施形態６）
本発明の実施形態６の高周波半導体装置について、図６を参照しながら説明する。
本発明の高周波半導体装置６００は、半導体基板１に受動素子領域９と受動素子領域９に隣接する能動素子領域５を有する。半導体基板１の主面側の全面には、第１の絶縁膜６１とポリシリコン層７と第２の絶縁膜６２が積層された３層構造いわゆるサンドイッチ構造がある。半導体基板１、第１の絶縁膜６１、ポリシリコン層７、第２の絶縁膜６２は、実施形態１と同様な厚さ及び性質のものである。
【００７９】
受動素子領域９においては、３層構造の第２の絶縁膜６２上にＣＶＤ法により形成された受動素子酸化膜（埋め込みフィールド酸化膜）６５を有し、該受動素子酸化膜に２つの電極４とその間に層間絶縁膜８が形成されており、２つの電極４には第１端子Ｔ１と第２端子Ｔ２が接続されたＭＩＭキャパシタが形成されている。
【００８０】
能動素子領域５においては、３層構造の第２の絶縁膜６２上にシリコン半導体層１０を有する。このシリコン半導体層１０は、例えば、０．１〜０．５μｍの厚さであり、貼り合せ等の方法で作られている。そして、シリコン半導体層１０には拡散層２とゲート酸化膜３と３つの電極４を有し、３つの電極４にそれぞれソースＳ、ドレインＤ、ゲートＧが接続されたＭＯＳトランジスタが形成されている。
【００８１】
本発明の高周波半導体装置６００は、受動素子領域９の３層構造上にＣＶＤ酸化膜６５、その上に受動素子が位置しているので、浮遊容量が更に減少し、Ｑ値が高くなりより高周波での受動素子の動作を実現できる。また、能動素子であるトランジスタが、３層構造上のシリコン半導体層１０に形成されていることで、受動素子だけでなく能動素子の浮遊容量も減少して、トランジスタの高周波特性も劇的に改善されて良くなる。また本発明によれば、受動素子間だけでなく、能動素子間及び能動素子と受動素子間の分離特性（アイソレーション特性）も改善されるので、それぞれの相互作用が著しく低減でき、高周波での利得低下が少なく、回路設計通りの特性を実現できる。
【００８２】
（実施形態７）
図７を参照しながら、本発明の実施形態６の高周波半導体装置を製造する方法について説明する。
工程（７ａ）〜工程（７ｅ）までは、図５の工程（５ａ）〜工程（５ｅ）の方法と同様の方法により、半導体基板１の主面の全面に、第１の絶縁膜６１、ポリシリコン層７、第２の絶縁膜６２が連続的に積層された３層構造、及び、該３層構造上に第３の絶縁膜６３、シリコン半導体層１０が積層された構造を形成することができる。
【００８３】
次に、工程（７ｆ）において、受動素子領域９に受動素子酸化膜（埋め込みフィールド酸化膜）６５を形成する。受動素子酸化膜（埋め込みフィールド酸化膜）６５は、受動素子領域９に形成されたシリコン半導体層１０のみをフォトリソグラフィ工程により除去し、暴露された受動素子領域９の第３の絶縁膜６３上に、ＣＶＤ法によって酸化膜を形成してドライエッチングや研磨により平坦化を行うことで形成される。ちなみに、図（７ｆ）は、受動素子領域のシリコン半導体層を除去した後、受動素子酸化膜６５を形成前のものを図示した図である。
【００８４】
続いて、工程（７ｇ）において、受動素子領域９の受動素子酸化膜６５上にＭＩＭキャパシタと、能動素子領域５のシリコン半導体層１０上にＭＯＳトランジスタを形成する。これにより、本発明の実施形態６に記載の高周波半導体装置が製造される。
【００８５】
このような高周波半導体装置の製造方法であれば、第２の絶縁膜と第３の絶縁膜の合計した厚さ分と、受動素子酸化膜の厚さ分の効果により、更に受動素子の浮遊容量が低減され、よりＱ値の高い受動素子を有する高周波半導体装置を製造することができる。また、ＣＶＤ法により受動素子酸化膜を形成するため、例えば１０００℃の長時間の酸化プロセスを必要とせず、エッチングと受動素子酸化膜の堆積という簡略化された工程フローとなる。
【００８６】
尚、上記実施形態７において、第２の絶縁膜６２を形成する工程（７ｃ）を行わずに、実施形態６に記載の高周波半導体装置を製造することもできる。すなわち、半導体基板１の主面の全面に、第１の絶縁膜６１、ポリシリコン層７を積層させ、工程（７ｃ）を行わず、熱酸化により表面に第２の絶縁膜となる絶縁膜６３が形成され且つイオン注入により水素イオン注入層１２が形成された第２の半導体基板１１の第２の絶縁膜と、ポリシリコン層７とを貼り合わせることで、３層構造を形成し、水素イオン注入層１２で剥離して剥離面をタッチポリッシュ等により平坦化することでシリコン半導体層１０を形成するという方法を取ることもできる。
【００８７】
（実施形態８）
図８を参照しながら、本発明の実施形態６に示す高周波半導体装置の実施形態７とは別形態の製造方法について説明する。
工程（８ａ）〜工程（８ｅ）までは、工程（４ａ）〜工程（４ｅ）の方法と同様の方法により、半導体基板１の主面の全面に、第１の絶縁膜６１、ポリシリコン層７、第２の絶縁膜６２が連続的に積層された３層構造、及び、該３層構造上にシリコン半導体層１０を形成することができる。
【００８８】
次に、工程（８ｆ）において、受動素子領域９に受動素子酸化膜（埋め込みフィールド酸化膜）６５を形成する。受動素子酸化膜（埋め込みフィールド酸化膜）６５は、受動素子領域９に形成されたシリコン半導体層１０のみをフォトリソグラフィ工程により除去し、暴露された受動素子領域９の第２の絶縁膜６２上に、ＣＶＤ法によって酸化膜を形成してドライエッチングや研磨により平坦化を行うことで形成される。
続いて、工程（８ｇ）においては工程（７ｇ）の方法と同様の方法により、ＭＩＭキャパシタと、ＭＯＳトランジスタを形成する。これにより、本発明の実施形態６に記載の高周波半導体装置が製造される。
【００８９】
このような高周波半導体装置の製造方法であれば、例えば１０００℃の長時間の酸化プロセスを必要とせず、エッチングと受動素子酸化膜の堆積という簡略化された工程フローで、受動素子酸化膜の厚さ分だけＱ値の高い受動素子と能動素子で構成される優れた高周波半導体装置を製造することができる。
【００９０】
以上、本発明の高周波半導体装置及びその製造方法は、携帯電話などの数ＧＨｚの高周波の信号を取り扱い、しかも受動素子だけもしくは、受動素子と能動素子で回路が構成された高周波の集積回路等に用いると、有用でその効果が大きい。
具体的には、受動素子の浮遊容量や抵抗損失分が下がりＱ値が高くなり、より高周波での動作と低消費電力化が可能になると共に、受動素子の相互の影響が小さく異なる信号間の相互干渉も低減された設計通りの信頼性の高い高周波半導体装置とその製造方法を実現、提供できる。
また、従来の高周波半導体装置が有する２〜３μｍ以上の厚い酸化膜に替えて、本発明は３層構造を有する高周波半導体装置であるため、従来の厚い酸化膜上に受動素子が形成されたものと同等に、高周波的なアイソレーション特性を確保できる上に、従来の２〜３μｍ以上といった厚い酸化膜を形成するよりもプロセス時間を大幅に短縮でき、コストダウンを計ることができる。
【実施例】
【００９１】
以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
本発明のＳｉＯ２／ｐｏｌｙ−Ｓｉ／ＳｉＯ２の３層構造が、従来の厚い酸化膜のみの構造と同等の高周波特性を有することを確認するため、市販の高周波回路シミュレータを用いてシミュレーションを行い、アイソレーション特性（高周波の漏れる割合）を計算した。
【００９２】
シミュレーションで想定した構造を図１１を参照して説明する。
厚さ６５０μｍ、抵抗率１０００Ω・ｃｍのシリコン単結晶からなる半導体基板１上に、厚さ０．２μｍのＳｉＯ２からなる第１の絶縁膜６１、厚さ５μｍのポリシリコン層７、厚さ０．２μｍのＳｉＯ２からなる第２の絶縁膜６２が積層され、半導体基板１の裏面側には裏面電極１３を有する構造で、表面電極は５０μｍ角のＡｌの第１ＰＡＤ１４と同じく第２ＰＡＤ１５を５０μｍ離して配置されている。
【００９３】
２つの表面電極、第１ＰＡＤ１４、第２ＰＡＤ１５間で漏れる高周波電力を計算した。いわゆる、２つのＰＡＤ間のＳパラメーターとしてＳ１２（順方向伝送特性）又はＳ２１（逆方向伝送特性）を計算し（この場合Ｓ１２とＳ２１は同じ値になる）、その値をアイソレーション特性とした。
この際、ポリシリコン層７の抵抗率を１０００Ω・ｃｍ、５０００Ω・ｃｍ、１００００Ω・ｃｍと変化させた条件で計算を行った。シミュレーション周波数は、０．１ＧＨｚ〜１０ＧＨｚとした。
【００９４】
その結果、ポリシリコン層７の抵抗率が１０００〜１００００Ω・ｃｍの範囲では、ポリシリコン層７の膜厚が５μｍでも、アイソレーション特性は０．１ＧＨｚで−７０ｄＢ前後と良好な値が維持されることがわかった。
これは、ＳｉＯ２／ｐｏｌｙ−Ｓｉ／ＳｉＯ２の３層構造のポリシリコン層７の膜厚が５μｍ（ＳｉＯ２を含む３層積層構造の膜厚は合計で５．４μｍ）でも、それと同一の膜厚を有する厚い酸化膜と同等レベル以上のアイソレーション特性が得られることがわかった。すなわち、受動部品を形成した場合には高いＱ値が得られることを示している。
【００９５】
また、半導体基板１の抵抗率を１００Ω・ｃｍとして同様のシミュレーションを行った結果、得られたアイソレーション特性は１０００Ω・ｃｍの場合とほとんど変わらなかった。
これは、ＳｉＯ２／ｐｏｌｙ−Ｓｉ／ＳｉＯ２の３層構造のシールド効果が良く効いており、アイソレーション特性が維持され、基板の抵抗率が見えにくくなることを意味している。つまり、価格の高い高抵抗率基板を使わなくてもそれと同等の効果が得ることができる。
【００９６】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【００９７】
１、１０５…半導体基板（ベース基板）、  ２…拡散層、  ３…ゲート酸化膜、
４…電極、  ５…能動素子領域、  ７…ポリシリコン層、  ８…層間絶縁膜、
９…受動素子領域、  １０…シリコン半導体層、
１１、１０１…第２の半導体基板（ボンド基板）、  １２…水素イオン注入層、
１３…裏面電極、  １４…第１ＰＡＤ、  １５…第２ＰＡＤ、
６１…第１の絶縁膜、  ６２…第２の絶縁膜、  ６３…第３の絶縁膜、
６４…受動素子酸化膜（フィールド酸化膜）、
６５…受動素子酸化膜（埋め込みフィールド酸化膜）、
１００、３００、６００…高周波半導体装置、
１０２…表面酸化膜、  １０３…第１イオン注入層、  １０３´…第２イオン注入層、
１０４…付加機能層、  １０４´…研磨面を有する付加機能層、
９２０…ＲＦ基板、  ９２２…ポリシリコンハンドルウェハ、
９２４…埋込み酸化膜層、  ９２６…シリコン層、  ９２８…追加層、
Ｔ１…第１端子、  Ｔ２…第２端子、  Ｓ…ソース、  Ｄ…ドレイン、  Ｇ…ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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