(57)【要約】      （修正有）【課題】ｎ型ＭＯＳＦＥＴを利用した制御回路において、簡単な回路構成によりＯＮ状態を連続的に維持することが可能な構成を実現する。【解決手段】ドレイン及びソースに負荷駆動用の電源及び負荷をそれぞれ接続したｎ型ＭＯＳＦＥＴ２と、前記ｎ型ＭＯＳＦＥＴ２のゲートに制御信号を出力するドライバ回路３と、前記ｎ型ＭＯＳＦＥＴ２のソースに接続されているとともに前記ソースの電位に応じて前記電源の電圧より高い電圧を発生させドライバ回路３に供給するブートストラップ回路４と、所定時間ごとに前記ドライバ回路３に対して前記ｎ型ＭＯＳＦＥＴ２のゲートに出力される制御信号を切断させる指令としてリフレッシュ信号ｒを発する制御部５とを備えた制御回路１を採用する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドレイン及びソースに負荷駆動用の電源及び負荷をそれぞれ接続したｎ型ＭＯＳＦＥＴと、前記ｎ型ＭＯＳＦＥＴのゲートに制御信号を出力するドライバ回路と、前記ｎ型ＭＯＳＦＥＴのソースに接続されているとともに前記ソースの電位に応じて前記電源の電圧より高い電圧を発生させドライバ回路に供給するブートストラップ回路と、所定時間ごとに前記ドライバ回路から前記ｎ型ＭＯＳＦＥＴのゲートに出力される制御信号を切断する処理を行う制御部とを備えていることを特徴とする制御回路。
【請求項２】
前記負荷が内部にソレノイドを有する電磁弁である請求項１記載の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎ型ＭＯＳＦＥＴ及びブートストラップ回路を利用した制御回路に関する。
【背景技術】
【０００２】
従来より、電磁弁の開閉制御等に用いられる制御回路の一つとして、図３に示すようなｎ型ＭＯＳＦＥＴａ２及びブートストラップ回路ａ４を利用した制御回路ａ１が知られている。さらに詳述すると、図３に示す回路は、ドレイン及びソースに負荷駆動用の電源及び負荷をそれぞれ接続したｎ型ＭＯＳＦＥＴａ２と、前記ｎ型ＭＯＳＦＥＴａ２のゲートに制御信号を出力するドライバ回路ａ３と、このドライバ回路ａ３に電源を供給するブートストラップ回路ａ４と、前記ドライバ回路ａ３に対する制御を行う制御部ａ５とを備えたものである。この回路は、ｎ型ＭＯＳＦＥＴａ２のゲートに制御信号として高い正電圧を印加することにより電磁弁ａ９等の負荷に電流を供給可能にするためのものである（例えば、特許文献１を参照）。
【０００３】
ところが、このような制御回路ａ１においてｎ型ＭＯＳＦＥＴａ２のゲートに制御信号として正電圧を継続的に印加すると、ゲート酸化膜やダイオード等を通して流れる漏れ電流によってゲートに印加される正電圧が徐々に低下し、連続的に電磁弁ａ９等の負荷に電流を供給可能な状態（以下、ＯＮ状態と称する）を維持することができないという不具合がある。そのため、この制御回路ａ１は、ＯＮ／ＯＦＦを繰り返すＰＷＭ信号を用いる電磁比例弁の制御には適しているが、ＯＮ状態を連続的に維持する必要がある電磁弁の制御には適していなかった。
【０００４】
一方、電磁弁の開閉制御等に用いられる制御回路の他の一つとして、図４に示すようなｎ型ＭＯＳＦＥＴｂ２及びチャージポンプ回路ｂ４を利用したものが知られている。さらに詳述すると、図４に示す回路は、ドレイン及びソースに負荷駆動用の電源及び負荷をそれぞれ接続したｎ型ＭＯＳＦＥＴｂ２と、前記ｎ型ＭＯＳＦＥＴｂ２のゲートに制御信号を出力するドライバ回路ｂ３と、このドライバ回路ｂ３に制御信号として出力する制御電圧を出力するチャージポンプ回路ｂ４とを備えたものである。この回路も、ｎ型ＭＯＳＦＥＴｂ２のゲートに制御信号として高い正電圧を印加することにより電磁弁ｂ９等の負荷に電流を供給可能にするためのものである（例えば、特許文献２を参照）。
【０００５】
このような制御回路ｂ１は、チャージポンプ回路ｂ４によりｎ型ＭＯＳＦＥＴのゲートに制御信号として印加する高い正電圧を確保できるので、ＯＮ状態を連続的に維持することは可能であり、電磁弁ｂ９の制御に適している。しかし、チャージポンプ回路ｂ４を利用することにより、図３を示しつつ前述した制御回路ａ１と比較して回路構成が複雑となるという別の不具合が存在する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１０５１２号公報
【特許文献２】特許第４４００３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は以上の点に着目し、ｎ型ＭＯＳＦＥＴを利用した制御回路において、簡単な回路構成によりＯＮ状態を連続的に維持することが可能な構成を実現することを目的とする。
【課題を解決するための手段】
【０００８】
以上の課題を解決すべく、本発明に係る制御回路は、以下に述べるような構成を有する。すなわち本発明に係る制御回路は、ドレイン及びソースに負荷駆動用の電源及び負荷をそれぞれ接続したｎ型ＭＯＳＦＥＴと、前記ｎ型ＭＯＳＦＥＴのゲートに制御信号を出力するドライバ回路と、前記ｎ型ＭＯＳＦＥＴのソースに接続されているとともに前記ソースの電位に応じて前記電源の電圧より高い電圧を発生させドライバ回路に供給するブートストラップ回路と、所定時間ごとに前記ドライバ回路から前記ｎ型ＭＯＳＦＥＴのゲートに出力される制御信号を切断する処理を行う制御部とを備えている。
【０００９】
このようなものであれば、制御部によりｎ型ＭＯＳＦＥＴのゲートに出力される制御信号を切断する、すなわち、ｎ型ＭＯＳＦＥＴを一時的にＯＦＦ状態にすることによって、制御信号を切断している時間帯にブートストラップ回路のコンデンサに充電を行い、前記コンデンサの両側の電位差を確保することにより、前記ｎ型ＭＯＳＦＥＴのゲートに制御信号として出力される高い正電圧を確保することができる。従って、従来電磁比例弁等の制御に用いられていたもののようなブートストラップ回路を流用した簡単な回路構成により、ＯＮ状態を連続的に維持することが可能となる。
【００１０】
このような制御回路の好適な実施の形態として、前記負荷が内部にソレノイドを有する電磁弁であるものが挙げられる。このような形態においては、制御信号を切断している時間帯中に、前記ソレノイドのインダクタンス成分によりフライバック電流が流れるので電磁弁の開弁状態を維持できるからである。
【発明の効果】
【００１１】
本発明によれば、ｎ型ＭＯＳＦＥＴを利用した制御回路において、簡単な回路構成によりＯＮ状態を連続的に維持することが可能な構成を実現することができる。また、負荷として電磁弁を接続した場合、所定時間ごとにドライバ回路からｎ型ＭＯＳＦＥＴのゲートに出力される制御信号を切断する処理を行うリフレッシュ制御を終了すると、電磁弁への電力供給が遮断されるので電磁弁は自動的に閉弁することとなり、電磁弁が開弁したまま放置されることによる不具合の発生を防止又は抑制することもできる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る制御回路を示す概略図。
【図２】同実施形態の制御部から出力されるリフレッシュ信号を示す概略図。
【図３】従来の制御回路を示す概略図。
【図４】従来の制御回路を示す概略図。
【発明を実施するための形態】
【００１３】
本発明の一実施形態を図１〜図２を参照しつつ以下に示す。
【００１４】
本実施形態に係る制御回路は、図１に示すように、ドレイン及びソースに負荷駆動用の電源Ｖｐ及び負荷である電磁弁９をそれぞれ接続したｎ型ＭＯＳＦＥＴ２と、前記ｎ型ＭＯＳＦＥＴ２のゲートに制御信号を出力するドライバ回路３と、前記ｎ型ＭＯＳＦＥＴ２のソースに接続されているとともに前記ソースの電位に応じて前記電源の電圧より高い電圧を発生させドライバ回路３に供給するブートストラップ回路４と、所定時間ごとに前記ドライバ回路３に対して前記ｎ型ＭＯＳＦＥＴ２のゲートに出力される制御信号を切断させる指令としてリフレッシュ信号ｒを発する制御部５とを備えている。そして、この制御回路のｎ型ＭＯＳＦＥＴのソースから電流を電磁弁９に向けて流れている場合に電磁弁９が開弁し、その他の場合に電磁弁９が閉弁するように構成されている。また、前記ｎ型ＭＯＳＦＥＴ２のソースにはダイオード８が接続されており、このダイオード８の他方の極は接地されている。
【００１５】
前記ドライバ回路３は、上述したように前記ｎ型ＭＯＳＦＥＴ２のゲートに制御信号として正電圧Ｖｇを出力する。より具体的には、前記ゲートに制御信号として前記負荷駆動用の電源Ｖｐの正電圧と前記ｎ型ＭＯＳＦＥＴ２の閾値電圧Ｖｔｈとの和よりも高い正電圧Ｖｇを印加すると、前記ｎ型ＭＯＳＦＥＴ２のドレインからソースを経て電磁弁９に向けて電流が流れ、電磁弁９が開弁する。
【００１６】
前記ブートストラップ回路４は、上述したように、前記ｎ型ＭＯＳＦＥＴ２のソースに接続されているとともに前記ソースの電位に応じて前記電源Ｖｐの電圧より高い電圧を発生させドライバ回路３に供給するものである。より具体的には、正極側に電源Ｖｔｈが接続されるダイオード７と、このダイオード７の負極側に一方の電極、前記ｎ型ＭＯＳＦＥＴ２のソースに他方の電極が接続されるコンデンサ６とを直列に接続しているとともに、ダイオード７とコンデンサ６との間から分岐し前記ドライバ回路３に正電圧を出力する。また、このブートストラップ回路４は、前記ソースの電位が低い場合にはコンデンサ６に電荷を蓄積し、前記ソースの電位が高くなるにつれて電荷を前記ｎ型ＭＯＳＦＥＴ２のゲートに移す。
【００１７】
ここで、電磁弁９を継続的に開弁させるべく高い正電圧Ｖｇを前記ｎ型ＭＯＳＦＥＴ２のゲートに継続的に印加し続けると、上述したように、前記ｎ型ＭＯＳＦＥＴ２のゲートの電荷がゲート酸化膜を通過すること等に起因する漏れ電流によってゲートに印加される正電圧が徐々に低下する。
【００１８】
しかして本実施形態では、前記制御部５は、前記ｎ型ＭＯＳＦＥＴ２のゲートに印加される正電圧Ｖｇが前記負荷駆動用の電源Ｖｐの正電圧と前記ｎ型ＭＯＳＦＥＴ２の閾値電圧Ｖｔｈとの和よりも低くなる以前のタイミングで、より具体的には前記ｎ型ＭＯＳＦＥＴ２をＯＮ状態とした後第１の所定時間ｔONが経過するごとに、前記ｎ型ＭＯＳＦＥＴ２を前記第１の所定時間ｔ1より短い前記第２の所定時間ｔOFFの間ＯＦＦ状態にする、すなわち前記ｎ型ＭＯＳＦＥＴ２のゲートへの正電圧の印加を中止する指令であるリフレッシュ信号ｒを発する制御を行う。この制御部５はＣＰＵ、メモリ、入出力インタフェース等を内蔵するマイクロコンピュータシステムを用いて形成したものであり、メモリの所定領域に予め内蔵させた制御プログラムをＣＰＵが実行することにより上述した制御を行う。
【００１９】
このような制御を行えば、前記ｎ型ＭＯＳＦＥＴ２がＯＦＦ状態となった時点で前記ｎ型ＭＯＳＦＥＴ２のソースが接地され、前記ブートストラップ回路４のコンデンサ６の正極に負荷駆動電源Ｖｐからの正電圧が印加され、コンデンサ６が充電される。そして、前記ｎ型ＭＯＳＦＥＴ２がＯＦＦ状態となってから前記第２の所定時間ｔ2が経過した時点で再び前記ｎ型ＭＯＳＦＥＴ２がＯＮ状態となり、前記ｎ型ＭＯＳＦＥＴ２のゲートに再び高い正電圧Ｖｇが印加される。
【００２０】
また、前記ｎ型ＭＯＳＦＥＴ２がＯＦＦ状態となっている間は、電磁弁９内部のソレノイドのインダクタンス成分によりダイオード８を通してフライバック電流が流れ、電磁弁９に通電された状態すなわち電磁弁９が開弁している状態を保つことができる。
【００２１】
さらに、前記リフレッシュ制御を終了した後は、上述したように前記ｎ型ＭＯＳＦＥＴ２のゲートの電荷がゲート酸化膜を通過すること等に起因する漏れ電流によってゲートに印加される正電圧Ｖｇが徐々に低下し、前記ｎ型ＭＯＳＦＥＴ２がＯＦＦ状態となって電磁弁９が閉弁する。
【００２２】
ここで、前記第１及び第２の所定時間ｔON、ｔOFFは、コンデンサ６の容量及び前記ソレノイドのインダクタンスにより制御に影響を及ぼさない値にそれぞれ設定している。
【００２３】
また、コンデンサ６の容量は、前記リフレッシュ制御が行われている間は前記ｎ型ＭＯＳＦＥＴ２のゲートに十分高い正電圧を印加可能である程度には大きく、かつ前記リフレッシュ制御の終了後には前記ｎ型ＭＯＳＦＥＴ２のゲートに印加される電圧が前記ｎ型ＭＯＳＦＥＴ２の閾値ゲート電圧を下回るまでの前記リフレッシュ制御の終了からの時間が無駄に長くならない程度には小さくしている。
【００２４】
以上に述べたように、本実施形態によれば、制御部５によりｎ型ＭＯＳＦＥＴ２のゲートに出力される制御信号を切断すべくリフレッシュ信号ｒを発するリフレッシュ制御を行い、前記ゲートに出力される制御信号を切断している時間帯にブートストラップ回路４のコンデンサ６に充電を行い、前記コンデンサ６の両側の電位差を確保することにより、前記ｎ型ＭＯＳＦＥＴ２のゲートに制御信号として出力される高い正電圧Ｖｇを確保することができる。従って、従来電磁比例弁等の制御に用いられていたもののようなブートストラップ回路４を流用した簡単な回路構成により、ＯＮ状態すなわち電磁弁９を開弁させた状態を連続的に維持することが可能となる。その一方で、リフレッシュ制御を終了した後は、前記ｎ型ＭＯＳＦＥＴ２のゲートに制御信号として出力される正電圧Ｖｇが低下して電磁弁９への電力供給が遮断され電磁弁９が自動的に閉弁する。そのため、電磁弁９が開弁したまま放置されることによる不具合の発生を防止又は抑制することもできる。
【００２５】
なお、本発明は以上に述べた実施形態に限らない。
【００２６】
例えば、上述した実施形態では負荷として電磁弁を採用し、この電磁弁の開閉弁の制御に本発明の制御回路を用いるようにしているが、負荷が電磁弁に限られないのはもちろんである。
【００２７】
また、ドライバ回路の構成は任意である。
【００２８】
その他、本発明の趣旨を損ねない範囲で種々に変更してよい。
【符号の説明】
【００２９】
１…制御回路
２…ｎ型ＭＯＳＦＥＴ
３…ドライバ回路
４…ブートストラップ回路
５…制御部
９…負荷（電磁弁）
【図１】
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【図２】
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【図３】
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【図４】
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