(57)【要約】【課題】実施形態は、パッケージに起因する寄生容量の影響を緩和し、特性を向上させることが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、導電性を有するマウント部と、前記マウント部から絶縁された端子と、を有するベースと、前記マウント部に設けられた半導体素子と、を備える。前記半導体素子は、前記マウント部に接する面とは反対側の面上に前記端子と電気的に接続された電極を有する。さらに、前記マウント部と前記端子とは、抵抗を介して電気的に接続される。前記抵抗の抵抗値Ｒは、前記マウント部と前記端子との間の容量値Ｃと、前記半導体素子から出力される電気信号の角周波数ωと、の積ωＣの逆数よりも大きい。【選択図】図１
2014127715.tif 000002
【特許請求の範囲】
【請求項１】
導電性を有するマウント部と、前記マウント部から絶縁された端子と、を有するベースと、
前記マウント部に設けられ、前記マウント部に接する面とは反対側の面上に前記端子と電気的に接続された電極を有する半導体素子と、
前記マウント部と前記端子とを電気的に接続した抵抗と、
を備え、
前記抵抗の抵抗値Ｒは、前記マウント部と前記端子との間の容量値Ｃと、前記半導体素子から出力される電気信号の角周波数ωと、の積ωＣの逆数よりも大きい半導体装置。
【請求項２】
前記マウント部と前記端子との間に、前記抵抗と並列に設けられた双方向ダイオードをさらに備えた請求項１記載の半導体装置。
【請求項３】
前記半導体素子は、前記電極を有する面に平行な方向に電流を流す請求項１または２に記載の半導体装置。
【請求項４】
前記半導体素子は、窒化ガリウム系半導体を含む能動領域を有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体素子は、シリコン基板と、シリコン基板上に設けられた高抵抗層と、を含む請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記半導体素子は、直列接続された電界効果トランジスタである請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
第１面上に電極を有し、前記第１面に平行な方向に電流を流す半導体素子と、
前記電極に電気的に接続された端子と、
前記半導体素子の前記第１面とは反対側の第２面と、前記端子と、の間を接続する抵抗と、
を備えた半導体装置。
【請求項８】
前記第２面と、前記端子と、の間に、前記抵抗と並列に設けられた双方向ダイオードをさらに備えた請求項７記載の半導体装置。
【請求項９】
前記抵抗の抵抗値Ｒは、前記端子と前記第２面との間の容量値Ｃと、前記半導体素子から出力される電気信号の角周波数ωと、の積ωＣの逆数よりも大きい請求項７または８に記載の半導体装置。
【請求項１０】
前記半導体素子は、複数の前記電極を有するトランジスタであり、
前記端子は、前記複数の電極のうちのソース電極に接続される請求項１〜９のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の多くは、半導体素子をパッケージに収容した形態を有する。しかしながら、半導体素子をパッケージに収容すると寄生容量が大きくなり、その特性を劣化させる場合がある。そこで、パッケージ起因の寄生容量の影響を緩和する必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−６４９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、パッケージに起因する寄生容量の影響を緩和し、特性を向上させることが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、導電性を有するマウント部と、前記マウント部から絶縁された端子と、を有するベースと、前記マウント部に設けられた半導体素子と、を備える。前記半導体素子は、前記マウント部に接する面とは反対側の面上に前記端子と電気的に接続された電極を有する。さらに、前記マウント部と前記端子とは、抵抗を介して電気的に接続される。前記抵抗の抵抗値Ｒは、前記マウント部と前記端子との間の容量値Ｃと、前記半導体素子から出力される電気信号の角周波数ωと、の積ωＣの逆数よりも大きい。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を表す模式図である。
【図２】第１比較例に係る半導体装置を表す模式図である。
【図３】第２比較例に係る半導体装置を表す模式図である。
【図４】第１実施形態の変形例に係る半導体素子を表す模式断面図である。
【図５】第２実施形態に係る半導体装置を表す模式図である。
【発明を実施するための形態】
【０００７】
以下に、実施の形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置１を表す模式図である。図１（ａ）は、ベース１０の上に実装された半導体素子２０を表す斜視図である。図１（ｂ）は、半導体素子２０を表す断面図である。
【０００９】
半導体装置１は、ベース１０と、ベース１０の上に実装された半導体素子２０と、を備える。ベース１０は、導電性を有するマウント部１３と、マウント部１３から絶縁された端子１５と、を含む。半導体素子２０は、マウント部１３の上に固着（マウント）される。また、半導体素子２０は、マウント部１３に接する面とは反対側の面上に端子１５と電気的に接続された電極２１を有する。そして、マウント部１３と端子１５との間は、抵抗３０を介して電気的に接続される。
【００１０】
図１（ａ）に表すように、例えば、ベース１０は、相互に絶縁された複数の端子１５ａ〜１５ｈを含む。端子１５ａ〜１５ｈは、マウント部１３から絶縁される。例えば、ベース１０は、セラミック基板である。そして、マウント部１３は、セラミック基板の上面１０ａに設けられたランドパターンであり、端子１５ａ〜１５ｈは、ボンディングパッドである。ランドパターンおよびボンディングパッドは、例えば、ニッケル層の上に金メッキを施した金属膜である。また、ベース１０に、樹脂基板を用いても良い。
【００１１】
半導体素子２０は、複数の電極２１を含む。各電極は、それぞれ金属ワイヤを介して端子１５ａ〜１５ｈに電気的に接続される。例えば、半導体素子２０は、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）であり、ソース電極２１ａ、ドレイン電極２１ｃおよびゲート電極２１ｂを含む。ここでは、半導体素子側のボンディングパッドである電極２１ａ〜２１ｃを、便宜上、それぞれにつながるソース電極２１ａ、ドレイン電極２１ｃ、ゲート電極２１ｂと同じ称呼で表す。
【００１２】
ソース電極２１ａは、端子１５ａ、１５ｂ、１５ｃにそれぞれ金属ワイヤ１７を介して接続される。ゲート電極２１ｂは、端子１５ｄに金属ワイヤ１７を介して接続される。ドレイン電極２１ｃは、端子１５ｅ〜１５ｈにそれぞれ金属ワイヤ１７を介して接続される。
【００１３】
さらに、抵抗３０は、複数の端子１５ａ〜１５ｈのうちの１つと、マウント部１３と、の間を電気的に接続する。本実施形態では、抵抗３０は、ソース電極２１ａに電気的に接続された端子１５ａと、マウント部１３と、の間を電気的に接続する。
【００１４】
上記の実装形態は１つの例であり、本実施形態はこれに限定される訳ではない。すなわち、半導体素子２０と、複数の端子１５ａ〜１５ｈと、の間の接続は任意であり、複数の端子のうちのマウント部１３と電位を合わせたい１つの端子と、マウント部１３と、の間を、抵抗３０を介して電気的に接続すれば良い。
【００１５】
図１（ｂ）に表すように、半導体素子２０は、第１面２０ａの上に電極２１を有する。電極２１は、端子１５ａに電気的に接続される。そして、抵抗３０は、第１の面２０ａとは反対側の第２面２０ｂと、端子１５ａと、の間を電気的に接続する。
【００１６】
より具体的には、半導体素子２０は、例えば、ＦＥＴであり、その第１面２０ａの上に、ソース電極２１ａと、ゲート電極２１ｂと、ドレイン電極２１ｃと、を有する。そして、半導体素子２０の複数の電極のうちのソース電極２１ａは、端子１５ａに電気的に接続される。一方、端子１５ａは、半導体素子２０の第２面２０ｂに抵抗３０を介して電気的に接続される。
【００１７】
半導体素子２０は、高抵抗基板２３の上に設けられたチャネル層２５と、チャネル層２５の上に設けられたバリア層２７と、を含む。高抵抗基板２３は、例えば、炭化シリコン（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、サファイア基板である。また、チャネル層２５およびバリア層２７は、ＧａＮ系半導体を含む。例えば、チャネル層２５はＧａＮ層であり、バリア層２７はＡｌＧａＮ層である。
【００１８】
高抵抗基板２３の第２面側には、例えば、裏面電極２９が設けられる。裏面電極２９は、例えば、金属膜である。そして、半導体素子２０は、例えば、ハンダ材を介してマウント部４３にボンディングされる。これにより、裏面電極２９は、マウント部１３に電気的に接続され、マウント部１３と同電位となる。すなわち、端子１５ａは、裏面電極２９に電気的に接続される。
【００１９】
ソース電極２１ａおよびドレイン電極２１ｃは、バリア層２７にオーミック接触し、バリア層２７を介してチャネル層２５に電気的に接続される。これにより、チャネル層２５を介して、ドレイン電極２１ｃからソース電極２１ａに電流を流すことができる。すなわち、半導体素子２０は、各電極を有する第１面２０ａに平行な方向に電流を流す横型ＦＥＴである。
【００２０】
ゲート電極２１ｂは、例えば、バリア層２７にショットキ接触するショットキゲートである。そして、チャネル層２５を流れる電流は、ゲート電極２１ｂに印加されるゲートバイアスにより制御される。
【００２１】
上記の半導体素子２０は、１つの例であり、本実施形態に係る半導体素子はこれに限定される訳ではない。例えば、ゲート構造は、ショットキゲートに限られる訳ではなく、ＭＯＳ（Metal Oxide Semiconductor）構造などの絶縁ゲートであっても良い。また、チャネル層２５は、半導体素子２０の能動領域であり、例えば、窒化ガリウム系半導体を含む。
【００２２】
半導体装置２は、例えば、ハーメチックシールされたケースに収容されても良いし、樹脂封止されても良い。また、ベース１０を回路基板に直接実装して使用することもできる。すなわち、ここで言うパッケージは、半導体素子２０を封止するものに限らず、チップオンキャリアの形態も含む。
【００２３】
図２は、第１比較例に係る半導体装置２を表す模式図である。図２（ａ）は、ベース４０の上に実装された半導体素子２０を表す斜視図である。図２（ｂ）は、半導体素子２０の断面図である。
【００２４】
半導体装置２は、ベース４０と、ベース４０の上に実装された半導体素子２０と、を備える。ベース４０は、導電性を有するマウント部４３と、マウント部４３から電気的に絶縁された複数の端子４５ａ〜４５ｈと、を含む。半導体素子２０は、マウント部４３の上にマウントされる。半導体素子２０のソース電極２１ａ、ゲート電極２１ｂ、ドレイン電極２１ｃは、端子４５ａ〜４５ｈにそれぞれ金属ワイヤ１７を介して電気的に接続される。
【００２５】
図２（ａ）には、半導体素子２０をベース４０に実装することにより生じる寄生容量Ｃ１、Ｃ２、Ｃ３が表されている。例えば、半導体素子２０をマウント部４３にマウントし、マウント部４３と裏面電極２９を電気的に接続することにより、ソース電極２１と裏面電極２９との間にパッケージ起因の寄生容量Ｃ１が付加される。同様に、ゲート電極２１ｂと裏面電極２９との間に寄生容量Ｃ２が付加され、ドレイン電極２１ｃと裏面電極２９との間に寄生容量Ｃ３が付加される。
【００２６】
例えば、導電性のシリコン基板上に設けられた窒化ガリウム（ＧａＮ）系ＦＥＴの場合、半導体表面に設けられた各電極と裏面との実効的な間隔が狭くなり、寄生容量Ｃ１〜Ｃ３の値が大きくなる。このため、パッケージ起因の寄生容量の影響はより深刻である。
【００２７】
図３は、第２比較例に係る半導体装置３を表す模式図である。図３（ａ）は、ベース５０の上に実装された半導体素子２０を表す斜視図である。図３（ｂ）は、半導体素子２０の断面図である。
【００２８】
半導体装置３は、ベース５０と、ベース５０の上に実装された半導体素子２０と、を備える。ベース５０は、導電性を有するマウント部４３と、端子５５ａ〜５５ｈと、を含む。端子５５ａ〜５５ｃは、接続部４３ａを介してマウント部４３に電気的に接続され、端子４５ｄ〜４５ｈは、マウント部４３から絶縁される。半導体素子２０のソース電極２１ａ、ゲート電極２１ｂ、ドレイン電極２１ｃは、金属ワイヤ１７を介して端子５５ａ〜５５ｈのそれぞれに電気的に接続される。
【００２９】
図３（ａ）には、半導体素子２０をベース５０に実装することにより生じる寄生容量Ｃ２、Ｃ３が表されている。この場合、端子５５ａ〜５５ｃがマウント部４３に接続され、裏面電極２９と同電位となるため、寄生容量Ｃ１は誘起されない。一方、マウント部４３から電気的に絶縁された端子に接続されるゲート電極２１ｂおよびドレイン電極２１ｃでは、ゲート電極２１ｂと裏面電極２９との間に寄生容量Ｃ２が誘起され、ドレイン電極２１ｃと裏面電極２９との間に寄生容量Ｃ３が誘起される。
【００３０】
図２（ｂ）に示す半導体装置２では、半導体素子２０のソース電極２１ａと裏面電極２９との間にＣ１、および、ゲート電極２１ｂと裏面電極２９との間にＣ２がそれぞれ誘起される。このため、半導体素子２０のゲートソース間には、Ｃ１およびＣ２の直列キャパシタが付加される。
【００３１】
半導体素子２０のチップ状態におけるゲートソース間容量をＣｇｓ０とすれば、ベース４０に実装した後のゲートソース間容量Ｃｇｓ２は、次式で表される。
Ｃｇｓ２＝Ｃｇｓ０＋Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）    ・・・（１）
一方、半導体装置３では、Ｃ１が誘起されないため、ベース４０に実装した後のゲートソース間容量Ｃｇｓ３は、
Ｃｇｓ３＝Ｃｇｓ０＋Ｃ２    ・・・（２）
である。そして、
Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）＜Ｃ２    ・・・（３）
であるため、Ｃｇｓ２は、Ｃｇｓ３よりも小さい。これは、ゲートソース間容量に限らず、ドレインソース間容量についても同様の関係が生じる。
【００３２】
一方、ゲートドレイン間には、端子とマウント部との間の接続の有無に関わらずＣ２およびＣ３の直列キャパシタが付加される。このため、ゲートドレイン間における寄生容量の影響は、ゲートソース間およびドレインソース間に比べて小さい。
【００３３】
このように、全ての端子４５ａ〜４５ｈがマウント部４３から絶縁されているベース４０を用いる半導体装置２では、一部の端子とマウント部５３とが接続され等電位であるベース５０を用いる半導体装置３よりも、パッケージ起因の寄生容量の影響が軽減される。
【００３４】
しかしながら、半導体装置２では、マウント部４３の電位が浮遊電位となる。このため、半導体素子２０の動作が安定せず、大振幅電圧が印加された場合に素子破壊に至る場合も有る。また、半導体素子２０のリークにより電荷が蓄積されたマウント部４３が高電圧状態に保持される場合もある。このように、マウント部４３の電位が固定されないため、半導体装置２の信頼性に悪影響をもたらすことがある。
【００３５】
これに対し、本実施形態では、図１（ａ）に示すように、端子１５ａとマウント部１３とが、抵抗３０を介して電気的に接続される。これにより、マウント部１３の電位は、端子１５ａに対し安定に保持される。
【００３６】
また、図１（ｂ）に示すように、抵抗３０は、ソース電極２１ａと裏面電極２９との間の寄生容量Ｃ１に並列に接続される。半導体装置１のゲートソース間容量Ｃｇｓ１は、抵抗３０の抵抗値Ｒが大きくなるにつれ、実効的に半導体装置２のゲートソース間容量Ｃｇｓ２に近づく。一方、ゲートソース間容量Ｃｇｓ１は、抵抗３０の抵抗値Ｒがゼロに近づくにつれ、実効的に半導体装置３のゲートソース間容量Ｃｇｓ３に近づく。すなわち、ゲートソース間容量Ｃｇｓ１の実効値は、Ｃｇｓ２とＣｇｓ３との間の中間の値となる。
【００３７】
このように、本実施形態に係る半導体素子２０では、抵抗３０を設けることにより寄生容量Ｃ１およびＣ２の影響を低減できる。この効果は、ゲートソース間容量Ｃｇｓ１に限らず、ドレインソース間容量Ｃｄｓ１についても同じように得られる。
【００３８】
抵抗３０の抵抗値は、例えば、寄生容量Ｃ１に起因するリアクタンスの絶対値｜１／ωＣ１｜よりも大きいことが望ましい。これにより、寄生容量Ｃ２の影響を効果的に軽減することができる。なお、ω（ｒａｄ／秒）は、半導体素子２０から出力される電気信号の角周波数であり、次式（４）で表される。寄生容量Ｃ１は、端子１５ａとマウント部１３との間の容量値でもある。
ω＝２πｆ    ・・・（４）
例えば、電気信号が正弦波であれば、ｆはその周波数（Ｈｚ）である。また、電気信号がパルス波形を有する場合には、出力波形の立上がり時間または立下がり時間をｔ（秒）として、ｆ＝０．３５／ｔの近似を用いる。
【００３９】
このように、本実施形態では、半導体素子２０をパッケージに実装した場合に生じる寄生容量の影響を軽減し、さらに、半導体素子２０を固着するマウント部の電位の安定化を実現する。これにより、半導体素子２０の特性を向上させることが可能となる。
【００４０】
例えば、半導体素子２０のゲートソース間容量Ｃｇｓ１およびドレインソース間容量Ｃｄｓ１の影響を低減することにより、そのスイッチング速度を向上させることが可能である。また、フィールドプレート（ＦＰ）電極を有する半導体素子では、マウント部１３の電位を安定させることにより、ＦＰ効果を有効に保持することが可能となる。
【００４１】
例えば、シリコン基板上に設けられたＧａＮ系ＦＥＴの場合、本実施形態を適用することにより、寄生容量Ｃ１〜Ｃ３の影響を効果的に低減することが可能である。さらに、ＰＦ効果を有効に保持させることにより、素子耐圧の向上、および、所謂コラプスと称される抵抗値の増大あるいは減少を抑制することが可能である。すなわち、シリコン基板上に設けられるＧａＮ系ＦＥＴでは、寄生容量の低減、および、フィールドプレートによる特性向上の相乗効果を得ることができる。
【００４２】
図４（ａ）〜図４（ｂ）は、第１実施形態の変形例に係る半導体素子を表す模式断面図である。それぞれ、図１（ａ）に示すように、ベース１０の上に実装される。なお、以下の説明において「端子１５」と言及する場合は、端子１５ｂ〜端子１５ｈのいずれかを指すものとする。
【００４３】
図４（ａ）に示す半導体素子６０は、導電性基板６１と、その上に設けられた高抵抗層６３を含む。導電性基板６１は、例えば、シリコン基板である。高抵抗層６３は、導電性基板とチャネル層２５との間に設けられるバッファ層である。また、半導体素子６０は、ＳＯＩ（Silicon on Insulator）基板を用いたシリコンＦＥＴであっても良い。
【００４４】
基板が導電性を有する半導体素子６０では、裏面電極２９の位置が実効的に高抵抗層６３の裏面にシフトする。このため、前述したように、絶縁性基板を用いる場合よりも寄生容量Ｃ１〜Ｃ３の値が大きくなる。したがって、本実施形態により寄生容量Ｃ１〜Ｃ３の影響を低減することは、より効果的である。
【００４５】
半導体素子６０では、寄生容量Ｃ１、Ｃ２およびＣ３のそれぞれに基板抵抗ＲＳが直列に付加される。そして、基板抵抗ＲＳは、抵抗３０に直列に接続される。したがって、抵抗３０の抵抗値Ｒを大きくする場合と同じ効果を奏する。すなわち、寄生容量Ｃ１、Ｃ２およびＣ３の影響を低減し、ゲートソース間容量Ｃｇｓ１およびドレインソース間容量Ｃｄｓ１の影響を低減することができる。
【００４６】
図４（ｂ）に示す半導体素子７０は、第１面７０ａの上にアノード３５ａとカソード３５ｂを有するショットキダイオードである。例えば、アノード３５ａとバリア層２７との間はショットキ接合であり、カソード３５ｂとバリア層２７との間はオーミック接合である。
【００４７】
アノード３５ａは、例えば、金属ワイヤ１７を介して端子１５ａに接続される。このため、アノード３５ａと裏面電極２９との間には寄生容量Ｃ４が付加される。カソード３５ｂも金属ワイヤ１７を介して端子１５に接続され、カソード３５ｂと裏面電極２９との間に、寄生容量Ｃ５が付加される。本実施形態によれば、抵抗３０を介して端子１５ａと裏面電極２９との間を電気的に接続することにより、寄生容量Ｃ４およびＣ５の影響を低減し、アノード・カソード間の容量の影響を低減することができる。
【００４８】
図４（ｃ）に示す半導体素子８０では、２つのＦＥＴ８０ａおよび８０ｂが直列接続される。ＦＥＴ８０ａおよび８０ｂは１つのマウント部１３の上に固着される。したがって、ＦＥＴ８０ａの裏面電極２９は、ＦＥＴ８０ｂの裏面電極８９に電気的に接続され、両者は同電位となる。また、ＦＥＴ８０ａのドレイン電極２１ｃと、ＦＥＴ８０ｂのソース電極８１ａは、例えば、金属ワイヤを介して電気的に接続される。
【００４９】
ＦＥＴ８０ａのソース電極２１ａは、金属ワイヤ１７を介して端子１５ａに電気的に接続される。端子１５ａとマウント部１３との間は、抵抗３０を介して電気的に接続される。これにより、ＦＥＴ８０ａのゲートソース間容量およびドレインソース間容量の影響を低減することができる。
【００５０】
この例では、ＦＥＴ８０ａのドレイン電極２１ｃと端子１５との間が金属ワイヤ１７を介して電気的に接続される。したがって、端子１５の寄生容量Ｃ３が、ドレイン電極２１ｃと裏面電極２９との間に付加される。そして、寄生容量Ｃ３の影響も抵抗３０により軽減され、ドレインソース間容量の影響が低減される。ゲートドレイン間には、寄生容量Ｃ２およびＣ３の直列キャパシタが付加されるが、これらの影響は、ゲートソース間およびドレインソース間に付加される寄生容量に比べて小さい。
【００５１】
ＦＥＴ８０ｂでは、ゲート電極８１ｂと裏面電極８９との間に寄生容量Ｃ４が誘起され、ドレイン電極８１ｃと裏面電極８９との間に寄生容量Ｃ５が誘起される。そして、ＦＥＴ８０ｂのゲートソース間には、Ｃ３およびＣ４の直列キャパシタが付加され、ドレインソース間には、Ｃ３およびＣ５の直列キャパシタが付加される。また、ゲートドレイン間には、Ｃ４およびＣ５の直列キャパシタが付加される。これらは、いずれもマウント部１３から絶縁された端子１５の寄生容量に起因するため、ＦＥＴ８０ａに比べてＦＥＴ８０ｂに対する寄生容量の影響は小さい。
【００５２】
このように、半導体素子８０では、端子１５ａとマウント部１３との間を、抵抗３０を介して電気的に接続することにより、ＦＥＴ８０ａのゲートソース間容量およびドレインソース間容量を低減することができる。これにより、半導体素子８０の特性を向上させることが可能となる。以上のように、直列接続されたＦＥＴをパッケージ内に収める場合、その個数分だけ寄生容量が増えるが、本実施形態によれば、その影響を漸減させることが可能である。
【００５３】
上記の例では、ＦＥＴ８０ａおよびＦＥＴ８０ｂは、それぞれ別のチップであるが、２つのＦＥＴをモノリシックに集積化した半導体素子を用いても良い。また、３つ以上のＦＥＴを直列接続しても良い。
【００５４】
（第２実施形態）  
図５は、第２実施形態に係る半導体装置４を表す模式図である。図５（ａ）は、ベース１０の上に実装された半導体素子２０を表す斜視図である。図５（ｂ）は、半導体素子２０を表す断面図である。
【００５５】
半導体装置４は、ベース１０と、ベース１０の上に実装された半導体素子２０と、を備える。半導体素子２０は、ソース電極２１ａ、ドレイン電極２１ｃおよびゲート電極２１ｂを含み、それぞれベース１０の端子１５ａ〜１５ｈに金属ワイヤ１７を介して接続される。ソース電極２１ａは、端子１５ａ、１５ｂ、１５ｃに接続される。ゲート電極２１ｂは、端子１５ｄに接続される。ドレイン電極２１ｃは、端子１５ｅ〜１５ｈに接続される。
【００５６】
本実施形態では、端子１５ａとマウント部１３との間において、抵抗３０と並列に双方向ダイオード９０が設けられる。すなわち、双方向ダイオード９０の一方の端子は、端子１５ａに接続され、他方の端子は、マウント部１３に接続される。
【００５７】
言い換えれば、図５（ｂ）に示すように、双方向ダイオード９０は、端子１５ａと、半導体素子２０の第２面２０ｂと、の間に、抵抗３０と並列に設けられる。すなわち、双方向ダイオード９０は、端子１５と裏面電極２９との間を電気的に接続する。
【００５８】
双方向ダイオード９０は、例えば、双方向ツェナーダイオードであり、任意の耐圧に設定できる。例えば、耐圧５Ｖの双方向ツェナーダイオードを用いる。これにより、マウント部１３の電位を±５Ｖの範囲に抑制し、半導体素子２０を安定に動作させることができる。また、高電圧の印加による半導体素子２０の破壊を防ぐことができる。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１〜４・・・半導体装置、  １０、４０、５０・・・ベース、  １０ａ・・・上面、  １３、４３、５３・・・マウント部、  １５、１５ａ〜１５ｈ、４５ａ〜４５ｈ、５５ａ〜５５ｈ・・・端子、  １７・・・金属ワイヤ、  ２０、６０、７０、８０・・・半導体素子、  ２０ａ、７０ａ・・・第１面、  ２０ｂ・・・第２面、  ２１・・・電極、  ２１ａ、８１ａ・・・ソース電極、  ２１ｂ、８１ｂ・・・ゲート電極、  ２１ｃ、８１ｃ・・・ドレイン電極、  ２３・・・高抵抗基板、  ２５・・・チャネル層、  ２７・・・バリア層、  ２９・・・裏面電極、  ３０・・・抵抗、  ３５ａ・・・アノード、  ３５ｂ・・・カソード、  ４３ａ・・・接続部、  ６１・・・導電性基板、  ６３・・・高抵抗層、  ８９・・・裏面電極、  ９０・・・双方向ダイオード、  Ｃ１〜Ｃ５・・・寄生容量、  Ｃｇｓ０・・・ゲートソース間容量、  ＲＳ・・・基板抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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