(57)【要約】【課題】２回のエッチング工程を経て異なる種類のゲート電極が形成される半導体集積回路装置の１回目のエッチング用の第一ダミーゲート電極パターン及び２回目のエッチング用の第二ダミーゲート電極パターンをデザインマニュアル（ＤＭ）の違反なく設計する。【解決手段】ＤＭを満たす最適占有率に近づくように第一ダミーゲート電極パターンを定める第一ステップと、第一ステップの後第二ダミーゲート電極パターンを定める第二ステップと、第二ステップの後第二ダミーゲート電極パターンのためのマスクパターンがＤＭの占有率を満たさない場合は、ＤＭにて定められた占有率の範囲内で最適占有率を変更して第一ステップに進み、ＤＭの占有率を満たす場合は、第一及び第二ダミーゲート電極パターンを確定させる半導体集積回路装置の設計方法とする。【選択図】図６
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【特許請求の範囲】
【請求項１】
ゲート電極材料に対して、第一マスクパターンを用いて１回目のドライエッチングを施して第一ゲート電極パターン及び第一ダミーゲート電極パターンを形成し、第二マスクパターンを用いて２回目のドライエッチングを施して第二ゲート電極パターン及び第二ダミーゲート電極パターンを形成する半導体集積回路装置の設計方法であって、
回路を形成する前記第一ゲート電極パターン及び前記第二ゲート電極パターンを定める第一ステップと、
前記第一ステップの後、前記第一マスクパターンがデザインマニュアルにて規定された開口率の範囲を満たすような第一開口率に近づくように、回路を形成しない前記第一ダミーゲート電極パターンを定める第二ステップと、
前記第二ステップの後、回路を形成しない前記第二ダミーゲート電極パターンを定める第三ステップと、
前記第三ステップの後、前記第二マスクパターンの第二開口率と、デザインマニュアルで規定された開口率の範囲とを比較し、前記第二マスクパターンの前記第二開口率がデザインマニュアルで規定された開口率の範囲内であればこの状態の前記第一及び第二ダミーゲート電極パターンを確定させ、前記第二マスクパターンの前記第二開口率がデザインマニュアルにて規定された開口率の範囲を下回るのであれば前記第一開口率を小さくして前記第二ステップに進み、前記第二マスクパターンの前記第二開口率がデザインマニュアルで規定された開口率の範囲を上回るのであれば前記第一開口率を大きくして前記第二ステップに進む第四ステップがある半導体集積回路装置の設計方法。
【請求項２】
前記第二ステップは、前記第一開口率と前記第二ステップにおいて求められた前記第一マスクパターンの開口率との差を示すパラメータを用いることに処理される請求項１に記載の半導体集積回路装置の設計方法。
【請求項３】
前記第二ステップは、前記第一ダミーゲート電極パターンを有するダミーセルを敷き詰めることにより実行され、
前記第二ステップは、前記第一ダミーゲート電極パターンの形や大きさを定める第一辺や、前記ダミーセルの形や大きさを定める第二辺を有する前記ダミーセルを半導体チップ全面に敷き詰める第十ステップと、前記第十ステップの後前記第一及び第二ゲート電極パターンを有する製品モジュール領域と重なる前記ダミーセルを削除する第十一ステップと、前記第十一ステップの後前記マスクパターンの開口率を算出し、この算出結果がデザインマニュアルに規定された範囲内にある場合は前記第三ステップに進み、範囲内に無い場合は有効に利用された前期第一ダミーゲート電極パターンを算出して前記パラメータを再計算し、前記パラメータを用いて前記第一及び第二辺の長さを算出する第十二ステップとを有する請求項２に記載の半導体集積回路装置の設計方法。
【請求項４】
前記第二ステップにおいて、前記第二ステップにおいて求められた前記第一マスクパターンの開口率がデザインマニュアルにて規定された開口率よりも小さな場合は、前記第一ダミーゲート電極パターンの配置領域が矩形に領域が付加されることで凸型となり、
前記第二ステップにおいて、前記第二ステップにおいて求められた前記第一マスクパターンの開口率がデザインマニュアルにて規定された開口率よりも大きな場合は、前記第一ダミーゲート電極パターンの配置領域が矩形から領域が差し引かれることで凹型となる請求項２に記載の半導体集積回路装置の設計方法。
【請求項５】
前記第二ステップは、前記第一ダミーゲート電極パターンを有するダミーセルを敷き詰めることにより実行され、
半導体チップ全体に配置可能なダミーセル領域の割合に対応する係数を、前記第一ステップと前記第二ステップとの間に定める第五ステップをさらに有する請求項２に記載の半導体集積回路装置の設計方法。
【請求項６】
前記第一ダミーゲート電極パターンは、矩形から複数のスリットが抜き取られた形態であり、
前記第二ダミーゲート電極パターンは、矩形である請求項１に記載の半導体集積回路装置の設計方法。
【請求項７】
前記第二ダミーゲート電極パターンは、第一の大きさのものと、第一の大きさのものよりも小さい第二の大きさのものがあり、
前記第二の大きさのものは、製品モジュール領域と第一の大きさのものの間にある請求項６に記載の半導体集積回路装置の設計方法。
【請求項８】
前記第一ゲート電極パターンはフラッシュメモリのメモリセルのものであり、前記第二ゲート電極パターンは中央演算装置の論理ゲートのものである請求項６に記載の半導体集積回路装置の設計方法。
【請求項９】
ゲート電極材料に対して、第一マスクパターンを用いて１回目のドライエッチングを施して第一ゲート電極パターン及び第一ダミーゲート電極パターンを形成し、第二マスクパターンを用いて２回目のドライエッチングを施して第二ゲート電極パターン及び第二ダミーゲート電極パターンを形成する半導体集積回路装置の設計方法であって、
回路を形成する前記第一ゲート電極パターン及び前記第二ゲート電極パターンを定める第一ステップと、
前記第一ステップの後、回路を形成しない前記第一ダミーゲート電極パターンを有し、前記第一ダミーゲート電極パターンの形や大きさを定める第一辺や、ダミーセルの形や大きさを定める第二辺を有するダミーセルを、前記第一及び第二ゲート電極パターンの無い領域に敷き詰めることにより実行される第二ステップと、
前記第二ステップの後、回路を形成しない前記第二ダミーゲート電極パターンを定める第三ステップと、
前記第三ステップの後、前記第二マスクパターンの第二開口率と、デザインマニュアルで規定された開口率の範囲とを比較し、前記第二マスクパターンの前記第二開口率がデザインマニュアルで規定された開口率の範囲内であればこの状態の前記第一及び第二ダミーゲート電極パターンを確定させ、前記第二マスクパターンの前記第二開口率がデザインマニュアルにて規定された開口率の範囲を下回るのであれば前記第一マスクパターンの第一開口率を大きくするように前記第一辺又は前記第二辺を変更して前記第二ステップに進み、前記第二マスクパターンの前記第二開口率がデザインマニュアルで規定された開口率の範囲を上回るのであれば前記第一開口率を小さくするように前記第一辺又は前記第二辺を変更して前記第二ステップに進む前記第二ステップに進む第四ステップがある半導体集積回路装置の設計方法。
【請求項１０】
ゲート電極材料に対して、第一マスクパターンを用いて１回目のドライエッチングを施して第一ゲート電極パターン及び第一ダミーゲート電極パターンを形成し、第二マスクパターンを用いて２回目のドライエッチングを施して第二ゲート電極パターン及び第二ダミーゲート電極パターンを形成する半導体集積回路装置の設計方法であって、
回路を形成する前記第一ゲート電極パターン及び前記第二ゲート電極パターンを定める第一ステップと、
前記第一ステップの後、前記第一マスクパターンが所定の開口率の範囲を満たすような第一開口率に近づくように、回路を形成しない前記第一ダミーゲート電極パターンを定める第二ステップと、
前記第二ステップの後、回路を形成しない前記第二ダミーゲート電極パターンを定める第三ステップと、
前記第三ステップの後、前記第二マスクパターンの第二開口率と、上記所定の開口率の範囲とを比較し、前記第二マスクパターンの前記第二開口率が上記所定の開口率の範囲内であればこの状態の前記第一及び第二ダミーゲート電極パターンを確定させ、前記第二マスクパターンの前記第二開口率が上記所定の開口率の範囲を下回るのであれば前記第一開口率を小さくして前記第二ステップに進み、前記第二マスクパターンの前記第二開口率が上記所定の開口率の範囲を上回るのであれば前記第一開口率を大きくして前記第二ステップに進む第四ステップがある半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の設計方法に関し、特に２回のエッチング工程を経て異なる種類のゲート電極が形成される半導体集積回路装置の設計方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の製造工程中、ドライエッチングにてゲート電極を形成する工程においては、エッチング時の終点検出を安定的に行うために、レジストの開口率をＤＭ（デザインマニュアル、以下ＤＭとする。）に定められた一定範囲に収める必要がある。開口率が著しく低い場合は、エッチングの終点検出ができずにオーバーエッチングとなり、ゲート電極の形状が安定しない問題がある。この問題を回避するために半導体チップ上の空き地に本番ゲート電極パターン（回路として用いるゲート電極のパターン）の他にダミーゲート電極パターン（回路として用いないゲート電極のパターン）を形成し、レジストの開口率を確保している。
【０００３】
特開２０１１−４９５９８号公報には、機能パターンの配置を決定した後、空きスペースを探索し、ダミーパターンのサイズを決定し、ダミーパターンを挿入可能なスペースを探索し、ダミーパターンを発生させてから、パターンの充填率や開口率に基づいて終了条件を満たすか否かを見極めることで、ダミーパターンを配置する配置方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−４９５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
共通のゲート電極材料に対して、２回以上のドライエッチングを施して異種のゲート電極を形成する場合には、ドライエッチングの工程ごとにＤＭに定められた一定範囲にレジストの開口率を定める必要がある。そのために、最適な１回目のドライエッチング工程用の第一ダミーゲート電極パターンと、２回目のドライエッチング工程用の第二ダミーゲート電極パターンとを定めることで、マスクパターンの開口率を一定範囲に収める必要がある。この場合、定められた第一ダミーゲート電極パターンが１回目のドライエッチングには最適であったとしても、２回目のドライエッチングのための第二ダミーゲート電極パターンを最適に定められない恐れがあり、半導体集積回路装置が最適に設計できない問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
ゲート電極材料に対して、第一マスクパターンを用いて１回目のドライエッチングを施して第一ゲート電極パターン及び第一ダミーゲート電極パターンを形成し、更に第二マスクパターンを用いて２回目のドライエッチングを施して第二ゲート電極パターン及び第二ダミーゲート電極パターンを形成する半導体集積回路装置の設計方法である。この設計方法は、回路を形成する第一ゲート電極パターン及び第二ゲート電極パターンを定める第一ステップと、第一ステップの後、第一マスクパターンがＤＭで規定された開口率の範囲を満たすような第一開口率に近づくように、第一ダミーゲート電極パターンを定める第二ステップと、第二ステップの後、第二ダミーゲート電極パターンを定める第三ステップとを持つ。第三ステップの後、第二マスクパターンの第二開口率と、ＤＭで規定された開口率の範囲とを比較し、第二マスクパターンの第二開口率がＤＭで規定された開口率の範囲内であれば処理を終了し、第二マスクパターンの第二開口率がＤＭで規定された開口率の範囲を下回るのであれば第一開口率を小さくし、第二マスクパターンの第二開口率がＤＭで規定された開口率の範囲を上回るのであれば第一開口率を大きくする第四ステップがある。
【発明の効果】
【０００７】
１回目のドライエッチングのための第一マスクパターンの開口率と、２回目のドライエッチングのための第二マスクパターンの開口率とを、ＤＭにて規定された最適な範囲にすることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１にかかる半導体集積回路装置の製造方法及び設計方法を表す図である。
【図２】実施の形態１にかかる半導体集積回路装置ＩＣの構成図である。
【図３】実施の形態１にかかる半導体集積回路装置の製造工程での途中図である。
【図４】実施の形態１にかかる半導体集積回路装置の製造工程での途中図である。
【図５】実施の形態１にかかるステップＳ１０２が実行された状態の半導体集積回路装置ＩＣの状態を表した図である。
【図６】実施の形態１にかかる半導体集積回路装置ＩＣの設計方法を示す図である。
【図７】実施の形態１にかかる半導体集積回路装置の設計方法の変形例を示す図である。
【図８】実施の形態２にかかる半導体集積回路装置の設計方法を示す図である。
【図９】実施の形態３にかかる半導体集積回路装置ＩＣの設計方法を示す図である。
【図１０】実施の形態４にかかるステップＳ１０３を経て完成された半導体集積回路装置の平面を表す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、実施の形態について詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１０】
さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１１】
なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１２】
（実施の形態１）
図１は実施の形態１の半導体集積回路装置の製造方法及び設計方法を表す図である。
【００１３】
図１の（ａ）は半導体集積回路装置の製造方法を表している。
ステップＳ１０１に示すように、ウエハ上に形成されたゲート電極材料に対して第一マスクパターンを用いてドライエッチングすることで、第一ゲート電極パターンと、第一ダミーゲート電極パターンを形成する。ここで、第一ゲート電極パターンは回路として用いるゲート電極パターンであり、第一ダミーゲート電極パターンは回路として用いないゲート電極パターンである。このゲート電極の材料は、ポリシリコンやメタルゲート電極材料である。第一マスクパターンはフォトマスクを用いた露光に基づいて所望のパターニングがなされたマスクパターンであり、フォトレジストやシリコン窒化膜やシリコン酸化膜等にて構成されたハードマスクにて構成されている。次にステップＳ１０１の後ステップＳ１０２に示すように、ウエハ上に形成されたゲート電極材料に対して第二マスクパターンを用いてドライエッチングすることで、第二ゲート電極パターンと、第二ダミーゲート電極パターンを形成する。ここで、ドライエッチングされるゲート電極材料はステップＳ１０１にてドライエッチングされたゲート電極材料と同じである。第二ゲート電極パターンは回路として用いるゲート電極パターンであり、第二ダミーゲート電極パターンは回路として用いないゲート電極パターンである。このゲート電極の材料は、ポリシリコンやメタルゲート電極材料である。第二マスクパターンはフォトマスクを用いた露光に基づいて所望のパターニングがなされたマスクパターンであり、フォトレジストやシリコン窒化膜やシリコン酸化膜等にて構成されたハードマスクにて構成されている。特に制限されないが、ステップＳ１０１にてパターニングされるゲート電極材料の領域と、ステップＳ１０２にてパターニングされるゲート電極材料の領域とは分かれている。次にステップＳ１０２の後ステップＳ１０３に示すように、ゲート電極パターンが形成された層の上層に複数の配線層を形成して半導体集積回路装置ＩＣを完成させる。
【００１４】
図１の（ｂ）は（ａ）にて示した半導体集積回路装置ＩＣの設計方法を示す図である。
【００１５】
まずステップＳ１１１にて本番パターンレイアウトを決定する。ここで本番パターンとは回路として用いられる半導体集積回路装置ＩＣの各種パターンである。活性領域パターン、拡散領域パターン、複数の配線層の配線パターン等の中で、回路として用いられるものが本番パターンとなる。第一ゲート電極パターンと第二ゲート電極パターンは回路として用いられるので本番パターンとなる。次にステップＳ１１１の後ステップＳ１１２にてダミーパターンレイアウトを決定する。ここでダミーパターンとは回路として用いられない半導体集積回路装置ＩＣの各種パターンである。活性領域パターン、拡散領域パターン、複数の配線層の配線パターン等の中で、回路として用いられないものがダミーパターンとなる。第一ダミーゲート電極パターンと第二ダミーゲート電極パターンは回路として用いられないのでダミーパターンとなる。次にステップＳ１１３の後ステップＳ１１３にてフォトマスクパターンを決定する。このようにして半導体集積回路装置ＩＣを設計する。このステップＳ１１３のフォトマスクパターンを用いて各種本番パターンやダミーパターンを形成して半導体集積回路装置ＩＣを形成する。
【００１６】
図２は半導体集積回路装置ＩＣの構成図である。
【００１７】
半導体集積回路装置ＩＣは、中央演算装置ＣＰＵと、ランダムアクセスメモリＲＡＭと、ＡＤ変換器ＡＤＣと、フラッシュメモリＦＬＡＳＨと、電源電圧生成回路ＶＤＣと、発振回路ＯＳＣと、バスＢＵＳを持つ。中央演算装置ＣＰＵは、外部からの入力及びプログラムに従って半導体集積回路装置ＩＣ全体を制御し各種演算を行う。ランダムアクセスメモリＲＡＭは中央演算装置ＣＰＵのワークエリアとして用いられ、各種演算データや制御データを記憶する。ＡＤ変換器ＡＤＣはアナログ信号を受けてデジタル信号に変換する。発振回路ＯＳＣは外部の水晶発振子の出力するクロックに基づいて、半導体集積回路装置ＩＣの各種内部回路に必要な各種クロックを生成する。電源電圧生成回路ＶＤＣは外部からの電源電圧ＶＣＣ及びグランド電圧ＧＮＤに基づいて、半導体集積回路装置ＩＣの各種内部回路にて用いられる各種電源電圧を生成する。フラッシュメモリＦＬＡＳＨは書き換え可能な不揮発性記憶装置であり、中央演算装置ＣＰＵにて用いられるプログラムを格納している。入出力回路ＩＯは半導体集積回路装置ＩＣの外部と複数パスにて信号を入出力するための回路である。バスＢＵＳは中央演算装置ＣＰＵと、ランダムアクセスメモリＲＡＭと、ＡＤ変換器ＡＤＣと、フラッシュメモリＦＬＡＳＨと、電源電圧生成回路ＶＤＣと、入出力回路ＩＯと、発振回路ＯＳＣとの間にてデータ、コマンド及びアドレスを互いにやり取りするための複数の信号線の集まりである。
【００１８】
図３は半導体集積回路装置の製造工程での途中図である。
【００１９】
図３の（ａ）、（ｂ）及び（ｃ）はステップＳ１０１を実施するためのレジストマスクが形成された状態の半導体集積回路装置ＩＣの状態を表している。
【００２０】
半導体集積回路装置ＩＣの基板には複数の製品モジュール領域ＭＭＡＧＲと、複数の製品モジュール領域ＭＭＢＧＲとが設けられる。これら製品モジュール領域が設けられない領域にはダミーゲート領域ＡＤＲが複数設けられる。
【００２１】
（ｃ）はレジストマスクが形成された状態の半導体集積回路装置ＩＣの一部分が示されている。製品モジュール領域ＭＭＡＧＲや製品モジュール領域ＭＭＢＧＲが配置されていない領域は、ダミーセル領域ＤＣＲが複数格子状に配置されている。このダミーセル領域ＤＣＲは１辺が長さＹの正方形となっている。ダミーセル領域ＤＣＲは長方形でも特に問題はない。ダミーセル領域ＤＣＲと製品モジュール領域の間にはダミーセル領域ＤＣＲが切り取られたような形となっているダミーセル領域Ｐ−ＤＣＲが複数配置されている。
【００２２】
製品モジュール領域は、回路として用いられるゲート電極を含むトランジスタが形成される領域である。ステップＳ１０１にてパターニングされる第一ゲート電極パターンが形成されるのが、製品モジュール領域ＭＭＡＧＲである。ステップＳ１０２にてパターニングされる第二ゲート電極パターンが形成されるのが、製品モジュール領域ＭＭＢＧＲである。特に制限されないが、製品モジュール領域ＭＭＡＧＲにてパターニングされる第一ゲート電極パターンは、フラッシュメモリＦＬＡＳＨのメモリセルのものであり、製品モジュール領域ＭＭＢＧＲにてパターニングされる第二ゲート電極パターンは、中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ等の各種回路の論理ゲートのものである。別の例としては製品モジュール領域ＭＭＡＧＲにてパターニングされる第一ゲート電極パターンは、入出力回路ＩＯの高耐圧トランジスタのものであり、製品モジュール領域ＭＭＢＧＲにてパターニングされる第二ゲート電極パターンは、中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ等のロジック回路のものである。
【００２３】
（ａ）はレジストマスクが形成された状態の半導体集積回路装置ＩＣの一部分が示された（ｃ）を拡大したものであり、製品モジュール領域とダミーセル領域ＤＣＲとの境界付近を示している。ダミーセル領域ＤＣＲ内には点線にて示されている長さＸの正方形となっているダミー領域ＡＤＲが配置されている。ダミー領域ＡＤＲは正方形に限らず、様々な矩形や凸型等、様々な形を取ってよい。図において下の２つのダミー領域ＡＤＲはダミーセル領域ＤＣＲのものであるので、きれいな正方形となっているが、図において上の２つのダミー領域ＡＤＲはダミーセル領域Ｐ−ＤＣＲのもので、一部が切り取られた形態となっているので、正方形から一部が切り取られた六角形となっている。ダミー領域ＡＤＲのそれぞれの内部には縦に延びる複数のスリット領域ＳＬＲがある。図において上の２つのダミー領域ＡＤＲの上部には点線にて示された製品モジュール領域が複数ある。左斜め下のハッチングにて示された領域は、ステップＳ１０１のドライエッチングのためのレジストマスク（第一マスクパターン）としてのレジスト被覆領域を示している。製品モジュール領域ＭＭＢＧＲの全体と、ダミーセル領域ＤＣＲ及びダミーセル領域Ｐ−ＤＣＲから縦に延びる複数のスリット領域ＳＬＲを除いた領域と、製品モジュール領域ＭＭＡＧＲの第一ゲート電極領域ＡＧＲとを、第一マスクパターンはカバーしている。
【００２４】
（ｂ）はレジストマスクが形成された状態の半導体集積回路装置ＩＣの製品モジュール領域ＭＭＡＧＲの拡大図である。完全な規則性があるわけではないが、基本的には第一ゲート電極領域ＡＧＲは縦側に延びる形状となっている。それら１本１本の長さや形状は製品モジュールＭＭＡＧの第一ゲートパターンに依存する。第一ゲート電極領域ＡＧＲが縦側に延びる形状となっているために、スリット領域ＳＬＲも縦側に延びる形状となっている。これは第一マスクパターンを作成するための露光処理がパターン依存性を持ち、同じ方向に延びる傾向がある方が作成が容易であるからである。第一マスクパターンを用いたエッチング処理もパターン依存性を持ち、同じ方向に延びる傾向がある方が作成が容易である。
【００２５】
図４は半導体集積回路装置の製造工程での途中図である。
【００２６】
図４の（ａ）、及び（ｂ）はステップＳ１０２を実施するためのレジストマスクが形成された状態の半導体集積回路装置ＩＣの状態を表している。
【００２７】
（ａ）はレジストマスクが形成された状態の半導体集積回路装置ＩＣの一部分が示されている。ダミーセル領域ＤＣＲの、ダミー領域ＡＤＲでない領域には、複数のダミー領域ＢＤＲが配置されている。このダミー領域ＢＤＲは、図内にて一点鎖線にて囲われ、尚且つ右斜め下の斜線のハッチングが施されているものである。このダミー領域ＢＤＲは長さＷの正方形となっている。このダミー領域ＢＤＲは長方形でも構わない。ダミーセル領域Ｐ−ＤＣＲの、ダミー領域ＡＤＲでない領域にも、複数のダミー領域ＢＤＲが配置されている。右斜め下のハッチングにて示された領域は、ステップＳ１０２のドライエッチングのためのレジストマスク（第二マスクパターン）としてのレジスト被覆領域を示している。製品モジュール領域ＭＭＡＧＲの全体と、ダミー領域ＡＤＲ及びダミー領域ＢＤＲと、製品モジュール領域ＭＭＡＧＲの第二ゲート電極領域ＢＧＲとを、第二マスクパターンはカバーしている。
【００２８】
（ｂ）はレジストマスクが形成された状態の半導体集積回路装置ＩＣの製品モジュール領域ＭＭＡＧＲの拡大図である。第二ゲート電極領域ＢＧＲはあまり規則性が無く、基本的にランダムな形状となっている。第二ゲート電極領域ＢＧＲの形状は、Ｉ型、Ｌ型、Ｈ型、ト型等の様々な形となっている。
【００２９】
図５の（ａ）、（ｂ）、及び（ｃ）はステップＳ１０２が実行された状態の半導体集積回路装置ＩＣの状態を表した図である。
【００３０】
（ｃ）は半導体集積回路装置ＩＣの一部分が示されている。製品モジュール領域ＭＭＡＧは製品モジュールＭＭＡＧとなり、製品モジュール領域ＭＭＢＧＲは製品モジュールＭＭＢＧとなる。ダミーセル領域ＤＣＲはダミーセルＤＣとなり、ダミーセルＰ−ＤＣＲはダミーセルＰ−ＤＣとなる。
【００３１】
（ａ）は半導体集積回路装置ＩＣの一部分が示された（ｃ）を拡大したものであり、製品モジュールとダミーセルＤＣとの境界付近を示している。
【００３２】
ダミーセル領域ＤＣＲはダミーセルＤＣとなり、ダミーセル領域Ｐ−ＤＣＲはダミーセルＰ−ＤＣとなる。ダミーセルＤＣやダミーセルＰ−ＤＣ内には、一点鎖線の内部にて示された、ダミーＢＤ（第二ダミーゲート電極パターン）やダミーＡＤ（第一ダミーゲート電極パターン）がある。ダミー領域ＢＤＲがダミーＢＤとなり、ダミー領域ＡＤＲがダミーＡＤとなる。スリット領域ＳＬＲはスリットＳＬとなる。ダミーＡＤそれぞれには複数のスリットＳＬがある。このスリットＳＬの場所のゲート電極パターンは取り除かれている。このスリットＳＬがダミーＡＤにあることにより、ダミーＡＤはラインとスペースが交互に繰り返されるラインアンドスペース構造となっている。
【００３３】
（ｂ）半導体集積回路装置ＩＣの製品モジュールＭＭＡＧ及び製品モジュールＭＭＢＧの拡大図である。
【００３４】
第一ゲート電極領域ＡＧＲが第一ゲートＡＧ（第一ゲート電極パターン）となり、第二ゲート電極領域ＢＧＲが第二ゲートＢＧ（第二ゲート電極パターン）となる。
【００３５】
図６は実施の形態１の半導体集積回路装置ＩＣの設計方法を示している。
【００３６】
図６で示しているのは、ステップＳ１１２の中身であり、ダミーパターンのレイアウトの手法を示している。
【００３７】
ステップＳ２０１にて、ステップＳ１０１のためのマスクパターンとしてのレジストパターン（レジストマスク）の占有率を、レイアウト検証装置を用いて算出する。ステップＳ１０１にて用いるレイアウト検証に用いるレイアウトパターンはダミーゲート電極を設けない前提でのレジストパターンとなっているために、ダミーセル領域ＤＣＲやダミーセル領域Ｐ−ＤＣＲが無い状態であり、製品モジュール領域ＭＭＡＧＲ及び製品モジュール領域ＭＭＢＧＲはある状態である。よって、製品モジュール領域ＭＭＡＧＲ及び製品モジュール領域ＭＭＢＧＲとなっていない領域のレジストパターンは、全面にレジストが設けられた状態となっている。
【００３８】
ステップＳ２０１の後ステップＳ２０２にて、ステップＳ２０１での算出結果が、ＤＭにて規定されたレジストパターンの占有率（％）の範囲内にて収まっているか否かを計算する。このレジストパターンの占有率をＡ（％）とする。ステップＳ２０２にてステップＳ２０１での算出結果（Ａ（％））が占有率の範囲内にて収まっていないと判断された場合、ステップＳ２０３に進む。ステップＳ２０２にてステップＳ２０１での算出結果（Ａ（％））が占有率の範囲内にて収まっていると判断された場合、ステップＳ２１１に進む。
【００３９】
ステップＳ２０１の後ステップＳ２０３においては、最適占有率（Ｚ（％））に近づくように、下記の式に従ってダミーセル領域ＤＣＲを発生させる。この最適占有率（Ｚ（％））は、ＤＭにて定められた占有率がとれる可能な範囲のうちのいずれかになっている。例えばＤＭにて定められた占有率がとれる可能な範囲が６０〜９０％となっているのであれば、最適占有率（Ｚ（％））は７５％等、６０〜９０％のうちのいずれかになっている。
Ｂ＝Ａ−Ｚ                      （式１）
αＢ＝（Ｘ２÷Ｙ２）×ｋ×１００                      （式２）
ここで、Ｂはレジストの最適占有率と現状の占有率との差を示している。Ｘは図３にて説明したような、ダミーＡＤの辺の長さであり、Ｙは図３にて説明したような、ダミーセル領域ＤＣＲの辺の長さである。これらＸやＹはＤＭにて指定可能範囲が規定されている。ｋは有効に使用できるダミーＡＤの割合を示す係数であり、初期値として１（全てのダミーＡＤが有効に使用された）とする。αはダミーＡＤのスリットＳＬの割合にて定まる係数である。尚、ダミーセル領域ＤＣＲの作成方法は手作業による作成と自動発生による作成の２通りがある。自動発生による作成では、ＸやＹはＤＭでの指定可能範囲の最小値を用いる。
【００４０】
ステップＳ２０３の後ステップＳ２０４にて、ステップＳ２０３にて定められたダミーセル領域ＤＣＲを半導体チップ全面に配置する。
【００４１】
ステップＳ２０４の後ステップＳ２０５にて、ダミーセル領域ＤＣＲのスペース領域を発生させる。
【００４２】
ステップＳ２０５の後ステップＳ２０６にて、製品モジュール領域ＭＭＡＧＲや製品モジュール領域ＭＭＢＧＲと重なるダミーセル領域ＤＣＲを削除、又はダミーセル領域ＤＣＲをダミーセル領域Ｐ−ＤＣＲと変更する。
【００４３】
ステップＳ２０６の後ステップＳ２０７にて、ステップＳ１０１のためのマスクパターンとしてのレジストパターンの占有率を、レイアウト検証装置を用いて算出する。このレジストパターンは、ステップＳ２０６までのステップにてダミーセル領域ＤＣＲやＰ−ＤＣＲを設けた状態となっていることが前提となるため、ダミーセル領域ＤＣＲ、ダミーセル領域Ｐ−ＤＣＲ、製品モジュール領域ＭＭＡＧＲ及び製品モジュール領域ＭＭＢＧＲはある状態である。このステップＳ２０６にて算出されたレジストパターンの占有率をＡ´（％）とする。
【００４４】
ステップＳ２０７の後ステップＳ２０８において、ステップＳ２０７において算出されたレジストパターンの占有率が、ＤＭにて規定されたレジストパターンの占有率の範囲内にて収まっているか否かを計算する。ＤＭにて規定されたレジストパターンの占有率の範囲内にて収まっていると判断した場合はステップＳ２１１に進む。ＤＭにて規定されたレジストパターンの占有率の範囲内にて収まっていないと判断した場合はステップＳ２０９に進む。
【００４５】
ステップＳ２０８の後ステップＳ２０９において、有効に使用されたダミーＡＤに対応するスリット領域ＳＬＲの割合（これはｋとなる）を以下の演算式にて算出する。
【００４６】
ｋ＝１として決定した長さＸ及び長さＹにより、減少することができた占有率分をＢ´とすると、
Ｂ´＝Ａ−Ａ´                                （式３）
初期ではｋ＝１で、ステップＳ２０３にて示したような占有率減少分としてＢを用いたが、実際に減少する占有率はＢ´であることから、
ｋ＝Ｂ´/Ｂ                                （式４）
とｋを定義しなおす。
【００４７】
ステップＳ２０９の後ステップＳ２１０として、再定義された係数のｋを代入し、長さＸ及び長さＹを（式１）及び（式２）を用いて再計算する。その後、ステップＳ２０４に進む。このように、ステップＳ２０８にて、ステップＳ２０７において算出されたレジストパターンの占有率のＡ´（％）がＤＭにて規定された占有率の範囲内に収まっていると判断されるまで、ステップＳ２０４からステップＳ２１０の処理が繰り返される。
【００４８】
ステップＳ２０２又はステップＳ２０８の後ステップＳ２１１として、ステップＳ１０２のためのレジストパターン（レジストマスク）の占有率（この占有率をＲＣＢ（％）とする）をレイアウト検証装置を用いて算出する。ここで、
ＲＣＢ＝（Ｄａａ+Ａｌａ+Ｄｂｒ+Ｂｌｒ）×１００/（半導体チップ面積）    （式５）
以上のような関係となる。ここで、ＤａａはダミーＡＤを覆うステップＳ１０２のレジストマスクの面積である。Ａｌａは製品モジュール領域ＭＭＡＧＲを覆うステップＳ１０２のレジストマスクの面積である。ＤｂｒはダミーＢＤをパターニングするためのステップＳ１０２のレジストマスクの面積である。Ｂｌｒは製品モジュール領域ＭＭＢＧＲに第二ゲートＢＧをパターニングするためのステップＳ１０２のレジストマスクの面積である。
【００４９】
また、本ステップにてダミー領域ＢＤＲを定める。長さＷはＤＭにて規定された範囲内であれば、所定の固定値としてもよく、長さＹから長さＸを引いた長さの一定の割合としてもよい。これまでのステップにて定められたダミーセル領域ＤＣＲやダミーセル領域Ｐ−ＤＣＲからダミー領域ＡＤＲを除いた領域に、一定ピッチにてスリット領域ＳＬＲの伸びる方向及びスリット領域ＳＬＲの延びる方向と垂直な方向にダミー領域ＢＤＲを配置すればよい。
【００５０】
ステップＳ２１１の後ステップＳ２１２として、ステップＳ２１１にて算出されたレジストマスクの占有率のＲＣＢが、ＤＭにて規定された占有率の範囲内に収まっているか否かを判定する。収まっている場合は、これまでのステップにて定めた長さＸや長さＹとしてダミーセルＤＣやダミーセルＰ−ＤＣを定め処理を終了させる。収まっていない場合は、ステップＳ２１３に進む。
【００５１】
ステップＳ２１２の後ステップＳ２１３として、ステップＳ２１２にてレジストマスクの占有率のＲＣＢが、ＤＭにて規定された占有率の範囲内に収まっておらず、更にこの規定された占有率より小さい場合は、最適占有率（Ｚ（％））を小さくして、改めてＺを定める。この新たに定められたＺはＤＭに規定された占有率の範囲内になるようにする。その後ステップＳ２０３に進む。ステップＳ２１２にてレジストマスクの占有率のＲＣＢが、ＤＭにて規定された占有率の範囲内に収まっておらず、更にこの規定された占有率より大きい場合は、最適占有率（Ｚ（％））を大きくして、改めてＺを定める。この新たに定められたＺはＤＭに規定された占有率の範囲内になるようにする。その後ステップＳ２０３に進む。
【００５２】
尚、本実施の形態の図６に関する説明において、ダミーセル領域ＤＣRやダミーセル領域Ｐ−ＤＣＲをダミーセルＤＣやダミーセルＰ−ＤＣと置き換えてもよく、ダミー領域ＡＤＲやダミー領域ＢＤＲをダミーＡＤやダミーＢＤと置き換えてもよい。ダミーセルＤＣやダミーＡＤやダミーＢＤが長方形である場合は、適宜演算式等も変更される。
【００５３】
ステップＳ２０３を経て、ステップＳ２０４からステップＳ２１０の処理を、ステップＳ１０１のためのレジストマスクの占有率がＤＭの規定の範囲内となるまで繰り返すような処理を行って、最適占有率（Ｚ（％））に近づくように長さＸや長さＹを定めることによりダミーＡＤを定めている。ステップＳ２１１にて算出されたＳ１０２のためのレジストマスクの占有率がＤＭの規定の範囲内にある場合は処理を終了し、ステップＳ２１１にて算出されたＳ１０２のためのレジストマスクの占有率がＤＭの規定の範囲外にある場合、ステップＳ２１３にて最適占有率（Ｚ（％））をＤＭの規定範囲内の他の値に変更して、ステップＳ２０３に進む処理を行っている。このようにすることで、１回目のドライエッチングのための第一マスクパターンの開口率と、２回目のドライエッチングのための第二マスクパターンの開口率とを、ＤＭにて規定された最適な範囲にすることができる。
【００５４】
ステップＳ２０３を経て、ステップＳ２０４からステップＳ２１０の処理を、ステップＳ１０１のためのレジストマスクの占有率がＤＭの規定の範囲内となるまで繰り返すような処理を行い、ステップＳ２０３にてＢというレジストの最適占有率と現状の占有率との差を示すパラメータを用いることで、Ｓ１０１のためのレジストマスクをＤＭにて規定した占有率にあわせこむことができる。
【００５５】
（変形例）
図７は実施の形態１における半導体集積回路装置の設計方法の変形例を示している。
【００５６】
図７の（ａ）は実施の形態１のステップＳ２０８にて、ステップＳ１０１のためのレジストパターンの占有率が、ＤＭにて規定されたレジストパターンの占有率の範囲を上回っていると判断された場合の設計方法を示している。
【００５７】
ステップＳ２０８の後ステップＳ３０１にて突き出し部分を発生させる。（ｂ）に示すように突き出し部分にはスリット領域ＳＳＬＲがある。このスリット領域ＳＳＬＲはステップＳ１０１を経ることで、スリットＳＳＬとなる。この突き出し部分が追加されることにより、ダミー領域ＡＤＲがダミー領域ＡＤＰＲとなる。突き出し部分の大きさは以下のようにして定める。
【００５８】
まず、ステップＳ２０７にて算出されたステップＳ１０１のためのレジストパターンの占有率と、最適占有率Ｚ（％）との差分を取る。次に半導体チップ全面にダミーセルＤＣＲが配置され、更にこのそれぞれのダミーセルＤＣＲ内に突き出し部分が一つあると仮定した場合に、この差分に対応する大きさに突き出し部分の大きさがなるようにする。
【００５９】
ステップＳ３０１の後ステップＳ３０２にて、レイアウト検証装置でステップＳ１０１のためのレジストパターンの占有率を算出する。
【００６０】
ステップＳ３０２の後ステップＳ３０３にて、ステップＳ３０２での算出結果がＤＭにて規定された占有率の範囲内か否かを判断する。占有率の範囲内であれば、ステップＳ２０９に進む。占有率の範囲外であれば、ステップＳ３０４に進む。
【００６１】
ステップＳ３０３の後ステップＳ３０４にて、突き出し部分を大きくする。大きくする度合いは一定量を予め定めておけばよい。次にステップＳ２０９に進むために、一定量大きくしたことで、ステップＳ１０１のためのレジストパターンの占有率がＤＭにて規定された占有率の範囲外となっても後のステップにて補正される。このようにされることで、ダミー領域ＡＤＰＲは凸型となる。
【００６２】
図７の（ｃ）は実施の形態１のステップＳ２０８にて、ステップＳ１０１のためのレジストパターンの占有率が、ＤＭにて規定されたレジストパターンの占有率の範囲を下回っていると判断された場合の設計方法を示している。
【００６３】
ステップＳ２０８の後ステップＳ３０５にて演算処理レイヤを発生させる。（ｄ）に示すように右斜め下の斜線ハッチングが施された演算処理レイヤのスリット領域ＳＬＲは削除されている。この演算処理レイヤが追加されることにより、ダミー領域ＡＤＲがダミー領域ＡＤＣＲとなる。演算処理レイヤの大きさは以下のようにして定める。
【００６４】
まず、ステップＳ２０７にて算出されたステップＳ１０１のためのレジストパターンの占有率と、最適占有率Ｚ（％）との差分を取る。次に半導体チップ全面にダミーセルＤＣＲが配置され、更にこのそれぞれのダミーセルＤＣＲ内に演算処理レイヤが一つあると仮定した場合に、この差分に対応する大きさに演算処理レイヤの大きさがなるようにする。
【００６５】
ステップＳ３０５の後ステップＳ３０６にて、レイアウト検証装置でステップＳ１０１のためのレジストパターンの占有率を算出する。
【００６６】
ステップＳ３０６の後ステップＳ３０７にて、ステップＳ３０５での算出結果がＤＭにて規定された占有率の範囲内か否かを判断する。占有率の範囲内であれば、ステップＳ２０９に進む。占有率の範囲外であれば、ステップＳ３０８に進む。
【００６７】
ステップＳ３０７の後ステップＳ３０８にて、演算処理レイヤを大きくする。大きくする度合いは一定量を予め定めておけばよい。次にステップＳ２０９に進むために、一定量大きくしたことで、ステップＳ１０１のためのレジストパターンの占有率がＤＭにて規定された占有率の範囲外となっても後のステップにて補正される。このようにされることで、ダミー領域ＡＤＣＲは凹型となる。
【００６８】
尚、本変形例の図７に関する説明において、ダミーセル領域ＤＣＲやダミーセル領域Ｐ−ＤＣＲをダミーセルＤＣやダミーセルＰ−ＤＣと置き換えてもよく、ダミー領域ＡＤＲやダミー領域ＢＤＲをダミーＡＤやダミーＢＤと置き換えてもよい。ダミーセルＤＣやダミーＡＤやダミーＢＤが長方形である場合は、適宜演算式等も変更される。
【００６９】
このように突き出し部分や演算処理レイヤをダミー領域ＡＤＲに付け加える処理を挿入することで、ステップＳ２０９以降の処理にて係数ｋを高速に収束させることができ、長さＸや長さＹを求める処理を高速にできる。
【００７０】
（実施の形態２）
図８は半導体集積回路装置の設計方法を示している。
【００７１】
図８で示しているのは、ステップＳ１１２の中身であり、ダミーパターンのレイアウトの手法を示している。
【００７２】
先ず初めにステップＳ４０１にて、長さＸ、長さＹを持つダミーセル領域ＤＣＲを半導体チップ全面にしきつめる。製品モジュール領域ＭＭＡＧＲ及び製品モジュール領域ＭＭＢＧＲと重なるダミーセル領域ＤＣＲを削除し、一部重なるダミーセル領域ＤＣＲは重ならないようにダミーセル領域Ｐ−ＤＣＲに変更する。この長さＸや長さＹはＤＭにて規定されている範囲であればどこであってもよいが、規定されている範囲の中央値としてもよい。
【００７３】
次にステップＳ４０１の後ステップＳ４０２にて、ステップＳ４０１にて定められた長さＸや長さＹに従ったステップＳ１０１でのレジストマスクパターンの占有率を、レイアウト検証装置にて算出する。
【００７４】
次にステップＳ４０２の後ステップＳ４０３にて、ステップＳ１０１でのレジストマスクパターンの占有率がＤＭに規定された占有率の範囲内にあるか否かを判断する。占有率の範囲内にあるときはステップＳ４１１（２ＤＤＳへ）に進み、範囲外であるときはステップＳ４０３に進む。
【００７５】
次にステップＳ４０３の後ステップＳ４０４にて、ステップＳ１０１でのレジストマスクパターンの占有率がＤＭに規定された占有率の範囲を上回っているか否かを判断する。上回っている場合にはステップＳ４０５に進み、上回っていないときはステップＳ４０８に進む。
【００７６】
次にステップＳ４０４の後ステップＳ４０５にて、ステップＳ４０３やステップＳ４０４を経ているために、ステップＳ１０１でのレジストマスクパターンの占有率がＤＭに規定された占有率の範囲を上回っていると判断されている。よって長さＹを小さくし、レジストマスクパターンの占有率を下げるようにする。長さＹを小さくする代わりに長さＸを大きくしてもよい。
【００７７】
次にステップＳ４０５の後ステップＳ４０６にて、ステップＳ４０５にて変更された長さＹでのレジストマスクパターンの占有率を算出する。
【００７８】
次にステップＳ４０６の後ステップＳ４０７にて、ステップＳ４０６にて算出されたレジストマスクパターンの占有率が、ＤＭに規定された占有率の範囲内にあるか否かを判定する。ＤＭに規定された占有率の範囲内にある場合は、ステップＳ４１１に進み、ＤＭに規定された占有率の範囲内に無い場合は、ステップＳ４０５に進む。
【００７９】
ステップＳ４０４の後ステップＳ４０８にて、ステップＳ４０３やステップＳ４０４を経ているために、ステップＳ１０１でのレジストマスクパターンの占有率がＤＭに規定された占有率の範囲を下回っていると判断されている。よって長さＸを小さくし、レジストマスクパターンの占有率を上げるようにする。長さＸを小さくする代わりに長さＹを大きくしてもよい。
【００８０】
次にステップＳ４０８の後ステップＳ４０９にて、ステップＳ４０８にて変更された長さＸでのレジストマスクパターンの占有率を算出する。
【００８１】
次にステップＳ４０９の後ステップＳ４１０にて、ステップＳ４０９にて算出されたレジストマスクパターンの占有率が、ＤＭに規定された占有率の範囲内にあるか否かを判定する。ＤＭに規定された占有率の範囲内にある場合は、ステップＳ４１１に進み、ＤＭに規定された占有率の範囲内に無い場合は、ステップＳ４０８に進む。
【００８２】
ステップＳ４０３、ステップＳ４０７、又はステップＳ４１０の後ステップＳ４１１にて、ステップＳ１０２のためのレジストマスクパターンの占有率をレイアウト検証装置を用いて算出する。
【００８３】
ステップＳ４１１の後ステップＳ４１２にて、ステップＳ１０２のためのレジストマスクパターンの占有率がＤＭにて規定されている占有率の範囲内に収まっているか否かを判定する。ステップＳ１０２のためのレジストマスクの占有率は（式５）で表される。占有率の範囲内に収まっていると判断された場合は、これまでのステップにて定めた長さＸや長さＹとしてダミーセルＤＣやダミーセルＰ−ＤＣを定め、処理を終了させる。収まっていないと判断された場合は、ステップＳ４１３に進む。
【００８４】
また、本ステップにてダミー領域ＢＤＲを定める。長さＷはＤＭにて規定された範囲内であれば、所定の固定値としてもよく、長さＹから長さＸを引いた長さの一定の割合としてもよい。これまでのステップにて定められたダミーセル領域ＤＣＲやダミーセル領域Ｐ−ＤＣＲからダミー領域ＡＤＲを除いた領域に、一定ピッチにてスリット領域ＳＬＲの伸びる方向及びスリット領域ＳＬＲの延びる方向と垂直な方向にダミー領域ＢＤＲを配置すればよい。
【００８５】
ステップＳ４１２の後ステップＳ４１３にて、レジストマスクパターンの占有率がＤＭにて規定されている占有率の範囲を下回っている場合は、ステップＳ４０８に進む。レジストマスクパターンの占有率がＤＭにて規定されている占有率の範囲を上回っている場合は、ステップＳ４０５に進む。
【００８６】
尚、本実施の形態の図８に関する説明において、ダミーセル領域ＤＣＲやダミーセル領域Ｐ−ＤＣＲをダミーセルＤＣやダミーセルＰ−ＤＣと置き換えてもよく、ダミー領域ＡＤＲやダミー領域ＢＤＲをダミーＡＤやダミーＢＤと置き換えてもよい。ダミーセルＤＣやダミーＡＤやダミーＢＤが長方形である場合は、適宜演算式等も変更される。
【００８７】
ステップＳ４０１からステップＳ４１０のステップを経ることで、長さＸや長さＹをステップＳ１０１のためのレジストマスクパターンの占有率が、ＤＭにて規定されている占有率の範囲内になるようにしている。更に、ステップＳ４０３やステップＳ４０４により、ステップＳ１０１のためのレジストマスクパターンの占有率がＤＭにて規定されている占有率の範囲を下回っている場合、占有率を大きくするように、長さＸや長さＹを調整するようにステップＳ４０８が実行される。ステップＳ４０３やステップＳ４０４により、ステップＳ１０１のためのレジストマスクパターンの占有率がＤＭにて規定されている占有率の範囲を下回っている場合、占有率を小さくするように、長さＸや長さＹを調整するようにステップＳ４０５が実行される。このステップＳ４０５やステップＳ４０８があることにより、ステップＳ４１２にてステップＳ１０２のためのレジストマスクパターンの占有率がＤＭにて規定されている占有率の範囲外にあると判断された場合は、ステップＳ４０５やステップＳ４０８に戻ることで、ステップＳ１０２のためのレジストマスクパターンの占有率がＤＭにて規定されている占有率の範囲内になるように調整することができる。
【００８８】
（実施の形態３）
図９は実施の形態３の半導体集積回路装置ＩＣの設計方法を示している。
【００８９】
図９で示しているのは、ステップＳ１１２の中身であり、ダミーパターンのレイアウトの手法を示している。
【００９０】
ステップＳ５０１にて、ステップＳ１０１のためのマスクパターンとしてのレジストパターンの占有率を、レイアウト検証装置を用いて算出する。このレジストパターンはダミーゲート電極を設けない前提でのレジストパターンとなっているために、ダミーセル領域ＤＣＲやダミーセル領域Ｐ−ＤＣＲが無い状態であり、製品モジュール領域ＭＭＡＧＲ及び製品モジュール領域ＭＭＢＧＲはある状態である。よって、製品モジュール領域ＭＭＡＧＲ及び製品モジュール領域ＭＭＢＧＲとなっていない領域のレジストパターンは、全面にレジストが設けられた状態となっている。このときのレジストパターンの占有率をＡ（％）とする。
【００９１】
ステップＳ５０１の後ステップＳ５０２にて、レイアウト検証装置を用い、チップ全体に対してダミーセル領域ＤＣＲやダミーセル領域Ｐ−ＤＣＲが配置可能な領域を抽出し、この領域Ｄを算出する。この領域Ｄは製品モジュール領域ＭＭＡＧＲや製品モジュール領域ＭＭＢＧＲ以外の半導体チップの領域となる。
【００９２】
ステップＳ５０２の後ステップＳ５０３にて、半導体チップ面積に対して、ダミーセル領域ＤＣＲが配置可能な割合であるｋＯを下記の計算式にて算出する。
ｋＯ＝Ｄ/半導体チップ面積                            （式６）
ステップＳ５０３の後ステップＳ５０４にて、Ｓ１０１のためのレジストパターンの占有率のＡ（％）が、ＤＭにて規定されたレジストパターンの占有率（％）の範囲内にて収まっているか否かを計算する。占有率のＡ（％）が占有率の範囲内にて収まっていないと判断された場合、ステップＳ５０５に進む。占有率のＡ（％）が占有率の範囲内にて収まっていると判断された場合、ステップＳ５１２に進む。
【００９３】
ステップＳ５０４の後ステップＳ５０５においては、最適占有率（Ｚ（％））に近づくように、下記の式に従ってダミーセルＤＣを発生させる。この最適占有率（Ｚ（％））は、ＤＭにて定められた占有率がとれる可能な範囲のうちのいずれかになっている。例えばＤＭにて定められた占有率がとれる可能な範囲が６０〜９０％となっているのであれば、最適占有率（Ｚ（％））は７５％等、６０〜９０％のうちのいずれかになっている。
Ｂ＝Ａ−Ｚ                      （式７）
αＢ＝（Ｘ２÷Ｙ２）×ｋＯ×１００                      （式８）
ここで、Ｂはレジストの最適占有率と現状の占有率との差を示している。Ｘは図３にて説明したような、ダミーＡＤの辺の長さであり、Ｙは図３にて説明したような、ダミーセル領域ＤＣＲの辺の長さである。これらＸやＹはＤＭにて指定可能範囲が規定されている。αはダミーＡＤのスリットＳＬの割合にて定まる係数である。尚、ダミーセルＤＣの作成方法は手作業による作成と自動発生による作成の２通りがある。自動発生による作成では、ＸやＹはＤＭでの指定可能範囲の最小値を用いる。
【００９４】
ステップＳ５０５の後ステップＳ５０６にて、ステップＳ５０５にて定められたダミーセル領域ＤＣＲを半導体チップ全面に配置する。
【００９５】
ステップＳ５０６の後ステップＳ５０７にて、レイアウト検証装置にて製品モジュール領域ＭＭＡＧＲや製品モジュール領域ＭＭＢＧＲと重なるダミーセル領域ＤＣＲを削除する。更に製品モジュール領域ＭＭＡＧＲや製品モジュール領域ＭＭＢＧＲと一部が重なるダミーセル領域ＤＣＲをダミーセル領域Ｐ−ＤＣＲに変更する。
【００９６】
ステップＳ５０７の後ステップＳ５０８にて、ステップＳ１０１のためのマスクパターンとしてのレジストパターンの占有率を、レイアウト検証装置を用いて算出する。このレジストパターンは、ステップＳ５０７までのステップにてダミーセル領域ＤＣＲやＰ−ＤＣＲを設けた状態となっていることが前提となるため、ダミーセル領域ＤＣＲ、ダミーセル領域Ｐ−ＤＣＲ、製品モジュール領域ＭＭＡＧＲ及び製品モジュール領域ＭＭＢＧＲはある状態である。このステップＳ５０８にて算出されたレジストパターンの占有率をＡ´（％）とする。
【００９７】
ステップＳ５０８の後ステップＳ５０９において、ステップＳ５０８において算出されたレジストパターンの占有率が、ＤＭにて規定されたレジストパターンの占有率の範囲内にて収まっているか否かを計算する。ＤＭにて規定されたレジストパターンの占有率の範囲内にて収まっていると判断した場合はステップＳ５１２に進む。ＤＭにて規定されたレジストパターンの占有率の範囲内にて収まっていないと判断した場合はステップＳ５１０に進む。
【００９８】
ステップＳ５０９の後ステップＳ５１０において、有効に使用されたダミーＡＤに対応するスリット領域ＳＬＲの割合（これはｋＯとなる）を以下の演算式にて算出する。
ｋＯ＝Ｄ/半導体チップ面積として決定した長さＸ及び長さＹにより、減少することができた占有率分をＢ´とすると、
Ｂ´＝Ａ−Ａ´                                （式９）
初期ではｋＯ＝Ｄ/半導体チップ面積で、ステップＳ２０３にて示したような占有率減少分Ｂとしたが、実際に減少する占有率はＢ´であることから、
ｋＯ＝Ｂ´/Ｂ                                （式１０）
とｋＯを定義しなおす。
【００９９】
ステップＳ５１０の後ステップＳ５１１として、再定義された係数のｋＯを代入し、長さＸ及び長さＹを（式７）及び（式８）を用いて再計算する。その後、ステップＳ５０６に進む。このように、ステップＳ５０９にて、ステップＳ５０８において算出されたレジストパターンの占有率のＡ´（％）がＤＭにて規定された占有率の範囲内に収まっていると判断されるまで、ステップＳ５０６からステップＳ５１１の処理が繰り返される。
【０１００】
ステップＳ５０４又はステップＳ５０９の後ステップＳ５１２として、ステップＳ１０２のためのレジストパターン（レジストマスク）の占有率（この占有率をＲＣＢ（％）とする）をレイアウト検証装置を用いて算出する。ここで、
ＲＣＢ＝（Ｄａａ+Ａｌａ+Ｄｂｒ+Ｂｌｒ）×１００/（半導体チップ面積）    （式５）
以上のような関係となる。ここで、ＤａａはダミーＡＤを覆うステップＳ１０２のレジストマスクの面積である。Ａｌａは製品モジュール領域ＭＭＡＧＲを覆うステップＳ１０２のレジストマスクの面積である。ＤｂｒはダミーＢＤをパターニングするためのステップＳ１０２のレジストマスクの面積である。Ｂｌｒは製品モジュール領域ＭＭＢＧＲに第二ゲートＢＧをパターニングするためのステップＳ１０２のレジストマスクの面積である。
【０１０１】
また、本ステップにてダミー領域ＢＤＲを定める。長さＷはＤＭにて規定された範囲内であれば、所定の固定値としてもよく、長さＹから長さＸを引いた長さの一定の割合としてもよい。これまでのステップにて定められたダミーセル領域ＤＣＲやダミーセル領域Ｐ−ＤＣＲからダミー領域ＡＤＲを除いた領域に、一定ピッチにてスリット領域ＳＬＲの伸びる方向及びスリット領域ＳＬＲの延びる方向と垂直な方向にダミー領域ＢＤＲを配置すればよい。
【０１０２】
ステップＳ５１２の後ステップＳ５１３として、ステップＳ５１２にて算出されたレジストマスクの占有率のＲＣＢが、ＤＭにて規定された占有率の範囲内に収まっているか否かを判定する。収まっている場合は、これまでのステップにて定めた長さＸや長さＹとしてダミーセルＤＣやダミーセルＰ−ＤＣを定め、処理を終了させる。収まっていない場合は、ステップＳ５１４に進む。
【０１０３】
ステップＳ５１３の後ステップＳ５１４として、ステップＳ５１２にてレジストマスクの占有率のＲＣＢが、ＤＭにて規定された占有率の範囲内に収まっておらず、更にこの規定された占有率より小さい場合は、最適占有率（Ｚ（％））を小さくして、改めてＺを定める。この新たに定められたＺはＤＭに規定された占有率の範囲内になるようにする。その後ステップＳ５０５に進む。ステップＳ５１２にてレジストマスクの占有率のＲＣＢが、ＤＭにて規定された占有率の範囲内に収まっておらず、更にこの規定された占有率より大きい場合は、最適占有率（Ｚ（％））を大きくして、改めてＺを定める。この新たに定められたＺはＤＭに規定された占有率の範囲内になるようにする。その後ステップＳ５０５に進む。
【０１０４】
尚、本実施の形態の図９に関する説明において、ダミーセル領域ＤＣＲやダミーセル領域Ｐ−ＤＣＲをダミーセルＤＣやダミーセルＰ−ＤＣと置き換えてもよく、ダミー領域ＡＤＲやダミー領域ＢＤＲをダミーＡＤやダミーＢＤと置き換えてもよい。ダミーセルＤＣやダミーＡＤやダミーＢＤが長方形である場合は、適宜演算式等も変更される。
【０１０５】
実施の形態１のステップＳ２０３〜Ｓ２１０はステップＳ５０５〜Ｓ５１１に対応し、実施の形態１のステップＳ２１１〜２１３はステップＳ５１２〜５１４に対応する。よって基本的に本実施の形態は実施の形態１のメリットを含有する。本実施の形態では、ステップＳ５０２及びステップＳ５０３により係数ｋＯを算出していることである。半導体チップ全体に配置可能なダミーセル領域ＤＣＲの割合に対応する係数ｋＯを算出することで、係数ｋＯを高速に収束させることができ、長さＸや長さＹを求める処理を高速にできる。
【０１０６】
（実施の形態４）
図１０はステップＳ１０３を経て完成された半導体集積回路装置の平面を表す図である。
【０１０７】
図１０の（ａ）は実施の形態１〜３にて説明してきたような、ダミーＡＤである。
【０１０８】
図１０の（ｂ）はダミーＡＤがダミーＡＤ１となっている。スリットＳＬの代わりに凸型の溝ＰＰを複数有している。この溝ＰＰに合わせた係数ｋや係数ｋＯが用いられることで、半導体集積回路装置が設計される。この溝ＰＰがパターニングされるのはスリットＳＬと同じでステップＳ１０１である。尚、ダミーＡＤやダミーＡＤ１には図１０においては左斜め下のハッチングが施されている。
【０１０９】
図１０の（ｃ）はダミーＢＤに加えて更に一点鎖線にて表される矩形の内部に配置されている、格子状のハッチングが施されたダミーＢＤＳが配置されている。このダミーはダミーＢＤと製品モジュールＭＭＡＧや製品モジュールＭＭＢＧの間に配置される。ダミーＢＤＳは矩形であり、ダミーＢＤよりも平面積が小さい。ダミーＢＤＳに対応するダミー領域ＢＤＳＲは、ダミー領域ＢＤＳが定められるステップと同一のステップにて定められる。
【０１１０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【０１１１】
ＡＧ  第一ゲート
ＢＧ  第二ゲート
ＡＤ、ＢＤ  ダミー
ＤＣ、Ｐ−ＤＣ  ダミーセル
ＭＭＡＧ、ＭＭＢＧ  製品モジュール領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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