(57)【要約】【課題】出力信号に歪みが発生することがなく、回路構成が簡単な全差動型のサンプル−ホールド回路を提供すること。【解決手段】全差動型のサンプル−ホールドにおいて、サンプリング回路にサンプリング動作中心電位を変動させる基準電位発生源８７０を備えている。スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止することができる。【選択図】図１
2014082627.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング回路を備えた全差動型のサンプル−ホールド回路であって、
前記サンプリング回路にサンプリング動作中心電位を変動させる基準電位発生源を備えたことを特徴とするサンプル−ホールド回路。
【請求項２】
サンプリング回路を備えた全差動型のサンプル−ホールド回路であって、
差動アナログ入力信号を入力する複数の入力端子と、
前記各々の入力端子に対して少なくとも１つ以上備えられたサンプリング容量素子と、
前記各々の入力端子と、前記各々のサンプリング容量素子の一方の端子とを接続及び切断を切り替える複数の第１のスイッチと、
前記各々のサンプリング容量素子の他方の端子に接続される第１の入力端子及び第２の入力端子と、第１の出力端子及び第２の出力端子とを有する差動演算増幅器と、
前記各々のサンプリング容量素子の他方の端子と前記差動演算増幅器間に接続される複数の第２のスイッチと、
前記各々のサンプリング容量素子の一方の端子と前記差動演算増幅器の第１の出力端子又は第２の出力端子との接続及び切断を切り替える複数の第３のスイッチと、
前記複数の第２のスイッチにより接続及び切断を切り替え可能に設けられ、サンプリング動作中心電位を変動させる基準電位発生源と
を備えていることを特徴とするサンプル−ホールド回路。
【請求項３】
請求項１又は２に記載のサンプル−ホールド回路を備えたことを特徴とするアナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器に関し、より詳細には、サンプリング容量値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器に関する。
【背景技術】
【０００２】
一般に、オーディオ器機に関する分野では、信号に高い品質が要求される。このため、オーディ器機に使用されるアナログ−デジタル変換器には、わずかな変換誤差も生じない、高い精度の動作が要求される。これらのアナログ−デジタル変換器にはサンプル−ホールド回路を使用したものが多くみられる。
図４は、従来のパイプライン型アナログ−デジタル変換器を示したブロック図である。サンプル−ホールド回路を用いたアナログ−デジタル変換器の例としては、図４に示すようなパイプライン型アナログ−デジタル変換器があり、そのサンプル−ホールド回路にブートストラップ回路を用いることで歪特性の劣化を抑制する技術が一般に知られている（例えば、特許文献１、非特許文献１参照）。
【０００３】
図４に示すパイプライン型アナログ−デジタル変換器は、全差動のアナログ入力信号Ａｉｎｐ及びＡｉｎｎをＮビットのデジタル出力信号Ｄｏｕｔに変換する変換器である。このため、アナログ入力信号Ａｉｎｐ及びＡｉｎｎをサンプル、ホールドするサンプル−ホールド回路（図中にＳ／Ｈと記す）７０１と、各ビットを決定するための縦列接続されたｋ個のステージ（図中にＳと記す）Ｓ１、Ｓ２…Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル出力信号ｄｊ（ｊは１〜ｋ）を格納するメモリ７０３と、メモリ７０３に格納されたデジタル出力信号ｄｊに基づいてアナログ入力信号Ａｉｎｐ及びＡｉｎｎのＡ／Ｄ変換値であるデジタル出力信号Ｄｏｕｔを演算する演算回路７０４と、複数のステージを制御する制御回路７０５を有している。
【０００４】
図６は、従来のサンプル−ホールド回路を説明するための回路構成図で、図４におけるサンプル−ホールド回路７０１を示し、複数のアナログ−デジタル変換器に共通の制御回路７０５を同時に示している。
図６に示したサンプル−ホールド回路７０１は、全差動演算増幅器８６０と、基準電位Ｖｒ８０の入力端子と、全差動のアナログ入力信号Ａｉｎｐ及びＡｉｎｎを入力する入力端子と、入力信号Ａｉｎｐ及びＡｉｎｎをサンプリングするサンプリング容量素子８２０ａ及び８２０ｂと、入力信号Ａｉｎｐ及びＡｉｎｎを入力する入力端子とサンプリング容量素子８２０ａ及び８２０ｂとの間に設けられたスイッチ８１０ａ及び８１０ｂと、サンプリング容量素子８２０ａ及び８２０ｂと基準電位発生回路８７０との間に設けられたスイッチ８５０ａ及び８５０ｂと、サンプリング容量素子８２０ａとスイッチ８１０ａとの接続点８２１ａと差動演算増幅器８６０の非反転出力端子との間に設けられたスイッチ８３０ａと、サンプリング容量素子８２０ｂとスイッチ８１０ｂとの接続点８２１ｂと差動演算増幅器８６０の反転出力端子との間に設けられたスイッチ８３０ｂとを備えている。
【０００５】
差動演算増幅器８６０の非反転出力端子は、非反転出力信号ＶＡｉｎｐを出力する出力端子に接続され、反転出力端子は、反転出力信号ＶＡｉｎｎを出力する出力端子に接続される。差動演算増幅器８６０の反転入力端子は、サンプリング容量素子８２０ａとスイッチ８５０ａとの接続点８２１ａに接続され、非反転入力端子は、サンプリング容量素子８２０ｂとスイッチ８５０ｂとの接続点８２１ｂに接続されている。
【０００６】
なお、図６に８８０ａとして示した、スイッチ８１０ａ及び８１０ｂと、サンプリング容量素子８２０ａ及び８２０ｂと、スイッチ８５０ａ及び８５０ｂとを含む部分をコンテニアス部とし、図１に８８０ｂとして示した、サンプリング容量素子８２０ａ及び８２０ｂと、スイッチ８３０ａ及び８３０ｂと、差動演算増幅器８６０とを含む部分をサンプル−ホールド部とする。全てのスイッチはＭＯＳトランジスタで構成されている。
【０００７】
図示していないが、制御回路７０５は、ブートストラップ回路を用いて構成されており、スイッチ８１０ａ及び８１０ｂがオンした場合のオン抵抗値が入力信号Ａｉｎｐ及びＡｉｎｎの電位に依らず一定の値となるよう構成されている。
サンプル−ホールド回路７０１は、サンプル−ホールド回路７０１は、アナログ入力信号ＡｉｎｐとＡｉｎｎをサンプルし、ホールドした値をアナログの入力信号ＶＡｉｎｐとＶＡｉｎｎとして第１番目のステージＳ１に送出する。ステージＳ１〜Ｓｋは、各々入力される入力信号ＶＡｉｎｐとＶＡｉｎｎに基づいてｎ桁のデジタル出力信号ｄｊをメモリ７０３に送出する。また、各ステージでは、前段から入力信号ＶＡｉｎｐとＶＡｉｎｎが入力され、デジタル出力信号ｄｊと入力信号ＶＡｉｎｐとＶＡｉｎｎとによって生成されたアナログの出力信号ＶＡｏｕｔｐとＶＡｏｕｔｎが、次のステージに出力される。図４中にステージＳ１を基準にした入力信号ＶＡｉｎｐとＶＡｉｎｎ、出力信号ＶＡｏｕｔｐとＶＡｏｕｔｎを示す。
【０００８】
メモリ７０３は、ｋ個のステージＳ１〜Ｓｋの各々からｎ桁のデジタル出力信号ｄｊを入力して格納する。演算回路７０４は、メモリ７０３に格納されたデジタル出力信号ｄｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄｏｕｔを出力する。
図５は、デジタル出力信号を算出する演算を例示するための図で、上述したデジタル出力信号Ｄｏｕｔを算出する演算を例示するための図である。図５の例では、４個のステージＳ１〜Ｓ４があって、各ステージＳ１〜Ｓ４が、３桁のデジタル出力ｄ１〜ｄ４をそれぞれ図４に示したメモリ７０３に出力するものとする。より具体的には、デジタル出力ｄ１〜ｄ４の値を、以下のように定める。
ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１、ｄ４＝１１１
【０００９】
図５の例では、隣接するステージによって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄｏｕｔとして、「０１００１１０１１」の値が得られる。
制御回路７０５は、各ステージに動作クロック信号φ１および、クロック信号φ２を生成する回路であり、クロック信号φ１はクロック信号φ２とは同時にＨとならない逆相のノンオーバーラップクロックである。また、クロック信号φ１’はクロック信号φ１と同じ位相の信号であり、そのレベルがクロック信号φ１とは異なるクロックである。
【００１０】
サンプル−ホールド回路７０１において、コンテニアス部８８０ａに含まれるスイッチ８１０ａ及び８１０ｂはクロック信号φ１’によって制御され、スイッチ８５０ａ及び８５０ｂはクロック信号φ１によって制御され、サンプル−ホールド部８８０ｂに含まれるスイッチ８３０ａ及び８３０ｂとはクロック信号φ２によって制御される。
クロック信号φ１及びφ１’がＨのとき、コンテニアス部８８０ａに含まれるスイッチがオンとなり、アナログ入力信号Ａｉｎｐ及びＡｉｎｎに対してサンプリング容量素子８２０ａ及び８２０ｂが充電され、サンプリング容量素子８２０ａ及び８２０ｂの片側の端子（図中に８２１ａ及び８２１ｂで示す）の電位が変化する。
【００１１】
次に、クロック信号φ１がＬとなると、コンテニアス部８８０ａに含まれるスイッチがオフとなり、このとき、サンプリング容量素子８２０ａ及び８２０ｂの片側の端子８２１ａ及び８２１ｂの電位が、入力信号Ｖｉｎｐ及びＶｉｎｎに確定し、サンプリング容量素子８２０ａ及び８２０ｂは入力信号Ｖｉｎｐ及びＶｉｎｎによって生じた電荷を保持する。この確定動作をサンプリングと呼び、クロック信号φ１及びφ１’がＨの期間をサンプリング期間と呼ぶ。
【００１２】
続いて、クロック信号φ２がＨとなり、サンプリング容量８２０ａ及び８２０ｂに保持された電荷を転送し、出力信号ＶＡｉｎｐ及びＶＡｉｎｎを後段のステージに出力する。クロック信号φ２がＨの期間をホールド期間と呼ぶ。サンプル−ホールド回路７０１は、以上の動作を周期的に繰り返す。
したがって、アナログ−デジタル変換器においては、サンプル−ホールド回路にてサンプリング動作時に確定される入力信号Ｖｉｎｐ及びＶｉｎｎによって出力信号ＶＡｉｎｐ及びＶＡｉｎｎが確定し、出力信号ＶＡｉｎｐ及びＶＡｉｎｎをもとに後段のステージにてデジタル出力の値が確定されるため、入力信号Ｖｉｎｐ及びＶｉｎｎに誤差が生じた場合、アナログ−デジタル変換器の歪特性の劣化が生じる。
【００１３】
ここで、サンプリング期間における、入力信号Ｖｉｎｐの誤差成分について説明する。あるサンプリング期間終了時における入力信号Ｖｉｎｐの電位がＶＡｉｎｐ０であり、次のサンプリング期間終了時に、電位Ｖ８２１ａが到達すべき理想的な電位がＶＡｉｎｐ１であるとする。このとき、電位Ｖ８２１ａは、スイッチ８１０ａのオン抵抗Ｒ８１０ａとサンプリング容量素子８２０ａの容量値Ｃ８２０ａとの時定数（Ｒ８１０ａ・Ｃ８２０ａ）に従って変化し、サンプリング期間開始からサンプリング期間終了までの時間をＴ秒とすると、入力信号Ｖｉｎｐの誤差成分Ｖｉｎｐ＿ｅｒｒは、次のような式（１）で与えられる。
【００１４】
Ｖｉｎｐ＿ｅｒｒ＝｛（ＶＡｉｎｐ１−ＶＡｉｎｐ０）−Ｖｒ８０｝・ｅｘｐ｛−Ｔ／（Ｒ８１０ａ・Ｃ８２０ａ）｝  ・・・式（１）
【００１５】
オーディオ機器においては取り扱う信号の周波数が数十Ｈｚ〜数十ｋＨｚであるのに対し、ＡＤ変換器の動作周波数は数ＭＨｚ以上の高速であるため、式（１）における（ＶＡｉｎｐ１−ＶＡｉｎｐ０）の項、すなわち、クロック１周期の信号電位変化分は、信号の電位にかかわらず、微小かつ固定の値ΔＶＡｉｎｐであると近似する。したがって、式（１）は次の式（２）のように近似される。
【００１６】
Ｖｉｎｐ＿ｅｒｒ＝｛ΔＶＡｉｎｐ−Ｖｒ８０｝・ｅｘｐ｛−Ｔ／（Ｒ８１０ａ・Ｃ８２０ａ）｝  ・・・式（２）
【００１７】
一般に、スイッチ８１０ａを構成するＭＯＳトランジスタのソース（ドレイン）端子にはアナログ入力信号Ａｉｎｐが与えられていることから、スイッチ８１０ａのオン抵抗Ｒ８１０ａは図７に示すように入力信号Ａｉｎｐに依存して変化することによって、Ｖｉｎｐ＿ｅｒｒの値が各信号電位においてオン抵抗Ｒ８１０ａに依存して変化し、アナログ−デジタル変換器の歪特性の劣化が生じることが知られている。
【００１８】
後述する本実施例のように、制御回路７０５をブートストラップ回路を用いて構成した場合、スイッチ８１０ａを構成するＭＯＳトランジスタのソース（ドレイン）端子とゲート端子との間の電圧が一定となるように、クロック信号φ１’の電位が制御されているため、スイッチ８１０ａのオン抵抗Ｒ８１０ａは入力信号Ａｉｎｐ電位に依らず一定の値となり、アナログ−デジタル変換器の歪特性の劣化を緩和することができる。
【００１９】
図７は、図６に示したスイッチのオン抵抗値と入力信号との関係を示した図で、スイッチ８１０ａのオン抵抗Ｒ８１０ａと入力信号Ａｉｎｐとの関係を示した図である。図７（ａ）の縦軸はオン抵抗Ｒ８１０ａを示し、横軸は入力信号Ａｉｎｐを示している。図７（ｂ）は、図７（ａ）に示した曲線のオン抵抗Ｒ８１０ａと入力信号Ａｉｎｐと時間との関係を示しており、入力信号Ａｉｎｐが一定の振幅で変動している。
【００２０】
図７（ａ）の破線は、ブートストラップ回路を用いない場合のオン抵抗Ｒ８１０ａを示しており、入力信号Ａｉｎｐの電位変化に伴いオン抵抗Ｒ８１０ａが変動している様子が分かる。これに対して、図７（ａ）の実線は、ブートストラップ回路を用いた場合のオン抵抗Ｒ８１０ａを示しており、入力信号Ａｉｎｐの電位変化に依存せず一定の値を有していることを示している。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２０００−０１３２３２号公報
【非特許文献】
【００２２】
【非特許文献１】ＩＥＥＥ    Ｊｏｕｒｎａｌ    ｏｆ    Ｓｏｌｉｄ    Ｓｔａｔｅ    Ｃｉｒｃｕｉｔｓ．Ｖｏｌ．３２．Ｎｏ３．Ｍａｒｃｈ    １９９７．Ｐ３１２〜Ｐ３２０
【発明の概要】
【発明が解決しようとする課題】
【００２３】
ここで、サンプリング容量素子８２０ａの容量値Ｃ８２０ａについて説明する。サンプリング容量素子８２０ａの一方の端子には基準電圧Ｖｒ８０が、他方の端子にはアナログ入力信号Ａｉｎｐの電位が印加される。したがって、サンプリング容量素子８２０ａの両端の電圧はアナログ入力信号Ａｉｎｐの電位に依存した電圧が印加される。
一般に、半導体回路に用いられる容量素子は、印加される電圧に依存して異なる容量値を有することが知られている。そのため、サンプリング容量素子８２０ａの容量値Ｃ８２０ａはアナログ入力信号Ａｉｎｐの電位に依存して異なる容量値を有する。
【００２４】
図８は、図６に示した容量素子の容量値と入力信号との関係を示した図で、サンプリング容量素子８２０ａの容量値Ｃ８２０ａと入力信号Ａｉｎｐとの関係を示した図である。図８（ａ）の縦軸は容量値Ｃ８２０ａを示し、横軸は入力信号Ａｉｎｐを示している。図８（ｂ）は、図８（ａ）に示した曲線の容量値Ｃ８２０ａと入力信号Ａｉｎｐと時間との関係を示しており、入力信号Ａｉｎｐが一定の振幅で変動している。図８（ａ）に示す通り、容量値Ｃ８２０ａは入力信号Ａｉｎｐの電位変化に伴い変動している様子が分かる。
【００２５】
図９は、図６に示した入力信号と時間との関係を示した図で、電位Ｖ８２１ａと時間との関係を示した図である。縦軸は電位Ｖ８２１ａを示し、横軸は時間を示している。図９の曲線Ｌａは、サンプリング容量素子８２０ａの容量値Ｃ８２０ａが図８（ａ）に示した点ａで示される場合の電位Ｖ８２１ａと時間との関係を示している。曲線Ｌｂは、容量値Ｃ８２０ａが図８（ａ）に示した点ｂで示される場合の電位Ｖ８２１ａと時間との関係を示している。
【００２６】
図９に示したように、サンプル−ホールド回路に用いられるサンプリング容量値が信号の電位に依存して異なることにより、電位Ｖ８２１ａがサンプリング終了時（図９中Ｔ）に到達する電位が異なり、その理想値からの誤差Ｖｉｎｐ＿ｅｒｒは入力信号Ａｉｎｐの電位によって異なる。その相違は図８にΔＣで表される、サンプリング容量値の変動幅に比例する。
【００２７】
また、コンテニアス部８８０ａと８８０ｂは同一の構成を有していることから、電位Ｖ８２１ｂについても同様で、サンプリング容量素子８２０ｂの容量値Ｃ８２０ｂは入力信号Ａｉｎｎに依存して変動する特性を有しており、それによって、入力信号Ｖｉｎｎに現れる誤差成分が入力信号の電位よって異なる。
このように、サンプリング容量値の変動によって入力信号Ｖｉｎｐ及びＶｉｎｎに現れる誤差成分が入力信号の電位によって異なることで、サンプル−ホールド回路の出力信号の歪特性に劣化が生じ、入力信号ＶｉｎｐとＶｉｎｎの差分から得られるアナログ−デジタル変換器の歪特性に劣化が生じる。そして、サンプリング容量値の変動幅が大きいほど歪特性は劣化する。
【００２８】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、サンプリング容量値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器を提供することにある。
【課題を解決するための手段】
【００２９】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、サンプリング回路を備えた全差動型のサンプル−ホールド回路（８０１）であって、前記サンプリング回路にサンプリング動作中心電位を変動させる基準電位発生源（８７０）を備えたことを特徴とする。
また、請求項２に記載の発明は、サンプリング回路を備えた全差動型のサンプル−ホールド回路（８０１）であって、差動アナログ入力信号を入力する複数の入力端子（Ａｉｎｐ、Ａｉｎｎ）と、前記各々の入力端子（Ａｉｎｐ、Ａｉｎｎ）に対して少なくとも１つ以上備えられたサンプリング容量素子（８２０ａ、８２０ｂ）と、前記各々の入力端子（Ａｉｎｐ、Ａｉｎｎ）と、前記各々のサンプリング容量素子（８２０ａ、８２０ｂ）の一方の端子とを接続及び切断を切り替える複数の第１のスイッチ（８１０ａ、８１０ｂ）と、前記各々のサンプリング容量素子（８２０ａ、８２０ｂ）の他方の端子に接続される第１の入力端子及び第２の入力端子と、第１の出力端子及び第２の出力端子とを有する差動演算増幅器（８６０）と、前記各々のサンプリング容量素子（８２０ａ、８２０ｂ）の他方の端子と前記差動演算増幅器（８６０）間に接続される複数の第２のスイッチ（８５０ａ、８５０ｂ）と、前記各々のサンプリング容量素子（８２０ａ、８２０ｂ）の一方の端子と前記差動演算増幅器（８６０）の第１の出力端子又は第２の出力端子との接続及び切断を切り替える複数の第３のスイッチ（８３０ａ、８３０ｂ）と、前記複数の第２のスイッチ（８５０ａ、８５０ｂ）により接続及び切断を切り替え可能に設けられ、サンプリング動作中心電位（Ｖｒ８１）を変動させる基準電位発生源（８７０）とを備えていることを特徴とする。
【００３０】
また、請求項３に記載の発明は、請求項１又は２に記載のサンプル−ホールド回路を備えたことを特徴とするアナログ−デジタル変換器である。
【発明の効果】
【００３１】
本発明によれば、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路を提供することができる。
すなわち、サンプリング期間にサンプリング用容量素子に充電された信号をホールド期間にアナログ出力信号として出力する。サンプリング期間終了時においてサンプリング用容量素子に充電されている信号成分の誤差成分は、式（２）に示した通り、サンプリング期間の充電動作に関わるＭＯＳトランジスタ（例えば、第１のスイッチ及び第２のスイッチ）の合成オン抵抗値Ｒｓａｍｐとサンプリング容量素子の容量値Ｃｓａｍｐとによる時定数Ｒｓａｍｐ×Ｃｓａｍｐ及び充電される信号成分ΔＶｓａｍｐに依存した値となる。
【００３２】
本発明においては、サンプリング動作中心電位を変動させることによって、ある入力信号の電位に対してサンプリング容量素子に印加される電圧を変動させることができ、そうすることで、サンプリング容量素子の容量値Ｃｓａｍｐは様々な値に変動し、長期的にみると、容量値Ｃｓａｍｐの見かけ上の値は変動した様々な値の平均値を有することとなるため、容量値Ｃｓａｍｐが入力信号の電位に依存して変動する特性を緩和することができる。
【００３３】
これにより、サンプル−ホールド回路において応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。また、本発明は、全差動回路であるため、サンプリング動作中心電位の変動分は差動で相殺されるため、最終的な出力信号に対して一切影響を与えない。
【図面の簡単な説明】
【００３４】
【図１】本発明に係るサンプル−ホールド回路の実施例を説明するための回路構成図である。
【図２】図１に示した基準電圧発生回路の具体的な回路構成を説明するための図である。
【図３】本発明による容量素子の容量値と入力信号との関係を示した図である。
【図４】従来のパイプライン型アナログ−デジタル変換器を示したブロック図である。
【図５】デジタル出力信号を算出する演算を例示するための図である。
【図６】従来のサンプル−ホールド回路を説明するための回路構成図である。
【図７】図６に示したスイッチのオン抵抗値と入力信号との関係を示した図である。
【図８】図６に示した容量素子の容量値と入力信号との関係を示した図である。
【図９】図６に示した入力信号と時間との関係を示した図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照して本発明の実施例について説明する。  
本発明のサンプル−ホールド回路及びこれを適用したアナログ−デジタル変換器について説明する。本明細書では、図面において、先に説明した図面に示した構成と同様の構成については全て同様の符号を付し、その説明を一部略すものとする。
図１は、本発明のサンプル−ホールド回路の実施例を説明するための回路構成図である。本発明のアナログ−デジタル変換器は、図４に示したアナログ−デジタル変換器おいて、図６に示したサンプル−ホールド回路７０１を図１に示すサンプル−ホールド回路８０１に置き換えた構成である。また、図６に示したサンプル−ホールド回路７０１を図１に示すサンプル−ホールド回路８０１との差異は、基準電圧Ｖｒ８０が基準電圧Ｖｒ８１となり、基準電圧Ｖｒ８１を発生する基準電圧発生回路８７０が追加されたものであるため、同様の部分については説明を省略する。
本発明のサンプル−ホールド回路８０１は、サンプリング回路を備えた全差動型のサンプル−ホールド回路で、サンプリング回路にサンプリング動作中心電位を変動させる基準電位発生源８７０を備えている。
【００３６】
また、本発明のサンプル−ホールド回路８０１は、差動アナログ入力信号を入力する複数の入力端子Ａｉｎｐ、Ａｉｎｎと、この各々の入力端子Ａｉｎｐ、Ａｉｎｎに対して少なくとも１つ以上備えられたサンプリング容量素子８２０ａ、８２０ｂと、各々の入力端子Ａｉｎｐ、Ａｉｎｎと、各々のサンプリング容量素子８２０ａ、８２０ｂの一方の端子とを接続及び切断を切り替える複数の第１のスイッチ８１０ａ、８１０ｂと、各々のサンプリング容量素子８２０ａ、８２０ｂの他方の端子に接続される第１の入力端子及び第２の入力端子と、第１の出力端子及び第２の出力端子とを有する差動演算増幅器８６０と、各々のサンプリング容量素子８２０ａ、８２０ｂの他方の端子と差動演算増幅器８６０間に接続される複数の第２のスイッチ８５０ａ、８５０ｂと、各々のサンプリング容量素子８２０ａ、８２０ｂの一方の端子と差動演算増幅器８６０の第１の出力端子又は第２の出力端子との接続及び切断を切り替える複数の第３のスイッチ８３０ａ、８３０ｂと、複数の第２のスイッチ８５０ａ、８５０ｂにより接続及び切断を切り替え可能に設けられ、サンプリング動作中心電位Ｖｒ８１を変動させる基準電位発生源８７０とを備えている。
【００３７】
図２は、図１に示した基準電位発生回路の具体的な回路構成を説明するための図である。図４に示すように、基準電位発生回路８７０は、複数の基準電位Ｖ８１、Ｖ８２、…Ｖ８Ｍ（Ｍ：Ｍは自然数）を入力する複数の入力端子と、基準電位Ｖｒ８１を出力する端子と、基準電位Ｖ８１、Ｖ８２、…Ｖ８Ｍのうちいずれか１つと出力端子とを接続するセレクタ８７１で構成されている。
【００３８】
本発明におけるアナログ−デジタル変換器及びサンプル−ホールド回路は、図４に示したアナログ−デジタル変換器及び図６に示したサンプル−ホールド回路とほぼ同様の動作であるため、その説明を一部略すものとする。
図１に示したサンプル−ホールド回路８０１において、コンテニアス部８８０ａに含まれるスイッチ８１０ａ及び８１０ｂはクロック信号φ１’によって制御され、スイッチ８５０ａ及び８５０ｂはクロック信号φ１によって制御され、サンプル−ホールド部８８０ｂに含まれるスイッチ８３０ａ及び８３０ｂとはクロック信号φ２によって制御される。
【００３９】
クロック信号φ１及びφ１’がＨのとき、コンテニアス部８８０ａに含まれるスイッチがオンとなり、アナログ入力信号Ａｉｎｐ及びＡｉｎｎに対してサンプリング容量素子８２０ａ及び８２０ｂが充電され、サンプリング容量素子８２０ａ及び８２０ｂの片側の端子（図中に８２１ａ及び８２１ｂで示す）の電位が変化する。
次に、クロック信号φ１がＬとなると、コンテニアス部８８０ａに含まれるスイッチがオフとなり、このとき、サンプリング容量素子８２０ａ及び８２０ｂの片側の端子８２１ａ及び８２１ｂの電位が、入力信号Ｖｉｎｐ及びＶｉｎｎに確定し、サンプリング容量素子８２０ａ及び８２０ｂは入力信号Ｖｉｎｐ及びＶｉｎｎによって生じた電荷を保持する。この確定動作をサンプリングと呼び、クロック信号φ１及びφ１’がＨの期間をサンプリング期間と呼ぶ。
【００４０】
続いて、クロック信号φ２がＨとなり、サンプリング容量８２０ａ及び８２０ｂに保持された電荷を転送し、出力信号ＶＡｉｎｐ及びＶＡｉｎｎを後段のステージに出力する。クロック信号φ２がＨの期間をホールド期間と呼ぶ。サンプル−ホールド回路８０１は、以上の動作を周期的に繰り返す。
したがって、本発明のアナログ−デジタル変換器においては、サンプル−ホールド回路にてサンプリング動作時に確定される入力信号Ｖｉｎｐ及びＶｉｎｎによって出力信号ＶＡｉｎｐ及びＶＡｉｎｎが確定し、出力信号ＶＡｉｎｐ及びＶＡｉｎｎをもとに後段のステージにてデジタル出力の値が確定されるため、入力信号Ｖｉｎｐ及びＶｉｎｎに誤差が生じた場合、アナログ−デジタル変換器の歪特性の劣化が生じる。
【００４１】
また、基準電圧発生回路８７０は、前記セレクタ８７１の接続先を切り替えることによって、基準電位Ｖｒ８１はＶ８１、Ｖ８２、…Ｖ８Ｍの値を出力する。また、セレクタ８７１の接続先の切り替えは、任意周波数で行うこととしてよい。また、セレクタ８７１の接続先の切り替えは、Ｖ８１、Ｖ８２、…Ｖ８Ｍの間で周期的に行うこととしてもよいし、ランダムに切り替えることとしてもよい。また、Ｖ８１、Ｖ８２、…Ｖ８Ｍの電位は、Ｖ０ｐ以上、ＶＤＤ−Ｖ０ｐ以下とすることが望ましい。ただし、アナログ入力信号のゼロ−ピーク振幅をＶ０ｐ、電源電圧をＶＤＤとする。
ここで、サンプリング期間における、入力信号Ｖｉｎｐの誤差成分については、先に述べたように式（２）で与えられる。
【００４２】
本発明においては、基準電位Ｖｒ８１の電位は、常に一定ではなく変動しているため、サンプリング容量８２０ａの両端に印加される電圧（Ｖ８２１ａ−Ｖｒ８１）が変動する。そのため、サンプリング容量素子８２０ａの容量値Ｃ８２０ａは、入力信号Ａｉｎｐの電位と基準電位Ｖｒ８１の両方に依存して変化する。ある入力信号Ａｉｎｐの電位に対して基準電位Ｖｒ８１がＶｒ８１＿０からＶｒ８１＿１まで変化し、その時の容量値Ｃ８２０ａがＣ８２０ａ＿０からＣ８２０ａ＿１まで変化すると、容量値Ｃ８２０ａの見かけ上の値は、Ｃ８２０ａ＿０からＣ８２０ａ＿１までの平均値を有することとなる。そのため、容量値Ｃ８２０ａの見かけ上の変動幅を抑制することができる。
【００４３】
図３は、本発明による容量素子の容量値と入力信号との関係を示した図で、サンプリング容量素子８２０ａの容量値Ｃ８２０ａと入力信号Ａｉｎｐとの関係を示した図である。図３（ａ）の縦軸は容量値Ｃ８２０ａを示し、横軸は入力信号Ａｉｎｐを示している。図３（ｂ）は、図３（ａ）に示した曲線の容量値Ｃ８２０ａと入力信号Ａｉｎｐと時間との関係を示しており、入力信号Ａｉｎｐが一定の振幅で変動している。図３（ａ）中のｘは、基準電位Ｖｒ８１がＶｒ８１＿０のときの容量値Ｃ８２０ａの特性を示し、図３（ａ）中のｙは、基準電位Ｖｒ８１がＶｒ８１＿１のときの容量値Ｃ８２０ａの特性を示し、図３（ａ）中のｚは、これらの平均値を示したグラフである。グラフから明らかなように、容量値Ｃ８２０ａの見かけ上の変動幅が抑制されている。
【００４４】
このように、容量値Ｃ８２０ａの見かけ上の変動幅が抑制されるため、入力信号Ｖｉｎｐの誤差成分の入力信号Ａｉｎｐの電位による変動が抑制される。
コンテニアス部８８０ｂについては、コンテニアス部８８０ａと同様で、容量値Ｃ８２０ｂの見かけ上の変動幅が抑制されるため、入力信号Ｖｉｎｎの誤差成分の入力信号Ａｉｎｎの電位による変動が抑制される。
【００４５】
以上説明したように、入力信号Ｖｉｎｐ及びＶｉｎｎの誤差成分の変動幅が抑制されるため、入力信号Ｖｉｎｐ及びＶｉｎｎの差分から得られるアナログ−デジタル変換器の出力信号の歪特性の劣化を緩和することが可能となる。
また、本発明においては、基準電位Ｖｒ８１を変動させることによって、入力信号ＶｉｎｐとＶｉｎｎの各々に同量のオフセットが生じるが、差動で相殺されるため、最終的な出力信号のレベルには一切影響を与えない。
【００４６】
また、さらに、本発明においては、式（２）において｛ΔＶＡｉｎｐ−Ｖｒ８０｝の項が変動している。そのため、入力信号Ｖｉｎｐの誤差成分Ｖｉｎｐ＿ｅｒｒそのものが変動するため、長期的に見ると、Ｖｉｎｐ＿ｅｒｒの値はその変動の平均値を有することとなり、オン抵抗Ｒ８１０ａや容量値Ｃ８２０ａ依存したアナログ−デジタル変換器の歪特性の劣化を緩和することが可能となる。
【００４７】
なお、基準電位Ｖｒ８１については、オン抵抗Ｒ８１０ａによる影響を相殺するように変化させてもよいし、ランダムに変化させてもよいし、特性に影響を与えないような周期で変化させることとしてもよい。
また、全差動演算増幅器８６０の出力中心電位Ｖｒ８２については、固定の値としてもよいし、基準電位Ｖｒ８１と同様に変動させてもよい。
また、アナログ−デジタル変換器は、上述したサンプル−ホールド回路を備えたものである。
【産業上の利用可能性】
【００４８】
本発明は、サンプリング容量値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単なサンプル−ホールド回路及びこれを用いたアナログ−デジタル変換器に関するもので、オーディオ用アナログ−デジタル変換器やＣＯＤＥＣなどのように、低歪み特性を要求される機器に適用されるサンプル−ホールド回路に好適である。
【符号の説明】
【００４９】
７０１、８０１  サンプル−ホールド回路
７０３  メモリ
７０４  演算回路
７０５  制御回路
８１０ａ、８１０ｂ、８３０ａ、８３０ｂ、８５０ａ、８５０ｂ  スイッチ
８２０ａ、８２０ｂ  サンプリング用容量素子
８６０  差動演算増幅器
８７０  基準電圧発生回路
８８０ａ  コンテニアス部
８８０ｂ  サンプル−ホールド部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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