(57)【要約】【課題】プラズマダメージ対策用のダミーセルやダミーゲート等を配置することなく、チップ面積の拡大や遅延性能の悪化を抑え、ダミーによる容量増加や配線性悪化を抑える。【解決手段】回路ブロックのＤＲＡＭセル領域に使用されているビット配線やビットコンタクトを、ロジック回路領域の配線やコンタクトとして使用する場合において、配置配線完了後に、プラズマダメージの影響を受けるゲート電極を自動的に分析し、ロジック回路領域のウェルコンタクト領域（ウェル電位拡散層）にプラズマダメージ対策用のダミーコンタクトを配置したことを特徴とする。【選択図】図１
2014127601.tif 000002
【特許請求の範囲】
【請求項１】
ＤＲＡＭのビット線配線層がビットコンタクトを介してＭＯＳＦＥＴのゲート電極と接続するパターンを有する回路ブロック内に配置されたウェル電位拡散層と、
前記ウェル電位拡散層上に配置されたダミービットコンタクトと
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ウェル電位拡散層上に、上層配線に接続するためのコンタクトと前記ダミービットコンタクトとが交互に配置されている
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ウェル電位拡散層は、前記ＭＯＳＦＥＴを形成するアクティブ拡散層に対し、前記ゲート電極を引き出した入力配線が所在する方向、及び前記アクティブ拡散層の出力配線が所在する方向の少なくとも一方に配置されており、
前記ダミービットコンタクトは、前記ウェル電位拡散層上において、上層配線に接続するためのコンタクトの配列方向に対して垂直な方向に配置されている
半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記ウェル電位拡散層は、ドット状に配置されており、
ドット状に配置されている前記ウェル電位拡散層に合わせて、ドット単位で、上層配線に接続するためのコンタクトと前記ダミービットコンタクトとが交互に配置されている
半導体装置。
【請求項５】
請求項１乃至4のいずれか一項に記載の半導体装置であって、
前記ダミービットコンタクトは、上層の配線層とは電気的に接続されていない素子である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば半導体装置のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）混載プロセスに関する。
【背景技術】
【０００２】
ロジック回路領域とＤＲＡＭセル領域を含むＤＲＡＭ混載プロセスでは、ロジック回路領域において、拡散層（Ｄｉｆｆｕｓｉｏｎ）と第１金属配線層（Ｍ１配線）との層間絶縁膜の膜厚が厚くなり、拡散層と第１金属配線層とを接続するコンタクト（ＣＴ）の高さが高くなるため、コンタクトの抵抗と寄生容量が増大し、ロジック回路（論理回路）領域の遅延、消費電力増加の原因となっている。
【０００３】
そこで、ＤＲＡＭセル領域において拡散層と第１金属配線層との間にあるＤＲＡＭセルの回路を構成するＤＲＡＭビット線（ＤＢＬ配線）、及びＤＢＬ配線層と拡散層とを接続するＤＲＡＭビットコンタクト（ＤＢＬＣＴ）を、ロジック回路領域の配線、及びコンタクトへ適用することで、コンタクトの抵抗、寄生容量を低減し、ロジック部の遅延性能改善を図ることが提案されている（特許文献１）。
【０００４】
また、ＤＢＬＣＴに接続されるゲートは、ＤＢＬＣＴを形成する際に発生するプラズマチャージによりプラズマダメージを受ける。プラズマダメージとは、薄膜デバイス製造でのプラズマプロセスにおけるチャージアップ現象に起因する不良のことである。チャージアップが発生すると、トランジスタのゲート酸化膜に高電界がかかりトンネル電流が流れるため、ゲート酸化膜の破壊や劣化が生じる。これは、トランジスタの不良、製造歩留まりの低下に直結する。
【０００５】
しかし、ＤＲＡＭセル領域のように、ＤＢＬＣＴが密集している場合は、周囲の配線、ＤＢＬＣＴにプラズマチャージが分散されるため、プラズマダメージを受けない。
【０００６】
一般的に、プラズマダメージ保護素子として、周囲の配線、コンタクトを使用できることが知られている（非特許文献１）。また、コンタクト上部に配線を接続しないコンタクト自身もプラズマダメージ対策のダミー素子になることが知られている（特許文献２）。また、ドライエッチングにおいて分離溝付近に生じるエッチング残渣を低減するために、分離溝の内部にダミーのコンタクトパッドを形成することも提案されている（特許文献３）。
【０００７】
通常、ロジック回路領域にＤＢＬＣＴを適用した場合、ＤＲＡＭセル領域ほどコンタクト密度が高くないため、プラズマダメージ保護素子の挿入が必要となる。
【０００８】
しかし、ロジック回路領域は、ゲート寸法均一化のため、トランジスタを構成するアクティブ拡散層の周囲にダミービットコンタクトを配置することは困難である。また、配置した場合は、ゲートピッチの増加となり、チップサイズ増大の原因となる。また、プラズマダメージ対策のために、ＤＢＬＣＴに接続されるゲートに対してダミーゲートを付加することは、遅延性能・チップ面積に影響を与えるために適用できなかった。
【０００９】
更に、従来、プラズマダメージ対策のダミー素子自体については知られていたが、それらのダミー素子を、チップ面積・遅延性能に影響を与えず効率的に配置する方法がなかった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２５１７６３号公報
【特許文献２】特開２００６−３４４７７３号公報
【特許文献３】特開２００８−０１６７０５号公報
【非特許文献】
【００１１】
【非特許文献１】Ｋ  Ｍｉｙａｍｏｔｏ  ｅｔ  ａｌ．，“Ｉｍｐａｃｔ  ｏｆ  Ｐａｔｔｅｒｎ  Ｄｅｎｓｉｔｙ  ｏｎ  Ｐｌａｓｍａ  Ｄａｍａｇｅ  ｏｆ  ＣＭＯＳ  ＬＳＩｓ，”  １９９６  ＩＥＥＥ，  ｐｐ．  ＩＥＤＭ  ９６−７３９−−ＩＥＤＭ  ９６−７４２
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図１に示すようなＤＲＡＭ混載プロセスにおいて、ＤＲＡＭセル領域のビット線（ＤＢＬ配線）、ビットコンタクト（ＤＢＬＣＴ）をロジック回路領域に適用する場合、ロジック回路領域は、ＤＲＡＭセル領域と異なりビットコンタクト密度が低いために、ビットメタル形成時のプラズマダメージが問題となる。
【課題を解決するための手段】
【００１３】
上記のプラズマダメージを低減するためのダミー発生手法として、半導体装置の製造プロセスにおいて、ロジック回路領域のウェル（Ｗｅｌｌ）コンタクト領域にプラズマダメージ対策用のダミービットコンタクトを配置する。
【発明の効果】
【００１４】
プラズマダメージ対策において、ダミーセルやダミーゲート等の配置によるチップ面積及び遅延性能の悪化を抑えることができる。
【図面の簡単な説明】
【００１５】
【図１】ＤＲＡＭセル領域を含む断面構造の模式図である。
【図２】第１実施形態におけるダミーＤＢＬＣＴ配置例を示す図である。
【図３】ダミーＤＢＬＣＴの断面構造の模式図である。
【図４】ゲート上ＤＢＬＣＴ断面構造の模式図である。
【図５】ＤＢＬ配線上コンタクト断面構造の模式図である。
【図６】第２実施形態におけるダミーＤＢＬＣＴ配置例を示す図である。
【図７】第３実施形態におけるダミーＤＢＬＣＴ配置例を示す図である。
【図８】ロジック回路中のインバータ回路の使用位置の例を示す図である。
【図９】ビットコンタクトのスパッタ工程について説明するための図である。
【発明を実施するための形態】
【００１６】
＜第１実施形態＞
対象となる半導体装置は、ロジック回路中に、比較的サイズ（駆動能力）の大きいインバータ回路を有している。このインバータ回路は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を使用している。ＣＭＯＳは、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とＮＭＯＳ（Ｎｅｇａｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で形成される。なお、ＰＭＯＳ及びＮＭＯＳは、いずれも電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一種であるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１７】
［ダミーＤＢＬＣＴ配置例］
図２に、第１実施形態に係るインバータ回路（１段）におけるダミーＤＢＬＣＴの配置例を示す。
【００１８】
図２に示すように、本実施形態に係るインバータ回路は、Ｐ型アクティブ拡散層１と、Ｎ型アクティブ拡散層２と、コンタクト３と、コンタクト４と、Ｎウェル上Ｎ型拡散層５と、Ｐウェル上Ｐ型拡散層６と、コンタクト７と、コンタクト８と、コンタクト９と、ＤＢＬＣＴ１０と、ダミーＤＢＬＣＴ１１と、ゲート電極２０と、Ｍ１配線２１と、ＤＢＬ配線２２を備える。
【００１９】
Ｐ型アクティブ拡散層１、Ｎ型アクティブ拡散層２、Ｎウェル上Ｎ型拡散層５、Ｐウェル上Ｐ型拡散層６、及びゲート電極２０は、ＰＭＯＳ及びＮＭＯＳを形成する。
【００２０】
Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２は、ＭＯＳＦＥＴとして動作させるフィールド領域（アクティブ領域）に形成された拡散層であり、ＰＭＯＳ及びＮＭＯＳのソースとドレインに相当するソース拡散層及びドレイン拡散層である。Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２は、ＰＭＯＳ及びＮＭＯＳのソースとドレインとの間のチャネルを形成する。なお、Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２について、Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６と対比して説明するならば、Ｐ型アクティブ拡散層１はＰウェル上Ｎ型拡散層であり、Ｎ型アクティブ拡散層２はＮウェル上Ｐ型拡散層である。なお、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）に関する説明は省略する。
【００２１】
Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６は、ウェル電位の給電用のＴＡＰ拡散層（ウェル電位拡散層）である。なお、ＴＡＰとは、ウェル電位拡散層領域を電源に接続する導電性リードのことである。Ｎウェル上Ｎ型拡散層５は、ＰＭＯＳのＮウェル上に配置されたＮ型拡散層である。Ｐウェル上Ｐ型拡散層６は、ＮＭＯＳのＰウェル上に配置されたＰ型拡散層である。一般的に、ウェルと拡散層とは、不純物の濃度が異なる。本実施形態では、Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６は、それぞれ、図面上で左右方向（水平方向）に帯状に配置されている。なお、フィールド酸化膜に関する説明は省略する。
【００２２】
ゲート電極２０は、ＰＭＯＳ及びＮＭＯＳのゲート電極である。ゲート電極２０は、ＰＭＯＳではＰウェル上に配置され、ＮＭＯＳではＮウェル上に配置される。図２では、一例として、ゲート電極２０は、Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２に共通のゲート電極として、６本のゲート配線（縦線）で示している。Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２はそれぞれ、この６本のゲート配線の各々を境界として、ソース領域（ソース拡散層）と、ドレイン領域（ドレイン拡散層）とに分けられる。なお、この６本のゲート配線は、Ｐ型アクティブ拡散層１とＮ型アクティブ拡散層２との間（例えばＰウェルとＮウェルとの間）の領域において、１本のゲート配線（横線）で結合されている。この１本のゲート配線（横線）は、６本のゲート配線のうちの１本（縦線）の２倍程度の幅を持つ。なお、ゲート酸化膜に関する説明は省略する。
【００２３】
Ｍ１配線２１は、Ｐ型アクティブ拡散層１、Ｎ型アクティブ拡散層２、Ｎウェル上Ｎ型拡散層５、Ｐウェル上Ｐ型拡散層６、及びゲート電極２０の上層の第１金属配線層に配置されている。ここで、上層／下層は相対的な位置関係に過ぎず、インバータ回路自体が上下反転した時には、それに伴い上層／下層の位置関係も反転する。ＤＢＬ配線２２は、Ｍ１配線２１とゲート電極２０との間にあるＤＢＬ配線層に配置されている。なお、層間絶縁膜に関する説明は省略する。
【００２４】
コンタクト３、コンタクト４、コンタクト７、及びコンタクト８は、Ｍ１配線２１（第１金属配線層）以下の層に配置されている。コンタクト３は、Ｐ型アクティブ拡散層１とＭ１配線２１とを接続するコンタクトである。コンタクト４は、Ｎ型アクティブ拡散層２とＭ１配線２１とを接続するコンタクトである。コンタクト７は、Ｎウェル上Ｎ型拡散層５とＭ１配線２１とを接続するコンタクトである。コンタクト８は、Ｐウェル上Ｐ型拡散層６とＭ１配線２１とを接続するコンタクトである。
【００２５】
Ｐ型アクティブ拡散層１とＮ型アクティブ拡散層２は、Ｍ１配線２１を介して接続される。例えば、Ｍ１配線２１は、Ｐ型アクティブ拡散層１の上層の１本の金属配線（横線）と、Ｎ型アクティブ拡散層２の上層の１本の金属配線（横線）とが、それぞれ末端で１本の金属配線（縦線）で接続された形状をしている。すなわち、Ｍ１配線２１は、コの字型（Ｕ字型／凹型）を形成する。コの字型（Ｕ字型／凹型）の並行する２本の金属配線の一方がＰ型アクティブ拡散層１の上層に配置されている。そのＰ型アクティブ拡散層１の上層の金属配線上にコンタクト３が配置されている。このコンタクト３は、Ｍ１配線２１とＰ型アクティブ拡散層１におけるドレイン領域（ドレイン拡散層）とを接続する。また、コの字型（Ｕ字型／凹型）の並行する２本の金属配線の他方がＮ型アクティブ拡散層２の上層に配置されている。そのＮ型アクティブ拡散層２の上層の金属配線上にコンタクト４が配置されている。このコンタクト４は、Ｍ１配線２１とＮ型アクティブ拡散層２におけるドレイン領域（ドレイン拡散層）とを接続する。但し、実際には、上記の例に限定されない。
【００２６】
また、Ｎウェル上Ｎ型拡散層５とＰ型アクティブ拡散層１は、上記とは別のＭ１配線２１を介して接続される。このＭ１配線２１は、Ｎウェル上Ｎ型拡散層５全体を覆う形でＮウェル上Ｎ型拡散層５の上層に配置されており、コンタクト７の位置から分岐した枝配線がＰ型アクティブ拡散層１上まで延伸している。この枝配線は、Ｐ型アクティブ拡散層１上のゲート配線（縦線）と並行に配置されている。この枝配線のＰ型アクティブ拡散層１上の部分にコンタクト３が配置されている。このコンタクト３は、Ｍ１配線２１とＰ型アクティブ拡散層１におけるソース領域（ソース拡散層）とを接続する。
【００２７】
同様に、Ｐウェル上Ｐ型拡散層６とＮ型アクティブ拡散層２は、上記とは別のＭ１配線２１を介して接続される。このＭ１配線２１は、Ｐウェル上Ｐ型拡散層６全体を覆う形でＰウェル上Ｐ型拡散層６の上層に配置されており、コンタクト８の位置から分岐した枝配線がＮ型アクティブ拡散層２上まで延伸している。この枝配線は、Ｎ型アクティブ拡散層２上のゲート配線（縦線）と並行に配置されている。この枝配線のＮ型アクティブ拡散層２上の部分にコンタクト４が配置されている。このコンタクト４は、Ｍ１配線２１とＮ型アクティブ拡散層２におけるソース領域（ソース拡散層）とを接続する。
【００２８】
本実施形態では、Ｍ１配線２１の一部は、他のロジック回路との接続のために、入力端子１０１及び出力端子１０２として使用されている。
【００２９】
入力端子１０１は、ゲート電極を引き出した入力配線である。このとき、入力端子１０１は、最終的にゲート電極２０とのみ接続するため、コンタクト３、コンタクト４、コンタクト７、及びコンタクト８が配置されていない独立したＭ１配線２１を使用する。また、入力端子１０１に相当する入力配線は、出力端子１０２に相当する出力配線との寄生配線容量、寄生コンタクト容量低減のために、コンタクト９を介して、ＤＢＬ配線２２に接続している。このＤＢＬ配線２２は、ＤＢＬＣＴ１０を介して、ゲート電極２０に接続している。このゲート電極２０は、Ｐ型アクティブ拡散層１とＮ型アクティブ拡散層２との間の領域において１本のゲート配線（横線）で示されているものである。
【００３０】
出力端子１０２は、ドレインに相当するアクティブ拡散層の出力配線である。このとき、出力端子１０２は、Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２におけるドレイン領域（ドレイン拡散層）と接続するため、コンタクト３及びコンタクト４を介してドレイン拡散層と接続されているＭ１配線２１を使用する。上記の例に基づいて説明すれば、Ｐ型アクティブ拡散層１の上層の１本の金属配線（横線）と、Ｎ型アクティブ拡散層２の上層の１本の金属配線（横線）とのそれぞれの末端同士を接続している１本の金属配線（縦線）から分岐した枝配線を出力端子１０２として使用する。すなわち、コの字型（Ｕ字型／凹型）を形成しているＭ１配線２１において、コの字型の側面（Ｕ字型／凹型の底部）から分岐した枝配線を出力端子１０２として使用する。但し、実際には、上記の例に限定されない。
【００３１】
なお、本実施形態では、入力端子１０１と出力端子１０２のいずれもＭ１配線を使用しているが、実際には、入力端子１０１と出力端子１０２のいずれか又は両方がＭ１配線２１でなく、ＤＢＬ配線２２を使用することもある。また、実際には、Ｍ１配線２１又はＤＢＬ配線２２を使用していなくても、Ｍ１配線２１又はＤＢＬ配線２２と電気的に接続可能であれば良い。
【００３２】
コンタクト９は、Ｍ１配線２１（入力端子１０１）に配置されている。コンタクト９は、Ｍ１配線２１とＤＢＬ配線２２とを接続するコンタクトである。
【００３３】
ＤＢＬＣＴ１０は、ＤＢＬ配線２２とゲート電極２０とを接続するＤＲＡＭビットコンタクトである。具体的には、図２に示すように、ＤＢＬＣＴ１０は、ＤＢＬ配線２２に設けられ、ゲート電極２０のうち、Ｐ型アクティブ拡散層１とＮ型アクティブ拡散層２との間の領域に配置されている１本のゲート配線（横線）に接続する。
【００３４】
ダミーＤＢＬＣＴ１１は、Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６の各々の上に配置されているダミービットコンタクトである。ダミーＤＢＬＣＴ１１は、ＤＢＬＣＴ１０ではない。本実施形態では、Ｎウェル上Ｎ型拡散層５上に、コンタクト７とダミーＤＢＬＣＴ１１とが交互に配置されている。また、Ｐウェル上Ｐ型拡散層６上に、コンタクト８とダミーＤＢＬＣＴ１１とが交互に配置されている。具体的には、ダミーＤＢＬＣＴ１１は、ＤＢＬＣＴ１０のバリアメタル形成時のスパッタ工程におけるプラズマチャージを放電するためのダミー素子である。なお、バリアメタルは、金属材料の拡散防止や相互反応防止のために用いられる金属膜である。ビットコンタクト（ＤＢＬＣＴ）以外のコンタクト（例えば、Ｍ１配線とアクティブ拡散層間を接続するコンタクト３、４等）は、ビットコンタクト形成時には形成されていない。したがって、ダミーＤＢＬＣＴ１１を配置することにより、ダミーＤＢＬＣＴ１１からＴＡＰ拡散層又はＳＵＢ（基板：Ｓｕｂｓｔｒａｔｅ）に電荷を逃がすことができる。
【００３５】
なお、ダミーＤＢＬＣＴ１１を設ける箇所は、ロジック回路におけるプリミティブセルのウェル電位を供給するＴＡＰ拡散層上である。ダミーＤＢＬＣＴ１１をＴＡＰ拡散層上に設ける理由は、次のとおりである。例えば、通常のロジック回路におけるプリミティブセルはＴＡＰ拡散層を持っているため、面積の増加無しに、ダミービットコンタクトを設けることができる。プリミティブセルにＴＡＰ拡散層を持たない構造のロジック回路でも、ウェル電位を固定するために、ある間隔ではＴＡＰ拡散層を配置するため、同様に、面積増加無しにＴＡＰ拡散層を設けることができる。また、ＴＡＰ拡散層上に配置するため、トランジスタや周辺配線への容量増加等の影響を、最小限に抑えることができ、回路性能を落とすことなく、プラズマダメージ対策ができる。
【００３６】
このように、ＤＲＡＭのビット線配線層（ＤＢＬ配線）とビットコンタクト（ＤＢＬＣＴ）を周辺回路領域で使用し、ビット線配線層がＭＯＳＦＥＴのゲート電極に接続するパターンを有する回路ブロック内において、ウェル電位を供給するＴＡＰ拡散層上にダミービットコンタクト（ダミーＤＢＬＣＴ）を配置したことを特徴とする。
【００３７】
なお、図２は模式的に示しているので、各工程の寸法は精確に記載していない。各工程の寸法は採用プロセスで異なる。一般的には、ＭＯＳＦＥＴのゲート電極に相当するゲート配線の幅（ゲート幅）をＬとすると、概ねコンタクト（ＤＢＬＣＴも含む）の寸法は、Ｌ＊Ｌ〜２Ｌ＊Ｌ程度である。Ｌ＊Ｌは、ゲート幅を１辺の長さとした正方形の面積である。２Ｌ＊Ｌは、ゲート幅の倍の長さを長辺の長さとし、ゲート幅を短辺の長さとした長方形の面積である。拡散層上やゲート電極層上、金属配線層上にコンタクトを設けるための各々の幅（コンタクトマージン）は、２Ｌ程度である。図２は、一部にコンタクトマージンがゼロの箇所（ボーダレスコンタクト）も描いている。但し、実際には、これらの例に限定されない。
【００３８】
［拡散層上のダミーＤＢＬＣＴの断面構造］
図３に、発生したダミーＤＢＬＣＴ１１を含むＮＭＯＳのＰウェル上Ｐ型拡散層６の断面（Ａ−Ａ’）を示す。
【００３９】
Ｐウェル上Ｐ型拡散層６とＭ１配線２１とを接続するコンタクト８が配置されている。これらのコンタクト８の間に、プラズマチャージを放電するためのダミーＤＢＬＣＴ１１が配置されている。すなわち、Ｐウェル上Ｐ型拡散層６上には、コンタクト８とダミーＤＢＬＣＴ１１とが交互に配置されている。ダミーＤＢＬＣＴ１１は、Ｐウェル上Ｐ型拡散層６に接続されているが、Ｍ１配線２１には接続されていない。
【００４０】
図示しないが、上記と同様に、ＰＭＯＳのＮウェル上Ｎ型拡散層５にも、ダミーＤＢＬＣＴ１１が配置されている。
【００４１】
Ｎウェル上Ｎ型拡散層５とＭ１配線２１とを接続するコンタクト７が配置されている。これらのコンタクト７の間に、プラズマチャージを放電するためのダミーＤＢＬＣＴ１１が配置されている。すなわち、Ｎウェル上Ｎ型拡散層５上には、コンタクト７とダミーＤＢＬＣＴ１１とが交互に配置されている。ダミーＤＢＬＣＴ１１は、Ｎウェル上Ｎ型拡散層５に接続されているが、Ｍ１配線２１には接続されていない。
【００４２】
このダミーＤＢＬＣＴ１１は、上層配線（ＤＢＬ配線２２）を持たなくても良いため、通常のウェルコンタクト（コンタクト７、８）の隙間に効率的に配置することが可能となる。なお、実際には、上層配線（ＤＢＬ配線２２）の一部が残っていても良い。
【００４３】
［ゲート電極上のＤＢＬＣＴの断面構造］
図４は、プラズマチャージを受けるゲート電極２０を含む断面（Ｂ−Ｂ’）を示す。
【００４４】
Ｍ１配線２１（入力端子１０１）とＤＢＬ配線２２とを接続するコンタクト９が配置されている。また、ＤＢＬ配線２２とゲート電極２０とを接続するＤＢＬＣＴ１０が配置されている。
【００４５】
ゲート電極２０の上にはＤＢＬＣＴ１０が配置されており、このＤＢＬＣＴ１０形成時のプラズマチャージが今回問題となっている。
【００４６】
［ＤＢＬ配線上のコンタクトの断面構造］
図５は、ＤＢＬ配線２２上のコンタクト９を含む断面（Ｃ−Ｃ’）を示す。
【００４７】
Ｎウェル上Ｎ型拡散層５とＭ１配線２１とを接続するコンタクト７が配置されている。また、Ｍ１配線２１（入力端子１０１）とＤＢＬ配線２２とを接続するコンタクト９が配置されている。また、Ｐウェル上Ｐ型拡散層６とＭ１配線２１とを接続するコンタクト８が配置されている。
【００４８】
＜第２実施形態＞
第２実施形態では、第１実施形態で説明したインバータ回路に対して、Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６の配置を変更している。
【００４９】
［ダミーＤＢＬＣＴ配置例］
図６に、本実施形態に係るインバータ回路（１段）におけるダミーＤＢＬＣＴの配置例を示す。
【００５０】
Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６は、ロジック回路（又はインバータ回路）の左右に配置することもできる。図６では、一例として、Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６をロジック回路（又はインバータ回路）の左側に配置している。
【００５１】
Ｎウェル上Ｎ型拡散層５は、Ｐ型アクティブ拡散層１の左側に配置されている。Ｎウェル上Ｎ型拡散層５とＰ型アクティブ拡散層１は、１本のＭ１配線２１を介して接続される。この１本のＭ１配線２１は、Ｐ型アクティブ拡散層１上のゲート配線（縦線）に対して垂直に配置されている。Ｐ型アクティブ拡散層１上には、Ｐ型アクティブ拡散層１とＭ１配線２１とを接続するコンタクト３が配置されている。Ｎウェル上Ｎ型拡散層５上には、Ｎウェル上Ｎ型拡散層５とＭ１配線２１とを接続するコンタクト７が配置されている。更に、Ｎウェル上Ｎ型拡散層５上には、プラズマチャージを放電するためのダミーＤＢＬＣＴ１１が配置されている。本実施形態では、ダミーＤＢＬＣＴ１１の上層には、配線層が存在していない。
【００５２】
Ｐウェル上Ｐ型拡散層６は、Ｎ型アクティブ拡散層２の左側に配置されている。Ｐウェル上Ｐ型拡散層６とＮ型アクティブ拡散層２は、１本のＭ１配線２１を介して接続される。この１本のＭ１配線２１は、Ｎ型アクティブ拡散層２上のゲート配線（縦線）に対して垂直に配置されている。Ｎ型アクティブ拡散層２上には、Ｎ型アクティブ拡散層２とＭ１配線２１とを接続するコンタクト４が配置されている。このコンタクト４は、Ｍ１配線２１とＮ型アクティブ拡散層２におけるドレイン領域（ドレイン拡散層）とを接続する。Ｐウェル上Ｐ型拡散層６上には、Ｐウェル上Ｐ型拡散層６とＭ１配線２１とを接続するコンタクト８が配置されている。更に、Ｐウェル上Ｐ型拡散層６上には、プラズマチャージを放電するためのダミーＤＢＬＣＴ１１が配置されている。本実施形態では、ダミーＤＢＬＣＴ１１の上層には、配線層が存在していない。
【００５３】
［拡散層の配置説明Ａ］
ある視点では、Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６は、Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２に対し、入力端子１０１（ゲート電極を引き出した入力配線）が所在する方向に配置されているとも言える。図示しないが、Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６は、Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２に対し、出力端子１０２（アクティブ拡散層の出力配線）が所在する方向に配置されていても良い。すなわち、Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６は、Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２に対し、入力端子１０１が所在する方向（図６の左方向）及び出力端子１０２が所在する方向（図６の右方向）の少なくとも一方に配置されていると言える。
【００５４】
［拡散層の配置説明Ｂ］
また、別の視点では、Ｎウェル上Ｎ型拡散層５及びＰウェル上Ｐ型拡散層６は、Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２の配列方向（図６の上下方向）に対して垂直な方向（図６の左右方向）に配置されているとも言える。
【００５５】
［ダミーＤＢＬＣＴの配置説明］
Ｐ型アクティブ拡散層１とＮウェル上Ｎ型拡散層５の上層の１本のＭ１配線２１においてコンタクト３が一方向に配列されている。Ｎウェル上Ｎ型拡散層５上のダミーＤＢＬＣＴ１１は、コンタクト３の配列方向（図６の左右方向）に対して垂直な方向（図６の上下方向）に配置されている。同様に、Ｎ型アクティブ拡散層２とＰウェル上Ｐ型拡散層６の上層の１本のＭ１配線２１においてコンタクト４が一方向に配列されている。Ｐウェル上Ｐ型拡散層６上のダミーＤＢＬＣＴ１１は、コンタクト４の配列方向（図６の左右方向）に対して垂直な方向（図６の上下方向）に配置されている。
【００５６】
他の構成については、基本的に、第１実施形態と同様である。
【００５７】
本実施形態では、第１実施形態と同様に、ウェル電位拡散層領域に、ダミーＤＢＬＣＴ１１を配置することにより、プラズマチャージを放電するための、ダミー素子として利用することができる。また、このダミーＤＢＬＣＴ１１は、既存のウェル電位拡散層領域に配置するため、ロジック回路面積の増加無く、配置することができる。
【００５８】
＜第３実施形態＞
第３実施形態では、単体のインバータ回路ではなく、複数のインバータ回路が存在する場合に発生し得る配置例について説明する。
【００５９】
［ダミーＤＢＬＣＴ配置例］
図７に、本実施形態に係るインバータ回路（３段）におけるダミーＤＢＬＣＴ配置例を示す。なお、３段は一例に過ぎない。実際には、２段でも３段以上でも良い。
【００６０】
図７では、一例として、各インバータ回路を構成するトランジスタ（ＰＭＯＳ及びＮＭＯＳ）のゲート電極２０は、Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２に共通のゲート電極として、２本のゲート配線（縦線）で示している。Ｐ型アクティブ拡散層１及びＮ型アクティブ拡散層２はそれぞれ、この２本のゲート配線の各々を境界として、ソース領域（ソース拡散層）と、ドレイン領域（ドレイン拡散層）とに分けられる。なお、この２本のゲート配線は、Ｐ型アクティブ拡散層１とＮ型アクティブ拡散層２との間の領域において、１本のゲート配線（横線）で結合されている。すなわち、本実施形態では、ゲート電極２０「Ｈ字型」を形成する。Ｈ字型の上部の並行する２本のゲート配線（縦線）は、Ｐ型アクティブ拡散層１上に配置されている。また、Ｈ字型の下部の並行する２本のゲート配線（縦線）は、Ｎ型アクティブ拡散層２上に配置されている。また、Ｈ字型の中央部の１本のゲート配線（横線）は、Ｐ型アクティブ拡散層１とＮ型アクティブ拡散層２の領域の間に配置されている。このＨ字型の中央部の１本のゲート配線の上層には、ＤＢＬ配線２２が配置されている。このＤＢＬ配線２２上には、ＤＢＬＣＴ１０が配置されている。このＤＢＬＣＴ１０は、このＤＢＬ配線２２とＨ字型の中央部の１本のゲート配線（ゲート電極２０）とを接続するＤＲＡＭビットコンタクトである。更に、このＤＢＬ配線２２の上層には、Ｍ１配線２１（入力端子１０１）が配置されている。このＭ１配線２１（第１金属配線層）以下の層には、コンタクト９が配置されている。このコンタクト９は、このＭ１配線２１（入力端子１０１）とＤＢＬ配線２２とを接続するコンタクトである。
【００６１】
Ｐ型アクティブ拡散層１とＮ型アクティブ拡散層２は、Ｍ１配線２１を介して接続される。例えば、Ｍ１配線２１は、Ｐ型アクティブ拡散層１の上層の１本の金属配線（横線）と、Ｎ型アクティブ拡散層２の上層に１本の金属配線（横線）とが、それぞれ末端で１本の金属配線（縦線）で接続された形状をしている。すなわち、Ｍ１配線２１は、コの字型（Ｕ字型／凹型）を形成する。コの字型（Ｕ字型／凹型）の並行する２本の金属配線の一方がＰ型アクティブ拡散層１の上層に配置されている。そのＰ型アクティブ拡散層１の上層の金属配線上にコンタクト３が配置されている。また、コの字型（Ｕ字型／凹型）の並行する２本の金属配線の他方がＮ型アクティブ拡散層２の上層に配置されている。そのＮ型アクティブ拡散層２の上層の金属配線上にコンタクト４が配置されている。このコンタクト４は、Ｍ１配線２１とＮ型アクティブ拡散層２におけるドレイン領域（ドレイン拡散層）とを接続する。本実施形態においても、他の実施形態と同様に、Ｐ型アクティブ拡散層１の上層の１本の金属配線（横線）と、Ｎ型アクティブ拡散層２の上層の１本の金属配線（横線）とのそれぞれの末端同士を接続している１本の金属配線（縦線）から分岐した枝配線を出力端子１０２として使用する。すなわち、コの字型（Ｕ字型／凹型）を形成しているＭ１配線２１において、コの字型の側面（Ｕ字型／凹型の底部）から分岐した枝配線を出力端子１０２として使用する。但し、実際には、上記の例に限定されない。
【００６２】
なお、図７では、１段目（図面左側）のインバータ回路における出力端子１０２は、２段目（図面中央）のインバータ回路における入力端子１０１として使用する。同様に、２段目（図面中央）のインバータ回路における出力端子１０２は、３段目（図面右側）のインバータ回路における入力端子１０１として使用する。すなわち、図７では、１段目（図面左側）のインバータ回路から、３段目（図面右側）のインバータ回路まで、３段接続されている構成となる。但し、実際には、上記の例に限定されない。
【００６３】
ＰＭＯＳのＮウェル上Ｎ型拡散層５及びＮＭＯＳのＰウェル上Ｐ型拡散層６は、第１実施形態では「帯状」に配置されていたが、本実施形態では「ドット状」（点線状／破線状）に分割配置されている。但し、実際には、第１実施形態と同様に「帯状」に配置することも可能である。
【００６４】
本実施形態では、ドット状に配置されているＮウェル上Ｎ型拡散層５に対して、コンタクト７とダミーＤＢＬＣＴ１１が交互に配置されている。ドット状に配置されているＮウェル上Ｎ型拡散層５の上層には、1本のＭ１配線２１が配置されている。このＭ１配線２１（第１金属配線層）以下の層には、Ｎウェル上Ｎ型拡散層５とＭ１配線２１とを接続するコンタクト７が等間隔（Ｎウェル上Ｎ型拡散層５の１ドットおき）に配置されている。また、このＭ１配線２１は、Ｎウェル上Ｎ型拡散層５上のコンタクト７の位置で分岐し、分岐した枝配線がＰ型アクティブ拡散層１の上層に配置されている。この枝配線の上に、この枝配線とＰ型アクティブ拡散層１とを接続するコンタクト７が配置されている。更に、ＰＭＯＳ間（インバータ回路の段間）に、Ｐ型アクティブ拡散層１とＮウェル上Ｎ型拡散層５が一体化した領域が存在する。この領域では、Ｎウェル上Ｎ型拡散層５の上層のＭ１配線２１は、Ｎウェル上Ｎ型拡散層５上でダミーＤＢＬＣＴ１１が所在する位置で分岐し、分岐した枝配線の上に、この枝配線とこの領域とを接続するコンタクト７が配置されている。また、この領域上には、上記とは別のダミーＤＢＬＣＴ１１が配置されている。
【００６５】
同様に、ドット状に配置されているＰウェル上Ｐ型拡散層６に対して、コンタクト８とダミーＤＢＬＣＴ１１が交互に配置されている。ドット状に配置されているＰウェル上Ｐ型拡散層６の上層には、1本のＭ１配線２１が配置されている。このＭ１配線２１（第１金属配線層）以下の層には、Ｐウェル上Ｐ型拡散層６とＭ１配線２１とを接続するコンタクト８が等間隔（Ｐウェル上Ｐ型拡散層６の１ドットおき）に配置されている。また、このＭ１配線２１は、Ｐウェル上Ｐ型拡散層６上のコンタクト８の位置で分岐し、分岐した枝配線がＮ型アクティブ拡散層２の上層に配置されている。この枝配線の上に、この枝配線とＮ型アクティブ拡散層２とを接続するコンタクト８が配置されている。更に、ＮＭＯＳ間（インバータ回路の段間）に、Ｎ型アクティブ拡散層２とＰウェル上Ｐ型拡散層６が一体化した領域が存在する。この領域では、Ｐウェル上Ｐ型拡散層６の上層のＭ１配線２１は、Ｐウェル上Ｐ型拡散層６上でダミーＤＢＬＣＴ１１が所在する位置で分岐し、分岐した枝配線の上に、この枝配線とこの領域とを接続するコンタクト８が配置されている。また、この領域上には、上記とは別のダミーＤＢＬＣＴ１１が配置されている。
【００６６】
他の構成については、基本的に、上記の各実施形態と同様である。
【００６７】
本実施形態の特徴は、各インバータ回路を構成する各ＭＯＳＦＥＴのソース拡散層の側面にもウェル電位拡散層とダミーＤＢＬＣＴ１１を設けたことである。このような構成にすることで、より効率良くチャージを放電させることが可能である。
【００６８】
＜各実施形態の共通事項＞
ここでは、上記の各実施形態において、入力端子１０１や出力端子１０２として使用される配線の例について説明する。
【００６９】
［ロジック回路中のインバータ回路の使用位置］
図８に、１つのロジック回路（１つの機能ブロック又はマクロ）中のインバータ回路の使用位置の例を示す。
【００７０】
上記の各実施形態では、入力端子１０１、出力端子１０２ともＭ１配線を使用しているが、入力端子１０１、出力端子１０２がＭ１配線２１でなく、ＤＢＬ配線２２となることもある。
【００７１】
図８の（ａ）に示すように、ロジック回路の入力初段部で使用された場合について説明する。この場合、入力端子１０１は、他のロジック回路との接続のために、Ｍ１配線２１を使用する。また、出力端子１０２は、そのロジック回路内の隣接トランジスタ（後段論理回路トランジスタ）との接続のために、ＤＢＬ配線２２を使用する。
【００７２】
図８の（ｂ）に示すように、ロジック回路の中央部で使用された場合について説明する。この場合、入力端子１０１と出力端子１０２のいずれも、隣接トランジスタ（前段、後段の論理回路トランジスタ）との接続のために、ＤＢＬ配線２２を使用する。
【００７３】
図８の（ｃ）に示すように、ロジック回路の出力部で使用された場合について説明する。この場合、入力端子１０１は、隣接トランジスタ（前段論理回路トランジスタ）との接続のために、ＤＢＬ配線２２を使用する。また、出力端子１０２は、他のロジック回路との接続のために、Ｍ１配線２１を使用する。
【００７４】
＜各実施形態の関係＞
なお、上記の各実施形態は、組み合わせて実施することも可能である。例えば、セル毎／ブロック毎に回路構成を変更する（各実施形態に対応させる）ことが考えられる。
【００７５】
＜まとめ＞
ここでは、上記の説明の要点について簡潔に説明する。
【００７６】
［ビットコンタクトのスパッタ工程］
図９に、ビットコンタクトのバリアメタルの形成時のスパッタ工程の例を示す。
【００７７】
ビットコンタクトのバリアメタルの形成時のスパッタ工程にてプラズマチャージが発生したとしても、ダミービットコンタクトを配置することにより、ダミービットコンタクトからＴＡＰ拡散層又はＳＵＢに電荷を逃がすことができる。なお、ビットコンタクト以外のコンタクトは、ビットコンタクト形成時には形成されていない。
【００７８】
例えば、ＤＲＡＭセル領域の回路に使用されているＤＲＡＭビット線（ＤＢＬ配線）やＤＲＡＭビットコンタクト（ＤＢＬＣＴ）を、ロジック回路領域の配線やコンタクトとして使用する。また、配置配線完了後に、プラズマダメージの影響を受けるゲートを自動的に分析する。また、ロジック回路領域のウェルコンタクト領域（ウェル電位拡散層）にプラズマダメージ対策用のダミービットコンタクトを自動的に生成・配置を行う。
【００７９】
これにより、プラズマダメージ対策用のダミー配線、ダミーセル、ダミーゲート等を配置する必要がなくなるため、チップ面積の増加や、遅延性能の悪化（回路遅延の増加）を抑え、効率的にウェルコンタクト領域にプラズマチャージ放電用のダミーＤＢＬＣＴを配置することができる。また、本構造のダミービットコンタクトでは、コンタクト上の配線を必要としない構造も可能なため、ダミーによる容量増加や配線性悪化を抑えることができる。
【００８０】
＜備考＞
以上、本発明の実施形態を詳述してきたが、実際には、上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【符号の説明】
【００８１】
１…  Ｐ型アクティブ拡散層
２…  Ｎ型アクティブ拡散層
３、４、７、８、９…  コンタクト
５…  Ｎウェル上Ｎ型拡散層
６…  Ｐウェル上Ｐ型拡散層
１０…  ＤＲＡＭビットコンタクト（ＤＢＬＣＴ）
１１…  ダミービットコンタクト（ダミーＤＢＬＣＴ）
２０…  ゲート電極
２１…  Ｍ１配線
２２…  ＤＢＬ配線
１０１…  入力端子
１０２…  出力端子
【図１】
2014127601.tif 000003
【図２】
2014127601.tif 000004
【図３】
2014127601.tif 000005
【図４】
2014127601.tif 000006
【図５】
2014127601.tif 000007
【図６】
2014127601.tif 000008
【図７】
2014127601.tif 000009
【図８】
2014127601.tif 000010
【図９】
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