(57)【要約】【課題】ヒューズビアの上部における径を、他のビアよりも小さくすることができる、半導体装置を提供すること。【解決手段】半導体装置の製造方法は、下層配線上に層間絶縁膜を形成する工程、層間絶縁膜にヒューズビア用開口を形成する工程、ヒューズビア用開口が埋め込まれるようにレジスト膜を形成する工程と、上層配線形成予定領域において層間絶縁膜が露出するように、レジスト膜を加工する工程、及び、レジスト膜をマスクとして前記層間絶縁膜をエッチングし、上層配線用溝を形成する工程を備える。前記レジスト膜を加工する工程は、ヒューズビア用開口の上の一部の領域においてレジスト膜が残存し、他の領域においてレジスト膜が除去されるように、レジスト膜を加工する工程を含んでいる。【選択図】図６Ｂ
2014127602.tif 000002
【特許請求の範囲】
【請求項１】
下層配線と、
前記下層配線上に設けられた、層間絶縁膜と、
前記層間絶縁膜上に設けられた、上層配線と、
前記下層配線と前記上層配線とを接続するように前記層間絶縁膜に埋め込まれた、複数のビアと、
を具備し、
前記複数のビアは、
ヒューズビアと、
非ヒューズビアとを備え、
前記ヒューズビアの上端部における径は、前記非ヒューズビアの上端部における径よりも、小さい
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記複数のビアの各々は、バリアメタル膜を介して前記層間絶縁膜に埋め込まれており、
前記ヒューズビアにおけるバリアメタル膜の膜厚は、前記非ヒューズビアにおけるバリアメタル膜の膜厚よりも、小さい
半導体装置。
【請求項３】
請求項１に記載された半導体装置であって、
前記ヒューズビアの底部の径は、前記非ヒューズビアの底部の径と等しい
半導体装置。
【請求項４】
下層配線を形成する工程と、
前記下層配線上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記下層配線に接続されるヒューズビア用開口を形成する工程と、
前記層間絶縁膜上に、前記ヒューズビア用開口が埋め込まれるように、レジスト膜を形成する工程と、
上層配線形成予定領域において前記層間絶縁膜が露出するように、前記レジスト膜を加工する工程と、
前記加工する工程の後に、前記レジスト膜をマスクとして前記層間絶縁膜をエッチングし、上層配線用溝を形成する工程と、
前記上層配線用溝を形成する工程の後に、前記レジスト膜を除去する工程と、
前記レジスト膜を除去する工程の後に、前記ヒューズビア用開口及び前記上層配線用溝が埋め込まれるように、導電性材料を堆積し、ヒューズビア及び上層配線を形成する工程と、
を具備し、
前記レジスト膜を加工する工程は、前記ヒューズビア用開口の上の一部の領域において前記レジスト膜が残存し、前記ヒューズビア用開口上の他の領域において前記レジスト膜が除去されるように、前記レジスト膜を加工する工程を含んでいる
半導体装置の製造方法。
【請求項５】
請求項４に記載された半導体装置の製造方法であって、
更に、
ヒューズビア用開口を形成する工程と同時に、前記層間絶縁膜に、非ヒューズビア用開口を形成する工程、
を具備し、
前記レジスト膜を加工する工程は、前記非ヒューズビア用開口上の全ての領域において前記レジスト膜が除去されるように、前記レジスト膜を加工する工程を含んでいる
半導体装置の製造方法。
【請求項６】
請求項５に記載された半導体装置の製造方法であって、
前記ヒューズビア用開口を形成する工程は、更に、前記非ヒューズビア用開口と同一の径を有するように、前記ヒューズビア用開口を形成する工程を含んでいる
半導体装置の製造方法。
【請求項７】
請求項４に記載された半導体装置の製造方法であって、
前記レジスト膜を形成する工程は、
前記層間絶縁膜上に、前記ヒューズビア用開口が埋め込まれるように、第１レジスト膜を形成する工程と、
前記第１レジスト膜上に、第２レジスト膜を形成する工程とを備え、
前記レジスト膜を加工する工程は、前記電気ヒューズ用開口の上の一部の領域において前記第２レジスト膜が残存し、前記電気ヒューズ用開口上の他の領域において前記第２レジスト膜が除去されるように、前記第２レジスト膜を加工する工程を含んでいる
半導体装置の製造方法。
【請求項８】
請求項４に記載された半導体装置の製造方法であって、
前記ヒューズビア及び上層配線を形成する工程は、
前記ヒューズビア用開口及び前記上層配線用溝上に、バリアメタル膜を堆積させる工程と、
前記バリアメタル膜を堆積させる工程の後に、前記ヒューズビア用開口及び前記上層配線用溝が埋め込まれるように、導電性材料を堆積させる工程とを含んでいる
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置に関する。本発明は、特に、電気ヒューズを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置には、電気ヒューズ（ｅｆｕｓｅ）が設けられる場合がある。例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）には、リダンダンシー用に、電気ヒューズが設けられる。
【０００３】
電気ヒューズとして、ビアが用いられる場合がある。このようなヒューズは、下層配線、ビア、及び上層配線を有している。
【０００４】
上記に関連して、特許文献１（特開２００７−３０５６９３号公報）には、半導体装置が開示されている。特許文献１には、半導体装置が、半導体基板上に形成され、導電体により構成された電気ヒューズを含む点、電気ヒューズ２００が、切断前状態において、それぞれ異なる層に形成された上層配線と、上層配線に接続されたビアと、ビアに接続された下層配線とを含む点、及び、切断状態において、導電体が上層配線から外方に流出してなる流出部が形成されるとともに、下層配線とビアとの間に空隙部が形成される点が開示されている。
【０００５】
他の関連技術として、特許文献２（特開２０１０−１９２６４７号公報）には、半導体装置が開示されている。特許文献２には、半導体装置が、チップ上に設けられた下層配線と、チップ上で前記下層配線より上層に設けられた上層配線と、下層配線と前記上層配線とを層間配線により電気的に接続する配線ビアと、下層配線と前記上層配線とを層間配線により電気的に接続し、過熱により層間配線が切断（カット）状態になるビア型電気ヒューズとを備える点、及び、ビア型電気ヒューズのビア径は、上層配線の断面積よりも小さく、配線ビアのビア径よりも小さい点が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３０５６９３号公報
【特許文献２】特開２０１０−１９２６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置には、通常、ヒューズ用のビアの他に、内部ロジック製品などに用いられる内部ビア（以下、非ヒューズビアという）が設けられる。ビア及び上層配線は、デュアルダマシンプロセスにより、形成される場合がある。デュアルダマシンプロセスが用いられる場合、下層配線上に、層間絶縁膜が形成され、層間絶縁膜に、ビア用開口と、上層配線用溝とが形成される。そして、ビア用開口及び上層配線用溝に導電性材料が埋め込まれる。これにより、ビア及び上層配線が形成される。ここで、導電性材料の埋め込み時には、埋め込み性の観点から、ビア用開口の径は、上側ほど大きくなっていることが好ましい。
【０００８】
一方、ビアを用いたヒューズの切断時には、下層配線と上層配線との間に過剰な電圧が印加される。これにより、配線又はビアが破壊され、ヒューズが切断される。印加される電圧が高すぎる場合、配線又はビアが激しく破壊され、導電性の材料が飛散し、意図せぬリークパスが生じる場合がある。逆に印加電圧が低すぎる場合、ビア内に導電性材料が残存し、切断不良が生じる場合がある。ここで、ビア径又はビア体積が大きい場合、ビア抵抗が小さくなる。その結果、ビアが切断され難くなり、切断不良が生じやすくなる。そのため、切断不良防止の観点からは、ビア径及びビア体積は、小さい方が好ましい。すなわち、ヒューズとして用いられるビア（以下、ヒューズビア）については、上側程径が大きくなるような形状を有していると、ビア体積が大きくなり、切断不良が起こり易くなる。従って、ヒューズビアにおいては、ビア体積が小さいことが好ましい。
【０００９】
すなわち、非ヒューズビアについては、埋め込み性の観点から、上側程径が大きくなるような形状を有していることが好ましく、ヒューズビアについては、切断不良の観点から、径の大きさは一定であることが好ましい。
【００１０】
ヒューズビアのビア径だけを小さくするために、ビア用開口を形成する際に、ヒューズビア用の開口についてのみ、フォトリソグラフィ時におけるマスク径を小さく設定することが考えられる。しかしながら、この場合には、ヒューズビア用の開口の形成時に、開口不良が生じやすくなってしまう。
【００１１】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明かになるであろう。
【課題を解決するための手段】
【００１２】
一実施形態による半導体装置は、下層配線が設けられた下層配線層と、前記下層配線層上に設けられた、層間絶縁膜と、前記層間絶縁膜上に設けられ、上層配線が配置された、上層配線層と、前記下層配線と前記上層配線とを接続するように前記層間絶縁膜に埋め込まれた、複数のビアとを備える。前記複数のビアは、ヒューズビアと、非ヒューズビアとを備える。前記ヒューズビアの上端部における径は、前記非ヒューズビアの上端部における径よりも、小さい。
【００１３】
一実施形態による半導体装置の製造方法は、下層配線が設けられた下層配線層を形成する工程と、前記下層配線層上に、層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記下層配線に接続されるヒューズビア用開口を形成する工程と、前記層間絶縁膜上に、前記ヒューズビア用開口が埋め込まれるように、レジスト膜を形成する工程と、上層配線形成予定領域において前記層間絶縁膜が露出するように、前記レジスト膜を加工する工程と、前記加工する工程の後に、前記レジスト膜をマスクとして前記層間絶縁膜をエッチングし、上層配線用溝を形成する工程と、前記上層配線用溝を形成する工程の後に、前記レジスト膜を除去する工程と、前記レジスト膜を除去する工程の後に、前記ヒューズビア用開口及び前記上層配線用溝が埋め込まれるように、導電性材料を堆積し、ヒューズビア及び上層配線を形成する工程とを備える。前記レジスト膜を加工する工程は、前記電気ヒューズ用開口上の一部の領域において前記レジスト膜が残存し、前記電気ヒューズ用開口上の他の領域において前記レジスト膜が除去されるように、前記レジスト膜を加工する工程を含んでいる。
【発明の効果】
【００１４】
上記一実施形態によれば、ヒューズビアの上部における径を、他のビアよりも小さくすることができる、半導体装置及び半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１の実施形態に係る半導体装置を示す概略図である。
【図２】図２は、図１におけるＡＡ’断面を示す図である。
【図３】図３は、図１におけるＢＢ’断面を示す図である。
【図４】図４は、第１の実施形態に係る半導体装置の製造方法を示す図である。
【図５】図５は、第１の実施形態に係る半導体装置の製造方法を示す図である。
【図６Ａ】図６Ａは、非ヒューズビアが形成される予定の領域を示す図である。
【図６Ｂ】図６Ｂは、ヒューズビアが形成される予定の領域を示す図である。
【図７Ａ】図７Ａは、非ヒューズビアが形成される予定の領域を示す断面図である。
【図７Ｂ】図７Ｂは、ヒューズビアが形成される予定の領域を示す断面図である。
【図８Ａ】図８Ａは、非ヒューズビアが形成される予定の領域を示す断面図である。
【図８Ｂ】図８Ｂは、ヒューズビアが形成される予定の領域を示す断面図である。
【図９Ａ】図９Ａは、非ヒューズビアが形成される予定の領域を示す断面図である。
【図９Ｂ】図９Ｂは、ヒューズビアが形成される予定の領域を示す断面図である。
【図１０】図１０は、レジスト膜の形成後のビア形成予定領域を示す断面図である。
【図１１Ａ】図１１Ａは、非ヒューズビアの形成予定領域を示す断面図である。
【図１１Ｂ】図１１Ｂは、ヒューズビアの形成予定領域を示す断面図である。
【図１２Ａ】図１２Ａは、非ヒューズビアの形成予定領域を示す断面図である。
【図１２Ｂ】図１２Ｂは、ヒューズビアの形成予定領域を示す断面図である。
【図１３Ａ】図１３Ａは、非ヒューズビアの形成予定領域を示す断面図である。
【図１３Ｂ】図１３Ｂは、ヒューズビアの形成予定領域を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しつつ、実施形態について説明する。
【００１７】
（第１の実施形態）
図１は、本実施形態に係る半導体装置１を示す概略図である。
【００１８】
本実施形態に係る半導体装置１は、下層配線３、上層配線２、及び複数のビア４を有している。複数のビア４の各々は、下層配線３と上層配線２とを接続している。
【００１９】
複数のビア４は、非ヒューズビア４−１及びヒューズビア４−２を有している。非ヒューズビア４−１は、内部ロジック回路等に用いられるビアである。ヒューズビア４−２は、電気ヒューズとして用いられるビアである。
【００２０】
図２は、図１におけるＡＡ’断面を示す図であり、非ヒューズビア４−１の構成を示す図である。図２に示されるように、半導体装置１は、下層配線層１５、ビア層間絶縁膜６、及び上層配線層１６による積層構造を有している。すなわち、ビア層間絶縁膜６は、下層配線層１５上に設けられている。上層配線層１６は、ビア層間絶縁膜６上に設けられている。
【００２１】
下層配線層１５には、下層配線３、及び配線層間絶縁膜８が設けられている。下層配線３は、バリアメタル膜１１を介して、配線層間絶縁膜８に埋め込まれるように、配置されている。下層配線３としては、例えば、Ｃｕ膜などを用いることができる。また、バリアメタル膜１１としては、例えば、ＴａＮ膜、及びＴａＮ膜とＴａ膜との積層膜などを用いることができる。
【００２２】
ビア層間絶縁膜６は、エッチング阻止膜５を介して、下層配線層１５上に設けられている。
【００２３】
上層配線層１６には、上層配線２、及び配線層間絶縁膜７が設けられている。上層配線２は、バリアメタル膜１０を介して、配線層間絶縁膜７に埋め込まれるように、配置されている。上層配線層１６上には、エッチング素子膜９が設けられている。上層配線２としては、例えば、Ｃｕ膜などを用いることができる。
【００２４】
非ヒューズビア４−１は、下層配線３と上層配線２とを接続するように、ビア層間絶縁膜６に埋め込まれている。尚、非ヒューズビア４−１は、バリアメタル膜１０を介して、ビア層間絶縁膜６に埋め込まれている。非ヒューズビア４−１としては、例えば、Ｃｕ層などを用いることができる。
【００２５】
ここで、図２に示されるように、非ヒューズビア４−１は、上側ほど径が大きくなるような形状を有している。また、非ヒューズビア４−１の上端部における径は、ａ１である。非ヒューズビア４−１とビア層間絶縁膜６との間に設けられたバリアメタル膜１０の厚みは、ｄ１である。
【００２６】
一方、図３は、図１におけるＢＢ’断面を示す図であり、ヒューズビア４−２を示す図である。
【００２７】
図３に示されるように、ヒューズビア４−２も、非ヒューズビア４−１と同様に、下層配線３と上層配線２とを接続するように、ビア層間絶縁膜６に埋め込まれている。但し、ヒューズビア４−２の上端部における径ａ２は、非ヒューズビア４−１における径ａ１よりも、小さくなっている。一方、ヒューズビア４−２の底部（下端部）における径は、非ヒューズビア４−１の底部における径と、実質的に等しい。尚、ヒューズビア４−２としては、非ヒューズビア４−１と同様に、例えば、Ｃｕ層などを用いることができる。
【００２８】
また、ヒューズビア４−２とビア層間絶縁膜６との間に設けられたバリアメタル膜１０の厚みは、ｄ２であり、非ヒューズビア４−１のバリアメタル膜１０の厚みｄ１よりも、小さくなっている。ヒューズビア４−２においては、バリアメタル膜１０の厚みが大きい場合、切断時に、バリアメタル膜１０が飛散し、ショートし易くなる場合がある。ヒューズビア４−２においてバリアメタル膜１０の厚みを小さくすることにより、バリアメタル膜１０の飛散によるショートを防止することができ、切断不良を低減できる。尚、非ヒューズビア４−１においては、拡散防止の観点から、ヒューズビア４−１よりもバリアメタル膜１０の厚みが大きいことが好ましい。
【００２９】
続いて、本実施形態に係る半導体装置１の製造方法について説明する。
【００３０】
ステップＳ１；下層配線層１５、ビア層間絶縁膜６、及び配線層間膜７の形成
まず、図４に示されるように、図示しない半導体基板上に、下層配線層１５、ビア層間絶縁膜６、及び配線層間膜７が形成される。具体的には、配線層間絶縁膜８にバリアメタル膜１１を介して埋め込まれるように、下層配線３が形成される。これにより、下層配線層１５が得られる。下層配線層１５は、例えば、デュアルダマシンプロセスにより、形成することができる。次いで、エッチング阻止膜５が下層配線層１５上に形成される。更に、エッチング阻止膜５上に、ビア層間絶縁膜６が形成される。更に、ビア層間絶縁膜６上に、配線層間絶縁膜７が形成される。
【００３１】
ステップＳ２；ビア用開口１２の形成
次いで、図５に示されるように、ビア用開口１２を形成する。具体的には、フォトリソグラフィにより、配線層間絶縁膜７上に、ビアパターンが形成されたレジスト膜（図示せず）を形成し、レジスト膜をマスクとして、配線層間絶縁膜７及びビア層間絶縁膜６がエッチングされる。これにより、ビア用開口１２が形成される。その後、レジスト膜が除去され、図５に示される構造が得られる。
【００３２】
ここで、ビア用開口１２の形状は、非ヒューズビア４−１とヒューズビア４−１との間において、実質的に同じである。尚、実質的に同じであるとは、設計段階において、同一の径に設定されていることをいう。実際には、設計段階において径が同一であったとしても、ＯＰＣ補正処理などにより、フォトマスク上における径は異なっている場合がある。しかしながら、本願では、そのような補正処理などによる径の違いは、考慮しないものとする。
【００３３】
ステップＳ３；レジスト膜１３の形成及び加工
続いて、上層配線３を形成するために、レジスト膜１３が形成され、加工される。
【００３４】
図６Ａは、非ヒューズビア４−１が形成される予定の領域を示す上面図、及び断面図である。図６Ａに示されるように、配線層間絶縁膜７上に、ビア用開口１２を埋め込むように、レジスト膜１３が塗布される。更に、上層配線形成予定領域１７において配線層間絶縁膜７が露出するように、レジスト膜１３が加工される。この際、レジスト膜１３は、ビア用開口１２の上の全ての領域（領域ｂ）においてレジスト膜１３が除去されるように、加工される。すなわち、上層配線形成予定領域１７は、ビア用開口１２上の領域を完全に覆うように、設定される。
【００３５】
一方、図６Ｂは、ヒューズビア４−２が形成される予定の領域を示す上面図、及び断面図である。図６Ｂに示されるように、ヒューズビア４−２が形成される予定の領域では、非ヒューズビア４−１が形成される予定の領域とは異なり、レジスト膜１３が、ビア用開口１２上の領域（領域ｂ）の少なくとも一部の領域（領域ｃ）を被覆し、他の領域を被覆しないように、加工される。すなわち、上層配線形成予定領域１７は、ビア用開口１２上の領域の一部を覆い、他の一部を覆わないように、設定される。具体的には、レジスト膜１３は、ビア用開口１２上の領域ｂのうちの１／３程度の面積を覆うように、加工されることが好ましい。
【００３６】
ステップＳ４；上層配線用溝１４の形成
続いて、上層配線用溝１４が形成される。
【００３７】
図７Ａは、非ヒューズビア４−１が形成される予定の領域を示す断面図である。図７Ａに示されるように、レジスト膜１３をマスクとして、配線層間絶縁膜７がエッチングされる。これにより、上部配線用溝１４が形成される。ここで、ビア用開口１２に埋め込まれたレジスト膜１３のエッチングレートは、通常、比較的高い。そのため、ビア用開口１２に埋め込まれたレジスト膜１３の一部も除去される。その結果、ビア用開口１２の上部では、ビア層間絶縁膜６が横方向にエッチングされ、開口径が増大する。また、本実施形態では、ビア層間絶縁膜６と配線層間絶縁膜７との間に、エッチング阻止膜が設けられていないため、非ヒューズビア用開口１２−１の上部における径は、より大きくなることになる。その結果、非ヒュ−ズビア４−１用の開口（以下、非ヒューズビア用開口１２−１）は、テーパー形状を有する事になる。一方で、非ヒューズビア用開口１２−１の底部においては、レジスト膜１３が残存する為、径は変化しない。
【００３８】
一方、図７Ｂは、ヒューズビア４−２が形成される予定の領域を示す断面図である。ヒューズビア４−２の形成予定領域においては、ビア用開口１２（以下、ヒューズビア用開口１２−２）上の一部の領域がレジスト膜１３によって覆われているため、配線層間絶縁膜７のエッチング時において、ヒューズビア用開口１２−２に埋め込まれたレジスト膜１３は、除去され難い。その結果、非ヒューズビア４−１形成予定領域と比較して、ビア用開口１２内において残存するレジスト膜１３の厚みが、大きくなる。これにより、上端部における開口径は、非ヒューズビア用開口１２−１におけるそれよりも、小さくなる。また、非ヒューズビア用開口１２−１と比較して、ヒューズビア用開口１２−２においては、側面の傾斜量（テーパー角）が小さくなり、側面が基板面に垂直な方向と成す角度が小さくなる。
【００３９】
ステップＳ５；レジスト膜１３の除去
図８Ａは、非ヒューズビア４−１が形成される予定の領域を示す断面図である。一方、図８Ｂは、ヒューズビア４−２が形成される予定の領域を示す断面図である。図８Ａ及び図８Ｂに示されるように、上層配線用溝１４の形成後、レジスト膜１３が除去される。また、ビア用開口１２の底部が（１２−１、１２−２）が下層配線３に達するように、エッチング阻止膜５も除去される。
【００４０】
ステップＳ６；バリアメタル膜１０の形成
続いて、バリアメタル膜１０が堆積される。図９Ａは、非ヒューズビア４−１が形成される予定の領域を示す断面図である。一方、図９Ｂは、ヒューズビア４−２が形成される予定の領域を示す断面図である。
【００４１】
バリアメタル膜１０は、例えば、スパッタリングにより、堆積される。この際、ヒューズビア用開口１２−２においては、側壁が基板に対して垂直であるため、バリアメタル膜１０が堆積しにくい。従って、ヒューズビア用開口１２−２の側壁に形成されるバリアメタル膜１０の厚みは、非ヒューズビア用開口１２−１におけるそれよりも、小さくなる。
【００４２】
ステップＳ７；導電性材料の堆積
続いて、図２及び図３に示したように、各ビア用開口１２及び上層配線用溝１４が埋め込まれるように、導電性材料層（例えばＣｕ膜）が堆積される。導電性材料は、例えば、メッキにより、形成される。この際、非ヒューズビア用開口１２−２については、上側ほど径が大きくなるような形状を有しているため、導電性材料を埋め込みやすくすることができる。
【００４３】
更に、ＣＭＰにより、導電性材料層が、配線層間膜７が露出するまで除去される。これにより、上部配線２及びビア４（非ヒューズビア４−１及びヒューズビア４−２）が形成される。更に、上層配線層１４上にエッチング阻止膜９が形成され、図２及び図３に示した構造を有する半導体装置が得られる。
【００４４】
以上説明したように、本実施形態によれば、ステップＳ２において、ヒューズビア４−２の形成予定領域では、レジスト膜１３が、ビア用開口１２上の領域（領域ｂ）の少なくとも一部の領域（領域ｃ）を被覆するように、加工される。そのため、ステップＳ３において、ヒューズビア用開口１２−２において、上部の径が大きくなることが防止できる。その結果、ヒューズビア４−２の体積が増加しないので、切断不良を防止できる。
【００４５】
また、切断不良を防ぐ為には、ビアの形状が安定していることが望ましい。本実施形態によれば、ステップＳ３において、ヒューズビア用開口１２−２内におけるレジスト膜１３の残膜量を大きくすることができる。レジスト膜１３の残膜量は制御し難い。従って、レジスト膜１３の残膜量が小さい場合、横方向におけるビア層間絶縁膜６のエッチング量が制御し難くなり、ビア用開口１２の形状を安定させることが難しくなる。これに対し、本実施形態では、レジスト膜１３の残膜量を大きくすることができるので、ヒューズビア用開口１２−２の形状を安定させることができ、切断不良をより確実に防止することができる。
【００４６】
一方で、非ヒューズビア用開口１２−２については、上部の径が大きくなっている為、導電性材料を埋め込み易くすることができ、歩留まりを向上することができ、品質を向上することができる。
【００４７】
また、本実施形態によれば、図５に示した工程までは、非ヒューズビア用開口１２−１とヒューズビア用開口１２−２の形状は同じである。従って、非ヒューズビア４−１とヒューズビア４−２との間において、マスク上のビア径は実質的に同じでよい。また、非ヒューズビア４−１の底部における径と、ヒューズビア４−２の底部における径とは、実質的に同じである。すなわち、本実施形態によれば、マスク上の径を変化させることなく、ヒューズビア４−２のみ、上部の径の拡張を防止することができる。これにより、開口不良を防止した上で、体積が小さいヒューズビア４−２を得ることができ、安定して電気ヒューズの切断を行うことが可能になる。
【００４８】
（第２の実施形態）
続いて、第２の実施形態について説明する。本実施形態では、レジスト膜１３として、第１レジスト膜１３−１及び第２レジスト膜１３−２が用いられる。尚、第１の実施形態と同様とすることができる部分については、詳細な説明を省略する。
【００４９】
図１０は、レジスト膜１３の形成後のビア形成予定領域を示す断面図である。図１０に示されるように、本実施形態では、ビア用開口１２を埋めるように、第１レジスト膜１３−１が形成される。その後、第１レジスト膜１３−１上に、第２レジスト膜１３−２が形成される。
【００５０】
ビア用開口１２を生めるようにレジスト膜を堆積させた場合、ビア用開口１２部分において、レジスト膜の上面に窪みが生じる場合がある。本実施形態では、第１レジスト膜１３−１の形成後に第２レジスト膜１３−２が形成される為、窪みをなくすることが可能である。
【００５１】
続いて、上層配線形成予定領域１７において第１レジスト膜１３−１が露出するように、第２レジスト膜１３−２が加工される。図１１Ａは、非ヒューズビア４−１の形成予定領域を示す断面図である。また、図１１Ｂは、ヒューズビア４−２の形成予定領域を示す断面図である。既述の実施形態と同様に、非ヒューズビア用開口１２−１上の領域においては、第２レジスト膜１３−２が除去されている。一方、ヒューズビア用開口１２−２上の領域の一部は、第２レジスト膜１３−２に被覆され、他の領域は被覆されない。
【００５２】
続いて、第２レジスト膜１３−２をマスクとして、第１レジスト膜１３−１が除去される。図１２Ａは、非ヒューズビア４−１の形成予定領域を示す断面図である。また、図１２Ｂは、ヒューズビア４−２の形成予定領域を示す断面図である。図１２Ａに示されるように、第１レジスト膜１３−１は、非ヒューズビア用開口１２−１を被覆しないように、加工される。一方、図１２Ｂに示されるように、第１レジスト膜１３−１は、ヒューズビア用開口１２−２の一部の領域を被覆し、他の領域を被覆しないように、加工される。
【００５３】
続いて、第１レジスト膜１３−１をマスクとして、配線層間膜７がエッチングされ、上部配線用溝１４が形成される。図１３Ａは、非ヒューズビア４−１の形成予定領域を示す断面図である。また、図１３Ｂは、ヒューズビア４−２の形成予定領域を示す断面図である。既述の実施形態と同様に、非ヒューズビア用開口１２−１においては、上部の径が大きくなる。これに対し、ヒューズビア用開口１２−２の上部における径は、非ヒューズビア用開口とは異なり、広がらない。
【００５４】
以降の工程は、第１の実施形態と同様である。すなわち、レジスト膜１３の除去、バリアメタル膜１０の堆積、導電性材料の堆積、ＣＭＰ、及びエッチングストッパ膜９の形成が行なわれ、図２及び図３に示した構造を有する半導体装置が得られる。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５６】
１  半導体装置
２  上層配線
３  下層配線
４  ビア
４−１  非ヒューズビア
４−２  ヒューズビア
５  エッチング素子膜
６  ビア層間絶縁膜
７  配線層間絶縁膜
８  配線層間絶縁膜
９  エッチング素子膜
１０  バリアメタル膜
１１  バリアメタル膜
１２  ビア用開口
１３  レジスト
１３−１  第１レジスト
１３−２  第２レジスト
１４  上層配線用溝
１５  下層配線層
１６  上層配線層
１７  上層配線形成予定領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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