(57)【要約】【目的】高速及び高密度伝送された信号から精度良く情報データに対応したデータ信号を取得することが可能なデータ受信回路及びこれを含む半導体装置を提供することを目的とする。【構成】一対の伝送ラインを介して受信した一対の受信差動信号同士のレベル差に対応した第１差動信号を第１差動段にて生成し、かかる第１差動信号の振幅を増幅して２値化した信号を受信データ信号として得る。この際、第１差動段とは別に設けた第２差動段にて、一対の受信差動信号同士のレベル差に対応した第２差動信号及び第２差動信号の位相を反転させた第３差動信号を生成し、これら第２及び第３差動信号に応じた電流を一対の伝送ラインに夫々吐き出すことにより受信差動信号の振幅を抑制する【選択図】図２
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【特許請求の範囲】
【請求項１】
一対の伝送ラインを介して受信した一対の受信差動信号から受信データ信号を得るデータ受信回路であって、
前記一対の受信差動信号同士のレベル差に対応した第１差動信号を生成する第１差動段と、
前記第１差動信号の振幅を増幅した信号を２値化しこれを前記受信データ信号として出力するレベル変換出力段と、
前記一対の差動信号同士のレベル差に対応した第２差動信号及びこの第２差動信号の位相を反転させた第３差動信号を生成する第２差動段と、
前記第２差動信号に応じた電流及び前記第３差動信号に応じた電流を前記一対の伝送ラインに夫々吐き出すことにより前記一対の受信差動信号の振幅を抑制する振幅制御段と、を有することを特徴とするデータ受信回路。
【請求項２】
前記振幅制御段は、
前記第２差動信号に応じた電流を前記一対の伝送ラインの内の一方の伝送ラインに吐き出す第１トランジスタと、
前記第３差動信号に応じた電流を前記一対の伝送ラインの内の他方の伝送ラインに吐き出す第２トランジスタと、を含むことを特徴とする請求項１記載のデータ受信回路。
【請求項３】
前記第２差動信号を所定期間だけ遅延させて前記第１トランジスタに供給する第１遅延回路と、
前記第３差動信号を所定期間だけ遅延させて前記第２トランジスタに供給する第２遅延回路と、を更に含むことを特徴とする請求項２記載のデータ受信回路。
【請求項４】
前記第１トランジスタ及び前記一方の伝送ライン間に接続されており、前記第２差動信号に応じた電流の電流量を調整する第１可変抵抗と、
前記第２トランジスタ及び前記他方の伝送ライン間に接続されており、前記第３差動信号に応じた電流の電流量を調整する第２可変抵抗と、を更に含むことを特徴とする請求項２又は３に記載のデータ受信回路。
【請求項５】
一対の伝送ラインを介して受信した一対の受信差動信号から受信データ信号を得るデータ受信回路を含む半導体装置であって、
前記データ受信回路は、
前記一対の受信差動信号同士のレベル差に対応した第１差動信号を生成する第１差動段と、
前記第１差動信号の振幅を増幅した信号を２値化しこれを前記受信データ信号として出力するレベル変換出力段と、
前記一対の差動信号同士のレベル差に対応した第２差動信号及びこの第２差動信号の位相を反転させた第３差動信号を生成する第２差動段と、
前記第２差動信号に応じた電流及び前記第３差動信号に応じた電流を前記一対の伝送ラインに夫々吐き出すことにより前記一対の受信差動信号の振幅を抑制する振幅制御段と、を有することを特徴とする半導体装置。
【請求項６】
前記振幅制御段は、
前記第２差動信号に応じた電流を前記一対の伝送ラインの内の一方の伝送ラインに吐き出す第１トランジスタと、
前記第３差動信号に応じた電流を前記一対の伝送ラインの内の他方の伝送ラインに吐き出す第２トランジスタと、を含むことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第２差動信号を所定期間だけ遅延させて前記第１トランジスタに供給する第１遅延回路と、
前記第３差動信号を所定期間だけ遅延させて前記第２トランジスタに供給する第２遅延回路と、を更に含むことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１トランジスタ及び前記一方の伝送ライン間に接続されており、前記第２差動信号に応じた電流の電流量を調整する第１可変抵抗と、
前記第２トランジスタ及び前記他方の伝送ライン間に接続されており、前記第３差動信号に応じた電流の電流量を調整する第２可変抵抗と、を更に含むことを特徴とする請求項６又は７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送ラインを介して受信した受信信号に対して各種信号処理を施すデータ受信回路及びこのデータ受信回路を含む半導体装置に関するものである。
【背景技術】
【０００２】
近年、データ伝送の高速及び高密度化が望まれており、かかる要求を満たすデータ伝送方式として差動伝送方式が提案されている。
【０００３】
差動伝送方式では、情報データを互いに極性の異なる一対の差動信号に変換しこれらを平衡伝送ラインを介して伝送する。ここで、このような差動信号を受信するデータ受信回路として、受信した一対の差動信号を差動入力段で取り込み、その差動入力段で取り込まれた信号のレベルをレベル変換段によって論理回路で使用可能なレベルに変換したものをデータ信号として出力するようにしたものが提案されている（例えば特許文献１の図１参照）。このデータ受信回路では、受信した一対の差動信号（ＩＮ１、ＩＮ２）を差動入力段（Ｍ８０〜Ｍ８４）のトランジスタＭ８１及びＭ８２各々のゲート端子を介して取り込み、両者の差分値を増幅した信号をライン３及び４を介してレベル変換段（Ｍ８５〜Ｍ８８）に供給するようにしている。
【０００４】
しかしながら、高速及び高密度伝送に起因して、受信信号（一対の差動信号）には波形鈍りが生じる場合があり、このような場合には、高速伝送されてきた受信信号から精度良くデータ信号を取得することが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１２４６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明は、上記の如き問題を解消するものであり、高速伝送されてきた受信信号から精度良く情報データに対応したデータ信号を取得することが可能なデータ受信回路及びこのデータ受信回路を含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るデータ受信回路は、一対の伝送ラインを介して受信した一対の受信差動信号から受信データ信号を得るデータ受信回路であって、前記一対の受信差動信号同士のレベル差に対応した第１差動信号を生成する第１差動段と、前記第１差動信号の振幅を増幅した信号を２値化しこれを前記受信データ信号として出力するレベル変換出力段と、前記一対の差動信号同士のレベル差に対応した第２差動信号及びこの第２差動信号の位相を反転させた第３差動信号を生成する第２差動段と、前記第２差動信号に応じた電流及び前記第３差動信号に応じた電流を前記一対の伝送ラインに夫々吐き出すことにより前記一対の受信差動信号の振幅を抑制する振幅制御段と、を有する。
【０００８】
又、本発明に係る半導体装置は、一対の伝送ラインを介して受信した一対の受信差動信号から受信データ信号を得るデータ受信回路を含む半導体装置であって、前記データ受信回路は、前記一対の受信差動信号同士のレベル差に対応した第１差動信号を生成する第１差動段と、前記第１差動信号の振幅を増幅した信号を２値化しこれを前記受信データ信号として出力するレベル変換出力段と、前記一対の差動信号同士のレベル差に対応した第２差動信号及びこの第２差動信号の位相を反転させた第３差動信号を生成する第２差動段と、前記第２差動信号に応じた電流及び前記第３差動信号に応じた電流を前記一対の伝送ラインに夫々吐き出すことにより前記一対の受信差動信号の振幅を抑制する振幅制御段と、を有する。
【発明の効果】
【０００９】
本発明に係るデータ受信回路は、一対の伝送ラインを介して受信した一対の受信差動信号同士のレベル差に対応した第１差動信号を第１差動段にて生成し、かかる第１差動信号の振幅を増幅して２値化した信号を受信データ信号として得る。この際、第１差動段とは別に設けた第２差動段にて、一対の受信差動信号同士のレベル差に対応した第２差動信号及び第２差動信号の位相を反転させた第３差動信号を生成し、これら第２及び第３差動信号に応じた電流を一対の伝送ラインに夫々吐き出すことにより受信差動信号の振幅を抑制するようにしている。
【００１０】
これにより、受信した一対の受信差動信号に波形鈍りが生じていても、その振幅に関しては高速動作を保証し得る上限振幅内に収めることが可能になるので、高速及び高密度伝送されてきた一対の受信差動信号から精度良く受信データ信号を取得することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係るデータ受信回路１０の概略構成を示すブロック図である。
【図２】データ受信回路１０の内部構成の一例を示す回路図である。
【図３】差動信号（ＩＮ、ＩＮＢ）の波形の一例を示す波形図である。
【図４】図１に示すデータ受信回路１０の変形例を示す回路図である。
【図５】図４に示すデータ受信回路１０の変形例を示す回路図である。
【発明を実施するための形態】
【００１２】
図１は、本発明に係るデータ受信回路１０の概略構成を示すブロック図である。
【００１３】
データ受信回路１０は、半導体装置としての半導体基板に形成されており、図１に示すように、レシーバ１００及びイコライザ２００からなる。
【００１４】
レシーバ１００は、互いに極性の異なる差動信号ＩＮ及びＩＮＢを平衡伝送ラインＢＬ１及びＢＬ２を夫々介して受信する。尚、このような受信差動信号としての一対の差動信号ＩＮ及びＩＮＢは、送信側（図示せぬ）において、送信すべき情報データに基づいて生成されたものである。レシーバ１００は、差動信号ＩＮ及びＩＮＢ同士のレベル差に対応した信号の振幅を増幅し、これを所定閾値に基づいて２値化した信号を受信データ信号ＲＤＳとして出力する。
【００１５】
イコライザ２００は、差動信号ＩＮ及びＩＮＢ同士のレベル差に応じた配分で平衡伝送ラインＢＬ１及びＢＬ２の各々に電流を吐き出すことにより、受信信号としての差動信号ＩＮ及びＩＮＢの振幅を抑制する。
【００１６】
図２は、上記レシーバ１００及びイコライザ２００各々の内部構成を示す回路図である。
【００１７】
図２に示すように、レシーバ１００は、差動増幅段１、レベル変換段２及び出力段３を含む。
【００１８】
差動増幅段１において、ｐチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタ１１のゲート端子には平衡伝送ラインＢＬ１を介して供給された差動信号ＩＮが供給されており、ｐチャネルＭＯＳ型のトランジスタ１２のゲート端子には平衡伝送ラインＢＬ２を介して供給された差動信号ＩＮＢが供給されている。定電流源１３は、電源電圧ＶＣＣに基づき所定の一定電流Ｉａを生成し、これをトランジスタ１１及び１２各々のソース端子に供給する。トランジスタ１１のドレイン端子はｎチャネルＭＯＳ型のトランジスタ１４のドレイン端子及びゲート端子に接続されている。かかるトランジスタ１４のソース端子には接地電圧ＶＳＳが印加されており、そのゲート端子及びドレイン端子は中継ラインＲＬ１を介してレベル変換段２に接続されている。トランジスタ１２のドレイン端子はｎチャネルＭＯＳ型のトランジスタ１５のドレイン端子及びゲート端子に接続されている。かかるトランジスタ１５のソース端子には接地電圧ＶＳＳが印加されており、そのゲート端子及びドレイン端子は中継ラインＲＬ２を介してレベル変換段２に接続されている。
【００１９】
上記した構成により、差動増幅段１は、差動信号ＩＮ及びＩＮＢ同士のレベル差に対応した信号を増幅した差動信号ＡＮＢを上記した中継ラインＲＬ１を介してレベル変換段２に供給すると共に、この差動信号ＡＮＢの位相を反転させた信号を増幅した差動信号ＡＮを中継ラインＲＬ２を介してレベル変換段２に供給する。
【００２０】
レベル変換段２において、ｐチャネルＭＯＳ型のトランジスタ２１及び２２各々のソース端子には電源電圧ＶＣＣが印加されており、夫々のゲート端子同士が互いに接続されている。トランジスタ２１のゲート端子及びドレイン端子は、ラインＬＬ１を介してｎチャネルＭＯＳ型のトランジスタ２３のドレイン端子に接続されている。トランジスタ２３のゲート端子には、差動増幅段１から中継ラインＲＬ２を介して供給された差動信号ＡＮが供給されており、そのソース端子には接地電圧ＶＳＳが印加されている。トランジスタ２２のドレイン端子は、ラインＬＬ２を介してｎチャネルＭＯＳ型のトランジスタ２４のドレイン端子に接続されている。トランジスタ２４のゲート端子には差動増幅段１から中継ラインＲＬ１を介して供給された差動信号ＡＮＢが供給されており、そのソース端子には接地電圧ＶＳＳが印加されている。
【００２１】
上記した構成により、レベル変換段２は、上記差動信号ＡＮと差動信号ＡＮＢとの差分に対応した信号を増幅することによりその振幅を接地電圧ＶＳＳ〜電源電圧ＶＣＣの範囲内にレベル変換した信号を振幅増幅信号ＲＮとして生成し、これを上記ラインＬＬ２を介して出力段３に供給する。
【００２２】
出力段３は、直列に接続されたインバータ３１及び３２からなり、レベル変換段２から供給された振幅増幅信号ＲＮを２値化する。すなわち、出力段３は、振幅増幅信号ＲＮの信号レベルがトランジスタの閾値Ｖｔｈより高い場合には高レベルを示す論理レベル１、閾値Ｖｔｈ以下の場合には低レベルを示す論理レベル０に対応した２値信号を生成する。そして、出力段３は、かかる２値信号を受信データ信号ＲＤＳとして出力する。
【００２３】
また、図２に示すように、イコライザ２００は、差動増幅段４及び振幅制御段５を有する。
【００２４】
差動増幅段４において、ｐチャネルＭＯＳ型のトランジスタ４１のゲート端子には平衡伝送ラインＢＬ１を介して供給された差動信号ＩＮが供給されており、ｐチャネルＭＯＳ型のトランジスタ４２のゲート端子には平衡伝送ラインＢＬ２を介して供給された差動信号ＩＮＢが供給されている。定電流源４３は、電源電圧ＶＣＣに基づき所定の一定電流を生成し、これをトランジスタ４１及び４２各々のソース端子に供給する。トランジスタ４１のドレイン端子はラインＱＬ１を介して抵抗４４の一端及び振幅制御段５に接続されている。抵抗４４の他端には接地電圧ＶＳＳが印加されている。トランジスタ４２のドレイン端子はラインＱＬ２を介して抵抗４５の一端及び振幅制御段５に接続されている。抵抗４５の他端には接地電圧ＶＳＳが印加されている。
【００２５】
上記した構成により、差動増幅段４は、差動信号ＩＮ及びＩＮＢ同士のレベル差に対応した信号を増幅した差動信号ＢＮＢを上記したラインＱＬ１を介して振幅制御段５に供給すると共に、この差動信号ＢＮＢの位相を反転させた信号を増幅した差動信号ＢＮをラインＱＬ２を介して振幅制御段５に供給する。
【００２６】
振幅制御段５において、ｐチャネルＭＯＳ型のトランジスタ５１のゲート端子には上記したラインＱＬ２を介して差動信号ＢＮが供給されており、ｐチャネルＭＯＳ型のトランジスタ５２のゲート端子には上記したラインＱＬ１を介して差動信号ＢＮＢが供給されている。定電流源５３は、電源電圧ＶＣＣに基づき所定の一定電流を生成し、これをトランジスタ５１及び５２各々のソース端子に供給する。トランジスタ５１のドレイン端子は平衡伝送ラインＢＬ１に接続されており、トランジスタ５２のドレイン端子は平衡伝送ラインＢＬ２に接続されている。
【００２７】
かかる構成により、振幅制御段５のトランジスタ５１は、差動増幅段４で生成された差動信号ＢＮのレベルが小なるほど大なる電流を平衡伝送ラインＢＬ１に供給する。また、振幅制御段５のトランジスタ５２は、差動増幅段４で生成された差動信号ＢＮＢのレベルが小なるほど大なる電流を平衡伝送ラインＢＬ２に供給する。これにより、差動信号ＩＮ及びＩＮＢの信号レベルが小なるほど大幅にその信号レベルが増加するので、受信信号としての差動信号ＩＮ及びＩＮＢの振幅が低下する。
【００２８】
従って、イコライザ２００によれば、レシーバ１００への入力直前に、差動信号ＩＮ、ＩＮＢに対してその振幅を、以下の如き高速動作が保証される上限の振幅値（以下、上限振幅と称する）以下に制限させることが可能となる。
【００２９】
図３は、データ受信回路１０内にイコライザ２００を設けた場合に得られる差動信号（ＩＮ、ＩＮＢ）の波形例（実線にて示す）と、このイコライザ２００を設けなかった場合に得られる差動信号（ＩＮ、ＩＮＢ）の波形例（破線にて示す）とを対比して表す波形図である。
【００３０】
先ず、イコライザ２００が設けられていない場合には、差動信号（ＩＮ、ＩＮＢ）の変化周期が比較的長い区間では、図３の破線に示す如くその振幅が上限振幅ＡＰＭＡＸより大なる振幅ＡＰ１となる。その後、信号の変化周期が短くなる区間に移行すると信号の振幅は小さくなる。ところが、直前までの信号振幅がＡＰ１の如き上限振幅ＡＰＭＡＸより大であることに起因して、図３の破線に示すように、その変化周期が短くなった直後、その信号の振幅が安定するまでに時間ＳＣが費やされてしまう。
【００３１】
一方、イコライザ２００が設けられている場合には、差動信号（ＩＮ、ＩＮＢ）の変化周期が比較的長い区間では、図３の実線に示す如くその振幅は上限振幅ＡＰＭＡＸとなるように制御される。そして、信号の変化周期が短くなる区間に移行すると、その直前までの信号振幅が、高速動作が保証される上限振幅ＡＰＭＡＸであることから、信号の振幅は直ちに安定する。
【００３２】
よって、イコライザ２００によれば、受信した差動信号（ＩＮ、ＩＮＢ）に波形鈍りが生じていても、その振幅に関しては、常に高速動作を保証し得る上限振幅内に収まるようになる。従って、後段のレシーバ１００において、かかる差動信号（ＩＮ、ＩＮＢ）から精度良くデータ信号を取得することが可能となる。
【００３３】
尚、図２に示すイコライザ２００では、差動増幅段４で生成された差動信号ＢＮ及びＢＮＢの各々を直接、振幅制御段５のトランジスタ５１及び５２各々のゲート端子に供給しているが、差動信号ＢＮ及びＢＮＢ各々を所定時間だけ遅延させてから、トランジスタ５１及び５２各々のゲート端子に供給するようにしても良い。
【００３４】
図４は、かかる点に鑑みて為された、図１に示すデータ受信回路１０の変形例を示す回路図である。
【００３５】
尚、図４に示す構成では、差動増幅段４で生成された差動信号ＢＮを遅延回路５４を介してトランジスタ５１のゲート端子に供給すると共に、差動信号ＢＮＢを遅延回路５５を介してトランジスタ５２のゲート端子に供給するようにした点を除く他の構成は、図１に示されるものと同一である。
【００３６】
図４において、遅延回路５４は、差動増幅段４がラインＱＬ２上に送出した差動信号ＢＮを所定期間だけ遅延させて振幅制御段５のトランジスタ５１のゲート端子に供給する。遅延回路５５は、差動増幅段４がラインＱＬ１上に送出した差動信号ＢＮＢを、所定期間だけ遅延させて振幅制御段５のトランジスタ５２のゲート端子に供給する。尚、遅延回路５４及び５５各々の遅延時間は、差動信号ＩＮ及びＩＮＢとして取り得る最小周期よりも短い遅延時間である。
【００３７】
これら遅延回路５４及び５５を設けることにより、受信した差動信号ＩＮ及びＩＮＢの現位相に合わせ込んで、差動信号ＢＮ（ＢＮＢ）に基づく振幅制限処理を実施することが可能となるので、図１に示す構成に比して振幅制限処理の精度を高めることができる。
【００３８】
また、図２又は図４に示されるイコライザ２００内に、受信した差動信号ＩＮ及びＩＮＢ各々のＤＣ（直流）レベル調整を行う為のＤＣ調整回路を設けるようにしても良い。
【００３９】
図５は、かかる点に鑑みて為された、図４に示すデータ受信回路１０の変形例を示す回路図である。
【００４０】
尚、図５に示す構成では、イコライザ２００内に、ＤＣ調整回路としての可変抵抗５６及び５７を設けた点を除く他の構成は、図４に示されるものと同一である。
【００４１】
図５に示すイコライザ２００では、可変抵抗５６がトランジスタ５１のドレイン端子及び平衡伝送ラインＢＬ１間に接続されており、可変抵抗５７がトランジスタ５２のドレイン端子及び平衡伝送ラインＢＬ２間に接続されている。すなわち、可変抵抗５６及び５７各々の抵抗値を変更することにより、受信した差動信号ＩＮ及びＩＮＢ各々のＤＣ（直流）レベルを個別に調整可能としている。
【００４２】
尚、上記実施例においては、差動信号（ＩＮ、ＩＮＢ、ＢＮ、ＢＮＢ）を受けるトランジスタとして、ｐチャネル型のトランジスタ１１、１２、４１、４２、５１及び５２を用いるようにしているが、これらトランジスタ１１、１２、４１、４２、５１及び５２としては、ｎチャネル型のＭＯＳトランジスタを用いるようにしても良い。また、トランジスタ１１（４１、５１）及び１２（４２、５２）の内の一方をｎチャネル型のＭＯＳトランジスタ、他方をｐチャネル型のＭＯＳトランジスタとしても良い。
【００４３】
要するに、データ受信回路１０では、第１差動段（１）及びレベル変換出力段（２、３）を含むレシーバ（１００）において一対の伝送ライン（ＢＬ１、ＢＬ２）を介して受信した一対の受信差動信号（ＩＮ、ＩＮＢ）から、受信データ信号（ＲＤＳ）を得るにあたり、イコライザ（２００）で受信差動信号の振幅を抑制するようにしている。すなわち、レシーバ（１００）では、第１差動段（１）にて、上記した一対の受信差動信号同士のレベル差に対応した第１差動信号（ＡＮ、ＡＮＢ）を生成し、レベル変換出力段（２、３）により、かかる第１差動信号の振幅を増幅して２値化した信号を受信データ信号として得る。また、イコライザ（２００）では、第２差動段（４）にて、一対の受信差動信号同士のレベル差に対応した第２差動信号及び第２差動信号の位相を反転させた第３差動信号（ＢＮ、ＢＮＢ）を生成し、振幅制御段（５）にて、第２差動信号に応じた電流及び第３差動信号に応じた電流を一対の伝送ラインに夫々吐き出すことにより受信差動信号の振幅を抑制するのである。
【００４４】
これにより、受信した一対の受信差動信号に波形鈍りが生じていても、その振幅に関しては高速動作を保証し得る上限振幅（ＡＰＭＡＸ）内に収めることが可能になるので、レシーバ（１００）は、高速及び高密度伝送されてきた一対の受信差動信号から精度良く受信データ信号を取得することが可能となる。
【符号の説明】
【００４５】
１、４      差動増幅段
２          レベル変換段
３          出力段
５          振幅制御段
１００      レシーバ
２００      イコライザ
【図１】
2014039214.tif 000003
【図２】
2014039214.tif 000004
【図３】
2014039214.tif 000005
【図４】
2014039214.tif 000006
【図５】
2014039214.tif 000007