(57)【要約】【課題】  半導体装置の体格の増大を抑制することができる技術を提供する。【解決手段】  本明細書が開示する半導体装置は、ドレイン領域５６とソース領域５４とを分離している第２導電型の第１半導体領域２と、ゲート絶縁膜４と、を備えている。その半導体装置は、ゲート電極６とソース電極４８との間に位置し、ゲート電極６の側面を覆っている絶縁体領域２６を備えている。その半導体装置は、ゲート電極６とソース電極４８との間に位置すると共にゲート絶縁膜４と絶縁体領域２６との間に位置する第２半導体領域２０を備えている。第２半導体領域２０では、第１導電型領域１６がゲート電極６に接続されていると共に、第２導電型領域１８がソース電極４８に接続されている。【選択図】図１
2014127494.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のソース領域と、
第１導電型のドレイン領域と、
ソース領域に接続されているソース電極と、
ドレイン領域に接続されているドレイン電極と、
ドレイン領域とソース領域とを分離している第２導電型の第１半導体領域と、
ドレイン領域とソース領域を分離している範囲の第１半導体領域に対向しているゲート電極と、
ゲート電極と第１半導体領域との間に位置し、ゲート電極と第１半導体領域とを絶縁しているゲート絶縁膜と、
ゲート電極とソース電極との間に位置し、ゲート電極の側面を覆っている絶縁体領域と、
ゲート電極とソース電極との間に位置すると共にゲート絶縁膜と絶縁体領域との間に位置し、ゲート絶縁膜によって第１半導体領域から絶縁されている第２半導体領域と、
を備え、
第２半導体領域は、互いにｐｎ接合している第１導電型領域及び第２導電型領域を有し、
第１導電型領域がゲート電極に接続されていると共に、第２導電型領域がソース電極に接続されている半導体装置。
【請求項２】
請求項１の半導体装置を製造する方法であり、
半導体基板の上面にシリコン酸化物からなるゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート絶縁膜の上面に、ポリシリコン層を形成するポリシリコン層形成工程と、
ゲート電極となる部分のポリシリコン層の周囲のポリシリコン層をエッチングガスによりエッチングすると共に、該周囲のポリシリコン層の下層に位置するゲート絶縁膜の上面をエッチングガスにより還元してシリコン層を形成するエッチング工程と、
エッチング工程によって形成されたシリコン層に不純物を導入して、第１導電型領域、及び第２導電型領域を形成する不純物導入工程と、を備える半導体装置の製造方法。
【請求項３】
請求項１の半導体装置を製造する方法であり、
半導体基板の上面にシリコン酸化物からなるゲート絶縁膜を形成するゲート絶縁膜形成工程と、
ゲート絶縁膜の上面に、ポリシリコン層を形成するポリシリコン層形成工程と、
ゲート電極となる部分のポリシリコン層の周囲のポリシリコン層をエッチングすると共に、該周囲のポリシリコン層のうちのゲート絶縁膜に接している部分の一部をエッチングせずに残留させるエッチング工程と、
エッチングされずに残留したポリシリコン層に不純物を導入して、第１導電型領域、及び第２導電型領域を形成する不純物導入工程と、を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型のトランジスタのゲート電極に過大な電圧が印加されると、ゲート絶縁膜が破壊する虞がある。特許文献１の半導体装置では、シリコンの半導体基板（半導体基体）に絶縁ゲート型のトランジスタが形成されている。この半導体装置の半導体基板には、トランジスタが形成されている領域とは異なる領域にダイオードが形成されている。ダイオードのカソードはトランジスタのゲート電極に接続され、アノードは半導体基板の内部領域に接続されている。ゲート電極に過大な電圧が印加された場合にはダイオードがブレークダウンし、ゲート電極から半導体基板の内部領域に電流が流れる。これにより、ゲート絶縁膜が過大な電圧によって破壊することが抑制される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−５２６００３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体装置では、絶縁ゲート型のトランジスタとダイオードとが半導体基板上の異なる領域に形成されている。このため、ダイオードを形成する領域はトランジスタとしては機能せず、ダイオードを形成する領域の分だけ半導体装置の体格が増大する。
【０００５】
本明細書は上記の課題を解決する技術を開示する。本明細書は、半導体装置の体格の増大を抑制することができる技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する半導体装置は、第１導電型のソース領域と、第１導電型のドレイン領域とを備えている。その半導体装置は、ソース領域に接続されているソース電極と、ドレイン領域に接続されているドレイン電極とを備えている。その半導体装置は、ドレイン領域とソース領域とを分離している第２導電型の第１半導体領域を備えている。その半導体装置は、ドレイン領域とソース領域を分離している範囲の第１半導体領域に対向しているゲート電極を備えている。その半導体装置は、ゲート電極と第１半導体領域との間に位置し、ゲート電極と第１半導体領域とを絶縁しているゲート絶縁膜を備えている。その半導体装置は、ゲート電極とソース電極との間に位置し、ゲート電極の側面を覆っている絶縁体領域を備えている。その半導体装置は、ゲート電極とソース電極との間に位置すると共にゲート絶縁膜と絶縁体領域との間に位置し、ゲート絶縁膜によって第１半導体領域から絶縁されている第２半導体領域を備えている。第２半導体領域は、互いにｐｎ接合している第１導電型領域及び第２導電型領域を有する。第２半導体領域では、第１導電型領域がゲート電極に接続されていると共に、第２導電型領域はソース電極に接続されている。
【０００７】
上記の半導体装置では、ゲート電極に過大な電圧が印加された場合には、第２半導体領域のｐｎ接合がブレークダウンして、ゲート電極とソース電極との間に電流を流すことができる。これにより、ゲート絶縁膜が過大な電圧によって破壊することを抑制することができる。また、第２半導体領域は、ゲート電極とソース電極の間で、かつ、ゲート絶縁膜と絶縁体領域との間に形成されている。このため、絶縁ゲート型のトランジスタが構成されている領域とは別の領域に別途ダイオードを備える必要が無い。これにより、半導体装置の体格の増大を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】実施例１の半導体装置１００の全体の構成を示す断面図である。
【図２】実施例１の半導体装置１００の製造方法のフローを示す。
【図３】実施例１の半導体装置１００の製造方法の製造工程を示す断面図である。
【図４】実施例１の半導体装置１００の製造方法の製造工程を示す断面図である。
【図５】実施例１の半導体装置１００の製造方法の製造工程を示す断面図である。
【図６】実施例１の半導体装置１００の製造方法の製造工程を示す断面図である。
【図７】実施例１の半導体装置１００の製造方法の製造工程を示す断面図である。
【図８】実施例１の半導体装置１００の製造方法の製造工程を示す断面図である。
【図９】実施例１の半導体装置１００の製造方法の製造工程を示す断面図である。
【図１０】実施例２の半導体装置２００の全体の構成を示す断面図である。
【図１１】実施例２の半導体装置２００の製造方法のフローを示す断面図である。
【図１２】実施例２の半導体装置２００の製造方法の製造工程を示す断面図である。
【図１３】実施例２の半導体装置２００の製造方法の製造工程を示す断面図である。
【図１４】実施例２の半導体装置２００の製造方法の製造工程を示す断面図である。
【図１５】実施例２の半導体装置２００の製造方法の製造工程を示す断面図である。
【図１６】実施例２の半導体装置２００の製造方法の製造工程を示す断面図である。
【図１７】実施例２の半導体装置２００の製造方法の製造工程を示す断面図である。
【図１８】実施例３のメモリセル３５０の構成を示す回路図である。
【図１９】実施例３のメモリセル３５０の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
【００１０】
（特徴１）  本明細書が開示する半導体装置の製造方法は、半導体基板の上面にシリコン酸化物からなるゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜の上面に、ポリシリコン層を形成するポリシリコン層形成工程と、を備えていてもよい。その製造方法は、ゲート電極となる部分のポリシリコン層の周囲のポリシリコン層をエッチングガスによりエッチングすると共に、該周囲のポリシリコン層の下層に位置するゲート絶縁膜の上面をエッチングガスにより還元してシリコン層を形成するエッチング工程を備えていてもよい。その製造方法は、エッチング工程によって形成されたシリコン層に不純物を導入して、第１導電型領域、及び第２導電型領域を形成する不純物導入工程を備えていてもよい。
【００１１】
上記の半導体装置の製造方法では、エッチング工程においてゲート電極を形成すると共に、ゲート絶縁膜を還元してシリコン層を形成する。このため、第２半導体領域となるシリコン層を形成するための工程を別途設ける必要が無い。これにより、半導体装置の製造工程の増加を抑制することができる。
【００１２】
（特徴２）  本明細書で開示する半導体装置の製造方法は、半導体基板の上面にシリコン酸化物からなるゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜の上面に、ポリシリコン層を形成するポリシリコン層形成工程と、を備えていてもよい。ゲート電極となる部分のポリシリコン層の周囲のポリシリコン層をエッチングすると共に、該周囲のポリシリコン層のうちのゲート絶縁膜に接している部分の一部をエッチングせずに残留させるエッチング工程を備えていてもよい。その製造方法は、エッチングされずに残留したポリシリコン層に不純物を導入して、第１導電型領域、及び第２導電型領域を形成する不純物導入工程と、を備えていてもよい。
【００１３】
上記の半導体装置の製造方法では、エッチング工程においてゲート電極を形成すると共に、ゲート電極に隣接する部分のポリシリコン層の一部をエッチングせずに残留させる。このため、第２半導体領域となるポリシリコン層を形成するための工程を別途設ける必要が無い。これにより、半導体装置の製造工程の増加を抑制することができる。
【実施例１】
【００１４】
半導体装置１００は横型のＭＯＳＦＥＴである。図１に示すように、半導体装置１００は、絶縁式のゲート電極６と、ｎ型のソース領域５４と、ｎ型のドレイン領域５６と、ｐ型のウェル領域２とを備える。ソース領域５４は、ウェル領域２の上面に形成されている。ソース領域５４の上面にはソース電極４８が形成されている。ソース電極４８を形成する材料としては、例えばＴｉＳｉ（チタンシリサイド）や、ＣｏＳｉ（コバルトシリサイド）が使用できる。ソース領域５４とソース電極４８とはオーミック接合している。
【００１５】
ドレイン領域５６は、ウェル領域２に形成されている。ドレイン領域５６は、上述のソース領域５４とは離れた位置に形成されている。ドレイン領域５６は、ウェル領域２によってソース領域５４から分離されている。ドレイン領域５６の上面にはドレイン電極５０が形成されている。ドレイン電極５０を形成する材料としては、例えばＴｉＳｉ（チタンシリサイド）や、ＣｏＳｉ（コバルトシリサイド）が使用できる。ドレイン領域５６とドレイン電極５０とはオーミック接合している。
【００１６】
ウェル領域２の上面には、エクステンション領域６０、及びエクステンション領域６２が形成されている。エクステンション領域６０は、ソース領域５４に対してゲート電極６側（図１左側）に隣接する領域に形成されている（ゲート電極６については後述する）。エクステンション領域６２は、ドレイン領域５６に対してゲート電極６側（図１右側）に隣接する領域に形成されている。エクステンション領域６０、６２は、ソース領域５４、ドレイン電極５６よりも不純物濃度の低いｎ型の半導体領域である。
【００１７】
ウェル領域２とソース領域５４とドレイン領域５６の上面にはゲート絶縁膜４が形成されている。ゲート絶縁膜４は、ドレイン電極５０とソース電極４８の間に形成されている。ゲート電極６は、ドレイン領域５６（及びエクステンション領域６２）とソース領域５４（及びエクステンション領域６０）とを分離している範囲のウェル領域２に、ゲート絶縁膜４を介して対向している。ゲート電極６は、例えばポリシリコンによって形成することができる。ゲート電極６の上面には、コンタクト電極８が形成されている。コンタクト電極８を形成する材料としては、例えばＷＳｉ（タングステンシリサイド）が使用できる。ゲート電極６と、コンタクト電極８とはオーミック接合している。
【００１８】
ゲート電極６及びコンタクト電極８の一方の側面（図１右側の側面）は、サイドウォール２６によって覆われている。サイドウォール２６は、絶縁性を有する材料によって形成されている。サイドウォール２６を形成する材料としては、例えばＳｉＯ2が使用できる。同様に、ゲート電極６及びコンタクト電極８の他方の側面（図１左側の側面）は、サイドウォール２８によって覆われている。
【００１９】
コンタクト電極８、ソース電極４８、ドレイン電極５０及びサイドウォール２６、２８を覆うように層間絶縁膜３０が形成されている。ソース領域５４の上面に形成されたソース電極４８の上面には、コンタクトプラグ４０の下端が接続している。コンタクトプラグ４０の上端は、層間絶縁膜３０の上端部において、ソース配線３２に接続している。ドレイン領域５６の上面に形成されたドレイン電極５０の上面には、コンタクトプラグ４４の下端が接続している。コンタクトプラグ４４の上端は、層間絶縁膜３０の上端部において、ドレイン配線３６に接続している。ゲート電極６の上面に形成されたコンタクト電極８の上面には、コンタクトプラグ４２の下端が接続している。コンタクトプラグ４２の上端は、層間絶縁膜３０の上端部において、ゲート配線３４に接続している。
【００２０】
ゲート絶縁膜４とサイドウォール２６との間に半導体領域２０が形成されている。また、半導体領域２０は、ゲート電極６とソース電極４８の間に位置している。半導体領域２０の下側に位置する部分のゲート絶縁膜４は、ゲート電極６の下側に位置する部分のゲート絶縁膜４よりも厚みが小さい。このため、ゲート電極６の下側に位置する部分のゲート絶縁膜４の厚みは、半導体領域２０の厚みと、半導体領域２０の下側に位置する部分のゲート絶縁膜４の厚みとを合わせた厚みと等しくなっている。
【００２１】
半導体領域２０は、ゲート絶縁膜４によってウェル領域２から絶縁されている。半導体領域２０は、半導体領域２０のゲート電極６側（図１左側）に位置するｎ型領域１６と、ソース電極４８側（図１右側）に位置するｐ型領域１８とを有する。ｎ型領域１６の右端部とｐ型領域１８の左端部とは互いにｐｎ接合している。ｎ型領域１６の左端部は、ゲート電極６に接続されている。ｐ型領域１８の右端部は、ソース電極４８に接続されている。
【００２２】
半導体領域２０のｐ型領域１８とｎ型領域１６とはいわゆるダイオードを形成している。すなわち、半導体領域２０のアノード（ｐ型領域１８）はソース電極４８に接続され、カソード（ｎ型領域１６）はゲート電極６に接続されている。
【００２３】
上記の半導体装置１００の使用時には、ドレイン電極５０がソース電極４８に対して高電位とされる。ゲート電極６にオン電圧を印加すると、ウェル領域２のうち、ゲート絶縁膜４を介してゲート電極６に対向する領域にチャネルが形成される。これにより、ドレイン領域５６とソース領域５４がチャネルで接続され、ドレイン電極５０からソース電極４８に向かって電流が流れる。
【００２４】
なお、半導体装置１００の使用時では、ゲート電極６の電位は、ソース電極４８の電位よりも高い。すなわち、半導体領域２０のカソードの電位がアノードの電位よりも高い。このため、半導体装置１００の使用時に、半導体領域２０に電流が流れることはない。
【００２５】
上記の半導体装置１００では、ゲート電極６に過大な電圧が印加された場合には、半導体領域２０のｐｎ接合がブレークダウンする。これにより、ゲート電極６とソース電極４８との間に電流を流すことができる。具体的には、ゲート電極６からソース電極４８に向かって電流を流すことができる。これにより、ゲート絶縁膜４が破壊されることを抑制することができる。
【００２６】
なお、半導体領域２０のｐｎ接合がブレークダウンする電圧は、半導体装置１００の使用時のゲート電極６とソース電極４８の電位差よりも高く、かつ、ゲート電極６に印加される過大な電圧（ゲート絶縁膜４が破壊され得る電圧）の電圧値よりも低くなるよう予め設計されている。
【００２７】
半導体領域２０は、ゲート電極６とソース電極４８の間で、かつ、ゲート絶縁膜４とサイドウォール２６との間に形成されている。すなわち、ＭＯＳＦＥＴが形成された領域にダイオードが形成されている。このため、ＭＯＳＦＥＴが形成された領域とは別の領域に別途ダイオードを形成する必要が無い。これにより、半導体装置１００の体格の増大を抑制することができる。
【００２８】
次に、図２のフロー図を用いて半導体装置１００の製造方法を説明する。まず、工程Ｓ２において、半導体基板２の上面に低濃度のｎ型不純物を導入してエクステンション領域６０、及びエクステンション領域６２を形成する（図３）。次に、半導体基板２の上面にゲート絶縁膜４を形成する。次に、ゲート絶縁膜４の上面に、ポリシリコンを積層してポリシリコン層６ｂを形成する。さらに、ポリシリコン層６ｂの上面にシリサイドを積層してシリサイド層８ｂを形成する。シリサイド層８ｂを形成する材料として、例えばＷＳｉ（タングステンシリサイド）が使用できる。
【００２９】
次に、工程Ｓ４において、エッチングガスによってポリシリコン層６ｂ及びシリサイド層８ｂのエッチングを行う。エッチングガスは、還元性の高いエッチングガスを用いる。還元性の高いエッチングガスとして、例えば、Ｈ２（水素）、ＣＨＦ３（三フッ化メタン）、ＣＦ４（四フッ化炭素）等を含むエッチングガスが使用できる。後述するように、ポリシリコン層６ｂ及びシリサイド層８ｂの一部をエッチングすることで、図４左右方向中央部にゲート電極６及びコンタクト電極８が形成される。工程Ｓ４では、まず、ゲート電極６が形成される部分の一方（図面右側）に位置するシリサイド層８ｂ及びポリシリコン層６ｂをエッチングする（図４）。この際、ゲート電極６が形成される部分の他方（図左側）に位置する部分及びゲート電極６が形成される部分のシリサイド層８ｂの表面は、図示しないレジスト膜で覆う。これによって、シリサイド層８ｂ及びポリシリコン層６ｂのレジスト膜で覆われていない部分が除去される。また、ゲート電極６が形成される部分の右側に位置するゲート絶縁膜４（ＳｉＯ2）の上面がエッチングガスによって還元され、Ｓｉ（シリコン）が生成する。これにより、ゲート絶縁膜４の上面にシリコン層５が形成される。
【００３０】
なお、上記の方法では、還元性の高いエッチングガスによってシリサイド層８ｂ及びポリシリコン層６ｂを除去し、かつゲート絶縁膜４の上面を還元した。しかし、まず還元性の高くないエッチングガスによってシリサイド層８ｂ及びポリシリコン層６ｂを除去し、その後、還元性の高いエッチングガスによってゲート絶縁膜４の上面を還元してもよい。
【００３１】
次に、図５に示すように、ゲート電極６が形成される部分の他方（図面左側）に位置する部分の、シリサイド層８ｂ、ポリシリコン層６ｂ、及び、ゲート絶縁膜４をエッチングする。ゲート電極６が形成される部分の左側をエッチングする際には、ゲート電極６が形成される部分、及び、ゲート電極６が形成される部分の右側を、図示しないレジスト膜で覆う。エッチングによって、レジスト膜で覆われていない部分が除去される。その結果、中央部に残留したポリシリコン層６ｂがゲート電極６となる。また、ゲート電極６が形成される部分の右側、及び左側のシリサイド層８ｂが除去された結果、中央部に残留したシリサイド層８ｂがコンタクト電極８となる。
【００３２】
工程Ｓ６において、シリコン層５に不純物を導入する。ます、図６に示すように、シリコン層５のゲート電極６側の領域に開口１２ａを有するレジスト膜１２を形成する。次に、図６に示すように、レジスト膜１２の開口１２ａからシリコン層５にｎ型不純物を導入する。不純物の導入は、例えば、イオン注入法によって行う。ｎ型不純物として、例えば、Ｐ（リン）、Ａｓ（ヒ素）等が使用できる。シリコン層５のうち、ｎ型不純物が導入された部分がｎ型領域１６となる。
【００３３】
次に、図７に示すように、ｎ型領域１６の側方（図面右側）に隣接するシリコン層５にｐ型不純物を導入する。ｐ型不純物が導入された部分がｐ型領域１８となる。ｐ型不純物として、例えば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等が使用できる。ｎ型領域１６とｐ型領域１８とによって半導体領域２０が形成される。
【００３４】
次に、工程Ｓ８において、ｎ型領域１６、ｐ型領域１８、コンタクト電極８、ゲート絶縁膜４の上層にＳｉＯ2を堆積し、ＳｉＯ2層を形成する（図８）。次に、工程Ｓ１０において、堆積されたＳｉＯ2層をエッチングする（図９）。コンタクト電極８及びポリシリコン層６ｂの右側のＳｉＯ2がエッチングされずに残留してサイドウォール２６となる。コンタクト電極８及びポリシリコン層６ｂの左側のＳｉＯ2がエッチングされずに残留してサイドウォール２８となる。サイドウォール２６は、半導体領域２０の上面を覆っている。
【００３５】
次に、工程Ｓ１２において、ソース領域５４、ソース電極４８、ドレイン領域５６、ドレイン電極５０、層間絶縁膜３０、コンタクトプラグ４０、４２、４４、ソース配線３２、ドレイン配線３６、ゲート配線３４、を形成する（図１）。これらの構成を形成する方法は、従来公知であるので説明を省略する。
【００３６】
上記の半導体装置１００の製造方法では、エッチング工程においてゲート電極６を形成すると共に、ゲート絶縁膜４を還元してシリコン層５を形成する。このため、半導体領域２０となるシリコン層５を形成するための工程を別途設ける必要が無い。これにより、半導体装置１００の製造工程の増加を抑制することができる。
【００３７】
なお、ウェル領域２は、請求項でいう「第１半導体領域」の一例であり、半導体領域２０は、請求項でいう「第２半導体領域」の一例であり、サイドウォール２６は、請求項でいう「絶縁体領域」の一例である。また、ソース領域５４とエクステンション領域６０とを合わせた領域が、請求項でいう「ソース領域」の一例であり、ドレイン領域５６とエクステンション領域６２とを合わせた領域が、請求項でいう「ドレイン領域」の一例である。
【実施例２】
【００３８】
以下に、本明細書で開示する半導体装置２００を製造する第２の方法を説明する。実施例２の半導体装置２００は、実施例１の半導体装置１００と同様に横型のＭＯＳＦＥＴである。実施例２において、実施例１と同一の構成には同一の符号を付して説明を省略する。
【００３９】
図１０に示すように、半導体装置２００でも、ゲート絶縁膜４とサイドウォール２６との間に半導体領域２２０が形成されている。半導体領域２２０は、ゲート電極６とソース電極２４８の間に位置している。半導体装置２００では、実施例１の半導体装置１００と異なり、半導体領域２２０の下側に位置する部分のゲート絶縁膜４が、ゲート電極６の下側に位置する部分のゲート絶縁膜４と同一の厚みとなっている。
【００４０】
半導体領域２２０のｐ型領域２１８とｎ型領域２１６とは、第１実施例の半導体領域２０と同様に、いわゆるダイオードを形成している。半導体領域２２０のアノード（ｐ型領域２１８）はソース電極２４８に接続され、カソード（ｎ型領域２１６）はゲート電極６に接続されている。
【００４１】
実施例２の半導体装置２００は、実施例１の半導体装置１００と同様に、ゲート電極６に過大な電圧が印加された場合には、半導体領域２２０のｐｎ接合がブレークダウンしてゲート電極６の電荷を除去することができる。
【００４２】
また、半導体領域２２０が、ゲート電極６とソース電極４８の間で、かつ、ゲート絶縁膜４とサイドウォール２６との間に形成されている。このため、実施例１の半導体装置１００と同様、半導体装置２００の体格の増大を抑制することができる。
【００４３】
実施例２の半導体装置２００の製造方法では、実施例１と同様に、工程Ｓ２を行い、エクステンション領域６０、６２、ゲート絶縁膜４、ポリシリコン層６ｂ、シリサイド層８ｂを形成する（図３と同様）。次に、工程１０４において、ポリシリコン層６ｂ及びシリサイド層８ｂのエッチングを行う（図１２、図１３）。すなわち、工程１０４では、ゲート電極６を形成すると共に、ゲート電極６に隣接する部分（図面右側の部分）のポリシリコン層６ｂの一部をエッチングせずに残留させる。工程Ｓ１０４では、まず、ゲート電極６が形成される部分の右側に位置するシリサイド層８ｂをエッチングにより除去する。次いで、ゲート電極６が形成される部分の右側に位置するポリシリコン層６ｂの上面をエッチングする。このとき、ゲート電極６が形成される部分の右側に位置するポリシリコン層６ｂのうち、ゲート絶縁膜４の上面に接している部分のポリシリコン層６ａをエッチングせずに残留させる。次に、ゲート電極６が形成される部分の左側に位置する部分の、シリサイド層８ｂ、ポリシリコン層６ｂ、及び、ゲート絶縁膜４をエッチングして除去する。
【００４４】
次に、工程Ｓ６において、エッチングされずに残留した残留ポリシリコン層６ａに不純物を導入する。図１４に示すように、ゲート電極６に隣接する部分の残留ポリシリコン層６ａにｎ型不純物を導入する。残留ポリシリコン層６ａのうち、ｎ型不純物が導入された部分がｎ型領域２１６となる。次に、図１５に示すように、ｎ型領域２１６の右側に隣接する残留ポリシリコン層６ａにｐ型不純物を導入する。ｐ型不純物が導入された部分がｐ型領域２１８となる。ｎ型領域２１６とｐ型領域２１８とによって半導体領域２２０が形成される。
【００４５】
次に、実施例１の半導体装置１００と同様に、ＳｉＯ2の堆積（工程Ｓ８、図１６）、ＳｉＯ2層のエッチング（工程Ｓ１０、図１７）、ソース領域５４、ドレイン領域５６等の形成（工程１２、図１０）を行う。
【００４６】
上記の半導体装置２００の製造方法では、エッチング工程１０４においてゲート電極６を形成すると共に、ゲート電極６に隣接する部分のポリシリコン層６ｂの一部をエッチングせずに残留させる。このため、第２半導体領域となるポリシリコン層６ｂを形成するための工程を別途設ける必要が無い。これにより、半導体装置２００の製造工程の増加を抑制することができる。
【実施例３】
【００４７】
図１８に示すメモリセル３５０は、記憶装置（不図示）の記憶素子である。記憶装置は、いわゆるＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）である。記憶装置は、複数のメモリセル３５０を有する。記憶装置は、メモリセル３５０が選択されている状態（選択状態）と、選択されていない状態（非選択状態）とを切り替える。また、記憶装置は、メモリセル３５０に対して情報の書き込み動作、消去動作、読出し動作を行う。記憶装置が、書込み動作を行うとメモリセル３５０に情報”０”が記憶されている状態となる。記憶装置が、消去動作を行うとメモリセル３５０に情報”１”が記憶されている状態となる。記憶装置は、読みとり動作を行うことによって、メモリセル３５０に情報”０”が記憶されているか、情報”１”が記憶されているかを判別することができる。
【００４８】
以下に、メモリセル３５０の構成を説明する。図１８に示すように、メモリセル３５０は、選択トランジスタ３６０と、メモリセルトランジスタ３００とを有する。選択トランジスタ３６０は、例えばＭＯＳＦＥＴである。選択トランジスタ３６０のゲートは、端子ＴSGに接続されている。選択トランジスタ３６０のドレインは、端子ＴBLに接続されている。選択トランジスタ３６０のソースは、後述するメモリセルトランジスタ３００のドレインに接続されている。
【００４９】
メモリセルトランジスタ３００は、積層式のゲートを有する。積層式のゲートは、フローティングゲート３０６と、コントロールゲート３１０とを有する。メモリセルトランジスタ３００のコントロールゲート３１０は、端子ＴCGに接続されている。メモリセルトランジスタ３００のソースは、端子ＴSLに接続されている。メモリセルトランジスタ３００のドレインは、上述したように選択トランジスタ３６０のソースに接続されている。半導体領域３２０は、実施例１の半導体領域２０と同様に、ダイオードを形成している（後に詳述する）。半導体領域３２０のアノードは、端子ＴSLに接続されている。半導体領域３２０のカソードは、フローティングゲート３０６に接続されている。
【００５０】
次に、図１９を用いてメモリセルトランジスタ３００の詳細な構造を説明する。メモリセルトランジスタ３００はコントロールゲート３１０、絶縁膜３０８、フローティングゲート３０６、半導体領域３２０を有する。メモリセルトランジスタ３００のコントロールゲート３１０、絶縁膜３０８、フローティングゲート３０６、半導体領域３２０、以外の部分は、実施例１の半導体装置１００と同様の構成を有している。実施例３のメモリセルトランジスタ３００において、実施例１の半導体装置１００と同一の構成には、同一の符号を付して説明を省略する。
【００５１】
フローティングゲート３０６はゲート絶縁膜４の上面に配置されている。フローティングゲート３０６を形成する材料としては、例えばポリシリコンが使用できる。フローティングゲート３０６とｐ型ウェル領域２との間はゲート絶縁膜４によって絶縁されている。絶縁膜３０８はフローティングゲート３０６の上面に配置されている。絶縁膜３０８を形成する材料として、例えばＳｉＯ2が使用できる。
【００５２】
コントロールゲート３１０は、絶縁膜３０８の上面に配置されている。コントロールゲート３１０を形成する材料として、例えばＷＳｉが使用できる。コントロールゲート３１０と、フローティングゲート３０６との間は、絶縁膜３０８によって絶縁されている。
【００５３】
半導体領域３２０は、ｎ型領域３１６とｐ型領域３１８とを有する。ｎ型領域３１６とｐ型領域３１８とがｐｎ接合することで、ダイオードが形成されている。ここで、半導体領域３２０の順方向（ｐ型領域３１８が高電位となりｎ型領域３１６が低電位となる方向）に電圧が印加された場合に電流が流れる最少の電圧値を半導体領域３２０の立ち上がり電圧値と呼ぶことにする。半導体領域３２０の立ち上がり電圧は、例えば１２Ｖとすることができる（後に詳述する）。
【００５４】
【表１】
2014127494.tif 000003
【００５５】
次に記憶装置の動作を説明する。記憶装置は、書込み動作を行う際には、書き込み動作が行われるメモリセル３５０を選択する。表１は、選択されたメモリセルの各端子に印加される電圧値を示す。メモリセル３５０を選択する際には、選択されるメモリセル３５０の端子ＴSGに例えば５Ｖを印加する。また、選択されたメモリセル３５０の端子ＴBLに例えば０Ｖを印加し、端子ＴSLには書込み電圧として例えば１０Ｖを印加する。また、端子ＴCGには書込み電圧の１０Ｖを印加し、端子ＴPWには例えば０Ｖを印加する。
【００５６】
上記の電圧が印加されることにより、ゲート絶縁膜４にトンネル効果が生じ、端子ＴBLからフローティングゲート３０６に電子が移動する。このため、フローティングゲート３０６に電子が帯電する。フローティングゲート３０６に電子が帯電することにより、メモリセルトランジスタ３００の閾値電圧が上昇する。上昇したメモリセルトランジスタ３００の高い閾値電圧をＶth1とする。メモリセルトランジスタ３００の閾値電圧が高い閾値電圧Ｖth1となることで、後述する読み取り動作を行った際に端子ＴBLと端子ＴSLとの間に電流が流れない状態となる。ここで、読み取り動作を行った際に端子ＴBLと端子ＴSLとの間に電流が流れない状態を、メモリセル３５０に情報”０”が記憶されている状態と呼ぶ。
【００５７】
なお、半導体領域３２０の両端に印加される順方向の電圧値をＶakとすると、Ｖak＝（端子ＴSLの電位）−（端子ＴCGの電位）である。ここで、上記の書込み動作が行われている状態では、Ｖak＝０Ｖである。Ｖak＜（半導体領域３２０の立ち上がり電圧、１２Ｖ）であるため、半導体領域３２０に電流は流れない。
【００５８】
記憶装置は、メモリセル３５０の消去動作を行う際にも、書込み動作と同様にメモリセル３５０を選択する。消去動作を行う際には、選択されたメモリセル３５０の端子ＴBL、端子ＴSL、及び端子ＴPWに正の高電圧（例えば１０Ｖ）を印加する。一方、端子ＴCGには、負の高電圧（例えば−７Ｖ）を印加する。上記の電圧が印加されることにより、ゲート絶縁膜４にトンネル効果が生じ、フローティングゲート３０６から、端子ＴBLに電子が移動する。このため、フローティングゲート３０６に帯電していた電子が除去される。
【００５９】
また、消去動作が行われている状態では、Ｖak＝１７Ｖである。Ｖak≧（半導体領域３２０の立ち上がり電圧、１２Ｖ）であるため、半導体領域３２０に電流が流れる。すなわち、フローティングゲート３０６に帯電していた電子は、半導体領域３２０を介して端子ＴSLへと移動する。
【００６０】
本実施例のメモリセル３５０では、消去動作が行われた際に、フローティングゲート３０６に帯電していた電子がゲート絶縁膜４を介して端子ＴBLに移動するとともに、半導体領域３２０を介して端子ＴSLへ移動する。これにより、消去動作に要する時間を抑制することができる。
【００６１】
フローティングゲート３０６に帯電していた電子が除去されることにより、メモリセルトランジスタ３００の閾値電圧が低下し、低い閾値電圧Ｖth0となる。これにより、後述する読み取りを行った場合に、メモリセル３５０に電流が流れる状態となる。なお、読み取りを行った場合に、メモリセルトランジスタ３００に電流が流れる状態を、メモリセル３５０に情報”１”が記憶されている状態と呼ぶ。
【００６２】
読み出し動作では、記憶装置は、端子ＴCGに低い閾値電圧Ｖth0と高い閾値電圧をＶth1との間の電圧（例えば３．６Ｖ）を印加する。ここで、メモリセル３５０は、低い閾値電圧Ｖth0が３．６Ｖ以下となり、高い閾値電圧をＶthが３．６Ｖ以上となるように予め設計されている。読み出し動作を行った際に、端子ＴBLと端子ＴSLとの間に電流が流れない場合には、記憶装置は、メモリセル３５０に情報”０”が記憶されていることを検知する。読み出し動作を行った際に、端子ＴBLと端子ＴSLとの間に電流が流れる場合には、記憶装置は、メモリセル３５０に情報”１”が記憶されていることを検知する。
【００６３】
上記の読出し動作が行われている状態では、Ｖak＝−３．６Ｖである。Ｖak＜（半導体領域３２０の立ち上がり電圧、１２Ｖ）であるため、半導体領域３２０に電流は流れない。
【００６４】
【表２】
2014127494.tif 000004
【００６５】
表２に、記憶装置の選択されたメモリセル３５０に書込み、消去、読み取りの動作が行われている状態のときに、選択されていないメモリセル３５０の各端子に印加される電圧値を示す。表２からわかるように、書込み動作が行われているときに、選択されていないメモリセル３５０では、Ｖak＝０Ｖである。このため、書込み動作が行われているときに、半導体領域３２０に電流は流れない。
【００６６】
同様に、消去動作が行われているときに、選択されていないメモリセル３５０では、Ｖak＝０Ｖである。また、読み取り動作が行われているときに、選択されていないメモリセル３５０では、Ｖak＝０Ｖである。このため、消去動作、及び読み取り動作が行われているときに、選択されていないメモリセル３５０の半導体領域３２０に電流は流れない。
【００６７】
上記の実施例では、半導体装置１００、２００、及び、メモリセルトランジスタ３００は、横型の半導体装置であった。しかし、半導体装置１００、２００、及び、メモリセルトランジスタ３００は、縦型の半導体装置であってもよい。
【００６８】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００６９】
２     ウェル領域
４     ゲート絶縁膜
５     シリコン層
６     ゲート電極
６ａ   残留したポリシリコン層
６ｂ   ポリシリコン層
８     コンタクト電極
８ｂ   シリサイド層
１２   レジスト膜
１６、２１６、３１６ ｎ型領域
１８、２１８、３１８ ｐ型領域
２０、２２０、３２０ 半導体領域
２６、２８    サイドウォール
３０   層間絶縁膜
３２   ソース配線
３４   ゲート配線
３６   ドレイン配線
４０、４２、４４     コンタクトプラグ
４８   ソース電極
５０   ドレイン電極
５４   ソース領域
５６   ドレイン領域
１００、２００       半導体装置
３００ メモリセルトランジスタ
３０６ フローティングゲート
３０８ 絶縁膜
３１０ コントロールゲート
３５０ メモリセル
３６０ 選択トランジスタ
ＴBL、ＴCG、ＴPW、ＴSG、ＴSL       端子
【図１】
2014127494.tif 000005
【図２】
2014127494.tif 000006
【図３】
2014127494.tif 000007
【図４】
2014127494.tif 000008
【図５】
2014127494.tif 000009
【図６】
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【図７】
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【図８】
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【図９】
2014127494.tif 000013
【図１０】
2014127494.tif 000014
【図１１】
2014127494.tif 000015
【図１２】
2014127494.tif 000016
【図１３】
2014127494.tif 000017
【図１４】
2014127494.tif 000018
【図１５】
2014127494.tif 000019
【図１６】
2014127494.tif 000020
【図１７】
2014127494.tif 000021
【図１８】
2014127494.tif 000022
【図１９】
2014127494.tif 000023