(57)【要約】【課題】光電変換部へのリーク電流による画質の劣化を抑制することが可能な固体撮像素子を提供する。【解決手段】基板と、基板の光入射側の上に形成され、光量に応じた信号電荷を生成するｐ型の光電変換部と、光電変換部の光入射面側に設けられたｐ型の透明電極と、光電変換部と透明電極との間に形成された電子障壁層とを備える固体撮像素子を構成する。【選択図】図１７
2014127519.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の光入射側の上に形成され、光量に応じた信号電荷を生成するｐ型の光電変換部と、
前記光電変換部の光入射面側に設けられたｐ型の透明電極と、
前記光電変換部と前記透明電極との間に形成された電子障壁層とを備える
固体撮像素子。
【請求項２】
前記電子障壁層が、前記透明電極のフェルミ準位からの電子障壁高さが０．６ｅＶ以上であり、前記光電変換部から前記透明電極への正孔の障壁が０．５ｅＶ以下である請求項１に記載の固体撮像素子。
【請求項３】
前記透明電極のフェルミ準位からの電子障壁高さが１．０ｅＶ以上である前記電子障壁層を備える請求項２に記載の固体撮像素子。
【請求項４】
前記電子障壁層の厚さが、４ｎｍ以上である請求項２に記載の固体撮像素子。
【請求項５】
前記電子障壁層が、６ｎｍ以上の厚さのＮｉＯからなる請求項２に記載の固体撮像素子。
【請求項６】
前記電子障壁層が、９ｎｍ以上の厚さのＣｕ２Ｏからなる請求項２に記載の固体撮像素子。
【請求項７】
前記光電変換部は、電子親和力が３．７ｅＶ以上のｐ型カルコパイライト材料から構成されている請求項１に記載の固体撮像素子。
【請求項８】
前記光電変換部が、シリコン基板上に形成されたカルコパイライト構造の化合物半導体のエピタキシャル成長層である請求項１に記載の固体撮像素子。
【請求項９】
前記光電変換部は、Ｃｕ組成比が０．２５、Ｉｎ組成比が０．１２、Ｇａ組成比が０．１３、Ｓ組成比が０．５、及び、各組成比のバラツキが±１０％までに入るＣｕＩｎＧａＳ化合物半導体で形成されている請求項１に記載の固体撮像素子。
【請求項１０】
前記透明電極が、ＩＴＯ、ＡＺＯ、ＳｎＯ２、及び、Ｉｎ２Ｏ３から選ばれる少なくとも１種類以上を含む請求項１に記載の固体撮像素子。
【請求項１１】
前記基板が、オフ基板である、請求項１に記載の固体撮像素子。
【請求項１２】
基板と、前記基板の光入射側の上に形成され、光量に応じた信号電荷を生成するｐ型の光電変換部と、前記光電変換部の光入射面側に設けられたｐ型の透明電極と、前記光電変換部と前記透明電極との間に形成された電子障壁層とを備える固体撮像素子と、
前記固体撮像素子からの出力信号を処理する信号処理回路と、を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子に係わる。また、本技術は、固体撮像素子を備えた電子機器に係わる。
【背景技術】
【０００２】
固体撮像素子として、例えば、光電変換素子であるフォトダイオードのｐｎ接合容量に蓄積した光電荷をＭＯＳトランジスタを介して読み出すＣＭＯＳイメージセンサがある。
特に最近、光電変換部としてＣｕＩｎＧａＳ２やＣｕＩｎＧａＳｅ２などのカルコパイライト材料を用いたＣＭＯＳイメージセンサが提案されている。例えば、光吸収係数が高いＣｕＩｎＧａＳｅ２膜などの化合物半導体膜を、光電変換部で用いて、高感度化を実現することが提案されている（例えば、特許文献１参照）。
また、ｎ型ＺｎＯと、ｐ−ＣｕＩｎＧａＳｅ２の間に層間絶縁膜ＣｄＳとｉ−ＺｎＯを挟むことで、逆バイアス時に発生するリーク電流を防ぐ報告がなされている（例えば、特許文献２、特許文献３参照）。これは逆バイアスを印加したときに、ｎ側電極側からＣｕＩｎＧａＳｅ２膜側への正孔の注入を防ぐ障壁の役割を果す。
さらに、Ｓｉ基板と格子整合させたＣｕＩｎＧａＳ２膜等の化合物半導体膜を、光電変換部に用いた、Ｓ／Ｎ比の高いＣＭＯＳイメージセンサが提案されている（例えば、特許文献４参照）。
さらに、光吸収係数が高いＣｕＩｎＧａＳ２膜等の化合物半導体膜を、光電変換部で用いて、遮光することで、グローバルシャッタ化を実現することが提案されている（例えば、特許文献５参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３７２０号公報
【特許文献２】特開２０１１−１５１２７１号公報
【特許文献３】特開２００９−２５９８７２号公報
【特許文献４】特開２０１１−１４６６３５号公報
【特許文献５】特開２０１１−１９９０５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、光電変換部としてカルコパイライト材料を用いたＣＭＯＳイメージセンサでは、光電変換部に逆バイアスの電圧を印加して信号を読み出すときに、電子側電極から導電変換膜側に電子が注入されてリーク電流が発生することがある。このリーク電流の成分は、撮像装置にとって暗電流としてノイズ成分となり、Ｓ／Ｎ比が低下するとともに画質の劣化を引き起こす。
【０００５】
本技術においては、光電変換部へのリーク電流による画質の劣化を抑制することが可能な固体撮像素子、及び、この固体撮像素子を備える電子機器を提供する。
【課題を解決するための手段】
【０００６】
本技術の固体撮像素子は、基板と、基板の光入射側の上に形成され、光量に応じた信号電荷を生成するｐ型の光電変換部と、光電変換部の光入射面側に設けられたｐ型の透明電極と、光電変換部と透明電極との間に形成された電子障壁層とを備える。
また、本技術の電子機器は、上記固体撮像素子と、固体撮像素子からの出力信号を処理する信号処理回路とを有する。
【０００７】
上述の固体撮像素子によれば、光電変換部と透明電極との間に電子障壁層を備える。この構成では、電子障壁層が、透明電極から光電変換部に注入される電子に対する障壁となる。このため、透明電極から光電変換部へのリーク電流を抑制することができ、固体撮像素子の画質の劣化を抑制することができる。
【発明の効果】
【０００８】
本技術によれば、画質の向上が可能な固体撮像素子、及び、この固体撮像素子を備える電子機器を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】従来の光電変換部にカルコパイライト材料を用いた固体撮像素子の構造を示す図である。
【図２】図１に示す固体撮像素子の光電変換部と透明電極のバンド構造を示す図である。
【図３】図１に示す構成の固体撮像素子の電流密度−電圧特性を示す図である。
【図４】光電変換部と透明電極の構造、及び、各構成のポテンシャルを示す図である。
【図５】電子障壁層と光電変換部と透明電極の構造、及び、各構成のポテンシャルを示す図である。
【図６】図５に示す構造における電流密度−電圧特性を示す図である。
【図７】図６に示す電流密度−電圧特性の拡大図である。
【図８】図５に示す構造（ＮｉＯ）におけるバンド構造を示す図である。
【図９】図５に示す構造（ＮｉＯ）における電流密度−電圧特性を示す図である。
【図１０】図９に示す電流密度−電圧特性の拡大図である。
【図１１】図５に示す構造（Ｃｕ２Ｏ）における電流密度−電圧特性（トンネル効果）を示す図である。
【図１２】図１１に示す電流密度−電圧特性の拡大図である。
【図１３】図５に示す構造（ＺｎＲｈ２Ｏ４）における電流密度−電圧特性（トンネル効果）を示す図である。
【図１４】図５に示す構造（Ｃｕ２Ｏ／ＺｎＲｈ２Ｏ４）における電流密度−電圧特性（トンネル効果）を示す図である。
【図１５】トンネル効果を説明するための図である。
【図１６】第１実施形態の固体撮像装置の概略構成図（平面図）である。
【図１７】第１実施形態の固体撮像装置の画素領域における断面図である。
【図１８】第１実施形態の固体撮像装置の画素の等価回路図である。
【図１９】様々な半導体材料におけるフォトンエネルギーと光吸収係数との関係を示す図である。
【図２０】カルコパイライト材料について、格子定数とバンドギャップとの関係を示す図（その１）である。
【図２１】カルコパイライト材料について、格子定数とバンドギャップとの関係を示す図（その２）である。
【図２２】電流密度−電圧特性による、電子障壁層の厚み（ｎｍ）と障壁高さ（ｅＶ）との関係を示す図である。
【図２３】第１実施形態の固体撮像装置の駆動方法のタイミングチャートである。
【図２４】Ａ〜Ｃ  第１実施形態の固体撮像装置の製造方法を示す製造工程図である。
【図２５】Ｄ〜Ｆ  第１実施形態の固体撮像装置の製造方法を示す製造工程図である。
【図２６】Ｇ〜Ｉ  第１実施形態の固体撮像装置の製造方法を示す製造工程図である。
【図２７】Ｊ〜Ｌ  第１実施形態の固体撮像装置の製造方法を示す製造工程図である。
【図２８】光電変換部の形成に使用するＭＯＣＶＤ装置を示す図である。
【図２９】光電変換部の形成に使用するＭＢＥ装置を示す図である。
【図３０】オフ基板上に光電変換部を形成したときの原子配列を示す図である。
【図３１】第１実施形態に対する第１変形例の固体撮像装置の概略構成図（要部の断面図）である。
【図３２】Ａ、Ｂ  図３１の基板と光電変換部の垂直方向の断面バンド構造を示す図である。
【図３３】図３１の光電変換部の水平方向の断面バンド構造を示す図である。
【図３４】第１実施形態に対する第２変形例の固体撮像装置の概略構成図（要部の断面図）である。
【図３５】第２実施形態の電子機器の概略構成図（ブロック図）である。
【発明を実施するための形態】
【００１０】
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．本技術の概要
２．第１実施形態（固体撮像素子）
３．第１実施形態（固体撮像素子の製造方法）
４．第１実施形態に対する第１変形例
５．第１実施形態に対する第２変形例
６．第２実施形態（電子機器）
【００１１】
〈１．本技術の概要〉
以下、本技術の概要について説明する。
図１に、従来の光電変換部としてカルコパイライト材料を用いた固体撮像素子の構造を示す。図１に示す構造の固体撮像素子は、シリコン基板１１１の表面側（図面ではシリコン基板１１１の下面側）に読み出し用電極１１５、ゲートＭＯＳ１４１等の電極、トランジスタ、配線などが形成されている。そして、シリコン基板１１１は、ｐ型シリコン基板で形成されている。このシリコン基板１１１にはｎ型電極層（下部電極）１１２がシリコン基板１１１の裏面側近傍まで形成されている。このｎ型電極層１１２は、例えば上記シリコン基板１１１に形成されたｎ型シリコン層からなる。また上記ｎ型電極層１１２上には、格子整合されたＣｕＡｌＧａＩｎＳＳｅ系混晶からなる光電変換部１１３が形成されている。
光電変換部１１３上には、透光性を有するｐ型の透明電極１１４が形成されている。この透明電極１１４は、例えばインジウムスズオキサイド（ＩＴＯ）、酸化亜鉛、インジウム亜鉛オキサイド等の透明電極材料で形成されている。
【００１２】
図１に示す構造において、例えば透明電極１１４をＩＴＯとして、光電変換部をｐ型ＣｕＩｎ０．４８Ｇａ０．５２Ｓとした場合には、逆バイアスに−２Ｖ印加したとき図２に示すようなバンド構造となる。図２では、透明電極１１４を構成するＩＴＯのフェルミレベルを０ｅＶとして示している。このとき、図２に矢印で示すよう、に逆バイアスの電圧印加時に、電子が透明電極１１４から界面の障壁を乗り越えて、光電変換部１１３側に注入される現象が生じる。このときの電流密度−電圧特性（Ｊ−Ｖ特性）を見積もった結果を図３に示す。逆バイアス印加時において、電流密度が０からマイナス方向に移行している。一般に、透明電極１１４からの電子の注入が無い場合には、逆バイアスを印加した場合（印加電圧Ｖがマイナス）でも、図中に破線で示すように電流密度Ｊは０となる。このことから、図２に示す構成において、逆バイアスにおいて、ＩＴＯからｐ型ＣｕＩｎＧａＳへのリーク電流が大きいことが判る。なお、電圧は、透明電極側にマイナス電圧を印加した場合が逆バイアス、プラス電圧を印加した場合を順バイアスとして説明している。
【００１３】
透明電極（ｐ側電極）１１４は、光照射で生成された正孔を、逆バイアスを印加することで排出して、ｐ型の光電変換部１１３をチャージさせない役割を有する。従って、透明電極１１４は固体撮像素子に必要であるが、同時に、透明電極１１４の存在により、電子の注入も同時に引き起こしてしまうことが問題となる。
【００１４】
ところで、カルコパイライトの代表的な材料の電子親和力χを表１に示す。
【００１５】
【表１】
2014127519.tif 000003
【００１６】
表１からカルコパイライト材料の電子親和力は、３．７〜４．７ｅＶと大きいことが判る。これは、カルコパイライト材料にＩＴＯ（仕事関数４．７ｅＶ）、Ａｌ：ＺｎＯ（ＡＺＯ、仕事関数４．５ｅＶ）、ＳｎＯ２（仕事関数５．２Ｖ）又はＩｎ２Ｏ３（仕事関数５．２ｅＶ）等のｐ型の透明電極を接触させた場合に、電極側のフェルミレベルに存在する電子に対して１．０ｅＶ以下の小さい障壁となる。この様子を図４に示す。図４では、下部電極１１２と透明電極１１４（ＩＴＯ：仕事関数４．７ｅＶ）との間に、カルコパイライト材料（ＣｕＩｎＧａＳ：仕事関数４．４ｅＶ）からなる光電変換部１１３を備えた構成である。この構成では、矢印で示すように、ＩＴＯとＣｕＩｎＧａＳとの間のポテンシャル障壁（０．３ｅＶ）を越えて電子が注入されるため、リーク電流となる。このように、カルコパイライト材料の光電変換部と、透明電極との間で、電子に対して小さい障壁しか存在しないため、結果としてリーク電流の発生が懸念される。これは、カルコパイライト材料特有の問題を示している。
【００１７】
なお、カルコパイライト材料には、上記以外にＣｕＡｌＳｅ２、ＣｕＡｌＳ２やＣｕＡｇＳｅ２、ＣｕＡｇＳ２等があるが、これらも電子親和力χが高く、同様の値を示す。このため、これらの混晶であるＣｕＩｎＧａＡｌＳＳｅ系又はＣｕＡｇＩｎＧａＳＳｅ系でも同様な電子親和力χを示す。なお、各元素の族の組成比は、Ｉ族：ＩＩＩ族：ＶＩ族＝１：１：２が保たれ、その中で各元素の組成比が０％となってもよい。具体的に、Ｉ族としてはＣｕ，Ａｇ、ＩＩＩ族としてはＩｎ，Ｇａ，Ａｌ、ＶＩ族としてはＳ，Ｓｅが用いられる。
【００１８】
そこで、カルコパイライト材料の有する問題を解決するためには、図５に示すように、上部のｐ型の透明電極１１４と、カルコパイライト材料の光電変換部（ＣｕＩｎＧａＳ）１１３との間に、電子の障壁となる層（電子障壁層）１０２を挿入する構造が考えられる。この構造では、ＩＴＯとＣｕＩｎＧａＳとの間に、電子障壁層１０２によるポテンシャル障壁が加えられる。このため、電子障壁層１０２によって、ＩＴＯとＣｕＩｎＧａＳとの間のポテンシャル障壁を越えた電子の注入を抑制する。ＩＴＯのフェルミ準位から電子障壁層１０２のコンダクションバンドの下端までの差が、障壁高さとなる。
【００１９】
この構造において、電子障壁層１０２の厚みを１０ｎｍとし、障壁を０〜１．３ｅＶまで変化させた場合の電流密度−電圧特性（Ｊ−Ｖ特性）を図６に示す。電圧は、透明電極１１４側にマイナス電圧を印加した場合が逆バイアスで、プラス電圧を印加した場合が順バイアスとなる。なお、電流密度は、マイナス領域では０に近い方を下方とし、マイナスの数値が大きくなる方を上方として表記する。つまり、プラス領域、マイナス領域ともに、０に近い方を下方として表記する。また、ここでのシミュレーションは、トンネル効果を考慮したベーテのエミッション理論による。
【００２０】
電子障壁層１０２の障壁が０．６ｅＶ以上になると、−２Ｖの電圧印加条件でも電流密度がＪ＝１×１０−７Ａ／ｃｍ２以下となっている。この１×１０−７Ａ／ｃｍ２以下という値は、イメージセンサとして暗電流で飽和しないための必要条件となる。ところで、このときＣｕＩｎＧａＳ２中で光照射により生成された正孔は、図５のように障壁とならないバンド構造とすることで透明電極側に排出できる。例えば、電子障壁層のバレンスバンドの上端が、ＣｕＩｎＧａＳ２のバレンスバンドの上端よりも上方にある。このため、ＣｕＩｎＧａＳ２から透明電極に排出される正孔に対して、電子障壁層が障壁とならない。
【００２１】
さらに、図６における障壁が０．６から１．３ｅＶまでの間で電流密度が低い領域を拡大したグラフを、図７に示す。障壁が１．０ｅＶ以上になると、−２Ｖの電圧印加条件でも電流密度がＪ＝１×１０−１１Ａ／ｃｍ２以下となっている。この１×１０−１１Ａ／ｃｍ２以下という値は、通常のシャッタ時間１／３０秒で撮影しても、暗電流として蓄積される電子数は数個以下となりイメージセンサにとって十分な条件となる。
【００２２】
図６及び図７に示す結果から、０．６ｅＶ以上の障壁があればイメージセンサとして、透明電極から光電変換部に注入される電子に対して障壁となる。つまり、電子障壁層としての効果がある。さらに望ましくは、１．０ｅＶ以上の障壁があることでイメージセンサとして十分な効果が期待できる。また、０．５ｅＶ以下では、障壁としての効果を有していない。このため、正孔に対しての障壁が０．５ｅＶ以下の障壁であれば、光電変換部から透明電極への正孔の排出の障害とならない。
【００２３】
上記電子障壁層として使用可能な材料としては、例えば表２に示す材料が挙げられる。この中でも、ＮｉＯは電子親和力が１．５ｅＶと小さく、かつバンドギャップも４．０ｅＶと広い。従って、透明電極（例えばＩＴＯの仕事関数４．７ｅＶ）のフェルミレベルに対して、十分な障壁（３．２ｅＶ）になる。
【００２４】
【表２】
2014127519.tif 000004
【００２５】
図５の構造において、透明電極１０１にＩＴＯ、電子障壁層１０２にＮｉＯを用い、かつ−２Ｖの逆バイアス印加時のバンド構造を図８に示す。この結果から、逆バイアスを印加してもＮｉＯが障壁層として働く構造となっていることがわかる。さらに、正孔に対しては、障壁層のＩＴＯ側において障壁となる部分がわずかに存在する。しかし、この部分は十分に小さい（０．５ｅＶ以下）ため、正孔の排出に対しては障壁とならない。
【００２６】
さらにトンネル効果を入れてＪ−Ｖ特性を見積もった結果を図９に示す。この結果から、ＮｉＯ電子障壁層を４ｎｍ以上とすることで、−２Ｖの電圧印加条件でも電流密度がＪ＝１×１０−７Ａ／ｃｍ２以下となっている。この１×１０−７Ａ／ｃｍ２以下という値は、イメージセンサとして通常の使う範囲、たとえば１／３０秒の露光時間で暗電流によって飽和しないための必要条件となる。
【００２７】
さらに、電子障壁層（ＮｉＯ）１０２の厚さを４ｎｍから７ｎｍまでの範囲で、電流密度が低い領域を拡大したグラフを図１０に示す。ＮｉＯの厚みが６ｎｍ以上になると、−２Ｖの電圧印加条件でも電流密度がＪ＝１×１０−１１Ａ／ｃｍ２以下となっている。この１×１０−１１Ａ／ｃｍ２以下という値は、通常のシャッタ時間１／３０秒で撮影しても、暗電流の蓄積電子数は数電子以下となりイメージセンサにとって十分な条件となる。
【００２８】
次に、図５に示す構造において、電子障壁層１０２の材料を、Ｃｕ２Ｏとした例について説明する。この場合にも、透明電極（例えばＩＴＯの仕事関数４．７ｅＶ）のフェルミレベルに対して、十分に障壁（１．３ｅＶ）になる。
透明電極１０１にＩＴＯ、電子障壁層１０２にＣｕ２Ｏを用い、かつ逆バイアス印加時のトンネル効果を入れてＪ−Ｖ特性を見積もった結果を図１１に示す。この結果から電子障壁層（Ｃｕ２Ｏ）１０２の厚みを６ｎｍ以上にすることで、−２Ｖの電圧印加条件でも電流密度がＪ＝１×１０−７Ａ／ｃｍ２以下となる。この１×１０−７Ａ／ｃｍ２以下の値はイメージセンサとして通常の使う範囲、例えば１／３０秒の露光時間において暗電流で飽和しない必要条件となる。なお、Ｃｕ２ＯをＮｉＯより厚くする必要があるのは、障壁が１．３ｅＶとＮｉＯのそれに比べて１．９ｅＶほど低いことから、トンネル電流が増加するためである。
【００２９】
さらに、Ｃｕ２Ｏの厚みを６ｎｍから１０ｎｍまで変化させて電流密度が低い領域を拡大したグラフを図１２に示す。Ｃｕ２Ｏの厚みが９ｎｍ以上になると、−２Ｖの電圧印加条件でも電流密度がＪ＝１×１０−１１Ａ／ｃｍ２以下となる。この１×１０−１１Ａ／ｃｍ２以下の値は、通常のシャッタ時間１／３０秒で撮影しても、暗電流の蓄積電子数は数電子以下となりイメージセンサにとって十分な条件となる。
【００３０】
以上の説明では、電子障壁層として単純に１種類の材料を用いているが、２種類以上を積層させる構造も考えられる。例えば、Ｃｕ２ＯとＺｎＲｈ２Ｏ４を積層して電子障壁層としてもよい。ＺｎＲｈ２Ｏ４のみで電子障壁層を構成した場合には、図１３に示す矢印のように、電子障壁層（ＺｎＲｈ２Ｏ４）の価電子帯から、カルコパイライト材料（ｐ−ＣｕＩｎＧａＳ）の伝導帯側へのリーク電流が懸念される。従って、図１４に示すように、電子障壁層として、ＺｎＲｈ２Ｏ４にＣｕ２Ｏを積層することで、電子の障壁がより効果的になる。この図では、ｐ−ＣｕＩｎＧａＳ２／Ｃｕ２Ｏ／ＺｎＲｈ２Ｏ４／ＩＴＯの−２Ｖ逆バイアス印加となっているが、さらにｐ−ＣｕＩｎＧａＳ２／Ｃｕ２Ｏ／ＺｎＲｈ２Ｏ４／Ｃｕ２Ｏ／ＩＴＯのように３層以上の構造とすることも考えられる。また、積層の順番をｐ−ＣｕＩｎＧａＳ２／ＺｎＲｈ２Ｏ４／Ｃｕ２Ｏ／ＩＴＯのようにしても同様な効果が得られる。図１４に示すような構成においても、正孔に対しては、電子障壁層を構成するそれぞれの層、例えば、ＺｎＲｈ２Ｏ４及びＣｕ２Ｏの各層の障壁が０．５ｅＶ以下であれば、障壁とならない。
【００３１】
上述のように、本技術は、カルコパイライト材料からなる光電変換部と、ｐ型の透明電極との間に、ｐ型の透明電極のフェルミ準位から電子の障壁高さが０．６ｅＶ以上、かつ光電変換部から透明電極への正孔が障壁とならない０．５ｅＶ以下の電子障壁層が設けられた構造とする。この構造によれば、信号読出しのためにカルコパイライト系光電変換部にバイアスを印加しても、電子障壁層により、電子によるリーク電流が抑えられる。さらに、光照射で光電変換部内で生成された正孔は、電子障壁層が障壁とならずに、透明電極に排出できるのでチャージすることがない。結果として、ＳＮ比の高く高画質な固体撮像素子を構成することができる。
【００３２】
なお、上述のシミュレーションにおいてトンネル効果は、図１５に示すようにエネルギー障壁があるときに障壁層の中では電子のシュレディンガー波動関数が指数関数的に減衰するが、障壁層から抜ける時点でのエネルギーを持って障壁層から外に透過する。従って、障壁層が薄いと十分な障壁にならない。また、障壁Ｖ１が高くないと障壁にならない。ここでトンネル確率Ｐは、障壁層の厚みｄに対して次式のようになる。
【００３３】
【数１】
2014127519.tif 000005
【００３４】
また、ベーテのエミッション理論は、トンネル効果を考慮したベーテのエミッション理論による。電極と半導体界面での電流密度は、キャリアの運動エネルギーと界面での障壁高さφｎｓで決まる。従って、電圧に対する電流密度は次式のようになる。
【００３５】
【数２】
2014127519.tif 000006
【００３６】
ここでＡ＊はリチャードソン定数といい、次式となる。ｍ＊は電子の実行質量である。
【００３７】
【数３】
2014127519.tif 000007
【００３８】
〈２．第１実施形態（固体撮像素子）〉
次に、固体撮像素子の第１実施形態について説明する。図１６に第１実施形態の固体撮像素子の概略構成図（平面図）を示す。
本実施形態は、本技術を、ＣＭＯＳ型イメージセンサに適用した場合である。
図１６に示すように、本実施形態の固体撮像素子１は、シリコンからなる基板１１上に配列された複数の画素２から構成される画素領域３と、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８を有して構成される。
【００３９】
画素２は、フォトダイオードからなる光電変換部と、複数の画素トランジスタとから構成され、基板１１上に２次元アレイ状に規則的に複数配列される。
画素２を構成する画素トランジスタとしては、例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタ、増幅トランジスタが挙げられる。
【００４０】
画素領域３は、２次元アレイ状に規則的に配列された複数の画素２から構成される。画素領域３は、入射した光を光電変換して生成した信号電荷を増幅して、カラム信号処理回路５に読み出す有効画素領域と、黒レベルの基準になる光学的黒を出力するための黒基準画素領域（図示せず）とから構成されている。黒基準画素領域は、通常、有効画素領域の外周部に形成されている。
【００４１】
制御回路８は、垂直同期信号、水平同期信号、マスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６等の動作の基準となる、クロック信号や制御信号等を生成する。そして、制御回路８で生成されたクロック信号や制御信号等は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６等に入力される。
【００４２】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素領域３の各画素２を行単位で順次垂直方向に選択走査する。そして、各画素２のフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給する。
【００４３】
カラム信号処理回路５は、例えば、画素２の列毎に配置されており、１行分の画素２から出力される信号を画素列毎に黒基準画素領域（図示しないが、有効画素領域の外周部に形成される）からの信号によって、ノイズ除去や信号増幅等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に設けられている。
【００４４】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順に選択して、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００４５】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して供給される信号に対して、信号処理を行って出力する。
【００４６】
［画素構成］
次に、本実施形態の固体撮像素子１の各画素２の構成について説明する。
本実施形態の固体撮像素子１は、半導体基板の表面側を回路形成面として、半導体基板の裏面側を光入射面とした、裏面照射型構造の固体撮像素子である。
本実施形態の固体撮像素子１の画素領域３における概略断面図を、図１７に示す。また、本実施形態の固体撮像素子１の各画素２の等価回路図を、図１８に示す。なお、図１７では、各画素２を構成する画素トランジスタの一部を回路図で示している。
【００４７】
図１７に示すように、本実施形態の固体撮像素子１は、第１電荷蓄積部５２、第２電荷蓄積部２５、フローティングディフュージョン部３４、及び複数の画素トランジスタが形成された基板１２を備える。
また、本実施形態の固体撮像素子１は、基板１２の表面側に図示しない配線層を備えている。さらに、基板１２の光入射面となる裏面側には、積層して形成された、光電変換部５０、電子障壁層５８、透明電極５７、カラーフィルタ層２３、オンチップレンズ２４を備える。
【００４８】
基板１２は、ｎ型の半導体基板（例えばｎ型のシリコン基板）で構成されており、例えば、３μｍ〜５μｍの厚さに形成されている。
また、各画素２を構成する不純物領域が形成される画素領域３は、第２導電型（本実施形態ではｐ型）のウェル領域１３とされている。そして、各画素２は、基板１２に形成された画素分離部５３により区画されている。画素分離部５３は、基板１２の裏面側から所望の深さに形成された、高濃度のｐ型半導体層で形成されており、隣り合う画素を電気的に分離するように設けられている。
【００４９】
そして、ｐ型のウェル領域１３内に、各画素２を構成する第１電荷蓄積部５２や第２電荷蓄積部２５、フローティングディフュージョン部３４、各画素トランジスタを構成するソース・ドレイン領域２９，３５が形成される。
また、各画素２は、第１転送トランジスタＴｒ１、第２転送トランジスタＴｒ２、第１リセットトランジスタＴｒ３、第２リセットトランジスタＴｒ４、増幅トランジスタＴｒ５、選択トランジスタＴｒ６の６つの画素トランジスタを備える。
【００５０】
第１電荷蓄積部５２は、基板１２の裏面側（光入射側）から所定の深さにまで形成されたｎ型半導体層で構成されている。第１電荷蓄積部５２は、対応する画素毎に形成されており、各画素では、画素分離部５３に区画された単位画素の領域内全域に形成されている。
この第１電荷蓄積部５２は、後述する光電変換部５０で生成された信号電荷を蓄積する蓄積部として機能する。
【００５１】
また、第１電荷蓄積部５２は、ｎ型の不純物濃度が基板の裏面側から深さ方向に向かって高くなるように、不純物を分布させた構成とすることが好ましい。このような構成とすることにより、第１電荷蓄積部５２を、基板１２の深さ方向にポテンシャル電位が高くなるようなポテンシャル勾配とすることができる。これにより、ポテンシャル勾配によって基板内に内部電界が生じて、この内部電界によって、光電変換部５０から移動してきた信号電荷（本実施形態では電子）が、第１電荷蓄積部５２内において、基板１２の表面側に自動的に移動する。
【００５２】
第２電荷蓄積部２５は、基板１２の表面側（光入射側とは反対の側）に形成されたｎ型半導体層で構成されている。第２電荷蓄積部２５は、基板１２の深さ方向（厚さ方向）において、第１電荷蓄積部５２と平面位置が重なる位置に配置されている。即ち、第２電荷蓄積部２５は、基板１２の深さ方向において、第１電荷蓄積部５２の表面側に形成されている。このとき、第１電荷蓄積部５２を構成するｎ型半導体層と、第２電荷蓄積部２５を構成するｎ型半導体層とは、ｐ型のウェル領域１３を介して、それぞれのｎ型半導体層同士が電気的に分離されて配置されている。
また、第１電荷蓄積部５２から第２電荷蓄積部２５への信号電荷の読み出しをより完全なものとするため（即ち、転送残りを減らすため）、第２電荷蓄積部２５の不純物濃度を、第１電荷蓄積部５２の不純物濃度よりも高くすることが望ましい。
【００５３】
また、第２電荷蓄積部２５を構成するｎ型半導体層よりも表面側には、第２電荷蓄積部２５に接するように、薄いｐ型半導体層２６が形成されている。このｐ型半導体層２６により、基板１２の表面側に形成される配線層（図示せず）を構成する酸化膜と基板との界面で起こる暗電流の発生を抑制することができる。
【００５４】
なお、図１７では、２つの画素のそれぞれにおいて、画素の右側と画素の左側とに第２電荷蓄積部２５及びｐ型半導体層２６が形成されている。これらの層２５，２６は、画素の周辺部全周にわたって形成されており、図１７に示していない位置で、画素の右側と画素の左側にそれぞれ形成された部分が繋がって一体化されている。
【００５５】
フローティングディフュージョン部３４は、基板１２の表面側に形成されている。フローティングディフュージョン部３４は、高濃度のｎ型半導体層で構成されている。
その他、各画素トランジスタを構成するソース・ドレイン領域が、基板１２の表面側に形成されている。図１７では、第１リセットトランジスタＴｒ３と第２リセットトランジスタＴｒ４のそれぞれを構成するドレイン３５，２９を代表して示している。
【００５６】
各画素トランジスタを構成するソース・ドレイン領域についても、フローティングディフュージョン部３４と同様に、高濃度のｎ型半導体層で構成されている。フローティングディフュージョン部３４及び各画素トランジスタを構成するソース・ドレイン領域も、基板１２の深さ方向に第１電荷蓄積部５２と重なる位置に形成されて、ｐ型のウェル領域１３を介して、ｎ型半導体層同士が接続しないように形成されている。
【００５７】
第１転送トランジスタＴｒ１は、ソースとなる第１電荷蓄積部５２と、ドレインとなる第２電荷蓄積部２５と、第１転送ゲート電極２７とで構成されている。第１転送トランジスタＴｒ１を構成する第１転送ゲート電極２７は、基板１２の表面側から深さ方向に形成された縦型のゲート電極とされており、第２電荷蓄積部２５を貫通して第１電荷蓄積部５２に達する深さに形成されている。この第１転送ゲート電極２７は、基板１２から所望の深さに形成されたトレンチ部内にゲート絶縁膜２８を介して電極材料を埋め込むことによって形成されている。
【００５８】
なお、図１７では示していないが、第１転送ゲート電極２７を形成する場合、トレンチの側面及び底面に薄くｐ型半導体層が形成されていてもよい。トレンチの側面及び底面にｐ型半導体層を薄く形成することにより、トレンチ部と基板１２との界面で発生する暗電流を抑制することができる。
【００５９】
そして、第１転送ゲート電極２７には、図１８に示すように、第１転送パルスφＴＲＧ１を供給する配線が接続されている。第１転送トランジスタＴｒ１では、第１転送ゲート電極２７に所望の第１転送パルスφＴＲＧ１が印加されることにより、第１電荷蓄積部５２に蓄積された信号電荷を第２電荷蓄積部２５に読み出すことができる。この場合、第１転送ゲート電極２７に沿ってチャネルが形成され、信号電荷は、第１転送ゲート電極２７に沿って第２電荷蓄積部２５に移動する。
【００６０】
第２転送トランジスタＴｒ２は、ソースとなる第２電荷蓄積部２５と、ドレインとなるフローティングディフュージョン部３４と、第２転送ゲート電極３２とで構成されている。第２転送トランジスタＴｒ２を構成する第２転送ゲート電極３２は、ソース・ドレイン間の基板１２表面に、例えばシリコン酸化膜からなるゲート絶縁膜２８を介して形成されている。
そして、第２転送ゲート電極３２には、図１８に示すように、第２転送パルスφＴＲＧ２を供給する配線が接続されている。第２転送トランジスタＴｒ２では、第２転送ゲート電極３２に所望の第２転送パルスφＴＲＧ２が印加されることにより、第２電荷蓄積部２５に蓄積された信号電荷をフローティングディフュージョン部３４に読み出すことができる。
【００６１】
第１リセットトランジスタＴｒ３は、ソースとなるフローティングディフュージョン部３４と、電源電圧Ｖｄｄに接続されているドレイン（リセット部）３５と、第１リセットゲート電極３３とで構成されている。第１リセットトランジスタＴｒ３を構成する第１リセットゲート電極３３は、ソース・ドレイン間の基板１２表面に、例えばシリコン酸化膜からなるゲート絶縁膜２８を介して形成されている。
そして、第１リセットゲート電極３３には、図１８に示すように、第１リセットパルスφＲＳＴ１を供給する配線が接続されている。第１リセットトランジスタＴｒ３では、第１リセットゲート電極３３に所望の第１リセットパルスφＲＳＴ１が印加されることにより、フローティングディフュージョン部３４の電位が電源電圧Ｖｄｄにリセットされる。
【００６２】
第２リセットトランジスタＴｒ４は、ソースとなる第１電荷蓄積部５２と、電源電圧Ｖｄｄに接続されているドレイン（排出部）２９と、第２リセットゲート電極３０とで構成されている。第２リセットトランジスタＴｒ４を構成する第２リセットゲート電極３０は、基板１２の表面側から深さ方向に形成された縦型のゲート電極とされており、ドレイン２９を貫通して第１電荷蓄積部５２に達する深さに形成されている。この第２リセットゲート電極３０は、基板１２の表面側から所望の深さに形成されたトレンチ部内にゲート絶縁膜２８を介して電極材料を埋め込むことによって形成されている。
【００６３】
そして、第２リセットゲート電極３０には、図１８に示すように、第２リセットパルスφＲＳＴ２を供給する配線が接続されている。第２リセットトランジスタＴｒ４では、第２リセットゲート電極３０に所望の第２リセットパルスφＲＳＴ２が印加されることにより、第１電荷蓄積部５２の電位が電源電位Ｖｄｄにリセットされる。この場合、第２リセットゲート電極３０に沿ってチャネルが形成され、信号電荷は第２リセットゲート電極３０に沿ってドレイン（排出部）２９に排出される。
【００６４】
増幅トランジスタＴｒ５は、電源電圧Ｖｄｄに接続されたドレインと、選択トランジスタＴｒ６のドレインを兼ねるソースと、増幅ゲート電極４５とで構成されている。図１８に示すように、増幅トランジスタＴｒ５のソース・ドレイン間の増幅ゲート電極４５は、フローティングディフュージョン部３４に接続されている。
この増幅トランジスタＴｒ５は、電源電圧Ｖｄｄを負荷とするソースフォロア回路を構成しており、フローティングディフュージョン部３４の電位変化に応じた画素信号が増幅トランジスタＴｒ５から出力される。
【００６５】
選択トランジスタＴｒ６は、増幅トランジスタＴｒ５のソースを兼ねるドレインと、垂直信号線９に接続されているソースと、選択ゲート電極４６とで構成されている。図１８に示すように、選択トランジスタＴｒ６のソース・ドレイン間の選択ゲート電極４６には、選択パルスφＳＥＬを供給する配線が接続されている。画素毎に選択パルスφＳＥＬが選択ゲート電極４６に供給されることにより、増幅トランジスタＴｒ５で増幅された画素信号が選択トランジスタＴｒ６を介して垂直信号線９に出力される。
【００６６】
なお、図１７に示す断面構成では、増幅トランジスタＴｒ５及び選択トランジスタＴｒ６を回路図で示し、断面構成の図示を省略したが、実際には、基板１２の深さ方向において、第１電荷蓄積部５２と重なる位置に形成される。また、増幅トランジスタＴｒ５及び選択トランジスタＴｒ６を構成するソース・ドレイン領域も、例えば第１リセットトランジスタＴｒ３を構成するソース・ドレイン領域と同様の構成を有している。
【００６７】
基板１２の表面側には、図示を省略するが、層間絶縁膜を介して複数層に積層された配線層が形成されている。これらの配線層を介して、各画素トランジスタに所望のパルスが供給され、各画素２の信号電荷が読み出される。
【００６８】
光電変換部５０は、入射した光の量に応じた信号電荷を生成できる光電変換材料で構成されており、基板１２の裏面側に積層して形成され、ｎ型半導体層からなる第１電荷蓄積部５２の上面を被覆するように、画素領域全体に設けられている。
また、光電変換部５０は、遮光膜を兼ねる構成とされている。即ち、光電変換部５０に入射した光は、ここにおいて光電変換され、基板１２側には入射しない構成とされている。また、光電変換部５０においても、画素分離部に絶縁層５１が形成されており、光電変換部５０が画素毎に区画されている。
【００６９】
このような光電変換部５０を構成する材料としては、ｐ型のカルコパイライト構造の化合物半導体を用いることができる。例えば、ｎ型の基板１２に格子整合された銅−ガリウム−インジウム−イオウ（以下、ＣｕＧａＩｎＳと記す。）系混晶からなるカルコパイライト系化合物半導体が、１０００ｎｍの厚みで形成されている。特に、Ｃｕ組成比が０．２５、Ｉｎ組成比が０．１２、Ｇａ組成比が０．１３，Ｓ組成比が０．５で、それぞれの組成比のバラツキが±１０％までに入る化合物半導体であれば、結晶欠陥の少ない格子整合された光電変換部５０が形成される。ここで、ＣｕＩｎＧａＳだけでなく、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン（以下、ＣｕＡｌＧａＩｎＳＳｅと記す。）系混晶からなるカルコパイライト系化合物半導体でもよい。
【００７０】
様々な半導体材料におけるフォトンエネルギーと光吸収係数との関係を、図１９に示す。図１９に示すように、ＣｕＩｎＳｅ２の光吸収係数は、他の材料よりも高く、特に、シリコン単結晶（図１９ではｘ−Ｓｉ）と比較して、約２桁高い。このため、ＣｕＩｎＳｅ２からなる光電変換部は、光電変換部としての機能だけではなく、可視光を遮光する機能を好適に果たすことができる。
【００７１】
光電変換部５０として用いられる材料は、可視光線の吸収係数がシリコンからなる基板１２よりも高く、光電変換機能が発現する材料であれば、単結晶、多結晶、アモルファスのいずれの結晶構造であってもよい。
また、光電変換部５０を構成するカルコパイライト材料として、ＣｕＧａＩｎＳ、ＣｕＡｌＧａＩｎＳＳｅ、ＣｕＩｎＳｅ２以外の他のカルコパイライト材料を用いてもよい。他のカルコパイライト材料もＣｕＩｎＳｅ２と同様に吸収係数が高いため、他のカルコパイライト材料を用いても、光電変換部と遮光部とを兼ねることができる。例えば、銅−アルミニウム−銀−ガリウム−インジウム−亜鉛−イオウ−セレン（ＣｕＡｌＡｇＧａＩｎＺｎＳＳｅ）系混晶からなるカルコパイライト系化合物半導体からなる光電変換膜などがある。
このとき、結晶欠陥を減らすために、光電変換部５０を基板と格子整合させることが望ましい。
【００７２】
カルコパイライト材料について、格子定数とバンドギャップとの関係を、図２０及び図２１に示す。図２０に示すように、様々なカルコパイライト材料がある。
このうち、図２１に示すように、ＣｕＡｌＧａＩｎＳＳｅ系混晶は、その格子定数をシリコンの格子定数５．４３Åに格子整合させたヘテロエピタキシーとなるように、組成を制御することができるので、結晶欠損を減少させることができる。
このため、ＣｕＡｌＧａＩｎＳＳｅ系混晶をシリコンからなる基板１２上に単結晶薄膜としてエピタキシャル成長させることが可能であり、ヘテロ界面で発生するミスフィット転移等の結晶欠陥を減少させることができる。
このような結晶欠陥は、バンドギャップ中に深い準位を形成し、この準位に捕獲された電子または正孔等のキャリアが、吐き出されるために、信号に付加される形で暗電流(ノイズ)となる。特に、深い準位では、吐き出されるまでの時定数が長いために、実用上、ノイズ発生が問題となる。
従って、格子整合させたヘテロエピタキシーによって、結晶欠陥を減らすことにより、暗電流の発生を抑制し、ノイズを減少させることができる。
【００７３】
また、光電変換部５０を構成するカルコパイライト材料は、その導電型がｐ型である。本実施形態のように、電子を信号電荷として用いる場合には、基板１２に向かってポテンシャル電位が高くなるように光電変換部５０を構成することで、光電変換部５０で生成した信号電荷がポテンシャル勾配に沿って移動し、第１電荷蓄積部５２に蓄積される。
【００７４】
さらに、光電変換部５０は、上述した無機材料の他、有機材料を用いて形成することもできる。有機材料も吸収係数が高く、遮光と光電変換を兼ねる材料と成りうる。
例えば、キナクリドン系色素や、クマリン系色素を含む有機材料、もしくは、その他の有機材料で、吸収係数がシリコンより２桁以上高い有機材料がある。これらの有機材料で光電変換部５０を形成することにより、光電変換部と遮光部を兼ねることができる。
【００７５】
なお、本実施形態では、光電変換部５０の光入射側にカラーフィルタ層２３を設けているため、有機材料で光電変換部５０を構成する場合には、可視光全域に渡って感度を有する材料を用いても良い。また、各画素において、カラーフィルタ層２３が透過する光の波長に対応する波長の光を吸収するように光電変換部５０を構成しても良い。
【００７６】
ところで、有機材料は、電子の移動度が低い材料である。このため、有機材料を用いて光電変換部５０を構成する場合には、各画素の光電変換部５０を分離する絶縁層５１を形成せず、光電変換部５０を画素領域全面に形成してもよい。また、有機材料を用いて光電変換部５０を構成する場合には、有機材料を基板１２に塗布することで形成することができる。
【００７７】
電子障壁層５８は、光電変換部５０の透明電極５７側に、例えば４ｎｍ〜１００ｎｍの厚さのＮｉＯから形成されている。電子障壁層５８は、光電変換部５０上に設けられ、光電変換部５０と同様に、画素毎に区画されている。この電子障壁層５８は、上述の本技術の概要において説明したように、透明電極５７から光電変換部５０への電子の流入を抑制するためのポテンシャル障壁となる層である。
【００７８】
ここで、透明電極５７から光電変換部５０への電子の流入を抑制するためのポテンシャル障壁となるための条件を備えるための、電子障壁層の厚み（ｎｍ）と障壁高さ（ｅＶ）の関係を図２２に示す。図２２に示すグラフは、ベーテのエミッション理論によるトンネル効果を考慮した、電流密度−電圧特性（Ｊ−Ｖ特性）シミュレーションである。図２２では、電流密度がＪ＜１×１０−７Ａ／ｃｍ２となる条件と、電流密度がＪ＜１×１０−１１Ａ／ｃｍ２となる条件とについて、それぞれ電子障壁層の厚み（ｎｍ）と障壁高さ（ｅＶ）との関係を示している。
【００７９】
図２２に示すように、電子障壁層の厚さ（ｎｍ）と障壁高さ（ｅＶ）とは、反比例の双曲線に近い形状の曲線（ｘ軸厚さ，ｙ軸障壁高さ）によって示される。図２２において、例えばＪ＜１×１０−１１Ａ／ｃｍ２となる条件では、図の曲線より右上領域が、この条件を満たす領域となる。また、Ｊ＜１×１０−７Ａ／ｃｍ２となる条件の場合も同様に、図の曲線より右上領域が、この条件を満たす領域となる。
このことは、障壁が低くなると障壁層を厚くする必要があり、逆に障壁が高くなると薄くてもよいことを表している。このグラフは無機や有機などの材料系によらず不変的な性質を示している。
【００８０】
図２２から、電子障壁層５８としては、電子障壁層の厚さを４ｎｍ以上とすることが好ましい。４ｎｍ以上とすることにより、障壁高さが３ｅＶ以上の材料から電子障壁層５８を構成すれば、−２Ｖの電圧印加条件でも電流密度がＪ＝１×１０−７Ａ／ｃｍ２以下となり、イメージセンサとして暗電流で飽和しない構成となる。つまり、電子障壁層５８の厚さが４ｎｍ以上あることで、電子に対する障壁となり、透明電極５７から光電変換部５０への電子の注入を抑制する効果が得られる。
【００８１】
また、電子障壁層５８を６ｎｍ以上とすることにより、障壁高さが３ｅＶ以上の材料から電子障壁層５８を構成すれば、−２Ｖの電圧印加条件でも電流密度がＪ＝１×１０−１１Ａ／ｃｍ２以下となる。このため、通常のシャッタ時間１／３０秒で撮影しても、暗電流として蓄積される電子数は数個以下となり、イメージセンサにとって十分な構成とすることができる。つまり、電子障壁層５８の厚さが６ｎｍ以上あることが好ましい。電子障壁層５８の厚さを６ｎｍ以上にすることで、−２Ｖの電圧印加条件でも電流密度をＪ＝１×１０−７Ａ／ｃｍ２以下とすることができる。このため、イメージセンサとして暗電流で飽和しない構成となる。
【００８２】
さらに、電子障壁層５８は、電子障壁層５８の厚さを９ｎｍ以上とすることが好ましい。電子障壁層５８の厚さを９ｎｍ以上にすると、障壁高さが１．５ｅＶ以上の材料においても、−２Ｖの電圧印加条件で電流密度をＪ＝１×１０−１１Ａ／ｃｍ２以下とすることができる。このため、通常のシャッタ時間１／３０秒で撮影しても、暗電流の蓄積電子数は数電子以下となり、イメージセンサにとって十分な構成とすることができる。
【００８３】
また、図２２から電子障壁層５８としては、透明電極５７のフェルミ準位から電子の障壁高さが０．６ｅＶ以上である材料を用いることが好ましい。電子障壁層５８の障壁高さが０．６ｅＶ以上になると、−２Ｖの電圧印加条件でも電流密度がＪ＝１×１０−７Ａ／ｃｍ２以下となり、イメージセンサとして暗電流で飽和しない構成となる。
【００８４】
さらに、電子障壁層５８としては、透明電極５７のフェルミ準位から電子の障壁高さが１．０ｅＶ以上である材料を用いることが好ましい。障壁が１．０ｅＶ以上になると、−２Ｖの電圧印加条件でも電流密度がＪ＝１×１０−１１Ａ／ｃｍ２以下となり、通常のシャッタ時間１／３０秒で撮影しても、暗電流として蓄積される電子数は数個以下となり、イメージセンサにとって十分な構成とすることができる。
【００８５】
また、電子障壁層５８は、光電変換部で生成される正孔に対して０．５ｅＶ以下の障壁となる材料を用いることが好ましい。障壁高さが０．５ｅＶ以下である材料を用いることにより、光照射によって光電変換部５０で生成された正孔の障壁にならず、透明電極５７に正孔を排出することができる。
また、電子障壁層５８は１００ｎｍ以下の厚さで形成することが好ましい。１００ｎｍ以下で形成することにより、図８に示すような正孔の障壁となる電子障壁層５８のバンド傾斜が十分に小さくなる。このため、光照射によって光電変換部５０で生成された正孔の障壁にならず、透明電極５７に正孔を排出することができる。さらに、電子障壁層５８が１００ｎｍ以下であれば、透明電極５７から光電変換部５０への印加電圧にほとんど影響がない。
【００８６】
このような電子障壁層５８を構成する材料としては、例えば、上述の表２に示すＮｉＯ，Ｃｕ２Ｏ，ＺｎＲｈ２Ｏ４を用いることができる。また、これら材料を積層した多層構造としてもよい。
【００８７】
また、電子障壁層５８を構成する材料としては、上述の無機材料に限らず、下記に一例を示すような有機材料を用いることができる。有機材料としては、例えば、下記化１に示すＮＢｐｈｅｎ（2,9-Bis(naphthalen-2-yl)-4,7-diphenyl-1,10-phenanthroline  分子式：Ｃ１３Ｈ１５ＮＯ３）、下記化２に示すＢＣＰ（1-[(1,3-Benzodioxol-5-yl)carbonyl]piperidine  分子式：Ｃ１３Ｈ１５ＮＯ３）、及び、下記化３に示すＣＢＰ（3-Bromo-1-chloro-1-propene  分子式：Ｃ３Ｈ４ＢｒＣｌ）を用いることができる。
【００８８】
【化１】
2014127519.tif 000008
【００８９】
【化２】
2014127519.tif 000009
【００９０】
【化３】
2014127519.tif 000010
【００９１】
上述のように、光電変換部５０の光入射側の面上に、電子障壁層５８が形成されていることにより、逆バイアスを印加して信号を読み出す際の、光電変換部５０への電子の注入を抑制することができる。これにより、リーク電流を抑制して、ノイズ成分となる暗電流を抑制することができる。このため、Ｓ／Ｎ比が低下することなく、固体撮像素子の画質を向上させることができる。
【００９２】
透明電極５７は、光電変換部５０上部の光入射面側に形成されており、光電変換部５０と同様に、画素毎に区画されている。透明電極５７は、可視光領域の波長に対して光透過性を有するｐ型の電極材料で形成され、例えば、酸化インジウム錫（ＩＴＯ）膜、酸化インジウム亜鉛膜、又は、酸化アルミニウム亜鉛（ＡＺＯ）膜、酸化亜鉛膜等の透明導電膜で構成することができる。
この透明電極５７は、グランド電位に接地されており、正孔蓄積によるチャージを防ぐように構成されている。
また、透明電極５７による外部電界によって、光電変換部５０で生成された信号電荷を第１電荷蓄積部５２に集めることができる。
【００９３】
このように、本実施形態では、光電変換部５０の下層には、ｎ型半導体層からなる第１電荷蓄積部５２が形成され、光電変換部５０の上層には、グランド電位に接地された透明電極５７が形成されている。これにより、光電変換部５０において、入射した光量に応じて生成された信号電荷（電子）は、第１電荷蓄積部５２側に移動し、信号電荷の生成と共に発生する正孔は、透明電極５７側に移動する。
【００９４】
画素毎に区画された光電変換部５０、電子障壁層５８及び透明電極５７の積層構造を覆って、絶縁層５１が形成されている。また、絶縁層５１は、画素領域全面に形成され、上記積層構造の区画部では基板１２に形成された画素分離部５３上に形成されている。絶縁層５１は、透光性を有する材料であり、ＳｉＮ等の固体撮像素子に一般的に適用される透光性の絶縁材料を使用することができる。
【００９５】
カラーフィルタ層２３は、光電変換部５０の上部に形成されており、例えば、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の光を選択的に透過するフィルタ層が画素毎に配置されている。また、これらのフィルタ層は、例えばベイヤー配列で画素毎に配置されている。
カラーフィルタ層２３では、所望の波長の光が透過され、透過した光が基板１２上の光電変換部５０に入射する。
なお、本実施形態では、各画素がＲ，Ｇ，Ｂのいずれかの光を透過する構成としたが、これに限定されるものではない。カラーフィルタ層２３を構成する材料としては、その他シアン、黄色、マゼンタ等の光を透過するような有機材料を使用してもよく、仕様により種々の選択が可能である。
【００９６】
オンチップレンズ２４は、カラーフィルタ層２３の上部に形成されており、画素毎に形成されている。オンチップレンズ２４では、入射した光が集光され、集光された光はカラーフィルタ層２３を介して光電変換部５０に効率良く入射する。なお、本実施形態では、オンチップレンズ２４は、光電変換部５０の中心位置に、入射した光を集光させる構成とされている。
【００９７】
本実施形態の固体撮像素子１では、特に、第２電荷蓄積部２５とフローティングディフュージョン部３４が、基板１２の表面側において、画素の周辺部に形成されている。
一方、基板１２の表面側の画素の中央部には、第１リセットトランジスタＴｒ３のドレイン（リセット部）３５及び第２リセットトランジスタＴｒ４のドレイン（排出部）２９が形成されている。
【００９８】
画素の中央部には、オンチップレンズ２４で集光されることにより、入射光のほとんどが集まる。
この画素の中央部にソース・ドレイン領域２９及びリセット部３５等を配置し、かつ、その周辺部に第２電荷蓄積部（蓄積部）２５やフローティングディフュージョン部３４や増幅トランジスタＴｒ５や選択トランジスタＴｒ６等を配置する。これにより、グローバルシャッタ動作のときに発生する、スミアノイズの悪影響を小さくすることができる。
即ち、第２電荷蓄積部（蓄積部）２５やフローティングディフュージョン部３４等に光が入射すると、スミアノイズとなるが、ソース・ドレイン領域２９及びリセット部３５等に光が入射してもスミアノイズへの影響が小さい。
【００９９】
［駆動方法］
次に、本実施形態の固体撮像素子１の駆動方法を説明する。
本実施形態の固体撮像素子１の駆動方法のタイミングチャートを、図２３に示す。ここでは、ｎ行目の画素の読み出しのタイミングを例に説明する。
【０１００】
まず、全画素同時に第１リセットパルスΦＲＳＴ１の供給を開始し、第１リセットトランジスタＴｒ３をオンする。これにより、フローティングディフュージョン部３４に蓄積されていた信号電荷が電源電圧Ｖｄｄ側に排出され、フローティングディフュージョン部３４はリセットされる。ここで、フローティングディフュージョン部３４に蓄積されていた信号電荷は、前のフレームで読み出された信号電荷である。
その後、全画素同時に第１リセットパルスφＲＳＴ１の供給を停止し、第１リセットトランジスタＴｒ３をオフする。
【０１０１】
次に、全画素同時に第１転送パルスφＴＲＧ１の供給を開始し、第１転送トランジスタＴｒ１をオンする。これにより、第１電荷蓄積部５２に蓄積されていた信号電荷が第２電荷蓄積部２５に転送される。
その後、全画素同時に第１転送パルスφＴＲＧ１の供給を停止し、第１転送トランジスタＴｒ１をオフする。
本実施形態では、全画素同時に第２電荷蓄積部２５に読み出された信号電荷は、各行の読み出し時まで、第２電荷蓄積部２５に保持された状態となる。
【０１０２】
次に、全画素同時に第２リセットパルスφＲＳＴ２の供給を開始し、第２リセットトランジスタＴｒ４をオンする。これにより、第１電荷蓄積部５２に残っていた信号電荷や、第１転送トランジスタＴｒ１をオフした時点から第２リセットトランジスタＴｒ４をオンする時点までの期間で蓄積された信号電荷を、電源電圧Ｖｄｄ側に排出して、リセットする。
その後、全画素同時に第２リセットパルスφＲＳＴ２の供給を停止し、第２リセットトランジスタＴｒ４をオフすることで、次のフレームの露光を開始する。
【０１０３】
ここまでの一連の動作は、全画素同時に行われるものである。
本実施形態では、全画素同時に第２リセットトランジスタＴｒ４をオフすることにより、グローバル露光が開始され、全画素同時に第１転送トランジスタＴｒ１をオンすることにより、グローバル露光が終了する。即ち、第２リセットトランジスタＴｒ４をオフした時から、次に第１転送トランジスタＴｒ１をオンするまでの期間が、露光期間とされる。露光期間では、光電変換部５０に入射した光量に応じた信号電荷が、光電変換部５０で生成される。そして、光電変換部５０で生成された信号電荷は、基板１２内のポテンシャル電位に沿って移動し、第１電荷蓄積部５２に蓄積される。
【０１０４】
次に、行毎に読み出しを開始する。ｎ行の信号電荷の読み出しでは、ｎ行の動作の順番が回ってきたら、第２転送パルスφＴＲＧ２の供給を開始し、第２転送トランジスタＴｒ２をオンする。これにより、ｎ行の画素において、第２電荷蓄積部２５に蓄積されていた信号電荷がフローティングディフュージョン部３４に転送される。
その後、第２転送パルスφＴＲＧ２の供給を停止し、第２転送トランジスタＴｒ２をオフする。
【０１０５】
次に、選択パルスφＳＥＬの供給を開始し、選択トランジスタＴｒ６をオンする。これにより、フローティングディフュージョン部３４の電位に対応する出力を画素信号としてカラム信号処理回路５（図１６参照）に取り込む。カラム信号処理回路５では、先に取得したリセット信号と、この画素信号との差分を取ることにより相関二重サンプリングを行う。これにより、カラム信号処理回路５では、ｋＴｃノイズが除去された画素信号が得られる。
その後、選択パルスφＳＥＬの供給を停止し、選択トランジスタＴｒ６をオフし、ｎ行の画素の読み出しを終了する。
【０１０６】
ｎ行目の画素の読み出しが終了した後は、ｎ＋１行目の画素の読み出しを行い、全行の画素の読み出しを順に行う。
このようにして、本実施形態の固体撮像素子１の駆動を行うことができる。
【０１０７】
本実施形態の固体撮像素子１では、入射した光Ｌは光電変換部５０において光電変換され、そこで発生した信号電荷（電子）は第１電荷蓄積部５２に移動し、第１電荷蓄積部５２で主に蓄積される。また、光電変換部５０で生成された正孔は透明電極５７に移動する。
【０１０８】
そして、露光期間において、第１電荷蓄積部５２で蓄積された信号電荷は、第１転送トランジスタＴｒ１がオンすることで、全画素同時に、第２電荷蓄積部２５に転送される。第２電荷蓄積部２５に転送された信号電荷は、第２電荷蓄積部２５で蓄積される。
第２電荷蓄積部２５に蓄積された信号電荷は、行毎のタイミングでフローティングディフュージョン部３４に転送される。
そして、読み出し時には、フローティングディフュージョン部３４の信号電荷の量に対応する画素信号が、選択トランジスタＴｒ６を通じて、垂直信号線９に出力される。
また、電子の排出時には、第２リセットトランジスタＴｒ４がオンすることにより、全画素同時に、第１電荷蓄積部５２の信号電荷が、第２リセットトランジスタＴｒ４のドレイン（排出部）２９に排出される。
【０１０９】
〈３．第１実施形態（固体撮像素子の製造方法）〉
次に、本実施形態の固体撮像素子１を製造する方法について説明する。
本実施形態の固体撮像素子１は、例えば、以下に説明するようにして、製造することができる。
【０１１０】
まず、ｎ型の基板１２に、例えばｐ型の不純物をイオン注入することにより、ｐ型のウェル領域１３を形成する。
その後、図２４Ａに示すように、基板１２の表面側にｎ型のドーパントであるＶ族のＰ（リン）等をイオン注入することにより、第２電荷蓄積部２５、フローティングディフュージョン部３４、各画素トランジスタのソース・ドレイン領域２９，３５を形成する。
その後、第２電荷蓄積部２５の表面側には、ｐ型の不純物を高濃度にイオン注入することにより、薄いｐ型半導体層２６を形成する。
これらの工程は、通常のＣＭＯＳ型固体撮像素子の製造プロセスを用いて、実行することができる。
【０１１１】
次に、基板１２の表面側にシリコン等からなる支持基板（図示せず）を貼り合わせ、基板１２の裏面側が上を向くように、基板１２を反転させる。
その後、図２４Ｂに示すように、例えばＣＶＤ法を用いて、基板１２の裏面側にｎ型の不純物をドーピングしながら第１電荷蓄積部５２となるｎ型半導体層を所望の厚みとなるまでエピタキシャル成長させる。
【０１１２】
次に、図２４Ｃに示すように、第１電荷蓄積部５２のｎ型半導体層の上部に、画素分離部５３を形成する領域が開口されたレジスト層５５を形成する。このレジスト層５５は、通常のフォトリソグラフィ技術を用いて形成することができる。そして、レジスト層５５を介してｐ型の不純物を、例えばｐ型のウェル領域１３を構成する不純物濃度よりも高い濃度となるようにイオン注入することにより、画素分離部５３を形成する。画素分離部５３を構成するｐ型半導体層は、少なくとも第１電荷蓄積部５２を画素毎に分離できる深さに形成する。
【０１１３】
続いて、図２５Ｄに示すように、第１電荷蓄積部５２上のレジスト層５５を除去する。
次に、図２５Ｅに示すように、第１電荷蓄積部５２の上部に、例えばカルコパイライト系の材料をエピタキシャル成長させることにより、光電変換部５０を形成する。
本実施形態において、カルコパイライト系の化合物半導体をエピタキシャル成長させる方法としては、分子線エピタキシー（ＭＢＥ）法、有機金属気相成長（ＭＯＣＶＤ）法、液相エピタキシー（ＬＰＥ）法を用いることができる。なお、エピタキシャル成長する方法であれば、基本的にいかなる成膜方法であってもよい。
【０１１４】
ところで、基板１２を構成するシリコンの格子定数は５１．４５ｎｍであり、ＣｕＡｌＧａＩｎＳＳｅ系混晶は、この格子定数に対応した材料を含み、基板１２と格子整合するように光電変換部５０を形成することが可能である。このため、例えば、ＣｕＧａＩｎＳ膜を光電変換部５０として基板１２上にエピタキシャル成長させることができる。
【０１１５】
ＭＯＣＶＤ法を用いて光電変換部５０を形成する場合には、例えば、図２８に示すＭＯＣＶＤ装置を使用することができる。
基板１２上で光電変換部５０の結晶を成長させる際には、図２８に示すように、基板がサセプタ（カーボン製）の上に載せられる。サセプタは、高周波加熱装置（ＲＦコイル）で加熱され、基板１２の温度を制御できるように、熱電対とその温度制御機構が設けられている。一般的な基板温度としては、熱分解が可能となる４００〜１０００℃の温度範囲であるが、基板温度を下げるために、例えば、水銀ランプ等で基板表面を光照射して、原料の熱分解をアシストしても良い。
【０１１６】
そして、有機金属原料を水素でバブリングすることで、飽和蒸気圧状態とされて、各原料分子が反応管まで輸送される。ここでは、マスフローコントローラ（ＭＦＣ）で各原料に流す水素流量を制御することにより、原料の単位時間当たりに輸送されるモル量比が調整される。これにより、シリコンからなる基板１２上では、有機金属原料が熱分解されて結晶に取り込まれることで結晶成長が生じ、光電変換部５０を形成することができる。原料のモル量比は、形成される結晶の組成比に相関性があるため、この原料の単位時間当たりに輸送される原料のモル量比を制御することにより、エピタキシャル成長される光電変換部５０の組成比を制御することができる。
【０１１７】
ＭＯＣＶＤ法を用いて光電変換部５０を形成する場合には、銅の有機金属原料としては、例えばアセチルアセトン銅（Ｃｕ（Ｃ５Ｈ７Ｏ２）２）を用いることができる。この他に、シクロペンタジエニル銅トリエチルリン（ｈ５−(Ｃ２Ｈ５)Ｃｕ:Ｐ（Ｃ２Ｈ５）３）を用いてもよい。また、ガリウム（Ｇａ）の有機金属原料としては、例えば、トリメチルガリウム（Ｇａ（ＣＨ３）３）を用いることができる。また、アルミニウム（Ａｌ）の有機金属原料としては、例えばトリメチルアルミニウム（Ａｌ（ＣＨ３）３）を用いることができる。また、インジウム（Ｉｎ）の有機金属原料には、例えば、トリメチルインジウム（Ｉｎ（ＣＨ３）３）を用いることができる。また、セレン（Ｓｅ）の有機金属原料には、例えば、ジメチルセレン（Ｓｅ（ＣＨ３）２）を用いることができる。また、イオウ（Ｓ）の有機金属原料には、例えば、ジメチルスルフィド（Ｓ（ＣＨ３）２）を用いることができる。また、亜鉛（Ｚｎ）の有機金属原料には、例えば、ジメチルジンク（Ｚｎ（ＣＨ３）２）を用いることができる。
【０１１８】
なお、シクロペンタジエニル銅トリエチルリン（ｈ５−（Ｃ２Ｈ５）Ｃｕ：Ｐ（Ｃ２Ｈ５）３）やアセチルアセトン銅（Ｃｕ（Ｃ５Ｈ７Ｏ２）２）やトリメチルインジウム（Ｉｎ（ＣＨ３）３）等の原料は、室温で固相状態である。このような場合には、原料を加熱して液相状態にする、または、固相状態でも単に高温にして蒸気圧を高くした状態で使ってもよい。
【０１１９】
ここで、有機金属原料を必ずしもこれらの原料に規定する必要はなく、有機金属であれば、同様にＭＯＣＶＤ成長の原料として使用できる。例えば、トリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）、トリエチルアルミニウム（Ａｌ（Ｃ２Ｈ５）３）、トリエチルインジウム（Ｉｎ（Ｃ２Ｈ５）３）、ジエチルセレン（Ｓｅ（Ｃ２Ｈ５）２）、ジエチルスルフィド（Ｓ（Ｃ２Ｈ５）２）およびジエチルジンク（Ｚｎ（Ｃ２Ｈ５）２）を原料として用いてもよい。
さらに、ＭＯＣＶＤ成長の原料は、必ずしも有機金属でなく、ガス系でもよい。例えば、Ｓｅ原料としてセレン化水素（Ｈ２Ｓｅ）や、Ｓ原料として硫化水素（Ｈ２Ｓ）を使ってもよい。
【０１２０】
ＭＢＥ法を用いて光電変換部５０を形成する場合には、例えば、図２９に示すＭＢＥ装置を使用することができる。
ＭＢＥ法を用いて光電変換部５０を形成する際には、図２９に示すＭＢＥ装置内において、光電変換部５０を構成するための各単体原料を、超高真空中にある各クヌーセンセル内に入れて、これらの原料を適切な温度に加熱する。これにより、分子線を発生させ、基板１２上に照射することで、所望の結晶成長層を形成することができる。クヌーセンセル内に入れる単体原料としては、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、セレン（Ｓｅ）、イオウ（Ｓ）を用いることができる。このとき、イオウ（Ｓ）のような蒸気圧が特に高い原料の場合には、分子線量の安定性が乏しいことがある。この場合、バルブドクラッキングセルを用いて、分子線量を安定化させてもよい。さらに、ガスソースＭＢＥのように、一部の原料をガスソースにしてもよい。この場合には、例えば、Ｓｅ原料としてセレン化水素（Ｈ２Ｓｅ）を使用することができ、イオウ（Ｓ）原料としては、硫化水素（Ｈ２Ｓ）を使用することができる。
【０１２１】
なお、ＭＯＣＶＤ法又はＭＢＥ法を用いて光電変換部５０を形成する場合には、例えば、結晶成長と共にｎ型のドーパントであるＺｎの濃度を徐々に下げることで、結晶成長する方向にバンドが傾斜した光電変換部５０を形成することができる。このようにして光電変換部５０内のバンドを傾斜させることで、光電変換部５０で生成された信号電荷の基板１２側への移動が容易になる。
必ずしもｎ型のドーパントをドーピングする必要はなく、例えばＩＩＩ族原子とＩ族原子の供給量を制御するだけでも、濃度の変化でバンドの傾斜は可能である。
【０１２２】
そして、このような光電変換部５０は、基板１２上において格子整合するように形成されている。この場合には、ヘテロ界面で発生するミスフィット転位を減少させることができるため、光電変換部５０の結晶性が良好となる。よって、結晶欠陥が減少するために、暗電流の発生を抑制することができ、白点による画質の劣化を防止できる。また、高感度化を実現することができるので、暗い撮像環境（例えば夜間）であっても、高画質な撮影が可能となる。
【０１２３】
ここで、格子不整は｜Δａ／ａ｜（Δａ：光電変換部の格子定数と基板の定数の差、ａ：基板の格子定数）で表すことができ、格子整合する場合には、Δａ／ａ＝０である。なお、本実施形態では、「格子整合」の定義は、結晶成長で形成された光電変換部５０の厚みが臨界膜厚以内の条件において格子整合に近い状態を含むものとする。つまり、臨界膜厚以内であれば、完全に格子整合しなくてもミスフィット転位が入らない結晶性の良好な状態が可能となる。
また、「臨界膜厚」の定義は、「MatthewとBlakesleeの式」（J.W. Matthews and A.E.Blakeslee, J.Cryst.Growth 27(1974)118-125.）又は「PeopleとBeanの式」（R.People and J.C. Bean, Appl. Phys.Lett.47(1985)322-324.）で規定される。
【０１２４】
以上のようにしてエピタキシャル結晶からなる光電変換部５０を形成した後、図２５Ｆに示すように、光電変換部５０の上部に、電子障壁層５８を形成する。電子障壁層５８は、上述の各材料から形成する。
【０１２５】
次に、図２６Ｇに示すように、電子障壁層５８上に透明電極５７を形成する。
続いて、図２６Ｈに示すように、透明電極５７の上部に絶縁層５１が形成される領域が開口されたレジスト層５６を形成する。そして、そのレジスト層５６の開口から露出する透明電極５７、電子障壁層５８、及び、光電変換部５０に、ＲＩＥ（Reactive Ion Etching）によるエッチング加工を行う。
この工程により、図２６Ｉに示すように、透明電極５７、電子障壁層５８、及び、光電変換部５０を画素毎に分離する。
【０１２６】
続いて、図２７Ｊに示すように、光電変換部５０上のレジスト層５６を除去する。
次に、図２７Ｋに示すように、画素毎に分離された透明電極５７、電子障壁層５８、及び、光電変換部５０を覆うように絶縁層を蒸着形成した後、ＣＶＤを用いて表面を平坦化し、絶縁層５１を形成する。
【０１２７】
その後、基板１２の表面側に各画素トランジスタを形成し、図２７Ｌに示すように、基板１２の裏面側において、絶縁層５１上にカラーフィルタ層２３、及びオンチップレンズ２４を形成する。
このようにして、本実施形態の固体撮像素子を製造することができる。
【０１２８】
［エピタキシャル成長：オフ基板］
ところで、本実施形態では、主面が（１００）面であるシリコン基板を用い、その主面に化合物半導体をエピタキシャル成長させて光電変換部を形成する場合について説明した。つまり、本実施形態では｛１００｝基板を用いる場合について説明している。しかし、本技術はこれに限定されるものではない。
イオン性がない無極性なシリコン基板上にイオン性元素の材料として上記の化合物半導体をエピタキシャル成長させた場合には、アンチフェーズドメインとよばれる欠陥が発生する場合がある。つまり、局所的にカチオンとアニオンとが逆フェーズになって成長し、アンチフェーズドメインが発生する。
このため、シリコン基板としてオフ基板を用いてもよい。オフ基板上にエピタキシャル成長をさせることにより、アンチフェーズドメインの発生を抑制することができる。例えば、シリコンからなる｛１００｝基板の面方向を＜０１１＞方向にオフしたオフ基板を用いることにより、アンチフェーズドメインが生じた領域が結晶成長と共に自己消滅するため結晶性を向上させることができる。オフ基板としては、例えば傾斜角度が１〜１０度の基板を用いることができる。
【０１２９】
ここで、オフ基板であるシリコン基板上に、光電変換部を形成した際の原子配列を、図３０に示す。
図３０では、例えば、Ｉ族原子は銅（Ｃｕ）原子であり、ＩＩＩ族原子は、ガリウム（Ｇａ）原子またはインジウム（Ｉｎ）原子であり、ＶＩ族原子は、硫黄（Ｓ）原子やセレン（Ｓｅ）原子などである。図３０において、白色の四角形のマークで表示している「Ｉ族またはＩＩＩ族原子列」は、紙面に垂直な方向において、Ｉ族原子とＩＩＩ族原子が交互に並んでいることを示している。
図３０は、シリコン基板上において、ＶＩ族原子から成長が開始した場合であり、かつ、Ｉ族又はＩＩＩ族のカチオン（プラスイオン性原子）とＶＩ族のアニオン（マイナスイオン性原子）の間のアンチフェーズドメインが、消滅する場合を示している。
【０１３０】
図３０に示すように、例えば、シリコン基板として、｛１００｝基板を＜０１１＞方向に傾斜角度（オフ角）θ１でオフしたオフ基板を用いる。
オフ基板であるシリコン基板上には、Ｉ族又はＩＩＩ族のカチオン（プラスイオン性原子）とＶＩ族のアニオン（マイナスイオン性原子）が規則的に配列されて、光電変換部５０の膜が形成される。
このとき、領域Ｂ（一点鎖線で区画する領域）のように、カチオンとアニオンとが局所的に逆位相になって成長し、アンチフェーズドメインが生じる場合がある。
しかしながら、図３０に示すように、オフ基板の表面に結晶成長させているので、アンチフェーズドメインが生じた領域Ｂが三角形状で閉じる。そして、領域Ｂの上方では、アンチフェーズドメインが生じない領域Ａのみとなるように、エピタキシャル成長が進行する。このようにして、アンチフェーズドメインの発生を抑制することが可能である。
なお、図３０は、具体的には、傾斜角度（オフ角）θ１が６度である場合を示しているが、前述した１〜１０度の範囲の傾斜角度を有するオフ基板であれば、効果はある。
【０１３１】
［効果］
上述の本実施形態の固体撮像素子１の構成によれば、光電変換部５０と透明電極５７との間に、電子障壁層５８が設けられていることにより、光電変換部に逆バイアスを印加しても、電子障壁層５８により、電子によるリーク電流が抑えられる。
また、電子障壁層５８は、光電変換部５０から透明電極５７へ移動する正孔に対して障壁とならない構成であるため、光電変換部５０をチャージさせない構成とすることができる。
従って、逆バイアスの電圧印加時に透明電極５７から光電変換部５０側に電子が注入される現象を抑制することができる。このため、透明電極５７からの電子注入に起因する暗電流の発生を抑制することができ、ノイズ成分の増加及びＳ／Ｎ比の低下を抑制することができるため、固体撮像素子の画質の劣化を抑制することができる。
【０１３２】
また、本実施形態では、画素領域３の全面に渡って形成される光電変換部５０が遮光部を兼ねる構成とされているため、基板１２に入射光が到達することがなく、ノイズの発生が抑制される。
【０１３３】
そして、本実施形態の固体撮像素子１の構成によれば、第１電荷蓄積部５２と第２電荷蓄積部２５を設けている。これにより、第１電荷蓄積部５２で蓄積された信号電荷を、全画素同時に第２電荷蓄積部２５に転送して、いったん第２電荷蓄積部２５に保持させた後に、行毎にフローティングディフュージョン部３４に転送して、垂直信号線に読み出すことができる。
従って、画素の微細化が図られた固体撮像素子１において、グローバルシャッタ操作が可能となるため、全画素同時の露光が可能となり、フォーカルプレーン歪みが解消される。
また、遮光膜を設けなくても全画素同時の露光が可能になるため、遮光膜を設けた場合と比較して、開口を広くして、感度の向上と飽和電荷量の向上を図ることができる。
【０１３４】
また、本実施形態では、第１電荷蓄積部５２に蓄積された信号電荷をリセットする第２リセットトランジスタＴｒ４を別途設けることにより、読み出し期間が終了する前に、次のフレームの露光期間を開始することができる。このような効果は、特に動画撮影に有効となる。
【０１３５】
さらに、本実施形態の固体撮像素子１の構成によれば、第２電荷蓄積部２５及びフローティングディフュージョン部３４が画素の周辺部に形成されている。これにより、オンチップレンズ２４による集光領域である画素の中央部から、第２電荷蓄積部（蓄積部）２５やフローティングディフュージョン部３４が分離されている。これにより、光の入射によって発生する、スミアノイズが低減されるため、高いＳ／Ｎ比が得られる。
また、集光領域である画素の中央部に、ソース・ドレイン領域２９やリセット部３５が形成されているため、これらによって、スミアノイズとなる電荷を排出することができ、これによってもスミアノイズを低減することができる。
従って、グローバルシャッタ機能を有し、暗電流が小さく、かつｋＴＣノイズが小さい固体撮像素子１を実現することができる。
【０１３６】
そして、本実施形態の固体撮像素子１の構成によれば、グローバルシャッタ機能を有する従来のＣＭＯＳイメージセンサと比較して、画素を微細化することが可能であり、高い解像度を実現できる。また、信号読み出し時に発生する回折光や散乱光が漏れて蓄積部に入ることによるノイズ付加がなく、かつ裏面照射型になっているので、感度や飽和感度が高く、高画質の撮像を提供することが可能になる。
【０１３７】
本実施形態によれば、高い感度と高い飽和電荷量を有し、かつ、高解像度で良好な画質を有する画像を提供することが可能な固体撮像素子１を実現することが可能になる。
【０１３８】
〈４．第１実施形態に対する第１変形例〉
第１実施形態では、図１７に示したように、光電変換部５０、電子障壁層５８及び透明電極５７の積層構造が、画素毎に区画されている構成である。これに対して、光電変換部５０、電子障壁層５８及び透明電極５７の積層構造を画素毎に区画せずに、画素領域全面に形成された構成としてもよい。
以下に、第１変形例として、光電変換部５０、電子障壁層５８及び透明電極５７の積層構造が、画素領域全面に形成されている構成について説明する。
【０１３９】
第１実施形態に対する第１変形例の固体撮像素子１５の概略構成図（要部の断面図）を、図３１に示す。
図３１において、図１７に対応する部分には、同一符号を付して重複説明を省略する。
【０１４０】
この第１変形例の固体撮像素子１５では、図３１に示すように、光電変換部５０が隣接する画素にわたって連続して形成され、画素領域全面に形成されている。そして、光電変換部５０上に形成される電子障壁層５８と透明電極５７も画素領域全面に形成されている。
さらに、図１７で光電変換部５０、電子障壁層５８及び透明電極５７の積層構造を覆い、画素毎に分離していた絶縁層５１が省略されている。
【０１４１】
このように光電変換部５０を画素毎に分離しない場合にも、光電変換部５０を上述のカルコパイライト構造のｐ型化合物半導体で構成する。
このとき、基板１２の表面の横方向に、ｎ型（第１電荷蓄積部５２）とｐ型（ｐ型の画素分離部５３）が交互に形成された構造であり、基板１２内で画素分離がなされている。これにより、エネルギー障壁が形成されるために、その上のＣｕＩｎＧａＳ光電変換部にもエネルギー障壁が発生する。
【０１４２】
その他の構成は、図１７に示した第１実施形態の固体撮像素子１と同様であるので、重複説明を省略する。
【０１４３】
ここで、上述したエネルギー障壁について、垂直方向及び水平方向の断面バンド構造を参照して説明する。
図３１の基板１２と光電変換部５０の垂直方向の断面バンド構造を、図３２Ａ及び図３２Ｂに示す。図３２Ａは、ｐ型の画素分離部５３の部分（画素の端の部分）の断面バンド構造を示し、図３２Ｂは、第１電荷蓄積部５２の部分（画素の中央）の断面バンド構造を示している。
また、図３１の光電変換部５０の水平方向の断面バンド構造を、図３３に示す。
【０１４４】
図３２Ａに示すように、画素の端の部分では、ＣｕＩｎＧａＳがｐ型のシリコンに接しており、フェルミレベルＥＦがシリコンの価電子帯上端ＥＶ付近にあるために、ＣｕＩｎＧａＳでも大きなバンドの曲がりが生じない。そのために、伝導帯下端ＥＣがフェルミレベルＥＦより高エネルギー側に存在する(真空準位に近い側に存在する)。
一方、図３２Ｂに示すように、画素の中央では、ＣｕＩｎＧａＳがｎ型のシリコンに接しており、フェルミレベルＥＦがシリコンの伝導帯下端ＥＣ付近にある。このため、ＣｕＩｎＧａＳで大きなバンドの曲がりが生じると共に、ＣｕＩｎＧａＳの伝導帯下端ＥＣがフェルミレベルＥＦに近い位置で(低いエネルギー側で)存在する(真空準位から遠い位置に存在する)。ここでは、フェルミレベルＥＦのエネルギーを０ｅＶとしている。
【０１４５】
従って、ＣｕＩｎＧａＳ膜内では、図３３に示すような、水平方向断面バンド構造となる。このとき、光電変換で生成された電子にとって、画素の端の部分はエネルギー障壁となるために、電子は画素の中央に集まることになる。
一方、光電変換で生成された正孔にとって、画素の中央はエネルギー障壁となるために、正孔は画素の端の部分に集まる。
このため、透明電極５７から逆バイアスを印加することにより、電子がｎ型のシリコン側に運ばれ、透明電極５７まで正孔が運ばれることになる。
【０１４６】
この第１変形例の固体撮像素子１５の構成によれば、光電変換部５０の画素分離部が不要になる。これにより、製造工程を簡略化して工程数や製造コストを低減することが可能になる。
【０１４７】
〈５．第１実施形態に対する第２変形例〉
第１実施形態のように、基板１２上に光電変換部５０を形成する場合、光電変換部５０で生成された信号電荷を、光電変換部５０側から基板１２側に移動させやすくするため、第１電荷蓄積部５２と光電変換部５０とを、電極プラグ６５で接続する構成について説明する。
【０１４８】
第１実施形態に対する第２変形例の固体撮像素子６０の概略構成図（要部の断面図）を、図３４に示す。図３４において、図１７に対応する部分には、同一符号を付して重複説明を省略する。
【０１４９】
図３４に示す固体撮像素子６０では、光電変換部５０が、隣接する画素にわたって連続して形成されている。そして、基板１２と光電変換部５０との間に、電極プラグ６５が設けられている。電極プラグ６５は、画素毎に区画されている。
【０１５０】
電極プラグ６５は、第１下部電極６２、第２下部電極６３、及び、第１下部電極６２と第２下部電極６３とを接続するビア６４から構成される。
第２下部電極６３は、基板１２上に形成され、第１電荷蓄積部５２のほぼ全面を覆うように形成されている。
第２下部電極６３上には、絶縁層６１を介して第１下部電極６２が形成されている。
第１下部電極６２上には光電変換部５０が形成され、画素区画内において、光電変換部５０のほぼ全面に第１下部電極６２が接するように形成されている。第１下部電極６２と第２下部電極６３とは、絶縁層６１を貫通するビア６４により接続されている。
【０１５１】
電極プラグ６５は、例えば、Ａｌ，Ｃｕ，ＡｌＣｕ等から形成される。
また、図示していないが、電極プラグ６５と光電変換部５０との間にｎ型半導体層を設けた構成としてもよい。例えば、ｎ型半導体層として、Ａｌ：ＺｎＯ層や、ＴｉＯ２層等が形成されていてもよい。
電極プラグ６５及びｎ型半導体層は、例えば、上記材料を用いて、スパッタやレーザアプレーション等により形成することができる。
【０１５２】
その他の構成は、図１７に示した第１実施形態の固体撮像素子１と同様であるので、重複説明を省略する。
この構成の固体撮像素子６０は、光電変換部５０で光電変換された光電荷が、電極プラグ６５を介して基板１２側に電界により移動し、ポテンシャル障壁のところで止められて第１電荷蓄積部５２に蓄積される。
【０１５３】
なお、図３４に示す構成では、第１下部電極６２は、画素区画内で光電変換部５０のほぼ全面に接続されているが、光電変換部５０と第１下部電極６２とは一部で接続していればよい。また、第２下部電極６３は第１電荷蓄積部５２上のほぼ全面を覆うように形成されているが、第２下部電極６３と第１電荷蓄積部５２とは、少なくとも一部が接続されていればよい。
【０１５４】
この第２変形例の固体撮像素子６０の構成によれば、光電変換部５０の下部電極として、電極プラグ６５を用いていることにより、より高い電圧を光電変換部５０に印加することができる。このため、光電変換部５０の信号の読み出しを、ほぼ１００％で行うことができ、アバランシェ増幅を起こして高感度のイメージセンサを構成することが可能となる。
【０１５５】
〈６．第２実施形態（電子機器）〉
次に、第２実施形態の電子機器について説明する。
第２の実施形態の電子機器の概略構成図（ブロック図）を、図３５に示す。
【０１５６】
図３５に示すように、本実施形態の電子機器２００は、第１実施形態の固体撮像素子１と、光学レンズ２１０と、シャッタ装置２１１と、駆動回路２１２と、信号処理回路２１３とを有する。
【０１５７】
光学レンズ２１０は、被写体からの像光（入射光）を固体撮像素子１の撮像面上に結像させる。これにより、固体撮像素子１内に一定期間信号電荷が蓄積される。
シャッタ装置２１１は、固体撮像素子１への光照射期間および遮光期間を制御する。
駆動回路２１２は、固体撮像素子１において、信号電荷の転送動作及びシャッタ装置２１１のシャッタ動作を制御する駆動信号を供給する。駆動回路２１２から供給される駆動信号（タイミング信号）により、固体撮像素子１の信号転送を行う。
信号処理回路２１３は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いは、モニタに出力される。
【０１５８】
本実施形態の電子機器２００では、固体撮像素子１において画素の微細化が図られるため、電子機器２００の小型化や高解像度化が図られる。また、固体撮像素子１において全画素同時の露光が可能になり、高いＳ／Ｎ比が得られるため、画質の向上が図られる。
【０１５９】
固体撮像素子１を適用できる電子機器２００としては、デジタルビデオカメラに限られるものではなく、デジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置に適用可能である。
【０１６０】
上述した本実施形態の電子機器では、固体撮像素子として第１実施形態の固体撮像素子１を使用していた。
本技術の電子機器は、第１実施形態の固体撮像素子１を使用する構成に限定されず、本技術の固体撮像素子であれば、任意の固体撮像素子を使用することができる。
また、本技術の電子機器の構成は、図３０に示した構成に限定されるものではなく、本技術の固体撮像素子を使用する構成であれば、図３０に示した以外の構成とすることも可能である。
【０１６１】
なお、本開示は以下のような構成も取ることができる。
（１）基板と、前記基板の光入射側の上に形成され、光量に応じた信号電荷を生成するｐ型の光電変換部と、前記光電変換部の光入射面側に設けられたｐ型の透明電極と、前記光電変換部と前記透明電極との間に形成された電子障壁層とを備える固体撮像素子。
（２）前記電子障壁層が、前記透明電極のフェルミ準位からの電子障壁高さが０．６ｅＶ以上であり、前記光電変換部から前記透明電極への正孔の障壁が０．５ｅＶ以下である（１）に記載の固体撮像素子。
（３）前記透明電極のフェルミ準位からの電子障壁高さが１．０ｅＶ以上である前記電子障壁層を備える（２）に記載の固体撮像素子。
（４）前記電子障壁層の厚さが、４ｎｍ以上である（２）又は（３）に記載の固体撮像素子。
（５）前記電子障壁層が、６ｎｍ以上の厚さのＮｉＯからなる（２）から（４）のいずれかに記載の固体撮像素子。
（６）前記電子障壁層が、９ｎｍ以上の厚さのＣｕ２Ｏからなる（２）から（４）のいずれかに記載の固体撮像素子。
（７）前記光電変換部は、電子親和力が３．７ｅＶ以上のｐ型カルコパイライト材料から構成されている（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記光電変換部が、シリコン基板上に形成されたカルコパイライト構造の化合物半導体のエピタキシャル成長層である（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記光電変換部は、Ｃｕ組成比が０．２５、Ｉｎ組成比が０．１２、Ｇａ組成比が０．１３、Ｓ組成比が０．５、及び、各組成比のバラツキが±１０％までに入るＣｕＩｎＧａＳ化合物半導体で形成されている（１）から（８）のいずれかに記載の固体撮像素子。
（１０）前記透明電極が、ＩＴＯ、ＡＺＯ、ＳｎＯ２、及び、Ｉｎ２Ｏ３から選ばれる少なくとも１種類以上を含む（１）から（９）のいずれかに記載の固体撮像素子。
（１１）前記基板が、オフ基板である、（１）から（１０）のいずれかに記載の固体撮像素子。
（１２）（１）から（１１）のいずれかに記載の固体撮像素子と、前記固体撮像素子からの出力信号を処理する信号処理回路と、を有する電子機器。
【符号の説明】
【０１６２】
１，１５，６０  固体撮像素子、２  画素、３  画素領域、４  垂直駆動回路、５  カラム信号処理回路、６  水平駆動回路、７  出力回路、８  制御回路、９  垂直信号線、１０  水平信号線、１１，１２  基板、１３  ウェル領域、１８，５２  第１電荷蓄積部、２３  カラーフィルタ層、２４  オンチップレンズ、２５  第２電荷蓄積部、２６  ｐ型半導体層、２７  第１転送ゲート電極、２８  ゲート絶縁膜、２９  ソース・ドレイン領域、３０  第２リセットゲート電極、３２  第２転送ゲート電極、３３  第１リセットゲート電極、３４  フローティングディフュージョン部、３５  リセット部、４５  増幅ゲート電極、４６  選択ゲート電極、５０，１１３  光電変換部、５１，６１  絶縁層、５３  画素分離部、５５，５６  レジスト層、５７，１０１，１１４  透明電極、５８，１０２  電子障壁層、６２  第１下部電極、６３  第２下部電極、６４  ビア、６５  電極プラグ、１１１  シリコン基板、１１２  ｎ型電極層、１１５  読み出し用電極、１４１  ゲートＭＯＳ、２００  電子機器、２１０  光学レンズ、２１１  シャッタ装置、２１２  駆動回路、２１３  信号処理回路、Ｔｒ１  第１転送トランジスタ、Ｔｒ２  第２転送トランジスタ、Ｔｒ３  第１リセットトランジスタ、Ｔｒ４  第２リセットトランジスタ、Ｔｒ５  増幅トランジスタ、Ｔｒ６  選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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