(57)【要約】【課題】トンネルトランジスタのゲートリーク電流を低減する。【解決手段】本実施形態によれば、半導体装置は、基板上にゲート絶縁膜を介して形成されたゲート電極と、前記基板内に前記ゲート電極を挟むように形成された、第１導電型のソース領域、及び前記第１導電型とは逆導電型の第２導電型のドレイン領域と、を備える。前記ゲート電極内の前記ソース領域側の第１領域の仕事関数が、前記ゲート電極内の前記ドレイン領域側の第２領域の仕事関数よりも前記第１導電型の方向へシフトしている。【選択図】図１
2014067958.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成された、第１導電型のソース領域、及び前記第１導電型とは逆導電型の第２導電型のドレイン領域と、
を備え、
前記ゲート電極内の前記ソース領域側の第１領域の仕事関数が、前記ゲート電極内の前記ドレイン領域側の第２領域の仕事関数よりも前記第１導電型の方向へシフトしており、
前記ゲート絶縁膜は高誘電率ゲート絶縁膜であり、
前記第１領域側の前記ゲート絶縁膜の酸素濃度が、前記第２領域側の前記ゲート絶縁膜の酸素濃度より高く、
前記ゲート電極の下方に位置する前記基板の表面部は、シリコンと比較して、価電子帯上端が高エネルギー側にシフトしていることを特徴とする半導体装置。
【請求項２】
基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成された、第１導電型のソース領域、及び前記第１導電型とは逆導電型の第２導電型のドレイン領域と、
を備え、
前記ゲート電極内の前記ソース領域側の第１領域の仕事関数が、前記ゲート電極内の前記ドレイン領域側の第２領域の仕事関数よりも前記第１導電型の方向へシフトしていることを特徴とする半導体装置。
【請求項３】
前記ゲート絶縁膜は高誘電率ゲート絶縁膜であり、
前記第１領域側の前記ゲート絶縁膜の酸素濃度が、前記第２領域側の前記ゲート絶縁膜の酸素濃度より高いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１領域は、前記ゲート絶縁膜と接触する第１金属膜を有し、
前記第２領域は、前記ゲート絶縁膜と接触する、前記第１金属膜とは異なる第２金属膜を有することを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ゲート電極の前記第１領域は前記第１導電型の不純物を含み、
前記ゲート電極の前記第２領域は前記第２導電型の不純物を含むことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記ゲート電極の下方に位置する前記基板の表面部は、シリコンと比較して、価電子帯上端が高エネルギー側にシフトしていることを特徴とする請求項２乃至５のいずれかに記載の半導体装置。
【請求項７】
基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成されたＮ型のソース領域及びＰ型のドレイン領域と、
を備え、
前記ゲート電極の仕事関数は５．０ｅＶ以下であることを特徴とする半導体装置。
【請求項８】
基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記基板内に前記ゲート電極を挟むように、第１導電型のソース領域、及び前記第１導電型とは逆導電型の第２導電型のドレイン領域を形成する工程と、
前記ゲート電極内の前記ソース領域側の第１領域の仕事関数を、前記ゲート電極内の前記ドレイン領域側の第２領域の仕事関数よりも前記第１導電型の方向へシフトさせる工程と、
を備える半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜は高誘電率ゲート絶縁膜であり、
前記第２領域側の前記ゲート電極及び前記ゲート絶縁膜をマスク材で覆いつつ、前記第１領域側から前記ゲート絶縁膜へ酸素を導入することで、前記第１領域の仕事関数を前記第２領域の仕事関数よりも前記第１導電型の方向へシフトさせることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１導電型の不純物を前記基板内に注入して前記ソース領域を形成する際に、前記第１導電型の不純物を前記ゲート電極の前記第１領域に注入し、前記第２導電型の不純物を前記基板内に注入して前記ドレイン領域を形成する際に、前記第２導電型の不純物を前記ゲート電極の前記第２領域に注入することで、前記第１領域の仕事関数を前記第２領域の仕事関数よりも前記第１導電型の方向へシフトさせることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、消費電力の低いトンネル電界効果トランジスタ（ＴＦＥＴ、以下トンネルトランジスタと記載する）が提案されている。トンネルトランジスタでは、サブスレショルド領域のゲート電圧に対するドレイン電流の勾配（サブスレショルドスロープ）が、ＭＯＳＦＥＴにおける勾配の理論的限界値を超えることが可能である。
【０００３】
しかし、トンネルトランジスタでは、ソース拡散層の仕事関数と、ゲート電極の仕事関数との差が大きく、ソース上部のゲート絶縁膜に余分な電界が生じ、ソース−ゲート間にリーク電流が生じやすいという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２７７２２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲートリーク電流を低減する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体装置は、基板上にゲート絶縁膜を介して形成されたゲート電極と、前記基板内に前記ゲート電極を挟むように形成された、第１導電型のソース領域、及び前記第１導電型とは逆導電型の第２導電型のドレイン領域と、を備える。前記ゲート電極内の前記ソース領域側の第１領域の仕事関数が、前記ゲート電極内の前記ドレイン領域側の第２領域の仕事関数よりも前記第１導電型の方向へシフトしている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の断面図である。
【図２】ゲート電極とソース領域との間のエネルギーバンド図である。
【図３Ａ】（ａ）〜（ｃ）は第１の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図３Ｂ】（ｄ）〜（ｆ）は第１の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図３Ｃ】（ｇ）〜（ｉ）は第１の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図４】第２の実施形態に係る半導体装置の断面図である。
【図５】（ａ）、（ｂ）は第２の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図６】第３の実施形態に係る半導体装置の断面図である。
【図７Ａ】（ａ）、（ｂ）は第３の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図７Ｂ】（ｃ）〜（ｅ）は第３の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図８】第４の実施形態に係る半導体装置の断面図である。
【図９】第４の実施形態に係る半導体装置の断面図である。
【図１０Ａ】（ａ）は第４の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図１０Ｂ】（ｂ）〜（ｄ）は第４の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図１１】変形例による半導体装置の断面図である。
【図１２】ゲート電極とソース領域との間のエネルギーバンド図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００９】
（第１の実施形態）図１は第１の実施形態に係る半導体装置の断面図である。半導体装置は、半導体基板１００上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成されたゲート電極１１０と、半導体基板１００内にゲート電極１１０を挟むように形成されたＮ型のソース領域１０４及びＰ型のドレイン領域１０６とを備えたＰ型トンネルトランジスタである。半導体基板１００は、例えば、シリコン基板である。また、ゲート絶縁膜１０２は、例えば、シリコン酸化膜である。
【００１０】
このＰ型トンネルトランジスタは、図示しない隣接するトンネルトランジスタと素子分離領域１３０により電気的に分離されている。素子分離領域１３０は、例えば、ＳＴＩ（Shallow Trench Isolation）構造をなし、シリコン酸化物で構成される。
【００１１】
ゲート電極１１０の両側壁部には、第１側壁絶縁膜（オフセットスペーサ）１２０を介して第２側壁絶縁膜１２２が形成されている。第１側壁絶縁膜１２０は、例えばシリコン窒化膜である。また、第２側壁絶縁膜１２２は例えばシリコン酸化膜である。
【００１２】
図１に示すように、ソース領域１０４とドレイン領域１０６との間において、ソース領域１０４に隣接してＮ型のソースエクステンション領域１０４ｂが形成されている。ソースエクステンション領域１０４ｂは、ゲート電極１１０の端部下方まで延びている。なお、本実施形態では、ドレイン領域１０６でのトンネルオフリーク電流を低減するため、ドレインエクステンション領域は形成していない。
【００１３】
ソース領域１０４、ドレイン領域１０６、ゲート電極１１０の上面部にはシリサイド層１０４ａ、１０６ａ、１１０ａが形成されている。シリサイド層１０４ａ、１０６ａ、１１０ａは、例えばＮｉＳｉ（ニッケルシリサイド）層や、ＣｏＳｉ（コバルトシリサイド）層である。
【００１４】
ゲート電極１１０はポリシリコンを有し、仕事関数は約５．０ｅＶ以下となっている。一般に、Ｐ型の極性のゲート電極では仕事関数が約５．２ｅＶ、Ｎ型の極性のゲート電極では仕事関数が約４．１ｅＶとなる。ゲート電極１１０は、Ｎ型ポリシリコンゲート電極としてもよいし、Ｐ型ポリシリコンゲート電極にＮ型不純物を導入したものとしてもよいし、Ｐ型不純物の導入量を少なくしたポリシリコンゲート電極としてもよい。
【００１５】
図２（ａ）は、ゲート電極１１０をＮ型ポリシリコンゲート電極とした場合のオフ（ゲート電圧がゼロ）時の、ゲート電極１１０とソース領域１０４（ソースエクステンション領域１０４ｂ）との間のエネルギーバンド図である。また、図２（ｂ）は、比較例であり、ゲート電極をＰ型ポリシリコンゲート電極（仕事関数約５．２ｅＶ）とした場合のオフ（ゲート電圧がゼロ）時の、ゲート電極とＮ型のソース領域（ソースエクステンション領域）との間のエネルギーバンド図である。
【００１６】
図２（ｂ）から、ゲート電極をＰ型ポリシリコンゲート電極とした場合、Ｐ型ポリシリコンゲート電極とＮ型ソースエクステンション領域との仕事関数の差が大きく、ゲート電圧がゼロの場合でもゲート絶縁膜に電界が生じることが分かる。これはゲートリーク電流の原因となる。
【００１７】
一方、本実施形態によれば、ゲート電極１１０の仕事関数が、Ｐ型ポリシリコンで構成したゲート電極の仕事関数よりも、Ｎ型側へシフトしているため、図２（ａ）に示すように、ゲート電極１１０とＮ型ソースエクステンション領域１０４ｂとの仕事関数の差が小さく、ソースエクステンション領域１０４ｂ上に位置するゲート絶縁膜１０２にかかる電界が緩和され、ゲートリーク電流を低減することができる。
【００１８】
次に、本実施形態に係る半導体装置の製造方法を図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）、図３Ｃ（ｇ）〜（ｉ）を用いて説明する。
【００１９】
まず、図３Ａ（ａ）に示すように、半導体基板１００内に、公知の方法を用いてＳＴＩ構造の素子分離領域１３０を形成する。
【００２０】
次に、図３Ａ（ｂ）に示すように、熱酸化法により、素子分離領域１３０間の半導体基板１００上に、ゲート絶縁膜１０２となるシリコン酸化膜を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、半導体基板１００上に、ゲート電極１１０用の電極材１１を堆積する。電極材１１は例えばポリシリコンである。
【００２１】
続いて、例えばイオン注入法により、電極材１１中にＮ型不純物を導入する。この際、イオン種としては、例えばＰ（燐）を使用する。電極材１１中にＮ型不純物とＰ型不純物を導入してもよい。
【００２２】
続いて、ＣＶＤにより、電極材１１上の全面に、ゲートハードマスク材１５０を堆積する。このゲートハードマスク材１５０はたとえばＳｉＮである。
【００２３】
次に、図３Ａ（ｃ）に示すように、リソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、ゲートハードマスク材１５０を加工し、ゲートハードマスク材１５０をマスクとして電極材１１を加工し、ゲート電極１１０を形成する。これにより、Ｎ導電型のゲート電極１１０が形成される。
【００２４】
次に、図３Ｂ（ｄ）に示すように、ゲート電極１１０の両側面に、第１側壁絶縁膜１２０を形成する。第１側壁絶縁膜１２０は、例えば、ＣＶＤにより半導体基板１００上の全面に第１側壁絶縁膜１００用のシリコン窒化膜を堆積し、ＲＩＥによりこのシリコン窒化膜を異方的にエッチングすることで形成される。第１側壁絶縁膜１２０の膜厚は、例えば５ｎｍである。
【００２５】
次に、図３Ｂ（ｅ）に示すように、レジスト膜１５２を塗布し、リソグラフィ処理により、ソース領域に対応する部分を開口する。このとき、ドレイン領域に対応する部分はレジスト膜１５２に覆われている。続いて、レジスト膜１５２をマスクとして、イオン注入及びアニーリングを行い、ソースエクステンション領域１０４ｂを形成する。なお、このイオン注入では、イオン種として、例えばＡｓ（ヒ素）を使用する。
【００２６】
次に、図３Ｂ（ｆ）に示すように、レジスト膜１５２を除去した後、ゲート電極１１０の両側部に、第１側壁絶縁膜１２０を介して、第２側壁絶縁膜１２２を形成する。第２側壁絶縁膜１２２は例えば、ＣＶＤにより半導体基板１００上の全面に第２側壁絶縁膜１２２用のシリコン酸化膜を堆積し、ＲＩＥによりこのシリコン酸化膜を異方的にエッチングすることで形成される。第２側壁絶縁膜の膜厚は、例えば３０ｎｍである。
【００２７】
次に、図３Ｃ（ｇ）に示すように、レジスト膜１５４を塗布し、リソグラフィ処理により、ソース領域に対応する部分を開口する。このとき、ドレイン領域に対応する部分はレジスト膜１５４に覆われている。そして、レジスト膜１５４をマスクとして、イオン注入を行い、ソース領域１０４を形成する。なお、このイオン注入では、イオン種として、例えばＡｓ（ヒ素）を使用する。
【００２８】
次に、図３Ｃ（ｈ）に示すように、レジスト膜１５４を除去した後、レジスト膜１５６を塗布し、リソグラフィ処理によりドレイン領域に対応する部分を開口する。このとき、ソース領域１０４はレジスト膜１５６に覆われている。そして、レジスト膜１５６をマスクとして、イオン注入を行い、ドレイン領域１０６を形成する。なお、このイオン注入では、イオン種として、例えばＢ（ボロン）を使用する。
【００２９】
次に、図３Ｃ（ｉ）に示すように、レジスト膜１５６を除去した後、ゲートハードマスク材１５０を、例えば熱燐酸により除去する。
【００３０】
その後、不純物を活性化するためのアニール工程において、例えばスパイクアニールを実行する。そして、サリサイド工程により、シリサイド層１０４ａ、１０６ａ、１１０ａを自己整合的に形成する。このようにして、図１に示すような、ゲート電極１１０の仕事関数が、Ｐ型ポリシリコンで構成したゲート電極の仕事関数よりも、Ｎ型側へシフトしたＰ型トンネルトランジスタが製造される。
【００３１】
本実施形態によれば、Ｐ型トンネルトランジスタのゲート電極１１０がＮ型寄りの仕事関数を有することで、ソースエクステンション領域１０４ｂ上に位置するゲート絶縁膜１０２にかかる電界が緩和され、ゲートリーク電流を低減することができる。
【００３２】
（第２の実施形態）図４は第２の実施形態による半導体装置の断面図である。本実施形態は、図１に示す第１の実施形態と比較して、ゲート電極１１０の構成が異なる。図４において、図１に示す第１の実施形態と同一部分には同一符号を付して説明を省略する。
【００３３】
図４に示すように、ゲート電極１１０は、ソース領域１０４側に位置し、仕事関数が低い第１領域１１１と、ドレイン領域側に位置し、仕事関数が高い第２領域１１２とを有している。第１領域１１１は、ソースエクステンション領域１０４ｂの上方に位置し、Ｎ型不純物を含む。第２領域１１２はＰ型不純物を含む。
【００３４】
第１領域１１１はＮ型不純物を含み、Ｎ型ソースエクステンション領域１０４ｂとの仕事関数の差が小さくなっている。そのため、ソースエクステンション領域１０４ｂ上に位置するゲート絶縁膜１０２にかかる電界が緩和され、ゲートリーク電流を低減することができる。
【００３５】
また、第２領域１１２は、Ｐ型ポリシリコンで構成したゲート電極と同程度の仕事関数を有するため、上記第１の実施形態と比較して、トンネルトランジスタの閾値を低く保つことができる。
【００３６】
次に、本実施形態による半導体装置の製造方法について説明する。ここでは、上記第１の実施形態と異なる点について説明する。
【００３７】
電極材１１中への不純物の導入及びゲートハードマスク材１５０の形成を省略する点を除いて、第２側壁絶縁膜１２２を形成する工程までは上記第１の実施形態と同様であるため（図３Ａ（ａ）〜（ｃ）、３Ｂ（ｄ）〜（ｆ）参照）、説明を省略する。
【００３８】
第２側壁絶縁膜１２２の形成後、図５（ａ）に示すように、レジスト膜１５４を塗布し、リソグラフィ処理により、ソース領域に対応する部分及びゲート電極１１０の第１領域１１１に対応する部分を開口する。このとき、ドレイン領域に対応する部分及びゲート電極１１０の第２領域１１２に対応する部分はレジスト膜１５２に覆われている。続いて、レジスト膜１５２をマスクとして、イオン注入を行い、ソース領域１０４及び第１領域１１１を形成する。なお、このイオン注入では、イオン種として、例えばＡｓ（ヒ素）を使用する。
【００３９】
次に、図５（ｂ）に示すように、レジスト膜１５４を除去した後、レジスト膜１５６を塗布し、リソグラフィ処理によりドレイン領域に対応する部分及びゲート電極１１０の第２領域１１２に対応する部分を開口する。このとき、ソース領域１０４及びゲート電極１１０の第１領域１１１はレジスト膜１５６に覆われている。そして、レジスト膜１５６をマスクとして、イオン注入を行い、ドレイン領域１０６及び第２領域１１２を形成する。なお、このイオン注入では、イオン種として、例えばＢ（ボロン）を使用する。
【００４０】
その後の工程は上記第１の実施形態と同様であるため説明を省略する。
【００４１】
このようにして、図４に示すような、ゲート電極１１０のうち、ソース領域１０４側に位置する第１領域１１１の仕事関数が、Ｐ型ポリシリコンで構成したゲート電極の仕事関数よりも、Ｎ型側へシフトしたＰ型トンネルトランジスタが製造される。
【００４２】
本実施形態によれば、Ｐ型トンネルトランジスタのゲート電極１１０のソース領域１０４側に位置する第１領域１１１がＮ型寄りの仕事関数を有することで、ソースエクステンション領域１０４ｂ上に位置するゲート絶縁膜１０２にかかる電界が緩和され、ゲートリーク電流を低減することができる。また、ゲート電極１１０のドレイン領域１０６側に位置する第２領域１１２が、Ｐ型ポリシリコンで構成したゲート電極と同程度の仕事関数を有するため、トンネルトランジスタの閾値を低く保つことができる。
【００４３】
（第３の実施形態）図６は第３の実施形態による半導体装置の断面図である。本実施形態は、図１に示す第１の実施形態と比較して、ゲート電極１１０の構成が異なる。図６において、図１に示す第１の実施形態と同一部分には同一符号を付して説明を省略する。
【００４４】
図６に示すように、ゲート電極１１０は、ソース領域１０４側に位置し、仕事関数が低い第１金属膜１１３と、ドレイン領域１０６側に位置し、仕事関数が高い第２金属膜１１４と、第１金属膜１１３及び第２金属膜１１４上に設けられた半導体層１１５と、を有している。第１金属膜１１３は、ソースエクステンション領域１０４ｂの上方に位置し、Ｎ型シリコンに近い仕事関数を有するものであり、例えばアルミニウム膜である。第２金属膜１１４はＰ型シリコンに近い仕事関数を有するものであり、例えばタングステン膜である。半導体層１１５は例えばポリシリコンである。
【００４５】
第１金属膜１１３は、Ｎ型ソースエクステンション領域１０４ｂとの仕事関数の差が小さくなっている。そのため、ソースエクステンション領域１０４ｂ上に位置するゲート絶縁膜１０２にかかる電界が緩和され、ゲートリーク電流を低減することができる。
【００４６】
また、第２金属膜１１４は、Ｐ型ポリシリコンで構成したゲート電極と同程度の仕事関数を有するため、上記第１の実施形態と比較して、トンネルトランジスタの閾値を低く保つことができる。
【００４７】
また、本実施形態では、ゲート電極１１０の仕事関数を、イオン注入でなく、金属膜の種類により決定することができるため、より広い範囲の閾値設定が可能となる。
【００４８】
次に、本実施形態による半導体装置の製造方法について説明する。ここでは、上記第１の実施形態と異なる点について説明する。
【００４９】
まず、図７Ａ（ａ）に示すように、半導体基板１００内に素子分離領域１３０を形成し、素子分離領域１３０間の半導体基板１００上に、ゲート絶縁膜１０２となるシリコン酸化膜を形成した後（上記第１の実施形態の図３Ａ（ａ）、（ｂ）参照）、スパッタ法により第２金属膜１１４となるメタル材料１４を形成する。
【００５０】
次に、図７Ａ（ｂ）に示すように、メタル材料１４上にレジスト１６０を塗布し、リソグラフィ処理により、ソース領域に対応する部分及び第１金属膜１１３（図６参照）に対応する部分を開口する。このとき、ドレイン領域に対応する部分及び第２金属膜１１４（図６参照）に対応する部分はレジスト膜１６０に覆われている。続いて、レジスト膜１６０をマスクとしてメタル材料１４を薬液でエッチングする。メタル材料１４がタングステンである場合、薬液には例えばフッ硝酸を用いる。
【００５１】
次に、図７Ｂ（ｃ）に示すように、レジスト１６０を除去した後、スパッタ法により第１金属膜１１３となるメタル材料１３を形成する。
【００５２】
次に、図７Ｂ（ｄ）に示すように、メタル材料１３上にレジスト１６２を塗布し、リソグラフィ処理により、ドレイン領域に対応する部分及び第２金属膜１１４（図６参照）に対応する部分を開口する。このとき、ソース領域に対応する部分及び第１金属膜１１３（図６参照）に対応する部分はレジスト膜１６２に覆われている。続いて、レジスト膜１６２をマスクとしてメタル材料１３を薬液でエッチングする。メタル材料１３がアルミニウムである場合、薬液には例えば熱燐酸を用いる。
【００５３】
次に、図７Ｂ（ｅ）に示すように、メタル材料１３及びメタル材料１４上に、ＣＶＤにより半導体層１１５を形成する。さらに、ＣＶＤにより、半導体層１１５上の全面に、ゲートハードマスク材１５０を堆積する。
【００５４】
その後の工程は、上記第１の実施形態と同様であるため（図３Ａ（ｃ）、３Ｂ（ｄ）〜（ｆ）参照）、説明を省略する。
【００５５】
このようにして、図６に示すような、ゲート電極１１０のうち、ソース領域１０４側に位置する第１金属膜１１３の仕事関数が、Ｐ型ポリシリコンで構成したゲート電極の仕事関数よりも、Ｎ型側へシフトしたＰ型トンネルトランジスタが製造される。
【００５６】
本実施形態によれば、Ｐ型トンネルトランジスタのゲート電極１１０のソース領域１０４側に位置する第１金属膜１１３がＮ型寄りの仕事関数を有することで、ソースエクステンション領域１０４ｂ上に位置するゲート絶縁膜１０２にかかる電界が緩和され、ゲートリーク電流を低減することができる。また、ゲート電極１１０のドレイン領域１０６側に位置する第２金属膜１１４が、Ｐ型ポリシリコンで構成したゲート電極と同程度の仕事関数を有するため、トンネルトランジスタの閾値を低く保つことができる。また、ゲート電極１１０の仕事関数を、イオン注入でなく、金属膜の種類により決定することができるため、より広い範囲の閾値設定が可能となる。
【００５７】
上記第３の実施形態において、メタル材料１３のエッチングは省略してもよい。また、メタル材料１４とメタル材料１３の形成順序を逆にしてもよい。また、ゲート電極１１０の半導体層１１５を省略した構成としてもよい。
【００５８】
（第４の実施形態）図８は第４の実施形態による半導体装置の断面図である。また、図９は、本実施形態による半導体装置におけるゲート絶縁膜とゲート電極との界面部分の拡大図である。本実施形態は、図１に示す第１の実施形態と比較して、ゲート絶縁膜の材料が異なる。図８において、図１に示す第１の実施形態と同一部分には同一符号を付して説明を省略する。
【００５９】
本実施形態では、ゲート絶縁膜１０２Ａを高誘電率ゲート絶縁膜としている。高誘電率ゲート絶縁膜は、シリコン酸化膜よりも高誘電率な材料からなり、例えば、ＨｆＯ２（ハフニア）、ＺｒＯ２（ジルコニア）、それらのシリケート（ＨｆＳｉＯｘ、ＺｒＳｉＯｘ）、アルミネート（ＨｆＡｌＯｘ、ＺｒＡｌＯｘ）、またはそれらの窒化物（ＨｆＳｉＯＮ、ＺｒＳｉＯＮ）を用いる。
【００６０】
また、本実施形態では、図９に示すように、ゲート電極１１０のドレイン領域１０６側の第２領域１１７では、高誘電率ゲート絶縁膜１０２Ａとゲート電極１１０との界面のフェルミレベルピニングにより、仕事関数がＰ型シリコン寄りになっている。一方、ゲート電極１１０のソース領域１０４側の第１領域１１６では、高誘電率ゲート絶縁膜１０２Ａとゲート電極１１０との界面のフェルミレベルピニングは生じておらず、仕事関数は第２領域１１７よりもＮ型側へシフトしている。
【００６１】
イオン結合からなる高誘電率材料は、シリコン酸化膜等の共有結合からなる材料と比較して、酸素と他の元素との結合が弱い。そのため、高誘電率ゲート絶縁膜は、半導体製造工程中に酸素と他の元素との結合が切れて、酸素欠損が生じやすい。ゲート絶縁膜の酸素欠損により、ゲート電極の仕事関数がＳｉのミッドギャップ付近にピニングされる。このような現象を利用して、ゲート電極１１０のドレイン領域１０６側の第２領域１１７において、Ｎ型Ｓｉの仕事関数をＰ型寄りにシフトさせている。
【００６２】
また、高誘電率ゲート絶縁膜１０２Ａにおいて、第１領域１１６側の酸素欠損量を第２領域１１７側の酸素欠損量よりも少なくすることで、第１領域１１６側での仕事関数のピニングを抑制している。そのため、第１領域１１６の仕事関数は、第２領域１１７の仕事関数よりもＮ型側へシフトしたものとなり、Ｎ型ソースエクステンション領域１０４ｂとの仕事関数の差が小さく、ソースエクステンション領域１０４ｂ上に位置する高誘電率ゲート絶縁膜１０２Ａにかかる電界が緩和され、ゲートリーク電流を低減することができる。
【００６３】
また、第２領域１１７は、Ｐ型Ｓｉ寄りの仕事関数を有するため、上記第１の実施形態と比較して、トンネルトランジスタの閾値を低く保つことができる。
【００６４】
次に、本実施形態による半導体装置の製造方法について説明する。ここでは、上記第１の実施形態と異なる点について説明する。
【００６５】
まず、図１０Ａ（ａ）に示すように、半導体基板１００内に素子分離領域１３０を形成した後（上記第１の実施形態の図３Ａ（ａ））、高誘電率ゲート絶縁膜１０２Ａとなる高誘電率材料をＣＶＤにより形成する。
【００６６】
次に、図１０Ｂ（ｂ）に示すように、ＣＶＤにより、半導体基板１００上に、ゲート電極１１０用の電極材１１を堆積する。電極材１１は例えばポリシリコンである。
【００６７】
続いて、例えばイオン注入法により、電極材１１中にＮ型不純物を導入する。この際、イオン種としては、例えばＰ（燐）を使用する。電極材１１中にＮ型不純物とＰ型不純物を導入してもよい。
【００６８】
高誘電率ゲート絶縁膜１０２Ａでは酸素欠損が生じ、高誘電率ゲート絶縁膜１０２Ａと電極材１１との界面でピニングが自発的に発生する。これにより、Ｎ型Ｓｉである電極材１１の仕事関数がＰ型寄りにシフトする。
【００６９】
続いて、ＣＶＤにより、電極材１１上の全面に、ゲートハードマスク材１５０を堆積する。このゲートハードマスク材１５０はたとえばＳｉＮである。
【００７０】
次に、図１０Ｂ（ｃ）に示すように、リソグラフィとＲＩＥにより、ゲートハードマスク材１５０を加工し、ゲートハードマスク材１５０をマスクとして電極材１１及び高誘電率ゲート絶縁膜１０２Ａを加工し、ゲート電極１１０を形成する。
【００７１】
次に、図１０Ｂ（ｄ）に示すように、レジスト膜１５８を塗布し、リソグラフィ処理により、ソース領域側を開口する。このとき、ドレイン領域側はレジスト膜１５８に覆われている。続いて、レジスト膜１５８をマスクとして酸素アッシャー処理等により、ゲート電極１１０及び高誘電率ゲート絶縁膜１０２Ａのソース領域側のみに酸素の導入を行う。高誘電率ゲート絶縁膜１０２Ａ中のソース領域側の酸素濃度が、ドレイン領域側の酸素濃度より１％以上高くなることが好ましい。酸素導入処理により、高誘電率ゲート絶縁膜１０２Ａのソース領域側に酸素を補償し、ピニングが抑制され、ソース領域側の第１領域１１６においてＮ型寄りの仕事関数が実現される。
【００７２】
なお、図１０Ｂ（ｄ）に示す工程では、酸素導入処理によるレジスト膜１５８の消費を避けるために、シリコン酸化膜などを用いたハードマスクプロセスを用いてもよい。
【００７３】
その後の工程は上記第１の実施形態と同様であるため（図３Ｂ（ｄ）〜図３Ｃ（ｉ）参照）、説明を省略する。
【００７４】
このようにして、図８に示すような、ゲート電極１１０のうち、ソース領域１０４側に位置する第１領域１１６の仕事関数が、Ｐ型ポリシリコンで構成したゲート電極の仕事関数よりも、Ｎ型側へシフトしたＰ型トンネルトランジスタが製造される。
【００７５】
本実施形態によれば、Ｐ型トンネルトランジスタのゲート電極１１０のソース領域１０４側に位置する第１領域１１６がＮ型寄りの仕事関数を有することで、ソースエクステンション領域１０４ｂ上に位置する高誘電率ゲート絶縁膜１０２Ａにかかる電界が緩和され、ゲートリーク電流を低減することができる。また、ゲート電極１１０のドレイン領域１０６側に位置する第２領域１１７が、ピニングにより、Ｐ型寄りの仕事関数を有するため、トンネルトランジスタの閾値を低く保つことができる。また、ゲート電極１１０の仕事関数を、イオン注入でなく、高誘電率ゲート絶縁膜１０２Ａの材料や酸素導入処理により制御することができるため、より広い範囲の閾値設定が可能となる。
【００７６】
上記第１〜第４の実施形態において、基板１００の表面部に、ＳｉＧｅなどのＳｉに対し価電子帯上端が高エネルギー側にシフトした材料を設けてもよい。例えば、シリコン基板上にＳｉＧｅをエピタキシャル成長させる。図１１は、このような構成が適用された第１の実施形態による半導体装置を示しており、基板１００の表面部にＳｉＧｅ層２００が形成されている。図１２（ａ）（ｂ）は、図１１に示すトンネルトランジスタのオフ時とオン時の、ゲート電極１１０とソース領域１０４（ソースエクステンション領域１０４ｂ）との間のエネルギーバンド図である。図１２（ｂ）に示すように、基板側の価電子帯上端の位置を高エネルギー側にシフトさせても、トランジスタの動作時にゲート絶縁膜にかかる電界は助長されない。従って、基板１００の表面部にＳｉＧｅ層２００を形成することで、ゲートリーク電流を低減しつつ、閾値電圧を下げることができる。
【００７７】
上記第１〜第４の実施形態ではＰ型トンネルトランジスタについて説明したが、Ｎ型トンネルトランジスタとしてもよい。この場合、ソース領域及びソースエクステンション領域がＰ型、ドレイン領域がＮ型となる。また、ゲート電極の極性もＮ／Ｐ逆の方向となる。例えば、上記第１の実施形態の構成にＮ型トランジスタを適用した場合、ゲート電極の仕事関数は４．３ｅＶ以上とすることが好ましい。
【００７８】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００７９】
１００  基板
１０２  ゲート絶縁膜
１０２Ａ  高誘電率ゲート絶縁膜
１０４  ソース領域
１０４ａ  ソースエクステンション領域
１０６  ドレイン領域
１１０  ゲート電極
１２０  第１側壁絶縁膜
１２２  第２側壁絶縁膜
１３０  素子分離領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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