(57)【要約】【課題】AD変換精度の低下を抑制することができるAD変換回路および固体撮像装置を提供する。【解決手段】ラッチ回路D_0〜D_6は、比較部11の出力信号COが反転した第1のタイミングまでディスエーブル状態であり、第1のタイミングから反転遅延回路DLYの遅延時間が経過した第2のタイミングまでイネーブル状態である。ラッチ回路D_7は、比較部11での比較開始に係るタイミングから第2のタイミングまでイネーブル状態である。ラッチ回路D_0〜D_7は第2のタイミングで遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7をラッチする。判定部102は、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているか否かを判定し、判定結果を示す信号を遅延制御部103に出力する。遅延制御部103は、判定結果に基づいて、反転遅延回路DLYの遅延時間を制御する。【選択図】図１
2014127927.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号と、時間の経過とともに増加または減少する参照信号とが入力され、前記アナログ信号と前記参照信号を比較し、前記アナログ信号と前記参照信号が所定の関係になる第1のタイミングに第1の比較信号を出力する比較部と、
前記第1のタイミングから所定の時間だけ経過した第2のタイミングに論理状態が変化する第2の比較信号を出力し、前記第1の比較信号と前記第2の比較信号の論理演算を行った結果に基づいて、前記第1のタイミングおよび前記第2のタイミングで論理状態が変化する第3の比較信号を出力する信号生成部と、
互いに位相が異なる第1のクロック信号から第n（nは2以上の自然数）のクロック信号までのn個のクロック信号を出力するクロック生成部と、
前記第1のクロック信号から前記第nのクロック信号までのn個のクロック信号の対応する1つが入力される第1の入力端子、前記第2の比較信号または前記第3の比較信号に基づき、ラッチユニットの有効状態に対応する第1の論理状態およびラッチユニットの無効状態に対応する第2の論理状態となる制御信号が入力される第2の入力端子、および出力端子を各々有する第1のラッチユニットから第nのラッチユニットまでのn個のラッチユニットを有するラッチ部と、
第（n−ｋ+1）（kは1以上かつn−1以下の自然数）のラッチユニットから第nのラッチユニットまでのk個のラッチユニットの1つの前記出力端子からの信号に基づき計数を行うカウント部と、
前記第1のラッチユニットから第（n−ｋ）のラッチユニットまでの（n−ｋ）個のラッチユニットの前記出力端子からの信号の少なくとも1つに基づいて、前記ラッチ部にラッチされた前記クロック信号の論理状態を判定し、判定信号を出力する判定部と、
前記判定信号に基づいて、前記所定の時間の長さを制御する時間制御部と、
を有し、
前記第1のラッチユニットから前記第（n−ｋ）のラッチユニットまでの（n−ｋ）個のラッチユニットに入力される前記制御信号は、前記比較部での比較開始に係るタイミングから、前記第3の比較信号に基づく前記第1のタイミングまで前記第2の論理状態であり、かつ、前記第1のタイミングから、前記第3の比較信号に基づく前記第2のタイミングまで前記第1の論理状態であり、第（n−ｋ+1）のラッチユニットから前記第nのラッチユニットまでのk個のラッチユニットに入力される制御信号は、前記比較部での比較開始に係るタイミングから、前記第2の比較信号に基づく前記第2のタイミングまで前記第1の論理状態であり、前記第1のラッチユニットから前記第nのラッチユニットまでのn個のラッチユニットは前記第2のタイミングで前記n個のクロック信号の論理状態をラッチする
ことを特徴とするAD変換回路。
【請求項２】
入射光量に応じて画素信号を出力する複数の画素が行列状に配置された撮像部と、
前記撮像部の1列又は複数列ごとに配置され、前記アナログ信号は前記画素信号に応じた信号である、請求項1に係るAD変換回路と、
を有し、
前記時間制御部は、前記判定信号に基づいて、全列の前記所定の時間の長さを制御すること特徴とする固体撮像装置。
【請求項３】
入射光量に応じて画素信号を出力する複数の画素が行列状に配置された撮像部と、
前記撮像部の1列又は複数列ごとに配置され、前記アナログ信号は前記画素信号に応じた信号である、請求項1に係るAD変換回路と、
を有し、
前記時間制御部は、前記判定信号に基づいて、前記判定信号が出力された列を含む複数の列のAD変換回路の前記所定の時間の長さを制御することを特徴とする固体撮像装置。
【請求項４】
入射光量に応じて画素信号を出力する複数の画素が行列状に配置された撮像部と、
前記撮像部の1列又は複数列ごとに配置され、前記アナログ信号は前記画素信号に応じた信号である、請求項1に係るAD変換回路と、
を有し、
前記時間制御部は、前記判定信号に基づいて、前記判定信号が出力された列の前記AD変換回路の前記所定の時間の長さを制御すること特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタルデータに変換するAD変換回路、およびAD変換回路を有する固体撮像装置に関する。
【背景技術】
【０００２】
従来の固体撮像装置に用いられるAD変換回路の一例として、図14に示した構成（例えば、特許文献1参照）が知られている。はじめに、図14に示すAD変換回路の構成および動作について説明する。図14に示すAD変換回路は、比較部11、信号生成部12、ラッチ部13、カウント部14、および遅延部15で構成されている。
【０００３】
遅延部15は、入力信号を遅延させて出力する複数の遅延ユニットDU[0]〜DU[7]を有する。先頭の遅延ユニットDU[0]にスタートパルスStart_Pが入力される。比較部11は、時間検出の対象となるアナログ信号Signalと、時間の経過と共に減少するランプ波Rampとが入力され、アナログ信号Signalとランプ波Rampの信号電圧を比較した結果を示す出力信号COを出力する電圧比較器COMPで構成されている。比較部11において、アナログ信号Signalの振幅に応じたタイムインターバル（時間軸方向の大きさ）が生成される。
【０００４】
信号生成部12は、出力信号COを反転および遅延させる反転遅延回路DLYと、出力信号COと反転遅延回路DLYの出力信号xCO_Dの論理積（AND）をとった出力信号Hold_Lを出力するAND回路AND1とを有する。ラッチ部13は、遅延部15の各遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7の論理状態をラッチするラッチ回路D_0〜D_7を有する。また、ラッチ部13は、信号生成部12の反転遅延回路DLYの出力信号xCO_Dと制御信号Enable1との論理積（AND）をとった出力信号Hold_Cをラッチ回路DU[7]に出力するAND回路AND2を有する。カウント部14は、遅延部15からラッチ回路D_7を介して入力される出力信号CK7に基づいてカウントを行うカウンタ回路CNTを有する。
【０００５】
ラッチ回路D_0〜D_6は、出力信号Hold_LがHigh状態（論理値「1」）のときにイネーブル（有効）状態となり、遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6を出力する。また、ラッチ回路D_0〜D_6は、出力信号Hold_LがLow状態（論理値「0」）のときにディスエーブル（無効）状態となり、遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6に応じた論理状態をラッチする。
【０００６】
ラッチ回路D_7は、出力信号Hold_CがHigh状態のときにイネーブル（有効）状態となり、遅延ユニットDU[7]の出力信号CK7を出力する。また、ラッチ回路D_7は、出力信号Hold_CがL状態のときにディスエーブル（無効）状態となり、遅延ユニットDU[7]の出力信号CK7に応じた論理状態をラッチする。
【０００７】
なお、カウント部14のカウント結果の論理状態をラッチするカウントラッチ回路は示していないが、ラッチ機能を有するカウンタ回路を用いることにより、カウント部14がカウントラッチ回路を兼ねている。
【０００８】
次に、従来例の動作について説明する。図15は、従来例に係るAD変換回路の動作を示している。
【０００９】
図15では、上から順に、ランプ波Ramp、アナログ信号Signal、スタートパルスStart_P、遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7、比較部11の出力信号CO、反転遅延回路DLYの出力信号xCO_D、AND回路AND1の出力信号Hold_L、制御信号Enable1、AND回路AND2の出力信号Hold_C、ラッチ回路D_0〜D_7から出力される信号（Q0〜Q7）の波形が示されている。図15の垂直方向が信号電圧を示し、水平方向が時間を示している。
【００１０】
はじめに、比較部11での比較開始に係るタイミング（第1のタイミング）で、スタートパルスStart_Pとして遅延部15の遅延時間（8個の遅延ユニットDU[0]〜DU[7]の遅延時間の合計）に略一致する周期のクロックが遅延部15に入力される。これにより遅延部15が動作を開始する。遅延部15を構成する遅延ユニットDU[0]は、スタートパルスStart_Pを遅延させて出力信号CK0として出力し、遅延部15を構成する遅延ユニットDU[1]〜DU[7]はそれぞれ前段の遅延ユニットの出力信号を遅延させて出力信号CK1〜CK7として出力する。遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7はラッチ部13のラッチ回路D_0〜D_7に入力される。このとき、比較部11の出力信号COがLow状態であり、反転遅延回路DLYの出力信号xCO_DがHigh状態であるため、信号生成部12のAND回路AND1の出力信号Hold_LがLow状態となってラッチ回路D_0〜D_6はディスエーブル状態であり、動作を停止している。
【００１１】
一方、反転遅延回路DLYの出力信号xCO_DがHigh状態であり、制御信号Enable1がHigh状態であるため、ラッチ部13のAND回路AND2の出力信号Hold_CがHigh状態となることにより、ラッチ回路D_7はイネーブル状態となり、ラッチ回路D_7は、入力された遅延ユニットDU[7]の出力信号CK7をそのままカウント部14に出力する。
【００１２】
カウント部14は、ラッチ部13のラッチ回路D_7から出力される遅延ユニットDU[7]の出力信号CK7に基づいてカウント動作を行う。このカウント動作では、出力信号CK7の立ち上りまたは立ち下りでカウント値が増加または減少する。
【００１３】
アナログ信号Signalとランプ波Rampの信号電圧が略一致したタイミング（第2のタイミング）で比較部11の出力信号COが反転し、信号生成部12のAND回路AND1の出力信号Hold_LがHigh状態となる。これによりラッチ回路D_0〜D_6がイネーブル状態となる。第2のタイミングから、信号生成部12の反転遅延回路DLYの遅延時間に一致する時間が経過した後（第3のタイミング）、信号生成部12の反転遅延回路DLYの出力信号xCO_Dが反転し、信号生成部12のAND回路AND1の出力信号Hold_LがLow状態となる。これにより、ラッチ回路D_0〜D_6がディスエーブル状態となる。このとき、遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6に応じた論理状態がラッチ回路D_0〜D_6にラッチされる。また、第3のタイミングでラッチ部13のAND回路AND2の出力信号Hold_CがLow状態となるため、ラッチ回路D_7がディスエーブル状態となり、遅延ユニットDU[7]の出力信号CK7に応じた論理状態がラッチ回路D_7にラッチされる。図15の場合には、ラッチ回路D_0〜D_7にラッチされた信号の論理状態は（11100001）2＝（D_7＝1、D_6＝1、D_5＝1、D_4＝0、D_3＝0、D_2＝0、D_1＝0、D_0＝1）となる（『0』はLow状態に対応し、『1』はHigh状態に対応する）。なお、本明細書において、（*）2（ただし、*は0と1からなる数列）は、2進数であることを示す。
【００１４】
カウント部14は、ラッチ回路D_7が動作を停止することでカウント値をラッチする。ラッチ部13がラッチしている論理状態と、カウント部14がラッチしているカウント値とにより、アナログ信号Signalに対応したデジタルデータが得られる。
【００１５】
上記の従来例に係るAD変換回路によれば、第2のタイミングから第3のタイミングまでの期間のみ、ラッチ回路D_0〜D_6が動作するため、ラッチ部での消費電流を低減し、AD変換回路の消費電流を低減することができる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開2012-039386号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記の従来のAD変換回路には以下に示す課題がある。上記の従来のAD変換回路を固体撮像装置の画素の1列または複数列ごとに配置した場合、AD変換回路の電源電圧は、AD変換回路の端の列から供給されるため、端の列から中央の列に近くなるほど、AD変換回路に流れる電流と電源電圧を供給している配線の抵抗とにより電圧降下が発生して電源電圧が低下してしまう。また、同様の理由によって、AD変換回路のグラウンド電圧は、AD変換回路の端の列から中央の列に近くなるほど0Vよりも上昇してしまう。
【００１８】
その結果、多くの列のラッチ部13が同時に遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7をラッチする場合には、AD変換回路の中央列付近では電源電圧とグラウンド電圧の電位差が小さくなる。図15に示すように、ラッチ回路D_0〜D_6は、第2のタイミングでイネーブル状態になった後、信号生成部12の反転遅延回路DLYの遅延時間に応じた第3のタイミングで遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6をラッチするが、電源電圧とグラウンド電圧の電位差が小さくなる場合には、ラッチ回路D_0〜D_6は、信号生成部12の反転遅延回路DLYの遅延時間内にイネーブル状態にならない。このため、ラッチ回路D_0〜D_6が遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6を正確にラッチできずAD変換結果に誤差が生じる可能性がある。
【００１９】
以下では、図16〜図18を用いて、AD変換精度が低下する場合を説明する。図16は、ラッチ部13が有するラッチ回路D_0〜D_7の構成の一例を示している。図16に示すように、ラッチ回路D_0〜D_7は、NAND回路NAND1、反転回路NOT1，NOT2、およびスイッチ回路SWで構成されている。スイッチ回路SWは、さらにスイッチ回路L_SW1，L_SW2で構成されている。
【００２０】
NAND回路NAND1の一方の入力端子（第1の入力端子）は、入力端子Dに接続されている。NAND回路NAND1の他方の入力端子は、入力端子SET（第2の入力端子）に接続されている。スイッチ回路L_SW1の一端は、NAND回路NAND1の出力端子に接続されている。スイッチ回路L_SW1の他端は、反転回路NOT1の入力端子およびスイッチ回路L_SW2の一端に接続されている。反転回路NOT2の入力端子は、反転回路NOT1の出力端子に接続されている。スイッチ回路L_SW2の他端は、反転回路NOT2の出力端子および出力端子Qに接続されている。
【００２１】
ラッチ回路D_0〜D_7の入力端子SETの入力信号がLow状態のときには、入力端子Dの入力信号の論理状態に関わらず、NAND回路NAND1の出力信号がHigh状態になるので、ラッチ回路D_0〜D_7はディスエーブル状態となる。また、ラッチ回路D_0〜D_7の入力端子SETの入力信号がHigh状態のときには、NAND回路NAND1は入力端子Dの入力信号の論理状態を反転して出力するので、ラッチ回路D_0〜D_7はイネーブル状態となる。
【００２２】
スイッチ回路L_SW1，L_SW2の制御端子CK´は、入力端子CKに接続されており、スイッチ回路L_SW1，L_SW2は、入力端子CKの入力信号によって制御される。スイッチ回路L_SW1は、入力端子CKの入力信号がHigh状態のときONとなり、入力端子CKの入力信号がLow状態のときOFFとなる。スイッチ回路L_SW2は、入力端子CKの入力信号がLow状態のときONとなり、入力端子CKの入力信号がHigh状態のときOFFとなる。
【００２３】
ラッチ回路D_0〜D_6の入力端子CK，SETには、AND回路AND1の出力信号Hold_Lが入力され、ラッチ回路D_0〜D_6の入力端子Dには、遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6が入力される。一方、ラッチ回路D_7の入力端子CKには、AND回路AND2の出力信号Hold_Cが入力され、ラッチ回路D_7の入力端子SETには、電源電圧が入力される。ラッチ回路D_7の入力端子Dには、遅延ユニットDU[7]の出力信号CK7が入力される。
【００２４】
図17は、ラッチ回路D_0〜D_6に電源電圧の低下やグラウンド電圧の上昇がない理想的な場合のラッチ回路D_0〜D_6の動作を示し、図18は、ラッチ回路D_0〜D_6に電源電圧の低下やグラウンド電圧の上昇がある場合のラッチ回路D_0〜D_6の動作を示している。図17、図18では、上から順に、ラッチ回路D_0〜D_6の入力端子CKの入力信号、入力端子SETの入力信号、入力端子Dの入力信号、NAND回路NAND1の出力信号、出力端子Qの出力信号の波形が示されている。図17、図18の垂直方向が信号電圧を示し、水平方向が時間を示している。VDDは電源電圧を示し、GNDはグラウンド電圧を示している。
【００２５】
ラッチ回路D_0〜D_6の電源電圧およびグラウンド電圧が理想的な状態の場合には、図17に示すように、入力端子CK，SETの入力信号（AND回路AND1の出力信号Hold_L）がLow状態からHigh状態になるタイミングでNAND回路NAND1が入力端子Dの入力信号の論理状態を直ちに反転して出力し、ラッチ回路D_0〜D_6はイネーブル状態となる。そして、入力端子CK，SETの入力信号（AND回路AND1の出力信号Hold_L）がHigh状態からLow状態になるタイミングでラッチ回路D_0〜D_6は入力信号Dを反転した信号（図17ではLow状態）を保持する。
【００２６】
しかし、ラッチ回路D_0〜D_6に電源電圧の低下やグラウンド電圧の上昇がある場合には、図18に示すように、ラッチ回路D_0〜D_6を構成する各回路の動作が遅くなるため、入力端子SETの入力信号（信号生成部12の出力信号Hold_L）がLow状態からHigh状態になるタイミングでNAND回路NAND1が入力端子Dの入力信号の論理状態を直ちに反転して出力できない場合がある。この場合、入力端子CKの入力信号（AND回路AND1の出力信号Hold_L）がHigh状態からLow状態になるタイミングでも、NAND回路NAND1の出力信号がLow状態にならないため、ラッチ回路D_0〜D_6は入力信号Dと同じ信号（図18ではHigh状態）を保持してしまう場合がある。
【００２７】
ラッチ回路D_0〜D_7にラッチされた論理状態のエンコード（2値化）を行う方法の1つとして、ラッチ回路D_0〜D_7にラッチされた信号の論理状態をラッチ回路D_0〜D_7の並びの順番で同一方向に見ていき、信号の論理状態が0から1（または1から0）に切り替わる位置に応じたエンコード値を出力する方法がある。図15に示した動作において、AD変換回路のラッチ回路D_6に上記のような誤動作が発生しない場合、ラッチ回路D_0〜D_7にラッチされた信号の論理状態は、前述したように（11100001）2＝（D_7＝1、D_6＝1、D_5＝1、D_4＝0、D_3＝0、D_2＝0、D_1＝0、D_0＝1）となる（『0』はLow状態に対応し、『1』はHigh状態に対応する）。この場合、ラッチ回路D_0〜D_7にラッチされた信号の論理状態が0から1に切り替わる位置は1箇所だけであり、正しくエンコードが行われる。
【００２８】
一方、図15に示した動作において、AD変換回路のラッチ回路D_6に上記のような誤動作が発生した場合、ラッチ回路D_0〜D_7にラッチされた信号の論理状態は（10100001）2＝（D_7＝1、D_6＝0、D_5＝1、D_4＝0、D_3＝0、D_2＝0、D_1＝0、D_0＝1）となる（『0』はLow状態に対応し、『1』はHigh状態に対応する）。この場合に、上記の方法を使用してエンコードを行うと、ラッチ回路D_0〜D_7にラッチされた信号の論理状態が0から1に切り替わる位置が2箇所ある。このように、ラッチ回路D_0〜D_7にラッチされた信号の論理状態が0から1に切り替わる位置が2箇所あると、ミスエンコードの原因となり、1LSB以上の誤差が生じる可能性がある。
【００２９】
本発明は、上述した課題に鑑みてなされたものであって、AD変換精度の低下を抑制することができるAD変換回路および固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明は、上記の課題を解決するためになされたもので、アナログ信号と、時間の経過とともに増加または減少する参照信号とが入力され、前記アナログ信号と前記参照信号を比較し、前記アナログ信号と前記参照信号が所定の関係になる第1のタイミングに第1の比較信号を出力する比較部と、前記第1のタイミングから所定の時間だけ経過した第2のタイミングに論理状態が変化する第2の比較信号を出力し、前記第1の比較信号と前記第2の比較信号の論理演算を行った結果に基づいて、前記第1のタイミングおよび前記第2のタイミングで論理状態が変化する第3の比較信号を出力する信号生成部と、互いに位相が異なる第1のクロック信号から第n（nは2以上の自然数）のクロック信号までのn個のクロック信号を出力するクロック生成部と、前記第1のクロック信号から前記第nのクロック信号までのn個のクロック信号の対応する1つが入力される第1の入力端子、前記第2の比較信号または前記第3の比較信号に基づき、ラッチユニットの有効状態に対応する第1の論理状態およびラッチユニットの無効状態に対応する第2の論理状態となる制御信号が入力される第2の入力端子、および出力端子を各々有する第1のラッチユニットから第nのラッチユニットまでのn個のラッチユニットを有するラッチ部と、第（n−ｋ+1）（kは1以上かつn−1以下の自然数）のラッチユニットから第nのラッチユニットまでのk個のラッチユニットの1つの前記出力端子からの信号に基づき計数を行うカウント部と、前記第1のラッチユニットから第（n−ｋ）のラッチユニットまでの（n−ｋ）個のラッチユニットの前記出力端子からの信号の少なくとも1つに基づいて、前記ラッチ部にラッチされた前記クロック信号の論理状態を判定し、判定信号を出力する判定部と、前記判定信号に基づいて、前記所定の時間の長さを制御する時間制御部と、を有し、前記第1のラッチユニットから前記第（n−ｋ）のラッチユニットまでの（n−ｋ）個のラッチユニットに入力される前記制御信号は、前記比較部での比較開始に係るタイミングから、前記第3の比較信号に基づく前記第1のタイミングまで前記第2の論理状態であり、かつ、前記第1のタイミングから、前記第3の比較信号に基づく前記第2のタイミングまで前記第1の論理状態であり、第（n−ｋ+1）のラッチユニットから前記第nのラッチユニットまでのk個のラッチユニットに入力される制御信号は、前記比較部での比較開始に係るタイミングから、前記第2の比較信号に基づく前記第2のタイミングまで前記第1の論理状態であり、前記第1のラッチユニットから前記第nのラッチユニットまでのn個のラッチユニットは前記第2のタイミングで前記n個のクロック信号の論理状態をラッチすることを特徴とするAD変換回路である。
【００３１】
また、本発明は、入射光量に応じて画素信号を出力する複数の画素が行列状に配置された撮像部と、前記撮像部の1列又は複数列ごとに配置され、前記アナログ信号は前記画素信号に応じた信号である前記AD変換回路と、を有し、前記時間制御部は、前記判定信号に基づいて、全列の前記所定の時間の長さを制御すること特徴とする固体撮像装置である。
【００３２】
また、本発明は、入射光量に応じて画素信号を出力する複数の画素が行列状に配置された撮像部と、前記撮像部の1列又は複数列ごとに配置され、前記アナログ信号は前記画素信号に応じた信号である前記AD変換回路と、を有し、前記時間制御部は、前記判定信号に基づいて、前記判定信号が出力された列を含む複数の列のAD変換回路の前記所定の時間の長さを制御することを特徴とする固体撮像装置である。
【００３３】
また、本発明は、入射光量に応じて画素信号を出力する複数の画素が行列状に配置された撮像部と、前記撮像部の1列又は複数列ごとに配置され、前記アナログ信号は前記画素信号に応じた信号である前記AD変換回路と、を有し、前記時間制御部は、前記判定信号に基づいて、前記判定信号が出力された列の前記AD変換回路の前記所定の時間の長さを制御すること特徴とする固体撮像装置である。
【発明の効果】
【００３４】
本発明によれば、ラッチ部にラッチされたクロック信号の論理状態を判定した結果に基づいて、第1のラッチユニットから第（n−ｋ）のラッチユニットまでの（n−ｋ）個のラッチユニットに入力される制御信号が、ラッチユニットの有効状態に対応する第1の論理状態となる第1のタイミングから、n個のラッチユニットがn個のクロック信号の論理状態をラッチする第2のタイミングまでの所定の時間の長さが変更される。これによって、第1のラッチユニットから第（n−ｋ）のラッチユニットまでの（n−ｋ）個のラッチユニットを第2のタイミングまでに有効状態に遷移させることが可能となるので、AD変換精度の低下を抑制することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第1の実施形態に係るAD変換回路の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係るAD変換回路が有する遅延部の構成を示すブロック図である。
【図３】本発明の第1の実施形態に係るAD変換回路が有する判定回路の構成を示すブロック図である。
【図４】本発明の第1の実施形態に係るAD変換回路の動作を示すタイミングチャートである。
【図５】本発明の第1の実施形態に係るAD変換回路の動作を示すタイミングチャートである。
【図６】本発明の第2の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図７】本発明の第2の実施形態に係る固体撮像装置が有する判定部の構成を示すブロック図である。
【図８】本発明の第2の実施形態に係る固体撮像装置のAD変換動作を示すタイミングチャートである。
【図９】本発明の第2の実施形態に係る固体撮像装置のAD変換動作を示すタイミングチャートである。
【図１０】本発明の第2の実施形態に係る固体撮像装置のAD変換動作を示すタイミングチャートである。
【図１１】本発明の第2の実施形態に係る固体撮像装置のAD変換動作を示すタイミングチャートである。
【図１２】本発明の第3の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図１３】本発明の第4の実施形態に係る固体撮像装置の構成を示すブロック図である。
【図１４】従来のAD変換回路の構成を示す回路図である。
【図１５】従来のAD変換回路の動作を示すタイミングチャートである。
【図１６】ラッチ回路の構成を示す回路図である。
【図１７】ラッチ回路の動作を示すタイミングチャートである。
【図１８】ラッチ回路の動作を示すタイミングチャートである。
【図１９】ラッチ回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３６】
以下、図面を参照し、本発明の実施形態を説明する。
【００３７】
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係るAD変換回路の構成の一例を示している。以下、本例の構成について説明する。図1に示すAD変換回路は、比較部11、信号生成部12、ラッチ部101、判定部102、カウント部14、遅延部15（クロック生成部）、および遅延制御部103（時間制御部）で構成されている。
【００３８】
遅延部15（クロック生成部）は、入力信号を遅延させて出力する複数の遅延ユニットDU[0]〜DU[7]を有する。遅延ユニットDU[0]〜DU[7]は、遅延ユニットDU[0]、遅延ユニットDU[1]、遅延ユニットDU[2]、・・・、遅延ユニットDU[7]の順に直列に接続されており、先頭の遅延ユニットDU[0]にスタートパルスStart_Pが入力される。遅延ユニットDU[0]は、入力されたスタートパルスStart_Pを遅延させて出力し、遅延ユニットDU[1]〜DU[7]はそれぞれ前段の遅延ユニットの出力信号を遅延させて出力する。この構成により、遅延ユニットDU[0]〜DU[7]は、互いに位相が異なるクロック信号である出力信号CK0〜CK7を出力する。
【００３９】
遅延部15として、図1に示す構成の代わりに、複数の遅延ユニットDU[0]〜DU[7]をリング状に接続することで実現される円環遅延回路を用いても構わない。図2は遅延部を円環遅延回路として構成した例を示している。図2に示す遅延部15aでは、遅延ユニットDU[7]の出力信号が遅延ユニットDU[0]に入力される。遅延部15aは、スタートパルスStart_Pの論理状態がLow状態からHigh状態に変化することで動作を開始する。
【００４０】
比較部11は、検出の対象となるアナログ信号Signalと、時間の経過と共に増加あるいは減少するランプ波Rampとが入力され、アナログ信号Signalとランプ波Rampの信号電圧を比較した結果を示す出力信号CO（第1の比較信号）を出力する電圧比較器COMPで構成されている。これにより、アナログ信号Signalの振幅に応じたタイムインターバルが生成されることになる。
【００４１】
信号生成部12は、ラッチ部101およびカウント部14の動作を制御する制御信号を生成する。信号生成部12は、出力信号COを反転および遅延させる反転遅延回路DLYと、出力信号COと反転遅延回路DLYの出力信号xCO_D（第2の比較信号）の論理積（AND）をとった出力信号Hold_L（第3の比較信号）を出力するAND回路AND1とを有する。また、反転遅延回路DLYには、遅延制御部103からの制御信号DLY_SELが入力され、制御信号DLY_SELの論理状態に応じて反転遅延回路DLYの遅延時間が変更される。具体的には、遅延制御部103の制御信号DLY_SELがLow状態の場合には反転遅延回路DLYの遅延時間はtDLY1となり、遅延制御部103の制御信号DLY_SELがHigh状態の場合には反転遅延回路DLYの遅延時間はtDLY2となる（tDLY1 ＜ tDLY2）。この構成により、信号生成部12は、スタートパルスStart_Pが入力された後の第1のタイミングでラッチ部101のラッチ回路D_0〜D_6をイネーブル（有効）状態にし、第1のタイミングから所定の時間だけ経過した第2のタイミングでラッチ回路D_0〜D_7およびカウント部14にラッチを実行させるための制御信号を生成する。
【００４２】
ラッチ部101は、ラッチ回路D_0〜D_7（ラッチユニット）、AND回路AND2、およびスイッチ回路SW_0〜SW_7で構成されている。ラッチ回路D_0〜D_7は、遅延部15の各遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7の論理状態をラッチする。AND回路AND2は、信号生成部12の反転遅延回路DLYの出力信号xCO_Dと制御信号Enable1との論理積（AND）をとった出力信号Hold_Cをラッチ回路DU[7]に出力する。スイッチ回路SW_0〜SW_7は、ラッチ回路D_0〜D_7にラッチされた信号を順次転送する。スイッチ回路SW_0〜SW_7の状態は、制御信号SW0〜SW7によって制御される。カウント部14は、遅延部15からラッチ回路D_7を介して入力される出力信号CK7に基づいてカウントを行うカウンタ回路CNTを有する。
【００４３】
判定部102は、ラッチ回路D_0〜D_7にラッチされた信号の論理状態を判定することにより、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているか否かを判定し、判定結果を示す信号（判定信号）を遅延制御部103に出力する。遅延制御部103は、判定部102からの信号に基づいて、反転遅延回路DLYの遅延時間を制御する制御信号DLY_SELを生成し、反転遅延回路DLYに出力する。
【００４４】
ラッチ部101を構成するラッチ回路D_0〜D_7の構成は、図16に示した構成と同じであるので、ラッチ回路D_0〜D_7の構成についての詳細な説明を省略する。本実施形態のラッチ回路D_0〜D_6の入力端子CK，SETには、AND回路AND1の出力信号Hold_Lが入力される。また、ラッチ回路D_0〜D_6の入力端子Dには、遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6が入力される。ラッチ回路D_0〜D_6は、AND回路AND1の出力信号Hold_LがHigh状態（論理値「1」：第1の論理状態）のときにイネーブル（有効）状態となり、遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6を出力する。また、ラッチ回路D_0〜D_6は、AND回路AND1の出力信号Hold_LがLow状態（論理値「0」：第2の論理状態）のときにディスエーブル（無効）状態となり、遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6に応じた論理状態をラッチする。
【００４５】
一方、本実施形態のラッチ回路D_7の入力端子CKには、AND回路AND2の出力信号Hold_Cが入力され、ラッチ回路D_7の入力端子SETには制御信号Enable2が入力される。また、ラッチ回路D_7の入力端子Dには、遅延ユニットDU[7]の出力信号CK7が入力される。ラッチ回路D_7は、制御信号Enable2がHigh状態（第1の論理状態）の場合にイネーブル状態となり、イネーブル状態においてAND回路AND2の出力信号Hold_CがHigh状態の場合に遅延ユニットDU[7]の出力信号CK7を出力する。ラッチ回路D_7は、AND回路AND2の出力信号Hold_CがHigh状態からLow状態に遷移すると、そのときの遅延ユニットDU[7]の出力信号CK7に応じた論理状態をラッチする。ラッチ回路D_7は、制御信号Enable2がHigh状態からLow状態に遷移するとディスエーブル状態となる。
【００４６】
ラッチ回路D_0〜D_6の動作は、図17および図18に示した通りであるので、ラッチ回路D_0〜D_6の動作についての説明を省略する。図19は、ラッチ回路D_7の動作を示している。図19では、上から順に、ラッチ回路D_7の入力端子CKの入力信号、入力端子SETの入力信号、入力端子Dの入力信号、NAND回路NAND1の出力信号、出力端子Qの出力信号の波形が示されている。図19の垂直方向が信号電圧を示し、水平方向が時間を示している。VDDは電源電圧を示し、GNDはグラウンド電圧を示している。
【００４７】
図19に示すように、入力端子SETの入力信号（制御信号Enable2）がHigh状態である間、ラッチ回路D_7はイネーブル状態である。入力端子CKの入力信号（AND回路AND2の出力信号Hold_C）がHigh状態からLow状態になるタイミングでラッチ回路D_7は入力信号Dを反転した信号（図19ではLow状態）を保持する。
【００４８】
図3は、判定部102が有する判定回路102aの構成の一例を示している。判定回路102aは、エッジ検出回路EDG1とラッチ回路DFF_0で構成されている。エッジ検出回路EDG1の入力端子は入力端子INに接続されている。エッジ検出回路EDG1は、入力端子INの入力信号のLow状態からHigh状態への切り替わり（または、High状態からLow状態への切り替わり）を検出し、検出結果をラッチ回路DFF_0に出力する。
【００４９】
ラッチ回路DFF_0の入力端子RSは入力端子RSTに接続されている。入力端子RSTには制御信号Sig_RST（図1）が入力される。入力端子RSTの入力信号がLow状態のときには、ラッチ回路DFF_0の入力端子Dの入力信号の論理状態に関わらず、ラッチ回路DFF_0の出力端子Q0の出力信号がLow状態、出力端子XQ0の出力信号がHigh状態になるので、ラッチ回路DFF_0はディスエーブル状態となる。入力端子RSTの入力信号がHigh状態のときには、ラッチ回路DFF_0の入力端子CK，Dの入力信号の論理状態に応じて、出力端子Q0の出力信号がLow状態もしくはHigh状態、出力端子XQ0の出力信号がHigh状態もしくはLow状態になるので、ラッチ回路DFF_0はイネーブル状態となる。
【００５０】
ラッチ回路DFF_0は、入力端子CKの入力信号がLow状態からHigh状態になったときに、入力端子Dの入力信号の論理状態と同じ論理状態の信号を出力端子Q0から出力し、入力端子Dの入力信号の論理状態を反転した論理状態の信号を出力端子XQ0から出力する。ラッチ回路DFF_0の出力端子XQ0は、遅延制御部103に出力信号Joutを出力する出力端子J_OUTに接続されている。詳細は後述するが、判定部102は、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできている場合にはLow状態の出力信号Joutを出力し、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできていない場合にはHigh状態の出力信号Joutを出力する。
【００５１】
本図では、カウント部14のカウント結果の論理状態をラッチするカウントラッチ回路を明示していないが、ラッチ機能を有するカウンタ回路を用いることにより、カウンタ回路がカウントラッチ回路を兼ねている。尚、本構成はあくまで一例であり、これに限らない。
【００５２】
次に、本実施形態の動作について説明する。図4、図5は、本実施形態に係るAD変換回路の動作を示している。図4、図5では、上から順に、ランプ波Ramp、アナログ信号Signal、スタートパルスStart_P、遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7、スイッチ回路SW_0〜SW_7を制御する制御信号SW0〜SW7、比較部11の出力信号CO、反転遅延回路DLYの出力信号xCO_D、AND回路AND1の出力信号Hold_L、制御信号Enable1，Enable2、AND回路AND2の出力信号Hold_C、ラッチ回路DFF_0の出力端子Q0，XQ0の出力信号、判定部102の出力信号Jout、遅延制御部103の制御信号DLY_SELの波形が示されている。図4、図5の垂直方向が信号電圧を示し、水平方向が時間を示している。
【００５３】
はじめに、ラッチ回路D_0〜D_7に電源電圧の低下やグラウンド電圧の上昇が無い場合の動作について、図4を用いて説明する。
【００５４】
比較部11での比較開始に係るタイミングで、スタートパルスStart_Pとして、遅延部15の遅延時間（8個の遅延ユニットDU[0]〜DU[7]の遅延時間の合計）に略一致する周期のクロックが遅延部15に入力される。これにより遅延部15が動作を開始する。遅延部15を構成する遅延ユニットDU[0]は、スタートパルスStart_Pを遅延させて出力信号CK0として出力し、遅延部15を構成する遅延ユニットDU[1]〜DU[7]はそれぞれの前段の遅延ユニットの出力を遅延させて出力信号CK1〜CK7として出力する。遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7はラッチ部101のラッチ回路D_0〜D_7に入力される。このとき、比較部11の出力信号COがLow状態であり、反転遅延回路DLYの出力信号xCO_DがHigh状態、信号生成部12のAND回路AND1の出力信号HOLD_LがLow状態であるため、信号生成部12のAND回路AND1の出力信号Hold_LがLow状態となってラッチ回路D_0〜D_6はディスエーブル状態であり、動作を停止している。
【００５５】
一方、反転遅延回路DLYの出力信号xCO_DがHigh状態、制御信号Enable1がHigh状態であるため、ラッチ部101のAND回路AND2の出力信号Hold_CがHigh状態となる。また、制御信号Enable2がHigh状態であるため、ラッチ回路D_7はイネーブル状態であり、遅延ユニットDU[7]の出力信号CK7をそのままカウント部14に出力する。
【００５６】
カウント部14は、ラッチ部101のラッチ回路D_7から出力される遅延ユニットDU[7]の出力信号CK7に基づいてカウント動作を行う。このカウント動作では、出力信号CK7の立ち上りまたは立ち下りでカウント値が増加または減少する。
【００５７】
スタートパルスStart_Pが遅延部15に入力され、遅延部15が動作を開始した後、ランプ波Rampに応じた信号電圧がアナログ信号Signalに応じた信号電圧よりも大きい間、比較部11の出力信号COはLow状態である。ランプ波Rampに応じた信号電圧がアナログ信号Signalに応じた信号電圧以下になると、比較部11の出力信号COがHigh状態となる（第1のタイミング）。比較部11の比較処理の開始に係る時点から、比較部11の出力信号COがHighとなるまでの期間が、検出の対象となるタイムインターバルである。この期間内にスタートパルスStart_Pが、遅延部15を構成する遅延ユニットDU[0]〜DU[7]を通過する数は、アナログ信号Signalのレベルに応じた数になる。
【００５８】
検出の対象となるタイムインターバルが経過した後、比較部11の出力信号COが反転することにより、信号生成部12のAND回路AND1の出力信号Hold_LがHigh状態となる。これにより、ラッチ回路D_0〜D_6がイネーブル状態となる。第1のタイミングから、信号生成部12の反転遅延回路DLYの遅延時間tDLY1に一致する時間が経過した後（第2のタイミング）、信号生成部12の反転遅延回路DLYの出力信号xCO_Dが反転し、信号生成部12のAND回路AND1の出力信号Hold_LがLow状態となる。これにより、ラッチ回路D_0〜D_6がディスエーブル状態となる。このとき、遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6に応じた論理状態がラッチ回路D_0〜D_6にラッチされる。また、第2のタイミングでラッチ部101のAND回路AND2の出力信号Hold_CがLow状態となるため、ラッチ回路D_7がディスエーブル状態となり、遅延ユニットDU[7]の出力信号CK7に応じた論理状態がラッチ回路D_7にラッチされる。このとき、ラッチ回路D_0〜D_6に電源電圧の電源降下やグラウンド電圧の上昇がないため、ラッチ回路D_0〜D_6は反転遅延回路DLYの遅延時間tDLY1の間で動作し、入力信号を正確にラッチしたとする。ラッチ回路D_0〜D_7のラッチ結果は（11100001）2 ＝（D_7＝1、D_6＝1、D_5＝1、D_4＝0、D_3＝0、D_2＝0、D_1＝0、D_0＝1）である（『0』はLow状態に対応し、『1』はHigh状態に対応する）。
【００５９】
カウント部14は、ラッチ回路D_7が出力信号CK7をラッチすることでカウント値をラッチする。その後、制御信号Enable2がHigh状態からLow状態になる。これにより、ラッチ回路D_7がディスエーブル状態となる。
【００６０】
続いて、制御信号SW7〜SW0が順次Low状態からHigh状態になることによってスイッチ回路SW_7〜SW_0が順次ON状態になり、ラッチ回路D_7〜D_0にラッチされた信号が後段の回路に順次読み出される。ラッチ回路D_7〜D_0から読み出された信号は、例えば後段の演算部（不図示）に入力されて2進化の処理が行われる。ラッチ部101がラッチしている信号の論理状態を2進化処理した結果と、カウント部14がラッチしているカウント値とにより、タイムインターバルに対応したAD変換結果のデータが得られる。
【００６１】
また、スイッチ回路SW_7〜SW_0が順次ON状態になることによって、判定部102の入力端子INがラッチ回路D_7〜D_0に順次接続され、ラッチ回路D_7〜D_0にラッチされた信号が判定部102に順次入力される。なお、判定部102の入力端子RSTに入力される制御信号Sig_RSTはHigh状態である。
【００６２】
判定部102のエッジ検出回路EDG1は、入力端子INの入力信号がラッチ回路D_1の出力信号からラッチ回路D_0の出力信号に切り替わる間に、入力信号がLow状態（論理値「0」）からHigh状態（論理値「1」）に切り替わる立上りエッジを検出する。判定部102のエッジ検出回路EDG1が立上りエッジを検出すると、ラッチ回路DFF_0の出力端子Q0の出力信号がLow状態からHigh状態、ラッチ回路DFF_0の出力端子XQ0の出力信号がHigh状態からLow状態になり、遅延制御部103にLow状態の出力信号Joutが出力される。判定部102の出力信号JoutがLow状態の場合には、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているので、遅延制御部103の制御信号DLY_SELはLow状態であり、反転遅延回路DLYの遅延時間はtDLY1となる。
【００６３】
次に、ラッチ回路D_0〜D_7に電源電圧の低下やグラウンド電圧の上昇が生じた場合の動作について、図5を用いて説明する。なお、本動作において、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7をラッチするまでの動作は、上述した動作と同一であるので説明を省略する。
【００６４】
信号生成部12の出力信号Hold_LがLow状態からHigh状態になった第1のタイミングでラッチ回路D_0〜D_6がイネーブル状態になってから、反転遅延回路DLYの遅延時間tDLY1に一致する時間が経過した第2のタイミングで、信号生成部12の反転遅延回路DLYの出力信号xCO_Dが反転してLow状態となり、信号生成部12のAND回路AND1の出力信号Hold_Lおよびラッチ部101のAND回路AND2の出力信号Hold_CがLow状態となる。これにより、遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7に応じた論理状態がラッチ回路D_0〜D_7にラッチされる。このとき、前述したようにラッチ回路D_0〜D_7に電源電圧の低下やグラウンド電圧の上昇が発生してラッチ回路D_0〜D_7の動作が遅くなり、ラッチ回路D_0〜D_7が間違った論理状態をラッチしたとする。具体な例としては、ラッチ回路D_6 が反転遅延回路DLYの遅延時間tDLY1内に動作せず、正確には論理状態”1”をラッチするはずが論理状態”0”をラッチし、ラッチ回路D_0〜D_7にラッチされた信号の論理状態が（10100001）2 ＝（D_7＝1、D_6＝0、D_5＝1、D_4＝0、D_3＝0、D_2＝0、D_1＝0、D_0＝1）になったとする（『0』はLow状態に対応し、『1』はHigh状態に対応する）。
【００６５】
カウント部14は、ラッチ回路D_7が出力信号CK7をラッチすることでカウント値をラッチする。続いて、スイッチ回路SW_7〜SW_0が順次ON状態になることによって、判定部102の入力端子INがラッチ回路D_7〜D_0に順次接続され、ラッチ回路D_7〜D_0にラッチされた信号が判定部102に順次入力される。なお、判定部102の入力端子RSTに入力される制御信号Sig_RSTはHigh状態である。
【００６６】
判定部102のエッジ検出回路EDG1は、入力端子INの入力信号がラッチ回路D_6の出力信号からラッチ回路D_5の出力信号に切り替わる間と、ラッチ回路D_1の出力信号からラッチ回路D_0の出力信号に切り替わる間との2回、入力信号がLow状態（論理値「0」）からHigh状態（論理値「1」）に切り替わる立上りエッジを検出する。判定部102のエッジ検出回路EDG1がラッチ回路D_6の出力信号とラッチ回路D_5の出力信号との間に立上りエッジを検出すると、ラッチ回路DFF_0の出力端子Q0の出力信号がLow状態からHigh状態、ラッチ回路DFF_0の出力端子XQ0の出力信号がHigh状態からLow状態になる。  
【００６７】
続いて、判定部102のエッジ検出回路EDG1がラッチ回路D_1の出力信号とラッチ回路D_0の出力信号との間に立上りエッジを検出すると、ラッチ回路DFF_0の出力端子Q0の出力信号がHigh状態からLow状態、ラッチ回路DFF_0の出力端子XQ0の出力信号がLow状態からHigh状態になり、遅延制御部103にHigh状態の出力信号Joutが出力される。
【００６８】
判定部102の出力信号JoutがHigh状態の場合には、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできていないので、遅延制御部103の制御信号DLY_SELはHigh状態になり、反転遅延回路DLYの遅延時間はtDLY2となる。これにより、以降のAD変換動作では、信号生成部12の制御信号Hold_LがHigh状態になりラッチ回路D_0〜D_6がイネーブル状態になってから信号生成部12の反転遅延回路DLYの出力信号xCO_DがLow状態になりラッチ回路D_0〜D_6が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7をラッチするまでの期間（反転遅延回路DLYの遅延時間）が長くなるので、ラッチ回路D_0〜D_7の電源電圧の降下やグラウンド電圧の上昇が発生してラッチ回路D_0〜D_7の動作が遅くなった場合でも、反転遅延回路DLYの遅延時間内でラッチ回路D_0〜D_6が動作し、遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6を正確にラッチできるようになる。
【００６９】
上述した構成によれば、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているか否かが判定され、正確にラッチできていない場合に、反転遅延回路DLYの遅延時間がより長く設定される。これにより、反転遅延回路DLYの遅延時間内にラッチ回路D_0〜D_7がイネーブル状態になる。このため、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7 を正確にラッチするので、AD変換動作に関する消費電流の増加を最小限に抑えてAD 変換精度の低下を防ぐことができる。
【００７０】
なお、ラッチ回路D_7は、比較部11での比較開始に係るタイミングでイネーブル状態となるように制御され、イネーブル状態への遷移を開始してから遅延ユニットDU[7]の出力信号CK7をラッチするまでの時間が、ラッチ回路D_0〜D_6の場合よりも長い。このため、ラッチ回路D_7が間違った論理状態をラッチする可能性は、ラッチ回路D_0〜D_6が間違った論理状態をラッチする可能性よりも低い。したがって、ラッチ回路D_7がラッチした信号については、判定部102が判定を行わなくてもよい。ラッチ回路D_7が、第1のタイミングよりも前であって、第1のタイミングに近いタイミングでイネーブル状態への遷移を開始するように制御される場合には、ラッチ回路D_7が間違った論理状態をラッチしないように、ラッチ回路D_7がラッチした信号についても、判定部102が判定を行うようにしてもよい。
【００７１】
なお、本実施形態の判定部102の構成は、図3に示す構成としているが、これに限るものではなく、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできたかどうかを判定し、判定結果を遅延制御部103に出力できる構成であればよい。
【００７２】
また、遅延ユニットの数およびラッチ回路の数は2個以上であればよい。ラッチ回路の数をn（n≧2）とし、ラッチ回路D_0，D_1，・・・，D_nが配置されている場合、ラッチ回路D_0〜D_(n-k)（1≦k≦n-1）が上記のラッチ回路D_0〜D_6と同様に第1のタイミングから第2のタイミングまでイネーブル状態となるように制御され、ラッチ回路D_(n-k+1)〜D_nが上記のラッチ回路D_7と同様に少なくとも比較開始タイミングから第2のタイミングまでイネーブル状態となるように制御される。
【００７３】
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図6は、本実施形態に係る固体撮像装置の構成の一例を示している。以下、本実施形態の構成について説明する。図6に示す固体撮像装置2000は、撮像部201、読出電流源部204、アナログ部205、カラム処理部206、演算部222、ランプ部214、遅延部216、垂直選択部218、制御部220、および水平選択部221で構成されている。
【００７４】
撮像部201は、入射光量に応じた信号を生成し出力する単位画素202が複数、行列状に配置されている。垂直選択部218は、撮像部201の各行を選択する。読出電流源部204は、撮像部201からの信号を電圧信号として読み出す。アナログ部205は、サンプルホールド回路などで構成され、撮像部201から読み出された信号にアナログ的な処理を施し出力する。遅延部216は、第1の実施形態で説明した遅延部15に対応しており、円環遅延回路217を有する。ランプ部214は、時間の経過とともに増加または減少する参照信号としてランプ波を生成する。カラム処理部206は、ランプ部214と参照信号線215を介して接続される。水平選択部221は、カラム処理部206で生成されたデータを水平信号線213に読み出す。演算部222は、水平信号線213に接続されている。制御部220は各部を制御し、第1の実施形態の遅延制御部103の機能を含んでいる。
【００７５】
図6では、簡単のため4行×6列の単位画素202から構成される撮像部201の場合について説明しているが、現実には、撮像部201の各行や各列には、数十から数万の単位画素202が配置されることになる。なお、図示を割愛するが、撮像部201を構成する単位画素202は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
【００７６】
このシステム構成において、撮像部201の各単位画素202を駆動制御する周辺の駆動系や信号処理系、即ち垂直選択部218、水平選択部221、カラム処理部206、演算部222、遅延部216、ランプ部214、および制御部220などの周辺回路は、撮像部201と共に、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されていてもよい。
【００７７】
以下では、各部のより詳細な説明を行う。行制御線219の各一端は、垂直選択部218の各行に対応しており、撮像部201は、単位画素202が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線219が配線されている。垂直選択部218は、シフトレジスタあるいはデコーダなどによって構成され、撮像部201の各単位画素202の駆動に際して、行制御線219を介して撮像部201の行アドレスや行走査の制御を行う。また、撮像部201の画素配列に対して列ごとに垂直信号線203が配線されている。
【００７８】
読出電流源部204は、例えばNMOSトランジスタを用いて構成される。ドレイン端子には撮像部201からの垂直信号線203が接続され、制御端子には適宜所望の電圧が印加され、ソース端子はグラウンド電圧GNDに接続される。これにより、単位画素202からの信号が電圧モードとして出力されることになる。なお、電流源としてNMOSトランジスタを用いた場合で説明しているがこれに限る必要はない。
【００７９】
アナログ部205は、詳細な説明は省略するが、垂直信号線203を介して入力された電圧モードの画素信号に対して、撮像部201から出力されるアナログ信号にサンプル＆ホールド等の処理を行う。なお、必要に応じて信号増幅機能を持つPGA(=Programｍable Gain Amplifier)回路などを設けても構わない。
【００８０】
カラム処理部206は、例えば撮像部201の画素列ごと、即ち垂直信号線203ごとに設けられたADC部207を有し、撮像部201の各単位画素202から画素列ごとに垂直信号線203を通して読み出されるアナログの画素信号をデジタルデータに変換する。なお、本実施形態では、撮像部201の画素列に対して1対1の対応関係をもってADC部207を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対してADC部207を１つ配置し、この１つのADC部207を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部206は、後述するランプ部214、遅延部216、および演算部222と共に、撮像部201の選択画素行の単位画素202から読み出されるアナログの画素信号をデジタルの画素データに変換するAD変換回路を構成している。
【００８１】
遅延部216は、対称発振回路であるVCO（=Voltage Controlled Oscillator）で構成された円環遅延回路217を有する。円環遅延回路217は、図2に示したように遅延ユニットDU[0]〜DU[7]を有する。しかし、遅延部216はこれに限らず、対称発振回路と同様に円環遅延回路自体は奇数個の遅延ユニットで構成されるが、その出力は等価的に偶数（特に、2のべき乗）である所謂非対称発振回路を用いても構わない。さらに、円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成され、下位論理状態の出力（端子）が偶数（特に、2のべき乗）となる遅延回路を用いても構わないし、円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成され、遅延ユニットを構成する全差動型反転回路の最終段の出力がそれぞれ初段の入力の逆側に帰還されて構成される、いわゆる、全差動型発振回路を用いても構わない。なお、遅延部216として円環遅延回路が好適であるが、それに限る必要もない。
【００８２】
ランプ部214は、例えば積分回路によって構成され、制御部220による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線215を介して比較部208の入力端子の一方に供給する。なお、ランプ部214としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
【００８３】
水平選択部221は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部206のADC部207の列アドレスや列走査の制御を行う。この水平選択部221による制御に従って、各列のADC部207でAD変換されたデジタルデータが順に水平信号線213に読み出されると同時に、各列の判定部211の出力信号Joutが順に制御部220に出力される。
【００８４】
演算部222は、水平信号線213に出力されたデジタルデータに基づいてバイナリ化等のコード変換を実施し、2進化したデジタルデータを出力する。また、演算部222は、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。さらに、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
【００８５】
制御部220は、ランプ部214、遅延部216、垂直選択部218、水平選択部221、カラム処理部206、演算部222などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG(=Timing Generator：タイミングジェネレータ)の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。制御部220は、第1の実施形態で説明した遅延制御部103としての機能も備えており、カラム処理部206のラッチ制御部209の遅延時間を制御する制御信号DLY_SELをラッチ制御部209に出力する。また、詳細は後述するが、制御部220は、カラム処理部206のラッチ部210の動作を制御する制御信号SW0〜SW7をラッチ部210に出力し、カラム処理部206の判定部211の動作を制御する制御信号Sig_SEL，Sig_RSTを判定部211に出力する。
【００８６】
なお、制御部220は、撮像部201や垂直選択部218および水平選択部221など、他の機能要素とは独立して、別の半導体集積回路として提供されても構わない。その場合、撮像部201や垂直選択部218および水平選択部221などからなる撮像デバイスと制御部220とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理や電源回路なども組み込まれた撮像モジュールとして提供されても構わない。
【００８７】
次に、ADC部207の構成について説明する。ADC部207は各々、撮像部201の各単位画素202から垂直信号線203を通して読み出されるアナログの画素信号を、ランプ部214から与えられる、AD変換するためのランプ波と比較することにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つタイムインターバルを生成する。そして、このタイムインターバルに対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
【００８８】
以下では、ADC部207の構成の詳細について説明する。ADC部207は列ごとに設けられており、図6では6個のADC部207が設けられている。各列のADC部207は同一の構成となっている。ADC部207は、比較部208、ラッチ制御部209、ラッチ部210、判定部211、カラムカウンタ部212、およびメモリ部223で構成されている。
【００８９】
比較部208は、第1の実施形態で説明した比較部11に対応する。比較部208は、撮像部201の単位画素202から垂直信号線203を通して出力されるアナログの画素信号と、ランプ部214から供給されるランプ波との信号電圧を比較することによって、画素信号の大きさを、時間軸方向の情報であるタイムインターバル（パルス幅）に変換する。比較部208の比較出力（出力信号CO）は、例えばランプ電圧が信号電圧よりも大なるときにはLowレベルになり、ランプ電圧が信号電圧以下のときにはHighレベルになる。
【００９０】
ラッチ制御部209は、第1の実施形態で説明した信号生成部12に対応する。ラッチ制御部209は、信号生成部12と同様に遅延回路DLYおよびAND回路AND1を有する。ラッチ制御部209は、比較部208の比較出力に基づいて、ラッチ部210およびカラムカウンタ部212を制御するための制御信号を生成する。
【００９１】
ラッチ部210は、第1の実施形態で説明したラッチ部101に対応する。ラッチ部210は、ラッチ部101と同様にラッチ回路D_0〜D_7およびAND回路AND2を有する。比較部208の出力信号COが反転するタイミング（第1のタイミング）で、ラッチ部210を構成するラッチ回路D_0〜D_6がイネーブル状態となる。第1のタイミングから所定の時間が経過した後（第2のタイミング）、ラッチ部210の各ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7の論理状態をラッチ（保持／記憶）する。ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7の論理状態をラッチすることによって、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。
【００９２】
判定部211は、第1の実施形態で説明した判定部102に対応する。判定部211は、ラッチ部210のラッチ回路D_0〜D_7にラッチされた信号の論理状態を判定することにより、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているか否かを判定し、判定結果を示す信号（判定信号）を制御部220に出力する。
【００９３】
カラムカウンタ部212は、第1の実施形態で説明したカウント部14に対応する。カラムカウンタ部212は、ラッチ部210のラッチ回路D_7の出力信号（遅延ユニットDU[7]の出力信号CK7に対応）に基づいてカウントを行う。ここで、カラムカウンタ部212は、カラムカウンタ部212の論理状態を保持するラッチ機能を合わせ持つカウンタ回路を想定している。カラムカウンタ部212がカウントを行うことによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。メモリ部223は、制御部220による制御に従って、ラッチ部210およびカラムカウンタ部212の論理状態を保持する。
【００９４】
ここで、ラッチ部210にラッチされる遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7の論理状態に応じた下位データ信号は、例えば8ビットのデータである。また、カラムカウンタ部212のカウント値が構成する上位データ信号は、例えば10ビットのデータである。尚、この10ビットは一例であって、10ビット未満のビット数（例えば、8ビット）や10ビットを超えるビット数（例えば、12ビット）などであっても構わない。
【００９５】
図7は、判定部211の構成の一例を示している。判定部211は、エッジ検出回路EDG1、スイッチ回路J_SW1，J_SW2、ラッチ回路DFF_0，DFF_1、OR回路OR1、およびスイッチ回路OUT_SWで構成されている。エッジ検出回路EDG1の入力端子は入力端子INに接続されている。エッジ検出回路EDG1は、入力端子INの入力信号のLow状態からHigh状態への切り替わり（または、High状態からLow状態への切り替わり）を検出し、検出結果をスイッチ回路J_SW1，J_SW2に出力する。
【００９６】
スイッチ回路J_SW1の一端は、エッジ検出回路EDG1の出力端子とスイッチ回路J_SW2の一端に接続されている。スイッチ回路J_SW1の他端は、ラッチ回路DFF_0の入力端子CKに接続されている。ラッチ回路DFF_0の反転出力端子XQ0は、ラッチ回路DFF_0の入力端子DとOR回路OR1の一端に接続されている。
【００９７】
スイッチ回路J_SW2の一端は、エッジ検出回路EDG1の出力端子とスイッチ回路J_SW1の一端に接続されている。スイッチ回路J_SW2の他端は、ラッチ回路DFF_1の入力端子CKに接続されている。ラッチ回路DFF_1の反転出力端子XQ1は、ラッチ回路DFF_1の入力端子DとOR回路OR1の一端に接続されている。
【００９８】
スイッチ回路J_SW1，J_SW2は、入力端子SELの入力信号によって制御される。入力端子SELには制御部220からの制御信号Sig_SELが入力される。スイッチ回路J_SW1は、入力端子SELの入力信号がLow状態のときON状態となり、入力端子SELの入力信号がHigh状態のときOFF状態となる。スイッチ回路J_SW2は、入力端子SELの入力信号がHigh状態のときON状態となり、入力端子SELの入力信号がLow状態のときOFF状態となる。
【００９９】
本実施形態では、リセットレベルのAD変換と、信号レベルのAD変換との2回のAD変換が行われるため、各AD変換に対応した2個のラッチ回路DFF_0，DFF_1が設けられている。
【０１００】
ラッチ回路DFF_0の入力端子RSは、入力端子RSTに接続されている。入力端子RSTには制御部220からの制御信号Sig_RSTが入力される。入力端子RSTの入力信号がLow状態のときには、ラッチ回路DFF_0の入力端子Dの入力信号の論理状態に関わらず、ラッチ回路DFF_0の出力端子Q0の出力信号がLow状態、出力端子XQ0の出力信号がHigh状態になるので、ラッチ回路DFF_0はディスエーブル状態となる。入力端子RSTの入力信号がHigh状態のときには、ラッチ回路DFF_0の入力端子CK，Dの入力信号の論理状態に応じて、出力端子Q0の出力信号がLow状態もしくはHigh状態、出力端子XQ0の出力信号がHigh状態もしくはLow状態になるので、ラッチ回路DFF_0はイネーブル状態となる。ラッチ回路DFF_0は、入力端子CKの入力信号がLow状態からHigh状態になったときに、入力端子Dの入力信号の論理状態と同じ論理状態の信号を出力端子Q0から出力し、入力端子Dの入力信号の論理状態を反転した論理状態の信号を出力端子XQ0から出力する。
【０１０１】
ラッチ回路DFF_1の入力端子RSは、入力端子RSTに接続されており、入力端子RSTの入力信号がLow状態のときには、ラッチ回路DFF_1の入力端子Dの入力信号の論理状態に関わらず、ラッチ回路DFF_1の出力端子Q1の出力信号がLow状態、出力端子XQ1の出力信号がHigh状態になるので、ラッチ回路DFF_1はディスエーブル状態となる。入力端子RSTの入力信号がHigh状態のときには、ラッチ回路DFF_1の入力端子CK，Dの入力信号の論理状態に応じて、出力端子Q1の出力信号がLow状態もしくはHigh状態、出力端子XQ1の出力信号がHigh状態もしくはLow状態になるので、ラッチ回路DFF_1はイネーブル状態となる。ラッチ回路DFF_1は、入力端子CKの入力信号がLow状態からHigh状態になったときに、入力端子Dの入力信号の論理状態と同じ論理状態の信号を出力端子Q1から出力し、入力端子Dの入力信号の論理状態を反転した論理状態の信号を出力端子XQ1から出力する。
【０１０２】
OR回路OR1の出力端子は、スイッチ回路OUT_SWの一端に接続されている。スイッチ回路OUT_SWの他端は、出力端子J_OUTに接続されている。OR回路OR1の出力信号OUT_ORは、スイッチ回路OUT_SWを介して、出力端子J_OUTから出力信号Joutとして出力される。詳細は後述するが、判定部211は、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできている場合にはLow状態の出力信号Joutを出力し、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできていない場合にはHigh状態の出力信号Joutを出力する。スイッチ回路OUT_SWは、水平選択部221からの信号によって制御される。
【０１０３】
次に、本実施形態の動作について説明する。ここでは、単位画素202の具体的な動作については説明を省略するが、周知のように単位画素202ではリセットレベルと信号レベルとが出力される。
【０１０４】
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、単位画素202からの画素信号であるリセットレベルあるいは信号レベルとの信号電圧を比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルに応じた信号の電圧とランプ波の電圧（ランプ電圧）とが一致した時点（第1のタイミング）から所定の時間が経過した後（第2のタイミング）までの期間、遅延ユニットDU[0]〜DU[7]の例えば出力信号CK7（図1に記載のラッチ部101のラッチ回路D_7の出力信号に相当）に基づくカウント値と、一定の位相差を有する多相クロック（出力信号CK0〜CK7、すなわち図1に記載のラッチ部101のラッチ回路D_0〜D_7の出力信号に相当）の論理状態とを用いて計測することで、リセットレベルや信号レベルに対応したデジタルデータを得る。
【０１０５】
ここで、撮像部201の選択行の各単位画素202からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線203を通してADC部207に時系列で入力される。なお、1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。
【０１０６】
図8、図9、図10、図11は、本実施形態に係るAD変換動作を示している。図8、図9、図10、図11では、上から順に、ランプ波Ramp、アナログ信号Signal、スタートパルスStart_P、遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7、スイッチ回路SW_0〜SW_7を制御する制御信号SW0〜SW7、比較部208の出力信号CO、反転遅延回路DLYの出力信号xCO_D、AND回路AND1の出力信号Hold_L、制御信号Enable1，Enable2、AND回路AND2の出力信号Hold_C、制御信号Sig_SEL、ラッチ回路DFF_0の出力端子Q0，XQ0の出力信号、ラッチ回路DFF_1の出力端子Q1，XQ1の出力信号、OR回路OR1の出力信号OUT_OR、判定部102の出力信号Jout、制御信号DLY_SELの波形が示されている。図8、図9、図10、図11の垂直方向が信号電圧を示し、水平方向が時間を示している。
【０１０７】
はじめに、ラッチ回路D_0〜D_7に電源電圧の低下やグラウンド電圧の上昇が無い場合の動作について、図8、図9を用いて説明する。
【０１０８】
<1回目の読出し：図8>
任意の画素行の単位画素202から垂直信号線203への1回目の読出しが安定した後、制御部220は、ランプ部214に対して、ランプ波生成の制御データを供給する。このとき、判定部211の出力信号JoutはLow状態になっているとする。ランプ部214は、比較部208の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部208は、このランプ波とリセットレベルとの比較を開始する。また、制御部220は、このとき、円環遅延回路217に出力するスタートパルスをLow状態からHigh状態に変化させる。
【０１０９】
比較部208は、ランプ部214から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第1のタイミング）に、出力信号COを反転させる。この出力信号COは、ラッチ制御部209において更に反転および遅延されて出力される（第2のタイミング）。第1のタイミングにおいて、比較部208の出力信号COに基づいてラッチ部210のラッチ回路D_0〜D_6がイネーブル状態となる。また、第2のタイミングにおいて、ラッチ制御部209の出力信号Hold_Lおよびラッチ部210のAND回路AND2の出力信号Hold_CがHigh状態からLow状態に変化することによって、ラッチ部210のラッチ回路D_0〜D_7が、遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7に応じた論理状態を第1の下位データ信号としてラッチする。このとき、ラッチ回路D_0〜D_7に電源電圧の低下やグラウンド電圧の上昇がないため、ラッチ回路D_0〜D_6は反転遅延回路DLYの遅延時間tDLY1の間で動作し、入力信号を正確にラッチしたとする。ラッチ回路D_0〜D_7にラッチされた信号の論理状態は（11100001）2 ＝（D_7＝1、D_6＝1、D_5＝1、D_4＝0、D_3＝0、D_2＝0、D_1＝0、D_0＝1）である（『0』はLow状態に対応し、『1』はHigh状態に対応する）。
【０１１０】
カラムカウンタ部212は、ラッチ部210のラッチ回路D_7が出力信号CK7をラッチすることでカウント値を第1の上位データ信号としてラッチする。制御部220は、所定の期間が経過すると、ラッチ回路D_7をディスエーブル状態にし、ランプ部214への制御データの供給と、遅延部216からの出力とを停止する。これにより、ランプ部214は、ランプ波の生成を停止する。
【０１１１】
続いて、制御信号SW7〜SW0が順次Low状態からHigh状態になることによって、第1の下位データ信号はメモリ部223に転送される。このとき、制御信号Sig_SELがLow状態なので、判定部211のスイッチ回路J_SW1がON状態、スイッチ回路J_SW2がOFF状態になり、エッジ検出回路EDGはラッチ回路DFF_0に接続される。
【０１１２】
判定部211のエッジ検出回路EDG1は、入力端子INの入力信号がラッチ回路D_1の出力信号からラッチ回路D_0の出力信号に切り替わる間に、入力信号がLow状態（論理値「0」）からHigh状態（論理値「1」）に切り替わる立上りエッジを検出する。判定部211のエッジ検出回路EDG1が立上りエッジを検出すると、ラッチ回路DFF_0の出力端子Q0の出力信号がLow状態からHigh状態、ラッチ回路DFF_0の出力端子XQ0の出力信号がHigh状態からLow状態になり、OR回路OR1にLow状態の信号が出力される。このとき、ラッチ回路DFF_1の出力端子XQ1の出力信号がHigh状態なので、OR回路OR1の出力信号OUT_ORはHigh状態である。
【０１１３】
その後、カラムカウンタ部212が保持している第1の上位データ信号がメモリ部223に転送され、保持される。
【０１１４】
<2回目の読出し：図9>
続いて、2回目の読出し時には、単位画素202毎の入射光量に応じた信号レベルが読み出される。任意の画素行の単位画素202から垂直信号線203への2回目の読出しが安定した後、制御部220は、ランプ部214に対して、ランプ波生成の制御データを供給する。これを受けてランプ部214は、比較部208の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部208は、このランプ波と信号レベルとの比較を開始する。また、制御部220は、このとき、円環遅延回路217に出力するスタートパルスをLow状態からHigh状態に変化させる。
【０１１５】
比較部208は、ランプ部214から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき（第1のタイミング）に、出力信号COを反転させる。この出力信号COは、ラッチ制御部209において更に反転および遅延されて出力される（第2のタイミング）。第1のタイミングにおいて、比較部208の出力信号COに基づいてラッチ部210のラッチ回路D_0〜D_6がイネーブル状態となる。また、第2のタイミングにおいて、ラッチ制御部209の出力信号Hold_Lおよびラッチ部210のAND回路AND2の出力信号Hold_CがHigh状態からLow状態に変化することによって、ラッチ部210のラッチ回路D_0〜D_7が、遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7に応じた論理状態を第2の下位データ信号としてラッチする。このとき、ラッチ回路D_0〜D_7に電源電圧の低下やグラウンド電圧の上昇がないため、ラッチ回路D_0〜D_6は反転遅延回路DLYの遅延時間tDLY1の間で動作し、入力信号を正確にラッチしたとする。ラッチ回路D_0〜D_7にラッチされた信号の論理状態は（10000111）2 ＝（D_7＝1、D_6＝0、D_5＝0、D_4＝0、D_3＝0、D_2＝1、D_1＝1、D_0＝1）である（『0』はLow状態に対応し、『1』はHigh状態に対応する）。
【０１１６】
カラムカウンタ部212は、ラッチ部210のラッチ回路D_7が出力信号CK7をラッチすることでカウント値を第2の上位データ信号としてラッチする。制御部220は、所定の期間が経過すると、ラッチ回路D_7をディスエーブル状態にし、ランプ部214への制御データの供給と、遅延部216からの出力とを停止する。これにより、ランプ部214は、ランプ波の生成を停止する。
【０１１７】
続いて、制御信号SW7〜SW0が順次Low状態からHigh状態になることによって、第2の下位データ信号はメモリ部223に転送される。このとき、制御信号Sig_SELがHigh状態なので、判定部211のスイッチ回路J_SW1がOFF状態、スイッチ回路J_SW2がON状態になり、エッジ検出回路EDG1はラッチ回路DFF_1に接続される。
【０１１８】
判定部211のエッジ検出回路EDG1は、入力端子INの入力信号がラッチ回路D_3の出力信号からラッチ回路D_2の出力信号に切り替わる間に、入力信号がLow状態（論理値「0」）からHigh状態（論理値「1」）に切り替わる立ち上がりエッジを検出する。判定部211のエッジ検出回路EDG1が立上りエッジを検出すると、ラッチ回路DFF_1の出力端子Q1の出力信号がLow状態からHigh状態、ラッチ回路DFF_1の出力端子XQ0の出力信号がHigh状態からLow状態になり、OR回路OR1にLow状態の信号が出力される。このとき、OR回路OR1の両方の入力端子の入力信号がLow状態なので、OR回路OR1の出力信号OUT_ORはLow状態になる。
【０１１９】
続いて、カラムカウンタ部212が保持している第2の上位データ信号がメモリ部223に転送され、保持される。その後、水平選択部221が各列の判定部211を順次選択することによって、判定部211の出力信号Joutが制御部220に順次出力される。
【０１２０】
全ての列の判定部211の出力信号JoutがLow状態の場合には、ラッチ回路D_0〜D_7は遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているので、制御部220の制御信号DLY_SELはLow状態であり、全列に配置されているラッチ制御部209の反転遅延回路DLYの遅延時間はtDLY1となる。
【０１２１】
<演算処理>
メモリ部223に保持された第1および第2の下位データ信号と、第1および第2の上位データ信号とからなるデジタルデータは、水平選択部221により、水平信号線213を介して演算部222に転送される。演算部222は、水平信号線213に出力されたデジタルデータに基づいてバイナリ化および減算（CDS処理）を実施する。これにより、リセットレベルと信号レベルとの差分である信号成分のデジタルデータが得られる。
【０１２２】
次に、ラッチ回路D_0〜D_7に電源電圧の低下やグラウンド電圧の上昇が生じた場合の動作について、図10、図11を用いて説明する。なお、本動作において、1回目の読み出し動作および2回目の読み出し動作においてラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7をラッチするまでの動作、および演算処理は、上述した動作と同一であるので説明を省略する。
【０１２３】
<1回目の読出し：図10>
第2のタイミングにおいて、ラッチ制御部209の出力信号Hold_Lおよびラッチ部210のAND回路AND2の出力信号Hold_CがHigh状態からLow状態に変化することによって、ラッチ部210のラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7に応じた論理状態を第1の下位データ信号としてラッチする。このとき、前述したようにラッチ回路D_0〜D_7に電源電圧の低下やグラウンド電圧の上昇が発生してラッチ回路D_0〜D_7の動作が遅くなり、ラッチ回路D_0〜D_7が間違った論理状態をラッチしたとする。具体な例としては、ラッチ回路D_6 が反転遅延回路DLYの遅延時間tDLY1に動作せず、正確には論理状態”1”をラッチするはずが論理状態”0”をラッチし、ラッチ回路D_0〜D_7にラッチされた信号の論理状態が（10100001）2 ＝（D_7＝1、D_6＝0、D_5＝1、D_4＝0、D_3＝0、D_2＝0、D_1＝0、D_0＝1）になったとする（『0』はLow状態に対応し、『1』はHigh状態に対応する）。
【０１２４】
カラムカウンタ部212は、ラッチ部210のラッチ回路D_7が出力信号CK7をラッチすることでカウント値を第1の上位データ信号としてラッチする。制御部220は、所定の期間が経過すると、ラッチ回路D_7をディスエーブル状態にし、ランプ部214への制御データの供給と、遅延部216からの出力とを停止する。これにより、ランプ部214は、ランプ波の生成を停止する。
【０１２５】
続いて、制御信号SW7〜SW0が順次Low状態からHigh状態になることによって、第1の下位データ信号はメモリ部223に転送される。このとき、制御信号Sig_SELがLow状態なので、判定部211のスイッチ回路J_SW1がON状態、スイッチ回路J_SW2がOFF状態になり、エッジ検出回路EDG1はラッチ回路DFF_0に接続される。
【０１２６】
判定部211のエッジ検出回路EDG1は、入力端子INの入力信号がラッチ回路D_6の出力信号からラッチ回路D_5の出力信号に切り替わる間と、ラッチ回路D_1の出力信号からラッチ回路D_0の出力信号に切り替わる間との2回、入力信号がLow状態（論理値「0」）からHigh状態（論理値「1」）に切り替わる立上りエッジを検出する。判定部211のエッジ検出回路EDG1がラッチ回路D_6の出力信号とラッチ回路D_5の出力信号との間に立上りエッジを検出すると、ラッチ回路DFF_0の出力端子Q0の出力信号がLow状態からHigh状態、ラッチ回路DFF_0の出力端子XQ0の出力信号がHigh状態からLow状態になり、OR回路OR1にLow状態の信号が出力される。このとき、ラッチ回路DFF_1の出力端子XQ0の出力信号がHigh状態なのでOR回路OR1の出力信号OUT_ORはHigh状態である。
【０１２７】
続いて、判定部102のエッジ検出回路EDG1がラッチ回路D_1の出力信号とラッチ回路D_0の出力信号との間に立上りエッジを検出すると、ラッチ回路DFF_0の出力端子Q0の出力信号がHigh状態からLow状態、ラッチ回路DFF_0の出力端子XQ0の出力信号がLow状態からHigh状態になり、OR回路OR1にHigh状態の信号が出力される。このとき、ラッチ回路DFF_1の出力端子XQ0の出力信号がHigh状態なのでOR回路OR1の出力信号OUT_ORはHigh状態のままである。
【０１２８】
その後、カラムカウンタ部212が保持している第1の上位データ信号がメモリ部223に転送され、保持される。
【０１２９】
<2回目の読出し：図11>
第2のタイミングにおいて、ラッチ制御部209の出力信号Hold_Lおよびラッチ部210のAND回路AND2の出力信号Hold_CがHigh状態からLow状態に変化することによって、ラッチ部210のラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7に応じた論理状態を第2の下位データ信号としてラッチする。このとき、ラッチ回路D_0〜D_7に電源電圧の低下やグラウンド電圧の上昇がないため、ラッチ回路D_0〜D_6は反転遅延回路DLYの遅延時間tDLY1の間で動作し、入力信号を正確にラッチしたとする。ラッチ回路D_0〜D_7にラッチされた信号の論理状態は（10000111）2 ＝（D_7＝1、D_6＝0、D_5＝0、D_4＝0、D_3＝0、D_2＝1、D_1＝1、D_0＝1）である（『0』はLow状態に対応し、『1』はHigh状態に対応する）。
【０１３０】
カラムカウンタ部212は、ラッチ部210のラッチ回路D_7が出力信号CK7をラッチすることでカウント値を第2の上位データ信号としてラッチする。制御部220は、所定の期間が経過すると、ラッチ回路D_7をディスエーブル状態にし、ランプ部214への制御データの供給と、遅延部216からの出力とを停止する。これにより、ランプ部214は、ランプ波の生成を停止する。
【０１３１】
続いて、制御信号SW7〜SW0が順次Low状態からHigh状態になることによって、第2の下位データ信号はメモリ部223に転送される。このとき、制御信号Sig_SELがHigh状態なので、判定部211のスイッチ回路J_SW1がOFF状態、スイッチ回路J_SW2がON状態になり、エッジ検出回路EDG1はラッチ回路DFF_1に接続される。
【０１３２】
判定部211のエッジ検出回路EDG1は、入力端子INの入力信号がラッチ回路D_3の出力信号からラッチ回路D_2の出力信号に切り替わる間に、入力信号がLow状態（論理値「0」）からHigh状態（論理値「1」）に切り替わる立ち上がりエッジを検出する。判定部211のエッジ検出回路EDG1が立上りエッジを検出すると、ラッチ回路DFF_1の出力端子Q1の出力信号がLow状態からHigh状態、ラッチ回路DFF_1の出力端子XQ0の出力信号がHigh状態からLow状態になり、OR回路OR1にLow状態の信号が出力される。このとき、ラッチ回路DFF_0の出力端子XQ0の出力信号がHigh状態、ラッチ回路DFF_1の出力端子XQ0の出力信号がLow状態なので、OR回路OR1の出力信号OUT_ORはHigh状態のままである。
【０１３３】
続いて、カラムカウンタ部212が保持している第2の上位データ信号がメモリ部223に転送され、保持される。その後、水平選択部221が各列の判定部211を順次選択することによって、判定部211の出力信号Joutが制御部220に順次出力される。
【０１３４】
いずれかの列の判定部211の出力信号JoutがHigh状態の場合には、ラッチ回路D_0〜D_7は遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているので、制御部220の制御信号DLY_SELはHigh状態になり、全列に配置されているラッチ制御部209の反転遅延回路DLYの遅延時間がtDLY2に変更され、次の行の画素信号のAD変換が行われる。
【０１３５】
なお、このとき、次の行の画素信号のAD変換に移行せず、ラッチ制御部209の反転遅延回路DLYの遅延時間をtDLY2に変更して再度同じ行のAD変換を行ってもよい。
【０１３６】
上記の動作により、以降のAD変換動作では、ラッチ制御部209の出力信号Hold_LがHigh状態になりラッチ回路D_0〜D_6がイネーブル状態になってからラッチ制御部209の出力信号Hold_Lおよびラッチ部210のAND回路AND2の出力信号Hold_CがLow状態になりラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7をラッチするまでの期間（反転遅延回路DLYの遅延時間）が長くなる。このため、ラッチ回路D_0〜D_7に電源電圧の降下やグラウンド電圧の上昇が発生してラッチ回路D_0〜D_7の動作が遅くなった場合でも、反転遅延回路DLYの遅延時間内でラッチ回路D_0〜D_6が動作し、遅延ユニットDU[0]〜DU[6]の出力信号CK0〜CK6を正確にラッチできるようになる。
【０１３７】
上述した構成によれば、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているか否かが判定され、正確にラッチできていない場合には、反転遅延回路DLYの遅延時間がより長く設定される。これにより、反転遅延回路DLYの遅延時間内にラッチ回路D_0〜D_7がイネーブル状態になる。このため、ラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7 を正確にラッチするので、AD変換動作に関する消費電流の増加を最小限に抑えてAD 変換精度の低下を防ぐことができる。
【０１３８】
（第3の実施形態）
次に、本発明の第3の実施形態を説明する。図12は、本実施形態による固体撮像装置の構成の一例を示している。図12で用いている各構成において、図6と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第2の実施形態との相違点を中心に、本実施形態の各構成について説明する。
【０１３９】
図12に示す固体撮像装置3000では、ADC部207が2列ごとに3つのブロック（第1ブロック、第2ブロック、第3ブロック）に分割されており、それぞれのブロックから個別に判定部211の出力信号Joutが出力され、それぞれのブロックに対して個別に制御信号DLY_SELが出力される。図12では、3つのブロックからの出力信号JoutがJout[2:0]として図示され、3つのブロックへの制御信号DLY_SELがDLY_SEL[2:0]として図示されている。
【０１４０】
図12に示す固体撮像装置3000では、第1ブロックに対応する判定部211の出力信号Joutは出力信号Jout[2]であり、反転遅延回路DLYへの制御信号DLY_SELは制御信号DLY_SEL[2]である。第2ブロックに対応する判定部211の出力信号Joutは出力信号Jout[1]であり、反転遅延回路DLYへの制御信号DLY_SELは制御信号DLY_SEL[1]である。また、第3ブロックに対応する判定部211の出力信号Joutは出力信号Jout[0]であり、反転遅延回路DLYへの制御信号DLY_SELは制御信号DLY_SEL[0]である。
【０１４１】
制御部220は、各ブロックの判定部211の出力信号Joutに基づいて、該当するブロックの制御信号DLY_SELを制御し、反転遅延回路DLYの遅延時間を変更する。
【０１４２】
本実施形態におけるAD変換動作は、第2の実施形態で説明した動作と同様であるので説明を省略する。
【０１４３】
上述した構成によれば、第1ブロックから第3ブロックまでのブロックごとにラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているか否かが判定され、正確にラッチできていない場合には、正確にラッチできていないブロックのみ反転遅延回路DLYの遅延時間がより長く設定される。そのため、遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているブロックのラッチ回路の動作時間は長くならないので、第2の実施形態と比較して、ラッチ動作に関する消費電流の増加を抑制することができる。
【０１４４】
なお、本実施形態ではADC部207は、2列ごとに合計3ブロックを配置する構成をとっているが、これは一例に過ぎず、この構成に限定されるものではない。例えば、ADC部207を、3列ごとに合計2ブロックを配置する構成とすることも可能であり、またADC部207を、4列からなるブロックと2列からなるブロックとの合計2ブロックを配置する構成とすることも可能である。
【０１４５】
（第4の実施形態）
次に、本発明の第4の実施形態を説明する。図13は、本実施形態による撮像装置の構成の一例を示している。図13で用いている各構成において、図6および図12と同一の構成要素には同一の符号を付与し、説明を省略する。以下では、第2の実施形態および第3の実施形態との相違点を中心に、本実施形態の各構成について説明する。
【０１４６】
図13に示す固体撮像装置4000では、各列においてADC部207の判定部211は出力信号Joutをラッチ制御部209に出力する。これにより、ラッチ制御部209の反転遅延回路DLYの遅延時間は列ごとに設定される。
【０１４７】
本実施形態におけるAD変換動作は、第2の実施形態で説明した動作と同様であるので説明を省略する。
【０１４８】
上述した構成によれば、各列においてラッチ回路D_0〜D_7が遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできているか否かが判定され、正確にラッチできていない場合には、正確にラッチできていない列のみ反転遅延回路DLYの遅延時間がより長く設定される。そのため、遅延ユニットDU[0]〜DU[7]の出力信号CK0〜CK7を正確にラッチできている列のラッチ回路の動作時間は長くならないので、第2の実施形態および第3の実施形態と比較して、ラッチ動作に関する消費電流の増加を抑制できる。
【０１４９】
なお、第1の実施形態から第4の実施形態において、反転遅延回路DLYの遅延時間は、tDLY1、tDLY2の2通りとして説明したが、反転遅延回路DLYの遅延時間を3通り以上に設定可能としてもよい。
【０１５０】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１５１】
11，208  比較部、12  信号生成部、13，101，210  ラッチ部、14カウント部、15，15a，216  遅延部、102，211  判定部、102a  判定回路、103  遅延制御部、201  撮像部、202  単位画素、204  読出電流源部、205  アナログ部、206  カラム処理部、207  ADC部、209  ラッチ制御部、212  カラムカウンタ部、214  ランプ部、217  円環遅延回路、218  垂直選択部、220  制御部、221  水平選択部、222  演算部、223  メモリ部、2000，3000，4000  固体撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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