(57)【要約】      （修正有）【課題】簡単で安価な構成で、発振回路の出力信号の位相雑音特性が低減可能な周波数変換器及び周波数変換方法を提供する。【解決手段】周波数変換器は、発振回路である基準発振器１と、基準発振器１からの出力信号の周波数を分周する分周回路３と、分周した信号を入力として周波数逓倍する周波数逓倍回路４から構成され、周波数逓倍回路４は分周した信号の高調波成分を通過させるフィルタ手段と、その出力を波形整形する波形整形手段及び出力をバッファする手段、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号の周波数を分周した信号を出力する分周手段と、
前記分周した信号の高調波成分を通過させて出力するフィルタ手段と、
を備える、周波数変換器。
【請求項２】
前記入力信号の周波数と、前記フィルタ手段から出力される信号の周波数とが等しいことを特徴とする、請求項１に記載された周波数変換器。
【請求項３】
所定の周波数の信号を発振する発振手段と、
前記発振手段の出力を前記入力信号として前記分周手段に入力する請求項１又は２に記載された周波数変換器と、を備える発振器。
【請求項４】
前記発振手段は、基準発振器と、前記基準発振器から入力された信号と同期した信号を出力するＰＬＬ（ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ）回路とで構成される、請求項３に記載された発振器。
【請求項５】
入力信号の周波数を分周した信号を出力し、
前記分周した信号の高調波成分を通過させて出力する、
ことを特徴とする、周波数変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数変換器及び周波数変換方法に関し、特に、出力信号の位相雑音特性を改善した周波数変換器及び周波数変換方法に関する。
【背景技術】
【０００２】
近年、通信のインフラストラクチャの大容量化及び高速化の背景から、通信機器が扱う信号の高速化が急激に進んでいる。このため、発振器の位相雑音特性の改善（すなわちジッタの低減）に対する要求が高まっている。たとえば、通信用ＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）の中には、発振器が実現可能な限界に近いジッタ性能が要求されるものもある。このように、安価で位相雑音特性が良好な発振器の必要性がますます高まっている。
【０００３】
１００ＭＨｚ〜１０００ＭＨｚ前後の周波数で、比較的ジッタが小さい信号の発振が可能な発振器の例としては、ＰＬＬ発振器、高周波水晶発振器及びＳＡＷ発振器が知られている。ＰＬＬはｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ、ＳＡＷはｓｕｒｆａｃｅ  ａｃｏｕｓｔｉｃ  ｗａｖｅの略である。
【０００４】
ＰＬＬ発振器は、位相雑音が小さく、周波数が２０ＭＨｚ前後と比較的低く、安価な水晶発振器を基準発振源として、ＰＬＬ回路を用いて１００〜１０００ＭＨｚの比較的高い周波数のクロックを作る発振器である。高周波水晶発振器は、ドライプロセス又はウェットプロセスによるエッチング技術を用いて水晶振動子の中心部だけが薄く加工された、直接高い周波数の発振を可能にした水晶発振器である。ＳＡＷ発振器は、ＳＡＷ共振器を使った発振器である。
【０００５】
ＰＬＬ発振器は、比較的安価な２０ＭＨｚ付近の水晶振動子と、近年の目覚しいＰＬＬ回路技術及び半導体技術の進歩により安価になったＰＬＬ−ＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）とを用いて比較的安価に実現可能である。また、ＰＬＬ発振器は１個の水晶振動子を用いてＰＬＬ回路での逓倍数を変えることで複数の周波数の発振器を構成できる。このため、ＰＬＬ発振器には複数の発振器を集約して１台のＰＬＬ発振器で代替させることで発振器のコストダウンが可能となるという利点もある。
【０００６】
本発明に関連して、特許文献１及び特許文献２は、いずれも発振器の位相雑音特性を改善するための構成を開示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許４００７１３５号公報
【特許文献２】特開２００３−２１８７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したＰＬＬ発振器、高周波水晶発振器及びＳＡＷ発振器の課題について説明する。ＰＬＬ発振器は、カットオフ周波数よりも高いオフセット周波数領域では他の方式の発振器とほぼ同等の位相雑音特性を備える一方で、カットオフ周波数よりもオフセット周波数が低い領域では他の方式の発振器と比べて位相雑音特性がやや劣る。
【０００９】
その理由を、図７、図８を用いて説明する。図７は、一般的なＰＬＬ発振器の構成を示すブロック図である。ＰＬＬ発振器１０１が備える基準発振器１は、出力信号の基準になる水晶振動子をドライブ回路で駆動してクロックを生成し、生成したクロックをＰＬＬ回路２へ出力する。ＰＬＬ回路２は、位相周波数比較器（ＰＦＣ：ｐｈａｓｅ  ｆｒｅｑｕｅｎｃｙ  ｃｏｍｐａｒａｔｏｒ）９によって基準発振器１から入力されたクロックと分周器１２の出力との位相を比較し、位相差に対応する信号を出力する。ループフィルタ（ＬＦ：ｌｏｏｐ  ｆｉｌｔｅｒ）１０は、位相周波数比較器９から出力される信号を積分することによって直流電圧を生成する。電圧制御発振器（ＶＣＯ：ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ）１１は、ループフィルタ１０から入力された直流電圧に応じた周波数の信号を発振する。ＶＣＯ１１の出力はＰＬＬ発振器１０の出力として外部に出力されるとともに、分周器１２にも入力される。分周器１２は、電圧制御発振器１１の出力を分周数Ｐ（Ｐは１以上の実数）で分周する。
【００１０】
このような構成により、ＰＬＬ発振器１０１は、位相を基準発振器１３と同期させた信号を電圧制御発振器１１から出力する。
【００１１】
図８は、図７に示すＰＬＬ発振器１０１の各部の位相雑音特性の例を示す。基準発振器１の位相雑音特性は、ＳＡＷ発振器や高周波水晶発振器の位相特性と同等であり、曲線（Ａ）で示される。また、ＰＬＬ発振器１０１の出力における位相雑音特性は、曲線（Ｂ）で表される。これに対して、ＰＬＬ回路２の電圧制御発振器１１単独の位相雑音特性は、図８の曲線（Ｃ）で示される。
【００１２】
ＰＬＬ回路２の分周器１２の分周数Ｐは、基準発振器１から入力される信号の周波数に対するＰＬＬ回路２の出力周波数の比である。入力周波数に対する出力周波数の比を「逓倍数」と呼ぶと、ＰはＰＬＬ回路２の逓倍数である。そして、ＰＬＬ発振器１０１の位相雑音は、基準発振器１の位相雑音と比較して、逓倍数がＰである場合には２０ｌｏｇＰ（ｄＢ）だけ大きくなる。その結果、オフセット周波数がカットオフ周波数より低い領域においては、位相雑音は充分に低減されない。このため、この周波数領域のＰＬＬ発振器１０１の位相雑音（曲線（Ｂ））は、電圧制御発振器１１の位相雑音（曲線（Ｃ））よりも良好なものの、ＰＬＬ基準発振器１の位相雑音（曲線（Ａ））よりもかなり大きい。
【００１３】
これに対して、オフセット周波数がカットオフ周波数より高い領域では、ＰＬＬ回路２はループ外からのクロックに対して位相雑音を低減する性質を持つ。このため、図８の右側に示す領域では、ＰＬＬ発振器１０１の位相雑音特性（Ｂ）はＶＣＯ１１が持つ位相雑音特性（Ｃ）におおむね一致する。
【００１４】
一方、ＳＡＷ発振器やエッチング技術を使った水晶発振器は、ＰＬＬ発振器と比較して良好な位相雑音特性を備えているものの、高価であるという課題がある。
【００１５】
その理由は、ＳＡＷ発振器や高周波水晶発振器は、振動子の製造に高い技術が必要であり、また、出力周波数毎に振動子の物理的加工寸法を作り分ける必要があることにより、一般の水晶発振器と比較して製造コストが高くなるからである。
（発明の目的）
本発明の目的は、安価な構成で発振回路の位相雑音を低減可能な周波数変換器及び周波数変換方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の周波数変換器は、入力信号の周波数を分周した信号を出力する分周手段と、上記分周した信号の高調波成分を通過させて出力するフィルタ手段と、を備える。
【００１７】
本発明の周波数変換方法は、入力信号の周波数を分周した信号を出力し、前記分周した信号の高調波成分を通過させて出力することを特徴とする。
【発明の効果】
【００１８】
本発明の周波数変換器及び周波数変換方法は、安価な構成で発振回路の位相雑音を低減可能な構成を実現する。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態の発振回路の構成を示すブロック図。
【図２】第１の実施形態の周波数逓倍回路の構成を示す図。
【図３】分周回路の出力波形とＢＰＦの出力波形とをシミュレーションした図。
【図４】第１の実施形態のＰＬＬ発振器のＰＬＬ出力と周波数逓倍回路出力との位相雑音特性を比較して示す図。
【図５】本発明の第２の実施形態の発振回路の構成を示すブロック図。
【図６】本発明の第３の実施形態の周波数変換器の構成を示すブロック図。
【図７】一般的なＰＬＬ発振器の構成を示すブロック図。
【図８】図７に示すＰＬＬ発振器の各部の位相雑音特性を示す図。
【発明を実施するための形態】
【００２０】
（第１の実施形態）
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施形態の発振回路１００の構成を示すブロック図である。
【００２１】
図１に記載された発振回路１００は、水晶発振器である基準発振器１とＰＬＬ回路２とを組み合わせたＰＬＬ発振器１０１と、分周回路３と、周波数逓倍回路４とを備える。分周回路３は、ＰＬＬ発振器１０１の出力に接続されている。そして、分周回路３の出力には周波数逓倍回路４が接続されている。
【００２２】
基準発振器１とＰＬＬ回路２とで構成されるＰＬＬ発振器１０１の構成及び動作は、先に図７を用いて説明したものと同様である。すなわち、基準発振器１は水晶発振器であり、水晶振動子をドライブ回路で駆動してクロックを生成し、ＰＬＬ回路２へ入力する。ＰＬＬ回路２は、位相周波数比較器（ＰＦＣ）、ループフィルタ（ＬＦ）、電圧制御発振器（ＶＣＯ）、分周器を備える（図１には図示されない）。
【００２３】
分周回路３には、ＰＬＬ発振器１０１の出力信号が入力される。分周回路３は、ＰＬＬ回路２の出力の波形の立上り及び立下りエッジを数えるカウンター及び所望のカウンター値に達すると出力を出す矩形波出力のバッファにより、入力された信号をＮ（Ｎは整数）分周して周波数逓倍回路４へ出力する。周波数逓倍回路４は、分周回路３から出力された信号の高調波成分を、選択的に取り出す。
【００２４】
（動作の説明）
図１に示したＰＬＬ発振器１０１の動作は、図７で説明した動作と同様であるので、ここでのＰＬＬ発振器１０１の動作に関する説明は省略する。
【００２５】
分周回路３は、ＰＬＬ回路２の出力の立上り及び立下りをカウンターで数え、カウント数が所望の分周値になった時点でバッファから信号を出力することで、ＰＬＬ発振器１０１の出力周波数を分周する。分周値が奇数の場合は、分周回路３は立上りと立下りエッジの両方をカウントする。分周回路３は、出力信号を矩形波として出力してもよい。出力信号の波形を矩形波に近づけることで、分周回路３の出力信号は高調波成分をより多く含むようになるため、以下で説明する周波数逓倍回路４における高調波成分の抽出がより容易になる。
【００２６】
分周回路３の出力周波数に対する入力周波数の比を「分周数」と呼ぶと、分周数がＮである分周回路３の出力では、入力された信号の位相雑音が２０ｌｏｇＮ（ｄＢ）だけ低減される。すなわち、ＰＬＬ発振器１０１の出力を分周数Ｎの分周器３に入力すると、周波数が１／Ｎに低減され、かつ位相雑音が２０ｌｏｇＮ（ｄＢ）だけ低減された信号が出力される。
【００２７】
一方、信号に含まれる高調波成分の位相雑音は、その信号の基本波成分の位相雑音と同等である。すなわち、分周回路３から出力された信号に含まれる各高調波成分の位相雑音特性は、分周回路３から出力された信号の位相雑音特性と同等である。
【００２８】
従って、分周回路３で分周された信号を周波数逓倍回路４に入力し、分周された信号のＭ倍の高調波成分を取り出すことによって、位相雑音特性を悪化させることなく、分周された信号の周波数をＭ倍に逓倍することができる。その結果、周波数逓倍回路４の出力には、ＰＬＬ発振器１０１の出力と比較して位相雑音が２０ｌｏｇＮ（ｄＢ）低減され、かつ周波数がＭ／Ｎ倍の周波数のクロックが出力される。
【００２９】
図２は、周波数逓倍回路４の構成を示す図である。周波数逓倍回路４はＢＰＦ（ｂａｎｄ  ｐａｓｓ  ｆｉｌｔｅｒ）６、波形整形部７及び出力バッファ８を備える。ＢＰＦ６は、分周回路３の出力に含まれる高調波成分の一つを選択的に出力する。波形成形部７は、インバータ７１に帰還抵抗Ｒ２を設けた構成を備える。
【００３０】
ここで、角周波数ω（ω＝２πｆ、ｆは周波数）の矩形波Ｆ（ｔ）は、フーリエ展開により、以下の式（１）のように表される。
【００３１】
Ｆ（ｔ）＝ｓｉｎ（ωｔ）＋１／３［ｓｉｎ（３ωｔ）］＋１／５［ｓｉｎ（５ωｔ）］＋１／７［ｓｉｎ（７ωｔ）］＋  ・・・  （１）
式（１）から、矩形波から一つの高調波成分を取り出すとき、隣接する高調波の周波数は２ω離れていることがわかる。従って、比較的簡単な構成のバンドパスフィルタを用いても、隣接する周波数の高調波成分を充分に抑圧しつつ単一の高調波成分を入力された信号から取り出すことができる。
【００３２】
波形整形部７は、ＢＰＦ部６から波形整形部７に入力される小振幅の高調波信号をインバータ７１により矩形波に整形する。波形整形部７は、インバータ７１に入力される高調波信号の振幅を増幅するための増幅器を備えていてもよい。出力バッファ８は、波形成形部７から入力された矩形波を所定の電圧、電流レベルで発振信号として出力する。
【００３３】
第１の実施形態の発振回路１００の具体的な構成例について以下に説明する。図１に示したＰＬＬ発振器１０１は１２５ＭＨｚの発振器であり、分周回路３及び周波数逓倍回路４は、ＰＬＬ発振器１０１から出力される１２５ＭＨｚの信号のジッタを低減する。分周回路３は、ＰＬＬ発振器１０１から入力された１２５ＭＨｚの信号を５分周して２５ＭＨｚの矩形波として出力する。分周回路３としては、分周数をＲＯＭに書き込んだプログラマブルロジックデバイス（ＰＬＤ）を使用することができる。なお、周波数逓倍回路４において分周回路３の出力信号から充分な振幅の高調波成分を抽出するためには、分周回路３の出力信号の立上り及び立下り時間が短いことが好ましい。このため、分周回路３の論理回路には立上り及び立下りの速い回路を用いることが好ましい。
【００３４】
周波数逓倍回路４のＢＰＦ６は、抵抗Ｒ１、コンデンサＣ１、コイルＬ１から成るＬＣＲ型のバンドパスフィルタである。図２において、コイルＬ１は０．１５μＨ、コンデンサＣ１は１０ｐＦ、抵抗Ｒ１は２４Ωとする。ＢＰＦ部６の定数をこのように設定した場合、ＢＰＦ部６の通過域の中心周波数は２５ＭＨｚの５逓倍に相当する１２５ＭＨｚとなる。この場合、ＢＰＦ部６の３逓倍の高調波成分及び７逓倍の高調波成分の抑圧量は、それぞれ、１５ｄＢ及び２８ｄＢであり、Ｑ値は約５．１である。
【００３５】
図３は、分周回路３の出力波形とＢＰＦ６の出力波形とをシミュレーションした図である。ＢＰＦ６の通過後の波形として、２５ＭＨｚの５逓倍の１２５ＭＨｚの信号が確認できる。周波数逓倍回路４の波形成形部は、インバータと２２０ｋΩの帰還抵抗Ｒ２を使用して、１２５ＭＨｚの高調波から発振信号を生成する。出力バッファとして、ＬＶＣＭＯＳ（ｌｏｗ  ｖｏｌｔａｇｅ  ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルのバッファ素子が用いられる。
【００３６】
図４に、第１の実施形態の発振器１００の、ＰＬＬ発振器１０１の出力と周波数逓倍回路４の出力との位相雑音特性を比較して示す。図中の曲線（Ｄ）は周波数逓倍回路４の出力における位相雑音特性を示し、曲線（Ｅ）は図８の曲線（Ｂ）に対応する、ＰＬＬ回路１０１の出力における位相雑音特性を示す。
【００３７】
図４に示すように、第１の実施形態の発振器１００では、分周回路３及び周波数逓倍回路４により分周と逓倍とを行うことで、ＰＬＬのカットオフ周波数より低い領域においても、位相雑音が低減する。
【００３８】
以上説明したように、第１の実施形態の発振回路は、簡単で安価な構成により発振回路の位相雑音を低減できるという効果を奏する。その理由は、ＰＬＬ発振回路の出力を分周することで位相雑音を低減させた後、分周した信号の高調波成分だけを選択して取り出しているためである。
【００３９】
また、第１の実施形態の発振回路は、位相雑音の低減を小規模の回路の付加で実現できるという効果を奏する。その理由は、矩形波の高調波成分の中心周波数は隣接する高調波と周波数が２ω離れており、簡単なバンドパスフィルタでも他の高調波を充分に抑圧できるからである。また、分周回路３は、例えばＤフリップフロップを２個用いた３分周回路、３個用いた５分周回路により構成できるので、市販の最小規模のＰＬＤで分周回路を実現できる。
【００４０】
なお、ＰＬＬ発振器１０１が備える電圧制御発振器１１は、数ＧＨｚで発振し所望の周波数に分周する回路を内部に備える構成でもよい。
【００４１】
（第２の実施形態）
図５は、本発明の第２の実施形態の発振回路の構成を示すブロック図である。第２の実施形態の発振回路２００は、ＰＬＬ発振器１０２と、分周回路３と、周波数逓倍回路１３とを備える。ＰＬＬ発振器１０２は１００ＭＨｚの信号を出力する。ＰＬＬ発振器１０２は水晶発振器とＰＬＬ回路とを組み合わせた発振器であり、第１の実施形態で説明したＰＬＬ発振器１０１とは出力する周波数が相違しているのみである。分周回路３はＰＬＤで構成され、ＰＬＬ発振器１０２から入力された１００ＭＨｚの信号を２分周し、５０ＭＨｚの信号として周波数逓倍回路１３へ出力する。図５に示す分周回路３の構成及び動作は、第１の実施形態で説明した分周回路３と同様である。
【００４２】
周波数逓倍回路１３は、アクティブ型バンドパスフィルタ１４と、波形整形部及び出力バッファ１５とを備える。周波数逓倍回路１３は、分周された５０ＭＨｚの信号を７逓倍し、３５０ＭＨｚの信号を出力する。すなわち、アクティブ型バンドパスフィルタ１４は、５０ＭＨｚの信号の７倍の高調波を通過させて波形整形部及び出力バッファ１５に入力する。本実施形態のように出力する周波数が高い場合には、バンドパスフィルタは隣接する高調波の抑圧量がより大きいことが好ましい。このため、周波数逓倍回路１３では、高調波を抽出するためにアクティブ型のバンドパスフィルタが使用される。
【００４３】
波形形成回路及び出力バッファ１５には、インバータに並列に帰還抵抗を接続した回路を波形整形回路として用い、カレントモードロジック（ＣＭＬ）回路が出力バッファとして使用される。
【００４４】
第２の実施形態では、分周回路３の出力の７倍の高調波をアクティブ型ＢＰＦ１４で抽出する構成について説明した。さらに、周波数逓倍回路１３は、ＢＰＦの特性を変更することで分周回路３の出力の奇数倍の高調波を選択して出力することも可能である。また、高い次数の高調波から出力信号を生成する構成では、バンドパスフィルタの価格の上昇を抑えるために、逓倍数を３〜７逓倍としてもよい。
【００４５】
このような構成を備える第１の実施形態の発振回路は、簡単で安価な構成により発振回路の位相雑音を低減できるという効果を奏する。その理由は、第１の実施形態と同様に、ＰＬＬ発振回路の出力を分周することで位相雑音を低減させた後、分周した信号の高調波成分だけを選択して取り出しているためである。
【００４６】
（第３の実施形態）
図６は、本発明の第３の実施形態の周波数変換器の構成を示すブロック図である。第３の実施形態の周波数変換器３００は、分周手段３０１と、フィルタ手段３０２と、を備える。
【００４７】
分周手段３０１には、図示されない外部の発振器の出力が入力される。分周回路３０１は、入力信号の周波数を分周した信号を出力する。フィルタ手段３０２は、分周手段３０１から入力された信号の高調波成分を選択的に通過させる。
【００４８】
周波数変換器３００は、入力された信号を分周手段３０１によって分周し、フィルタ手段３０２によってその高調波成分を抽出して出力する。このような構成を備える周波数変換器３００は、簡単で安価な構成により入力された信号の位相雑音を低減して出力することができるという効果を奏する。その理由は、入力信号を分周することで位相雑音を低減させた後、分周した信号の高調波成分だけを選択して取り出しているためである。そして、第３の実施形態の周波数変換回路は、ＰＬＬ発振回路等の出力と接続して用いることで、発振回路の位相雑音を低減できるという効果をも奏する。
【００４９】
第１〜第３の実施形態の実現方法としては、分周数、逓倍数、バンドパスフィルタの構成、出力バッファの構成により多くの方法があり、これらを適宜選択することで発振回路あるいは周波数変換回路を実現することが可能である。
【００５０】
以上、第１〜第３の実施形態を用いて本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５１】
１  基準発振器
２  ＰＬＬ回路
３  分周回路
４、１３  周波数逓倍回路
５  分周回路
６  バンドバスフィルタ（ＢＰＦ）
７  波形成形部
８  出力バッファ
９  周波数位相比較器（ＰＦＣ）
１０  ループフィルタ（ＬＦ）
１１  電圧制御発振器（ＶＣＯ）
１２  分周器
１４  アクティブ型バンドパスフィルタ
１５  波形整形部及び出力バッファ
７１  インバータ
１００、２００  発振器
１０１  発振回路
１０２  ＰＬＬ回路
３００  周波数変換器
３０１  分周手段
３０２  フィルタ手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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