(57)【要約】【課題】周波数が安定したクロック信号ＣＬＫを生成することが可能な半導体集積回路を提供すること。【解決手段】一実施の形態によれば、ＰＬＬ回路１は、基準位相とクロック信号ＣＬＫの位相との位相差を検出する位相差検出部１１と、位相差に応じた制御信号ＴＵＮＥｂ，ＴＵＮＥｃを出力するループフィルタ１２と、デジタル制御発振部１４と、制御部１５と、を備え、デジタル制御発振部１４は、インダクタ１４１と、制御信号ＴＵＮＥｂ，ＴＵＮＥｃに基づきそれぞれ容量値が切り替わる可変容量素子群１４６，１４７と、を有し、デジタル制御発振部１４は、インダクタ１４１のインダクタンスと、可変容量素子群１４６，１４７のそれぞれの容量値と、に応じた周波数のクロック信号ＣＬＫを出力し、制御部１５は、可変容量素子群１４７の容量値に基づいて可変容量素子群１４６の容量値の切り替えを許可するか否かを制御する。【選択図】図１
2014082613.tif 000002
【特許請求の範囲】
【請求項１】
基準位相とクロック信号の位相との位相差を検出する位相差検出部と、
前記位相差に応じた第１及び第２デジタル信号を出力するループフィルタと、
デジタル制御発振部と、
制御部と、を備え、
前記デジタル制御発振部は、
インダクタと、
前記第１デジタル信号に基づき容量値が第１及び第２容量値の何れかに切り替わる複数の第１可変容量素子と、
前記第２デジタル信号に基づき容量値が前記第１及び第２容量値の差よりも小さな差を有する第３及び第４容量値の何れかに切り替わる複数の第２可変容量素子と、を有し、
前記デジタル制御発振部は、前記インダクタのインダクタンスと、前記複数の第１及び第２可変容量素子のそれぞれの容量値と、により決定される周波数の前記クロック信号を出力し、
前記制御部は、前記複数の第２可変容量素子の容量値に基づいて、前記複数の第１可変容量素子の容量値の切り替えを許可するか否かを制御する、半導体集積回路。
【請求項２】
前記制御部は、第１モード時に前記複数の第１可変容量素子の容量値の切り替えを許可し、第２モード時に前記複数の第２可変容量素子の容量値の切り替えを許可し、第２モード時における前記複数の第２可変容量素子の容量値に基づいて第２モードから第１モードにモードを切り替えるか否かを制御する、請求項１に記載の半導体集積回路。
【請求項３】
前記制御部は、前記第２デジタル信号に基づいて、前記ループフィルタに対し前記位相差に応じた前記第１デジタル信号の出力を許可するか否かを制御する、請求項１に記載の半導体集積回路。
【請求項４】
前記制御部は、第１モード時に前記ループフィルタに対し前記位相差に応じた前記第１デジタル信号の出力を許可し、第２モード時に前記ループフィルタに対し前記位相差に応じた前記第２デジタル信号の出力を許可し、第２モード時における前記第２デジタル信号に基づいて第２モードから第１モードにモードを切り替えるか否かを制御する、請求項１に記載の半導体集積回路。
【請求項５】
前記制御部は、イネーブル信号がアクティブの場合、第２モード時における前記第２デジタル信号に基づいて第２モードから第１モードにモードを切り替えるか否かを制御し、前記イネーブル信号がインアクティブの場合、第２モード時における前記第２デジタル信号に関わらず第２モードから第１モードにモードを切り替えない、請求項４に記載の半導体集積回路。
【請求項６】
前記ループフィルタは、前記位相差に応じた第３デジタル信号をさらに出力し、
前記デジタル制御発振部は、
前記第３デジタル信号に基づき容量値が前記第１及び第２容量値の差よりも大きな差を有する第５及び第６容量値の何れかに切り替わる複数の第３可変容量素子をさらに有し、
前記デジタル制御発振部は、前記インダクタのインダクタンスと、前記複数の第１〜第３可変容量素子のそれぞれの容量値と、により決定される周波数の前記クロック信号を出力する、請求項１に記載の半導体集積回路。
【請求項７】
前記制御部は、前記複数の第１可変容量素子の容量値に基づいて、前記複数の第３可変容量素子の容量値の切り替えを許可するか否かをさらに制御する、請求項６に記載の半導体集積回路。
【請求項８】
前記制御部は、第１〜第３モード時にそれぞれ前記複数の第１〜第３可変容量素子の容量値の切り替えを許可し、第２モード時における前記複数の第２可変容量素子の容量値に基づいて第２モードから第１モードにモードを切り替えるか否かを制御し、第１モード時における前記複数の第１可変容量素子の容量値に基づいて第１モードから第３モードにモードを切り替えるか否かを制御する、請求項７に記載の半導体集積回路。
【請求項９】
前記制御部は、前記第２デジタル信号に基づいて、前記ループフィルタに対し前記位相差に応じた前記第１デジタル信号の出力を許可するか否かを制御し、前記第１デジタル信号に基づいて、前記ループフィルタに対し前記位相差に応じた前記第３デジタル信号の出力を許可するか否かを制御する、請求項７に記載の半導体集積回路。
【請求項１０】
前記制御部は、第１〜第３モード時に前記ループフィルタに対しそれぞれ前記位相差に応じた前記第１〜第３デジタル信号の出力を許可し、第２モード時における第２デジタル信号に基づいて第２モードから第１モードにモードを切り替えるか否かを制御し、第１モード時に前記第１デジタル信号に基づいて第１モードから第３モードにモードを切り替えるか否かを制御する、請求項７に記載の半導体集積回路。
【請求項１１】
前記クロック信号を分周して前記位相差検出部にフィードバックする分周器をさらに備えた請求項１に記載の半導体集積回路。
【請求項１２】
基準位相とクロック信号の位相との位相差を検出する位相差検出部と、
前記位相差に応じた第１及び第２デジタル信号を出力するループフィルタと、
デジタル制御発振部と、
制御部と、を備え、
前記デジタル制御発振部は、
インダクタと、
前記第１デジタル信号に基づき容量値が第１及び第２容量値の何れかに切り替わる複数の第１可変容量素子と、
前記第２デジタル信号に基づき容量値が前記第１及び第２容量値の差よりも小さな差を有する第３及び第４容量値の何れかに切り替わる複数の第２可変容量素子と、を有し、
前記デジタル制御発振部は、前記インダクタのインダクタンスと、前記複数の第１及び第２可変容量素子のそれぞれの容量値と、により決定される周波数の前記クロック信号を出力する、半導体集積回路の制御方法であって、
第１モード時に前記複数の第１可変容量素子の容量値の切り替えを許可し、
第２モード時に前記複数の第２可変容量素子の容量値の切り替えを許可し、
第２モード時における前記複数の第２可変容量素子の容量値に基づいて第２モードから第１モードにモードを切り替えるか否かを制御する、半導体集積回路の制御方法。
【請求項１３】
第１モード時に前記ループフィルタに対し前記位相差に応じた前記第１デジタル信号の出力を許可し、
第２モード時に前記ループフィルタに対し前記位相差に応じた前記第２デジタル信号の出力を許可し、
第２モード時における前記第２デジタル信号に基づいて第２モードから第１モードにモードを切り替えるか否かを制御する、請求項１２に記載の半導体集積回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及びその制御方法に関し、例えば周波数が安定したクロック信号を生成するのに適した半導体集積回路及びその制御方法に関する。
【背景技術】
【０００２】
ＲＦ回路に搭載されるシンセサイザー（以下、ＰＬＬ回路と称す）では、ＲＦ信号の送受信動作等に起因して電源電圧や接地電圧が急激に変動することにより、発振周波数を意図せず変化させるプリングやプシングが発生することが知られている。
【０００３】
この問題を回避するため、ＶＣＯの電源を分離したり、ＶＣＯの発振周波数を通常の２倍にして当該ＶＣＯが受けるＲＦ信号の送受信動作の影響を小さくしたりする対策が施されているが、十分ではない。それでも、ＶＣＯを備えた従来のＰＬＬ回路は、追従可能な周波数範囲が広いため、発振周波数が大きく変動しても追従することができた。
【０００４】
ところで、ＲＦ回路に搭載されるＰＬＬ回路には、ＶＣＯを備えた従来のＰＬＬ回路以外にＡＤＰＬＬ(All Digital Phase Locked Loop)回路がある。ＡＤＰＬＬ回路は、デジタル信号に応じた周波数のクロック信号を生成するデジタル制御発振回路を備えている。このデジタル制御発振回路は、インダクタと、複数の可変容量素子と、を有し、デジタル信号に応じて複数の可変容量素子の容量値を切り替えることにより、クロック信号の周波数を制御している。
【０００５】
ＡＤＰＬＬ回路に関する技術が非特許文献１、特許文献１、特許文献２及び特許文献３に開示されている。これらの文献に開示されたＡＤＰＬＬ回路は、容量値を変化させる可変容量素子群をモードに応じて切り替えることにより、クロック信号の周波数範囲を段階的に狭めている。これにより、これらＡＤＰＬＬ回路は、少ない数の可変容量素子でロックアップ（位相同期）を可能にしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１０５９９号公報
【特許文献２】特開２０１０−５６８５６号公報
【特許文献３】特開２０１１−１９３２７３号公報
【非特許文献】
【０００７】
【非特許文献１】Robert Bogdan Staszeuski, Chih-Ming Hung, Dirk Leipold and Poras T. Balsara, "A First Multigigahertz Digitally Controlled Oscillator for Wireless Applications", IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL. 51, NO. 11, NOVEMBER 2003, pp.2154-2164
【発明の概要】
【発明が解決しようとする課題】
【０００８】
関連する技術のＡＤＰＬＬ回路は、プリングやプシング等によりクロック信号の周波数がロックアップ時のモード（トラッキングモード）で追従可能な周波数範囲を超えて大きく変動した場合に、ロックはずれを起こしてしまうという問題があった。つまり、関連する技術の構成は、周波数が安定したクロック信号を生成することができない、という問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体集積回路は、基準位相とクロック信号の位相との位相差を検出する位相差検出部と、前記位相差に応じた第１及び第２デジタル信号を出力するループフィルタと、デジタル制御発振部と、制御部と、を備え、前記デジタル制御発振部は、インダクタと、前記第１デジタル信号に基づき容量値が第１及び第２容量値の何れかに切り替わる複数の第１可変容量素子と、前記第２デジタル信号に基づき容量値が前記第１及び第２容量値の差よりも小さな差を有する第３及び第４容量値の何れかに切り替わる複数の第２可変容量素子と、を有し、前記デジタル制御発振部は、前記インダクタのインダクタンスと、前記複数の第１及び第２可変容量素子のそれぞれの容量値と、により決定される周波数の前記クロック信号を出力し、前記制御部は、前記複数の第２可変容量素子の容量値に基づいて、前記複数の第１可変容量素子の容量値の切り替えを許可するか否かを制御する。
【００１０】
また、一実施の形態によれば、半導体集積回路の制御方法は、第１モード時に複数の第１可変容量素子の容量値の切り替えを許可し、第２モード時に複数の第２可変容量素子の容量値の切り替えを許可し、第２モード時における前記複数の第２可変容量素子の容量値に基づいて第２モードから第１モードにモードを切り替えるか否かを制御する。
【発明の効果】
【００１１】
前記一実施の形態によれば、可変容量素子の数を増大させることなく、周波数が安定したクロック信号ＣＬＫを生成することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかるＰＬＬ回路の構成例を示すブロック図である。
【図２】実施の形態１にかかるデジタル制御発振部の構成例を示す図である。
【図３】実施の形態１にかかる可変容量部の具体的構成例を示す図である。
【図４】実施の形態１にかかるＰＬＬ回路の各モードで追従可能な周波数範囲を示す図である。
【図５】実施の形態１にかかるＰＬＬ回路の動作を示すフローチャートである。
【図６】制御信号のコードと発振周波数との関係を示す図である。
【図７】実施の形態２にかかるＰＬＬ回路の動作を示すフローチャートである。
【図８】実施の形態３にかかるＰＬＬ回路の動作を示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
＜実施の形態１＞
図１は、実施の形態１にかかるＰＬＬ回路（半導体集積回路）１の構成例を示すブロック図である。本実施の形態にかかるＰＬＬ回路１は、トラッキングモード時にクロック信号ＣＬＫの周波数が所定範囲以上となった場合に、トラッキングモードからアクイジションモードにモードを切り替える。それにより、本実施の形態にかかるＰＬＬ回路１は、プリングやプシング等によりクロック信号ＣＬＫの周波数がトラッキングモードで追従可能な周波数範囲を超えて大きく変動した場合でもロックはずれを防止することができる。つまり、本実施の形態にかかるＰＬＬ回路１は、可変容量素子の数を増大させることなく、周波数が安定したクロック信号ＣＬＫを生成することができる。以下、具体的に説明する。
【００１７】
図１に示すＰＬＬ回路１は、いわゆるＡＤＰＬＬ回路であって、位相差検出部（ＰＤ）１１と、ループフィルタ（ＬＰＦ）１２と、デコーダ（ＤＥＣ）１３と、デジタル制御発振部（ＤＣＯ）１４と、制御部１５と、を備える。
【００１８】
位相差検出部１１は、基準位相と、フィードバックされたクロック信号ＣＬＫの位相と、の位相差を検出する。例えば、位相差検出部１１は、基準クロック信号Ｆｒｅｆと、基準クロック信号Ｆｒｅｆに位相を付加する設定信号ＦＣＭと、に基づき基準位相を生成し、当該基準位相とクロック信号ＣＬＫの位相と位相差を検出する。
【００１９】
ループフィルタ１２は、位相差検出部１１により検出された位相差を平均化（スムージング）するフィルター演算回路でありこの演算結果に応じたデジタルの制御信号ＴＵＮＥを出力する。本実施の形態では、ループフィルタ１２が、ａ（ａは自然数）ビットの制御信号ＴＵＮＥａ、ｂ（ｂは自然数）ビットの制御信号ＴＵＮＥｂ、及び、ｃ（ｃは自然数）ビットの制御信号ＴＵＮＥｃによって構成された（ａ＋ｂ＋ｃ）ビットの制御信号ＴＵＮＥを出力する場合を例に説明する。なお、制御信号ＴＵＮＥａは第３デジタル信号とも称する。制御信号ＴＵＮＥｂは第１デジタル信号とも称する。制御信号ＴＵＮＥｃは第２デジタル信号とも称する。
【００２０】
制御部１５は、ループフィルタ１２からの制御信号ＴＵＮＥに基づき、当該ループフィルタ１２に対して位相差に応じた制御信号ＴＵＮＥの出力を許可するか否かを制御する。
【００２１】
例えば、制御部１５は、初期モードであるＰＶＴキャリブレーションモード（第３モード）時に、ループフィルタ１２に対して位相差に応じた制御信号ＴＵＮＥａの出力を許可する。それにより、ループフィルタ１２は、位相差検出部１１により検出された位相差に応じた制御信号ＴＵＮＥａを出力する。
【００２２】
制御信号ＴＵＮＥａの値が所定範囲内で一定期間安定すると、制御部１５は、ＰＶＴキャリブレーションモード（第３モード）からアクイジションモード（第１モード）にモードを切り替える。制御部１５は、このアクイジションモード時に、ループフィルタ１２に対し、位相差に応じた制御信号ＴＵＮＥａの出力を禁止する（即ち、制御信号ＴＵＮＥａの出力を固定させる）一方で、位相差に応じた制御信号ＴＵＮＥｂの出力を許可する。それにより、ループフィルタ１２は、位相差検出部１１により検出された位相差に応じた制御信号ＴＵＮＥｂを出力する。
【００２３】
制御信号ＴＵＮＥｂの値が所定範囲内で一定期間安定すると、制御部１５は、アクイジションモード（第１モード）からトラッキングモード（第２モード）にモードを切り替える。制御部１５は、このトラッキングモード時に、ループフィルタ１２に対し、位相差に応じた制御信号ＴＵＮＥｂの出力を禁止する（即ち、制御信号ＴＵＮＥｂの出力を固定させる）一方で、位相差に応じた制御信号ＴＵＮＥｃの出力を許可する。それにより、ループフィルタ１２は、位相差検出部１１により検出された位相差に応じた制御信号ＴＵＮＥｃを出力する。
【００２４】
制御信号ＴＵＮＥｃの値が所定範囲内で一定期間安定すると、それに応じて、クロック信号ＣＬＫの周波数が確定する。ただし、制御信号ＴＵＮＥｃの値は、クロック信号ＣＬＫの周波数の微小な変動に応じて常に変化する。それにより、ＰＬＬ回路１は、クロック信号ＣＬＫの周波数を安定化させている。
【００２５】
さらに、制御部１５は、トラッキングモード時における制御信号ＴＵＮＥｃの値に基づいて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥｂの出力を許可するか否かを制御する。
【００２６】
例えば、制御信号ＴＵＮＥｃの値が予め定められた閾値範囲以上となった場合、制御部１５は、トラッキングモードからアクイジションモードにモードを切り替えて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥｂの出力を許可する。一方、制御信号ＴＵＮＥｃの値が当該閾値範囲未満である場合、制御部１５は、トラッキングモードを維持し、位相差に応じた制御信号ＴＵＮＥｂの出力を許可しない。
【００２７】
デコーダ１３は、バイナリコードの制御信号ＴＵＮＥをサーモメータコードの選択信号ＯＴＷに変換して出力する。なお、選択信号ＯＴＷは、選択信号ＯＴＷａ，ＯＴＷｂ，ＯＴＷｃにより構成される。また、選択信号ＯＴＷａは、ｘ（ｘは２〜２＾ａ−１の何れかの整数）本の選択信号ＯＴＷａ＿１〜ＯＴＷａ＿ｘからなる。選択信号ＯＴＷｂは、ｙ（ｙは２〜２＾ｂ−１の何れかの整数）本の選択信号ＯＴＷｂ＿１〜ＯＴＷｂ＿ｙからなる。選択信号ＯＴＷｃは、ｚ（ｚは２〜２＾ｃ−１の何れかの整数）本の選択信号ＯＴＷｃ＿１〜ＯＴＷｃ＿ｚからなる。
【００２８】
デコーダ１３は、ａビットの制御信号ＴＵＮＥａをｘ本の選択信号ＯＴＷａ＿１〜ＯＴＷａ＿ｘに変換して出力し、ｂビットの制御信号ＴＵＮＥｂをｙ本の選択信号ＯＴＷｂ＿１〜ＯＴＷｂ＿ｙに変換して出力し、ｃビットの制御信号ＴＵＮＥｃをｚ本の選択信号ＯＴＷｃ＿１〜ＯＴＷｃ＿ｚに変換して出力する。
【００２９】
デジタル制御発振部１４は、いわゆるＬＣ発振回路であって、選択信号ＯＴＷ（制御信号ＴＵＮＥ）に応じた発振周波数のクロック信号ＣＬＫを生成する。
【００３０】
（デジタル制御発振部１４の具体的構成例）
図２は、デジタル制御発振部１４の構成例を示す図である。図２に示すデジタル制御発振部１４は、インダクタ１４１と、可変容量部１４２と、負性抵抗生成部１４３と、出力アンプ１４４と、を有する。可変容量部１４２は、可変容量素子群１４５と、可変容量素子群１４６と、可変容量素子群１４７と、を有する。
【００３１】
デジタル制御発振部１４は、選択信号ＯＴＷ（制御信号ＴＵＮＥ）に応じて切り替わる可変容量部１４２の容量値と、インダクタ１４１のインダクタンスと、に基づき決定される発振周波数のクロック信号ＣＬＫを生成する。
【００３２】
（可変容量部１４２の具体的構成例）
図３は、可変容量部１４２の具体的構成例を示す図である。可変容量素子群１４５は、各々が２個のバラクタにより構成された可変容量素子（第３可変容量素子）１４５＿１〜１４５＿ｘ（ｘは２〜２＾ａ−１の何れかの整数）を有する。可変容量素子群１４６は、各々が２個のバラクタにより構成された可変容量素子（第１可変容量素子）１４６＿１〜１４６＿ｙ（ｙは２〜２＾ｂ−１の何れかの整数）を有する。可変容量素子群１４７は、各々が２個のバラクタにより構成された可変容量素子（第２可変容量素子）１４７＿１〜１４７＿ｚ（ｚは２〜２＾ｃ−１の何れかの整数）を有する。
【００３３】
可変容量素子群１４５には、ａビットの制御信号ＴＵＮＥａに基づき生成された選択信号ＯＴＷａが供給される。可変容量素子群１４５の容量値はこの選択信号ＯＴＷａによって制御される。より具体的には、可変容量素子群１４５を構成するｘ個の可変容量素子１４５＿１〜１４５＿ｘのそれぞれの容量値は、選択信号ＯＴＷａを構成するｘ本の選択信号ＯＴＷａ＿１〜ＯＴＷａ＿ｘのそれぞれによって制御される。
【００３４】
例えば、選択信号ＯＴＷａ＿１がＨレベルを示す場合、可変容量素子１４５＿１の容量値は低容量値（第５容量値）Ｃａ１を示す。一方、選択信号ＯＴＷａ＿１がＬレベルを示す場合、可変容量素子１４５＿１の容量値は容量値Ｃａ１よりも大きな高容量値（第６容量値）Ｃａ２を示す。選択信号ＯＴＷａ＿２〜ＯＴＷａ＿ｘのそれぞれと、可変容量素子１４５＿２〜１４５＿ｘのそれぞれの容量値と、の関係については、選択信号ＯＴＷａ＿１と可変容量素子１４５＿１の容量値との関係と同様であるため、その説明を省略する。
【００３５】
可変容量素子群１４６には、ｂビットの制御信号ＴＵＮＥｂに基づき生成された選択信号ＯＴＷｂが供給される。可変容量素子群１４６の容量値はこの選択信号ＯＴＷｂによって制御される。より具体的には、可変容量素子群１４６を構成するｙ個の可変容量素子１４６＿１〜１４６＿ｙのそれぞれの容量値は、選択信号ＯＴＷｂを構成するｙ本の選択信号ＯＴＷｂ＿１〜ＯＴＷｂ＿ｙのそれぞれによって制御される。
【００３６】
例えば、選択信号ＯＴＷｂ＿１がＨレベルを示す場合、可変容量素子１４６＿１の容量値は低容量値（第１容量値）Ｃｂ１を示す。一方、選択信号ＯＴＷｂ＿１がＬレベルを示す場合、可変容量素子１４６＿１の容量値は容量値Ｃｂ１よりも大きな高容量値（第２容量値）Ｃｂ２を示す。選択信号ＯＴＷｂ＿２〜ＯＴＷｂ＿ｙのそれぞれと、可変容量素子１４６＿２〜１４６＿ｙのそれぞれの容量値と、の関係については、選択信号ＯＴＷｂ＿１と可変容量素子１４６＿１の容量値との関係と同様であるため、その説明を省略する。
【００３７】
可変容量素子群１４７には、ｃビットの制御信号ＴＵＮＥｃに基づき生成された選択信号ＯＴＷｃが供給される。可変容量素子群１４７の容量値はこの選択信号ＯＴＷｃによって制御される。より具体的には、可変容量素子群１４７を構成するｚ個の可変容量素子１４７＿１〜１４７＿ｚのそれぞれの容量値は、選択信号ＯＴＷｃを構成するｚ本の選択信号ＯＴＷｃ＿１〜ＯＴＷｃ＿ｚのそれぞれによって制御される。
【００３８】
例えば、選択信号ＯＴＷｃ＿１がＨレベルを示す場合、可変容量素子１４７＿１の容量値は低容量値（第３容量値）Ｃｃ１を示す。一方、選択信号ＯＴＷｃ＿１がＬレベルを示す場合、可変容量素子１４７＿１の容量値は容量値Ｃｃ１よりも大きな高容量値（第４容量値）Ｃｃ２を示す。選択信号ＯＴＷｃ＿２〜ＯＴＷｃ＿ｚのそれぞれと、可変容量素子１４７＿２〜１４７＿ｚのそれぞれの容量値と、の関係については、選択信号ＯＴＷｃ＿１と可変容量素子１４７＿１の容量値との関係と同様であるため、その説明を省略する。
【００３９】
ここで、容量値Ｃａ１，Ｃａ２の差（Ｃａ２−Ｃａ１）と、容量値Ｃｂ１，Ｃｂ２の差（Ｃｂ２−Ｃｂ１）と、容量値Ｃｃ１，Ｃｃ２の差（Ｃｃ２−Ｃｃ１）と、の関係は、以下の式（１）のように表すことができる。
【００４０】
（Ｃａ２−Ｃａ１）＞（Ｃｂ２−Ｃｂ１）＞（Ｃｃ２−Ｃｃ１）  ・・・（１）
【００４１】
それにより、図４に示すように、可変容量素子群１４５の容量値に基づいて決定されるクロック信号ＣＬＫの周波数範囲ΔｆＰｍａｘ及び周波数変化量ΔｆＰと、可変容量素子群１４６の容量値に基づいて決定されるクロック信号ＣＬＫの周波数範囲ΔｆＡｍａｘ及び周波数変化量ΔｆＡと、可変容量素子群１４７の容量値に基づいて決定されるクロック信号ＣＬＫの周波数範囲ΔｆＴｍａｘ及び周波数変化量ΔｆＴと、の関係は、以下の式（２）及び式（３）のように表すことができる。
【００４２】
ΔｆＰｍａｘ＞ΔｆＡｍａｘ＞ΔｆＴｍａｘ  ・・・（２）
【００４３】
ΔｆＰ＞ΔｆＡ＞ΔｆＴ  ・・・（３）
【００４４】
ＰＬＬ回路１は、可変容量素子群１４５〜１５７のうち容量値を変化させる可変容量素子群をモードに応じて切り替えることにより、クロック信号ＣＬＫの周波数範囲を段階的に狭めている。それにより、ＰＬＬ回路１は、少ない数の可変容量素子でロックアップ（位相同期）を可能にしている。
【００４５】
（フローチャート）
続いて、図５を用いて、ＰＬＬ回路１の動作を説明する。図５は、ＰＬＬ回路１の動作を示すフローチャートである。ここでは、説明の簡略化のため、ａ＝３，ｂ＝３，ｃ＝３、ｘ＝７，ｙ＝７，ｚ＝７である場合を例に説明する。つまり、制御信号ＴＵＮＥａのビット幅が３ビット、制御信号ＴＵＮＥｂのビット幅が３ビット、制御信号ＴＵＮＥｃのビット幅が３ビット、可変容量素子群１４５を構成する可変容量素子が７個、可変容量素子群１４６を構成する可変容量素子が７個、可変容量素子群１４７を構成する可変容量素子が７個である場合を例に説明する。
【００４６】
まず、制御部１５は、初期モードであるＰＶＴキャリブレーションモード時に、ループフィルタ１２に対して位相差に応じた制御信号ＴＵＮＥａの出力を許可する。それにより、ループフィルタ１２は、位相差検出部１１により検出された位相差に応じた制御信号ＴＵＮＥａを出力する。デコーダ１３は、この制御信号ＴＵＮＥａを選択信号ＯＴＷａに変換して出力する（図５のＳ１０１）。
【００４７】
例えば、制御信号ＴＵＮＥａが"１０１"（バイナリコード）を示す場合、デコーダ１３は、"００１１１１１"（サーモメータコード）の選択信号ＯＴＷａを出力する。つまり、選択信号ＯＴＷａ＿１〜ＯＴＷａ＿５がＨレベルを示し、選択信号ＯＴＷａ＿６，ＯＴＷａ＿７がＬレベルを示す。それにより、各可変容量素子１４５＿１〜１４５＿５の容量値は低容量値Ｃａ１を示し、各可変容量素子１４５＿６，１４５＿７の容量値は高容量値Ｃａ２を示す。
【００４８】
デジタル制御発振部１４は、可変容量部１４２の容量値（可変容量素子群１４５〜１４７のそれぞれの容量値）と、インダクタ１４１のインダクタンスと、に基づき決定される発振周波数のクロック信号ＣＬＫを生成する。なお、このとき、各可変容量素子群１４６，１４７の容量値は例えば中間値を示している。
【００４９】
クロック信号ＣＬＫの周波数が所定範囲内で一定期間安定することにより、制御信号ＴＵＮＥａの値が所定範囲内で一定期間安定すると、制御部１５は、ＰＶＴキャリブレーションモードからアクイジションモードにモードを切り替える（図５のＳ１０２）。
【００５０】
制御部１５は、このアクイジションモード時に、ループフィルタ１２に対し、位相差に応じた制御信号ＴＵＮＥａの出力を禁止する（即ち、制御信号ＴＵＮＥａの出力を固定させる）一方で、位相差に応じた制御信号ＴＵＮＥｂの出力を許可する。それにより、ループフィルタ１２は、位相差検出部１１により検出された位相差に応じた制御信号ＴＵＮＥｂを出力する。デコーダ１３は、この制御信号ＴＵＮＥｂを選択信号ＯＴＷｂに変換して出力する。
【００５１】
例えば、制御信号ＴＵＮＥｂが"０１１"（バイナリコード）を示す場合、デコーダ１３は、"００００１１１"（サーモメータコード）の選択信号ＯＴＷｂを出力する。つまり、選択信号ＯＴＷｂ＿１〜ＯＴＷｂ＿３がＨレベルを示し、選択信号ＯＴＷｂ＿４〜ＯＴＷｂ＿７がＬレベルを示す。それにより、各可変容量素子１４６＿１〜１４６＿３の容量値は低容量値Ｃｂ１を示し、各可変容量素子１４６＿４〜１４６＿７の容量値は高容量値Ｃｂ２を示す。
【００５２】
デジタル制御発振部１４は、可変容量部１４２の容量値（可変容量素子群１４５〜１４７のそれぞれの容量値）と、インダクタ１４１のインダクタンスと、に基づき決定される発振周波数のクロック信号ＣＬＫを生成する。なお、このとき、可変容量素子群１４５の容量値は、ＰＶＴキャリブレーションモード時に確定した値を示し、可変容量素子群１４７の容量値は例えば中間値を示している。
【００５３】
クロック信号ＣＬＫの周波数が所定範囲内で一定期間安定することにより、制御信号ＴＵＮＥｂの値が所定範囲内で一定期間安定すると、制御部１５は、アクイジションモードからトラッキングモードにモードを切り替える（図５のＳ１０３）。
【００５４】
制御部１５は、このトラッキングモード時に、ループフィルタ１２に対し、位相差に応じた制御信号ＴＵＮＥｂの出力を禁止する（即ち、制御信号ＴＵＮＥｂの出力を固定させる）一方で、位相差に応じた制御信号ＴＵＮＥｃの出力を許可する。それにより、ループフィルタ１２は、位相差検出部１１により検出された位相差に応じた制御信号ＴＵＮＥｃを出力する。デコーダ１３は、この制御信号ＴＵＮＥｃを選択信号ＯＴＷｃに変換して出力する。
【００５５】
例えば、制御信号ＴＵＮＥｃが"１００"（バイナリコード）を示す場合、デコーダ１３は、"０００１１１１"（サーモメータコード）の選択信号ＯＴＷｃを出力する。つまり、選択信号ＯＴＷｃ＿１〜ＯＴＷｃ＿４がＨレベルを示し、選択信号ＯＴＷｃ＿５〜ＯＴＷｃ＿７がＬレベルを示す。それにより、各可変容量素子１４７＿１〜１４７＿４の容量値は低容量値Ｃｃ１を示し、各可変容量素子１４７＿５〜１４７＿７の容量値は高容量値Ｃｃ２を示す。
【００５６】
デジタル制御発振部１４は、可変容量部１４２の容量値（可変容量素子群１４５〜１４７のそれぞれの容量値）と、インダクタ１４１のインダクタンスと、に基づき決定される発振周波数のクロック信号ＣＬＫを生成する。なお、このとき、可変容量素子群１４５の容量値は、ＰＶＴキャリブレーションモード時に確定した値を示し、可変容量素子群１４６の容量値は、アクイジションモード時に確定した値を示している。
【００５７】
制御信号ＴＵＮＥｃの値が所定範囲内で一定期間安定すると、それに応じて、クロック信号ＣＬＫの周波数が確定する。ただし、制御信号ＴＵＮＥｃの値は、クロック信号ＣＬＫの周波数の微小な変動に応じて常に変化する。それにより、ＰＬＬ回路１は、クロック信号ＣＬＫの周波数を安定化させている。
【００５８】
さらに、制御部１５は、トラッキングモード時における制御信号ＴＵＮＥｃの値に基づいて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥｂの出力を許可するか否かを制御する。
【００５９】
例えば、クロック信号ＣＬＫの周波数が大きく変動して制御信号ＴＵＮＥｃの値が予め定められた閾値範囲以上になった場合（図５のＳ１０４のＹＥＳ）、制御部１５は、トラッキングモードからアクイジションモードにモードを切り替えて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥｂの出力を許可する。一方、制御信号ＴＵＮＥｃの値が当該閾値未満である場合（図５のＳ１０４のＮＯ）、制御部１５は、トラッキングモードを維持し、位相差に応じた制御信号ＴＵＮＥｂの出力を許可しない。
【００６０】
具体的には、例えば、閾値範囲の最小値が"００１"、閾値範囲の最大値が"１１０"である場合において、制御信号ＴＵＮＥｃの値がクロック信号ＣＬＫの周波数の変動に伴って"０００"，"００１"，"１１０"，"１１１"の何れかになると、制御部１５は、トラッキングモードからアクイジションモードにモードを切り替えて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥｂの出力を許可する。一方、制御信号ＴＵＮＥｃの値が"０１０"〜"１０１"の何れかであれば、制御部１５は、トラッキングモードを維持し、位相差に応じた制御信号ＴＵＮＥｂの出力を許可しない。
【００６１】
このように、本実施の形態にかかるＰＬＬ回路１は、トラッキングモード時に制御信号ＴＵＮＥｃの値が閾値範囲以上となった場合に、トラッキングモードからアクイジションモードにモードを切り替えて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥｂの出力を許可する。それにより、本実施の形態にかかるＰＬＬ回路１は、プリングやプシング等によりクロック信号ＣＬＫの周波数がトラッキングモードで追従可能な周波数範囲を超えて大きく変動した場合でもロックはずれを防止することができる。つまり、本実施の形態にかかるＰＬＬ回路１は、可変容量素子の数を増大させることなく、周波数が安定したクロック信号ＣＬＫを生成することができる。
【００６２】
続いて、図６を用いて、ＰＬＬ回路１の動作をさらに詳細に説明する。図６は、制御信号ＴＵＮＥの値（コード）と発振周波数との関係を示す図である。なお、変数や閾値範囲等の設定内容は、図５の例での設定内容と同様である。
【００６３】
本例では、ＰＬＬ回路１は、アクイジションモードにて制御信号ＴＵＮＥｂの値（コード）を"０１１"に設定した後、アクイジションモードからトラッキングモードにモードを切り替え、トラッキングモードにて制御信号ＴＵＮＥｃの値（コード）を"１００"に設定している。このとき、ＰＬＬ回路１は、クロック信号ＣＬＫが所望の発振周波数ｆ０を示す状態でロックアップしている。
【００６４】
ＰＬＬ回路１が搭載されたＲＦ回路は、当該ＰＬＬ回路１のロックアップ後にＲＦ信号の送受信動作を開始する。このＲＦ信号の送受信動作に起因してＰＬＬ回路１の電源電圧や接地電圧が意図せず変動することにより、発振周波数を意図せず変化させるプリングやプシング等が発生する。それにより、クロック信号ＣＬＫの周波数は、例えばｆ０からｆ１（ｆ１＜ｆ０）に変化してしまう。
【００６５】
このとき、ＰＬＬ回路１は、クロック信号ＣＬＫの周波数をロック周波数であるｆ０に維持しようと動作する。つまり、ＰＬＬ回路１は、制御信号ＴＵＮＥｃの値を大きくすることによりクロック信号ＣＬＫの周波数を上昇させる。
【００６６】
ここで、ＰＬＬ回路１は、制御信号ＴＵＮＥｃの値が閾値範囲の上限である"１１０"に達すると、トラッキングモードからアクイジションモードにモードを切り替える。
【００６７】
ＰＬＬ回路１は、例えば、アクイジションモードにて制御信号ＴＵＮＥｂの値（コード）を現行よりも１つ大きい"１００"に設定し周波数範囲を高周波数側に遷移させる。その後、ＰＬＬ回路１は、アクイジションモードからトラッキングモードにモードを切り替え、制御信号ＴＵＮＥｃの値を調整することによりロックアップさせる。
【００６８】
このように、本実施の形態にかかるＰＬＬ回路１は、トラッキングモード時に制御信号ＴＵＮＥｃの値が閾値範囲以上となった場合に（即ち、可変容量素子群１４７の容量値が閾値範囲以上となった場合に）、トラッキングモードからアクイジションモードにモードを切り替えて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥｂの出力（即ち、可変容量素子群１４６の容量値の切り替え）を許可する。
【００６９】
それにより、本実施の形態にかかるＰＬＬ回路１は、プリングやプシング等によりクロック信号ＣＬＫの周波数がトラッキングモードで追従可能な周波数範囲を超えて大きく変動した場合でもロックはずれを防止することができる。つまり、本実施の形態にかかるＰＬＬ回路１は、可変容量素子の数を増大させることなく、周波数が安定したクロック信号ＣＬＫを生成することができる。
【００７０】
＜実施の形態２＞
本実施の形態にかかるＰＬＬ回路２は、制御部１５に代えて制御部２５を備える。ＰＬＬ回路２のその他の回路構成については、ＰＬＬ回路１の場合と同様であるため、その説明を省略する。
【００７１】
制御部２５は、制御部１５の機能に加え、アクイジションモード時における制御信号ＴＵＮＥｂの値に基づいて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥａの出力を許可するか否かを制御する機能を有する。
【００７２】
図７は、ＰＬＬ回路２の動作を示すフローチャートである。図７に示すフローチャートでは、図５に示すフローチャートと比較して、ステップＳ１０２とステップＳ１０３との間にステップＳ２０１の工程がさらに設けられている。
【００７３】
例えば、クロック信号ＣＬＫの周波数が大きく変動して制御信号ＴＵＮＥｂの値が予め定められた閾値範囲以上になった場合（図７のＳ２０１のＹＥＳ）、制御部２５は、アクイジションモードからＰＶＴキャリブレーションモードにモードを切り替えて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥａの出力を許可する。一方、制御信号ＴＵＮＥｂの値が当該閾値未満である場合（図７のＳ２０１のＮＯ）、制御部２５は、アクイジションモードを維持し、位相差に応じた制御信号ＴＵＮＥａの出力を許可しない。
【００７４】
具体的には、例えば、閾値範囲の最小値が"００１"、閾値範囲の最大値が"１１０"である場合において、制御信号ＴＵＮＥｂの値がクロック信号ＣＬＫの周波数の変動に伴って"０００"，"００１"，"１１０"，"１１１"の何れかになると、制御部２５は、アクイジションモードからＰＶＴキャリブレーションモードにモードを切り替えて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥａの出力を許可する。一方、制御信号ＴＵＮＥｂの値が"０１０"〜"１０１"の何れかであれば、制御部２５は、アクイジションモードを維持し、位相差に応じた制御信号ＴＵＮＥａの出力を許可しない。
【００７５】
このように、本実施の形態にかかるＰＬＬ回路２は、アクイジションモード時に制御信号ＴＵＮＥｂの値が閾値範囲以上となった場合に、アクイジションモードからＰＶＴキャリブレーションモードにモードを切り替えて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥａの出力を許可する。それにより、本実施の形態にかかるＰＬＬ回路２は、プリングやプシング等によりクロック信号ＣＬＫの周波数がアクイジションモードで追従可能な周波数範囲を超えてさらに大きく変動した場合でもロックはずれを防止することができる。つまり、本実施の形態にかかるＰＬＬ回路２は、可変容量素子の数を増大させることなく、周波数が安定したクロック信号ＣＬＫを生成することができる。
【００７６】
＜実施の形態３＞
本実施の形態にかかるＰＬＬ回路３は、制御部１５に代えて制御部３５を備える。ＰＬＬ回路３のその他の回路構成については、ＰＬＬ回路１の場合と同様であるため、その説明を省略する。
【００７７】
制御部３５は、制御部１５の機能に加え、"トラッキングモード時における制御信号ＴＵＮＥｃの値に基づいて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥｂの出力を許可するか否かを制御する機能"（以下、モニタ機能と称す）を有効にするか否かを制御する機能をさらに有する。
【００７８】
例えば、制御部３５は、外部又は内部からのイネーブル信号がアクティブの場合、モニタ機能を有効にし、イネーブル信号がインアクティブの場合、モニタ機能を無効にする。
【００７９】
図８は、ＰＬＬ回路３の動作を示すフローチャートである。図８に示すフローチャートでは、図５に示すフローチャートと比較して、ステップＳ１０３とステップＳ１０４との間にモニタ機能を有効にするか否かを制御する工程（Ｓ３０１）がさらに設けられている。
【００８０】
例えば、ＲＦ回路等に搭載されるＰＬＬ回路３では、デジタル制御発振部から出力されるクロック信号ＣＬＫの周波数を直接変調するダイレクト変調方式が採用されることがある。この場合、クロック信号ＣＬＫの周波数が意図的に大きく変化するため、モードが勝手に切り替わってしまわないようにモニタ機能は無効に制御される。
【００８１】
また、プリングやプシングは、ＲＦ信号の送受信動作の開始時等、電力が急激に変動する場合に発生しやすい。一方、ＲＦ信号の送受信動作の開始時以降の安定期間では、プリングやプシングは発生しない。つまり、ＲＦ信号の送受信動作の開始時以降の安定期間では、クロック信号ＣＬＫの周波数の変動は小さい。したがって、ＲＦ信号の送受信動作の開始時以降の安定期間では、モニタ機能は無効に制御される。
【００８２】
このように、本実施の形態にかかるＰＬＬ回路３は、プリングやプシング等によりクロック信号ＣＬＫの周波数が大きく変動する場合にのみモニタ機能を有効にすることで、回路コストを抑制することができる。
【００８３】
以上のように、上記実施の形態１〜３にかかるＰＬＬ回路は、トラッキングモード時に制御信号ＴＵＮＥｃの値が閾値範囲以上となった場合に、トラッキングモードからアクイジションモードにモードを切り替えて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥｂの出力を許可する。それにより、上記実施の形態１〜３にかかるＰＬＬ回路は、プリングやプシング等によりクロック信号ＣＬＫの周波数がトラッキングモードで追従可能な周波数範囲を超えて大きく変動した場合でもロックはずれを防止することができる。つまり、上記実施の形態１〜３にかかるＰＬＬ回路は、可変容量素子の数を増大させることなく、周波数が安定したクロック信号ＣＬＫを生成することができる。
【００８４】
さらに、上記実施の形態２にかかるＰＬＬ回路は、アクイジションモード時に制御信号ＴＵＮＥｂの値が閾値範囲以上となった場合に、アクイジションモードからＰＶＴキャリブレーションモードにモードを切り替えて、ループフィルタ１２に対し再び位相差に応じた制御信号ＴＵＮＥａの出力を許可する。それにより、上記実施の形態２にかかるＰＬＬ回路は、プリングやプシング等によりクロック信号ＣＬＫの周波数がアクイジションモードで追従可能な周波数範囲を超えてさらに大きく変動した場合でもロックはずれを防止することができる。
【００８５】
さらに、上記実際の形態３にかかるＰＬＬ回路は、モニタ機能を有効にするか否かを制御する機能を有する。上記実施の形態３にかかるＰＬＬ回路は、プリングやプシング等によりクロック信号ＣＬＫの周波数が大きく変動する場合にのみモニタ機能を有効にすることで、回路コストを抑制することができる。
【００８６】
（関連する技術との比較）
なお、関連する技術のＡＤＰＬＬ回路は、プリングやプシング等によりクロック信号の周波数がトラッキングモードで追従可能な周波数範囲を超えて大きく変動した場合に、ロックはずれを起こしてしまうという問題がある。つまり、関連する技術の構成は、周波数が安定したクロック信号を生成することができない、という問題がある。
【００８７】
この問題を回避するために、可変容量素子の数を増やして追従可能な周波数範囲を広げようとすると、回路規模が増大してしまう。また、可変容量素子の数を増やすとデジタル制御発振回路に供給されるデジタル信号のビット幅が増大してしまう。
【００８８】
また、プリングやプシング等によるクロック信号の周波数変化量を設計時に正確に把握することは困難である。したがって、関連する技術のＡＤＰＬＬ回路では、トラッキングモードで追従可能な周波数範囲を必要以上に大きく設定しておく必要がある。つまり、関連する技術のＡＤＰＬＬ回路では、必要以上に多い可変容量素子を備えておく必要がある。そのため、関連する技術のＡＤＰＬＬ回路では、回路規模が増大してしまう問題がある。
【００８９】
さらに、可変容量素子の数を増やすと、プリングやプシングの影響を受ける素子の数が増えることになるため、回路規模が増大するのみならず、クロック信号の周波数変動幅が大きくなってしまうという問題もある。
【００９０】
一方、上記実施の形態にかかるＰＬＬ回路は、トラッキングモードで追従可能な周波数範囲を超えて大きく変動した場合でも、トラッキングモードからアクイジションモードにモードが切り替わるため、ロックはずれを防止することができる。また、トラッキングモードで追従可能な周波数範囲を必要以上に大きく設定しておく必要もない。つまり、上記実施の形態にかかるＰＬＬ回路は、可変容量素子の数を増大させることなく、周波数が安定したクロック信号を生成することができる。
【００９１】
上記実施の形態では、制御信号ＴＵＮＥａ〜ＴＵＮＥｃがそれぞれ制御信号ＴＵＮＥのａ〜ｃビットにより独立して構成された場合を例に説明したが、これに限られない。制御信号ＴＵＮＥａ〜ＴＵＮＥｃは、それぞれ制御信号ＴＵＮＥのビットの一部を共用して構成されても良い。それにより、可変容量素子群１４５〜１４７のそれぞれによって決定されるクロック信号ＣＬＫの周波数範囲をオーバーラップさせることができる。
【００９２】
また、上記実施の形態では、可変容量部１４２が３つの可変容量素子群１４５〜１４７を有する場合を例に説明したが、これに限られない。可変容量部１４２は、２つ以上の容量素子群を有する構成に適宜変更可能である。なお、可変容量部１４２に設けられた可変容量素子群の数に応じた数のモードが存在することとなる。
【００９３】
また、上記実施の形態では、制御部（１５，２５，３５）が、ループフィルタ１２からの制御信号ＴＵＮＥに基づいて、当該ループフィルタ１２に対し位相差に応じた制御信号ＴＵＮＥの出力を許可するか否かを制御する場合を例に説明したが、これに限られない。制御部（１５，２５，３５）は、可変容量部１４２の容量値に基づいて可変容量部１４２の容量値の切り替えを許可するか否かを制御する構成に適宜変更可能である。
【００９４】
また、上記実施の形態にかかるＰＬＬ回路は、クロック信号ＣＬＫを分周して位相差検出部１１にフィードバックする分周器をさらに備えた構成に適宜変更可能である。
【００９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００９６】
１〜３  ＰＬＬ回路
１１  位相差検出部
１２  ループフィルタ
１３  デコーダ
１４  デジタル制御発振部
１５，２５，３５  制御部
１４１  インダクタ
１４２  可変容量部
１４３  負性抵抗生成部
１４４  出力アンプ
１４５  可変容量素子群
１４５−１〜１４５−ｘ  可変容量素子
１４６  可変容量素子群
１４６−１〜１４６−ｙ  可変容量素子
１４７  可変容量素子群
１４７−１〜１４７−ｚ  可変容量素子
【図１】
2014082613.tif 000003
【図２】
2014082613.tif 000004
【図３】
2014082613.tif 000005
【図４】
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【図５】
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【図６】
2014082613.tif 000008
【図７】
2014082613.tif 000009
【図８】
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