(57)【要約】【課題】シリアル形式で、メモリに、データの読み出し、又は、書き込みを実行する場合に、読出時間又は書込時間を短縮する。【解決手段】画像形成装置のシリアルＲＯＭ制御部は、シリアルＲＯＭからシリアル形式で読出データを読み出す際に、読出コマンド及び上位アドレスをＣＰＵからの命令の受信に先立ってシリアルＲＯＭ制御部に送信する。そして、ＣＰＵからの命令を受信した際、その命令が読出命令である場合、下位アドレスを送信し、シリアルＲＯＭにおいて上位アドレスと下位アドレスを併せた読出アドレスに記憶された読出データをシリアルＲＯＭから読み出す。【選択図】図５
2014127060.tif 000002
【特許請求の範囲】
【請求項１】
メモリと、
読出アドレスを有する読出命令を受信し、前記メモリに読出コマンド、前記読出アドレスの順番で送信し、前記メモリの前記読出アドレスに対応する読出データを読み出し、又は、
書込アドレスと書込データとを有する書込命令を受信し、前記メモリに書込コマンド、前記書込アドレス、前記書込データの順番で送信し、前記書込アドレスにおける前記メモリに前記書込データを書き込むメモリ制御部と、
前記読出命令、又は、前記書込命令のいずれかの命令を前記メモリ制御部に送信し、前記メモリ制御部が読み出したデータを処理するＣＰＵと、
を備え、
前記メモリ制御部は、
少なくとも前記読出コマンドを、前記ＣＰＵからの前記命令の受信に先立って前記メモリに送信し、
前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令が読出命令である場合、前記読出アドレスを送信し、
前記ＣＰＵからの前記命令が書込命令である場合、少なくとも前記読出コマンドを初期化し、前記書込コマンド、前記書込アドレス、前記書込データの順番で送信する、処理装置。
【請求項２】
請求項１に記載の処理装置であって、
前記メモリ制御部は、
前記メモリから前記読出データを読み出し後、又は、前記メモリに前記書込データを書き込み後、前記ＣＰＵからの前記命令の有無に関わらず、少なくとも前記読出コマンドを前記メモリに送信する、処理装置。
【請求項３】
請求項１又は請求項２に記載の処理装置であって、
前記メモリは、前記メモリ制御部によって前記読出データとして読み出される領域である読出領域を有し、
前記読出アドレスは、上位アドレスと下位アドレスとから構成され、前記上位アドレスは前記読出領域を特定するアドレスであって、
前記メモリ制御部は、
前記ＣＰＵからの前記命令の受信に先立って、前記メモリに、前記読出コマンド、前記上位アドレスの順番で送信し、前記ＣＰＵからの読出命令を受信した際、前記読出アドレスのうち前記上位アドレスを除いたアドレスである下位アドレスを、前記メモリに送信する、処理装置。
【請求項４】
請求項３に記載の処理装置であって、
前記読出領域が少なくとも２以上に分割され、
前記２以上の読出領域のうち１つの領域を特定する上位アドレスを特定上位アドレスとし、
前記メモリ制御部は、
前記ＣＰＵからの前記命令の受信に先立って、前記メモリに、前記読出コマンド、前記特定上位アドレスの順番で送信し、
前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令が読出命令であって、かつ、前記読出命令が前記特定上位アドレスに対する読み出しである場合、前記読出アドレスのうち前記特定上位アドレスを除いたアドレスである下位アドレスを、前記メモリに送信し、
前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令が読出命令であって、かつ、前記読出命令が前記特定上位アドレスに対する読み出しでない場合、前記読出コマンドと前記特定上位アドレスとを初期化し、前記読出コマンド、前記読出アドレス、の順番で前記メモリに送信する、処理装置。
【請求項５】
請求項４に記載の処理装置であって、
前記読出領域のうち１つの領域は、プログラムデータが記憶されている領域であって、
更に、
前記メモリ制御部が読み出した前記プログラムデータに基づいて、前記ＣＰＵによって前記メモリ制御部が読み出した前記プログラムデータを用いて制御される処理部、
を備え、
前記特定上位アドレスは、前記プログラムデータが記憶されている領域を特定する、処理装置。
【請求項６】
請求項３から請求項５のいずれか１項に記載の処理装置であって、
前記メモリは、前記読出領域と前記メモリ制御部が前記書込データとして書き込む領域である書込領域とを有し、
前記メモリ制御部は、
前記ＣＰＵからの前記命令の受信に先立って、前記メモリに、前記読出コマンド、前記上位アドレスの順番で送信し、前記ＣＰＵからの書込命令を受信した際、前記読出コマンド及び前記上位アドレスを初期化し、前記書込コマンド、前記書込アドレス、前記書込データの順番で送信する、処理装置。
【請求項７】
メモリと、
読出アドレスを有する読出命令を受信し、前記メモリに読出コマンド、前記読出アドレスの順番で送信し、前記メモリの前記読出アドレスに対応する読出データを読み出し、又は、
書込アドレスと書込データを有する書込命令を受信し、前記メモリに書込コマンド、前記書込アドレス、前記書込データの順番で送信し、前記書込アドレスにおける前記メモリに前記書込データを書き込むメモリ制御部と、
前記読出命令、又は、前記書込命令のいずれかの命令を前記メモリ制御部に送信し、前記メモリ制御部が読み出したデータを処理するＣＰＵと、
を備え、
前記メモリ制御部は、
少なくとも前記書込コマンドを、前記ＣＰＵからの前記命令の受信に先立って前記メモリに送信し、
前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令が書込命令である場合、前記書込アドレスを送信し、
前記ＣＰＵからの前記命令が読出命令である場合、少なくとも前記書込コマンドを初期化し、前記読出コマンド、前記読出アドレスの順番で送信する、処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示される発明は、ＣＰＵからの命令に応じて、シリアル形式で、メモリに、データの読み出し、又は、書き込みを実行する処理装置に関する。
【背景技術】
【０００２】
従来から、ＣＰＵとメモリの間に接続され、ＣＰＵからの命令に応じて、シリアル形式で、メモリに、データの読み出し、又は、書き込みを実行するインターフェイス回路が用いられている（例えば、特許文献１）。この回路では、例えばメモリからデータを読み出す際に、ＣＰＵからの命令に応じて、メモリに対して読出コマンド、読出アドレスの順番で送信し、これらを送信した後にメモリから当該読出アドレスにおける読出データを読み出す。また、メモリにデータを書き込む際に、ＣＰＵからの命令に応じて、メモリに対して書込コマンド、書込アドレス、書込データの順番で送信し、当該書込アドレスにおけるメモリに書込データを書き込む。そのため、シリアル形式では、読出コマンド及び読出アドレスを同時に送信し、或は、書込コマンド、書込アドレス、書込データを同時に送信するパラレル形式に比べて、ＣＰＵからの命令を受けてから読出データの読み出し完了までの読出時間、及び、ＣＰＵからの命令を受けてから書込データの書き込み完了までの書込時間が長期化する問題が生じていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−９２３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
つまり、インターフェイス回路等のメモリ制御部では、従来、ＣＰＵからの命令を待って、メモリに対して読出コマンド、読出アドレスを送信し、これらを送信した後に読出データを読み出す必要があり、読出時間が長期化していた。また、ＣＰＵからの命令を待って、メモリに対して書込コマンド、書込アドレス、書込データを送信する必要があり、書込時間が長期化していた。メモリ制御部を備える処理装置において、読出時間又は書込時間を短縮する技術が求められている。
【０００５】
本明細書に開示される発明は、シリアル形式で、メモリに、データの読み出し、又は、書き込みを実行する場合に、読出時間又は書込時間を短縮する技術を開示することにある。
【課題を解決するための手段】
【０００６】
本明細書によって開示される処理装置は、メモリと、読出アドレスを有する読出命令を受信し、前記メモリに読出コマンド、前記読出アドレスの順番で送信し、前記メモリの前記読出アドレスに対応する読出データを読み出し、又は、書込アドレスと書込データとを有する書込命令を受信し、前記メモリに書込コマンド、前記書込アドレス、前記書込データの順番で送信し、前記書込アドレスにおける前記メモリに前記書込データを書き込むメモリ制御部と、前記読出命令、又は、前記書込命令のいずれかの命令を前記メモリ制御部に送信し、前記メモリ制御部が読み出したデータを処理するＣＰＵと、を備え、前記メモリ制御部は、少なくとも前記読出コマンドを、前記ＣＰＵからの前記命令の受信に先立って前記メモリに送信し、前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令が読出命令である場合、前記読出アドレスを送信し、前記ＣＰＵからの前記命令が書込命令である場合、少なくとも前記読出コマンドを初期化し、前記書込コマンド、前記書込アドレス、前記書込データの順番で送信する。
【０００７】
この処理装置によれば、従来ではＣＰＵからの命令を待って送信していた読出コマンドを、ＣＰＵからの命令の受信に先立って送信するので、読出コマンドを送信した後にＣＰＵから読出命令を受信した場合には、読出時間を短縮することができる。
【０００８】
上記の画像処理装置では、前記メモリ制御部は、前記メモリから前記読出データを読み出し後、又は、前記メモリに前記書込データを書き込み後、前記ＣＰＵからの前記命令の有無に関わらず、少なくとも前記読出コマンドを前記メモリに送信する構成としても良い。
【０００９】
この処理装置によれば、メモリからの読出データの読み出しや、メモリへの書込データの書き込みなど、メモリに対する前回の処理が完了後に、ＣＰＵからの命令の有無に関わらず、読出コマンドを送信するので、次回の処理がメモリからの読出データの読み出しである場合、次回の処理における読出時間を短縮することができる。
【００１０】
上記の画像処理装置では、前記メモリは、前記メモリ制御部によって前記読出データとして読み出される領域である読出領域を有し、前記読出アドレスは、上位アドレスと下位アドレスとから構成され、前記上位アドレスは前記読出領域を特定するアドレスであって、前記メモリ制御部は、前記ＣＰＵからの前記命令の受信に先立って、前記メモリに、前記読出コマンド、前記上位アドレスの順番で送信し、前記ＣＰＵからの読出命令を受信した際、前記読出アドレスのうち前記上位アドレスを除いたアドレスである下位アドレスを、前記メモリに送信する構成としても良い。
【００１１】
この処理装置によれば、読出コマンドに加えて、従来ではＣＰＵからの命令を待って送信していた上位アドレスを、ＣＰＵからの命令の受信に先立って送信するので、読出コマンド及び上位アドレスを送信した後にＣＰＵから読出命令を受信した場合には、読出時間を短縮することができる。
【００１２】
上記の画像処理装置では、前記読出領域が少なくとも２以上に分割され、前記２以上の読出領域のうち１つの領域を特定する上位アドレスを特定上位アドレスとし、前記メモリ制御部は、前記ＣＰＵからの前記命令の受信に先立って、前記メモリに、前記読出コマンド、前記特定上位アドレスの順番で送信し、前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令が読出命令であって、かつ、前記読出命令が前記特定上位アドレスに対する読み出しである場合、前記読出アドレスのうち前記特定上位アドレスを除いたアドレスである下位アドレスを、前記メモリに送信し、前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令が読出命令であって、かつ、前記読出命令が前記特定上位アドレスに対する読み出しでない場合、前記読出コマンドと前記特定上位アドレスとを初期化し、前記読出コマンド、前記読出アドレス、の順番で前記メモリに送信する構成としても良い。
【００１３】
この処理装置によれば、ＣＰＵからの命令の受信に先立って特定上位アドレスを送信するので、読出コマンド及び特定上位アドレスを送信した後にＣＰＵから特定上位アドレスを含む読出命令を受信した場合には、読出時間を短縮することができる。
【００１４】
上記の画像処理装置では、前記読出領域のうち１つの領域は、プログラムデータが記憶されている領域であって、更に、前記メモリ制御部が読み出した前記プログラムデータに基づいて、前記ＣＰＵによって前記メモリ制御部が読み出した前記プログラムデータを用いて制御される処理部、を備え、前記特定上位アドレスは、前記プログラムデータが記憶されている領域を特定する構成としても良い。
【００１５】
この処理装置によれば、処理部を制御する際に、当該処理部の制御に用いられるプログラムデータの読出時間を短縮することができる。
【００１６】
上記の画像処理装置では、前記メモリは、前記読出領域と前記メモリ制御部が前記書込データとして書き込む領域である書込領域とを有し、前記メモリ制御部は、前記ＣＰＵからの前記命令の受信に先立って、前記メモリに、前記読出コマンド、前記上位アドレスの順番で送信し、前記ＣＰＵからの書込命令を受信した際、前記読出コマンド及び前記上位アドレスを初期化し、前記書込コマンド、前記書込アドレス、前記書込データの順番で送信する構成としても良い。
【００１７】
この処理装置によれば、ＣＰＵからの命令の受信に先立って読出コマンド及び上位アドレスを送信した後にＣＰＵから書込命令を受信した場合には、メモリの書込領域を特定する書込アドレスを送信して、ＣＰＵから書込命令に応じてメモリに書込データを書き込むことができる。
【００１８】
本明細書によって開示される処理装置は、また、メモリと、読出アドレスを有する読出命令を受信し、前記メモリに読出コマンド、前記読出アドレスの順番で送信し、前記メモリの前記読出アドレスに対応する読出データを読み出し、又は、書込アドレスと書込データとを有する書込命令を受信し、前記メモリに書込コマンド、前記書込アドレス、前記書込データの順番で送信し、前記書込アドレスにおける前記メモリに前記書込データを書き込むメモリ制御部と、前記読出命令、又は、前記書込命令のいずれかの命令を前記メモリ制御部に送信し、前記メモリ制御部が読み出したデータを処理するＣＰＵと、を備え、前記メモリ制御部は、少なくとも前記書込コマンドを、前記ＣＰＵからの前記命令の受信に先立って前記メモリに送信し、前記ＣＰＵからの命令を受信した際、前記ＣＰＵからの前記命令が書込命令である場合、前記書込アドレスを送信し、前記ＣＰＵからの前記命令が読出命令である場合、少なくとも前記書込コマンドを初期化し、前記読出コマンド、前記読出アドレスの順番で送信する構成としても良い。
【００１９】
この処理装置によれば、従来ではＣＰＵからの命令を待って送信していた書込コマンドを、ＣＰＵからの命令の受信に先立って送信するので、書込コマンドを送信した後にＣＰＵから書込命令を受信した場合には、書込時間を短縮することができる。
【発明の効果】
【００２０】
本明細書によって開示される処理装置によれば、シリアル形式で、メモリに、データの読み出し、又は、書き込みを実行する場合に、読出時間又は書込時間を短縮することができる。
【図面の簡単な説明】
【００２１】
【図１】画像形成装置の模式的なブロック図
【図２】シリアルＲＯＭ制御部とシリアルＲＯＭとの結線図
【図３】シリアルＲＯＭの記憶容量を模式的に示す図
【図４】実施形態１の制御処理を示すフローチャート
【図５】実施形態１の制御処理におけるタイムチャート
【図６】実施形態１の制御処理におけるタイムチャート
【図７】実施形態１の制御処理におけるタイムチャート
【図８】実施形態２、３の制御処理を示すフローチャート
【図９】実施形態２の制御処理におけるタイムチャート
【発明を実施するための形態】
【００２２】
＜実施形態１＞
実施形態１を、図１から図７を用いて説明する。
【００２３】
１．画像形成装置の構成
図１に示すように、画像形成装置１０は、画像形成装置１０の各部を制御するＡＳＩＣ（特定用途向け集積回路）３０、及びＡＳＩＣ３０の外部に設けられたシリアルＲＯＭ３２、ＤＲＡＭ３４、記録部３６を含む。シリアルＲＯＭ３２は、メモリの一例であり、記録部３６は、処理部の一例である。
【００２４】
シリアルＲＯＭ３２には、画像形成装置１０の動作を制御するための各種の制御プログラム等のデータが記憶されており、後述するＡＳＩＣ３０の中央処理装置（以下、ＣＰＵ）４０は、当該制御プログラムに従って各部の制御を行う。ＣＰＵ４０は、画像形成装置１０の制御を行う際に、シリアルＲＯＭ３２に記憶された制御プログラムを、シリアルＲＯＭ３２よりも通信速度の速いＤＲＡＭ３４に複製し、ＤＲＡＭ３４から読み出した制御プログラムに従って制御を行う。また、ＤＲＡＭ３４には、外部ＵＳＢインターフェイス（以下、Ｉ／Ｆ）を介して、ＰＣ２０など画像形成装置１０外部から入力された画像データ等のデータが一時的に記憶される。記録部３６は、ＤＲＡＭ３４に記憶された画像データを用いて用紙などの印刷対象物に画像を形成する。
【００２５】
ＡＳＩＣ３０は、ＣＰＵ４０と、シリアルＲＯＭ制御部４２と、ＲＡＭ制御部４４と、記録制御部４６と、ＵＳＢ制御部４８と、ＦＡＸ制御部５０と、を備え、これらがバス５２を介して接続されている。シリアルＲＯＭ制御部４２は、メモリ制御部の一例である。
【００２６】
ＣＰＵ４０は、読出アドレスを有する読出命令をシリアルＲＯＭ制御部４２に送信し、書込アドレスと書込データとを有する書込命令をシリアルＲＯＭ制御部４２に送信するなど、画像形成装置１０の制御のための各種処理を行う。ＲＡＭ制御部４４は、ＤＲＡＭ３４に接続されており、ＣＰＵ４０からの命令に応じてＤＲＡＭ３４にデータを書き込み、ＤＲＡＭ３４からデータを読み出す。記録制御部４６は、記録部３６に接続されており、ＣＰＵ４０からの命令に応じてＤＲＡＭ３４から読み出した画像データを記録部３６に送信し、当該画像データに基づいて記録部３６に画像を形成させる。
【００２７】
ＵＳＢ制御部４８は、ＵＳＢケーブル５４を介してＰＣ２０などの外部装置に接続されており、ＣＰＵ４０及び外部装置からの命令に応じて外部装置との間でデータの受送信を行う。ＦＡＸ制御部５０は、電話線５６を介して外部の通信システムに接続されており、ＣＰＵ４０及び通信システムからの命令に応じて通信システムとの間でデータの受送信を行う。
【００２８】
シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２に接続されており、ＣＰＵ４０から送信される読出命令に応じてシリアルＲＯＭ３２に記憶されたデータを読み出す。図２に示すように、シリアルＲＯＭ制御部４２とシリアルＲＯＭ３２とは、クロック線ＣＬＫ、選択線ＣＳ、及び４本のデータ線Ｄ０〜Ｄ３によって接続されている。各データ線Ｄ０〜Ｄ３は、８ｂｉｔ単位でデータを送信する。シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２に記憶されたデータを読み出す際に、クロック線ＣＬＫを介してシリアルＲＯＭ３２にクロック信号を送信し、選択線ＣＳを介してシリアルＲＯＭ３２に選択信号を送信し、データ線Ｄ０を介してシリアルＲＯＭ３２に読出コマンド、読出アドレスをこの順で送信する。シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２にこれらの信号を送信した後に、データ線Ｄ０〜Ｄ３を介してシリアルＲＯＭ３２に記憶されたデータを読み出す。
【００２９】
図３に示すように、シリアルＲＯＭ３２の記憶領域８０には、制御プログラムのデータであるプログラムデータや、制御プログラム以外のデータであり、例えばフォントや音楽などの標準データなどの読出データが記憶された読出領域８２が含まる。更に、読出領域８２は、プログラムデータが記憶された第１読出領域８２Ａと標準データが記憶された第２読出領域８２Ｂに分割されている。
【００３０】
シリアルＲＯＭ３２の記憶領域８０には、記憶領域８０内の位置を特定する２４ｂｉｔのメモリアドレスが設定されている。図３では、記憶領域８０のメモリアドレスが、１６進数であることを示す「０ｘ」の記号に続けて、６桁の１６進数によって示されている。第１読出領域８２Ａは、記憶領域８０においてメモリアドレスが連続する領域であり、本実施形態では、メモリアドレスが「０ｘ００００００」〜「０ｘ００ＦＦＦＦ」までの領域を意味する。同様に、第２読出領域８２Ａは、記憶領域８０においてメモリアドレスが連続する領域であり、本実施形態では、メモリアドレスが「０ｘ０１００００」〜「０ｘ０１ＦＦＦＦ」までの領域を意味する。
【００３１】
言い換えれば、記憶領域８０において、２４ｂｉｔのメモリアドレスのうち、上位１６ｂｉｔが「００００」で特定される領域が第１読出領域８２Ａであり、上位１６ｂｉｔが「０１００」で特定される領域が第２読出領域８２Ｂである。そのため、２４ｂｉｔのメモリアドレスのうち、上位１６ｂｉｔを上位アドレスと称し、下位８ｂｉｔを下位アドレスと称すると、上位アドレスを特定することで、第１読出領域８２Ａと第２読出領域８２Ｂのいずれの読出領域８２から読出データを読み出すかが特定される。「００００」や「０１００」で表される上位アドレスは、特定上位アドレスの一例である。
【００３２】
図３において点線で囲まれた単位データＳＤは８ｂｉｔデータであり、記憶領域８０では、単位データＳＤ毎にメモリアドレスが設定されている。記憶領域８０では、図３において実線で囲んで示すように、４つの単位データＳＤで構成される３２ｂｉｔデータを基準データＫＤとして、この基準データＫＤ毎に読み出し及び後述する書き込みが行われる。
【００３３】
シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２に記憶された読出データを読み出す際に、読出アドレスにより読み出す対象となるデータのメモリアドレスを指定し、当該メモリアドレスに対応する読出データを基準データＫＤ単位で読み出す。シリアルＲＯＭ制御部４２は、基準データＫＤを読み出す際に、基準データＫＤを構成する４つの単位データＳＤを４つのデータ線Ｄ０〜Ｄ３を介して一度に読み出す。つまり、シリアルＲＯＭ制御部４２は、３２ｂｉｔ単位でデータを読み出す。
【００３４】
ＣＰＵ４０は、シリアルＲＯＭ制御部４２が読み出した読出データをシリアルＲＯＭ制御部４２から受け取ると、ＤＲＡＭ３４に複製する等して処理する。そして、ＣＰＵ４０は、読出データがプログラムデータである場合には、ＤＲＡＭ３４に複製したプログラムデータを用いて記録部３６等を制御する。
【００３５】
また、シリアルＲＯＭ３２には、図３に示すように、記憶領域８０の一部にデータを書き込み可能な書込領域８４を更に備えており、シリアルＲＯＭ制御部４２は、ＣＰＵ４０から送信される書込命令に応じて、ＦＡＸ制御部５０を介して受信されたＦＡＸ受信データなどの書込データを書き込む。
【００３６】
書込領域８４は、記憶領域８０においてメモリアドレスが連続する領域であり、本実施形態では、メモリアドレスが「０ｘ０２００００」〜「０ｘ０２ＦＦＦＦ」までの領域を意味する。つまり、言い換えれば、記憶領域８０において、メモリアドレスが「０ｘ０２００ＸＸ」（Ｘ：０〜Ｆ）で特定される領域に書込データが書き込まれる。
【００３７】
シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２に書込データを書き込む際に、クロック線ＣＬＫを介してシリアルＲＯＭ３２にクロック信号を送信し、選択線ＣＳを介してシリアルＲＯＭ３２に選択信号を送信し、データ線Ｄ０を介してシリアルＲＯＭ３２に書込コマンド、書込アドレスを送り、更にデータ線Ｄ０〜Ｄ３を介して書込データを送信する。
【００３８】
書込アドレスには書込データが記憶領域８０に記憶されるメモリアドレスが指定されており、書込データは、当該メモリアドレスに書込データを基準データＫＤ単位で書き込む。シリアルＲＯＭ制御部４２は、基準データＫＤを送信する際に、基準データＫＤを構成する４つの単位データＳＤを４つのデータ線Ｄ０〜Ｄ３を介して一度に送信する。つまり、シリアルＲＯＭ制御部４２は、３２ｂｉｔ単位でデータを書き込む。
【００３９】
２．画像形成装置のシリアルＲＯＭ制御処理
次に、図４から図７を参照して、シリアルＲＯＭ制御部４２で実行されるシリアルＲＯＭ３２の制御処理について説明する。図４は、当該制御処理のフローチャートを示す。シリアルＲＯＭ制御部４２は、使用者によって画像形成装置１０に電力が供給されると、制御処理を開始する。ここで、「電力が供給される」とは、使用者によって画像形成装置１０の電源がオンされた場合の他、使用者からの動作指示を待機するスリープモードから、使用者から記録指示を受けた場合に印刷対象物へ画像を形成する動作モードに画像形成装置１０のモードが変更された場合が含まれる。
【００４０】
シリアルＲＯＭ３２の制御処理を説明するに先立って、シリアルＲＯＭ制御部４２からシリアルＲＯＭ３２にコマンド、アドレス、書込データを送信し、又は、読出データを読み出す通信期間ＴＫと、シリアルＲＯＭ３２にクロック信号を送信する期間、及び選択信号を切り替えるタイミングとの関係について説明する。なお、本実施形態では、読出アドレスを送信した後、当該読出アドレスに対応した読出データが読みだされるまでの準備期間ＪＫも通信期間ＴＫに含む。
【００４１】
シリアルＲＯＭ制御部４２は、通信期間ＴＫに亘って所定の周期を有するクロック信号を送信し、それ以外の期間では、クロック信号の送信を停止する（図５クロック線ＣＬＫ参照）。また、シリアルＲＯＭ制御部４２は、少なくとも通信期間ＴＫに亘って選択信号をオン（論理値０）に切り替え、基本的には、シリアルＲＯＭ３２に読出コマンドの送信を開始してから読出データの読み出しを完了するまでの期間、或は、シリアルＲＯＭ３２に書込コマンドの送信を開始してから書込データを送信し終わるまでの期間に亘って選択信号をオン（論理値１）に切り替え、それ以外の期間では、選択信号をオフ（論理値１）に切り替える（図５選択線ＣＳ参照）。
【００４２】
シリアルＲＯＭ制御部４２は、これらの処理を、コマンド、アドレス、書込データの送信、或は、読出データの読み出しに併せて実行しており、以下の封止処理の説明では、クロック信号の送信、及び、選択信号の切り替えに関する処理の説明を省略する。
【００４３】
但し、シリアルＲＯＭ制御部４２は、シリアルＲＯＭ３２に読出コマンドの送信を開始してから読出データの読み出しを完了するまでの期間のうち、通信期間ＴＫでない期間において選択信号を非常的にオフに切り替えることがある。また、シリアルＲＯＭ３２に書込コマンドの送信を開始してから書込データを送信し終わるまでの期間のうち、通信期間ＴＫでない期間において選択信号を非常的にオフに切り替えることがある。以下の封止処理の説明では、選択信号の切り替えに関する処理のうち、上記の非常的処理については説明を行う。
【００４４】
シリアルＲＯＭ制御部４２は、制御処理を開始すると、ＣＰＵ４０からの命令の受信に先立って、データ線Ｄ０を介して、読出コマンドをシリアルＲＯＭ３２に送信し（Ｓ２）、読出コマンドを送信したことを一時的に記憶する。また、シリアルＲＯＭ制御部４２は、ＣＰＵ４０からの命令の受信に先立って、第１読出領域を特定する上位アドレス「００００」をシリアルＲＯＭ３２に送信し（Ｓ４）、送信した上位アドレスを一時的に記憶する。なお、上位アドレスを送信する際には、「００００」のうち、上位の８ｂｉｔのアドレスである「００」と、それに続く中位の８ｂｉｔのアドレスである「００」に分けて送信する。
【００４５】
シリアルＲＯＭ制御部４２は、読出コマンド及び上位アドレスを送信後、ＣＰＵ４０から読出命令と書込命令のいずれかの命令が受信されるのを待機する（Ｓ６、Ｓ７）。シリアルＲＯＭ制御部４２は、読出コマンド及び上位アドレスを送信後、ＣＰＵ４０から読出命令を受信した場合（Ｓ６：ＹＥＳ、Ｓ７：ＮＯ）、ＣＰＵ４０から読出命令を受信する前に送信した上位アドレスと、読出命令に含まれる読出アドレスの上位アドレスとを比較する（Ｓ８）。
【００４６】
シリアルＲＯＭ制御部４２は、これらの上位アドレスが一致する場合（Ｓ８：ＹＥＳ）、図５に示すように、読出命令に含まれる読出アドレスの下位アドレスをシリアルＲＯＭ３２に送信する（Ｓ１０）。シリアルＲＯＭ制御部４２は、下位アドレスをシリアルＲＯＭ３２に送信してから所定の準備期間ＪＫ経過後、シリアルＲＯＭ３２から読出アドレスに対応する読出データを受信する（Ｓ１２）。
【００４７】
シリアルＲＯＭ制御部４２は、読出データの受信が完了すると、選択信号をオフに切り替える。ＣＰＵ４０は、選択信号のオフへの切り替わりから読出データの受信完了を検知し、シリアルＲＯＭ制御部４２に読出データの受信完了を示す信号を送り返す。シリアルＲＯＭ制御部４２は、当該信号の受信に応じて、再び読出コマンドをシリアルＲＯＭ３２に送信し（Ｓ２）、Ｓ２からの処理を繰り返す。この際、シリアルＲＯＭ制御部４２は、ＣＰＵ４０からの命令の受信の有無に関わらず読出コマンド等をシリアルＲＯＭ３２に送信する。
【００４８】
また、シリアルＲＯＭ制御部４２は、ＣＰＵ４０から読出命令を受信する前に送信した上位アドレスと、読出命令に含まれる読出アドレスの上位アドレスが一致しない場合（Ｓ８：ＮＯ）、図６に示すように、選択信号をオフに切り替え、ＣＰＵ４０から読出命令を受信する前に送信した読出コマンド及び上位アドレスをリセット（初期化）する（Ｓ１４）。
【００４９】
シリアルＲＯＭ制御部４２は、上記リセット後に、再度読出コマンドをシリアルＲＯＭ３２に送信し（Ｓ１６）、ＣＰＵ４０から受信した読出命令に含まれる読出アドレスをシリアルＲＯＭ３２に送信する（Ｓ１８）。シリアルＲＯＭ制御部４２は、読出アドレスをシリアルＲＯＭ３２に送信してから所定の準備期間ＪＫ経過後、シリアルＲＯＭ３２から読出アドレスに対応する読出データを受信する（Ｓ２０）。なお、読出データを受信後の処理は、Ｓ１２後の処理と同一であり、重複した説明を省略する。
【００５０】
一方、シリアルＲＯＭ制御部４２は、読出コマンド及び上位アドレスを送信後、ＣＰＵ４０から書込命令を受信した場合（Ｓ６：ＮＯ、Ｓ７：ＹＥＳ）、図７に示すように、選択信号をオフに切り替え、ＣＰＵ４０から書込命令を受信する前に送信した読出コマンド及び上位アドレスをリセット（初期化）する（Ｓ２２）。
【００５１】
シリアルＲＯＭ制御部４２は、上記リセット後に、新たに書込コマンドをシリアルＲＯＭ３２に送信し（Ｓ２４）、ＣＰＵ４０から受信した書込命令に含まれる書込アドレスをシリアルＲＯＭ３２に送信する（Ｓ２５）。続いて、シリアルＲＯＭ制御部４２は、ＣＰＵ４０から受信した書込命令に含まれる書込データをシリアルＲＯＭ３２に送信する（Ｓ２８）。
【００５２】
シリアルＲＯＭ制御部４２は、書込データの送信が完了すると、選択信号をオンに切り替える。ＣＰＵ４０は、選択信号のオンへの切り替わりから書込データの送信完了を検知し、シリアルＲＯＭ制御部４２に書込データの送信完了を示す信号を送り返す。シリアルＲＯＭ制御部４２は、当該信号の受信に応じて、再び読出コマンドをシリアルＲＯＭ３２に送信し（Ｓ２）、Ｓ２からの処理を繰り返す。この際、シリアルＲＯＭ制御部４２は、ＣＰＵ４０からの命令の受信の有無に関わらず読出コマンド等をシリアルＲＯＭ３２に送信する。
【００５３】
３．本実施形態の効果
（１）本実施形態の画像形成装置１０では、ＣＰＵ４０からの読出命令の受信に先立って、読出コマンド及び上位アドレスを送信する。従来、読出コマンド及び上位アドレスは、図６における読出命令を受信後の処理で示されているように、ＣＰＵ４０からの読出命令の受信後に送信されていた。つまり、ＣＰＵ４０からの読出命令を受信してから読出データの受信完了までの読出時間ＹＫに、読出コマンド及び上位アドレスを送信する通信期間ＴＫが含まれていた。この画像形成装置１０では、読出コマンド及び上位アドレスをＣＰＵ４０からの読出命令の受信に先立って送信するので、図５に示すように、読出コマンド及び上位アドレスを送信した後にＣＰＵ４０から読出命令を受信した場合には、ＣＰＵ４０からの読出命令の受信後に読出コマンド及び上位アドレスを送信する通信期間ＴＫを読出時間ＹＫから省略することができ、読出時間ＹＫを短縮することができる。
【００５４】
（２）特に、上位アドレスは、メモリアドレスの記憶領域８０において、読出領域８２か書込領域８４かを特定する役割を果たし、読出領域８２のうち、第１読出領域８２Ａか第２読出領域８２Ｂかを特定する役割を果たす。そのため、上位アドレスをＣＰＵ４０からの読出命令の受信に先立って送信した後に、ＣＰＵ４０から当該上位アドレスを含む読出命令を受信した場合には、読出時間ＹＫを短縮することができる。
【００５５】
（３）具体的には、上位アドレスが第１読出領域８２Ａを特定するものであれば、ＣＰＵ４０から第１読出領域８２Ａに記憶されたプログラムデータを読み出す読出命令を受信した場合に、読出時間ＹＫを短縮することができる。そのため、ＣＰＵ４０がシリアルＲＯＭ３２からプログラムデータを読み出し、当該プログラムデータを用いて記録部３６に画像を形成させる処理を実行させる際に、プログラムデータの読出時間ＹＫを短縮することができ、画像形成処理に必要な時間を短縮することができる。
【００５６】
（４）その一方、本実施形態の画像形成装置１０では、ＣＰＵ４０からの読出命令の受信に先立って、読出コマンド及び上位アドレスを送信するので、読出コマンド及び上位アドレスを送信した後にＣＰＵ４０から前送した上位アドレスと異なる上位アドレスを含んだ読出命令を受信した場合、或は、読出コマンド及び上位アドレスを送信した後に書込命令を受信した場合には、そのまま処理を続けることができない。この画像形成装置１０では、上記の場合に、選択信号をオンに切り替え、前送の読出コマンド及び上位アドレスをリセットする。そのため、上記リセット後にＣＰＵ４０からの読出命令、或は、書込命令に従ってシリアルＲＯＭ３２にコマンドやアドレスの送信等を行うことができる。
【００５７】
（５）本実施形態の画像形成装置１０では、読出データの受信、又は、書込データの送信が完了すると、ＣＰＵ４０からの命令の受信の有無に関わらず読出コマンド等をシリアルＲＯＭ３２に送信しておく。そのため、次回のＣＰＵ４０からの命令が読出命令である場合には、次回の読出データの受信処理における読出時間ＹＫを短縮することができる。
【００５８】
＜実施形態２＞
実施形態２を、図８、９を用いて説明する。本実施形態は、ＣＰＵ４０からの命令の受信に先立って読出コマンドをシリアルＲＯＭ３２に送信する（Ｓ２）点で実施形態１と共通し、ＣＰＵ４０からの命令の受信に先立って上位アドレスを送信しない点で実施形態１と異なる。
【００５９】
つまり、本実施形態では、ＣＰＵ４０からの命令の受信に先立って上位アドレスを送信しないので、ＣＰＵ４０から読出命令を受信した後に上位アドレスが一致するかを確認する処理が必要とならない。また、上位アドレスが一致しないために、ＣＰＵ４０から読出命令を受信する前に送信した読出コマンドをリセットし、再度読出コマンドをシリアルＲＯＭ３２に送信する処理が必要とならない。以下の説明では、実施形態１と同一の内容については重複した記載を省略する。
【００６０】
１．画像形成装置のシリアルＲＯＭ制御処理
図８に、本実施形態の制御処理のフローチャートを示す。本実施形態の制御処理では、シリアルＲＯＭ制御部４２は、ＣＰＵ４０からの命令の受信に先立って読出アドレスを送信し（Ｓ２）、ＣＰＵ４０から読出命令を受信した場合（Ｓ６：ＹＥＳ、Ｓ７：ＮＯ）には、読出命令に含まれる読出アドレスを送信し（Ｓ１０）、シリアルＲＯＭ３２から読出アドレスに対応する読出データを受信する（Ｓ１２）。
【００６１】
その一方、読出コマンドを送信後、ＣＰＵ４０から書込命令を受信した場合（Ｓ６：ＮＯ、Ｓ７：ＹＥＳ）には、シリアルＲＯＭ制御部４２は、ＣＰＵ４０から書込命令を受信する前に送信した読出コマンドをリセットし（Ｓ２２）、新たに書込コマンド、書込アドレス、書込データをこの順でシリアルＲＯＭ３２に送信する（Ｓ２４〜２８）。
【００６２】
２．本実施形態の効果
本実施形態の画像形成装置１０では、ＣＰＵ４０からの読出命令の受信に先立って、読出コマンドを送信するので、図９に示すように、読出コマンドを送信した後にＣＰＵ４０から読出命令を受信した場合には、ＣＰＵ４０からの読出命令の受信後に読出コマンドを送信する通信期間ＴＫを読出時間ＹＫから省略することができ、読出時間ＹＫを短縮することができる。
【００６３】
＜実施形態３＞
実施形態３を、図８を用いて説明する。本実施形態は、ＣＰＵ４０からの命令の受信に先立って書込コマンドをシリアルＲＯＭ３２に送信する点で、ＣＰＵ４０からの命令の受信に先立って読出コマンドをシリアルＲＯＭ３２に送信する実施形態２と異なる。
【００６４】
１．画像形成装置のシリアルＲＯＭ制御処理
本実施形態の制御処理は、図８に示された制御処理のフローチャートおいて、括弧書きで示された処理である。つまり、本実施形態の制御処理では、シリアルＲＯＭ制御部４２は、ＣＰＵ４０からの命令の受信に先立って書込アドレスを送信し（Ｓ２）、ＣＰＵ４０から書込命令を受信した場合（Ｓ６：ＹＥＳ、Ｓ７：ＮＯ）には、書込命令に含まれる書込アドレス、及び、書込命令に含まれる書込データをシリアルＲＯＭ３２に送信する（Ｓ１０、Ｓ１２）。
【００６５】
その一方、書込コマンドを送信後、ＣＰＵ４０から読出命令を受信した場合（Ｓ６：ＮＯ、Ｓ７：ＹＥＳ）には、シリアルＲＯＭ制御部４２は、ＣＰＵ４０から読出命令を受信する前に送信した書込コマンドをリセットし（Ｓ２２）、新たに読出コマンド等をシリアルＲＯＭ３２に送信し（Ｓ２４、２６）、シリアルＲＯＭ３２から読出アドレスに対応する読出データを受信する（Ｓ２８）。
【００６６】
２．本実施形態の効果
本実施形態の画像形成装置１０では、ＣＰＵ４０からの読出命令の受信に先立って、書込コマンドを送信する。そのため、書込コマンドを送信した後にＣＰＵ４０から書込命令を受信した場合には、従来、図７における書込命令を受信後の処理で示されているように、ＣＰＵ４０からの書込命令を受信してから書込データの送信完了までの書込時間ＫＫに含まれていた書込コマンドを送信する通信期間ＴＫを当該書込時間ＫＫから省略することができる。これによって、書込時間ＫＫを短縮することができる。
【００６７】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような種々の態様も本発明の技術的範囲に含まれる。
（１）上記実施形態では、プリント機能、ファックス機能を有する画像形成装置１０を用いて説明を行ったが、本発明はこれに限られない。本発明は、プリント機能、ファックス機能、スキャン機能、コピー機能の少なくとも１つを有していれば良く、さらには装置自身としてはこれらの機能を有しておらず、他の装置のこれらの機能のために処理を実行する装置であってもよい。
【００６８】
つまり、本発明は、ＣＰＵと、シリアル方式の記憶部と、当該記憶部へのデータの読み出し、或は、書き込みを制御する制御部と、を有しており、ＣＰＵ４０が、シリアル方式の記憶部からシリアル方式でデータを読み出し、或は、書き込みを行って処理を実行する装置であれば適用することができる。また、記憶部がＲＯＭであるかＲＡＭであるかも問わない。
【００６９】
（２）上記実施形態では、画像形成装置１０が１つのＡＳＩＣ３０を有し、ＡＳＩＣ３０が有する１つのＣＰＵ４０によって各種処理を実行する例を用いて示したが、本発明はこれに限られない。例えば、ＡＳＩＣ３０が複数のＣＰＵ４０を有していてもよければ、画像形成装置１０がお互いに異なる複数のＡＳＩＣ３０を有していてもよい。
【００７０】
（３）上記実施形態１では、ＣＰＵ４０からの読出命令の受信に先立って送信される上位アドレスが、２４ｂｉｔのメモリアドレスのうちの上位１６ｂｉｔである例を用いて説明を行ったが、本発明はこれに限られない。例えば、２４ｂｉｔのメモリアドレスのうちの上位８ｂｉｔを上位アドレスと称して、この上位８ｂｉｔをＣＰＵ４０からの読出命令の受信に先立って送信し、ＣＰＵ４０からの読出命令の受信後に下位１６ｂｉｔの下位アドレスを送信してもよい。
【符号の説明】
【００７１】
１０：画像形成装置、３０：ＡＳＩＣ、３２：シリアルＲＯＭ、３６：記録部、４０：ＣＰＵ、４２：シリアルＲＯＭ制御部、８０：記憶領域、８２：読出領域、８４：書込領域、ＣＬＫ：クロック線、ＣＳ：選択線、Ｄ０〜Ｄ３：データ線、ＫＫ：書込時間、ＹＫ：読出時間
【図１】
2014127060.tif 000003
【図２】
2014127060.tif 000004
【図３】
2014127060.tif 000005
【図４】
2014127060.tif 000006
【図５】
2014127060.tif 000007
【図６】
2014127060.tif 000008
【図７】
2014127060.tif 000009
【図８】
2014127060.tif 000010
【図９】
2014127060.tif 000011