【手続補正書】
【提出日】令和3年2月12日(2021.2.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、
前記ベース層の表層部であって、前記ＩＧＢＴ領域に形成された前記トレンチと接するように形成された第１導電型のエミッタ領域（１９）と、
前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成されると共に前記コレクタ層と隣接する第１導電型のカソード層（１７）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２２）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（１８）と、を備え、
前記コレクタ層上の領域が前記ＩＧＢＴ領域とされ、前記カソード層上の領域が前記ＦＷＤ領域とされており、
前記トレンチは、前記ＩＧＢＴ領域に形成される前記ゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、前記ＦＷＤ領域に形成され、前記第１ゲート電極とは別に制御される前記ゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、
前記ＩＧＢＴ用トレンチは、前記半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、前記半導体基板の面方向における前記第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、
前記ＦＷＤ用トレンチは、前記第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、前記第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされ、
前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると共に前記分離セル領域における前記第２方向の距離を分離セルピッチ（Ｗ１）とし、隣合う前記ＩＧＢＴ用第１トレンチ同士の中心間の最小距離をＩＧＢＴ用第１トレンチピッチ（Ｄ１ａ）とし、隣合う前記ＩＧＢＴ用第２トレンチ同士の中心間の最小距離をＩＧＢＴ用第２トレンチピッチ（Ｄ２ａ）とし、隣合う前記ＦＷＤ用第１トレンチ同士の中心間の最小距離をＦＷＤ用第１トレンチピッチ（Ｄ１ｂ）とし、隣合う前記ＦＷＤ用第２トレンチ同士の中心間の最小距離をＦＷＤ用第２トレンチピッチ（Ｄ２ｂ）とすると、
前記分離セルピッチは、前記ＩＧＢＴ用第１トレンチピッチ、前記ＩＧＢＴ用第２トレンチピッチ、前記ＦＷＤ用第１トレンチピッチ、前記ＦＷＤ用第２トレンチピッチよりも狭くされている半導体装置。
【請求項２】
前記分離セル領域には、前記第１方向に沿って延設されたダミートレンチ（２３）が形成され、
前記ダミートレンチ（２３）には、ダミー絶縁膜（２４）とダミー電極（２５）とが配置されている請求項１に記載の半導体装置。
【請求項３】
ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、
前記ベース層の表層部であって、前記ＩＧＢＴ領域に形成された前記トレンチと接するように形成された第１導電型のエミッタ領域（１９）と、
前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成されると共に前記コレクタ層と隣接する第１導電型のカソード層（１７）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２２）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（１８）と、を備え、
前記コレクタ層上の領域が前記ＩＧＢＴ領域とされ、前記カソード層上の領域が前記ＦＷＤ領域とされており、
前記トレンチは、前記ＩＧＢＴ領域に形成される前記ゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、前記ＦＷＤ領域に形成され、前記第１ゲート電極とは別に制御される前記ゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、
前記ＩＧＢＴ用トレンチは、前記半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、前記半導体基板の面方向における前記第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、
前記ＦＷＤ用トレンチは、前記第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、前記第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされ、
前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると共に前記分離セル領域における前記第２方向の距離を分離セルピッチ（Ｗ１）とし、
前記分離セル領域には、前記第１方向に沿って延設された１つのダミートレンチ（２３）が形成され、
前記ダミートレンチ（２３）には、ダミー絶縁膜（２４）とダミー電極（２５）とが配置されており、
隣合う前記ＩＧＢＴ用第１トレンチ同士の中心間の最小距離をＩＧＢＴ用第１トレンチピッチ（Ｄ１ａ）とし、隣合う前記ＩＧＢＴ用第２トレンチ同士の中心間の最小距離をＩＧＢＴ用第２トレンチピッチ（Ｄ２ａ）とし、隣合う前記ＦＷＤ用第１トレンチ同士の中心間の最小距離をＦＷＤ用第１トレンチピッチ（Ｄ１ｂ）とし、隣合う前記ＦＷＤ用第２トレンチ同士の中心間の最小距離をＦＷＤ用第２トレンチピッチ（Ｄ２ｂ）とし、前記ダミートレンチの中心と、当該ダミートレンチと隣合う前記ＩＧＢＴ用第１トレンチの中心との間の距離を分離用第１トレンチピッチ（Ｌ１）とし、前記ダミートレンチの中心と、当該ダミートレンチと隣合う前記ＦＷＤ用第１トレンチの中心との間の距離を分離用第２トレンチピッチ（Ｌ２）とすると、
前記分離セルピッチは、前記ＩＧＢＴ用第１トレンチピッチ、前記ＩＧＢＴ用第２トレンチピッチ、前記ＦＷＤ用第１トレンチピッチ、前記ＦＷＤ用第２トレンチピッチの少なくとも１つより大きくされ、
前記分離用第１トレンチピッチおよび前記分離用第２トレンチピッチは、前記ＩＧＢＴ用第１トレンチピッチ、前記ＩＧＢＴ用第２トレンチピッチ、前記ＦＷＤ用第１トレンチピッチ、前記ＦＷＤ用第２トレンチピッチよりも狭くされている半導体装置。
【請求項４】
ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、
前記ベース層の表層部であって、前記ＩＧＢＴ領域に形成された前記トレンチと接するように形成された第１導電型のエミッタ領域（１９）と、
前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成されると共に前記コレクタ層と隣接する第１導電型のカソード層（１７）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２２）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（１８）と、を備え、
前記コレクタ層上の領域が前記ＩＧＢＴ領域とされ、前記カソード層上の領域が前記ＦＷＤ領域とされており、
前記トレンチは、前記ＩＧＢＴ領域に形成される前記ゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、前記ＦＷＤ領域に形成され、前記第１ゲート電極とは別に制御される前記ゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、
前記ＩＧＢＴ用トレンチは、前記半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、前記半導体基板の面方向における前記第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、
前記ＦＷＤ用トレンチは、前記第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、前記第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされ、
前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると共に前記分離セル領域における前記第２方向の距離を分離セルピッチ（Ｗ１）とし、
前記分離セル領域には、前記第１方向に沿って延設された複数のダミートレンチ（２３）が形成され、
前記ダミートレンチ（２３）には、ダミー絶縁膜（２４）とダミー電極（２５）とが配置されており、
隣合う前記ＩＧＢＴ用第１トレンチ同士の中心間の最小距離をＩＧＢＴ用第１トレンチピッチ（Ｄ１ａ）とし、隣合う前記ＩＧＢＴ用第２トレンチ同士の中心間の最小距離をＩＧＢＴ用第２トレンチピッチ（Ｄ２ａ）とし、隣合う前記ＦＷＤ用第１トレンチ同士の中心間の最小距離をＦＷＤ用第１トレンチピッチ（Ｄ１ｂ）とし、隣合う前記ＦＷＤ用第２トレンチ同士の中心間の最小距離をＦＷＤ用第２トレンチピッチ（Ｄ２ｂ）とし、前記ダミートレンチの中心と、当該ダミートレンチと隣合う前記ＩＧＢＴ用第１トレンチの中心との間の距離を分離用第１トレンチピッチ（Ｌ１）とし、前記ダミートレンチの中心と、当該ダミートレンチと隣合う前記ＦＷＤ用第１トレンチの中心との間の距離を分離用第２トレンチピッチ（Ｌ２）とし、隣合う前記ダミートレンチ同士の中心間の最大距離を分離用第３トレンチピッチ（Ｌ３）とすると、
前記分離セルピッチは、前記ＩＧＢＴ用第１トレンチピッチ、前記ＩＧＢＴ用第２トレンチピッチ、前記ＦＷＤ用第１トレンチピッチ、前記ＦＷＤ用第２トレンチピッチの少なくとも１つより大きくされ、
前記分離用第１トレンチピッチ、前記分離用第２トレンチピッチおよび前記分離用第３トレンチピッチは、前記ＩＧＢＴ用第１トレンチピッチ、前記ＩＧＢＴ用第２トレンチピッチ、前記ＦＷＤ用第１トレンチピッチ、前記ＦＷＤ用第２トレンチピッチよりも狭くされている半導体装置。
【請求項５】
前記ＩＧＢＴ領域のうちの前記分離セル領域と異なる領域をＩＧＢＴセル領域（１ａ）とし、前記ＦＷＤ領域のうちの前記分離セル領域と異なる領域をＦＷＤセル領域（２ａ）とすると、
前記分離セル領域のベース層は、前記ＩＧＢＴセル領域および前記ＦＷＤセル領域のベース層よりも単位体積当たりの不純物量が高くされている請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記分離セル領域には、前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチと、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチとを連通させる連通トレンチ（１３４）が形成されており、
前記連通トレンチには、前記第１ゲート電極と前記第２ゲート電極とを絶縁する絶縁膜（１３５）が配置されている請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、
前記ベース層の表層部であって、前記ＩＧＢＴ領域に形成された前記トレンチと接するように形成された第１導電型のエミッタ領域（１９）と、
前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成されると共に前記コレクタ層と隣接する第１導電型のカソード層（１７）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２２）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（１８）と、を備え、
前記コレクタ層上の領域が前記ＩＧＢＴ領域とされ、前記カソード層上の領域が前記ＦＷＤ領域とされており、
前記トレンチは、前記ＩＧＢＴ領域に形成される前記ゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、前記ＦＷＤ領域に形成され、前記第１ゲート電極とは別に制御される前記ゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、
前記ＩＧＢＴ用トレンチは、前記半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、前記半導体基板の面方向における前記第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、
前記ＦＷＤ用トレンチは、前記第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、前記第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされ、
前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とし、前記ＩＧＢＴ領域のうちの前記分離セル領域と異なる領域をＩＧＢＴセル領域（１ａ）とし、前記ＦＷＤ領域のうちの前記分離セル領域と異なる領域をＦＷＤセル領域（２ａ）とすると、
前記分離セル領域のベース層は、前記ＩＧＢＴセル領域および前記ＦＷＤセル領域のベース層よりも単位体積当たりの不純物量が高くされており、
前記分離セル領域には、前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチと、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチとを連通させる連通トレンチ（１３４）が形成されており、
前記連通トレンチには、前記第１ゲート電極と前記第２ゲート電極とを絶縁する絶縁膜（１３５）が配置されている半導体装置。
【請求項８】
前記分離セル領域のベース層は、前記ＩＧＢＴセル領域および前記ＦＷＤセル領域のベース層よりも深くまで形成されている請求項５ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記分離セル領域のベース層は、前記ＩＧＢＴセル領域および前記ＦＷＤセル領域のベース層よりも不純物濃度が高くされている請求項５ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、
前記ベース層の表層部であって、前記ＩＧＢＴ領域に形成された前記トレンチと接するように形成された第１導電型のエミッタ領域（１９）と、
前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成されると共に前記コレクタ層と隣接する第１導電型のカソード層（１７）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２２）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（１８）と、を備え、
前記コレクタ層上の領域が前記ＩＧＢＴ領域とされ、前記カソード層上の領域が前記ＦＷＤ領域とされており、
前記トレンチは、前記ＩＧＢＴ領域に形成される前記ゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、前記ＦＷＤ領域に形成され、前記第１ゲート電極とは別に制御される前記ゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、
前記ＩＧＢＴ用トレンチは、前記半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、前記半導体基板の面方向における前記第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、
前記ＦＷＤ用トレンチは、前記第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、前記第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされ、
前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると、
前記分離セル領域には、前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチと、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチとを連通させる連通トレンチ（１３４）が形成されており、
前記連通トレンチには、前記第１ゲート電極と前記第２ゲート電極とを絶縁する絶縁膜（１３５）が配置されている半導体装置。
【請求項１１】
前記ドリフト層と前記ベース層との間には、第２導電型の電界緩和領域（２６）が形成され、
前記電界緩和領域と前記ベース層との間には、第１導電型のバリア領域（２７）が形成され、
前記ベース層の表層部には、前記第１電極と接続されると共に前記バリア領域と接続される第１導電型のピラー領域（２８）が形成されている請求項１ないし１０のいずれか１つに記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
上記目的を達成するための請求項１、３、４、７、１０では、ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、ベース層の表層部であって、ＩＧＢＴ領域に形成されたトレンチと接するように形成された第１導電型のエミッタ領域（１９）と、ドリフト層を挟んでベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、ドリフト層を挟んでベース層と反対側に形成されると共にコレクタ層と隣接する第１導電型のカソード層（１７）と、ベース層およびエミッタ領域と電気的に接続される第１電極（２２）と、コレクタ層およびカソード層と電気的に接続される第２電極（１８）と、を備えている。コレクタ層上の領域がＩＧＢＴ領域とされ、カソード層上の領域がＦＷＤ領域とされており、トレンチは、ＩＧＢＴ領域に形成されるゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、ＦＷＤ領域に形成され、第１ゲート電極とは別に制御されるゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、ＩＧＢＴ用トレンチは、半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、半導体基板の面方向における第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、ＦＷＤ用トレンチは、第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
請求項７では、ＩＧＢＴ用第１トレンチのうちの最もＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、ＦＷＤ用第１トレンチのうちの最もＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とし、ＩＧＢＴ領域のうちの分離セル領域と異なる領域をＩＧＢＴセル領域（１ａ）とし、ＦＷＤ領域のうちの分離セル領域と異なる領域をＦＷＤセル領域（２ａ）とすると、分離セル領域のベース層は、ＩＧＢＴセル領域およびＦＷＤセル領域のベース層よりも単位体積当たりの不純物量が高くされ、分離セル領域には、ＩＧＢＴ用第１トレンチのうちの最もＦＷＤ用トレンチ側に位置するトレンチと、ＦＷＤ用第１トレンチのうちの最もＩＧＢＴ用トレンチ側に位置するトレンチとを連通させる連通トレンチ（１３４）が形成されており、連通トレンチには、第１ゲート電極と第２ゲート電極とを絶縁する絶縁膜（１３５）が配置されている。