(57)【要約】【課題】  できるだけ少ない構成でできるフィルタバンクを提供する。【解決手段】  フィルタを時分割にして多重化して、後ろの段はサンプリング周波数を落とすようにして、時分割の効率性を高くする。係数をサンプリングダウンするのに伴って、上の段と下の段のオクターブ関係で共有するようにしたことにより、係数メモリを非常に小さくしている。そのために、時分割の時間配分については、ワイアードロジックやマイクロプログラムの構成を使用して、ディビジョンブロックのあちこちの位置に飛ぶように、そのような調節を毎度毎度指定して、クロックを毎度毎度処理して時分割のどこで各ブロックを処理するために、配分している。【選択図】    図４
2014039212.tif 000002
【特許請求の範囲】
【請求項１】
デジタルの入力信号を複数の周波数帯域の信号に分割し、該分割された各帯域の信号を時分割に演算して出力するフィルタバンクにおいて、
該デジタルの入力信号のサンプリング周波数に対して一定の比率で定められたカットオフ周波数で入力信号を周波数帯域分割する複数のフィルタからなる第１段のフィルタブロックと、
上記第１段のフィルタブロックに下記数１に示すＮ段にカスケード接続される下記数２に示す第ｉ段のフィルタブロックであって、入力信号の半分のサンプリング周波数で動作し、該半分のサンプリング周波数に対するカットオフ周波数の比が前記第１段のフィルタブロックと同様である第ｉ段のフィルタブロックＮ−１段と
を備え、
前記１乃至Ｎ段のフィルタブロックの前記演算のための係数を共有し、上記各帯域の信号を時分割に演算する際に、該係数を交互にアクセスするようにしたことを特徴とするフィルタバンク。
（数１）  ２≦Ｎ
（数２）  １＜ｉ≦Ｎ
【請求項２】
デジタルの入力信号を複数の周波数帯域の信号に分割し、該分割された各帯域の信号を時分割に演算して出力するフィルタバンクにおいて、
該デジタルの入力信号のサンプリング周波数に対して一定の比率で定められたカットオフ周波数で入力信号を周波数帯域分割する複数のフィルタからなる第１段のフィルタブロックと、
上記第１段のフィルタブロックに下記数３に示すＮ段にカスケード接続される下記数４に示す第ｉ段のフィルタブロックであって、入力信号の半分のサンプリング周波数で動作し、該半分のサンプリング周波数に対するカットオフ周波数の比が前記第１段のフィルタブロックと同様である第ｉ段のフィルタブロックＮ−１段と
を備え、
前記第１段のフィルタブロックの入力信号のサンプル時間の１／２の期間に前記時分割演算のタイムスロットを配置するとともに、
前記サンプル時間の残りの１／２の期間に、前記第ｉ段のフィルタブロックの時分割演算のタイムスロットを、前記第ｉ段のサンプリング周波数に相当するサンプリング期間の１／２の期間内に収まるように配置することを特徴とするフィルタバンク。
（数３）  ２≦Ｎ
（数４）  １＜ｉ≦Ｎ
【請求項３】
前記フィルタブロックは、１個以上のハイパスフィルタ、０個以上のバンドパスフィルタ、１個以上のローパスフィルタを含み、
前記カスケード接続はｉ−１段のフィルタブロックのローパスフィルタ出力からｉ段の入力に対して行われることを特徴とする請求項１又は２のいずれかに記載のフィルタバンク。
【請求項４】
前記第１段のフィルタブロックは、前記入力信号を下記数５に示す前記カットオフ周波数のＭ倍のサンプリング周波数にオーバーサンプルするオーバーサンプリング手段を備え、
前記フィルタのオクターブあたりの減衰量−Ｘ［dB/Oct］と前記入力信号のデータ分解能Ｋ［bits］との関係が下記数６式を満たすことを特徴とする請求項３に記載のフィルタバンク。
（数５）  Ｍは２の正数乗
（数６）  Ｋ≦Ｘ・log2（Ｍ）／６
【請求項５】
前記フィルタは、直交ミラーフィルタ、または擬似直交ミラーフィルタを構成可能な構成であることを特徴とする請求項１又は２のいずれかに記載のフィルタバンク。
【請求項６】
請求項１乃至５のいずれかひとつに記載のフィルタバンクを２組備え、
第１のフィルタバンクの各周波数帯域毎の出力にエンベロープフォロワを設け、
第２のフィルタバンクの各周波数帯域毎の出力に係数を乗算する乗算器を設け、
上記エンベロープフォロワの出力を上記乗算器の係数として上記各周波数帯域毎に付与し、
上記第２のフィルタバンクの入力に楽音、上記第１のフィルタバンクの入力に変調音を夫々付与するようにしたことを特徴とする楽音変調装置。
【請求項７】
請求項１乃至５のいずれかひとつに記載のフィルタバンクを備え、
上記フィルタバンクの各周波数帯域毎の出力を周波数軸データに変換し、
上記周波数軸データを所定の圧縮方法で圧縮し、
上記圧縮された入力信号を所定の形式で送出又は記録するようにしたことを特徴とする信号圧縮装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタバンク、楽音変調装置及び信号圧縮装置に関する。
【背景技術】
【０００２】
複数のフィルタによって入力信号を夫々のフィルタに応じた周波数帯域に分割する構成として、以下に示す特許文献１や２のフィルタバンクの構成が知られている。
【０００３】
即ち、特許文献１では、フィルタをＦＩＲデジタルフィルタで構成し、このフィルタのための畳み込み演算を、偶数番目のインパルスレスポンス項と奇数番目のインパルスレスポンス項に分けて部分的に時分割演算することで回路規模の圧縮を図る旨が記載されている。
【０００４】
他方特許文献２では、フィルタをツリー構造にし、ローパス側にのみ後段を接続し、この接続の際にダウンサンプリングを行うことで折り返しノイズを低減する旨が記載されている。
【特許文献１】特開平０６−１０４６９６号
【特許文献２】特開平０８−０９７７２６号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、これらはいずれも多数のフィルタをツリー構造で保持することでフィルタバンクを構成するが、多数のフィルタを保持すればそのこと自体が回路規模を圧迫することを避け得ない。仮に一般に知られる回路技術によってフィルタ回路自体を時分割多重化で共有するとしても、そのための演算量は膨大になり、高速な演算装置を必要とすると同時に、個々のフィルタ演算毎に別途係数記憶回路を用意する必要があり、大きな記憶装置をも必要とするようになる。
【０００６】
本発明は、以上のような問題に鑑み創案されたもので、時分割多重化されたフィルタ演算装置において演算量を最小化するとともに、記憶回路をも最小化することにより、必要最小限の演算装置と記憶回路によってフィルタバンクを構成できるようにすることを目的とする。
【０００７】
併せてそのような構成を用いた楽音変調装置及び信号圧縮装置についても、提案する。
【課題を解決するための手段】
【０００８】
本発明に係る構成は、
デジタルの入力信号を複数の周波数帯域の信号に分割し、該分割された各帯域の信号を時分割に演算して出力するフィルタバンクにおいて、
該デジタルの入力信号のサンプリング周波数に対して一定の比率で定められたカットオフ周波数で入力信号を周波数帯域分割する複数のフィルタからなる第１段のフィルタブロックと、
上記第１段のフィルタブロックに下記数７に示すＮ段にカスケード接続される下記数８に示す第ｉ段のフィルタブロックであって、入力信号の半分のサンプリング周波数で動作し、該半分のサンプリング周波数に対するカットオフ周波数の比が前記第１段のフィルタブロックと同様である第ｉ段のフィルタブロックＮ−１段と
を備え、
前記１乃至Ｎ段のフィルタブロックの前記演算のための係数を共有し、上記各帯域の信号を時分割に演算する際に、該係数を交互にアクセスするようにしたことを基本的特徴としている。
（数７）  ２≦Ｎ
（数８）  １＜ｉ≦Ｎ
【０００９】
上記構成によれば、フィルタバンクを構成する各フィルタの、サンプリング周波数に対するカットオフ周波数が一様となり、かつフィルタ回路を時分割多重化しているため、共有するただ一組のフィルタ係数を交互に使用することでフィルタ演算を行うことができ、この結果上記のような膨大な記憶装置を備える必要がなくなることになる。
【００１０】
また本発明では、
デジタルの入力信号を複数の周波数帯域の信号に分割し、該分割された各帯域の信号を時分割に演算して出力するフィルタバンクにおいて、
該デジタルの入力信号のサンプリング周波数に対して一定の比率で定められたカットオフ周波数で入力信号を周波数帯域分割する複数のフィルタからなる第１段のフィルタブロックと、
上記第１段のフィルタブロックに下記数９に示すＮ段にカスケード接続される下記数１０に示す第ｉ段のフィルタブロックであって、入力信号の半分のサンプリング周波数で動作し、該半分のサンプリング周波数に対するカットオフ周波数の比が前記第１段のフィルタブロックと同様である第ｉ段のフィルタブロックＮ−１段と
を備え、
前記第１段のフィルタブロックの入力信号のサンプル時間の１／２の期間に前記時分割演算のタイムスロットを配置するとともに、
前記サンプル時間の残りの１／２の期間に、前記第ｉ段のフィルタブロックの時分割演算のタイムスロットを、前記第ｉ段のサンプリング周波数に相当するサンプリング期間の１／２の期間内に収まるように配置することを特徴としている。
（数９）  ２≦Ｎ
（数１０）  １＜ｉ≦Ｎ
【００１１】
以上のような構成により、フィルタバンクを最適化された最小のタイムスロット構成で時分割演算することができるようになり、上記従来技術で必要とされていたような高速で高価な演算装置が必要なくなることになる。
【００１２】
また、前記フィルタブロックは、１個以上のハイパスフィルタ、０個以上のバンドパスフィルタ、１個以上のローパスフィルタを含み、
前記カスケード接続はｉ−１段のフィルタブロックのローパスフィルタ出力からｉ段の入力に対して行われる構成とすると良い。
【００１３】
そのような構成を備えることにより、オクターブ間を自由にｘ分割したフィルタバンクを構成することができるようになる。
【００１４】
その場合の上記フィルタバンクの構成として、
前記第１段のフィルタブロックは、前記入力信号を下記数１１に示す前記カットオフ周波数のＭ倍のサンプリング周波数にオーバーサンプルするオーバーサンプリング手段を備え、
前記フィルタのオクターブあたりの減衰量−Ｘ［dB/Oct］と前記入力信号のデータ分解能Ｋ［bits］との関係が下記数１２式を満たす
ようにすることが最も良い。
（数１１）  Ｍは２の正数乗
（数１２）  Ｋ≦Ｘ・log2（Ｍ）／６
【００１５】
このような構成を備えることで、サンプリングノイズを事実上完全に除去することができるようになるからである。
【００１６】
前記フィルタが、直交ミラーフィルタを構成可能であれば、フィルタバンクによって分割した入力信号をほぼ完全に復元させることができるようになる。
【００１７】
さらに、本願構成では、楽音変調装置の構成についても、提案するものであって、その具体的構成は、
これまでに述べたいずれかのフィルタバンクを２組備え、
第１のフィルタバンクの各周波数帯域毎の出力にエンベロープフォロワを設け、
第２のフィルタバンクの各周波数帯域毎の出力に係数を乗算する乗算器を設け、
上記エンベロープフォロワの出力を上記乗算器の係数として上記各周波数帯域毎に付与し、
上記第２のフィルタバンクの入力に楽音、上記第１のフィルタバンクの入力に変調音を夫々付与するようにしたことを特徴とするものである。
【００１８】
このような構成を備えた楽音変調装置によれば、最小構成によっていわゆるボコーダ効果を楽音に付与することが可能となる。
【００１９】
加えて、本願構成では、信号圧縮装置の構成についても、提案するものであって、その具体的構成は、
これまでに述べたいずれかのフィルタバンクを備え、
上記フィルタバンクの各周波数帯域毎の出力を周波数軸データに変換し、
上記周波数軸データを所定の圧縮方法で圧縮し、
上記圧縮された入力信号を所定の形式で送出又は記録するようにしたことを特徴とするものである。
【００２０】
このような構成を備えた信号圧縮装置によれば、最小構成によって、以上述べたフィルタバンクの特徴を備えた、信号圧縮装置を構成することができるようになる。
【発明の効果】
【００２１】
以上のような本発明の構成によれば、フィルタバンクを構成する各フィルタの、サンプリング周波数に対するカットオフ周波数が一様となり、かつフィルタ回路を時分割多重化しているため、共有するただ一組のフィルタ係数を交互に使用することでフィルタ演算を行うことができ、この結果上記のような膨大な記憶装置を備える必要がなくなるという優れた効果を奏し得る。
【００２２】
また２つ目の構成によれば、フィルタバンクを最適化された最小のタイムスロット構成で時分割演算することができるようになり、上記従来技術で必要とされていたような高速で高価な演算装置が必要なくなるという効果も有している。
【００２３】
さらに、フィルタバンクに、１個以上のハイパスフィルタ、０個以上のバンドパスフィルタ、１個以上のローパスフィルタを含み、且つ前記カスケード接続はｉ−１段のフィルタバンクのローパスフィルタ出力からｉ段の入力に対して行われる構成を備えることで、オクターブ間を自由にｘ分割したフィルタバンクを構成することが可能となるという効果を奏することができる。
【００２４】
このフィルタバンクの構成として、第１段のフィルタバンクは、前記入力信号を上記数１１に示す前記カットオフ周波数のＭ倍のサンプリング周波数にオーバーサンプルするオーバーサンプリング手段を備えると共に、前記フィルタのオクターブあたりの減衰量−Ｘ［dB/Oct］と前記入力信号のデータ分解能Ｋ［bits］との関係が上記数１２式を満たす構成とすることで、サンプリングノイズを事実上完全に除去することができるようになる。
【００２５】
加えて前記フィルタが、直交ミラーフィルタとすることにより、フィルタバンクによって分割した入力信号をほぼ完全に復元させることができるようになるという優れた効果を得られる。
【００２６】
さらに本発明で提案する楽音変調装置の構成によれば、最小構成によっていわゆるボコーダ効果を楽音に付与する楽音変調装置を構成することができるようになる。
【００２７】
その上、本発明で提案する信号圧縮装置の構成によれば、最小構成によって、以上述べたフィルタバンクの特徴を備えた、信号圧縮装置を作り上げることができるようになる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を、添付図面に基づき、説明する。
【実施例１】
【００２９】
図１〜図１０までは、本発明の第１の実施例（以下、実施例１）に係るフィルタバンクの構成を示している。
【００３０】
図１（ａ）（ｂ）は、実施例１が動作するための各種同期クロック信号を発生するクロック回路である。マスタクロック発生器１００は水晶発信器などを用いて、例えば１０.２４［ＭＨｚ］のマスタクロックMCKを発生する。Ｄフリップフロップ１０１、１０２、１０３、１０４、１０５、…、１０６、…、１０７、ＸＯＲ（排他的論値和）回路１０８、１０９、１１０、１１１、…、１１２、…、１１３及びＡＮＤ（論理積）回路１１４、１１５、１１６、１１７、…、１１８、…は同期カウンタを構成し、各Ｄフリップフロップ毎に前段の出力を２分周したクロック信号を発生する。このうち、４段目の出力をCLK0とし、以下１段毎に前段の半分の周波数のクロックCLK1、…、CLKi、…、CLKnを発生する。実施例１では、フィルタブロック数ｘについて、クロックCLK(x+1)までが必要であり、フィルタバンク数は（ｘ＋１）に等しい。本例はフィルタブロック数４、即ちフィルタバンク数を５バンドとしている。
【００３１】
図１（ａ）はマスタクロックを８分周するとともに、図１（ｂ）のCLK0以下を同期させる同期信号SCK、各所のラッチ回路のラッチ信号を作成する元となるラッチクロックLCKを発生する。図１（ｂ）は、上述のクロックCLK0〜CLKnを発生する。クロックCLK0〜CLKnはクロックバスCLK BUSとして束ねられる。実施例１では、CLK0〜5が生成され、クロックバスCLK BUSに束ねられる。
【００３２】
図２と図３は、図１（ａ）（ｂ）の各信号のタイミングを示すタイミングチャートである。図２には、図１（ａ）の各信号と図１（ｂ）のCLK0信号が、図３には、図１（ｂ）のCLK0以下のクロック信号が図示されている。但しスペースの関係上、CLK5は前半の反周期しか示されていない。ここでCLK0はフィルタ回路がローパスまたはハイパスのフィルタ演算を１サンプル実行する演算サイクルであり、後述するフィルタ回路は１回路を時分割で複数のフィルタブロック（実施例１では４ブロック）のハイパス及びローパスフィルタ演算のために共有する。従ってCLK0の１周期が時分割のタイムスロットの単位となる。
【００３３】
DIVはこのタイムスロットの割り当て状況を示している。ここでLPFはローパスフィルタ演算、HPFはハイパスフィルタ演算、（）内はフィルタブロック番号である。NCは実施例１にさらにフィルタブロックを増設する場合のための予備スロットであり、演算を実行しない。省略されているCLK5の後半サイクルでは、ほとんどのタイムスロット割り当ては前半に同じだが、前半サイクルのLPF(3)のタイミングではHPF(3)、即ちフィルタブロック３のハイパスフィルタ演算が実行される。後半サイクルでも、NCのタイミングは予備スロットであり、演算は実行しない。以上のタイムスロットの割り当ては、後述するタイミング回路によって実行される。
【００３４】
Tsは初段フィルタブロックの演算間隔であり、４タイムスロット毎にHPF(0)とLPF(0)を一回ずつ演算していることを示す。フィルタは演算タイミング毎に入力信号を読み出して演算を行うのであるから、Tsは初段のサンプリング周波数の逆数でもある。同様に、二段目のフィルタブロックの演算間隔は２×Ts、三段目のフィルタブロックの演算間隔は４×Ts、四段目（最終段）のフィルタブロックの演算間隔は８×Tsである。このように各フィルタブロックは段目を重ねる毎にダウンサンプリングを行ってサンプリング周波数を前段の１／２に下げる。
【００３５】
図４は、実施例１のフィルタバンクを構成するフィルタブロックの論理的な基本構造を示す論理ブロック図である。ここで「SIG」は実施例１のフィルタバンクに入力される音声信号あるいは楽音信号をデジタル化したものであり、オーバーサンプリング回路２０４を経てフィルタバンクを構成するフィルタブロックの初段２００に入力される。フィルタブロック２００、２０１、２０２、２０３は、入力信号を所定のカットオフ周波数以上と同周波数以下の２つの周波数帯域の信号に分割し、最終段を除いて、同周波数以下の出力を次段にカスケード接続する。
【００３６】
いま各ブロックのカットオフ周波数をFc(0)、Fc(1)、Fc(2)、Fc(3)［Ｈｚ］とし、入力信号の周波数帯域を０〜Fi［Ｈｚ］とすれば、初段フィルタブロック２００は入力信号のうちFc(0)〜Fi［Ｈｚ］の成分を出力「Out0」に、0〜Fc(0)［Ｈｚ］の成分を２段フィルタブロック２０１にそれぞれ出力する。２段フィルタブロック２０１は、０〜Fc(0)［Ｈｚ］の成分を受けて、Fc(1)〜Fc(0)［Ｈｚ］の成分を出力「Out1」に、０〜Fc(1)［Ｈｚ］の成分を３段フィルタブロックにそれぞれ出力する。３段フィルタブロック２０２は、０〜Fc(1)［Ｈｚ］の成分を受けてFc(2)〜Fc(1)［Ｈｚ］の成分を出力「Out2」に、０〜Fc(2)［Ｈｚ］の成分を４段（最終段）フィルタブロックにそれぞれ出力する。４段フィルタブロック２０３は、０〜Fc(2)［Ｈｚ］の成分を受けてFc(3)〜Fc(2)［Ｈｚ］の成分を、「Out3」に、０〜Fc(3)［Ｈｚ］の成分を「Out4」にそれぞれ出力する。上述のように、これらのフィルタブロックは時分割で動作する各１個のデジタルローパスフィルタLPF(j)とデジタルハイパスフィルタHPF(j)（j=0,1,…,3）を含むが、それぞれのデジタルフィルタの演算係数は係数ジェネレータ２０５より時分割に与えられる。
【００３７】
上述のように、実際のフィルタ回路は１つであり、これを時分割で４個のフィルタブロックのハイパス・ローパスフィルタで共有する一方、演算のための係数はこの時分割タイムスロットに同期して与えられる。この結果、入力された音声または楽音信号SIGは、５個の帯域に分割され、Out0、Out1、…、Out4より出力される。上述のように、実施例１では、ある段のカットオフ周波数は次段のカットオフ周波数の２倍であり、初段のカットオフ周波数を入力信号の周波数帯域の上限（＝Fi［Ｈｚ］）の半分とするので、最も周波数の低いバンド（Out4の出力）以外は総てオクターブバンド、即ち通過帯域周波数の上限周波数が下限周波数の２倍となる。従って、Fi＝２００００［Ｈｚ］とすれば、Fc(0)＝１００００［Ｈｚ］、Fc(1)＝５０００［Ｈｚ］、Fc(2)＝２５００［Ｈｚ］、Fc(3)＝１２５０［Ｈｚ］となる。
【００３８】
各フィルタブロックでは、段を重ねる毎にダウンサンプリングを行うため、このままではエイリアシング（折り返し）を発生する。オーバーサンプリング回路２０４は、このエイリアシング発生を未然に防ぐために設けてある。上述のようにダウンサンプリングはある段のフィルタブロックのローパスフィルタ出力を次段のフィルタブロックが受け取る際に実行される。そこでローパスフィルタの特性に注目する。今フィルタの減衰特性が−Ｘ［dB/Oct］であるとする。ローパスフィルタの場合、これはカットオフ周波数の２倍の周波数成分が入力時に比してＸデシベル減少していることを示す。
【００３９】
ここで信号がデジタルデータであることを考慮すれば、データ幅（分解能）は有限であるから、信号のダイナミックレンジはデータ幅に依存する。今データ幅がＫビットであれば、ダイナミックレンジは６・Ｋ［dB］となる。一方、周波数Fxの信号がカットオフ周波数Fc（Fx＞Fc）のローパスフィルタ（減衰特性−Ｘ［dB/Oct］）を通過した場合の減衰量は、Ｘ・log2（Fx／Fc）であるが、もし減衰量が上述のダイナミックレンジを超えている場合、この信号をデジタルデータが表現することはできないのであるから、出力にこの信号は残留しない。即ち、６・Ｋ≦Ｘ・log2（Fx／Fc）であれば出力に残留しない。Fx／Fc＝Ｍと比周波数で表現し、この式を変形すれば、Ｋ≦Ｘ・log2（Ｍ）／６となる。
【００４０】
今、フィルタを二次のバターワースフィルタとすると、ローパスフィルタのオクターブあたりの減衰量は、−１２［dB/Oct］であるから、Ｘ＝１２となる。一方、データ幅（分解能）をＫ＝８［bits］とすれば、比周波数Ｍについて、上式から８≦２×log2（Ｍ）が成立する。Ｍが２の正数乗（Ｍ＝２L）であるとすれば、４≦Lであるから、オーバーサンプリング後のサンプリング定理による周波数帯域を初段フィルタブロックのカットオフ周波数の２4＝１６倍、即ち１６倍オーバーサンプリングを行えばよい、ということが判る。図３から、初段のフィルタブロックのサンプリング周期は、DIVでLPF(0)またはHPF(0)が出現する周期であり、従ってCLK2に等しいことが判る。即ち、CLK2の周波数が所望のサンプリング周波数となる。
【００４１】
オーバーサンプリングには別の目的と利点がある。即ち、入力信号がデジタル信号であり、既に固有のサンプリング周波数を備えている場合、このサンプリング周波数と本実施例のシステムサンプリング周波数は一致する（同期する）とは限らない。たとえ本実施例のシステムクロックに水晶発信器を備え、システムサンプリング周波数を公開されている周波数（例えばＣＤの４４１００［Ｈｚ］、ＤＡＴの４８０００［Ｈｚ］など）に一致させたとしても、水晶発信器には誤差があるために完全な一致は得られない。そこで、入力信号の固有サンプリング周波数がいくつであれ、本実施例のシステムサンプリング周波数で再サンプリングする必要がある。ここで再サンプル時に高い（オーバーサンプリングの）周波数を用いて再サンプリングし、これにローパスフィルタ（本発明のフィルタブロック内のものとは別途設けられてよい）をかけて平滑化を行えば、再サンプリングによる悪影響をできるだけ排除することができる。
【００４２】
図６（ａ）はオーバーサンプリング回路２０４の一例であり、入力信号を１６倍（初段のフィルタブロックのカットオフ周波数の３２倍）のサンプリング周波数で再サンプリングする回路の例である。図４のSIGから入力信号（パラレルのデジタルデータ）が与えられると、８ビットのラッチ４０２に入力される。入力された信号はラッチ４０２のCK入力のアップエッジでラッチ４０２に記憶される。一方、論理回路４００及び４０１によって、CKにはCLK0〜2が総てハイのタイミング内のラッチクロックLCKが与えられる。即ち、CLK2の最後半タイムスロット毎にラッチされる。記憶された信号はＦＩＲローパスフィルタ回路４０３に送出される。尚、同図（ｂ）はCLK0、CLK1、CLK2、ＮＡＮＤ回路４００の出力信号のタイミングチャートを示している。
【００４３】
ＦＩＲローパスフィルタ回路４０３は想定される入力信号のサンプリング周波数F0（仮に４０［ＫＨｚ］とする）の半分、即ち２０［ＫＨｚ］をカットオフ周波数とし、それ以上の周波数成分を除去する。このとき、オーバーサンプリング周波数は４０×１６＝６４０［ＫＨｚ］である。これが上述のようにCLK2の周波数に等しい。従って、図１に翻って逆算すれば、MCK＝６４０［ＫＨｚ］×６４＝４０９６０［ＫＨｚ］＝４０.９６［ＭＨｚ］である。
【００４４】
図６（ａ）のＦＩＲローパスフィルタはＩＩＲローパスフィルタであっても構わない。また、フィルタブロックと同様の回路構成として時分割に共有しても構わない。
【００４５】
図５（ａ）はフィルタブロック２００、２０１、２０２、２０３のハイパスフィルタHPFまたはローパスフィルタLPFを構成するデジタルフィルタの例である（尚、同図（ｂ）はLCK、CLK0、LCKSのタイミングチャートを示している）。実施例１は上述のように帯域数５バンドのフィルタバンクであるので、フィルタブロック数は４である。それぞれのブロックのハイパスフィルタ側出力と、最終段（４段目）のブロックのローパスフィルタ側出力がバンク出力となる。ブロック２００ではオーバーサンプリング回路の、それ以外のブロックでは前段のローパスフィルタLPFの、それぞれ出力を、図示しない接続回路によって「IN」に接続して入力する。加算器３００は「IN」、乗算器３０２の出力、乗算器３０３の出力を加算して遅延回路３０７及び乗算器３０４に送出する。加算器３０１は乗算器３０４、乗算器３０５、乗算器３０６の出力を加算して、ラッチ３０９及びラッチ３１０に送付する。ラッチ３０９及びラッチ３１０は入力をCK入力のアップエッジで記憶する。
【００４６】
LCKSは副ラッチクロックであり、CLK0の反転信号とラッチクロックLCKのOR（論理和、ここでは負論理のAND）によって得られる。LCKSを生成する回路は後述する。マルチプレクサ３１１は入力したLCKSをフィルタ識別信号DEFに応じて振り分け、ハイパスフィルタ演算のタイミングではラッチ３０９の、ローパスフィルタ演算のタイミングではラッチ３１０のCK入力に副ラッチクロックLCKSを供給する。
【００４７】
ここで、ラッチ３０９及びラッチ３１０は時分割で回路を共有するのではなく、フィルタブロック毎に設けられる。各ブロックのラッチはCK入力を図示しない選別回路によってさらに選別し、自ブロックのタイミングにおいてのみ入力をラッチする。
【００４８】
乗算回路３０２は入力に、乗算係数バスCOEFのうちa1を乗算して出力する。乗算回路３０３は入力に、乗算係数バスCOEFのうちa2を乗算して出力する。乗算回路３０４は入力に、乗算係数バスCOEFのうちb0を乗算して出力する。乗算回路３０５は入力に、乗算係数バスCOEFのうちb1を乗算して出力する。乗算回路３０６は入力に、乗算係数バスCOEFのうちb2を乗算して出力する。各乗算係数は後述する係数記憶回路にハイパス、ローパス各１組記憶されており、タイムスロットの内容に合わせてハイパス、ローパスのいずれかが送られてくる。例えばタイムスロットDIVがLPF(1)の場合はローパス係数が、HPF(2)の場合はハイパス係数が送られてくる。
【００４９】
遅延回路３０７及び３０８は演算値を一時記憶するので時分割共有されない。この遅延回路３０７及び３０８については詳細を後述する。
【００５０】
図７は、図５のフィルタ回路を時分割に各タイムスロットに割り当てるタイミング回路で、図３のDIVに示すタイミングで回路を割り当てる。図７（ａ）は回路の全体図であり、同図（ｂ）は一部簡略化されている同図（ａ）の簡略記載を説明する図である。同図（ｂ）に示すように、図７（ａ）中の○は、右端のＡＮＤまたはＯＲ回路への入力があることを示す。例えばＡＮＤ回路５０４には、○の位置、即ちＮＯＴ（否定または反転）回路５００の出力と、CLK2が入力され、両方のANDが出力される。
【００５１】
タイミング回路には、クロックCLK1〜CLK5が入力される。また、このうちCLK0〜CLK4のクロック反転信号をＮＯＴ回路５００、５０１、５０２、５０３で生成する。従って、ＡＮＤ回路５０４は、CLK1がロー、CLK2がハイのときにのみハイになる。即ち、図３のDIVがHPF(0)のタイミングでハイになる。同様にＡＮＤ回路５０５はCLK1及びCLK3がハイ、CLK2がローのときにのみハイになる。即ち、図３のDIVがHPF(1)のタイミングでハイになる。さらにＡＮＤ回路５０６はCLK1、CLK2及びCLK4がハイ、CLK3がローのときにのみハイになる。即ち、図３のDIVがHPF(2)のタイミングでハイになる。また、ＡＮＤ回路５０７はCLK1、CLK2、CLK3及びCLK5がハイ、CLK4がローのときにのみハイになる。即ち、図３のDIVがまたはHPF(3)のタイミングでハイになる。この結果、ＯＲ回路５１１はフィルタがハイパス動作するときにハイ、ローパス動作するときにローになる。このＯＲ回路５１１の出力は別信号DEFとして出力される。
【００５２】
一方、ＯＲ回路５０７にはCLK1のみしか入力されない。この回路は便宜上ＯＲ回路として記載しているが、実際は入力をそのまま出力するに過ぎず、従ってＯＲ回路５０７はCLK1がローのときにロー、そうでないときにハイになる負論理のブロック選択信号BLK0を出力する。図３から明らかなように、BLK0はDIVがLPF(0)またはHPF(0)のタイミングでローになる。以下同様に、BLK1はLPF(1)またはHPF(1)のタイミングで、BLK2はLPF(2)またはHPF(2)のタイミングで、BLK3はLPF(3)またはHPF(3)のタイミングでそれぞれローになる。BLK0〜3は束ねられて「CS（オーバーライン付き） BUS」として出力される。
【００５３】
DEF及びBLK0〜3の各信号を生成する方法は、図７のようにワイアードロジックで構成する方法に限らない。ローパス／ハイパスを示す信号と、どのブロックかを示す信号を、図３のDIVのタイミングで出力する方法としてはいろいろ考えられるが、どの方法をとっても構わない。後述の実施例２では、CLKをアドレスとしてＲＯＭに与え、ＲＯＭに記憶されたマイクロプログラムとして各信号を得る例が掲げてある。さらにそれ以外の方法を用いても構わない。
【００５４】
ここでダウンサンプリングについて説明する。ダウンサンプリングは文字通りサンプリング周波数を下げることである。実施例１では、フィルタブロックの段が減る毎にサンプリング周波数を１／２に下げている。これは、後段の動作周波数を前段の１／２にし、即ち入力信号を前段の出力２回に１回しか受け取らず、演算も前段２回に１回しか行わず、信号出力も前段２回に１回しか出力しないことによる。このダウンサンプリングのためには特別な回路を設けるのではなく、図７のタイミング回路が上記の割合でタイムスロットを割り当てられることにより実行される。
【００５５】
タイムスロットの割り当てに必要十分な条件は、「単位時間当たりのタイムスロットの割り当て頻度を前段２に対し、後段１とする」ことである。付記すれば、実施例１ではローパスフィルタ側に後段をカスケード接続するのであるから、「前段のローパスフィルタのタイムスロット終了の後に後段のハイパスフィルタ、ローパスフィルタの両方のタイムスロットが設置される」ことが重要である。上記の構成を満たす限り、タイムスロットを自由に割り当てても構わない。例えば最終段はどのフィルタブロックにもカスケード接続されないのだから、ローパスフィルタを先に演算する必要がなく、ハイパスフィルタとタイミングを入れ替えてもよい。
【００５６】
図８は、図５のフィルタ回路が使用する乗算係数を記憶し、ローパスまたはハイパスのタイミング毎に切替出力する係数発生回路である。LPF及びHPFは予め用意された乗算係数a1、a2、b0、b1、b2を記憶した記憶回路であり、カットオフ周波数がサンプリング周波数の１／６４、LPFがローパス、HPFがハイパスの、二次のバターワースフィルタとして動作するための係数が記憶されている。入力信号のサンプリング周波数が４０［ＫＨｚ］であれば、１６倍オーバーサンプリングにより、フィルタブロック初段部分ではサンプリング周波数は６４０［ＫＨｚ］となり、初段のカットオフ周波数１０［ＫＨｚ］を得るためにはサンプリング周波数の１／６４が適正である。また、二段目以降は段目毎に半分にダウンサンプリングを行いつつカットオフ周波数も半分になり、以下同様であるので、サンプリング周波数とカットオフ周波数の比は不変である。従って乗算係数はローパスとハイパスで切り替えるのみでよい。フィルタの設計をうまく工夫して、ローパスとハイパスの一部の乗算係数を共有したり、係数の絶対値を等しくして記憶回路をまとめ、正負反転回路を経由させたりなどしても構わない。
【００５７】
記憶回路LPFとHPFは常に上記係数を出力しているが、これらはトライステートバッファ８００及び８０１を経由して結合され、束ねられて係数信号「COEF」として出力される。ここで、トライステートバッファは識別信号DEFとＮＯＴ回路８０２により、トライステートバッファ８００または８０１の一方のみが出力される。この結果、識別信号DEFがロー（負論理のON）のとき記憶回路LPFの出力が、ハイのとき、即ちＮＯＴ回路８０２の出力がロー（負論理のON）のとき記憶回路HPFの出力がCOEFに出力される。ここで、２つのトライステートバッファに替えてセレクタを用い、DEFの値に応じてLPF（DEFがローのとき）／HPF（DEFがハイのとき）いずれか一方の係数値のみを選択的にCOEFに出力するようにしてもよい。
【００５８】
図９は、図５に示す遅延回路３０７及び３０８を詳細に記載したものだが、時分割共有される図５のフィルタ回路と異なり、演算の一時値を記憶するラッチトバッファ６０６〜６０９を備えており、このため回路を共有せず、各フィルタブロック毎に１回路ずつを備える。フィルタ回路と遅延回路は時分割タイミング毎に図示されない切替回路により、それぞれの時分割スロットの開始時に接続され、終了時に切り離される。
【００５９】
「300→」の記載は、図５の加算器３００の出力から上述の図示しない切替回路を経て与えられる信号であり、ラッチトバッファ６０６及び６０７に、それぞれのCK端子のアップエッジのタイミングで記憶される。ラッチトバッファ６０６及び６０７の出力はそれぞれのOE（オーバーライン付き）端子がローのとき出力され（それ以外のタイミングでは何も出力されず出力側はハイインピーダンスとなり）、同じくラッチトバッファ６０８及び６０９に、それぞれのCK端子のアップエッジのタイミングで記憶される。ラッチトバッファ６０８及び６０９の出力はそれぞれのOE（オーバーライン付き）端子がローのとき出力され（それ以外のタイミングでは何も出力されず出力側はハイインピーダンスとな）る。
【００６０】
論理回路６００〜６０５はDEF、CS（オーバーライン付き） BUSのうちの当該フィルタブロック（iとする）に相当する信号BKi、CLK0、LCKに応じて各ラッチトバッファのCK入力とOE（オーバーライン付き）入力を作り出す。先ずラッチトバッファ６０６／６０８のOE（オーバーライン付き）入力にはDEF信号が、同じくラッチトバッファ６０７／６０９のOE（オーバーライン付き）入力にはDEF信号の反転信号が与えられる。即ち、ローパスフィルタ動作の場合は、ラッチトバッファ６０６／６０８の出力のみがそれぞれ図示しない切替回路を経て乗算器３０２及び３０５／乗算器３０３及び３０６に与えられ、ハイパスフィルタ動作の場合はラッチトバッファ６０７／６０９の出力のみがそれぞれ図示しない切替回路を経て乗算器３０２及び３０５／乗算器３０３及び３０６に与えられる。また、各CK入力にはCLK0の後半タイミングにラッチクロックLCKが供給されるが、やはりローパスフィルタ動作の場合は、ラッチトバッファ６０６／６０８のみが、ハイパスフィルタ動作の場合はラッチトバッファ６０７／６０９のみが上記ラッチクロックを受け取り、入力データを記憶する。CK及びOE（オーバーライン付き）信号はBLKi信号によって当該フィルタブロックの動作のときのみ与えられ、それ以外のタイムスロットでは与えられず、従って記憶内容も変化せず、何も出力しない。
【００６１】
このように、図９のラッチトバッファは、図５のフィルタ回路の遅延回路３０７及び３０８として動作し、図５のフィルタ回路と併せて全体としてフィルタ動作を行う。即ち当該ブロックの演算タイミング毎に、フィルタ演算を１度だけ行い、出力信号を１サンプルだけ出力する。
【００６２】
従って、上述のようにタイムスロットを配置することにより、フィルタ回路はダウンサンプリングを行いながらフィルタ演算を行う。
【００６３】
図９のＯＲ回路６０１の出力は、LCKSとして、図５のフィルタ回路でも用いられる。
【００６４】
図１０は、本例のフィルタバンクの周波数特性を示す説明図である。本例のフィルタバンクを構成する５個のオクターブバンドフィルタの周波数特性が重ねて表示されている。なお、本例ではフィルタは二次のバターワースフィルタであるので、通過帯域におけるリップルはゼロであり、減衰量はオクターブあたり１２dBである。上述のように、各バンドの境界周波数（各フィルタのカットオフ周波数）はFc（＝２０［ＫＨｚ］）、Fc/2、Fc/4、Fc/8、Fc/16である。
【実施例２】
【００６５】
図１１〜図１９までは、本発明の第２の実施例（以下、実施例２）に係るフィルタバンクの構成を示している。実施例２は、実施例１のバンド幅を１／３オクターブバンド、バンク数を３１に拡張したものであり、ダウンサンプリングを４バンク（最下周波数帯域は次段にカスケード）毎に行う都合上、フィルタブロック（７００、７０１、…、７０２、…、７０３）の総数は１０となっている。
【００６６】
各バンクの上端カットオフ周波数に対する、当該バンクの下端カットオフ周波数は、１／［２（1/3）］倍となり、各フィルタブロックの上端周波数（＝前段ブロックの最下段バンドの上端カットオフ周波数）に対する、当該ブロックの最下段バンドの上端カットオフ周波数は、１／２倍となる。やはり実施例１同様、入力信号に対しオーバーサンプリング回路７０４を設け、オーバーサンプリングを行う。オーバーサンプリングを行う理由も実施例１と同じである。
【００６７】
図１２は、実施例１の図１０に対応するものであり、各バンクの周波数特性を示す。実施例２では、フィルタは四次のバターワースフィルタを用いるので、通過帯域におけるリップルはやはりゼロ、減衰量はオクターブあたり２４dBである。今入力信号の上限周波数を実施例１同様に２０［ＫＨｚ］とすれば、各バンクの境界周波数は、概ね図１３に示す通りとなる。
【００６８】
図１４は、実施例１の図１（ｂ）に対応するタイミングチャートである。尚、図１（ａ）に相当する部分は実施例１と同じである。CLK1はCLK0の、CLK2はCLK1の２分周信号であり、以下同様にCLK6まで記載し、以下省略してあるが、１０ブロックのフィルタバンクを動作させるためにはCLK12まで必要である。実施例１同様、DIVは時分割タイムスロットの割り当て状況を示すが、実施例１に加えて同一フィルタブロック内に２つのバンドパスフィルタが追加されているので、帯域周波数の低い方をBPFb、高い方をBPFaと表示している。実施例１と同様にフィルタブロックの段目を経る毎にダウンサンプリングが実施されるが、初段の演算間隔が、実施例１ではCLK2のサイクルに対応していた（タイムスロット４回）のに対し、実施例２ではCLK4のサイクルに対応している（タイムスロット８回）ので、マスタクロックMCKの周波数は、実施例１の４倍の１６３.８４［ＭＨｚ］である。
【００６９】
オーバーサンプリング回路は、実施例１と同じなので再掲しない。実施例２では信号のデータ幅（分解能）を１６ビットとする。また、上述のようにフィルタの減衰量をオクターブ２４dBとする。このためオーバーサンプリング周波数は実施例１同様１６倍でよい。但し基本となる初段のサンプリング周波数に相当するクロックが、上述のようにCLK2からCLK4に代わるので、ＮＡＮＤ（出力反転の論理積）回路４００にはCLK0〜CLK2に加えてCLK3とCLK4が入力される。
【００７０】
図１５は、実施例１の図７に代替するタイミング回路であり、図７同様にワイアードロジック回路で構成することも可能だが、本例では記憶装置（例えばＲＯＭ）を用いたマイクロプログラムによって構成されている。即ち、記憶装置ＲＯＭには予めタイミング毎のフィルタブロック選択信号（FLT0〜FLT9）と識別信号DEF（実施例１と異なり、フィルタはハイパス、ローパス、二種類のバンドパスの４種類の動作を行うので、識別信号は２ビットとなる）を記憶しておき、CLK1〜CLK12をアドレスとして該ＲＯＭに与え、記憶されたデータを読み出して各信号として用いる。DIVを構成する要件は実施例１と同じく、「単位時間当たりのタイムスロットの割り当て頻度を前段２に対し、後段１とする」及び「前段のローパスフィルタのタイムスロット終了の後に後段のハイパスフィルタ、ローパスフィルタの両方のタイムスロットが設置される」であり、上記条件を満たせば好みの位置にタイムスロットを配置して構わない。例えば任意のフィルタブロックのBPFaと、同じフィルタブロックのBPFbまたはHPFのタイミングを入れ替えて構わない。
【００７１】
図１７は、実施例１の図５に相当し、各フィルタブロックのフィルタが時分割で共有するフィルタ回路である。実施例１ではフィルタはハイパスまたはローパスだけであったので、フィルタの次数に相当する遅延段数を備えれば十分であったが、実施例２では両者に加えて二種類のバンドパスフィルタを１つのフィルタブロック内に備える必要があるため、４次のバターワースフィルタであるにもかかわらず、８段の遅延段数を有する。これにより、バンドパスフィルタ動作する場合は、上限周波数側で４次のローパスフィルタ、下限周波数側で４次のハイパスフィルタをかけるのと同様になり、ローパスフィルタ、ハイパスフィルタとスロープ特性を一致させることができる。ここで、乗算係数のうちa5〜a8とb5〜b8は、ローパスまたはハイパスフィルタの場合は０が与えられる。ここでラッチ１７２７〜１７３０は、実施例１同様フィルタブロック毎に設けられ、図示しない切替回路によって当該フィルタブロックのタイムスロットに該当する期間のみフィルタ回路と接続される。遅延回路１７１９〜１７２６については詳細を後述する。
【００７２】
図１６は、図１７のフィルタ演算に使用する乗算係数a1〜a8及びb0〜b8を記憶し、当該タイミングにCOEFを経由してフィルタ回路に送出する係数ジェネレータであり、実施例１の図８に相当する。実施例１の別案で述べたように、トライステートバッファに代えてセレクタを使用してある。フィルタ係数は１フィルタブロックの４種類のフィルタが使用する１セットだけが記憶され、この係数を総てのフィルタブロックが共有する。
【００７３】
ここで実施例２の別案に触れておく。実施例２のフィルタ回路は８次のＩＩＲフィルタである。これは遅延８段の回路を梯子状に接続することで構成されている。しかし、同じ特性を得るために、別の接続方法をとることもできる。例えば遅延４段（４次）のＩＩＲフィルタを２回路直列に接続し、一方でハイパスフィルタ、他方でローパスフィルタを実現する方法である。
【００７４】
このような構成をとった場合、直列接続された一方のフィルタはハイパスまたはローパス動作の再には乗算係数を与えられず、従って入力をそのまま出力する（回路を使用しない）状態となる。
【００７５】
そこで、フィルタ回路を遅延４段×２回路に分割し、バンドパスフィルタのタイムスロットでは直列１回路として、ハイパス／ローパスフィルタのタイムスロットでは独立２回路として動作するようにする。そして図１４のタイムスロットでLPF(i)を計算する際に同時にHPF(i)を計算する。このように構成すれば全体のタイムスロット数をさらに３／４に圧縮することができるようになる。この場合もタイムスロットを配置する条件は「単位時間当たりのタイムスロットの割り当て頻度を前段２に対し、後段１とする」及び「前段のローパスフィルタのタイムスロット終了の後に後段のハイパスフィルタ、ローパスフィルタの両方のタイムスロットが設置される」である。このときバンドパスフィルタBPFaまたはBPFbは自ら総てのフィルタ回路を使用するのであるから、当該フィルタのタイムスロットに他のフィルタ演算を同時に行うことはできない。以上が実施例２の別案である。
【００７６】
図１８は、図１７の遅延回路１７１９〜１７２６をまとめて示したものである。遅延回路は上述のように各フィルタで個々に値を記憶し、共有できない。そこで、本例ではデュアルポートＲＡＭを用いて総てのフィルタの総ての遅延回路をまとめて構成する。デュアルポートＲＡＭは読出と書込のそれぞれにアドレスバスとデータバスを備え、あるアドレスにデータを書き込みながら別のアドレスのデータを読み出すことができる。遅延回路としては書き込んだデータが同じフィルタのタイムスロットに読み出されなければならないので、書込アドレスと読出アドレスは同じものを与える。
【００７７】
デュアルポートＲＡＭ１８０１〜１８０３はac0〜ac5の６本のアドレス入力を備え、出力が次段の入力に接続されている。即ち、入力データは当該アドレスに相当するフィルタブロックの演算タイミング毎に次段のＲＡＭに移送される。このように８個のＲＡＭを接続することによって、図１７の８段の遅延回路を実現する。ＲＡＭのアドレスには、下位２ビット（ac0,ac1）の識別信号DEFを用いる。DEFの下位ビット（図１５のＲＯＭのd0に拠るもの）をac0に与える。上位４本（ac2〜ac5）には16to4エンコーダのエンコード出力を与える。エンコーダの入力b0〜b9には、CS（オーバーライン付き） BUSのFLT0〜9が与えられ、入力bA〜bFはプルアップしてある。FLT0〜9は、該当するフィルタブロックが演算するタイミングでローに、それ以外のタイミングでハイになるので、ＲＯＭの内容が正しければFLT0〜9のいずれか１つがローであるか、またはいずれもハイのままである。エンコーダの入出力論理を図１９に示す。このようにエンコーダはローになっている入力を探し、その入力番号を２進数に変換して出力するので、フィルタブロック番号に相当するアドレスがac2〜ac5に与えられる。なお、エンコーダの総ての入力がハイのときはアドレスはb'1111を出力するものとする。この番号のフィルタブロック（ブロック１５）は存在しないが、ＲＡＭ上に記憶エリアは存在するので何らかの値は記憶され、翻ってフィルタ回路でも何らかの値が演算される。但し、そのようなタイミングで得られた演算値はラッチ１７２７〜１７３０のいずれにも記憶されないので外部に影響を与えない。このようなタイムスロットは実施例１の「予備」に相当する。CLK12の後半サイクルにはCLK12の前半サイクルのFLT9のタイムスロットに相当する位置毎に、計４回の「予備」タイムスロットが存在する。
【００７８】
遅延回路には、デュアルポートＲＡＭを用いることなく、実施例１のように個々に記憶手段（実施例１ではラッチトバッファ）を設けても良いし、デュアルポートＲＡＭに代えてシングルポートＲＡＭを用い、書込と読出を時分割（例えばCLK0の前半と後半を用いる）しても良い。時分割する場合、読み出しを先に行うべきである。
【実施例３】
【００７９】
図２０〜図２６までは、本発明の第３の実施例（以下、実施例３）に係るフィルタバンクの構成を示している。
【００８０】
実施例３は、実施例１、２と異なり、ローパスフィルタ出力だけでなくハイパスフィルタ出力も次段にカスケード接続する。本例では段数を２段、フィルタブロック数を３、１ブロックにはローパス及びハイパスフィルタを備え、出力バンク数を４とする。図２０は、実施例３の各バンドの周波数特性を示している。Fcを２０［ＫＨｚ］、以下各バンドの境界周波数を１５［ＫＨｚ］、１０［ＫＨｚ］、５［ＫＨｚ］とする。
【００８１】
図２１は、実施例３のフィルタバンクを構成するフィルタブロックの論理的な基本構造を示す論理ブロック図である。ここでフィルタブロックFLT[1a]はフィルタブロック[0]のハイパスフィルタ出力に接続されているため、ダウンサンプリングを行うと理論上エイリアシングを発生する。本例ではこれを防止するために、実施例１、２のようなオーバーサンプリング回路を用いるのでなく、フィルタ回路に直交ミラーフィルタを構成可能なフィルタを用いる。直交ミラーフィルタを構成可能なフィルタを用いてフィルタバンクを構成し、この相補特性を持つ復元回路を用いると、エイリアシング成分は理論上打ち消されて復元信号に現れないことは広く知られている。直交ミラーフィルタの条件については後述する。
【００８２】
ここで、エイリアシングとは別に、信号元と本回路との間のサンプリング周波数のズレる問題は相変わらず発生するが、これは直交ミラーフィルタを用いても解決しない。そのため、本例は信号元と本回路が同一のクロックの元で同期している場合、例えば本回路のクロックを用いてアナログ信号をデジタル化する場合、非実時間データ（ＣＤ上のデータなど）を処理するので本回路のクロックでデータを読み出す場合、信号元が楽音合成回路であって本回路と同一のクロックを用いる場合などに用いるのが良い。
【００８３】
図２２は、実施例１の図１（ｂ）に対応するタイミングチャートである。なお、図１（ａ）に相当する部分は実施例１と同じである。CLK1はCLK0の、CLK2はCLKの２分周信号であり、CLK3はCLK2の２分周信号である、本例の３ブロックのフィルタバンクを動作させるためには以上が必要である。実施例１同様DIVは時分割タイムスロットの割り当て状況を示すが、フィルタバンクが１列にカスケード接続されるわけではないので、２段目のフィルタブロックのタイミングはフィルタブロック番号の後の英字（a,b）で区別している。実施例１と同様にフィルタブロックの段目を経る毎にダウンサンプリングを実施する。初段の演算間隔は実施例１同様CLK2の１サイクルに対応する（タイムスロット４回）が、実施例３はオーバーサンプリングを行わないので、マスタクロックMCKの周波数は実施例１の１／１６の２.５６［ＭＨｚ］である。
【００８４】
各タイムスロットの割当例を、実施例１同様にDIVに示す。タイムスロットの割り当てに必要十分な条件は、やはり「単位時間当たりのタイムスロットの割り当て頻度を前段２に対し、後段１とする」ことである。さらに、実施例１ではローパスフィルタ側に後段をカスケード接続するのであるから、「前段のローパスフィルタのタイムスロット終了の後に後段のハイパスフィルタ、ローパスフィルタの両方のタイムスロットが設置される」としていたが、実施例３ではハイパスフィルタ側にも後段をカスケード接続するのであるから、上記は「前段のフィルタのタイムスロット終了の後に後段のハイパスフィルタ、ローパスフィルタの両方のタイムスロットが設置される」となる。上記を満たしていれば割り当ては図２２どおりでなくても良い。例えば、LPF(1b)とHPF(1a)は入れ替わっていても良い。FLT[0]、FLT[1a]、FLT[1b]は、DIVから各フィルタのタイムスロットを抜き出したものであり、便宜上記載してある。
【００８５】
図２３は、実施例３の直交ミラーフィルタを構成可能なフィルタの例であり、所謂Ｈａａｒフィルタである。Ｈａａｒフィルタは直交ミラーフィルタを構成可能なフィルタとしては最も単純なものであり、遮断特性は鋭くないが、復元を完全に行えるとともに遅延が最小である、という特徴を備える。実施例１、２同様、遅延回路２３００とラッチ２３０５、２３０６はフィルタブロック毎に備え、時分割共有しない。
【００８６】
図２４は、図２３のフィルタ回路を時分割に各タイムスロットに割り当てるタイミング回路で、図２２のDIVに示すタイミングで回路を割り当てる。図２４（ａ）は回路の全体図であり、図２４（ｂ）は一部簡略化されている図２４（ａ）の簡略記載を説明する図である。図２４（ｂ）は図７（ｂ）と同様である。
【００８７】
タイミング回路には、クロックCLK1〜CLK3が入力される。また、このクロックCLK1〜CLK3のクロック反転信号をＮＯＴ回路２４０１、２４０２、２４０３で生成する。DEF信号はCLK2がそのまま出力される。また、FLT[0]信号はCLK1がそのまま出力される。一方、ＯＲ回路２４０４、２４０５への接続により、当該フィルタブロックのタイムスロットでローとなるフィルタブロック選択信号FLT[1a]、FLT[1b]が得られ、FLT[0]と併せてCS（オーバーライン付き） BUSに束ねられる。
【００８８】
図２４は、実施例１の図７に相当するワイアードロジック回路であるが、実施例２に倣ってマイクロプログラムを用いても構わない。他の方法でDEF信号とCS（オーバーライン付き） BUS信号を得ても構わない。
【００８９】
図２５は、実施例１の図８に対応する係数ジェネレータである。実施例３では、係数はa0、a1の２種類だが、ハイパスフィルタの場合はa0＝1/√2、a1＝−1/√2であり、ローパスフィルタの場合はa0＝a1＝1/√2であるので、実施例１の別案のように、複数の係数をまとめ、正負反転を用いて回路規模をさらに小さくしている。
【００９０】
２５００は記憶装置、例えばＲＯＭであり、1/√2に相当する値を記憶している。この値はそのままa0の乗算係数となる他、セレクタ２５０２及び２の補数回路２５０１にも送出される。２の補数回路２５０１は入力の２の補数を出力する、即ち入力の符号を反転して出力する。セレクタ２５０２はDEF信号に応じてL側とH側の入力を選択出力する、即ちローパスフィルタ動作のときは1/√2を、ハイパスフィルタ動作のときは−1/√2を出力する。セレクタ２５０２の出力はa1としてa0と束ねられ、COEF信号として図２３のフィルタ回路に送出される。
【００９１】
実施例３は、実施例１や２と異なり、前段のフィルタブロックのハイパスフィルタ出力もダウンサンプリングしてさらに帯域分割を行うので、その動作原理は幾分実施例１及び２と異なる。そこで実施例３の、特に初段のハイパスフィルタ側以降の動作を中心に、実施例３独特の動作説明を行う。図２６は、実施例３各所の周波数特性を示す図である。
【００９２】
図２６一段目は、初段の出力の周波数特性を示す。Fc＝２０［ＫＨｚ］とする。Ｈａａｒフィルタは、遮断特性は実施例１及び２の多次ＩＩＲフィルタよりずっと緩やかであるが、特に描き分けてはいない。遮断周波数は1/2Fc（＝1/4Fs）であるので、１０［ＫＨｚ］となる。即ち、初段の出力は０〜２０［ＫＨｚ］の入力信号の全帯域を０〜１０［ＫＨｚ］と１０〜２０［ＫＨｚ］に分割したものとなる。０〜１０［ＫＨｚ］の帯域（図２６の二段目）の以降は、実施例１と同様にダウンサンプルし、次段のフィルタ処理を行う。
【００９３】
ここで、１０〜２０［ＫＨｚ］の帯域（図２６三段目）についても同様にダウンサンプルする。このとき、サンプリング周波数は４０［ＫＨｚ］から２０［ＫＨｚ］になるので、サンプリング定理により、１０［ＫＨｚ］を境界にして１０〜２０［ＫＨｚ］の信号は鏡像状に折り返し（図２６四段目）て、０〜１０［ＫＨｚ］に現れる。このとき、本来２０［ＫＨｚ］の信号が０［ＫＨｚ］に鏡像化する。初段のハイパスフィルタ出力に接続された二段目のフィルタブロックは、この鏡像信号に対し分割を行う。そして二段目のフィルタブロックのハイパスフィルタ出力は、実数では５〜１０［ＫＨｚ］の周波数成分を含むが、これは元の入力信号の１０〜１５［ＫＨｚ］の鏡像である。ここで、実数で５［ＫＨｚ］の信号は、元の入力信号の１５［ＫＨｚ］の信号の鏡像である。
【００９４】
同様に、二段目のフィルタブロックのローパスフィルタ出力は、元の入力信号の１５〜２０［ＫＨｚ］の信号の鏡像である。ここで実数で０［ＫＨｚ］の信号は、元の入力信号の２０［ＫＨｚ］の信号の鏡像である。このようにして、ダウンサンプルを行っても折り返した信号を用いて信号を帯域分割（図２６五段目）し、分析などを行うことができる。
【００９５】
分割した信号を再度復元する必要がある場合は、上述のように相補的な特性を持つ復元回路によって折り返し分をキャンセルしながら復元できることは良く知られている。たとえば、図２７（ａ）に示すように、入力信号（IN）が、夫々、ローパスフィルタ３０００（伝達関数Ｈ０（ｚ）に従う）及びハイパスフィルタ３００１（伝達関数Ｈ１（ｚ）に従う）に入力され、それらのフィルタの出力が、各のダウンサンプリング回路３００２及び３００３によって、ダウンサンプルされる（サンプルが２回に１回の割合で間引かれ、サンプリング周波数が１／２にされる）。ここで、伝達関数Ｈ１（ｚ）＝伝達関数Ｈ０（−ｚ）の関係にある。
【００９６】
それらを再度復元する構成がその右側に開示されている。すなわち、夫々のダウンサンプリングによって出力された信号は、まずアップサンプリング回路３００４及び３００５によって、サンプルとサンプルの中間にゼロが挿入され、サンプリング周波数が２倍にされる。そして、ローパスフィルタ３０００側の復元フィルタ３００６（伝達関数Ｇ０（ｚ）に従う）とハイパスフィルタ３００１側の復元フィルタ３００７（伝達関数Ｇ１（ｚ）に従う）に入力される。ここで、伝達関数Ｇ０（ｚ）＝伝達関数Ｈ１（−ｚ）＝伝達関数Ｈ０（ｚ）の関係に、また伝達関数Ｇ１（ｚ）＝伝達関数−Ｈ１（ｚ）＝伝達関数−Ｈ０（−ｚ）の関係にある。これらの復元フィルタからの出力は加算回路３００８によって、加算され、復元信号として出力される。
【００９７】
ここで直交ミラーフィルタ構成可能なフィルタとして、例えばＨａａｒフィルタが用いられた場合に、その伝達関数は、ローパス側において、Ｈ０（ｚ）＝（１＋ｚ-1）／√２である。従って、Ｈ１（ｚ）＝Ｈ１（−ｚ）＝（１−ｚ-1）／√２、Ｇ０（ｚ）＝Ｈ０（ｚ）＝（１＋ｚ-1）／√２、Ｇ１（ｚ）＝−Ｈ０（−ｚ）＝−（１−ｚ-1）／√２の関係になる。
【００９８】
以上から、図２１のフィルタバンクの復元回路としては、図２７（ｂ）に示す回路構成となる。ここでは、まず、図２１の夫々の出力ＯＵＴ−に対応した入力信号ＩＮ−ＨＬ（図２１のＯＵＴ−ＨＬに対応）は、レジスタフィルタ３００９のＨｉｇｈ側（ＨＲＦ；図２７（ａ）の復元フィルタ３００７に対応、回路構成は図２３と同等となる）に、ＩＮ−ＨＨ（図２１のＯＵＴ−ＨＨに対応）は、レジスタフィルタ３００９のＬｏｗ側（ＬＲＦ；図２７（ａ）の復元フィルタ３００６に対応、回路構成は上記と同様となる）に、ＩＮ−ＬＨ（図２１のＯＵＴ−ＬＨに対応）は、レジスタフィルタ３０１１のＨｉｇｈ側（ＨＲＦ；図２７（ａ）の復元フィルタ３００７に対応、回路構成は上記と同様となる）に、ＩＮ−ＬＬ（図２１のＯＵＴ−ＬＬに対応）は、レジスタフィルタ３０１１のＬｏｗ側（ＬＲＦ；図２７（ａ）の復元フィルタ３００６に対応、回路構成は上記と同様となる）に、夫々入力される。係数発生回路３０１３からは、各レジスタフィルタ３００９及び３０１１に係数が入力される。
【００９９】
レジスタフィルタ３００９側からの出力は、アップサンプリング回路３０１０（図２７（ａ）のアップサンプリング回路３００４及び３００５に相当）に、またレジスタフィルタ３０１１側からの出力は、アップサンプリング回路３０１２（同じく図２７（ａ）のアップサンプリング回路３００４及び３００５に相当）に入力されて、夫々アップサンプリングされ、夫々の出力は、レジスタフィルタ３０１４のＨｉｇｈ側（ＨＲＦ）と、Ｌｏｗ側（ＬＲＦ）に入力され、復元信号（SIG'）として出力されることになる。
【０１００】
以上が、図２１のフィルタバンクの復元回路構成である。尚、図２１の各出力ＯＵＴと図２７（ｂ）の各入力ＩＮ間に、ダウンサンプリングとアップサンプリングを実施して良い。
【０１０１】
実際のフィルタ回路はＨａａｒフィルタでなくても、直交ミラーフィルタを構成できるフィルタであれば何であっても構わない。復元結果に誤差を含んでも構わないのであれば、完全な直交ミラーフィルタでなく、擬似直交ミラーフィルタを用いても構わない。
【実施例４】
【０１０２】
図２８は、本発明の実施例１〜３のフィルタバンクを用いて、所謂ボコーダを実現する構成を示しており、本発明のフィルタバンクの構成を２セット使用する。まず音声などをマイクロホン２７００を経て入力し、アナログ／デジタルコンバータ２７０１によってデジタル信号に変換する。そして実施例１〜３のいずれかのフィルタバンク２７０２（１セット目のフィルタバンク）に送出する。フィルタバンク２７０２は、各バンド毎の周波数帯域に分割した入力信号を出力するが、それらの出力のエンベロープ（振幅包絡）をエンベロープフォロワ２７０３、２７０４、…、２７０５、…、２７０６で抽出する。
【０１０３】
他方電子楽器（電子オルガンなど）２７０７の出力を、実施例１〜３のいずれかのフィルタバンク２７０８（２セット目のフィルタバンク）に送り、該電子楽器の楽音を各周波数帯域毎に分割する。分割された楽音は、対応するエンベロープフォロワの出力と乗算器２７０９、２７１０、…、２７１１、…、２７１２で乗算され、各乗算器の出力をミキサ２７１３で加算した後、デジタル／アナログコンバータ２７１４で変換してスピーカ２７１５から出力する。このとき、１セット目と２セット目のフィルタバンクには同じものを用いる方が良い。また、エンベロープフォロワに入力される分割された音声信号の周波数帯域と、乗算器に入力される分割された電子楽器楽音の周波数帯域は等しい方がよい。このように構成すると、例えば人声をマイクロホンに入力した際に、電子楽器が喋っているように聞こえることになる。
【０１０４】
図２８のボコーダには、実施例１〜３のフィルタバンクを用いることができるが、特に実施例２のフィルタバンクを用いるのが最適である。ただし、マイクロホンに主に人声を入力する場合は、入力信号の帯域は０〜１０［ＫＨｚ］程度でも十分なので、実施例２のフィルタブロックの最終段を削除し、サンプリング周波数を半分にする（即ちマスタクロックを半分の８１.９２［ＭＨｚ］にする）ように構成しても良い。電子楽器２７０７に変えて、もうひとつのマイクロホン、あるいはライン入力とＡ／Ｄコンバータを設置し、自然楽器音や電気楽器音を入力するようにしても良い。電子楽器（あるいは自然楽器、電子楽器）には、倍音が多く持続時間の長いもの、例えばオルガン、ディストーションをかけたエレキギター、ストリングアンサンブルなどが好適である。
【実施例５】
【０１０５】
図２９は、本発明の実施例１〜３のフィルタバンクを用いて音声信号圧縮エンコーダを構成する例を示している。圧縮エンコードされた音声信号は、データサイズを小さくされて記憶媒体に記憶され、あるいは通信回線に送出され、これを読み取った／受け取ったデコーダ２８１０によって伸張されて概ね元の音声信号に復元されて発音される。デコーダの動作はエンコーダの逆であるので省略する。
【０１０６】
音声信号はサウンドソース２８００から供給される、アナログ／デジタルコンバータ２８０１でデジタル化される。２８００／２８０１に代えて、直接デジタル音声信号を入力しても良い。デジタル化された音声信号は分析回路２８０３及び本発明の実施例１〜３のいずれかのフィルタバンク２８０２に送出される。フィルタバンク２８０２は該信号を各バンドの周波数帯域に分割してデジタルコサイン変換器２８０４、２８０５、…、２８０６、…、２８０７に送出される。一方、分析回路は入力信号そのものやフィルタバンクの出力、デジタルコサイン変換器の出力などを監視して不要な信号を除去すべく圧縮回路２８０８に指示する。圧縮回路２８０８は例えばハフマン符号化アルゴリズムに従って入力データのビット数を減少させるものである。ハフマン符号化を用いる場合、出現頻度の高いデータに短い語長（ビット数）が割り当てられるので、データの出現頻度は一様であるより、差がある方が好ましい。そこで分析回路２８０３は例えば大きな音の直前直後の小さな音、大きな周波数成分の近辺の小さな周波数成分はマスキングによって人間が聞き取り得ないので、最初から無かったものとして「ゼロ」を与える、等して出現頻度に偏りを与える。大きな周波数成分の分解能を高く、小さな周波数成分の分解能を小さくする、等もデータの出現頻度に偏りを与える方法の一例である。このようにして分析回路２８０３に拠って偏りを与えられ、圧縮回路２８０８によって圧縮されたデータは、元の音データに比べてデータサイズが小さくされているが、これを復元して人間が聞く場合には元の音声に大きな遜色はない。
【０１０７】
圧縮されたデータは値毎に語長が異なるので、ストリーマ２８０９によってストリームデータに変換される。得られたストリームデータは用途に応じて記憶媒体に記憶され、あるいは通信回線に送出される。該ストリームデータを読み出した／受け取ったデコーダ２８１０はエンコーダの逆順で、即ちストリームデータを個別データに分割し、可変語長データを等語長データに復元し、逆コサイン変換をかけ、周波数帯域毎に分割された信号を統合し、アナログデータに変換してスピーカなどに供給して聴取者の耳に届ける。エンコーダのフィルタバンクに実施例３のような直交ミラーフィルタを用いた場合、上述の相補的な復元回路によって周波数帯域に分割された信号を統合する。
【実施例６】
【０１０８】
実施例１及び２のＩＩＲフィルタは、ＦＩＲフィルタに置換することも可能である。実施例６は実施例１のＩＩＲフィルタに代えてＦＩＲフィルタを備えた例であり、図３０は、実施例１のＩＩＲフィルタに置換可能なＦＩＲフィルタの例である。ＦＩＲフィルタはＩＩＲフィルタと異なり、フィルタ回路中にフィードバックする構成はなく、フィードフォアする構成だけで構成されている。実施例６はフィルタ回路、係数ジェネレータ、遅延回路以外は実施例１と変わりない。また、遅延回路、係数ジェネレータは実施例１の数が増えるだけなので省略する。
【０１０９】
「IN」から入力された信号は、遅延回路２９００、２９０１、…、２９０２、…、２９０３のＭ段の遅延回路を経由する。遅延回路では実施例１〜３と同様１サンプル時間の遅延が行われる。また、未遅延の入力信号は乗算器２９０４に、遅延１段の信号は乗算器２９０５に、遅延２段の信号は乗算器２９０６に、…、遅延j段の信号は乗算器２９０７に、…、遅延m段の信号は乗算器２９０８に送られ、乗算係数r0、r1、r2、…、rj、…、rmと乗算される。乗算係数r0、r1、r2、…、rj、…、rmは、本ＦＩＲフィルタのインパルスレスポンスであり、係数ジェネレータからハイパス／ローパスのフィルタ種類毎に与えられる。各乗算器の出力は加算器２９０９に与えられ、合成されて出力ラッチ２９１０／２９１１に記憶される。出力ラッチは実施例１〜３と同様フィルタブロック毎に備えられ、時分割共有されない。
【０１１０】
このようにして得られたフィルタ演算結果は、実施例１のフィルタブロックの論理接続に倣ってカスケード接続され、最終的にフィルタバンクの各バンド出力となる。
【０１１１】
本実施例のＦＩＲフィルタは、実施例２のＦＩＲフィルタにも実施例１同様適用できる。このとき、ＦＩＲフィルタのカットオフ周波数はr0〜rmの係数（インパルスレスポンス）で定まるが、このカットオフ周波数を実施例２と同様に設定する必要がある。
【０１１２】
実施例３のＨａａｒフィルタは、実施例６のインパルスレスポンスが２であり、特殊な係数を持つもの、と考えることもできる。ＦＩＲフィルタは実施例３のＨａａｒフィルタ以外は直交ミラーフィルタを構成することができないが、誤差の少ない擬似直交ミラーフィルタを構成することはできるので、該誤差が必要充分に小さければ実施例３にもＦＩＲフィルタを適用可能である。
【０１１３】
尚、本発明のフィルタバンクは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。実施例１〜３及び６のフィルタバンクは、実施例４のような実時間処理（１サンプル時間以内に１サンプル分のデータ処理を終える。ただし全体として不都合のない程度の遅延は発生しても良い）に好適であるが、実施例５のような非実時間処理（１サンプル分のデータを処理するのに１サンプル時間以下の時間しかかからないことを保証できない。記憶媒体を読み取って処理する場合などは保証する必要がない）にも適用できる。実施例は総て論理回路によって構成されているが、ＣＰＵやＤＳＰ等を用い、これを制御するソフトウェアによって構成しても良い。特にソフトウェアによる構成は非実時間処理に好適である。
【産業上の利用可能性】
【０１１４】
本発明のフィルタバンクは、電子楽器、測定装置、電子音響機器、ボコーダ装置、音声圧縮エンコーダの構成などにも適用できる。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施例１にかかるフィルタバンクのクロック発生回路の構成説明図である。
【図２】上記クロック発生回路で生成されたクロックを元に実施例１にかかるフィルタバンクで使用する各信号のタイミングチャートである。
【図３】同じく実施例１にかかるフィルタバンクで使用する各信号のタイミングチャートである。
【図４】本実施例におけるフィルタバンクの各ブロック構造を示す説明図である。
【図５】上記フィルタバンクの各フィルタの回路構成を示す説明図である。
【図６】図４で示された１６倍オーバーサンプラの構成を示す回路概要図である。
【図７】図３で示された時分割チャンネルのディビジョンブロックを構成するためのワイアードロジックで構成されたフィルタ定義回路の構成を示す概要図である。
【図８】図４で各乗算器にかけられる係数発生回路の構成説明図である。
【図９】図５の遅延素子回路の装置構成を示す説明図である。
【図１０】本実施例１における周波数応答特性を示す説明図である。
【図１１】実施例２における周波数応答特性を示す説明図である。
【図１２】１／３オクターブバンドの実施例２に係るフィルタバンクの各ブロック構造を示す説明図である。
【図１３】本実施例２における生成される３１バンクの周波数テーブルを示す説明図である。
【図１４】実施例２において使用されるクロックタイミングチャートである。
【図１５】図１４で示された時分割チャンネルのディビジョンブロックを構成するための指定がプログラムでなされるフィルタ定義回路の構成を示す概要図である。
【図１６】後述する図１７で各乗算器にかけられる係数発生回路の構成説明図である。
【図１７】実施例２におけるフィルタバンクの各フィルタの回路構成を示す説明図である。
【図１８】図１７の遅延素子回路の装置構成を示す説明図である。
【図１９】図１８のエンコーダのエンコードテーブルを示す説明図である。
【図２０】実施例３における周波数応答特性を示す説明図である。
【図２１】実施例３に係るフィルタバンクの各ブロック構造を示す説明図である。
【図２２】実施例３において使用されるクロックタイミングチャートである。
【図２３】上記フィルタバンクの各フィルタの回路構成を示す説明図である。
【図２４】図２２で示された時分割チャンネルのディビジョンブロックを構成するためのワイアードロジックで構成されたフィルタ定義回路の構成を示す概要図である。
【図２５】図２３で各乗算器にかけられる係数発生回路の構成説明図である。
【図２６】初段のHPF出力をさらに次段（FLT[1a]）で分割する際に、初段のLPF出力同様サンプリング周波数を１／２にして用いる、その仕組みを説明する説明図である。
【図２７】図２１のフィルタバンクの回路構成により分割された信号が、再度復元される場合の復元回路構成を示す回路図である。
【図２８】これまでのフィルタバンクのアプリケーションとしてボコーダに適用した例を示す回路概要図である。
【図２９】これまでのフィルタバンクのアプリケーションとして音声圧縮・デコードの構成に適用した例を示す回路概要図である。
【図３０】上記実施例構成で用いられたＩＩＲフィルタ構成の代わりに、ＦＩＲフィルタの構成が用いられる場合の該フィルタ構成説明図である。
【符号の説明】
【０１１６】
１００                                  マスタクロック発生器
１０１、１０２、１０３、１０４、１０５  Ｄフリップフロップ
１１４、１１５、１１６、１１７、        ＡＮＤ（論理積）回路
２００、２０１、２０２、２０３          フィルタブロック
２０４                                  オーバーサンプリング回路
２０５                                  係数ジェネレータ
３００、３０１                          加算器
３０３、３０４、３０６                  乗算回路
３０９                                  ラッチ
３１１                                  マルチプレクサ
４００、４０１                          論理回路
４０２                                  ラッチ
４０３                                  ＦＩＲローパスフィルタ回路
５００、５０１、５０２、５０３          ＮＯＴ回路
５０４、５０５、５０７                  ＡＮＤ回路
６００〜６０５                          論理回路
６０１                                  ＯＲ回路
６０６、６０８  、６０９                ラッチトバッファ
７０４                                  オーバーサンプリング回路
８００、８０１                          トライステートバッファ
８０２                                  ＮＯＴ回路
１７２７〜１７３０                        ラッチ
１８０１〜１８０３                        デュアルポートＲＡＭ
２３００                                  遅延回路
２４０１、２４０２、２４０３              ＮＯＴ回路
２５０２                                  セレクタ
２７０１                                  アナログ／デジタルコンバータ
２７０２                                  フィルタバンク
２７０３、２７０４、                      エンベロープフォロワ
２７０７                                  電子楽器
２７０９、２７１０、                      乗算器
２７１４                                  デジタル／アナログコンバータ
２８０１                                  アナログ／デジタルコンバータ
２８０３                                  分析回路
２８０４、２８０５、                      デジタルコサイン変換器
２８０９                                  ストリーマ
２８１０                                  デコーダ
２９１０、２９１１                        出力ラッチ
【図１】
2014039212.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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