(57)【要約】【課題】電界効果移動度及び信頼性が高く、半導体特性の安定した半導体装置及びその製造方法を提供する。【解決手段】基板上に、少なくともゲート電極、ゲート絶縁膜、半導体膜、ソース及びドレイン電極並びに保護膜を備える半導体装置の製造方法であって、前記半導体膜が、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含み、前記半導体膜の成膜後、前記保護膜を成膜する際の成膜前の成膜装置内の圧力を、５×１０−６Ｐａ以上５×１０−３Ｐａ以下とする半導体装置の製造方法。【選択図】図２
2014082424.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、少なくともゲート電極、ゲート絶縁膜、半導体膜、ソース及びドレイン電極並びに保護膜を備える半導体装置の製造方法であって、前記半導体膜が、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含み、前記半導体膜の成膜後、前記保護膜を成膜する際の成膜前の成膜装置内の圧力を、５×１０−６Ｐａ以上５×１０−３Ｐａ以下とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜を成膜する際の成膜前の成膜装置内の圧力を、５×１０−６Ｐａ以上５×１０−３Ｐａ以下とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体膜がＩｎ、Ｚｎ及びＳｎを下記の原子比で含む請求項１又は２に記載の半導体装置の製造方法。
０．２≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８
０．１＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．６
０．００１≦Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５
【請求項４】
基板上に、少なくともゲート電極、ゲート絶縁膜、半導体膜、ソース及びドレイン電極並びに保護膜を備える半導体装置であって、前記半導体膜が、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含み、前記ゲート絶縁膜又は前記保護膜と、前記半導体膜との界面に存在する界面準位密度が、前記半導体膜の伝導帯から０．５ｅＶ下で、１×１０１０ｃｍ−２ｅＶ−１以上１×１０１２ｃｍ−２ｅＶ−１未満である半導体装置。
【請求項５】
前記半導体膜がＩｎ、Ｚｎ及びＳｎを下記原子比で含む請求項４に記載の半導体装置。
０．２≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８
０．１＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．６
０．００１≦Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５
【請求項６】
請求項４又は５に記載の半導体装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置及びそれを用いた電子機器に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）等の電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用されている電子デバイスである。なかでも、近年における表示装置のめざましい発展に伴い、液晶表示装置（ＬＣＤ）、エレクトロルミネッセンス表示装置（ＥＬ）、フィールドエミッションディスプレイ（ＦＥＤ）等の各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、ＴＦＴが多用されている。
【０００３】
電界効果型トランジスタの主要部材である半導体層（チャンネル層）の材料としては、シリコン半導体化合物が最も広く用いられている。一般に、高速動作が必要な高周波増幅素子や集積回路用素子等には、シリコン単結晶が用いられている。
【０００４】
一方、液晶駆動用素子等には、大面積化の要求から非晶性シリコン半導体（アモルファスシリコン）が用いられている。アモルファスシリコンの薄膜は、比較的低温で形成できるものの、結晶性のものに比べてスイッチング速度が遅いため、表示装置を駆動するスイッチング素子として使用したときに、高速な動画の表示に追従できない場合がある。
【０００５】
具体的には、解像度がフルハイビジョンである液晶テレビでは、移動度が０．５〜１ｃｍ２／Ｖｓのアモルファスシリコンが使用可能であったが、解像度が４ｋ２ｋさらには８ｋ４ｋになると、２ｃｍ２／Ｖｓ以上の移動度が要求される。また、画質を向上させるため駆動周波数を上げるとさらに高い移動度が必要となる。
【０００６】
結晶性のシリコン系薄膜は、移動度は高いものの、結晶化を図る際に例えば８００℃以上の高温や高価な設備を使用するレーザーアニールが必要となり、製造に際して多大なエネルギーと工程数を要する問題や、大面積化が困難という問題があった。また、結晶性のシリコン系薄膜は、通常ＴＦＴの素子構成がトップゲート構成に限定されるため、マスク枚数の削減等コストダウンが困難であった。
【０００７】
このような問題を解決するために、シリコン系半導体に代わる新たな半導体材料が必要とされており、酸化インジウム及び酸化亜鉛を含むｎ型半導体材料や、酸化インジウム、酸化亜鉛及び酸化ガリウムからなる、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質の酸化物半導体膜を作製し、電界効果型トランジスタを駆動させる方法が検討されている（特許文献１〜４）。
【０００８】
しかしながら、上記の電界効果型トランジスタは、アモルファスシリコンよりも移動度等の特性が優れるものの、結晶シリコンには及ばず、ＳＯＧ（システムオングラス）等周辺回路や有機ＥＬディスプレイの電流駆動を行うスイッチング素子に適用するためには移動度、ΔＶｔｈ等の特性のさらなる改善が求められていた。尚、Ｖｔｈは閾値電圧を意味し、ΔＶｔｈはバイアスストレスを加えた際のＶｔｈの変化量（シフト量）を意味する。
【０００９】
そのため、酸化インジウム、酸化亜鉛、酸化ガリウムの組成比を変えた検討がなされているが、十分な結果は得られていなかった（特許文献３、４及び非特許文献１）。例えば、酸化インジウムの含有量を増加させると移動度は向上するが、閾値電圧が大きく負となりノーマリーオンとなる（特許文献３）。一方、酸化ガリウムの含有量を削減すると移動度は向上するが、信頼性が低下する（特許文献３及び４）。
【００１０】
本発明者らは、新しい組成の酸化物半導体として酸化インジウム、酸化錫及び酸化亜鉛を主成分とする材料を設計し、高移動度、ノーマリーオフを両立するトランジスタを提案した（特許文献５）。しかしながら、酸化インジウム、酸化錫及び酸化亜鉛を組合せた材料では、信頼性の高いＴＦＴを得ることが困難であった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−１１４９２８号公報
【特許文献２】国際公開第２００５／０８８７２６号パンフレット
【特許文献３】特開２００７−２８１４０９号公報
【特許文献４】国際公開第２００７／１２００１０号パンフレット
【特許文献５】特開２００８−２４３９２８号公報
【非特許文献】
【００１２】
【非特許文献１】Ｔａｔｓｕｙａ  Ｉｗａｓａｋｉ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９０，２４２１１４（２００７）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、電界効果移動度及び信頼性が高く、半導体特性の安定した半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明者らは、上記目的を達成するため鋭意研究を行った結果、ＴＦＴの信頼性は半導体層の界面トラップ密度に依存すること、即ち、界面に関するプロセスが重要であることを見出し、本発明を完成させた。
本発明によれば、以下の製造方法等が提供される。
１．基板上に、少なくともゲート電極、ゲート絶縁膜、半導体膜、ソース及びドレイン電極並びに保護膜を備える半導体装置の製造方法であって、前記半導体膜が、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含み、前記半導体膜の成膜後、前記保護膜を成膜する際の成膜前の成膜装置内の圧力を、５×１０−６Ｐａ以上５×１０−３Ｐａ以下とする半導体装置の製造方法。
２．前記ゲート絶縁膜を成膜する際の成膜前の成膜装置内の圧力を、５×１０−６Ｐａ以上５×１０−３Ｐａ以下とする１に記載の半導体装置の製造方法。
３．前記半導体膜がＩｎ、Ｚｎ及びＳｎを下記の原子比で含む１又は２に記載の半導体装置の製造方法。
０．２≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８
０．１＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．６
０．００１≦Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５
４．基板上に、少なくともゲート電極、ゲート絶縁膜、半導体膜、ソース及びドレイン電極並びに保護膜を備える半導体装置であって、前記半導体膜が、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含み、前記ゲート絶縁膜又は前記保護膜と、前記半導体膜との界面に存在する界面準位密度が、前記半導体膜の伝導帯から０．５ｅＶ下で、１×１０１０ｃｍ−２ｅＶ−１以上１×１０１２ｃｍ−２ｅＶ−１未満である半導体装置。
５．前記半導体膜がＩｎ、Ｚｎ及びＳｎを下記原子比で含む４に記載の半導体装置。
０．２≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８
０．１＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．６
０．００１≦Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５
６．４又は５に記載の半導体装置を用いた電子機器。
【発明の効果】
【００１５】
本発明によれば、電界効果移動度及び信頼性が高く、半導体特性の安定した半導体装置及びその製造方法が提供できる。
【図面の簡単な説明】
【００１６】
【図１】実施例１において製造したＴＦＴの断面模式図である。
【図２】実施例１において界面トラップ密度を求めるために用いた図である。
【発明を実施するための形態】
【００１７】
本発明の半導体装置の製造方法は、基板上に少なくともゲート電極、ゲート絶縁膜、半導体膜、ソース及びドレイン電極並びに保護膜を備える半導体装置の製造方法であって、半導体膜の成膜後、誘電体である保護膜を成膜する際の成膜前の成膜装置内の圧力を５×１０−６Ｐａ以上５×１０−３Ｐａ以下とする。
また、半導体膜は、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含む。
【００１８】
半導体膜表面の一部又は全部に接する誘電体である保護膜（半導体膜保護膜）の成膜前圧力（成膜前到達真空度）を上記のように設定することで、半導体膜との界面トラップ密度を小さくすることができ、信頼性に優れた（ΔＶｔｈが小さい）ＴＦＴを製造することができる。
【００１９】
保護膜の成膜前圧力は、保護膜の半導体界面のトラップ準位に大きく影響する。保護膜の成膜前雰囲気は、可能な限り高真空とすることが好ましい。
保護膜の成膜前圧力は、５×１０−６Ｐａ以上５×１０−３Ｐａ以下であり、好ましくは１×１０−５Ｐａ以上１×１０−３Ｐａ以下であり、より好ましくは７×１０−５Ｐａ以上７×１０−４Ｐａ以下であり、さらに好ましくは１×１０−４Ｐａ以上５×１０−４Ｐａ以下である。
【００２０】
真空度が５×１０−６Ｐａ以上であると、真空引きに長時間を要さないため、生産上現実的である。
真空度が５×１０−３Ｐａ以下であると、例えばプラズマＣＶＤで成膜ガスを分解する際に、水分や炭素成分等が同時に分解され、誘電体中に取り込まれることを防ぎやすい。また、得られたトランジスタがチャネル層との界面に大量の準位を形成して、移動度が低下したりＳ値が悪化することを防ぎやすい。
【００２１】
尚、本発明において、保護膜（半導体膜保護膜）とは、酸化物薄膜の表面に直接接触している膜のことであり、後述するエッチストップ層、層間絶縁膜及びパッシベーション膜のいずれかである。
また、本発明において、層間絶縁膜は設けても設けなくてもよい。従って、層間絶縁膜を設ける場合は層間絶縁膜が保護膜であり、層間絶縁膜を設けない場合はパッシベーション膜が保護膜である。
【００２２】
また、ゲート絶縁膜の成膜前の成膜装置内の圧力を、５×１０−６Ｐａ以上５×１０−３Ｐａ以下とすることが好ましい。
半導体の他方の界面に接する誘電体であるゲート絶縁膜の成膜前圧力を上記のように設定することで、上記保護膜と同様に、信頼性に優れた（ΔＶｔｈが小さい）ＴＦＴを製造することができる。
ゲート絶縁膜の成膜前圧力は、好ましくは１×１０−５Ｐａ以上１×１０−３Ｐａ以下であり、より好ましくは７×１０−５Ｐａ以上７×１０−４Ｐａ以下であり、さらに好ましくは１×１０−４Ｐａ以上５×１０−４Ｐａ以下である。
【００２３】
誘電体膜を構成する材料は特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３又はＡｌＮ等の酸化物や窒化物を用いることができる。
尚、ゲート絶縁膜に要求される項目として、膜厚ムラが小さいこと、リークの原因となるピンホールが存在しないことが重要である。一般的なゲート絶縁膜としては、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３等が用いられる。
【００２４】
誘電体膜にシリコン酸化膜を用いる場合、シリコン酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。また、誘電体膜は、異なる２層以上の絶縁膜を積層した構造でもよい。
【００２５】
誘電体膜（保護膜、ゲート絶縁膜）の成膜方法としては、プラズマＣＶＤ、ホットワイヤーＣＶＤ，アトミックレイヤーＣＶＤ，光ＣＶＤ，ＴＥＯＳ−ＣＶＤ等のＣＶＤ（化学気相蒸着法）や、スパッタリング等種々の方法が挙げられる。
【００２６】
成膜方法としては、大面積，生産性等を考慮してプラスマＣＶＤが好ましい。プラズマＣＶＤは、例えば以下のように行うことができる。即ち、チャンバーに基板をセットし、誘電体膜がＳｉＯ２の場合はＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入し、ＳｉＮｘの場合はＳｉＨ４，ＮＨ３，Ｎ２を導入し、プラズマでガスを分解するとともに１５０℃〜４００℃程度の温度で反応させて、基板上に所望の誘電体膜を堆積する。
このときの圧力は、プラズマ放電が安定する領域であれば原理的には可能だが、清浄度を考慮すると、１０Ｐａ〜５００Ｐａの減圧雰囲気で行うことが好ましい。
【００２７】
保護膜の膜厚は、通常５０〜３００ｎｍである。
ゲート絶縁膜の膜厚は、通常５０〜３００ｎｍである。
膜厚は、触針式表面形状測定器（例えば、Ｄｅｋｔａｋ  １５０（アルバック株式会社製））で測定することができる。
【００２８】
半導体膜（酸化物薄膜、チャンネル層）は、Ｉｎ、Ｚｎ、Ｓｎ及びＯ（酸素）を含む。Ｉｎを含むと高い移動度が期待できる。また、Ｚｎを含むと、安定した非晶質膜が得られ、大面積で均一な電界効果型トランジスタとなることが期待できる。
【００２９】
また、半導体膜は、Ｉｎ、Ｚｎ及びＳｎを下記の原子比で含むとより好ましい。
０．２≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．８
０．１＜Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．６
０．００１≦Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５
【００３０】
Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．２以上であると、ＴＦＴの高い移動度が期待でき、また、０．８以下であると、絶対値の小さな閾値（Ｖｔｈ）が期待できる。
Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．１超であると、ＩＴＺＯ膜（Ｉｎ、Ｚｎ、Ｓｎ及びＯを含む酸化物薄膜）を安定した非晶質構造に保持することが可能となり、０．６以下であると、ソース・ドレイン電極のエッチングや、保護膜の成膜条件に対する耐性を付与することができる。
Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）が０．００１以上であると、ソース・ドレイン電極のエッチングや、保護膜の成膜条件に対する耐性を付与することができ、０．５以下であると、蓚酸によるエッチングが可能となる。
【００３１】
Ｉｎの割合（原子比）は、好ましくは０．３０≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．６５であり、さらに好ましくは、０．３５≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５０である。
【００３２】
Ｚｎの割合（原子比）は、好ましくは、０．３０≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５５であり、さらに好ましくは、０．３５≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５０である。
【００３３】
Ｓｎの割合（原子比）は、好ましくは、０．２０≦Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．５０であり、さらに好ましくは、０．３０≦Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．４９である。
【００３４】
薄膜における各原子比は、誘導結合プラズマ発光分析装置（ＩＣＰ−ＡＥＳ）により含有元素を定量分析して求めることができる。
【００３５】
半導体膜は、アモルファス（非晶質）酸化物であることが好ましい。アモルファス酸化物であると、大面積での均一性に優れ、システムオングラス（ＳＯＧ）等の周辺回路や有機ＥＬディスプレイの電流駆動を行うスイッチング素子に適している。また、保護膜やゲート絶縁膜との密着性が改善できる。
アモルファス酸化物とは、Ｘ線回折で明確なピークが確認できないものをいう。
【００３６】
また、半導体膜は、金属元素Ｉｎ、Ｚｎ及びＳｎ以外の他の金属元素を含有していてもよく、実質的にＩｎ、Ｚｎ及びＳｎのみ、又はＩｎ、Ｚｎ及びＳｎのみを含んでいてもよい。
尚、Ｉｎ、Ｚｎ及びＳｎ以外に含有されていてもよい金属元素としては、Ｇａ、Ａｌ，Ｈｆ，Ｚｒ，Ｇｅ、Ｓｉ、Ｔｉ等が挙げられる。これらを含有することで半導体膜の信頼性を高めることができる。好ましい金属元素はＡｌである。
【００３７】
本発明において「実質的」とは、半導体膜の金属元素の９５重量％以上１００重量％以下（好ましくは９８重量％以上１００重量％以下）がＩｎ、Ｚｎ及びＳｎであることを意味する。
また、半導体膜に含有される金属元素は、Ｉｎ、Ｚｎ及びＳｎのみからなり、本発明の効果を損なわない範囲で他に不可避不純物を含んでいてもよい。
【００３８】
含有される金属元素が上記３種であることにより、チャネル中のトラップ密度をより小さく抑制することができる。具体的には、チャネルの伝導帯から０．５ｅＶ下の状態密度を１０１２ｃｍ−２ｅＶ−１以下に抑制することができる。
【００３９】
Ｉｎ，Ｓｎ、Ｚｎから構成される酸化物半導体のトラップ密度が小さい理由は、Ｉｎ２Ｏ３のバンドギャップ中にＳｎの準位が形成されることに起因する。Ｉｎ，Ｓｎ，Ｚｎから構成される酸化物半導体は、Ｉｎ２Ｏ３中のＩｎの５ｓ軌道が導電パスを形成しており、適当な酸素欠損が存在することで導電性が決定される。半導体としてこの導電性を電気的に変化させる場合、酸素欠損量を適切に管理することが重要である。この酸素欠損が形成するエネルギー準位はＩｎ５ｓ軌道が形成する伝導帯から下の１５ｍｅＶから１５０ｍｅＶの間で分布する（非特許文献  J.Electrochem.Soc.,123,299C-310C(1976)）。ところが、ここにＳｎＯ２が加わると、Ｓｎ５ｓが形成する準位は酸素欠損が形成する準位とほぼ同一のため、酸素欠損量の多少のバラツキによる電気特性の変化を吸収することができると考えられる。
これに対して、ＩＧＺＯ等、Ｇａが添加された場合は、バンドギャップ中に準位が形成されないため、酸素欠損量がそのままチャネルのキャリア濃度、即ちトランジスタ特性に影響する。
【００４０】
このように、Ｉｎ，Ｓｎ，Ｚｎから構成される酸化物半導体は、原理上、酸素欠損の多少の変化に影響されにくい、動作信頼性に優れたトランジスタを得るのに優れた材料であるが、酸素欠損以外で準位を形成する恐れのある不純物の混入はできるだけ避けなければならない。そして、この不純物は半導体のバルクに加え、半導体の界面に存在することによっても、Ｖｔｈシフト等、信頼性を悪化させる原因となる。
【００４１】
このため、Ｉｎ，Ｓｎ，Ｚｎから構成される酸化物半導体からなるトランジスタは、半導体界面に接する絶縁膜や保護膜の品質が、ＩＧＺＯ等の他の半導体材料以上に重要である。
【００４２】
半導体膜のチャンネル長（Ｌ）は、１〜５０μｍが好ましく、３〜４０μｍがさらに好ましく、５〜２５μｍが特に好ましい。５０μｍ以下であると、トランジスタのサイズが大きくなりすぎず、集積度が下がりにくい。１μｍ以上であると、フォトリソグラフィに高い精度が必要とならず、大面積ディスプレイ等でも問題なく採用できる。
【００４３】
チャンネル幅（Ｗ）は、１〜５００μｍが好ましく、３〜１００μｍがさらに好ましく、５〜５０μｍが特に好ましい。５００μｍ以下であると、トランジスタが大きくなりすぎず、集積度が下がりにくい。また、放熱不足による動作異常が生じにくい。１μｍ以上であるとフォトリソグラフィに高い精度が必要となり、大面積ディスプレイ等での採用が難しくなるおそれがある。
【００４４】
半導体膜の膜厚は１５〜１００ｎｍが好ましい。
【００４５】
半導体膜は、所定の材料から構成されたターゲットを用い、ＤＣ、ＡＣ、又はＲＦスパッタリングにより成膜することができる。
また、基板上にチャンネル層とその保護膜を形成した後に、酸素雰囲気及び／又は不活性ガス雰囲気において７０〜４５０℃で熱処理することが好ましい。
【００４６】
７０℃以上であると、得られるトランジスタの熱安定性や耐熱性が低下しにくい。また、移動度が低くなったり、Ｓ値が大きくなったり、閾値電圧が高くなることが生じにくい。一方、４５０℃より以下であると、耐熱性のない基板でも用いることができる。また、熱処理用の設備費用が大きすぎない。
【００４７】
さらに、保護膜成膜の前後で、半導体膜にＯ２プラズマやＮ２Ｏプラズマを照射することにより、閾値やハンプを改善できる場合があるため、必要に応じて行うことができる。
【００４８】
基板の材料については特に制限はなく、本技術分野で公知のものを使用できる。例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラス基板、シリコン基板、アクリル、ポリカーボネート、ポリエチレンナフタレート（ＰＥＮ）等の樹脂基板、ポリエチレンテレフタレート（ＰＥＴ）、ポリアミド等の高分子フィルム基材等が使用できる。
【００４９】
ゲート電極、ソース電極及びドレイン電極の各電極を形成する材料にも特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択することができる。例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、ＺｎＯ、ＳｎＯ２等の透明電極や、Ａｌ，Ａｇ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ、Ｃｕ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。
【００５０】
半導体装置の各構成部材（層）は、本技術分野で公知の手法で形成できる。
具体的に、成膜方法としては、スプレー法、ディップ法、ＣＶＤ法等の化学的成膜方法、又はスパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法等の物理的成膜方法を用いることができる。キャリア密度が制御し易く、膜質向上が容易であることから、物理的成膜方法を用いることが好ましく、中でも、生産性が高いことからスパッタ法を用いることがより好ましい。
形成した膜は、各種エッチング法によりパターニングできる。
【００５１】
本発明の半導体装置は、基板上に少なくともゲート電極、ゲート絶縁膜、半導体膜、ソース及びドレイン電極並びに保護膜を含む。半導体膜は、Ｉｎ（インジウム）、Ｚｎ（亜鉛）、Ｓｎ（錫）及びＯ（酸素）を含む。
また、誘電体であるゲート絶縁膜又は保護膜と、半導体膜との界面に存在する界面準位密度（界面トラップ密度）が、半導体膜の伝導帯から０．５ｅＶ下で、１×１０１０ｃｍ−２ｅＶ−１以上１×１０１２ｃｍ−２ｅＶ−１未満である。
【００５２】
上記の界面準位密度は、好ましくは１×１０１０ｃｍ−２ｅＶ−１以上５×１０１１ｃｍ−２ｅＶ−１未満である。界面準位密度は、IEEE  transactions  on  electron  devices,  vol.58,  No.9,  2011に記載の方法により測定でき、具体的には実施例に記載の方法により測定できる。
【００５３】
ゲート絶縁膜又は保護膜と、半導体膜との界面に存在する界面準位密度を上記のようにすることにより、移動度が高く、信頼性の高い（ΔＶｔｈが小さい）ＴＦＴとすることができる。
【００５４】
本発明の半導体装置は、上記の製造方法により製造することができる。
また、本発明の半導体装置における構成部材等は、上記の製造方法に記載のものと同様である。
【００５５】
本発明の半導体装置は、電界効果型トランジスタ、論理回路、メモリ回路、差動増幅回路等各種の集積回路に使用できる。
【実施例】
【００５６】
実施例１
図１に示すボトムゲート構造を有する電界効果型トランジスタ１を作製した。
直径４インチの無アルカリガラス基板１０を用意し、スパッタリング法で厚さ５０ｎｍのＣｒを成膜した後、フォトリソ法によりゲート配線状にパターニングし、ゲート電極２０とした。次に、この基板をＰＥ−ＣＶＤ装置にセットし、最初に系内の真空度が１×１０−５Ｐａとなるように排気した。次に、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、３５０℃で厚さ１５０ｎｍのゲート絶縁膜３０（ＳｉＯ２膜）を得た。
【００５７】
次に、このゲート絶縁膜付ガラス基板をスパッタ装置に装着し、ＩＴＺＯを下記の条件で成膜し、４５ｎｍのチャンネル層（半導体膜）を成膜した。次に、フォトリソグラフィ法により半導体領域の形に加工し、チャンネル層４０（半導体膜）とした。
到達真空度：５×１０−４Ｐａ
スパッタ圧力：０．５Ｐａ
スパッタガス：Ｏ２／Ａｒ＝１５／１５ｓｃｃｍ
スパッタパワー：ＤＣ１００Ｗ
【００５８】
再びこの基板をＰＥ−ＣＶＤ装置にセットし、最初に系内の真空度が１×１０−５Ｐａとなるように排気した。次に、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、１７０℃で厚さ２００ｎｍの層間絶縁膜５０（半導体層保護膜、エッチストップ層：ＳｉＯ２）を積層した。次に、この基板をドライエッチング装置にセットし、ゲート電極とソース・ドレイン電極用のコンタクトホールを形成した。そして、この積層体をスパッタ装置にセットし、ＩＴＯを成膜後、再びフォトリソ法でパターニングしてソース電極６０、ドレイン電極６２とした。
【００５９】
引き続き、この基板をＰＥＣＶＤ装置にセットし、ＳｉＨ４、Ｎ２Ｏ、Ｎ２を導入して、１７０℃で厚さ２００ｎｍのパッシベーション膜７０（ＳｉＯ２）を成膜した。そして再度フォトリソグラフィー法により、ソース・ドレイン・ゲート電極用のコンタクトホールを形成した。最後にこの基板を窒素中、３５０℃、１時間の条件でアニールして、電界効果型トランジスタ１を得た。
【００６０】
得られた電界効果型トランジスタ１について、下記の評価を行った。結果を表１に示す。
（１）電界効果移動度（μ）、オフ電流
半導体パラメーターアナライザー（ケースレー４２００）を用い、大気圧の乾燥窒素雰囲気下、室温、遮光環境下で４インチガラスの中央部のＴＦＴを測定した。尚、オフ電流は、ゲート−ソース電圧（Ｖｇｓ）を−５Ｖとして測定した。
【００６１】
（２）閾値電圧のシフト量（ΔＶｔｈ：ストレス試験、信頼性、性能評価）
ストレス条件は、空気中、５０℃でゲート電極に＋２０Ｖの電圧を１００００秒加えた。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量（ΔＶｔｈ）を測定した。その結果、ΔＶｔｈ＝０．１Ｖと良好であった。
また、測定したΔＶｔｈを下記のように評価した。即ち、０．２以下を「○」、０．２超０．７以下を「△」、０．７超を「×」とした。
【００６２】
（３）界面トラップ密度
また、酸化物半導体の界面トラップ密度を次のようにして算出した。ソース・ドレイン電極をショートさせ、ゲート・ソース間にＶ＝Ｖｇ＋Ｖ０ｓｉｎωｔで表される電圧をＶｇ＝−５Ｖ〜１０Ｖ、周波数１Ｈｚで印加し、得られた電流値に対してプロットした（図２）。このようにして得られた静電容量―ゲート電圧特性は、界面トラップの分布を反映したものとなる。これを非特許文献（IEEE  transactions  on  electron  devices,vol.58,No.9,2011）の方法に従ってシミュレーションすることで、半導体界面のトラップ密度を伝導帯からのエネルギーの関数として得ることができる。その結果、伝導帯から０．５ｅＶ下のトラップ密度は９×１０１０ｃｍ−２ｅＶ−１であった。
【００６３】
実施例２〜６
ゲート絶縁膜及びエッチストッパー膜をＣＶＤで成膜する際の到達真空度、ターゲットの材料組成、ＴＦＴ作製後のアニール温度を表１のように変更した他は、実施例１と同様にしてＴＦＴを作製し、評価した。結果を表１に示す。
【００６４】
比較例１
ゲート絶縁膜、エッチストッパー膜をＣＶＤで成膜する際の到達真空度を表１のように変更した他は、実施例１と同様にしてＴＦＴを作製し、評価した。結果を表１に示す。
【００６５】
比較例２
ターゲットの組成をＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）とした他は実施例３と同様にしてＴＦＴを作製し、評価した。結果を表１に示す。
【００６６】
実施例１〜６において、ゲート絶縁膜及びエッチストッパー膜成膜時のＣＶＤ装置の到達真空度を１×１０−５Ｐａ〜１×１０−３ＰａとしてＴＦＴを作製したが、いずれも良好な信頼性を示した。これは、界面トラップ密度が１５×１０１０ｃｍ−２ｅＶ−１以下であることからも示されている。
【００６７】
比較例１では到達真空度を１×１０−２Ｐａとしたため、界面トラップ密度が非常に高くなり、ΔＶｔｈも０．８Ｖと大きくなった。
【００６８】
比較例２ではターゲットとしてＩＧＺＯを使用した。ＣＶＤの到達真空度が適切に設定されたものの、比較例２の酸化物半導体材料は錫を含まないため、界面トラップ密度は高めとなった。また、信頼性も悪くはないが、ΔＶｔｈは０．５Ｖであった。
【００６９】
【表１】
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【産業上の利用可能性】
【００７０】
本発明の半導体装置は、電界効果型トランジスタ、論理回路、メモリ回路、差動増幅回路等各種の集積回路に使用できる。
【符号の説明】
【００７１】
１  電界効果型トランジスタ
１０  基板
２０  ゲート電極
３０  ゲート絶縁膜
４０  半導体膜
５０  保護膜
６０  ソース電極
６２  ドレイン電極
７０  パッシベーション膜
【図１】
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【図２】
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