(57)【要約】【課題】部品本体に内蔵された部品特有の導体部が薄膜形成手法を利用して形成され、且つ、該導体部の端部に複数の帯状接続部が形成されている場合でも所期の部品特性を良好に維持できる積層型セラミック電子部品を提供する。【解決手段】積層型セラミックコンデンサ１０は、薄膜形成手法を利用して形成された内部電極１２の端部に複数の帯状接続部１２ａを帯状間隙１２ｂを介して略平行に、且つ、一体に有していて各帯状接続部１２ａの端を外部電極１４に接続されており、前記帯状接続部１２ａの幅は３〜８０μｍの範囲内にあり、前記帯状接続部１２ａの幅と前記帯状間隙１２ｂの幅とは帯状接続部１２ａの幅Ｗ１２ａ≧帯状間隙１２ｂの幅Ｗ１２ｂの条件を満足している。【選択図】図１
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【特許請求の範囲】
【請求項１】
薄膜形成手法を利用して形成された部品特有の導体部が部品本体に内蔵され、該部品本体に設けられた外部電極が前記導体部の端に接続された構造を備える積層型セラミック電子部品において、
前記導体部はその端部に複数の帯状接続部を帯状間隙を介して略平行に、且つ、一体に有していて各帯状接続部の端を前記外部電極に接続されており、
前記帯状接続部の幅は３〜８０μｍの範囲内にあり、前記帯状接続部の幅と前記帯状間隙の幅とは帯状接続部の幅≧帯状間隙の幅の条件を満足している、
ことを特徴とする積層型セラミック電子部品。
【請求項２】
前記導体部は、スパッタリング法、蒸着法、電解メッキ法又は無電解メッキ法を利用して形成されたものである、
ことを特徴とする請求項１に記載の積層型セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型セラミックコンデンサや積層型セラミックインダクタ等を含む積層型セラミック電子部品、特に部品本体に内蔵された部品特有の導体部が薄膜形成手法を利用して形成されている積層型セラミック電子部品に関する。
【背景技術】
【０００２】
薄膜形成手法（例えばスパッタリング法や蒸着法）を利用して形成された部品特有の導体部（例えば積層型セラミックコンデンサの複数の内部電極や積層型セラミックインダクタのコイル）が部品本体に内蔵され、該部品本体に設けられた外部電極が前記導体部の端に接続された構造を備えている積層型セラミック電子部品（例えば積層型セラミックコンデンサや積層型セラミックインダクタ）は、一般に、（１）多数の導体パターン（分断されて導体部となる）が所定配列で設けられたグリーンシートを含む複数の積層用グリーンシートを作製する工程、（２）積層用グリーンシートを適宜積み重ねて熱圧着して多数の導体パターンを含む積層シートを作製する工程、（３）導体パターンが分断されるように前記積層シートを切断して導体部を含む積層チップを作製する工程、（４）積層チップを焼成して焼成チップを作製する工程、（５）導体部の端に接続するように焼成チップに外部電極を作製する工程、を経て製造されている（下記特許文献１及び２を参照）。
【０００３】
ところで、前記工程（２）で作製された積層シートに含まれる導体パターンは既に硬質であるため、前記工程（３）における切断負荷は、前記導体部を厚膜形成手法（ペーストを印刷し乾燥したものを前記工程（４）に対応する工程で一括で焼成する手法）を利用して形成する場合に比べて格段高い。前記切断負荷を低減するには、下記特許文献２の図２に示されるように、前記工程（１）で形成される導体パターンの被切断部分の形状を複数の帯状部分が略平行に並んだ形状として該複数の帯状部分の幅を狭くすれば良いが、帯状部分の幅を狭くすると（換言すれば帯状部分間の隙間を広くすると）と、製造後の積層型セラミック電子部品の部品特性、特に周波数特性が変動することが実験によって確認されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０１−０４２８０９号公報
【特許文献２】特開平０９−３１２２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、部品本体に内蔵された部品特有の導体部が薄膜形成手法を利用して形成され、且つ、該導体部の端部に複数の帯状接続部が形成されている場合でも所期の部品特性を良好に維持できる積層型セラミック電子部品を提供することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するため、本発明は、薄膜形成手法を利用して形成された部品特有の導体部が部品本体に内蔵され、該部品本体に設けられた外部電極が前記導体部の端に接続された構造を備える積層型セラミック電子部品において、前記導体部はその端部に複数の帯状接続部を帯状間隙を介して略平行に、且つ、一体に有していて各帯状接続部の端を前記外部電極に接続されており、前記帯状接続部の幅は３〜８０μｍの範囲内にあり、前記帯状接続部の幅と前記帯状間隙の幅とは帯状接続部の幅≧帯状間隙の幅の条件を満足している。
【発明の効果】
【０００７】
本発明によれば、部品本体に内蔵された部品特有の導体部が薄膜形成手法を利用して形成され、且つ、該導体部の端部に複数の帯状接続部が形成されている場合でも所期の部品特性を良好に維持できる積層型セラミック電子部品を提供することができる。
【０００８】
本発明の前記目的とそれ以外の目的と、構成特徴と、作用効果は、以下の説明と添付図面によって明らかとなる。
【図面の簡単な説明】
【０００９】
【図１】図１（Ａ）は本発明を適用した積層型セラミックコンデンサの側面図、図１（Ｂ）は図１（Ａ）のＢ−Ｂ線に沿う横断面図、図１（Ｃ）は図１（Ｂ）のＣ−Ｃ線に沿う縦断面図である。
【図２】図２（Ａ）〜図２（Ｉ）は図１に示した積層型セラミックコンデンサの製法説明図である。
【図３】図３はサンプル１〜２０の帯状接続部及び帯状間隙の仕様と各々の評価結果を示す図である。
【図４】図１に示した積層型セラミックコンデンサの構造変形例を示す図１（Ｂ）対応図である。
【発明を実施するための形態】
【００１０】
図１（Ａ）〜図１（Ｃ）は本発明を適用した積層型セラミックコンデンサ（以下、単にコンデンサと言う）を示す。
【００１１】
このコンデンサ１０は長さ＞幅＝高さ或いは長さ＞幅＞高さの基準寸法関係を有する略直方体状を成しており、略直方体状の部品本体１１の長さ方向両端部に１対の外部電極１４を有している。因みに、コンデンサ１０の長さは図１（Ａ）及び図１（Ｃ）における左右方向の寸法を指し、幅は図１（Ｂ）における上下方向の寸法を指し、高さは図１（Ａ）及び図１（Ｃ）における上下方向の寸法を指す。
【００１２】
部品本体１１は、部品特有の導体部である複数（図中は２０）の内部電極１２を高さ方向で略平行に向き合うように内蔵している。また、各内部電極１２はその周囲（外部電極１４に接続された後記各帯状接続部１２ａの端を除く）を誘電体部１３によって覆われており、高さ方向で略平行に向き合う内部電極１２の間それぞれには該誘電体部１３が層状に存在している。各内部電極１２はスパッタリング法や蒸着法等の薄膜形成手法を利用して形成されたものであり、その材料は金属、例えばニッケル又は銀である。誘電体部１３は厚膜形成手法（スラリーを塗工し乾燥して得たシートを積み重ねてこれを焼成する手法）を利用して形成されたものであり、その材料はセラミックス、例えばチタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、ジルコン酸カルシウム、チタン酸ジルコン酸カルシウム、ジルコン酸バリウム又は酸化チタンである。
【００１３】
図１（Ｂ）及び図１（Ｃ）から分かるように、上から奇数番目の内部電極１２は各々の左側端部に所定幅Ｗ１２ａの複数（図中は６）の帯状接続部１２ａを所定幅Ｗ１２ｂの帯状間隙１２ｂを介して略平行に、且つ、一体に有していて、該各帯状接続部１２ａの端を左側の外部電極１４に接続されている。また、上から偶数番目の内部電極１２も各々の右側端部に所定幅Ｗ１２ａの複数（図中は６）の帯状接続部１２ａを所定幅Ｗ１２ｂの帯状間隙１２ｂを介して略平行に、且つ、一体に有していて、該各帯状接続部１２ａの端を右側の外部電極１４に接続されている。
【００１４】
後の説明から明らかなように、各内部電極１２の各帯状接続部１２ａの幅Ｗ１２ａは、各内部電極１２の幅Ｗ１２に拘わらず、３〜８０μｍの範囲内にあることが好ましい。また、各内部電極１２の各帯状接続部１２ａの幅Ｗ１２ａと各帯状間隙の幅Ｗ１２ｂとの関係は、帯状接続部１２ａの幅Ｗ１２ａ≧帯状間隙の幅Ｗ１２ｂの条件を満足していることが好ましい。
【００１５】
各外部電極１４は、部品本体１１の長さ方向両端部に密着した下地層（符号無し）と該下地層の表面に形成された表面層との２層構造、或いは、下地層と表面層との間に１以上の中間層を有する多層構造を有している。下地層は例えばニッケル又は銀から成り、表面層は例えばスズ、パラジウム、金又は亜鉛から成り、中間層は例えば白金、パラジウム、金、銅又はニッケルから成る。
【００１６】
図２（Ａ）〜図２（Ｉ）は図１に示したコンデンサ１０の製法を示す。
【００１７】
図１に示したコンデンサ１０を製造するに際しては、先ず、スパッタリング法、蒸着法、電解メッキ法又は無電解メッキ法の薄膜形成手法を用いて、ポリエチレンテレフタレート等のプラスチック又はステンレス等の金属から成るベースシート（符号無し）の一面に、内部電極１２を構成する金属材料から成る所定厚さで多数の導体パターンＣＰを所定配列（例えばマトリクス配列や千鳥配列）で形成して転写シートＴＳを作製する（図２（Ａ）を参照）。図２（Ａ）から分かるように、転写シートＴＳに形成された各導体パターンＣＰは、図１（Ｂ）に示した内部電極１２（帯状接続部１２ａを含む）が２つの帯状接続部１２ａを介して連なった様な形状を有している。
【００１８】
また、誘電体部１３を構成するセラミック材料の粉末を含むスラリーを用意し、ダイコータ等を用いて、ポリエチレンテレフタレート等のプラスチックから成るベースシート（図示省略）の一面に、該スラリーを所定厚さ及び幅で塗工し乾燥処理を施して第１グリーンシートＳ１を作製する（図２（Ｂ）を参照）。
【００１９】
次に、転写シートＴＳの各導体パターンＣＰが形成された面を第１グリーンシートＳ１の一面に重ねて熱圧着し、その後に転写シートＴＳのベースシートを剥離して、複数の導体パターンＣＰが転写された第２グリーンシートＳ２を作製すると共に、該第２グリーンシートＳ２と各導体パターンＣＰの転写位置が左右方向にずれた第３グリーンシートＳ３を作製する（図２（Ｃ）及び図２（Ｄ）を参照）。
【００２０】
次に、打ち抜き刃及びヒータを有する吸着ヘッド等を用いて、積層台（図示省略）の上面に第１グリーンシートＳ１から打ち抜いた部分（ベースシートは含まない）を所定数に達するまで積み重ねて熱圧着し、その上面に第２グリーンシートＳ２から打ち抜いた部分（ベースシートは含まない）と第３グリーンシートＳ３から打ち抜いた部分（ベースシートは含まない）を交互に、且つ、各々が所定数に達するまで積み重ねて熱圧着し、その上面に第１グリーンシートＳ１から打ち抜いた部分（ベースシートは含まない）を所定数に達するまで積み重ねて熱圧着し、これを熱間静水圧プレス機等を用いて最終的に熱圧着して積層シートＬＳを作製する（図２（Ｅ）及び図２（Ｆ）を参照）。
【００２１】
次に、ダイシング機や押し切り機等を用いて、積層シートＬＳを格子状（図中の太線を参照）に切断して積層チップＬＣを作製する（図２（Ｇ）を参照）。図２（Ｇ）から分かるように、積層シートＬＳ内の各導体パターンＣＰは、２つの帯状接続部１２ａが連なった部分の略中央を切断されて分断される。
【００２２】
次に、多数の積層チップＬＣを焼成炉に投入し、前記第１グリーンシートＳ１に含まれるセラミック材料に応じた雰囲気下及び温度プロファイルで焼成（脱バインダ処理と焼成処理を含む）を行って、焼成チップ（部品本体１１に相当）ＢＣを作製する（図２（Ｈ）を参照）。
【００２３】
次に、ローラ塗布機等を用いて、焼成チップＢＣの長さ方向両端部に外部電極ペースト（下地層を構成する材料の粉末を含む）を塗布し、該外部電極ペーストに含まれる金属材料に応じた雰囲気下及び温度プロファイルで焼付けを行って下地層を形成し、続いて該下地層の表面に表面層、或いは、１以上の中間層と表面層を順に電解メッキ法等で形成して、１対の外部電極１４を作製する（図２（Ｉ）を参照）。
【００２４】
ここで、図１に示したコンデンサ１０で得られる効果を検証するために用意したサンプル１〜２０の帯状導体部１２ａ及び帯状間隙１２ｂの仕様と各々の評価方法及び評価結果を、図３を引用して説明する。
【００２５】
各サンプル１〜２０は図１に示したコンデンサ１０と同様の構造を有する１００５サイズのコンデンサであって、内部電極１２はニッケルから成り、その総数は２００で、各々の幅Ｗ１２は略３７０μｍ、長さ（帯状接続部１２ａを含む）は略８００μｍ、厚さ（帯状接続部１２ａを含む）は略１μｍで、各帯状接続部１２ａの長さＬ１２ａは略１４０μｍである。誘電体部１３はチタン酸バリウムから成り、内部電極１２の間それぞれに存在する誘電体部１３の層状部分の厚さは略１．２μｍである。各外部電極１４は、銀製の下地層とスズ製の表面層とから成る２層構造を有しており、部品本体１１の左右面及び上下面に回り込んだ部分の長さは略２００μｍである。
【００２６】
各サンプル１〜２０は前記製法（図２（Ａ）〜図２（Ｉ）を参照）に準じて製造されたものであって、各々の内部電極１２はスパッタリング法によって形成されている。各サンプル１〜２０における「帯状接続部１２ａの幅Ｗ１２ａ（μｍ）」と「帯状間隙１２ｂの幅Ｗ１２ｂ（μｍ）」と「帯状接続部１２ａの数」は図３に示した通りである。
【００２７】
図３に示したサンプル４、７、１０、１３、１６及び１９の「帯状接続部１２ａの数」は、「帯状接続部１２ａの幅Ｗ１２ａ（μｍ）」及び「帯状間隙１２ｂの幅Ｗ１２ｂ（μｍ）」に記した数値に準じて、幅Ｗ１２が略３７０μｍの内部電極１２の端部に収まる最大数としてある。加えて、サンプル１〜３の「帯状接続部１２ａの数」は比較のためにサンプル４と同じにし、サンプル５及び６の「帯状接続部１２ａの数」は比較のためにサンプル７と同じにし、サンプル８及び９の「帯状接続部１２ａの数」は比較のためにサンプル１０と同じにし、サンプル１１及び１２の「帯状接続部１２ａの数」は比較のためにサンプル１３と同じにし、サンプル１４及び１５の「帯状接続部１２ａの数」は比較のためにサンプル１６と同じにし、サンプル１７、１８及び２０の「帯状接続部１２ａの数」は比較のためにサンプル１９と同じにしてある。
【００２８】
図３の「共振周波数の変動率（％）」は、各サンプル１〜２０の設計段階で求めた共振周波数と各々３０個のサンプル１〜２０の実際の共振周波数の平均値との偏差を百分率で表したものである。因みに、各サンプル１〜２０の実際の共振周波数は、各々の自己共振点であり、インピーダンスアナライザ（アジレントテクノロジー製  ４２９４Ａ）で測定した。
【００２９】
また、図３の「帯状接続部１２ａの端の形態異常率（％）」は、各サンプル１〜２０を前記製法（図２（Ａ）〜図２（Ｉ）を参照）に準じて製造する途中で、積層チップ作製工程（図２（Ｇ）を参照）で作製された積層チップＬＣを各々１００個取り出し、帯状接続部１２ａの端（切断面及びその近傍部分を指す）に亀裂や欠けやバリ発生等の形態異常が有るか否かを光学顕微鏡で観察し、形態異常有りと確認された数ｎを百分率（ｎ／１００）で表したものである。
【００３０】
図３から分かるように、サンプル２〜１９のうち、サンプル４、７、１０、１６及び１９において−１％といった共振周波数の変動が確認され、且つ、サンプル１７、１８及び１９において１％といった帯状接続部１２ａの端の形態異常が確認されたが、周波数変動率は極めて僅かであるため、帯状接続部１２ａの幅Ｗ１２ａが３〜８０μｍの範囲内にあれば、帯状間隙１２ｂの幅Ｗ１２ｂに拘わらず、所期の周波数特性を良好に維持できると言える。
【００３１】
また、図３から分かるように、サンプル２〜１９のうち、僅かな共振周波数の変動が確認されサンプル４、７、１０、１６及び１９を除いて考えれば、帯状接続部１２ａの幅Ｗ１２ａが３〜８０μｍの範囲内であっても、帯状接続部１２ａの幅Ｗ１２ａ≧帯状間隙の幅Ｗ１２ｂの条件を満足している方が、所期の周波数特性をより一層良好に維持できると言える。
【００３２】
尚、、図３に示したサンプル２〜１９は何れも内部電極１２（帯状接続部１２ａを含む）の厚さが略１μｍであるが、該内部電極１２の厚さが１μｍよりも薄い場合や１μｍよりも厚い場合でも、加えて、内部電極１２がニッケル以外の金属から成る場合でも、帯状接続部１２ａの幅Ｗ１２ａが３〜８０μｍの範囲内にあり、帯状接続部１２ａの幅Ｗ１２ａ≧各帯状間隙の幅Ｗ１２ｂの条件を満足していれば、前記同様の効果が得られる。
【００３３】
図４は、図１に示したコンデンサ１０の構造変形例を示す。
【００３４】
このコンデンサ１０’が図１に示したコンデンサ１０と異なるところは、内部電極１２と複数の帯状接続部１２ｂとの間に該内部電極１２の幅Ｗ１２よりも幅が狭く、且つ、複数の帯状接続部１２ｂの全体幅以上の幅を有する引出部１２ｃを介在させた点にある。このコンデンサ１０’にあっては、引出部１２ｃを設けたことによって帯状接続部１２ｂの長さＬ１２ａが短くなるものの、帯状接続部１２ａの幅Ｗ１２ａが３〜８０μｍの範囲内にあり、帯状接続部１２ａの幅Ｗ１２ａ≧各帯状間隙の幅Ｗ１２ｂの条件を満足していれば、内部電極１２の厚さが１μｍよりも薄い場合や１μｍよりも厚い場合でも、加えて、内部電極１２がニッケル以外の金属から成る場合でも、前記同様の効果が得られる。
【００３５】
以上、本発明を積層型セラミックコンデンサに適用した実施形態を説明したが、積層型セラミックコンデンサ以外の積層型セラミック電子部品、例えば部品特有の導体部としてコイルを内蔵した積層型セラミックインダクタに本発明を適用した場合、詳しくはコイルの端部に複数の帯状接続部を帯状間隙を介して略平行に、且つ、一体に設けた場合でも、帯状接続部の幅が３〜８０μｍの範囲内にあり、帯状接続部の幅≧帯状間隙の幅の条件を満足していれば、前記同様の効果が得られる。
【符号の説明】
【００３６】
１０，１０’…積層型セラミックコンデンサ、１１…部品本体、１２…内部電極、１２ａ…帯状接続部、１２ｂ…帯状間隙、１３…誘電体部、１４…外部電極。
【図１】
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【図２】
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【図３】
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【図４】
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