(57)【要約】【課題】強誘電体キャパシタの電極間のリーク電流が小さい強誘電体メモリ及びその製造方法を提供する。【解決手段】まず、半導体基板１０の上方に第１の導電体膜２２を形成する。次に、第１の導電体膜２２の上に強誘電体膜２３を形成する。その後、強誘電体膜２３の上に金属原子供給膜２４を形成する。そして、熱処理を実施して、金属原子供給膜２４から第１の導電体膜２２と強誘電体膜２３との界面に金属原子を拡散させて、第１の導電体膜２２と強誘電体膜２３との界面に金属原子が分散した金属分散層２６を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の上方に第１の導電体膜を形成する工程と、
前記第１の導電体膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に金属原子供給膜を形成する工程と、
熱処理を実施して前記金属原子供給膜から前記第１の導電体膜と前記強誘電体膜との界面に金属原子を拡散させて、前記第１の導電体膜と前記強誘電体膜との界面に前記金属原子が分散した金属分散層を形成する工程と
を有することを特徴とする強誘電体メモリの製造方法。
【請求項２】
前記金属原子がルテニウムであることを特徴とする請求項１に記載の強誘電体メモリの製造方法。
【請求項３】
前記金属原子供給膜を、ルテニウム酸ストロンチウムにより形成することを特徴とする請求項１又は２に記載の強誘電体メモリの製造方法。
【請求項４】
前記金属原子供給膜を形成する工程と前記金属分散層を形成する工程との間に、前記金属原子供給膜の上に第２の導電体膜を形成する工程を有し、
前記金属分散層を形成する工程の後に、前記第２の導電体膜及び前記金属原子供給膜をパターニングして上部電極を形成し、前記強誘電体膜及び前記金属分散層をパターニングして容量絶縁膜を形成し、前記第１の導電体膜をパターニングして下部電極を形成する工程を有することを特徴とする請求項１乃至３のいずれか１項に記載の強誘電体メモリの製造方法。
【請求項５】
半導体基板と、
前記半導体基板の上方に形成された下部電極と、
強誘電体材料により前記下部電極の上に形成され、前記下部電極との界面に金属原子が分散した金属分散層を有する容量絶縁膜と、
前記容量絶縁膜の上に形成された上部電極とを有し、
前記上部電極の前記容量絶縁膜側に、前記金属分散層に分散された金属原子と同種の金属原子を含む金属原子供給膜が設けられていることを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリの製造方法及び強誘電体メモリに関する。
【背景技術】
【０００２】
電源を切ってもデータが消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）が知られている。強誘電体メモリは、フラッシュメモリと比較して消費電力が小さく、高速動作が可能であるという利点がある。
【０００３】
強誘電体メモリに用いられる強誘電体キャパシタは、下部電極と上部電極との間に強誘電体膜を挟んだ構造を有する。強誘電体膜は、ＰＺＴ（チタン酸ジルコン酸鉛）等の強誘電体特性（分極特性）を有する強誘電体により形成されている。
【０００４】
強誘電体メモリでは、上部電極と下部電極との間に所定の電圧を印加して強誘電体膜に分極を発生させる。この状態で電圧の印加を停止しても、強誘電体膜には印加電圧に応じた分極（残留分極）が残る。
【０００５】
強誘電体膜には、印加電圧に応じた２つの安定な分極状態がある。一方の分極状態を“０”に対応させ、他方の分極状態を“１”に対応させることにより、強誘電体メモリにデータを記録している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２９４３４５号公報
【特許文献２】特開２０１１−７７２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
強誘電体キャパシタの電極間のリーク電流が小さい強誘電体メモリ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
開示の技術の一観点によれば、半導体基板の上方に第１の導電体膜を形成する工程と、前記第１の導電体膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に金属原子供給膜を形成する工程と、熱処理を実施して前記金属原子供給膜から前記第１の導電体膜と前記強誘電体膜との界面に金属原子を拡散させて、前記第１の導電体膜と前記強誘電体膜との界面に前記金属原子が分散した金属分散層を形成する工程とを有する強誘電体メモリの製造方法が提供される。
【０００９】
開示の技術の他の一観点によれば、半導体基板と、前記半導体基板の上方に形成された下部電極と、強誘電体材料により前記下部電極の上に形成され、前記下部電極との界面に金属原子が分散した金属分散層を有する容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極とを有し、前記上部電極の前記容量絶縁膜側に、前記金属分散層に分散された金属原子と同種の金属原子を含む金属原子供給膜が設けられている強誘電体メモリが提供される。
【発明の効果】
【００１０】
上記一観点に係る強誘電体メモリの製造方法によれば、強誘電体キャパシタの電極間のリーク電流が小さい強誘電体メモリが得られる。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施形態に係る強誘電体メモリの製造方法を示す断面図（その１）である。
【図２】図２は、実施形態に係る強誘電体メモリの製造方法を示す断面図（その２）である。
【図３】図３は、実施形態に係る強誘電体メモリの製造方法を示す断面図（その３）である。
【図４】図４は、実施形態に係る強誘電体メモリの製造方法を示す断面図（その４）である。
【図５】図５は、ＳＩＭＳ分析によって容量絶縁膜の深さ方向におけるルテニウムの分布状態を調べた結果を示す図である。
【図６】図６は、ストロンチウムのＳＩＭＳプロファイルである。
【図７】図７は、金属原子供給膜の厚さと上部電極と下部電極との間のリーク電流との関係を調べた結果を示す図である。
【発明を実施するための形態】
【００１２】
強誘電体メモリでは、前述したように強誘電体膜の残留分極によりデータを保持している。しかし、上部電極と下部電極との間のリーク電流が大きいと、残留分極が徐々に減少して、データが消失してしまう。
【００１３】
以下の実施形態では、電極間のリーク電流が小さい強誘電体メモリの製造方法について説明する。
【００１４】
（実施形態）
図１〜図４は、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。通常、半導体基板上にはメモリセルと同時に駆動回路（書き込み回路及び読み出し回路等）を構成するｎ型トランジスタ及びｐ型トランジスタを形成しているが、ここではそれらの図示は省略している。
【００１５】
まず、図１（ａ）に示す構造を形成するまでの工程を説明する。
【００１６】
図１（ａ）に示すように、半導体基板１０の所定の領域に素子分離層１１を形成する。具体的には、フォトリソグラフィ法により半導体基板１０の所定の領域に溝を形成し、その溝内にＳｉＯ2等の絶縁物を埋め込んで、素子分離層１１とする。本実施形態では、半導体基板１０としてシリコン基板を使用するものとする。
【００１７】
このように絶縁物を埋め込んだ溝により素子分離層１１を形成する方法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれている。ＳＴＩ法による素子分離層１１に替えて、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離層１１を形成してもよい。
【００１８】
次に、半導体基板１０のｎ型トランジスタ形成領域（メモリセル領域及び駆動回路のｎ型トランジスタ形成領域：以下同じ）に例えばホウ素（Ｂ）等のｐ型不純物を導入して、ｐウェル１２を形成する。また、半導体基板１０のｐ型トランジスタ形成領域（駆動回路のｐ型トランジスタ形成領域：以下、同じ）に例えばリン（Ｐ）等のｎ型不純物を導入して、ｎウェル（不図示）を形成する。
【００１９】
次に、ｐウェル１２及びｎウェル（不図示）の表面を熱酸化させて、ゲート絶縁膜１３を形成する。その後、ＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法によりパターニングして、ゲート電極１４を形成する。
【００２０】
なお、図１（ａ）に示すように、ゲート電極１４の上には、コンタクト層１５としてコバルトシリサイド又はチタンシリサイド等の金属ケイ化物（シリサイド）層を形成することが好ましい。以下、ゲート電極１４及びコンタクト層１５を併せて、単にゲート電極１４と呼ぶ。
【００２１】
図１（ａ）に示すように、メモリセル領域では、１つのｐウェル１２の上に２本のゲート電極１４が相互に平行に配置される。
【００２２】
次に、ゲート電極１４をマスクとし、ｎ型トランジスタ形成領域のｐウェル１２にリン（Ｐ）等のｎ型不純物をイオン注入して、低濃度ｎ型不純物領域１６を形成する。これと同様に、ゲート電極１４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（不図示）にホウ素（Ｂ）等のｐ型不純物をイオン注入して、低濃度ｐ型不純物領域（図示せず）を形成する。
【００２３】
次に、ゲート電極１４の両側にサイドウォール１７を形成する。このサイドウォール１７は、例えばＣＶＤ法により半導体基板１０の上側全面にＳｉＯ2又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極１４の両側のみに残すことにより形成される。
【００２４】
その後、ゲート電極１４及びサイドウォール１７をマスクとしてｎ型トランジスタ形成領域のｐウェル１２にｎ型不純物をイオン注入し、高濃度ｎ型不純物領域１８を形成する。これと同様に、ｐ型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてｎウェル（不図示）にｐ型不純物をイオン注入して、高濃度ｐ型不純物領域（不図示）を形成する。
【００２５】
このようにして、各トランジスタ形成領域に、ＤＤＤ（Double Doped Drain)構造のソース／ドレインを有するトランジスタが形成される。
【００２６】
次に、図１（ｂ）に示すように、ＣＶＤ法により、半導体基板１０の上側全面にカバー絶縁膜１９として例えばＳｉＯＮ膜を２００ｎｍの厚さに形成し、更にカバー絶縁膜１９の上に第１の層間絶縁膜２０として例えばＳｉＯ2膜を３００ｎｍの厚さに形成する。その後、第１の層間絶縁膜２０の表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。
【００２７】
次に、図１（ｃ）に示すように、スパッタ法により、半導体基板１０の上側全面に密着層２１を形成する。本実施形態では、アルミナ（Ａｌ2Ｏ3）からなる膜を約２０ｎｍの厚さに形成して、密着層２１としている。密着層２１は、第１の層間絶縁膜２０と後述の第１の導電体膜２２との間の密着性を向上させる機能と、第１の層間絶縁膜２０中に含まれる水素及び水分が上方に拡散することを防止する機能とを有する。なお、密着層２１は、アルミナ以外の材料により形成してもよい。
【００２８】
次に、密着層２１の上に、第１の導電体膜２２を形成する。本実施形態では、スパッタ法により密着層２１の上にプラチナ（Ｐｔ）を約１５０ｎｍの厚さに堆積させて、第１の導電体膜２２としている。
【００２９】
次に、第１の導電体膜２２の上に、強誘電体膜２３を形成する。本実施形態では、スパッタ法により第１の導電体膜２２の上にカルシウム（Ｃａ）とストロンチウム（Ｓｒ）とランタン（Ｌａ）とを添加したＰＺＴを約９０ｎｍの厚さに堆積させて、強誘電体膜２３としている。
【００３０】
スパッタ法で形成された強誘電体膜２３は非晶質であり、強誘電体特性に乏しい。そのため、酸素雰囲気中でアニールを行い、強誘電体膜２３を結晶化させる。
【００３１】
なお、強誘電体膜２３の成膜方法としては、スパッタ法以外にも、ＭＯ（Metal Organic）ＣＶＤ法及びゾル・ゲル法などがある。また、強誘電体膜２３を、他の強誘電体材料により形成してもよい。
【００３２】
次に、例えばＤＣスパッタ法により、強誘電体膜２３の上に非晶質のルテニウム酸ストロンチウム（以下、「ＳＲＯ」という）を１ｎｍ〜３ｎｍの厚さに形成して、金属原子供給膜２４を形成する。また、スパッタ法により、金属原子供給膜２４の上に酸化イリジウム（ＩｒＯｘ）を２００ｎｍ〜３００ｎｍの厚さに形成して、第２の導電体膜２５とする。
【００３３】
なお、本実施形態では金属原子供給膜２４をＳＲＯにより形成しているが、金属原子供給膜２４をルテニウム（Ｒｕ）、又はルテニウムを含む合金若しくは化合物により形成してもよい。
【００３４】
その後、酸素雰囲気中において７００℃〜７５０℃の処理温度でアニールを行い、金属原子供給膜２４のＳＲＯの一部を結晶化する。
【００３５】
このとき、金属原子供給膜２４中のルテニウムの一部が強誘電体膜２３中に拡散する。しかし、ルテニウムは強誘電体膜２３内に殆ど留まらず、強誘電体膜２３と第１の導電体膜２２との界面にトラップされ、図２（ａ）に示すように、強誘電体膜２３と第１の導電体膜２２との界面に金属分散層２６が形成される。
【００３６】
なお、図２（ａ）では金属分散層２６を模式的に示しているが、実際には金属分散層２６の厚さは極めて薄く、且つ強誘電体膜２３との境界も不明確であるため、金属分散層２６を（透過型）電子顕微鏡により観察することは困難である。
【００３７】
また、本実施形態では第２の導電体膜２５を形成後にルテニウムを拡散させるためのアニールを行っているが、金属原子供給膜２４を形成後にアニールを行い、その後に第２の導電体膜２５を形成してもよい。
【００３８】
次に、図２（ｂ）に示すように、フォトリソグラフィ法及びエッチング法を使用して第２の導電体膜２５、金属原子供給膜２４、強誘電体膜２３及び金属分散層２６をパターニングし、上部電極及び容量絶縁膜を形成する。
【００３９】
以下、パターニング後の第２の導電体膜２５及び金属原子供給膜２４を併せて上部電極２５ａと呼び、パターニング後の強誘電体膜２３及び金属分散層２６を併せて容量絶縁膜２３ａと呼ぶ。このようにして上部電極２５ａ及び容量絶縁膜２３ａを形成した後、上部電極２５ａ及び容量絶縁膜２３ａの形成に使用したフォトレジスト膜を除去する。
【００４０】
次に、再度フォトリソグラフィ法及びエッチング法を使用して第１の導電体膜２２及び密着層２１をパターニングし、下部電極を形成する。以下、パターニング後の第１の導電体膜２２を、下部電極２２ａと呼ぶ。
【００４１】
このようにして、下部電極２２ａ、容量絶縁膜２３ａ及び上部電極２５ａを積層した構造の強誘電体キャパシタが得られる。
【００４２】
次に、上述のパターニング工程における容量絶縁膜２３ａの損傷を回復するために、回復アニールを行う。具体的には、酸素雰囲気中で例えば５５０℃〜６５０℃の温度で約６０分間熱処理する。
【００４３】
次に、図２（ｃ）に示すように、スパッタ法により半導体基板１０の上側全面にアルミナを例えば５０ｎｍの厚さに堆積させて、強誘電体キャパシタを覆う保護膜２７を形成する。この保護膜２７は、強誘電体キャパシタへの水素及び水分の進入を防止し、水素及び水分によって還元されやすい強誘電体材料により形成された容量絶縁膜２４を保護するために形成している。
【００４４】
保護膜２７を形成した後、更に保護膜２７の上に第２の層間絶縁膜２８を形成する。本実施形態では、ＣＶＤ法により酸化シリコン膜を約１５００ｎｍの厚さに堆積させて、第２の層間絶縁膜２８としている。第２の層間絶縁膜２８を形成した後、ＣＭＰ法により第２の層間絶縁膜２８の上面を研磨して平坦化する。
【００４５】
次に、図３（ａ）に示すように、フォトリソグラフィ法及びドライエッチング法を使用して、第２の層間絶縁膜２８の上面から不純物領域１８に到達するコンタクトホール２８ａを形成する。
【００４６】
次に、図３（ｂ）に示すように、半導体基板１０の上側全面にバリアメタル２９を形成して、コンタクトホール２８ａの壁面をバリアメタル２９で覆う。本実施形態では、バリアメタル２９として、Ｔｉ膜とＴｉＮ膜とを積層した膜を使用する。
【００４７】
その後、ＣＶＤ法等により半導体基板１０の上側全面にタングステン膜を形成し、コンタクトホール２２ａ内にタングステンを埋め込む。次いで、ＣＭＰ法により第２の層間絶縁膜２８が露出するまでタングステン膜及びバリアメタル２９を研磨する。このＣＭＰ研磨後にコンタクトホール２８ａ内に残ったタングステン及びバリアメタル２９により、導電性プラグ３０が形成される。
【００４８】
次に、図４（ａ）に示すように、フォトリソグラフィ法及びドライエッチング法を使用して、第２の層間絶縁膜２８の上面から上部電極２５ａに到達するコンタクトホール２８ｂと、下部電極２２ａに到達するコンタクトホール２８ｃとを形成する。
【００４９】
次に、図４（ｂ）に示すように、スパッタ法等により半導体基板１０の上側全面にバリアメタル膜３１として、Ｔｉ膜及びＴｉＮ膜を順次形成する。
【００５０】
次いで、ＣＶＤ法等により、半導体基板１０の上側全面にアルミニウムを堆積させてアルミニウム膜３２を形成するとともに、コンタクトホール２８ｂ，２８ｃ内にアルミニウムを埋め込む。更に、アルミニウム膜３２の上に、バリアメタル３３として、Ｔｉ膜及びＴｉＮ膜を形成する。
【００５１】
その後、フォトリソグラフィ法及びエッチング法を使用して、バリアメタル３３、アルミニウム膜３２及びバリアメタル３１をパターニングし、所望のパターンの配線を形成する。このようにして、強誘電体メモリを備えた半導体装置が完成する。
【００５２】
本実施形態では、前述したように強誘電体膜２３の上にＳＲＯからなる金属原子供給膜２４を形成し、この金属原子供給膜２４から強誘電体膜２３中にルテニウムを拡散させ、強誘電体膜２３と第１の導電体膜２２との界面に金属分散層２６を形成している。
【００５３】
図５は、ＳＩＭＳ（Secondary Ion Mass Spectrometry）分析によって容量絶縁膜２３ａの深さ方向におけるルテニウムの分布状態（ＳＩＭＳプロファイル）を調べた結果を示す図である。図５において、横軸はＳＩＭＳ開始時からの時間を示しており、深さに換算することができる。また、縦軸はルテニウムの強度（検出数）を示している。更に、強誘電体膜２３上に形成した金属原子供給膜２４の厚さは１ｎｍである。
【００５４】
図５のルテニウムのＳＩＭＳプロファイルからわかるように、ルテニウムの最大ピークは金属原子供給膜２４の位置にあるが、強誘電体膜２３と第１の導電体膜２２との界面にも大きなピークが存在する。
【００５５】
一方、強誘電体膜２３内ではルテニウムの大きなピークがないことから、ルテニウムは強誘電体膜２３内に殆ど留まらず、強誘電体膜２３と第１の導電体膜２２との界面にトラップされることがわかる。
【００５６】
そして、これらのことから、強誘電体膜２３と第１の導電体膜２２との界面にトラップされたルテニウムにより、金属分散層２６が形成されていることがわかる。
【００５７】
図６は、ストロンチウムのＳＩＭＳプロファイルである。強誘電体膜２３には元々ストロンチウムが添加されているので、金属原子供給膜２４を成膜していない試料でも強誘電体膜２３内に多量のストロンチウムが存在する。
【００５８】
金属原子供給膜２４を成膜した試料では、金属原子供給膜２４の位置にストロンチウムのピークが存在するが、強誘電体膜２３と第１の導電体膜２２との界面にはストロンチウムのピークが存在しない。従って、金属原子供給膜２４中のストロンチウムは、強誘電体膜２３と第１の導電体膜２２との界面に殆ど拡散していないことがわかる。
【００５９】
図７は、横軸に金属原子供給膜２４の厚さをとり、縦軸に上部電極２５ａと下部電極２２ａとの間のリーク電流をとって、両者の関係を調べた結果を示す図である。この図７からわかるように、金属原子供給膜２４がないとき（金属原子供給膜２４の厚さが０ｎｍのとき）には、約９×１０-9Ａのリーク電流があった。しかし、強誘電体膜２３の上に厚さが１ｎｍ〜３ｎｍの金属原子供給膜２４を形成した場合は、上部電極２５ａと下部電極２２ａとの間のリーク電流は、約３×１０-9Ａ以下に低減した。
【００６０】
強誘電体膜２３の上に金属原子供給膜２４を形成するとリーク電流が減少する理由は明らかではないが、強誘電体膜２３と下部電極２２ａとの界面に形成される金属分散層２６がリーク電流の障壁層として作用するためと考えられる。
【００６１】
以上の諸実施形態に関し、更に以下の付記を開示する。
【００６２】
（付記１）半導体基板の上方に第１の導電体膜を形成する工程と、
前記第１の導電体膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に金属原子供給膜を形成する工程と、
熱処理を実施して前記金属原子供給膜から前記第１の導電体膜と前記強誘電体膜との界面に金属原子を拡散させて、前記第１の導電体膜と前記強誘電体膜との界面に前記金属原子が分散した金属分散層を形成する工程と
を有することを特徴とする強誘電体メモリの製造方法。
【００６３】
（付記２）前記金属原子がルテニウムであることを特徴とする付記１に記載の強誘電体メモリの製造方法。
【００６４】
（付記３）前記金属原子供給膜を、ルテニウム酸ストロンチウムにより形成することを特徴とする付記１又は２に記載の強誘電体メモリの製造方法。
【００６５】
（付記４）前記金属原子供給膜の厚さが３ｎｍ以下であることを特徴とする付記１乃至３のいずれか１項に記載の強誘電体メモリの製造方法。
【００６６】
（付記５）前記金属原子供給膜を形成する工程と前記金属分散層を形成する工程との間に、前記金属原子供給膜の上に第２の導電体膜を形成する工程を有し、
前記金属分散層を形成する工程の後に、前記第２の導電体膜及び前記金属原子供給膜をパターニングして上部電極を形成し、前記強誘電体膜及び前記金属分散層をパターニングして容量絶縁膜を形成し、前記第１の導電体膜をパターニングして下部電極を形成する工程を有することを特徴とする付記１乃至４のいずれか１項に記載の強誘電体メモリの製造方法。
【００６７】
（付記６）前記熱処理時の温度が、７００℃乃至７５０℃であることを特徴とする付記１乃至５のいずれか１項に記載の強誘電体メモリの製造方法。
【００６８】
（付記７）半導体基板と、
前記半導体基板の上方に形成された下部電極と、
強誘電体材料により前記下部電極の上に形成され、前記下部電極との界面に金属原子が分散した金属分散層を有する容量絶縁膜と、
前記容量絶縁膜の上に形成された上部電極とを有し、
前記上部電極の前記容量絶縁膜側に、前記金属分散層に分散された金属原子と同種の金属原子を含む金属原子供給膜が設けられていることを特徴とする強誘電体メモリ。
【００６９】
（付記８）前記金属原子が、ルテニウムであることを特徴とする付記７に記載の強誘電体メモリ。
【００７０】
（付記９）前記金属原子供給膜が、ルテニウム酸ストロンチウムにより形成されていることを特徴とする付記７又は８に記載の強誘電体メモリ。
【００７１】
（付記１０）前記金属原子供給膜の厚さが３ｎｍ以下であることを特徴とする付記７乃至９のいずれか１項に記載の強誘電体メモリ。
【符号の説明】
【００７２】
１０…半導体基板、１１…素子分離層、１２…ウェル、１３…ゲート絶縁膜、１４…ゲート電極、１５…コンタクト層、１７…サイドウォール、１９…カバー絶縁膜、２０…第１の層間絶縁膜、２１…密着層、２２…金属原子供給膜、２２ａ…下部電極、２３…強誘電体膜、２３ａ…容量絶縁膜、２４…金属原子供給膜、２５…第２の導電体膜、２５ａ…上部電極、２６…金属分散層、２７…保護膜、２８…第２の層間絶縁膜、２８ａ，２８ｂ，２８ｃ…コンタクトホール、２９，３１，３３…バリアメタル、３０…導電性プラグ、３２…アルミニウム膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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