(57)【要約】【課題】薄膜トランジスタの面積を大きくせずにチャネル抵抗を低くし、GATE_ON時の書き込み率が良好な薄膜トランジスタを提供すること。【解決手段】絶縁基板上に形成された第一ゲートと、前記第一ゲート上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、前記半導体膜の中央部上に形成されたチャネル保護膜と、前記チャネル保護膜に跨って互いに離間して形成されたソース及びドレインと、前記ソース、ドレイン及びチャネル保護膜上に形成された絶縁膜とを備え、前記絶縁膜上に第二ゲートを備えることを特徴とする薄膜トランジスタとしたもの。【選択図】図４
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【特許請求の範囲】
【請求項１】
絶縁基板上に形成された第一ゲートと、前記第一ゲート上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、前記半導体膜の中央部上に形成されたチャネル保護膜と、前記チャネル保護膜に跨って互いに離間して形成されたソース及びドレインと、前記ソース、ドレイン及びチャネル保護膜上に形成された絶縁膜とを備え、
前記絶縁膜上に第二ゲートを備えることを特徴とする薄膜トランジスタ。
【請求項２】
前記ドレインと前記チャネル保護膜とが重なった範囲が、前記ソースと前記チャネル保
護膜とが重なった範囲よりも大きいことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第二ゲートが前記ドレインと接続されていることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記第二ゲートが前記ゲートと接続されていることを特徴とする請求項１又は２に薄膜トランジスタ。
【請求項５】
前記ゲート又は第二ゲートのいずれかが非透過材料からなる事を特徴とする請求項１乃至４のいずれかに記載の薄膜トランジスタ。
【請求項６】
請求項１乃至５のいずれかに記載の薄膜トランジスタをそれぞれ有する複数の画素を備え、前記各画素に設けられている画素電極が前記薄膜トランジスタの前記ソースに接続されていることを特徴とするディスプレイパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型の薄膜トランジスタと、その薄膜トランジスタを画素及び画素の周囲に設けたディスプレイパネルとに関する。
【背景技術】
【０００２】
電気泳動素子を画素として用いたディスプレイパネルは大きく分けてパッシブ駆動方式のものと、アクティブマトリクス駆動方式のものに分類することができるが、アクティブマトリクス駆動方式が高コントラスト、高精細といった点でパッシブ駆動方式よりも優れている。アクティブ駆動方式には信号の電圧に応じて電気泳動素子を動作させるものであり、その階調性はＰＷＭ（パルス幅変調：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）によって実現されている。例えば従来の電気泳動ディスプレイパネルにおいては、画像データに応じた電圧信号を供給するスイッチングを行うスイッチ用トランジスタが画素ごとに設けられている。電気泳動ディスプレイパネルでは、走査線が選択されるとスイッチング用トランジスタがオンになり、ドレイン電圧のレベルに応じた電圧が電源から駆動トランジスタを介して電気泳動素子に印加され電気泳動素子が動作する。走査線の選択が終了してから次にその走査線が選択されるまでの間では、スイッチ用トランジスタがオフになっても駆動トランジスタのゲート電圧のレベルが保持され続け、電気泳動素子が電圧に応じた状態を保つ。階調表現はＰＷＭ駆動であるためにこの動作を数回繰り返すことにより、その電圧印加時間の大きさに応じた明度で表示される。
【０００３】
また、これらのアクティブマトリクス駆動方式のディスプレイに用いられる薄膜トランジスタは従来フォトリソグラフィー技術を用いて製造されていたが、近年、印刷技術を用いて電子部材を製造するプリンタブルエレクトロニクスが注目されている。印刷技術を用いることで、フォトリソグラフィーよりも装置や製造コストが下がり、また真空や高温を必要としないことからプラスチック基板が利用できるなどのメリットが挙げられる。
【０００４】
しかしながら、従来の電気泳動ディスプレイパネルにおいては、ゲートオフ時の電圧特性を保つ為に大きなＣＳ（キャパシタ）を電気泳動素子と並列に接続しなければならなかった。これは電気泳動素子の時定数に起因するものであるが、画素サイズやトランジスタ配置などの画素設計上ＣＳを大きくするとＴＦＴ素子は小さくなるというトレードオフの関係にあった。
また、ＣＳを大きくすることにより保持特性はよくなるものの、書き込み特性（ゲートｏｎ時にドレインからソースに電圧が書き込まれる特性）は悪化するというトレードオフもあった。
さらに、印刷技術により作成されたトランジスタはフォトリソグラフィーにより作成されたトランジスタに比べてアライメントずれが大きいため、チャネル部やゲートに対しソース、ドレインなどを対称に作成することは困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３２８３６号公報
【特許文献２】特開２００８−８３１７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記のような問題点を解決しようとしてなされたものであり、チャネル抵抗を低くし、より効率よく書き込める薄膜トランジスタを提供することにより、ＴＦＴ素子面積を大きくせずに書き込み特性を良好とし尚且つ、保持特性を良好とすることを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するために、請求項１〜６に係る発明としたものである。
【発明の効果】
【０００８】
本発明によれば第二のゲートに所定の電圧を印加することでドレインとチャネル保護膜とが重なった範囲がソースとチャネル保護膜とが重なった範囲よりも大きくなるため、薄膜トランジスタのチャネル幅を広げずともチャネル抵抗が低くなり、例えば、従来よりサイズが小さく、より効率よく電圧を書き込める薄膜トランジスタができる。したがって開口率の高い表示素子ができ、移動度が低い分もカバーできるものである。
また、アライメントずれによる特性悪化を防止する為に、ドレイン方向に多く重なるようにマスク設計すれば特性悪化が発生しないトランジスタを作成することができる。
【図面の簡単な説明】
【０００９】
【図１】電気泳動ディスプレイパネル１の画素回路構成を絶縁基板１とともに示した          図面である。
【図２】電気泳動ディスプレイパネル１の画素Ｐi,jの等価回路図である。
【図３】電気泳動素子の断面図である。
【図４】本発明のトランジスタ２１の断面図である。
【図５】トランジスタ２１を適用した薄膜トランジスタの一実施形態を示す断面図で          ある。
【図６】トランジスタ２１を適用した薄膜トランジスタの別の実施形態を示す断面図          である。
【図７】薄膜トランジスタのゲート−ソース間電圧とドレイン−ソース間電流の関係          を示したグラフである。
【図８】薄膜トランジスタのゲート−ソース間電圧とドレイン−ソース間電流の関係          を示したグラフである。
【図９】薄膜トランジスタのゲート−ソース間電圧とドレイン−ソース間電流の関係          を示したグラフである。
【図１０】薄膜トランジスタのドレイン−ソース間電流の第二ゲート電圧依存性及び            ソース、ドレイン重なり依存性を示したグラフである。
【図１１】薄膜トランジスタのドレイン−ソース間電流の第二ゲート電圧依存性及び            ソース、ドレイン重なり依存性を示したグラフである。
【図１２】実施例２のパネル概略図である。
【図１３】実施例３のパネル概略図である。
【発明を実施するための形態】
【００１０】
以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以
下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付され
ているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１１】
〔電気泳動ディスプレイパネルの全体構成〕
図１には、アクティブマトリクス駆動方式の電気泳動ディスプレイパネル１の概略図が示されている。図１に示すように、電気泳動ディスプレイパネル１はシート状又はガラスのような剛性の板状の絶縁基板１と、互いに平行となるよう絶縁基板１上に配列されたｎ本（複数本）の信号線Ｙ1〜Ｙnと、絶縁基板１を平面視して信号線Ｙ1〜Ｙnに対して直交するよう絶縁基板１上に配列されたｍ本（複数本）の走査線Ｘ1〜Ｘmと、副走査線ＸＸ１〜ＸＸｍ、信号線Ｙ1〜Ｙn及び走査線Ｘ1〜Ｘmに沿ってマトリクス状となるよう絶縁基板１上に配列された（ｍ×ｎ）群の画素回路Ｐ1,1〜Ｐm,nとを備える。
【００１２】
以下では、信号線Ｙ1〜Ｙnの延在した方向を垂直方向といい、走査線Ｘ1〜Ｘmの延在した方向を水平方向という。また、ｍ，ｎは２以上の自然数であり、走査線Ｘ、副走査線ＸＸに下付けした数字は図１において上からの配列順を表し、信号線Ｙに下付けした数字は図１において左からの配列順を表し、画素回路Ｐに下付けした数字の前側が上からの配列順を表し、後ろ側が左からの配列順を表す。すなわち、１〜ｍのうちの任意の数をｉとし、１〜ｎのうちの任意の数をｊとした場合、走査線Ｘi、副走査線ＸＸｉは上からｉ行目であり、信号線Ｙjは左からｊ列目であり、画素回路Ｐi,jは上からｉ行目、左からｊ列目であり、画素回路Ｐi,jは走査線Ｘi、信号線Ｙjに接続されている。
この電気泳動ディスプレイパネル１においては、走査線Ｘ1〜Ｘm、副走査線ＸＸ1〜ＸＸmと信号線Ｙ1〜Ｙnとでマトリクス状に区画されたそれぞれの領域が画素を構成し、画素回路Ｐ1,1〜Ｐm,nが１つの領域につき１群だけ設けられている。なお副走査線ＸＸは表示領域外部で連結され１出力に接続されている。
【００１３】
〔画素回路の構成〕
何れの画素回路Ｐ1,1〜Ｐm,nも同一に構成されているので、画素回路Ｐ1,1〜画素回路Ｐm,nのうち任意の画素回路Ｐi,jについて説明する。
図２は画素回路Ｐi,jの等価回路図である。画素回路Ｐi,jは、画素としての電気泳動素子２０と、電気泳動素子２０の周囲に配置されたｎチャネル薄膜トランジスタ（以下単にトランジスタと記述する。）２１と、キャパシタ２２とを備える。
なお以下の説明において画素側をソース、入力配線側をドレインと表記することとする。
【００１４】
〔電気泳動素子の構成〕
電気泳動素子２０は、ＴＦＴからなる画素電極２０ａと対抗電極２０ｂとに挟まれた構成となっている。画素電極２０ａは、非透明性であればＡｌ系金属、Ｃｕ系金属、Ａｇ系金属、透明性であれば錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）を主成分としたものがある。電気泳動層２０ｂ上に形成されている対向電極は、全ての画素に共通して形成された共通電極であり、上記の透明材料から構成される。
【００１５】
電気泳動素子の例として、電気泳動媒体として帯電した白黒両粒子が格納されたマイクロカプセル２３に電圧を印加して白黒表示を行わせるものを図３に示す。なお、電気泳動素子に用いられるとしては、図３の様な帯電させた２色の粒子を液体中に分散させたカプセルや、帯電させた１色の粒子を着色液中に分散させたものや、帯電させた２色の粒子を気体とともに閉じ込めたものなどが使用できる。
【００１６】
カラー表示を行う場合、赤・緑・青やシアン・マゼンダ・イエローなどの３色、又はこれらの３色に白表示として用いる透明を追加した４色を用いたカラーフィルタを白黒の表示媒体の表示側に設ける方法や、電気泳動媒体自体に赤・緑・青の３種やこれに白を加えた４種の着色粒子を用いる等の方法がある。
【００１７】
〔キャパシタの構成〕
キャパシタ２２は、二つの電極２１ｓ，２２ｂと、これら電極２１ｄ，２２ｂの間に介在する絶縁膜（誘電体膜）とで構成されている。
【００１８】
〔トランジスタの構成〕
図４、５、６はＴＦＴの切断面構造である。図５は画素電極をトランジスタ上にまで広げたものであり、図６は後述する第二のゲート電極がドレイン電極と接続されているものであるが、その他は図４と同じであるので図４を参照しながら説明する。
【００１９】
トランジスタ２１は図４のように設けられている。トランジスタ２１のゲート２１ｇが絶縁基板１上に形成されている。ゲート２１ｇはクロム、クロム合金、アルミ又はアルミ合金（例えば、Ａｌ−Ｔｉ合金）Ag合金のいずれかを含み、ゲート２１ｇ上には、窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ2）などからなるゲート絶縁膜３１が形成されている。
【００２０】
ゲート絶縁膜３１上においてゲート２１ｇに相対する位置には、アモルファスシリコンからなる半導体膜２１ｃが形成されている。この半導体膜２１ｃとゲート２１ｇとの間にゲート絶縁膜３１が挟まれている。
【００２１】
半導体膜２１ｃの中央部上には、絶縁性のチャネル保護膜（エッチングストッパー絶縁膜）２１ｐが形成されている。チャネル保護層に使用される材料としては、酸化シリコン、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン、窒化シリコン等の無機材料、または、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＶＰ（ポリビニルフェノール）等の絶縁材料が挙げられるがこれらに限定されるものではない。チャネル保護膜２３ｐは、パターニングに用いられるエッチャントから半導体膜２１ｃのチャネル領域を保護するものであり、厚さが５０ｎｍ〜５００ｎｍの厚さで成膜されている。
また、半導体膜２１ｃの一端部上には、不純物半導体膜２１ａが一部チャネル保護膜２３ｐに重なるようにして形成し、半導体膜２１ｃの他端部上には、不純物半導体膜２１ｂが一部チャネル保護膜２１ｐに重なるようにして形成しても良い。不純物半導体膜２１ａは不純物半導体膜２１ｂから離間している。不純物半導体膜２１ａ，２１ｂは、例えば、ｎ型の不純物イオンを含むアモルファスシリコン（ｎ+シリコン）を用いることができる。
【００２２】
なお、半導体膜２１ｃとしては、金属酸化物を主成分とする酸化物半導体材料を用いても良い。酸化物半導体材料は亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）、及びガリウムのうち１種類以上の元素を含む酸化物である、例えば、酸化亜鉛（ＺｎＯ）、酸化インジウム（ＩｎＯ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化スズ（ＳｎＯ）、酸化タングステン（ＷＯ）、及び酸化亜鉛インジウムガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）などの材料が挙げられる。これらの材料の構造は単結晶、多結晶、微結晶、結晶とアモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。
【００２３】
不純物半導体膜２１ａ上には、ドレイン２１ｄｄと２１ｄが形成され、不純物半導体膜２１ｂ上には、ソース２１ｓｓと２１ｓが形成されている。ドレイン２１ｄ、２１ｄｄ及びソース２１ｓ、２１ｓｓはＡｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｐｔ等の金属や、ＩＴＯ、ＩＺＯ等の導電性酸化物のいずれかを含んでいる。
【００２４】
ドレイン２１ｄ及びソース２１ｓ上には、窒化シリコン又はポリイミド樹脂、フッ化樹脂等の単層或いは複数の層の保護絶縁膜３２が形成されており、トランジスタ２１が保護絶縁膜３２によって被覆されている。２１ｄ、２１ｓ上には３２を介して第二ゲート３３が設けられ、さらに保護膜３４が形成されている。
【００２５】
なお、ゲート２１ｇと第二ゲート３３のいずれか一方が光を透過しない半導体層４の遮光層として機能することが望ましく、ゲート２１ｇと第二ゲート３３の少なくともいずれか一方が金属などの光を透過しない材料からなることが望ましい。特に、ゲート２１ｇと第二ゲート３３のいずれか一方のうち、半導体膜のチャネル領域と重なる領域においては半導体の特性に影響を与える波長領域である５４０ｎｍ以下の光に対して不透明である事が好ましい。
【００２６】
このトランジスタ２１では、チャネル長Ｌは、不純物半導体膜２１ａと半導体膜２３ｃの接する部分から不純物半導体膜２１ｂと半導体膜２１ｃの接する部分までの最短距離である。つまり、チャネル保護膜２１ｐの長さがチャネル長Ｌとなる。以下では、チャネル長Ｌを規定する方向をチャネル長方向という。
【００２７】
平面視してドレイン２１ｄとチャネル保護膜２１ｐとが重なった部分のチャネル方向に沿った長さをドレイン重なり長さＤという。また、平面視してソース２１ｓとチャネル保護膜２１ｐとが重なった部分のチャネル方向に沿った長さをソース重なり長さＳという。チャネル保護膜２１ｐのうちドレイン２１ｄにもソース２１ｓにも重なっていない部分のチャネル方向に沿った長さをソースドレイン間距離Ｔという。
【００２８】
ドレイン重なり長さＤと、ソース重なり長さＳと、ソースドレイン間距離Ｔとの総和は、チャネル長Ｌに等しい。本発明において、トランジスタ２１は、ドレイン重なり長さＤがソース重なり長さＳよりも長くなるよう設けられている。つまり、このトランジスタ２１においては、平面視してドレイン２１ｄとチャネル保護膜２１ｐとが重なった範囲の面積が、平面視してソース２１ｓとチャネル保護膜２１ｐとが重なった範囲の面積よりも大きい。
【００２９】
ドレイン重なり長さＤがソース重なり長さＳよりも長いのでトランジスタ２１のチャネル抵抗が低くなり、ドレイン重なり長さＤがソース重なり長さＳと等しい場合に比べて、ドレイン２１ｄ−ソース２１ｓ間に電流がより効率よく流れる。また、第二ゲートに所定の電圧を与えるとそのバックゲート効果により、さらに効率よく電流が流れる。したがってトランジスタ２１のチャネル抵抗が低いのでトランジスタ２１を大型化する必要がなくなるため、画素回路Ｐi,jのトランジスタのレイアウト設計が容易になる。
特に、薄膜トランジスタ基板側から視認する構造の場合、平面視して電気泳動素子２０の面積の割合が高くなるので、開口率を高くすることができる。また、薄膜トランジスタ基板側から視認する構造の場合、カラーフィルタを用いるカラー表示電気泳動素子ではカラーフィルタと画素電極との位置あわせを容易にすることもできる。
さらに、所定電圧に達する時間を短くできる（書き込み率が良好となる）ので、コントラストが向上し表示品位も上がり、ＰＷＭによる書き込み時間を短くできるため消費電力を低くすることもできる。
【００３０】
本発明のトランジスタ２１は、ドレイン重なり長さＤがソース重なり長さＳよりも大きいため閾値電圧の経時変化が小さいことが確認されており、電気泳動ディスプレイパネル１の表示品質の経年劣化を抑えることができる。
【００３１】
〔応用例〕
なお、本発明は、上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範
囲において、種々の改良並びに設計の変更を行っても良い。たとえば不純物半導体膜２１ａ、２１ｂはトランジスタのドレイン重なり長さＤとソース重なり長さＳとの相対的な長さによる特性の傾向に直接影響がないのでソース、ドレインと半導体膜との間に介在させなくてもよい。
また、上記実施の形態における薄膜トランジスタを構成するゲート、ソース、ドレイン、半導体層の形成方法はフォトリソ工程だけでなく、印刷工程により行ってもよい。印刷方法としては、グラビア印刷、フレキソ印刷、オフセット印刷、スクリーン印刷およびインクジェット法など、公知の方法を用いることができる。
【実施例１】
【００３２】
図５に示す構造の薄膜トランジスタを作成し、ドレイン電圧(Vds)を１５ｖとし、ゲート電圧（Vgs）を変化させた状態でVdsと、ドレイン−ソース間に流れる電流Idsとの関係を測定した。その結果を図７〜９に示す。
【００３３】
図７において、実線（ｐ−ｅ−０）は、比誘電率７〜８の窒化シリコンからなるチャネル保護膜の膜厚が１７０ｎｍ、比誘電率１１〜１３のアモルファスシリコンからなる半導体膜の膜厚５０ｎｍ、第二のゲート電圧（Vg_2）が０V、チャネル長Ｌが１８μｍ、ドレイン重なり長さＤが４μｍ、ソース重なり長さＳが４μｍ、ソースドレイン間距離Ｔが１０μｍ、チャネル幅Wが２００μｍの薄膜トランジスタにおける測定結果である。
【００３４】
点線（ｐ−ｅ−ｐ）はVg_2が１５V、その他の条件が実線（ｐ−ｅ−０）と同じ薄膜トランジスタにおける測定結果である。一点鎖線（ｐ−ｅ−ｍ）はVg_2が−１５V、その他の条件が実線（ｐ−ｅ−０）と同じ薄膜トランジスタにおける測定結果である。
【００３５】
図７から明らかなように、第二のゲート電圧Vg_2が大きい薄膜トランジスタ（点線（ｐ−ｅ−ｐ））は、ドレイン−ソース間に流れる電流の電流値が大きいことがわかる。またVｇｓ＝−２０V時のオフ電流に遜色は無い。
【００３６】
図８において、実線（ｐ−ｄ−０）は、比誘電率７〜８の窒化シリコンからなるチャネル保護膜の膜厚が１７０ｎｍ、比誘電率１１〜１３のアモルファスシリコンからなる半導体膜の膜厚５０ｎｍ、第二のゲート電圧Vg_2が０V、チャネル長Ｌが１８μｍ、ドレイン重なり長さＤが６μｍ、ソース重なり長さＳが２μｍ、ソースドレイン間距離Ｔが１０μｍ、チャネル幅Wが２００μｍの薄膜トランジスタにおける測定結果である。点線（ｐ−ｄ−ｐ）はVg_2が１５V、その他の条件が実線（ｐ−ｄ−０）と同じ薄膜トランジスタにおける測定結果である。一点鎖線（ｐ−ｄ−ｍ）はVg_2が−１５V、その他の条件が実線（ｐ−ｄ−０）と同じ薄膜トランジスタにおける測定結果である。
【００３７】
図８から明らかなように、第二のゲート電圧Vg_2が大きい薄膜トランジスタ（点線（ｐ−ｄ−ｐ））は、ドレイン−ソース間に流れる電流の電流値が大きいことがわかる。またVgs＝−２０V時のオフ電流に遜色は無い。
【００３８】
図９において、実線（ｐ−ｓ−０）は、比誘電率７〜８の窒化シリコンからなるチャネル保護膜の膜厚が１７０ｎｍ、比誘電率１１〜１３のアモルファスシリコンからなる半導体膜の膜厚５０ｎｍ、第二のゲート電圧Vg_2が０V、チャネル長Ｌが１８μｍ、ドレイン重なり長さＤが６μｍ、ソース重なり長さＳが２μｍ、ソースドレイン間距離Ｔが１０μｍ、チャネル幅Wが２００μｍの薄膜トランジスタにおける測定結果である。点線（ｐ−ｓ−ｐ）はVg_2が１５V、その他の条件が実線（ｐ−ｓ−０）と同じ薄膜トランジスタにおける測定結果である。一点鎖線（ｐ−ｓ−ｍ）はVg_2が−１５V、その他の条件が実線（ｐ−ｓ−０）と同じ薄膜トランジスタにおける測定結果である。
【００３９】
図９から明らかなように、第二のゲート電圧Vg_2が大きい薄膜トランジスタ（点線（ｐ−ｓ−ｐ））は、ドレイン−ソース間に流れる電流の電流値が大きいことがわかる。またVｇｓ＝−２０V時のオフ電流に遜色は無い。
【００４０】
図１０にこの結果をVg=20時電流値として記載した。
図１０から明らかなように、第二のゲートにプラス電位を与えること、又はドレイン重なり長さＤがソース重なり長さＳよりも大きい薄膜トランジスタは、チャネル抵抗が低いことがわかる。このようにチャネル抵抗が低いトランジスタは書き込み率も向上し、大きなCsに電荷を蓄積させる場合有利であるのは言うまでも無い。
【００４１】
図１１に第二のゲート電位によるVg=20時電流値を記載した。第二のゲートが大きいほど上記効果があると分かる。
【００４２】
上記説明では、逆スタガ構造のｎチャネル薄膜トランジスタについて言及したが、ｐチャネル薄膜トランジスタでも同様の効果を奏する。
上記説明では、半導体層にアモルファスシリコンついて言及したが酸化物半導体でも同様の効果を奏する。
【実施例２】
【００４３】
実施例２では図６に記載したドレインと第二のゲート電極を接続した構造としたこと以外は実施例１と同様にして薄膜トランジスタを形成した。
電位関係を鑑みると、第二のゲートは＋１５Vで効果が発揮されるので、ドレイン（書き込み時＋１５ｖと同電位）と接続させてもよい。ただしこの場合ドレインに−１５ｖが与えられる場合もあるが、この場合は電流、書き込み率共に０ｖより悪化する。
しかしながらドレインが-１５ｖの場合、Vgsは３５ｖ（＋２０−（−１５））であり、ドレインが＋１５ｖの時より大きなVgs（＝＋５＝（＋２０−１５））が与えられるので電流、書き込み率共の問題とはならない。
さらにこの場合パネル概略は図１２のようになり、第2ゲート自体の配線部が不要となるので、大幅に開口率が向上する。
【実施例３】
【００４４】
実施例３ではゲートと第二のゲート電極を接続した構造としたこと以外は実施例１と同様にして薄膜トランジスタを形成した。
電位関係を鑑みると、第二のゲートは＋２０Vで効果が発揮されるので、ゲート（＋２０ｖと同電位）と接続させてもよい。実施例３ではパネル概略は図１３のように、実施例１の第２ゲートの配線部が不要となるので、実施例１にくらべ大幅に開口率を向上させることができる。
【符号の説明】
【００４５】
２                絶縁基板
２１              薄膜トランジスタ
２０              電気泳動素子（表示素子）
２０ａ            画素電極
２０ｂ            電気泳動素子電極
２１ａ、２１ｂ    不純物半導体膜
２１ｃ            半導体膜
２１ｄ、２１ｄｄ  ドレイン
２１ｇ            ゲート
２１ｐ            チャネル保護膜
２１ｓ、２１ｓｓ  ソース
２２ｂ            キャパシタ電極
２３              マイクロカプセル素子
３１              ゲート絶縁膜
３２、３４        保護膜
３３              第二ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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