(57)【要約】【課題】クロストーク特性を、副作用なしで改善する。【解決手段】列並列AD変換部は、複数の撮像素子を有する撮像部としての画素アレイの撮像素子が出力する電気信号のAD変換を行う、行方向に並ぶ複数のADCを有する。ADCは、第１のトランジスタ及び第２のトランジスタで構成される差動対を入力段に有するコンパレータを含み、第１及び第２のトランジスタは、それぞれ、同一の数の複数の分割トランジスタに分割されている。所定の列のコンパレータを構成する複数の分割トランジスタの配置パターンと、所定の列に隣接する隣接列のコンパレータを構成する複数の分割トランジスタの配置パターンとは、異なっている。本技術は、例えば、画像を撮像するイメージセンサ等の固体撮像装置に適用することができる。【選択図】図２
2014023065.tif 000002
【特許請求の範囲】
【請求項１】
複数の撮像素子を有する撮像部と、
前記撮像素子が出力する電気信号のAD(Analog to Digital)変換を行う、行方向に並ぶ複数のAD変換器を有するAD変換部と
を備え、
前記AD変換器は、第１のトランジスタ及び第２のトランジスタで構成される差動対を入力段に有するコンパレータを含み、
前記第１及び第２のトランジスタは、それぞれ、同一の数の複数の分割トランジスタに分割され、
所定の列の前記コンパレータを構成する前記複数の分割トランジスタの配置パターンと、前記所定の列に隣接する隣接列の前記コンパレータを構成する前記複数の分割トランジスタの配置パターンとが異なる
固体撮像装置。
【請求項２】
前記AD変換器は、前記コンパレータにおいて、所定の参照信号と、前記撮像素子が出力する電気信号とを比較することにより、前記電気信号のAD変換を行う
請求項１に記載の固体撮像装置。
【請求項３】
前記参照信号は、時間の経過とともに、レベルが変化する信号であり、
前記AD変換器は、前記参照信号と、前記撮像素子が出力する電気信号とのレベルが一致するまでの、前記参照信号のレベルの変化に要する時間をカウントするカウンタを、さらに含む
請求項２に記載の固体撮像装置。
【請求項４】
前記第１及び第２のトランジスタは、それぞれ、偶数個の分割トランジスタに分割されている
請求項３に記載の固体撮像装置。
【請求項５】
前記所定の列の前記第１のトランジスタと、前記隣接列の前記第１のトランジスタ及び前記第２のトランジスタのそれぞれとの間を結合する寄生容量が生じ、
かつ、前記所定の列の前記第２のトランジスタと、前記隣接列の前記第１のトランジスタ及び前記第２のトランジスタのそれぞれとの間を結合する寄生容量が生じる
ように、前記所定の列及び前記隣接列のそれぞれにおいて、前記第１の分割トランジスタ及び前記第２の分割トランジスタが配置されている
請求項４に記載の固体撮像装置。
【請求項６】
前記所定の列の、前記第１のトランジスタを分割した第１の分割トランジスタと、前記隣接列の前記第１の分割トランジスタとが対向する数と、
前記所定の列の、前記第２のトランジスタを分割した第２の分割トランジスタと、前記隣接列の前記第２の分割トランジスタとが対向する数と、
前記所定の列の前記第１の分割トランジスタと、前記隣接列の前記第２の分割トランジスタとが対向する数と、
前記所定の列の前記第２の分割トランジスタと、前記隣接列の前記第１の分割トランジスタとが対向する数と
のすべてが等しくなるように、前記所定の列、及び、前記隣接列のそれぞれにおいて、前記第１の分割トランジスタ、及び、前記第２の分割トランジスタが配置されている
請求項５に記載の固体撮像装置。
【請求項７】
上下に積層される２つのベアチップで構成され、
前記２つのベアチップのうちの、上側に積層される上チップには、前記撮像部が含まれ、
前記２つのベアチップのうちの、下側に積層される上チップには、前記AD変換部が含まれる
請求項６に記載の固体撮像装置。
【請求項８】
複数の撮像素子を有する撮像部と、
前記撮像素子が出力する電気信号のAD(Analog to Digital)変換を行う、行方向に並ぶ複数のAD変換器を有するAD変換部と
を備える固体撮像装置の
前記AD変換器は、第１のトランジスタ及び第２のトランジスタで構成される差動対を入力段に有するコンパレータを含み、
前記第１及び第２のトランジスタは、それぞれ、同一の数の複数の分割トランジスタに分割されており、
所定の列の前記コンパレータを構成する前記複数の分割トランジスタと、前記所定の列に隣接する隣接列の前記コンパレータを構成する前記複数の分割トランジスタとを、異なる配置パターンで配置する
前記固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置、及び、製造方法に関し、特に、例えば、行方向に並ぶ複数のAD変換器を有する、いわゆる列並列型のAD変換部を備えるイメージセンサ等の固体撮像装置において、隣接する列どうしのAD変換器を構成するコンパレータの間のクロストーク特性を、副作用なしで改善することができるようにする固体撮像装置、及び、製造方法に関する。
【背景技術】
【０００２】
画像を撮像する固体撮像装置としては、例えば、CCD(Charge Coupled Device)イメージセンサやCMOS(Complementary Metal Oxide Semiconductor)イメージセンサがあり、近年、小型化等の要請から、CMOSイメージセンサが注目されている。
【０００３】
CMOSイメージセンサは、光電変換を行う画素が出力するアナログの電気信号をAD(Analog to Digital)変換するAD変換部を有する。CMOSイメージセンサのAD変換部としては、処理の高速化等の要請から、一行に並ぶ複数の画素の全部等の２以上の画素が出力する電気信号を、並列にAD変換することができる列並列型のAD変換部（以下、列並列AD変換部ともいう）が採用されている（特許文献１）。
【０００４】
列並列AD変換部は、例えば、画素の列数と同一の数等の複数のADC(AD Converter)（AD変換器）を、行方向に並べて配置することにより構成され、各列のADCは、その列の画素が出力する電気信号のAD変換を行う。
【０００５】
列並列AD変換部を構成するADCとしては、例えば、コンパレータとカウンタとを有し、所定の参照信号と画素が出力する電気信号とを比較することにより、電気信号のAD変換を行う、いわば参照信号比較型のADCがある。
【０００６】
参照信号比較型のADCとしては、例えば、シングルスロープ型ADCがある。
【０００７】
シングルスロープ型ADCでは、コンパレータにおいて、ランプ(ramp)信号等の一定の傾きでレベルが変化する参照信号と画素が出力する電気信号とが比較され、カウンタにおいて、参照信号と電気信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間がカウントされることにより、画素が出力する電気信号がAD変換される（特許文献１）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第4470700号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
複数のADCが一行に並んだ列並列AD変換部の重要な性能指標の１つとして、クロストーク特性がある。列並列AD変換部では、ADCを構成するコンパレータどうしの間（ある列のADCのコンパレータと、その列に隣接する列のADCのコンパレータとの間）のクロストーク特性が、列並列AD変換部全体のクロストーク特性を（ほぼ）支配する。
【００１０】
ADCを構成するコンパレータどうしの間のクロストーク特性を悪化させる要因の１つは、隣接する列どうしのADCの２つのコンパレータの間に生じる、その２つのコンパレータを結合してしまう寄生容量である。
【００１１】
CMOSイメージセンサにおいて、ADCを構成するコンパレータどうしの間のクロストーク特性、ひいては、列並列AD変換部のクロストーク特性の悪化は、CMOSイメージセンサで撮像された画像の混色や、明暗の滲み、欠陥画素の影響の拡大等の画質の劣化につながる。
【００１２】
また、最近では、CMOSイメージセンサの画素のサイズの縮小の要請に伴い、カラムピッチ、すなわち、隣接するADCの列どうしの距離は、さらに狭く（短く）なる傾向にある。
【００１３】
さらに、画素を含むベアチップである画素チップを上側に、列並列AD変換部その他の画素以外の回路を含むベアチップである回路チップを下側に、それぞれ積層する実装が行われる積層型イメージセンサでは、小型化のために、回路チップを、画素チップと（ほぼ）同一のサイズに構成することが求められる。
【００１４】
この場合、回路チップには、列並列AD変換部の他に、種々の回路を形成しなければならないために、列並列AD変換部のADCのカラムピッチは、画素のカラムピッチよりも狭くしなければならないことがある。
【００１５】
そして、ADCのカラムピッチを狭くすると、隣接する列のADCの２つのコンパレータどうしの間の距離も狭くなり、その結果、隣接する列どうしのADCの２つのコンパレータの間の寄生容量が増大し、クロストーク特性は、さらに悪化する。
【００１６】
列並列AD変換部のクロストーク特性を改善する方法としては、例えば、隣接する列のADCどうしの間に、強固なシールドを設ける方法や、各列のADCのコンパレータを構成するトランジスタを、物理的に、列方向に細長く形成して、隣接する列の（ADCの）コンパレータどうしの距離を大にする方法がある。
【００１７】
しかしながら、隣接する列のADCどうしの間にシールドを設ける方法では、そのシールドを設ける分だけ、列並列AD変換部の面積が増大する副作用が生じる。
【００１８】
また、コンパレータを構成するトランジスタを細長く形成する方法では、界面の割合が大になるために、対地寄生容量が増大し、ノイズ特性を劣化する副作用や、RTS(Random Telegraph Signal)ノイズ等のプロセス起因ノイズと呼ばれるノイズが増大する副作用が生じる。
【００１９】
本技術は、このような状況に鑑みてなされたものであり、クロストーク特性を、副作用なしで改善することができるようにするものである。
【課題を解決するための手段】
【００２０】
本技術の一側面の固体撮像装置は、複数の撮像素子を有する撮像部と、前記撮像素子が出力する電気信号のAD(Analog to Digital)変換を行う、行方向に並ぶ複数のAD変換器を有するAD変換部とを備え、前記AD変換器は、第１のトランジスタ及び第２のトランジスタで構成される差動対を入力段に有するコンパレータを含み、前記第１及び第２のトランジスタは、それぞれ、同一の数の複数の分割トランジスタに分割され、所定の列の前記コンパレータを構成する前記複数の分割トランジスタの配置パターンと、前記所定の列に隣接する隣接列の前記コンパレータを構成する前記複数の分割トランジスタの配置パターンとが、異なる固体撮像装置である。
【００２１】
以上のような固体撮像装置においては、行方向に並ぶ複数のAD変換器を有するAD変換部が、第１のトランジスタ及び第２のトランジスタで構成される差動対を入力段に有するコンパレータを含み、前記第１及び第２のトランジスタが、それぞれ、同一の数の複数の分割トランジスタに分割されている。そして、所定の列の前記コンパレータを構成する前記複数の分割トランジスタの配置パターンと、前記所定の列に隣接する隣接列の前記コンパレータを構成する前記複数の分割トランジスタの配置パターンとは、異なっている。
【００２２】
本技術の一側面の製造方法は、複数の撮像素子を有する撮像部と、前記撮像素子が出力する電気信号のAD(Analog to Digital)変換を行う、行方向に並ぶ複数のAD変換器を有するAD変換部とを備える固体撮像装置の前記AD変換器は、第１のトランジスタ及び第２のトランジスタで構成される差動対を入力段に有するコンパレータを含み、前記第１及び第２のトランジスタは、それぞれ、同一の数の複数の分割トランジスタに分割されており、所定の列の前記コンパレータを構成する前記複数の分割トランジスタと、前記所定の列に隣接する隣接列の前記コンパレータを構成する前記複数の分割トランジスタとを、異なる配置パターンで配置する前記固体撮像装置の製造方法である。
【００２３】
以上のような製造方法においては、所定の列の前記コンパレータを構成する前記複数の分割トランジスタと、前記所定の列に隣接する隣接列の前記コンパレータを構成する前記複数の分割トランジスタとが、異なる配置パターンで配置される。
【００２４】
なお、固体撮像装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００２５】
本技術の一側面によれば、クロストーク特性を改善することができる。特に、行方向に並ぶ複数のAD変換器を有するAD変換部を備える固体撮像装置において、隣接する列どうしのAD変換器を構成するコンパレータの間のクロストーク特性を、副作用なしで改善することができる。
【図面の簡単な説明】
【００２６】
【図１】本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【図２】イメージセンサ２の構成例を示すブロック図である。
【図３】画素１１ｍ，ｎの構成例を示す回路図である。
【図４】ADC３１ｎの構成例を示すブロック図である。
【図５】コンパレータ６１ｎの構成例を示す回路図である。
【図６】イメージセンサ２の半導体チップ（ペアチップ）への実装を説明する図である。
【図７】FET#AnとFET#Bnとを、それぞれ２個のFET#A1n及びFET#A2nと、FET#B1n及びFET#B2nとに分割した場合の、コンパレータ６１ｎの差動対の構成例を示す回路図である。
【図８】FET#Anを分割したFET#A1n及びFET#A2n、並びに、FET#Bnを分割したFET#B1n及びFET#B2nのカラム領域への配置の例を示す図である。
【図９】寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【図１０】クロストーク特性を改善するFET#An及びFET#Bnの配置の第１の例を示す図である。
【図１１】寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【図１２】寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【図１３】クロストーク特性を改善するFET#An及びFET#Bnの配置の第２の例を示す図である。
【図１４】寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【図１５】クロストーク特性を改善するFET#An及びFET#Bnの配置の第３の例を示す図である。
【図１６】寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【図１７】クロストーク特性を改善するFET#An及びFET#Bnの配置の第４の例を示す図である。
【図１８】寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【図１９】イメージセンサ２を半導体チップで構成する場合の構成例を示す概要図である。
【図２０】イメージセンサ２としての半導体チップの製造方法を説明するフローチャートである。
【発明を実施するための形態】
【００２７】
［本技術を適用したディジタルカメラの一実施の形態］
【００２８】
図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【００２９】
なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
【００３０】
図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
【００３１】
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
【００３２】
イメージセンサ２は、例えば、CMOSイメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
【００３３】
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
【００３４】
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
【００３５】
出力部５は、信号処理部４からの画像データを出力する。
【００３６】
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
【００３７】
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
【００３８】
制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
【００３９】
以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
【００４０】
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。
【００４１】
信号処理部４は、メモリ３に記憶された画像データの信号処理を行い、出力部５に供給する。
【００４２】
出力部５では、信号処理部４からの画像データが出力される。
【００４３】
［イメージセンサ２の構成例］
【００４４】
図２は、図１のイメージセンサ２の構成例を示すブロック図である。
【００４５】
図２において、イメージセンサ２は、画素アレイ１０、画素駆動部２１、列並列AD変換部２２、及び、出力部２３を有する。
【００４６】
画素アレイ１０は、撮像を行う撮像素子としての、M×N個（M及びNは、1以上の整数）の画素１１１，１，１１１，２，・・・，１１１，Ｎ，１１２，１，１１２，２，・・・，１１２，Ｎ，・・・，１１Ｍ，１，１１Ｍ，２，・・・，１１Ｍ，Ｎを有する撮像部である。
【００４７】
M×N個の画素１１１，１ないし１１Ｍ，Ｎは、２次元平面上に、M行N列の行列（格子）状に配置されている。
【００４８】
ここで、本実施の形態では、列数Nは、複数であることとし、したがって、画素アレイ１０では、少なくとも、行方向に、複数であるN個の画素１１ｍ，１，１１ｍ，２，・・・，１１ｍ，Ｎが並んでいる。
【００４９】
画素アレイ１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎには、行方向に延びる画素制御線４１ｍが接続されている。
【００５０】
また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素１１１，ｎないし１１Ｍ，ｎには、列方向に延びる垂直信号線４２ｎが接続されている。
【００５１】
画素１１ｍ，ｎは、そこに入射する光（入射光）の光電変換を行う。さらに、画素１１ｍ，ｎは、光電変換によって得られる電荷に対応する電圧（電気信号）を、画素駆動部２１からの、画素制御線４１ｍを介しての制御に従い、垂直信号線４２ｎ上に出力する。
【００５２】
なお、画素１１ｍ，ｎは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
【００５３】
画素駆動部２１は、例えば、制御部６（図１）の制御等に従い、画素制御線４１ｍを介して、その画素制御線４１ｍに接続されている画素１１ｍ，１ないし１１ｍ，Ｎを制御（駆動）する。
【００５４】
列並列AD変換部２２は、一行に並ぶ画素１１ｍ，１ないし１１ｍ，Ｎそれぞれと、垂直信号線４２１ないし４２Ｎを介して接続されており、したがって、画素１１ｍ，ｎが出力する電圧（電気信号）は、垂直信号線４２ｎを介して、列並列AD変換部２２に供給される。
【００５５】
列並列AD変換部２２は、一行に並ぶ画素１１ｍ，１ないし１１ｍ，Ｎそれぞれから、垂直信号線４２１ないし４２Ｎを介して供給される電圧（電気信号）のAD変換を、並列で行い、その結果得られるディジタルデータを、画素１１ｍ，１ないし１１ｍ，Ｎの画素値（画素データ）として、出力部２３に供給する。
【００５６】
ここで、列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎすべての電気信号のAD変換を、並列で行う他、そのN個の画素１１ｍ，１ないし１１ｍ，Ｎのうちの、N個未満の複数の画素の電気信号のAD変換を、並列で行うことができる。
【００５７】
但し、以下では、説明を簡単にするため、列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎすべての電気信号のAD変換を、並列で行うこととする。
【００５８】
列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎすべての電気信号のAD変換を、並列で行うために、N個のADC(Analog to Digital Converter)３１１ないし３１Ｎを有する。
【００５９】
さらに、列並列AD変換部２２は、参照信号出力部３２、及び、クロック出力部３３を有する。
【００６０】
参照信号出力部３２は、例えば、ランプ(ramp)信号等の一定の傾きで、所定の初期値から所定の最終値までレベルが変化する参照信号を、参照信号線３２Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００６１】
クロック出力部３３は、所定の周波数のクロックを、クロック線３３Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
【００６２】
ADC３１ｎは、垂直信号線４１ｎに接続されており、したがって、ADC３１ｎには、画素１１ｍ，ｎの電気信号（画素１１ｍ，ｎが出力する電気信号）が、垂直信号線４１ｎを介して供給される。
【００６３】
ADC３１ｎは、画素１１ｍ，ｎから、垂直信号線４１ｎを介して供給される電気信号のCDS(Correlated Double Sampling)、及び、AD変換を、参照信号出力部３２からの参照信号、及び、クロック出力部３３からのクロックを用いて行う。
【００６４】
すなわち、ADC３１ｎは、画素１１ｍ，ｎからの電気信号と、参照信号出力部３２からの参照信号とを比較し、画素１１ｍ，ｎからの電気信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間をカウントすることにより、画素１１ｍ，ｎからの電気信号のAD変換、及び、CDSを行う。
【００６５】
ここで、ADC３１ｎにおいて、画素１１ｍ，ｎからの電気信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間のカウントは、クロック出力部３３からのクロックをカウントすることにより行われる。
【００６６】
ADC３１ｎは、AD変換、及び、CDSの結果得られるディジタルデータを、画素１１ｍ，ｎの画素値（画素データ）として、出力部２３に供給する。
【００６７】
なお、N個のADC３１１ないし３１Ｎには、画素アレイ１０の第1行ないし第M行の各行のN個の画素１１ｍ，１ないし１１ｍ，Ｎの電気信号が、例えば、第1行から順次供給され、その電気信号のAD変換、及び、CDSが、いわば行単位で行われる。
【００６８】
出力部２３は、ADC３１１ないし３１Ｎからの画素１１ｍ，１ないし１１ｍ，Ｎの画素データを一時記憶し、第m行の画像データとして、外部（本実施の形態では、メモリ３（図１））に出力する。
【００６９】
なお、ここでは、ADC３１ｎにおいて、AD変換の他、CDSを行うこととしたが、ADC３１ｎでは、AD変換のみを行い、CDSは、出力部２３で行うことが可能である。
【００７０】
［画素１１ｍ，ｎの構成例］
【００７１】
図３は、図２の画素１１ｍ，ｎの構成例を示す回路図である。
【００７２】
図３において、画素１１ｍ，ｎは、PD(Photodiode)５１、並びに、４個のnMOS(negative channel MOS)のFET(Field Effect Transistor)，５２，５４，５５、及び、５６を有する。
【００７３】
また、画素１１ｍ，ｎにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
【００７４】
PD５１は、撮像素子としての光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷を蓄積することにより、光電変換を行う。
【００７５】
PD５１のアノードはグラウンド(ground)に接続され（接地され）、PD５１のカソードは、FETのソースに接続されている。
【００７６】
FET５２は、PD５１に蓄積された電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
【００７７】
転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
【００７８】
また、転送Tr５２のゲートは、画素制御線４１ｍに接続されており、転送Tr５２のゲートには、画素制御線４１ｍを介して、転送パルスTRGが供給される。
【００７９】
ここで、画素駆動部２１（図２）が、画素制御線４１ｍを介して、画素１１ｍ，ｎを駆動（制御）するために、画素制御線４１ｍに流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
【００８０】
FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
【００８１】
FET５４は、FD５３に蓄積された電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
【００８２】
リセットTr５４のドレインは、電源Vddに接続されている。
【００８３】
また、リセットTr５４のゲートは、画素制御線４１ｍに接続されており、リセットTr５４のゲートには、画素制御線４１ｍを介して、リセットパルスRSTが供給される。
【００８４】
FET５５は、FD５３の電圧を増幅するためのFETであり、以下、増幅Tr５５ともいう。
【００８５】
増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源Vddに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
【００８６】
FET５６は、垂直信号線４２ｎへの電気信号（電圧）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
【００８７】
選択Tr５６のソースは、垂直信号線４２ｎに接続されている。
【００８８】
また、選択Tr５６のゲートは、画素制御線４１ｍに接続されており、選択Tr５６のゲートには、画素制御線４１ｍを介して、選択パルスSELが供給される。
【００８９】
ここで、画素１１ｍ，ｎは、選択Tr５６なしで構成することができる。
【００９０】
また、画素１１ｍ，ｎの構成としては、FD５３ないし選択Tr５６を、複数のPD５１及び転送Tr５２で共有する共有画素の構成を採用することができる。
【００９１】
以上のように構成される画素１１ｍ，ｎでは、PD５１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷の蓄積を開始する。
【００９２】
PD５１での電荷の蓄積が開始されてから、所定の時間（露光時間）が経過すると、画素駆動部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
【００９３】
転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
【００９４】
転送Tr５２がオン状態になると、PD５１に蓄積された電荷は、転送Tr５２を介して、FD５３に転送されて蓄積される。
【００９５】
ここで、画素駆動部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
【００９６】
リセットTr５４がオン状態になることにより、FD５３にある電荷は、リセットTr５４を介して、電源Vddに掃き出されてリセットされる。
【００９７】
FD５３の電荷のリセット後、画素駆動部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２を、一時的に、オン状態にする。
【００９８】
転送Tr５２がオン状態になることにより、PD５１に蓄積された電荷は、転送Tr５２を介して、リセット後のFD５３に転送されて蓄積される。
【００９９】
一方、増幅Tr５５は、そのゲートに接続されたFD５３にある電荷に対応する電圧（電位）を、ソースに出力している。
【０１００】
上述したように、増幅Tr５５のソースは、選択Tr５６のドレインに接続されており、選択Tr５６は、オン状態になったときに、増幅Tr５５のソースに出力される（現れる）電圧を、選択Tr５６のソースに接続されている垂直信号線４２ｎ上に出力することにより、その垂直信号線４２ｎに接続されているADC３１ｎ（図２）に供給する。
【０１０１】
画素駆動部２１は、リセットTr５４がオン状態になることにより、FD５３（にある電荷）がリセットされた直後のタイミングと、転送Tr５２がオン状態になることにより、PD５１に蓄積された電荷が、転送Tr５２を介して、リセット後のFD５３に転送されて蓄積された後のタイミングとにおいて、選択パルスSELを一時的にHレベルにする。
【０１０２】
FD５３がリセットされた直後のタイミングにおいて、選択パルスSELが一時的にHレベルにされることにより、選択Tr５６がオン状態になり、リセット直後のFD５３の電圧（以下、リセットレベルともいう）が、増幅Tr５５、及び、オン状態の選択Tr５６を介して、垂直信号線４２ｎに接続されたADC３１ｎに供給される。
【０１０３】
さらに、PD５１に蓄積された電荷が、リセット後のFD５３に転送されて蓄積された後のタイミングにおいて、選択パルスSELが一時的にHレベルにされることにより、選択Tr５６がオン状態になり、PD５１から電荷が転送された後のFD５３の電圧、すなわち、リセットレベルを基準とする画素データ（画素値）に対応する電圧（以下、信号レベルともいう）が、増幅Tr５５、及び、オン状態の選択Tr５６を介して、垂直信号線４２ｎに接続されたADC３１ｎに供給される。
【０１０４】
ADC３１ｎでは、信号レベル及びリセットレベルのAD変換、及び、信号レベルからリセットレベルを減算し、PD５１に蓄積された電荷に対応する電圧（電気信号）のみを、画素データとして取り出すCDSが行われる。
【０１０５】
［ADC３１ｎの構成例］
【０１０６】
図４は、図２のADC３１ｎの構成例を示すブロック図である。
【０１０７】
ADC３１ｎは、コンパレータ６１ｎ、及び、カウンタ６２ｎを有し、参照信号比較型のADC、及び、CDSを行う。
【０１０８】
コンパレータ６１ｎの２つの入力端子のうちの一方の入力端子としての反転入力端子(-)には、参照信号出力部３２からの参照信号、及び、画素１１ｍ，ｎからの電気信号（リセットレベル、信号レベル）のうちの一方である、例えば、参照信号が供給される。コンパレータ６１ｎの２つの入力端子のうちの他方の入力端子としての非反転入力端子(+)には、参照信号出力部３２からの参照信号、及び、画素１１ｍ，ｎからの電気信号のうちの他方である、例えば、電気信号が供給される。
【０１０９】
コンパレータ６１ｎは、反転入力端子に供給される参照信号と、非反転入力端子に供給される電気信号とを比較する。そして、コンパレータ６１ｎは、反転入力端子に供給される参照信号が、非反転入力端子に供給される電気信号の電圧よりも大である場合、H及びLレベルのうちの一方である、例えば、Hレベルを出力する。
【０１１０】
また、コンパレータ６１ｎは、非反転入力端子に供給される電気信号が、反転入力端子に供給される参照信号の電圧以上である場合（反転入力端子に供給される参照信号が、非反転入力端子に供給される電気信号の電圧以下である場合）、H及びLレベルのうちの他方であるLレベルを出力する。
【０１１１】
カウンタ６２ｎには、コンパレータ６１ｎの出力と、クロック出力部３３からのクロックとが供給される。
【０１１２】
カウンタ６２ｎは、参照信号出力部３２が、参照信号の初期値を、コンパレータ６１ｎに供給すると、クロック出力部３３からのクロックのカウントを開始し、コンパレータ６１ｎの出力が、例えば、HレベルからLレベルになると、すなわち、コンパレータ６１ｎの反転入力端子に供給される参照信号と、非反転入力端子に供給される電気信号とのレベルが等しくなると、クロック出力部３３からのクロックのカウントを終了する。
【０１１３】
そして、カウンタ６２ｎは、クロックのカウント値を、コンパレータ６１ｎの非反転入力端子に供給される電気信号のAD変換結果として出力する。
【０１１４】
ここで、参照信号出力部３２は、参照信号として、例えば、所定の初期値（例えば、画素１１ｍ，ｎが出力する電気信号が取り得る最大値以上の値）から所定の最終値（例えば、画素１１ｍ，ｎが出力する電気信号が取り得る最小値以下の値）まで、一定の割合で小さくなっていくランプ信号を出力する。
【０１１５】
この場合、カウンタ６２ｎでは、参照信号としてのランプ信号が、所定の初期値から、コンパレータ６１ｎの非反転入力端子に供給される電気信号の電圧（以下）に変化するまでの時間としてのクロックのカウント値がカウントされ、コンパレータ６１ｎの非反転入力端子に供給される電気信号のAD変換結果とされる。
【０１１６】
ADC３１ｎは、画素１１ｍ，ｎからコンパレータ６１ｎの非反転入力端子に供給される電気信号としてのリセットレベル、及び、信号レベルのAD変換結果を得ると、信号レベルのAD変換結果から、リセットレベルのAD変換結果を減算することにより、CDSを行い、その結果得られる減算値を、画素１１ｍ，ｎの画素データ（画素値）として出力する。
【０１１７】
なお、ADC３１ｎにおいて、CDSは、信号レベルのAD変換結果から、リセットレベルのAD変換結果を減算する演算を実際に行うことにより行う他、例えば、カウンタ６２ｎでのクロックのカウントを制御することにより行うことができる。
【０１１８】
すなわち、カウンタ６２ｎにおいて、リセットレベルについては、例えば、カウント値を、１ずつデクリメントしながら、クロックをカウントし、信号レベルについては、リセットレベルについてのクロックのカウント値を初期値として、カウント値を、１ずつインクリメントしながら、クロックをカウントすることにより、リセットレベル、及び、信号レベルのAD変換を行いつつ、信号レベルからリセットレベルを減算するCDSを行うことができる。
【０１１９】
［コンパレータ６１ｎの構成例］
【０１２０】
図５は、図４のコンパレータ６１ｎの構成例を示す回路図である。
【０１２１】
図５において、コンパレータ６１ｎは、FET#An，FET#Bn，FET#Cn，FET#Dn、及び、電流源Inを有する。
【０１２２】
FET#An、及び、FET#Bnは、NMOS(Negative Channel MOS)のFETであり、それぞれのソースどうしが接続されている。さらに、FET#An及びFET#Bnのソースどうしの接続点は、一端が接地されている電流源Inの他端に接続されている。FET#An及びFET#Bnは、いわゆる差動対を構成している。
【０１２３】
FET#Anのゲートは、コンパレータ６１ｎの反転入力端子IN1nに接続され、FET#Bnのゲートは、コンパレータ６１ｎの非反転入力端子IN2nに接続されている。
【０１２４】
コンパレータ６１ｎは、以上のように、FET#An、及び、FET#Bnで構成される差動対を入力段に有する。
【０１２５】
ここで、コンパレータ６１ｎの差動対を構成するFET#An及びFET#Bnのうちの一方である、例えば、FET#Anを、第１のトランジスタともいい、他方であるFET#Bnを、第２のトランジスタともいう。
【０１２６】
FET#Cn及びFET#Dnは、PMOS(Positive Channel MOS)のFETであり、それぞれのゲートどうしが接続されている。
【０１２７】
また、FET#Cn及びFET#Dnのソースは、電源Vddに接続され、FET#Cn及びFET#Dnのゲートどうしの接続点は、FET#Cnのドレインに接続されており、したがって、FET#Cn及びFET#Dnは、カレントミラーを構成している。
【０１２８】
以上のようにカレントミラーを構成するFET#Cn及びFET#Dnのうちの、FET#Cnのドレインは、FET#Anのドレインに接続され、FET#Dnのドレインは、FET#Bnのドレインに接続されている。
【０１２９】
そして、FET#Bn及びFET#Dnのドレインどうしの接続点は、コンパレータ６１ｎの出力端子OUTnに接続されている。
【０１３０】
なお、FET#Bn及びFET#Dnのドレインどうしの接続点と、出力端子OUTnとの間には、コンパレータ６１ｎから所望の出力を行うための回路が設けられるが、ここでは、その回路の図示は、省略してある。
【０１３１】
以上のように構成されるコンパレータ６１ｎでは、反転入力端子IN1nの電圧が、非反転入力端子IN2nの電圧よりも大である場合には、大雑把には、FET#Anがオンするとともに、FET#Bnがオフする。FET#Anがオンすることにより、FET#Cn、ひいては、FET#Dnがオンし、電源Vddから、FET#Dnを介して、出力端子OUTnに、電流が流れるので、出力端子OUTnは、Hレベルになる。
【０１３２】
一方、非反転入力端子IN2nの電圧が、反転入力端子IN1nの電圧よりも大である場合には、大雑把には、FET#Anがオフするとともに、FET#Bnがオンする。FET#Anがオフのため、FET#Cn及びFET#Dnはオフし、出力端子OUTnから、FET#Bnを介して、電流源Inに、電流が引き込まれるので、出力端子OUTnは、Lレベルになる。
【０１３３】
なお、図５では、コンパレータ６１ｎを、FETを用いて構成しているが、コンパレータ６１ｎは、その他、例えば、バイポーラトランジスタ等で構成することができる。
【０１３４】
［イメージセンサ２の半導体チップへの実装］
【０１３５】
図６は、図２のイメージセンサ２の半導体チップ（ペアチップ）への実装を説明する図である。
【０１３６】
図２のイメージセンサ２において、列並列AD変換部２２が有するN個のADC３１１ないし３１Ｎは、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎすべての電気信号のAD変換を、並列で行う等のために、半導体チップ上に、行方向に並べて配置（形成）される。
【０１３７】
そして、CMOSイメージセンサ２に対する小型化の要請から、列並列AD変換部２２を配置（形成）する半導体チップの領域は制限され、列並列AD変換部２２が有するN個のADC３１１ないし３１Ｎを配置する半導体チップの領域も制限される。
【０１３８】
特に、行方向に並べて配置されるN個のADC３１１ないし３１Ｎについては、１個のADC３１ｎが配置される１列の幅（行方向の長さ）Lが、１行あたり（水平方向）の画素数N等により制限される。
【０１３９】
例えば、いま、１個のADC３１ｎを配置するのに、半導体チップ上の長方形状の領域が割り当てられ、その長方形状の領域を、カラム領域ということとする。
【０１４０】
カラム領域の幅Lが制限される場合、ADC３１ｎのコンパレータ６１ｎ（図５）の差動対を構成する、所望の仕様のFET#An及びFET#Bnを、そのまま（のサイズ）では、カラム領域に配置することができないことがある。
【０１４１】
すなわち、所望の仕様のFET#An及びFET#Bnの横Wと縦Hとのいずれもが、図６に示すように、カラム領域の幅Lより大である場合には、FET#An及びFET#Bnを、そのままでは、カラム領域に配置することができない。
【０１４２】
そこで、図６に示すように、FET#An及びFET#Bnは、それぞれ、カラム領域に配置することが可能な小サイズの、同一の数の複数の分割トランジスタに分割されて、カラム領域に配置される。
【０１４３】
ここで、図６では、FET#Anは、同一のサイズの複数の分割トランジスタとしての２個のFET#A1n及びFET#A2nに分割され、カラム領域に配置されている。
【０１４４】
FET#Bnも、FET#Anと同様に、同一のサイズの２個のFET#B1n及びFET#B2nに分割され、カラム領域に配置されている。
【０１４５】
なお、図６では、カラム領域において、FET#A1n，FET#A2n，FET#B1n、及び、FET#B2nが、下から、その順番で配置されている。
【０１４６】
図７は、図６に示したように、FET#AnとFET#Bnとを、それぞれ２個のFET#A1n及びFET#A2nと、FET#B1n及びFET#B2nとに分割した場合の、コンパレータ６１ｎの差動対の構成例を示す回路図である。
【０１４７】
なお、以降の図では、理解を助けるために、第１のトランジスタとしてのFET#An、及び、そのFET#Anを分割したFETは、実線で図示し、第２のトランジスタとしてのFET#Bn、及び、そのFET#Bnを分割したFETは、点線で図示する。
【０１４８】
FET#Anを分割したFET#A1n及びFET#A2nは、並列に接続される。
【０１４９】
すなわち、FET#Anを分割したFET#A1n及びFET#A2nにおいては、ゲートどうし、ドレインどうし、及び、ソースどうしのそれぞれが接続される。
【０１５０】
FET#Bnを分割したFET#B1n及びFET#B2nも、FET#A1n及びFET#A2nと同様に、並列に接続される。
【０１５１】
図８は、FET#Anを分割したFET#A1n及びFET#A2n、並びに、FET#Bnを分割したFET#B1n及びFET#B2nのカラム領域への配置の例を示す図である。
【０１５２】
図８では（後述する図１０、図１３、図１５、及び、図１７でも同様）、第n-1列のFET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1（ADC３１ｎ−１が形成されるカラム領域に配置されるFET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1）、第n列のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2n、並びに、第n+1列のFET#A1n+1，FET#A2n+1，FET#B1n+1、及び、FET#B2n+1の３列分の配置が示されている。
【０１５３】
第n列では、FET#A1n，FET#A2n，FET#B1n、及び、FET#B2nは、図６で説明したように、下から、その順番で配置されている。他の列でも同様である。
【０１５４】
すなわち、図８では、任意の第n列のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nの配置パターンと、その他の任意の第n'列のFET#A1n'，FET#A2n'，FET#B1n'、及び、FET#B2n'の配置パターンとは、同一になっている。
【０１５５】
したがって、隣接する２つの列、例えば、第n-1と第n列とでは、第n-1列のFET#A1n-1と第n列のFET#A1nとが対向し、第n-1列のFET#A2n-1と第n列のFET#A2nとが対向する。さらに、第n-1列のFET#B1n-1と第n列のFET#B1nとが対向し、第n-1列のFET#B2n-1と第n列のFET#B2nとが対向する。
【０１５６】
ここで、差動対を構成する第１のトランジスタとしてのFET#Anを分割したFET#A1n及びFET#A2nを、第１の分割FETともいい、第２のトランジスタとしてのFET#Bnを分割したFET#B1n及びFET#B2nを、第２の分割FETともいうこととする。図８において、第n-1と第n列とでは、第n-1列の第１の分割FETと第n列の第１の分割FETとが対向し、第n-1列の第２の分割FETと第n列の第２の分割FETとが対向している。
【０１５７】
CMOSイメージセンサ２の小型化の要請から、カラムピッチ（隣接する第n-1列と第n列との距離）は小であり、そのため、第n-1と第n列とにおいて、対向するFETどうしの間には、その対向するFETどうしを結合する寄生容量が生じる。
【０１５８】
図８では、対向している第n-1列のFET#A1n-1と第n列のFET#A1nとの間に、寄生容量C#A1n-1が生じている。同様に、対向している第n-1列のFET#A2n-1と第n列のFET#A2nとの間に、寄生容量C#A2n-1が、対向している第n-1列のFET#B1n-1と第n列のFET#B1nとの間に、寄生容量C#B1n-1が、対向している第n-1列のFET#B2n-1と第n列のFET#B2nとの間に、寄生容量C#B2n-1が、それぞれ生じている。
【０１５９】
なお、対向している第n-1列のFET#A1n-1と第n列のFET#A1nとの間の距離、対向している第n-1列のFET#A2n-1と第n列のFET#A2nとの間の距離、対向している第n-1列のFET#B1n-1と第n列のFET#B1nとの間の距離、及び、対向している第n-1列のFET#B2n-1と第n列のFET#B2nとの間の距離は、同一であり、FET#A1n-1，FET#A2n-1，FET#A1n、及び、FET#A2nは、同一のサイズであるため、寄生容量C#A1n-1，C#A2n-1，C#B1n-1、及び、C#B2n-1は、（ほぼ）同一の値になる。
【０１６０】
図９は、図８に示したように寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【０１６１】
図９に示すように、寄生容量C#A1n-1及びC#A2n-1によって、隣接する第n-1列のコンパレータ６１ｎ−１の（FET#A1n-1及びFETA2n-1のゲートに接続されている）反転入力端子IN1n-1と、第n列のコンパレータ６１ｎの（FET#A1n及びFET#A2nのゲートに接続されている）反転入力端子IN1nとが接続される。
【０１６２】
また、寄生容量C#B1n-1及びC#B2n-1によって、隣接する第n-1列のコンパレータ６１ｎ−１の（FET#B1n-1及びFETB2n-1のゲートに接続されている）非反転入力端子IN2n-1と、第n列のコンパレータ６１ｎの（FET#B1n及びFET#B2nのゲートに接続されている）非反転入力端子IN2nとが接続される。
【０１６３】
したがって、例えば、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1に、ノイズ等による電圧変動が生じると、その電圧変動は、寄生容量C#A1n-1及びC#A2n-1それぞれを介して、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nに影響し、その結果、第n列のコンパレータ６１ｎの出力（出力端子OUTnの電圧）を変動させる。
【０１６４】
同様に、例えば、第n-1列のコンパレータ６１ｎ−１の非反転入力端子IN2n-1に、ノイズ等による電圧変動が生じると、その電圧変動は、寄生容量C#B1n-1及びC#B2n-1それぞれを介して、第n-1列に隣接する第n列のコンパレータ６１ｎの非反転入力端子IN2nに影響し、その結果、第n列のコンパレータ６１ｎの出力を変動させる。
【０１６５】
なお、第n列のコンパレータ６１ｎの反転入力端子IN1nや非反転入力端子IN2nの電圧変動は、第n-1列のコンパレータ６１ｎ-1の反転入力端子IN1n-1や非反転入力端子IN2n-1の電圧変動と同様に、第n列と第n+1列との間の寄生容量を介して、第n+1列のコンパレータ６１ｎ＋１の反転入力端子IN1n＋１や非反転入力端子IN2n＋１に影響する。
【０１６６】
したがって、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1や非反転入力端子IN2n-1の電圧変動は、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nや非反転入力端子IN2nに影響する他、さらに、第n列と第n+1列との間の寄生容量を介して、第n+1列のコンパレータ６１ｎ＋１の反転入力端子IN1n＋１や非反転入力端子IN2n＋１にも影響する。
【０１６７】
以下同様に、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1や非反転入力端子IN2n-1の電圧変動は、寄生容量を介して、その他の列に連鎖的に伝搬し、これが、列並列AD変換部２２のクロストーク特性を悪化させる。
【０１６８】
図８で説明したように、任意の第n列のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nの配置パターンと、その他の任意の第n'列のFET#A1n'，FET#A2n'，FET#B1n'、及び、FET#B2n'の配置パターンとが同一である場合には、任意の第n列のコンパレータ６１ｎの反転入力端子IN1nや非反転入力端子IN2nの電圧変動は、寄生容量を介して、その他の列に伝搬し、列並列AD変換部２２のクロストーク特性を悪化させる。
【０１６９】
［クロストーク特性を改善するFET#An及びFET#Bnの配置］
【０１７０】
図１０は、クロストーク特性を改善するFET#An及びFET#Bnの配置の第１の例を示す図である。
【０１７１】
図１０では、図８の場合と同様に、FET#AnとFET#Bnとは、それぞれ、２つの第１の分割FETとしてのFET#A1n及びFET#A2nと、２つの第２の分割FETとしてのFET#B1n及びFET#B2nとに分割されている。
【０１７２】
そして、図１０では、任意の第n-1列のFET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1の配置パターンと、その第n-1列に隣接する第n列（隣接列）のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nの配置パターンとが異なるように、第n-1列のFET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1、並びに、第n列のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nが配置されている。
【０１７３】
すなわち、図１０では、第n-1列の第１のトランジスタとしてのFET#An-1と、その第n-1列に隣接する第n列（隣接列）の第１のトランジスタとしてのFET#An、及び、第２のトランジスタとしてのFET#Bnそれぞれとの間を結合する寄生容量が生じ、かつ、第n-1列の第２のトランジスタとしてのFET#Bn-1と、その第n-1列に隣接する第n列の第１のトランジスタとしてのFET#An、及び、第２のトランジスタとしてのFET#Bnそれぞれとの間を結合する寄生容量が生じるように、第n-1列の第１の分割FET（FET#A1n-1，FET#A2n-1）、及び、第２の分割FET（FET#B1n-1，FET#B2n-1）、並びに、第n列の第１の分割FET（FET#A1n，FET#A2n）、及び、第２の分割FET（FET#B1n，FET#B2n）が配置されている。
【０１７４】
より具体的には、第n-1列と第n列とにおいて、第n-1列の第１の分割FETと第n列の第１の分割FETとが対向する第１の数num11と、第n-1列の第２の分割FETと第n列の第２の分割FETとが対応する第２の数num22と、第n-1列の第１の分割FETと第n列の第２の分割FETとが対向する第３の数num12と、第n-1列の第２の分割FETと第n列の第１の分割FETとが対向する第４の数num21とのすべてが等しくなるように、第n-1列のFET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1、並びに、第n列のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nが配置されている。
【０１７５】
ここで、図１０では、第n-1列において（・・・、第n-5列、第n-3列、第n+1列、第n+3列、・・・でも同様）、FET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1が、下から、その順番で配置されている点で、図８の場合と共通する。
【０１７６】
但し、図１０では、第n-1列に隣接する第n列において（・・・、第n-4列、第n-2列、第n+2列、第n+4列、・・・でも同様）、FET#A1n，FET#A2n，FET#B1n、及び、FET#B2nが、下から、FET#A1n，FET#B1n，FET#A2n、及び、FET#B2nの順番で配置されている点で、第n-1列と同一のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nの順番で配置されている図８の場合と相違する。
【０１７７】
したがって、図１０では、隣接する第n-1と第n列とにおいて、第n-1列のFET#A1n-1と第n列のFET#A1nとが対向し、第n-1列のFET#B2n-1と第n列のFET#B2nとが対向する。そして、対向している第n-1列のFET#A1n-1と第n列のFET#A1nとの間に、寄生容量C#A1n-1が生じているとともに、対向している第n-1列のFET#B2n-1と第n列のFET#B2nとの間に、寄生容量C#B2n-1が生じており、この点、図８の場合と共通する。
【０１７８】
また、図１０では、隣接する第n-1と第n列とにおいて、第n-1列のFET#A2n-1と第n列のFET#B1nとが対向し、第n-1列のFET#B1n-1と第n列のFET#A2nとが対向する。そして、対向している第n-1列のFET#A2n-1と第n列のFET#B1nとの間に、寄生容量C#A2B1n-1が生じているとともに、対向している第n-1列のFET#B1n-1と第n列のFET#A2nとの間に、寄生容量C#B1A2n-1が生じており、この点、図８の場合と相違する。
【０１７９】
ここで、図１０では、第n-1列と第n列とにおいて、第n-1列の第１の分割FETと第n列の第１の分割FETとが対向する第１の数num11は、第n-1列のFET#A1n-1と第n列のFET#A1nとのセットの１つだけである。
【０１８０】
また、第n-1列の第２の分割FETと第n列の第２の分割FETとが対応する第２の数num22は、第n-1列のFET#B2n-1と第n列のFET#B2nとのセットの１つだけである。
【０１８１】
さらに、第n-1列の第１の分割FETと第n列の第２の分割FETとが対向する第３の数num12は、第n-1列のFET#A2n-1と第n列のFET#B1nとのセットの１つだけであり、第n-1列の第２の分割FETと第n列の第１の分割FETとが対向する第４の数num21は、第n-1列のFET#B1n-1と第n列のFET#A2nとのセットの１つだけである。
【０１８２】
したがって、第１の数num11、第２の数num22、第3の数num12、及び、第４の数num21は、いずれも、１で、等しい。
【０１８３】
なお、寄生容量C#A1n-1，C#A2B1n-1，C#B1A2n-1、及び、C#B2n-1は、図８で説明した寄生容量C#A1n-1，C#A2n-1，C#B1n-1、及び、C#B2n-1と同様の理由により、（ほぼ）同一の値になる。
【０１８４】
図１１及び図１２は、図１０に示したように寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【０１８５】
なお、図１１は、コンパレータ６１ｎの差動対を構成するFET#An及びFET#Bnを、そのFET#An及びFET#Bnを分割して得られるFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nを用いて図示した回路図であり、図１２は、コンパレータ６１ｎの差動対を構成するFET#An及びFET#Bnを、分割せずに、そのまま図示した回路図である。したがって、図１１及び図１２は、実質的に、同一の回路図である。
【０１８６】
図１１及び図１２に示すように、寄生容量C#A1n-1によって、隣接する第n-1列のコンパレータ６１ｎ−１の（FET#An-1（FET#A1n-1及びFETA2n-1）のゲートに接続されている）反転入力端子IN1n-1と、第n列のコンパレータ６１ｎの（FET#An（FET#A1n及びFET#A2n）のゲートに接続されている）反転入力端子IN1nとが接続される。この点、図９の場合と共通する。
【０１８７】
また、寄生容量C#B2n-1によって、隣接する第n-1列のコンパレータ６１ｎ−１の（FET#Bn-1（FET#B1n-1及びFETB2n-1）のゲートに接続されている）非反転入力端子IN2n-1と、第n列のコンパレータ６１ｎの（FET#Bn（FET#B1n及びFET#B2n）のゲートに接続されている）非反転入力端子IN2nとが接続される。この点も、図９の場合と共通する。
【０１８８】
但し、図１１及び図１２において、寄生容量C#A2B1n-1によれば、隣接する第n-1列のコンパレータ６１ｎ−１の（FET#An-1のゲートに接続されている）反転入力端子IN1n-1と、第n列のコンパレータ６１ｎの（FET#Bnのゲートに接続されている）反転入力端子IN2nとが接続される。
【０１８９】
また、寄生容量C#B1A2n-1によれば、隣接する第n-1列のコンパレータ６１ｎ−１の（FET#Bn-1のゲートに接続されている）反転入力端子IN2n-1と、第n列のコンパレータ６１ｎの（FET#Anのゲートに接続されている）反転入力端子IN1nとが接続される。
【０１９０】
したがって、例えば、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1に、ノイズ等による電圧変動が生じると、その電圧変動は、寄生容量C#A1n-1を介して、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nに影響し、この点、図９の場合と同様である。
【０１９１】
但し、図１１及び図１２では、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1に、ノイズ等による電圧変動が生じると、その電圧変動は、さらに、寄生容量C#A2B1n-1を介して、第n-1列に隣接する第n列のコンパレータ６１ｎの非反転入力端子IN2nにも影響する。
【０１９２】
図１０で説明したように、寄生容量C#A1n-1及びC#A2B1n-1は、同一の値であり、したがって、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1に生じた電圧変動が、寄生容量C#A1n-1を介して、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nに影響する程度と、寄生容量C#A2B1n-1を介して、コンパレータ６１ｎの非反転入力端子IN2nに影響する程度とは、同程度となる。
【０１９３】
すなわち、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1に、電圧変動が生じた場合、寄生容量C#A1n-1を介して、第n列のコンパレータ６１ｎの反転入力端子IN1nに生じる電圧変動と、寄生容量C#A2B1n-1を介して、第n列のコンパレータ６１ｎの非反転入力端子IN2nに生じる電圧変動とは、同程度となる。
【０１９４】
第n列のコンパレータ６１ｎにおいて、反転入力端子IN1nと、非反転入力端子IN2とが接続されている差動対（FET#An及びFET#Bn）では、反転入力端子IN1n、及び、非反転入力端子IN2の両方に生じた同程度の電圧変動は、同相の信号であるから、キャンセルされ（打ち消し合い）、第n列のコンパレータ６１ｎの出力（出力端子OUTnの電圧）に影響しない。
【０１９５】
また、例えば、第n-1列のコンパレータ６１ｎ−１の非反転入力端子IN2n-1に、ノイズ等による電圧変動が生じた場合には、その電圧変動は、寄生容量C#B2n-1を介して、第n-1列に隣接する第n列のコンパレータ６１ｎの非反転入力端子IN2nに影響するとともに、寄生容量C#B1A2n-1を介して、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nに影響し、第n列のコンパレータ６１ｎの反転入力端子IN1n及び非反転入力端子IN2nには、同程度の電圧変動が生じる。
【０１９６】
第n列のコンパレータ６１ｎにおいて、反転入力端子IN1nと、非反転入力端子IN2とが接続されている差動対では、反転入力端子IN1n、及び、非反転入力端子IN2の両方に生じた同程度の電圧変動は、同相の信号であるから、キャンセルされ、第n列のコンパレータ６１ｎの出力に影響しない。
【０１９７】
なお、第n列のコンパレータ６１ｎの反転入力端子IN1nや非反転入力端子IN2nの電圧変動は、第n列と第n+1列との間の寄生容量を介して、第n+1列のコンパレータ６１ｎ＋１の反転入力端子IN1n＋１や非反転入力端子IN2n＋１に影響するが、第n+1列のコンパレータ６１ｎ＋１の差動対において、上述の場合と同様にキャンセルされ、第n+1列のコンパレータ６１ｎ＋１の出力に影響しない。
【０１９８】
したがって、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1や非反転入力端子IN2n-1の電圧変動は、第n-1列に隣接する第n列のコンパレータ６１ｎの出力に影響しないし、第n列と第n+1列との間の寄生容量を介して、第n+1列のコンパレータ６１ｎ＋１の出力にも影響しない。
【０１９９】
以上のように、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1や非反転入力端子IN2n-1の電圧変動は、寄生容量を介して、他の列のコンパレータ６１ｎ’の出力に影響しないので、列並列AD変換部２２のクロストーク特性を改善することができる。
【０２００】
すなわち、任意の第n-1列のFET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1の配置パターンと、その第n-1列に隣接する第n列（隣接列）のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nの配置パターンとが異なるように、第n-1列のFET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1、並びに、第n列のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nを配置することで、隣接する第n-1列と第n列との間に生じる寄生容量を、コンパレータ６１ｎの差動対において、クロストークがキャンセルされるように分散させることができ、その結果、特に副作用を生じさせずに、クロストーク特性を改善することができる。
【０２０１】
図１３は、クロストーク特性を改善するFET#An及びFET#Bnの配置の第２の例を示す図である。
【０２０２】
なお、図１３では（以降の図も同様）、第n列と第n+1列との間の寄生容量（を表すコンデンサ）の図示は、省略してある。
【０２０３】
図１３では、図８及び図１０の場合と同様に、FET#AnとFET#Bnとは、それぞれ、２つの第１の分割FETとしてのFET#A1n及びFET#A2nと、２つの第２の分割FETとしてのFET#B1n及びFET#B2nとに分割されている。
【０２０４】
図１３では、第n-1列において（・・・、第n-5列、第n-3列、第n+1列、第n+3列、・・・でも同様）、FET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1が、下から、その順番で配置されている。
【０２０５】
また、図１３では、第n-1列に隣接する第n列において（・・・、第n-4列、第n-2列、第n+2列、第n+4列、・・・でも同様）、FET#A1n，FET#A2n，FET#B1n、及び、FET#B2nが、下から、FET#A1n，FET#B2n，FET#B1n、及び、FET#A2nの順番で配置されている。
【０２０６】
したがって、図１３でも、図１０の場合と同様に、第n-1列の第１のトランジスタとしてのFET#An-1と、その第n-1列に隣接する第n列（隣接列）の第１のトランジスタとしてのFET#An、及び、第２のトランジスタとしてのFET#Bnそれぞれとの間を結合する寄生容量が生じ、かつ、第n-1列の第２のトランジスタとしてのFET#Bn-1と、その第n-1列に隣接する第n列の第１のトランジスタとしてのFET#An、及び、第２のトランジスタとしてのFET#Bnそれぞれとの間を結合する寄生容量が生じるように、第n-1列の第１の分割FET（FET#A1n-1，FET#A2n-1）、及び、第２の分割FET（FET#B1n-1，FET#B2n-1）、並びに、第n列の第１の分割FET（FET#A1n，FET#A2n）、及び、第２の分割FET（FET#B1n，FET#B2n）が配置されている。
【０２０７】
そして、図１３では、図１０の場合と同様に、第n-1列と第n列とにおいて、第n-1列の第１の分割FETと第n列の第１の分割FETとが対向する第１の数num11と、第n-1列の第２の分割FETと第n列の第２の分割FETとが対応する第２の数num22と、第n-1列の第１の分割FETと第n列の第２の分割FETとが対向する第３の数num12と、第n-1列の第２の分割FETと第n列の第１の分割FETとが対向する第４の数num21とのすべてが等しくなるように、第n-1列のFET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1、並びに、第n列のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nが配置されている。
【０２０８】
すなわち、図１３では、隣接する第n-1と第n列とにおいて、第n-1列のFET#A1n-1と第n列のFET#A1nとが対向し、第n-1列のFET#B1n-1と第n列のFET#B1nとが対向する。そして、対向している第n-1列のFET#A1n-1と第n列のFET#A1nとの間に、寄生容量C#A1n-1が生じているとともに、対向している第n-1列のFET#B1n-1と第n列のFET#B1nとの間に、寄生容量C#B1n-1が生じている。
【０２０９】
また、図１３では、隣接する第n-1と第n列とにおいて、第n-1列のFET#A2n-1と第n列のFET#B2nとが対向し、第n-1列のFET#B2n-1と第n列のFET#A2nとが対向する。そして、対向している第n-1列のFET#A2n-1と第n列のFET#B2nとの間に、寄生容量C#A2B2n-1が生じているとともに、対向している第n-1列のFET#B2n-1と第n列のFET#A2nとの間に、寄生容量C#B2A2n-1が生じている。
【０２１０】
したがって、図１３では、第n-1列と第n列とにおいて、第n-1列の第１の分割FETと第n列の第１の分割FETとが対向する第１の数num11は、第n-1列のFET#A1n-1と第n列のFET#A1nとのセットの１つだけである。
【０２１１】
また、第n-1列の第２の分割FETと第n列の第２の分割FETとが対応する第２の数num22は、第n-1列のFET#B1n-1と第n列のFET#B1nとのセットの１つだけである。
【０２１２】
さらに、第n-1列の第１の分割FETと第n列の第２の分割FETとが対向する第３の数num12は、第n-1列のFET#A2n-1と第n列のFET#B2nとのセットの１つだけであり、第n-1列の第２の分割FETと第n列の第１の分割FETとが対向する第４の数num21は、第n-1列のFET#B2n-1と第n列のFET#A2nとのセットの１つだけである。
【０２１３】
したがって、第１の数num11、第２の数num22、第3の数num12、及び、第４の数num21は、いずれも、１で、等しい。
【０２１４】
なお、寄生容量C#A1n-1，C#A2B2n-1，C#B2A2n-1、及び、C#B1n-1は、図８や図１０で説明したのと同様の理由により、（ほぼ）同一の値になる。
【０２１５】
図１４は、図１３に示したように寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【０２１６】
なお、図１４は、図１２と同様に、コンパレータ６１ｎの差動対を構成するFET#An及びFET#Bnを、分割せずに、そのまま図示した回路図である。
【０２１７】
図１４に示すように、寄生容量C#A1n-1によって、隣接する第n-1列のコンパレータ６１ｎ−１の（FET#An-1のゲートに接続されている）反転入力端子IN1n-1と、第n列のコンパレータ６１ｎの（FET#Anのゲートに接続されている）反転入力端子IN1nとが接続される。
【０２１８】
また、寄生容量C#B1n-1によって、隣接する第n-1列のコンパレータ６１ｎ−１の（FET#Bn-1のゲートに接続されている）非反転入力端子IN2n-1と、第n列のコンパレータ６１ｎの（FET#Bnのゲートに接続されている）非反転入力端子IN2nとが接続される。
【０２１９】
さらに、寄生容量C#A2B2n-1によれば、隣接する第n-1列のコンパレータ６１ｎ−１の（FET#An-1のゲートに接続されている）反転入力端子IN1n-1と、第n列のコンパレータ６１ｎの（FET#Bnのゲートに接続されている）反転入力端子IN2nとが接続される。
【０２２０】
また、寄生容量C#B2A2n-1によれば、隣接する第n-1列のコンパレータ６１ｎ−１の（FET#Bn-1のゲートに接続されている）反転入力端子IN2n-1と、第n列のコンパレータ６１ｎの（FET#Anのゲートに接続されている）反転入力端子IN1nとが接続される。
【０２２１】
したがって、例えば、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1に、ノイズ等による電圧変動が生じた場合、その電圧変動は、寄生容量C#A1n-1を介して、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nに影響するとともに、寄生容量C#A2B2n-1を介して、コンパレータ６１ｎの非反転入力端子IN2nに影響し、第n列のコンパレータ６１ｎの反転入力端子IN1n及び非反転入力端子IN2nには、同程度の電圧変動が生じる。
【０２２２】
第n列のコンパレータ６１ｎにおいて、反転入力端子IN1nと、非反転入力端子IN2とが接続されている差動対では、反転入力端子IN1n、及び、非反転入力端子IN2の両方に生じた同程度の電圧変動は、同相の信号であるから、キャンセルされ、第n列のコンパレータ６１ｎの出力に影響しない。
【０２２３】
また、例えば、第n-1列のコンパレータ６１ｎ−１の非反転入力端子IN2n-1に、ノイズ等による電圧変動が生じた場合には、その電圧変動は、寄生容量C#B1n-1を介して、第n-1列に隣接する第n列のコンパレータ６１ｎの非反転入力端子IN2nに影響するとともに、寄生容量C#B2A2n-1を介して、コンパレータ６１ｎの反転入力端子IN1nに影響し、第n列のコンパレータ６１ｎの反転入力端子IN1n及び非反転入力端子IN2nには、同程度の電圧変動が生じる。
【０２２４】
第n列のコンパレータ６１ｎにおいて、反転入力端子IN1nと、非反転入力端子IN2とが接続されている差動対では、反転入力端子IN1n、及び、非反転入力端子IN2の両方に生じた同程度の電圧変動は、同相の信号であるから、キャンセルされ、第n列のコンパレータ６１ｎの出力に影響しない。
【０２２５】
以上のように、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1や非反転入力端子IN2n-1の電圧変動は、寄生容量を介して、隣接する第n列のコンパレータ６１ｎ（さらには、その他の列のコンパレータ６１ｎ’）の出力に影響しないので、隣接する第n-1列及び第n列において、第n-1列のFET#A1n-1，FET#A2n-1，FET#B1n-1、及び、FET#B2n-1と、第n列のFET#A1n，FET#A2n，FET#B1n、及び、FET#B2nとを、図１３に示したような異なる配置パターンで配置した場合には、図１０の場合と同様に、列並列AD変換部２２のクロストーク特性を改善することができる。
【０２２６】
図１５は、クロストーク特性を改善するFET#An及びFET#Bnの配置の第３の例を示す図である。
【０２２７】
図１５では、FET#AnとFET#Bnとは、いずれも同一のサイズの４つの第１の分割FETとしてのFET#A1n，FET#A2n，FET#A3n、及び、FET#A4nと、４つの第２の分割FETとしてのFET#B1n，FET#B2n，FET#B3n、及び、FET#B4nとに分割されている。
【０２２８】
そして、図１５では、第n-1列において（・・・、第n-5列、第n-3列、第n+1列、第n+3列、・・・でも同様）、FET#A1n-1ないしFET#A4n-1、及び、FET#B1n-1ないしFET#B4n-1が、下から、FET#A1n-1，FET#A2n-1，FET#A3n-1，FET#A4n-1，FET#B1n-1，FET#B2n-1，FET#B3n-1、及び、FET#B4n-1の順番で配置されている。
【０２２９】
また、図１５では、第n-1列に隣接する第n列において（・・・、第n-4列、第n-2列、第n+2列、第n+4列、・・・でも同様）、FET#A1nないしFET#A4n、及び、FET#B1nないしFET#B4nが、下から、FET#A1n，FET#A2n，FET#B1n，FET#B2n，FET#A3n，FET#A4n，FET#B3n、及び、FET#B4nの順番で配置されている。
【０２３０】
したがって、図１５でも、図１０や図１３と同様に、任意の第n-1列のFET#A1n-1ないしFET#A4n-1、及び、FET#B1n-1ないしFET#B4n-1の配置パターン（列方向に並べて配置されるFET#A1n-1ないしFET#A4n-1、及び、FET#B1n-1ないしFET#B4n-1の配置順）と、その第n-1列に隣接する第n列（隣接列）のFET#A1nないしFET#A4n、及び、FET#B1nないしFET#B4nの配置パターンとは、異なっている。
【０２３１】
図１５では、図１０や図１３の場合と同様に、第n-1列の第１のトランジスタとしてのFET#An-1と、その第n-1列に隣接する第n列の第１のトランジスタとしてのFET#An、及び、第２のトランジスタとしてのFET#Bnそれぞれとの間を結合する寄生容量が生じ、かつ、第n-1列の第２のトランジスタとしてのFET#Bn-1と、その第n-1列に隣接する第n列の第１のトランジスタとしてのFET#An、及び、第２のトランジスタとしてのFET#Bnそれぞれとの間を結合する寄生容量が生じるように、第n-1列の第１の分割FETとしてのFET#A1n-1ないしFET#A4n-1、及び、第２の分割FETとしてのFET#B1n-1ないしFET#B4n-1、並びに、第n列の第１の分割FETとしてのFET#A1nないしFET#A4n、及び、第２の分割FETとしてのFET#B1nないしFET#B4nが配置されている。
【０２３２】
そして、図１５では、図１０や図１３の場合と同様に、第n-1列と第n列とにおいて、第n-1列の第１の分割FETと第n列の第１の分割FETとが対向する第１の数num11と、第n-1列の第２の分割FETと第n列の第２の分割FETとが対応する第２の数num22と、第n-1列の第１の分割FETと第n列の第２の分割FETとが対向する第３の数num12と、第n-1列の第２の分割FETと第n列の第１の分割FETとが対向する第４の数num21とのすべてが等しくなるように、第n-1列のFET#A1n-1ないしFET#A4n-1、及び、FET#B1n-1ないしFET#B4n-1、並びに、第n列のFET#A1nないしFET#A4n、及び、FET#B1nないしFET#B4nが配置されている。
【０２３３】
すなわち、図１５では、隣接する第n-1と第n列とにおいて、第n-1列のFET#A1n-1と第n列のFET#A1nとが対向し、第n-1列のFET#A2n-1と第n列のFET#A2nとが対向する。そして、対向している第n-1列のFET#A1n-1と第n列のFET#A1nとの間に、寄生容量C#A1n-1が生じているとともに、対向している第n-1列のFET#A2n-1と第n列のFET#A2nとの間に、寄生容量C#A2n-1が生じている。
【０２３４】
さらに、図１５では、隣接する第n-1と第n列とにおいて、第n-1列のFET#A3n-1と第n列のFET#B1nとが対向し、第n-1列のFET#A4n-1と第n列のFET#B2nとが対向する。そして、対向している第n-1列のFET#A3n-1と第n列のFET#B1nとの間に、寄生容量C#A3B1n-1が生じているとともに、対向している第n-1列のFET#A4n-1と第n列のFET#B2nとの間に、寄生容量C#A4B2n-1が生じている。
【０２３５】
また、図１５では、隣接する第n-1と第n列とにおいて、第n-1列のFET#B1n-1と第n列のFET#A3nとが対向し、第n-1列のFET#B2n-1と第n列のFET#A4nとが対向する。そして、対向している第n-1列のFET#B1n-1と第n列のFET#A3nとの間に、寄生容量C#B1A3n-1が生じているとともに、対向している第n-1列のFET#B2n-1と第n列のFET#A4nとの間に、寄生容量C#B2A4n-1が生じている。
【０２３６】
さらに、図１５では、隣接する第n-1と第n列とにおいて、第n-1列のFET#B3n-1と第n列のFET#B3nとが対向し、第n-1列のFET#B4n-1と第n列のFET#B4nとが対向する。そして、対向している第n-1列のFET#B3n-1と第n列のFET#B3nとの間に、寄生容量C#B3n-1が生じているとともに、対向している第n-1列のFET#B4n-1と第n列のFET#B4nとの間に、寄生容量C#B4n-1が生じている。
【０２３７】
したがって、図１５では、第n-1列と第n列とにおいて、第n-1列の第１の分割FETと第n列の第１の分割FETとが対向する第１の数num11は、第n-1列のFET#A1n-1と第n列のFET#A1nとのセット、及び、第n-1列のFET#A2n-1と第n列のFET#A2nとのセットの２つである。
【０２３８】
また、第n-1列の第２の分割FETと第n列の第２の分割FETとが対応する第２の数num22は、第n-1列のFET#B3n-1と第n列のFET#B3nとのセット、及び、第n-1列のFET#B4n-1と第n列のFET#B4nとのセットの２つである。
【０２３９】
さらに、第n-1列の第１の分割FETと第n列の第２の分割FETとが対向する第３の数num12は、第n-1列のFET#A3n-1と第n列のFET#B1nとのセット、及び、第n-1列のFET#A4n-1と第n列のFET#B2nとのセットの２つであり、第n-1列の第２の分割FETと第n列の第１の分割FETとが対向する第４の数num21は、第n-1列のFET#B1n-1と第n列のFET#A3nとのセット、及び、第n-1列のFET#B2n-1と第n列のFET#A4nとのセットの２つである。
【０２４０】
したがって、第１の数num11、第２の数num22、第3の数num12、及び、第４の数num21は、いずれも、２で、等しい。
【０２４１】
なお、寄生容量C#A1n-1，C#A2n-1，C#A3B1n-1，C#A4B2n-1，C#B1A3n-1，C#B2A4n-1，C#B3n-1、及び、C#B4n-1は、図８や図１０で説明したのと同様の理由により、（ほぼ）同一の値になる。
【０２４２】
図１６は、図１５に示したように寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【０２４３】
なお、図１６は、図１２と同様に、コンパレータ６１ｎの差動対を構成するFET#An及びFET#Bnを、分割せずに、そのまま図示した回路図である。
【０２４４】
図１６に示すように、寄生容量C#A1n-1及びC#A2n-1のそれぞれによって、隣接する第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1と、第n列のコンパレータ６１ｎの反転入力端子IN1nとが接続される。
【０２４５】
また、寄生容量C#B3n-1及びC#B4n-1のそれぞれによって、隣接する第n-1列のコンパレータ６１ｎ−１の非反転入力端子IN2n-1と、第n列のコンパレータ６１ｎの非反転入力端子IN2nとが接続される。
【０２４６】
さらに、寄生容量C#A3B1n-1及びC#A4B2n-1のそれぞれによって、隣接する第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1と、第n列のコンパレータ６１ｎの非反転入力端子IN2nとが接続される。
【０２４７】
また、寄生容量C#B2A4n-1及びC#B1A3n-1のそれぞれによって、隣接する第n-1列のコンパレータ６１ｎ−１の非反転入力端子IN2n-1と、第n列のコンパレータ６１ｎの反転入力端子IN1nとが接続される。
【０２４８】
したがって、例えば、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1に、ノイズ等による電圧変動が生じた場合、その電圧変動は、寄生容量C#A1n-1及びC#A2n-1のそれぞれを介して、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nに影響するとともに、寄生容量C#A3B1n-1及びC#A4B2n-1のそれぞれを介して、第n-1列に隣接する第n列のコンパレータ６１ｎの非反転入力端子IN2nに影響し、第n列のコンパレータ６１ｎの反転入力端子IN1n及び非反転入力端子IN2nには、同程度の電圧変動が生じる。
【０２４９】
また、例えば、第n-1列のコンパレータ６１ｎ−１の非反転入力端子IN2n-1に、ノイズ等による電圧変動が生じた場合には、その電圧変動は、寄生容量C#B3n-1及びC#B4n-1のそれぞれを介して、第n-1列に隣接する第n列のコンパレータ６１ｎの非反転入力端子IN2nに影響するとともに、寄生容量C#B2A4n-1及びC#B1A3n-1のそれぞれを介して、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nに影響し、第n列のコンパレータ６１ｎの反転入力端子IN1n及び非反転入力端子IN2nには、同程度の電圧変動が生じる。
【０２５０】
第n列のコンパレータ６１ｎにおいて、反転入力端子IN1nと、非反転入力端子IN2とが接続されている差動対では、反転入力端子IN1n、及び、非反転入力端子IN2の両方に生じた同程度の電圧変動は、同相の信号であるから、キャンセルされ、第n列のコンパレータ６１ｎの出力に影響しない。
【０２５１】
以上のように、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1や非反転入力端子IN2n-1の電圧変動は、寄生容量を介して、隣接する第n列のコンパレータ６１ｎ（さらには、その他の列のコンパレータ６１ｎ’）の出力に影響しないので、隣接する第n-1列及び第n列において、第n-1列のFET#A1n-1ないしFET#A4n-1、及び、FET#B1n-1ないしFET#B4n-1と、第n列のFET#A1nないしFET#A4n、及び、FET#B1nないしFET#B4nとを、図１５に示したような異なる配置パターンで配置した場合には、図１０の場合と同様に、列並列AD変換部２２のクロストーク特性を改善することができる。
【０２５２】
ここで、図１０ないし図１６に示したように、隣接する第n-1列と第n列とにおいて、第n-1列の第１の分割FETと第n列の第１の分割FETとが対向する第１の数num11と、第n-1列の第２の分割FETと第n列の第２の分割FETとが対応する第２の数num22と、第n-1列の第１の分割FETと第n列の第２の分割FETとが対向する第３の数num12と、第n-1列の第２の分割FETと第n列の第１の分割FETとが対向する第４の数num21とのすべてが等しくなるように、第n-1列の第１の分割FET及び第２の分割FET、並びに、第n列の第１の分割FET及び第２の分割FETを配置することにより、例えば、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1や非反転入力端子IN2n-1に、電圧変動が生じても、その電圧変動は、同一の容量の複数の寄生容量のそれぞれを介して、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nと非反転入力端子IN2nとの両方に、同程度の電圧変動を生じさせる。
【０２５３】
そして、第n列のコンパレータ６１ｎの差動対において、反転入力端子IN1n、及び、非反転入力端子IN2の両方に生じた同程度の電圧変動がキャンセルされ、その結果、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1や非反転入力端子IN2n-1に生じた電圧変動は、第n列のコンパレータ６１ｎの出力に影響せず、列並列AD変換部２２のクロストーク特性を改善することができる。
【０２５４】
以上のように、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1や非反転入力端子IN2n-1に生じた電圧変動が、第n-1列に隣接する第n列のコンパレータ６１ｎの差動対において、コンパレータ６１ｎの反転入力端子IN1nと非反転入力端子IN2nとの両方に生じる同程度の電圧変動としてキャンセルされるためには、隣接する第n-1列及び第n列に配置される第１の分割FETと第２の分割FETとについての第１の数num11ないし第４の数num4それぞれが一致している（等しくなっている）必要がある。
【０２５５】
そして、第１の数num11ないし第４の数num4それぞれを一致させるには、差動対を構成するFET#An及びFET#Bnは、それぞれ、（同一の）偶数個に分割する必要がある。
【０２５６】
しかしながら、差動対を構成するFET#An及びFET#Bnが、それぞれ、奇数個に分割される場合であっても、第１の数num11ないし第４の数num4それぞれが、なるべく一致するように、第n-1列の差動対を構成するFET#An-1を分割した第１の分割FET、及び、FET#Bn-1を分割した第２の分割FETと、第n-1に隣接する第n列の差動対を構成するFET#Anを分割した第１の分割FET、及び、FET#Bnを分割した第２の分割FETとを、異なる配置パターンで配置することにより、図８に示したような同一の配置パターンでの配置を行う場合より、列並列AD変換部２２のクロストーク特性を改善することができる。
【０２５７】
図１７は、クロストーク特性を改善するFET#An及びFET#Bnの配置の第４の例を示す図である。
【０２５８】
図１７では、FET#AnとFET#Bnとは、いずれも同一のサイズの奇数個である３つの第１の分割FETとしてのFET#A1n，FET#A2n、及び、FET#A3nと、３つの第２の分割FETとしてのFET#B1n，FET#B2n、及び、FET#B3nとに分割されている。
【０２５９】
そして、図１７では、第n-1列において（・・・、第n-5列、第n-3列、第n+1列、第n+3列、・・・でも同様）、FET#A1n-1ないしFET#A3n-1、及び、FET#B1n-1ないしFET#B3n-1が、下から、FET#A1n-1，FET#A2n-1，FET#A3n-1，FET#B1n-1，FET#B2n-1、及び、FET#B3n-1の順番で配置されている。
【０２６０】
また、図１７では、第n-1列に隣接する第n列において（・・・、第n-4列、第n-2列、第n+2列、第n+4列、・・・でも同様）、FET#A1nないしFET#A3n、及び、FET#B1nないしFET#B3nが、下から、FET#A1n，FET#A2n，FET#B1n，FET#A3n，FET#B2n、及び、FET#B3nの順番で配置されている。
【０２６１】
したがって、図１７では、図１０や図１３、図１５と同様に、任意の第n-1列のFET#A1n-1ないしFET#A3n-1、及び、FET#B1n-1ないしFET#B3n-1の配置パターンと、その第n-1列に隣接する第n列（隣接列）のFET#A1nないしFET#A3n、及び、FET#B1nないしFET#B3nの配置パターンとは、異なっている。
【０２６２】
さらに、図１７では、図１０や図１３、図１５の場合と同様に、第n-1列の第１のトランジスタとしてのFET#An-1と、その第n-1列に隣接する第n列の第１のトランジスタとしてのFET#An、及び、第２のトランジスタとしてのFET#Bnそれぞれとの間を結合する寄生容量が生じ、かつ、第n-1列の第２のトランジスタとしてのFET#Bn-1と、その第n-1列に隣接する第n列（隣接列）の第１のトランジスタとしてのFET#An、及び、第２のトランジスタとしてのFET#Bnそれぞれとの間を結合する寄生容量が生じるように、第n-1列の第１の分割FETとしてのFET#A1n-1ないしFET#A3n-1、及び、第２の分割FETとしてのFET#B1n-1ないしFET#B3n-1、並びに、第n列の第１の分割FETとしてのFET#A1nないしFET#A3n、及び、第２の分割FETとしてのFET#B1nないしFET#B3nが配置されている。
【０２６３】
但し、図１７では、FET#An及びFET#Bnが、それぞれ奇数個である３つに分割されているため、第n-1列と第n列とにおいて、第n-1列の第１の分割FETと第n列の第１の分割FETとが対向する第１の数num11と、第n-1列の第２の分割FETと第n列の第２の分割FETとが対応する第２の数num22と、第n-1列の第１の分割FETと第n列の第２の分割FETとが対向する第３の数num12と、第n-1列の第２の分割FETと第n列の第１の分割FETとが対向する第４の数num21とは、完全には一致しない。そのため、図１７では、第１の数num11、第２の数num22、第３の数numu12、及び、第４の数num21が、なるべく一致するように、第n-1列のFET#A1n-1ないしFET#A3n-1、及び、FET#B1n-1ないしFET#B3n-1、並びに、第n列のFET#A1nないしFET#A3n、及び、FET#B1nないしFET#B3nが配置されている。
【０２６４】
すなわち、図１７では、隣接する第n-1と第n列とにおいて、第n-1列のFET#A1n-1と第n列のFET#A1nとが対向し、第n-1列のFET#A2n-1と第n列のFET#A2nとが対向する。そして、対向している第n-1列のFET#A1n-1と第n列のFET#A1nとの間に、寄生容量C#A1n-1が生じているとともに、対向している第n-1列のFET#A2n-1と第n列のFET#A2nとの間に、寄生容量C#A2n-1が生じている。
【０２６５】
さらに、図１７では、隣接する第n-1と第n列とにおいて、第n-1列のFET#A3n-1と第n列のFET#B1nとが対向し、第n-1列のFET#B1n-1と第n列のFET#A3nとが対向する。そして、対向している第n-1列のFET#A3n-1と第n列のFET#B1nとの間に、寄生容量C#A3B1n-1が生じているとともに、対向している第n-1列のFET#B1n-1と第n列のFET#A3nとの間に、寄生容量C#B1A3n-1が生じている。
【０２６６】
また、図１７では、隣接する第n-1と第n列とにおいて、第n-1列のFET#B2n-1と第n列のFET#B2nとが対向し、第n-1列のFET#B3n-1と第n列のFET#B3nとが対向する。そして、対向している第n-1列のFET#B2n-1と第n列のFET#B2nとの間に、寄生容量C#B2n-1が生じているとともに、対向している第n-1列のFET#B3n-1と第n列のFET#B3nとの間に、寄生容量C#B3n-1が生じている。
【０２６７】
したがって、図１７では、第n-1列と第n列とにおいて、第n-1列の第１の分割FETと第n列の第１の分割FETとが対向する第１の数num11は、第n-1列のFET#A1n-1と第n列のFET#A1nとのセット、及び、第n-1列のFET#A2n-1と第n列のFET#A2nとのセットの２つである。
【０２６８】
また、第n-1列の第２の分割FETと第n列の第２の分割FETとが対応する第２の数num22は、第n-1列のFET#B2n-1と第n列のFET#B2nとのセット、及び、第n-1列のFET#B3n-1と第n列のFET#B3nとのセットの２つである。
【０２６９】
さらに、第n-1列の第１の分割FETと第n列の第２の分割FETとが対向する第３の数num12は、第n-1列のFET#A3n-1と第n列のFET#B1nとのセットの１つであり、第n-1列の第２の分割FETと第n列の第１の分割FETとが対向する第４の数num21は、第n-1列のFET#B1n-1と第n列のFET#A3nとのセットの１つである。
【０２７０】
したがって、第１の数num11、第２の数num22、第3の数num12、及び、第４の数num21は、差が多くても１であり、なるべく一致する値になっている。
【０２７１】
なお、寄生容量C#A1n-1，C#A2n-1，C#A3B1n-1，C#B1A3n-1，C#B2n-1、及び、C#B3n-1は、図８や図１０で説明したのと同様の理由により、（ほぼ）同一の値になる。
【０２７２】
図１８は、図１７に示したように寄生容量が生じている、隣接する第n-1列のコンパレータ６１ｎ−１の差動対と第n列のコンパレータ６１ｎの差動対とを示す回路図である。
【０２７３】
なお、図１８は、図１２や図１６と同様に、コンパレータ６１ｎの差動対を構成するFET#An及びFET#Bnを、分割せずに、そのまま図示した回路図である。
【０２７４】
図１８に示すように、寄生容量C#A1n-1及びC#A2n-1のそれぞれによって、隣接する第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1と、第n列のコンパレータ６１ｎの反転入力端子IN1nとが接続される。
【０２７５】
また、寄生容量C#B2n-1及びC#B3n-1のそれぞれによって、隣接する第n-1列のコンパレータ６１ｎ−１の非反転入力端子IN2n-1と、第n列のコンパレータ６１ｎの非反転入力端子IN2nとが接続される。
【０２７６】
さらに、寄生容量C#A3B1n-1によって、隣接する第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1と、第n列のコンパレータ６１ｎの反転入力端子IN2nとが接続される。
【０２７７】
また、寄生容量C#B1A3n-1によって、隣接する第n-1列のコンパレータ６１ｎ−１の反転入力端子IN2n-1と、第n列のコンパレータ６１ｎの反転入力端子IN1nとが接続される。
【０２７８】
したがって、例えば、第n-1列のコンパレータ６１ｎ−１の反転入力端子IN1n-1に、ノイズ等による電圧変動が生じた場合、その電圧変動は、２つの寄生容量C#A1n-1及びC#A2n-1のそれぞれを介して、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nに影響するとともに、１つの寄生容量C#A3B1n-1を介して、第n-1列に隣接する第n列のコンパレータ６１ｎの非反転入力端子IN2nに影響し、第n列のコンパレータ６１ｎの反転入力端子IN1n及び非反転入力端子IN2nには、電圧変動が生じる。
【０２７９】
反転入力端子IN1n-1の電圧変動が２つの寄生容量C#A1n-1及びC#A2n-1のそれぞれを介して影響する反転入力端子IN1nと、反転入力端子IN1n-1の電圧変動が１つの寄生容量C#A3B1n-1を介して影響する非反転入力端子IN2nとでは、生じる電圧変動の程度が異なるが、それでも、第n列のコンパレータ６１ｎの差動対では、反転入力端子IN1n、及び、非反転入力端子IN2のうちの一方に生じた電圧変動の一部（同相成分）が、他方に生じた電圧変動によってキャンセルされる。
【０２８０】
また、例えば、第n-1列のコンパレータ６１ｎ−１の非反転入力端子IN2n-1に、ノイズ等による電圧変動が生じた場合には、その電圧変動は、２つの寄生容量C#B2n-1及びC#B3n-1のそれぞれを介して、第n-1列に隣接する第n列のコンパレータ６１ｎの非反転入力端子IN2nに影響するとともに、１つの寄生容量C#B1A3n-1を介して、第n-1列に隣接する第n列のコンパレータ６１ｎの反転入力端子IN1nに影響し、第n列のコンパレータ６１ｎの反転入力端子IN1n及び非反転入力端子IN2nには、電圧変動が生じる。
【０２８１】
非反転入力端子IN2n-1の電圧変動が２つの寄生容量C#B2n-1及びC#B3n-1のそれぞれを介して影響する非反転入力端子IN2nと、非反転入力端子IN2n-1の電圧変動が１つの寄生容量C#B1A3n-1を介して影響する反転入力端子IN1nとでは、生じる電圧変動の程度が異なるが、それでも、第n列のコンパレータ６１ｎの差動対では、反転入力端子IN1n、及び、非反転入力端子IN2のうちの一方に生じた電圧変動の一部が、他方に生じた電圧変動によってキャンセルされる。
【０２８２】
以上のように、差動対を構成するFET#An及びFET#Bnが、それぞれ、奇数個に分割されている場合には、第n-1列の差動対の反転入力端子IN1n-1や非反転入力端子IN2n-1の電圧変動が、寄生容量を介して、第n-1列に隣接する第n列の差動対の反転入力端子IN1nと非反転入力端子IN2nとのそれぞれに生じさせる電圧変動の程度は異なるが、それでも、第n列のコンパレータ６１ｎの差動対では、反転入力端子IN1n、及び、非反転入力端子IN2のうちの一方に生じた電圧変動の一部が、他方に生じた電圧変動によってキャンセルされる。
【０２８３】
したがって、差動対を構成するFET#An及びFET#Bnが、それぞれ、奇数個に分割されている場合であっても、第１の数num11ないし第４の数num4それぞれが、なるべく一致するように、第n-1列の差動対を構成するFET#An-1を分割した第１の分割FET、及び、FET#Bn-1を分割した第２の分割FETと、第n-1に隣接する第n列の差動対を構成するFET#Anを分割した第１の分割FET、及び、FET#Bnを分割した第２の分割FETとを、異なる配置パターンで配置することにより、図８に示したような同一の配置パターンでの配置を行う場合より、列並列AD変換部２２のクロストーク特性を改善することができる。
【０２８４】
［イメージセンサ２を半導体チップで構成する場合の構成例］
【０２８５】
図１９は、図２のイメージセンサ２を半導体チップで構成する場合の構成例を示す概要図である。
【０２８６】
すなわち、図１９Ａは、イメージセンサ２を、１つのベアチップで構成する場合の構成例を示す平面図であり、図１９Ｂは、イメージセンサ２を、上下に積層される２つのベアチップで構成する場合の構成例を示す斜視図である。
【０２８７】
イメージセンサ２を、１つのベアチップで構成する場合には、例えば、図１９Ａに示すように、１つのベアチップ上に、画素アレイ１０を形成し、その画素アレイ１０の周囲に、画素駆動部２１や、列並列AD変換部２２、出力部２３、その他画素アレイ１０以外の回路が含まれる回路ブロック８１Ａ，８１Ｂ、及び、８１Ｃを形成することができる。
【０２８８】
イメージセンサ２を、上下に積層される２つのベアチップにより、積層型イメージセンサに構成する場合には、例えば、図１９Ｂに示すように、２つのベアチップのうちの上側に積層される上チップには、画素アレイ１０を形成し、下側に積層される上チップには、画素駆動部２１や、列並列AD変換部２２、出力部２３、その他画素アレイ１０以外の回路が含まれる回路ブロック８２を形成することができる。
【０２８９】
図１９Ｂに示すように、イメージセンサ２を、積層型イメージセンサに構成する場合、すなわち、上下に積層される２つのベアチップとしての、画素アレイ１０が形成される上チップと、回路ブロック８２が形成される下チップとで構成する場合には、下チップを、上チップと同一サイズに構成することが要求されることがある。
【０２９０】
画素アレイ１０が形成される上チップは、図１９Ａの１つのベアチップ上に形成される画素アレイ１０と同程度のサイズに構成することができ、下チップを、上チップと同一サイズに構成する場合には、図１９Ａの回路ブロック８１Ａないし８３Ｃに含められる回路のすべてを、上チップと同一サイズに構成される下チップに、回路ブロック８２として形成する必要がある。
【０２９１】
そのため、回路ブロック８２に含められる列並列AD変換部２２等の回路には、さらなる小型化が要求され、例えば、列並列AD変換部２２については、隣接する列の間の距離（カラムピッチ）は、図１９Ａに示した、イメージセンサ２を１つのベアチップで構成する場合よりも短くすることが要請される。
【０２９２】
かかる場合に、第n-1列の差動対を構成するFET#An-1を分割した第１の分割FET、及び、FET#Bn-1を分割した第２の分割FETと、第n-1に隣接する第n列の差動対を構成するFET#Anを分割した第１の分割FET、及び、FET#Bnを分割した第２の分割FETとを、図８に示したような同一の配置パターンで配置するときには、列並列AD変換部２２のクロストーク特性は、大きく悪化する。
【０２９３】
本技術によれば、クロストーク特性を、副作用なしで改善することができ、例えば、図１９Ｂに示したように、カラムピッチが短い場合に、特に有用である。
【０２９４】
［イメージセンサ２の製造方法］
【０２９５】
図２０は、イメージセンサ２としての半導体チップの製造方法、特に、列並列AD変換部２２の製造方法を説明するフローチャートである。
【０２９６】
列並列AD変換部２２は、ステップＳ１１において、奇数列のカラム領域について、差動対を構成するFET#Aを分割した第１の分割FET、及び、FET#Bを分割した第２の分割FETが、その配置パターンが第１の配置パターンになるように、ベアチップ上に形成されるとともに、偶数列のカラム領域について、第１の分割FET、及び、第２の分割FETが、その配置パターンが、第１の配置パターンと異なる第２の配置パターンになるように形成される。
【０２９７】
ここで、第１の配置パターン、及び、第２の配置パターンは、第１の数num11ないし第４の数num4それぞれが、（なるべく）一致するように決定される。
【０２９８】
なお、現在、積層型イメージセンサについては、列並列AD変換部２２の差動対を構成するFET#A及びFET#Bは、それぞれ、同一の数の10個以上の第１の分割FET及び第２の分割FETに、それぞれ分割される。
【０２９９】
そして、10個以上の第１の分割FET、及び、10個以上の第２の分割FETについて、第１の数num11ないし第４の数num4それぞれが、（なるべく）一致するような、第１の配置パターン、及び、第２の配置パターンの組み合わせとしては、多数の組み合わせが存在する。
【０３００】
そのような多数の、第１の配置パターン、及び、第２の配置パターンの組み合わせの中から、どの組み合わせを採用するかについては、例えば、列並列AD変換部２２のクロストーク特性を最も良くする組み合わせを採用することができる。
【０３０１】
なお、特許第4640507号明細書には、列並列AD変換部の、参照信号比較型のADCを構成するコンパレータの入力側の接続の極性を、１列ごとに反転する技術が記載されている。
【０３０２】
特許第4640507号明細書に記載の技術によれば、例えば、偶数列のコンパレータについては、反転入力端子(-)に、参照信号s1が入力されるとともに、非反転入力端子(+)に、画素が出力する電気信号s2が入力され、奇数列のコンパレータについては、反転入力端子(-)に、画素が出力する電子信号s2が入力されるとともに、非反転入力端子(+)に、参照信号s1が入力されることによって、画像の均一なテクスチャの領域に生じる、ストリーキングと呼ばれる横筋による画質の劣化を防止することができる。
【０３０３】
しかしながら、特許第4640507号明細書に記載の技術では、差動対を構成する２つのFETそれぞれを分割した第１の分割FET、及び、第２の分割FETが、隣接する２つの列それぞれで、異なる配置パターンで配置されるわけではないので、列並列AD変換部のクロストークを改善することはできない。
【０３０４】
すなわち、本技術が、差動対を構成する２つのFET#An及びFET#Bnそれぞれを分割した第１の分割FET、及び、第２の分割FETを、隣接する２つの列それぞれで、異なる配置パターンで配置するのに対して、特許第4640507号明細書に記載の技術は、列並列AD変換部のコンパレータの入力側の接続の極性を、１列ごとに反転する点で、本技術と、特許第4640507号明細書に記載の技術とは、まったく異なる。
【０３０５】
また、特許第4640507号明細書に記載の技術は、本技術に影響する技術ではないため、本技術とともに用いることができる。
【０３０６】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３０７】
すなわち、本技術は、画像を撮像する固体撮像装置であるイメージセンサ２の他、放射線その他の電磁波を受信して、対応する電気信号を出力する撮像素子を有する固体撮像装置に適用することができる。
【０３０８】
また、本実施の形態では、列並列AD変換部２２において、画素アレイ１０の画素１１ｍ，ｎの１列に対して、１つのADC３１ｎを設けることとしたが、列並列AD変換部２２では、その他、例えば、画素アレイ１１の画素１１ｍ，ｎの２列等の複数列に対して、１つのADCを設け、１つのADCにおいて、画素１１ｍ，ｎの２列等からの電気信号を、時分割でAD変換することができる。
【０３０９】
さらに、本技術は、隣接する第n-1及び第n列において、第n-1列の第１の分割FET及び第２の分割FETと、第n列の第１の分割FET及び第２の分割FETとを、異なる配置パターンで配置することが必須であり、第n-1と第n+1とのセットや、第nと第n+2とのセット等の、１列おきの２列のセットそれぞれの第１の分割FET及び第２の分割FETの配置パターンは、同一であってもよいし、異なっていてもよい。
【０３１０】
なお、本技術は、以下のような構成をとることができる。
【０３１１】
［１］
複数の撮像素子を有する撮像部と、
前記撮像素子が出力する電気信号のAD(Analog to Digital)変換を行う、行方向に並ぶ複数のAD変換器を有するAD変換部と
を備え、
前記AD変換器は、第１のトランジスタ及び第２のトランジスタで構成される差動対を入力段に有するコンパレータを含み、
前記第１及び第２のトランジスタは、それぞれ、同一の数の複数の分割トランジスタに分割され、
所定の列の前記コンパレータを構成する前記複数の分割トランジスタの配置パターンと、前記所定の列に隣接する隣接列の前記コンパレータを構成する前記複数の分割トランジスタの配置パターンとが、異なる
固体撮像装置。
［２］
前記AD変換器は、前記コンパレータにおいて、所定の参照信号と、前記撮像素子が出力する電気信号とを比較することにより、前記電気信号のAD変換を行う
［１］に記載の固体撮像装置。
［３］
前記参照信号は、時間の経過とともに、レベルが変化する信号であり、
前記AD変換器は、前記参照信号と、前記撮像素子が出力する電気信号とのレベルが一致するまでの、前記参照信号のレベルの変化に要する時間をカウントするカウンタを、さらに含む
［２］に記載の固体撮像装置。
［４］
前記第１及び第２のトランジスタは、それぞれ、偶数個の分割トランジスタに分割されている
［１］ないし［３］のいずれかに記載の固体撮像装置。
［５］
前記所定の列の前記第１のトランジスタと、前記隣接列の前記第１のトランジスタ及び前記第２のトランジスタのそれぞれとの間を結合する寄生容量が生じ、
かつ、前記所定の列の前記第２のトランジスタと、前記隣接列の前記第１のトランジスタ及び前記第２のトランジスタのそれぞれとの間を結合する寄生容量が生じる
ように、前記所定の列、及び、前記隣接列のそれぞれにおいて、前記第１の分割トランジスタ、及び、前記第２の分割トランジスタが配置されている
［１］ないし［４］のいずれかに記載の固体撮像装置。
［６］
前記所定の列の、前記第１のトランジスタを分割した第１の分割トランジスタと、前記隣接列の前記第１の分割トランジスタとが対向する数と、
前記所定の列の、前記第２のトランジスタを分割した第２の分割トランジスタと、前記隣接列の前記第２の分割トランジスタとが対向する数と、
前記所定の列の前記第１の分割トランジスタと、前記隣接列の前記第２の分割トランジスタとが対向する数と、
前記所定の列の前記第２の分割トランジスタと、前記隣接列の前記第１の分割トランジスタとが対向する数と
のすべてが等しくなるように、前記所定の列、及び、前記隣接列のそれぞれにおいて、前記第１の分割トランジスタ、及び、前記第２の分割トランジスタが配置されている
［１］ないし［４］のいずれかに記載の固体撮像装置。
［７］
上下に積層される２つのベアチップで構成され、
前記２つのベアチップのうちの、上側に積層される上チップには、前記撮像部が含まれ、
前記２つのベアチップのうちの、下側に積層される上チップには、前記AD変換部が含まれる
［１］ないし［６］のいずれかに記載の固体撮像装置。
［８］
複数の撮像素子を有する撮像部と、
前記撮像素子が出力する電気信号のAD(Analog to Digital)変換を行う、行方向に並ぶ複数のAD変換器を有するAD変換部と
を備える固体撮像装置の
前記AD変換器は、第１のトランジスタ及び第２のトランジスタで構成される差動対を入力段に有するコンパレータを含み、
前記第１及び第２のトランジスタは、それぞれ、同一の数の複数の分割トランジスタに分割されており、
所定の列の前記コンパレータを構成する前記複数の分割トランジスタと、前記所定の列に隣接する隣接列の前記コンパレータを構成する前記複数の分割トランジスタとを、異なる配置パターンで配置する
前記固体撮像装置の製造方法。
【符号の説明】
【０３１２】
１  光学系，  ２  イメージセンサ，  ３  メモリ，  ４  信号処理部，  ５  出力部，  ６  制御部，  １０  画素アレイ，  １１１，１ないし１１Ｍ，Ｎ  画素，  ２１  画素駆動部，  ２２  列並列AD変換部，  ３１１ないし３１Ｎ  ADC，  ３２  参照信号出力部，  ３２Ａ  参照信号線，  ３３  クロック出力部，  ３３Ａ  クロック線，  ４１１ないし４１Ｍ  画素制御線，  ４２１ないし４２Ｎ  垂直信号線，  ５１  PD，  ５２  転送Tr，  ５３  FD，  ５４  リセットTr，  ５５  増幅Tr，  ５６  選択Tr，  ６１１ないし６１Ｎ  コンパレータ，  ６２１ないし６２Ｎ  カウンタ，  ８１Ａないし８１Ｃ，８２  回路ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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