(57)【要約】【課題】信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、メモリセルアレイと、制御回路とを有する。メモリセルアレイは、制御ゲート及び電荷蓄積層を有し、しきい値が複数のしきい値分布のいずれかに含まれるように設定されることにより複数ビットのデータを記憶するメモリセルを複数備え、メモリセルがビット線とソース線の間に接続され、メモリセルの制御ゲートがワード線に接続されてなる。制御回路は、書き込みベリファイ動作及び読み出し動作の少なくとも一方で選択メモリセルからデータを読み出す際、選択メモリセルのしきい値が上記複数のしきい値分布のいずれに属するかを判定する為の制御ゲート電圧をワード線に印加すると共に、選択メモリセルが接続されたビット線とソース線の間の電圧を制御ゲート電圧に応じて設定する。【選択図】図８
2014164786.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲート及び電荷蓄積層を有し、しきい値がｎ（ｎは３以上の整数）通りのしきい値分布のいずれかに含まれるように設定されることにより複数ビットのデータを記憶するメモリセルを複数備え、前記メモリセルがビット線とソース線の間に接続され、前記メモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、
書き込みベリファイ動作及び読み出し動作の少なくとも一方で選択メモリセルからデータを読み出す際、前記選択メモリセルのしきい値が前記ｎ通りのしきい値分布のいずれに属するかを判定するためのｎ−１通りの制御ゲート電圧を前記ワード線に印加すると共に、前記選択メモリセルが接続された前記ビット線と前記ソース線の間の電圧を、ｎ−１通りの電圧と対応づけて前記制御ゲート電圧が大きいほど大きく設定する制御回路と
を有することを特徴する不揮発性半導体記憶装置。
【請求項２】
制御ゲート及び電荷蓄積層を有し、しきい値が複数のしきい値分布のいずれかに含まれるように設定されることにより複数ビットのデータを記憶するメモリセルを複数備え、前記メモリセルがビット線とソース線の間に接続され、前記メモリセルの制御ゲートがワード線に接続されたメモリセルアレイと、
書き込みベリファイ動作及び読み出し動作の少なくとも一方で選択メモリセルからデータを読み出す際、前記選択メモリセルのしきい値が前記複数のしきい値分布のいずれに属するかを判定するための制御ゲート電圧を前記ワード線に印加すると共に、前記選択メモリセルが接続された前記ビット線と前記ソース線の間の電圧を前記制御ゲート電圧に応じて設定する制御回路と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは、しきい値がｎ（ｎは３以上の整数）通りのしきい値分布のいずれかに含まれるように設定され、
前記制御回路は、
前記制御ゲート電圧を前記ｎ通りのしきい値分布に応じてｎ−１通りに設定可能であり、
前記書き込みベリファイ動作及び読み出し動作の少なくとも一方で前記選択メモリセルからデータを読み出す際、前記選択メモリセルが接続された前記ビット線と前記ソース線の間の電圧を、前記制御ゲート電圧に応じて２〜ｎ−１通りの電圧のうちの１つに設定する
ことを特徴する請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記制御ゲート電圧が大きいほど前記選択メモリセルが接続されたビット線とソース線の間の電圧を大きく設定する
ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記制御ゲート電圧が大きいほど前記選択メモリセルが接続されたビット線とソース線の間の電圧を小さく設定する
ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置を構成するメモリセルは、制御ゲート及び電荷蓄積層を有し、電荷蓄積層に蓄積された電荷に応じてしきい値電圧を変化させ、このしきい値電圧の大小をデータとして記憶する。近年、このような不揮発性半導体記憶装置では、メモリセルの高密度化と更なる記憶容量の増加が進められている。記憶容量の増大を図る一つの方法として、１つのメモリセルに多ビットのデータを記憶する多ビット化が進みつつある。この様な多ビット化を進めた場合、読み出しデータの信頼性を高めるためには、１つのデータを特定するしきい値電圧分布を極力狭くする必要がある。しかしながら、メモリセルの高密度化は、メモリセルの特性のバラツキ及び隣接メモリセルの影響を増大させ、しきい値分布を拡大させる要因となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−６７８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本明細書に記載された実施形態は、しきい値電圧分布を狭小化させ、より信頼性の高い不揮発性半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体記憶装置は、メモリセルアレイと、制御回路とを有する。メモリセルアレイは、制御ゲート及び電荷蓄積層を有し、しきい値が複数のしきい値分布のいずれかに含まれるように設定されることにより複数ビットのデータを記憶するメモリセルを複数備え、メモリセルがビット線とソース線の間に接続され、メモリセルの制御ゲートがワード線に接続されてなる。制御回路は、書き込みベリファイ動作及び読み出し動作の少なくとも一方で選択メモリセルからデータを読み出す際、選択メモリセルのしきい値が上記複数のしきい値分布のいずれに属するかを判定する為の制御ゲート電圧をワード線に印加すると共に、選択メモリセルが接続されたビット線とソース線の間の電圧を制御ゲート電圧に応じて設定する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】同不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す回路図である。
【図３】同メモリセルアレイの一部の概略図である。
【図４】同不揮発性半導体記憶装置の書き込み動作を説明する為のフローチャートである。
【図５】比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作について説明する為の電圧波形図である。
【図６】（ａ）は、同書き込みベリファイ動作時におけるメモリセルＭＣのゲート電圧としきい値電流との関係を示すグラフであり、（ｂ）は、書き込みベリファイ動作後のメモリセルＭＣのしきい値分布を示すヒストグラムである。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作について説明する為の電圧波形図である。
【図８】（ａ）は、同書き込みベリファイ動作時におけるメモリセルＭＣのゲート電圧としきい値電流との関係を示すグラフであり、（ｂ）は、書き込みベリファイ動作後のメモリセルＭＣのしきい値分布を示すヒストグラムである。
【図９】第２の実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作について説明する為の電圧波形図である。
【図１０】（ａ）は、同書き込みベリファイ動作時におけるメモリセルＭＣのゲート電圧としきい値電流との関係を示すグラフであり、（ｂ）は、書き込みベリファイ動作後のメモリセルＭＣのしきい値分布を示すヒストグラムである。
【図１１】第３の実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作について説明する為の電圧波形図である。
【図１２】（ａ）は、同書き込みベリファイ動作時におけるメモリセルＭＣのゲート電圧としきい値電流との関係を示すグラフであり、（ｂ）は、書き込みベリファイ動作後のメモリセルＭＣのしきい値分布を示すヒストグラムである。
【図１３】第４の実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する為の電圧波形図である。
【図１４】（ａ）は、同読み出し動作時におけるメモリセルＭＣのゲート電圧としきい値電流との関係を示すグラフであり、（ｂ）は、メモリセルＭＣのしきい値分布を示すヒストグラムである。
【図１５】第５の実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する為の電圧波形図である。
【図１６】（ａ）は、同読み出し動作時におけるメモリセルＭＣのゲート電圧としきい値電流との関係を示すグラフであり、（ｂ）は、メモリセルＭＣのしきい値分布を示すヒストグラムである。
【図１７】第６の実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する為の電圧波形図である。
【図１８】（ａ）は、同読み出し動作時におけるメモリセルＭＣのゲート電圧としきい値電流との関係を示すグラフであり、（ｂ）は、メモリセルＭＣのしきい値分布を示すヒストグラムである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明の実施形態に係る半導体記憶装置について説明する。
【０００８】
［第１実施形態］
［全体構成］
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。この不揮発性半導体記憶装置は、複数のメモリセルＭＣがマトリクス状に配置されると共に、これらメモリセルＭＣに接続される互いに直交配置されたビット線ＢＬ及びワード線ＷＬを備えたメモリセルアレイ１を有する。このメモリセルアレイ１の周囲には、ビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２と、ワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しのための電圧を印加するロウ制御回路３とが設けられている。
【０００９】
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１０】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１１】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドを、コマンド・インターフェイス６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００１２】
また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１３】
また、ステートマシン７によって電圧生成回路１０が制御される。この制御により、電圧生成回路１０は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００１４】
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。これらカラム制御回路２、ロウ制御回路３、ステートマシン７及び電圧生成回路１０等は、本実施形態における制御回路を構成している。
【００１５】
［メモリセルアレイ］
図２は、メモリセルアレイ１がＮＡＮＤ型である場合の構成を示す回路図である。図２に示すように、メモリセルアレイ１は、電気的書き換え可能なＭ個の不揮発性メモリセルＭＣ＿０−ＭＣ＿Ｍ−１がソース及びドレインを共有して直列接続されたＮＡＮＤストリングの両端に選択ゲートトランジスタＳ１，Ｓ２をそれぞれ接続してなるＮＡＮＤセルユニットＮＵを配列して構成される。なお、ここでＭは、例えば８，１６，３２，３３，３４，６４，６６，６８，８８などである。
【００１６】
ＮＡＮＤセルユニットＮＵの一端（選択ゲートトランジスタＳ１側）はビット線ＢＬに、他端（選択ゲートトランジスタＳ２側）は共通ソース線ＣＥＬＳＲＣに接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲート電極は選択ゲート線ＳＧＤ、ＳＧＳに接続されている。また、メモリセルＭＣ＿０〜ＭＣ＿Ｍ−１の制御ゲート電極はそれぞれワード線ＷＬ＿０〜ＷＬ＿Ｍ−１に接続されている。ビット線ＢＬは、カラム制御回路２のセンスアンプ２ａに接続され、ワード線ＷＬ＿０〜ＷＬ＿Ｍ−１及び選択ゲート線ＳＧＤ、ＳＧＳは、ロウ制御回路３に接続されている。
【００１７】
１つのメモリセルＭＣに２ビットのデータが記憶される２ビット／セルの場合、１本のワード線ＷＬに接続された複数のメモリセルＭＣに記憶されたデータは、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータを構成する。
【００１８】
ワード線ＷＬを共有する複数のＮＡＮＤセルユニットＮＵで１つのブロックＢＬＫが形成される。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、Ｍ本であり、１ブロック中のページ数は、２ビット／セルの場合、Ｍ×２ページとなる。
【００１９】
［メモリセルＭＣ及び選択ゲートトランジスタＳ１、Ｓ２の構成］
図３は、メモリセルＭＣ＿０〜ＭＣ＿Ｍ−１及び選択ゲートトランジスタＳ１、Ｓ２の断面構造を模式的に示している。図３に示すように、基板に形成されたｐ型ウェル１１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層１２が形成されている。またウェル１１の上にはトンネル絶縁膜１３を介して電荷蓄積層として機能する浮遊ゲート（ＦＧ）１４が形成され、この浮遊ゲート１４の上にはゲート間絶縁膜１５を介して制御ゲート（ＣＧ）１６が形成されている。制御ゲート１６は、ワード線ＷＬを構成する。また、選択ゲートトランジスタＳ１、Ｓ２は、ウェル１１の上にゲート絶縁膜１３を介して選択ゲート１７を有している。ゲート１７は、選択ゲート線ＳＧＳ，ＳＧＤを構成する。メモリセルＭＣと選択ゲートトランジスタＳ１，Ｓ２とは、隣接するもの同士でドレインおよびソースを共有する形でＮＡＮＤ接続されている。
【００２０】
［書き込み動作］
次に、本実施形態に係る書き込み動作について説明する。図４は、本実施形態に係る書き込み動作の一例を示すフローチャートである。
【００２１】
本実施形態に係る書き込み動作においては、まずビット線ＢＬを接地電位とした上で、選択ワード線ＷＬ＿ｋに対して書き込みパルスを印加し（ステップＳ１）、選択メモリセルＭＣ＿ｋのしきい値が規定値に達したか否かを確認する為に書き込みベリファイ動作を行い（ステップＳ２）、書き込みベリファイ動作において選択メモリセルＭＣ＿ｋの書き込みが完了していないと判断された場合には書き込みパルスの電圧を上昇させて（ステップＳ３）再度書き込みパルスの印加及び書き込みベリファイ動作を繰り返す。書き込みが終了した選択メモリセルＭＣ＿ｋについては、ビット線ＢＬの電圧を上昇させて選択ゲートトランジスタＳ１をオフ状態にさせ、選択メモリセルＭＣ＿ｋのチャネルをブーストさせることにより、追加の書き込みが防止される。
【００２２】
尚、本実施形態においては２ビット／セルを採用し、図６（ｂ）に示すように、書き込みデータが４通り（データＥＲ、Ａ、Ｂ、Ｃ）存在しており、且つデータＥＲについての書き込みベリファイ動作は省略している為、ステップＳ２において３通りのベリファイ電圧（ＶＶＡ，ＶＶＢ，ＶＶＣ）の印加を行い、それぞれについて読み出し動作を行っている。例えばメモリセルＭＣ＿ｋにデータＡを書き込む場合、ステップＳ２においては、この選択メモリセルＭＣ＿ｋの制御ゲート１６にベリファイ電圧ＶＶＡを印加して、選択メモリセルＭＣ＿ｋのソース、ドレイン間に電流が流れるか否かを確認する。ここで、選択メモリセルＭＣ＿ｋの書込みが終了している場合には選択メモリセルＭＣ＿ｋのソース、ドレイン間に流れる電流が減少する。一方、選択メモリセルＭＣ＿ｋの書込みが終了していない場合、即ち、選択メモリセルＭＣ＿ｋのしきい値がベリファイ電圧ＶＶＡ未満であった場合には、選択メモリセルＭＣ＿ｋのソース、ドレイン間に所定値以上の電流が流れる。
【００２３】
［比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作］
次に、本実施形態に係る不揮発性半導体記憶装置のより詳細な書き込みベリファイ動作についての説明に先立ち、比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作について説明する。図５は、比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作中の制御ゲート電圧ＶＣＧ及びビット線電圧ＶＢＬを示す電圧波形図である。
【００２４】
比較例においては、ビット線電圧ＶＢＬを略一定の値でクランプさせ、制御ゲート電圧ＶＣＧを、ベリファイ電圧ＶＶＡに設定する。ここで、データＡが書き込まれたメモリセルＭＣのうち、ソース、ドレイン間に流れるセル電流Ｉｃｅｌｌがしきい値電流ＩＴｈに達していなかったものは書き込みが終了したと判断され、達したものはまだ書き込みが終了していないと判断される。データＢ及びデータＣが書き込まれたメモリセルＭＣについても同様に、制御ゲート電圧ＶＣＧに印加する電圧を、ベリファイ電圧ＶＶＢ、ＶＶＣのように、メモリセルＭＣに書き込むデータに応じて変化させて、ベリファイ動作を行う。尚、比較例に係るビット線電圧ＶＢＬはベリファイ電圧ＶＶＡ、ＶＶＢ、ＶＶＣの値に関わらず一定の値である。
【００２５】
図６（ａ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣの、制御ゲート電圧ＶＣＧとセル電流Ｉｃｅｌｌとの関係を示すグラフであり、図６（ｂ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣのしきい値分布を表すヒストグラムである。図６（ａ）に示す通り、メモリセルＭＣの飽和電流は、メモリセルＭＣに記憶されるデータのしきい値が大きいほど減少し、Ｓファクタが増大する傾向がある。更に、メモリセルＭＣの書き込み／消去回数が増大すると、図６（ａ）中点線で示すように、メモリセルＭＣの飽和電流が減少し、Ｓファクタが増大する傾向がある。このような傾向により、メモリセルＭＣの飽和電流がしきい値電流ＩＴｈに一定以上近づいてしまった場合、メモリセルＭＣのオン／オフ比のばらつきが増大し、ベリファイが終了する時の制御ゲート電圧ＶＣＧのばらつきが大きくなってしまう。従って、図６（ｂ）に点線で示す通り、メモリセルＭＣのしきい値電圧ＶＴｈの分布の上裾に相当する部分が広がってしまう。
【００２６】
また、メモリセルＭＣのしきい値電圧ＶＴｈの分布の下裾の部分は、ベリファイ電圧ＶＶＡ、ＶＶＢ、ＶＶＣによってある程度コントロールすることは可能であるが、メモリセルＭＣ同士の間隔がある程度以上狭くなると、メモリセルＭＣのしきい値電圧ＶＴｈは周囲のメモリセルＭＣの影響、特に浮遊ゲートの容量結合の影響を大きく受ける可能性がある。具体的には、ワード線ＷＬ方向に隣接するメモリセルＭＣが書き込み終了であると、メモリセルＭＣの書き込み時に、隣接メモリセルＭＣの浮遊ゲートはチャネルがブーストされた分だけ電圧上昇し、隣接メモリセルＭＣが書き込み途中である（チャネルが接地状態である）場合に比べて、書き込もうとしている選択メモリセルＭＣが書き込み易くなる傾向にある。このことは、所定の電荷量が浮遊ゲートに蓄積されていない状態であるにも拘わらず、所定の電荷量が蓄積されて目的とするしきい値状態に達したと判断されてしまうことを意味している。従って、図６（ｂ）に点線で示す通り、隣接メモリセルＭＣが書き込み終了になっている状態で書き込みが行われる高いしきい値電圧ＶＴｈの分布に含まれるメモリセルＭＣほど、下裾に相当する部分が広がってしまう。
【００２７】
［第１実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作］
次に、本実施形態に係る不揮発性半導体記憶装置の動作について説明する。図７は、本実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作中の制御ゲート電圧ＶＣＧ及びビット線電圧ＶＢＬを示す電圧波形図である。また、図８（ａ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣの、制御ゲート電圧ＶＣＧとセル電流Ｉｃｅｌｌとの関係を表すグラフであり、図８（ｂ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣのしきい値分布を示すヒストグラムである。図７に示す通り、本実施形態においては、書き込みベリファイ動作中に、判定対象であるデータに応じて、制御ゲート電圧ＶＣＧだけでなくビット線電圧ＶＢＬも変化させる。より具体的には、選択ワード線ＷＬに、制御ゲート電圧ＶＣＧとしてＶＶＡ、ＶＶＢ、ＶＶＣと順次増加するベリファイ電圧を印加するのに対応させて、ビット線電圧ＶＢＬもＶＡＢＬ１，ＶＢＢＬ１，ＶＣＢＬ１と順次増加させていく。ビット線電圧ＶＢＬを増加させると、メモリセルＭＣの飽和電流も増加するので、図８（ａ）に実線で示す通り、書き込みデータによらずに、飽和電流を一定の目標値に近づけることができる。また、しきい値レベルが高いところでのＳファクタも改善されるので、オン／オフ比のばらつきも抑制される。これにより、図８（ｂ）に示す通り、高いしきい値分布ほど、その上裾の広がりを抑制することができる。更には、ビット線電圧ＶＡＢＬ１，ＶＢＢＬ１及びＶＣＢＬ１の調整によって、書き込み不完全のメモリセルＭＣのセル電流を増加させることができるので、図８（ｂ）に示す通り、しきい値分布の下裾の広がりを抑制することができる。
【００２８】
尚、書き込み／消去回数の増大に伴って飽和電流の低下が生じる点に鑑みれば、書き込み／消去回数の増大、または飽和電流値の低下を検知して書き込みベリファイ動作時のビット線電圧ＶＡＢＬ１，ＶＢＢＬ１及びＶＣＢＬ１を調整することも可能であり、この点は以下の実施形態においても同様である。また、本実施形態においてはビット線電圧の調整を行う事によってメモリセルＭＣのソース、ドレイン間の電位差を調整しているが、場合によってはソース電圧の調整によってメモリセルＭＣのソース、ドレイン間の電位差を調整することも可能であり、また、製造誤差等に鑑みて、例えばブロックＢＬＫ毎や、ビット線ＢＬ毎に調整することも可能である。これらの点についても、以下の実施形態において同様に適用可能である。
【００２９】
［第２実施形態に係る不揮発性半導体記憶装置の動作］
次に、第２実施形態に係る不揮発性半導体記憶装置の動作について説明する。図９は、本実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作中の制御ゲート電圧ＶＣＧ及びビット線電圧ＶＢＬを示す電圧波形図である。また、図１０（ａ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣの、制御ゲート電圧ＶＣＧとセル電流Ｉｃｅｌｌとの関係を表すグラフであり、図１０（ｂ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣのしきい値分布を示すヒストグラムである。第１実施形態においては、選択ワード線ＷＬに、制御ゲート電圧ＶＣＧとしてＶＶＡ、ＶＶＢ、ＶＶＣと順次増加するベリファイ電圧を印加するのに対応させて、ビット線電圧ＶＢＬもＶＡＢＬ１，ＶＢＢＬ１，ＶＣＢＬ１と順次増加させていくようにしていた。これに対し、本実施形態では、図９に示すように、選択ワード線ＷＬに、制御ゲート電圧ＶＣＧとしてＶＶＡ、ＶＶＢ、ＶＶＣと順次増加するベリファイ電圧を印加するのに対応させて、ビット線電圧ＶＢＬをＶＡＢＬ２，ＶＢＢＬ２，ＶＣＢＬ２と順次減少させていく。
【００３０】
この実施形態の場合、図１０（ａ）に示す通り、各データ間における飽和電流の差はむしろ広がることとなるが、図１０（ｂ）に示す通り、データＡ，Ｂを記憶するメモリセルＭＣのしきい値のばらつきは低減される。また、書き込みベリファイ動作は、しきい値の低いデータＡから順番にデータＢ，Ｃと行われるが、本実施形態においてはデータＡについての書き込みベリファイ動作時にビット線ＢＬの電圧を高くしている為、データＢ及びデータＣのベリファイ時にビット線ＢＬを充電する時間が短縮され、書き込みベリファイ動作の高速化及び消費電力の低減にもつながる。
【００３１】
［第３実施形態に係る不揮発性半導体記憶装置の動作］
次に、第３実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１１は、本実施形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作中の制御ゲート電圧ＶＣＧ及びビット線電圧ＶＢＬを示す電圧波形図である。また、図１２（ａ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣの、制御ゲート電圧ＶＣＧとセル電流Ｉｃｅｌｌとの関係を表すグラフであり、図１２（ｂ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣのしきい値分布を示すヒストグラムである。第１実施形態及び第２実施形態においては、データＡ，Ｂ，Ｃの全てについて、それぞれ異なるビット線電圧ＶＡＢＬ１，２，ＶＢＢＬ１，２及びＶＣＢＬ１，２を設定していたが、必ずしも異なるしきい値を有するデータのベリファイに異なる大きさのビット線電圧をそれぞれ対応づけて用いる必要は無い。例えば、しきい値分布のばらつきを最も低減させたいデータのみについて異なるビット線電圧を用いる事が可能である。本実施形態においては、図１１に示す通り、データＡ及びＢのベリファイには共通のビット線電圧ＶＡＢＬ３を用いており、データＣのベリファイにはビット線電圧ＶＡＢＬ３よりも高いビット線電圧ＶＢＢＬ３を用いている。データＣが記憶されるメモリセルＭＣにおいては上記しきい値電流ＩＴｈと飽和電流との差の問題及び容量結合の問題が最も生じやすいと考えられるため、本実施形態に係る方法によれば、図１２（ａ）に示す通り、データＣについての飽和電流のみを是正することにより、図１２（ｂ）に示す通り、充分にしきい値電圧のばらつきを低減できる場合もある。また、本実施形態においては、第１実施形態及び第２実施形態と比較してセル電流Ｉｃｅｌｌを抑えることが可能であるため、メモリセルＭＣに係るストレスを低減し、メモリセルＭＣの寿命を延ばすことが可能である。更に、第１実施形態及び第２実施形態と比較して使用するビット線電圧の種類を減らすことが可能であるため、電圧生成回路１０やカラム制御回路２等、制御回路の構成を単純化することも可能である。
【００３２】
［第４実施形態に係る不揮発性半導体記憶装置の動作］
次に、第４実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１３は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作中の制御ゲート電圧ＶＣＧ及びビット線電圧ＶＢＬを示す電圧波形図である。また、図１４（ａ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣの、制御ゲート電圧ＶＣＧとセル電流Ｉｃｅｌｌとの関係を表すグラフであり、図１４（ｂ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣのしきい値分布を示すヒストグラムである。第１〜第３実施形態においては、書き込みベリファイ動作中のビット線電圧を、ベリファイの対象であるデータＡ，Ｂ，Ｃにおいて調整し、しきい値分布のばらつきを低減させていたが、ソース、ドレイン間の電位差の調整による読み出しデータの是正は、データの読み出し動作においても適用可能である。これによって誤読み出しが低減され、その結果、読み出されるしきい値電圧のばらつきが低減される事となる。
【００３３】
本実施形態においては、データの読み出し動作中のビット線電圧を、読み出し動作の対象であるデータＡ，Ｂ，Ｃにおいて調整する。また、本実施形態においては、図１３に示す通り、読み出し電圧が大きいほど、ビット線電圧も増加させる。即ち、選択ワード線ＷＬに、制御ゲート電圧ＶＣＧとして読み出し電圧ＶＲＢ，ＶＲＡ，ＶＲＣ（但し、ＶＲＡ＜ＶＲＢ＜ＶＲＣ）を順次印加するのに対応させて、ビット線電圧ＶＢＢＬ４，ＶＡＢＬ４，ＶＣＢＬ４（但し、ＶＡＢＬ４＜ＶＢＢＬ４＜ＶＣＢＬ４）と順次変化させていく。更に言えば、読み出し動作に用いるビット線電圧ＶＡＢＬ４，ＶＢＢＬ４及びＶＣＢＬ４は、図１４（ａ）に示す通り、読み出し動作の対象であるデータに応じて異なる飽和電流の差を相殺する様に設定することが考えられる。ここで、ビット線電圧ＶＡＢＬ４，ＶＢＢＬ４及びＶＣＢＬ４の調整によって、隣接するメモリセルＭＣ間の容量結合の影響も低減することが可能である。従って、本実施形態においては、ビット線電圧をこの様に設定することによって、図１４（ｂ）に示す通り、誤読み出しを低減し、読み出されるしきい値電圧のばらつきを低減する事が可能となる。
【００３４】
本実施形態に係る読み出し方法は、第１実施形態に係るベリファイ方法と組み合わせることによって、書き込み動作中と読み出し動作中とのメモリセルＭＣの動作点を近付ける事が可能であり、これによって更に不揮発性半導体記憶装置の信頼性を向上させることが可能であると考えられる。この場合には、データＡ，Ｂ，Ｃについての書き込みベリファイ時と読み出し動作時とに用いるビット線電圧ＶＡＢＬ１とＶＡＢＬ４、ＶＢＢＬ１とＶＢＢＬ４及びＶＣＢＬ１とＶＣＢＬ４を完全に一致させてもよい。但し、即ち、書き込み動作時に、ブーストされた隣接メモリセルＭＣとの容量結合によって、高いレベルのしきい値分布の下裾が広がってしまうと言う問題を解決するため、書き込みベリファイ時にビット線電圧ＶＢＢＬ及びＶＣＢＬを増加させた場合でも、読み出し動作時には、ビット線電圧ＶＢＢＬ及びＶＣＢＬをこれよりも低下させることにより読み出し時の下裾の広がりを防止するようにしてもよい。尚、本実施形態に係る読み出し動作方法と、第２又は第３実施形態に係るベリファイ動作方法とを組み合わせることも可能である。
【００３５】
［第５実施形態に係る不揮発性半導体記憶装置の動作］
次に、第５実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１５は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作中の制御ゲート電圧ＶＣＧ及びビット線電圧ＶＢＬを示す電圧波形図である。また、図１６（ａ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣの、制御ゲート電圧ＶＣＧとセル電流Ｉｃｅｌｌとの関係を表すグラフであり、図１６（ｂ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣのしきい値分布を示すヒストグラムである。本実施形態においては、図１５に示す通り、読み出し電圧が小さいほど、ビット線電圧を増加させる。即ち、選択ワード線ＷＬに、制御ゲート電圧ＶＣＧとして読み出し電圧ＶＲＢ，ＶＲＡ，ＶＲＣ（但し、ＶＲＡ＜ＶＲＢ＜ＶＲＣ）を順次印加するのに対応させて、ビット線電圧ＶＢＢＬ５，ＶＡＢＬ５，ＶＣＢＬ５（但し、ＶＡＢＬ５＞ＶＢＢＬ５＞ＶＣＢＬ５）と順次変化させていく。この場合、図１６（ａ）に示す通り、各データ間における飽和電流の差はむしろ広がることとなるが、例えばデータＡ，Ｂについてのしきい値分布を低減させたい様な場合には、図１６（ｂ）に示す通り、メモリセルＭＣの誤読み出しは低減される。また、本実施形態においては、下位ページについての読み出しであるデータＢの読み出しを行い、その後、上位ページについての読み出しであるデータＡ及びＣの読み出しを行うが、データＡについての読み出し動作時にビット線ＢＬの電圧を高くしている為、データＣの読み出し動作時にビット線ＢＬを充電する時間が短縮され、読み出し動作の高速化及び消費電力の低減にもつながる。
【００３６】
尚、本実施形態に係る読み出し動作方法は、第２実施形態に係る書き込みベリファイ方法と組み合わせて使用し、更に書き込みベリファイ時と読み出し動作時とで使用するビット線電圧ＶＡＢＬ２とＶＡＢＬ５、ＶＢＢＬ２とＶＢＢＬ５及びＶＣＢＬ２とＶＣＢＬ５を一致させることで、書き込みベリファイ時と読み出し動作時とにおける動作点を一致させ、不揮発性半導体記憶装置の信頼性を更に向上させることが可能であると考えられる。しかしながら、第４実施形態の場合に同様に、書き込みベリファイ動作時と読み出し動作時とで読み出されるデータに差が生じる場合には、書き込みベリファイ時と読み出し動作時とでビット線電圧に差を設けることも可能であるし、本実施形態に係る読み出し動作と第１又は第３実施形態に係るベリファイ動作とを組み合わせることも当然に可能である。
【００３７】
［第６実施形態に係る不揮発性半導体記憶装置の動作］
次に、第６実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１７は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作中の制御ゲート電圧ＶＣＧ及びビット線電圧ＶＢＬを示す電圧波形図である。また、図１８（ａ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣの、制御ゲート電圧ＶＣＧとセル電流Ｉｃｅｌｌとの関係を表すグラフであり、図１８（ｂ）は、データＡ，Ｂ及びＣを記憶したメモリセルＭＣのしきい値分布を示すヒストグラムである。本実施形態においては、図１７に示す通り、誤読み出しを最も低減させたいデータ、例えばデータＣの読み出し動作についてのみ異なるビット線電圧ＶＢＢＬ６を用いており、データＡ及びＢの読み出し動作には共通のビット線電圧ＶＡＢＬ６を用いる。これにより、図１８（ａ）に示す通り、データＣについての飽和電流のみを是正することで、図１８（ｂ）に示す通り、第４実施形態とほぼ同程度にしきい値電圧のばらつきを低減できる場合もある。また、本実施形態に係る構成によれば、第４実施形態及び第５実施形態と比較してメモリセルＭＣの寿命を延ばすことが可能であり、更に電圧生成回路１０やカラム制御回路２等、制御回路の構成を単純化することが可能である。
【００３８】
本実施形態に係る読み出し動作方法は、第３実施形態に係るベリファイ方法と組み合わせ、使用するビット線電圧を一致させることによって、より好適に動作するものと考えられるが、読み出し動作中と書き込みベリファイ動作中とで使用するビット線電圧に差を設けてもよいし、本実施形態に係る読み出し動作方法と、第１又は第２実施形態に係るベリファイ方法とを組み合わせて使用することも可能である。
【００３９】
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４０】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンドＩ／Ｆ、７…ステートマシン、９…ホスト、１０…電圧生成回路、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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