【手続補正書】
【提出日】令和3年3月11日(2021.3.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に垂直に積層されたメモリセルが配置されたメモリセルアレイ領域と、
第１ページバッファ及び第２ページバッファが配置され、前記メモリセルアレイ領域と前記第１ページバッファとの間の第１距離が前記メモリセルアレイ領域と前記第２ページバッファとの間の第２距離よりも短いページバッファ領域と、を備え、
前記第１ページバッファは、第１制御信号によって駆動される第１トランジスタを含み、
前記第２ページバッファは、前記第１制御信号に相応する第２制御信号によって駆動される第２トランジスタを含み、
前記第１トランジスタ及び前記第２トランジスタに対する設計条件及び工程条件のうちの少なくとも一つは、前記第１トランジスタと前記第２トランジスタとの間に存在するスレショルド電圧差を低減するために互いに異なり、
前記設計条件は、トランジスタサイズ及びレイアウト配置のうちの少なくとも一つを含み、
前記工程条件は、トランジスタ形成のためのイオンインプラント工程に適用されるインプラント濃度を含むことを特徴とする不揮発性メモリ装置。
【請求項２】
前記第１トランジスタ及び前記第２トランジスタは、前記メモリセルに対する読み取り動作時及び書き込み動作時に、前記第１ページバッファ及び前記第２ページバッファにおいてそれぞれ対応する同一機能を遂行することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第１ページバッファ及び前記第２ページバッファが活性化される区間において、前記第１制御信号の電圧レベルは、前記第２制御信号の電圧レベルと同一であることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記第１トランジスタの第１サイズは、前記第２トランジスタの第２サイズと異なることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記第１トランジスタは、第１ＮＭＯＳトランジスタに相応し、
前記第２トランジスタは、第２ＮＭＯＳトランジスタに相応し、
前記第１ＮＭＯＳトランジスタの第１長は、前記第２ＮＭＯＳトランジスタの第２長よりも短いか、又は、
前記第１ＮＭＯＳトランジスタの第１幅は、前記第２ＮＭＯＳトランジスタの第２幅よりも狭いことを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記第１トランジスタは、第１ＰＭＯＳトランジスタに相応し、
前記第２トランジスタは、第２ＰＭＯＳトランジスタに相応し、
前記第１ＰＭＯＳトランジスタの第１長は、前記第２ＰＭＯＳトランジスタの第１長よりも長いか、又は、
前記第１ＰＭＯＳトランジスタの第１幅は、前記第２ＰＭＯＳトランジスタの第２幅よりも広いことを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項７】
前記第１制御信号及び前記第２制御信号は、前記第１ページバッファ及び前記第２ページバッファにそれぞれ連結された第１ビットライン及び第２ビットラインをプリチャージするための第１ビットライン電圧制御信号及び第２ビットライン電圧制御信号にそれぞれ相応することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記第１ページバッファが配置される第１領域は、前記メモリセルアレイ領域に隣接する第１境界と前記第１境界に対向する第２境界と、を有し、
前記第１トランジスタは、前記第１境界及び前記第２境界のうちから、前記第２境界により隣接して配置されることを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項９】
前記第２ページバッファが配置される第２領域は、前記第１ページバッファに隣接する第３境界と、前記第３境界に対向する第４境界と、を有し、
前記第２トランジスタは、前記第３境界及び前記第４境界のうちから、前記第３境界により隣接して配置されることを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記第１トランジスタに対する第１インプラント濃度は、前記第２トランジスタに対する第２インプラント濃度よりも高いことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１１】
基板上に垂直に積層されたメモリセルが配置されたメモリセルアレイ領域と、
第１ページバッファ及び第２ページバッファが配置され、前記メモリセルアレイ領域と前記第１ページバッファとの間の第１距離が前記メモリセルアレイ領域と前記第２ページバッファとの間の第２距離よりも短いページバッファ領域と、を備え、
前記第１ページバッファは、第１制御信号によって駆動されて第１サイズを有する第１トランジスタを含み、
前記第２ページバッファは、前記第１制御信号に相応する第２制御信号によって駆動されて前記第１サイズと異なる第２サイズを有する第２トランジスタを含み、
前記第１トランジスタ及び前記第２トランジスタがＮＭＯＳトランジスタに相応する場合、前記第１トランジスタのサイズは第２ＮＭＯＳトランジスタのサイズよりも小さく、
前記第１トランジスタ及び前記第２トランジスタがＰＭＯＳトランジスタに相応する場合、前記第１トランジスタのサイズは第２ＰＭＯＳトランジスタのサイズよりも大きいことを特徴とする不揮発性メモリ装置。
【請求項１２】
前記第１トランジスタは、前記メモリセルアレイ領域に隣接する第１境界及び前記第１ページバッファが配置された第１領域内の前記第１境界に対向する第２境界のうちから、前記第２境界に隣接して配置されることを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
前記第２トランジスタは、前記第１ページバッファに隣接する第３境界及び前記第２ページバッファが配置された第２領域内の前記第３境界に対向する第４境界のうちから、前記第３境界に隣接して配置されることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記第１ページバッファは、前記メモリセルアレイ領域に最も隣接して配置され、
前記第２ページバッファは、前記メモリセルアレイ領域に２番目に隣接して配置されることを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
不揮発性メモリ装置の製造方法であって、
基板上に垂直に積層されたメモリセルが配置されたメモリセルアレイを形成する段階と、
第１の引っ張りストレスを有する第１トランジスタを含む第１ページバッファを形成する段階と、
第２の引っ張りストレスを有する第２トランジスタを含む第２ページバッファを形成する段階と、を有し、
前記第１トランジスタを形成するための製造条件の第１の値は、前記第２トランジスタを形成するための同じ製造条件の第２の値とは異なり、
前記製造条件の第１の値及び第２の値は、前記第１トランジスタ及び前記第２トランジスタの第１の引っ張りストレスと第２の引っ張りストレスとの差による前記第１トランジスタと前記第２トランジスタとの間に存在するスレショルド電圧差を低減するように選択され、
前記製造条件は、前記第１トランジスタ及び前記第２トランジスタのチャネル長、前記第１トランジスタ及び前記第２トランジスタのチャネル幅、並びにイオンインプラント濃度の中の少なくとも一つに相応することを特徴とする不揮発性メモリ装置の製造方法。
【請求項１６】
第３の引っ張りストレスを有する第３トランジスタを含む第３ページバッファを形成する段階と、
第４の引っ張りストレスを有する第４トランジスタを含む第４ページバッファを形成する段階と、を更に含み、
前記第１、第２、及び第３ページバッファは、前記第４ページバッファと前記メモリセルアレイとの間に形成され、
前記第１及び第２ページバッファは、前記第３ページバッファと前記メモリセルアレイとの間に形成され、
前記第１ページバッファは、前記第２ページバッファと前記メモリセルアレイとの間に形成され、
前記第３トランジスタを形成するための製造条件の第３の値は、前記第４トランジスタを形成するための同じ製造条件の第４の値とは異なり、
前記第１、第２、第３、及び第４トランジスタの各々を形成するための製造条件は、同じ製造条件であり、
前記製造条件の第３の値及び第４の値は、前記第３トランジスタ及び前記第４トランジスタの第３の引っ張りストレスと第４の引っ張りストレスとの差による前記第３トランジスタと前記第４トランジスタとの間に存在するスレショルド電圧差を低減するように選択され、
前記第３トランジスタ及び前記第４トランジスタを形成するための製造条件は、前記メモリセルアレイからの距離であることを特徴とする請求項１５に記載の不揮発性メモリ装置の製造方法。