(57)【要約】【課題】ピエゾモーターの起動時および停止制御時の静音化を図る。【解決手段】モーターを駆動するためのＰＷＭ波のパルス幅を、起動時および停止制御時においては第一パルス幅とし、通常制御時においては第二パルス幅とする。第一パルス幅は出力段のＭＯＳトランジスタのドレインから出力段の電源電圧と接地電圧との間の電位差よりも小さな振幅の信号が出力される程度のパルス幅であり、第二パルス幅は出力段のＭＯＳトランジスタのドレインから電源電圧と接地電圧との間の振幅の信号が出力されるような第一パルス幅よりも大きなパルス幅である。【選択図】図５
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【特許請求の範囲】
【請求項１】
ＰＷＭ波を生成するＰＷＭ波生成回路と、
第一ＭＯＳトランジスタを有し、前記ＰＷＭ波生成回路からの前記ＰＷＭ波により駆動されるピエゾモーターを駆動するための出力段とを有し、
前記ＰＷＭ波は、前記ピエゾモーターの起動時または停止制御時に前記出力段の前記第一ＭＯＳトランジスタのドレインから前記出力段の電源電圧と接地電圧との間の電位差よりも小さな振幅の信号が出力される程度の第一パルス幅とされ、通常駆動時に前記出力段の前記第一ＭＯＳトランジスタのドレインから前記電源電圧と前記接地電圧との間の振幅の信号が出力されるような前記第一パルス幅よりも大きなパルス幅の第二パルス幅とされる半導体集積回路装置。
【請求項２】
中央演算装置を有し、
前記中央演算装置からの前記ＰＷＭ波のパルス数を定める指令値に基づいて前記ＰＷＭ波は生成され、
前記出力段は前記第一ＭＯＳトランジスタと、第二ＭＯＳトランジスタと、第三ＭＯＳトランジスタと、第四ＭＯＳトランジスタとを有し、前記第一および第二ＭＯＳトランジスタのゲートは前記ＰＷＭ波を受け、前記第一および第三ＭＯＳトランジスタのソースは前記電源電圧が供給され、前記第二および第四ＭＯＳトランジスタのソースは前記接地電圧が供給され、前記第一および第二ＭＯＳトランジスタのドレインは前記ピエゾモーターの一方の端子に接続され、前記第三および第四ＭＯＳトランジスタのドレインは前記ピエゾモーターの他方の端子に接続され、前記第三および第四ＭＯＳトランジスタのゲートには前記ＰＷＭ波とは異なるＰＷＭ波を受けるように構成されたＨブリッジ型となっており、
前記通常駆動時には前記ピエゾモーターの一方の端子と他方の端子には前記電源電圧と前記接地電圧との間の電位差が印可される請求項１に記載の半導体集積回路装置。
【請求項３】
前記指令値に基づいてパルス幅設定値を生成するシーケンサーを有し、
前記ＰＷＭ波生成回路は前記パルス幅設定値に基づいて前記ＰＷＭ波のデューティーを定める請求項２に記載の半導体集積回路装置。
【請求項４】
前記シーケンサーにて用いられるテーブルを有し、
前記テーブルには第一期間と、第二期間と、前記第一期間の第一パルス幅個別値と、前記第二期間のパルス幅個別値とが格納されており、
前記パルス幅設定値は前記第一期間においては前記第一パルス幅個別値であり、前記第二期間においては第二パルス幅個別値であり、
前記起動時には前記ピエゾモーターが停止状態から前記第一期間の前記第一パルス幅個別値に基づいた前記ＰＷＭ波で駆動されてから前記第二期間の前記第二パルス幅個別値に基づいた前記ＰＷＭ波で駆動され、
前記停止制御時には前記ピエゾモーターが移動状態から前記第二期間の前記第二パルス幅個別値に基づいた前記ＰＷＭ波で駆動されてから前記第一期間の前記第二パルス幅個別値に基づいた前記ＰＷＭ波で駆動されてから停止される請求項３に記載の半導体集積回路装置。
【請求項５】
前記通常駆動時に前記ピエゾモーターの一方の端子と他方の端子に前記電源電圧と前記接地電圧との間の電位差が印可されるような所定の値に前記パルス幅設定値が設定され、
前記第一および第二パルス幅個別値は前記所定の値の倍数であり、
前記第一期間および前記第二期間は前記ＰＷＭ波の周期の自然数倍であり、
前記所定の値、前記第一および第二パルス幅個別値、および前記第一および第二期間は外部から設定可能になっている請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、半導体集積回路装置に関し、特にモーターにて用いられる半導体集積回路装置に関する。
【背景技術】
【０００２】
特許文献１には、図１、２およびその関連個所に、静音化のために短パルスにて起動、静止、間欠動作するピエゾモーターが開示されている。図３，４およびその関連個所に、静音化のためにＰＤＭ（パルス密度変調）にて起動、静止、間欠動作するピエゾモーターが開示されている。
【０００３】
この特許文献１においては、短パルス制御のときおよびＰＤＭ制御のときにおいても、ピエゾモーターを駆動するＭＯＳＦＥＴのＱ１〜Ｑ４のゲートに供給される電圧振幅の大きさが大きいので、ＭＯＳＦＥＴのＱ１〜Ｑ４によって構成されるＨブリッジ回路の電源とＧＮＤ（グランド）との間の電位差をピエゾ素子が受けるようになっている。よってピエゾ素子（圧電素子）が大きな電位差を受けて起動、静止、間欠動作制御されるために、十分に静音化できない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１８２５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ピエゾ素子に電圧を掛けることで駆動するピエゾモーターは、時間当たりにピエゾ素子に印可される電圧変化量に比例して移動量が決まる。電源電圧ＶＭおよび接地電圧ＧＮＤにて駆動するＨブリッジ等の駆動用のトランジスタのゲート電圧の制御を、制御が簡単に行えるＰＷＭ（パルス幅変調）制御方式を用いて行った場合、トランジスタが完全にオン状態となる。このような条件において、停止していたピエゾモーターをＰＷＭ制御方式によって起動させた場合、Ｈブリッジ等の駆動用のトランジスタが完全にオンになることにより、ピエゾ素子に電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差が印可され、大きな電圧変化を受けることとなり、急な動作が発生することとなり騒音が発生することとなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
ピエゾモーターを駆動するためのＰＷＭ波は、起動時または停止制御時には出力段のＭＯＳトランジスタのドレインから出力段の電源電圧と接地電圧との間の電位差よりも小さな振幅の信号が出力される程度の第一パルス幅とされ、通常駆動時には出力段のＭＯＳトランジスタのドレインから電源電圧と接地電圧との間の振幅の信号が出力されるような第一パルス幅よりも大きなパルス幅の第二パルス幅とされる。
【発明の効果】
【０００７】
本発明によれば、起動時または停止制御時のＰＷＭ波が第一パルス幅であるために、出力段のＭＯＳトランジスタから電源電圧と接地電圧との間の電位差よりも小さな振幅の信号が出力されるために、ピエゾ素子に大きな電位差に起因する大きな電圧変化与えないために、徐々に動作を開始することができ騒音を防ぐことができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１の半導体集積回路装置の全体図である。
【図２】実施の形態１のモータードライバの構成図である。
【図３】ＰＷＭ波生成回路の構成及び動作波形図を示している。
【図４】テーブルの構成及びこのテーブルに格納されるデータを表す図である。
【図５】パルス幅設定値の時間変化を表した図である。
【図６】パルス幅設定値がテーブルに設定された期間およびパルス幅個別値により生成されている際の、モータードライバの駆動波形を表した図である。
【図７】モータードライバの駆動波形を、起動時から通常駆動時を経て停止制御時に至るまでを表した図である。
【図８】図７におけるフル振幅駆動に対応する波形図である。
【図９】プリドライバの各種構成図を示すものである。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、実施の形態について詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１０】
さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１１】
なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態１．）
図１は実施の形態１の半導体集積回路装置の全体図である。
【００１４】
半導体集積回路装置ＩＣは、中央演算装置ＣＰＵと、ランダムアクセスメモリＲＡＭと不揮発性メモリＦＬＡＳＨと、ＡＤ変換回路ＡＤＣと、入出力回路Ｉ／Ｏと、発振回路ＯＳＣと、バスＢＵＳと、モータードライバＭＴＤとを有する。
【００１５】
中央演算装置ＣＰＵはプログラムに従って半導体集積回路装置ＩＣ全体を制御する。ランダムアクセスメモリＲＡＭは中央演算装置ＣＰＵのワークエリアとして用いられ、各種データや命令等を記憶する記憶領域である。不揮発性メモリＦＬＡＳＨは格納されたデータが書き換え可能となっており、中央演算装置ＣＰＵにて用いられる各種プログラムが記憶されている。入出力回路Ｉ／Ｏは各種ポートの入出力制御を行う回路である。ＡＤ変換回路ＡＤＣはアナログ信号をデジタル信号に変換する回路である。モータードライバＭＴＤは各種モーターを駆動するための回路である。バスＢＵＳは中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、入出力回路Ｉ／Ｏ、モータードライバＭＴＤ、及び発振回路ＯＳＣとの間にて各種データ、コマンド、及びアドレスを互いにやり取りするための複数の信号線である。発振回路ＯＳＣは外部のクロック信号に基づいて、中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、入出力回路Ｉ／Ｏ、モータードライバＭＴＤ、および発振回路ＯＳＣにて用いられる各種クロック信号を生成する。
【００１６】
図２は実施の形態１のモータードライバの構成図である。
【００１７】
モータードライバＭＴＤは、ドライバＤＲと、ＰＷＭ波生成回路ＰＷＭ−ＧＣと、シーケンサＳＱＣと、テーブルＴＢＬとを有する。
【００１８】
シーケンサＳＱＣは中央演算装置ＣＰＵからのＰＷＭ波の駆動パルス数を定めるための指令値ＩＶとテーブルＴＢＬに格納されたデータＤＡＴＡとに基づいてパルス幅設定信号ＰＷＳ１、およびパルス幅設定信号ＰＷＳ２を生成し、このパルス幅設定信号ＰＷＳ１、およびパルス幅設定信号ＰＷＳ２をＰＷＭ波生成回路ＰＷＭ−ＧＣに出力する。ＰＷＭ波生成回路ＰＷＭ−ＧＣはパルス幅設定信号ＰＷＳ１およびパルス幅設定信号ＰＷＳ２と発振回路ＯＳＣからの周期ＣＴのクロックＣＬＫに基づいて、ＰＷＭ波ＰＷＭ１とＰＷＭ波ＰＷＭ２とを生成する。ドライバＤＲはＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）ＰＭＯＳ１と、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）ＮＭＯＳ１と、ＰＭＯＳトランジスタＰＭＯＳ２と、ＮＭＯＳトランジスタＮＭＯＳ２と、プリドライバＰｒｅＤＲＶ１と、プリドライバＰｒｅＤＲＶ２と、プリドライバＰｒｅＤＲＶ３と、プリドライバＰｒｅＤＲＶ４とを有する。ＰＭＯＳトランジスタＰＭＯＳ１と、ＮＭＯＳトランジスタＮＭＯＳ１と、ＰＭＯＳトランジスタＰＭＯＳ２と、ＮＭＯＳトランジスタＮＭＯＳ２とで出力段としてのＨブリッジを構成する。ＰＭＯＳトランジスタＰＭＯＳ１のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰＭＯＳ１のドレインはＮＭＯＳトランジスタＮＭＯＳ１のドレインと接続され、ＮＭＯＳトランジスタＮＭＯＳ１のソースには電源電圧ＶＭよりも低い接地電圧ＧＮＤが供給され、ＰＭＯＳトランジスタＰＭＯＳ１のゲートにはプリドライバＰｒｅＤＲＶ３が接続され、ＮＭＯＳトランジスタＮＭＯＳ１のゲートにはプリドライバＰｒｅＤＲＶ４が接続される。プリドライバＰｒｅＤＲＶ３およびプリドライバＰｒｅＤＲＶ４にはＰＷＭ波ＰＷＭ１が供給され、このＰＷＭ波ＰＷＭ１に基づいた出力がプリドライバＰｒｅＤＲＶ４からＮＭＯＳトランジスタＮＭＯＳ１に出力され、プリドライバＰｒｅＤＲＶ３からＰＭＯＳトランジスタＰＭＯＳ１に出力される。ＰＭＯＳトランジスタＰＭＯＳ２のソースには電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰＭＯＳ２のドレインはＮＭＯＳトランジスタＮＭＯＳ２ドレインと接続され、ＮＭＯＳトランジスタＮＭＯＳ２のソースには電源電圧ＶＭよりも低い接地電圧ＧＮＤが供給され、ＰＭＯＳトランジスタＰＭＯＳ２ゲートにはプリドライバＰｒｅＤＲＶ１が接続され、およびＮＭＯＳトランジスタＮＭＯＳ２のゲートにはプリドライバＰｒｅＤＲＶ２が接続される。プリドライバＰｒｅＤＲＶ１およびプリドライバＰｒｅＤＲＶ２にはＰＷＭ波ＰＷＭ２が供給され、このＰＷＭ波ＰＷＭ２に基づいた出力がプリドライバＰｒｅＤＲＶ２からＮＭＯＳトランジスタＮＭＯＳ２に出力され、プリドライバＰｒｅＤＲＶ１からＰＭＯＳトランジスタＰＭＯＳ２に出力される。よってＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１はＰＷＭ波ＰＷＭ１によって駆動され、ＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２はＰＷＭ波ＰＷＭ２によって駆動される。
【００１９】
ＰＭＯＳトランジスタＰＭＯＳ１のドレインと端子ＰＺＴ１が接続され、ＰＭＯＳトランジスタＰＭＯＳ２のドレインと端子ＰＺＴ２が接続されるようにピエゾ素子を有するピエゾモーターＰＺが設けられる。
【００２０】
図３はＰＷＭ波生成回路ＰＷＭ−ＧＣの構成及び動作波形図を示している。
【００２１】
図３の（ａ）はＰＷＭ波生成回路ＰＷＭ−ＧＣの構成を示している。
【００２２】
ＰＷＭ波生成回路ＰＷＭ−ＧＣはカウンタＣＮＴと比較器ＣＭＰとを有する。
【００２３】
図３の（ｂ）はＰＷＭ波生成回路ＰＷＭ−ＧＣの動作波形図を示している。
【００２４】
シーケンサＳＱＣからはパルス幅設定信号ＰＷＳ１およびパルス幅設定信号ＰＷＳ２が出力される。パルス幅設定信号ＰＷＳ１は指示信号ＩＳ１１と指示信号ＩＳ１２からなり、パルス幅設定信号ＰＷＳ２は指示信号ＩＳ２１と指示信号ＩＳ２２からなる。指示信号ＩＳ２２と指示信号ＩＳ１２は固定値となっており、指示信号ＩＳ２１および指示信号ＩＳ１１は指令値ＩＶおよびテーブルＴＢＬに格納されたデータＤＡＴＡに基づいたシーケンサＳＱＣの制御に従って可変とされる。カウンタＣＮＴはクロックＣＬＫの立ち上がりまたは立下りエッジごとにカウンタ値ＣＮＴ−Ｖをカウントアップさせる。カウンタ値ＣＮＴ−Ｖは値０から値ＸＭまでカウントアップされ、値ＸＭになったら値０にリセットされる。カウンタ値ＣＮＴ−Ｖが値０から値ＸＭになるまの期間はＰＷＭ波ＰＷＭ１およびＰＷＭ波ＰＷＭ２の周期であるＰＷＭ周期ＰＷＭ−Ｔとなっている。ＰＷＭ波ＰＷＭ１は、指示信号ＩＳ１１＞カウンタ値ＣＮＴ−Ｖ＞指示信号ＩＳ１２の時にハイレベルとなるようにされる。ＰＷＭ周期ＰＷＭ−Ｔ＝値ＸＭ×周期ＣＴの関係となる。ＰＷＭ波ＰＷＭ２は、指示信号ＩＳ２１＞カウンタ値ＣＮＴ−Ｖ＞指示信号ＩＳ２２の時にハイレベルとなるようにされる。指示信号ＩＳ２１と指示信号ＩＳ２２の差分および指示信号ＩＳ１１と指示信号ＩＳ１２の差分がパルス幅設定値Ｘｐとなっている。よって、パルス幅設定値ＸｐとＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２がハイレベルである期間とは比例関係となり、パルス幅設定値ＸｐとＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のデューティーとは比例関係となる。指示信号ＩＳ２２や指示信号ＩＳ１２が固定値であることによりＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のＰＷＭ周期ＰＷＭ−Ｔが一定となる。
【００２５】
図４はテーブルの構成及びこのテーブルに格納されるデータを表す図である。
【００２６】
図４の（ａ）はテーブルの構成及びこのテーブルに格納されるデータを表す図である。
【００２７】
テーブルＴＢＬは、期間Ｔ０〜Ｔｋおよびパルス幅個別値Ｘ０〜Ｘｋを格納するようになっている。期間Ｔ０のときのパルス幅個別値はＸ０であり、期間Ｔ１のときのパルス幅個別値はＸ１である。以下同様に対応し、期間Ｔｋのときのパルス幅個別値はＸｋである。ここでｋは自然数である。期間Ｔ０は補正値ＩＶが出力された時刻ＴＣＳの直後の期間であり、期間Ｔ１は期間Ｔ０の後の期間である。以下同様に対応し、期間Ｔｋは期間Ｔｋ−１の後の期間である。期間Ｔ０〜ＴｋのそれぞれはＰＷＭ波ＰＷＭ１の周期であるＰＷＭ周期ＰＷＭ−ＴのＬＫ倍となっている。ここでＬＫは自然数である。パルス幅個別値Ｘ０〜Ｘｋはそれぞれ対応する期間Ｔ０〜Ｔｋでのパルス幅設定値Ｘｐとなっている。パルス幅個別値Ｘ０〜ＸｋはそれぞれＤの倍数となっている。ここで倍数とは必ずしも整数を意味するのではなく、分数や少数も含む。ＤはＨブリッジがフル振幅動作を行えるような、パルス幅設定値の値となる。Ｈブリッジのフル振幅動作とは、端子ＰＺＴ１と端子ＰＺＴ２との間に電源電圧ＶＭと接地電圧ＧＮＤとの間の電位差が印可されるような動作である。Ｄの値、期間Ｔ０〜Ｔｋおよびパルス幅個別値Ｘ０〜Ｘｋそれぞれは、入出力回路Ｉ／Ｏを通して半導体集積回路装置ＩＣ外部から設定可能となっている。
【００２８】
期間Ｔ０〜ＴｋそれぞれはＰＷＭ波ＰＷＭ１の周期であるＰＷＭ周期ＰＷＭ−ＴのＬＫ倍となっているために、結果的にこのテーブルＴＢＬは指令値ＩＶにより定められた何回目のパルスがどのパルス幅個別値を用いるのかを定めている。
【００２９】
図４の（ｂ）はテーブルに設定されたデータの一例を示している。
【００３０】
期間Ｔ０として２×ＰＷＭ周期ＰＷＭ−Ｔが設定され、パルス幅個別値Ｘ０としてＤ／５が設定され、期間Ｔ１として２×ＰＷＭ周期ＰＷＭ−Ｔが設定され、パルス幅個別値Ｘ１として２Ｄ／５が設定され、期間Ｔ２として２×ＰＷＭ周期ＰＷＭ−Ｔが設定され、パルス幅個別値Ｘ２として３Ｄ／５が設定され、期間Ｔ３として２×ＰＷＭ周期ＰＷＭ−Ｔが設定され、パルス幅個別値Ｘ３として４Ｄ／５が設定され、期間Ｔ４として２×ＰＷＭ周期ＰＷＭ−Ｔが設定され、パルス幅個別値Ｘ４としてＤが設定される。
【００３１】
指令値ＩＶが４０の時、パルス幅設定値Ｘｐは以下のようになる。指令値ＩＶが４０なので、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２はテーブルＴＢＬに設定された期間Ｔ０〜Ｔ４の合計が、１０×ＰＷＭ周期ＰＷＭ−Ｔであるので、１０回目までのパルスはテーブルに従ったパルス幅個別値がパルス幅設定値Ｘｐとなる。１回目および２回目のパルスは期間Ｔ０およびパルス幅個別値Ｘ０に従ったものとなり、パルス幅設定値ＸｐとしてＤ／５となる。３回目および４回目のパルスは期間Ｔ１およびパルス幅個別値Ｘ１に従ったものとなり、パルス幅設定値Ｘｐとして２Ｄ／５となる。５回目および６回目のパルスは期間Ｔ２およびパルス幅個別値Ｘ２に従ったものとなり、パルス幅設定値Ｘｐとして３Ｄ／５となる。７回目および８回目のパルスは期間Ｔ３およびパルス幅個別値Ｘ３に従ったものとなり、パルス幅設定値Ｘｐとして４Ｄ／５となる。９回目および１０回目のパルスは期間Ｔ４およびパルス幅個別値Ｘ４に従ったものとなり、パルス幅設定値ＸｐとしてＤとなる。以降の１１回目から３０回目までのＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のパルスは、パルス幅設定値ＸｐとしてＤとなる。残りの１０回のパルスもテーブルＴＢＬに従ったパルスとなり、後ろの期間のパルスである期間Ｔ４に対応するものから順次使用される形となる。３１回目および３２回目のパルスは期間Ｔ４およびパルス幅個別値Ｘ４に従ったものとなり、パルス幅設定値ＸｐとしてＤとなる。３３回目および３４回目のパルスは期間Ｔ３およびパルス幅個別値Ｘ３に従ったものとなり、パルス幅設定値Ｘｐとして４Ｄ／５となる。３５回目および３６回目のパルスは期間Ｔ２およびパルス幅個別値Ｘ２に従ったものとなり、パルス幅設定値Ｘｐとして３Ｄ／５となる。３７回目および３８回目のパルスは期間Ｔ１およびパルス幅個別値Ｘ１に従ったものとなり、パルス幅設定値Ｘｐとして２Ｄ／５となる。３９回目および４０回目のパルスは期間Ｔ０およびパルス幅個別値Ｘ０に従ったものとなり、パルス幅設定値ＸｐとしてＤ／５となる。指令値ＩＶのうちの、期間Ｔ０〜Ｔｋの合計期間をＰＷＭ周期で割ったものに対応する初めの回数および終わりの回数は、テーブルＴＢＬに対応するパルス幅個別値をパルス幅設定値Ｘｐとして用い、それ以外の中間の回数の時はパルス幅設定値ＸｐとしてＤを用いる。上述したように図４の（ｂ）のようなテーブル設定値で指令値ＩＶが４０の場合は、１〜１０回目および３１〜４０回目のパルスは期間Ｔ０〜Ｔ４およびパルス幅個別値Ｘ０〜Ｘ４に従ったものとなり、それ以外の１１〜３０回目のパルスはパルス幅設定値ＸｐとしてＤを用いる。指令値ＩＶはマイナスの値も取りうる。指令値ＩＶがマイナスの場合はＤがマイナスの値となり、それに伴いパルス幅設定値Ｘｐもマイナスとなる。Ｄがマイナスの場合はＰＷＭ波ＰＷＭ１がプリドライバＰｒｅＤＲＶ１およびプリドライバＰｒｅＤＲＶ２に供給され、ＰＷＭ波ＰＷＭ２がプリドライバＰｒｅＤＲＶ３およびプリドライバＰｒｅＤＲＶ４に供給される形となる。Ｄがマイナスの場合は指示信号ＩＳ２１はパルス幅設定値Ｘｐの絶対値に指示信号ＩＳ２２を足したものとなり、指示信号ＩＳ１１は＋パルス幅設定値Ｘｐの絶対値に指示信号���Ｓ１２を足したものとなる。それ以外は指令値ＩＶがプラスの時と変わらない。
【００３２】
図４の（ｃ）は（ｂ）に示すデータが設定された際の時間とパルス幅個別値との関係を表す図である。
【００３３】
縦軸がパルス幅個別値Ｘ０〜Ｘｋを示し、横軸が時間を表している。横軸の原点は時刻ＴＣＳとなる。Ｄが正の値の場合は、期間Ｔ０から期間Ｔ４に至るまでにパルス幅個別値Ｘ０〜Ｘｋは徐々に増えるように変化している。
【００３４】
図５はパルス幅設定値の時間変化を表した図である。
【００３５】
期間ＴＡにおいて指令値ＩＶが出力されていないので、パルス幅設定値Ｘｐは０となっている。よって（１）の停止時に示すようにＨブリッジの出力段は駆動しない。ピエゾモーターＰＺも停止している。
【００３６】
期間ＴＢの初めに時刻ＴＣＳとなる。この時に中央演算装置ＣＰＵから指令値ＩＶ１が出力される。パルス幅変化部Ｘｐ−Ｖ１のようにテーブルＴＢＬのデータＤＡＴＡの設定値にしたがった形にてパルス幅設定値Ｘｐが増えるように変更される。このパルス幅設定値Ｘｐは図４にて説明したような期間Ｔ０〜Ｔｋおよびパルス幅個別値Ｘ０〜Ｘｋの関係により定まる。この時（２）の矢印の出元のように、ＰＷＭ周期ＰＷＭ−ＴごとにＨブリッジの出力段はＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧を印可し、ＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧を印可する。印可される電圧はＨブリッジの電源電圧の電位差である、電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差よりも小さい。これはパルス幅設定値Ｘｐは図４にて説明したような期間Ｔ０〜Ｔｋおよびパルス幅個別値Ｘ０〜Ｘｋの関係により定まる形となっており、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のパルス幅が狭いために出力段のトランジスタが十分にＯＮされず、端子ＰＺＴ１や端子ＰＺＴ２に電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差が印可されないからである。このようにしてピエゾモーターＰＺは徐々に速度を上げて移動するようになる。
【００３７】
パルス幅変化部Ｘｐ−Ｖ１の後はパルス幅ＸｐがＤとなった形にて駆動される。ここでは通常駆動時となり、（３）の矢印の出元のように、ＰＷＭ周期ＰＷＭ−ＴごとにＨブリッジの出力段はＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧を印可し、ＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧を印可する。通常駆動時とはピエゾモーターＰＺが一定速度で動く時であり、この時の移動速度は起動時や停止制御時よりも早い。印可される電圧はＨブリッジの電源電圧の電位差である、電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差と同じである。これはパルス幅設定値ＸｐがＤとなっており、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のパルス幅が広いために出力段のトランジスタが十分にＯＮすることができ、端子ＰＺＴ１や端子ＰＺＴ２に電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差が印可されるからである。
【００３８】
（３）の矢印にて示された箇所の後は、停止制御時であるパルス幅変化部Ｘｐ−Ｖ２となる。このときテーブルＴＢＬのデータＤＡＴＡの設定値にしたがった形にてパルス幅設定値Ｘｐが減るように変更される。このパルス幅設定値Ｘｐは図４にて説明したような期間Ｔ０〜Ｔｋおよびパルス幅個別値Ｘ０〜Ｘｋの関係により定まる。この時（２）の矢印の出元のように、ＰＷＭ周期ＰＷＭ−ＴごとにＨブリッジの出力段はＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧が印可され、ＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧が印可される。なお、期間ＴＢは、ＰＷＭ周期ＰＷＭ−Ｔに指令値ＩＶ１を掛けたものとなる。このようにしてピエゾモーターＰＺは徐々に速度を下げて停止するようになる。
【００３９】
期間ＴＢの後は指令値ＩＶ１に基づいたパルス数の駆動の期間が終了しているので、期間ＴＣにおいてパルス幅設定値Ｘｐは０となっている。よって（１）の停止時に示すようにＨブリッジの出力段は駆動しない。ピエゾモーターＰＺも停止している。
【００４０】
期間ＴＤの初めに再び時刻ＴＣＳとなる。この時に中央演算装置ＣＰＵからマイナスの値である指令値ＩＶ２が出力される。まず（４）のパルス幅変化部Ｘｐ−Ｖ３のようにテーブルＴＢＬのデータＤＡＴＡの設定値にしたがった形にてパルス幅設定値Ｘｐが減るように変更される。このパルス幅設定値Ｘｐは図４にて説明したような期間Ｔ０〜Ｔｋおよびパルス幅個別値Ｘ０〜Ｘｋの関係により定まる。この時（４）の矢印の出元のように、ＰＷＭ周期ＰＷＭ−ＴごとにＨブリッジの出力段はＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧を印可し、ＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧を印可する。印可の順番が（２）や（３）の時と逆になり、ピエゾモーターＰＺの移動方向が指令値ＩＶ１に基づいて駆動されたときとは逆になる。これは指令値ＩＶ１に基づいて駆動されたときはＰＷＭ波ＰＷＭ１がプリドライバＰｒｅＤＲＶ３およびプリドライバＰｒｅＤＲＶ４に供給され、ＰＷＭ波ＰＷＭ２がプリドライバＰｒｅＤＲＶ１およびプリドライバＰｒｅＤＲＶ２に供給されるのに対して、Ｄがマイナスであるために指令値ＩＶ２に基づいて駆動されたときはＰＷＭ波ＰＷＭ１がプリドライバＰｒｅＤＲＶ１およびプリドライバＰｒｅＤＲＶ２に供給され、ＰＷＭ波ＰＷＭ２がプリドライバＰｒｅＤＲＶ３およびプリドライバＰｒｅＤＲＶ４に供給されるからである。印可される電圧はＨブリッジの電源電圧の電位差である、電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差よりも小さい。これはパルス幅設定値Ｘｐが図４にて説明したような期間Ｔ０〜Ｔｋおよびパルス幅個別値Ｘ０〜Ｘｋの関係により定まる形となっており、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のパルス幅が狭いために出力段のトランジスタが十分にＯＮされず、端子ＰＺＴ１や端子ＰＺＴ２に電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差が印可されないからである。
【００４１】
パルス幅変化部Ｘｐ−Ｖ３の後はパルス幅ＸｐがＤとなった形にて駆動される。ここでは通常駆動時となり、（５）の矢印の出元のように、ＰＷＭ周期ＰＷＭ−ＴごとにＨブリッジの出力段はＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧を印可し、ＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧を印可する。印可される電圧はＨブリッジの電源電圧の電位差である、電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差と同じである。これはパルス幅設定値ＸｐがＤとなっており、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のパルス幅が広いために出力段のトランジスタが十分にＯＮすることができ、端子ＰＺＴ１や端子ＰＺＴ２に電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差が印可されるからである。
【００４２】
（５）の矢印にて示された箇所の後は、パルス幅変化部Ｘｐ−Ｖ４となる。このときテーブルＴＢＬのデータＤＡＴＡの設定値にしたがった形にてパルス幅設定値Ｘｐが増えるように変更される。このパルス幅設定値Ｘｐは図４にて説明したような期間Ｔ０〜Ｔｋおよびパルス幅個別値Ｘ０〜Ｘｋの関係により定まる。この時（４）の矢印の出元のように、ＰＷＭ周期ＰＷＭ−ＴごとにＨブリッジの出力段はＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧を印可し、ＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧を印可する。なお、期間ＴＤは、ＰＷＭ周期ＰＷＭ−Ｔに指令値ＩＶ２の絶対値を掛けたものとなる。
【００４３】
図６はパルス幅設定値がテーブルに設定された期間およびパルス幅個別値により生成されている際の、モータードライバの駆動波形を表した図である。
指令値ＩＶが中央演算装置ＣＰＵから出力された場合、まず初めはテーブルＴＢＬに設定されたデータＤＡＴＡに従ってモータードライバＭＴＤが駆動される。ＰＷＭ波ＰＷＭ１およびＰＷＭ波ＰＷＭ２は期間Ｔ０，パルス幅個別値Ｘ０、および期間Ｔ１、パルス幅個別値Ｘ１に従って、細いパルスが出力される形となる。期間Ｔ０におけるＰＷＭ波ＰＷＭ１の２つのパルスに従って、ＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧が電源電圧ＶＭから少し接地電圧ＧＮＤに向かって下がる。同じく期間Ｔ０におけるＰＷＭ波ＰＷＭ２の２つのパルスに従って、ＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧が電源電圧ＶＭから少し接地電圧ＧＮＤに向かって下がる。このようにゲート電圧が制御されることにより、ＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧が印可され、ＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧が印可される。この印可における電圧変化は電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差よりも小さなものとなる。
【００４４】
次に期間Ｔ１におけるＰＷＭ波ＰＷＭ１の２つのパルスに従って、ＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧が電源電圧ＶＭから少し接地電圧ＧＮＤに向かって下がる。このゲート電圧の下がり幅は、期間Ｔ０における場合よりもＰＷＭ波ＰＷＭ１のパルス幅が大きいために大きくなる。同じく期間Ｔ１におけるＰＷＭ波ＰＷＭ２の２つのパルスに従って、ＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧が電源電圧ＶＭから少し接地電圧ＧＮＤに向かって下がる。このゲート電圧の下がり幅は、期間Ｔ０における場合よりもＰＷＭ波ＰＷＭ２のパルス幅が大きいために大きくなる。このようにゲート電圧が制御されることにより、ＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧が印可され、ＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧が印可される。この印可における電圧変化は電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差よりも小さなものとなるが、期間Ｔ０における場合よりかは大きなものとなる。
【００４５】
このように基本的にはパルス幅設定値ＸｐがテーブルＴＢＬに設定された期間Ｔ０〜Ｔｋおよびパルス幅個別値Ｘ０〜Ｘｋにより生成されている際は、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のパルス幅が狭ければ狭いほどＨブリッジのトランジスタのゲート電圧の下がり幅が小さくなり、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のパルス幅が広ければ広いほどＨブリッジのトランジスタのゲート電圧の下がり幅が大きくなる。それに伴い、ＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧が印可され、ＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧が印可される際の電圧変化は、電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差よりも小さなものとなり、Ｈブリッジのトランジスタのゲート電圧の下がり幅に比例する形となる。ただし、パルス幅個別値Ｘ０〜ＸｋがＤ以上となった場合は、この限りではない。
【００４６】
図７はモータードライバの駆動波形を、起動時から通常駆動時を経て停止制御時に至るまでを表した図である。
【００４７】
指令値ＩＶが中央演算装置ＣＰＵから出力された場合、まず初めはテーブルＴＢＬに設定されたデータＤＡＴＡに従ってモータードライバＭＴＤが駆動される。ＰＷＭ波ＰＷＭ１およびＰＷＭ波ＰＷＭ２は期間Ｔ０，パルス幅個別値Ｘ０、および期間Ｔ１、パルス幅個別値Ｘ１に従って、細いパルスが出力される形となる。この場合は図６にて説明したものと同一となる。
次に期間Ｔ２においてＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧が電源電圧ＶＭから少し接地電圧ＧＮＤに向かって下がる。このゲート電圧の下がり幅は、期間Ｔ１における場合よりも大きくなる。これは期間Ｔ２でのＰＷＭ波ＰＷＭ１のパルス幅が期間Ｔ１でのＰＷＭ波ＰＷＭ１のパルス幅よりも大きいからである。同じく期間Ｔ２においてＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧が電源電圧ＶＭから少し接地電圧ＧＮＤに向かって下がる。このゲート電圧の下がり幅は、期間Ｔ１における場合よりも大きくなる。これは期間Ｔ２でのＰＷＭ波ＰＷＭ２のパルス幅が期間Ｔ１でのＰＷＭ波ＰＷＭ２のパルス幅よりも大きいからである。このようにゲート電圧が制御されることにより、ＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧が印可され、ＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧が印可される。この印可における電圧変化は電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差よりも小さなものとなるが、期間Ｔ１における場合よりかは大きなものとなる。
【００４８】
次に期間Ｔ３においてＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧が電源電圧ＶＭから少し接地電圧ＧＮＤに向かって下がる。このゲート電圧の下がり幅は、期間Ｔ２における場合よりも大きくなる。これは期間Ｔ３でのＰＷＭ波ＰＷＭ１のパルス幅が期間Ｔ２でのＰＷＭ波ＰＷＭ１のパルス幅よりも大きいからである。同じく期間Ｔ３においてＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧が電源電圧ＶＭから少し接地電圧ＧＮＤに向かって下がる。このゲート電圧の下がり幅は、期間Ｔ２における場合よりも大きくなる。これは期間Ｔ３でのＰＷＭ波ＰＷＭ２のパルス幅が期間Ｔ２でのＰＷＭ波ＰＷＭ２のパルス幅よりも大きいからである。このようにゲート電圧が制御されることにより、ＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧が印可され、ＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧が印可される。この印可における電圧変化は電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差よりも小さなものとなるが、期間Ｔ２における場合よりかは大きなものとなる。
以降はＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧が電源電圧ＶＭから接地電圧ＧＮＤまで下がり、ＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧が電源電圧ＶＭから接地電圧ＧＮＤまで下がるような駆動がなされる。このことでＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧が印可され、ＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧が印可される。この印可における電圧変化は電源電圧ＶＭおよび接地電圧ＧＮＤ間の電位差となる。このようにＨブリッジの電源電位差である電源電圧ＶＭから接地電圧ＧＮＤまで変化するような駆動をＨブリッジのトランジスタに施して通電における電圧印可を実施することをフル振幅駆動と本明細書では表現している。このフル振幅駆動の波形は後述する。
【００４９】
フル振幅駆動の後、期間Ｔ３における制御が実行され、次に期間Ｔ２における制御が実行され、次に期間Ｔ１における制御が実行され、次に期間Ｔ０における制御が実行される。これら期間における制御が図７の説明にて上述した通りとなる。
【００５０】
図８は図７におけるフル振幅駆動に対応する波形図である。
【００５１】
実際にははるかに多数のパルスがあるが、図においては４回のＰＷＭ波ＰＷＭ１に従って、４回ＰＭＯＳトランジスタＰＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ１のゲート電圧が電源電圧ＶＭから接地電圧ＧＮＤまで下がることで、ＰＭＯＳトランジスタＰＭＯＳ１からＮＭＯＳトランジスタＮＭＯＳ２に通電する方向に電圧が印可される。この印可電圧は電源電圧ＶＭと接地電圧ＧＮＤとの間の電位差となる。同じく４回のＰＷＭ波ＰＷＭ２に従って、４回ＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２のゲート電圧が電源電圧ＶＭから接地電圧ＧＮＤまで下がることで、ＰＭＯＳトランジスタＰＭＯＳ２からＮＭＯＳトランジスタＮＭＯＳ１に通電する方向に電圧が印可される。この印可電圧は電源電圧ＶＭと接地電圧ＧＮＤとの間の電位差となる。
【００５２】
図９はプリドライバの各種構成図を示すものである。
【００５３】
図９の（ｃ）はプリドライバの出力を受けるパワーＭＯＳトランジスタの寄生容量を示した図である。
【００５４】
パワーＭＯＳトランジスタＰＷ−ＭＯＳはＨブリッジを構成するＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１、ＰＭＯＳトランジスタＰＭＯＳ２およびＮＭＯＳトランジスタＮＭＯＳ２のうちのいずれかである。パワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧとソースＳ間には寄生容量Ｃｇｓが存在し、パワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧとドレインＤには寄生容量Ｃｇｄが存在している。パワーＭＯＳトランジスタＰＷ−ＭＯＳはゲート面積が広く、これら寄生容量も駆動にあたって無視できない大きさとなっている。
【００５５】
図９の（ａ）はプリドライバＰｒｅＤＲＶ１〜ＰｒｅＤＲＶ４の一例である。
【００５６】
プリドライバＰｒｅＤＲＶ−Ａは入力端子ＩＮと、出力端子ＯＵＴと、ＰＭＯＳトランジスタＰＭＯＳ３と、ＮＭＯＳトランジスタＮＭＯＳ３と、抵抗Ｒとを有する。入力端子ＩＮはＰＭＯＳトランジスタＰＭＯＳ３およびＮＭＯＳトランジスタＮＭＯＳ３のゲートと接続され、ＰＭＯＳトランジスタＰＭＯＳ３のソースは電源電圧ＶＭが供給され、ＰＭＯＳトランジスタＰＭＯＳ３のドレインは抵抗Ｒの一方の端子に接続され、ＮＭＯＳトランジスタＮＭＯＳ３のドレインは抵抗Ｒの一方の端子に接続され、ＮＭＯＳトランジスタＮＭＯＳ３のソースは接地電圧ＧＮＤが供給され、出力端子ＯＵＴは抵抗の他方の端子に接続される。
【００５７】
上述した寄生容量と抵抗Ｒによりある程度の時定数を持ったフィルタを構成する。よって入力端子ＩＮがハイレベルからローレベルに変化しても出力端子ＯＵＴに接続されているパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧがすぐにローレベルからハイレベルに切り替わるのではない。同じく入力端子ＩＮがローレベルからハイレベルに変化しても出力端子ＯＵＴに接続されているパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧがすぐにハイレベルからローレベルに切り替わるのではない。ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のパルス幅が短いようなパルス幅個別値にてモータードライバＭＴＤが駆動されるような場合は図６や図７にて説明したように寄生容量と抵抗Ｒによるフィルタの関係で、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２がローレベルからハイレベルに変化することによりパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧが電源電圧ＶＭから接地電圧ＧＮＤに変化する前に、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２がハイレベルからローレベルに戻ることでパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧが電源電圧ＶＭと接地電圧ＧＮＤとの間の中間電圧から電源電圧ＶＭに戻るようになる。逆にＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２の幅が長いようなＤにてモータードライバＭＴＤが駆動されるような場合は、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２がローレベルからハイレベルに変化することによりパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧが電源電圧ＶＭから接地電圧ＧＮＤに変化する。次にＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２がハイレベルからローレベルに戻ることでパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧが接地電圧ＧＮＤから電源電圧ＶＭに戻るようになる。
【００５８】
図９の（ｂ）はプリドライバＰｒｅＤＲＶ１〜ＰｒｅＤＲＶ４の一例である。
【００５９】
プリドライバＰｒｅＤＲＶ−ＢはプリドライバＰｒｅＤＲＶ−Ａと比べて以下が異なる。
抵抗Ｒがなく、出力端子ＯＵＴがＰＭＯＳトランジスタＰＭＯＳ３のドレインと接続されている。ＰＭＯＳトランジスタＰＭＯＳ３のソースと電源電圧ＶＭの供給端子との間に電流源ＩＳ−Ｐがある。ＮＭＯＳトランジスタＮＭＯＳ３のソースと接地電圧ＧＮＤの供給端子との間に電流源ＩＳ−Ｎがある。
電流源ＩＳ−Ｐは電源電圧ＶＭの供給端子からＰＭＯＳトランジスタＰＭＯＳ３のソースに向かって定電流ｉを流す。このＰＭＯＳトランジスタＰＭＯＳ３のソースに向かって流れる定電流ｉは、ＰＭＯＳトランジスタＰＭＳＯ３がオンしたときに、ＰＭＯＳトランジスタＰＭＯＳ３のドレイン電位が電源電圧ＶＭとなるまで流れる。電流源ＩＳ−ＮはＮＭＯＳトランジスタＮＭＯＳ３のソースから接地電圧ＧＮＤの供給端子に向かって定電流ｉを流す。このＮＭＯＳトランジスタＮＭＯＳ３のソースから流れる定電流ｉは、ＮＭＯＳトランジスタＮＭＳＯ３がオンしたときに、ＮＭＯＳトランジスタＮＭＯＳ３のドレイン電位が接地電圧ＧＮＤとなるまで流れる。
【００６０】
この定電流ｉが寄生容量に流入および引き抜きされる時間に依存してパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲート電圧が決まる。よって入力端子ＩＮがハイレベルからローレベルに変化しても出力端子ＯＵＴに接続されているパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧがすぐにローレベルからハイレベルに切り替わるのではない。同じく入力端子ＩＮがローレベルからハイレベルに変化しても出力端子ＯＵＴに接続されているパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧがすぐにハイレベルからローレベルに切り替わるのではない。ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２のパルス幅が短いようなパルス幅個別値にてモータードライバＭＴＤが駆動されるような場合は図６や図７にて説明したように、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２がローレベルからハイレベルに変化することによりパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧが電源電圧ＶＭから接地電圧ＧＮＤに変化する前に電流源ＩＳ−Ｎの定電流ｉによる寄生容量に対する電荷引き抜きがとまり、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２がハイレベルからローレベルに戻ることで電流源ＩＳ−Ｐの定電流ｉによる寄生容量に対する電荷供給が始まってパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧが電源電圧ＶＭと接地電圧ＧＮＤとの間の中間電圧から電源電圧ＶＭに戻るようになる。逆にＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２の幅が長いようなＤにてモータードライバＭＴＤが駆動されるような場合は、ＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２がローレベルからハイレベルに変化することによりパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧが電源電圧ＶＭから接地電圧ＧＮＤに変化する。次にＰＷＭ波ＰＷＭ１やＰＷＭ波ＰＷＭ２がハイレベルからローレベルに戻ることでパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲートＧが接地電圧ＧＮＤから電源電圧ＶＭに戻るようになる。
【００６１】
このようにプリドライバの出力端子ＯＵＴに抵抗Ｒが接続されていたり、出力端子ＯＵＴに対する電流供給や引き抜きが電流源ＩＳ−Ｐや電流源ＩＳ−Ｎの定電流ｉにて実施されることで、Ｄに基づく程度のＰＷＭ波ＰＷＭ１やＰＷＭ２のデューティがない限りはパワーＭＯＳトランジスタＰＷ−ＭＯＳのゲート電圧が電源電圧ＶＭから接地電圧ＧＮＤに変化しないようになっている。
【００６２】
本実施の形態において、ピエゾモーターを駆動するためのＰＷＭ波（ＰＷＭ波ＰＷＭ１またはＰＷＭ波ＰＷＭ２）は、起動時または停止制御時には出力段のＭＯＳトランジスタ（ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１、ＰＭＯＳトランジスタＰＭＯＳ２、ＮＭＯＳトランジスタＮＭＯＳ２のうちのいずれか）のドレインから出力段の電源電圧ＶＭと接地電圧ＧＮＤとの間の電位差よりも小さな振幅の信号が出力される程度の第一パルス幅とされ、通常駆動時には出力段のＭＯＳトランジスタのドレインから電源電圧ＶＭと接地電圧ＧＮＤとの間の振幅の信号が出力されるような第一パルス幅よりも大きな幅の第二パルス幅とされる。上述したように、起動時または停止制御時にはＭＯＳトランジスタのドレインから出力される信号は中間電圧と電源電圧ＶＭの振幅となる。このことにより、ピエゾモーターＰＺに与える電圧変化量は小さくなり、起動時や停止制御時にいきなり大きな電圧変化量をピエゾモーターＰＺに与えることがなくなり、静音化が図れる。
【００６３】
中央演算装置ＣＰＵからのＰＷＭ波のパルス数を定める指令値ＩＶに基づいてＰＷＭ波は生成され、指令値ＩＶに基づいてパルス幅設定値Ｘｐを生成するシーケンサーＳＱＣを有し、
ＰＷＭ波生成回路ＰＷＭ−ＧＣはパルス幅設定値Ｘｐに基づいてＰＷＭ波のデューティーを定めるようになっている。このことで中央演算装置ＣＰＵは指令値ＩＶによりパルス数を定めるだけで簡単にピエゾモーターＰＺの制御ができる。
【００６４】
シーケンサーＳＱＣにて用いられるテーブルＴＢＬを有し、このテーブルＴＢＬには期間Ｔ０〜Ｔｋと、パルス幅個別値Ｘ０〜Ｘｋとが格納されている。起動時にはテーブルＴＢＬに格納された期間Ｔ０およびパルス幅個別値Ｘ０から期間Ｔｋおよびパルス幅個別値Ｘｋが順次用いられることで、パルス幅設定値Ｘｐが変更されてピエゾモーターＰＺが起動制御され、停止制御時にはテーブルＴＢＬに格納された期間Ｔｋおよびパルス幅個別値Ｘｋから期間Ｔ０およびパルス幅個別値Ｘ０が順次用いられることで、パルス幅設定値Ｘｐが変更されてピエゾモーターＰＺが停止制御される。起動時や停止制御時にこのテーブルＴＢＬに格納された期間Ｔ０およびパルス幅個別値Ｘ０を用いてパルス幅設定値Ｘｐを定めるようにすることで、中央演算装置ＣＰＵは指令値ＩＶによりパルス数を定めるだけで簡単に静音化のための起動時や停止制御時の制御が可能になる。
【００６５】
通常駆動時にはパルス幅設定値ＸｐとしてＤが設定され、パルス幅個別値Ｘ０〜ＸｋはＤの倍数であり、期間Ｔ０〜ＴｋはＰＷＭ周期ＰＷＭ−Ｔの自然数倍であり、Ｄ、パルス幅個別値Ｘ０〜Ｘｋ、および期間Ｔ０〜Ｔｋは入出力回路Ｉ／Ｏを通して半導体集積回路装置ＩＣ外部から設定可能となっている。このようにＤ、パルス幅個別値Ｘ０〜Ｘｋ、および期間Ｔ０〜Ｔｋは入出力回路Ｉ／Ｏを通して半導体集積回路装置ＩＣ外部から設定可能となっていることで、ピエゾモーターＰＺの特性に合わせてこれらパラメータを設定できるようになっている。期間Ｔ０〜ＴｋがＰＷＭ周期ＰＷＭ−Ｔの自然数倍となっているために、テーブルＴＢＬに格納されたパルス幅個別値Ｘ０〜Ｘｋや期間Ｔ０〜Ｔｋに従って、指令値ＩＶにより定められた何回目のパルスがどのパルス幅個別値を用いるのかを定めることができる。
【００６６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００６７】
ＩＣ  半導体集積回路装置
ＣＰＵ  中央演算装置
ＦＬＡＳＨ  不揮発性メモリ
ＲＡＭ  ランダムアクセスメモリ
ＡＤＣ  ＡＤ変換回路
ＭＴＤ、ＭＴＤ１  モータードライバ
ＯＳＣ  発振回路
ＢＵＳ  バス
ＤＲ  ドライバ
ＰＷＭ−ＧＣ  ＰＷＭ波生成回路
ＳＱＣ  シーケンサー
ＴＢＬ  テーブル
ＩＶ  指令値
ＤＡＴＡ  データ
ＰＷＭ１、ＰＷＭ２  ＰＷＭ波
Ｔ０〜Ｔｋ  期間
Ｘｐ  パルス幅設定値
Ｘ０〜Ｘｋ  パルス幅個別値
ＰＷＭ−Ｔ  ＰＷＭ周期
【図１】
2014082902.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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