【手続補正書】
【提出日】令和3年4月19日(2021.4.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の画素回路がＪ行かつＫ列の行列状に配された第１チップと、複数の電気回路がＴ行かつＵ列の行列状に配された第２チップと、が積層された半導体装置であって、
前記複数の電気回路の各々は第１部と第２部とを有し、前記第１部は前記複数の画素回路のうちの少なくとも２つの画素回路および前記第２部に接続され、かつ、前記第１部は前記２つの画素回路のうちで前記第２部に接続する画素回路を順次選択するように構成されており、
前記複数の画素回路のうちの第ａ１行かつ第ｅ１列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ２行かつ第ｆ１列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ３行かつ第ｇ１列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ４行かつ第ｈ１列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｖ列の電気回路に接続されており、
Ｔ＜ＪかつＵ＜Ｋであり、ｆ１およびｇ１はｅ１とｈ１との間の整数であり、ｑおよびｒはｐとｓとの間の整数であることを特徴とする半導体装置。
【請求項２】
前記複数の画素回路のうちの第ｂ１行かつ第ｅ１列の画素回路は、第ｐ行かつ第ｖ列の前記電気回路に接続されており、
前記複数の画素回路のうちの第ｂ２行かつ第ｆ１列の画素回路は、第ｑ行かつ第ｖ列の前記電気回路に接続されており、
前記複数の画素回路のうちの第ｂ３行かつ第ｇ１列の画素回路は、第ｒ行かつ第ｖ列の前記電気回路に接続されており、
前記複数の画素回路のうちの第ｂ４行かつ第ｈ１列の画素回路は、第ｓ行かつ第ｖ列の前記電気回路に接続されている、
請求項１に記載の半導体装置。
【請求項３】
第ａ１行かつ第ｅ１列の前記画素回路を第１画素回路とし、
第ｂ１行かつ第ｅ１列の前記画素回路を第２画素回路とし、
第ａ２行かつ第ｅ１列の前記画素回路を第３画素回路とし、
第ｂ２行かつ第ｅ１列の前記画素回路を第４画素回路として、
前記第１画素回路および前記第２画素回路は第１信号線を介して第ｐ行かつ第ｖ列の前記電気回路に接続可能になっており、
前記第３画素回路および前記第４画素回路は前記第１信号線とは別の第２信号線を介して第ｐ行かつ第ｖ列の前記電気回路に接続可能になっている、請求項２に記載の半導体装置。
【請求項４】
第ｐ行かつ第ｖ列の前記電気回路の前記第１部は、前記第１信号線と第ｐ行かつ第ｖ列の前記電気回路の前記第２部との接続と、前記第２信号線と第ｐ行かつ第ｖ列の前記電気回路の前記第２部との接続と、を切り替えるように構成されている、請求項３に記載の半導体装置。
【請求項５】
前記複数の電気回路の各々は増幅トランジスタと選択トランジスタとを有しており、
前記第１画素回路の前記増幅トランジスタは前記第１画素回路の前記選択トランジスタを介して前記第１信号線に接続可能であり、
前記第２画素回路の前記増幅トランジスタは前記第２画素回路の前記選択トランジスタを介して前記第１信号線に接続可能である、請求項４に記載の半導体装置。
【請求項６】
前記複数の画素回路のうちの第ｂ１行かつ第ｅ２列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｗ列の電気回路に接続されており、
前記複数の画素回路のうちの第ｂ２行かつ第ｆ２列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｗ列の電気回路に接続されており、
前記複数の画素回路のうちの第ｂ３行かつ第ｇ２列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｗ列の電気回路に接続されている、
前記複数の画素回路のうちの第ｂ４行かつ第ｈ２列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｗ列の電気回路に接続されている、
請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数の画素回路のうちの第ａ１行かつ第ｅ２列の画素回路は、第ｐ行かつ第ｗ列の前記電気回路に接続されており、
前記複数の画素回路のうちの第ａ２行かつ第ｆ２列の画素回路は、第ｑ行かつ第ｗ列の前記電気回路に接続されており、
前記複数の画素回路のうちの第ａ３行かつ第ｇ２列の画素回路は、第ｒ行かつ第ｗ列の前記電気回路に接続されている、
前記複数の画素回路のうちの第ａ４行かつ第ｈ２列の画素回路は、第ｓ行かつ第ｗ列の前記電気回路に接続されている、
請求項６に記載の半導体装置。
【請求項８】
ｆ２およびｇ２はｅ２とｈ２の間の整数である、請求項６または７に記載の半導体装置。
【請求項９】
ｅ１＜ｆ１＜ｇ１＜ｈ１かつｐ＜ｑ＜ｒ＜ｓである、請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
複数の画素回路がＪ行かつＫ列の行列状に配された第１チップと、複数の電気回路がＴ行かつＵ列の行列状に配された第２チップと、が積層された半導体装置であって、
前記複数の電気回路の各々は、前記複数の画素回路で生成された信号を処理し、
前記複数の画素回路のうちの第ａ行かつ第ｅ１列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ行かつ第ｆ１列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ行かつ第ｇ１列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ行かつ第ｈ１列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ行かつ第ｈ１列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ行かつ第ｅ２列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｗ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ行かつ第ｆ２列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｗ列の電気回路に接続されており、
Ｔ＜ＪかつＵ＜Ｋであり、ｆ１およびｇ１はｅ１とｈ１との間の整数であり、ｑおよびｒはｐとｓとの間の整数であり、
ｇ１＜ｈ１＜ｅ２＜ｆ２であることを特徴とする半導体装置。
【請求項１１】
前記複数の画素回路のうちの第ａ行かつ第ｆ２列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｗ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ行かつ第ｇ２列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｗ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ行かつ第ｈ２列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｗ列の電気回路に接続されており、
ｅ１＜ｆ１＜ｇ１＜ｆ２＜ｇ２＜ｈ２である、請求項１または２に記載の半導体装置。
【請求項１２】
前記複数の画素回路のうちの第ａ行かつ第ｈ２列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｗ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ行かつ第ｅ３列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｘ列の電気回路に接続されており、
前記複数の画素回路のうちの第ａ行かつ第ｆ３列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｘ列の電気回路に接続されており、
ｆ２＜ｈ２＜ｅ３＜ｆ３、ｖ＜ｗ＜ｘである、請求項１０または１１に記載の半導体装置。
【請求項１３】
前記複数の画素回路のうちの第ｃ１行かつ第ｅ１列の画素回路は、前記複数の電気回路のうちの第ｐ２行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ｃ２行かつ第ｆ１列の画素回路は、前記複数の電気回路のうちの第ｑ２行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ｃ３行かつ第ｇ１列の画素回路は、前記複数の電気回路のうちの第ｒ２行かつ第ｖ列の電気回路に接続されており、
前記複数の画素回路のうちの第ｃ４行かつ第ｈ１列の画素回路は、前記複数の電気回路のうちの第ｓ２行かつ第ｖ列の電気回路に接続されている、請求項１または２に記載の半導体装置。
【請求項１４】
ｅ２＝ｈ１＋１である、請求項６乃至８のいずれか１項、または、請求項１０に記載の半導体装置。
【請求項１５】
Ｔ＝ｅ２−ｅ１である、請求項６乃至８のいずれか１項、または、請求項１０に記載の半導体装置。
【請求項１６】
Ｊ≦Ｔ×Ｕ＜Ｊ×Ｋ／２である、請求項１乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
第ａ１行かつ第ｅ１列の画素回路で生成された信号に基づく信号を前記複数の電気回路の何れかから出力する第１出力と、第ａ１行かつ第ｅ２列の画素回路で生成された信号に基づく信号を前記複数の電気回路の何れかから出力する第２出力と、第ａ２行かつ第ｅ１列の画素回路で生成された信号に基づく信号を前記複数の電気回路の何れかから出力する第３出力と、をこの順で行う、請求項１乃至１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記第１出力に並行して、第ａ１行かつ第ｆ１列の画素回路で生成された信号に基づく信号を前記複数の電気回路の何れかから出力する、請求項１７に記載の半導体装置。
【請求項１９】
前記複数の電気回路の行が並ぶ方向において、前記複数の電気回路と前記第２チップの第１辺との間に前記複数の電気回路のうちの２つ以上の電気回路から出力された信号が入力される第１読み出し回路が配置されており、
前記複数の電気回路の行が並ぶ方向において、前記複数の電気回路と前記第２チップの第２辺との間に前記複数の電気回路のうちの２つ以上の電気回路から出力された信号が入力される第２読み出し回路が配置されている、請求項１乃至１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記複数の電気回路の列が並ぶ方向における前記第２チップの幅が３３ｍｍよりも大きく、前記第２チップはインターフェース回路を有しており、
Ｕが偶数であり、前記複数の電気回路のうちの第Ｕ／２列の電気回路と前記第１チップの外縁との間には、前記インターフェース回路が配されていないこと、または、
Ｕが奇数であり、前記複数の電気回路のうちの第（Ｕ＋１）／２列の電気回路と前記第２チップの外縁との間には、前記インターフェース回路が配されていない、請求項１乃至１９のいずれか１項に記載の半導体装置。
【請求項２１】
前記複数の電気回路の各々の前記第２部は、アナログ−デジタル変換器を含む、請求項１乃至２０のいずれか１項に記載の半導体装置。
【請求項２２】
前記アナログ−デジタル変換器は、逐次比較型のアナログ−デジタル変換器である、請求項２１に記載の半導体装置。
【請求項２３】
前記複数の電気回路の各々の前記第１部は、マルチプレクサを含む、請求項１乃至２１のいずれか１項に記載の半導体装置。
【請求項２４】
前記複数の電気回路の各々は前記第２部に接続された第３部を有し、前記第３部はセンスアンプを含む、請求項２３に記載の半導体装置。
【請求項２５】
請求項１乃至２４のいずれか１項に記載の半導体装置を備え、
前記半導体装置に結像する光学系、前記半導体装置を制御する制御装置、前記半導体装置から出力された信号を処理する処理装置、前記半導体装置で得られた情報に基づいて制御される機械装置、前記半導体装置で得られた情報を表示する表示装置、および、前記半導体装置で得られた情報を記憶する記憶装置の少なくともいずれかをさらに備えることを特徴とする機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
上記課題を解決するための手段は、複数の画素回路がＪ行かつＫ列の行列状に配された第１チップと、複数の電気回路がＴ行かつＵ列の行列状に配された第２チップと、が積層された半導体装置であって、前記複数の電気回路の各々は第１部と第２部とを有し、前記第１部は前記複数の画素回路のうちの少なくとも２つの画素回路および前記第２部に接続され、かつ、前記第１部は前記２つの画素回路のうちで前記第２部に接続する画素回路を順次選択するように構成されており、前記複数の画素回路のうちの第ａ１行かつ第ｅ１列の画素回路は、前記複数の電気回路のうちの第ｐ行かつ第ｖ列の電気回路に接続されており、前記複数の画素回路のうちの第ａ２行かつ第ｆ１列の画素回路は、前記複数の電気回路のうちの第ｑ行かつ第ｖ列の電気回路に接続されており、前記複数の画素回路のうちの第ａ３行かつ第ｇ１列の画素回路は、前記複数の電気回路のうちの第ｒ行かつ第ｖ列の電気回路に接続されており、前記複数の画素回路のうちの第ａ４行かつ第ｈ１列の画素回路は、前記複数の電気回路のうちの第ｓ行かつ第ｖ列の電気回路に接続されており、Ｔ＜ＪかつＵ＜Ｋであり、ｆ１およびｇ１はｅ１とｈ１との間の整数であり、ｑおよびｒはｐとｓとの間の整数であることを特徴とする。