(57)【要約】【課題】複数のデバイス間における送受信を短時間に処理することができる２線式シリアルバス装置等を提供する。【解決手段】２線式シリアルバス装置１は、シリアルバス４を介して接続された複数の受信部３に、シリアルバス４を介して、データを送信することを表す所定の値を送信し、複数の受信部３が所定の値を受信するのに応じて、シリアルバス４を介して前記データを送信し、前記データを受信した各受信部３が、調停を行うとともに、シリアルバス４を介して、前記複数の受信部３を個別に識別可能な識別子を送るのに応じて、それぞれの前記識別子を受信する送信部２を備える。【選択図】      図１
2014067328.tif 000002
【特許請求の範囲】
【請求項１】
シリアルバスを介して接続された複数の受信部に、前記シリアルバスを介して、データを送信することを表す所定の値を送信し、前記複数の受信部が前記所定の値を受信するのに応じて、前記シリアルバスを介して前記データを送信し、前記データを受信した各受信部が、調停を行うとともに、前記シリアルバスを介して、前記複数の受信部を個別に識別可能な識別子を送るのに応じて、それぞれの前記識別子を受信する送信部を備える
２線式シリアルバス装置。
【請求項２】
前記複数の受信部は、前記所定の値を受信し、受信した所定の値に応じて、前記データを受信するとともに、前記複数の受信部における各受信部は、前記調停を行うとともに、前記シリアルバスを介して、前記識別子を送信する
請求項１に記載の２線式シリアルバス装置。
【請求項３】
前記受信部は、前記識別子として、前記受信部と関連付けされたアドレスを送信する
請求項１に記載の２線式シリアルバス装置。
【請求項４】
前記送信部は、前記複数の受信部の各識別子と異なる前記所定の値を送信する
請求項１乃至請求項３のいずれか１項に記載の２線式シリアルバス装置。
【請求項５】
Ｉ２Ｃ、または、システムマネジメントバスにおいて動作する
請求項１乃至請求項４のいずれか１項に記載の２線式シリアルバス装置。
【請求項６】
シリアルバスを介して接続された複数の受信部に、前記シリアルバスを介して、データを送信することを表す所定の値を送信し、前記複数の受信部が前記所定の値を受信するのに応じて、前記シリアルバスを介して、前記データを送信し、前記データを受信した各受信部が、調停を行うとともに、前記シリアルバスを介して、前記複数の受信部を個別に識別可能な識別子を送るのに応じて、それぞれの前記識別子を受信する
２線式シリアルバス装置制御方法。
【請求項７】
前記識別子として、前記受信部と関連付けされたアドレスを送信する
請求項６に記載の２線式シリアルバス装置制御方法。
【請求項８】
前記所定の値は、前記複数の受信部の各識別子と異なる値を送信する
請求項６、または、請求項７に記載の２線式シリアルバス装置制御方法。
【請求項９】
Ｉ２Ｃ、または、システムマネジメントバスにおける
請求項６乃至請求項８のいずれか１項に記載の２線式シリアルバス装置制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを送受信する２線式シリアルバス装置等に関する。
【背景技術】
【０００２】
２線式（２−ｗｉｒｅ）シリアルインターフェースバス（以降、単に、「シリアルバス」とも表す）は、複数のデバイスがお互いにデータを送受信することが可能な通信線（バス）である。２線式シリアルインターフェースバスは、シリアルクロック線（Ｓｅｒｉａｌ＿Ｃｌｏｃｋ＿Ｌｉｎｅ、以降、「ＳＣＬ」と表す）とシリアルデータ線（Ｓｅｒｉａｌ＿Ｄａｔａ＿Ｌｉｎｅ、以降、「ＳＤＬ」と表す）という構成を有する。２線式シリアルインターフェースバス（以降、単に「バス」と表す）の例として、システムマネジメントバス（Ｓｙｓｔｅｍ＿Ｍａｎａｇｅｍｅｎｔ＿Ｂｕｓ、ＳＭＢＵＳ）や、アイスクエアドシーバス（Ｉｎｔｅｒ＿ＩＣ＿Ｃｏｎｔｒｏｌ＿Ｂｕｓ、Ｉ２Ｃ＿ＢＵＳ）などが知られている。
【０００３】
図７を参照しながら、シリアルインターフェースバスについて説明する。図７は、本発明に関連する２線式シリアルバス装置３４の構成を示すブロック図である。図７を参照すると、２線式シリアルバス装置３４は、デバイス３０と、デバイス３１と、デバイス３２とは、シリアルバス３３とを有する。デバイス３０乃至デバイス３２は、シリアルバス３３を介してデータを送受信する。図７において、シリアルバス３３は、ＳＣＬとＳＤＬとを表す。
【０００４】
デバイス３０がデバイス３１にデータを送信する場合、デバイス３０は、マスターデバイスとして、データを送信する。一方、デバイス３１は、スレーブデバイスとして、該データを受信する。複数のデバイスがシリアルバス３３に一時にデータを送信する（以降、「衝突」と表す）場合、該複数のデバイス同士がデータを送信する順序を決める「調停」を行う。該複数のデバイスにおいて、調停により送信する権利を得たデバイスは、データを送信する。送信する権利を得られなかったデバイスは、データの送信を止め、送信する権利を得た後にデータを送信する。
【０００５】
シリアルバスにおいて、デバイスがデータを送受信する処理の流れについて説明する。マスターデバイスは、特定のスレーブデバイスにデータを送信する場合、該特定のスレーブデバイスを識別するアドレスを送信する。該特定のスレーブデバイスは、該アドレスを受信し、その後、マスターデバイスに受信したことを知らせる受信信号（Ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ、以降、「ＡＣＫ」）を送信する。
【０００６】
次に、マスターデバイスは、そのＡＣＫを受信することに応じて、データを送信する。即ち、シリアルバスを介してデータを送受信する場合において、マスターデバイスは、シリアルバスにスレーブデバイスと関連付けされたアドレスを送信することにより、データを送信するスレーブデバイスを特定する。
【０００７】
特許文献１が開示するバスシステムは、１つのマスターデバイスからＩ２Ｃバスを介して複数のスレーブデバイスにデータを一時に送信する際に、複数のスレーブデバイスに関するアドレスを作成する。その後、スレーブデバイスは、送信フレーム内のコマンドの後に、各スレーブデバイスが受信したことを表すアドレスを追加し、その後、スレーブデバイスがコマンドを正常に受信する。
【０００８】
特許文献２が開示するシリアルバスデータ転送装置は、マスターデバイスから、送信するスレーブデバイスに関連付けされた任意の個数のアドレス情報を順次送信することにより、スレーブデバイスを指定する。その後、該マスターデバイスは、指定された任意の個数のスレーブデバイスに対して同じデータを一時に送信する。
【０００９】
特許文献３が開示する多重通信ネットワークシステムは、マスターデバイスとスレーブデバイスとの間においてのみデータを送受信するとともに、マスターデバイスとスレーブデバイスとが送信の割り当てを決めるシステムである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−００４６０７号公報
【特許文献２】特開２０００−２８５０７０号公報
【特許文献３】特開平０４−２３９８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
２線式シリアルインターフェースバスにおいて、マスターデバイスは、シリアルバスにスレーブアドレスを送信することにより、データを送信するスレーブデバイスを特定する。即ち、２線式シリアルインターフェースバスにおけるデータ送受信は、１対１である。そのため、マスターデバイスは、複数のスレーブデバイスに、一時にデータを送信できない。マスターデバイスが複数のスレーブデバイスにデータを送信する場合に、マスターデバイスは、送信するスレーブデバイス分、データを送信する処理を繰り返す。そのため、マスターデバイスが複数のスレーブデバイスにデータを送信する処理には、長い時間を必要とする。
【００１２】
そこで、本発明の主たる目的は、複数のデバイス間における送受信を短時間に処理する２線式シリアルバス装置等を提供することである。
【課題を解決するための手段】
【００１３】
前述の目的を達成するために、本発明に係る２線式シリアルバス装置は、以下の構成を備えることを特徴とする。
【００１４】
即ち、本発明に係る２線式シリアルバス装置は、シリアルバスを介して接続された複数の受信部に、前記シリアルバスを介して、データを送信することを表す所定の値を送信し、前記複数の受信部が前記所定の値を受信するのに応じて、前記シリアルバスを介して前記データを送信し、前記データを受信した各受信部が、調停を行うとともに、前記シリアルバスを介して、前記複数の受信部を個別に識別可能な識別子を送るのに応じて、それぞれの前記識別子を受信する送信部を備えることを特徴とする。
【００１５】
また、本発明の他の見地として、本発明に係る２線式シリアルバス装置制御方法は、
シリアルバスを介して接続された複数の受信部に、前記シリアルバスを介して、データを送信することを表す所定の値を送信し、前記複数の受信部が前記所定の値を受信するのに応じて、前記シリアルバスを介して、前記データを送信し、前記データを受信した各受信部が、調停を行うとともに、前記シリアルバスを介して、前記複数の受信部を個別に識別可能な識別子を送るのに応じて、それぞれの前記識別子を受信することを特徴とする。
【発明の効果】
【００１６】
本発明に係る２線式シリアルバス装置等によれば、複数のデバイス間における送受信を短時間に処理することができる。
【発明を実施するための形態】
【００１７】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００１８】
＜第１の実施形態＞
本発明の第１の実施形態に係る２線式シリアルバス装置１が有する構成と、２線式シリアルバス装置１が行う処理とについて、図１と図２とを参照しながら説明する。図１は、本発明の第１の実施形態に係る２線式シリアルバス装置１の構成を示すブロック図である。図２は、本発明の第１の実施形態に係る２線式シリアルバス装置１における送信部２の処理の流れを示すフローチャートである。
【００１９】
図１を参照すると、２線式シリアルバス装置１は、送信部２と、複数の受信部３と、シリアルバス４とを有する。送信部２は、複数の受信部３と、シリアルバス４を介してデータ等を送受信する。複数の受信部３は、それぞれ、受信部３を個別に識別可能な識別子と関連付けされている。送信部２は、複数の受信部３に、以下のような処理を行うことにより、データを送信する。
【００２０】
まず、送信部２は、複数の受信部３にデータを送信することと関連付けされた所定の値を送信する（ステップＳ１）。係る所定の値は、個々の受信部３の識別子と異なっていれば良い。図３と、図４とを参照しながら、その一例について説明する。図３は、本発明の第１の実施形態に係る２線式シリアルバス装置１５の構成を有する装置の一例を表すブロック図である。図４は、本発明の第１の実施形態に係る２線式シリアルバス装置１５において、送受信する信号を概念的に表す図である。
【００２１】
図３を参照すると、２線式シリアルバス装置１５は、再構成デバイスの一例としてのエフピージーエイ（Ｆｉｅｌｄ＿Ｐｒｏｇｒａｍｍａｂｌｅ＿Ｇａｔｅ＿Ａｒｒａｙ、以降、「ＦＰＧＡ」と略記する）１０と、ＦＰＧＡ１１と、ＦＰＧＡ１２と、ＦＰＧＡ１３とシリアルバス１４とを有する。ＦＰＧＡ１０乃至ＦＰＧＡ１３は、シリアルバス１４を介してデータ等を送受信する。一例として、ＦＰＧＡ１０は、１０ｈという識別子と関連付けされている。尚、「１０ｈ」における「ｈ」は、１６進数表記であることを表す。以下同様に、「ｈ」は、１６進表記であることを表す。
【００２２】
ＦＰＧＡ１１は、２０ｈという識別子と関連付けされている。ＦＰＧＡ１２は、３０ｈという識別子と関連付けされている。ＦＰＧＡ１３は、４０ｈという識別子と関連付けされている。例えば、ＦＰＧＡ１０が、ＦＰＧＡ１１とＦＰＧＡ１２とＦＰＧＡ１３とに対し、シリアルバス４を介して、データを送信するとする。この例において、所定の値は、各ＦＰＧＡの識別子と異なる、例えば５０ｈ、あるいは、６０ｈなどの値であれば良い。
【００２３】
図４を参照すると、１行目は、送信部２が送信する信号を表し、２行目は、受信部３が送信する信号を表す。図４の例においては、送信部２は、０１ｈという全ＦＰＧＡに共通に持つアドレスの値を、シリアルバス４を介して、受信部３に送信する（図４の１行目の左から２列目）。
【００２４】
送信部２は、受信部３が該所定の値を受信するのに応じて、例えば、受信信号（Ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ、ＡＣＫ）を検知するのに応じて、複数の受信部３へデータを送信する（ステップＳ２）。例えば、図４において、送信部２は、「ＡＡｈ」というデータを送信する。ステップＳ２において、送信部２は、どの受信部３からのＡＣＫであるかを特定しない。
【００２５】
次に、送信部２は、該データを受信した各受信部が、調停を行うとともに、識別子を送るのに応じて、各受信部と関連付いた識別子を、それぞれ受信する（ステップＳ３）。全受信部が識別子の送信を終えると、データラインはハイ状態（Ｈｉｇｈ状態、Ｈｉ状態）となる。よって送信部は識別子のデータはＦＦｈとなると全受信部からの送信が終了したと判断しデータ送信が終了した判断する。
【００２６】
受信部はＡＡｈというデータを受け取った後のＡＣＫを送った後、全受信部は同時に識別子を送信する。そのためデータの衝突が発生し、調停が必要となる。
【００２７】
調停により送信する権利（以降、「送信権利」と表す）を得た受信部は、そのまま送信を行う。一方、送信権利を得ることができなかった受信部は、送信を停止する。次に、送信権利を得ることができなかった受信部は、送信権利を得た受信部が識別子を送信した後に、再び、識別子を送信する。その状況においても、調停は発生する。同様に、送信権利を得た受信部は、そのまま送信を行う。一方、送信権利を得ることができなかった受信部は、送信を停止する。即ち、送信を行う受信部は、ひとつの受信部である。送信権利を得ることができなかった受信部は、送信を停止するとともに、次に、送信権利を得る機会を待つ。この動作を全受信部が識別子の送信が終わるまで続ける。
【００２８】
例えば、調停する方法（以降、「調停方法」と表す）として、識別子の値の大きさの小さい順に順序を決める方法がある。その場合、図３の例において、受信部が送信権利を獲得する順序は、ＦＰＧＡ１１、ＦＰＧＡ１２、ＦＰＧＡ１３の順である。ＦＰＧＡ１１（複数の受信部３の１つ）は、識別子である「２０ｈ」を送信する。次に、送信部２は、「２０ｈ」という識別子を受信する（ステップＳ３、図４の１行目の左から７列目）。次に、送信部２は、ＦＰＧＡ１１（複数の受信部３の１つ）が送信した「３０ｈ」という識別子を受信する（ステップＳ３）。最後に、送信部２は、ＦＰＧＡ１２（複数の受信部３の１つ）が送信した「４０ｈ」という識別子を受信する（ステップＳ３）。
【００２９】
ただし、調停方法は、上述した例には限定されない。
【００３０】
特許文献１あるいは特許文献２が開示するバスシステムは、データの送信先であるスレーブデバイスを一意に識別するアドレスを、複数個指定することにより、そのデータを送信する。
【００３１】
これに対して、本発明の第１の実施形態に係る２線式シリアルバス装置１は、複数の受信部３を一意に識別する識別子とは異なる所定の値を指定することにより、送信すべきデータを、シリアルバス４に送信する。そのため、本発明の第１の実施形態に係る２線式シリアルバス装置１によれば、送信における処理を減らすことができる。
【００３２】
特許文献３が開示する多重通信ネットワークシステムは、特定のスレーブデバイスを指定し、その後、データを送信する。そのため、該多重通信ネットワークシステムは、マスターデバイスが複数のスレーブデバイスにデータを送る場合、特定のスレーブデバイスを指定する処理と、データを送信する処理とを、逐次的に繰り返す。
【００３３】
これに対して、本発明の第１の実施形態に係る送信部２は、ステップＳ２の処理において、複数の受信部３に一斉にデータを送る。そのため、本発明の第１の実施形態に係る２線式シリアルバス装置１によれば、複数の受信部３に一斉にデータを送ることができる。従って、特許文献３が開示する多重通信ネットワークシステムが逐次的に繰り返すことにより実現するデータ送信処理は、本発明の第１の実施形態に係る２線式シリアルバス装置１によれば、一度に行うことができる。
【００３４】
即ち、本発明の第１の実施形態に係る２線式シリアルバス装置によれば、複数のデバイスにおける送受信を短時間に処理することができる。
【００３５】
＜第２の実施形態＞
次に、上述した第１の実施形態を基本とする第２の実施形態について説明する。
【００３６】
以下の説明においては、本実施形態に係る特徴的な部分を中心に説明すると共に、上述した第１の実施形態と同様な構成については、同一の参照番号を付すことにより、重複する説明を省略する。
【００３７】
図５と図６を参照しながら、本発明の第２の実施形態に係る２線式シリアルバス装置５における受信部６が行う処理について説明する。図５は、本発明の第２の実施形態に係る２線式シリアルバス装置５の構成を示すブロック図である。図６は、本発明の第２の実施形態に係る２線式シリアルバス装置５における受信部６の処理の流れを示すフローチャートである。
【００３８】
図５を参照すると、２線式シリアルバス装置５は、送信部２と、複数の受信部６と、シリアルバス４とを有する。複数の受信部６は、シリアルバス４を介して送信部２と繋がる。
【００３９】
複数の受信部６は、送信部２が送信した所定の値を受信する（ステップＳ４）。複数の受信部６は、それぞれ、その所定の値に応じて、送信部２が送信するデータを受信するか否かを判断する（ステップＳ５）。受信部６は、データを受信すると判断する場合（ステップＳ５にてＹＥＳと判断）、送信部２が送信するデータを受信し（ステップＳ６）、その後、受信部６は、調停を行うとともに、識別子を送信する（ステップＳ７）。
【００４０】
受信部６は、データを受信しないと判断する場合（ステップＳ５にてＮＯと判断）、ステップＳ６及びステップＳ７における処理を行わない。
【００４１】
本発明の第２の実施形態は、本発明の第１の実施形態と同様の構成を有するため、本発明の第２の実施形態は、本発明の第１の実施形態と同様の効果を享受することができる。
【００４２】
即ち、本発明の第２の実施形態に係る２線式シリアルバス装置によれば、複数のデバイスにおける送受信を短時間に処理することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係る２線式シリアルバス装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係る２線式シリアルバス装置における送信部の処理の流れを示すフローチャートである。
【図３】本発明の第１の実施形態に係る２線式シリアルバス装置の構成を有する装置の一例を表すブロック図である。
【図４】本発明の第１の実施形態に係る２線式シリアルバス装置において、送受信する信号を概念的に表す図である。
【図５】本発明の第２の実施形態に係る２線式シリアルバス装置の構成を示すブロック図である。
【図６】本発明の第２の実施形態に係る２線式シリアルバス装置における受信部の処理の流れを示すフローチャートである。
【図７】本発明に関連する２線式シリアルバス装置の構成を示すブロック図である。
【符号の説明】
【００４４】
１    ２線式シリアルバス装置
２    送信部
３    受信部
４    シリアルバス
５    ２線式シリアルバス装置
６    受信部
１０    ＦＰＧＡ
１１    ＦＰＧＡ
１２    ＦＰＧＡ
１３    ＦＰＧＡ
１４    シリアルバス
１５    ２線式シリアルバス装置
３０    デバイス
３１    デバイス
３２    デバイス
３３    シリアルバス
３４    ２線式シリアルバス装置
【図１】
2014067328.tif 000003
【図２】
2014067328.tif 000004
【図３】
2014067328.tif 000005
【図４】
2014067328.tif 000006
【図５】
2014067328.tif 000007
【図６】
2014067328.tif 000008
【図７】
2014067328.tif 000009