(57)【要約】【課題】チャージアップ検出用トランジスタの検出感度を向上する。【解決手段】実施の形態では、例えば、チャージアップ検出用トランジスタＱ１のソース領域ＳＲおよびドレイン領域ＤＲが、ゲート電極ＧＥの端部から離間して形成されている。言い換えれば、ゲート電極ＧＥとソース領域ＳＲは重ならないように配置され、かつ、ゲート電極ＧＥとドレイン領域ＤＲは重ならないように配置されている。また、実施の形態では、例えば、チャージアップ検出用トランジスタＱ１の上方に、チャネル形成領域ＣＨＲ上のゲート電極ＧＥを覆うように遮光膜Ｌ２（Ｍ）が形成されている。【選択図】図２
2014127695.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板の第１領域に形成されたチャージアップ検出用トランジスタと、を備え、
前記チャージアップ検出用トランジスタは、
（ｂ１）前記半導体基板内に形成された第１ソース領域用半導体領域と、
（ｂ２）前記第１ソース領域用半導体領域と離間して、前記半導体基板内に形成された第１ドレイン領域用半導体領域と、
（ｂ３）前記第１ソース領域用半導体領域と前記第１ドレイン領域用半導体領域の間に形成された第１チャネル形成領域と、
（ｂ４）前記第１チャネル形成領域上に形成された第１ゲート絶縁膜と、
（ｂ５）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、を有し、
前記第１ソース領域用半導体領域および前記第１ドレイン領域用半導体領域のそれぞれは、前記第１ゲート電極の端部から離間して形成され、
前記チャージアップ検出用トランジスタの上方には、平面視において、前記第１チャネル形成領域上の前記第１ゲート電極を覆うように遮光膜が形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
平面視において、前記第１ゲート電極と前記第１ソース領域用半導体領域は重ならないように配置され、かつ、前記第１ゲート電極と前記第１ドレイン領域用半導体領域は重ならないように配置されている半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
さらに、
（ｃ）前記半導体基板の第２領域に形成された集積回路用トランジスタを備え、
前記集積回路用トランジスタは、
（ｃ１）前記半導体基板内に形成された第２ソース領域用半導体領域と、
（ｃ２）前記第２ソース領域用半導体領域と離間して、前記半導体基板内に形成された第２ドレイン領域用半導体領域と、
（ｃ３）前記第２ソース領域用半導体領域と前記第２ドレイン領域用半導体領域の間に形成された第２チャネル形成領域と、
（ｃ４）前記第２チャネル形成領域上に形成された第２ゲート絶縁膜と、
（ｃ５）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を有し、
平面視において、前記第２ゲート電極と前記第２ソース領域用半導体領域は、重なるように配置され、かつ、前記第２ゲート電極と前記第２ドレイン領域用半導体領域は、重なるように配置されている半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１ソース領域用半導体領域および前記第１ドレイン領域用半導体領域のそれぞれは、前記半導体基板よりも不純物濃度の大きな第１高濃度不純物領域から構成されている半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第２ソース領域用半導体領域および前記第２ドレイン領域用半導体領域のそれぞれは、前記第１高濃度不純物領域に対応した第２高濃度不純物領域と、前記第２高濃度不純物領域よりも不純物濃度の小さな低濃度不純物領域と、から構成されている半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記チャージアップ検出用トランジスタの前記第１ソース領域用半導体領域および前記第１ドレイン領域用半導体領域のそれぞれには、前記集積回路用トランジスタの前記第２ソース領域用半導体領域および前記第２ドレイン領域用半導体領域のそれぞれに形成されている前記低濃度不純物領域に対応する構成要素が存在しない半導体装置。
【請求項７】
請求項３に記載の半導体装置であって、
前記半導体基板は、半導体ウェハであり、
前記半導体基板の前記第２領域は、製品が形成されるチップ領域であり、
前記半導体基板の前記第１領域は、前記チップ領域を区画するスクライブ領域である半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記チャージアップ検出用トランジスタは、ｐチャネル型電界効果トランジスタである半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記チャージアップ検出用トランジスタは、ｎチャネル型電界効果トランジスタである半導体装置。
【請求項１０】
請求項１に記載の半導体装置であって、
平面視において、前記チャージアップ検出用トランジスタの前記第１チャネル形成領域を覆う前記遮光膜は、複数層に存在する半導体装置。
【請求項１１】
請求項１に記載の半導体装置であって、
前記遮光膜は、アルミニウム膜、あるいは、銅膜のいずれかを含む半導体装置。
【請求項１２】
半導体基板の第１領域にチャージアップ検出用トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程と、
（ｂ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、
（ｄ）前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｅ）前記サイドウォールスペーサに整合して、前記半導体基板内に、第１ソース領域用半導体領域および第１ドレイン領域用半導体領域を形成する工程と、
（ｆ）前記第１ソース領域用半導体領域と前記第１ドレイン領域用半導体領域に挟まれた第１チャネル形成領域と平面的に重なる遮光膜を、前記第１ゲート電極の上方に形成する工程と、を備え、
前記（ｅ）工程は、前記第１ソース領域用半導体領域および前記第１ドレイン領域用半導体領域のそれぞれを、前記第１ゲート電極の端部から離間して形成する半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記（ｆ）工程は、マスクを使用したプラズマエッチングで導体膜をパターニングすることにより、前記遮光膜を形成する半導体装置の製造方法。
【請求項１４】
請求項１２に記載の半導体装置の製造方法であって、
前記（ｆ）工程は、前記チャージアップ検出用トランジスタを形成した前記半導体基板上に、プラズマＣＶＤ法を使用して層間絶縁膜を形成し、前記層間絶縁膜上に前記遮光膜を形成する半導体装置の製造方法。
【請求項１５】
半導体基板の第１領域にチャージアップ検出用トランジスタを形成し、前記半導体基板の第２領域に集積回路用トランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程と、
（ｂ）前記半導体基板の前記第１領域に第１ゲート絶縁膜となる絶縁膜を形成し、前記半導体基板の前記第２領域に第２ゲート絶縁膜となる前記絶縁膜を形成する工程と、
（ｃ）前記絶縁膜上に第１導体膜を形成する工程と、
（ｄ）前記第１導体膜をパターニングすることにより、前記第１領域に第１ゲート電極を形成し、前記第２領域に第２ゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第２領域において、前記半導体基板内に、前記集積回路用トランジスタの第２ソース領域用半導体領域の一部および第２ドレイン領域用半導体領域の一部を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１ゲート電極の側壁、および、前記第２ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
（ｇ）前記（ｆ）工程後、前記第１領域において、前記半導体基板内に、前記チャージアップ検出用トランジスタの第１ソース領域用半導体領域および第１ドレイン領域用半導体領域を形成する工程と、
（ｈ）前記（ｆ）工程後、前記第２領域において、前記半導体基板内に、前記集積回路用トランジスタの前記第２ソース領域用半導体領域の他部および前記第２ドレイン領域用半導体領域の他部を形成する工程と、
（ｉ）前記（ｇ）工程後、前記第１領域において、前記第１ソース領域用半導体領域と前記第１ドレイン領域用半導体領域に挟まれた第１チャネル形成領域上の前記第１ゲート電極と平面的に重なる遮光膜を、前記第１ゲート電極の上方に形成する工程と、を備え、
平面視において、前記第１ゲート電極と前記第１ソース領域用半導体領域は重ならないように配置され、かつ、前記第１ゲート電極と前記第１ドレイン領域用半導体領域は重ならないように配置され、
平面視において、前記第２ゲート電極と前記第２ソース領域用半導体領域は、重なるように配置され、かつ、前記第２ゲート電極と前記第２ドレイン領域用半導体領域は、重なるように配置されている半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法であって、
さらに、前記（ｉ）工程後、前記半導体基板の素子形成面の上方から紫外線を照射する工程を有する半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法であって、
前記（ｉ）工程は、マスクを使用したプラズマエッチングで導体膜をパターニングすることにより、前記遮光膜を形成する半導体装置の製造方法。
【請求項１８】
請求項１６に記載の半導体装置の製造方法であって、
前記（ｉ）工程は、前記半導体基板上に、プラズマＣＶＤ法を使用して層間絶縁膜を形成した後、前記層間絶縁膜上に前記遮光膜を形成する半導体装置の製造方法。
【請求項１９】
請求項１５に記載の半導体装置の製造方法であって、
前記チャージアップ検出用トランジスタの前記第１ソース領域用半導体領域および前記第１ドレイン領域用半導体領域のそれぞれは、第１不純物濃度の第１高濃度不純物領域から構成され、
前記集積回路用トランジスタの前記第２ソース領域用半導体領域および前記第２ドレイン領域用半導体領域は、前記第１高濃度不純物領域に対応する第２高濃度不純物領域と、前記第２高濃度不純物領域よりも不純物濃度の小さな低濃度不純物領域から構成され、
前記チャージアップ検出用トランジスタの前記第１ソース領域用半導体領域および前記第１ドレイン領域用半導体領域のそれぞれには、前記集積回路用トランジスタの前記第２ソース領域用半導体領域および前記第２ドレイン領域用半導体領域のそれぞれに形成されている前記低濃度不純物領域に対応する構成要素が存在しない半導体装置の製造方法。
【請求項２０】
請求項１５に記載の半導体装置の製造方法であって、
前記半導体基板は、半導体ウェハであり、
前記半導体基板の前記第２領域は、製品が形成されるチップ領域であり、
前記半導体基板の前記第１領域は、前記チップ領域を区画するスクライブ領域である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、チャージアップ検出用トランジスタを含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０００−１５０６０６号公報（特許文献１）や、特開２００１−１９６４３６号公報（特許文献２）には、チャージアップ検出用トランジスタを備える半導体装置が記載されている。
【０００３】
特開平９−３２１１０４号公報（特許文献３）には、パッドと平面的に重なる下層領域にテスト用トランジスタを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５０６０６号公報
【特許文献２】特開２００１−１９６４３６号公報
【特許文献３】特開平９−３２１１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、半導体装置の製造工程では、集積回路用トランジスタを形成した後、この集積回路用トランジスタの上方に層間絶縁膜を介して配線を形成することが行なわれる。このとき、例えば、層間絶縁膜の形成には、プラズマＣＶＤ法（Chemical Vapor Deposition）が使用され、配線のパターニングには、プラズマエッチングが使用されることが多い。
【０００６】
ところが、プラズマＣＶＤ法やプラズマエッチングに代表されるプラズマ技術を使用すると、プラズマの電荷に起因して、既に形成されている集積回路用トランジスタにチャージアップが生じる。例えば、集積回路用トランジスタにチャージアップが引き起こされると、集積回路用トランジスタのしきい値変動が生じる。この場合、集積回路用トランジスタが設計値通りに動作しにくくなり、半導体装置の信頼性低下を招くことになる。
【０００７】
そこで、集積回路用トランジスタに悪影響を及ぼすチャージアップを簡単に検出するため、チャージアップ検出用トランジスタを設けることが行なわれている。この場合、チャージアップ検出用トランジスタには、チャージアップの検出感度が高いことが望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態における半導体装置において、チャージアップ検出用トランジスタの第１ソース領域用半導体領域および第１ドレイン領域用半導体領域のそれぞれは、チャージアップ検出用トランジスタの第１ゲート電極の端部から離間して形成されている。そして、チャージアップ検出用トランジスタの上方には、平面視において、第１チャネル形成領域を覆うように遮光膜が形成されている。
【００１０】
また、一実施の形態における半導体装置の製造方法は、平面視において、チャージアップ検出用トランジスタの第１ゲート電極と第１ソース領域用半導体領域とを重ならないように形成し、かつ、第１ゲート電極と第１ドレイン領域用半導体領域とを重ならないように形成する工程を備える。さらに、一実施の形態における半導体装置の製造方法は、第１ソース領域用半導体領域と第１ドレイン領域用半導体領域に挟まれた第１チャネル形成領域と平面的に重なる遮光膜を、チャージアップ検出用トランジスタの第１ゲート電極の上方に形成する工程を備える。
【発明の効果】
【００１１】
一実施の形態によれば、チャージアップ検出用トランジスタによるチャージアップの検出感度を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１におけるチャージアップ検出用トランジスタが形成されたＴＥＧパターンのレイアウト構成を示す平面図である。
【図２】図１のＡ−Ａ線で切断した断面図である。
【図３】実施の形態１におけるチャージアップ検出用トランジスタにおいて、プラズマ技術に起因するチャージアップの検出感度を向上できるメカニズムを説明する図である。
【図４】実施の形態１におけるチャージアップ検出用トランジスタにおいて、プラズマ技術に起因するゲート電極へのチャージアップの検出感度を向上させることができるという検証結果を説明するグラフである。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】変形例におけるチャージアップ検出用トランジスタおよび配線を示す断面図である。
【図１７】実施の形態２におけるＴＥＧパターンのレイアウト構成を示す平面図である。
【図１８】図１７のＡ−Ａ線で切断した断面図である。
【図１９】実施の形態３におけるＴＥＧパターンのレイアウト構成を示す平面図である。
【図２０】図１９のＡ−Ａ線で切断した断面図である。
【図２１】実施の形態４における半導体ウェハを示す平面図である。
【図２２】ショット領域の内部を拡大した図である。
【図２３】1つのＴＥＧパターンを拡大して示す図である。
【図２４】実施の形態４におけるチャージアップ検出用トランジスタが形成されたＴＥＧパターンのレイアウト構成を示す平面図である。
【図２５】実施の形態４における半導体装置の断面構造を示す図である。
【図２６】実施の形態４における半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】チップ領域にｐチャネル型電界効果トランジスタから構成される集積回路用トランジスタとｎチャネル型電界効果トランジスタから構成される集積回路用トランジスタが形成されている例を示す断面図である。
【図３８】スクライブ領域にｐチャネル型電界効果トランジスタから構成されるチャージアップ検出用トランジスタとｎチャネル型電界効果トランジスタから構成されるチャージアップ検出用トランジスタが形成されている例を示す断面図である。
【図３９】実施の形態５におけるＴＥＧパターンのレイアウト構成を示す平面図である。
【図４０】実施の形態５における半導体装置の断面構造を示す図である。
【図４１】実施の形態６におけるＴＥＧパターンのレイアウト構成を示す平面図である。
【図４２】実施の形態６における半導体装置の断面構造を示す図である。
【図４３】実施の形態７におけるＴＥＧパターンのレイアウト構成を示す平面図である。
【図４４】実施の形態７における半導体装置の断面構造を示す図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１８】
（実施の形態１）
本実施の形態１では、ＴＥＧ（Test Element Group）パターンにチャージアップ検出用トランジスタを設ける例について説明する。ＴＥＧパターンとは、素子レベルやＩＣ（Integrated Circuit）レベルでの基本的な構造、物性、電気的特性、回路動作、信頼性、歩留りなどを評価するために作製された実験的サンプルに形成されているパターンを言う。ＴＥＧと呼ばれる実験的サンプルは、例えば、半導体ウェハの製品領域であるチップ領域の内部にＴＥＧ領域として設けられる場合や、チップ領域とは別領域にＴＥＧ領域として設けられる場合がある。さらに、ＴＥＧは、製品となる半導体ウェハとは別のＴＥＧ専用のウェハに設けられる場合もあり、本実施の形態１では、これらのすべてのＴＥＧの形成態様を対象としている。そして、本実施の形態１では、このＴＥＧパターンにチャージアップ検出用トランジスタが設けられている。まず、本実施の形態１では、チャージアップ検出用トランジスタを設ける必要性について説明する。
【００１９】
＜チャージアップ検出用トランジスタを設ける必要性＞
例えば、半導体装置の製造工程では、集積回路用トランジスタを形成した後、この集積回路用トランジスタの上方に層間絶縁膜を介して配線を形成することが行なわれる。このとき、例えば、層間絶縁膜の形成には、プラズマＣＶＤ法が使用され、配線のパターニングには、プラズマエッチングが使用される場合がある。
【００２０】
ところが、プラズマＣＶＤ法やプラズマエッチングに代表されるプラズマ技術を使用すると、プラズマの電荷に起因して、既に形成されている集積回路用トランジスタにチャージアップが生じる。具体的には、プラズマ技術の使用に起因して、集積回路用トランジスタと電気的に接続されている配線に電荷が蓄積され、この蓄積された電荷が配線と接続されているゲート電極に蓄積される。すると、ゲート電極に電荷が蓄積されることに起因して、集積回路用トランジスタのしきい値変動が引き起こされる。この場合、集積回路用トランジスタが設計値通りに動作しにくくなり、半導体装置の信頼性低下を招くことになる。
【００２１】
特に、プラズマ技術の使用によってゲート電極に蓄積される電荷は、正電荷であることが多く、この場合、例えば、ｐチャネル型トランジスタの場合は、しきい値電圧の絶対値が増加する方向のしきい値変動が生じ、設計値通りのしきい値電圧を印加しても、オン動作しなくなる不都合が生じることになる。一方、例えば、ｎチャネル型トランジスタの場合は、しきい値電圧の絶対値が減少する方向のしきい値変動が生じ、オフ時のリーク電流が増加する不都合が生じることになる。
【００２２】
したがって、集積回路用トランジスタの信頼性を向上する観点からは、プラズマ技術に起因するチャージアップを低減する必要がある。このことから、例えば、半導体装置の製造工程では、集積回路用トランジスタのゲート電極に蓄積された電荷を除去するため、集積回路用トランジスタの上方から紫外線を照射することが行なわれている。この場合、紫外線がゲート電極に照射されると、ゲート電極に蓄積された電荷が紫外線を吸収することで、エネルギーが高くなり、その結果、例えば、ゲート電極からゲート絶縁膜を介して半導体基板に電荷を抜くことができる。これにより、プラズマ技術に起因するチャージアップを抑制することができる。
【００２３】
ただし、紫外線によってゲート電極に蓄積された電荷を有効に除去するためには、集積回路用トランジスタのチャネル形成領域上のゲート電極に確実に紫外線が届くようにする必要がある。このため、通常、集積回路用トランジスタにおいては、チャネル形成領域上のゲート電極と平面的に重なるように配線を形成しないようにしている。ところが、集積回路のパターンは複雑であるため、すべての集積回路用トランジスタで、チャネル形成領域上のゲート電極と平面的に重ならないように配線を配置することは困難である。
【００２４】
このことから、一部の集積回路用トランジスタでは、チャネル形成領域上のゲート電極と平面的に重なるように配線が形成されることになる。この場合、チャネル形成領域上のゲート電極と平面的に重なるように形成された配線によって、照射された紫外線が遮られるため、チャネル形成領域上のゲート電極に紫外線が届かなくなる。
【００２５】
したがって、ゲート電極に蓄積された電荷を除去するために、紫外線を照射しても、一部の集積回路用トランジスタでは、有効にゲート電極から電荷を除去することができない事態が生じることになる。つまり、プラズマ技術に起因するチャージアップを低減する観点から、半導体ウェハに紫外線を照射しているが、この紫外線の照射では、すべての集積回路用トランジスタのゲート電極に蓄積された電荷を除去することは困難であると考えられる。このことから、紫外線を照射する工程を追加しても、プラズマ技術に起因するチャージアップが半導体装置の信頼性を大きく左右するおそれがある。
【００２６】
そこで、半導体装置の製造ラインにおいては、プラズマ技術に起因するチャージアップがどの程度生じるのかを評価し、この評価結果に基づいて、プラズマ技術に起因するチャージアップがなるべく生じないように、半導体装置の製造ラインでの工程の追加や変更といったフィードバックをかけることが行なわれている。この場合、プラズマ技術に起因するチャージアップを正確に評価する必要があり、例えば、製品となる半導体ウェハにＴＥＧ領域を設けたり、ＴＥＧ専用のウェハを使用することにより、プラズマ技術に起因するチャージアップを検出することが行なわれている。つまり、製品となる半導体ウェハのＴＥＧ領域やＴＥＧ専用のウェハに、チャージアップ検出用トランジスタを設け、このチャージアップ検出用トランジスタのしきい値電圧の変動を検出することにより、プラズマ技術に起因するチャージアップを評価することが行なわれている。
【００２７】
したがって、チャージアップ検出用トランジスタには、プラズマ技術に起因するチャージアップを高感度で検出できることが望まれる。例えば、紫外線がチャージアップ検出用トランジスタのチャネル形成領域上のゲート電極に照射されると、ゲート電極に蓄積された電荷がゲート電極から抜けてしまい、プラズマ技術に起因するチャージアップを正確に評価することができなくなる。また、チャージアップ検出用トランジスタの構造を、製品となる集積回路用トランジスタの構造と同一構造とする場合には、集積回路用トランジスタよりも高感度にプラズマ技術に起因するチャージアップを検出することはできない。
【００２８】
そこで、本実施の形態１では、プラズマ技術に起因するチャージアップを高感度に検出するため、ＴＥＧパターンに設けられたチャージアップ検出用トランジスタに対する工夫を施している。以下に、この工夫を施した本実施の形態１におけるチャージアップ検出用トランジスタについて説明する。なお、本実施の形態１では、チャージアップ検出用トランジスタをｐチャネル型電界効果トランジスタから構成する場合について説明する。
【００２９】
＜チャージアップ検出用トランジスタのレイアウト構成＞
まず、本実施の形態１におけるチャージアップ検出用トランジスタＱ１の平面レイアウト構成について説明する。図１は、本実施の形態１におけるチャージアップ検出用トランジスタＱ１が形成されたＴＥＧパターンＴＥＧのレイアウト構成を示す平面図である。
【００３０】
図１において、矩形形状をしたｎ型ウェルＮＷＬに平面的に内包されるようにチャージアップ検出用トランジスタＱ１が形成されている。具体的に、本実施の形態１におけるチャージアップ検出用トランジスタＱ１は、互いに離間して配置されたソース領域ＳＲとドレイン領域ＤＲとを有し、ソース領域ＳＲとドレイン領域ＤＲで挟まれた領域にゲート電極ＧＥが配置されている。ゲート電極ＧＥは、プラグＰＬＧ（Ｇ）によって、第１層配線である配線Ｌ１（Ｇ）と電気的に接続されており、この配線Ｌ１（Ｇ）は、ゲートパッドＧＰと電気的に接続されている。また、ソース領域ＳＲは、プラグＰＬＧ（Ｓ）によって、第１層配線である配線Ｌ１（Ｓ）と電気的に接続されており、この配線Ｌ１（Ｓ）は、ソースパッドＳＰと電気的に接続されている。一方、ドレイン領域ＤＲは、プラグＰＬＧ（Ｄ）によって、第１層配線である配線Ｌ１（Ｄ）と電気的に接続されており、この配線Ｌ１（Ｄ）は、ドレインパッドＤＰと電気的に接続されている。さらに、本実施の形態１におけるＴＥＧパターンＴＥＧには、平面視において、チャージアップ検出用トランジスタＱ１を覆うように遮光膜Ｌ２（Ｍ）が形成されている。
【００３１】
＜チャージアップ検出用トランジスタの断面構造＞
続いて、本実施の形態１におけるチャージアップ検出用トランジスタＱ１の断面構造について説明する。図２は、図１のＡ−Ａ線で切断した断面図である。図２において、例えば、ボロン（Ｂ）などのｐ型不純物を導入したシリコン基板からなる半導体基板１Ｓの表面側（素子形成面側）に素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩで区画される活性領域に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型ウェルＮＷＬが形成されている。そして、ｎ型ウェルＮＷＬの表面に、ｐチャネル型電界効果トランジスタから構成されるチャージアップ検出用トランジスタＱ１が形成されている。
【００３２】
具体的に、チャージアップ検出用トランジスタＱ１は、半導体基板１Ｓ内（ｎ型ウェルＮＷＬ内）に、互いに離間して配置されたソース領域ＳＲとドレイン領域ＤＲを有し、このソース領域ＳＲとドレイン領域ＤＲに挟まれた領域がチャネル形成領域ＣＨＲとなる。ソース領域ＳＲは、ｐ型半導体領域ＰＲと、このｐ型半導体領域ＰＲの表面に形成されたシリサイド膜ＳＬから構成されている。同様に、ドレイン領域ＤＲは、ｐ型半導体領域ＰＲと、このｐ型半導体領域ＰＲの表面に形成されたシリサイド膜ＳＬから構成されている。このとき、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜などから構成される。
【００３３】
次に、ソース領域ＳＲとドレイン領域ＤＲで挟まれたチャネル形成領域ＣＨＲ上には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から構成することもできる。高誘電率膜としては、例えば、酸化ハフニウムを挙げることができる。また、ゲート電極ＧＥは、例えば、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＳＬから構成される。そして、ゲート電極ＧＥの両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷが形成されている。
【００３４】
本実施の形態１におけるチャージアップ検出用トランジスタＱ１は上記のように構成されており、以下に、チャージアップ検出用トランジスタＱ１の上方に形成される配線構造について説明する。図２において、チャージアップ検出用トランジスタＱ１を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１にプラグＰＬＧ（Ｄ）およびプラグＰＬＧ（Ｓ）が形成されている。すなわち、層間絶縁膜ＩＬ１を貫通して、チャージアップ検出用トランジスタＱ１のドレイン領域ＤＲに達するようにプラグＰＬＧ（Ｄ）が形成されている。同様に、層間絶縁膜ＩＬ１を貫通して、チャージアップ検出用トランジスタＱ１のソース領域ＳＲに達するようにプラグＰＬＧ（Ｓ）が形成されている。このプラグＰＬＧ（Ｄ）およびプラグＰＬＧ（Ｓ）は、例えば、層間絶縁膜ＩＬ１に形成されたコンタクトホールの内壁に形成されたバリア導体膜と、バリア導体膜を介して、コンタクトホールを埋め込むタングステン膜から構成される。このとき、バリア導体膜は、例えば、チタン膜と窒化チタン膜の積層膜から形成される。
【００３５】
続いて、プラグＰＬＧ（Ｄ）およびプラグＰＬＧ（Ｓ）が形成された層間絶縁膜ＩＬ１上には、第１層配線である配線Ｌ１（Ｄ）および配線Ｌ１（Ｓ）が形成されている。配線Ｌ１（Ｄ）は、プラグＰＬＧ（Ｄ）と電気的に接続されており、この結果、配線Ｌ１（Ｄ）は、プラグＰＬＧ（Ｄ）を介して、チャージアップ検出用トランジスタＱ１のドレイン領域ＤＲと電気的に接続されることになる。一方、配線Ｌ１（Ｓ）は、プラグＰＬＧ（Ｓ）と電気的に接続されており、この結果、配線Ｌ１（Ｓ）は、プラグＰＬＧ（Ｓ）を介して、チャージアップ検出用トランジスタＱ１のソース領域ＳＲと電気的に接続されることになる。このように構成されている配線Ｌ１（Ｄ）および配線Ｌ１（Ｓ）は、例えば、バリア導体膜で挟まれたアルミニウム膜から構成される。
【００３６】
次に、配線Ｌ１（Ｄ）および配線Ｌ１（Ｓ）を形成した層間絶縁膜ＩＬ１上に、配線Ｌ１（Ｄ）および配線Ｌ１（Ｓ）を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。そして、この層間絶縁膜ＩＬ２上に遮光膜Ｌ２（Ｍ）が形成され、この遮光膜Ｌ２（Ｍ）を覆うように、層間絶縁膜ＩＬ２上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ３が形成されている。遮光膜Ｌ２（Ｍ）も、例えば、バリア導体膜で挟まれたアルミニウム膜から構成される。
【００３７】
＜実施の形態１における特徴＞
ここで、本実施の形態１における第１特徴点は、例えば、図１に示すように、平面視において、チャージアップ検出用トランジスタＱ１のソース領域ＳＲおよびドレイン領域ＤＲが、ゲート電極ＧＥの端部から離間して形成されている点にある。つまり、本実施の形態１における第１特徴点は、例えば、図２に示すように、チャージアップ検出用トランジスタＱ１のソース領域ＳＲを構成するｐ型半導体領域ＰＲ、および、チャージアップ検出用トランジスタＱ１のドレイン領域ＤＲを構成するｐ型半導体領域ＰＲが、ゲート電極ＧＥの端部から離間するように配置されている点にある。言い換えれば、図１に示すように、平面視において、ゲート電極ＧＥとソース領域ＳＲは重ならないように配置され、かつ、ゲート電極ＧＥとドレイン領域ＤＲは重ならないように配置されているということもできる。これにより、本実施の形態１におけるチャージアップ検出用トランジスタＱ１によれば、後述するように、チャネル形成領域ＣＨＲに反転層が形成されにくくすることができるので、プラズマ技術に起因したチャージアップを高感度に検出することができる。
【００３８】
続いて、本実施の形態１における第２特徴点は、例えば、図１に示すように、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域を覆うように遮光膜Ｌ２（Ｍ）が形成されている点にある。つまり、本実施の形態１における第２特徴点は、例えば、図２に示すように、チャージアップ検出用トランジスタＱ１のチャネル形成領域ＣＨＲを覆うように遮光膜Ｌ２（Ｍ）が形成されている点にある。ここで、遮光膜Ｌ２（Ｍ）は、特に、紫外線に対して遮光特性を有している。これにより、半導体基板１Ｓの表面側の上方から紫外線が照射される場合であっても、チャージアップ検出用トランジスタＱ１のチャネル形成領域ＣＨＲ上のゲート電極ＧＥへの紫外線の照射を抑制することができる。この結果、プラズマ技術に起因してゲート電極ＧＥに蓄積されている電荷が、紫外線の照射によって、ゲート電極ＧＥから抜け出ることを防止できる。これにより、プラズマ技術に起因した本来のチャージアップの影響を正確に評価することができる。言い換えれば、本実施の形態１の第２特徴点によって、チャージアップ検出用トランジスタＱ１の検出感度を向上させることができる。
【００３９】
以下に、本実施の形態１における第１特徴点および第２特徴点によれば、チャージアップ検出用トランジスタＱ１の検出感度を向上できるメカニズムについて説明する。図３は、本実施の形態１におけるチャージアップ検出用トランジスタにおいて、プラズマ技術に起因するチャージアップの検出感度を向上できるメカニズムを説明する図である。
【００４０】
まず、本実施の形態１における第１特徴点によって、チャージアップの検出感度を向上できることについて説明する。図３に示すように、本実施の形態１におけるチャージアップ検出用トランジスタＱ１では、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれが、ゲート電極ＧＥの端部から離間するように形成されている。この場合、ソース領域ＳＲとドレイン領域ＤＲで挟まれた領域がチャネル形成領域ＣＨＲとなる。このチャネル形成領域ＣＨＲにおいては、ゲート電極ＧＥにしきい値電圧以上の電圧が印加されると、ゲート電極ＧＥの電界の影響により、チャネル形成領域ＣＨＲのバンドが曲がり、いわゆる反転層が形成される。この結果、反転層を介してソース領域ＳＲとドレイン領域ＤＲが導通することになり、ソース領域ＳＲとドレイン領域ＤＲの間に電流が流れて、チャージアップ検出用トランジスタＱ１がオンすることになる。
【００４１】
このとき、例えば、図３に示すように、プラズマ技術に起因してゲート電極ＧＥに正電荷が蓄積されている場合を考える。例えば、チャージアップ検出用トランジスタＱ１がｐチャネル型電界効果トランジスタであると仮定すると、ゲート電極ＧＥに負電圧のしきい値電圧を印加したときに、チャネル形成領域ＣＨＲに反転層が形成されて、チャージアップ検出用トランジスタＱ１がオンすることになる。ところが、ゲート電極ＧＥにプラズマ技術に起因した正電荷が蓄積されている場合、ゲート電極ＧＥにしきい値電圧を印加しても、ゲート電極に蓄積されている正電荷による電位で相殺されて、結局、ゲート電極ＧＥには、しきい値電圧以下の電圧が印加されていない状態と同等になる。この結果、ゲート電極ＧＥにプラズマ技術に起因した正電荷が蓄積されている場合、チャージアップ検出用トランジスタＱ１に設計値通りのしきい値電圧を印加しても、チャネル形成領域ＣＨＲに反転層が形成されずに、チャージアップ検出用トランジスタＱ１がオンしなくなる。つまり、ゲート電極ＧＥがチャージアップされている場合、チャージアップ検出用トランジスタＱ１は、しきい値電圧よりも大きな電圧を印加しなければ、オンしなくなるのである。特に、プラズマ技術に起因するチャージアップが増大すればするほど、チャージアップ検出用トランジスタＱ１がオンする電圧が増加することになる。このことから、チャージアップ検出用トランジスタＱ１がオンするしきい値電圧の増加を検出することにより、プラズマ技術に起因するゲート電極ＧＥへのチャージアップ量を評価できることがわかる。
【００４２】
したがって、チャージアップ検出用トランジスタＱ１の検出感度を向上させるためには、ゲート電極ＧＥに蓄積されている正電荷がわずかな量であっても、チャネル形成領域ＣＨＲに反転層が形成されにくくなればよいことになる。この観点から、本実施の形態１では、チャージアップ検出用トランジスタＱ１のソース領域ＳＲおよびドレイン領域ＤＲのそれぞれを、ゲート電極ＧＥの端部から離間するように形成しているのである。この場合、チャネル形成領域ＣＨＲは、ゲート電極ＧＥの直下領域だけでなく、図３に示す領域ＡＲも含むことにある。つまり、領域ＡＲで示されるゲート電極ＧＥの端部とソース領域ＳＲで挟まれた領域、あるいは、ゲート電極ＧＥの端部とドレイン領域ＤＲで挟まれた領域も、チャネル形成領域ＣＨＲとして機能することになる。
【００４３】
ここで、ゲート電極ＧＥの直下領域においては、ゲート電極ＧＥにゲート電圧を印加した場合の電界の影響がチャネル形成領域ＣＨＲに伝わりやすいため、チャネル形成領域ＣＨＲに反転層が形成されやすくなる。言い換えれば、多少の正電荷がゲート電極ＧＥに蓄積されている場合であっても、ゲート電極ＧＥの直下に形成されているチャネル形成領域ＣＨＲにおいては、反転層が形成される。このことは、ゲート電極ＧＥに蓄積されている正電荷に起因するチャージアップ検出用トランジスタＱ１のしきい値電圧の上昇が起こりにくくなることを意味し、これは、チャージアップ検出用トランジスタＱ１の検出感度が低下することを意味する。したがって、例えば、チャージアップ検出用トランジスタＱ１が通常の集積回路用トランジスタのように、ソース領域およびドレイン領域がＬＤＤ（Lightly Doped Drain）構造をしている場合には、ゲート電極ＧＥへのチャージアップの検出感度を向上することが難しくなる。つまり、図３に示す領域ＡＲにエクステンション領域が形成されている場合には、チャージアップ検出用トランジスタＱ１の検出感度を向上させることは困難になる。言い換えれば、チャージアップ検出用トランジスタＱ１のソース領域ＳＲおよびドレイン領域ＤＲがＬＤＤ構造となって、平面視において、ゲート電極ＧＥと重なるように形成されている場合には、チャージアップ検出用トランジスタＱ１の検出感度を向上しにくいのである。
【００４４】
これに対し、本実施の形態１におけるチャージアップ検出用トランジスタＱ１においては、例えば、図３に示すように、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれが、ゲート電極ＧＥの端部から離間するように形成されている。この場合、チャネル形成領域ＣＨＲは、ゲート電極ＧＥの直下領域だけでなく、図３に示す領域ＡＲも含まれることになる。この領域ＡＲは、ゲート電極ＧＥの直下領域よりも、ゲート電極ＧＥからの電界の影響が届きにくい領域であり、したがって、チャネル形成領域ＣＨＲの中で、反転層が形成されにくい領域ということができる。すなわち、本実施の形態１におけるチャージアップ検出用トランジスタＱ１では、ゲート電極ＧＥに蓄積される正電荷がわずかな量であっても、領域ＡＲでの反転層が形成されにくくなるのである。このことは、ゲート電極ＧＥに蓄積されている正電荷に起因するチャージアップ検出用トランジスタＱ１のしきい値電圧の上昇が起こりやすくなることを意味し、これは、チャージアップ検出用トランジスタＱ１の検出感度が向上することを意味する。このようにして、本実施の形態１におけるチャージアップ検出用トランジスタＱ１によれば、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれが、ゲート電極ＧＥの端部から離間するように形成されているという第１特徴点を備えることにより、プラズマ技術に起因するゲート電極ＧＥへのチャージアップの検出感度を向上させることができるのである。
【００４５】
次に、本実施の形態１における第２特徴点によって、チャージアップの検出感度を向上できることについて説明する。図３に示すように、本実施の形態１におけるチャージアップ検出用トランジスタＱ１の上方には、遮光膜Ｌ２（Ｍ）が形成されている。具体的には、チャージアップ検出用トランジスタＱ１のチャネル形成領域ＣＨＲ上のゲート電極ＧＥと重なるように、チャージアップ検出用トランジスタＱ１の上方に遮光膜Ｌ２（Ｍ）が配置されている。これにより、例えば、図３に示すように、半導体基板の表面側（素子形成面側）の上方から紫外線を照射する場合であっても、チャネル形成領域ＣＨＲ上のゲート電極ＧＥに紫外線が照射されることを抑制することができる。
【００４６】
すなわち、半導体基板の上方から照射された紫外線は、遮光膜Ｌ２（Ｍ）によって遮光されるため、チャネル形成領域ＣＨＲ上のゲート電極ＧＥには届かないのである。この結果、ゲート電極ＧＥに蓄積されている正電荷が紫外線からエネルギーを与えられて、半導体基板側へ抜け出ることを抑制することができる。つまり、製品として使用される集積回路用トランジスタでは、ゲート電極に蓄積されている正電荷を抜くことによって、製品としての集積回路用トランジスタの信頼性向上を図る必要がある。
【００４７】
これに対し、製品としては使用されないチャージアップ検出用トランジスタＱ１においては、プラズマ技術に起因するゲート電極ＧＥへのチャージアップを正確に把握する必要があるため、ゲート電極ＧＥに蓄積された正電荷は、そのまま残す必要があるのである。言い換えれば、チャージアップ検出用トランジスタＱ１のゲート電極ＧＥに紫外線が照射されると、プラズマ技術を使用することによって、ゲート電極ＧＥに蓄積された正電荷が減少してしまうため、プラズマ技術に起因するチャージアップを正確に評価することができないのである。このことから、本実施の形態１では、チャージアップ検出用トランジスタＱ１のチャネル形成領域ＣＨＲ上のゲート電極ＧＥと重なるように、チャージアップ検出用トランジスタＱ１の上方に遮光膜Ｌ２（Ｍ）を配置しているのである。このような第２特徴点により、本実施の形態１によれば、プラズマ技術に起因するゲート電極ＧＥへのチャージアップの検出感度を向上させることができる。
【００４８】
以上のように、本実施の形態１におけるチャージアップ検出用トランジスタＱ１によれば、上述した第１特徴点および第２特徴点を備えることにより、プラズマ技術に起因するチャージアップの検出感度を向上させることができる。この結果、本実施の形態１におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップを正確に評価することができる。これにより、正確な評価結果に基づいて、プラズマ技術に起因するチャージアップがなるべく生じないように、半導体装置の製造ラインでの工程の追加や変更といったフィードバックを適正に行なうことができる。このため、製造される半導体装置の信頼性を向上することができる。
【００４９】
続いて、本実施の形態１におけるチャージアップ検出用トランジスタＱ１において、プラズマ技術に起因するゲート電極ＧＥへのチャージアップの検出感度を向上させることができるという検証結果について説明する。
【００５０】
図４は、本実施の形態１におけるチャージアップ検出用トランジスタＱ１において、プラズマ技術に起因するゲート電極ＧＥへのチャージアップの検出感度を向上させることができるという検証結果を説明するグラフである。図４において、ＬＤＤ構造をしており、かつ、上方に遮光膜Ｌ２（Ｍ）が存在しない比較トランジスタと、ＬＤＤ構造ではなく、かつ、上方に遮光膜Ｌ２（Ｍ）が存在する本実施の形態１におけるチャージアップ検出用トランジスタＱ１とにおいて、しきい値電圧の変動をプロットした結果が示されている。つまり、図４では、本実施の形態１における第１特徴点と第２特徴点を備えていない比較トランジスタと、本実施の形態１における第１特徴点と第２特徴点を備えるチャージアップ検出用トランジスタＱ１とのしきい値電圧の変動を比較している。
【００５１】
図４に示すように、本実施の形態１におけるチャージアップ検出用トランジスタＱ１によれば、比較トランジスタに比べて、しきい値電圧の変動が大きいことがわかる。すなわち、プラズマ技術に起因してゲート電極に蓄積されている電荷が同等であっても、本実施の形態１におけるチャージアップ検出用トランジスタＱ１によれば、比較トランジスタに比べて、しきい値電圧の変動が大きくなる。このことは、本実施の形態１におけるチャージアップ検出用トランジスタＱ１の検出感度が、比較トランジスタよりも向上していることを意味している。このことから、本実施の形態１における第１特徴点および第２特徴点によって、チャージアップ検出用トランジスタＱ１の検出感度が向上することが裏付けられていることがわかる。
【００５２】
＜チャージアップ検出用トランジスタの製造方法＞
本実施の形態１におけるチャージアップ検出用トランジスタは、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【００５３】
まず、図５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓ（例えば、抵抗率が１５Ω・ｃｍ）を用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの素子形成領域に素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。この素子分離領域ＳＴＩの深さは、１００ｎｍ〜５μｍ程度である。
【００５４】
次に、図６に示すように、素子分離領域ＳＴＩで区画された活性領域に不純物を導入してｎ型ウェルＮＷＬを形成する。ｎ型ウェルＮＷＬは、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。このとき、例えば、注入エネルギーが１５００ｋｅＶで、ドーズ量が１×１０１３（ｃｍ−２）、注入エネルギーが９００ｋｅＶで、ドーズ量が１×１０１２（ｃｍ−２）、注入エネルギーが４００ｋｅＶで、ドーズ量が１×１０１２（ｃｍ−２）、注入エネルギーが１５０ｋｅＶで、ドーズ量が１×１０１２（ｃｍ−２）といった条件で複数回のイオン注入法を実施することにより、ｎ型ウェルＮＷＬを形成することができる。
【００５５】
続いて、ｎ型ウェルＮＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００５６】
次に、図７に示すように、半導体基板１Ｓ上に、例えば、４０ｎｍ程度の膜厚を有するゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００５７】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、電界効果トランジスタのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００５８】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００５９】
例えば、高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００６０】
続いて、ゲート絶縁膜ＧＯＸ上に、例えば、２００ｎｍ程度の膜厚を有するポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜ＰＦ１中にホウ素などのｐ型不純物を導入する。
【００６１】
次に、図８に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１を加工して、ゲート電極ＧＥを形成する。このとき、ゲート電極ＧＥのゲート長は、例えば、１μｍ程度である。ここで、ゲート電極ＧＥには、ポリシリコン膜ＰＦ１中にｐ型不純物が導入されている。このため、ゲート電極ＧＥの仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型電界効果トランジスタから構成されるチャージアップ検出用トランジスタのしきい値電圧を低減することができる。
【００６２】
その後、図９に示すように、半導体基板１Ｓ上に、例えば、１５０ｎｍ程度の膜厚を有する酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールスペーサＳＷをゲート電極ＧＥの側壁に形成する。サイドウォールスペーサＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールスペーサＳＷを形成してもよい。
【００６３】
続いて、図１０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォールスペーサＳＷに整合したｐ型半導体領域（ｐ型不純物拡散領域）ＰＲを形成する。このとき、例えば、注入エネルギーが２ｋｅＶで、ドーズ量が３×１０１５（ｃｍ−２）の注入条件で、ボロン（Ｂ）を注入することにより、ｐ型半導体領域ＰＲを形成することができる。これにより、ｐ型半導体領域ＰＲからなるソース領域用半導体領域と、ｐ型半導体領域ＰＲからなるドレイン領域用半導体領域を形成することができる。このとき、本実施の形態１では、ソース領域用半導体領域とドレイン領域用半導体領域が、互いに離間して半導体基板１Ｓ内に形成される。そして、本実施の形態１では、ソース領域用半導体領域およびドレイン領域用半導体領域のそれぞれは、サイドウォールスペーサＳＷに整合して形成される。この結果、本実施の形態１によれば、ソース領域用半導体領域およびドレイン領域用半導体領域のそれぞれが、ゲート電極ＧＥの端部から離間して形成される。言い換えれば、本実施の形態１によれば、ゲート電極ＧＥとソース領域用半導体領域は重ならないように配置され、かつ、ゲート電極ＧＥとドレイン領域用半導体領域は重ならないように配置される。
【００６４】
このようにして、ｐ型半導体領域ＰＲからなるソース領域用半導体領域と、ｐ型半導体領域ＰＲからなるドレイン領域用半導体領域を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００６５】
その後、図１１に示すように、半導体基板１Ｓ上にコバルト膜を形成する。このとき、ゲート電極ＧＥに直接接するようにコバルト膜が形成される。同様に、ｐ型半導体領域ＰＲにもコバルト膜が直接接する。
【００６６】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極ＧＥを構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、シリサイド膜ＳＬを形成する。これにより、ゲート電極ＧＥはポリシリコン膜ＰＦ１とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極ＧＥの低抵抗化のために形成される。同様に、上述した熱処理により、ｐ型半導体領域ＰＲの表面においてもシリコンとコバルト膜が反応してシリサイド膜ＳＬが形成される。このため、ｐ型半導体領域ＰＲにおいても低抵抗化を図ることができる。このようにして、ｐ型半導体領域ＰＲとシリサイド膜ＳＬからなるソース領域ＳＲと、ｐ型半導体領域ＰＲとシリサイド膜ＳＬからなるドレイン領域ＤＲを形成することができる。そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。
【００６７】
なお、本実施の形態１では、シリサイド膜ＳＬをコバルトシリサイド膜から形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルシリサイド膜やチタンシリサイド膜からシリサイド膜ＳＬを形成するようにしてもよい。
【００６８】
以上のようにして、本実施の形態１におけるチャージアップ検出用トランジスタＱ１を形成することができる。
【００６９】
次に、図１２に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬ１となる酸化シリコン膜を形成する。この酸化シリコン膜は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたプラズマＣＶＤ法を使用して形成することができる。このように本実施の形態１では、層間絶縁膜ＩＬ１の形成にプラズマＣＶＤ法が使用されるため、ゲート電極ＧＥに正電荷が蓄積される。その後、酸化シリコン膜の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００７０】
続いて、フォトリソグラフィ技術およびプラズマエッチング技術を使用して、酸化シリコン膜にコンタクトホールを形成する。この工程においてもプラズマ技術が使用されるため、ゲート電極ＧＥに正電荷が蓄積される。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン／窒化チタン膜からなるバリア導体膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００７１】
続いて、コンタクトホールを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばプラズマＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、ドレイン領域ＤＲと電気的に接続されるプラグＰＬＧ（Ｄ）、および、ソース領域ＳＲと電気的に接続されるプラグＰＬＧ（Ｓ）を形成することができる。
【００７２】
次に、図１３に示すように、層間絶縁膜ＩＬ１、プラグＰＬＧ（Ｄ）およびプラグＰＬＧ（Ｓ）上にバリア導体膜（チタン／窒化チタン膜）、アルミニウム膜、バリア導体膜（チタン／窒化チタン膜）を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびプラズマエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１（Ｄ）および配線Ｌ１（Ｓ）を形成する。この工程においても、プラズマ技術が使用されるため、ゲート電極ＧＥに正電荷が蓄積される。配線Ｌ１（Ｄ）は、プラグＰＬＧ（Ｄ）と電気的に接続されており、これによって、配線Ｌ１（Ｄ）は、プラグＰＬＧ（Ｄ）を介して、ドレイン領域ＤＲと電気的に接続される。同様に、配線Ｌ１（Ｓ）は、プラグＰＬＧ（Ｓ）と電気的に接続されており、これによって、配線Ｌ１（Ｓ）は、プラグＰＬＧ（Ｓ）を介してソース領域ＳＲと電気的に接続される。
【００７３】
その後、図１４に示すように、配線Ｌ１（Ｄ）および配線Ｌ１（Ｓ）を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法により形成することができる。この結果、この工程においても、プラズマ技術が使用されるため、ゲート電極ＧＥに正電荷が蓄積される。そして、層間絶縁膜ＩＬ２上にバリア導体膜（チタン／窒化チタン膜）、アルミニウム膜、バリア導体膜（チタン／窒化チタン膜）を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびプラズマエッチング技術を使用することにより、これらの膜のパターニングを行い、遮光膜Ｌ２（Ｍ）を形成する。この工程においても、プラズマ技術が使用されるため、ゲート電極ＧＥに正電荷が蓄積される。ここで、本実施の形態１では、平面視において、チャネル形成領域上のゲート電極ＧＥと重なるように、遮光膜Ｌ２（Ｍ）が形成される。
【００７４】
次に、図１５に示すように、半導体基板１Ｓの表面側から紫外線を照射する。このとき、本実施の形態１においては、図１５に示すように、チャージアップ検出用トランジスタＱ１の上方に、遮光膜Ｌ２（Ｍ）が形成されている。具体的には、チャージアップ検出用トランジスタＱ１のチャネル形成領域ＣＨＲ上のゲート電極ＧＥと重なるように、チャージアップ検出用トランジスタＱ１の上方に遮光膜Ｌ２（Ｍ）が配置されている。これにより、例えば、図１５に示すように、半導体基板１Ｓの表面側（素子形成面側）の上方から紫外線を照射する場合であっても、チャネル形成領域ＣＨＲ上のゲート電極ＧＥに紫外線が照射されることを抑制することができる。この結果、本実施の形態１によれば、ゲート電極ＧＥに蓄積された正電荷は、そのまま残存するため、プラズマ技術に起因するゲート電極ＧＥへのチャージアップを正確に把握することができる。さらに、配線の上層に配線を形成する場合があるが、ここでの説明は省略する。このようにして、本実施の形態１におけるチャージアップ検出用トランジスタＱ１を形成することができる。
【００７５】
以上のようにして製造されるチャージアップ検出用トランジスタＱ１によれば、ソース領域ＳＲおよびドレイン領域ＤＲが、ゲート電極ＧＥの端部から離間して形成されているという第１特徴点と、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域ＣＨＲを覆うように遮光膜Ｌ２（Ｍ）が形成されているという第２特徴点を有することになる。この結果、本実施の形態１におけるチャージアップ検出用トランジスタＱ１によれば、上述した第１特徴点および第２特徴点を備えることにより、プラズマ技術に起因するチャージアップの検出感度を向上させることができる。つまり、本実施の形態１におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップを正確に評価することができる。これにより、この正確な評価結果に基づいて、プラズマ技術に起因するチャージアップがなるべく生じないように、半導体装置の製造ラインでの工程の追加や変更といったフィードバックを適正に行なうことができる。このため、製造される半導体装置の信頼性を向上することができる。
【００７６】
なお、本実施の形態１では、チャージアップ検出用トランジスタＱ１をｐチャネル型電界効果トランジスタから形成する場合について説明したが、これに限らず、例えば、チャージアップ検出用トランジスタＱ１をｎチャネル型電界効果トランジスタから形成することもできる。特に、プラズマ技術の使用によってゲート電極ＧＥに蓄積される電荷は、正電荷であることが多い。このため、例えば、チャージアップ検出用トランジスタＱ１をｐチャネル型トランジスタから構成する場合は、しきい値電圧の絶対値が増加する方向のしきい値変動が生じて、設計値通りのしきい値電圧を印加しても、オン動作しなくなる現象を正確に評価することができる。一方、例えば、チャージアップ検出用トランジスタＱ１をｎチャネル型トランジスタから構成する場合は、しきい値電圧の絶対値が減少する方向のしきい値変動が生じて、オフ時のリーク電流が増加する現象を正確に評価することができる。
【００７７】
＜変形例＞
前記実施の形態１では、チャージアップ検出用トランジスタＱ１の上方に形成される配線をアルミニウム配線から構成する例について説明したが、本変形例では、チャージアップ検出用トランジスタＱ１の上方に形成される配線を銅配線から形成する例について説明する。
【００７８】
図１６は、本変形例におけるチャージアップ検出用トランジスタＱ１および配線を示す断面図である。図１６に示すように、本変形例では、例えば、配線Ｌ１（Ｄ）、配線Ｌ１（Ｓ）および遮光膜Ｌ２（Ｍ）がダマシン法による銅配線から形成されている。具体的に、配線Ｌ１（Ｄ）および配線Ｌ１（Ｓ）は、層間絶縁膜ＩＬ２に設けられた配線溝にバリア導体膜と銅膜を埋め込んだ後、層間絶縁膜ＩＬ２上に形成された不要なバリア導体膜および銅膜をＣＭＰ法で除去することにより形成される。その後、配線Ｌ１（Ｄ）および配線Ｌ１（Ｓ）を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、さらに、層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４が形成される。そして、層間絶縁膜ＩＬ４に配線溝を形成した後、この配線溝に、バリア導体膜と銅膜を埋め込み、その後、層間絶縁膜ＩＬ４上に形成された不要なバリア導体膜および銅膜をＣＭＰ法で除去することにより、層間絶縁膜ＩＬ４に埋め込まれた遮光膜Ｌ２（Ｍ）を形成することができる。その後、例えば、遮光膜Ｌ２（Ｍ）を形成した層間絶縁膜ＩＬ４上に層間絶縁膜ＩＬ５が形成される。
【００７９】
このように構成されている本変形例においても、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域ＣＨＲを覆うように遮光膜Ｌ２（Ｍ）を形成することができる。この結果、本変形例によっても、前記実施の形態１と同様に、プラズマ技術に起因するチャージアップの検出感度を向上させることができる。
【００８０】
前記実施の形態１で説明したアルミニウム配線の場合は、アルミニウム膜のパターニングの際に使用されるプラズマエッチング技術によって、チャージアップが生じる。これに対し、ダマシン法による銅配線の場合は、プラズマエッチング技術で銅膜をパターニングすることはないので、プラズマエッチング技術に基づくチャージアップは生じないように考えられる。ところが、ダマシン法では、層間絶縁膜に配線溝を形成する必要があり、この配線溝を形成する際に、プラズマエッチング技術が使用されるため、ダマシン法による銅配線を形成する場合においても、チャージアップが生じることになる。したがって、本変形例においても、前記実施の形態１と同様に、チャージアップ検出用トランジスタＱ１の検出感度を向上させる必要がある。このため、前記実施の形態１と同様に、プラズマ技術に起因するチャージアップの検出感度を向上させることができる構成は、本変形例においても有用である。
【００８１】
（実施の形態２）
前記実施の形態１では、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域ＣＨＲ上を覆う遮光膜Ｌ２（Ｍ）を第２層配線と同層で形成する例について説明したが、本実施の形態２では、チャネル形成領域ＣＨＲを覆う配線を第１層配線と同層で形成する例について説明する。
【００８２】
本実施の形態２におけるＴＥＧパターンＴＥＧは、前記実施の形態１におけるＴＥＧパターンＴＥＧとほぼ同様の構成をしているため、相違点を中心に説明することにする。
【００８３】
図１７は、本実施の形態２におけるＴＥＧパターンＴＥＧのレイアウト構成を示す平面図である。図１７において、本実施の形態２の特徴は、配線Ｌ１（Ｄ）と配線Ｌ１（Ｓ）で挟まれるように遮光膜Ｌ１（Ｍ）が設けられている点にある。これにより、ゲート電極ＧＥの直下領域に存在するチャネル形成領域は、平面的に遮光膜Ｌ１（Ｍ）で覆われることになる。以下に、断面図を使用して説明する。
【００８４】
図１８は、図１７のＡ−Ａ線で切断した断面図である。図１８において、配線Ｌ１（Ｄ）と配線Ｌ１（Ｓ）に挟まれるように遮光膜Ｌ１（Ｍ）が形成されていることがわかる。この結果、本実施の形態２によれば、遮光膜Ｌ１（Ｍ）によって、チャネル形成領域ＣＨＲ上のゲート電極ＧＥが平面的に覆われることになる。したがって、本実施の形態２においても、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域ＣＨＲ上のゲート電極ＧＥを覆うように遮光膜Ｌ１（Ｍ）が形成されているという第２特徴点を有することになる。この結果、本実施の形態２におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップの検出感度を向上させることができる。つまり、本実施の形態２におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップを正確に評価することができる。これにより、この正確な評価結果に基づいて、プラズマ技術に起因するチャージアップがなるべく生じないように、半導体装置の製造ラインでの工程の追加や変更といったフィードバックを適正に行なうことができる。このため、製造される半導体装置の信頼性を向上することができる。
【００８５】
特に、本実施の形態２によれば、第１層配線と同層に形成されている遮光膜Ｌ１（Ｍ）でチャネル形成領域ＣＨＲ上のゲート電極ＧＥを覆うように構成している。このため、例えば、第１層配線を形成した後、第２層配線を形成する前に紫外線照射工程を追加する構成をとる場合であっても、ゲート電極ＧＥを覆うように遮光膜Ｌ１（Ｍ）が形成されているので、チャネル形成領域ＣＨＲ上のゲート電極ＧＥに紫外線が照射されることを抑制できる。この結果、本実施の形態２によれば、紫外線照射工程の挿入自由度を確保しつつ、ゲート電極ＧＥからの電荷の放出を防止できる効果を得ることができる。
【００８６】
（実施の形態３）
本実施の形態３では、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域ＣＨＲ上を覆う遮光膜を複数層に形成する例について説明する。
【００８７】
本実施の形態３におけるＴＥＧパターンＴＥＧは、前記実施の形態１におけるＴＥＧパターンＴＥＧとほぼ同様の構成をしているため、相違点を中心に説明することにする。
【００８８】
図１９は、本実施の形態３におけるＴＥＧパターンＴＥＧのレイアウト構成を示す平面図である。図１９において、本実施の形態３の特徴は、配線Ｌ１（Ｄ）と配線Ｌ１（Ｓ）で挟まれるように遮光膜Ｌ１（Ｍ）を設けるとともに、遮光膜Ｌ１（Ｍ）の上方に第２層配線と同層で遮光膜Ｌ２（Ｍ）も設ける点にある。これにより、チャネル形成領域上のゲート電極ＧＥは、平面的に遮光膜Ｌ１（Ｍ）および遮光膜Ｌ２（Ｍ）で覆われることになる。以下に、断面図を使用して説明する。
【００８９】
図２０は、図１９のＡ−Ａ線で切断した断面図である。図２０において、配線Ｌ１（Ｄ）と配線Ｌ１（Ｓ）に挟まれるように遮光膜Ｌ１（Ｍ）が形成されていることがわかる。そして、遮光膜Ｌ１（Ｍ）を含む第１層配線上に層間絶縁膜ＩＬ２が形成され、この層間絶縁膜ＩＬ２上に第２層配線と同層で遮光膜Ｌ２（Ｍ）が形成されている。さらに、遮光膜Ｌ２（Ｍ）上に層間絶縁膜ＩＬ３が形成されている。
【００９０】
この結果、本実施の形態３によれば、遮光膜Ｌ１（Ｍ）と遮光膜Ｌ２（Ｍ）の両方によって、チャネル形成領域ＣＨＲ上のゲート電極ＧＥが平面的に覆われることになる。したがって、本実施の形態３においても、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域ＣＨＲ上のゲート電極ＧＥを覆うように遮光膜Ｌ１（Ｍ）および遮光膜Ｌ２（Ｍ）が形成されているという第２特徴点を有することになる。これにより、本実施の形態３におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップの検出感度を向上させることができる。つまり、本実施の形態３におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップを正確に評価することができる。これにより、この正確な評価結果に基づいて、プラズマ技術に起因するチャージアップがなるべく生じないように、半導体装置の製造ラインでの工程の追加や変更といったフィードバックを適正に行なうことができる。このため、製造される半導体装置の信頼性を向上することができる。
【００９１】
特に、本実施の形態３によれば、第１層配線と同層の遮光膜Ｌ１（Ｍ）と第２層配線と同層の遮光膜Ｌ２（Ｍ）の両方でチャネル形成領域ＣＨＲ上のゲート電極ＧＥを覆うように構成している。このため、例えば、単層の遮光膜でチャネル形成領域ＣＨＲ上のゲート電極ＧＥを覆う場合に比べて、複数層の遮光膜でチャネル形成領域ＣＨＲ上のゲート電極ＧＥを覆うことにより、チャネル形成領域ＣＨＲ上のゲート電極ＧＥに紫外線が照射されることを確実に抑制することができる。
【００９２】
（実施の形態４）
本実施の形態４では、製品となる集積回路を構成する集積回路用トランジスタと同一の半導体基板上に、チャージアップ検出用トランジスタを含むＴＥＧパターンを形成する例について説明する。具体的に、本実施の形態４では、半導体ウェハのチップ領域に集積回路用トランジスタを形成し、チップ領域を区画するスクライブ領域に、チャージアップ検出用トランジスタを含むＴＥＧパターンを形成する例について説明する。
【００９３】
図２１は、本実施の形態４における半導体ウェハＷＦを示す平面図である。図２１に示すように、本実施の形態４における半導体ウェハＷＦは略円盤状をしており、半導体ウェハＷＦの表面には、複数のチップ領域ＣＰＲが形成されている。そして、複数のチップ領域ＣＰＲを区画するようにスクライブ領域ＳＣＲが設けられている。このスクライブ領域ＳＣＲは、複数のチップ領域ＣＰＲを個々の半導体チップに個片化するためのダイシング工程において、ブレードによって切断される領域である。なお、図２１において、破線で囲まれる領域は、１回（１ショット）の露光領域に対応するショット領域ＳＴＲである。
【００９４】
次に、図２２は、ショット領域ＳＴＲの内部を拡大した図である。図２２に示すように、例えば、１つのショット領域ＳＴＲには、９つのチップ領域ＣＰＲが行列状（アレイ状）に配置されており、これらのチップ領域ＣＰＲを区画するように、縦横にわたってスクライブ領域ＳＣＲが形成されている。そして、本実施の形態４では、このスクライブ領域ＳＣＲにＴＥＧパターンＴＥＧが形成されている。
【００９５】
続いて、図２３は、1つのＴＥＧパターンＴＥＧを拡大して示す図である。図２３に示すように、ＴＥＧパターンＴＥＧには、チャージアップ検出用トランジスタＱ１が形成されており、このチャージアップ検出用トランジスタＱ１と電気的に接続されるソースパッドＳＰ、ドレインパッドＤＰ、および、ゲートパッドＧＰが形成されている。以下に、このように構成されているＴＥＧパターンＴＥＧのレイアウト構成について説明する。
【００９６】
＜ＴＥＧパターンのレイアウト構成＞
まず、本実施の形態４におけるＴＥＧパターンＴＥＧの平面レイアウト構成について説明する。図２４は、本実施の形態４におけるチャージアップ検出用トランジスタＱ１が形成されたＴＥＧパターンＴＥＧのレイアウト構成を示す平面図である。
【００９７】
図２４において、矩形形状をしたｎ型ウェルＮＷＬ１に平面的に内包されるようにチャージアップ検出用トランジスタＱ１が形成されている。具体的に、本実施の形態４におけるチャージアップ検出用トランジスタＱ１は、互いに離間して配置されたソース領域ＳＲ１とドレイン領域ＤＲ１とを有し、ソース領域ＳＲ１とドレイン領域ＤＲ１で挟まれた領域にゲート電極ＧＥ１が配置されている。ゲート電極ＧＥ１は、プラグＰＬＧＡ（Ｇ）によって、第１層配線である配線Ｌ１Ａ（Ｇ）と電気的に接続されており、この配線Ｌ１Ａ（Ｇ）は、図示しないゲートパッドと電気的に接続されている。
【００９８】
また、ソース領域ＳＲ１は、プラグＰＬＧＡ（Ｓ）によって、第１層配線である配線Ｌ１Ａ（Ｓ）と電気的に接続されており、この配線Ｌ１Ａ（Ｓ）は、プラグＰＬＧＡ２（Ｓ）を介して、第２層配線である配線Ｌ２Ａ（Ｓ）と電気的に接続されている。そして、配線Ｌ２Ａ（Ｓ）は、プラグＰＬＧＡ３（Ｓ）を介して、第３層配線である配線Ｌ３Ａ（Ｓ）と電気的に接続されている。この配線Ｌ３Ａ（Ｓ）を覆うように図示しない層間絶縁膜が形成され、この層間絶縁膜に開口部ＯＰＡ（Ｓ）が形成されている。この開口部ＯＰＡ（Ｓ）から露出する配線Ｌ３Ａ（Ｓ）がソースパッドとなる。
【００９９】
一方、ドレイン領域ＤＲは、プラグＰＬＧＡ（Ｄ）によって、第１層配線である配線Ｌ１Ａ（Ｄ）と電気的に接続されており、この配線Ｌ１Ａ（Ｄ）は、プラグＰＬＧＡ２（Ｄ）を介して、第２層配線である配線Ｌ２Ａ（Ｄ）と電気的に接続されている。そして、配線Ｌ２Ａ（Ｄ）は、プラグＰＬＧＡ３（Ｄ）を介して、第３層配線である配線Ｌ３Ａ（Ｄ）と電気的に接続されている。この配線Ｌ３Ａ（Ｄ）を覆うように図示しない層間絶縁膜が形成され、この層間絶縁膜に開口部ＯＰＡ（Ｄ）が形成されている。この開口部ＯＰＡ（Ｄ）から露出する配線Ｌ３Ａ（Ｄ）がドレインパッドとなる。
【０１００】
さらに、本実施の形態４におけるＴＥＧパターンＴＥＧには、平面視において、チャージアップ検出用トランジスタＱ１を覆うように遮光膜Ｌ２（Ｍ）が形成されている。
【０１０１】
＜実施の形態４における半導体装置の断面構造＞
続いて、本実施の形態４における半導体装置の断面構造について説明する。図２５は、本実施の形態４における半導体装置の断面構造を示す図である。図２５においては、チップ領域ＣＰＲの構成と、スクライブ領域ＳＣＲの構成とが並んで示されている。
【０１０２】
まず、チップ領域ＣＰＲの構成例について説明する。図２５において、例えば、ボロン（Ｂ）などのｐ型不純物を導入したシリコン基板からなる半導体基板１Ｓの表面側（素子形成面側）に素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩで区画される活性領域に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型ウェルＮＷＬ２が形成されている。そして、ｎ型ウェルＮＷＬ２の表面に、ｐチャネル型電界効果トランジスタから構成される集積回路用トランジスタＴｒ１が形成されている。
【０１０３】
具体的に、集積回路用トランジスタＴｒ１は、半導体基板１Ｓ内（ｎ型ウェルＮＷＬ２内）に、互いに離間して配置されたソース領域ＳＲ２とドレイン領域ＤＲ２を有し、このソース領域ＳＲ２とドレイン領域ＤＲ２に挟まれた領域がチャネル形成領域ＣＨＲ２となる。ソース領域ＳＲ２は、エクステンション領域（低濃度不純物領域）ＥＸ１と、このエクステンション領域ＥＸ１よりも不純物濃度の大きなｐ型半導体領域（高濃度不純物領域）ＰＲ２と、このｐ型半導体領域ＰＲ２の表面に形成されたシリサイド膜ＳＬから構成されている。同様に、ドレイン領域ＤＲ２は、エクステンション領域（低濃度不純物領域）ＥＸ１と、このエクステンション領域ＥＸ１よりも不純物濃度の大きなｐ型半導体領域（高濃度不純物領域）ＰＲ２と、このｐ型半導体領域ＰＲ２の表面に形成されたシリサイド膜ＳＬから構成されている。このとき、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜などから構成される。
【０１０４】
次に、ソース領域ＳＲ２とドレイン領域ＤＲ２で挟まれたチャネル形成領域ＣＨＲ２上には、ゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極ＧＥ２が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から構成することもできる。高誘電率膜としては、例えば、酸化ハフニウムを挙げることができる。また、ゲート電極ＧＥ２は、例えば、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＳＬから構成される。そして、ゲート電極ＧＥ２の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷが形成されている。
【０１０５】
本実施の形態４における集積回路用トランジスタＴｒ１は上記のように構成されており、以下に、集積回路用トランジスタＴｒ１の上方に形成される配線構造について説明する。図２５において、集積回路用トランジスタＴｒ１を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１にプラグＰＬＧＢ（Ｄ）およびプラグＰＬＧＢ（Ｓ）が形成されている。すなわち、層間絶縁膜ＩＬ１を貫通して、集積回路用トランジスタＴｒ１のドレイン領域ＤＲ２に達するようにプラグＰＬＧＢ（Ｄ）が形成されている。同様に、層間絶縁膜ＩＬ１を貫通して、集積回路用トランジスタＴｒ１のソース領域ＳＲ２に達するようにプラグＰＬＧＢ（Ｓ）が形成されている。このプラグＰＬＧＢ（Ｄ）およびプラグＰＬＧＢ（Ｓ）は、例えば、層間絶縁膜ＩＬ１に形成されたコンタクトホールの内壁に形成されたバリア導体膜と、バリア導体膜を介して、コンタクトホールを埋め込むタングステン膜から構成される。このとき、バリア導体膜は、例えば、チタン膜と窒化チタン膜の積層膜から形成される。
【０１０６】
続いて、プラグＰＬＧＢ（Ｄ）およびプラグＰＬＧＢ（Ｓ）が形成された層間絶縁膜ＩＬ１上には、第１層配線である配線Ｌ１Ｂ（Ｄ）および配線Ｌ１Ｂ（Ｓ）が形成されている。配線Ｌ１Ｂ（Ｄ）は、プラグＰＬＧＢ（Ｄ）と電気的に接続されており、この結果、配線Ｌ１Ｂ（Ｄ）は、プラグＰＬＧＢ（Ｄ）を介して、集積回路用トランジスタＴｒ１のドレイン領域ＤＲ２と電気的に接続されることになる。一方、配線Ｌ１Ｂ（Ｓ）は、プラグＰＬＧＢ（Ｓ）と電気的に接続されており、この結果、配線Ｌ１Ｂ（Ｓ）は、プラグＰＬＧＢ（Ｓ）を介して、集積回路用トランジスタＴｒ１のソース領域ＳＲ２と電気的に接続されることになる。このように構成されている配線Ｌ１Ｂ（Ｄ）および配線Ｌ１Ｂ（Ｓ）は、例えば、バリア導体膜で挟まれたアルミニウム膜から構成される。
【０１０７】
次に、配線Ｌ１Ｂ（Ｄ）および配線Ｌ１Ｂ（Ｓ）を形成した層間絶縁膜ＩＬ１上に、配線Ｌ１Ｂ（Ｄ）および配線Ｌ１Ｂ（Ｓ）を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。そして、この層間絶縁膜ＩＬ２には、プラグＰＬＧＢ２（Ｄ）およびプラグＰＬＧＢ２（Ｓ）が形成されている。プラグＰＬＧＢ２（Ｄ）は、配線Ｌ１Ｂ（Ｄ）と電気的に接続され、プラグＰＬＧＢ２（Ｓ）は、配線Ｌ１Ｂ（Ｓ）と電気的に接続される。
【０１０８】
続いて、プラグＰＬＧＢ２（Ｄ）およびプラグＰＬＧＢ２（Ｓ）を形成した層間絶縁膜ＩＬ２上には、第２層配線である配線Ｌ２Ｂ（Ｄ）および配線Ｌ２Ｂ（Ｓ）が形成されている。この配線Ｌ２Ｂ（Ｄ）は、プラグＰＬＧＢ２（Ｄ）と電気的に接続され、配線Ｌ２Ｂ（Ｓ）は、プラグＰＬＧＢ２（Ｓ）と電気的に接続される。
【０１０９】
そして、配線Ｌ２Ｂ（Ｄ）および配線Ｌ２Ｂ（Ｓ）を形成した層間絶縁膜ＩＬ２上に、配線Ｌ２Ｂ（Ｄ）および配線Ｌ２Ｂ（Ｓ）を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ３が形成されている。そして、この層間絶縁膜ＩＬ３には、プラグＰＬＧＢ３（Ｄ）およびプラグＰＬＧＢ３（Ｓ）が形成されている。プラグＰＬＧＢ３（Ｄ）は、配線Ｌ２Ｂ（Ｄ）と電気的に接続され、プラグＰＬＧＢ３（Ｓ）は、配線Ｌ２Ｂ（Ｓ）と電気的に接続される。
【０１１０】
さらに、プラグＰＬＧＢ３（Ｄ）およびプラグＰＬＧＢ３（Ｓ）を形成した層間絶縁膜ＩＬ３上には、第３層配線である配線Ｌ３Ｂ（Ｄ）および配線Ｌ３Ｂ（Ｓ）が形成されている。この配線Ｌ３Ｂ（Ｄ）は、プラグＰＬＧＢ３（Ｄ）と電気的に接続され、配線Ｌ３Ｂ（Ｓ）は、プラグＰＬＧＢ３（Ｓ）と電気的に接続される。そして、配線Ｌ３Ｂ（Ｄ）および配線Ｌ３Ｂ（Ｓ）を形成した層間絶縁膜ＩＬ３上に表面保護膜ＰＡＳが形成されている。このようにして、チップ領域ＣＰＲに集積回路が形成されることになる。
【０１１１】
次に、スクライブ領域ＳＣＲに形成されているＴＥＧパターンの構成例について説明する。図２５のスクライブ領域ＳＣＲは、図２４のＡ−Ａ線で切断した断面図に対応している。図２５のスクライブ領域ＳＣＲにおいて、例えば、ボロン（Ｂ）などのｐ型不純物を導入したシリコン基板からなる半導体基板１Ｓの表面側（素子形成面側）に素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩで区画される活性領域に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型ウェルＮＷＬ１が形成されている。そして、ｎ型ウェルＮＷＬ１の表面に、ｐチャネル型電界効果トランジスタから構成されるチャージアップ検出用トランジスタＱ１が形成されている。
【０１１２】
具体的に、チャージアップ検出用トランジスタＱ１は、半導体基板１Ｓ内（ｎ型ウェルＮＷＬ１内）に、互いに離間して配置されたソース領域ＳＲ１とドレイン領域ＤＲ１を有し、このソース領域ＳＲ１とドレイン領域ＤＲ１に挟まれた領域がチャネル形成領域ＣＨＲ１となる。ソース領域ＳＲ１は、ｐ型半導体領域ＰＲ１と、このｐ型半導体領域ＰＲ１の表面に形成されたシリサイド膜ＳＬから構成されている。同様に、ドレイン領域ＤＲ１は、ｐ型半導体領域ＰＲ１と、このｐ型半導体領域ＰＲ１の表面に形成されたシリサイド膜ＳＬから構成されている。このとき、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜などから構成される。
【０１１３】
次に、ソース領域ＳＲ１とドレイン領域ＤＲ１で挟まれたチャネル形成領域ＣＨＲ１上には、ゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上にゲート電極ＧＥ１が形成されている。ゲート絶縁膜ＧＯＸ１は、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から構成することもできる。高誘電率膜としては、例えば、酸化ハフニウムを挙げることができる。また、ゲート電極ＧＥ１は、例えば、ポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＳＬから構成される。そして、ゲート電極ＧＥ１の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷが形成されている。
【０１１４】
本実施の形態４におけるチャージアップ検出用トランジスタＱ１は上記のように構成されており、以下に、チャージアップ検出用トランジスタＱ１の上方に形成される配線構造について説明する。図２５のスクライブ領域ＳＣＲにおいて、チャージアップ検出用トランジスタＱ１を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１にプラグＰＬＧＡ（Ｄ）およびプラグＰＬＧＡ（Ｓ）が形成されている。すなわち、層間絶縁膜ＩＬ１を貫通して、チャージアップ検出用トランジスタＱ１のドレイン領域ＤＲ１に達するようにプラグＰＬＧＡ（Ｄ）が形成されている。同様に、層間絶縁膜ＩＬ１を貫通して、チャージアップ検出用トランジスタＱ１のソース領域ＳＲ１に達するようにプラグＰＬＧＡ（Ｓ）が形成されている。このプラグＰＬＧＡ（Ｄ）およびプラグＰＬＧＡ（Ｓ）は、例えば、層間絶縁膜ＩＬ１に形成されたコンタクトホールの内壁に形成されたバリア導体膜と、バリア導体膜を介して、コンタクトホールを埋め込むタングステン膜から構成される。このとき、バリア導体膜は、例えば、チタン膜と窒化チタン膜の積層膜から形成される。
【０１１５】
続いて、プラグＰＬＧＡ（Ｄ）およびプラグＰＬＧＡ（Ｓ）が形成された層間絶縁膜ＩＬ１上には、第１層配線である配線Ｌ１Ａ（Ｄ）および配線Ｌ１Ａ（Ｓ）が形成されている。配線Ｌ１Ａ（Ｄ）は、プラグＰＬＧＡ（Ｄ）と電気的に接続されており、この結果、配線Ｌ１Ａ（Ｄ）は、プラグＰＬＧＡ（Ｄ）を介して、チャージアップ検出用トランジスタＱ１のドレイン領域ＤＲ１と電気的に接続されることになる。一方、配線Ｌ１Ａ（Ｓ）は、プラグＰＬＧＡ（Ｓ）と電気的に接続されており、この結果、配線Ｌ１Ａ（Ｓ）は、プラグＰＬＧＡ（Ｓ）を介して、チャージアップ検出用トランジスタＱ１のソース領域ＳＲ１と電気的に接続されることになる。このように構成されている配線Ｌ１Ａ（Ｄ）および配線Ｌ１Ａ（Ｓ）は、例えば、バリア導体膜で挟まれたアルミニウム膜から構成される。
【０１１６】
次に、配線Ｌ１Ａ（Ｄ）および配線Ｌ１Ａ（Ｓ）を形成した層間絶縁膜ＩＬ１上に、配線Ｌ１Ａ（Ｄ）および配線Ｌ１Ａ（Ｓ）を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。そして、この層間絶縁膜ＩＬ２には、プラグＰＬＧＡ２（Ｄ）およびプラグＰＬＧＡ２（Ｓ）が形成されている。プラグＰＬＧＡ２（Ｄ）は、配線Ｌ１Ａ（Ｄ）と電気的に接続され、プラグＰＬＧＡ２（Ｓ）は、配線Ｌ１Ａ（Ｓ）と電気的に接続される。
【０１１７】
続いて、プラグＰＬＧＡ２（Ｄ）およびプラグＰＬＧＡ２（Ｓ）を形成した層間絶縁膜ＩＬ２上には、第２層配線である配線Ｌ２Ａ（Ｄ），配線Ｌ２Ａ（Ｓ）および遮光膜Ｌ２（Ｍ）が形成されている。配線Ｌ２Ａ（Ｄ）は、プラグＰＬＧＡ２（Ｄ）と電気的に接続され、配線Ｌ２Ａ（Ｓ）は、プラグＰＬＧＡ２（Ｓ）と電気的に接続される。
【０１１８】
そして、配線Ｌ２Ａ（Ｄ）、配線Ｌ２Ａ（Ｓ）および遮光膜Ｌ２（Ｍ）を形成した層間絶縁膜ＩＬ２上に、配線Ｌ２Ａ（Ｄ）、配線Ｌ２Ａ（Ｓ）および遮光膜Ｌ２（Ｍ）を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ３が形成されている。そして、この層間絶縁膜ＩＬ３には、プラグＰＬＧＡ３（Ｄ）およびプラグＰＬＧＡ３（Ｓ）が形成されている。プラグＰＬＧＡ３（Ｄ）は、配線Ｌ２Ａ（Ｄ）と電気的に接続され、プラグＰＬＧＡ３（Ｓ）は、配線Ｌ２Ａ（Ｓ）と電気的に接続される。
【０１１９】
さらに、プラグＰＬＧＡ３（Ｄ）およびプラグＰＬＧＡ３（Ｓ）を形成した層間絶縁膜ＩＬ３上には、第３層配線である配線Ｌ３Ａ（Ｄ）および配線Ｌ３Ａ（Ｓ）が形成されている。この配線Ｌ３Ａ（Ｄ）は、プラグＰＬＧＡ３（Ｄ）と電気的に接続され、配線Ｌ３Ａ（Ｓ）は、プラグＰＬＧＡ３（Ｓ）と電気的に接続される。そして、配線Ｌ３Ａ（Ｄ）および配線Ｌ３Ａ（Ｓ）を形成した層間絶縁膜ＩＬ３上に表面保護膜ＰＡＳが形成されている。このようにして、スクライブ領域ＳＣＲにＴＥＧパターンが形成されることになる。
【０１２０】
＜集積回路用トランジスタとチャージアップ検出用トランジスタの相違点＞
続いて、チップ領域ＣＰＲに形成されている集積回路用トランジスタＴｒ１と、スクライブ領域ＳＣＲに形成されているチャージアップ検出用トランジスタＱ１の相違点について説明する。
【０１２１】
図２５に示すように、チャージアップ検出用トランジスタＱ１のソース領域ＳＲ１およびドレイン領域ＤＲ１は、ｐ型半導体領域ＰＲ１とシリサイド膜ＳＬから構成されているのに対し、集積回路用トランジスタＴｒ１のソース領域ＳＲ２およびドレイン領域ＤＲ２は、エクステンション領域ＥＸ１とｐ型半導体領域ＰＲ２とシリサイド膜ＳＬから構成されている点が相違する。つまり、本実施の形態４におけるチャージアップ検出用トランジスタＱ１のソース領域ＳＲ１およびドレイン領域ＤＲ１には、集積回路用トランジスタＴｒ１のｐ型半導体領域（高濃度不純物領域）ＰＲ２に対応するｐ型半導体領域（高濃度不純物領域）ＰＲ１は存在するが、集積回路用トランジスタＴｒ１のエクステンション領域ＥＸ１に対応する構成要素が存在しないのである。
【０１２２】
この結果、図２５に示すように、本実施の形態４におけるチャージアップ検出用トランジスタＱ１のソース領域ＳＲ１およびドレイン領域ＤＲ１のそれぞれは、ゲート電極ＧＥ１の端部から離間して形成されることになる。言い換えれば、本実施の形態４におけるチャージアップ検出用トランジスタＱ１は、平面視において、ゲート電極ＧＥ１とソース領域ＳＲ１は重ならないように配置され、かつ、ゲート電極ＧＥ１とドレイン領域ＤＲ１は重ならないように配置されていることになる。
【０１２３】
これに対し、図２５に示すように、集積回路用トランジスタＴｒ１は、平面視において、ゲート電極ＧＥ２とソース領域ＳＲ２が、重なるように配置され、かつ、ゲート電極ＧＥ２とドレイン領域ＤＲ２が、重なるように配置されていることになる。
【０１２４】
このように、本実施の形態４におけるチャージアップ検出用トランジスタＱ１では、ソース領域ＳＲ１およびドレイン領域ＤＲ１のそれぞれが、ゲート電極ＧＥ１の端部から離間して形成されているため、プラズマ技術に起因して、ゲート電極ＧＥ１に蓄積される正電荷がわずかな量であっても、チャネル形成領域ＣＨＲ１において反転層が形成されにくくなるのである。このことは、ゲート電極ＧＥ１に蓄積されている正電荷に起因するチャージアップ検出用トランジスタＱ１のしきい値電圧の上昇が起こりやすくなることを意味し、これは、チャージアップ検出用トランジスタＱ１の検出感度が向上することを意味する。このようにして、本実施の形態４におけるチャージアップ検出用トランジスタＱ１によれば、ソース領域ＳＲ１およびドレイン領域ＤＲ１のそれぞれが、ゲート電極ＧＥ１の端部から離間するように形成されているという第１特徴点を備えることにより、プラズマ技術に起因するゲート電極ＧＥ１へのチャージアップの検出感度を向上させることができるのである。
【０１２５】
さらに、図２５に示すように、集積回路用トランジスタＴｒ１の上方には、集積回路用トランジスタＴｒ１のチャネル形成領域ＣＨＲ２上のゲート電極ＧＥ２と重なるように遮光膜が形成されていない。これに対し、図２５に示すように、本実施の形態４におけるチャージアップ検出用トランジスタＱ１の上方には、遮光膜Ｌ２（Ｍ）が形成されている。具体的には、チャージアップ検出用トランジスタＱ１のチャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１と重なるように、チャージアップ検出用トランジスタＱ１の上方に遮光膜Ｌ２（Ｍ）が配置されている（第２特徴点）。これにより、例えば、図２５に示すように、半導体基板の表面側（素子形成面側）の上方から紫外線を照射する場合であっても、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１に紫外線が照射されることを抑制することができる。
【０１２６】
以上のように、本実施の形態４におけるチャージアップ検出用トランジスタＱ１によれば、集積回路用トランジスタＴｒ１には存在しない第１特徴点および第２特徴点を備えることにより、プラズマ技術に起因するチャージアップの検出感度を向上させることができる。この結果、本実施の形態４におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップを正確に評価することができる。これにより、正確な評価結果に基づいて、プラズマ技術に起因するチャージアップがなるべく生じないように、半導体装置の製造ラインでの工程の追加や変更といったフィードバックを適正に行なうことができる。このため、製造される半導体装置の信頼性を向上することができる。
【０１２７】
＜実施の形態４における半導体装置の製造方法＞
本実施の形態４における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【０１２８】
まず、図２６に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓ（例えば、抵抗率が１５Ω・ｃｍ）を用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、チップ領域ＣＰＲおよびスクライブ領域ＳＣＲにおいて、半導体基板１Ｓの素子形成領域に素子間を分離する素子分離領域ＳＴＩを形成する。
【０１２９】
次に、図２７に示すように、チップ領域ＣＰＲにおいては、素子分離領域ＳＴＩで区画された活性領域に不純物を導入してｎ型ウェルＮＷＬ２を形成し、スクライブ領域ＳＣＲにおいては、素子分離領域ＳＴＩで区画された活性領域に不純物を導入してｎ型ウェルＮＷＬ１を形成する。ｎ型ウェルＮＷＬ１およびｎ型ウェルＮＷＬ２は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【０１３０】
続いて、図２８に示すように、チップ領域ＣＰＲおよびスクライブ領域ＳＣＲを含む半導体基板１Ｓの全面上に、絶縁膜を形成する。絶縁膜は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。そして、絶縁膜上に、ポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜ＰＦ１中にホウ素などのｐ型不純物を導入する。その後、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１を加工して、チップ領域ＣＰＲにゲート電極ＧＥ２を形成し、スクライブ領域ＳＣＲにゲート電極ＧＥ１を形成する。このとき、ゲート電極ＧＥ２の下層に、上述した絶縁膜からなるゲート絶縁膜ＧＯＸ２が形成され、ゲート電極ＧＥ１の下層に、上述した絶縁膜からなるゲート絶縁膜ＧＯＸ１が形成される。
【０１３１】
次に、図２９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、チップ領域ＣＰＲに形成されているゲート電極ＧＥ２に整合して、半導体基板１Ｓ内にエクステンション領域ＥＸ１を形成する。このエクステンション領域ＥＸ１は、例えば、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓ内に導入することにより形成することができる。
【０１３２】
その後、図３０に示すように、チップ領域ＣＰＲおよびスクライブ領域ＳＣＲを含む半導体基板１Ｓの全面上に、酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールスペーサＳＷをゲート電極ＧＥ１の側壁およびゲート電極ＧＥ２の側壁の両方に形成する。
【０１３３】
続いて、図３１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、チップ領域ＣＰＲにおいては、サイドウォールスペーサＳＷに整合したｐ型半導体領域ＰＲ２を形成し、スクライブ領域ＳＣＲにおいては、サイドウォールスペーサＳＷに整合したｐ型半導体領域ＰＲ１を形成する。
【０１３４】
次に、図３２に示すように、チップ領域ＣＰＲおよびスクライブ領域ＳＣＲを含む半導体基板１Ｓ上にコバルト膜を形成する。このとき、ゲート電極ＧＥ１およびゲート電極ＧＥ２に直接接するようにコバルト膜が形成される。同様に、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２にもコバルト膜が直接接する。
【０１３５】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極ＧＥ１を構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、シリサイド膜ＳＬを形成する。これにより、ゲート電極ＧＥ１はポリシリコン膜ＰＦ１とシリサイド膜ＳＬの積層構造となる。同様に、ゲート電極ＧＥ２を構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、シリサイド膜ＳＬを形成する。これにより、ゲート電極ＧＥ２はポリシリコン膜ＰＦ１とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極ＧＥ１およびゲート電極ＧＥ２の低抵抗化のために形成される。
【０１３６】
さらに、上述した熱処理により、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２の表面においてもシリコンとコバルト膜が反応してシリサイド膜ＳＬが形成される。このため、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２においても低抵抗化を図ることができる。このようにして、チップ領域ＣＰＲにおいては、エクステンション領域ＥＸ１とｐ型半導体領域ＰＲ２とシリサイド膜ＳＬからなるソース領域ＳＲ２と、エクステンション領域ＥＸ１とｐ型半導体領域ＰＲ２とシリサイド膜ＳＬからなるドレイン領域ＤＲ２を形成することができる。一方、スクライブ領域ＳＣＲにおいては、ｐ型半導体領域ＰＲ１とシリサイド膜ＳＬからなるソース領域ＳＲ１と、ｐ型半導体領域ＰＲ１とシリサイド膜ＳＬからなるドレイン領域ＤＲ１を形成することができる。そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。
【０１３７】
なお、本実施の形態４でも、シリサイド膜ＳＬをコバルトシリサイド膜から形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルシリサイド膜やチタンシリサイド膜からシリサイド膜ＳＬを形成するようにしてもよい。
【０１３８】
以上のようにして、本実施の形態４によれば、チップ領域ＣＰＲに集積回路用トランジスタＴｒ１を形成し、スクライブ領域ＳＣＲにチャージアップ検出用トランジスタＱ１を形成することができる。
【０１３９】
次に、図３３に示すように、チップ領域ＣＰＲおよびスクライブ領域ＳＣＲを含む半導体基板１Ｓの全面上に層間絶縁膜ＩＬ１となる酸化シリコン膜を形成する。この酸化シリコン膜は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたプラズマＣＶＤ法を使用して形成することができる。このように本実施の形態４では、層間絶縁膜ＩＬ１の形成にプラズマＣＶＤ法が使用されるため、ゲート電極ＧＥ１およびゲート電極ＧＥ２に正電荷が蓄積される。その後、酸化シリコン膜の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１４０】
続いて、フォトリソグラフィ技術およびプラズマエッチング技術を使用して、酸化シリコン膜にコンタクトホールを形成する。この工程においてもプラズマ技術が使用されるため、ゲート電極ＧＥ１およびゲート電極ＧＥ２に正電荷が蓄積される。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン／窒化チタン膜からなるバリア導体膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１４１】
続いて、コンタクトホールを埋め込むように、チップ領域ＣＰＲおよびスクライブ領域ＳＣＲを含む半導体基板１Ｓの全面にタングステン膜を形成する。このタングステン膜は、例えばプラズマＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去する。これにより、チップ領域ＣＰＲにおいては、ドレイン領域ＤＲ２と電気的に接続されるプラグＰＬＧＢ（Ｄ）、および、ソース領域ＳＲ２と電気的に接続されるプラグＰＬＧＢ（Ｓ）を形成することができる。一方、スクライブ領域ＳＣＲにおいては、ドレイン領域ＤＲ１と電気的に接続されるプラグＰＬＧＡ（Ｄ）、および、ソース領域ＳＲ１と電気的に接続されるプラグＰＬＧＡ（Ｓ）を形成することができる。
【０１４２】
次に、層間絶縁膜ＩＬ１上にバリア導体膜（チタン／窒化チタン膜）、アルミニウム膜、バリア導体膜（チタン／窒化チタン膜）を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびプラズマエッチング技術を使用することにより、これらの膜のパターニングを行なう。これにより、チップ領域ＣＰＲにおいては、配線Ｌ１Ｂ（Ｄ）および配線Ｌ１Ｂ（Ｓ）を形成し、スクライブ領域ＳＣＲにおいては、配線Ｌ１Ａ（Ｄ）および配線Ｌ１Ａ（Ｓ）を形成する。この工程においても、プラズマ技術が使用されるため、ゲート電極ＧＥ１およびゲート電極ＧＥ２に正電荷が蓄積される。
【０１４３】
その後、図３４に示すように、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば、酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法により形成することができる。この結果、この工程においても、プラズマ技術が使用されるため、ゲート電極ＧＥ１およびゲート電極ＧＥ２に正電荷が蓄積される。そして、チップ領域ＣＰＲにおいては、層間絶縁膜ＩＬ２にプラグＰＬＧＢ２（Ｄ）およびプラグＰＬＧＢ２（Ｓ）を形成し、スクライブ領域ＳＣＲにおいては、層間絶縁膜ＩＬ２にプラグＰＬＧＡ２（Ｄ）およびプラグＰＬＧＡ２（Ｓ）を形成する。
【０１４４】
続いて、層間絶縁膜ＩＬ２上にバリア導体膜（チタン／窒化チタン膜）、アルミニウム膜、バリア導体膜（チタン／窒化チタン膜）を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびプラズマエッチング技術を使用することにより、これらの膜のパターニングを行なう。これにより、チップ領域ＣＰＲにおいては、層間絶縁膜ＩＬ２上に配線Ｌ２Ｂ（Ｄ）および配線Ｌ２Ｂ（Ｓ）を形成し、スクライブ領域ＳＣＲにおいては、層間絶縁膜ＩＬ２上に配線Ｌ２Ａ（Ｄ）、配線Ｌ２Ａ（Ｓ）および遮光膜Ｌ２（Ｍ）を形成する。この工程においても、プラズマ技術が使用されるため、ゲート電極ＧＥ１およびゲート電極ＧＥ２に正電荷が蓄積される。ここで、本実施の形態４では、平面視において、スクライブ領域ＳＣＲのチャネル形成領域上のゲート電極ＧＥ１と重なるように、遮光膜Ｌ２（Ｍ）が形成される。
【０１４５】
その後、図３５に示すように、層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成する。層間絶縁膜ＩＬ３は、例えば、酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法により形成することができる。この結果、この工程においても、プラズマ技術が使用されるため、ゲート電極ＧＥ１およびゲート電極ＧＥ２に正電荷が蓄積される。そして、チップ領域ＣＰＲにおいては、層間絶縁膜ＩＬ３にプラグＰＬＧＢ３（Ｄ）およびプラグＰＬＧＢ３（Ｓ）を形成し、スクライブ領域ＳＣＲにおいては、層間絶縁膜ＩＬ３にプラグＰＬＧＡ３（Ｄ）およびプラグＰＬＧＡ３（Ｓ）を形成する。
【０１４６】
続いて、層間絶縁膜ＩＬ３上にバリア導体膜（チタン／窒化チタン膜）、アルミニウム膜、バリア導体膜（チタン／窒化チタン膜）を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびプラズマエッチング技術を使用することにより、これらの膜のパターニングを行なう。これにより、チップ領域ＣＰＲにおいては、層間絶縁膜ＩＬ３上に配線Ｌ３Ｂ（Ｄ）および配線Ｌ３Ｂ（Ｓ）を形成し、スクライブ領域ＳＣＲにおいては、層間絶縁膜ＩＬ３上に配線Ｌ３Ａ（Ｄ）および配線Ｌ３Ａ（Ｓ）を形成する。この工程においても、プラズマ技術が使用されるため、ゲート電極ＧＥ１およびゲート電極ＧＥ２に正電荷が蓄積される。
【０１４７】
次に、図３６に示すように、半導体基板１Ｓの表面側から紫外線を照射する。このとき、チップ領域ＣＰＲにおいては、集積回路用トランジスタＴｒ１のゲート電極ＧＥ２上に配線が形成されていないことから、ゲート電極ＧＥ２に紫外線が照射される。この結果、プラズマ技術に起因してゲート電極ＧＥ２に蓄積された電荷を抜くことができる。これにより、ゲート電極ＧＥ２に蓄積された電荷に基づく集積回路用トランジスタＴｒ１のしきい値電圧の変動を抑制することができる。
【０１４８】
一方、スクライブ領域ＳＣＲにおいては、図３６に示すように、チャージアップ検出用トランジスタＱ１の上方に、遮光膜Ｌ２（Ｍ）が形成されている。具体的には、チャージアップ検出用トランジスタＱ１のチャネル形成領域上のゲート電極ＧＥ１と重なるように、チャージアップ検出用トランジスタＱ１の上方に遮光膜Ｌ２（Ｍ）が配置されている。これにより、例えば、図３６に示すように、半導体基板１Ｓの表面側（素子形成面側）の上方から紫外線を照射する場合であっても、チャネル形成領域上のゲート電極ＧＥ１に紫外線が照射されることを抑制することができる。この結果、本実施の形態４によれば、ゲート電極ＧＥ１に蓄積された正電荷は、そのまま残存するため、プラズマ技術に起因するゲート電極ＧＥ１へのチャージアップを正確に把握することができる。
【０１４９】
以上のようにして製造されるチャージアップ検出用トランジスタＱ１によれば、ソース領域ＳＲ１およびドレイン領域ＤＲ１が、ゲート電極ＧＥ１の端部から離間して形成されているという第１特徴点と、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域を覆うように遮光膜Ｌ２（Ｍ）が形成されているという第２特徴点を有することになる。この結果、本実施の形態４におけるチャージアップ検出用トランジスタＱ１によれば、上述した第１特徴点および第２特徴点を備えることにより、プラズマ技術に起因するチャージアップの検出感度を向上させることができる。
【０１５０】
特に、チップ領域ＣＰＲに形成される集積回路のパターンは複雑であるため、すべての集積回路用トランジスタＴｒ１で、チャネル形成領域上のゲート電極ＧＥ２と平面的に重ならないように配線を配置することは困難である。
【０１５１】
このことから、一部の集積回路用トランジスタでは、チャネル形成領域上のゲート電極ＧＥ２と平面的に重なるように配線が形成されることになる。この場合、チップ領域ＣＰＲにおいても、チャネル形成領域上のゲート電極ＧＥ２と平面的に重なるように形成された配線によって、照射された紫外線が遮られるため、チャネル形成領域上のゲート電極ＧＥ２に紫外線が届かなくなる。
【０１５２】
したがって、ゲート電極ＧＥ２に蓄積された電荷を除去するために、紫外線を照射しても、一部の集積回路用トランジスタでは、有効にゲート電極ＧＥ２から電荷を除去することができない事態が生じることになる。つまり、プラズマ技術に起因するチャージアップを低減する観点から、半導体ウェハに紫外線を照射しているが、この紫外線の照射では、チップ領域ＣＰＲに形成されているすべての集積回路用トランジスタのゲート電極ＧＥ２に蓄積された電荷を除去することは困難であると考えられる。このことから、紫外線を照射する工程を追加しても、プラズマ技術に起因するチャージアップが半導体装置の信頼性を大きく左右するおそれがある。
【０１５３】
この点に関し、本実施の形態４におけるチャージアップ検出用トランジスタＱ１によれば、上述した第１特徴点および第２特徴点を備えているため、プラズマ技術に起因するチャージアップの検出感度を向上させることができ、これによって、プラズマ技術に起因するチャージアップを正確に評価することができる。これにより、この正確な評価結果に基づいて、プラズマ技術に起因するチャージアップがなるべく生じないように、半導体装置の製造ラインでの工程の追加や変更といったフィードバックを適正に行なうことができる。このため、製造される半導体装置の信頼性を向上することができる。
【０１５４】
さらに、本実施の形態４によれば、スクライブ領域ＳＣＲにチャージアップ検出用トランジスタＱ１を形成しているため、チップ領域ＣＰＲにチャージアップ検出用トランジスタＱ１に設ける場合に比べて、チップ領域ＣＰＲの面積の増大を抑制することができる。このことは、半導体ウェハＷＦの内部に形成されるチップ領域ＣＰＲの数を増大することができることを意味し、１枚の半導体ウェハＷＦから取得される半導体チップの数を増加させることができる。この結果、半導体装置のコスト削減を図ることができる。
【０１５５】
なお、本実施の形態４では、便宜上、チップ領域ＣＰＲに形成される集積回路用トランジスタＴｒ１をｐチャネル型電界効果トランジスタから構成する例について説明したが、実際には、図３７に示すように、チップ領域ＣＰＲには、ｎチャネル型電界効果トランジスタからなる集積回路用トランジスタＴｒ２も形成される。
【０１５６】
図３７において、半導体基板１Ｓのチップ領域ＣＰＲには、ｐ型ウェルＰＷＬ２も形成されており、このｐ型ウェルＰＷＬ２上に、ｎチャネル型電界効果トランジスタからなる集積回路用トランジスタＴｒ２が形成されている。具体的に、集積回路用トランジスタＴｒ２は、以下に示すような構成をしている。すなわち、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極ＧＥ３が形成されている。そして、ゲート電極ＧＥ３の両側の側壁には、サイドウォールスペーサＳＷが形成されているとともに、ゲート電極ＧＥ３の直下領域にチャネル形成領域が存在する。さらに、このチャネル形成領域を挟むようにエクステンション領域ＥＸ２が形成され、エクステンション領域ＥＸ２を外側から挟むようにｎ型半導体領域ＮＲ２が形成されている。このｎ型半導体領域ＮＲ２の表面には、シリサイド膜ＳＬが形成されている。このとき、エクステンション領域ＥＸ２とｎ型半導体領域ＮＲ２とシリサイド膜ＳＬによって、ソース領域ＳＲ３が形成される。同様に、エクステンション領域ＥＸ２とｎ型半導体領域ＮＲ２とシリサイド膜ＳＬによって、ドレイン領域ＤＲ３が形成される。以上のようにして、チップ領域ＣＰＲには、ｎチャネル型電界効果トランジスタからなる集積回路用トランジスタＴｒ２も形成されていることになる。
【０１５７】
また、本実施の形態４では、スクライブ領域ＳＣＲに形成されているチャージアップ検出用トランジスタＱ１をｐチャネル型電界効果トランジスタから構成する例について説明したが、図３８に示すように、スクライブ領域ＳＣＲに、ｎチャネル型電界効果トランジスタからなるチャージアップ検出用トランジスタＱ２を形成してもよい。
【０１５８】
このチャージアップ検出用トランジスタＱ２は、以下に示すような構成をしている。すなわち、図３８に示すように、チャージアップ検出用トランジスタＱ２は、半導体基板１Ｓ内（ｐ型ウェルＰＷＬ１内）に、互いに離間して配置されたソース領域ＳＲ４とドレイン領域ＤＲ４を有し、このソース領域ＳＲ４とドレイン領域ＤＲ４に挟まれた領域がチャネル形成領域となる。ソース領域ＳＲ４は、ｎ型半導体領域ＮＲ１と、このｎ型半導体領域ＮＲ１の表面に形成されたシリサイド膜ＳＬから構成されている。同様に、ドレイン領域ＤＲ４は、ｎ型半導体領域ＮＲ１と、このｎ型半導体領域ＮＲ１の表面に形成されたシリサイド膜ＳＬから構成されている。
【０１５９】
さらに、ソース領域ＳＲ４とドレイン領域ＤＲ４で挟まれたチャネル形成領域上には、ゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１上にゲート電極ＧＥ４が形成されている。そして、ゲート電極ＧＥ４の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールスペーサＳＷが形成されている。
【０１６０】
このようにスクライブ領域ＳＣＲに、ｐチャネル型電界効果トランジスタからなるチャージアップ検出用トランジスタＱ１と、ｎチャネル型電界効果トランジスタからなるチャージアップ検出用トランジスタＱ２を設けることにより、以下に示す効果が得られる。
【０１６１】
例えば、プラズマ技術の使用によってゲート電極ＧＥ１およびゲート電極ＧＥ４に蓄積される電荷は、正電荷であることが多い。このため、ｐチャネル型電界効果トランジスタからなるチャージアップ検出用トランジスタＱ１によって、しきい値電圧の絶対値が増加する方向のしきい値変動が生じて、設計値通りのしきい値電圧を印加しても、オン動作しなくなる現象を正確に評価することができる。一方、ｎチャネル型電界効果トランジスタからなるチャージアップ検出用トランジスタＱ２によって、しきい値電圧の絶対値が減少する方向のしきい値変動が生じて、オフ時のリーク電流が増加する現象を正確に評価することができる。
【０１６２】
（実施の形態５）
前記実施の形態４では、例えば、図２５に示すように、スクライブ領域ＳＣＲにおいて、チャージアップ検出用トランジスタＱ１の上方に、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１を覆う遮光膜Ｌ２（Ｍ）を第２層配線と同層で形成する例について説明したが、本実施の形態５では、スクライブ領域ＳＣＲにおいて、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１を覆う配線を第１層配線と同層で形成する例について説明する。
【０１６３】
本実施の形態５におけるＴＥＧパターンＴＥＧは、前記実施の形態４におけるＴＥＧパターンＴＥＧとほぼ同様の構成をしているため、相違点を中心に説明することにする。
【０１６４】
図３９は、本実施の形態５におけるＴＥＧパターンＴＥＧのレイアウト構成を示す平面図である。図３９において、本実施の形態５の特徴は、配線Ｌ１Ａ（Ｄ）と配線Ｌ１Ａ（Ｓ）で挟まれるように遮光膜Ｌ１（Ｍ）が設けられている点にある。これにより、チャネル形成領域上のゲート電極ＧＥ１は、平面的に遮光膜Ｌ１（Ｍ）で覆われることになる。以下に、断面図を使用して説明する。
【０１６５】
図４０は、本実施の形態５における半導体装置の断面構造を示す図である。図４０においては、チップ領域ＣＰＲの構成と、スクライブ領域ＳＣＲの構成とが並んで示されており、スクライブ領域ＳＣＲの断面構成は、図３９のＡ−Ａ線で切断した断面図に対応している。図４０において、配線Ｌ１Ａ（Ｄ）と配線Ｌ１Ａ（Ｓ）に挟まれるように、遮光膜Ｌ１（Ｍ）が形成されていることがわかる。この結果、本実施の形態５によれば、遮光膜Ｌ１（Ｍ）によって、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１が平面的に覆われることになる。したがって、本実施の形態５においても、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１を覆うように遮光膜Ｌ１（Ｍ）が形成されているという第２特徴点を有することになる。この結果、本実施の形態５におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップの検出感度を向上させることができる。つまり、本実施の形態５におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップを正確に評価することができる。これにより、この正確な評価結果に基づいて、プラズマ技術に起因するチャージアップがなるべく生じないように、半導体装置の製造ラインでの工程の追加や変更といったフィードバックを適正に行なうことができる。このため、製造される半導体装置の信頼性を向上することができる。
【０１６６】
（実施の形態６）
本実施の形態６では、スクライブ領域ＳＣＲにおいて、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１を覆う遮光膜を第３層配線と同層で形成する例について説明する。
【０１６７】
本実施の形態６におけるＴＥＧパターンＴＥＧは、前記実施の形態４におけるＴＥＧパターンＴＥＧとほぼ同様の構成をしているため、相違点を中心に説明することにする。
【０１６８】
図４１は、本実施の形態６におけるＴＥＧパターンＴＥＧのレイアウト構成を示す平面図である。図４１において、本実施の形態６の特徴は、スクライブ領域ＳＣＲにおいて、遮光膜Ｌ３（Ｍ）が設けられている点にある。これにより、チャネル形成領域上のゲート電極ＧＥ１は、平面的に遮光膜Ｌ３（Ｍ）で覆われることになる。以下に、断面図を使用して説明する。
【０１６９】
図４２は、本実施の形態６における半導体装置の断面構造を示す図である。図４２においては、チップ領域ＣＰＲの構成と、スクライブ領域ＳＣＲの構成とが並んで示されており、スクライブ領域ＳＣＲの断面構成は、図４１のＡ−Ａ線で切断した断面図に対応している。図４２において、配線Ｌ３Ａ（Ｄ）と配線Ｌ３Ａ（Ｓ）に挟まれるように、遮光膜Ｌ３（Ｍ）が形成されていることがわかる。この結果、本実施の形態６によれば、遮光膜Ｌ３（Ｍ）によって、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１が平面的に覆われることになる。したがって、本実施の形態６においても、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１を覆うように遮光膜Ｌ３（Ｍ）が形成されているという第２特徴点を有することになる。この結果、本実施の形態６におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップの検出感度を向上させることができる。つまり、本実施の形態６におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップを正確に評価することができる。これにより、この正確な評価結果に基づいて、プラズマ技術に起因するチャージアップがなるべく生じないように、半導体装置の製造ラインでの工程の追加や変更といったフィードバックを適正に行なうことができる。このため、製造される半導体装置の信頼性を向上することができる。
【０１７０】
（実施の形態７）
本実施の形態７では、スクライブ領域ＳＣＲに形成されているチャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１を覆う遮光膜を複数層に形成する例について説明する。
【０１７１】
本実施の形態７におけるＴＥＧパターンＴＥＧは、前記実施の形態４におけるＴＥＧパターンＴＥＧとほぼ同様の構成をしているため、相違点を中心に説明することにする。
【０１７２】
図４３は、本実施の形態７におけるＴＥＧパターンＴＥＧのレイアウト構成を示す平面図である。図４３において、本実施の形態７の特徴は、配線Ｌ１Ａ（Ｄ）と配線Ｌ１Ａ（Ｓ）で挟まれるように遮光膜Ｌ１（Ｍ）を設け、さらに、遮光膜Ｌ１（Ｍ）の上方に第２層配線と同層で遮光膜Ｌ２（Ｍ）を設け、第３層配線と同層で遮光膜Ｌ３（Ｍ）も設ける点にある。これにより、チャネル形成領域上のゲート電極ＧＥ１は、平面的に遮光膜Ｌ１（Ｍ）、遮光膜Ｌ２（Ｍ）および遮光膜Ｌ３（Ｍ）で覆われることになる。以下に、断面図を使用して説明する。
【０１７３】
図４４は、本実施の形態７における半導体装置の断面構造を示す図である。図４４においては、チップ領域ＣＰＲの構成と、スクライブ領域ＳＣＲの構成とが並んで示されており、スクライブ領域ＳＣＲの断面構成は、図４３のＡ−Ａ線で切断した断面図に対応している。図４４において、配線Ｌ１Ａ（Ｄ）と配線Ｌ１Ａ（Ｓ）に挟まれるように、遮光膜Ｌ１（Ｍ）が形成されていることがわかる。そして、遮光膜Ｌ１（Ｍ）を含む第１層配線上に層間絶縁膜ＩＬ２が形成され、この層間絶縁膜ＩＬ２上に第２層配線と同層で遮光膜Ｌ２（Ｍ）が形成されている。さらに、遮光膜Ｌ２（Ｍ）上に層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３上に第３層配線と同層で遮光膜Ｌ３（Ｍ）が形成されている。
【０１７４】
この結果、本実施の形態７によれば、遮光膜Ｌ１（Ｍ）と遮光膜Ｌ２（Ｍ）と遮光膜Ｌ３（Ｍ）によって、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１が平面的に覆われることになる。したがって、本実施の形態７においても、チャージアップ検出用トランジスタＱ１の上方に、平面視において、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１を覆うように遮光膜Ｌ１（Ｍ）、遮光膜Ｌ２（Ｍ）および遮光膜Ｌ３（Ｍ）が形成されているという第２特徴点を有することになる。これにより、本実施の形態７におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップの検出感度を向上させることができる。つまり、本実施の形態７におけるチャージアップ検出用トランジスタＱ１によれば、プラズマ技術に起因するチャージアップを正確に評価することができる。これにより、この正確な評価結果に基づいて、プラズマ技術に起因するチャージアップがなるべく生じないように、半導体装置の製造ラインでの工程の追加や変更といったフィードバックを適正に行なうことができる。このため、製造される半導体装置の信頼性を向上することができる。
【０１７５】
特に、本実施の形態７によれば、第１層配線と同層の遮光膜Ｌ１（Ｍ）と第２層配線と同層の遮光膜Ｌ２（Ｍ）と第３層配線と同層の遮光膜Ｌ３（Ｍ）でチャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１を覆うように構成している。このため、例えば、単層の遮光膜でチャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１を覆う場合に比べて、複数層の遮光膜でチャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１を覆うことにより、チャネル形成領域ＣＨＲ１上のゲート電極ＧＥ１に紫外線が照射されることを確実に抑制することができる。
【０１７６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１７７】
１Ｓ  半導体基板
ＡＲ  領域
ＣＨＲ  チャネル形成領域
ＣＨＲ１  チャネル形成領域
ＣＨＲ２  チャネル形成領域
ＣＰＲ  チップ領域
ＤＰ  ドレインパッド
ＤＲ  ドレイン領域
ＤＲ１  ドレイン領域
ＤＲ２  ドレイン領域
ＤＲ３  ドレイン領域
ＤＲ４  ドレイン領域
ＥＸ１  エクステンション領域
ＥＸ２  エクステンション領域
ＧＥ  ゲート電極
ＧＥ１  ゲート電極
ＧＥ２  ゲート電極
ＧＥ３  ゲート電極
ＧＥ４  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＧＯＸ１  ゲート絶縁膜
ＧＯＸ２  ゲート絶縁膜
ＧＰ  ゲートパッド
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＬ３  層間絶縁膜
ＩＬ４  層間絶縁膜
ＩＬ５  層間絶縁膜
Ｌ１（Ｄ）  配線
Ｌ１（Ｇ）  配線
Ｌ１（Ｍ）  遮光膜
Ｌ１（Ｓ）  配線
Ｌ１Ａ（Ｄ）  配線
Ｌ１Ａ（Ｇ）  配線
Ｌ１Ａ（Ｓ）  配線
Ｌ１Ｂ（Ｄ）  配線
Ｌ１Ｂ（Ｓ）  配線
Ｌ２（Ｍ）  遮光膜
Ｌ２Ａ（Ｄ）  配線
Ｌ２Ａ（Ｓ）  配線
Ｌ２Ｂ（Ｄ）  配線
Ｌ２Ｂ（Ｓ）  配線
Ｌ３Ａ（Ｄ）  配線
Ｌ３Ａ（Ｓ）  配線
Ｌ３Ｂ（Ｄ）  配線
Ｌ３Ｂ（Ｓ）  配線
Ｌ３（Ｍ）  遮光膜
ＮＲ１  ｎ型半導体領域
ＮＲ２  ｎ型半導体領域
ＮＷＬ  ｎ型ウェル
ＮＷＬ１  ｎ型ウェル
ＮＷＬ２  ｎ型ウェル
ＯＰＡ（Ｄ）  開口部
ＯＰＡ（Ｓ）  開口部
ＰＡＳ  表面保護膜
ＰＦ１  ポリシリコン膜
ＰＬＧ（Ｄ）  プラグ
ＰＬＧ（Ｇ）  プラグ
ＰＬＧ（Ｓ）  プラグ
ＰＬＧＡ（Ｄ）  プラグ
ＰＬＧＡ（Ｇ）  プラグ
ＰＬＧＡ（Ｓ）  プラグ
ＰＬＧＡ２（Ｄ）  プラグ
ＰＬＧＡ２（Ｓ）  プラグ
ＰＬＧＡ３（Ｄ）  プラグ
ＰＬＧＡ３（Ｓ）  プラグ
ＰＬＧＢ（Ｄ）  プラグ
ＰＬＧＢ（Ｓ）  プラグ
ＰＬＧＢ２（Ｄ）  プラグ
ＰＬＧＢ２（Ｓ）  プラグ
ＰＬＧＢ３（Ｄ）  プラグ
ＰＬＧＢ３（Ｓ）  プラグ
ＰＲ  ｐ型半導体領域
ＰＲ１  ｐ型半導体領域
ＰＲ２  ｐ型半導体領域
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
Ｑ１  チャージアップ検出用トランジスタ
Ｑ２  チャージアップ検出用トランジスタ
ＳＣＲ  スクライブ領域
ＳＬ  シリサイド膜
ＳＰ  ソースパッド
ＳＲ  ソース領域
ＳＲ１  ソース領域
ＳＲ２  ソース領域
ＳＲ３  ソース領域
ＳＲ４  ソース領域
ＳＴＩ  素子分離領域
ＳＴＲ  ショット領域
ＳＷ  サイドウォールスペーサ
ＴＥＧ  ＴＥＧパターン
Ｔｒ１  集積回路用トランジスタ
Ｔｒ２  集積回路用トランジスタ
ＷＦ  半導体ウェハ
【図１】
2014127695.tif 000003
【図２】
2014127695.tif 000004
【図３】
2014127695.tif 000005
【図４】
2014127695.tif 000006
【図５】
2014127695.tif 000007
【図６】
2014127695.tif 000008
【図７】
2014127695.tif 000009
【図８】
2014127695.tif 000010
【図９】
2014127695.tif 000011
【図１０】
2014127695.tif 000012
【図１１】
2014127695.tif 000013
【図１２】
2014127695.tif 000014
【図１３】
2014127695.tif 000015
【図１４】
2014127695.tif 000016
【図１５】
2014127695.tif 000017
【図１６】
2014127695.tif 000018
【図１７】
2014127695.tif 000019
【図１８】
2014127695.tif 000020
【図１９】
2014127695.tif 000021
【図２０】
2014127695.tif 000022
【図２１】
2014127695.tif 000023
【図２２】
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【図２３】
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【図２４】
2014127695.tif 000026
【図２５】
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【図２６】
2014127695.tif 000028
【図２７】
2014127695.tif 000029
【図２８】
2014127695.tif 000030
【図２９】
2014127695.tif 000031
【図３０】
2014127695.tif 000032
【図３１】
2014127695.tif 000033
【図３２】
2014127695.tif 000034
【図３３】
2014127695.tif 000035
【図３４】
2014127695.tif 000036
【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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