(57)【要約】【課題】基板と、主伝導副層のグループと、分離副層のグループとを含む半導体ダイを提供する。【解決手段】主伝導副層のグループは基板の上に配される。主伝導副層のグループにおける隣接する主伝導副層のペアのそれぞれは、分離副層のグループの少なくとも１つの分離副層により分離される。その結果として、分離副層のグループは、主伝導副層のグループにおける結晶粒の成長を弱める。【選択図】図２
2014082461.tif 000002
【特許請求の範囲】
【請求項１】
半導体ダイであって、
基板と、
前記基板１２の上に配される第１の複数の主伝導副層と、
第１の複数の分離副層と
を備え、
前記第１の複数の主伝導副層のそれぞれの隣接するペアの間に、前記第１の複数の分離副層のうちの少なくとも対応する１つの分離副層が配され、
前記第１の複数の分離副層は、前記第１の複数の主伝導副層における結晶粒の成長を弱めるように適用される、
半導体ダイ。
【請求項２】
請求項１に記載の半導体ダイであって、前記第１の複数の主伝導副層の各主伝導副層は金を含む、半導体ダイ。
【請求項３】
請求項２に記載の半導体ダイであって、前記第１の複数の主伝導副層の各主伝導副層における金の濃度は９９パーセントを超える、半導体ダイ。
【請求項４】
請求項１に記載の半導体ダイであって、前記第１の複数の主伝導副層の各主伝導副層は銅を含まない、半導体ダイ。
【請求項５】
請求項１に記載の半導体ダイであって、前記第１の複数の主伝導副層の各主伝導副層は銀を含まない、半導体ダイ。
【請求項６】
請求項１に記載の半導体ダイであって、前記第１の複数の主伝導副層の各主伝導副層はアルミニウムを含まない、半導体ダイ。
【請求項７】
請求項１に記載の半導体ダイであって、前記第１の複数の分離副層のうちの少なくとも１つの分離副層はニッケルを含む、半導体ダイ。
【請求項８】
請求項１に記載の半導体ダイであって、前記第１の複数の分離副層のうちの少なくとも１つの分離副層はプラチナを含む、半導体ダイ。
【請求項９】
請求項１に記載の半導体ダイであって、前記第１の複数の分離副層のうちの少なくとも１つの分離副層はチタンを含む、半導体ダイ。
【請求項１０】
請求項１に記載の半導体ダイであって、前記第１の複数の主伝導副層の各主伝導副層の厚さは、前記第１の複数の分離副層の各分離副層の厚さの少なくとも１０倍である、半導体ダイ。
【請求項１１】
請求項１に記載の半導体ダイであって、前記第１の複数の主伝導副層の各主伝導副層の厚さは、前記第１の複数の分離副層の各分離副層の厚さの少なくとも２０倍である、半導体ダイ。
【請求項１２】
請求項１に記載の半導体ダイであって、前記第１の複数の主伝導副層と前記第１の複数の分離副層とは、前記基板の上に第１の複合副層メタライゼーション層を提供する、半導体ダイ。
【請求項１３】
請求項１２に記載の半導体ダイであって、前記第１の複合副層メタライゼーション層は、
接着層と、
前記接着層の上に配される拡散バリア層と
を更に含み、前記第１の複数の主伝導副層と前記第１の複数の分離副層とは、前記拡散バリア層の上に配される、
半導体ダイ。
【請求項１４】
請求項１３に記載の半導体ダイであって、前記接着層はチタンを含む、半導体ダイ。
【請求項１５】
請求項１３に記載の半導体ダイであって、前記接着層はニッケルを含む、半導体ダイ。
【請求項１６】
請求項１３に記載の半導体ダイであって、前記拡散バリア層はプラチナを含む、半導体ダイ。
【請求項１７】
請求項１３に記載の半導体ダイであって、前記拡散バリア層はニッケルを含む、半導体ダイ。
【請求項１８】
請求項１２に記載の半導体ダイであって、前記第１の複数の主伝導副層の各主伝導副層の厚さは約３００００オングストローム以下である、半導体ダイ。
【請求項１９】
請求項１２に記載の半導体ダイであって、前記第１の複数の主伝導副層の各主伝導副層の厚さは約２００００オングストローム以下である、半導体ダイ。
【請求項２０】
請求項１２に記載の半導体ダイであって、前記第１の複数の主伝導副層の各主伝導副層の厚さは約１００００オングストローム以下である、半導体ダイ。
【請求項２１】
請求項１２に記載の半導体ダイであって、前記基板の上に複数の層を更に備え、ビアが前記複数の層のうちの２つの層の間を横切り、前記ビアの上にあるビア膜が、前記第１の複合副層メタライゼーション層の一部を含む、半導体ダイ。
【請求項２２】
請求項１２に記載の半導体ダイであって、前記基板の上に配される第２の複合副層メタライゼーション層を更に備え、前記第２の複合副層メタライゼーション層は、
第２の複数の主伝導副層と、
第２の複数の分離副層と
を備え、
前記第２の複数の主伝導副層のそれぞれの隣接するペアの間に、前記第２の複数の分離副層のうちの少なくとも対応する１つの分離副層が配され、
前記第２の複数の分離副層は、前記第２の複数の主伝導副層における結晶粒の成長を弱めるように適用される、
半導体ダイ。
【請求項２３】
請求項２２に記載の半導体ダイであって、前記第２の複合副層メタライゼーション層の一部は、前記第１の複合副層メタライゼーション層の上に配される、半導体ダイ。
【請求項２４】
請求項２３に記載の半導体ダイであって、前記基板の上に複数の層を更に備え、ビアが前記複数の層のうちの２つの層の間を横切り、前記ビアの上にあるビア膜が、前記第１の複合副層メタライゼーション層の一部と前記第２の複合副層メタライゼーション層の一部とを含む、半導体ダイ。
【請求項２５】
請求項２２に記載の半導体ダイであって、容量エレメントを更に含み、前記容量エレメントの上部プレートは、前記第１の複合副層メタライゼーション層の一部を含み、前記容量エレメントの下部プレートは、前記第２の複合副層メタライゼーション層の一部を含む、半導体ダイ。
【請求項２６】
請求項１２に記載の半導体ダイであって、少なくとも２つの電気デバイスを更に含み、前記第１の複合副層メタライゼーション層は、前記２つの電気デバイスの間に少なくとも１つの電気的相互接続を提供する、半導体ダイ。
【請求項２７】
請求項１２に記載の半導体ダイであって、ソースとドレインとゲートとを有する電界効果トランジスタを更に含み、前記第１の複合副層メタライゼーション層は、少なくとも１つのオーム接続を、前記ソースと前記ドレインと前記ゲートとのうちの少なくとも１つに対して提供する、半導体ダイ。
【請求項２８】
請求項１に記載の半導体ダイであって、前記基板は炭化ケイ素を含む、半導体ダイ。
【請求項２９】
半導体ダイであって、
少なくとも２つの主伝導副層と、
第１の分離副層と
を含み、
前記第１の分離副層が、前記少なくとも２つの主伝導副層の間に配され、
前記第１の分離副層が、前記少なくとも２つの主伝導副層における結晶粒の成長を弱めるように適用される、
半導体ダイ。
【請求項３０】
請求項２９に記載の半導体ダイであって、第１の複数の分離副層を更に含み、前記第１の複数の分離副層は前記第１の分離副層を含むものであり、前記第１の複数の分離副層の各分離副層は、前記少なくとも２つの主伝導副層のそれぞれの隣接するペアの間に配され、前記第１の複数の分離副層が、前記少なくとも２つの主伝導副層における結晶粒の成長を弱めるように適用される、半導体ダイ。
【請求項３１】
請求項２９に記載の半導体ダイであって、基板を更に備え、前記少なくとも２つの主伝導副層のうちの１つの主伝導副層が前記基板の上に配される、半導体ダイ。
【請求項３２】
請求項３１に記載の半導体ダイであって、前記基板は炭化ケイ素を含む、半導体ダイ。
【請求項３３】
第１の複合副層メタライゼーション層を形成する方法であって、
基板を有する半導体ダイを提供するステップと、
前記基板の上に、第１の複数の主伝導副層のうちの第１の主伝導副層を形成するステップと、
第１の複数の分離副層のうちの少なくとも第１の分離副層を、前記第１の複数の主伝導副層の前記第１の主伝導副層の上に形成するステップと、
前記第１の複数の主伝導副層の最後の主伝導副層を、前記第１の複数の分離副層の前記第１の分離副層の上に形成するステップと
を備え、
前記第１の複数の分離副層が、前記第１の複数の主伝導副層における結晶粒の成長を弱めるように適用される、
方法。
【請求項３４】
第１の複合副層メタライゼーション層を形成する方法であって、
基板を有する半導体ダイを提供するステップと、
前記基板の上に、第１の複数の主伝導副層のうちの第１の主伝導副層を、蒸着を用いて形成するステップと、
第１の複数の分離副層のうちの少なくとも第１の分離副層を、前記第１の複数の主伝導副層の前記第１の主伝導副層の上に、蒸着を用いて形成するステップと、
前記第１の複数の主伝導副層の最後の主伝導副層を、前記第１の複数の分離副層の前記第１の分離副層の上に、蒸着を用いて形成するステップと
を備え、
前記第１の複数の分離副層が、前記第１の複数の主伝導副層における結晶粒の成長を弱めるように適用される、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本発明は、米国空軍タイトルＩＩＩオフィスから授与された契約第ＦＡ８６５０−１１−５５０２７のもとで政府の資金を用いてなされた。米国政府は本発明の特定の権利を有する。
【０００２】
[0002]ここで開示する実施形態は、集積回路の製造において使用されるメタライゼーション層と関連する。
【背景技術】
【０００３】
[0003]集積回路（ＩＣ）の寿命までの期間にわたって、ＩＣは、多くの熱サイクルにさらされ、それにより幾つかのタイプのストレスがもたらされる。そのようなストレスは、ＩＣの特定の構造において、疲労に起因する故障を発生させることがある。その結果、ＩＣの信頼性は大幅に下がる。従って、ＩＣの信頼性を最大にするために、熱サイクルに起因するストレスの影響を軽減する必要がある。
【発明の概要】
【０００４】
[0004]ここで開示する実施形態は半導体ダイと関連し、半導体ダイは、基板と、基板の上に配される主伝導副層（primary conduction sub-layer、主伝導サブレイヤ）のグループと、分離副層（separation sub-layer、分離サブレイヤ）のグループとを含む。主伝導副層のグループのそれぞれの隣接する主伝導副層のペアは、分離副層のグループのうちの少なくとも１つの分離副層により分離される。その結果、分離副層のグループは、主伝導副層のグループにおける結晶粒の成長を弱める。
【０００５】
[0005]ここで開示する１つの実施形態では、主伝導副層のグループと分離副層のグループとにより、基板上で複合副層メタライゼーション層（multiple sub-layer metallization layer）が提供される。多数の主伝導副層を用いることにより、それぞれの主伝導副層の厚さをかなり小さく維持しつつも、複合副層メタライゼーション層の実効厚（effective thickness）をかなり大きくすることができる。主伝導副層を層状に重ねることにより、主伝導副層における結晶粒界を実質的に凍結することができ、それにより、半導体ダイの熱サイクルによりもたらされるであろうストレスを低減することができる。その結果、主伝導副層における結晶粒の成長は実質的に弱められ、それにより、半導体ダイにおいて疲労により生じる故障を防止することができる。この点に関して、それぞれの主伝導副層における金などのような伝導材料の結晶粒の成長は、大きいものであり得る。主伝導副層における結晶粒界を凍結することにより、伝導材料の結晶粒の成長が有効に制限される。このように制限されない場合、伝導材料の厚さが過剰に厚くなるか、またはボイド（void）が発生する。
【０００６】
[0006]ここで開示する１つの実施形態では、半導体ダイは、基板と、基板の上に配される第１複合副層メタライゼーション層と、第１複合副層メタライゼーション層の上に配される第２複合副層メタライゼーション層とを含む。第１複合副層メタライゼーション層は、第１グループの主伝導副層と第１グループの分離副層とを含む。第１グループの主伝導副層のそれぞれの隣接するペアは、第１グループの分離副層のうちの少なくとも１つの分離副層により分離される。その結果、第１グループの分離副層は、第１グループの主伝導副層における結晶粒の成長を弱める。第２複合副層メタライゼーション層は、第２グループの主伝導副層と第２グループの分離副層とを含む。第２グループの主伝導副層のそれぞれの隣接するペアは、第２グループの分離副層のうちの少なくとも１つの分離副層により分離される。その結果、第２グループの分離副層は、第２グループの主伝導副層における結晶粒の成長を弱める。
【０００７】
[0007]当業者であれば、以下の詳細な説明を添付の図面と関連させて読んだ後には、ここで開示する範囲を理解でき、ここで開示されるものの更なる構成を認識できる。
【０００８】
[0008]ここでの詳述に含まれ、その一部を形成する添付の図面は、ここで開示される幾つかの構成を示すものであり、以下の説明と共に、ここで開示する原理を説明するために用いる。
【図面の簡単な説明】
【０００９】
【図１】図１は、半導体ダイの１つの実施形態に従った半導体ダイの詳細を示す。
【図２】図２は、第１複合副層メタライゼーション層の１つの実施形態に従った、図１に示す第１複合副層メタライゼーション層の詳細を示す。
【図３】図３は、第１複合副層メタライゼーション層の代替の実施形態に従った、図１に示す第１複合副層メタライゼーション層の詳細を示す。
【図４】図４は、半導体ダイの代替の実施形態に従った半導体ダイの詳細を示す。
【図５】図５は、半導体ダイの追加の実施形態に従った半導体ダイの詳細を示す。
【図６】図６は、半導体ダイの別の実施形態に従った半導体ダイの詳細を示す。
【図７】図７は、半導体ダイの更なる実施形態に従った半導体ダイの詳細を示す。
【図８】図８は、プロセスの１つの実施形態に従った、図１に示す半導体ダイを提供するためのプロセスを示す。
【図９】図９は、プロセスの代替の実施形態に従った、図１に示す半導体ダイを提供するためのプロセスを示す。
【発明を実施するための形態】
【００１０】
[0018]  以下で説明する実施形態は、ここで開示されたものを当業者が実施できるようにするために必要な情報であり、開示されたものを実施する際の最適の実施形態を例示する。当業者であれば、添付の図面を参照して以下の説明を読むことにより、ここで開示するものの概念を理解し、それらの概念の、ここでは特定的に説明しない応用についても認識するであろう。それらの概念および応用は、ここでの開示および特許請求の範囲の範囲内にあることを理解すべきである。
【００１１】
[0019]  層、領域、基板などのエレメントに関して、「被さる」、「上」、「中」「別のエレメントの『上』へ延び」などと記載されている場合、「直接に被さる」、「直上」、「直接中に」、「別のエレメントの『直上』へ延び」などを意味する場合もあれば、直接ではなくエレメント間に介在するエレメントが存在する場合もある。それに対して、エレメントに関して、「直接に被さる」、「直上」、「直接中に」、「別のエレメントの『直上』へ延び」などと記載されている場合、介在するエレメントは存在しない。また、エレメントに関して、別のエレメントへ「接続される」や「結合される」と記載されている場合、直接に接続または結合される場合もあれは、エレメント間に介在するエレメントが存在する場合もある。それに対して、エレメントに関して、別のエレメントへ「直接に接続される」や「直接に結合される」と記載されている場合、介在するエレメントは存在しない。
【００１２】
[0020]  ここでは、「下」、「上」、「上側」、「下側」、「水平」、「垂直」などのような相対語は、図に示す１つのエレメントや層や領域と、別のエレメントや層や領域との関係を説明するために用いる。これらの用語や上記で説明したことは、図に示しているデバイスの方向に加えて、デバイスの別の方向に関しても適用されることを意図していることが、理解されるであろう。
【００１３】
[0021]  図１は、半導体ダイ１０の１つの実施形態に従った、半導体ダイ１０の詳細を示す。半導体ダイ１０は、基板１２と、基板１２上に配される多層構造１４とを含む。多層構造１４は、基板１２上に配される第１複合副層メタライゼーション層１６を含む。半導体ダイ１０の１つの実施形態では、第１複合副層メタライゼーション層１６は、基板１２上にある。基板１２の１つの実施形態では、基板１２は炭化ケイ素を含む。多層構造１４の１つの実施形態では、多層構造１４は少なくとも１つのエピタキシャル層を含む。
【００１４】
[0022]  図２は、第１複合副層メタライゼーション層１６の１つの実施形態に従った、図１に示す第１複合副層メタライゼーション層１６の詳細を示す。第１複合副層メタライゼーション層１６は、接着層１８と、接着層１８上にある拡散バリア層２０と、基板１２（図１）上にある第１グループ２２の主伝導副層と、基板１２（図１）上にある第１グループ２４の分離副層とを含む。従って、第１グループ２２の主伝導副層と第１グループ２４の分離副層とは、拡散バリア層２０の上にある。第１複合副層メタライゼーション層１６は、拡散バリア層２０上にある第１主伝導副層２６と、第１主伝導副層２６上にある第１分離副層２８と、第１分離副層２８上にある第２主伝導副層３０と、第２主伝導副層３０上にある第２分離副層３２と、第２分離副層３２上にある第３主伝導副層３４とを更に含む。従って、主伝導副層の第１グループ２２は、第１主伝導副層２６と、第２主伝導副層３０と、第３主伝導副層３４とを含む。分離副層の第１グループ２４は、第１分離副層２８と第２分離副層３２とを含む。
【００１５】
[0023]  一般に、第１グループ２２の主伝導副層におけるそれぞれの隣接するペアは、第１グループ２４の分離副層のうちの少なくとも１つの分離副層により分離される。その結果、第１グループ２４の分離副層は、第１グループ２２の主伝導副層における結晶粒の成長を弱める。第１複合副層メタライゼーション層１６の１つの実施形態では、第１複合副層メタライゼーション層１６は、少なくとも２つの主伝導副層２６、３０と、第１分離副層２８とを含む。第１分離副層２８は、少なくとも２つの主伝導副層２６、３０の間に配される。従って、第１分離副層２８は、少なくとも２つの主伝導副層２６、３０における結晶粒の成長を弱めるように適用される。第１複合副層メタライゼーション層１６の代替の実施形態では、第１グループ２４の分離副層のそれぞれの分離副層が、隣接する少なくとも２つの主伝導副層で構成される各ペアの主伝導副層の間に配され、第１グループ２４の分離副層は、少なくとも２つの主伝導副層２６、３０における結晶粒の成長を弱めるように適用される。第１複合副層メタライゼーション層１６の別の例では、少なくとも２つの主伝導副層２６、３０のうちの１つは基板１２（図１）上にある。
【００１６】
[0024]  複数の主伝導副層２６、３０、３４を用いることにより、それぞれの主伝導副層２６、３０、３４の厚さをかなり小さく維持しつつも、第１複合副層メタライゼーション層１６の実効厚（effective thickness）をかなり大きくすることができる。主伝導副層２６、３０、３４を層状に重ねることにより、主伝導副層２６、３０、３４における結晶粒界を実質的に凍結することができ、それにより、半導体ダイ１０（図１）の熱サイクルによりもたらされるであろうストレスを低減することができる。
【００１７】
[0025]  その結果、主伝導副層２６、３０、３４における結晶粒の成長は実質的に弱められ、それにより、半導体ダイ１０（図１）において疲労により生じる故障を防止することができる。この点に関して、それぞれの主伝導副層２６、３０、３４における金などのような伝導材料の結晶粒の成長は、大きいものであり得る。主伝導副層２６、３０、３４における結晶粒界を凍結することにより、伝導材料の結晶粒の成長が有効に制限される。このように制限されない場合、伝導材料の厚さが過剰に厚くなるか、またはボイド（void）が発生する。
【００１８】
[0026]  第１主伝導副層２６の１つの実施形態では、第１主伝導副層２６は金を含む。第１主伝導副層２６の１つの実施形態では、第１主伝導副層２６における金の濃度は９９パーセントを超える。第２主伝導副層３０の１つの実施形態では、第２主伝導副層３０は金を含む。第２主伝導副層３０の１つの実施形態では、第２主伝導副層３０における金の濃度は９９パーセントを超える。第３主伝導副層３４の１つの実施形態では、第３主伝導副層３４は金を含む。第３主伝導副層３４の１つの実施形態では、第３主伝導副層３４における金の濃度は９９パーセントを超える。第１グループ２２の主伝導副層の１つの実施形態では、第１グループ２２の主伝導副層のそれぞれが金を含む。
【００１９】
[0027]  第１グループ２２の主伝導副層の第１の実施形態では、第１グループ２２の主伝導副層のそれぞれにおける金の濃度は９０パーセントを超える。第１グループ２２の主伝導副層の第２の実施形態では、第１グループ２２の主伝導副層のそれぞれにおける金の濃度は９１パーセントを超える。第１グループ２２の主伝導副層の第３の実施形態では、第１グループ２２の主伝導副層のそれぞれにおける金の濃度は９２パーセントを超える。第１グループ２２の主伝導副層の第４の実施形態では、第１グループ２２の主伝導副層のそれぞれにおける金の濃度は９４パーセントを超える。第１グループ２２の主伝導副層の第５の実施形態では、第１グループ２２の主伝導副層のそれぞれにおける金の濃度は９５パーセントを超える。第１グループ２２の主伝導副層の第６の実施形態では、第１グループ２２の主伝導副層のそれぞれにおける金の濃度は９６パーセントを超える。第１グループ２２の主伝導副層の第７の実施形態では、第１グループ２２の主伝導副層のそれぞれにおける金の濃度は９７パーセントを超える。第１グループ２２の主伝導副層の第８の実施形態では、第１グループ２２の主伝導副層のそれぞれにおける金の濃度は９８パーセントを超える。第１グループ２２の主伝導副層の第９の実施形態では、第１グループ２２の主伝導副層のそれぞれにおける金の濃度は９９パーセントを超える。
【００２０】
[0028]  第１グループ２２の主伝導副層の１つの実施形態では、第１グループ２２の主伝導副層のそれぞれは銅を含まない。第１グループ２２の主伝導副層の１つの実施形態では、第１グループ２２の主伝導副層のそれぞれは銀を含まない。第１グループ２２の主伝導副層の１つの実施形態では、第１グループ２２の主伝導副層のそれぞれはアルミニウムを含まない。
【００２１】
[0029]  第１グループ２２の主伝導副層の第１の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、約５００００オングストローム以下である。第１グループ２２の主伝導副層の第２の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、約４００００オングストローム以下である。第１グループ２２の主伝導副層の第３の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、約３００００オングストローム以下である。第１グループ２２の主伝導副層の第４の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、約２００００オングストローム以下である。第１グループ２２の主伝導副層の第５の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、約１００００オングストローム以下である。第１グループ２２の主伝導副層の第６の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、約５０００オングストローム以下である。第１グループ２２の主伝導副層の例示的な実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、約１００００オングストロームである。
【００２２】
[0030]  接着層１８の第１の実施形態では、接着層１８はチタンを含む。接着層１８の第２の実施形態では、接着層１８はニッケルを含む。接着層１８の１つの実施形態では、接着層１８の厚さは約５００オングストロームである。拡散バリア層２０の第１の実施形態では、拡散バリア層２０はチタンを含む。拡散バリア層２０の第２の実施形態では、拡散バリア層２０はニッケルを含む。拡散バリア層２０の第３の実施形態では、拡散バリア層２０はプラチナを含む。拡散バリア層２０の１つの実施形態では、拡散バリア層２０の厚さは約１００オングストロームである。第１複合副層メタライゼーション層１６の代替の実施形態では、接着層１８が省略される。第１複合副層メタライゼーション層１６の別の実施形態では、拡散バリア層２０は省略される。第１複合副層メタライゼーション層１６の更なる実施形態では、接着層１８と拡散バリア層２０との双方が省略される。
【００２３】
[0031]  第１分離副層２８の第１の実施形態では、第１分離副層２８はチタンを含む。第１分離副層２８の第２の実施形態では、第１分離副層２８はニッケルを含む。第１分離副層２８の第３の実施形態では、第１分離副層２８はプラチナを含む。第２分離副層３２の第１の実施形態では、第２分離副層３２はチタンを含む。第２分離副層３２の第２の実施形態では、第２分離副層３２はニッケルを含む。第２分離副層３２の第３の実施形態では、第２分離副層３２はプラチナを含む。第１グループ２４の分離副層の第１の実施形態では、第１グループ２４の分離副層の少なくとも１つがチタンを含む。第１グループ２４の分離副層の第２の実施形態では、第１グループ２４の分離副層の少なくとも１つがニッケルを含む。第１グループ２４の分離副層の第３の実施形態では、第１グループ２４の分離副層の少なくとも１つがプラチナを含む。
【００２４】
[0032]  第１分離副層２８の例示的な実施形態では、第１分離副層２８の厚さは約１００オングストロームである。第２分離副層３２の例示的な実施形態では、第２分離副層３２の厚さは約１００オングストロームである。第１グループ２４の分離副層の例示的な実施形態では、第１グループ２４の分離副層のそれぞれの厚さは約１００オングストロームである。
【００２５】
[0033]  第１グループ２２の主伝導副層および第１グループ２４の分離副層の第１の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、第１グループ２４の分離副層のそれぞれの厚さの少なくとも２倍である。第１グループ２２の主伝導副層および第１グループ２４の分離副層の第２の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、第１グループ２４の分離副層のそれぞれの厚さの少なくとも５倍である。第１グループ２２の主伝導副層および第１グループ２４の分離副層の第３の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、第１グループ２４の分離副層のそれぞれの厚さの少なくとも１０倍である。第１グループ２２の主伝導副層および第１グループ２４の分離副層の第４の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、第１グループ２４の分離副層のそれぞれの厚さの少なくとも２０倍である。第１グループ２２の主伝導副層および第１グループ２４の分離副層の第５の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、第１グループ２４の分離副層のそれぞれの厚さの少なくとも５０倍である。
【００２６】
[0034]  第１グループ２２の主伝導副層および第１グループ２４の分離副層の第６の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、第１グループ２４の分離副層のそれぞれの厚さの少なくとも１００倍である。第１グループ２２の主伝導副層および第１グループ２４の分離副層の第７の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、第１グループ２４の分離副層のそれぞれの厚さの少なくとも２００倍である。第１グループ２２の主伝導副層および第１グループ２４の分離副層の第８の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、第１グループ２４の分離副層のそれぞれの厚さの少なくとも５００倍である。第１グループ２２の主伝導副層および第１グループ２４の分離副層の第９の実施形態では、第１グループ２２の主伝導副層のそれぞれの厚さは、第１グループ２４の分離副層のそれぞれの厚さの約１０００倍である。
【００２７】
[0035]  図３は、第１複合副層メタライゼーション層１６の代替の実施形態に従った、図１の第１複合副層メタライゼーション層１６の詳細を示す。図３に示す第１複合副層メタライゼーション層１６は、図２に示す第１複合副層メタライゼーション層１６と似ているが、図３の第１複合副層メタライゼーション層１６では、第３主伝導副層３４が省略され、第１グループ２４の分離副層が第３分離副層３６を含んでいる。この点に関して、第２分離副層３２は第１分離副層２８の上にあり、第３分離副層３６は第２分離副層３２の上にあり、第２主伝導副層３０は第３分離副層３６の上にある。
【００２８】
[0036]  第３分離副層３６の第１の実施形態では、第３分離副層３６はチタンを含む。第３分離副層３６の第２の実施形態では、第３分離副層３６はニッケルを含む。第３分離副層３６の第３の実施形態では、第３分離副層３６はプラチナを含む。
【００２９】
[0037]  第１主伝導副層２６の例示的な実施形態では、第１主伝導副層２６の厚さは約２５０００オングストロームである。第２主伝導副層３０の例示的な実施形態では、第２主伝導副層３０の厚さは約５０００オングストロームである。第１分離副層２８の例示的な実施形態では、第１分離副層２８の厚さは約１００オングストロームである。第２分離副層３２の例示的な実施形態では、第２分離副層３２の厚さは約２５００オングストロームである。第３分離副層３６の例示的な実施形態では、第３分離副層３６の厚さは約１００オングストロームである。
【００３０】
[0038]  図４は、半導体ダイ１０の代替の実施形態に従った、半導体ダイ１０の詳細を示す。図４に示す半導体ダイ１０は第１容量エレメント３８と第２容量エレメント４０とを含む。従って、半導体ダイ１０は、基板１２と、基板１２上に配される多層構造１４とを含む。多層構造１４は、第１複合副層メタライゼーション層１６と、誘電層４２と、第２複合副層メタライゼーション層４４とを含む。第２複合副層メタライゼーション層４４は基板１２の上に被さり、誘電層４２は第２複合副層メタライゼーション層４４の上に配され、第１複合副層メタライゼーション層１６は誘電層４２の上に配される。
【００３１】
[0039]  第２複合副層メタライゼーション層４４は、第２グループ４６の主伝導副層と、第２グループ４８の分離副層とを含む。従って、第２グループ４６の主伝導副層は基板１２の上にあり、第２グループ４８の分離副層は基板１２の上にある。第２複合副層メタライゼーション層４４の構成は、第１複合副層メタライゼーション層１６の構成と類似のものとすることができる。この点に関して、第２グループ４６の主伝導副層のそれぞれの隣接するペアは、第２グループ４８の分離副層のうちの少なくとも１つの分離副層により分離される。その結果、第２グループ４８の分離副層は、第２グループ４６の主伝導副層における結晶粒の成長を弱める。
【００３２】
[0040]  第１容量エレメント３８の第１上部プレート５０は、第１複合副層メタライゼーション層１６の第１部分を含む。第１容量エレメント３８の第１下部プレート５２は、第２複合副層メタライゼーション層４４の第１部分を含む。誘電層４２の第１部分は第１下部プレート５２の上にあり、第１上部プレート５０は誘電層４２の第１部分の上にある。従って、第１容量エレメント３８は、第１上部プレート５０と、第１下部プレート５２と、誘電層４２の第１部分とを含む。第２容量エレメント４０の第２上部プレート５４は、第１複合副層メタライゼーション層１６の第２部分を含む。第２容量エレメント４０の第２下部プレート５６は、第２複合副層メタライゼーション層４４の第２部分を含む。誘電層４２の第２部分は第２下部プレート５６の上にあり、第２上部プレート５４は誘電層４２の第２部分の上にある。従って、第２容量エレメント４０は、第２上部プレート５４と、第２下部プレート５６と、誘電層４２の第２部分とを含む。
【００３３】
[0041]  第１複合副層メタライゼーション層１６は、第１上部プレート５０と第２上部プレート５４との間に第１の電気的相互接続部５８を提供する。第２複合副層メタライゼーション層４４は、第１下部プレート５２と第２下部プレート５６との間に第２の電気的相互接続部６０を提供する。従って、第１容量エレメント３８と第２容量エレメント４０とは並列して接続される。従って、第１複合副層メタライゼーション層１６は、第１容量エレメント３８と第２容量エレメント４０との間での電気的相互接続を提供する。同様に、第２複合副層メタライゼーション層４４は、第１容量エレメント３８と第２容量エレメント４０との間での電気的相互接続を提供する。
【００３４】
[0042]  一般に、第１容量エレメント３８と第２容量エレメント４０とは電気的デバイスであるので、半導体ダイ１０は少なくとも２つの電気的デバイスを含む。第１複合副層メタライゼーション層１６は、２つのデバイスの間に少なくとも１つの電気的相互接続を提供する。更に、第２複合副層メタライゼーション層４４は、２つのデバイスの間に少なくとも１つの電気的相互接続を提供する。半導体ダイ１０の断面６２は、第１複合副層メタライゼーション層１６を横切るものである。
【００３５】
[0043]  図５は、半導体ダイ１０の追加の実施形態に従った、半導体ダイ１０の詳細を示す。即ち、図５は、半導体ダイ１０の断面６２（図４）を上から見た図である。第１の電気的相互接続５８は第１上部プレート５０と第２上部プレート５４とを結合する。誘電層４２の幾つかの部分が見えており、それらの部分に第１複合副層メタライゼーション層１６は存在しない。
【００３６】
[0044]  図６は、半導体ダイ１０の別の実施形態に従った、半導体ダイ１０の詳細を示す。半導体ダイ１０は、基板１２と、基板１２の上に配される多層構造１４とを含む。多層構造１４は、メタライゼーション層６４、第１層６６、第２層６８、第１複合副層メタライゼーション層１６、および第２複合副層メタライゼーション層４４を含む。第１層６６はメタライゼーション層６４の上にある。第２層６８は第１層６６に被さっている。半導体ダイ１０の１つの実施形態では、第２層６８は第１層６６の上にある。第１複合副層メタライゼーション層１６の第１部分は第２層の上にある。第２複合副層メタライゼーション層４４の第１部分は第１複合副層メタライゼーション層１６の上にあり、第２複合副層メタライゼーション層４４の第２部分は第２層６８の上にある。第１層６６の１つの実施形態では、第１層６６はエピタキシャル層である。第２層６８の１つの実施形態では、第２層６８はエピタキシャル層である。
【００３７】
[0045]  ビア７０は、第１層６６と第２層６８との間を横切り、従って、メタライゼーション層６４の一部が第１層６６と第２層６８との間を横切る。第１複合副層メタライゼーション層１６の第２部分はビア７０の上に被さり、メタライゼーション層６４が第１複合副層メタライゼーション層１６と電気的に接続されるようにする。この点に関して、ビア７０に被さるビア膜７２は、第１複合副層メタライゼーション層１６の第２部分を含む。更に、第２複合副層メタライゼーション層４４の第３部分がビア７０に被さり、従って、ビア膜７２は、第２複合副層メタライゼーション層４４の第３部分を含む。
【００３８】
[0046]  半導体ダイ１０の代替の実施形態では、少なくとも１つの追加の層（示さず）が第１層６６と第２層６８との間に配され、従って、多層構造１４は、層６６、６８のグループを含み、ビア７０は層６６、６８のグループの２つの間を横切る。半導体ダイ１０の別の実施形態では、第２複合副層メタライゼーション層４４が省略される。
【００３９】
[0047]  図７は、半導体ダイ１０の更なる実施形態に従った、半導体ダイ１０の詳細を示す。半導体ダイ１０は、基板１２と、基板１２の上にある多層構造１４とを含む。多層構造１４は、チャンネル層７４と、ゲート酸化膜７６と、ゲート７８と、第１複合副層メタライゼーション層１６とを含む。半導体ダイ１０は、電界効果トランジスタ（ＦＥＴ）・エレメント８０を更に含み、ＦＥＴエレメント８０は、ゲート７８と、ソース８２と、ドレイン８４とを含む。チャンネル層７４は基板１２に被さり、ゲート酸化膜７６はチャンネル層７４の上にあり、ゲート７８はゲート酸化膜７６の上にある。チャンネル層７４はソース８２とドレイン８４とを含み、ゲート７８は、ソース８２とドレイン８４との間にある。第１複合副層メタライゼーション層１６の第１部分は、ゲート７８の上にオーム接続部８６を提供する。第１複合副層メタライゼーション層１６の第２部分は、ソース８２の上にソース側オーム接続部８８を提供する。第１複合副層メタライゼーション層１６の第３部分は、ドレイン８４の上にドレイン側オーム接続部９０を提供する。一般に、第１複合副層メタライゼーション層１６は、ソース８２とドレイン８４とゲート７８とのうちの少なくとも１つに対して、少なくとも１つのオーム接続部を提供する。
【００４０】
[0048]  半導体ダイ１０の代替の実施形態において、一般に、半導体ダイ１０は少なくとも１つの半導体デバイス（示さず）を含み、その少なくとも１つの半導体デバイスは、少なくとも１つのダイオード、少なくとも１つのトランジスタ、少なくとも１つのフォトセル、少なくとも１つのソーラ・セル、少なくとも１つのサイリスタ、少なくとも１つのロジック・ゲート、少なくとも１つのロジック・デバイス、少なくとも１つのマイクロプロセッサ、少なくとも１つの電荷結合デバイス、少なくとも１つのランダム・アクセス・メモリ、少なくとも１つのリード・オンリ・メモリ、少なくとも１つのホール効果デバイス、これらと同様のもの、またはこれらを任意に組み合わせたものを含み得る。更に、第１複合副層メタライゼーション層１６の代替の実施形態では、第１複合副層メタライゼーション層１６は、前記の少なくとも１つのダイオード、少なくとも１つのトランジスタ、少なくとも１つのフォトセル、少なくとも１つのソーラ・セル、少なくとも１つのサイリスタ、少なくとも１つのロジック・ゲート、少なくとも１つのロジック・デバイス、少なくとも１つのマイクロプロセッサ、少なくとも１つの電荷結合デバイス、少なくとも１つのランダム・アクセス・メモリ、少なくとも１つのリード・オンリ・メモリ、少なくとも１つのホール効果デバイス、これらと同様のもの、またはこれらを任意に組み合わせたもののうちの少なくとも１つに対しての少なくとも１つのオーム接続部を提供する。
【００４１】
[0049]  前記の少なくとも１つのダイオードは、少なくとも１つの整流ダイオード、少なくとも１つの小信号ダイオード、少なくとも１つのガン・ダイオード、少なくとも１つの発光ダイオード、少なくとも１つのＰＩＮダイオード、少なくとも１つのショットキー・ダイオード、少なくとも１つのトンネル・ダイオード、少なくとも１つのツェナー・ダイオード、これらと同様のもの、またはこれらを任意に組み合わせたものを含み得る。前記の少なくとも１つのトランジスタは、少なくとも１つのバイポーラ接合トランジスタ、少なくとも１つの絶縁ゲート・バイポーラ・トランジスタ、少なくとも１つのＦＥＴ、少なくとも１つの金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）、少なくとも１つの金属半導体ＦＥＴ（ＭＥＳＦＥＴ）、少なくとも１つの接合形ＦＥＴ（ＪＦＥＴ）、少なくとも１つのユニジャンクション・トランジスタ、少なくとも１つの高電子移動度トランジスタ、これらと同様のもの、またはこれらを任意に組み合わせたものを含み得る。前記の少なくとも１つのサイリスタは、少なくとも１つのシリコン制御整流器（ＳＣＲ）、少なくとも１つのＡＣ用ダイオード（ＤＩＡＣ）、少なくとも１つのＡＣ用三極素子（ＴＲＩＡＣ）、これらと同様のもの、またはこれらを任意に組み合わせたものを含み得る。
【００４２】
[0050]  図８は、プロセスの１つの実施形態に従った、図１に示す半導体ダイ１０を提供するプロセスを示す。プロセスは、基板１２を有する半導体ダイ１０を提供することから始まる（ステップ１００）。続いて、プロセスは、基板１２の上に、第１グループ２２の主伝導副層のうちの最初の主伝導副層を形成する（ステップ１０２）。プロセスは進み、第１グループ２４の分離副層のうちの少なくとも第１の分離副層を、第１グループ２２の主伝導副層のうちの最初の主伝導副層の上に形成する（ステップ１０４）。最後に、プロセスは、第１グループ２２の主伝導副層の最後の主伝導副層を、第１グループ２４の分離副層の第１の分離副層の上に形成し、それにより、第１グループ２４の分離副層が、第１グループ２２の主伝導副層における結晶粒の成長を弱めるように適用される（ステップ１０６）。
【００４３】
[0051]  図９は、プロセスの代替の実施形態に従った、図１に示す半導体ダイ１０を提供するプロセスを示す。プロセスは、基板１２を有する半導体ダイ１０を提供することから始まる（ステップ２００）。続いて、プロセスは、基板１２の上に、第１グループ２２の主伝導副層のうちの最初の主伝導副層を、蒸着を用いて形成する（ステップ２０２）。プロセスは進み、第１グループ２４の分離副層のうちの少なくとも第１の分離副層を、第１グループ２２の主伝導副層のうちの最初の主伝導副層の上に、蒸着を用いて形成する（ステップ２０４）。最後に、プロセスは、第１グループ２２の主伝導副層の最後の主伝導副層を、第１グループ２４の分離副層の第１の分離副層の上に、蒸着を用いて形成し、それにより、第１グループ２４の分離副層が、第１グループ２２の主伝導副層における結晶粒の成長を弱めるように適用される（ステップ２０６）。
【００４４】
[0052]  ここで開示したものに関する何れの実施形態も、他の実施形態の範囲を限定することを意図したものではない。ここで開示したものに関する何れの実施形態も、他の実施形態と組み合わせて新たな実施形態を作成することが可能である。
【００４５】
[0053]  当業者は、ここで開示したものに関する実施形態についての改善および変更について理解するであろう。そのような改善および変更の全ては、ここで開示した概念および特許請求の範囲の範囲内にあると考えられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
2014082461000001.pdf