【手続補正書】
【提出日】令和3年1月18日(2021.1.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ入力信号（ＶＩＮ）を、ｍ個の最上位ビット（ＢＭＳＢ）とｎ個の最下位ビット（ＢＬＳＢ）によって形成されたデジタル信号（ＣＯＵＴ）に変換するように構成された逐次比較レジスタ型アナログデジタル変換器（ＳＡＲＡＤＣ）（２００；７００）の利得較正方法であって、
前記方法は、
ａ）第１段のＡＤＣ（２１０；７１０）が、前記アナログ入力信号（ＶＩＮ）に対応する前記デジタル信号（ＣＯＵＴ）の最上位ビット（ＢＭＳＢ）の数を決定するステップと、
ｂ）利得係数を有する利得モジュール（２３０；７３０）が、前記第１段のＡＤＣ（２１０；７１０）から出力される残差信号（ＶＲＥＳ）を増幅するステップであって、前記ｎ個の最下位ビット（ＢＬＳＢ）のうちの最上位ビットが前記ｍ個の最上位ビット（ＢＭＳＢ）に前記利得係数を乗算したものに等しいステップと、
ｃ）第２段のＡＤＣ（２２０；７２０）が前記アナログ入力信号（ＶＩＮ）に対応する前記デジタル信号（ＣＯＵＴ）の最下位ビット（ＢＬＳＢ）を決定するステップと、
ｄ）前記アナログ入力信号（ＶＩＮ）から決定されたバイナリコードがバイナリトリガコードと一致するか否かを検出するステップと、
ｅ）メモリモジュール（２４２；７４２）から、前記バイナリトリガコードに関連する予め設定されたバイナリ較正コードを検索し、較正処理がトリガされた場合、前記バイナリトリガコードと同じデジタル信号（ＣＯＵＴ）を与えるステップと、
ｆ）前記バイナリコードを使用して、前記アナログ入力信号（ＶＩＮ）と、前記バイナリ較正コードの最初のｍビットを表すアナログ信号（Ｖ＊ＭＳＢ）との間の差を計算することによって、前記第１段のＡＤＣ（２１０；７１０）における較正残差信号（Ｖ＊ＲＥＳ）を決定するステップと、
ｇ）利得モジュール（２３０；７３０）が、すべての最下位ビット（ＢＬＳＢ）が前記第２段のＡＤＣ（２２０；７２０）によって決定されるまで、前記較正残差信号（Ｖ＊ＲＥＳ）を一時的に格納するステップと、
ｈ）ステップｇ）の後、前記利得モジュール（２３０；７３０）が、前記較正残差信号（Ｖ＊ＲＥＳ）を増幅して、増幅された較正残差信号（Ｖ＊ＡＭＰ）を形成するステップと、
ｉ）前記バイナリ較正コードを使用して、前記増幅された較正残差信号（Ｖ＊ＡＭＰ）を、前記バイナリ較正コードの最後のｎビットを表す別のアナログ信号（Ｖ＊ＬＳＢ）と比較することによって、前記第２段のＡＤＣ（２２０；７２０）における較正ビット（Ｂ＊ＬＳＢ）を決定するステップと、
ｊ）前記デジタル信号（ＣＯＵＴ）の最下位ビットと較正ビット（Ｂ＊ＬＳＢ）が互いに異なり、前記利得モジュール（２３０；７３０）に利得誤差が存在することを示すか否かを判断するステップと、
ｋ）前記利得誤差の存在が、前記第２段のＡＤＣ（２２０；７２０）における調整可能な複数のキャパシタ（２２４ａ，２２４ｂ，…，２２４ｎ；７２４ａ，７２４ｂ，…，７２４ｎ）の少なくとも１つに調整することによって決定される場合に、前記利得モジュール（２３０；７３０）における利得誤差を較正するステップとを含む、ＳＡＲＡＤＣ（２００；７００）の利得較正方法。
【請求項２】
前記ステップｊ）はさらに、前記デジタル信号（ＣＯＵＴ）の最下位ビットと、前記較正ビット（Ｂ＊ＬＳＢ）との間の差がゼロ以外であり、ＤＡＣのミスマッチの存在を示すか否かを判断するステップと、
前記最下位ビットの値を決定し、前記最下位ビットの値が１の値を有する場合に下方較正を示し、前記最下位ビットの値が０の値を有する場合に上方較正を示す、
請求項１に記載の方法。
【請求項３】
前記ステップｊ）は、前記最下位ビットの値及び前記較正ビット（Ｂ＊ＬＳＢ）の値を決定することをさらに含み、
前記最下位ビットと前記較正ビット（Ｂ＊ＬＳＢ）の両方の値が０の場合、前記利得モジュール（２３０；７３０）において前記利得誤差が存在することを示さず、
前記最下位ビットと前記較正ビット（Ｂ＊ＬＳＢ）の両方の値が１の場合、前記利得モジュール（２３０；７３０）において前記利得誤差が存在することを示さず、
前記最下位ビットの値が０でありかつ前記較正ビット（Ｂ＊ＬＳＢ）の値は１である場合に、前記利得モジュール（２３０；７３０）において前記利得誤差が存在することを上方較正で示し、
前記最下位ビットの値が１でありかつ前記較正ビット（Ｂ＊ＬＳＢ）の値は０である場合に、前記利得モジュール（２３０；７３０）において前記利得誤差が存在することを下方較正で示す、
請求項１に記載の方法。
【請求項４】
アナログ入力信号（ＶＩＮ）を、ｍ個の最上位ビット（ＢＭＳＢ）とｎ個の最下位ビット（ＢＬＳＢ）によって形成されるデジタル信号（ＣＯＵＴ）に変換するように構成される逐次比較レジスタ型アナログ−デジタル変換器（ＳＡＲＡＤＣ）（２００；７００）であって、
前記ＳＡＲＤＡＣ（２００；７００）は、
前記アナログ入力信号（ＶＩＮ）に対応する前記デジタル信号（ＣＯＵＴ）の最上位ビット（ＢＭＳＢ）の数を決定するように構成され、前記デジタル信号（ＣＯＵＴ）の最下位ビット（ＢＬＳＢ）の数に対応する残差信号（ＶＲＥＳ）を出力する第１段のＡＤＣ（２１０；７１０）と、
前記第１段のＡＤＣ（２１０；７１０）から出力された残差信号（ＶＲＥＳ）を受信し、利得係数を用いて前記残差信号（ＶＲＥＳ）を増幅し、増幅された残差信号（ＶＡＭＰ）を出力するように構成された利得モジュール（２３０；７３０）であって、前記ｎ個の最下位ビット（ＢＬＳＢ）の最上位ビットが前記ｍ個の最上位ビット（ＢＭＳＢ）の最下位ビットに前記利得係数を乗算したものに等しい利得モジュール（２３０；７３０）と、
前記増幅された残差信号（ＶＡＭＰ）を受信し、前記増幅された残差信号（ＶＡＭＰ）から、前記アナログ入力信号（ＶＩＮ）に対応する前記デジタル信号（ＣＯＵＴ）の最下位ビット（ＢＬＳＢ）の数を決定するように構成された第２段のＡＤＣ（２２０；７２０）と、
制御モジュール（２４０；７４０）とを備え、
前記制御モジュール（２４０；７４０）は、
前記第１段のＡＤＣ（２１０、７１０）と、前記利得モジュール（２３０；７３０）と、前記第２段のＡＤＣ（２２０；７２０）とを制御するように構成され、
前記アナログ入力信号（ＶＩＮ）に対応する前記デジタル信号（ＣＯＵＴ）を出力し、
バイナリトリガコードを格納し、
前記アナログ入力信号（ＶＩＮ）から決定されたバイナリコードが前記バイナリトリガコードと一致するか否かを検出し、
メモリモジュール（２４２；７４２）から、前記バイナリトリガコードに関連する予め設定されたバイナリ較正コードを検索し、較正処理がトリガされた場合、前記バイナリトリガコードと同じデジタル信号（ＣＯＵＴ）を生成し、
上記バイナリ較正コードを前記第１段のＡＤＣ（２１０；７１０）に提供し、
前記第１段のＡＤＣ（２１０；７１０）はさらに、前記アナログ入力信号（ＶＩＮ）と、前記バイナリ較正コードの最初のｍビットを表すアナログ信号（Ｖ＊ＭＳＢ）との間の差を計算することによって、較正残差信号（Ｖ＊ＲＥＳ）を決定するように構成された残差生成モジュール（２１９；７１９）を備え、
前記制御モジュール（２４０；７４０）は、
複数の制御信号を前記利得モジュール（２３０；７３０）に提供し、
前記利得モジュール（２３０；７３０）はさらに、すべての最下位ビット（ＢＬＳＢ）が前記第２段のＡＤＣ（２２０；７２０）によって決定されるまで、前記較正残差信号（Ｖ＊ＲＥＳ）を一時的に格納するように構成され、その後、前記較正残差信号（Ｖ＊ＲＥＳ）を増幅して、増幅された較正残差信号（Ｖ＊ＡＭＰ）を形成し、
前記制御モジュール（２４０；７４０）は、
上記バイナリ較正コードを前記第２段のＡＤＣ（２２０；７２０）に提供し、
前記第２段のＡＤＣ（２２０；７２０）はさらに、前記増幅された較正残差信号（Ｖ＊ＡＭＰ）を、前記バイナリ較正コードの最後のｎビットを表す別のアナログ信号（Ｖ＊ＬＳＢ）と比較することによって、較正ビット（Ｂ＊ＬＳＢ）を決定するように構成されたコンパレータ（２２６；７２６）を備え、
前記制御モジュール（２４０；７４０）は、
前記デジタル信号（ＣＯＵＴ）の最下位ビットと較正ビット（Ｂ＊ＬＳＢ）が互いに異なり、前記利得モジュール（２３０；７３０）に利得誤差が存在することを示すか否かを決定し、前記利得誤差の存在が、利得モジュール（２３０；７３０）の利得誤差の存在を示す信号を前記第２段のＡＤＣに（２２０；７２０）に送信することにより、決定された場合に、前記利得モジュール（２３０；７３０）において利得誤差を較正することを開始し、
前記第２段のＡＤＣ（２２０；７２０）は、前記信号に従って調整されるように構成された複数の調整可能なキャパシタ（２２４ａ，２２４ｂ，…，２２４ｎ；７２４ａ，７２４ｂ，…，７２４ｎ）を備える、
ＳＡＲＤＡＣ（２００；７００）。
【請求項５】
前記利得モジュール（２３０；７３０）は、
第１の増幅器（２３２；７３２）と、
第２の増幅器（２３６；７３６）と、
前記第１の増幅器（２３２；７３２）と第２の増幅器（２３６；７３６）との間に設けられた第１のスイッチ（２３４；７３４）と、
前記第２の増幅器（２３６；７３６）の後段に設けられた第２のスイッチ（２３８；７３８）とを備え、
前記制御モジュール（２４０；７４０）は、
すべての最下位ビット（ＢＬＳＢ）が前記第２段のＡＤＣ（２２０；７２０）によって決定されるまで、前記第１のスイッチ（２３４；７３４）の後段のキャパシタ（Ｃｓ）に、前記較正残差信号（Ｖ＊ＲＥＳ）を一時的に格納するように、前記第１のスイッチ（２３４；７３４）及び前記第２のスイッチ（２３８；７３８）を制御するように構成される、
請求項４に記載のＳＡＲＡＤＣ（２００；７００）。
【請求項６】
前記制御モジュール（２４０；７４０）はさらに、
前記最下位ビットと前記較正ビット（Ｂ＊ＬＳＢ）の差がゼロ以外であり、前記利得モジュール（２３０；７３０）において前記利得誤差が存在することを示すか否かを判断するように構成された差計算モジュール（２４７；７４７）と、
前記最下位ビットの値を決定するように構成された利得較正モジュール（２４５；７４５）とを備え、
前記最下位ビットの値が１の値を有する場合に下方較正を示し、
前記最下位ビットの値が０の値を有する場合に上方較正を示す、
請求項４又は５に記載のＳＡＲＤＡＣ（２００；７００）。