【手続補正書】
【提出日】令和3年10月19日(2021.10.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
リマップ・データ構造を記憶するように構成されたメモリ回路と、
状態部分とを具えたメモリデバイスであって、
前記リマップ・データ構造は、論理アドレス−物理アドレスのマップを、前記メモリデバイスのメモリセルアレイに記憶されている複数のファームウェア・バージョン毎に含み、前記メモリセルアレイは、第１ファームウェア・バージョンを第１組の物理アドレスに記憶し、第２ファームウェア・バージョンを第２組の物理アドレスに記憶するように構成され、前記第１組の物理アドレスは前記第２組の物理アドレスとオーバーラップせず、
前記状態部分は、前記マップのうちの１つを前記メモリデバイス用の有効マップとして識別するように構成され、前記メモリセルアレイと前記リマップ・データ構造とは同じ集積回路基板で形成されるメモリデバイス。
【請求項２】
前記メモリセルアレイ及び前記リマップ・データ構造に結合された制御論理回路をさらに具え、該制御論理回路は、前記メモリセルアレイ及び前記リマップ・データ構造へのアクセスを可能にするように構成されている、請求項１に記載のメモリデバイス。
【請求項３】
前記有効マップを記憶するように構成された揮発性メモリ回路をさらに具え、前記制御回路は、受信した論理アドレスに応答して前記揮発性メモリ回路にアクセスするように構成されている、請求項２に記載のメモリデバイス。
【請求項４】
前記制御論理回路が命令デコーダをさらに含み、該命令デコーダは、受信した命令に応答して前記リマップ・データ構造へのアクセスを可能にするように構成されている、請求項２に記載のメモリデバイス。
【請求項５】
前記制御論理回路が少なくとも１つのコンフィギュレーション・レジスタをさらに含み、該コンフィギュレーション・レジスタは、前記メモリデバイスへのレジスタ書込み動作によりアクセス可能であり、前記少なくとも１つのコンフィギュレーション・レジスタは、前記リマップ・データ構造用のデータ、及び前記状態部分用のデータの少なくとも一方を記憶するように構成されている、請求項２に記載のメモリデバイス。
【請求項６】
前記制御論理回路がパワーオン・リセット回路をさらに含み、該パワーオン・リセット回路は、前記メモリデバイスに関連する電源オンまたはリセットの事象に応答して、前記有効マップの論理アドレスを、前記メモリデバイスに記憶されている前記複数のファームウェア・バージョンのうちの１つ用の最新のアドレスとして設定するように構成されている、請求項２に記載のメモリデバイス。
【請求項７】
前記メモリセルアレイが、複数のプールの形に配列された複数のフラッシュメモリセルを具え、前記制御論理回路が、前記複数のプールのうちの２つ以上へのアクセスを、ウェア・レベリング・アルゴリズムに従って変化させるように構成されている、請求項２に記載のメモリデバイス。
【請求項８】
前記状態部分が、前記複数のファームウェア・バージョン毎に１ビットを有するマルチビット・ポインタ・データ構造内の少なくとも１ビットを含む、請求項１に記載のメモリデバイス。
【請求項９】
新ファームウェア・イメージをメモリデバイスにおいて受信するステップと、
前記新ファームウェア・イメージを前記メモリデバイスの第２の不揮発性の記憶位置に置くステップであって、前記第２の不揮発性の記憶位置は、現在のファームウェア・イメージを記憶する前記メモリデバイスの第１の不揮発性の記憶位置とオーバーラップしないステップと、
前記新ファームウェア・イメージ用の論理アドレス−物理アドレスのマッピングを、前記メモリデバイスのメモリ回路に記憶されているリマップ・データ構造内に置くステップであって、該リマップ・データ構造は、現在のファームウェア・イメージ用の論理アドレス−物理アドレスのマッピングを含むステップと、
前記新ファームウェア・イメージ用の論理アドレス−物理アドレスのマッピングが有効なファームウェア・イメージであることを示す第１状態値を提供し、前記現在のファームウェア・イメージ用の論理アドレス−物理アドレスのマッピングが無効なファームウェア・イメージであることを示す第２状態値を提供するステップと
を含む方法。
【請求項１０】
前記新ファームウェア・イメージを第２の不揮発性の記憶位置に置くステップが、フラッシュメモリデバイスのセクターをプログラムすることを含む、請求項９に記載の方法。
【請求項１１】
前記第１状態値を提供するステップが、マルチビット・ポインタ・データ構造内の少なくとも１ビットをプログラムすることを含み、前記マルチビット・ポインタ・データ構造は、前記メモリデバイスに記憶されている前記論理アドレス−物理アドレスのマッピング毎に１ビットを含む、請求項９に記載の方法。
【請求項１２】
前記新ファームウェア・イメージ用の論理アドレス−物理アドレスのマッピングを置くステップが、所定の命令及びデータを前記メモリデバイスにおいて受信すること、及び前記メモリデバイスの少なくとも１つの所定のレジスタにデータを書き込むこと、の少なくとも一方を含む、請求項９に記載の方法。
【請求項１３】
前記新ファームウェア・イメージ用の前記第１状態値を提供するステップが、所定の命令及びデータを前記メモリデバイスにおいて受信すること、及び前記メモリデバイスの少なくとも１つの所定のレジスタにデータを書き込むこと、の少なくとも一方を含む、請求項９に記載の方法。
【請求項１４】
所定の事象に応答して、他の論理アドレス−物理アドレスのマッピングを生成して揮発性メモリ内に置くステップであって、前記他の論理アドレス−物理アドレスのマッピングは、前記新ファームウェア・イメージ用の前記論理アドレス−物理アドレスのマッピングに基づくステップと、
前記メモリデバイスの前記少なくとも１つの所定のレジスタにデータを書き込むステップと
をさらに含む、請求項９に記載の方法。
【請求項１５】
前記所定の事象が、前記メモリデバイスにおけるパワーオン・リセット動作、所定の命令を前記メモリデバイスにおいて受信したこと、及び前記メモリデバイスの少なくとも１つの所定のレジスタにデータを書き込むこと、のうちの１つを含む、請求項１４に記載の方法。
【請求項１６】
不揮発性メモリデバイスと、
トランシーバと、
プロセッサ回路とを具えたシステムであって、
前記不揮発性メモリデバイスは、
異なる物理アドレスによりアクセス可能な異なるファームウェア・イメージを記憶するように構成されたメモリセルアレイと、
前記異なるファームウェア・イメージ毎の論理アドレス−物理アドレスのマッピングを記憶するように構成されたマッピング部分と、
前記システムによってアクセスされる第１ファームウェア・イメージを識別するデータを記憶するように構成された状態部分とを含み、
前記トランシーバは、第２ファームウェア・イメージを無線ネットワーク経由で受信するように構成され、
前記プロセッサ回路は、命令を実行して、
前記メモリセルアレイに記憶されている前記第１ファームウェア・イメージを乱すことなしに、前記第２ファームウェア・イメージを前記メモリセルアレイ内に置き、
前記第２ファームウェア・イメージ用の論理アドレス−物理アドレスのマッピングを前記マッピング部分内に置き、
前記状態部分に、前記第１ファームウェア・イメージの使用から前記第２ファームウェア・イメージの使用への切り換えを示させる
ように構成され、
前記第２ファームウェア・イメージ用の前記論理アドレス−物理アドレスのマッピングは、前記第２ファームウェア・イメージにアクセスするために使用されるシステム。
【請求項１７】
前記プロセッサ回路が、所定の命令及びデータを前記不揮発性メモリデバイスに対して発行すること、及び前記不揮発性メモリデバイスの少なくとも１つの所定のレジスタにデータを書き込むこと、の少なくとも一方により、前記第２ファームウェア・イメージ用の前記論理アドレス−物理アドレスのマッピングを前記マッピング部分内に置くように構成されている、請求項１６に記載のシステム。
【請求項１８】
前記プロセッサ回路が、前記状態部分に、所定の命令及びデータを前記不揮発性メモリデバイスに対して発行すること、及び前記不揮発性メモリデバイスの少なくとも１つの所定のレジスタにデータを書き込むこと、の少なくとも一方による前記切り換えを示させるように構成されている、請求項１６に記載のシステム。
【請求項１９】
前記第２ファームウェア・イメージの受信前に、前記プロセッサ回路が、前記不揮発性メモリデバイスに記憶されている前記第１ファームウェア・イメージにチップ選択信号によりアクセスするように構成され、前記第２ファームウェア・イメージの受信後に、前記プロセッサ回路が、前記第２ファームウェア・イメージに前記チップ選択信号によりアクセスするように構成されている、請求項１６に記載のシステム。
【請求項２０】
前記不揮発性メモリデバイスが、前記異なるファームウェア・イメージ毎に１つのプール、該プール毎に異なるマッピング部分、及び該プール毎に異なる状態部分を含み、前記状態部分の各々が、対応するマッピング部分のエントリ毎に１ビットを有するマルチビット・ポインタ・データ構造内の少なくとも１ビットを含む、請求項１６に記載のシステム。