(57)【要約】【課題】表示パネルが大画面化及び高精細化された場合でも、表示画面における走査線の延在方向に生じる表示ムラを低減する。【解決手段】複数の信号線及び複数の走査線を含む表示パネルと、外部から当該液晶表示装置に入力される入力表示データに基づいて表示階調電圧を生成するとともに、生成した該表示階調電圧を前記複数の信号線に供給する複数のソースドライバと、前記複数の走査線に走査信号を供給するゲートドライバと、前記表示階調電圧を生成するための基準電圧を生成する複数の基準電圧生成回路と、を備え、前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧は各階調において互いに異なっている。【選択図】図１１
2014228575.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号線及び複数の走査線を含む表示パネルと、
外部から当該液晶表示装置に入力される入力表示データに基づいて表示階調電圧を生成するとともに、生成した該表示階調電圧を前記複数の信号線に供給する複数のソースドライバと、
前記複数の走査線に走査信号を供給するゲートドライバと、
前記表示階調電圧を生成するための基準電圧を生成する複数の基準電圧生成回路と、を備え、
前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧は、少なくとも一部の階調において互いに異なっていることを特徴とする液晶表示装置。
【請求項２】
前記複数のソースドライバは、前記走査線の延在方向に並んで配置されており、
前記ソースドライバに対応する前記基準電圧は、該ソースドライバよりも前記ゲートドライバから遠い位置に配置されているソースドライバに対応する前記基準電圧よりも高いことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記複数のソースドライバのそれぞれに対応する前記複数の基準電圧は、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記複数のソースドライバのそれぞれには、複数の信号線が接続されており、
１つのソースドライバに接続される前記複数の信号線は、その内の複数の信号線毎に複数のブロックに分けられており、
前記複数のブロックのそれぞれに対応して前記基準電圧生成回路が１個ずつ設けられていることを特徴とする請求項２に記載の液晶表示装置。
【請求項５】
前記複数のブロックのそれぞれに対応する前記複数の基準電圧は、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていることを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧の全ては、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていることを特徴とする請求項２〜５の何れか１項に記載の液晶表示装置。
【請求項７】
前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧のうち所定の基準電圧については、互いに等しいことを特徴とする請求項２〜５の何れか１項に記載の液晶表示装置。
【請求項８】
前記複数のソースドライバのそれぞれには、前記基準電圧生成回路が少なくとも１つ内蔵されていることを特徴とする請求項２〜７の何れか１項に記載の液晶表示装置。
【請求項９】
前記複数の基準電圧生成回路は、前記複数のソースドライバの外部に設けられていることを特徴とする請求項２〜７の何れか１項に記載の液晶表示装置。
【請求項１０】
前記複数のソースドライバのそれぞれに対応して前記基準電圧生成回路が１個ずつ設けられており、
前記複数のソースドライバのそれぞれは、該ソースドライバに対応する前記基準電圧生成回路により生成される基準電圧と、該ソースドライバに隣り合うソースドライバに対応する前記基準電圧生成回路により生成される基準電圧とに基づいて、前記表示階調電圧を生成することを特徴とする請求項２〜７の何れか１項に記載の液晶表示装置。
【請求項１１】
前記複数のソースドライバのそれぞれに対応して階調電圧生成回路が２個ずつ設けられており、
前記複数のソースドライバのそれぞれにおいて、一方の階調電圧生成回路には、該ソースドライバに対応する前記基準電圧生成回路により生成される第１基準電圧が入力され、他方の階調電圧生成回路には、該ソースドライバに隣り合うソースドライバ対応する前記基準電圧生成回路により生成される第２基準電圧が入力されることを特徴とする請求項１０に記載の液晶表示装置。
【請求項１２】
前記複数のソースドライバに対応して、前記基準電圧生成回路が少なくとも２個設けられており、
前記複数のソースドライバのうちの第１ソースドライバは、該第１ソースドライバに対応する前記基準電圧生成回路により生成された第１基準電圧に基づいて、前記表示階調電圧を生成する一方、
前記複数のソースドライバのうちの第２ソースドライバは、前記複数の基準電圧生成回路により生成された複数の前記第１基準電圧に基づいて生成された第２基準電圧に基づいて、前記表示階調電圧を生成することを特徴とする請求項２〜７の何れか１項に記載の液晶表示装置。
【請求項１３】
隣り合う前記基準電圧生成回路の間には抵抗が設けられており、
前記第２ソースドライバは、前記複数の第１基準電圧を前記抵抗により分圧して生成した前記第２基準電圧に基づいて、前記表示階調電圧を生成することを特徴とする請求項１２に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特には、表示画面に生じる表示ムラを低減する技術に関する。
【背景技術】
【０００２】
従来、液晶表示装置では、表示画面の横方向に表示ムラが生じることが知られており、この表示ムラを低減する技術が種々提案されている。以下、表示ムラの発生原理と、表示ムラを低減する技術の一例を示す。
【０００３】
液晶表示装置では、ソースドライバ（信号線駆動回路）から各ソースライン（信号線）に階調電圧（アナログ信号）を供給するときに、複数本のソースラインに対して全て同じタイミングで出力している。しかし、ゲートライン（走査線）のゲート信号（走査信号）は、該ゲートライン自身の配線抵抗成分と該ゲートラインに接続される画素の容量成分とに起因して波形が鈍る。そのため、特にゲートドライバ（走査線駆動回路）が配置されている位置（出力側）に近い画素と遠い画素とでは、ゲート信号の波形が異なり、ＴＦＴ素子に印加される階調電圧の書き込み時間にばらつきが生じる。これにより、ＴＦＴ素子のドレイン端子側の電圧に相当する画素への書き込み電圧にもばらつきが生じる。この結果、表示画面において、ゲートラインの延在方向（横方向）に表示ムラが発生する。
【０００４】
上記表示ムラを低減する技術として、例えば特許文献１に記載の技術が提案されている。特許文献１に係る技術は、ゲートドライバから出力されるゲート信号の立ち下がり波形を予め鈍らすことにより、ゲートドライバの出力側に近い画素と遠い画素とで、波形の鈍り差を少なくするものである。この技術によれば、画素への書き込み時間のばらつきを抑えることができるため、上記表示ムラを低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特公平８−３３５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、近年の液晶表示装置では、表示パネルの大画面化及び高精細化が進み、ゲートラインの長さが増大し、ソースラインの数が増加している。これにより、ゲートライン自身の配線抵抗成分とゲートラインに接続される画素の容量成分とが増加し、表示画面に生じる上記表示ムラが顕著になっている。このような大画面の表示パネルに、上記特許文献１の技術を適用した場合、上記表示ムラを適切に低減することは困難である。大画面の表示パネルに上記特許文献１の技術を適用した場合の駆動波形を例（図２６参照）に挙げ、以下に説明する。
【０００７】
図２６（ａ）には、大画面及び高精細の表示パネルを備えた液晶表示装置において、ゲートドライバの出力側に近い画素に接続されるＴＦＴ素子のゲート端子に印加されるゲート信号の電圧波形と、ゲートドライバの出力側から遠い画素に接続されるＴＦＴ素子のゲート端子に印加されるゲート信号の電圧波形とを示している。上記液晶表示装置において上記特許文献１の技術を適用してゲート信号の立ち下がりを鈍らせたとしても、ゲートライン自身の配線抵抗成分とゲートラインに接続される画素の容量成分とが、大画面及び高精細でない通常の液晶表示装置に比べて非常に大きくなるため、ゲートドライバの出力側に近い画素と遠い画素との間で、ゲート信号の立ち下がり方に差が生じてしまう。
【０００８】
図２６（ｂ）にはゲートドライバの出力側に近い画素への書き込み電圧（ドレイン電圧）を示し、図２６（ｃ）にはゲートドライバの出力側から遠い画素への書き込み電圧を示している。図２６（ｂ）、（ｃ）を比較すると、画素への書き込み電圧の変化分（電圧降下分）であるΔＶ（１）とΔＶ（Ｎ）との間に差ΔＶｂが生じ、画素電圧（液晶印加電圧）Ｖｄ（１）とＶｄ（Ｎ）との関係が、Ｖｄ（１）＜Ｖｄ（Ｎ）となることが分かる。画素の表示輝度は上記画素電圧レベルに比例するため、表示画面において、同じ階調度の表示を行ったとしても、ゲートドライバの出力側に近い領域では暗くなり、遠い領域では明るくなる。このように、表示画面において、ゲートラインの延在方向に表示ムラが発生する。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、その目的は、表示パネルが大画面化及び高精細化された場合でも、表示画面における走査線の延在方向に生じる表示ムラを低減することができる液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る液晶表示装置は、上記課題を解決するために、複数の信号線及び複数の走査線を含む表示パネルと、外部から当該液晶表示装置に入力される入力表示データに基づいて表示階調電圧を生成するとともに、生成した該表示階調電圧を前記複数の信号線に供給する複数のソースドライバと、前記複数の走査線に走査信号を供給するゲートドライバと、前記表示階調電圧を生成するための基準電圧を生成する複数の基準電圧生成回路と、を備え、前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧は、少なくとも一部の階調において互いに異なっていることを特徴とする。
【００１１】
上記液晶表示装置では、前記複数のソースドライバは、前記走査線の延在方向に並んで配置されており、前記ソースドライバに対応する前記基準電圧は、該ソースドライバよりも前記ゲートドライバから遠い位置に配置されているソースドライバに対応する前記基準電圧よりも高くてもよい。
【００１２】
上記液晶表示装置では、前記複数のソースドライバのそれぞれに対応する前記複数の基準電圧は、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていてもよい。
【００１３】
上記液晶表示装置では、上記液晶表示装置では、前記複数のソースドライバのそれぞれには、複数の信号線が接続されており、１つのソースドライバに接続される前記複数の信号線は、その内の複数の信号線毎に複数のブロックに分けられており、前記複数のブロックのそれぞれに対応して前記基準電圧生成回路が１個ずつ設けられていてもよい。
【００１４】
上記液晶表示装置では、前記複数のブロックのそれぞれに対応する前記複数の基準電圧は、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていてもよい。
【００１５】
上記液晶表示装置では、前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧の全ては、前記ゲートドライバが配置されている位置から前記走査線の延在方向に向かって、段階的に低くなっていてもよい。
【００１６】
上記液晶表示装置では、前記複数の基準電圧生成回路のそれぞれにより生成される前記複数の基準電圧のうち所定の基準電圧については、互いに等しくなっていてもよい。
【００１７】
上記液晶表示装置では、前記複数のソースドライバのそれぞれには、前記基準電圧生成回路が少なくとも１つ内蔵されていてもよい。
【００１８】
上記液晶表示装置では、前記複数の基準電圧生成回路は、前記複数のソースドライバの外部に設けられていてもよい。
【００１９】
上記液晶表示装置では、前記複数のソースドライバのそれぞれに対応して前記基準電圧生成回路が１個ずつ設けられており、前記複数のソースドライバのそれぞれは、該ソースドライバに対応する前記基準電圧生成回路により生成される基準電圧と、該ソースドライバに隣り合うソースドライバに対応する前記基準電圧生成回路により生成される基準電圧とに基づいて、前記表示階調電圧を生成してもよい。
【００２０】
上記液晶表示装置では、前記複数のソースドライバのそれぞれに対応して階調電圧生成回路が２個ずつ設けられており、前記複数のソースドライバのそれぞれにおいて、一方の階調電圧生成回路には、該ソースドライバに対応する前記基準電圧生成回路により生成される第１基準電圧が入力され、他方の階調電圧生成回路には、該ソースドライバに隣り合うソースドライバ対応する前記基準電圧生成回路により生成される第２基準電圧が入力されてもよい。
【００２１】
上記液晶表示装置では、前記複数のソースドライバに対応して、前記基準電圧生成回路が少なくとも２個設けられており、前記複数のソースドライバのうちの第１ソースドライバは、該第１ソースドライバに対応する前記基準電圧生成回路により生成された第１基準電圧に基づいて、前記表示階調電圧を生成する一方、前記複数のソースドライバのうちの第２ソースドライバは、前記複数の基準電圧生成回路により生成された複数の前記第１基準電圧に基づいて生成された第２基準電圧に基づいて、前記表示階調電圧を生成してもよい。
【００２２】
上記液晶表示装置では、隣り合う前記基準電圧生成回路の間には抵抗が設けられており、前記第２ソースドライバは、前記複数の第１基準電圧を前記抵抗により分圧して生成した前記第２基準電圧に基づいて、前記表示階調電圧を生成してもよい。
【発明の効果】
【００２３】
本発明に係る液晶表示装置によれば、複数の基準電圧生成回路のそれぞれにより生成される複数の基準電圧を、少なくとも一部の階調において互いに異ならせることができる。そのため、表示パネルが大画面化及び高精細化された場合でも、表示画面におけるゲートラインの延在方向に生じる表示ムラを低減することができる。
【図面の簡単な説明】
【００２４】
【図１】実施の形態１に係る液晶表示装置の概略構成を示す図である。
【図２】ゲートドライバの構成を示すブロック図である。
【図３】ゲートドライバに入出力される各種信号のタイミングチャートである。
【図４】１個のソースドライバの構成を示すブロック図である。
【図５】ＳＤ１の動作を示すタイミングチャートである。
【図６】ＳＤ２の動作を示すタイミングチャートである。
【図７】ＳＤ６の動作を示すタイミングチャートである。
【図８】基準階調電圧生成回路の構成を示すブロック図である。
【図９】階調電圧生成回路の構成を示す回路図である。
【図１０】電圧デコードの動作を説明するための真理値表である。
【図１１】基準電圧の電圧レベルを模式的に示した図である。
【図１２】実施の形態２に係る液晶表示装置の概略構成を示す図である。
【図１３】１個のソースドライバの構成を示すブロック図である。
【図１４】基準電圧の電圧レベルを模式的に示した図である。
【図１５】実施の形態３に係る液晶表示装置の概略構成を示す図である。
【図１６】１個のソースドライバの構成を示すブロック図である。
【図１７】実施の形態４に係る液晶表示装置の概略構成を示す図である。
【図１８】１個のソースドライバの構成を示すブロック図である。
【図１９】電圧デコードの構成を示すブロック図である。
【図２０】階調電圧の電圧レベルを模式的に示した図である。
【図２１】実施の形態５に係る液晶表示装置の概略構成を示す図である。
【図２２】１個のソースドライバの構成を示すブロック図である。
【図２３】実施の形態６に係る液晶表示装置の概略構成を示す図である。
【図２４】基準電圧の電圧レベルを模式的に示した図である。
【図２５】基準電圧の電圧レベルを模式的に示した図である。
【図２６】従来の液晶表示装置における駆動波形を示す図である。
【発明を実施するための形態】
【００２５】
［実施の形態１］
本発明の実施の形態１について、図面を用いて以下に説明する。
【００２６】
図１は、実施の形態１に係る液晶表示装置１の概略構成を示す図である。液晶表示装置１は、液晶表示パネル１０と、ゲートドライバ１１（ＧＤ）と、ソースドライバ１２（ＳＤ）と、タイミングコントローラ１３（ＴＣＯＮ）と、電源回路１４とを備えている。
【００２７】
液晶表示パネル１０は、図示はしないが、ＴＦＴ基板（アクティブマトリクス基板）、対向基板及び両基板間に挟持された液晶層を含んで構成されている。ＴＦＴ基板には、ソースドライバ１２に接続された複数のソースライン（信号線）と、ゲートドライバ１１に接続された複数のゲートライン（走査線）とが設けられ、ソースラインとゲートラインとの各交差部にはトランジスタ（ＴＦＴ素子）が設けられている。また、液晶表示パネル１０には、各交差部に対応して、複数の画素がマトリクス状（行方向及び列方向）に配置されている。さらに、液晶表示パネル１０は、各画素に対応するＴＦＴ基板に設けられた画素電極と、対向基板に設けられた対向電極とを含んでいる。液晶表示パネル１０は、ゲートラインに供給されるゲート信号（走査信号）によりＴＦＴ素子をスイッチング（ＯＮ／ＯＦＦ）して、ソースラインに供給される階調電圧（表示階調電圧）に応じて画像表示を行う。
【００２８】
ゲートドライバ１１は、複数のゲートラインのそれぞれに、例えば液晶表示パネル１０の上部から順次ゲート信号を供給する。ゲートドライバ１１は、液晶表示パネル１０の一側面側（図１では左側）に設けられている。また、図１では、ゲートドライバ１１は上下方向に並んで２個設けられているが、ゲートドライバの数はこれに限定されず１個でもよいし３個以上でもよい。ゲートドライバ１１の詳細な構成は後述する。
【００２９】
ソースドライバ１２は複数設けられており、それぞれのソースドライバ１２が、対応する複数のソースラインに表示階調電圧を供給する。具体的には、各ソースドライバ１２は、外部から入力される入力表示データＤａｔａの階調度（入力階調）に基づいて表示階調電圧を生成し、該表示階調電圧を複数のソースラインのそれぞれに供給する。ソースラインに供給された表示階調電圧は、ゲート信号が供給されているゲートライン上のＴＦＴ素子を介して接続された画素電極に供給され、これにより、対応する画素に、入力階調に応じた輝度の画像が表示される。ソースドライバ１２は、液晶表示パネル１０の一側面側（図１では上側）に複数並んで設けられ、各ソースドライバ１２には全ソースラインのうちの複数のソースラインが接続され、各ソースドライバ１２が、対応する該複数のソースラインに表示階調電圧を供給する。すなわち、複数のソースドライバ１２により液晶表示パネル１０を分担して駆動する。図１では、一例として、ゲートドライバ１１が左右方向に６個並んで配置されている場合を示している。ソースドライバ１２の詳細な構成は後述する。
【００３０】
タイミングコントローラ（以下、ＴＣＯＮという。）１３は、外部のパーソナルコンピュータ等の表示システム（信号源）から供給される入力表示データＤａｔａ（映像信号）と表示タイミング信号（ドットクロックＤＣＬＫ、垂直同期信号ＶＳＹ、水平同期信号ＨＳＹ、表示イネーブル信号ＤＥ）等から、画像表示用の表示データＳＤ−Ｄａｔａや、ゲートドライバ１１及びソースドライバ１２を制御するための各種タイミング信号を生成する。
【００３１】
電源回路１４は、表示システムから供給される基準電源ＶＬＣＤから、ゲートドライバ１１及びソースドライバ１２を制御するための各種電圧を生成する。
【００３２】
ここで、本実施の形態１に係る液晶表示装置１では、液晶表示パネル１０が解像度ＷＵＸＧＡ（横１９２０×３ドット（ＲＧＢ）＝５７６０ドット、縦１２００ライン）の構成を有する場合を例に挙げて説明する。この場合、液晶表示パネル１０は、横５７６０ドットであることからソースラインも５７６０本存在することになり、これを６個のソースドライバ１２（ＳＤ１〜ＳＤ６）で駆動する場合（図１参照）、１個のソースドライバ１２は少なくとも９６０本のソースラインを駆動する能力を有する。また、縦は１２００ラインであることからゲートラインも１２００本存在することになり、これを２個のゲートドライバ１１（ＧＤ１、ＧＤ２）で駆動する場合（図１参照）、１個のゲートドライバ１１は少なくとも６００本のゲートラインを駆動する能力を有する。
【００３３】
［ゲートドライバの構成］
ゲートドライバ１１の具体的な構成について、図２及び図３を用いて以下に説明する。図２は、ゲートドライバ１１の構成を示すブロック図であり、図３は、ゲートドライバ１１に入出力される各種信号のタイミングチャートである。図２に示すように、ゲートドライバ１１は、シフトレジスタ１５及び電圧セレクタ１６により構成されている。
【００３４】
シフトレジスタ１５は、図３に示すように、先頭ライン信号ＳＴＶＩＮが入力されると、ラインクロックであるＣＰＶの立ち上がりによりラッチし、先頭ラインの出力Ｌ１を「ハイ」にし、次のＣＰＶの立ち上がりにより、出力Ｌ１を「ロー」にするとともに出力Ｌ２を「ハイ」にし、以降、ＣＰＶ毎に、出力Ｌ３から出力Ｌ６００まで順次「ロー」及び「ハイ」を切り替えていく。
【００３５】
電圧セレクタ１６は、シフトレジスタ１５から出力Ｌ１〜Ｌ６００が入力されると、その値Ｌが「ハイ」のときは走査選択電圧（ゲートオン電圧）ＶｇｏｎをゲートラインＧ１〜Ｇ６００に出力し、該値Ｌが「ロー」のときは走査非選択電圧（ゲートオフ電圧）ＶｇｏｆｆをゲートラインＧ１〜Ｇ６００に出力する。この動作により、走査選択電圧Ｖｇｏｎが、ゲートラインＧ１〜Ｇ６００に順次出力される。またシフトレジスタ１５の最終ライン出力Ｌ６００は、ゲートドライバ１１からＳＴＶＯＵＴとして出力され、次段のゲートドライバ１１（ＧＤ２）の先頭ライン信号ＳＴＶＩＮとして入力される。次段のゲートドライバ１１（ＧＤ２）は、前段のゲートドライバ１１（ＧＤ１）からＳＴＶＯＵＴが入力されると、次のラインクロックＣＰＶの立ち上がりにより順次ラッチしていき、ゲートラインＧ６０１（ＧＤ２のゲートラインＧ１に相当）〜Ｇ１２００（ＧＤ２のゲートラインＧ６００に相当）に対して、走査選択電圧Ｖｇｏｎを順次出力していく。
【００３６】
ゲートドライバ１１は、以上の構成により、例えば１２００本のゲートラインを順次駆動する。
【００３７】
［ソースドライバの構成］
ソースドライバ１２の具体的な構成について、図４〜図８を用いて以下に説明する。図４は、１個のソースドライバ１２の構成を示すブロック図である。同図に示すように、ソースドライバ１２は、ドットクロックＰＣＬＫ毎にシフトしていくシフトレジスタ２０と、シフトレジスタ２０が出力するシフトクロックＳＲ１〜ＳＲ３２０により表示データＳＤ−ＤＲ、ＳＤ−ＤＧ、ＳＤ−ＤＢを取り込むクロックラッチ２１と、クロックラッチ２１が出力するラッチデータＣＬ１〜ＣＬ９６０をラインクロックＬＰによりラッチするラインラッチ２２と、ラインラッチ２２が出力するラッチデータＬＬ１〜ＬＬ９６０をＡＶＤＤ電圧レベルに変換するレベルシフト２３と、レベルシフト２３が出力するレベルシフトデータＬＳ１〜ＬＳ９６０により表示階調電圧を選択してソースラインＤ１〜Ｄ９６０に出力する電圧デコード２４と、電圧デコード２４に供給する電圧のうち基準となる電圧（基準電圧）を生成する基準階調電圧生成回路２５（基準電圧生成回路）と、基準階調電圧生成回路２５により生成された基準電圧を元にさらに分圧して所望の階調電圧を生成する階調電圧生成回路２６とを含んで構成されている。これら構成回路のうち、シフトレジスタ２０とクロックラッチ２１とラインラッチ２２とは、ソースドライバ１２を駆動するための表示タイミング信号と同等の電圧レベルＤＶＤＤにより駆動し、レベルシフト２３と電圧デコード２４と基準階調電圧生成回路２５と階調電圧生成回路２６とは、高レベルのＡＶＤＤにより駆動する。また、ソースドライバ１２には、それぞれが８ビットの表示データＳＤ−ＤＲ、ＳＤ−ＤＧ、ＳＤ−ＤＢが入力され、ソースドライバ１２は、この８ビットの表示データに基づき、例えば２５６階調のうちの１階調（表示階調電圧）を選択してソースラインＤ１〜Ｄ９６０に出力する。
【００３８】
次に、ソースドライバ１２の基本的な動作について、図５〜図７を用いて以下に説明する。図１に示すように、ソースドライバ１２は６個で構成されており、それぞれのソースドライバ１２をＳＤ１〜ＳＤ６とする。図５はＳＤ１の動作を示すタイミングチャートであり、図６はＳＤ２の動作を示すタイミングチャートであり、図７はＳＤ６の動作を示すタイミングチャートである。まず、ＳＤ１の動作について図５を用いて説明する。
【００３９】
初めに、シフトレジスタ２０は、ラインクロックＬＰによりリセットされ、表示データに同期しているドットクロックＰＣＬＫによりシフトデータＳＲＩＮを取り込み、最初のシフトレジスタ出力ＳＲ１を「ハイ」にする。次のＰＣＬＫにより、ＳＲ１を「ロー」にするとともにＳＲ２を「ハイ」にし、以後、ＰＣＬＫ毎に、ＳＲ３〜ＳＲ３２０の「ロー」及び「ハイ」を順次切り替えていく。また、ＳＲ３２０は、次段のソースドライバＳＤ２のシフトデータ入力ＳＲＩＮ用にＳＲＯＵＴとして出力される。
【００４０】
続いて、クロックラッチ２１はシフトレジスタ２０から出力されるシフトクロックＳＲ１〜ＳＲ３２０により、ソースドライバ用表示データＳＤ−ＤＲ、ＳＤ−ＤＧ、ＳＤ−ＤＢを順次ラッチしていきラッチデータＣＬ１〜ＣＬ９６０を出力する。すなわち、ＣＬ１はＳＤ−ＤＲをＳＲ１によりラッチしそのときのデータ値ｒ１を次のＳＲ１が与えられるまで保持し、ＣＬ４はＳＤ−ＤＲをＳＲ２によりラッチしそのときのデータ値ｒ２を次のＳＲ２が与えられるまで保持し、以降同様に動作し、ＣＬ９６０はＳＤ−ＤＢをＳＲ３２０によりラッチしそのときのデータ値ｂ３２０を次のＳＲ３２０が与えられるまで保持する。
【００４１】
続いて、ラインラッチ２２は、ＣＬ１〜ＣＬ９６０をラインクロックＬＰの立ち下がりでラッチし、ＬＬ１〜ＬＬ９６０を出力する。このため、ＬＬ１〜ＬＬ９６０は、ＴＣＯＮ１３からＮライン目の表示データが送られている期間Ｌｉｎｅ．Ｎにおいてはその１ライン前のＬｉｎｅ．Ｎ−１のデータ値が保持されることになる。
【００４２】
続いて、レベルシフト２３は、ＬＬ１〜ＬＬ９６０のロジックレベルをＤＶＤＤからＡＶＤＤにシフトさせ、ＬＳ１〜ＬＳ９６０を出力する。このとき、反転信号ＰＯＬも合わせてレベルシフトされ、かつ奇数出力に対してはＰＯＬ信号と同じ極性の極性信号が付加され、偶数出力に対してはＰＯＬ信号とは逆極性の極性信号が付加される。すなわち、奇数出力であるＬＳ１、ＬＳ３等には、ＰＯＬが「ハイ」のときに＋信号（正極性）が付加され、「ロー」のときに−信号（負極性）が付加される。一方、偶数出力であるＬＳ２やＬＳ４等には、ＰＯＬが「ハイ」のときに−信号が付加され、「ロー」のときに＋信号が付加される。
【００４３】
最後に、電圧デコード２４は、ＬＳ１〜ＬＳ９６０により表示階調電圧を選択して、対応するソースラインＤ１〜Ｄ９６０に出力する。具体的には、電圧デコード２４は、ソースラインＤ１〜Ｄ９６０のそれぞれに対して、先ずは極性信号により＋側／−側の出力レベルを決定し、その後、表示データに基づき、＋側または−側の多レベル（例えば２５６レベル）の階調電圧から所望の表示階調電圧（１レベル）を選択して出力する。
【００４４】
次に、ＳＤ２の動作について図６を用いて説明する。ＳＤ２は、前段のＳＤ１から出力されるシフトレジスタ出力ＳＲＯＵＴが、シフトデータＳＲＩＮとしてシフトレジスタ２０に入力されることにより駆動する。その後の動作は、ＳＤ１と同一であるため説明を省略する。
【００４５】
次に、ＳＤ６の動作について図７を用いて説明する。ＳＤ６もＳＤ２と同様に、前段のＳＤ５から出力されるシフトレジスタ出力ＳＲＯＵＴが、シフトデータＳＲＩＮとしてシフトレジスタ２０に入力されることにより駆動する。その後の動作は、ＳＤ１と同一であるため説明を省略する。
【００４６】
ここで、基準階調電圧生成回路２５の構成について図８を用いて説明する。図８は、基準階調電圧生成回路２５の構成を示すブロック図である。
【００４７】
同図に示すように、基準階調電圧生成回路２５は、電圧レベルを設定するためのＤＡＣレジスタ３０と、ＤＡＣレジスタ３０に従ってアナログ電圧を生成するＤＡ変換回路３１と、ＤＡ変換回路３１の出力を安定化させる電圧アンプ回路３２とを含んで構成されている。基準階調電圧生成回路２５は、入力表示データの階調度（入力階調）と極性信号とに対応する複数の基準電圧（例えばＶ１〜Ｖ１０）を生成する。ここでは、＋極性（正極性）用の基準電圧をＶ１〜Ｖ５とし、Ｖ１は最も高い階調に対応し、Ｖ５は最も低い階調に対応している。一方、−極性（負極性）用の基準電圧をＶ６〜Ｖ１０とし、Ｖ１０は最も高い階調に対応し、Ｖ６は最も低い階調に対応している。また、これらのほぼ中心電圧をＶＣＯＭとする。なお、これら基準電圧は、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５＞ＶＣＯＭ＞Ｖ６＞Ｖ７＞Ｖ８＞Ｖ９＞Ｖ１０の関係を満たす。また、ＶＣＯＭは、液晶表示パネル１０の対向電極の電圧レベルであり、１つのソースドライバＳＤから出力され対向電極に供給される。図１の構成では、ＶＣＯＭは、１段目のソースドライバ１２（ＳＤ１）から供給される。
【００４８】
ＤＡＣレジスタ３０は、基準電圧Ｖ１〜Ｖ１０、ＶＣＯＭの電圧レベルを設定するものであり、Ｉ２Ｃ等のシリアル通信（ここではコマンド信号ＣＭＤとする）により各電圧レベルを任意に設定変更することが可能である。本実施の形態１では、ＴＣＯＮ１３によりＣＭＤを制御している。なお、本実施の形態１では、６個のソースドライバＳＤ１〜ＳＤ６のそれぞれに対応するＤＡＣレジスタ３０を個別（独立）に設定することが可能な構成を有する。基準電圧の電圧レベルの設定方法については後述する。
【００４９】
次に、階調電圧生成回路２６の構成について図９を用いて説明する。図９は、階調電圧生成回路２６の構成を示す回路図である。
【００５０】
階調電圧生成回路２６は、基準階調電圧生成回路２５の出力する基準電圧Ｖ１〜Ｖ５、Ｖ６〜Ｖ１０をさらに分圧して、＋極性用の階調電圧Ｖ２５５Ｐ〜Ｖ０Ｐと、−極性用の階調電圧Ｖ０Ｍ〜Ｖ２５５Ｍを生成する。具体的に説明すると、基準電圧Ｖ１及びＶ２間を複数の分圧抵抗ｒにより分圧することでＶ２５４Ｐ〜Ｖ１９２Ｐを生成し、基準電圧Ｖ２及びＶ３間を複数の分圧抵抗ｒにより分圧することでＶ１９０Ｐ〜Ｖ１２８Ｐを生成する。なお、Ｖ１、Ｖ２等はそのままＶ２５５Ｐ、Ｖ１９１Ｐとする。以下、同様に、電圧レベルが隣り合う基準電圧間を分圧することで、階調電圧Ｖ２５５Ｐ〜Ｖ０ＰおよびＶ０Ｍ〜Ｖ２５５Ｍを生成する。
【００５１】
次に、電圧デコード２４について図１０を用いて説明する。図１０は、電圧デコード２４の動作を説明するための真理値表である。
【００５２】
電圧デコード２４は、レベルシフト２３から出力される表示データ及び極性信号に基づいて、階調電圧Ｖ２５５Ｐ〜Ｖ０Ｐ及びＶ０Ｍ〜Ｖ２５５Ｍから所望の階調電圧（１レベル）を選択し、表示階調電圧としてソースラインに出力する。電圧デコード２４は、先ず極性信号に基づいて、＋側の階調電圧群であるか又は−側の階調電圧群であるかを決定し、その後、表示データに基づいて階調電圧（１レベル）を選択する。電圧デコード２４は、例えば極性信号が「＋」で表示データが「１１１１１１１１」のときはＶ２５５Ｐを選択し、極性信号が「−」で表示データが「１０００００００」のときはＶ１２８Ｍを選択する。
【００５３】
ここで、それぞれの基準階調電圧生成回路２５における基準電圧の設定方法について図１１を用いて説明する。図１１は、ソースドライバＳＤ１〜ＳＤ６のそれぞれに対応して生成される基準電圧Ｖ１〜Ｖ１０の電圧レベルを模式的に示した図である。本実施の形態１では、図１１に示すように、ゲートドライバ１１の出力側に近い位置に配置されているＳＤに対応する基準階調電圧生成回路２５の基準電圧を、該ＳＤよりゲートドライバ１１の出力側から遠い位置に配置されているＳＤに対応する基準階調電圧生成回路２５の基準電圧よりも高く設定する。すなわち、各ＳＤの位置がゲートドライバ１１から遠ざかるにつれて、対応する各基準階調電圧生成回路２５の基準電圧を段階的に下げるように設定する。例えば、基準電圧Ｖ３では、ＳＤ１に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ２に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ３に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ４に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ５に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ６に対応する基準電圧Ｖ３の電圧レベル、となるように段階的に設定する。
【００５４】
以上のように、液晶表示装置１では、複数の基準階調電圧生成回路２５は、互いに独立して基準電圧を生成することができる。そのため、同一階調に対応する基準電圧の電圧レベルを、ソースドライバ１２間で異ならせることができる。例えば、ソースドライバ１２毎の基準電圧の電圧レベルを、ゲートドライバ１１の出力側に近いものほど高く設定することができる。これにより、ソースラインに供給される表示階調電圧の電圧レベルを、ゲートドライバ１１の出力側に近いものほど高くすることができる。そのため、例えば表示すべき画像がベタ画像（同一階調）である場合、全表示領域における各画素の書き込み電圧（ΔＶの電圧降下後の画素への印加電圧Ｖｄ；図２６参照）を均一化することができる。よって、ゲートラインの延在方向の表示ムラを低減することができる。
【００５５】
なお、各ＳＤに対応する複数の基準電圧は、全てが互いに異なっていてもよいし、一部の隣り合うＳＤに対応する基準電圧が同一であってもよい。例えば、基準電圧Ｖ３について、ＳＤ１に対応する基準電圧Ｖ３の電圧レベル＝ＳＤ２に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ３に対応する基準電圧Ｖ３の電圧レベル＝ＳＤ４に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ５に対応する基準電圧Ｖ３の電圧レベル＝ＳＤ６に対応する基準電圧Ｖ３の電圧レベル、となるように設定してもよい。
【００５６】
本発明の液晶表示パネル１０は、上記実施の形態１の構成に限定されない。例えば、解像度はＷＵＸＧＡとは異なるものであってもよい。また、ソースドライバ１２の数は、６個に限定されるものではなく、８個あるいは１０個等であってもよい。また、ゲートドライバ１１は、液晶表示パネル１０の右側に配置されていてもよい。なお、この場合に、液晶表示パネル１０の左側からソースドライバＳＤ１〜ＳＤ６がこの順に並べられるときは、ゲートドライバ１１の出力側に近い位置に配置されているソースドライバに対応する基準階調電圧生成回路２５の基準電圧を、該ソースドライバよりゲートドライバ１１の出力側から遠い位置に配置されているソースドライバに対応する基準階調電圧生成回路２５の基準電圧よりも高く設定する。すなわち、ＳＤ１〜ＳＤ６とゲートドライバ１１との距離関係が上記実施の形態１の構成（図１１参照）と反対になるため、例えば基準電圧Ｖ３では、ＳＤ６に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ５に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ４に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ３に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ２に対応する基準電圧Ｖ３の電圧レベル＞ＳＤ１に対応する基準電圧Ｖ３の電圧レベル、となるように段階的に設定すれば良い。また、基準階調電圧生成回路２５は、Ｖ１〜Ｖ１０の１０レベル（段階）の基準電圧を生成する構成に限定されず、８レベルあるいは１２レベル等の基準電圧を生成する構成であってもよい。また、基準階調電圧生成回路２５を、液晶の階調特性に合わせて分圧回路定数を変更した構成にしてもよい。また、ＲＧＢの各表示データは８ビットに限定されず、６ビットや１０ビットであってもよい。なおビット幅をｎとした場合、階調電圧のレベルも＋極性／−極性とも２のｎ乗レベルを設ければ良い。例えばｎ＝１０とした場合は、階調電圧は２の１０乗＝１０２４レベルを設ければ良い。
【００５７】
以下では、本発明の他の実施の形態について図面を用いて以下に説明する。なお、実施の形態１において示した要素と同一の機能を有する要素の説明は省略する。また、実施の形態１において定義した用語については特に断らない限り、以下の各実施の形態においてもその定義に則って用いるものとする。
【００５８】
［実施の形態２］
図１２は、実施の形態２に係る液晶表示装置２の概略構成を示す図である。液晶表示装置２は、液晶表示パネル４０と、ゲートドライバ４１と、ソースドライバ４２と、ＴＣＯＮ４３と、電源回路４４とを備えている。図１２に示す液晶表示装置２の概略構成は、図１に示す実施の形態１に係る液晶表示装置１の概略構成と同一である。
【００５９】
図１３は、１個のソースドライバ４２の構成を示すブロック図である。同図に示すように、ソースドライバ４２は、シフトレジスタ５０と、クロックラッチ５１と、ラインラッチ５２と、レベルシフタ５３と、複数の電圧デコード５４と、複数の基準階調電圧生成回路５５と、複数の階調電圧生成回路５６とを含んで構成されている。
【００６０】
電圧デコード５４は、ｘ個のブロック（ＤＥＣ１〜ＤＥＣｘ）に分割されており、また電圧デコード５４に供給する階調電圧を生成する階調電圧生成回路５６、及び、階調電圧生成回路５６に供給する基準電圧を生成する基準階調電圧生成回路５５も、それぞれの電圧デコード５４に対応してｘ個のブロック（ＴＬ１〜ＴＬｘ及びＢＬ１〜ＢＬｘ）に分割されている。また各ブロックに対応して、ソースラインが複数本ずつ分割されている。
【００６１】
このように、ＤＥＣ１に対応してＴＬ１及びＢＬ１が設けられ、ＤＥＣｘに対応してＴＬｘ及びＢＬｘが設けられている。それぞれのブロックに対応する基準階調電圧生成回路５５に内蔵されているＤＡＣレジスタは、独立して設定することが可能である。
【００６２】
液晶表示装置２では、ソースドライバ毎に、対応する基準階調電圧生成回路の基準電圧を個別に設定する上記液晶表示装置１の構成に加えて、各ソースドライバ４２内においても、ブロック毎に基準電圧を個別に設定する構成を有する。
【００６３】
図１４は、ＢＬ１〜ＢＬｘのそれぞれに対応して生成される基準電圧Ｖ１〜Ｖ１０の電圧レベルを模式的に示した図である。図１４に示すように、ゲートドライバ４１の出力側に近い位置に配置されている電圧デコード５４に対応する基準階調電圧生成回路５５の基準電圧を、該電圧デコード５４よりゲートドライバ４１から遠い位置に配置されている電圧デコード５４に対応する基準階調電圧生成回路５５の基準電圧よりも高く設定する。すなわち、各電圧デコード５４の位置がゲートドライバ４１から遠ざかるにつれて、対応する各基準階調電圧生成回路５５の基準電圧を段階的に下げるように設定する。なお、図１４では、電圧デコードＤＥＣ１〜ＤＥＣｘの位置に対応する基準階調電圧生成回路ＢＬ１〜ＢＬｘの基準電圧を示している。
【００６４】
以上のように、液晶表示装置２では、１つのソースドライバ４２内で出力を複数ブロックに分け、ブロック毎に基準階調電圧生成回路５５及び階調電圧生成回路５６を設けることにより、１つのソースドライバ４２内においてブロック毎に基準電圧を個別に設定することができる。そのため、液晶表示装置２では、ソースドライバ４２毎の基準電圧を、ゲートドライバ４１の出力側に近いものほど高く設定するとともに、１つのソースドライバ４２内においても、ブロック毎の基準電圧を、ゲートドライバ４１の出力側に近いものほど高く設定することができる。すなわち、ＳＤ１〜ＳＤ６に含まれる全ての電圧デコード５４について、各電圧デコード５４の位置がゲートドライバ４１から遠ざかるにつれて、対応する各基準階調電圧生成回路５５の基準電圧を段階的に下げるように設定することができる。これにより、より細かい単位で連続的に基準電圧を変化させることができるため、例えば隣り合うソースドライバ同士の境界においても確実に表示ムラを低減することができる。また、ソースドライバの出力数が増大した場合でも確実に表示ムラを低減することができるため、特に大画面及び高解像度の液晶表示パネルに好適である。
【００６５】
［実施の形態３］
図１５は、実施の形態３に係る液晶表示装置３の概略構成を示す図である。液晶表示装置３は、液晶表示パネル６０と、ゲートドライバ６１と、ソースドライバ６２と、ＴＣＯＮ６３と、電源回路６４と、基準階調電圧生成回路６５とを備えている。図１５に示す液晶表示装置３は、図１に示す実施の形態１に係る液晶表示装置１において基準階調電圧生成回路をソースドライバの外部に設けた構成である。
【００６６】
図１６は、１個のソースドライバ６２の構成を示すブロック図である。同図に示すように、ソースドライバ６２は、シフトレジスタ７０と、クロックラッチ７１と、ラインラッチ７２と、レベルシフタ７３と、電圧デコード７４と、階調電圧生成回路７６とを含んで構成されている。階調電圧生成回路７６には、外部の基準階調電圧生成回路６５から出力される基準電圧Ｖ１ＩＮ〜Ｖ１０ＩＮが入力される。
【００６７】
上記の構成においても、実施の形態１に係る液晶表示装置１と同じ効果を得ることができる。また、上記の構成によれば、基準階調電圧生成回路を内蔵しないソースドライバを使用している一般的な従来の液晶表示パネルを利用することができる。
【００６８】
［実施の形態４］
図１７は、実施の形態４に係る液晶表示装置４の概略構成を示す図である。液晶表示装置４は、液晶表示パネル８０と、ゲートドライバ８１と、ソースドライバ８２と、ＴＣＯＮ８３と、電源回路８４とを備えている。図１７に示す液晶表示装置４は、隣り合うソースドライバ間で基準電圧の受け渡しを行なっている点が、図１に示す実施の形態１に係る液晶表示装置１と異なっている。
【００６９】
図１８は、１個のソースドライバ８２の構成を示すブロック図である。同図に示すように、ソースドライバ８２は、シフトレジスタ９０と、クロックラッチ９１と、ラインラッチ９２と、レベルシフタ９３と、電圧デコード９４と、基準階調電圧生成回路９５と、左側階調電圧生成回路９６と、右側階調電圧生成回路９７とを含んで構成されている。
【００７０】
基準階調電圧生成回路９５は、ソースドライバ８２内に１個設けられ、生成した基準電圧を左側階調電圧生成回路９６に供給するとともに、左側に隣り合うソースドライバ８２内の右側階調電圧生成回路９７に供給する。
【００７１】
液晶表示装置４では、ソースドライバ毎に、対応する基準階調電圧生成回路の基準電圧を個別に設定する上記液晶表示装置１の構成に加えて、隣り合うソースドライバ間において基準電圧を共有する構成を有する。
【００７２】
左側階調電圧生成回路９６は、基準階調電圧生成回路９５から出力される基準電圧Ｖ１〜Ｖ１０（外部に出力される基準電圧を、Ｖ１ＯＵＴ〜Ｖ１０ＯＵＴと称す。）により左側階調電圧Ｖ２５５ＰＬ〜Ｖ０ＰＬ／Ｖ０ＭＬ〜Ｖ２５５ＭＬを生成し電圧デコード９４に供給する。一方、右側階調電圧生成回路９７は、右側に隣り合うソースドライバ８２から出力される基準電圧（外部から入力される基準電圧を、Ｖ１ＩＮ〜Ｖ１０ＩＮと称す。）を受け取り、右側階調電圧Ｖ２５５ＰＲ〜Ｖ０ＰＲ／Ｖ０ＭＲ〜Ｖ２５５ＭＲを生成し電圧デコード９４に供給する。
【００７３】
電圧デコード９４は、図１９に示すようにｘ個のブロックに分割（ブロックデコーダ９８）され、隣り合うブロックデコーダ９８の間には抵抗ｒが設けられている。各ブロックデコーダ９８には、左側階調電圧生成回路９６の出力（階調電圧）と右側階調電圧生成回路９７の出力（階調電圧）とを抵抗ｒにより分圧した階調電圧が供給される。ブロックデコーダ９８は、分圧された階調電圧に基づいて所望の表示階調電圧（１レベル）を選択して、対応するソースラインＤ１〜Ｄ９６０へ出力する。すなわち、例えば左側階調電圧生成回路９６の階調電圧Ｖ２５５ＰＬと右側階調電圧生成回路９７の右側階調電圧Ｖ２５５ＰＲとがＸ−１個の抵抗ｒで分圧され、分圧された階調電圧が各ブロックデコーダ９８に供給される。このときのブロックデコーダ９８に供給される階調電圧の関係を図２０に示す。同図に示すように、左側階調電圧生成回路９６の出力ＶｘｘＬと右側階調電圧生成回路９７の出力ＶｘｘＲとの間に、ＶｘｘＬ＞ＶｘｘＲの関係があると、ブロックデコーダ９８に供給される階調電圧は、ゲートドライバ８１の出力側（左側）のブロックに行くほど高く設定されることになる。
【００７４】
以上のように、液晶表示装置４では、ゲートドライバ８１が液晶表示パネル８０に対して左側に配置されているため、各ソースドライバ８２内部おいて左側のブロックほどゲートドライバ８１に近いことになる。したがって、ソースドライバ８２内部においてもゲートドライバ８１からの距離が近いほど階調電圧を高く設定することが可能となり、ＳＤ１〜ＳＤ６に含まれる全てのブロックデコーダ９８について、各ブロックデコーダ９８の位置がゲートドライバ４１から遠ざかるにつれて、対応する階調電圧を段階的に下げるように設定することができる。これにより、細かい単位で連続的に階調電圧を変化させることができるため、確実に表示ムラを低減することができる。
【００７５】
なお、基準階調電圧生成回路９５は、上記構成に限定されず、生成した基準電圧を右側階調電圧生成回路９７に供給するとともに、右側に隣り合うソースドライバ８２内の左側階調電圧生成回路９６に供給する構成としてもよい。
【００７６】
［実施の形態５］
図２１は、実施の形態５に係る液晶表示装置５の概略構成を示す図である。液晶表示装置５は、液晶表示パネル１００と、ゲートドライバ１０１と、ソースドライバ１０２と、ＴＣＯＮ１０３と、電源回路１０４と、基準階調電圧生成回路１０５とを備えている。図２１に示す液晶表示装置５は、図１７に示す実施の形態４に係る液晶表示装置４において基準階調電圧生成回路をソースドライバの外部に設けた構成である。
【００７７】
図２２は、１個のソースドライバ１０２の構成を示すブロック図である。同図に示すように、ソースドライバ１０２は、シフトレジス１１０と、クロックラッチ１１１と、ラインラッチ１１２と、レベルシフタ１１３と、電圧デコード１１４と、左側階調電圧生成回路１１６と、右側階調電圧生成回路１１７とを含んで構成されている。
【００７８】
左側階調電圧生成回路１１６は、このソースドライバ１０２用に設けられた基準階調電圧生成回路１０５（図２１参照）から出力される基準電圧Ｖ１〜Ｖ１０（Ｖ１ＩＮＬ〜Ｖ１０ＩＮＬと称す。）を受け取り、左側階調電圧Ｖ２５５ＰＬ〜Ｖ０ＰＬ／Ｖ０ＭＬ〜Ｖ２５５ＭＬを生成し電圧デコード１１４に供給する。一方、右側階調電圧生成回路１１７は、隣り合うソースドライバ用に設けられた基準階調電圧生成回路１０５から出力される基準電圧（Ｖ１ＩＮＲ〜Ｖ１０ＩＮＲと称す。）を受け取り、右側階調電圧Ｖ２５５ＰＲ〜Ｖ０ＰＲ／Ｖ０ＭＲ〜Ｖ２５５ＭＲを生成し電圧デコード１１４に供給する。
【００７９】
電圧デコード１１４は、図１９と同様、ｘ個のブロックに分割（ブロックデコーダ）され、隣り合うブロックデコーダの間には抵抗ｒが設けられている。各ブロックデコーダには、左側階調電圧生成回路１１６の出力（階調電圧）と右側階調電圧生成回路１１７の出力（階調電圧）とを抵抗ｒにより分圧した階調電圧が供給される。ブロックデコーダは、分圧された階調電圧に基づいて所望の表示階調電圧（１レベル）を選択して、対応するソースラインＤ１〜Ｄ９６０へ出力する。
【００８０】
上記の構成においても、実施の形態４に係る液晶表示装置４と同じ効果を得ることができる。
【００８１】
［実施の形態６］
図２３は、実施の形態６に係る液晶表示装置６の概略構成を示す図である。液晶表示装置６は、液晶表示パネル１２０と、ゲートドライバ１２１と、ソースドライバ１２２と、ＴＣＯＮ１２３と、電源回路１２４と、基準階調電圧生成回路１２５とを備えている。液晶表示装置６では、基準階調電圧生成回路１２５の数が、ソースドライバ１２２の数よりも少なく構成されている。
【００８２】
図２３に示す例では、６個のソースドライバに対して３個の基準階調電圧生成回路１，３，６が設けられており、基準階調電圧生成回路１で生成された基準電圧（第１基準電圧）はＳＤ１（第１ソースドライバ）に入力され、基準階調電圧生成回路３で生成された基準電圧（第１基準電圧）はＳＤ３（第１ソースドライバ）に入力され、基準階調電圧生成回路６で生成された基準電圧（第１基準電圧）はＳＤ６（第１ソースドライバ）に入力される。ＳＤ１、ＳＤ３及びＳＤ６のそれぞれは、上記第１基準電圧に基づいて表示階調電圧を生成する。
【００８３】
それぞれの基準階調電圧生成回路１，３，６の間には抵抗ｒが設けられている。基準階調電圧生成回路１で生成された基準電圧（第１基準電圧）と基準階調電圧生成回路３で生成された基準電圧（第１基準電圧）とを元に２個の抵抗ｒにより分圧された基準電圧（第２基準電圧）がＳＤ２（第２ソースドライバ）に入力され、基準階調電圧生成回路３で生成された基準電圧（第１基準電圧）と基準階調電圧生成回路６で生成された基準電圧（第１基準電圧）とを元に３個の抵抗ｒにより分圧された基準電圧（第２基準電圧）がＳＤ４（第２ソースドライバ）及びＳＤ５（第２ソースドライバ）に入力される。ＳＤ２、ＳＤ４及びＳＤ５のそれぞれは、上記第２基準電圧に基づいて表示階調電圧を生成する。
【００８４】
ソースドライバ１２２の構成は、図１６と同一であるため説明を省略する。
【００８５】
上記の構成においても、実施の形態１に係る液晶表示装置１と同じ効果を得ることができる。なお、基準階調電圧生成回路１，３，６のそれぞれは、ＳＤ１、ＳＤ３及びＳＤ６に内蔵されていてもよい。この場合は、ＳＤ１、ＳＤ３及びＳＤ６（各第１ソースドライバ）内で生成された基準階調電圧（第１基準電圧）がＳＤ１、ＳＤ３及びＳＤ６から出力され、ＳＤ１、ＳＤ３及びＳＤ６の外部において第１基準電圧を元に抵抗ｒにより分圧された基準電圧（第２基準電圧）を、ＳＤ２、ＳＤ４及びＳＤ５（各第２ソースドライバ）に入力する構成とすることができる。
【００８６】
本発明は上記各実施の形態に限定されず、以下の構成としてもよい。
【００８７】
［変形例１］
例えば、一部の階調に対応する基準電圧についてのみ、複数の基準電圧生成回路のそれぞれにより生成される複数の基準電圧が、ゲートドライバが配置されている位置からソースラインの延在方向に向かって段階的に低くなるように構成してもよい。言い換えれば、一部の階調に対応する基準電圧について、複数の基準電圧生成回路のそれぞれにより生成される複数の基準電圧を互いに等しく設定してもよい。例えば、白階調及び黒階調については表示ムラが目立たないため、図２４に示すように、Ｖ１、Ｖ５、Ｖ６、Ｖ１０については、各ソースドライバに対応する基準電圧を互いに等しく設定し、表示ムラが目立つ中間調（例えばＶ２〜Ｖ４、Ｖ７〜Ｖ９）については基準電圧を段階的に低く設定してもよい。
【００８８】
［変形例２］
また、図２５に示すように、表示ムラの目立たない階調（例えばＶ１、Ｖ５、Ｖ６、Ｖ１０）については、各ソースドライバに対応する各基準電圧間の変化量（変化率）を小さくしてもよい。例えば、ＳＤ１における基準電圧Ｖ１の電圧レベルとＳＤ６における基準電圧Ｖ１の電圧レベルとの差を、ＳＤ１における基準電圧Ｖ３の電圧レベルとＳＤ６における基準電圧Ｖ３の電圧レベルとの差よりも小さくする。このように、基準電圧毎に、各ソースドライバに対応する基準電圧の変化量を調整してもよい。
【００８９】
［変形例３］
上記液晶表示装置では、ゲートドライバが液晶表示パネルの一方側（左側）に設けられているが、本発明はこれに限定されず、ゲートドライバが液晶表示パネルの両側（左側及び右側）に設けられていてもよい。この場合、ゲートラインが両側のゲートドライバに接続され、１本のゲートラインに対して両側のゲートドライバからゲート信号を供給する構成としてもよいし、ゲートラインが表示領域の中央で分断され左側用ゲートラインと右側用ゲートラインに分けられ、左側用ゲートラインには左側ゲートドライバからゲート信号を供給し、右側用ゲートラインには右側ゲートドライバからゲート信号を供給する構成としてもよい。上記構成では、複数のソースドライバのそれぞれに対応する複数の基準電圧は、ゲートドライバが配置されている位置すなわち液晶表示パネルの両側面から、液晶表示パネルの中央部分に向かって、段階的に低くなるように設定される。
【００９０】
［変形例４］
上記液晶表示装置では、ソースドライバが液晶表示パネルの一方側（上側）に設けられているが、本発明はこれに限定されず、ソースドライバが液晶表示パネルの両側（上側及び下側）に設けられていてもよい。この場合、上側のソースドライバに対応する基準電圧と、下側のソースドライバに対応する基準電圧とを同一の設定にしてもよいし、異なる設定にしてもよい。この構成は、大画面及び高精細の液晶表示装置において上下分割駆動を採用する場合に好適である。
【００９１】
［変形例５］
上記液晶表示装置では、複数の基準電圧を個別（独立）に設定する構成を有するが、これに加えて、表示データを補正する構成を有していてもよい。例えば、ＴＣＯＮにおいて、ゲートドライバからの距離に応じて表示データを補正する構成を備えていてもよい。
【００９２】
以上、本発明の実施の形態について説明したが、本発明の液晶表示装置は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記実施の形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。
【符号の説明】
【００９３】
１０，４０，６０，８０，１００，１２０  液晶表示パネル、１１，４１，６１，８１，１０１，１２１  ゲートドライバ、１２，４２，６２，８２，１０２，１２２  ソースドライバ、１３，４３，６３，８３，１０３，１２３  タイミングコントローラ、１４，４４，６４，８４，１０４，１２４  電源回路、２０，５０，７０，９０，１１０  シフトレジスタ、２１，５１，７１，９１，１１１  クロックラッチ、２２，５２，７２，９２，１１２  ラインラッチ、２３，５３，７３，９３，１１３  レベルシフト、２４，５４，７４，９４，１１４  電圧デコード、２５，５５，６５，９５，１０５，１２５  基準階調電圧生成回路、２６，５６，７６，９６，９７，１１６，１１７  階調電圧生成回路、１５  シフトレジスタ、１６  電圧セレクト、３０  ＤＡＣレジスタ、３１  ＤＡ変換回路、３２  電圧アンプ回路、９８  ブロックデコード。
【図１】
2014228575.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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