(57)【要約】【課題】非直線性を改善させ、高速動作することのできるパイプライン型Ａ／Ｄコンバータを提供する。【解決手段】基準電圧を接続するためのスイッチング素子Ｓ７の制御端、あるいはＡ／Ｄコンバータ回路１１ｂのオフセットキャンセル用スイッチング素子Ｓ８の制御端にパルス幅が変化するランダムクロック信号である制御信号φ２Ａ、φ２Ｂを入力することで、Ａ／Ｄコンバータ回路１１ｂのしきい値をサンプリング毎に変化させる。これにより、非直線性を改善させ、高速でＡ／Ｄコンバータの動作を行うことのできるパイプライン型Ａ／Ｄコンバータ１０を実現する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数段に接続されたＡ／Ｄコンバータ回路を有するパイプライン型Ａ／Ｄコンバータにおいて、
複数の前記Ａ／Ｄコンバータ回路のうちの少なくとも１つはランダムクロック信号に応じて前記Ａ／Ｄコンバータ回路のしきい値が決定されるようになっており、
前記Ａ／Ｄコンバータ回路のしきい値を変化させる前記ランダムクロック信号を生成するランダムクロック生成部を備えることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項２】
前記Ａ／Ｄコンバータ回路のしきい値は、前記ランダムクロック信号のパルス幅に応じて決定され、
前記ランダムクロック信号は、少なくともパルス幅の異なる２種以上のパルスを含むことを特徴とする請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項３】
前記ランダムクロック生成部は、１または複数の前記ランダムクロック信号を生成し、当該複数のランダムクロック信号をそれぞれ異なる前記Ａ／Ｄコンバータ回路に供給することを特徴とする請求項１または請求項２記載のパイプライン型Ａ／Ｄコンバータ。
【請求項４】
複数の前記Ａ／Ｄコンバータ回路それぞれに供給される、前記ランダムクロック信号は、前記パルス幅の変化パターンが同一であることを特徴とする請求項１から請求項３の何れか１項に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項５】
複数の前記Ａ／Ｄコンバータ回路それぞれに供給される、前記ランダムクロック信号は、前記パルス幅の変化パターンがそれぞれ異なることを特徴とする請求項１から請求項３の何れか１項に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項６】
前記Ａ／Ｄコンバータ回路は、スイッチング素子を介して入力される基準電圧を、前記しきい値として動作し、
前記スイッチング素子は、前記ランダムクロック信号に応じてオンオフ動作することを特徴とする請求項１から請求項５のいずれか１項に記載のパイプライン型Ａ／Ｄコンバータ。
【請求項７】
前記Ａ／Ｄコンバータ回路はコンパレータを有し、当該コンパレータの出力端と入力端とを接続する経路に介挿され前記Ａ／Ｄコンバータ回路のオフセット電圧をサンプリングするためのオフセットキャンセル用スイッチング素子を有し、
当該オフセットキャンセル用スイッチング素子は、前記ランダムクロック信号に応じてオンオフ動作することを特徴とする請求項１から請求項６のいずれか１項に記載のパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータに関し、特に、非直線性を改善し高速動作することのできるパイプライン型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
各種画像センサや画像処理装置等、アナログ信号をデジタル信号に変換する必要のある電子機器では、多くのデータを高速に処理することが求められる。このような処理を行うことができるように、複数のＡ／Ｄコンバータを互いに縦列に多段で接続して構成することで、１クロックの間に複数のＡ／Ｄ変換処理を行うことのできるパイプライン型Ａ／Ｄコンバータが知られている。
【０００３】
パイプライン型Ａ／Ｄコンバータにおいて、パイプライン型Ａ／Ｄコンバータを構成する複数のＡ／Ｄコンバータからなる各段は、アナログ信号をサンプリングするスイッチトキャパシタ回路や、Ａ／Ｄコンバータ回路等から構成され、入力されるアナログ信号に応じた所定ビットのデジタル信号を出力する。そして、パイプライン型Ａ／Ｄコンバータは、各段から出力されたデジタル信号を合成することで、入力されたアナログ信号に対応する複数ビット列のデジタル信号を生成する。
【０００４】
まず、図８を参照して、パイプライン型Ａ／Ｄコンバータの各段を構成するＡ／Ｄコンバータ部２１の構成を説明する。このＡ／Ｄコンバータ部２１は、一般的なスイッチトキャパシタ回路２１ａ、Ａ／Ｄコンバータ回路２１ｂ、Ｄ／Ａコンバータ回路２１ｃおよび基準電圧生成回路２１ｄを備える。
図８は、演算増幅器を用いた一般的なスイッチトキャパシタ回路２１ａ、Ａ／Ｄコンバータ回路２１ｂ、Ｄ／Ａコンバータ回路２１ｃおよび基準電圧生成回路２１ｄの構成を示す回路構成図である。
【０００５】
図８に示すスイッチトキャパシタ回路２１ａは、アナログ信号入力端子Ｖａ、Ｖｂと、アナログ信号出力端子Ｖｃと、演算増幅器ＡＭと、サンプリング用スイッチング素子Ｓ１〜Ｓ５と、サンプリング用コンデンサＣ１、Ｃ２とを備えている。
アナログ信号入力端子Ｖａは、アナログ入力信号Ｖｉｎを入力するための端子である。アナログ信号入力端子Ｖｂは、Ｄ／Ａコンバータ回路２１ｃの出力信号Ｖａｎを入力するための端子である。アナログ信号出力端子Ｖｃは、アナログ信号入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎが増幅された後、アナログ出力信号Ｖｏｕｔとして出力されるための端子である。
【０００６】
サンプリング用スイッチング素子Ｓ１〜Ｓ５は、例えば図示しない制御部から出力される制御信号φ１、φ２によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｎをサンプリング（サンプルおよびホールド）するためのサンプリング用スイッチング素子である。サンプリング用スイッチング素子Ｓ１〜Ｓ５が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
サンプリング用コンデンサＣ１、Ｃ２は、サンプリング用スイッチング素子Ｓ１〜Ｓ５とそれぞれ接続され、サンプリング動作によってアナログ入力信号Ｖｉｎに対応する電荷を貯蓄・保持することで、アナログ信号入力端子Ｖａから入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
【０００７】
演算増幅器ＡＭは、サンプリング用コンデンサＣ１、Ｃ２でサンプルおよびホールドされたアナログ入力信号Ｖｉｎを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。スイッチング素子Ｓ３が接続状態時には、演算増幅器ＡＭの非反転入力（＋）端子および反転入力（−）端子にサンプリング用コンデンサＣ１、Ｃ２が接続される。また、サンプリング用スイッチング素子Ｓ３が切断状態時には、演算増幅器ＡＭの反転入力端子にサンプリング用コンデンサＣ１、Ｃ２が接続され、非反転入力端子にグランドが接続される。
【０００８】
図８に示すＡ／Ｄコンバータ回路２１ｂは、アナログ信号入力端子Ｖｆ、Ｖｅ、デジタル信号出力端子Ｖｄ、フラッシュコンパレータＣＰ、サンプリング用スイッチング素子Ｓ６〜Ｓ９、サンプリング用コンデンサＣ３、及びメモリＭＥを備える。
アナログ信号入力端子Ｖｆは、アナログ入力信号Ｖｉｎを入力するための端子である。アナログ信号入力端子Ｖｅは、基準電圧３を入力するための端子である。デジタル信号出力端子Ｖｄは、基準電圧３とアナログ入力信号Ｖｉｎとを比較、判定した結果を２値化し、デジタル信号Ｄｏｕｔとして出力するための端子である。
【０００９】
フラッシュコンパレータＣＰは、基準電圧３とアナログ入力信号Ｖｉｎとを比較、判定しデジタル信号を出力するものである。
サンプリング用スイッチング素子Ｓ６〜Ｓ９は、例えば図示しない制御部から出力される制御信号φ１、φ２によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｎ及び基準電圧３をサンプリングするためのサンプリング用スイッチング素子である。サンプリング用スイッチング素子Ｓ６〜Ｓ９が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング、コンパレート動作が行われる。
【００１０】
メモリＭＥは、フラッシュコンパレータＣＰの出力結果を保持し、デジタル信号Ｄｏｕｔを出力する。
図８に示すＤ／Ａコンバータ回路２１ｃは、デジタル信号入力端子Ｖｇ、アナログ信号出力端子Ｖｈ、及びＤ／Ａコンバータ回路ＤＡＣを備える。
Ｄ／Ａコンバータ回路ＤＡＣは、入力されるデジタル信号Ｄｏｕｔに応じたアナログ信号を出力する。
【００１１】
図８に示す基準電圧生成回路２１ｄは、アナログ信号出力端子Ｖｉ、基準電圧１〜基準電圧３及び基準電圧分圧用抵抗Ｒを備えて構成される。
アナログ信号出力端子Ｖｉは、基準電圧３を出力するための端子である。基準電圧１、２の間に基準電圧分圧用抵抗Ｒを複数接続することで、所望の基準電圧３を生成することができる。
【００１２】
次に、以上のような構成を有するＡ／Ｄコンバータ部２１の動作を説明する。
なお、Ａ／Ｄコンバータ部２１において、スイッチング素子Ｓ１〜Ｓ３、Ｓ６、Ｓ９は制御信号φ１に応じて動作し、スイッチング素子Ｓ４、Ｓ５、Ｓ７、Ｓ８は制御信号φ２に応じて動作する。
初めに、Ａ／Ｄコンバータ回路２１ｂにおいて、サンプリング用スイッチング素子Ｓ７、オフセットキャンセル用スイッチング素子Ｓ８が接続状態になると共に、スイッチング素子Ｓ６、Ｓ９が切断状態になるときを考える。
【００１３】
この場合、基準電圧３がサンプリング用コンデンサＣ３の一端に供給されると同時に、フラッシュコンパレータＣＰの入力端子と出力端子が短絡され、フラッシュコンパレータＣＰのオフセットキャンセル動作を行う。
この状態からスイッチトキャパシタ回路２１ａにおいてサンプル動作フェーズに移行すると、サンプリング用スイッチング素子Ｓ１〜Ｓ３が接続状態になると共に、スイッチング素子Ｓ４、Ｓ５が切断状態となる。すると、２つのサンプリング用コンデンサＣ１、Ｃ２にアナログ入力信号Ｖｉｎに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Ｖｉｎがサンプルされる。
【００１４】
またＡ／Ｄコンバータ回路２１ｂでは、サンプリング用スイッチング素子Ｓ６、Ｓ９が接続状態になると共に、スイッチング素子Ｓ７、Ｓ８が切断状態となる。すると、サンプリング用コンデンサＣ３の一端にアナログ入力信号Ｖｉｎが供給され、フラッシュコンパレータＣＰは基準電圧３とアナログ入力信号Ｖｉｎとの比較、判定動作を行い、その結果はメモリＭＥが保持し、デジタル信号Ｄｏｕｔとして出力する。
Ｄ／Ａコンバータ回路２１ｃはデジタル信号Ｄｏｕｔに応じたアナログ信号Ｖａｎを出力する。
【００１５】
続いて、スイッチトキャパシタ回路２１ａにおいてホールドフェーズに移行すると、サンプリング用スイッチング素子Ｓ１〜Ｓ３が切断状態となると共に、スイッチング素子Ｓ４、Ｓ５が接続状態となる。すると、サンプリング用コンデンサＣ１、Ｃ２のそれぞれに貯蓄された電荷が保持されるため、演算増幅器ＡＭから、アナログ入力信号Ｖｉｎが増幅され且つアナログ信号Ｖａｎに応じたオフセットを持つアナログ出力信号Ｖｏｕｔが出力される。
【００１６】
このように、スイッチトキャパシタ回路２１ａ、Ａ／Ｄコンバータ回路２１ｂ、Ｄ／Ａコンバータ回路２１ｃおよび基準電圧生成回路２１ｄで上記のサンプル動作およびホールド動作を交互に繰り返しながらサンプリング動作が行われることによって、パイプライン型Ａ／ＤコンバータでＡ／Ｄ変換処理が行われる。
【００１７】
ところで、パイプライン型Ａ／Ｄコンバータは、Ａ／Ｄコンバータ回路２１ｂのしきい値前後でＤ／Ａコンバータ回路２１ｃの出力が変化するため、スイッチトキャパシタ回路２１ａの出力は不連続となる。その結果、パイプライン型Ａ／Ｄコンバータの非直線性は、Ａ／Ｄコンバータ回路２１ｂのしきい値前後で増大する事が知られている。この問題を解決するべく、特許文献１に開示されるようなディザを利用して、Ａ／Ｄコンバータ回路のしきい値を変化させる技術が提案されている。
【００１８】
次に、図９を参照して、ディザを利用して、Ａ／Ｄコンバータ回路のしきい値を変化させるパイプライン型Ａ／Ｄコンバータについて説明する。このパイプライン型Ａ／Ｄコンバータは、複数段のＡ／Ｄコンバータ部３１を備えており、このＡ／Ｄコンバータ部３１は、スイッチトキャパシタ回路３１ａ、Ａ／Ｄコンバータ回路３１ｂ、Ｄ／Ａコンバータ回路３１ｃおよび基準電圧生成回路３１ｄを備える。
【００１９】
図９は、ディザを利用してしきい値を変化させるパイプライン型Ａ／Ｄコンバータのスイッチトキャパシタ回路３１ａ、Ａ／Ｄコンバータ回路３１ｂ、Ｄ／Ａコンバータ回路３１ｃおよび基準電圧生成回路３１ｄの一例を示す回路構成図である。
図９に示すスイッチトキャパシタ回路３１ａ、Ａ／Ｄコンバータ回路３１ｂおよびＤ／Ａコンバータ回路３１ｃは、図８に示すＡ／Ｄコンバータ部２１のスイッチトキャパシタ回路２１ａ、Ａ／Ｄコンバータ回路２１ｂおよびＤ／Ａコンバータ回路２１ｃと同一構成を有するため同一部には同一符号を付与しその詳細な説明は省略する。
図９に示す基準電圧生成回路３１ｄはアナログ信号出力端子Ｖｉ、基準電圧１〜基準電圧３、基準電圧分圧用抵抗Ｒ、及びスイッチング素子Ｓ１０〜Ｓ１４を備えて構成される。
【００２０】
基準電圧１、２の間に基準電圧分圧用抵抗Ｒを複数接続し、生成したい電圧の抵抗端にスイッチング素子Ｓ１０〜Ｓ１４を接続する。これらのスイッチング素子Ｓ１０〜Ｓ１４は、例えば図示しない制御部から出力される制御信号によって、一つだけが接続状態になると共に残りの４つは切断状態となり、５つの基準電圧のうちの一つが選択され基準電圧３として出力される。５つのスイッチング素子Ｓ１０〜Ｓ１４の中でどのスイッチング素子が接続状態になるかはサンプリングの度に制御信号を用いて切り替えられるため、Ａ／Ｄコンバータ回路３１ｂではサンプリング毎に異なる基準電圧とアナログ入力信号Ｖｉｎとの比較、判定を行う。その結果、アナログ出力電圧の不連続なポイントを分散させることで、パイプライン型Ａ／Ｄコンバータの非直線性を緩和することが可能になる。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平１１−３３０９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、上述したディザを利用してしきい値を変化させるパイプライン型Ａ／Ｄコンバータでは、上述したような優位性が見いだせる一方で、基準電圧生成回路に新たな複数の基準電圧分圧用抵抗とスイッチング素子群が追加されるので、抵抗および寄生容量の増加を招き、高速動作に弊害を及ぼす恐れがある。
本発明は、このような目的を達成するためになされたもので、その目的とするところは、コンパレータ回路のしきい値を変化させ非直線性を低減させ、且つ高速動作が可能なパイプライン型Ａ／Ｄコンバータを提供することにある。
【課題を解決するための手段】
【００２３】
本発明の一態様は、複数段に接続されたＡ／Ｄコンバータ回路（例えば図１に示すＡ／Ｄコンバータ回路１１ｂ）を有するパイプライン型Ａ／Ｄコンバータ（例えば図１に示すパイプライン型Ａ／Ｄコンバータ１０）において、複数の前記Ａ／Ｄコンバータ回路のうちの少なくとも１つはランダムクロック信号（例えば図２に示す制御信号φ２Ａ）に応じて前記Ａ／Ｄコンバータ回路のしきい値が決定されるようになっており、前記Ａ／Ｄコンバータ回路のしきい値を変化させる前記ランダムクロック信号を生成するランダムクロック生成部（例えば図３に示すランダムクロック生成部１４ｃ）を備えることを特徴とするパイプライン型Ａ／Ｄコンバータ、である。
【００２４】
前記Ａ／Ｄコンバータ回路のしきい値は、前記ランダムクロック信号のパルス幅に応じて決定され、前記ランダムクロック信号は、少なくともパルス幅の異なる２種以上のパルスを含んでいてよい。
前記ランダムクロック生成部は、１または複数の前記ランダムクロック信号を生成し、当該複数のランダムクロック信号をそれぞれ異なる前記Ａ／Ｄコンバータ回路に供給するものであってよい。
【００２５】
複数の前記Ａ／Ｄコンバータ回路それぞれに供給される、前記ランダムクロック信号は、前記パルス幅の変化パターンが同一であってよい。
複数の前記Ａ／Ｄコンバータ回路それぞれに供給される、前記ランダムクロック信号は、前記パルス幅の変化パターンがそれぞれ異なっていてよい。
前記Ａ／Ｄコンバータ回路は、スイッチング素子を介して入力される基準電圧を、前記しきい値として動作し、前記スイッチング素子は、前記ランダムクロック信号に応じてオンオフ動作するものであってよい。
【００２６】
前記Ａ／Ｄコンバータ回路はコンパレータ（例えば図２に示すフラッシュコンパレータＣＰ）を有し、当該コンパレータの出力端と入力端とを接続する経路に介挿され前記Ａ／Ｄコンバータ回路のオフセット電圧をサンプリングするためのオフセットキャンセル用スイッチング素子（例えば図２に示すオフセットキャンセル用スイッチング素子Ｓ８）を有し、当該オフセットキャンセル用スイッチング素子は、前記ランダムクロック信号に応じてオンオフ動作するものであってよい。
【発明の効果】
【００２７】
本発明の一態様によれば、パイプライン型Ａ／Ｄコンバータを構成する各段のＡ／Ｄコンバータ回路は、アナログ入力信号のサンプリングごとにしきい値が変化するよう動作するため、スイッチトキャパシタ回路のアナログ出力電圧の不連続なポイントを分散させ、パイプライン型Ａ／Ｄコンバータの非直線性を改善することができる。
【図面の簡単な説明】
【００２８】
【図１】本実施形態に係るパイプライン型Ａ／Ｄコンバータの構成の一例を示すブロック図である。
【図２】本発明に係るパイプライン型Ａ／Ｄコンバータの各部の構成を示すブロック図の一例である。
【図３】本発明に係るパイプライン型Ａ／Ｄコンバータの制御部の一例を示すブロック図である。
【図４】本発明に係るパイプライン型Ａ／Ｄコンバータにおける制御信号の一例を示すタイミングチャートである。
【図５】本発明に係るパイプライン型Ａ／Ｄコンバータにおける制御信号の一例を示すタイミングチャートである。
【図６】本発明に係るパイプライン型Ａ／ＤコンバータのＡ／Ｄコンバータ回路に含まれるサンプリング用コンデンサに接続される基準電圧生成回路の出力特性の一例を示すグラフである。
【図７】本発明に係るパイプライン型Ａ／ＤコンバータのＡ／Ｄコンバータ回路に含まれるサンプリング用コンデンサに接続される基準電圧生成回路の出力特性のその他の例を示すグラフである。
【図８】従来のパイプライン型Ａ／Ｄコンバータを説明するためのブロック図である。
【図９】従来技術を用いて構成されるパイプライン型Ａ／Ｄコンバータを説明するためのブロック図である。
【発明を実施するための形態】
【００２９】
以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一符号によって示す。
【００３０】
（パイプライン型Ａ／Ｄコンバータ１０の回路構成）
まず、図１を参照して、本発明に係るスイッチトキャパシタ回路を適用して構成される装置の一例として、電子機器等の内部に搭載されるパイプライン型Ａ／Ｄコンバータ１０の構成を説明する。
図１は、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の構成を示すブロック図である。
【００３１】
図１に示すパイプライン型Ａ／Ｄコンバータ１０は、互いに縦列に多段で接続される複数のＡ／Ｄコンバータ部１１−１〜１１−ｋ（ｋは整数）、記憶部１２、演算処理部１３および制御部１４を備えて構成される。
Ａ／Ｄコンバータ部１１−１〜１１−ｋのそれぞれは、スイッチトキャパシタ回路１１ａ、Ａ／Ｄコンバータ回路１１ｂ、Ｄ／Ａコンバータ回路１１ｃおよび基準電圧生成回路１１ｄを備える。
【００３２】
スイッチトキャパシタ回路１１ａは、サンプル動作およびホールド動作によりアナログ信号入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎと、Ｄ／Ａコンバータ回路１１ｃから出力されるアナログ信号Ｖａｎとによってアナログ出力信号Ｖｏｕｔを生成し、当該アナログ出力信号Ｖｏｕｔを出力するものである。
【００３３】
Ａ／Ｄコンバータ回路１１ｂは、サンプル動作およびホールド動作によりアナログ入力信号Ｖｉｎを入力してデジタル信号ｄ１〜ｄｋに変換して出力するものである。
Ｄ／Ａコンバータ回路１１ｃは、Ａ／Ｄコンバータ回路１１ｂから出力されたデジタル信号ｄ１〜ｄｋを入力してアナログ信号Ｖａｎに変換して出力するものである。
基準電圧生成回路１１ｄは、Ａ／Ｄコンバータ回路１１ｂのしきい値電圧となる基準電圧を生成し出力するものである。
【００３４】
記憶部１２は、各Ａ／Ｄコンバータ部１１−１〜１１−ｋから出力されたデジタル信号ｄ１〜ｄｋを順次記憶するものである。
演算処理部１３は、記憶部１２に記憶されたデジタル信号ｄ１〜ｄｋの各ビット値を合成するための演算を行い、アナログ入力信号Ｖｉｎに対応する所定ビット列のデジタル信号Ｄｏｕｔを出力するものである。
制御部１４は、Ａ／Ｄコンバータ部１１−１〜１１−ｋの各スイッチング素子の電気的接続状態を切り替えるための４つの制御信号φ１、φ２、φ２Ａ、φ２Ｂを生成し、出力するものである。
【００３５】
本実施形に係るパイプライン型Ａ／Ｄコンバータ１０を構成する各段のＡ／Ｄコンバータ部１１−１〜１１−ｋは、その内部のスイッチトキャパシタ回路１１ａのサンプリング動作によって、アナログ入力信号Ｖｉｎを入力してデジタル信号ｄ１〜ｄｋに変換して出力する。同時に、各段のＡ／Ｄコンバータ部１１−１〜１１−ｋは、当該デジタル信号ｄ１〜ｄｋから変換されたアナログ信号Ｖａｎとアナログ入力信号Ｖｉｎとによって生成されるアナログ出力信号Ｖｏｕｔを後段に接続されるＡ／Ｄコンバータ部１１−ｎ（ｎは２〜ｋの整数）に出力する。
【００３６】
例えば、Ａ／Ｄコンバータ部１１−１から、その後段のＡ／Ｄコンバータ部１１−２に対してアナログ出力信号Ｖｏｕｔが出力されるように、スイッチトキャパシタ回路１１ａのサンプリング動作を行う。また、Ａ／Ｄコンバータ部１１−２にその前段のＡ／Ｄコンバータ部１１−１から出力されたアナログ出力信号Ｖｏｕｔが入力され、Ａ／Ｄコンバータ部１１−２からその後段のＡ／Ｄコンバータ部１１−３に出力する。Ａ／Ｄコンバータ部１１−４〜１１−ｋにおいても同様である。
【００３７】
（スイッチトキャパシタ回路１１ａの回路構成）
続いて、図２を参照して、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の回路構成の詳細を説明する。図２は、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０のＡ／Ｄコンバータ部１１−１〜１１−ｋの回路構成を示す回路図である。
【００３８】
図２に示すスイッチトキャパシタ回路１１ａ、Ａ／Ｄコンバータ回路１１ｂ、Ｄ／Ａコンバータ回路１１ｃおよび基準電圧生成回路１１ｄは、図８に示したＡ／Ｄコンバータ部２１におけるスイッチトキャパシタ回路２１ａ、Ａ／Ｄコンバータ回路２１ｂ、Ｄ／Ａコンバータ回路２１ｃおよび基準電圧生成回路２１ｄと同一の構成要素を備える回路であるが、本実施形態では、Ａ／Ｄコンバータ回路１１ｂのスイッチング素子Ｓ７、Ｓ８の制御端には、制御信号φ２に替えてそれぞれφ２Ａまたはφ２Ａ′、φ２Ｂまたはφ２Ｂ′が接続される点で異なる。なお、制御信号が異なること以外は、図８に示すＡ／Ｄコンバータ部２１における各部と同様の動作を行うため、その詳細な説明は省略する。
【００３９】
（制御部１４の回路構成）
続いて、図３から図５を参照して、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の制御部１４の回路構成を説明する。
図３は、本実施形態に係るパイプライン型Ａ／Ｄコンバータ１０の制御部１４の回路構成を示すブロック図である。図４は、制御部１４で生成される制御信号φ１、φ２、φ２Ａ、φ２Ｂの出力タイミングを示すタイミングチャートの一例である。図５は、制御部１４で生成される制御信号φ１、φ２、φ２Ａ′、φ２Ｂ′の出力タイミングを示すタイミングチャートのその他の例である。図４及び図５において、（ａ）は制御信号φ１、（ｂ）は制御信号φ２、（ｃ）は制御信号φ２Ａまたはφ２Ａ′、（ｄ）は制御信号φ２Ｂまたはφ２Ｂ′をそれぞれ表す。
【００４０】
図３に示す制御部１４は、マスタクロック生成部１４ａ、サンプリング動作制御信号生成部１４ｂ、およびランダムクロック生成部１４ｃを備える。
マスタクロック生成部１４ａは、その内部に設定されるマスタクロック周波数で、マスタクロック信号φを生成するものである。
サンプリング動作制御信号生成部１４ｂは、マスタクロック信号φに合わせて、アナログ入力信号Ｖｉｎをサンプリングするためのサンプリング用スイッチング素子Ｓ１〜Ｓ３、Ｓ６、Ｓ９の電気的接続状態を切り替えるための制御信号φ１、およびサンプリング用スイッチング素子Ｓ４、Ｓ５の電気的接続状態を切り替えるための制御信号φ２を生成するための回路である。
【００４１】
図４および図５に示すように、制御信号φ１がＨｉｇｈレベルであるときには、制御信号φ２はＬｏｗレベルになる。また、制御信号φ１がＬｏｗレベルであるときには、制御信号φ２はＨｉｇｈレベルになるが、互いにノンオーバーラップの関係にある。
ランダムクロック生成部１４ｃは、マスタクロック信号φに合わせて、基準電圧３をサンプリングするためのサンプリング用スイッチング素子Ｓ７の電気的接続状態を切り替えるための制御信号φ２Ａ、φ２Ａ′、およびフラッシュコンパレータＣＰのオフセットキャンセル動作をするためのスイッチング素子Ｓ８の電気的接続状態を切り替えるための制御信号φ２Ｂ、φ２Ｂ′を生成するための回路である。
【００４２】
制御信号φ２Ａ、φ２Ａ′、φ２Ｂ、φ２Ｂ′は、Ｈｉｇｈレベルの期間が一定ではなく、一周期毎にＨｉｇｈレベルの期間が変化するようにクロックエッジがランダムに選択される。
つまり、制御信号φ２Ａ、φ２Ｂは、図４（ｃ）、（ｄ）に示すように、異なる５つのパルス幅を有する信号からなる。そして、制御信号φ２Ａ、φ２Ｂとして、５つのパルス幅のうちの一つが選択されるようになっている。制御信号φ２Ａ、φ２Ｂは、ＨｉｇｈレベルからＬｏｗレベルに切り替わるタイミングを異ならせることによって、５つのパルス幅を実現するようになっている。
【００４３】
パルス幅の選択肢は、２個以上であれば何個でも構わない。またパルス幅が選択されるのは、φ２Ａ、φ２Ｂの両方、あるいはどちらか一方でも構わない。またパルス幅の変化がすべてのパルスにおいて等しく変化してもよく、また、等しく変化しなくとも構わない。また、パルス幅は、パルス毎に変化させるようにしてもよく、あるいは１または複数のパルスおきに変化させるようにしてもよい。
【００４４】
図４に示すように、制御信号φ１がＨｉｇｈレベルであるときには、制御信号φ２Ａおよびφ２ＢはＬｏｗレベルになる。また、制御信号φ１がＬｏｗレベルであるときには、制御信号φ２Ａおよびφ２ＢはＨｉｇｈレベルになるが、互いにノンオーバーラップの関係にある。
同様に、制御信号φ２Ａ′、φ２Ｂ′は、図５（ｃ）、（ｄ）に示すように、異なる５つのパルス幅を有する信号からなる。そして、制御信号φ２Ａ′、φ２Ｂ′として、５つのパルス幅のうちの一つが選択されるようになっている。制御信号φ２Ａ′、φ２Ｂ′は、ＬｏｗレベルからＨｉｇｈレベルに切り替わるタイミングを異ならせることによって、５つのパルス幅を実現するようになっている。
【００４５】
この場合もパルス幅の選択肢は、２個以上であれば何個でも構わない。またパルス幅が選択されるのは、φ２Ａ′、φ２Ｂ′の両方、あるいはどちらか一方でも構わない。またパルス幅の変化がすべてのパルスにおいて等しく変化してもよく、また、等しく変化しなくとも構わない。また、パルス幅は、パルス毎に変化させるようにしてもよく、あるいは１または複数のパルスおきに変化させるようにしてもよい。
【００４６】
図５に示すように、制御信号φ１がＨｉｇｈレベルであるときには、制御信号φ２Ａ′およびφ２Ｂ′はＬｏｗレベルになる。また、制御信号φ１がＬｏｗレベルであるときには、制御信号φ２Ａ′およびφ２Ｂ′はＨｉｇｈレベルになるが、互いにノンオーバーラップの関係にある。
【００４７】
（Ａ／Ｄコンバータ回路１１ｂのノードＮ１の電圧特性）
続いて、図６および図７を参照して、Ａ／Ｄコンバータ回路１１ｂのしきい値がサンプリングごとに変化する様子を説明する。
図６は制御信号φ２Ａの電圧特性を示すグラフとＡ／Ｄコンバータ回路１１ｂのサンプリング用コンデンサＣ３のスイッチＳ６、Ｓ７側の一端のノードＮ１の電圧特性を示すグラフである。同様に図７は制御信号φ２Ａ′の電圧特性を示すグラフとＡ／Ｄコンバータ回路１１ｂのサンプリング用コンデンサＣ３のスイッチＳ６、Ｓ７側の一端のノードＮ１の電圧特性を示すグラフである。
【００４８】
図６および図７に示すグラフの横軸は時間ｔを示す。また、縦軸はφ２Ａ、φ２Ａ′の電圧とノードＮ１の電圧を示す。
ここで、図８、図９に示す、従来のＡ／Ｄコンバータ回路では、制御信号φ２がＨｉｇｈレベルであるときにサンプリング用コンデンサＣ３の一端のノードＮ１の電圧を基準電圧３に収束させており、Ａ／Ｄコンバータ回路のしきい値は常に一定レベルになっている。
【００４９】
ところが本実施形態のＡ／Ｄコンバータ回路１１ｂでは、図４、図５に示すように、制御信号φ２Ａ、φ２Ａ′のＨｉｇｈレベルの時間がサンプリング毎に異なるため、図６および図７に示すように、サンプリング用コンデンサＣ３の一端のノードＮ１の電圧は基準電圧３に収束することもあれば、収束前にφ２Ａ、φ２Ａ′がＬｏｗレベルに切り替わり、サンプリング期間が終了することもある。
【００５０】
その結果、Ａ／Ｄコンバータ回路１１ｂのしきい値は常に変化し、スイッチトキャパシタ回路１１ａのアナログ出力信号Ｖｏｕｔの不連続ポイントは分散され、パイプライン型Ａ／Ｄコンバータの非直線性を改善することができる。
さらに、本実施形態ではサンプリング用コンデンサＣ３への基準電圧３のサンプリングにおいて、新たに追加するスイッチング素子などは一切ないため、抵抗や寄生容量の増加がない。従って、高速動作も可能となる。
【００５１】
次に、制御信号φ２Ｂ、φ２Ｂ′のＨｉｇｈレベルの時間が変化したときの影響について考える。
制御信号φ２Ｂ、φ２Ｂ′はフラッシュコンパレータＣＰの入力端子と出力端子とを短絡するためのスイッチング素子Ｓ８の制御端に接続される。従って制御信号φ２Ｂ、φ２Ｂ′のＨｉｇｈレベルの時間が変化すると、オフセットキャンセル動作の時間が変化することになる。そのため、サンプリング用コンデンサＣ３の一端がオフセット電圧に収束することもあれば、収束前に制御信号φ２Ｂ、φ２Ｂ′がＬｏｗレベルに切り替わり、サンプリング期間が終了することもある。その結果、制御信号φ２Ａ、φ２Ａ′の時と同様に、Ａ／Ｄコンバータ回路１１ｂのしきい値は常に変動し、スイッチトキャパシタ回路１１ａのアナログ出力信号Ｖｏｕｔの不連続ポイントは分散され、パイプライン型Ａ／Ｄコンバータの非直線性を改善することができる。
【００５２】
この場合も、サンプリング用コンデンサＣ３へのフラッシュコンパレータＣＰのオフセット電圧のサンプリングにおいて、追加するスイッチング素子などは一切ないため、抵抗や寄生容量の増加がない。従って、高速動作も可能となる。
なお、パイプライン型Ａ／Ｄコンバータ１０の各段を構成する全てのＡ／Ｄコンバータ回路１１ｂにおいて、パルス幅が変化する制御信号φ２Ａまたはφ２Ｂ、φ２Ａ′またはφ２Ｂ′を用いる必要はない。例えば、いずれか１つまたは複数のＡ／Ｄコンバータ回路１１ｂにおいて、パルス幅が変化する制御信号φ２Ａまたはφ２Ｂ、φ２Ａ′またはφ２Ｂ′を用いてもよく、複数のＡ／Ｄコンバータ回路１１ｂのうち、一部はパルス幅が変化する制御信号φ２Ａまたはφ２Ａ′を用い、残りは、パルス幅が変化する制御信号φ２Ｂまたはφ２Ｂ′を用いて各スイッチング素子を制御するようにしてもよい。
【産業上の利用可能性】
【００５３】
特に、アナログ信号からデジタル信号への変換を必要とする、ビデオカメラ、オーディオ機器等の電子機器用のスイッチトキャパシタ回路及びパイプライン型Ａ／Ｄコンバータとして利用することができる。
【符号の説明】
【００５４】
１０  パイプライン型Ａ／Ｄコンバータ
１１−１〜１１−ｋ、２１、３１  Ａ／Ｄコンバータ部
１２  記憶部
１３  演算処理部
１４  制御部
１１ａ、２１ａ、３１ａ  スイッチトキャパシタ回路
１１ｂ、２１ｂ、３１ｂ  Ａ／Ｄコンバータ回路
１１ｃ、２１ｃ、３１ｃ  Ｄ／Ａコンバータ回路
ＡＭ  増幅演算器
Ｓ１〜Ｓ９  サンプリング用スイッチング素子
Ｓ１０〜Ｓ１４  基準電圧選択用スイッチング素子
Ｃ１、Ｃ２、Ｃ３  サンプリング用コンデンサ
ＣＰ  Ａ／Ｄコンバータ回路用フラッシュコンパレータ
ＭＥ  Ａ／Ｄコンバータ回路用メモリ
ＤＡＣ  Ｄ／Ａコンバータ回路
Ｒ  基準電圧生成用抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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