(57)【要約】【課題】本発明の実施形態は、３次元的に配置されたメモリセルアレイを有する低消費電力の半導体記憶装置を提供することを目的とする。【解決手段】実施形態に係る半導体記憶装置は、Ｘ方向並びにＹ方向に広がる平面を主平面とする半導体基板と、Ｚ方向に延びＸ方向に配列された複数の列線、Ｘ方向に延びＺ方向に配列された複数の行線、並びに、複数の列線及び複数の行線の各交差部に配置された複数のメモリセルを有するメモリセルアレイをＹ方向に複数並べて構成され、半導体基板上に形成されたメモリセルブロックとを備え、メモリセルは、遷移金属酸化物を材料とする可変抵抗素子を有し、複数の列線及び複数の行線の少なくとも一方は、ポリシリコンを材料とするポリシリコン配線であり、メモリセルブロックは、メモリセルの可変抵抗素子とポリシリコン配線との間にブロック膜を有することを特徴とする。【選択図】図３
2014039007.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する３方向をＸ方向、Ｙ方向、Ｚ方向とした場合、
Ｘ方向並びにＹ方向に広がる平面を主平面とする半導体基板と、
Ｚ方向に延びＸ方向に配列された複数の列線、Ｘ方向に延びＺ方向に配列された複数の行線、並びに、前記複数の列線及び前記複数の行線の各交差部に配置された複数のメモリセルを有するメモリセルアレイをＹ方向に複数並べて構成され、前記半導体基板上に形成されたメモリセルブロックと
を備え、
前記メモリセルは、遷移金属酸化物を材料とする可変抵抗素子を有し、
前記複数の列線及び前記複数の行線の少なくとも一方は、ポリシリコンを材料とするポリシリコン配線であり、
前記メモリセルブロックは、前記メモリセルの可変抵抗素子と前記ポリシリコン配線との間にブロック膜を有し、
前記可変抵抗素子及び前記ブロック膜は、Ｚ方向に配列された前記複数の行線間に連続的に形成されており、
前記ブロック膜は、窒化シリコン、酸化窒化シリコン、又は酸化シリコンからなり、
Ｙ方向に隣接する２つの前記メモリセルアレイは、前記複数の列例又は前記複数の行線を共有し、
前記メモリセルブロックは、前記複数の列線のそれぞれの一端に形成された選択素子、及びＹ方向に延びＸ方向に配列された複数のグローバル列線を有し、
Ｙ方向に並ぶ複数の前記列線は、それぞれ前記選択素子を介して、一の前記グローバル列線に接続されており、
前記複数の選択素子は、それぞれ前記グローバル列線から前記列線にかけてＺ方向に順時積層された第１導電型半導体からなるソース領域、第２導電型半導体からなるチャネル領域、及び前記第１導電型半導体からなるドレイン領域を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項２】
互いに交差する３方向をＸ方向、Ｙ方向、Ｚ方向とした場合、
Ｘ方向並びにＹ方向に広がる平面を主平面とする半導体基板と、
Ｚ方向に延びＸ方向に配列された複数の列線、Ｘ方向に延びＺ方向に配列された複数の行線、並びに、前記複数の列線及び前記複数の行線の各交差部に配置された複数のメモリセルを有するメモリセルアレイをＹ方向に複数並べて構成され、前記半導体基板上に形成されたメモリセルブロックと
を備え、
前記メモリセルは、遷移金属酸化物を材料とする可変抵抗素子を有し、
前記複数の列線及び前記複数の行線の少なくとも一方は、ポリシリコンを材料とするポリシリコン配線であり、
前記メモリセルブロックは、前記メモリセルの可変抵抗素子と前記ポリシリコン配線との間にブロック膜を有する
ことを特徴とする半導体記憶装置。
【請求項３】
前記可変抵抗素子及び前記ブロック膜は、Ｚ方向に配列された前記複数の行線間に連続的に形成されている
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
Ｙ方向に隣接する２つの前記メモリセルアレイは、前記複数の列例又は前記複数の行線を共有する
ことを特徴とする請求項２又は３記載の半導体記憶装置。
【請求項５】
前記メモリセルブロックは、前記複数の列線のそれぞれの一端に形成された選択素子、及びＹ方向に延びＸ方向に配列された複数のグローバル列線を有し、
Ｙ方向に並ぶ複数の前記列線は、それぞれ前記選択素子を介して、一の前記グローバル列線に接続されている
ことを特徴とする請求項２〜４のいずれか１項記載の半導体記憶装置。
【請求項６】
前記複数の選択素子は、それぞれ前記グローバル列線から前記列線にかけてＺ方向に順時積層された第１導電型半導体からなるソース領域、第２導電型半導体からなるチャネル領域、及び前記第１導電型半導体からなるドレイン領域を有する
ことを特徴とする請求項２〜５のいずれか１項記載の半導体記憶装置。
【請求項７】
前記可変抵抗素子及び前記ブロック膜は、Ｚ方向に配列された前記複数の行線間に連続的に形成されている
ことを特徴とする請求項２〜６のいずれか１項記載の半導体記憶装置。
【請求項８】
互いに交差する３方向をＸ方向、Ｙ方向、Ｚ方向とした場合、
Ｘ方向並びにＹ方向に広がる平面を主平面とする半導体基板上に層間絶縁膜及び導電膜をＺ方向に順次積層し、
前記層間絶縁膜及び前記導電膜に対してＸ方向に延びる第１溝を形成し、
前記第１溝のＹ方向を向く側壁に遷移金属酸化物を材料とする抵抗変化膜を成膜し、
前記抵抗変化膜が形成された前記第１溝のＹ方向を向く側壁に更にブロック膜を成膜し、
前記抵抗変化膜及び前記ブロック膜が形成された前記第１溝にポリシリコン膜を埋め込み、
前記ポリシリコン膜に対して当該ポリシリコン膜をＸ方向に複数に分割する第２溝を形成する
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の更なる高集積化を実現する技術として、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）が注目されている。
【０００３】
このＲｅＲＡＭのメモリセルは、ＭＯＳＦＥＴ等の選択素子を必要としないため、メモリセルを３次元的に配置させたメモリセルアレイを構成することが容易である。例えば、半導体基板に対して垂直方向に伸びる柱状のビット線、このビット線の側面に形成された垂直方向に伸びる柱状の抵抗変化材、並びに、抵抗変化材を介してビット線と交差する水平方向に伸びるワード線からなるメモリセルアレイがある（以下では、３次元的に配置されたメモリセルアレイを「メモリセルブロック」と呼ぶこともある）。
【０００４】
しかし、このメモリセルアレイの場合、メモリセルを構成する抵抗変化膜と、ビット線或いはワード線を構成するポリシリコン膜が反応してシリサイドが形成されることがある。この場合、メモリセルの動作電圧が増大するため消費電力の点で問題となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−０１０６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、３次元的に配置されたメモリセルアレイを有する低消費電力の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、互いに交差する３方向をＸ方向、Ｙ方向、Ｚ方向とした場合、Ｘ方向並びにＹ方向に広がる平面を主平面とする半導体基板と、Ｚ方向に延びＸ方向に配列された複数の列線、Ｘ方向に延びＺ方向に配列された複数の行線、並びに、前記複数の列線及び前記複数の行線の各交差部に配置された複数のメモリセルを有するメモリセルアレイをＹ方向に複数並べて構成され、前記半導体基板上に形成されたメモリセルブロックとを備え、前記メモリセルは、遷移金属酸化物を材料とする可変抵抗素子を有し、前記複数の列線及び前記複数の行線の少なくとも一方は、ポリシリコンを材料とするポリシリコン配線であり、前記メモリセルブロックは、前記メモリセルの可変抵抗素子と前記ポリシリコン配線との間にブロック膜を有することを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の機能ブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルブロックの回路図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルブロックの構造を示す斜視図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルブロックの構造を示すＸ−Ｙ断面図である。
【図５】同実施形態に係る半導体記憶装置のメモリセルブロックの構造を示すＹ−Ｚ断面図である。
【図６】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図７】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図８】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図９】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図１０】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図１１】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図１２】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図１３】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図１４】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図１５】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図１６】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図１７】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図１８】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図１９】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図２０】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図２１Ａ】同実施形態に係る半導体記憶装置の可変抵抗素子及びビット線間の電位障壁の様子を示す図である。
【図２１Ｂ】同実施形態の比較例に係る半導体記憶装置の可変抵抗素子及びビット線間の電位障壁の様子を示す図である。
【図２２】同実施形態に係る半導体記憶装置の効果を説明する図である。
【図２３】同実施形態に係る半導体記憶装置の効果を説明する図である。
【図２４】第２の実施形態に係る半導体記憶装置のメモリセルブロックの構造を示す斜視図である。
【図２５】同実施形態に係る半導体記憶装置のメモリセルブロックの構造を示すＹ−Ｚ断面図である。
【図２６】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【図２７】同実施形態に係る半導体記憶装置のメモリセルブロックの製造方法を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る半導体記憶装置及びその製造方法について説明する。
【００１０】
［第１の実施形態］
＜全体構造＞
ここでは、第１の実施形態に係る半導体記憶装置の全体構造について説明する。
【００１１】
図１は、本実施形態に係る半導体記憶装置の機能ブロック図である。
この半導体記憶装置は、互いに交差する複数の行線及び列線、並びに、これら行線及び列線の各交差部に設けられたメモリセルを有する複数のメモリセルアレイからなるメモリセルブロック１１を備える。以下の説明では、通常の半導体記憶装置にならい、行線を「ワード線」、列線を「ビット線」と呼ぶこともある。
【００１２】
また、この半導体記憶装置は、アクセス（データ消去／書き込み／読み出し）時に、行線を選択する行デコーダ１２及び列線を選択する列デコーダ１３を備える。列デコーダ１３は、アクセス動作を制御するドライバを含む。
【００１３】
更に、この半導体記憶装置は、メモリセルブロック１１中のアクセス対象となるメモリセルを選択する上位ブロック１４を備える。上位ブロック１４は、行デコーダ１２及び列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。なお、以下の説明において、データ消去動作を「リセット動作」と呼び、リセット動作に必要な電圧を「リセット電圧」と呼ぶこともある。同様に、データ書き込み動作を「セット動作」と呼び、セット動作に必要な電圧を「セット電圧」と呼ぶこともある。
【００１４】
以上の機能ブロックによって、同一ワード線に接続された全てのメモリセルの一括したデータ消去／書き込み／読み出しが可能になる。
【００１５】
＜メモリセルブロックの概要及び構造＞
ここでは、第１の実施形態に係る半導体記憶装置のメモリセルブロックの概要及び構造について説明する。
【００１６】
先ず、メモリセルブロック１１の回路について説明する。
図２は、メモリセルブロック１１の回路図である。
メモリセルブロック１１は、前述の通り、互いに交差する複数のワード線ＷＬ及び複数のビット線ＢＬ、並びに、これらワード線ＷＬ及びビット線ＢＬの各交差部に配置された可変抵抗素子ＶＲからなるメモリセルＭＣを有する。ビット線ＢＬは、各ビット線ＢＬに設けられた選択素子Ｓを介してグローバルビット線ＧＢＬ（グローバル列線）に接続されている。
【００１７】
メモリセルブロック１１の各ワード線ＷＬ０、ＷＬ１、・・・は行デコーダ１２に接続されており、各ビット線ＢＬ０、ＢＬ１、・・・はグローバルビット線ＧＢＬを介して列デコーダ１３に接続されている。そして、行デコーダ１２及び列デコーダ１３から供給される電圧によって、メモリセルＭＣには、リセット電圧など各種動作に必要な動作電圧が印加される。
【００１８】
メモリセルＭＣへのアクセスは、始めに、上位ブロック１４から出力される行アドレス、列アドレスに基づいて、行デコーダ１２、列デコーダ１３によってメモリセルブロック１１内のアクセス対象となる選択メモリセルＭＣＳに接続されているワード線ＷＬ（図２の場合、ＷＬ０）、ビット線ＢＬ（図２の場合、ＢＬ０）を選択する。ビット線ＢＬの選択は、選択ゲート線ＳＧＬを介した選択素子Ｓのオン／オフ制御によって行う。
【００１９】
続いて、行デコーダ１２は、選択ワード線ＷＬ（図２の場合、ＷＬ０）に対して選択ワード線電圧ＶＳＷを供給し、その他の非選択ワード線ＷＬに対して非選択ワード線電圧ＶＵＷを供給する。一方、列デコーダ１３は、選択ビット線ＢＬ（図２の場合、ＢＬ０）に対して選択ビット線電圧ＶＳＢを供給する。これら選択ワード線電圧ＶＳＷ、非選択ワード線電圧ＶＵＷ、及び選択ビット線電圧ＶＳＢを適切な電圧に設定することで、メモリセルＭＣに適切な動作電圧を印加することが可能となる。
【００２０】
次に、メモリセルブロック１１の構造について説明する。
図３は、メモリセルブロック１１の一部を示す斜視図であり、図４は、メモリセルブロック１１のＸ−Ｙ断面図である。
【００２１】
メモリセルブロック１１は、Ｙ方向に所定ピッチで並べられた複数のメモリセルアレイを有する。各メモリセルアレイは、Ｘ−Ｚ平面内においてＸ方向に延びＺ方向に所定ピッチで配列された複数のワード線ＷＬと、Ｘ−Ｚ平面内においてＹ方向に延びＸ方向に所定ピッチで配列された複数のビット線ＢＬと、これら複数のワード線ＷＬ及び複数のビット線ＢＬとの各交差部に設けられた可変抵抗素子ＶＲを有する。Ｙ方向で隣接する２つのメモリセルアレイは、ワード線ＷＬ又ビット線ＢＬを共有している。
【００２２】
ワード線ＷＬは、耐熱性が高く且つ抵抗値の低い材料を用いて形成することができる。例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、若しくはこれらを積層したものなどがこれに当たる。ビット線ＢＬは、ポリシリコンを材料として形成する。本実施形態においては、ビット線ＢＬがポリシリコン配線に該当する。
【００２３】
また、可変抵抗素子ＶＲは、抵抗変化材を用いて形成する。ここでいう抵抗変化材とは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗値を遷移する素材であり、低抵抗状態の抵抗変化材に所定の電圧を印加すると高抵抗状態に遷移し（リセット動作）、高抵抗状態の抵抗変化材に所定の電流を印加すると低抵抗状態に遷移する（セット動作）。抵抗変化材としては、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、及びニオブ（Ｎｂ）よりなる群から選択された、少なくとも１つの元素を含む酸化物を主成分とする遷移金属酸化物を用いることができる。例えば、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化ニッケル（ＮｉＯ）、酸化タングステン（ＷＯ３）、及び酸化タンタル（Ｔａ２Ｏ５）等がこれに当たる。これら抵抗変化材は、アトミックレイヤデポジション（ＡＬＤ）に代表される等方性の良い成膜方法を用いることで、側壁にも均質且つ均一な膜厚で形成することができる。
【００２４】
また、メモリセルブロック１１は、Ｘ−Ｙ平面内においてＹ方向に延びＸ方向に所定ピッチで配列された複数のグローバルビット線ＧＢＬを有する。メモリセルブロック１１の複数のビット線ＢＬのうち、Ｙ−Ｚ平面内で、Ｙ方向に並ぶ複数のビット線ＢＬは、各ビット線ＢＬの一端に形成された選択素子Ｓを介して一つのグローバルビット線ＧＢＬに共通に接続されている。各選択素子Ｓは、グローバルビット線ＧＢＬからビット線ＢＬにかけてＺ方向に積層されたソース領域ＡＳ、チャネル領域ＡＣ、及びドレイン領域ＡＤを有する。また、メモリセルブロック１１は、Ｙ方向で隣接する選択素子Ｓの間においてＸ方向に延びる複数の選択ゲート線ＳＧＬを有する。Ｘ方向に並ぶ複数の選択素子Ｓは、各選択素子ＳのＹ方向を向く側面に形成されたゲート絶縁膜ＩＳ０を介して一つの選択ゲート線ＳＧＬによって共通にオン／オフ制御される。
【００２５】
一方、図３には図示されていないが、メモリセルブロック１１の複数のワード線ＷＬのうち、Ｘ−Ｙ平面内においてＹ方向に偶数番目に並ぶワード線ＷＬｅ同士、及びＸ−Ｙ平面内においてＹ方向に奇数番目に並ぶワード線ＷＬｏ同士も、図４に示すように、それぞれ共通に接続されている。
【００２６】
更に、本実施形態のメモリセルブロック１１は、ポリシリコンを材料とするビット線ＢＬと遷移金属酸化物を材料とする可変抵抗素子ＶＲとの間にブロック膜ＢＦを有する。このブロック膜ＢＦは、ポリシリコン中のシリコンと遷移金属酸化物中の遷移金属の結合を防止するためのものであり、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、及び酸化シリコン（ＳｉＯ２）などを材料として形成することができる。
【００２７】
なお、図３及び図４において、中空になっている領域には、実際には、酸化シリコン（ＳｉＯ２）が埋まっており、上記接続関係を除いて、ワード線ＷＬ、ビット線ＢＬ、グローバルビット線ＧＢＬの各配線間は、それぞれ電気的な絶縁を保っている。
【００２８】
次に、メモリセルブロック１１の断面について、もう少し説明する。
図５は、メモリセルブロック１１のＹ−Ｚ断面図である。
メモリセルブロック１１は、図示しない半導体基板上において、Ｙ方向に延びるグローバルビット線ＧＢＬからなる層、層間絶縁膜ＩＳ１、Ｘ方向に延びる選択ゲート線ＳＧＬからなる層、層間絶縁膜ＩＳ２、及び層間絶縁膜ＩＳ３が、Ｚ方向に順次積層されている。また、層間絶縁膜ＩＳ２上には、Ｘ方向に延びるワード線ＷＬからなる層が層間絶縁膜ＩＳ４を介してＺ方向に繰り返し積層されている。図４の場合、ワード線ＷＬからなる層は、４層積層されている。
【００２９】
層間絶縁膜ＩＳ１、選択ゲート線ＳＧＬからなる層、及び層間絶縁膜ＩＳ２の一部には、グローバルビット線ＧＢＬからなる層から層間絶縁膜ＩＳ３に掛けてソース領域ＡＳ、チャネル領域ＡＣ、及びドレイン領域ＡＤを積層させた選択素子Ｓが形成されている。選択素子ＳのＹ方向を向く側面にはゲート絶縁膜ＩＳ０が形成されている。なお、図５に示すように、選択ゲート線ＳＧＬは、底面が選択素子Ｓのソース領域ＳＡ及びチャネル領域ＡＣの境界面よりも下の位置、上面が選択素子Ｓのチャネル領域ＡＣ及びドレイン領域ＡＤの境界面よりも上の位置になるように形成されている。
【００３０】
また、層間絶縁膜ＩＳ３、ワード線ＷＬからなる層、層間絶縁膜ＩＳ４、・・・、層間絶縁膜ＩＳ４、及びワード線ＷＬからなる層の一部には、Ｚ方向に延びる柱状のビット線ＢＬが形成されている。このビット線ＢＬのＹ方向を向く両側面には、ビット線ＢＬからワード線ＷＬにかけてブロック膜ＢＦ及び可変抵抗素子ＶＲが順次形成されている。つまり、本実施形態のメモリセルブロック１１は、ポリシリコンを材料とするビット線ＢＬと遷移金属酸化物を材料とする可変抵抗素子ＶＲとがブロック膜ＢＦによって隔てられた構造となっている。
【００３１】
＜メモリセルブロックの製造方法＞
ここでは、第１の実施形態に係る半導体記憶装置のメモリセルブロックの製造方法について説明する。
【００３２】
図６〜図２０は、メモリセルブロック１１の製造方法を説明する図である。
始めに、図６に示すように、図示しないＸ−Ｙ平面を主平面とする半導体基板上に、Ｘ−Ｙ平面内においてＹ方向に延びＸ方向に所定ピッチで複数並ぶグローバルビット線１０１（図３のＧＢＬ）を形成する。グローバルビット線１０１の材料としては、例えば、タングステン（Ｗ）、バリアメタルとしての窒化チタン（ＴｉＮ）などを用いることができる。
【００３３】
続いて、図７に示すように、複数のグローバルビット線１０１間に例えば酸化シリコン（ＳｉＯ２）を材料とする絶縁膜１０２を埋め込む。その後、ＣＭＰ法等によって、絶縁膜１０２の上面をグローバルビット線１０１の上面が露出するまで研磨する。
【００３４】
続いて、図８に示すように、グローバルビット線１０１及び絶縁膜１０２上に選択素子Ｓのソース領域ＡＳとなる半導体膜１０３´´、チャネル領域ＡＣとなる半導体膜１０４´´、及びドレイン領域ＡＤとなる半導体膜１０５´´を順次積層する。半導体膜１０３´´及び１０５´´の材料としては、例えば、不純物濃度が１×１０２０ｃｍ−３であるＮ＋シリコンを用いることができる。また、半導体膜１０４´´の材料としては、例えば、不純物濃度が１×１０１８ｃｍ−３であるＰ＋シリコンを用いることができる。その後、アニール処理によって、半導体膜１０３´´〜１０５´´を結晶化させる。
【００３５】
続いて、図９に示すように、異方性エッチングによって、半導体膜１０３´´〜１０５´´に対してＸ方向に延びる溝１０６を形成する。これによって、溝１０６によってＹ方向に複数に分割された半導体膜１０３´〜１０５´が形成される。
【００３６】
続いて、図１０に示すように、溝１０６に層間絶縁膜ＩＳ１となる層間絶縁膜１０７を埋め込む。層間絶縁膜１０７の材料としては、例えば酸化シリコン（ＳｉＯ２）を用いることができる。その後、層間絶縁膜１０７をエッチバックし、溝１０６の底部にのみ残残させる。
【００３７】
続いて、図１１に示すように、溝１０６の側壁に選択素子Ｓのゲート絶縁膜ＩＳ０となる絶縁膜１０８を形成する。絶縁膜１０８の材料としては、例えば酸化シリコン（ＳｉＯ２）を用いることができる。その後、異方性エッチングによって、半導体膜１０５´の上面と層間絶縁膜１０７の上面が露出するまで、絶縁膜１０８を部分的に除去する。これによって、溝１０６の側壁にのみ絶縁膜１０８が残存する。
【００３８】
続いて、図１２に示すように、溝１０６に選択ゲート線ＳＧＬとなる導電膜１０９を形成する。導電膜１０９の材料としては、例えばＮ＋ポリシリコンを用いることができる。その後、導電膜１０９は、底面の高さが半導体膜１０３´及び１０４´の境界面よりも低く、上面の高さが半導体膜１０４´及び１０５´の境界面よりも高くなるように形成する。
【００３９】
続いて、図１３に示すように、溝１０６に対して層間絶縁膜ＩＳ２となる層間絶縁膜１１０を埋め込む。層間絶縁膜１１０の材料としては、例えば酸化シリコン（ＳｉＯ２）を用いることができる。その後、ＣＭＰ法等によって、半導体膜１０５´及び絶縁膜１０８の上面が露出するまで研磨する。
【００４０】
続いて、図１４に示すように、異方性エッチングによって、半導体膜１０５´〜１０３´に対して柱状の溝１１１を形成する。ここで、溝１１１は、Ｚ方向から見て、グローバルビット線１０１の有る位置に残存させる。これによって、半導体膜１０３〜１０５からなる選択素子Ｓが形成される。その後、溝１１１に対して例えば酸化シリコン（ＳｉＯ２）を材料とする絶縁膜１１２（図示せず）を埋め込む。
【００４１】
続いて、図１５に示すように、半導体膜１０５、絶縁膜１０８、層間絶縁膜１１０、及び絶縁膜１１２上に層間絶縁膜ＩＳ３となる層間絶縁膜１１３´を形成する。層間絶縁膜１１３´の材料としては、例えば酸化シリコン（ＳｉＯ２）を用いることができる。その後、層間絶縁膜１１３´上に層間絶縁膜ＩＳ４となる層間絶縁膜１１５´を間に挟みながらワード線ＷＬとなる導電膜１１４´を所望の数だけ繰り返し積層する。図１５の場合、導電膜１１４´の積層を４回繰り返している。導電膜１１４´の材料としては、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、若しくはこれらを積層したものなどを用いることができる。また、層間絶縁膜１１５´の材料としては、例えば酸化シリコン（ＳｉＯ２）を用いることができる。その後、最上層の導電膜１１４´上に、例えば酸化シリコン（ＳｉＯ２）を材料とする層間絶縁膜１１６´を積層する。
【００４２】
続いて、図１６に示すように、異方性エッチングによって、層間絶縁膜１１６´から層間絶縁膜１１３´に対してＸ方向に延びる溝１１７を形成する。ここで、溝１１７は、Ｚ方向から見て選択素子Ｓの位置に形成する。これによって、Ｙ方向に複数に分割された層間絶縁膜１１３、導電膜１１４、層間絶縁膜１１５、及び１１６が形成される。このうち、導電膜１１４は、ワード線ＷＬとなる。また、溝１１７の底部に、半導体膜１０５、絶縁膜１０８、及び１１２が露出する。
【００４３】
続いて、図１７に示すように、ＡＬＤ法等によって、溝１１７及び層間絶縁膜１１６上に可変抵抗素子ＶＲとなる抵抗変化膜１１８´を成膜する。可変抵抗膜１１８´の材料としては、上記遷移金属酸化物を用いることができる。その後、エッチバックによって、溝１１７の側壁にのみ抵抗変化膜１１８´を残存させる。これによって、溝１１７の底部に、再び半導体層１０５、絶縁膜１０８、及び１１２が露出する。なお、このエッチバックは、後述するブロック膜１１９´のエッチバックと共に行うこともできる。
【００４４】
続いて、図１８に示すように、ＡＬＤ法等によって、溝１１７及び層間絶縁膜１１６上にブロック膜ＢＦとなるブロック膜１１９´を成膜する。ブロック膜１１９´の材料としては、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、及び酸化シリコン（ＳｉＯ２）などを用いることができる。これらのうち酸化窒化シリコンを材料とする場合、（ｉ）酸化シリコン（ＳｉＯ２）成膜後の窒化、（ｉｉ）窒化シリコン（ＳｉＮ）成膜後の酸化、（ｉｉｉ）ＡＬＤ−ＳｉＯ２とＡＬＤ−ＳｉＮのラミネート成膜、等によってブロック膜１１９´を形成することができる。その後、エッチバックによって、抵抗変化膜１１８´が成膜されている溝１１７の側壁にのみブロック膜１１９´を残存させる。
【００４５】
続いて、図１９に示すように、溝１１７に対してビット線ＢＬとなるポリシリコン膜１２０´埋め込む。その後、ＣＭＰ法等によって、層間絶縁膜１１６、抵抗変化膜１１８´、及びブロック膜１１９´の上面が露出するまで研磨する。
【００４６】
続いて、図２０に示すように、異方性エッチングによって、抵抗変化膜１１８´、ブロック膜１１９´、及びポリシリコン膜１２０´に対して柱状の溝１２１を形成する。ここで、溝１２１は、Ｘ方向に隣接する選択素子Ｓの間に形成する。換言すれば、溝１２１は、抵抗変化膜１１９´、ブロック膜１２０´、及びポリシリコン膜１２１´は、Ｚ方向から見て選択素子Ｓの有る位置に残残させる。これによって、Ｘ方向に複数に分割された抵抗変化膜１１８、ブロック膜１１９、及びポリシリコン膜１２０が形成される。これら抵抗変化膜１１８、ブロック膜１１９、及びポリシリコン膜１２０は、それぞれ可変抵抗素子ＶＲ、ブロック膜ＢＦ、及びビット線ＢＬとなる。また、ここまでの工程によって、Ｙ方向に延びる複数のワード線ＷＬ及びＺ方向に延びる複数のビット線ＢＬの各交差部に設けられた可変抵抗素子ＶＲからなるメモリセルＭＣが形成される。なお、ここでは、異方性エッチングによって、ポリシリコン膜１２０´のみに対して柱状の溝を形成しても良い。この場合、完成後のメモリセルブロックの可変抵抗素子ＶＲ及びブロック膜ＢＦは、Ｘ方向に隣接するビット線ＢＬ間に連続的に形成されることになる。
【００４７】
最後に、溝１２１に対して例えば酸化シリコン（ＳｉＯ２）を材料とする絶縁膜１２２（図示せず）を埋め込む。
以上の工程によって、メモリセルブロック１１を製造することができる。
【００４８】
＜まとめ＞
ここでは、可変抵抗素子ＶＲとビット線ＢＬとの間にブロック層ＢＦがない場合を比較例として、本実施形態の効果について説明する。
【００４９】
比較例の場合、ビット線ＢＬと可変抵抗素子ＶＲが直接接触しているため、ビット線ＢＬの材料であるポリシリコン中のシリコンと、可変抵抗素子ＶＲの材料である遷移金属酸化膜とが反応し、ビット線Ｂｌと可変抵抗素子ＶＲの境界付近にシリサイドが形成されてしまう。
【００５０】
この点、本実施形態の場合、ビット線ＢＬと可変抵抗素子ＶＲの間にブロック層ＢＦが設けられているため、比較例と比べ、ビット線ＢＬと可変抵抗素子ＶＲの境界付近におけるシリサイドの形成を抑制することができる。
【００５１】
図２１Ａ及び図２１Ｂは、可変抵抗素子ＶＲ（抵抗変化膜１１８）及びビット線ＢＬ（導電膜１２０）間の電位障壁の様子を示す図であり、図２１Ａは本実施形態の場合、図２１Ｂは比較例の場合について示している。
【００５２】
比較例の場合、図２１Ｂに示すように、可変抵抗素子ＶＲの材料である酸化ハフニウム（ＨｆＯ２）の電位障壁が大きいため、その分だけトンネル電流が流れにくい点が問題であった。
【００５３】
この点、本実施形態の場合、図２１Ａに示すように、例えば窒化シリコン（ＳｉＮ）を材料とするブロック膜ＢＦを設けることによって、例えば酸化ハフニウム（ＨｆＯ２）を材料とする可変抵抗素子ＶＲの電位障壁を低下させることができる。その結果、比較例と比べ、トンネル電流が流れやすくなり、その分だけメモリセルＭＣの動作電圧を低減させることができる。つまり、フォーミング動作、セット動作、及びリセット動作におけるメモリセルＭＣに対する印加電圧を低減させることができ、その分だけ消費電力を抑えることができる。
【００５４】
図２２は、リセット動作時におけるメモリセルに印加する電圧とこの電圧によってリセット動作が完了したメモリセルの割合との関係を示すグラフである。図中において、白い菱形が本実施形態の場合であり、黒い菱形が比較例の場合である。また、図２３は、リセット動作／セット動作の繰り返し回数（サイクル）と、メモリセルのリセット動作が完了するリセット電圧との関係を示すグラフである。図中において、点線が本実施形態の場合であり、実線が比較例の場合である。
【００５５】
図２２から分かるように、本実施形態の場合、比較例と比べ、より低いリセット電圧によってリセット動作が完了するメモリセルの割合が高いことが分かる。
【００５６】
また、図２３から分かるように、本実施形態の場合、比較例と比べ、リセット動作／セット動作の繰り返し回数（サイクル）に関わらず、全体的により低いリセット電圧によってメモリセルのリセット動作が完了していることが分かる。
【００５７】
以上、本実施形態の場合、遷移金属酸化物を材料とする可変抵抗素子ＶＲとポリシリコンを材料とするビット線ＢＬとの間にブロック膜ＢＦを設けたことで、遷移金属酸化物とポリシリコンとの反応を抑制することができる。また、可変抵抗素子ＶＲの遷移金属酸化物の電位障壁が低くなるため、その分だけメモリセルの動作電圧を低減させることができる。つまり、本実施形態によれば、低消費電力の半導体記憶装置を提供することができる。
【００５８】
［第２の実施形態］
第１の実施形態では、ワード線ＷＬを導電膜、ビット線ＢＬをポリシリコン膜で形成した半導体記憶装置について説明した。これに対し、第２の実施形態では、ワード線ＷＬをポリシリコン膜、ビット線ＢＬを導電膜で形成した半導体記憶装置について説明する。つまり、第２の実施形態では、ワード線ＷＬがポリシリコン配線に該当する。なお、本実施形態では、第１の実施形態との差異点を中心に説明する。
【００５９】
先ず、本実施形態に係るメモリセルブロック２１の構造について説明する。
図２４は、メモリセルブロック２１の一部を示す斜視図であり、図２５は、メモリセルブロック２１のＹ−Ｚ断面図である。
【００６０】
メモリセルブロック２１は、ワード線ＷＬが、ポリシリコンで形成されており、ビット線ＢＬが、耐熱性が高く且つ抵抗値の低い材料、例えばタングステン（Ｗ）などで形成されている。そのため、ブロック膜ＢＦは、第１の実施形態のようにビット線ＢＬと可変抵抗素子ＶＲとの間ではなく、ワード線ＷＬと可変抵抗素子ＶＲとの間に形成されている。
【００６１】
次に、メモリセルブロック２１の製造方法について説明する。
図２６及び図２７は、メモリセルブロック２１の製造方法を説明する図である。なお、本実施形態の説明及び図２６及び図２７において、第１の実施形態と共通する符号については、そのまま使用している。
【００６２】
始めのグローバルビット線１０１の形成から、溝１１７の形成までは、第１の実施形態において図６〜図１６を用いて説明した工程と同様であるため説明を省略する。なお、本実施形態では、導電膜１１４の替わりに、ポリシリコン膜２１４を用いることに留意されたい。
【００６３】
続いて、図２６に示すように、ＡＬＤ法等によって、溝１１７及び層間絶縁膜１１６上にブロック膜ＢＦとなるブロック膜２１９´を成膜する。ブロック膜２１９´の材料としては、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、及び酸化シリコン（ＳｉＯ２）などを用いることができる。これらのうち酸化窒化シリコンを材料とする場合、第１の実施形態と同様、（ｉ）酸化シリコン（ＳｉＯ２）成膜後の窒化、（ｉｉ）窒化シリコン（ＳｉＮ）成膜後の酸化、（ｉｉｉ）ＡＬＤ−ＳｉＯ２とＡＬＤ−ＳｉＮのラミネート成膜、等によってブロック膜２１９´を形成することができる。
【００６４】
また、本実施形態の場合、溝１１７の側壁には、ポリシリコン膜２１４及び層間絶縁膜１１５が露出している。そのため、溝１１７の側壁に露出したポリシリコン膜２１４の材料であるＮ＋ポリシリコンと層間絶縁膜１１５の材料である酸化シリコン（ＳｉＯ２）を酸化させ窒化させることによっても、ブロック膜２１９´を成膜することができる。この場合、上記（ｉ）〜（ｉｉｉ）の方法に比べて少ないプロセルによるメモリセルブロック２１の製造が可能である。
【００６５】
その後、エッチバックによって、溝１１７の側壁にのみブロック膜２１９´を残存させる。これによって、溝１１７の底部に、半導体膜１０５、絶縁膜１０８、及び１１２が露出する。なお、このエッチバックは、後述する抵抗変化膜２１８´のエッチバックと共に行うこともできる。
【００６６】
続いて、図２７に示すように、ＡＬＤ法等によって、溝１１７及び層間絶縁膜１１６上に可変抵抗素子ＶＲとなる抵抗変化膜２１８´を形成する。抵抗変化膜２１８´の材料としては、上記遷移金属酸化物を用いることができる。その後、エッチバックによって、ブロック膜２１９´が成膜された溝１１７の側壁にのみ抵抗変化膜２１８´を残存させる。これによって、溝１１７の底部に、再び半導体層１０５及び絶縁膜１１２が露出する。
【００６７】
その後、第１の実施形態において図１８〜図２０を用いて説明した工程と同様の工程を実行することによってメモリセルブロック２１を製造することができる。なお、本実施形態では、ポリシリコン膜１２０の替わりに、例えばタングステン（Ｗ）等を材料とする導電膜を用いることに留意されたい。
【００６８】
以上、本実施形態によれば、遷移金属酸化物を材料とする可変抵抗素子ＶＲとポリシリコンを材料とするワード線ＷＬとの間にブロック膜ＢＦを設けたことで、第１の実施形態と同様の効果を得ることができる。
【００６９】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１１、２１・・・メモリセルブロック、１２・・・行デコーダ、１３・・・列デコーダ、１４・・・上位ブロック、１５・・・電源、１０１・・・グローバルビット線、１０２、１０８、１１２、１２２・・・絶縁膜、１０３、１０４、１０５・・・半導体膜、１０６、１１１、１１７、１２１・・・溝、１０７、１１０、１１３、１１５、１１６・・・層間絶縁膜、１０９、１１４・・・導電膜、
１１８、２１８・・・抵抗変化膜、１１９、２１９・・・ブロック膜、１２０、２１４・・・ポリシリコン膜。
【図１】
2014039007.tif 000003
【図２】
2014039007.tif 000004
【図３】
2014039007.tif 000005
【図４】
2014039007.tif 000006
【図５】
2014039007.tif 000007
【図６】
2014039007.tif 000008
【図７】
2014039007.tif 000009
【図８】
2014039007.tif 000010
【図９】
2014039007.tif 000011
【図１０】
2014039007.tif 000012
【図１１】
2014039007.tif 000013
【図１２】
2014039007.tif 000014
【図１３】
2014039007.tif 000015
【図１４】
2014039007.tif 000016
【図１５】
2014039007.tif 000017
【図１６】
2014039007.tif 000018
【図１７】
2014039007.tif 000019
【図１８】
2014039007.tif 000020
【図１９】
2014039007.tif 000021
【図２０】
2014039007.tif 000022
【図２１Ａ】
2014039007.tif 000023
【図２１Ｂ】
2014039007.tif 000024
【図２２】
2014039007.tif 000025
【図２３】
2014039007.tif 000026
【図２４】
2014039007.tif 000027
【図２５】
2014039007.tif 000028
【図２６】
2014039007.tif 000029
【図２７】
2014039007.tif 000030