(57)【要約】      （修正有）【課題】１つ又は複数の入力信号を滑らかに減衰させ、電子回路の信頼性を向上させると同時に容易に実装することが可能なユニットを設けた電子回路を提供する。【解決手段】電子回路は、自動利得制御ループ内に、入力増幅器、出力信号の振幅を検出するために入力増幅器の出力に接続されたＡＧＣユニット、及びＡＧＣユニットからの適応化信号に基づいて入力増幅器の入力信号を減衰させるためのユニットを含む。減衰ユニットは、適応化信号を基準信号と比較するための、及び適応化信号と基準信号との間の差に応じた減衰電流をダイオード接続ＰＭＯＳレプリカトランジスタに供給するための、比較手段を含み、このダイオード接続ＰＭＯＳレプリカトランジスタはソースによって、増幅器の入力信号に応じた同相電圧に接続される。レプリカトランジスタは、増幅器の入力に接続されるシャント抵抗を定義するＰＭＯＳシャントトランジスタを制御する。【選択図】図４
2014087069.tif 000002
【特許請求の範囲】
【請求項１】
自動利得制御ループ内に、入力増幅器（２）、前記入力増幅器（２）の出力信号（ＶOUT）のレベルを検出するために前記入力増幅器（２）の出力に接続された自動利得制御ユニット（５）、及び前記自動利得制御ユニット（５）が供給する適応化信号（ＶAGC）に基づいて前記入力増幅器（２）の少なくとも１つの入力信号（ＶIN）を減衰させるためのユニット（１０）を含む、電子回路（１）であって、
前記減衰ユニット（１０）は、前記適応化信号（ＶAGC）を基準信号（ＶREF）と比較するための、及び前記適応化信号（ＶAGC）と前記基準信号（ＶREF）との間の差に応じた強度の減衰電流を第１のタイプの伝導性を有するダイオード接続レプリカトランジスタ（Ｍ２）に供給するための、比較手段を含み、
前記ダイオード接続レプリカトランジスタ（Ｍ２）は、ソース又はエミッタによって前記入力増幅器（２）の前記入力信号（ＶIN）に応じた同相電圧（ＶCM）に接続され、
前記ダイオード接続レプリカトランジスタ（Ｍ２）は、第１のタイプの伝導性を有するシャントトランジスタ（Ｍ１）を制御し、
前記シャントトランジスタ（Ｍ１）は前記入力増幅器（２）に接続されるシャント抵抗を定義し、前記シャント抵抗の抵抗値は、
前記ダイオード接続レプリカトランジスタ（Ｍ２）を通過する前記減衰電流の強度に左右される
ことを特徴とする、電子回路（１）。
【請求項２】
前記入力増幅器（２）は交番入力信号（ＶIN）を受信するための入力を含み、
前記シャントトランジスタ（Ｍ１）は前記レプリカトランジスタ（Ｍ２）と同一のトランジスタであること、
前記シャントトランジスタ（Ｍ１）のソーソ又はエミッタは、前記入力増幅器（２）の前記入力に接続されること、及び
前記シャントトランジスタ（Ｍ１）のドレイン又はコレクタは、供給電圧源の端子に接続されること
を特徴とする、請求項１に記載の電子回路（１）。
【請求項３】
前記入力増幅器（２）は、互いに対して１８０°位相シフトされた所定の周波数の２つの入力信号（ＶIN+、ＶIN-）を受信するための２つの入力を含み、
前記シャントトランジスタ（Ｍ１）は、前記レプリカトランジスタ（Ｍ２）と同一のトランジスタであること、
前記シャントトランジスタ（Ｍ１）の前記ソーソ又は前記エミッタは、前記入力増幅器（２）の第１の前記入力に接続されること、及び
前記シャントトランジスタ（Ｍ１）の前記ドレイン又は前記コレクタは、前記入力増幅器（２）の第２の前記入力に接続されること
を特徴とする、請求項１に記載の電子回路（１）。
【請求項４】
前記比較手段は、適応化電圧（ＶAGC）の形態の前記適応化信号と、基準電圧（ＶREF）の形態の前記基準信号とを比較するために配設され、
前記比較手段は、第１のタイプの伝導性を有する入力トランジスタ（Ｍ７、Ｍ８）の対を含み、各前記入力トランジスタ（Ｍ７、Ｍ８）はソース又はエミッタを介して分極電流源（ＩP）に接続され、前記分極電流源（ＩP）は前記供給電圧源の第１の端子に接続され、第１の前記入力トランジスタ（Ｍ７）のゲート又はベースは前記基準電圧（ＶREF）を受信し、第２の前記入力トランジスタ（Ｍ８）のゲート又はベースは前記適応化電圧（ＶAGC）を受信すること、
前記第１の入力トランジスタ（Ｍ７）のドレイン又はコレクタは、電流ミラーの第２のタイプの伝導性を有する第１のダイオード接続トランジスタ（Ｍ５）に接続され、前記電流ミラーは、第２のタイプの伝導性を有しかつゲート又はベースを介して前記第１のダイオード接続トランジスタ（Ｍ５）のゲート又はベースに接続される第２のトランジスタ（Ｍ４）を含み、前記電流ミラーの前記第１のトランジスタ（Ｍ５）及び前記第２のトランジスタ（Ｍ４）のソース又はエミッタは、前記供給電圧源の第２の端子に接続されること、並びに
前記電流ミラーの前記第２のトランジスタ（Ｍ４）のドレイン又はコレクタは、前記第２の入力トランジスタ（Ｍ８）のドレイン又はコレクタに接続され、前記ダイオード接続レプリカトランジスタ（Ｍ２）に前記減衰電流を供給するよう配設されること
を特徴とする、請求項１に記載の電子回路（１）。
【請求項５】
前記比較手段は、第２のタイプの伝導性を有する出力トランジスタ（Ｍ３）を含み、前記出力トランジスタ（Ｍ３）は、前記電流ミラーの前記第２のトランジスタ（Ｍ４）の前記ドレイン又は前記コレクタと、前記ダイオード接続レプリカトランジスタ（Ｍ２）のゲート又はベース及びドレイン又はコレクタとの間に配設され、前記減衰電流を供給するための前記出力トランジスタ（Ｍ３）の伝導作用は、前記出力トランジスタ（Ｍ３）のゲート又はベースを通る分極電圧（ＶBN1）によって制御されることを特徴とする、請求項４に記載の電子回路（１）。
【請求項６】
前記比較手段は、適応化電流（ＩAGC）の形態の前記適応化信号と、基準電流（ＩREF）の形態の前記基準信号とを比較するために配設され、
前記比較手段は、前記電流ミラーの第２のタイプの伝導性を有する前記第１のダイオード接続トランジスタ（Ｍ５）に前記基準電流（ＩREF）を供給するための基準電流源を含み、前記基準電流源は前記供給電圧源の前記第１の端子に接続され、
前記電流ミラーは、第２のタイプの伝導性を有しかつ前記ゲート又は前記ベースを介して前記第１のダイオード接続トランジスタ（Ｍ５）の前記ゲート又は前記ベースに接続される前記第２のトランジスタ（Ｍ４）を含み、前記電流ミラーの前記第１のトランジスタ（Ｍ５）及び前記第２のトランジスタ（Ｍ４）の前記ソース又は前記エミッタは、前記供給電圧源の前記第２の端子に接続されること、並びに
前記電流ミラーの前記第２のトランジスタ（Ｍ４）の前記ドレイン又は前記コレクタは、前記自動利得制御ユニットから前記適応化電流（ＩAGC）を受信し、前記基準電流と前記適応化電流との間の差に応じて、前記ダイオード接続レプリカトランジスタ（Ｍ２）に前記減衰電流を供給するよう配設されること
を特徴とする、請求項１に記載の電子回路（１）。
【請求項７】
前記比較手段は、第２のタイプの伝導性を有する前記出力トランジスタ（Ｍ３）を含み、前記出力トランジスタ（Ｍ３）は、前記電流ミラーの前記第２のトランジスタ（Ｍ４）の前記ドレイン又は前記コレクタと、前記ダイオード接続レプリカトランジスタ（Ｍ２）の前記ゲート又は前記ベース及び前記ドレイン又は前記コレクタとの間に配設され、前記減衰電流を供給するための前記出力トランジスタ（Ｍ３）の伝導作用は、前記出力トランジスタ（Ｍ３）の前記ゲート又は前記ベースを通る分極電圧（ＶBN1）によって制御されることを特徴とする、請求項６に記載の電子回路（１）。
【請求項８】
前記シャントトランジスタ（Ｍ１）、前記レプリカトランジスタ（Ｍ２）、並びに前記第１の入力トランジスタ（Ｍ７）及び前記第２の入力トランジスタ（Ｍ８）は、ＰＭＯＳトランジスタであること、
前記電流ミラーの前記第１のトランジスタ（Ｍ５）及び前記第２のトランジスタ（Ｍ４）並びに前記出力トランジスタ（Ｍ３）はＮＭＯＳトランジスタであること、並びに
前記分極電流源（ＩP）は前記供給電圧源の高電位端子（ＶDD）に接続され、前記電流ミラーの前記第１のトランジスタ（Ｍ５）及び前記第２のトランジスタ（Ｍ４）は前記供給電圧源の低電位端子（ＶSS）に接続されること
を特徴とする、請求項４〜７のいずれか１項に記載の電子回路（１）。
【請求項９】
前記シャントトランジスタ（Ｍ１）、前記レプリカトランジスタ（Ｍ２）、並びに前記第１の入力トランジスタ（Ｍ７）及び前記第２の入力トランジスタ（Ｍ８）は、ＮＭＯＳトランジスタであること、
前記電流ミラーの前記第１のトランジスタ（Ｍ５）及び前記第２のトランジスタ（Ｍ４）並びに前記出力トランジスタ（Ｍ３）はＰＭＯＳトランジスタであること、並びに
前記分極電流源（ＩP）は前記供給電圧源の低電位端子（ＶSS）に接続され、前記電流ミラーの前記第１のトランジスタ（Ｍ５）及び前記第２のトランジスタ（Ｍ４）は前記供給電圧源の高電位端子（ＶDD）に接続されること
を特徴とする、請求項４〜７のいずれか１項に記載の電子回路（１）。
【請求項１０】
前記同相電圧（ＶCM）は、電圧バッファセル（２０）を介して前記ダイオード接続レプリカトランジスタ（Ｍ２）のソース又はエミッタに供給されることを特徴とする、請求項１〜３のいずれか１項に記載の電子回路（１）。
【請求項１１】
前記比較手段は、第１のタイプの伝導性を有するヒステリシストランジスタ（Ｍ６）を含み、前記ヒステリシストランジスタ（Ｍ６）は前記ダイオード接続レプリカトランジスタ（Ｍ２）に並列に接続され、前記ヒステリシストランジスタ（Ｍ６）のソース又はエミッタは、前記レプリカトランジスタ（Ｍ２）の前記ソース又は前記エミッタに接続され、前記ヒステリシストランジスタ（Ｍ６）のゲート又はベースは、前記ダイオード接続レプリカトランジスタ（Ｍ２）の前記ゲート又は前記ベースに接続されること、及び
前記ヒステリシストランジスタ（Ｍ６）のドレイン又はコレクタは、前記電流ミラーの前記第１のダイオード接続トランジスタ（Ｍ５）の前記ゲート又は前記ベース及びドレイン又はコレクタに接続されること
を特徴とする、請求項１に記載の電子回路（１）。
【請求項１２】
前記ヒステリシストランジスタ（Ｍ６）は、前記レプリカトランジスタ（Ｍ２）及び前記シャントトランジスタ（Ｍ１）と同様、ＰＭＯＳ又はＮＭＯＳトランジスタであることを特徴とする、請求項１１に記載の電子回路（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動利得制御ループ内の入力増幅器の少なくとも１つの入力信号を減衰させるためのユニットを有する電子回路に関する。入力増幅器に加え、電子回路は自動利得制御ユニットを更に備え、これは検出した増幅レベルに応じた適応化信号を減衰ユニットに供給する。従って減衰ユニットは、入力増幅器の出力において検出した振幅レベルに関連する適応化信号に基づいて、少なくとも１つの入力信号の振幅を減衰させることができる。
【背景技術】
【０００２】
従来の様式で、入力増幅器のための自動利得制御ループを有する電子回路を、データ又は制御無線周波数信号受信機又はいずれのタイプのデータ受信器若しくは伝送器に配設することができる。所定のキャリア周波数のデータ信号を受信すると、これらの信号はアンテナで拾われ、従来の整形ステージで整形される。整形された信号は電子回路の入力増幅器に供給される。
【０００３】
通常、入力増幅器の出力はミキサユニットに接続することができるか、又は多くの場合復調ユニット若しくはアナログ−デジタル変換器に直接接続することができる。ミキサユニットは局部発振器からの少なくとも１つの発振信号を用いて、アンテナが拾って入力増幅器が増幅した信号の周波数を変換することができる。従って、復調器でのデータ又は制御信号復調動作の前に、ミキサユニットの出力において供給される１つ又は複数の中間信号を低周波数に変換することができ、ベース帯域にまで直接変換することさえできる。中間信号からデータを適切に復調できるようにするために、入力増幅器が増幅した信号の振幅を電子回路の自動利得制御ループに適応させなければならない。増幅器の適応化においては、入力増幅器が線形動作モードで動作することができなければならないという事実も考慮する。
【０００４】
入力増幅器に供給される信号の振幅は大き過ぎることがあり、これは入力信号の有意な変動マージンを生成する。このような状況では、ＶＧＡ又はＬＮＡ増幅器であってよい入力増幅器は非線形になり得、これは電子回路を適切に動作させることができるようにするためには望ましくない。従って、入力信号の振幅を容易に減衰させるために、入力増幅器の入力に様々な可変シャント抵抗を配置してよい。これにより、増幅器は線形に動作することができる。この可変抵抗の抵抗値は、電子回路の自動利得制御ループにおいて制御することができ、これは所望の基準振幅レベルと比較した入力増幅器の出力における振幅レベルに基づくものである。
【０００５】
図１は従来の電子回路を示し、これは入力増幅器２の少なくとも１つの入力信号ＶINを減衰させる手段を備える。この先行技術例では、直列抵抗ＲSを通して少なくとも１つの入力信号ＶINを入力増幅器２に供給するための正弦波電圧ＶSを示す。しかしながら、１つ又は複数の入力信号は好ましくは、図示しないアンテナが拾う信号に由来するものであることは極めて明らかである。
【０００６】
ＶＧＡ増幅器であってよい入力増幅器２の利得は、自動利得制御ループにおいて２つの方法で調整することができる。従って、増幅器２の利得は、ＶＧＡ増幅器２の実際の利得を変更することによって、及び例えば並列に配設された１つ又は複数のＣＭＯＳトランジスタで形成してよい可変入力抵抗ＲINを調整することによっても調整することができる。入力抵抗の抵抗値の低減により、入力信号の振幅及びこれに伴って入力増幅器の利得の振幅も低減される。使用するＣＭＯＳトランジスタ（図示せず）において、ドレイン及びソース端子は入力増幅器２の入力及びアース端子に接続される。各トランジスタのゲートは、自動利得制御ループの適応化信号によって制御される。
【０００７】
よって、自動利得制御ループは入力増幅器２、ピーク検出器３、増幅器−比較器４又は相互コンダクタンス増幅器、第１の駆動部品６及び第２の駆動部品７で形成される。交番信号である入力増幅器の出力信号ＶOUTは一般に、入力信号のキャリア周波数に左右される。出力信号は従来のピーク検出器３が、出力において整流信号ＶPを供給するためにピーク検出器３に供給され、この整流信号ＶPは連続信号であってよく、入力増幅器２によって増幅される入力信号ＶINの振幅を示す。この整流信号ＶPをピーク検出器３のキャパシタＣPに保持してよい。
【０００８】
増幅器−比較器４は、整流信号ＶPを受信するためにピーク検出器に接続される。この増幅器−比較器４は、入力増幅器２が増幅した信号ＶOUTの振幅を示す整流信号ＶPと、所定の振幅閾値を示す基準信号ＶRとの間のエラーを決定する。整流信号及び基準信号は一般に、増幅器−比較器４の入力に供給される整流電圧ＶP及び基準電圧ＶRである。整流電圧ＶPは増幅器−比較器４の正入力に供給され、その一方で基準電圧ＶRは増幅器−比較器４の負入力に供給される。
【０００９】
２つの比較電圧間で決定されたエラーに従って、適応電流又は電圧ＶAGCの形態の適応信号が増幅器−比較器４によって供給される。増幅器−比較器の出力信号が電流の形態である場合、増幅器−比較器４の出力に積分キャパシタＣINTも配設する。適応化信号ＶAGCを第１の駆動部品６に供給して入力増幅器２の利得を直ちに適応化し、また、第２の駆動部品７に供給してシャント抵抗ＲINを適応化する。
【００１０】
入力増幅器２の利得は、整流電圧ＶPと基準電圧ＶRの間の差異がほぼゼロになるまで、２つの異なる方法で安定動作値に適応化される。しかしながら、適切な減衰値への上記シャント抵抗ＲINの適応化を図１に示す構成において達成するのは比較的難しく、これがひとつの欠点である。
【００１１】
このタイプの先行技術の電子回路１の第２の実施形態を図２に示すが、これは図１を参照して上述した実施形態と同様の設計を有する。この場合では、ＶＧＡ増幅器であってよい入力増幅器２は２つの入力を有する。２つの入力は、第１の入力信号ＶIN+と、第１の入力信号ＶIN+から１８０°位相シフトした第２の入力信号ＶIN-とを受信するよう配設される。これらの入力信号は一般に、アンテナが拾って従来の整形ステージで整形された信号由来のものである。
【００１２】
自動制御ループは入力増幅器２及び自動利得制御ユニット５を更に含み、自動利得制御ユニット５は図１を参照して説明したように、ピーク検出器及び増幅器−比較器で形成してよい。ＡＧＣユニットは適応化信号ＶAGCを第１の駆動部品６に供給して入力増幅器２の利得を直ちに適応化し、また、第２の駆動部品７に供給してシャント抵抗ＲINを適応化する。この例では、このシャント抵抗ＲINは少なくとも１つのＭＯＳトランジスタ、例えばＰＭＯＳトランジスタであり、そのドレインは第１の入力ＶIN+に接続され、そのソースは第２の入力ＶIN-に接続され、そのゲートは第２の駆動部品７によって制御される。一般に、シャント抵抗ＲINを滑らかに適応化するのは困難であり、これは入力増幅器のこのタイプの入力減衰の欠点を構成し得る。ソース抵抗がＲSである場合、信号は因数ＲIN／（ＲIN＋ＲS）で減衰させなければならない。
【００１３】
最後に、このタイプの先行技術の電子回路１の第３の実施形態を図３に示すが、これは様々な基準電圧レベルに応じたデジタルコマンドと等価の可変入力抵抗の調整を含む。電子回路１は自動利得制御ループを含み、その原理は図１、２を参照して説明したものと同様である。自動利得制御ループはまた、２つの入力ＶIN+、ＶIN-を有する入力増幅器２及び自動利得制御ユニット５を含み、自動利得制御ユニット５は図１を参照して説明したように、ピーク検出器及び増幅器−比較器で形成してよい。ＡＧＣユニットは適応化電圧ＶAGCを供給し、これは複数のヒステリシス比較器１１、１２、１３において複数の基準レベルＶREF1、ＶREF2、ＶREF3と比較される。複数の並列なシャント抵抗ＲIN1、ＲIN2、ＲINNはそれぞれＰＭＯＳトランジスタで形成され、これらはそのドレイン及びソースを介して２つの入力ＶIN+、ＶIN-に接続される。これらシャント抵抗はそれぞれ、対応する比較器によって制御される。
【００１４】
よって、Ｎ個の基準電圧ＶREF1、ＶREF2、ＶREFNに応じてデジタルコマンドを印加し、電圧ＶAGCのレベルに応じてＮ個の抵抗の伝導又は非伝導を制御することができる。こうして、シャント抵抗を並列に配置することによって達成される入力インピーダンスは、極めて広い範囲にわたって入力増幅器２の入力信号を減衰させる。これにより、単一の比較器、及びシャント抵抗として単一のＰＭＯＳトランジスタを用いる場合と比較して、増幅器の利得のより細やかな調整が可能となる。しかしながら、入力信号減衰及びこれに伴う入力増幅器の利得の適応化は様々な電圧レベルで起るため、調整の実行が複雑になる。その上、比較器のこのような配置は全ての所望の適応化状況において適切にはなり得ず、これがひとつの欠点である。
【００１５】
特許文献１は、減衰器を有するコントローラ回路について記載している。この減衰器は分極回路に接続される。減衰器はシャントＦＥＴトランジスタを含み、そのソースはアースに接続され、そのドレインは減衰器の抵抗性経路のノードに接続される。シャントトランジスタのゲートは分極回路のＦＥＴトランジスタのゲート又はドレインに接続され、そのソースはアースに接続される。分極回路のシャントトランジスタ及び減衰器のシャントトランジスタの配置は電流ミラーを形成する。しかしながら、自動利得制御ループの増幅器の入力信号の滑らかな減衰のためには何も設けられていない。
【００１６】
特許文献２は、増幅器の入力に減衰器を有する電子回路について記載している。この減衰器は自動利得制御ユニットで制御され、この自動利得制御ユニットは増幅器の出力と減衰器の制御入力との間に接続される。自動利得制御ユニットは、増幅器の出力電圧に応じて制御電圧を減衰器に供給し、増幅器の入力電圧を比例的に調整する。減衰器は主に、増幅器の入力信号の経路上の抵抗要素を用いて連続的に可変であるパッシブ型減衰器である。しかしながら、増幅器の出力レベルと基準信号との間の比較に応じて自動利得制御ループの増幅器の入力信号を滑らかに減衰させるためには何も設けられていない。
【００１７】
特許文献３は、トランジスタの配置について記載しており、このトランジスタは、例えば増幅器の入力抵抗である入力抵抗の抵抗値を適応化するために、制御電圧によって制御することができる。しかしながら、増幅器の出力レベルに応じた増幅器の入力の滑らかな減衰を提供するための方法については何ら記載されていない。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】米国特許出願第２００９／０２０１０９１Ａ１号
【特許文献２】米国特許第４８３９６１１号
【特許文献３】国際公開特許出願第２０１１／０８０５３６Ａ１号
【発明の概要】
【発明が解決しようとする課題】
【００１９】
従って本発明の目的は、入力増幅器の少なくとも１つの入力信号を減衰させるためのユニットを設けた電子回路を提供することによって、上述の先行技術の欠点を克服することができ、このユニットは１つ又は複数の入力信号を滑らかに減衰させ、電子回路の信頼性を向上させると同時に容易に実装することができる。
【課題を解決するための手段】
【００２０】
従って本発明は、独立請求項１に記載の特徴を含む、入力増幅器の少なくとも１つの入力信号を減衰させるためのユニットを設けた電子回路に関する。
【００２１】
入力増幅器の少なくとも１つの入力信号を減衰させるためのユニットを設けた電子回路の特定の実施形態は、従属請求項２〜１２において規定している。
【００２２】
入力増幅器の少なくとも１つの入力信号を減衰させるためのユニットを設けた電子回路の１つの利点は、１つ又は複数の入力信号の減衰が、入力信号の所期の振幅値付近の滑らかな遷移によって行われるという事実にある。これを達成するために、減衰ユニットは電流又は電圧を比較する手段を備える。電流又は電圧比較手段は、適応化電流と基準電流との間の差又は適応化電圧と基準電圧との間の差に応じて、減衰電流をレプリカトランジスタに提供する。適応化電流又は適応化電圧は、入力増幅器の出力信号の検出された振幅レベルに基づいて、自動利得制御ユニットによって供給される。レプリカトランジスタは、入力増幅器の１つ又は２つの入力に接続されるシャント抵抗を形成するシャントトランジスタと並列に配設される。よって、１つ又は複数の入力信号の振幅は、シャントトランジスタに接続されたレプリカトランジスタの配設により、動的に連続的に減衰される。
【００２３】
入力増幅器の少なくとも１つの入力信号を減衰させるためのユニットを設けた電子回路の目的、利点及び特徴は、図面に例示した非限定的な実施形態に基づく以下の説明においてより明らかになるであろう。
【図面の簡単な説明】
【００２４】
【図１】図１は、上述の通り、先行技術の自動利得制御ループにおける、入力増幅器の少なくとも１つの入力信号を減衰させる手段を有する電子回路の第１の実施例を示す。
【図２】図２は、上述の通り、先行技術の自動利得制御ループにおける、入力増幅器の複数の入力信号を減衰させる手段を有する電子回路の第２の実施例を示す。
【図３】図３は、上述の通り、先行技術の自動利得制御ループにおける、入力増幅器の複数の入力信号を減衰させる手段を有する電子回路の第３の実施例を示す。
【図４】図４は、入力増幅器の少なくとも１つの入力信号を減衰させるためのユニットを設けた電子回路の、ある実施形態を示す。
【図５】図５は、本発明による電子回路の自動利得制御ユニットによって供給される適応化信号に対する、少なくとも１つの入力信号を減衰させるためのシャント抵抗の抵抗値のグラフである。
【図６】図６は、減衰ユニットのヒステリシスを考慮した本発明による電子回路の自動利得制御ユニットによって供給される適応化信号に対する、少なくとも１つの入力信号を減衰させるためのシャント抵抗の抵抗値のグラフである。
【発明を実施するための形態】
【００２５】
以下の説明では、自動利得制御ループの入力増幅器の少なくとも１つの入力信号を減衰させるためのユニットを設けた電子回路の、当該技術分野で当業者に公知の全ての電子構成部品については、簡略化した様式でしか説明しない。
【００２６】
図４は、入力増幅器２の入力信号ＶIN+、ＶIN-のための減衰ユニット１０を特に設けた、電子回路１のある実施形態を示す。これら２つの設定周波数入力信号は互いに対して１８０°位相シフトしたものであってよく、ＶＧＡ又はＬＮＡ増幅器であってよい入力増幅器２の２つの入力に供給される。これら２つの信号ＶIN+、ＶIN-は、アンテナが拾って入力増幅器の前の整形ステージで整形された信号由来のものであってよい。しかしながら、入力増幅器２は単一の入力信号のみを、この単一の入力信号の振幅を減衰させるために配設される減衰ユニット１０を用いて受信してもよい。
【００２７】
自動利得制御ループにおいて電子回路１は、入力増幅器２に加えて、図４には図示していない自動利得制御ユニットを更に含む。この自動利得制御ユニットは入力増幅器２の出力に直接接続され、入力増幅器２の出力信号ＶOUTの振幅を決定することができる。検出した振幅に基づいて、信号ＶAGCが入力信号減衰ユニット１０に供給されるが、特定の実施形態ではこれを入力増幅器にも供給してよい。従って、入力増幅器２の利得は従来、入力増幅器における利得の即時適応化によって適応化することができるが、本発明によると、少なくとも１つの入力信号のための減衰ユニット１０によっても適応化することができる。
【００２８】
自動利得制御ユニットにおいてピーク検出器を用いて、入力増幅器２の出力信号ＶOUTの振幅レベルを検出してよい。ＡＧＣユニットはまた、ピーク検出器からの整流信号と、所望の出力信号振幅に応じた基準信号との比較のための、増幅器−比較器も含んでよい。これによりＡＧＣユニットは、減衰ユニット１０のための適応化信号ＶAGCを供給することができる。
【００２９】
適応化信号ＶAGCは適応化電圧ＶAGCであってよく、又はここでは図示しないが以下で説明する実施形態においては適応化電流であってもよい。適応化電圧ＶAGCのレベルは、入力増幅器２の出力信号の振幅レベルＶOUTに直接的に左右される。出力信号の振幅ＶOUTが所定の基準閾値より高い場合、適応化電圧は減衰ユニット１０に影響を及ぼして、入力増幅器２の１つ又は複数の入力信号ＶIN+、ＶIN-の振幅をより大きく又はより小さく減衰させる。しかしながら、これと逆の場合、即ち出力信号の振幅ＶOUTが所定の基準閾値より低い場合、以下に説明するように、減衰は殆ど実行されないか、又は全く実行されない。このような場合、減衰ユニット１０の出力には高い値のシャント抵抗のみが残り、入力増幅器２の２つの入力、又は電圧供給端子（図示せず）の１つの入力と１つの端子を接続する。
【００３０】
図４に示すように、減衰ユニット１０は、基準信号ＶREFと適応化信号ＶAGCとを比較するための比較手段を含む。比較手段の出力は減衰電流を制御する。減衰電流の強度は、０Ａであってよい最小値と、基準電流ＩREF等、分極電流源ＩPによって事前に設定された第１の電流によって決定してよい最大値との間に設定される。
【００３１】
減衰電流は、レプリカトランジスタＭ２に供給されるよう設定され、このレプリカトランジスタＭ２はダイオード接続トランジスタであり、第１のタイプの伝導性を有し、制御電極を介して第１のタイプの伝導性を有するシャントトランジスタＭ１を制御する。このシャントトランジスタＭ１の電流電極はそれぞれ、電圧供給源の少なくとも１つの入力及び少なくとも１つの端子、並びに好ましくは入力増幅器２の２つの入力に接続される。レプリカトランジスタＭ２を通過する電流値に応じて、トランジスタＭ１によって設定されるシャント抵抗ＲINは最小抵抗値と最大抵抗値との間で変化する。
【００３２】
一般に、最小電流値は、自動利得制御ユニットにおいて入力増幅器２の出力信号ＶOUTの振幅が所定の基準閾値より小さいという事実を示す。このような状況では、減衰ユニット１０はシャントトランジスタＭ１を動作させるよう設定されず、よってシャント抵抗は最大値ＲMAXである。反対に、最大電流値は、入力増幅器２の出力信号ＶOUTの振幅が所定の基準閾値より理論的に有意に小さいという事実を示す。このような状況では、減衰ユニット１０はシャントトランジスタＭ１を動作させるよう設定され、よってシャント抵抗は最小値ＲMINである。
【００３３】
当然、シャント抵抗ＲINの抵抗値の動的適応化は、レプリカトランジスタＭ２を通る電流の滑らかな変化によって実行することができる。このトランジスタＭ２の電流電極のうち、ドレイン又はコレクタ電極である１つの電極は、ゲート又はベース電極である制御電極に接続される。トランジスタＭ２の他方の電流電極、即ちソース又はエミッタ電極は、電圧バッファセル２０を介して同相電圧ＶCMに接続され、これは、１つ又は複数の交番入力信号ＶIN+、ＶIN-の同相電圧でもある。この同相電圧ＶCMは、１つ又は複数の入力信号の平均電圧ＤＣである。結果として、同一サイズの２つのトランジスタである２つのトランジスタＭ１、Ｍ２は、レプリカトランジスタＭ２で電流ミラーを形成することができ、これはシャントトランジスタＭ１を制御する。
【００３４】
レプリカトランジスタＭ２がシャントトランジスタＭ１とほぼ同一であるとすると、電圧ＶCMをレプリカトランジスタＭ２のソース又はエミッタに印加することが重要であることに留意されたい。一般に、同相電圧ＶCMは供給電圧源の高電圧ＶDDと等しくてよい。従って、レプリカトランジスタＭ２のソースを高電圧ＶDDに直接接続することは極めて容易であり、これにより、電圧バッファセル２０を除去することができる。
【００３５】
この実施形態では、２つのトランジスタＭ１、Ｍ２は好ましくはＰＭＯＳトランジスタであり、レプリカトランジスタＭ２のソースは電圧バッファセル２０に接続され、シャントトランジスタＭ１のソースは入力増幅器２の第１の入力に接続される。シャントトランジスタＭ１のドレインは、単一の入力を有する入力増幅器のための供給電圧源の端子のうちの１つ、又は入力増幅器２の第２の入力に接続される。
【００３６】
減衰ユニット１０の基準信号ＶREFと適応化信号ＶAGCを比較する手段について、ここで詳細に説明する。好ましくは、この実施形態の比較手段は基準電圧ＶREFと、自動利得制御ユニットが供給する適応化電圧ＶAGCとを比較する。基準電圧ＶREFは、自動利得制御ユニットの振幅基準閾値に関連する値に近い値に設定してよい。適応化電圧ＶAGCが低いほど、即ち基準電圧ＶREF未満であると、入力増幅器２の出力信号ＶOUTの振幅は小さくなる。しかしながら、適応化電圧ＶAGCが基準電圧ＶREFと等しいか又はこれより高いと、入力増幅器２の出力信号ＶOUTの振幅は大きくなりすぎる。この出力信号ＶOUTの振幅は、入力増幅器２の入力においてシャント抵抗ＲINを適応化することにより、理論的に減衰させなければならない。
【００３７】
図４に示すように、比較手段は、トランジスタＭ１、Ｍ２と同様に第１のタイプの伝導性を有する入力トランジスタＭ７、Ｍ８の対を含む。入力トランジスタＭ７、Ｍ８のソース又はエミッタは分極電流源ＩPに接続され、これは電圧供給源の第１の端子に接続され、この第１の端子は高電位端子ＶDDであってよい。第１の入力トランジスタＭ７のゲート又はベースは、基準電圧ＶREFを受信するよう配設され、その一方で第２の入力トランジスタＭ８のゲート又はベースは、適応化電圧ＶAGCを受信するよう配設される。この実施形態では、これら入力トランジスタＭ７、Ｍ８は好ましくは、同一の寸法を有するＰＭＯＳトランジスタである。
【００３８】
第１のＰＭＯＳ入力トランジスタＭ７のドレインは、電流ミラーの第２のタイプの伝導性を有する第１のダイオード接続トランジスタＭ５に接続され、この第１のダイオード接続トランジスタＭ５は好ましくはＮＭＯＳトランジスタである。このダイオード接続トランジスタＭ５のソースは供給電圧源の第２の端子に接続され、この端子は低電位端子ＶSSであってよい。電流ミラーの第２のＮＭＯＳトランジスタＭ４は、そのゲートを介して第１のダイオード接続トランジスタＭ５のゲートに接続される。第２のＮＭＯＳトランジスタＭ４のソースは、供給電圧源の低電位端子ＶSSに接続され、その一方で第２のＮＭＯＳトランジスタＭ４のドレインは、第１のダイオード接続トランジスタＭ５を通過する第１の電流ＩREFに対応する電流を引くよう配設される。第２のトランジスタＭ４のドレインは第２のＰＭＯＳ入力トランジスタＭ８のドレインに接続され、また、第２のタイプの伝導性を有する比較手段の出力トランジスタＭ３のソース又はエミッタにも接続される。この出力トランジスタＭ３は好ましくはＮＭＯＳトランジスタである。
【００３９】
出力トランジスタＭ３のゲートは所定の分極電圧ＶBN1で制御され、その一方で電流ミラーの第１のトランジスタＭ４及び第２のトランジスタＭ５のゲートは、ダイオード接続トランジスタＭ５を通過する電流に応じて決定される動作電圧ＶBN2である。出力トランジスタＭ３のドレインは、ダイオード接続レプリカトランジスタＭ２のゲート及びドレインに接続され、適応化電圧ＶAGCと基準電圧ＶREFとの間の比較に基づく比較手段からの出力減衰電流をそこに供給する。
【００４０】
入力増幅器２の出力信号ＶOUTが、自動利得制御ユニットで決定される基準閾値未満のレベルである場合、減衰ユニット１０に供給される適応化電圧ＶAGCもまた基準電圧ＶREF未満である。分極電流ＩPは主に第２の入力トランジスタＭ８を通過して第２の電流を生成し、この第２の電流は適応化電流ＩAGCである。従って、第１の入力トランジスタＭ７を通る基準電流ＩREFである第１の電流は、電流（ＩP−ＩAGC）に等しい。この第２の適応化電流ＩAGCは電流ミラーの第２のトランジスタＭ４のドレインに供給される。
【００４１】
このような場合、第２の電流ＩAGCが第１の電流ＩREFより大きいため、派生電流は０Ａ未満である。従って、減衰電流は出力トランジスタＭ３及びレプリカトランジスタＭ２を通過しない。よってトランジスタＭ３はバッファトランジスタとして機能し、第１の電流ＩREFと第２の電流ＩAGCとの間の減算を実行する。よって、シャントトランジスタＭ１が定義する抵抗ＲINは、最大抵抗値ＲMAXである。
【００４２】
減衰ユニット１０に供給される、基準電圧ＶREFに等しい適応化電圧ＶAGCに関して、分極電流ＩPは各入力トランジスタＭ７、Ｍ８に実質的に等しく分配される。基準電流ＩREFである第１の電流は、適応化電流ＩAGCである第２の電流に実質的に等しい。出力トランジスタＭ３を通る派生減衰電流はほぼ０Ａであり、これはシャントトランジスタＭ１が定義する抵抗ＲINの抵抗値に影響を与えない。しかしながら、適応化電圧ＶAGCが基準電圧ＶREFより高くなった瞬間から、分極電流ＩPは主に第１の入力トランジスタＭ７を通過する。よって、出力トランジスタＭ３及びレプリカトランジスタＭ２を通る派生減衰電流は０Ａより大きく、これは結果として、シャントトランジスタＭ１が定義するシャント抵抗ＲINを最小値ＲMINまで低下させる。適応化電圧ＶAGCが基準電圧ＶREFに対して５０〜１００ｍＶ大きい場合、派生減衰電流ＩREF−ＩAGCはＩPに等しい最大値である。
【００４３】
入力増幅器２の利得適応化は、所望の出力信号ＶOUTの振幅付近で滑らかに実行されるため、シャント抵抗ＲINの最大抵抗値と最小抵抗値との間の遷移もまた、減衰ユニット１０によって滑らかに実行される。図５は最大抵抗値ＲMAXから最小抵抗値ＲMINへの、又はその逆のこのような遷移を、本発明の減衰ユニットの基準電圧ＶREFに対する適応化電圧ＶAGCに関するカーブｂで示す。
【００４４】
対照的に、図５はまた、図３に示すような先行技術の単一の比較器を用いた、シャント抵抗ＲINのデジタル制御適応化に関するカーブａを示す。このカーブａでは、最大抵抗値ＲMAXから最小抵抗値ＲMINへの、又はその逆の遷移が比較的急激に実行される。これによって入力増幅器の入力信号を滑らかに減衰させることはできず、入力増幅器の出力信号ＶOUTの振幅レベルに応じて行われる動的適応化は存在しない。
【００４５】
ノイズに対する回路の抵抗を増大させることができるようにするために、比較手段のために別のヒステリシス経路を設けることができる。これを達成するために、第１のタイプの伝導性を有するヒステリシストランジスタＭ６は、レプリカトランジスタＭ２に並列に接続される。このヒステリシストランジスタＭ６は好ましくはＰＭＯＳトランジスタであり、そのソースは、電圧バッファセル２０を通して同相電圧ＶCMへの接続のために、レプリカトランジスタＭ２のソースに接続される。ヒステリシストランジスタＭ６のゲートはレプリカトランジスタＭ２のゲート及びドレインに接続され、その一方でヒステリシストランジスタＭ６のドレインは電流ミラーの第１のダイオード接続トランジスタＭ５のゲート及びドレインに接続される。このアセンブリは、シャントトランジスタＭ１によって形成され、レプリカトランジスタＭ２及びヒステリシストランジスタＭ６もまたカレントミラーを形成し、ここで各トランジスタ内の電流は、ダイオード接続レプリカトランジスタＭ２で制御することができる。
【００４６】
適応化電圧ＶAGCが基準電圧ＶREFに等しい瞬間に、第１の電流は第２の電流に等しく、これは即ち、出力トランジスタＭ３がダイオード接続レプリカトランジスタＭ２にまだいずれの減衰電流も供給していないことを意味している。従って、ヒステリシストランジスタＭ６において複製された電流もまた０Ａに等しい。適応化電圧ＶAGCが基準電圧ＶREFより高くなる時、第１の電流ＩREFは第２の電流ＩAGCより大きくなる。出力トランジスタＭ３は、ヒステリシストランジスタＭ６をまだ考慮に入れないうちに、ＩREF−ＩAGCに対応する減衰電流を供給する。この減衰電流はヒステリシストランジスタＭ６において複製される。従って、第１のダイオード接続トランジスタＭ５は、トランジスタＭ６から第１の電流ＩREF及びヒステリシス電流Ｉhystを受信する。この場合の減衰電流は、（ＩREF＋Ｉhyst）−ＩAGCとなる。これは、電流を０Ａに等しくするためには、基準電圧ＶREFに対応する適応化電圧ＶAGCを電圧振幅ΔＶに印加、付加しなければならないことを意味する。よって、ヒステリシス効果は、単にシャント抵抗ＲINの動的抵抗変化のためにＰＭＯＳヒステリシストランジスタＭ６を接続して入力増幅器の利得を適応化することによって得られる。
【００４７】
ヒステリシス経路の効果は図６に見ることができ、この図は、適応化電圧の変動に対するシャント抵抗の抵抗値のカーブを示す。適応化電圧ＶAGCが、減衰電流が０Ａに等しい初期値から増大する際、シャント抵抗の抵抗値は、図６の右端のカーブで最大値ＲMAXから最小値ＲMINへと変動する。しかしながら、適応化電圧ＶAGCが減少して減衰抵抗の抵抗値が最小値ＲMINから最大値ＲMAXへと変動する場合、この抵抗値の変化は左端のカーブに従う。これは、電流ミラーの第１のダイオード接続トランジスタで第１の電流に付加されるヒステリシス電流の変動によるものである。
【００４８】
図４に示す非限定的な実施形態の例として、電子回路１の供給電圧は１．２Ｖ〜３．６Ｖに設定してよく、これは当然半導体技術に依る。この技術は、例えばバイポーラ技術又は好ましくはＣＭＯＳ技術であってよい。使用する技術に応じて、供給電圧は約０．８Ｖの値を有することさえできる。確立された分極電流ＩPに従って、通常第１の電流及び第２の電流は約１００ｎＡである最大値まで変動することができるが、使用する技術に応じて１μＡの値まで変動することもできる。基準電圧ＶREFは０．７Ｖに設定してよく、適応化電圧ＶAGCは０．７Ｖ付近で変動し得る。出力トランジスタＭ３のゲート電圧ＶBN1は０．９Ｖに設定してよく、電流ミラーのゲート電圧はほぼ０．７Ｖである。シャントトランジスタＭ１が定義するシャント抵抗の最小抵抗値ＲMINは約１００ｋΩであってよく、シャントトランジスタＭ１が非伝導性である場合のシャント抵抗の最大抵抗値ＲMAXは約１〜１０ＭΩであってよい。同相電圧ＶCMは例えば約１．２Ｖであってよい。
【００４９】
電子回路の変形実施形態によると、減衰ユニット１０の比較手段によって電流比較を行ってよい。この電流比較のために、図４を参照して説明した構造を再び使用してよい。しかしながら、分極電流源ＩＰ並びに第１の入力トランジスタＭ７及び第２の入力トランジスタＭ８はもはや使用しない。基準電流源ＩREFのみが残されており、これは電流ミラーの第１のダイオード接続トランジスタＭ５に連続固定基準電流ＩREFを供給する。この電流比較のために、自動制御ユニットは、入力増幅器２の出力信号ＶOUTの振幅に反比例して変動する適応化電流ＩAGCを供給するために配設される。これは、出力信号ＶOUTの振幅が大きくなるほど電流ＩAGCが弱くなり、逆に出力信号ＶOUTの振幅が小さくなるほど電流ＩAGCが強くなることを意味している。従って、出力信号ＶOUTの振幅が自動利得制御ユニットの所定の振幅基準閾値を超えている場合、適応化電流ＩAGCは基準電流ＩREFより小さくなければならない。これは、シャント抵抗ＲINを低い抵抗値に適応化して、これにより、入力増幅器の利得をそれに応じて減少させることができることを意味している。
【００５０】
ヒステリシス経路もまた、図４を参照して説明したように、電流比較手段のために使用される。ＰＭＯＳヒステリシストランジスタＭ６によって供給されるヒステリシス電流は、ダイオード接続ＮＭＯＳトランジスタＭ５の基準電流に付加される。シャント抵抗の抵抗値に対する適応化電流ＩAGCに実質的に相当する変動カーブは、上で説明した図６に示したものであってよい。
【００５１】
図４に示す減衰ユニット１０を有する電子回路１は、各ＰＭＯＳトランジスタを、第１のタイプの伝導性を有するものと定義されたＮＭＯＳトランジスタに置き換えることにより、逆の構造で作製してよいことにも留意されたい。更に、図４の各ＮＭＯＳトランジスタを、第２のタイプの伝導性を有するものと定義されたＰＭＯＳトランジスタに置き換える。しかしながら、この新規の実施形態においてＰＭＯＳトランジスタＭ４、Ｍ５で形成される電流ミラーは、供給電圧源の高電位端子ＶDDに接続され、その一方で、分極電流源ＩPは供給電圧源の低電位端子ＶSSに接続される。ＮＭＯＳレプリカトランジスタＭ２及びＮＭＯＳヒステリシストランジスタＭ６のソースは、同相電圧ＶCMに接続される。ＮＭＯＳシャントトランジスタはそのゲートを介して、レプリカトランジスタＭ２のゲート及び入力増幅器２の１つ又は２つの入力に接続される。
【００５２】
トランジスタＭ１、Ｍ２、Ｍ６はこれらのソースによって同一の同相電圧ＶCMに接続され、これにより、レプリカトランジスタＭ２の減衰電流を他の２つのトランジスタＭ１、Ｍ６において適切に複製することが重要である。入力増幅器２のゲインを適応化するために、シャント抵抗の変動を滑らかに実施する。この実施形態では同相電圧をほぼ０Ｖとすることができるが、図４を参照して説明した実施形態では必ずしもそうではなかった。
【００５３】
当然、減衰ユニットにおける電流比較の、上で説明したものとは逆の変形例のために、図４に示す全てのＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えてもよい。図４の他の全てのＰＭＯＳトランジスタもまた、ＮＭＯＳトランジスタに置き換えなければならない。電圧供給源の端子の接続は、上述の変形実施形態で説明したものと同様に行わなければならない。
【００５４】
電子回路の減衰ユニットは、図４に示したものと同一の配置を用いて、バイポーラトランジスタで形成してもよい。しかしながら、レプリカトランジスタＭ２を有するシャントトランジスタＭ１に関しては、入力増幅器の入力においてシャント抵抗を適切に制御するために、並びに供給電圧、温度又は電子回路の製造方法に関するいずれの変動を制御するために、ＭＯＳトランジスタを使用する方が遥かに容易である。
【００５５】
当業者は以上の説明から、自動利得制御ループ内の入力増幅器の少なくとも１つの入力信号を減衰させるためのユニットを備える電子回路の複数の変形例を、請求項に定義された本発明の範囲から逸脱することなく考案することができる。入力増幅器の１つ又は２つの信号を減衰させるために少なくとも２つの減衰ユニットを接続することが想定できる。それぞれの減衰ユニットは、全シャント抵抗を適応化するために、互いにわずかに異なる適応化信号との比較のための基準信号を有する。減衰電流を線形化するために、電流ミラー内に抵抗を直列に追加してよい。ＬＮＡ又はＶＧＡ入力増幅器は、アンテナが拾ったＦＳＫ又はＰＳＫ無線周波数信号を増幅させることができてよい。変換された中間周波数信号を増幅するために、信号ミキサの後に入力増幅器を配設してもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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