(57)【要約】【課題】ミラー比精度の安定性に優れたカレントミラー回路を提供する。【解決手段】シリコン基板上に形成され、互いにゲートが接続された第１及び第２のＭＯＳトランジスタからなるカレントミラー回路において、シリコン基板上には、第１及び第２のウェル領域が形成してあるとともに、当該第１及び第２のウェル領域は、同極性で不純物濃度が異なるウェル領域であって、更に、第１及び第２のＭＯＳトランジスタはともに、第１のウェル領域内に形成してある。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に形成され、互いにゲートが接続された第１及び第２のＭＯＳトランジスタからなるカレントミラー回路であって、
前記シリコン基板上には、第１及び第２のウェル領域が形成してあり、当該第１及び第２のウェル領域は、同極性で不純物濃度が異なるウェル領域であり、前記第１のウェル領域の不純物濃度は、前記第２のウェル領域の不純物濃度よりも薄くしてあり、
前記第１及び第２のＭＯＳトランジスタはともに、前記第１のウェル領域内に形成されており、
ミラー比は、前記第１のＭＯＳトランジスタのＬ長と、前記第２のＭＯＳトランジスタのＬ長とを調整することにより決定され、
前記第１及び第２のＭＯＳトランジスタと同じ極性を有するその他のＭＯＳトランジスタは前記第２のウェル領域に形成されていることを特徴とするカレントミラー回路。
【請求項２】
前記第１のウェル領域の不純物濃度をＮ１とし、前記第２のウェル領域の不純物濃度をＮ２としたとき、Ｎ１とＮ２の比Ｎ１／Ｎ２が０．５以下の値となることを特徴とする請求項１に記載のカレントミラー回路
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対のＭＯＳトランジスタからなるカレントミラー回路に関する。特に、ミラー比精度の安定性に優れたカレントミラー回路に関する。
【背景技術】
【０００２】
電子機器の高機能化に伴い、ボルテージレギュレーターやＬｉ保護ＩＣといったアナログＩＣには出力電圧の高精度化が求められている。これらのＩＣは、おもに基準電圧回路、コンパレーター、ブリーダー抵抗、カレントミラー回路といった要素から構成されており、これら一つひとつの要素を高精度化させていくことが、ＩＣ全体の高精度化に繋がる。
【０００３】
要素回路の一つであるカレントミラー回路は、ＩＣ内部で一定電流を必要とする場合に用いられる回路である。例えば、定電流源としてコンパレーターの負荷段に用いられたり、コンデンサーと組み合わせて所定の時定数を決定し、遅延回路を構成したりするものである。
【０００４】
このカレントミラー回路の最も簡単な構成としては、図８に示すように、２つのトランジスタＡ、Ｂの互いのゲートを結線させた回路である。この回路では、トランジスタＡのソース側から入力電流Ｉ１が入力されると、トランジスタＢのドレイン側から出力電流Ｉ２が、所定の電流比で増減され出力される。このとき、入力電流と出力電流の電流比であるＩ１／Ｉ２はミラー比と呼ばれ、カレントミラー回路の特性をあらわす一つの指標となる。このミラー比は、例えばトランジスタＡ、Ｂの特性を完全に等しくした場合には１となる。また、チャネル長ＬをそれぞれＬ１、Ｌ２とし、それ以外のパラメータを等しくした場合には、ミラー比はＬ長比Ｌ１／Ｌ２で決まることとなる。
【０００５】
しかしながら、製造プロセス条件の変動によりＬやＷが狙い値からずれた場合には、ミラー比精度は低下してしまう。更に、短チャネル効果、逆短チャネル効果、狭チャネル効果という閾値電圧変化をもたらす特性変動が生じた場合にも、同様にミラー比精度は低下してしまう。
【０００６】
そこで、これらの問題を解決する一つの方法として、同一サイズのトランジスタを並列に接続することで、素子分離酸化膜の端部の広がりによって生じる実効ゲート幅のズレを抑制し、設計値どおりのミラー比が得られるカレントミラー回路が提供されている（例えば特許文献１参照）。
【０００７】
その他の方法として、あらかじめサイズの異なるトランジスタを、ヒューズを介して並列に接続しておき、ヒューズトリミングによって理想のミラー比に合わせこむというカレントミラー回路が提供されている（例えば特許文献２参照）。
【０００８】
更に、ミラー比精度を低下させる原因の一つである逆短チャネル効果について、その発生メカニズムをシミュレーションで予測して、あらかじめ回路設計に反映させるという方法が開示されている（例えば特許文献３参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−９５２３３号公報
【特許文献２】特開２００９−１４７８８１号公報
【特許文献３】特開平１０−５０９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
確かに、特許文献１及び２による方法であれば、製造プロセス起因のバラつきを吸収して、高精度のカレントミラー回路を構成することができる。しかしながら、構成するトランジスタの個数が多くなったり、トリミングヒューズを別途設けたりして占有面積が増大するため、チップサイズの縮小化が困難になるという弊害がある。
【００１１】
また、特許文献３による方法であれば、たとえ逆短チャネル効果が生じた場合でも、その閾値電圧変化をあらかじめ予測して回路設計に取り込んでおくことで、カレントミラー回路の精度を維持することができる。しかしながら、現状では、逆短チャネル効果はプロセス条件によって生じたり、生じなかったりしている。このような現状では、いずれにも対応するように回路設計することは不可能である。
【課題を解決するための手段】
【００１２】
そこで、本発明においては、互いにゲートが接続された第１及び第２のＭＯＳトランジスタからなるカレントミラー回路において、シリコン基板上には、第１及び第２のウェル領域が形成してあるとともに、当該第１及び第２のウェル領域は、同極性で不純物濃度が異なるウェル領域であって、更に、第１及び第２のＭＯＳトランジスタはともに、第１のウェル領域内に形成してあるカレントミラー回路を提供することにより、上述した問題を解決することができる。
【００１３】
すなわち、本発明は、カレントミラーに使用するペアトランジスタのウェル濃度だけを独立で変えることで、他の素子に影響を与えることなく、逆短チャネル効果の発生を効果的に抑制し、安定性に優れた高精度なカレントミラー回路を提供することができる。
【００１４】
また、本発明を実施するにあたり、第１及び第２のウェル領域の極性はＮ型であって、第１のウェル領域の不純物濃度は、第２のウェル領域の不純物濃度よりも薄くしてあることが好ましい。このように構成することで、カレントミラーの精度を決めているトランジスタのウェル濃度を、逆短チャネルを抑制しやすい低濃度条件に設定することができるためである。
【００１５】
また、本発明を実施するにあたり、第１のウェル領域の不純物濃度をＮ１とし、第２のウェル領域の不純物濃度をＮ２としたとき、Ｎ１とＮ２の比Ｎ１／Ｎ２が０．５以下の値としてあることが好ましい。このような範囲内の値であれば、他の素子に影響を与えることなく、逆短チャネル効果の発生を効果的に抑制できるためである。
【００１６】
また、本発明を実施するにあたり、カレントミラー回路のミラー比は、第１のＭＯＳトランジスタのＬ長と、第２のＭＯＳトランジスタのＬ長とを調整することにより決定されることが好ましい。このように構成することで、ミラー比を簡易に調整することができ、所望のミラー比精度を任意に設定することができる。
【発明の効果】
【００１７】
以上のように、本発明では、カレントミラーを構成するペアトランジスタのウェル濃度を独立して変更することで、逆短チャネル効果が発生しにくい低濃度条件にすることができ、ミラー比精度の安定性に優れたカレントミラー回路を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明のカレントミラー回路を用いた遅延時間回路の回路図
【図２】逆短チャネル効果を説明した断面構造図（その１）
【図３】逆短チャネル効果を説明した断面構造図（その２）
【図４】逆短チャネル効果を説明した断面構造図（その３）
【図５】逆短チャネル効果を説明した濃度プロファイル
【図６】逆短チャネルの発生とウェル濃度との関係を示した特性図
【図７】本発明に係るトランジスタの配置図
【図８】従来のカレントミラー回路
【発明を実施するための形態】
【００１９】
以下、本発明のカレントミラー回路に関する実施形態を、図１〜７を参照して説明する。
１．回路の説明
図１は、本発明のカレントミラー回路を用いた遅延時間回路である。この回路は５個のトランジスタ（Ｔｒ１〜５）から構成されており、Ｔｒ１〜２でカレントミラー回路Ｃ１を構成し、Ｔｒ３〜５でカレントミラー回路Ｃ２を構成している。このとき、Ｔｒ１〜５の基本的なパラメータは以下のように設定されている。
【００２０】
Ｔｒ１：ＰｃｈＴｒ  Ｖｔｈ＝−０．６Ｖ  Ｌ＝３０ｕｍ  Ｗ＝３０ｕｍ
Ｔｒ２：ＰｃｈＴｒ  Ｖｔｈ＝−０．６Ｖ  Ｌ＝１２０ｕｍ  Ｗ＝３０ｕｍ
Ｔｒ３〜５：ＮｃｈＴｒ  Ｖｔｈ＝０．６Ｖ  Ｌ＝１２ｕｍ  Ｗ＝１００ｕｍ
ここで、ＰｃｎＴｒはＰチャネル型のトランジスタ、ＮｃｈＴｒはＮチャネル型のトランジスタを示し、Ｖｔｈはしきい値電圧、Ｌはチャネル長、Ｗはチャネル幅を表している。
【００２１】
まず入力電流Ｉ１がＴｒ１のソース−ドレイン間に流れる。このＩ１はカレントミラー回路Ｃ１によってＩ２にミラーされる。このときのミラー比はＴｒ１とＴｒ２のＬ長比である０．２５となる。
【００２２】
次いで、Ｉ２はＴｒ３のソースに入る。このＴｒ３はＴｒ４、Ｔｒ５とともにカレントミラー回路Ｃ２を構成している。Ｔｒ３、４，５は同一構造で、かつ互いにゲートが結線されているため、Ｉ２はＩ３及びＩ４にミラーされ、Ｉ２＝Ｉ３＝Ｉ４となる。
【００２３】
最後に、出力電流Ｉ６はＩ３＋Ｉ４として得られ、コンデンサーをＩｏｕｔ端子に接続することで、所定の時定数が決定され、遅延時間回路を構成することができる。
【００２４】
２．逆短チャネル効果
上述したような回路動作はあくまで理想的な状況であって、実際には、製造プロセス起因の特性変動が生じる。その一例として、チャネル長が短くなると閾値電圧が上昇する逆短チャネル効果と呼ばれるＭＯＳトランジスタ特有の現象がある。
【００２５】
一般的に、ＭＯＳトランジスタはチャネル長が短くなると閾値電圧は低下する、いわゆる短チャネル効果が生じる。その一方で、これとは逆に、チャネル長が短くなると逆に閾値電圧が上昇する逆短チャネル効果が生じる場合がある。
この逆短チャネル効果が生じる要因は幾つかあるが、主に以下の３つが考えられる。
【００２６】
まず、図２に示すようなゲート酸化膜厚が端部で厚くなる場合である。図２はＰ型ＭＯＳトランジスタ１１の断面図である。このＰＭＯＳトランジスタ１１は、Ｓｉ基板１（Ｎ型基板）と、Ｎウェル２（Ｐｈｏｓ）と、ゲート酸化膜３（８００Å）と、ポリシリコンゲート４（Ｐｈｏｓ）と、ソース・ドレイン領域５（Ｂｏｒｏｎ）と、チャネル領域６（Ｂｏｒｏｎ）と、から構成されている。このとき、ゲート酸化膜３は、理想的には均一の厚みで形成されるのが好ましいが、プロセス条件によっては、チャネル端部で局所的に厚膜化した領域７が形成される場合がある。例えば、ポリシリコンゲートを熱酸化したときにゲート端部が過度に酸化して、内側に侵食したりする場合である（ゲートバーズビーク）。このような形状の場合は、Ｌ長が十分長いとき（Ｂ＞＞Ａ）には、端部Ａの影響はほとんどないが、Ｌ長が短いとき（Ｂ≒Ａ）には、端部Ａの影響が大きくなり、閾値電圧は上昇してしまう。すなわち、Ｌ長が短くなるにつれて閾値電圧が上昇する、いわゆる逆短チャネル効果が現れてしまう。
【００２７】
次に、図３に示すように、チャネル端部が厚膜化していなくても、酸化膜を形成した後に窒化処理をしたような場合には、チャネル端部にＳｉＮ領域８が形成され、誘電率との関係で実効的にゲート酸化膜が厚膜化したのと同様の効果がでてしまう場合がある。
【００２８】
最後に、図４に示すように、ソース・ドレインとチャネル領域との境界近傍（図４中の領域９）に、局所的に不純物濃度が高い領域が形成されることがある。そのメカニズムは諸説あるが、ソース・ドレインのイオン注入時に発生する結晶欠陥により、チャネル端部近傍で不純物の再分布が生じる。その結果として、ちょうどゲート下あたりに高濃度領域９が形成されると考えられている。
【００２９】
図５は図４中のＸ−Ｘ断面での不純物濃度プロファイルを描いた図である。図５中、線Ａはボロンの濃度プロファイル、線Ｂはリンの濃度プロファイルを示している。ここで、線Ｂは逆短チャネルが生じていないときの濃度プロファイルで、線Ｂ´は逆短チャネルが生じているときの濃度プロファイルを示している。この図から分かるように、逆短チャネルが生じているときの濃度プロファイルは、ゲート電極端の近傍で、ピークＣを持っている。これは、上述した不純物再分布によって生じたものである。
【００３０】
３．ウェル濃度依存性
上述した逆短チャネル効果のうち、特に図４に示す原因による場合は、ウェル濃度によってその依存性が異なる。
【００３１】
図６は、逆短チャネルの発生とウェル濃度との関係を示した特性図である。この図は、横軸をチャネル長Ｌに採り、縦軸をＰＭＯＳの閾値電圧に採ってある。２つの曲線のうち、点線は従来の高濃度Ｎウェル（Ｐｈｏｓドーズ量＝５．７５Ｅ１２／ｃｍ２）、実線は本発明の低濃度Ｎウェル（Ｐｈｏｓドーズ量＝２．５Ｅ１２／ｃｍ２）のときの特性曲線である。この図から分かるように、ウェル濃度が薄いほうが、より逆短チャネルの発生が抑制されていることが分かる。これは、ウェル濃度が薄くなることで、図５中のピークＣの高さが小さくなるためである。
【００３２】
４．本発明の構造
そこで本発明では、逆短チャネルの発生を抑制するために、カレントミラーを構成するペアトランジスタのＮウェル濃度を薄くする。しかしながら、ただ単純にＩＣ全体のウェル濃度を薄くしてしまうと、全てのＰＭＯＳの閾値電圧が変化すると共に、接合耐圧やパンチスルー耐圧にも大きく影響する。また、ＮウェルとＰウェルの濃度に差がついてしまい、ＰＭＯＳとＮＭＯＳのバランスも悪くなる。そこで、本発明では逆短チャネルが問題となるトランジスタのウェル濃度だけを部分的に変える。このようにすることで、ＩＣ全体に影響を与えることなく、部分的に最適化することが可能となる。
【００３３】
具体的なレイアウトを図７に示す。この図は、第１のトランジスタであるＰＭＯＳ２１と、第２のトランジスタ２であるＰＭＯＳ２２と、からなるカレントミラー回路のレイアウトである。このＰＭＯＳ１のソース２１ａとＰＭＯＳ２のソース２２ａは、メタル配線２５を介して電源電圧に接続されている。また、ＰＭＯＳ１のドレイン２１ｂは、ＰＭＯＳ１のゲート２１ｃとメタル配線２６を介して結線されており、そこには入力電流Ｉ１が流れる。さらに、ＰＭＯＳ２のドレイン２２ｂは、メタル配線２７に接続されており、そこには出力電流Ｉ２が流れる。
【００３４】
このようなレイアウトにおいて、本発明の特徴は、ＰＭＯＳ１とＰＭＯＳ２だけを第１のウェル領域であるＮウェル２３内に配置し、他のＰＭＯＳは、第２のウェル領域であるＮウェル２４内に配置してある。すなわち、ＰＭＯＳ１とＰＭＯＳ２だけを、他のＰＭＯＳとは独立したウェルに形成している。このように構成することで、ＰＭＯＳ１とＰＭＯＳ２に逆短チャネルが生じた場合でも、独立してウェル濃度を変更することができるために、他の素子に影響を与えることなく、ミラー比精度の安定性に優れたカレントミラー回路を構成することができる。
【００３５】
更に、第１のウェル領域であるＮウェル２３の濃度を、第２のウェル領域であるＮウェル２４の濃度よりも薄くしておくことが好ましい。このように構成することで、逆短チャネルが問題となるトランジスタをより薄い方のウェル内に配置することで、効果的に逆短チャネルの発生を抑制することができるためである。
【００３６】
具体的な条件としては、第１のウェル領域であるＮウェル２３のイオン注入量を、Ｐｈｏｓ２．５０Ｅ１２〜３．００Ｅ１２／ｃｍ２の範囲内の値とし、第２のウェル領域であるＮウェル２４のイオン注入量を、Ｐｈｏｓ５．００Ｅ１２〜６．００Ｅ１２／ｃｍ２の範囲内の値とすることが好ましい。また、第１のウェル領域の不純物濃度をＮ１とし、第２のウェル領域の不純物濃度をＮ２としたとき、Ｎ１とＮ２の比Ｎ１／Ｎ２が０．５以下の値としてあることが好ましい。このような範囲内の値とすることで、もっとも逆短チャネルを抑制できるウェル濃度に設定することができるためである。
【００３７】
５．ミラー比の調整
上述した構造を備えたトランジスタを採用したカレントミラー回路において、そのミラー比は、図１における第１のＭＯＳトランジスタのＬ長と、第２のＭＯＳトランジスタのＬ長とを調整することにより決定されることが好ましい。
【００３８】
逆短チャネルが生じている場合に、ミラー比をＬ長で調整することは難しいが、逆短チャネルが生じにくい本発明のカレントミラー回路であれば、そのミラー比をＬ長で調整するという簡易な方法が使える。精度という観点では、トランジスタの個数で調整するのがより好ましいが、占有面積の増大の影響を考慮すれば、Ｌ長で調整した方がより好ましい。
【００３９】
６．適用範囲
また、第１のＭＯＳトランジスタのＬ長が、１０〜３０ｕｍの範囲内の値であるとともに、第２のＭＯＳトランジスタのＬ長が、４０〜３００ｕｍの範囲内の値であり、かつ、ミラー比が０．１〜０．２５の範囲内の値であることが好ましい。
【００４０】
本発明では、逆短チャネルの発生が抑制されているので、広い範囲のＬ長に対して適用することができるが、短チャネル効果は発生してしまうので、Ｌ長は１０ｕｍ以上とすることが好ましい。
【符号の説明】
【００４１】
１  Ｓｉ基板
２  ウェル
３  ゲート酸化膜
４  ポリシリコンゲート
５  ソース・ドレイン
６  チャネル領域
７  ゲートバーズビーク領域
８  ＳｉＮ領域
９  高濃度領域
１１  ＭＯＳトランジスタ
２１  第１のＭＯＳトランジスタ（ＰＭＯＳ１）
２１ａ  第１のＭＯＳトランジスタのソース端子
２１ｂ  第１のＭＯＳトランジスタのドレイン端子
２１ｃ  第１のＭＯＳトランジスタのゲート端子
２２  第２のＭＯＳトランジスタ（ＰＭＯＳ２）
２２ａ  第２のＭＯＳトランジスタのソース端子
２２ｂ  第２のＭＯＳトランジスタのドレイン端子
２３  第１のウェル領域
２４  第２のウェル領域
２５〜２７  メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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