(57)【要約】【課題】ＤＣ／ＤＣコンバータ回路の単純化を図りつつ、電源効率を向上させる。【解決手段】ＤＣ／ＤＣコンバータ回路ＣＣ１を備え、ＤＣ／ＤＣコンバータ回路ＣＣ１は、入力端子ＩＴ１に接続する第１ドレイン電極と、出力端子ＯＴ１に接続する第１ソース電極と、を有し、二次元電子ガス層を有する第１化合物半導体基板に形成され、かつノーマリオフ型であるトランジスタＨＴ１と、第１ソース電極に接続する第２ドレイン電極と、接地されている第２ソース電極と、を有するトランジスタＬＴ１と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＤＣ／ＤＣコンバータ回路を備え、
前記ＤＣ／ＤＣコンバータ回路は、
入力端子に接続する第１ドレイン電極と、出力端子に接続する第１ソース電極と、を有し、二次元電子ガス層を有する第１化合物半導体基板に形成され、かつノーマリオフ型である第１トランジスタと、
前記第１ソース電極に接続する第２ドレイン電極と、接地されている第２ソース電極と、を有する第２トランジスタと、
を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２トランジスタは、二次元電子ガス層を有する第２化合物半導体基板に形成され、かつノーマリオン型である半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１トランジスタと前記入力端子との間には、保護回路が設けられていない半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１化合物半導体基板は、ＧａＮ層と、前記ＧａＮ層上に設けられたＡｌＧａＮ層と、を有する半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１化合物半導体基板表面には凹部が形成されており、
前記第１トランジスタは、少なくとも一部が前記凹部内に位置する第１ゲート電極を有する半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１トランジスタと前記第２トランジスタは、それぞれ異なる半導体チップを構成する半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記ＤＣ／ＤＣコンバータ回路は、前記第１トランジスタを構成する第１ゲート電極および前記第２トランジスタを構成する第２ゲート電極に接続され、かつシリコントランジスタにより構成される制御回路を有する半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１トランジスタおよび前記第２トランジスタを含む第１半導体チップと、前記制御回路を含む第２半導体チップは、同一の基板上に搭載されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばＤＣ／ＤＣコンバータ回路を有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータ回路に関する技術については様々な検討がなされており、たとえば特許文献１〜３に開示されるものが挙げられる。
特許文献１に記載の技術は、制御スイッチおよび動機スイッチがデプレッションモードのＩＩＩ族窒化物スイッチを有するバックコンバータ回路に関するものである。また、特許文献１には、制御回路がパワーアップされていない間、電流が制御スイッチを流れないように構成された保護回路を形成することが記載されている。
特許文献２には、ハイサイドスイッチが窒化ガリウム素子であることを特徴とする非絶縁型ＤＣ／ＤＣコンバータが開示されている。特許文献３には、非シリコンベースのスイッチングトランジスタを備えるＤＣ／ＤＣコンバータが開示されている。
【０００３】
また、特許文献４に記載の技術は、インバータのローサイドアームに組み込まれるスイッチングエレメントが、制御電圧が加わっていないときに導通しているようなノーマリオンスイッチングエレメントであるというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１６０６５１号公報
【特許文献２】特開２００６−２２３０１６号公報
【特許文献３】特表２００６−５２１０８１号公報
【特許文献４】特表２００５−５２５７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＣ／ＤＣコンバータ回路の電源効率を向上させるため、ＤＣ／ＤＣコンバータ回路を構成するスイッチングデバイスの低損失化が求められている。スイッチングデバイスを低損失化するためには、たとえば二次元電子ガス層を有する化合物半導体基板に設けられたトランジスタをスイッチングデバイスとして採用することが挙げられる。
一方で、ＤＣ／ＤＣコンバータ回路に電力が完全に供給されていない状態において、回路内に貫通電流が流れてしまうと、回路を構成するトランジスタ等が損傷してしまうおそれがある。しかしながら、たとえば特許文献１に開示されるよう、このような貫通電流を抑制するための保護回路を新たに形成する場合には、回路の複雑化を招くおそれがあった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、ＤＣ／ＤＣコンバータ回路を構成する第１トランジスタは、入力端子に接続し、二次元電子ガス層を有する第１化合物半導体基板に形成され、かつノーマリオフ型である。
【発明の効果】
【０００７】
前記一実施の形態によれば、ＤＣ／ＤＣコンバータ回路の単純化を図りつつ、電源効率を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を示す回路図である。
【図２】図１に示すハイサイドのトランジスタの構成を示す断面図である。
【図３】図１に示すローサイドのトランジスタの構成を示す断面図である。
【図４】第１の実施形態に係る半導体装置の一例を示す平面図である。
【図５】ノーマリオフ型トランジスタおよびノーマリオン型トランジスタにおけるＩＤＳ−ＶＤＳ波形を示すグラフである。
【図６】第１の実施形態における半導体装置の動作を説明するタイミングチャートである。
【図７】ＤＣ／ＤＣコンバータ回路による電力変換効率を示すグラフである。
【図８】第２の実施形態に係る半導体装置を示す平面図である。
【図９】図８に示す半導体装置を示す断面図である。
【図１０】図８におけるＡ−Ａ'断面を示す断面図である。
【図１１】図８におけるＢ−Ｂ'断面を示す断面図である。
【図１２】図８に示す半導体装置を示す平面図である。
【図１３】図１２に示す半導体装置を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＭ１を示す回路図であり、特に半導体装置ＳＭ１に含まれるＤＣ／ＤＣコンバータ回路ＣＣ１の構成を示している。図２は、図１に示すハイサイドのトランジスタＨＴ１を示す断面図である。図３は、図１に示すローサイドのトランジスタＬＴ１の構成を示す断面図である。
半導体装置ＳＭ１は、ＤＣ／ＤＣコンバータ回路ＣＣ１を備えている。ＤＣ／ＤＣコンバータ回路ＣＣ１は、トランジスタＨＴ１と、トランジスタＬＴ１と、を含む。
【００１１】
本実施形態におけるトランジスタＨＴ１は、ＤＣ／ＤＣコンバータ回路ＣＣ１におけるハイサイド側のスイッチングデバイスを構成する。このため、トランジスタＨＴ１は、入力端子ＩＴ１に接続するドレイン電極ＤＥ１と、出力端子ＯＴ１に接続するソース電極ＳＥ１と、を有している。
また、トランジスタＨＴ１は、二次元電子ガス層ＴＤ１を有する化合物半導体基板ＣＳ１に形成されている。さらに、トランジスタＨＴ１は、ノーマリオフ型である。
【００１２】
本実施形態におけるトランジスタＬＴ１は、ＤＣ／ＤＣコンバータ回路ＣＣ１におけるローサイド側のスイッチングデバイスを構成する。このため、トランジスタＬＴ１は、トランジスタＨＴ１のソース電極ＳＥ１に接続するドレイン電極ＤＥ２と、接地されているソース電極ＳＥ２と、を有する。
【００１３】
このような構成によれば、トランジスタＨＴ１を、二次元電子ガス層ＴＤ１を有する化合物半導体基板ＣＳ１に形成することにより、シリコンデバイスと比較して低損失なスイッチングデバイスを実現できる。このため、ＤＣ／ＤＣコンバータ回路の電源効率の向上を図ることができる。また、入力端子に接続するトランジスタＨＴ１をノーマリオフ型とすることにより、新たに保護回路を設けずとも、ＤＣ／ＤＣコンバータ回路に電力が完全に供給されていない状態において回路内に貫通電流が流れてしまうことを抑制できる。このため、回路の複雑化を抑制できる。
従って、本実施形態によれば、ＤＣ／ＤＣコンバータ回路の単純化を図りつつ、電源効率を向上させることができる。
【００１４】
以下、半導体装置ＳＭ１の構成につき、詳細に説明する。
【００１５】
図１に示すように、半導体装置ＳＭ１は、ＤＣ／ＤＣコンバータ回路ＣＣ１を備えている。本実施形態におけるＤＣ／ＤＣコンバータ回路ＣＣ１は、トランジスタＨＴ１と、トランジスタＬＴ１と、ダイオードＤＩ１と、インダクタＩＮ１と、キャパシタＣＡ１と、制御回路ＣＴ１と、により構成される。
ＤＣ／ＤＣコンバータ回路ＣＣ１は、たとえば降圧型のバックコンバータを構成する。
【００１６】
トランジスタＨＴ１は、ＤＣ／ＤＣコンバータ回路ＣＣ１におけるハイサイド側のスイッチングデバイスを構成する。このため、トランジスタＨＴ１のドレイン電極ＤＥ１は入力端子ＩＴ１に接続し、ソース電極ＳＥ１はインダクタＩＮ１を介して出力端子ＯＴ１に接続する。
半導体装置ＳＭ１において、トランジスタＨＴ１と入力端子ＩＴ１との間には、回路内に貫通電流が流れてしまうことを抑制するための保護回路が設けられていない。このため、回路が複雑化することを抑制することができる。
【００１７】
トランジスタＬＴ１は、ＤＣ／ＤＣコンバータ回路ＣＣ１におけるローサイド側のスイッチングデバイスを構成する。このため、トランジスタＬＴ１のドレイン電極ＤＥ２はトランジスタＨＴ１のソース電極ＳＥ１に接続し、ソース電極ＳＥ２は接地される。本実施形態においては、ドレイン電極ＤＥ２は、トランジスタＨＴ１とインダクタＩＮ１とをつなぐ経路に接続される。また、ソース電極ＳＥ２は、接地点ＥＲ１、ＥＲ２に接続される。
【００１８】
ダイオードＤＩ１は、トランジスタＬＴ１と並列に接続される。ダイオードＤＩ１のうちアノードが接地点ＥＲ１、ＥＲ２に接続され、カソードがトランジスタＨＴ１およびインダクタＩＮ１に接続される。
インダクタＩＮ１は、一端がトランジスタＨＴ１に接続され、当該一端とは反対側の他端が出力端子ＯＴ１に接続される。キャパシタＣＡ１は、一端がインダクタＩＮ１および出力端子ＯＴ１に接続され、当該一端とは反対側の他端が接地される。これらのインダクタＩＮ１およびキャパシタＣＡ１により、出力電圧の波形が平滑化される。
【００１９】
制御回路ＣＴ１は、トランジスタＨＴ１のゲート電極ＧＥ１およびトランジスタＬＴ１のゲート電極ＧＥ２に接続されている。これにより、スイッチングデバイスを構成するトランジスタＨＴ１およびトランジスタＬＴ１のオン、オフを制御する。ＤＣ／ＤＣコンバータ回路ＣＣ１においては、入力電圧をスイッチングし、そのオンとオフの時間の比（デューティ比）をコントロールすることで出力電圧を一定に保つことができる。
制御回路ＣＴ１は、たとえばソース・ドレイン領域となる不純物拡散層がシリコン基板に形成されたシリコントランジスタにより構成される。制御回路ＣＴ１を構成するトランジスタをシリコンデバイスとすることにより、制御回路ＣＴ１を含むＤＣ／ＤＣコンバータ回路ＣＣ１の製造コストを低減することが可能となる。
【００２０】
図２に示すように、トランジスタＨＴ１は、二次元電子ガス層ＴＤ１を有する化合物半導体基板ＣＳ１に形成されている。また、トランジスタＨＴ１は、ノーマリオフ型のトランジスタである。
【００２１】
本実施形態において、化合物半導体基板ＣＳ１は、支持基板ＳＢ１と、バッファ層ＢＦ１と、化合物半導体層ＣＬ１と、化合物半導体層ＣＬ２により構成される。
支持基板ＳＢ１は、たとえばＳｉ、ＳｉＣ、ＧａＮまたはサファイアにより構成される。バッファ層ＢＦ１は、支持基板ＳＢ１上に設けられている。本実施形態におけるバッファ層ＢＦ１は、たとえば有機金属化合物気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ（ＭＯＶＰＥ））法によりＡｌＮとＧａＮを多段積層してなる絶縁性の層である。バッファ層ＢＦ１の膜厚は、たとえば１μｍである。
【００２２】
化合物半導体層ＣＬ１は、バッファ層ＢＦ１上に設けられている。化合物半導体層ＣＬ１は、たとえばＧａＮ層である。化合物半導体層ＣＬ１の膜厚は、たとえば１μｍである。
化合物半導体層ＣＬ２は、化合物半導体層ＣＬ１上に設けられている。化合物半導体層ＣＬ２としては、化合物半導体層ＣＬ１とヘテロ界面を形成する層が選択される。これにより、化合物半導体層ＣＬ１と化合物半導体層ＣＬ２との界面に、トランジスタＨＴ１のチャネル領域となる二次元電子ガス層ＴＤ１が形成されることとなる。本実施形態においては、化合物半導体層ＣＬ２は、たとえばＡｌＧａＮ層であり、とくにＡｌ０．１５Ｇａ０．８５Ｎ層であることが好ましい。化合物半導体層ＣＬ２の膜厚は、たとえば１０ｎｍである。
【００２３】
トランジスタＨＴ１は、リセスゲート構造を有する。すなわち、化合物半導体基板ＣＳ１表面に、凹部であるゲートリセスＧＲ１が形成されている。そして、ゲート電極ＧＥ１のうち少なくとも一部は、ゲートリセスＧＲ１内に位置する。これにより、チャネル部における電子濃度を選択的に低下させて、トランジスタＨＴ１をノーマリオフ型のトランジスタとすることができる。
本実施形態においては、化合物半導体層ＣＬ２を貫通するようにゲートリセスＧＲ１が形成される。また、化合物半導体層ＣＬ２を貫通し、かつ化合物半導体層ＣＬ１表面の一部が掘り込まれるように、ゲートリセスＧＲ１が形成されていてもよい。さらに、化合物半導体層ＣＬ２が貫通しないように化合物半導体層ＣＬ２にゲートリセスＧＲ１が形成されていてもよい。
【００２４】
トランジスタＨＴ１は、化合物半導体層ＣＬ２上に設けられたゲート絶縁膜ＧＩ１を備えている。ゲート絶縁膜ＧＩ１は、化合物半導体層ＣＬ２上、およびゲートリセスＧＲ１の内壁上に形成される。このため、ゲート絶縁膜ＧＩ１のうち、平面視でゲートリセスＧＲ１と重なる部分には、凹部が形成されることとなる。
本実施形態において、ゲート絶縁膜ＧＩ１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。ゲート絶縁膜ＧＩ１は、たとえばＡｌ２Ｏ３により構成される。ゲート絶縁膜ＧＩ１の膜厚は、たとえば１０ｎｍである。
なお、ゲート絶縁膜ＧＩ１のうちソース電極ＳＥ１およびドレイン電極ＤＥ１が形成される部分には、エッチングにより開口が形成される。
【００２５】
トランジスタＨＴ１は、ゲート絶縁膜ＧＩ１上に設けられたゲート電極ＧＥ１を備えている。ゲート電極ＧＥ１は、平面視でゲートリセスＧＲ１と重なる位置に形成される。ゲート電極ＧＥ１は、たとえばＮｉ、Ａｕを順に積層してなる積層構造を有する。
ゲートリセスＧＲ１およびゲート電極ＧＥ１は、ソース電極ＳＥ１とドレイン電極ＤＥ１の間に位置するように設けられる。
【００２６】
トランジスタＨＴ１は、ソース電極ＳＥ１およびドレイン電極ＤＥ１を備えている。ソース電極ＳＥ１およびドレイン電極ＤＥ１は、化合物半導体層ＣＬ２と接するよう化合物半導体層ＣＬ２上に設けられる。本実施形態では、ゲート絶縁膜ＧＩ１に形成された開口にソース電極ＳＥ１およびドレイン電極ＤＥ１が設けられることにより、ソース電極ＳＥ１およびドレイン電極ＤＥ１が化合物半導体層ＣＬ２と接することとなる。
ソース電極ＳＥ１およびドレイン電極ＤＥ１は、たとえばＴｉ、Ａｌ、ＭｏおよびＡｕから選択される一種または二種以上の金属材料により構成される。
【００２７】
トランジスタＨＴ１のゲート長は、たとえば０．５μｍである。ゲート電極ＧＥ１とドレイン電極ＤＥ１との間の距離は、たとえば０．５μｍである。ゲート電極ＧＥ１とソース電極ＳＥ１との間の距離は、たとえば０．５μｍである。
トランジスタＨＴ１のしきい値電圧は、たとえば１．０Ｖである。トランジスタＨＴ１の耐圧は、たとえば４０Ｖである。トランジスタＨＴ１のオン抵抗は、たとえば１０ｍΩである。
【００２８】
トランジスタＨＴ１は、たとえばゲート電極ＧＥ１、ソース電極ＳＥ１およびドレイン電極ＤＥ１を覆うカバー膜として、ポリイミド膜を有する（図示せず）。当該ポリイミド膜は、ゲート電極ＧＥ１、ソース電極ＳＥ１およびドレイン電極ＤＥ１を覆うようにゲート絶縁膜ＧＩ１上に形成される。また、このポリイミド膜上には、配線が形成される。当該配線は、たとえばＡｕにより構成される。
このような構成を有するトランジスタＨＴ１は、たとえばＴＯ２２０のパッケージに封入される。
【００２９】
図５は、ノーマリオフ型トランジスタおよびノーマリオン型トランジスタにおけるＩＤＳ−ＶＤＳ波形を示すグラフである。図５（ａ）は、ノーマリオフ型トランジスタであるトランジスタＨＴ１のＩＤＳ−ＶＤＳ波形を示している。
図５（ａ）では、ゲート電圧ＶＧＳが０Ｖ、２Ｖ、４Ｖ、６Ｖ、および８ＶにおけるＩＤＳ−ＶＤＳ波形が示されている。図５（ａ）に示すように、ゲート電圧ＶＧＳを印加せず、ゲート電圧ＶＧＳが０Ｖの場合、オン電流ＩＤＳは流れない状態となる。また、ゲート電圧ＶＧＳが印加された場合に、トランジスタＨＴ１にオン電流ＩＤＳが流れる状態となる。このように、本実施形態に係るトランジスタＨＴ１が、ノーマリオフ型のトランジスタとして機能していることがわかる。
【００３０】
トランジスタＨＴ１は、たとえば次のように形成される。
まず、支持基板ＳＢ１上に、バッファ層ＢＦ１、化合物半導体層ＣＬ１、および化合物半導体層ＣＬ２を順に積層して化合物半導体基板ＣＳ１を形成する。
次に、フォトレジストをマスクとしたエッチングにより、化合物半導体層ＣＬ２を選択的に除去し、ゲートリセスＧＲ１を形成する。次いで、当該エッチング工程におけるダメージを除去するため、化合物半導体基板ＣＳ１の表面に対し酸によりウェットエッチングを行う。
【００３１】
次に、化合物半導体層ＣＬ２上およびゲートリセスＧＲ１の内壁上に、ゲート絶縁膜ＧＩ１を形成する。ゲート絶縁膜ＧＩ１は、たとえばＣＶＤ法により形成される。次いで、ゲート絶縁膜ＧＩ１上であって、平面視でゲートリセスＧＲ１と重なる位置にゲート電極ＧＥ１を形成する。
次に、フォトレジストをマスクとしたエッチングにより、ゲート絶縁膜ＧＩ１に、ソース電極ＳＥ１およびドレイン電極ＤＥ１を埋め込むための開口を形成する。次に、当該開口を埋め込み、かつ化合物半導体層ＣＬ２と接するよう、ソース電極ＳＥ１およびドレイン電極ＤＥ１を形成する。
このようにして、トランジスタＨＴ１が形成される。
【００３２】
図３に示すように、本実施形態に係るトランジスタＬＴ１は、二次元電子ガス層ＴＤ２を有する化合物半導体基板ＣＳ２に形成されている。また、トランジスタＬＴ１は、ノーマリオン型のトランジスタである。
【００３３】
本実施形態では、トランジスタＬＴ１を、二次元電子ガス層を有する化合物半導体基板ＣＳ２に形成するため、シリコンデバイスと比較して低損失なスイッチングデバイスを実現することができる。また、トランジスタＬＴ１をノーマリオン型とすることにより、トランジスタＬＴ１のオン抵抗を低減できる。このため、さらに低損失なスイッチングデバイスが実現される。したがって、本実施形態に係るこのような構成によれば、ＤＣ／ＤＣコンバータ回路の電源効率をさらに向上させることができる。
なお、トランジスタＬＴ１は、たとえばソース・ドレイン領域およびチャネル領域を構成する不純物拡散層がシリコン基板に形成されたシリコンデバイスであってもよい。トランジスタＬＴ１をシリコンデバイスとすることにより、トランジスタＬＴ１の製造コストを低減することが可能となる。また、トランジスタＬＴ１をシリコンデバイスとすることにより、ＤＣ／ＤＣコンバータ回路ＣＣ１の形成が容易となる。
【００３４】
本実施形態において、化合物半導体基板ＣＳ２は、支持基板ＳＢ２と、バッファ層ＢＦ２と、化合物半導体層ＣＬ３と、化合物半導体層ＣＬ４により構成される。支持基板ＳＢ２、バッファ層ＢＦ２、化合物半導体層ＣＬ３、および化合物半導体層ＣＬ４は、たとえばそれぞれ支持基板ＳＢ１、バッファ層ＢＦ１、化合物半導体層ＣＬ１、および化合物半導体層ＣＬ２と同様の構成を有する。
【００３５】
トランジスタＬＴ１は、プレーナゲート構造を有する。すなわち、化合物半導体基板ＣＳ２表面には、ゲートリセスが設けられていない。これにより、トランジスタＬＴ１を、ノーマリオン型のトランジスタとすることができる。この場合、化合物半導体層ＣＬ３と化合物半導体層ＣＬ４の界面全面にヘテロ接合を形成することができ、チャネル部において高い電子密度を実現できる。このため、トランジスタＬＴ１におけるオン抵抗を低減し、スイッチングデバイスの低損失化を図ることが可能となる。
本実施形態では、化合物半導体基板ＣＳ２表面にゲートリセスが設けられない。このため、化合物半導体層ＣＬ４のうち平面視でゲート電極ＧＥ２と重なる部分と、他の部分は、たとえば膜厚が互いに等しくなる。
【００３６】
トランジスタＬＴ１は、化合物半導体層ＣＬ４上に設けられたゲート絶縁膜ＧＩ２を備えている。ゲート絶縁膜ＧＩ２は、化合物半導体層ＣＬ４上に形成される。ゲート絶縁膜ＧＩ２は、たとえばゲート絶縁膜ＧＩ１と同様の構成を有する。
また、トランジスタＬＴ１は、ゲート絶縁膜ＧＩ２上に設けられたゲート電極ＧＥ２を備えている。ゲート電極ＧＥ２は、ソース電極ＳＥ１とドレイン電極ＤＥ１の間に位置するように設けられる。ゲート電極ＧＥ２は、たとえばゲート電極ＧＥ１と同様の構成を有する。なお、本実施形態では、ゲート絶縁膜ＧＩ２のうちゲート電極ＧＥ２が設けられる部分に、ゲート絶縁膜ＧＩ２を貫通しない凹部が形成されていてもよい。この場合、当該凹部を埋め込むようにゲート電極ＧＥ２が形成される。
【００３７】
トランジスタＬＴ１は、ソース電極ＳＥ２およびドレイン電極ＤＥ２を備えている。ソース電極ＳＥ２およびドレイン電極ＤＥ２は、化合物半導体層ＣＬ４と接するよう化合物半導体層ＣＬ４上に設けられる。ソース電極ＳＥ２およびドレイン電極ＤＥ２は、たとえばソース電極ＳＥ１およびドレイン電極ＤＥ１と同様の構成を有する。
【００３８】
トランジスタＬＴ１のゲート長は、たとえば０．５μｍである。ゲート電極ＧＥ２とドレイン電極ＤＥ２との間の距離は、たとえば０．５μｍである。
トランジスタＬＴ１のしきい値電圧は、たとえば−４．０Ｖである。トランジスタＬＴ１の耐圧は、たとえば４０Ｖである。トランジスタＬＴ１のオン抵抗は、たとえば１．２ｍΩである。トランジスタＬＴ１をノーマリオン型のトランジスタとすることにより、トランジスタＬＴ１のオン抵抗を上記のような低い値とすることができる。これにより、低損失なスイッチングデバイスを形成することが可能となる。
【００３９】
トランジスタＬＴ１は、たとえばゲート電極ＧＥ２、ソース電極ＳＥ２およびドレイン電極ＤＥ２を覆うカバー膜として、ポリイミド膜を有する（図示せず）。当該ポリイミド膜は、ゲート電極ＧＥ２、ソース電極ＳＥ２およびドレイン電極ＤＥ２を覆うようにゲート絶縁膜ＧＩ２上に形成される。また、このポリイミド膜上には、配線が形成される。当該配線は、たとえばＡｕにより構成される。
このような構成を有するトランジスタＬＴ１は、たとえばＴＯ２２０のパッケージに封入される。
【００４０】
図５（ｂ）は、ノーマリオン型トランジスタであるトランジスタＬＴ１のＩＤＳ−ＶＤＳ波形を示している。
図５（ｂ）では、ゲート電圧ＶＧＳが−４Ｖ、−２Ｖ、０Ｖ、２Ｖ、および４ＶにおけるＩＤＳ−ＶＤＳ波形が示されている。図５（ｂ）に示すように、ゲート電圧ＶＧＳを印加せず、ゲート電圧ＶＧＳが０Ｖの場合、トランジスタＬＴ１にはオン電流ＩＤＳが流れる状態となる。また、ゲート電圧ＶＧＳを−４Ｖとした場合に、オン電流ＩＤＳが流れない状態とすることができる。このように、本実施形態に係るトランジスタＬＴ１が、ノーマリオン型のトランジスタとして機能していることがわかる。
本実施形態においては、たとえばローサイド側のスイッチングデバイスをオフ状態とする場合にトランジスタＬＴ１のゲート電圧ＶＧＳを０Ｖとし、オン状態とする場合にトランジスタＬＴ１のゲート電圧ＶＧＳを５Ｖとする。これにより、オン状態におけるオン抵抗を十分に低減しつつ、ＤＣ／ＤＣコンバータ回路ＣＣ１の動作信頼性を確保することができる。
【００４１】
トランジスタＬＴ１は、たとえば次のように形成される。
まず、支持基板ＳＢ２上に、バッファ層ＢＦ２、化合物半導体層ＣＬ３、および化合物半導体層ＣＬ４を順に積層して化合物半導体基板ＣＳ２を形成する。次に、化合物半導体層ＣＬ４上に、ゲート絶縁膜ＧＩ２を形成する。ゲート絶縁膜ＧＩ２は、たとえばＣＶＤ法により形成される。次いで、ゲート絶縁膜ＧＩ２上にゲート電極ＧＥ２を形成する。次に、フォトレジストをマスクとしたエッチングにより、ゲート絶縁膜ＧＩ２に、ソース電極ＳＥ２およびドレイン電極ＤＥ２を埋め込むための開口を形成する。次に、当該開口を埋め込み、かつ化合物半導体層ＣＬ４と接するよう、ソース電極ＳＥ２およびドレイン電極ＤＥ２を形成する。このようにして、トランジスタＬＴ１が形成される。
【００４２】
図４は、本実施形態に係る半導体装置ＳＭ１の一例を示す平面図である。
本実施形態では、トランジスタＨＴ１により構成されるハイサイドスイッチングデバイスＨＤ１と、トランジスタＬＴ１により構成されるローサイドスイッチングデバイスＬＤ１と、を同一の半導体パッケージに搭載することができる。この場合、リードフレームＬＦ１のうち一の領域にハイサイドスイッチングデバイスＨＤ１を搭載し、当該一の領域と離間した他の領域にローサイドスイッチングデバイスＬＤ１を搭載する。
たとえば、リードフレームＬＦ１上に搭載されたハイサイドスイッチングデバイスＨＤ１とローサイドスイッチングデバイスＬＤ１を封止樹脂等により封止することにより、半導体パッケージが形成される。
この場合、トランジスタＨＴ１とトランジスタＬＴ１は、互いに異なる半導体チップを構成することとなる。
【００４３】
各電極と、リードフレームＬＦ１または外部リードＯＬ１と、の接続は、たとえばボンディングワイヤＢＷ１を用いて以下のように行われる。
ハイサイドスイッチングデバイスＨＤ１を構成するトランジスタＨＴ１のうち、ソース電極ＳＥ１およびドレイン電極ＤＥ１の一方はリードフレームＬＦ１へ接続され、他方は外部リードＯＬ１へ接続される。また、ゲート電極ＧＥ１は、外部リードＯＬ１へ接続される。ローサイドスイッチングデバイスＬＤ１を構成するトランジスタＬＴ１のうち、ソース電極ＳＥ２およびドレイン電極ＤＥ２の一方はリードフレームＬＦ１へ接続され、他方は外部リードＯＬ１へ接続される。また、ゲート電極ＧＥ２は、外部リードＯＬ１へ接続される。
【００４４】
図６は、本実施形態における半導体装置ＳＭ１の動作を説明するタイミングチャートである。図６では、トランジスタＨＴ１およびトランジスタＬＴ１のそれぞれにおけるゲート電圧ＶＧＳ、オン電流ＩＤ、およびドレイン電圧ＶＤＳと、ダイオードＤＩ１に流れる電流ＩＦが示されている。
図６に示すように、本実施形態に係るＤＣ／ＤＣコンバータ回路ＣＣ１では、トランジスタＬＴ１のオン時間を、トランジスタＨＴ１のオン時間よりも大きくすることができる。なお、オン時間とは、トランジスタにより構成されるスイッチングデバイスがオン状態である際に、当該トランジスタにオン電流ＩＤが流れる時間である。
また、ノーマリオン型のトランジスタであるトランジスタＬＴ１は、ノーマリオフ型のトランジスタであるトランジスタＨＴ１と比較して、オン抵抗による損失が小さい。
このため、トランジスタＬＴ１をノーマリオン型とし、かつトランジスタＨＴ１のオン時間よりもトランジスタＬＴ１のオン時間を大きくすることにより、より効率的にスイッチングデバイスの低損失化を図ることが可能となる。
【００４５】
図７は、ＤＣ／ＤＣコンバータ回路ＣＣ１による電力変換効率を示すグラフである。
図７では、周波数２ＭＨｚ、Ｖｉｎ＝１２Ｖ、Ｖｏｕｔ＝１．１ＶとしてＤＣ／ＤＣコンバータ回路を動作させた際の電力変換効率（％）を実測した結果が示されている。図７では、出力電流Ｉｏｕｔ（Ａ）に対する値として、電力変換効率（Ｅｆｆｉｃｉｅｎｃｙ）（％）が示される。
一方は、ハイサイド側のトランジスタＨＴ１としてノーマリオフ型トランジスタを、ローサイド側のトランジスタＨＴ１としてノーマリオン型トランジスタを用いた第１実施例を示す。他方は、ハイサイド側のトランジスタＨＴ１およびローサイド側のトランジスタＨＴ１の双方にノーマリオフ型トランジスタを用いた第２実施例を示す。ここでは、ノーマリオフ型トランジスタとして図２に示す構造を有するものを、ノーマリオン型トランジスタとして図３に示す構造を有するものを用いた。
【００４６】
図７に示すように、第１実施例では、第２実施例と比較してピーク時において約１．５％効率が向上していることがわかる。また、第１実施例では、第２実施例と比較して、Ｉｏｕｔ＝３０Ａであるときに約６％効率が向上していることがわかる。
このように、トランジスタＨＴ１をノーマリオフ型とし、トランジスタＬＴ１をノーマリオン型とすることにより、回路が複雑化することを回避しつつ、スイッチングデバイスのさらなる低損失化を図ることが可能となることがわかる。
【００４７】
次に、本実施形態の効果を説明する。
本実施形態によれば、ＤＣ／ＤＣコンバータ回路ＣＣ１を構成するトランジスタＨＴ１は、入力端子ＩＴ１に接続し、二次元電子ガス層ＴＤ１を有する化合物半導体基板ＣＳ１に形成され、かつノーマリオフ型である。トランジスタＨＴ１を、二次元電子ガス層ＴＤ１を有する化合物半導体基板ＣＳ１に形成することにより、シリコンデバイスと比較して低損失なスイッチングデバイスを実現できる。このため、ＤＣ／ＤＣコンバータ回路の電源効率の向上を図ることができる。また、入力端子に接続するトランジスタＨＴ１をノーマリオフ型とすることにより、新たに保護回路を設けずとも、ＤＣ／ＤＣコンバータ回路に電力が完全に供給されていない状態において回路内に貫通電流が流れてしまうことを抑制できる。このため、回路の複雑化を抑制できる。
したがって、ＤＣ／ＤＣコンバータ回路の単純化を図りつつ、電源効率を向上させることができる。
【００４８】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置ＳＭ２を示す平面図である。図８は、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ソース電極ＳＥ１、ソース電極ＳＥ２、ドレイン電極ＤＥ１およびドレイン電極ＤＥ２の位置関係を示している。なお、これらの位置関係は、図８に示すものに限られない。
図９は、図８に示す半導体装置ＳＭ２を示す断面図である。図９（ａ）は、図８におけるＣ−Ｃ'断面を示す。また、図９（ｂ）は、図８におけるＤ−Ｄ'断面を示す。
本実施形態に係る半導体装置ＳＭ２では、トランジスタＨＴ１およびトランジスタＬＴ１が同一の化合物半導体基板ＣＳ１に設けられている。
【００４９】
図８および図９に示すように、トランジスタＨＴ１およびトランジスタＬＴ１は、いずれも化合物半導体基板ＣＳ１に設けられている。本実施形態におけるトランジスタＨＴ１およびトランジスタＬＴ１の構成は、この点を除いて第１の実施形態に記載のものと同様とすることができる。
【００５０】
図１０は、図８におけるＡ−Ａ'断面を示す断面図である。図１１は、図８におけるＢ−Ｂ'を示す断面図である。
図１０および図１１に示すように、化合物半導体基板ＣＳ１には、素子分離膜ＥＬ１が形成されている。この素子分離膜ＥＬ１により、トランジスタＨＴ１およびトランジスタＬＴ１は、それぞれ他のトランジスタから電気的に分離される。本実施形態では、トランジスタＨＴ１とトランジスタＬＴ１は、素子分離膜ＥＬ１により互いに電気的に分離される。素子分離膜ＥＬ１は、たとえば化合物半導体層ＣＬ２および化合物半導体層ＣＬ１を貫通して、バッファ層ＢＦ１に到達するように形成される。また、素子分離膜ＥＬ１は、たとえば化合物半導体基板ＣＳ１中にボロンをイオン注入することにより形成される。このイオン注入は、たとえば注入エネルギー１２０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件下で行われる。
【００５１】
本実施形態に係るトランジスタＨＴ１およびトランジスタＬＴ１は、たとえば次のように形成される。
まず、第１の実施形態と同様に化合物半導体基板ＣＳ１を形成する。次いで、フォトレジストをマスクとしたエッチングにより、化合物半導体層ＣＬ２を選択的に除去し、ゲートリセスＧＲ１を形成する。次いで、化合物半導体基板ＣＳ１にボロンをイオン注入して、素子分離膜ＥＬ１を形成する。次いで、化合物半導体層ＣＬ２上およびゲートリセスＧＲ１の内壁上に、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を形成する。ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２は、同一の工程により一体として形成される。次いで、ゲート絶縁膜ＧＩ１上に形成された導電膜をパターニングして、ゲート電極ＧＥ１およびゲート電極ＧＥ２を形成する。このとき、平面視でゲートリセスＧＲ１と重なる位置にゲート電極ＧＥ１を、ゲート電極ＧＥ１と離間する位置にゲート電極ＧＥ２を形成する。
次に、フォトレジストをマスクとしたエッチングにより、ゲート絶縁膜ＧＩ１にソース電極ＳＥ１およびドレイン電極ＤＥ１を埋め込むための開口を、ゲート絶縁膜ＧＩ２にソース電極ＳＥ２およびドレイン電極ＤＥ２を埋め込むための開口を形成する。次に、これらの開口を埋め込み、かつ化合物半導体層ＣＬ２と接するよう、ソース電極ＳＥ１、ドレイン電極ＤＥ１、ソース電極ＳＥ２およびドレイン電極ＤＥ２を形成する。
本実施形態では、上述のように、トランジスタＨＴ１とトランジスタＬＴ１の各構成を、共通の工程により形成することができる。このため、製造工程数の低減を図ることが可能となる。
【００５２】
図８に示すように、半導体装置ＳＭ２は、複数のゲート電極ＧＥ１を備えている。各ゲート電極ＧＥ１は、第１方向に延伸している。また、各ゲート電極ＧＥ１は、第１方向と化合物半導体基板ＣＳ１平面において垂直な第２方向に、互いに離間するよう配列される。各ゲート電極ＧＥ１の一端は、第２方向に延伸するゲート配線ＧＬ１に接続する。このため、複数のゲート電極ＧＥ１とゲート配線ＧＬ１は、櫛歯形状を形成することとなる。ゲート配線ＧＬ１の一端は、ゲートパッドＧＰ１へ接続される。各ゲート電極ＧＥ１は、このゲートパッドＧＰ１を介して制御回路ＣＴ１に接続される。ここでは、第１方向とは図９における上下方向を、第２方向とは図９における左右方向さす。
また、半導体装置ＳＭ２は、複数のゲート電極ＧＥ２を備えている。各ゲート電極ＧＥ２は、第１方向に延伸している。また、各ゲート電極ＧＥ２は、第２方向に、互いに離間するよう配列される。各ゲート電極ＧＥ２の一端は、第２方向に延伸するゲート配線ＧＬ２に接続する。このため、複数のゲート電極ＧＥ２とゲート配線ＧＬ２は、櫛歯形状を形成することとなる。ゲート配線ＧＬ２の一端は、ゲートパッドＧＰ２へ接続される。各ゲート電極ＧＥ２は、このゲートパッドＧＰ２を介して制御回路ＣＴ１に接続される。
図１０、図１１に示すように、ゲート配線ＧＬ１およびゲート配線ＧＬ２は、たとえば素子分離膜ＥＬ１上に配置される。本実施形態では、ゲート配線ＧＬ１およびゲート配線ＧＬ２は、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２と同一工程により形成される絶縁膜ＩＦ３を介して素子分離膜ＥＬ１上に形成されることとなる。また、ゲート配線ＧＬ１およびゲート配線ＧＬ２は、たとえば絶縁膜ＩＦ１により上面および側面が覆われる。
【００５３】
半導体装置ＳＭ２は、複数のソース電極ＳＥ１を備えている。各ソース電極ＳＥ１は、第１方向に延伸している。また、各ソース電極ＳＥ１は、第２方向に互いに離間するように配列される。各ソース電極ＳＥ１の一端は、ソースパッドＳＰ１に接続される。たとえば、複数のソース電極ＳＥ１、およびソースパッドＳＰ１が一体として櫛歯形状を構成するように、ソース電極ＳＥ１およびソースパッドＳＰ１が形成されていてもよい。
また、半導体装置ＳＭ２は、複数のドレイン電極ＤＥ１を備えている。各ドレイン電極ＤＥ１は、第１方向に延伸している。また、各ドレイン電極ＤＥ１は、第２方向に互いに離間するように配列される。各ドレイン電極ＤＥ１の一端は、ドレインパッドＤＰ１に接続される。たとえば、複数のドレイン電極ＤＥ１、およびドレインパッドＤＰ１が一体として櫛歯形状を構成するように、ドレイン電極ＤＥ１およびドレインパッドＰＤ１が形成されていてもよい。
なお、複数のソース電極ＳＥ１と複数のドレイン電極ＤＥ１は、たとえばソース電極ＳＥ１とドレイン電極ＤＥ１が交互に配列されるよう形成される。また、ソース電極ＳＥ１とドレイン電極ＤＥ１の間には、たとえばゲート電極ＧＥ１が配置される。この場合、隣接するソース電極ＳＥ１とドレイン電極ＤＥ１、およびこれらの間に配置されたゲート電極ＧＥ１により、トランジスタＨＴ１が構成されることとなる。なお、ドレインパッドＤＰ１は、たとえばソース電極ＳＥ１およびドレイン電極ＤＥ１が配列される領域からみてソースパッドＳＰ１と反対側に位置するように設けられる。
【００５４】
半導体装置ＳＭ２は、複数のソース電極ＳＥ２を備えている。各ソース電極ＳＥ２は、第１方向に延伸している。また、各ソース電極ＳＥ２は、第２方向に互いに離間するように配列される。各ソース電極ＳＥ２の一端は、ソースパッドＳＰ２に接続される。たとえば、複数のソース電極ＳＥ２、およびソースパッドＳＰ２が一体として櫛歯形状を構成するように、ソース電極ＳＥ２およびソースパッドＳＰ２が形成されていてもよい。
また、半導体装置ＳＭ２は、複数のドレイン電極ＤＥ２を備えている。各ドレイン電極ＤＥ２は、第１方向に延伸している。また、各ドレイン電極ＤＥ２は、第２方向に互いに離間するように配列される。各ドレイン電極ＤＥ２の一端は、ドレインパッドＤＰ２に接続される。たとえば、複数のドレイン電極ＤＥ２、およびドレインパッドＤＰ２が一体として櫛歯形状を構成するように、ドレイン電極ＤＥ２およびドレインパッドＤＰ２が形成されていてもよい。また、ドレインパッドＤＰ２は、ソースパッドＳＰ１と一体として形成されていてもよい。
なお、複数のソース電極ＳＥ２と複数のドレイン電極ＤＥ２は、たとえばソース電極ＳＥ２とドレイン電極ＤＥ２が交互に配列されるよう形成される。また、ソース電極ＳＥ２とドレイン電極ＤＥ２の間には、たとえばゲート電極ＧＥ２が配置される。この場合、隣接するソース電極ＳＥ２とドレイン電極ＤＥ２、およびこれらの間に配置されたゲート電極ＧＥ２により、トランジスタＬＴ１が構成されることとなる。なお、ドレインパッドＤＰ２は、たとえばソース電極ＳＥ２およびドレイン電極ＤＥ２が配列される領域からみてソースパッドＳＰ２と反対側に位置するように設けられる。
【００５５】
図１０に示すように、ソース電極ＳＥ１は、たとえば化合物半導体層ＣＬ２上およびゲート配線ＧＬ１上に設けられる。このとき、ソース電極ＳＥ１は、絶縁膜ＩＦ１を介してゲート配線ＧＬ１上に設けられる。また、ソース電極ＳＥ１は、絶縁膜ＩＦ２によりドレインパッドＤＰ１と電気的に分離される。ソース電極ＳＥ２は、たとえば化合物半導体層ＣＬ２上およびゲート配線ＧＬ２上に設けられる。このとき、ソース電極ＳＥ２は、絶縁膜ＩＦ１を介してゲート配線ＧＬ２上に設けられる。また、ソース電極ＳＥ２は、絶縁膜ＩＦ２によりドレインパッドＤＰ２と電気的に分離される。
図１１に示すように、ドレイン電極ＤＥ１およびドレイン電極ＤＥ２は、それぞれ化合物半導体層ＣＬ２上に形成される。また、ドレイン電極ＤＥ１およびドレイン電極ＤＥ２は、それぞれ絶縁膜ＩＦ１によりゲート配線ＧＬ１およびゲート配線ＧＬ２と電気的に分離される。
【００５６】
図１２は、図８に示す半導体装置ＳＭ２を示す平面図であって、基板ＣＢ１上に化合物半導体基板ＣＳ１が搭載された状態を示している。図１３は、図１２に示す半導体装置ＳＭ２を示す断面図である。
図１２および図１３に示す例では、半導体装置ＳＭ２は、基板ＣＢ１上にハイサイドスイッチングデバイスＨＤ１およびローサイドスイッチングデバイスＬＤ１が形成された化合物半導体基板ＣＳ１が搭載されてなる。なお、基板ＣＢ１は、たとえばインターポーザやマザーボード等の配線基板である。
【００５７】
本実施形態において、化合物半導体基板ＣＳ１上には、たとえばハイサイドスイッチングデバイスＨＤ１およびローサイドスイッチングデバイスＬＤ１、ならびにソースパッドＳＰ１、ソースパッドＳＰ２、ドレインパッドＤＰ１、ドレインパッドＤＰ２、ゲートパッドＧＰ１およびゲートパッドＧＰ２が形成される。ゲートパッドＧＰ１およびゲートパッドＧＰ２は、たとえばワイヤボンディングにより基板ＣＢ１に接続される。
なお、図１２では、ゲート配線ＧＬ１、ゲート配線ＧＬ２、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ソース電極ＳＥ１、ドレイン電極ＤＥ１、ソース電極ＳＥ２およびドレイン電極ＤＥ２は、省略されている。
【００５８】
基板ＣＢ１上には、フレームＦＬ１が形成されている。化合物半導体基板ＣＳ１は、たとえば基板ＣＢ１上に形成されたフレームＦＬ１上に搭載される。ソースパッドＳＰ１、ソースパッドＳＰ２、ドレインパッドＤＰ１およびドレインパッドＤＰ２と、フレームＦＬ１は、たとえばクリップＣＰ１を介して接続される。クリップＣＰ１は、たとえば銅板クリップである。各パッドとクリップＣＰ１は、たとえば半田により接合される。
本実施形態では、上述のように、基板ＣＢ１と、ハイサイドスイッチングデバイスＨＤ１およびローサイドスイッチングデバイスＬＤ１と、の接続にはクリップＣＰ１が用いられる。このため、インダクタンスを低減し、高周波動作に優れた半導体装置を得ることができる。
基板ＣＢ１上に設けられたフレームＦＬ１、クリップＣＰ１、および化合物半導体基板ＣＳ１等を封止樹脂により封止することにより半導体パッケージが得られることとなる。
【００５９】
本実施形態において、ハイサイドスイッチングデバイスＨＤ１およびローサイドスイッチングデバイスＬＤ１は、たとえば一の半導体チップ内に形成される。これにより、半導体装置の小型化を図ることができる。なお、ハイサイドスイッチングデバイスＨＤ１とローサイドスイッチングデバイスＬＤ１は、互いに異なる半導体チップ内に形成されていてもよい。
制御回路ＣＴ１は、たとえばハイサイドスイッチングデバイスＨＤ１およびローサイドスイッチングデバイスＬＤ１が含まれる半導体チップ（以下、第１半導体チップともいう）とは異なる半導体チップ（以下、第２半導体チップともいう）内に形成される。
第２半導体チップは、たとえば第１半導体チップと同一の基板ＣＢ１上に搭載される。この場合、第１半導体チップおよび第２半導体チップは、ともに封止樹脂により封止され、一の半導体パッケージを構成する。これにより半導体装置の小型化を図ることができる。
なお、第２半導体チップは、第１半導体チップが搭載された基板ＣＢ１とは異なる基板上に搭載されていてもよい。
【００６０】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６２】
ＳＭ１、ＳＭ２  半導体装置
ＣＣ１  ＤＣ／ＤＣコンバータ回路
ＨＴ１、ＬＴ１  トランジスタ
ＤＩ１  ダイオード
ＩＮ１  インダクタ
ＣＡ１  キャパシタ
ＣＴ１  制御回路
ＩＴ１  入力端子
ＯＴ１  出力端子
ＥＲ１、ＥＲ２  接地点
ＣＳ１、ＣＳ２  化合物半導体基板
ＳＢ１、ＳＢ２  支持基板
ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４  化合物半導体層
ＴＤ１、ＴＤ２  二次元電子ガス層
ＧＥ１、ＧＥ２  ゲート電極
ＧＬ１、ＧＬ２  ゲート配線
ＧＲ１  ゲートリセス
ＧＩ１、ＧＩ２  ゲート絶縁膜
ＳＥ１、ＳＥ２  ソース電極
ＤＥ１、ＤＥ２  ドレイン電極
ＩＦ１、ＩＦ２、ＩＦ３  絶縁膜
ＢＷ１  ボンディングワイヤ
ＥＬ１  素子分離膜
ＧＰ１、ＧＰ２  ゲートパッド
ＳＰ１、ＳＰ２  ソースパッド
ＤＰ１、ＤＰ２  ドレインパッド
ＣＢ１  基板
ＣＰ１  クリップ
ＦＬ１  フレーム
ＬＦ１  リードフレーム
ＯＬ１  外部リード
ＰＤ１  パッド
ＨＤ１  ハイサイドスイッチングデバイス
ＬＤ１  ローサイドスイッチングデバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014087148.tif 000012
【図１１】
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【図１２】
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【図１３】
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