(57)【要約】【課題】ＭＯＳトランジスタのオン抵抗値に起因するアナログ出力信号の歪みを抑制するデジタル−アナログ変換器を提供すること。【解決手段】スイッチ駆動回路４０３は、ゲート端子に入力された制御電圧に応じた基準電流を発生する第２のＭＯＳトランジスタ４０１ｄと、第２のＭＯＳトランジスタのドレイン端子にかかる電圧を基準電圧として保持する電圧保持回路４０１ａ，４０１ｃと、第２のＭＯＳトランジスタに対して基準電流と同じ値の電流を供給する第１の電流源４０１ｂと、第１の電流源に流れる電流に比例する比例電流を発生する第３のＭＯＳトランジスタ４０２ａ，４０２ｂと、第３のＭＯＳトランジスタの各々とオープンドレイン接続されて比例電流の供給を受ける第４のＭＯＳトランジスタ４０３ａ，４０３ｂとを備えている。【選択図】図３
2014082664.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号出力の変化タイミングが、スイッチのオンタイミングによって決定されるデジタル−アナログ変換器において、
前記スイッチを構成する第１のＭＯＳトランジスタのゲート端子を駆動するスイッチ駆動回路を備え、
該スイッチ駆動回路は、
制御電圧が入力されるゲート端子と、当該ゲート端子に入力された制御電圧に応じた基準電流を発生する第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレイン端子にかかる電圧を基準電圧として保持する電圧保持回路と、
前記第２のＭＯＳトランジスタに対して前記基準電流と同じ値の電流を供給する第１の電流源と、
該第１の電流源に流れる電流に比例する比例電流を各々が発生する複数の第２の電流源として機能する複数の第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタと同じ導電型を有し、前記第３のＭＯＳトランジスタの各々とオープンドレイン接続されて前記比例電流の供給を受ける複数の第４のＭＯＳトランジスタとを備え、
該第４のＭＯＳトランジスタは、
前段の前記第４のＭＯＳトランジスタのソース端子と接続されるゲート端子と、後段の前記第４のＭＯＳトランジスタのゲート端子と接続されるソース端子とを備えて多段に接続され、
最前の前記第４のＭＯＳトランジスタのゲート端子にはクロック信号が入力され、ｋ番目（ｋは２以上の偶数）の前記第４のＭＯＳトランジスタのドレイン端子から前記クロック信号よりも所定時間遅延する遅延信号が前記第１のＭＯＳトランジスタのゲート端子に出力されることを特徴とするデジタル−アナログ変換器。
【請求項２】
前記電圧保持回路は、
ドレイン端子が、前記第２のＭＯＳトランジスタのドレイン端子に接続され、ソース端子が前記第１の電流源に接続される第５のＭＯＳトランジスタと、
一方の入力端子に基準電圧が供給され、他方の入力端子が前記第５のＭＯＳトランジスタのドレイン端子に接続され、出力端子が前記第５のＭＯＳトランジスタのゲート端子に接続される増幅器と
を備えたことを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項３】
前記第１の電流源が、前記第３のＭＯＳトランジスタと同じ導電型を有する第６のＭＯＳトランジスタを備え、
前記第６のＭＯＳトランジスタのゲート幅をＷ１とした場合、前記第３のＭＯＳトランジスタは各々Ｗ１／ｍのゲート幅を有して前記基準電流の１／ｍ倍の電流値の電流を生成し（ｍは２以上の整の定数）、前記第１のＭＯＳトランジスタのゲート幅をＷ３とした場合、前記第４のＭＯＳトランジスタは各々Ｗ１／ｎのゲート幅を有し（ｎは１以上の整の定数）、ｍとｎとの間には、ｍ＞ｎの関係があることを特徴とする請求項１又は２に記載のデジタル−アナログ変換器。
【請求項４】
入力端子から入力された信号をサンプリングするサンプリング容量素子部と、
該サンプリング容量素子部によってサンプリングされた信号が入力される入力端子を有する演算増幅器と、
前記サンプリング容量素子部と前記演算増幅器の前記入力端子とを接離するサミングノードスイッチと、
第１の極性、該第１の極性と相補的な第２の極性を有するＭＯＳトランジスタとを備え、前記サンプリング容量素子部と前記入力端子との間と、前記演算増幅器の出力端子とを接続するフィードバック経路上に設けられる帰還スイッチ部と、
該帰還スイッチ部に第１クロック信号と第２クロック信号とを供給するクロック信号生成部とを備え、
該クロック信号生成部は、前記第１クロック信号と第２クロック信号を生成し、前記帰還スイッチ部のＭＯＳトランジスタの少なくとも１つを駆動する請求項１乃至３のいずれかに記載のスイッチ駆動回路とを備えたことを特徴とするデジタル−アナログ変換器。
【請求項５】
前記演算増幅器は、第１の入力端子及び第２の入力端子と、第１の出力端子及び第２の出力端子とを有する差動増幅型の演算増幅器であり、
前記サンプリング容量素子部は、前記第１の入力端子と接続する第１のサンプリング容量素子部と前記第２の入力端子と接続する第２のサンプリング容量素子部とを備え、
前記サミングノードスイッチは、前記第１のサンプリング容量素子部と差動増幅型の前記演算増幅器の前記第１の入力端子とを接離する第１サミングノードスイッチと、前記第２のサンプリング容量素子部と差動増幅型の前記演算増幅器の前記第２の入力端子とを接離する第２のサミングノードスイッチとを備え、
前記帰還スイッチ部は、前記第１のサンプリング容量素子部と前記第１の入力端子との間と、前記第１の出力端子とを接続するフィードバック経路上に設けられる第１の帰還スイッチ部と、前記第２のサンプリング容量素子部と前記第２の入力端子との間と、前記第２の出力端子とを接続するフィードバック経路上に設けられる第２の帰還スイッチ部とを備えたことを特徴とする請求項４に記載のデジタル−アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル入力信号をアナログ出力信号に変換するデジタル−アナログ変換器に関し、より詳細には、スイッチトキャパシタ型のデジタル−アナログ変換器に関する。
【背景技術】
【０００２】
従来から、デジタル−アナログ変換器が、デジタル信号をアナログ信号に変換する際の変換誤差は、出力信号に歪みを生じる原因となるため、デジタル−アナログ変換器が搭載される機器の特性の劣化を招くという問題がある。特に、オーディオ機器の分野では、他の分野よりも信号歪みが機器の特性に大きく影響することになる。このため、オーディオ機器に搭載されるデジタル−アナログ変換器には、信号歪みに対して他の分野よりも高い精度のデジタル−アナログ変換が要求される。
【０００３】
図８は、従来のデジタル−アナログ変換器を説明するための回路構成図である。従来のデジタル−アナログ変換器としては、例えば、図８に示したスイッチトキャパシタ回路のようなものがある。
図８に示したデジタル−アナログ変換器は、Ｎ個のサンプリング容量素子９０５＿ｉ（ｉ＝１〜Ｎ）を含むサンプリング容量素子部９０５と、サンプリング容量素子９０５＿ｉ（ｉ＝１〜Ｎ）を充電するＮ個のスイッチユニット９０１＿ｉ（ｉ＝１〜Ｎ）を含むスイッチ９０１、スイッチ９０２を備えている。
【０００４】
また、サンプリング容量素子部９０５は、演算増幅器９０６の反転入力端子９０６ａとスイッチ９０３を介して接続される。演算増幅器９０６の出力端子９０６ｃと反転入力端子９０６ａとは積分容量素子９０７を介して接続されている。また、出力端子９０６ｃはスイッチ９０１とサンプリング容量素子部９０５との間に接続されて、フィードバック経路ｆを形成している。このようなフィードバック経路ｆは、図８に示したデジタル−アナログ変換器において、出力信号の歪みを低減するために設けられた経路である。なお、図８に示した構成では、フィードバック経路ｆには、Ｎ個のスイッチユニット９０４＿ｉ（ｉ＝１〜Ｎ）を含むスイッチ９０４が設けられている。
【０００５】
また、図８に示したデジタル−アナログ変換器のスイッチ９０１、９０２、９０３、９０４は、クロック信号φ１〜φ３、ＣＫ＿Ｐ、ＣＫ＿Ｎのいずれかにしたがってオン、オフ動作（以下、スイッチング動作とも記す）をする。クロック信号φ１〜φ３、ＣＫ＿Ｐ、ＣＫ＿Ｎは、クロック信号生成部９１０によって生成され、各スイッチに入力される。
図８に示したデジタル−アナログ変換器によれば、デジタルデータに応じた入力信号ＶＤｉｎｉ（ｉ＝１〜Ｎ）の信号レベルに応じてサンプリング容量素子９０５＿ｉ（ｉ＝１〜Ｎ）が充電され、サンプリング容量素子９０５＿ｉ（ｉ＝１〜Ｎ）の充電電圧に応じて演算増幅器９０６がアナログ出力信号ＶＡｏｕｔを出力する。このようなデジタル−アナログ変換器のスイッチとしては、一般的にＭＯＳトランジスタが用いられる。
【０００６】
図９は、図８に示した帰還スイッチユニットに含まれる帰還スイッチのＭＯＳトランジスタを説明するための図で、図１０は、図９に示したＭＯＳトランジスタを制御するクロック信号（以下、コントロールクロックと記す）を説明するための図である。
帰還スイッチ９０４は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを組み合わせて構成されている。図１０に示したコントロールクロックＣＫ＿Ｐは、Ｐ型ＭＯＳトランジスタを制御するコントロールクロックである。コントロールクロックＣＫ＿Ｎは、Ｎ型ＭＯＳトランジスタを制御するコントロールクロックである。
コントロールクロックＣＫ＿ＰがＬｏｗ（以下、Ｌレベルと記す）、コントロールクロックＣＫ＿ＮがＨｉｇｈ（以下、Ｈレベルと記す）になると、スイッチの各ユニット９０４＿ｉ（ｉ＝１〜Ｎ）がオンされる。
【０００７】
図１１は、従来のスイッチ駆動回路を説明するための図で、コントロールクロックＣＫ＿Ｐ、ＣＫ＿Ｎを出力する回路の一般的な例を示した図である。入力されたクロックを反転させるＮＯＴゲート３０１と、スイッチ駆動回路３０２と、スイッチ駆動回路３０３と、を含んでいる。図示していないが、スイッチ駆動回路３０２および３０３はＮＯＴゲートを直列に２つ接続した構成となっていることが一般的である。
【０００８】
ここで、ＭＯＳトランジスタが用いられるスイッチ９０４＿ｉ（ｉ＝１〜Ｎ）の合成オン抵抗値をＲｓｗ４、スイッチ９０３のオン抵抗値をＲｓｗ３とする。図８に示した端子９０６ｃから出力されるアナログ出力信号ＶＡｏｕｔは、サンプリング容量素子部９０５、積分容量素子９０７、スイッチ９０３、スイッチ部９０４が直列に接続されることによる、時定数τに依存した過渡特性を示す。なお、時定数τは、以下の式（１）によって表される。
【０００９】
τ＝（Ｒｓｗ３＋Ｒｓｗ４）×Ｃｉ×Ｃｓ／（Ｃｉ＋Ｃｓ）  ・・・式（１）
【００１０】
ただし、上記式（１）において、Ｃｉは積分容量素子９０７の容量、Ｃｓはサンプリング容量素子部９０５の総容量である。式（１）において、スイッチ部９０４のオン抵抗値ＲＳＷ３は出力端子９０６ｃの電位によって変化することがない。一方、スイッチ部９０４のオン抵抗値ＲＳＷ４は、出力端子９０６ｃの電位に依存して変化することが知られている。
【００１１】
さらに、アナログ出力信号ＶＡｏｕｔが大きく変化する初動時において、ＭＯＳトランジスタを制御するコントロールクロックＣＫ＿ＰとコントロールクロックＣＫ＿Ｎとは、瞬時にＨレベル、またはＬレベルになるものではなく、一定の傾きをもってＨレベル、またはＬレベルに達する。コントロールクロックＣＫ＿Ｐ、コントロールクロックＣＫ＿ＮがＨレベルからＬレベル、またはＬレベルからＨレベルに達する間の状態を、本明細書では「過渡的な状態」と記す。コントロールクロックＣＫ＿Ｐ、コントロールクロックＣＫ＿Ｎの過渡的な状態において、合成抵抗値Ｒｓｗ４の特性も過渡的に変化し、アナログ出力信号ＶＡｏｕｔの過渡特性に大きく影響する。
【００１２】
図１２は、図１０に示したコントロールクロックとアナログ出力信号との関係を説明するための図で、上述したコントロールクロックＣＫ＿Ｐ、ＣＫ＿Ｎとアナログ出力信号ＶＡｏｕｔとの関係を説明するための図である。図１２の上段のグラフは、図１に示した出力端子９０６ｃから出力されるアナログ出力信号ＶＡｏｕｔの過渡特性を示していて、横軸は時間、縦軸はアナログ出力信号ＶＡｏｕｔを示している。また、図１２の下段の図は、図９に示したスイッチ部９０４を構成するＭＯＳトランジスタを制御するコントロールクロックを示している。
コントロールクロックＣＫ＿Ｐ、ＣＫ＿Ｎは、初動時、その値が一定の傾きをもって有限の帯域で変化する。このため、コントロールクロックＣＫ＿Ｐ、コントロールクロックＣＫ＿Ｎには、ＬレベルまたはＨレベルに達していない、過渡的な状態の期間が存在する。
【００１３】
図１３は、図１２に示した過渡的な期間中におけるＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの合成抵抗値の変化を説明するための図で、図１２に示した過渡的な期間中の時刻ａにおける、スイッチ部９０４を構成するＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとのオン抵抗値を合成した合成抵抗値Ｒｓｗ４の変化を説明するための図である。
【００１４】
図１３の下段に示した図は、アナログ出力信号ＶＡｏｕｔの値が一定の振幅を持って振動していることを示すグラフであって、横軸にアナログ出力信号ＶＡｏｕｔの値を、縦軸に時間を示している。また、図１３の上段に示したＲｓｗ４−１のグラフは、図１３の下段のグラフに示したようにアナログ出力信号ＶＡｏｕｔが変動した場合における合成抵抗値Ｒｓｗ４を示したものである。図１３の横軸はアナログ出力信号ＶＡｏｕｔを示し、縦軸は合成抵抗値Ｒｓｗ４を示している。
【００１５】
図１４は、図８に示したアナログ出力信号と時間との関係を示した図で、アナログ出力信号ＶＡｏｕｔと時間との関係を示した図である。縦軸はアナログ出力信号ＶＡｏｕｔを示し、横軸は時間を示している。図１４中に示した曲線Ｌａ、Ｌｂは、アナログ出力信号ＶＡｏｕｔの過渡特性を拡大して表している。図１４の曲線Ｌａは、スイッチユニットＳＷｕ４のオン抵抗値Ｒｓｗ４が図１３に示した点ａで示される場合のアナログ出力信号ＶＡｏｕｔと時間との関係を示している。曲線Ｌｂは、スイッチユニットＳＷｕ４のオン抵抗値Ｒｓｗ４が図１３に示した点ｂで示される場合のアナログ出力信号ＶＡｏｕｔと時間との関係を示している。
【００１６】
図１４に示した曲線Ｌａ、曲線Ｌｂから明らかなように、デジタル−アナログ変換器に用いられるスイッチのオン抵抗値が異なると、過渡特性が異なる。過渡特性の相違の程度は、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄによって表される。また、アナログ出力信号ＶＡｏｕｔの過渡特性の相違は、デジタル−アナログ変換器の歪特性の劣化として表れる。
【００１７】
図１３に示したように、合成抵抗値Ｒｓｗ４−１は、アナログ出力信号ＶＡｏｕｔの値に応じて大きく変化する。このため、アナログ出力ＶＡｏｕｔが大きく変化する初動時においては、合成抵抗値Ｒｓｗ４がアナログ出力信号ＶＡｏｕｔの値に応じて大きく変化し、アナログ出力信号ＶＡｏｕｔの過渡特性に大きく影響を与え、アナログ出力信号ＶＡｏｕｔの歪特性劣化の原因となる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平１１−０５５１２１号公報（特許第３８５２７２１号）
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、図１１に示したようなスイッチ駆動回路やスイッチ９０４は、ＭＯＳトランジスタを用いた回路であるため、プロセス変動によってＭＯＳトランジスタの閾値電圧Ｖｔｈが変動した場合に、スイッチ部９０４を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとのオンタイミングの関係が変動する。その結果、過渡的な状態における合成抵抗値Ｒｓｗ４は、図１３のＲｓｗ４−２に示したように、プロセスに依存して異なる特性を示す。そのため、図１４中のｄで示されるようなアナログ出力信号ＶＡｏｕｔの過渡特性の相違は、プロセスに依存して変動することとなり、歪特性が変動する。
【００２０】
このように、アナログ出力信号ＶＡｏｕｔが大きく変化する初動時において、合成抵抗値Ｒｓｗ４はプロセス変動によって異なる特性を示すため、アナログ出力信号ＶＡｏｕｔの過渡応答特性がプロセス変動によって異なり、その結果、安定した歪特性を得ることが困難である。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、プロセス変動によってスイッチに用いられるＭＯＳトランジスタのオンタイミングが変動することに起因したアナログ出力信号の歪特性の変動を抑制するデジタル−アナログ変換器を提供することにある。
【課題を解決するための手段】
【００２１】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、アナログ信号出力の変化タイミングが、スイッチのオンタイミングによって決定されるデジタル−アナログ変換器において、前記スイッチを構成する第１のＭＯＳトランジスタ（図９の２０１，２０２）のゲート端子を駆動するスイッチ駆動回路（図３の４０３）を備え、該スイッチ駆動回路（図３の４０３）は、制御電圧が入力されるゲート端子と、当該ゲート端子に入力された制御電圧に応じた基準電流を発生する第２のＭＯＳトランジスタ（４０１ｄ）と、前記第２のＭＯＳトランジスタ（４０１ｄ）のドレイン端子にかかる電圧を基準電圧として保持する電圧保持回路（４０１ａ，４０１ｃ）と、前記第２のＭＯＳトランジスタ（４０１ｄ）に対して前記基準電流と同じ値の電流を供給する第１の電流源（４０１ｂ）と、該第１の電流源（４０１ｂ）に流れる電流に比例する比例電流を各々が発生する複数の第２の電流源として機能する複数の第３のＭＯＳトランジスタ（４０２ａ，４０２ｂ，・・・）と、前記第２のＭＯＳトランジスタ（４０１ｄ）と同じ導電型を有し、前記第３のＭＯＳトランジスタ（４０２ａ，４０２ｂ，・・・）の各々とオープンドレイン接続されて前記比例電流の供給を受ける複数の第４のＭＯＳトランジスタ（４０３ａ，４０３ｂ，・・・）とを備え、該第４のＭＯＳトランジスタ（４０３ａ，４０３ｂ，・・・）は、前段の前記第４のＭＯＳトランジスタのソース端子と接続されるゲート端子と、後段の前記第４のＭＯＳトランジスタのゲート端子と接続されるソース端子とを備えて多段に接続され、最前の前記第４のＭＯＳトランジスタ（４０３ａ）のゲート端子にはクロック信号が入力され、ｋ番目（ｋは２以上の偶数）の前記第４のＭＯＳトランジスタのドレイン端子から前記クロック信号よりも所定時間遅延する遅延信号が前記第１のＭＯＳトランジスタ（４０１ｂ）のゲート端子に出力されることを特徴とする。（図１，図３）
【００２２】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記電圧保持回路（４０１ａ，４０１ｃ）は、ドレイン端子が、前記第２のＭＯＳトランジスタ（４０１ｄ）のドレイン端子に接続され、ソース端子が前記第１の電流源に接続される第５のＭＯＳトランジスタ（４０１ｃ）と、一方の入力端子に基準電圧が供給され、他方の入力端子が前記第５のＭＯＳトランジスタ（４０１ｃ）のドレイン端子に接続され、出力端子が前記第５のＭＯＳトランジスタ（４０１ｃ）のゲート端子に接続される増幅器（４０１ａ）とを備えたことを特徴とする。
【００２３】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第１の電流源が、前記第３のＭＯＳトランジスタ（４０２ａ，４０２ｂ，・・・）と同じ導電型を有する第６のＭＯＳトランジスタ（４０１ｂ）を備え、前記第６のＭＯＳトランジスタ（４０１ｂ）のゲート幅をＷ１とした場合、前記第３のＭＯＳトランジスタ（４０２ａ，４０２ｂ，・・・）は各々Ｗ１／ｍのゲート幅を有して前記基準電流の１／ｍ倍の電流値の電流を生成し（ｍは２以上の整の定数）、前記第１のＭＯＳトランジスタ（２０１，２０２）のゲート幅をＷ３とした場合、前記第４のＭＯＳトランジスタ（４０３ａ，４０３ｂ，・・・）は各々Ｗ１／ｎのゲート幅を有し（ｎは１以上の整の定数）、ｍとｎとの間には、ｍ＞ｎの関係があることを特徴とする。
【００２４】
また、請求項４に記載の発明は、入力端子（１０８）から入力された信号をサンプリングするサンプリング容量素子部（１０５）と、該サンプリング容量素子部（１０５）によってサンプリングされた信号が入力される入力端子（１０６ａ）を有する演算増幅器（１０６）と、前記サンプリング容量素子部（１０５）と前記演算増幅器（１０６）の前記入力端子（１０６ａ）とを接離するサミングノードスイッチ（１０３）と、第１の極性、該第１の極性と相補的な第２の極性を有するＭＯＳトランジスタとを備え、前記サンプリング容量素子部（１０５）と前記入力端子（１０６ａ）との間と、前記演算増幅器（１０６）の出力端子（１０６ｃ）とを接続するフィードバック経路（ｆ）上に設けられる帰還スイッチ部（１０４）と、該帰還スイッチ部（１０４）に第１クロック信号と第２クロック信号（ＣＫ，ＣＫＮ）とを供給するクロック信号生成部（１１０）とを備え、該クロック信号生成部（１１０）は、前記第１クロック信号と第２クロック信号を生成し、前記帰還スイッチ部（１０４）のＭＯＳトランジスタの少なくとも１つを駆動する請求項１乃至３のいずれかに記載のスイッチ駆動回路（４０３）とを備えたことを特徴とする。（図１）
【００２５】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記演算増幅器（１０６）は、第１の入力端子（６０６ａ）及び第２の入力端子（６０６ｂ）と、第１の出力端子（６０６ｃＡ）及び第２の出力端子（６０６ｃＢ）とを有する差動増幅型の演算増幅器（６０６）であり、前記サンプリング容量素子部（１０５）は、前記第１の入力端子（６０６ａ）と接続する第１のサンプリング容量素子部（１０５Ａ）と前記第２の入力端子（６０６ｂ）と接続する第２のサンプリング容量素子部（１０５Ｂ）とを備え、前記サミングノードスイッチ（１０３）は、前記第１のサンプリング容量素子部（１０５Ａ）と差動増幅型の前記演算増幅器（６０６）の前記第１の入力端子（６０６ａ）とを接離する第１サミングノードスイッチ（１０３Ａ）と、前記第２のサンプリング容量素子部（１０５Ｂ）と差動増幅型の前記演算増幅器（６０６）の前記第２の入力端子（６０６ｂ）とを接離する第２のサミングノードスイッチ（１０３Ｂ）とを備え、前記帰還スイッチ部（１０４）は、前記第１のサンプリング容量素子部（１０５Ａ）と前記第１の入力端子（６０６ａ）との間と、前記第１の出力端子（６０６ｃＡ）とを接続するフィードバック経路上に設けられる第１の帰還スイッチ部（１０４Ａ）と、前記第２のサンプリング容量素子部（１０５Ｂ）と前記第２の入力端子（６０６ｂ）との間と、前記第２の出力端子（６０６ｃＢ）とを接続するフィードバック経路上に設けられる第２の帰還スイッチ部（１０４Ｂ）とを備えたことを特徴とする。（図７）
【発明の効果】
【００２６】
本発明によれば、プロセス変動によってスイッチに用いられるＭＯＳトランジスタのオンタイミングが変動することに起因したアナログ出力信号の歪特性の変動を抑制するデジタル−アナログ変換器を提供することができる。
すなわち、アナログ信号出力タイミングはＭＯＳトランジスタのオンタイミングによって決定される。このとき、アナログ出力信号の過渡特性は、信号出力経路に備えられたＭＯＳトランジスタ（例えば、図１に示すスイッチ１０４）のオン抵抗に依存した過渡特性を示し、このことが歪特性に影響を与える。特に、アナログ出力信号が変化する初動時においては、オン抵抗がＭＯＳトランジスタのオンタイミングに大きく依存しているため、歪特性はＭＯＳトランジスタのオンタイミングに影響される。
【００２７】
しかしながら、本発明によれば、ＭＯＳトランジスタのゲート端子を駆動する回路において、ＭＯＳトランジスタのオンタイミングが、ＮＭＯＳトランジスタ、あるいは、ＰＭＯＳトランジスタのどちらか片方の閾値電圧と電流量のみに依存するような制御信号を出力するため、ＭＯＳトランジスタのオンタイミングがプロセス変動に対して影響される要素が少なく、安定してＭＯＳトランジスタのオンタイミングを確保することができる。したがって、プロセス変動に対して歪特性が変動し難いデジタル−アナログ変換器を提供することが可能となる。
【図面の簡単な説明】
【００２８】
【図１】本発明に係るデジタル−アナログ変換器の実施例１を説明するための回路構成図である。
【図２】図１に示したクロック信号生成部から出力されるクロック信号の波形を示す図である。
【図３】本発明の実施例１のスイッチ駆動回路を説明するための図である。
【図４】図３に示したスイッチ駆動回路によりコントロールクロックを生成した例を説明するための図である。
【図５】図３に示したスイッチ駆動回路によりコントロールクロックを生成した例を説明するための図である。
【図６】図３に示したスイッチ駆動回路によりコントロールクロックを生成した例を説明するための図である。
【図７】本発明に係るデジタル−アナログ変換器の実施例２を説明するための回路構成図である。
【図８】従来のデジタル−アナログ変換器を説明するための回路構成図である。
【図９】図８に示した帰還スイッチユニットに含まれる帰還スイッチのＭＯＳトランジスタを説明するための図である。
【図１０】図９に示したＭＯＳトランジスタを制御するクロック信号を説明するための図である。
【図１１】従来のスイッチ駆動回路を説明するための図である。
【図１２】図１０に示したコントロールクロックとアナログ出力信号との関係を説明するための図である。
【図１３】図１２に示した過渡的な期間中におけるＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの合成抵抗値の変化を説明するための図である。
【図１４】図８に示したアナログ出力信号と時間との関係を示した図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の各実施例について説明する。  
【実施例１】
【００３０】
図１は、本発明に係るデジタル−アナログ変換器の実施例１を説明するための回路構成図である。本実施例１のデジタル−アナログ変換器は、サンプルホールド回路１００と、サンプルホールド回路１００のスイッチに入力されるコントロールクロックを生成するクロック信号生成部１１０とによって構成されている。
サンプルホールド回路１００は、サンプリング容量素子部１０５と、サンプリング容量素子部１０５の一端に接続される反転入力端子１０６ａを有する演算増幅器１０６と、サンプリング容量素子部１０５と反転入力端子１０６ａとの間を接離するサミングノードスイッチ１０３と、演算増幅器１０６の出力端子１０６ｃとサンプリング容量素子部１０５の他端との間に設けられる帰還スイッチ部１０４とを有している。
【００３１】
帰還スイッチ部１０４は、互いに並列に接続された複数の帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）を含んでいる。本実施例１では、帰還スイッチ部１０４に含まれる各スイッチが、Ｐ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトランジスタと相補的なＮ型ＭＯＳトランジスタとによって構成されている。なお、このＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタは、図８において示した帰還スイッチ部９０４におけるＰ型ＭＯＳトランジスタ２０１とＮ型ＭＯＳトランジスタ２０２と同じ構成である。
【００３２】
さらに、本実施例１のサンプルホールド回路１００は、デジタルデータに応じた入力信号ＶＤｉｎｉ（ｉ＝１〜Ｎ）が入力される入力端子部１０８を備えていて、入力端子部１０８は、Ｎ個の入力端子１０８＿ｉ（ｉ＝１〜Ｎ）を有している。入力端子１０８＿ｉ（ｉ＝１〜Ｎ）は、デジタル信号を構成するＮビットの信号の各々に対応している。サンプリング容量素子部１０５に含まれるサンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）の各々は、入力端子１０８＿ｉ（ｉ＝１〜Ｎ）のいずれか１つと対応している。
【００３３】
サンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）は、全て同一の容量Ｃｓ（Ｃｓ＝Ｃｓ１＝Ｃｓ２＝…＝Ｃｓ３）を有するものであってもよいし、異なる容量を有するものであってもよい。サンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）各々が異なる容量を有するものである場合、各サンプリング容量素子１０５＿ｉ（１≦ｉ≦Ｎ）の容量Ｃｓｉの比がバイナリ比（２ｉ−１倍）となるようにしてもよい。サンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）の容量がバイナリ比を持つ場合、サンプリング容量素子１０５＿ｉの容量Ｃｓｉは、以下の式（２）のように表される。
【００３４】
Ｃｓｉ＝２ｉ−１・Ｃｓ（ｉ−１）  ・・・式（２）
【００３５】
入力端子部１０８とサンプリング容量素子部１０５との間には、スイッチ１０１部が設けられている。スイッチ部１０１は、入力端子１０８＿ｉ（ｉ＝１〜Ｎ）の各々と、サンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）の各々とに接続されるスイッチ１０１＿ｉ（ｉ＝１〜Ｎ）を含んでいる。また、帰還スイッチ部１０４に含まれる帰還スイッチ１０４＿１は、入力端子１０８＿１とサンプリング容量素子１０５＿１との間に接続されている。帰還スイッチ１０４＿２は、入力端子１０８＿２とサンプリング容量素子１０５＿２との間に、帰還スイッチ１０４＿Ｎは、入力端子１０８＿Ｎサンプリング容量素子１０５＿Ｎとの間に接続されている。このため、入力端子部１０８に含まれる入力端子、サンプリング容量素子部１０５に含まれるサンプリング容量素子、帰還スイッチ部１０４に含まれる帰還スイッチの数は、いずれもＮ個である。
【００３６】
また、演算増幅器１０６の反転入力端子１０６ａと出力端子１０６ｃとの間には、積分容量素子１０７が接続されている。出力端子１０６ｃと帰還スイッチ部１０４との間の経路を、フィードバック経路ｆと記す。演算増幅器の非反転入力端子１０６ｂは基準電圧Ｖｒ１を供給する図示しない電源の端子に接続されている。サンプリング容量素子部１０５に含まれるサンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）の帰還スイッチ武１０４と接続されていない側の端子は、スイッチ１０２を介して基準電圧Ｖｒ２に接離される。基準電圧Ｖｒ１と基準電圧Ｖｒ２とは、同じであってもよいし、異なっていてもよい。
【００３７】
上述したように、図９は、図１に示した帰還スイッチ部１０４に含まれる帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）のうち、例えば、帰還スイッチ１０４＿１に含まれるＭＯＳトランジスタを説明するための図である。なお、帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）は、いずれも同様の構成を有しているため、帰還スイッチ１０４＿１の説明を帰還スイッチ部１０４に含まれる他のスイッチの説明に代えるものとする。
図示したように、帰還スイッチ１０４＿１は、Ｐ型ＭＯＳトランジスタ２０１と、Ｎ型ＭＯＳトランジスタ２０２とを有している。Ｐ型ＭＯＳトランジスタ２０１、Ｎ型ＭＯＳトランジスタ２０２のソース端子又はドレイン端子は、端子２０３に接続されていて、端子２０３は、図１に示した出力端子１０６ｃに接続されている。
【００３８】
本実施例１のデジタルアナログ変換器は、以上説明したサンプルホールド回路１００と、クロック信号生成部１１０とを有する構成である。クロック信号生成部１１０は、クロック信号φ５、φ６、φ７、ＣＫ＿Ｐ、ＣＫ＿Ｎを生成し、サンプルホールド回路１００のスイッチに入力している。ＣＫ＿ＰはＣＫ＿Ｎに対して逆の極性を有している。サンプルホールド回路１００の各スイッチは、入力されたクロック信号φ５、φ６、φ７、ＣＫ＿Ｐ、ＣＫ＿Ｎのいずれかにしたがって動作する。
【００３９】
本実施例１では、クロック信号φ５がスイッチ部１０１のスイッチ１０１＿ｉ（ｉ＝１〜Ｎ）に入力される。クロック信号φ６はスイッチ１０２に供給され、クロック信号φ７はサミングノードスイッチ１０３に供給される。さらに、クロック信号φ８は、帰還スイッチ部１０４に含まれる帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）に供給される。
図２は、図１に示したクロック信号生成部から出力されるクロック信号の波形を示す図で、クロック信号生成部１１０から出力されるクロック信号φ５、φ６、φ７、ＣＫ＿Ｎの波形を示す図である。図９の縦軸は信号のＨレベル、Ｌレベルの別を示し、横軸は時間を示している。クロック信号φ５、φ６がＨレベルの期間、スイッチ部１０１に含まれるスイッチ１０１＿ｉ（ｉ＝１〜Ｎ）と、スイッチ１０２とがオンされる。このとき、容量素子部１０５に含まれるサンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）に、デジタルデータに応じた入力信号ＶＤｉｎｉ（ｉ＝１〜Ｎ）のレベルに応じた容量が充電される。そして、クロック信号φ５、φ６がＬに切り替わり、スイッチ部１０１に含まれるスイッチとスイッチ１０２がオフされた後、クロック信号φ７、ＣＫ＿ＮがＨになる。
【００４０】
クロック信号φ７、ＣＫ＿ＮがＨレベルになると、帰還スイッチ部１０４に含まれる帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）と、サミングノードスイッチ１０３とがオンされる。このとき、サンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）と積分容量素子１０７とが直列に接続される。また、サンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）が演算増幅器１０６の出力端子１０６ｃと接続されて、出力端子１０６ｃの電位が変化する。
【００４１】
また、クロック信号生成部１１０は、Ｐ型ＭＯＳトランジスタ２０１、Ｎ型ＭＯＳトランジスタ２０２のオン、オフのタイミング（以下、スイッチタイミングとも記す）を調整し、かつ、Ｐ型ＭＯＳトランジスタ２０１、Ｎ型ＭＯＳトランジスタ２０２のオンするタイミングがプロセス変動によって所定のタイミングから変動することを抑制する機構を有したコントロールクロック出力回路４００を含んでいる。
図示していないが、本実施例１のコントロールクロック出力回路４００は、図１１に示すスイッチ駆動回路３００のスイッチ駆動回路３０３を図３に示すようなスイッチ駆動回路４０３に置き換え、スイッチ駆動回路３０２を図示していないスイッチ駆動回路４０２に置き換えた構成である。
【００４２】
図３は、本発明の実施例１のスイッチ駆動回路を説明するための図である。図３に示したスイッチ駆動回路４０３は、一対となってインバータを構成するＭ個（Ｍは自然数）のＰＭＯＳトランジスタと、Ｍ個のＮＭＯＳトランジスタとを備えている。本実施例１ではＭ＝２として説明する。なお、本実施例1において、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタによって構成されるインバータを、プルアップ接続回路と記すものとする。
【００４３】
また、図３において、第１番目から第２番目のＰＭＯＳトランジスタには４０２ａ〜４０２ｂの符号を付し、第１番目から第２番目のＮＭＯＳトランジスタには４０３ａ，４０３ｂの符号を付す。以上のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、互いに同一のアルファベットが付されたトランジスタと接続され、プルアップ接続回路を構成する。本実施例１では、例えば、ＰＭＯＳトランジスタ４０２ｂ、ＮＭＯＳトランジスタ４０３ｂによって構成されるプルアップ接続回路を、プルアップ接続回路ｂなどとも記すものとする。
１つのプルアップ接続回路に含まれる一対のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの接続は、オープンドレイン接続と呼ばれている。なお、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを、オープンドレイン接続の意味を逸脱しない範囲で他の方法により接続することも可能である。
【００４４】
また、スイッチ駆動回路４０３は、オペアンプ４０１ａ、ＰＭＯＳトランジスタ４０１ｂ、４０１ｃ、ＮＭＯＳトランジスタ４０１ｄを備えている。オペアンプ４０１ａの２つの入力端子のうち、一方には一定の参照電圧ＶＢＧが入力され、他方はＰＭＯＳトランジスタ４０１ｂのドレイン端子に接続されている。ＮＭＯＳトランジスタ４０１ｄは電流源電流Ｉｓを生成し、そのゲート端子は、基準電圧ＶＤＤを供給する電圧源に接続されている。
【００４５】
オペアンプ４０１ａの出力端子は、ＰＭＯＳトランジスタ４０１ｃのゲート端子に接続され、定電流源となるＮＭＯＳトランジスタ４０１ｄのドレイン電圧をリファレンス電圧ＶＢＧと等しくするフィードバックループを形成している。電流源となるＰＭＯＳトランジスタ４０１ｂにはキルヒホッフの電流則により、ＮＭＯＳトランジスタ４０１ｄと同じ電流値Ｉｓの電流が流れる。
【００４６】
ＰＭＯＳトランジスタ４０１ｂとカレントミラー接続されたＰＭＯＳトランジスタ４０２ａ，４０２ｂは、ドレイン電圧による２次効果を無視すると、各々（１／ｋ）Ｉｓの電流を流す電流源として動作する。なお、ｋは、正の定数である。ＰＭＯＳトランジスタ４０２ａ，４０２ｂのドレイン端子は、ＮＭＯＳトランジスタ４０３ａ，４０３ｂのドレインノードにプルアップ接続されている。
【００４７】
ＮＭＯＳトランジスタ４０３ａ，４０３ｂにおいて、初段のＮＭＯＳトランジスタ４０３ａのゲートにはクロック信号φ８が入力されている。ＮＭＯＳトランジスタ４０３ａのドレインノードは、後段のＮＭＯＳトランジスタ４０３ｂのゲート端子に接続されている。さらに、ＮＭＯＳトランジスタ４０３ｂのドレインノードは、帰還スイッチ部１０４を構成するＮＭＯＳトランジスタ２０２のゲート端子に接続されている。
【００４８】
ＮＭＯＳトランジスタ４０３ａからは、クロック信号φ８に、ＮＭＯＳトランジスタのしきい値と電流量に依存する遅延量が付加し、かつ、反転した遅延クロックφ８ａが、また、ＮＭＯＳトランジスタ４０３ｂからは、クロック信号φ８に、ＮＭＯＳトランジスタのしきい値と電流量に依存する遅延量が付加された遅延クロックＣＫ＿Ｎが出力されている。遅延クロックφ８ａおよびＣＫ＿Ｎを一括して遅延クロック群とも記す。
【００４９】
図示した各トランジスタのサイズは、以下のように設計されている。
Ｗｎ：ＮＭＯＳトランジスタ４０１ｄのゲート幅
Ｌｎ：ＮＭＯＳトランジスタ４０１ｄ、４０３ａ、４０３ｂ、２０２のゲート長
Ｗｐ：ＰＭＯＳトランジスタ４０１ｂ、４０１ｃのゲート幅
Ｌｐ：ＰＭＯＳトランジスタ４０１ｂ、４０１ｃ、４０２ａ、４０２ｂのゲート長
Ｗｎ（１／ｎ）：ＮＭＯＳトランジスタ４０３ａ、４０３ｂのゲート長のゲート幅
Ｗｐ（１／ｍ）：ＰＭＯＳトランジスタ４０２ａ、４０２ｂのゲート幅
なお、ｍは２以上の正の定数であり、ｎは１以上の正の定数であって、ｍとｎとには、ｍ＞ｎの関係がある。また、ＶｎｔｈはＮＭＯＳトランジスタ４０１ｄ、４０３ａ、４０３ｂ、２０２のしきい値を意味し、ＶｐｔｈはＰＭＯＳトランジスタ４０１ｂ、４０１ｃ、４０２ａ、４０２ｂのしきい値を示す。
【００５０】
つまり、ＭＯＳトランジスタ４０１ｂのゲート幅をＷ１とした場合、ＭＯＳトランジス４０２ａ，４０２ｂ，・・・は、各々Ｗ１／ｍのゲート幅を有して基準電流の１／ｍ倍の電流値の電流を生成し（ｍは２以上の整の定数）、ＭＯＳトランジスタ２０１，２０２のゲート幅をＷ３とした場合、ＭＯＳトランジス４０３ａ，４０３ｂ，・・・は、各々Ｗ１／ｎのゲート幅を有し（ｎは１以上の整の定数）、ｍとｎとの間には、ｍ＞ｎの関係がある。
また、スイッチ駆動回路４０３は、図３においてＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、ＶＤＤをＶＳＳ＝０Ｖに、ＶＳＳ＝０ＶをＶＤＤに置き換え、ＭＯＳトランジスタサイズを適切に変更したような構成となっている。
【００５１】
次に、上述した構成を有するデジタル−アナログ変換器の動作について以下に説明する。なお、本実施例１のサンプルホールド回路、デジタル−アナログ変換器の動作は、第１期間と第２期間とに区別される。なお、第１期間と第２期間とは、周期的に交互に繰り返される。このような本実施例１のデジタル−アナログ変換器は、積分型のデジタル−アナログ変換器である。
【００５２】
以下、第１期間、第２期間ごとにサンプルホールド回路、デジタル−アナログ変換器の動作を説明する。
（１）第１期間
第１期間では、図１に示したスイッチ部１０１のスイッチ１０１＿ｉ（ｉ＝１〜Ｎ）とスイッチ１０２とがオンされる。このとき、サンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）が、それぞれ対応する入力端子１０８＿ｉ（ｉ＝１〜Ｎ）から入力されたビット信号のレベル（電圧Ｖｒｅｆ＋、または電圧Ｖｒｅｆ−）に応じて、基準電圧Ｖｒ１まで充電される。
【００５３】
（２）第２期間
第２期間では、スイッチ部１０１とスイッチ１０２とが切断され、帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）とサミングノードスイッチ１０３とが接続される。このとき、サンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）の充電電圧に基づいてアナログ出力信号ＶＡｏｕｔが変化する。
【００５４】
第２期間において、帰還スイッチ部１０４とサミングノードスイッチ１０３とサンプリング容量素子１０５＿ｉ（ｉ＝１〜Ｎ）とが直列に接続され、閉ループを形成する。この閉ループの時定数τは、以下の式（３）によって表される。
【００５５】
τ＝（Ｒｓｗ３＋Ｒｓｗ４）×Ｃｉ×Ｃｓ／（Ｃｉ＋Ｃｓ）  ・・・式（３）
【００５６】
ただし、式（３）において、サミングノードスイッチ１０３のオン抵抗値をＲｓｗ３、帰還スイッチ部１０４に含まれる帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）のＭＯＳトランジスタの合成抵抗値をＲｓｗ４とする。アナログ出力信号ＶＡｏｕｔは、閉ループの時定数に依存した過渡特性を示す。
【００５７】
ここで、帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）のＭＯＳトランジスタの合成抵抗値Ｒｓｗ４と、サミングノードスイッチ１０３のオン抵抗値とについて、より詳細に説明する。帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）を構成するＭＯＳトランジスタは、制御端子であるゲート端子と、主端子であるソース端子又はドレイン端子間の電圧変化に応じてオン抵抗値が変化する。このような特性は、オン抵抗値の電圧依存性とよばれている。
【００５８】
第２期間では、帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）が接続された状態のとき、帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）を構成するＭＯＳトランジスタのソース端子及びドレイン端子の電位が出力端子１０６ｃと同電位になる。このため、第２期間では、オン抵抗値の電圧依存性により、帰還スイッチ部１０４のオン抵抗値がアナログ出力信号ＶＡｏｕｔの電位に依存して変化する。一方、第２期間において、サミングノードスイッチ１０３のオン抵抗値は、ＭＯＳトランジスタのソース端子及びドレイン端子がアナログ出力信号ＶＡｏｕｔによって変化しないため、一定の値をとる。
【００５９】
第２期間に形成される閉ループの時定数τは、式（３）で表される。このため、時定数τは、合成抵抗値Ｒｓｗ４がアナログ出力信号ＶＡｏｕｔの電位に依存して変化することに伴って変化する。
また、アナログ出力信号ＶＡｏｕｔの過渡特性は、アナログ出力信号ＶＡｏｕｔの値に依存して変化する。アナログ出力信号ＶＡｏｕｔは、信号歪みの発生につながる。特に、アナログ出力信号ＶＡｏｕｔが大きく変化するデジタル−アナログ変換器の初動時では、帰還スイッチ部１０４を制御するコントロールクロックが有限帯域で変化する。このため、アナログ出力信号ＶＡｏｕｔの過渡特性は、帰還スイッチ部１０４の帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）が完全にオン状態になるまでの合成抵抗値Ｒｓｗ４に大きく依存する。このことから、帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）が完全にオン状態になるまでのオン抵抗値Ｒｓｗ４は、アナログ出力信号ＶＡｏｕｔの歪みに大きく関与する。
【００６０】
本実施例１では、上述したように、帰還スイッチ部１０４を制御するコントロールクロックＣＫ＿Ｐ、ＣＫ＿Ｎを出力する回路４００を図３に示すようなスイッチ駆動回路を用いた構成にすることで、帰還スイッチ１０４＿ｉ（ｉ＝１〜Ｎ）が完全にオン状態になるまでの、その合成抵抗値Ｒｓｗ４の特性がプロセス変動に対して変化し難くすることができる。そして、このような本実施例１によれば、アナログ出力信号ＶＡｏｕｔに発生する歪特性がプロセス変動によって変化することを抑制することができる。
【００６１】
次に、図３に示したスイッチ駆動回路の動作について以下に説明する。  
説明の簡単のため、ＮＭＯＳトランジスタ４０３ａ、４０３ｂは、Ｖｎｔｈより大きいゲート電圧が印加され、ドレイン電位が０より大きいときにオン状態となって一定の電流Ｉｓ（１／ｎ）を流すものとする。また、ゲート電圧がＶｎｔｈより小さいときはオフ状態となり、電流を全く流さないものとする。一方ＰＭＯＳトランジスタ４０２ａ、４０２ｂは、ドレイン電位がＶＤＤより小さいときはオン状態となって一定の電流Ｉｓ（１／ｍ）を流す。また、ドレイン電位がＶＤＤのときはオフ状態となって電流を全く流さないものとする。
ここで、ＮＭＯＳトランジスタ４０１ｄは３極管領域で動作するため、次式が成り立つ。
【００６２】
Ｉｓ＝Ｖｄｓ・μｎ・Ｃｏｘ・（Ｗｎ／Ｌｎ）・（ＶＤＤ−Ｖｎｔｈ）
・・・式（４）
【００６３】
式（４）において、μｎは電子の移動度、ＶｄｓはＮＭＯＳトランジスタ４０１ｄのドレインノードの電圧を意味する。また、オペアンプ４０１ａとＰＭＯＳトランジスタ４０１ｃで形成されるフィードバックループによってＶｄｓ＝ＶＢＧ（＝一定）に固定されている。
【００６４】
図４（ａ），（ｂ）は、図３に示したスイッチ駆動回路によりコントロールクロックを生成した例を説明するための図で、図３に示したスイッチ駆動回路のうち、プルアップ接続回路に含まれるＮＭＯＳトランジスタのゲート電圧の変化を説明するための図である。図４（ａ）は、ＰＭＯＳトランジスタ４０２ｂ、ＮＭＯＳトランジスタ４０３ｂによって構成されるプルアップ接続回路ｂのゲート電圧、図４（ｂ）は、ＮＭＯＳトランジスタ２０２のゲート電圧の変化を示している。
【００６５】
スイッチ駆動回路４０３には、クロック信号φ８が入力される。クロック信号φ８の駆動能力が十分に高いものとすると、ＮＭＯＳトランジスタ４０３ａのゲート電圧Ｖφ８は直ちに０ＶからＶＤＤに変化してオン状態になる。このとき、プルアップ接続回路ａの出力はＮＭＯＳトランジスタ４０３ｂのゲートに入力され、ＮＭＯＳトランジスタ４０３ｂのゲート電圧がＶφ８ａとなる。ゲート電圧Ｖφ８ａの変化は、次式で表される。なお、時間ｔは、クロック信号φ８の立ち上がり時をｔ＝０として定められている。
【００６６】
Ｖφ８ａ＝ＶＤＤ−∫［｛（１／ｎ）−（１／ｍ）｝・Ｖｄｓ・μｎ・Ｃｏｘ・（Ｗｎ／Ｌｎ）・（ＶＤＤ−Ｖｎｔｈ）・（ｎ／Ｃｏｘ・Ｌｎ・Ｗｎ）］ｄｔ  ・・・式（５）
【００６７】
初期条件を、ｔ＝０においてＶφ８ａ＝ＶＤＤとすると、式（５）は式（６）のようになる。
【００６８】
Ｖφ８ａ＝ＶＤＤ−｛１−（ｎ／ｍ）｝・Ｖｄｓ・μｎ・Ｌｎ−２・（ＶＤＤ−Ｖｎｔｈ）・ｔ  ・・・式（６）
【００６９】
式（６）において、Ｖφ８ａ＝Ｖｎｔｈとなる時刻をＴ１とすると、Ｔ１は、以下の式（７）によって表される。
【００７０】
Ｔ１＝［｛１−（ｎ／ｍ）｝・Ｖｄｓ・μｎ・Ｌｎ−２］−１∝Ｌｎ２
・・・式（７）
【００７１】
式（７）より、ＮＭＯＳトランジスタ４０１ｄ、および４０３ａ、４０３ｂのＬｎを十分に大きく、かつプロセスによるばらつきを十分に小さくすることにより、ＮＭＯＳトランジスタ４０３ｂのゲート電圧がＶｎｔｈ以下となる時刻Ｔ１を定数とすることが可能であることが分かる。すなわち、ＮＭＯＳトランジスタ４０３ａとＰＭＯＳトランジスタ４０２ａとで構成されるプルアップ接続回路ａは、入力されたクロック信号φ８の立ち上がりエッジに対し、後段に一定の遅延量Ｔ１が付加された立ち下がりエッジを出力する。立ち下がりエッジが入力されたことにより、ＮＭＯＳトランジスタ４０３ｂはオフ状態になる。
また、ＮＭＯＳトランジスタ２０２のゲート電圧をＶＣＫ＿Ｎとする。電圧ＶＣＫ＿Ｎの変化はＣＬＫの立ち上がりをｔ＝０とした場合、以下の式（８）によって表される。
【００７２】
ＶＣＫ＿Ｎ＝∫｛（１／ｍ）・Ｖｄｓ・μｎ・Ｃｏｘ・（Ｗｎ／Ｌｎ）・（ＶＤＤ−Ｖｎｔｈ）・（ｎ／Ｃｏｘ・Ｌｎ・Ｗｎ）｝ｄｔ  ・・・式（８）
【００７３】
式（８）において、ｎはｍより十分に小さいとすると、初期値条件がｔ＝Ｔ１においてＶＣＫ＿Ｎ＝０であることから、以下の式によってＶＣＫ＿Ｎを求めることができる。
【００７４】
ＶＣＫ＿Ｎ＝（ｎ／ｍ）・Ｖｄｓ・μｎ・Ｌｎ−２・（ＶＤＤ−Ｖｎｔｈ）・（ｔ―Ｔ１）  ・・・式（９）
【００７５】
ＶＣＫ＿Ｎ＝Ｖｎｔｈとなる時刻をＴ１＋Ｔ２とすると、
【００７６】
Ｔ２＝（ｍ・Ｌｎ２・Ｖｎｔｈ）／｛（ｎ・Ｖｄｓ・μｎ）・（ＶＤＤ−Ｖｎｔｈ）｝  ・・・式（１０）
【００７７】
また、式（４）と式（１０）から、次式が得られる
【００７８】
Ｔ２＝（ｍ／ｎ）・（Ｌｎ・Ｖｎｔｈ／Ｉｓ）  ・・・式（１１）
【００７９】
式（１１）により、ＮＭＯＳトランジスタ４０１ｄ、および４０３ａ、４０３ｂ、２０２のＬｎを十分に大きく、かつプロセスばらつきを十分に小さくすることにより、ＮＭＯＳトランジスタ２０２のゲート電圧がＶｎｔｈ以上となる時刻Ｔ２がＶｎｔｈ／Ｉｓの一次関数になることが分かる。ここで、（４）式より、ＩｓはＶｎｔｈの増加に対して単調減少し、Ｖｎｔｈの減少に対して単調増加するため、Ｖｎｔｈ／ＩｓはＶｎｔｈの増加に対して単調増加し、Ｖｎｔｈの減少に対して単調減少する。
【００８０】
すなわち、Ｔ２は、Ｖｎｔｈの増加に対して単調増加し、Ｖｎｔｈの減少に対して単調減少する。このため、ＮＭＯＳトランジスタ４０３ｂとＰＭＯＳトランジスタ４０２ｂで構成されるプルアップ接続回路ｂは、入力された立ち下がりエッジに対し、Ｖｎｔｈの増加に対して単調増加し、Ｖｎｔｈの減少に対して単調減少する遅延量Ｔ２が付加された立ち上がりエッジを後段のプルアップ接続回路に出力する。そして、遅延クロックＣＫ＿Ｎには、クロック信号φ８の立ち上がりエッジに対し、Ｖｎｔｈの増加に対して単調増加し、Ｖｎｔｈの減少に対して単調減少する遅延量（Ｔ１＋Ｔ２）が付加された立ち上がりエッジが現れることになり、ｔ＝Ｔ１＋Ｔ２において、ＮＭＯＳトランジスタ２０２はオン状態となる。
【００８１】
図５（ａ），（ｂ）は、図３に示したスイッチ駆動回路によりコントロールクロックを生成した例を説明するための図で、ＰＭＯＳトランジスタが、図４に示したＶｐｔｈよりも低いＶｐｔｈ’を有する場合のゲート電圧の変化を説明するための図である。図４と同様に、図５（ａ）はプルアップ接続回路ｂ、図５（ｂ）はＮＭＯＳトランジスタ２０２についてのゲート電圧変化を示している。
図５（ｂ）に示したように、スイッチ駆動回路の遅延量Ｔ２は、ＮＭＯＳトランジスタがオンするタイミングによってのみ決定する。このため式（１０）に示したように、遅延量Ｔ２はＶｐｔｈの低下に依存せず一定の値となる。
【００８２】
図６（ａ），（ｂ）は、図３に示したスイッチ駆動回路によりコントロールクロックを生成した例を説明するための図で、ＮＭＯＳトランジスタが、図４に示したＶｎｔｈよりも低いＶｎｔｈ’を有する場合のゲート電圧の変化を説明するための図である。図４と同様に、図６（ａ）はプルアップ接続回路ｂ、図６（ｂ）はＮＭＯＳトランジスタ２０２についてのゲート電圧変化を示している。
図６（ｂ）、式（１１）に示したように、スイッチ駆動回路の遅延量Ｔ２’は、Ｖｎｔｈの増大によって増大している（Ｔ２’＞Ｔ２となっている）。図４のタイミングチャートにおいて、そのＶｎｔｈが大きい場合のタイミングチャートである。（１１）式より、図６に示す通り、Ｖｎｔｈの増大により、Ｔ２が増大し、Ｔ２’（Ｔ２’＞Ｔ２）となっている。
【００８３】
以上のように、スイッチ駆動回路４０３において、遅延クロック信号ＣＫ＿Ｎの立ち上がりエッジは入力クロック信号φ８の立ち上がりエッジに対してＴ１＋Ｔ２だけ遅延し、かつ、その遅延量はＮＭＯＳトランジスタのしきい値と電流量のみに依存するため、プロセス変動に対してより安定した遅延量を確保することが可能となる。
なお、本実施例１では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されるプルアップ接続回路を２段備える例について説明したが、このような構成に限定されるものでなく、任意の数のプルアップ接続回路を備えるように構成できる。
【００８４】
また、スイッチ駆動回路４０２はスイッチ駆動回路４０３において、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、ＶＤＤをＶＳＳ＝０Ｖに、ＶＳＳ＝０ＶをＶＤＤに置き換え、ＭＯＳトランジスタサイズを適切に変更した構成であり、ＰＭＯＳトランジスタのしきい値と電流量のみに依存するスイッチ駆動回路である。その動作原理についてはスイッチ駆動回路４０３と同様であるため、説明は省略することとする。
【００８５】
以上のように、帰還スイッチ部１０４を構成するＮＭＯＳトランジスタ２０２のオンタイミングは、ＮＭＯＳトランジスタのしきい値と電流量のみに依存し、帰還スイッチ部１０４を構成するＰＭＯＳトランジスタ２０１のオンタイミングはＰＭＯＳトランジスタのしきい値と電流量のみに依存するため、プロセス変動に対してより安定した遅延関係を確保することが可能となる。そのため、帰還スイッチ部１０４が完全にオン状態になるまでの過渡状態における、合成オン抵抗Ｒｓｗ４がプロセス変動に依存して変化することを抑制できるため、アナログ出力信号ＶＡｏｕｔの信号歪みがプロセス変動によって変動することを抑制することができる。
【００８６】
以上、説明したように、本実施例１は、サンプルホールド回路１００に入力されるクロック生成回路を調整するだけでアナログ出力信号ＶＡｏｕｔの信号歪みがプロセス変動によって変動することを抑制することができる。このため、既存のデジタル−アナログ変換器において特性に敏感な信号経路にスイッチ等の素子や新たな信号経路を追加する必要がない。
【実施例２】
【００８７】
図７は、本発明に係るデジタル−アナログ変換器の実施例２を説明するための回路構成図である。本実施例２のデジタル−アナログ変換器では、図１に示した演算増幅器１０６に代えて差動演算増幅器６０６が用いられている。差動演算増幅器６０６には、反転入力端子６０６ａ及び非反転入力端子６０６ｂと、反転出力端子６０６ｃＡ及び非反転出力端子６０６ｃＢとが設けられている。なお、図７に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【００８８】
本実施例２のデジタル−アナログ変換器は、差動演算増幅器６０６に、図１に示したサンプルホールド回路１００から演算増幅器１０６を除いた回路６００Ａ、６００Ｂを接続した構成を有している。
すなわち、回路６００Ａは、スイッチ部１０１Ａと、帰還スイッチ部１０４Ａと、サンプリング容量素子部１０５Ａと、サミングノードスイッチ１０３Ａと、スイッチ１０２Ａと、積分容量素子１０７Ａとを含んでいる。回路６００Ｂは、スイッチ部１０１Ｂと、帰還スイッチ部１０４Ｂと、サンプリング容量素子部１０５Ｂと、サミングノードスイッチ１０３Ｂと、スイッチ１０２Ｂと、積分容量素子１０７Ｂとを含んでいる。回路６００Ａに含まれる構成に付した「Ａ」の添え字と、回路６００Ｂに含まれる構成に付した「Ｂ」の添え字は、回路６００Ａと回路６００Ｂとを区別するためにのみ付したものであり、添え字「Ａ」と添え字「Ｂ」以外の符号が同じ構成は、同様のものである。
【００８９】
本実施例２のデジタルアナログ変換器では、サンプリング容量素子部１０５Ａ及び１０５Ｂのサンプリング容量素子１０５＿１〜１０５＿Ｎに、デジタル入力信号を構成するビット信号に応じて充電電圧が入力される。また、差動演算増幅器６０６の非反転出力端子６０６ｂからも非反転アナログ出力信号ＶＡｏｕｔ＋が出力される。そして、差動演算増幅器６０６の非反転入力端子６０６ｂにも、反転入力端子６０６ａと同一のビット信号に応じた充電電圧が入力される。差動演算増幅器６０６の反転出力端子６０６ｃＡからは、反転アナログ出力信号ＶＡｏｕｔ−が出力される。
【００９０】
本実施例２は、先に説明した実施例１によって得られる効果を得ることができる。その上、このように、完全差動型のデジタル−アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル−アナログ変換を行うことができる。
【産業上の利用可能性】
【００９１】
本発明は、アナログ信号出力の変化タイミングがＭＯＳトランジスタのオンタイミングによって決定されるデジタル−アナログ変換器に好適である。例えば、スイッチトキャパシタフィルタ型のデジタル−アナログ変換器や、電流出力型のデジタル−アナログ変換器などにおいては、アナログ信号の出力タイミングがＭＯＳトランジスタのオンタイミングによって決定され、そのタイミングが特性に影響を及ぼすため、プロセス変動に対して所定のオンタイミングを確保する必要がある。
【符号の説明】
【００９２】
１００  サンプルホールド回路
１０１、１０１Ａ、１０１Ｂ  スイッチ部
１０１＿１〜１０１＿Ｎ  スイッチ
１０２、１０２Ａ、１０２Ｂ  スイッチ
１０３、１０３Ａ、１０３Ｂ  サミングノードスイッチ
１０４、１０４Ａ、１０４Ｂ  帰還スイッチ部
１０４＿１〜１０４＿Ｎ  帰還スイッチ
１０５、１０５Ａ、１０５Ｂ  サンプリング容量素子部
１０５＿１〜１０５＿Ｎ    サンプリング容量素子
１０６  演算増幅器
１０６ａ、６０６ａ  反転入力端子
１０６ｂ、６０６ｂ  非反転入力端子
１０６ｃ  出力端子
１０７、１０７Ａ、１０７Ｂ  積分容量素子
１０８  入力端子部
１０８＿１〜１０８＿Ｎ  入力端子
１１０  クロック信号生成部
６０６ｃＡ  反転出力端子
６０６ｃＢ  非反転出力端子
２０１  ＰＭＯＳトランジスタ
２０２  ＮＭＯＳトランジスタ
２０３  端子
３００、４００  クロック出力回路
３０１  ＮＯＴゲート
３０２、３０３、４０３  スイッチ駆動回路
４０１ａ  演算増幅器
４０１ｄ、４０３ａ、４０３ｂ  ＮＭＯＳトランジスタ
４０１ｂ、４０１ｃ、４０２ａ、４０２ｂ  ＰＭＯＳトランジスタ
６０６  差動演算増幅器
【図１】
2014082664.tif 000003
【図２】
2014082664.tif 000004
【図３】
2014082664.tif 000005
【図４】
2014082664.tif 000006
【図５】
2014082664.tif 000007
【図６】
2014082664.tif 000008
【図７】
2014082664.tif 000009
【図８】
2014082664.tif 000010
【図９】
2014082664.tif 000011
【図１０】
2014082664.tif 000012
【図１１】
2014082664.tif 000013
【図１２】
2014082664.tif 000014
【図１３】
2014082664.tif 000015
【図１４】
2014082664.tif 000016