(57)【要約】【課題】静電容量が小さくオン抵抗が低い半導体装置の提供。【解決手段】実施形態に係る本発明の実施形態に係る半導体装置は、第１の半導体層と、第２の半導体層と、前記第２の半導体層上に設けられた第９の半導体層と、第３の半導体層と、前記第３の半導体層に囲まれた第１領域と、第４の半導体層と、前記第２の半導体層上の第２領域と、第５の半導体層と、第６の半導体層と、前記第１の半導体層に接続された第１の端子と、前記第５の半導体層及び前記第６の半導体層に接続された第２の端子とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電形の第１の半導体層と、
前記第１の半導体層上の一部に設けられた第２導電形の第２の半導体層と、
前記第２の半導体層の第２導電形不純物濃度よりも低い第２導電形不純物濃度を有し、前記第１の半導体層及び前記第２の半導体層上に設けられた第２導電形の第９の半導体層と、
前記第９の半導体層の表面から前記第１の半導体層まで達する第１導電形の第３の半導体層と、
前記第９の半導体層内において前記第３の半導体層に囲まれた第１領域と、
前記第９の半導体層の表面から前記第１の半導体層まで達し、前記第９の半導体層の第２導電形不純物濃度より高い第２導電形不純物濃度を有する第２導電形の第４の半導体層と、
前記第９の半導体層内において前記第４の半導体層に囲まれた、前記第２の半導体層上の第２領域と、
前記第１領域の表面に設けられ、前記第４の半導体層の前記第２導電形不純物濃度より高い第２導電形不純物濃度を有する第２導電形の第５の半導体層と、
前記第２の領域の表面に設けられ、前記第１の半導体層の第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の第６の半導体層と、
前記第１の半導体層に電気的に接続された第１の端子と、
前記第５の半導体層及び前記第６の半導体層に電気的に接続された第２の端子と、
を備えた半導体装置。
【請求項２】
前記第２の半導体層は、前記第１の半導体層上にエピタキシャル成長により形成される請求項１に記載の半導体装置。
【請求項３】
前記第９の半導体層の表面から前記第１の半導体層まで達し、前記第１の半導体層の前記第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の第７の半導体層と、
前記第７の半導体層の表面に設けられ、前記第４の半導体層の前記第２導電形不純物濃度よりも高い第２導電形不純物濃度を有する第２導電形の第８の半導体層と、
前記第４の半導体層と前記第８の半導体層とを電気的に接続する配線と、
をさらに備える、請求項１または２に記載の半導体装置。
【請求項４】
前記第６の半導体層と前記第２領域からなる第２のダイオードの静電容量の大きさが、前記第１の半導体層と前記第１領域からなる第１のダイオードの静電容量の大きさよりも大きい請求項１乃至３のいずれか１つに記載の半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
情報処理装置間の情報のやり取りは、インターフェースを介して実施される。インターフェースは、入出力端子を介して情報処理装置内の集積回路に電気的に接続される。そのため、集積回路は、入出力端子からのＥＳＤ（Electro Static Discharge）により破壊の虞がある。ＥＳＤから集積回路を保護するために、ＥＳＤ保護デバイスが情報処理装置内で入出力端子と接地端子との間に接続される。過電圧から集積回路を保護するために、ＥＳＤ保護デバイスの耐圧は、入出力信号の電圧より少し高い値になるように設定される。例えば、入出力信号の電圧が５Ｖの場合は、ＥＳＤ保護デバイスの耐圧は７Ｖ程度に設定される。
【０００３】
ＥＳＤ保護デバイスの耐圧を低くするほど、ＥＳＤ保護デバイスが有する静電容量が大きくなる。ＥＳＤ保護デバイスの静電容量が大きくなると、インピーダンスが低下し、入出力信号がＥＳＤ保護デバイスを介してリークしてしまう。インターフェースを伝搬する信号の周波数が高いほど、インピーダンスはさらに低下する。このため、ＥＳＤ保護デバイスの静電容量が低減されることが要求される。
【０００４】
しかしながら、ＥＳＤ保護デバイスは、ダイオードにより構成される。このため、静電容量を低減するためにはダイオードのｐ−ｎ接合面積を小さくする必要があるが、逆にオン抵抗が高くなってしまう。ＥＳＤ保護デバイスのオン抵抗が高くなると、ＥＳＤが発生したときに、ＥＳＤ保護デバイスに流れる電流が減って、集積回路側に流れる電流が増加してしまう。この結果、ＥＳＤ保護デバイスを有する情報処理装置のＥＳＤ耐量が低下してしまう。静電容量が小さくオン抵抗が低いＥＳＤ保護デバイスが提供されることが強く望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１４６７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
静電容量が小さくオン抵抗が低い半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る半導体装置は、第１導電形の第１の半導体層と、前記第１の半導体層上の一部に設けられた第２導電形の第２の半導体層と、前記第２の半導体層の第２導電形不純物濃度よりも低い第２導電形不純物濃度を有し、前記第１の半導体層及び前記第２の半導体層上に設けられた第２導電形の第９の半導体層と、前記第９の半導体層の表面から前記第１の半導体層まで達する第１導電形の第３の半導体層とを備える。そして、前記第９の半導体層内において前記第３の半導体層に囲まれた第１領域と、前記第９の半導体層の表面から前記第１の半導体層まで達し、前記第９の半導体層の第２導電形不純物濃度より高い第２導電形不純物濃度を有する第２導電形の第４の半導体層と、前記第９の半導体層内において前記第４の半導体層に囲まれた、前記第２の半導体層上の第２領域と、前記第１領域の表面に設けられ、前記第４の半導体層の前記第２導電形不純物濃度より高い第２導電形不純物濃度を有する第２導電形の第５の半導体層と、前記第２の領域の表面に設けられ、前記第１の半導体層の第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の第６の半導体層と、前記第１の半導体層に電気的に接続された第１の端子と、前記第５の半導体層及び前記第６の半導体層に電気的に接続された第２の端子とを備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るＥＳＤ保護デバイスの等価回路。
【図２】第１の実施形態に係るＥＳＤ保護デバイスの要部模式断面図。
【図３】第１の実施形態に係るＥＳＤ保護デバイスの要部模式平面図。
【図４】第２の実施形態に係るＥＳＤ保護デバイスの要部模式断面図。
【図５】第３の実施形態に係るＥＳＤ保護デバイスの要部模式断面図。
【図６】第３の実施形態に係るＥＳＤ保護デバイスの要部模式平面図。
【図７】第３の実施形態に係るＥＳＤ保護デバイスの等価回路。
【図８】第４の実施形態に係るＥＳＤ保護デバイスの等価回路。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｐ形で、第２導電形をｎ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコン（Ｓｉ）を一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコン（ＳｉＯ２）を一例に説明するが、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＮＯ）、アルミナ（Ａｌ２Ｏ３）などの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
【００１０】
（第１の実施形態）
図１〜図３を用いて、本発明の第１の実施形態に係る半導体装置（以下、ＥＳＤ保護デバイスと呼ぶ）を説明する。図１は、第１の実施形態に係るＥＳＤ保護デバイスの等価回路及び使用例を示す図である。図２は本実施形態に係るＥＳＤ保護ダイオードの要部模式断面図である。図３は、本実施形態に係るＥＳＤ保護デバイスの要部模式平面図である。図３の平面図では、層間絶縁膜１２及び配線１４は図示を省略した。また、図２は、図３中のＡ−Ａ線における断面図である。
【００１１】
図１に示したように、本実施形態に係るＥＳＤ保護デバイス１００は、例えば、入出力端子から回路部に繋がる入出力用の信号線と接地端子との間に設けられる。回路部内の入出力信号に対する定格を超える電圧が信号線に印加されたときに、過剰電荷はＥＳＤ保護デバイス１００を介して接地端子に放出される。これにより、ＥＳＤ（Electro Static Discharge）が入出力信号線で発生しても、回路部がＥＳＤ保護デバイス１００によりＥＳＤから保護される。
【００１２】
本実施形態に係るＥＳＤデバイス１００は、第１の端子１、第２の端子２、ダイオードＤ１（第１のダイオード）、ダイオードＤ２（第２のダイオード）、及びツェナーダイオードＤ３を備える。第１の端子１は、接地端子に電気的に接続される。第２の端子２は、回路部に繋がった信号線に電気的に接続される。ダイオードＤ１のアノードは第１の端子１に電気的に接続される。ダイオードＤ１のカソードは第２の端子２に電気的に接続される。ダイオードＤ２のアノードは、第２の端子２に電気的に接続される。ダイオードＤ２のカソードは、ツェナーダイオードＤ３のカソードに電気的に接続される。ツェナーダイオードＤ３のアノードは、第１の端子１に電気的に接続される。
【００１３】
信号線に負の過電圧が印加されると、ＥＳＤはダイオードＤ１を介して発生する。また、信号線に正の過電圧が印加されると、ツェナーダイオードＤ３の耐圧を超えたときに、ＥＳＤがダイオードＤ２及びツェナーダイオードＤ３を介して発生する。従って、回路部は、ＥＳＤ保護ダイオード１００により、負の電圧及びツェナーダイオードＤ３の耐圧以上の正の電圧から保護される。例えば、入出力信号が５Ｖの場合、ツェナーダイオードＤ３の耐圧が７Ｖ程度となるように、ツェナーダイオードＤ３は設計される。
【００１４】
ツェナーダイオードＤ３は、単独でＥＳＤ保護デバイスとして用いることができる。しかしながら、ツェナーダイオードＤ３は、その耐圧がダイオードＤ１及びダイオードＤ２の耐圧と比べて遙かに高いので、ダイオードＤ１及びダイオードＤ２よりも遙かに大きな静電容量を有する。このため、入出力信号の周波数が高くなると、ツェナーダイオードＤ３の入出力信号に対するインピーダンスが極めて小さくなってしまう。この結果、入出力信号は、ツェナーダイオードＤ３を介して漏洩してしまうので、ツェナーダイオードＤ３は、高周波で動作する機器のＥＳＤ保護デバイスとして単独で用いることができない。
【００１５】
本実施形態に係るＥＳＤ保護デバイス１００では、前述のようにダイオードＤ１、ダイオードＤ２、及びツェナーダイオードＤ３を有する。ダイオードＤ２とツェナーダイオードＤ３は、直列に接続されているために、ツェナーダイオードＤ３の静電容量が大きくても、ＥＳＤ保護デバイス１００の静電容量の値に影響を及ぼさない。また、ダイオードＤ１とダイオードＤ２とは、並列に接続されているため、ＥＳＤ保護デバイス１００の静電容量は、ダイオードＤ１の静電容量とダイオードＤ２の静電容量との和である。従って、本実施形態に係るＥＳＤ保護デバイス１００では、耐圧はツェナーダイオードＤ３により低く設定されても、静電容量はダイオードＤ１及びダイオードＤ２により決まるので、静電容量の値が小さく維持される。
【００１６】
図２及び図３を用いて、本実施形態に係るＥＳＤ保護デバイス１００の具体的な構造を説明する。本実施形態に係るＥＳＤ保護デバイス１００は、ｐ形第１半導体層３（第１導電形の第１の半導体層）と、ｎ＋形第２半導体層４（第２導電形の第２の半導体層）と、ｎ−形第９半導体層５（第２導電形の第９半導体層）と、ｐ形第３半導体層６（第１導電形の第３の半導体層）と、ｎ−形第９半導体層５の第１領域８と、ｎ形第４半導体層７（第２導電形の第４の半導体層）と、ｎ−形第９半導体層５の第２領域９と、ｎ＋形第５半導体層１０（第２導電形の第５の半導体層）と、ｐ＋形第６半導体層１１（第１導電形の第６の半導体層）と、層間絶縁膜１２と、配線１４と、裏面電極１３と、第１の端子１と、第２の端子２と、を備える。上記各半導体層は、例えば、シリコンで構成される。
【００１７】
ｎ＋形第２半導体層４は、ｐ形第１半導体層３上の一部に設けられる。ｎ＋形第２半導体層４のｎ形不純物濃度は、例えば、１×１０１９〜１×１０２０／ｃｍ３である。ｎ形不純物は、リン（Ｐ）より拡散しにくいヒ素（Ａｓ）である。ｎ＋形第２半導体層４は、所定の平面パターン（例えば矩形状）を有するように形成される。ｐ形第１半導体層３のｐ形不純物濃度は、例えば、１×１０１８〜１×１０１９／ｃｍ３である。ｐ形第１半導体層３のｐ形不純物は、例えば、ホウ素（Ｂ）である。
【００１８】
ｎ−形第９半導体層５は、ｎ＋形第２半導体層４を覆うようにｐ形第１半導体層３上にエピタキシャル成長される。ｎ−形第９半導体層５は、ｎ＋形第２半導体層４のｎ形不純物濃度よりも低いｎ形不純物濃度を有する。ｎ−形第９半導体層５のｎ形不純物濃度は、例えば、１×１０１４〜１×１０１５／ｃｍ３である。ｎ−形第９半導体層５のｎ形不純物は、例えば、リンである。
【００１９】
ｐ形第３半導体層６は、ｎ−形第９半導体層５の表面からｎ−形第９半導体層５を枠状に貫通し、ｐ形第１半導体層３と電気的に接続される。すなわち、ｐ形第３半導体層６は、ｎ−形第９半導体層５の表面において四角い枠状の形状を有し、四角い枠状のまま垂直方向にｎ−形第９半導体層５中を延伸して、ｐ形第１半導体層３の上面に達する。なお、本実施形態では、ｐ形第３半導体層６の平面形状は説明を簡単にするために四角い枠状としたが、ｐ形第３半導体層６平面形状は、四角い枠状に限定されることはない。ｐ形第３半導体層６のｐ形不純物濃度は、例えば、１×１０１８〜１×１０１９／ｃｍ３である。ｐ形第３半導体層６のｐ形不純物は、例えば、ホウ素（Ｂ）である。
【００２０】
本実施形態では、ｐ形第３半導体層６は、例えば、ｎ−形第９半導体層５の表面からｐ形不純物をイオン注入し、その後、熱処理によりｐ形不純物を拡散させることによって形成された、ｐ形不純物拡散層である。しかしながら、これに限定されない。ｐ形第３半導体層６は、ｎ−形第９半導体層５を貫通する四角い枠状のトレンチ内に気相成長により埋め込まれた成長層とすることも可能である。
【００２１】
ｎ−形第９半導体層５の第１領域８は、ｐ形第３半導体層６により囲まれることにより、ｎ−形第９半導体層５から分離されたｎ−形第９半導体層５の一部である。すなわち、ｎ−形第９半導体層５の第１領域８は、ｐ形第３半導体層６で構成された垂直方向に延伸する枠の内側にあるｎ−形第９半導体層５の一部である。
【００２２】
ｎ形第４半導体層７は、ｎ−形第９半導体層５内でｐ形第３半導体層６に隣接する。ｎ形第４半導体層７は、ｎ−形第９半導体層５の表面からｎ−形第９半導体層５を枠状に貫通し、ｐ形第１半導体層１と電気的に接続される。すなわち、ｎ形第４半導体層７は、ｎ−形第９半導体層５の表面において四角い枠状の形状を有し、四角い枠状のまま垂直方向にｎ−形第９半導体層５中を延伸して、ｐ形第１半導体層３の上面に達する。なお、本実施形態では、ｎ形第４半導体層７の平面形状は説明を簡単にするために四角い枠状としたが、ｎ形第４半導体層７の平面形状は、四角い枠状に限定されることはない。ｎ形第４半導体層７のｎ形不純物濃度は、ｎ−形第９半導体層５のｎ形不純物濃度より高く、ｎ＋形第２半導体層４のｎ形不純物濃度より低い。ｎ形第４半導体層７のｎ形不純物濃度は、例えば、１×１０１８〜１×１０１９／ｃｍ３である。ｎ形第４半導体層７のｎ形不純物は、例えば、リンである。
【００２３】
本実施形態では、ｎ形第４半導体層７は、例えば、ｎ−形第９半導体層５の表面からｎ形不純物をイオン注入し、その後、熱処理によりｎ形不純物を拡散させることによって形成された、ｎ形不純物拡散層である。しかしながら、これに限定されない。ｎ形第４半導体層７は、ｎ−形第９半導体層５を貫通する四角い枠状のトレンチ内に気相成長により埋め込まれた成長層とすることも可能である。
【００２４】
ｎ−形第９半導体層５の第２領域９は、ｎ形第４半導体層７により囲まれることにより、ｎ−形第９半導体層５から分離されたｎ−形第９半導体層５の別の一部である。すなわち、ｎ−形第９半導体層５の第２領域９は、ｎ形第４半導体層７で構成された垂直方向に延伸する枠の内側にあるｎ−形第９半導体層５の別の一部である。
【００２５】
ｎ−形第９半導体層５の表面と平行な面内においてｎ−形第９半導体層５の第２領域９の全域が、ｎ＋形第２半導体層４を介してｐ形第１半導体層３に電気的に接続される。すなわち、ｎ形第４半導体層７の枠の内側が、全てｎ＋形第２半導体層４上に位置するように、ｎ形第４半導体層７が、ｎ＋形第２半導体層４上に設けられる。ｎ形第４半導体層７は、ｎ＋形第２半導体層４の外周に沿ってｎ＋形第２半導体層４上及びｐ形第１半導体層３上に設けられる。ｎ形第４半導体層７は、ｎ＋形第２半導体層４と電気的に接続される。
【００２６】
本実施形態では、ｎ＋形第２半導体層４は、ｎ形第４半導体層７の枠の外側にはみ出さないように形成されているが、これに限定されることはない。ｎ＋形第２半導体層４は、ｎ形第４半導体層７の枠の外側のｎ−形第９半導体層５中にまで延伸してもよい。
【００２７】
ｎ＋形第５半導体層１０は、第１領域８の表面に設けられる。ｎ＋形第５半導体層１０は、ｎ形第４半導体層７のｎ形不純物濃度より高いｎ形不純物濃度を有する。ｎ＋形第５半導体層１０のｎ形不純物濃度は、例えば、１×１０１９〜１×１０２０／ｃｍ３である。ｎ＋形第５半導体層１０のｎ形不純物は、例えば、ヒ素である。
【００２８】
ｐ＋形第６半導体層１１は、第２領域９の表面に設けられる。ｐ＋形第６半導体層１１は、ｐ形第１半導体層３のｐ形不純物濃度よりも高いｐ形不純物濃度を有する。ｐ＋形第６半導体層１１のｐ形不純物濃度は、例えば、１×１０１９〜１×１０２０／ｃｍ３である。ｐ＋形第６半導体層１１のｐ形不純物は、例えば、ホウ素である。
【００２９】
裏面電極１３が、ｐ形第１半導体層３のｎ−形第９半導体層５とは反対側の裏面に設けられる。第１の端子１は、裏面電極１３を介してｐ形第１半導体層３と電気的に接続される。
【００３０】
層間絶縁膜１２が、ｎ−形第９半導体層５上、ｐ形第３半導体層６上、第１領域８上、ｎ形第４半導体層７上、第２領域９上、ｎ＋形第５半導体層１０上、及びｐ＋形第６半導体層１１上に設けられる。配線１４が層間絶縁膜１２上に設けられ、層間絶縁膜１２の開口部を介して、ｎ＋形第５半導体層１０とｐ＋形第６半導体層１１とを電気的に接続する。第２の端子２は、配線１４を介して、ｎ＋形第５半導体層１０とｐ＋形第６半導体層とに電気的に接続される。
【００３１】
層間絶縁膜１２は、例えば、酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンなどとすることも可能である。また、配線１４及び裏面電極１３は、例えば、アルミニウムまたは銅などであるが、その他、一般的な配線材料とすることができる。
【００３２】
ツェナーダイオードＤ３は、ｐ形第１半導体層３とｎ＋形第２半導体層４とにより構成される。ｐ形第１半導体層３が、ツェナーダイオードＤ３のアノード層であり、ｎ＋形第２半導体層４が、ツェナーダイオードＤ３のカソード層である。ツェナーダイオードＤ３のアノード層３は、裏面電極１３を介して第１の端子１に電気的に接続される。
【００３３】
ダイオードＤ２は、第２領域９とｐ＋形第６半導体層１１とにより構成される。第２領域９がダイオードＤ２のカソード層である。ｐ＋形第６半導体層１１がダイオードＤ２のアノード層である。ダイオードＤ２のカソード層（第２領域９）が、ツェナーダイオードＤ３のカソード層（ｎ＋形第２半導体層４）上に積層されて直接電気的に接合される。この結果、ダイオードＤ２のカソード層とツェナーダイオードＤ３のカソード層との接触抵抗が低減される。ダイオードＤ２のアノード層（ｐ＋形第６半導体層１１）は、配線１４を介して第２の端子２に電気的に接続される。
【００３４】
なお、前述したように、ｎ＋形第２半導体層４が、ｎ形第４半導体層７の枠よりも外側にまで延伸して形成されることによって、ｎ＋形第２半導体層４とｐ形第１半導体層４とのｐ−ｎ接合の面積を増加させることができる。これにより、ツェナーダイオードＤ３のオン抵抗をさらに低減させることができる。
【００３５】
ダイオードＤ１は、ｐ形第１半導体層３と第１領域８とにより構成される。ｐ形第１半導体層３は、ダイオードＤ１のアノード層である。第１領域８は、ダイオードＤ１のカソード層である。ダイオードＤ１のアノード層（ｐ形第１半導体層３）は、ツェナーダイオードＤ３のアノード層（ｐ形第１半導体層３）と共通であり、第１の端子に電気的に接続される。ダイオードＤ１のカソード層（第１領域８）は、ｎ＋形第５半導体層１０を介して配線１４に電気的に接続され、配線１４を介してダイオードＤ２のアノード層（ｐ＋形第６半導体層１１）及び第２の端子２と電気的に接続される。
【００３６】
本実施形態に係るＥＳＤ保護デバイス１００の耐圧は、ツェナーダイオードＤ３の耐圧で決まる。ツェナーダイオードＤ３の耐圧は、ｎ＋形第２半導体層４のｎ形不純物の濃度によって調節される。
【００３７】
本実施形態に係るＥＳＤ保護デバイス１００の動作について説明する。第２の端子２に負の電圧が印加されると、ダイオードＤ１がオン状態となる。ツェナーダイオードＤ３はオン状態となるが、ダイオードＤ２はオフ状態である。この結果、電流が、第１の端子１から、裏面電極１３、ｐ形第１半導体層３、第１領域８、ｎ＋形第５半導体層１０、及び配線１４を介して、第２の端子に流れる。ＥＳＤ保護デバイス１００は、負のＥＳＤに対しては上記のように動作して回路部を保護する。
【００３８】
第２の端子２に正の電圧が印加されると、ツェナーダイオードＤ３の耐圧以下の場合は、ダイオードＤ２はオン状態となるが、ダイオードＤ１及びツェナーダイオードＤ３がオフ状態となる。ＥＳＤ保護デバイスの第１の端子１及び第２の端子２間には電流が流れない。印加電圧は、回路部へ入力信号として入力される。
【００３９】
第２の端子２の正の印加電圧が、ツェナーダイオードＤ３の耐圧を超えると、ツェナーダイオードＤ３及びダイオードＤ２はオン状態となる。この結果、電流が、第２の端子２から、配線１４、ｐ＋形第６半導体層１１、第２領域９、ｎ＋形第２半導体層４、ｐ形第１半導体層３、及び裏面電極１３を介して第１の端子１に流れる。ＥＳＤ保護デバイス１００は、正のＥＳＤに対しては上記のように動作して回路部を保護する。
【００４０】
ここで、ツェナーダイオードＤ３がブレークダウンしたときの、ツェナーダイオードＤ３及びダイオードＤ２のオン抵抗が高いと、ＥＳＤにより発生した電流が全てＥＳＤ保護デバイス１００を流れないで、そのうちの一部が、回路部に流れてしまう。すなわち、ＥＳＤ保護デバイスのＥＳＤ保護機能が低下する。ＥＳＤ保護デバイスには、オン抵抗が低いことが望まれる。
【００４１】
次に本実施形態に係るＥＳＤ保護デバイス１００の効果について説明する。本実施形態に係るＥＳＤ保護デバイス１００では、ダイオードＤ２とツェナーダイオードＤ３が直列に接続されているので、ダイオードＤ２とツェナーダイオードＤ３との接続部の抵抗が高くなる虞がある。しかしながら、ダイオードＤ２のカソード層である第２領域９が、ツェナーダイオードＤ３のカソード層であるｎ＋形第２半導体層４に直接積層されている。このため、ダイオードＤ２のカソード層とツェナーダイオードＤ３のカソード層との接触抵抗が低いので、本実施形態に係るＥＳＤデバイス１００では、正のＥＳＤに対するオン抵抗が低減されている。
【００４２】
また、本実施形態に係るＥＳＤ保護デバイス１００の静電容量は、前述の通り、ツェナーダイオードＤ３とダイオードＤ２は直列に接続されているので、ツェナーダイオードＤ３の静電容量によって影響を受けない。本実施形態に係るＥＳＤ保護デバイス１００の静電容量は、最大でもダイオードＤ１の静電容量とダイオードＤ２の静電容量との和であり、これらの静電容量の値は、ツェナーダイオードＤ３の静電容量と比べて遙かに小さい。
【００４３】
従って、本実施形態に係るＥＳＤ保護デバイス１００では、ダイオードＤ２のカソード層（第２領域９）が、ツェナーダイオードＤ３のカソード層（ｎ＋形第２半導体層４）の直上に直接積層されているため、静電容量の値が小さく、オン抵抗が低減される。
【００４４】
また、本実施形態に係るＥＳＤ保護デバイス１００では、ダイオードＤ２がツェナーダイオードＤ３の直上に積層されて形成される。このため、ダイオードＤ２及びツェナーダイオードＤ３がｐ形第１半導体層３上に水平方向に並べて形成される場合と比べて、ＥＳＤ保護デバイス１００のチップ面積を小さくすることができる。
【００４５】
また、本実施形態に係るＥＳＤ保護デバイス１００では、ｎ＋形第２半導体層４のｎ形不純物として、ヒ素が用いられている。ヒ素はリンに比べて拡散係数が小さいため、ｎ＋形第２半導体層４から第２領域９へのｎ形不純物の拡散が抑制される。また、ｎ＋形第２半導体層４を介しているため、ｐ形第１半導体層３から第２領域９へのｐ形不純物の拡散も抑制される。
【００４６】
一方、ｎ形第４半導体層７のｎ形不純物としては、ヒ素より拡散しやすいリンが用いられる。ｎ形第４半導体層７中のｎ形不純物が拡散することにより、ｎ形第４半導体層７がｎ−形第９半導体層５の表面からｐ形第１半導体層３及びｎ＋形第２半導体層４まで延伸して形成される。
【００４７】
さらにまた、本実施形態に係るＥＳＤ保護デバイス１００では、ｎ＋形第２半導体層４は、ｎ形第４半導体層７の枠の外にはみ出していない構造を有する。しかしながら、ｎ＋形第２半導体層４をｎ形第４半導体層７の枠の外側にあるｎ−形第９半導体層５中にまで延伸させることによって、ツェナーダイオードＤ３のｐ−ｎ接合の面積を大きくすることができる。この結果、ツェナーダイオードＤ３のオン抵抗が低減されるので、ＥＳＤ保護デバイス１００のオン抵抗がさらに低減される。この反面、ツェナーダイオードＤ３の静電容量が増大してしまうが、前述したとおり、本実施形態に係るＥＳＤ保護デバイス１００では、このことによるＥＳＤ保護デバイス１００の静電容量に対する影響はほとんどない。この場合でも、本実施形態に係るＥＳＤ保護デバイス１００の静電容量は、小さく維持される。
【００４８】
（第２の実施形態）
第２の実施形態に係るＥＳＤ保護デバイスについて、図４を用いて説明する。図４は第２の実施形態に係るＥＳＤ保護デバイスの要部模式断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００４９】
図４に示したように、本実施形態に係るＥＳＤ保護デバイス２００は、ｎ＋形第２半導体層４ａが第９半導体層ではなくｎ形不純物拡散層である点で、第１の実施形態に係るＥＳＤ保護デバイス１００と相異する。本実施形態に係るＥＳＤ保護デバイス２００では、ｎ＋形第２半導体層４ａは、ｐ形第１半導体層３の上面の所定の位置にヒ素をイオン注入し、その後の熱処理によりヒ素を拡散させることにより形成される。
【００５０】
本実施形態に係るＥＳＤ保護デバイス２００では、ｎ＋形第２半導体層４ａがエピタキシャル成長を用いずに形成されるため、製造コストが低減される。それ以外は、第１の実施形態に係るＥＳＤ保護デバイスと同様な利点を有する。
【００５１】
（第３の実施形態）
第３の実施形態に係るＥＳＤ保護デバイスを図５〜７を用いて説明する。図５は本実施形態に係るＥＳＤ保護デバイスの要部模式断面図である。図６は、本実施形態に係るＥＳＤ保護デバイスの要部模式平面図である。図６の平面図では、層間絶縁膜１２及び配線１４及び配線１７は図示を省略した。また、図５は、図６中のＢ−Ｂ線における断面図である。図７は、本実施形態に係るＥＳＤ保護デバイスの等価回路である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００５２】
図５及び図６に示したように、本実施形態に係るＥＳＤ保護デバイス３００は、第１の実施形態に係るＥＳＤ保護デバイス１００と比べて、さらに、ｐ＋形第７半導体層１５（第１導電形の第７の半導体層）、ｎ＋形第８半導体層１６（第２導電形の第８の半導体層）、及び配線１７とを備える。ｐ＋形第７半導体層１５は、ｎ−形第９半導体層５中においてｎ形第４半導体層７に隣接し、ｎ−形第９半導体層５の表面からｎ−形第９半導体層５を貫通し、ｐ形第１半導体層３の電気的に接続される。ｐ＋形第７半導体層１５は、ｐ形第１半導体層３のｐ形不純物濃度よりも高いｐ形不純物濃度を有する。ｐ＋形第７半導体層１５のｐ形不純物濃度は、例えば、１×１０１９〜１×１０２０／ｃｍ３である。ｐ＋形第７半導体層のｐ形不純物１５は、例えば、ホウ素である。
【００５３】
ｎ＋形第８半導体層１６は、ｐ＋形第７半導体層１５の表面に設けられ、ｎ形第４半導体層７のｎ形不純物濃度よりも高いｎ形不純物濃度を有する。ｎ＋形第８半導体層１６のｎ形不純物濃度は、例えば、１×１０１９〜１×１０２０／ｃｍ３である。ｎ＋形第８半導体層１６のｎ形不純物は、例えば、ヒ素である。
【００５４】
層間絶縁膜１２は、ｐ＋形第７半導体層１５上及びｎ＋形第８半導体層１６上に延伸する。配線１７が、層間絶縁膜１２を介してｐ＋形第７半導体層１５上及びｎ＋形第８半導体層１６上に設けられる。配線１７は、層間絶縁膜１２の開口部を介して、ｎ形第４半導体層７とｎ＋形第８半導体層１６とを電気的に接続する。配線１７は、配線１４と同様に、例えば、アルミニウムまたは銅である。
【００５５】
ｐ＋形第７半導体層１５及びｎ＋形第８半導体層１６は、さらにツェナーダイオードＤ４を構成する。ｐ＋形第７半導体層１５は、ツェナーダイオードＤ４のアノード層であり、ｐ形第１半導体層３を介して第１の端子１に電気的に接続される。ｎ＋形第８半導体層１６は、ツェナーダイオードＤ４のカソード層であり、配線１７及びｎ形第４半導体層７を介して、ツェナーダイオードＤ３のカソード層（ｎ＋形第２半導体層４）及びダイオードＤ２のカソード層（第２領域９）と電気的に接続される。
【００５６】
この結果、図７の等価回路に示したように、ツェナーダイオードＤ４は、ツェナーダイオードＤ３に並列に電気的に接続される。すなわち、本実施形態に係るＥＳＤ保護デバイス３００は、第１の実施形態に係るＥＳＤ保護デバイス１００と比べて、ツェナーダイオードＤ４がツェナーダイオードＤ３と並列に電気的に接続されている。この点で、本実施形態に係るＥＳＤ保護デバイス３００は、第１の実施形態に係るＥＳＤ保護デバイス１００と相異する。これにより、本実施形態に係るＥＳＤ保護デバイス３００では、静電容量を小さく維持しながら、さらに、オン抵抗が低減される。その他の効果については、第１の実施形態に係るＥＳＤ保護デバイス１００と同様である。
【００５７】
（第４の実施形態）
第４の実施形態に係るＥＳＤ保護デバイス４００について図８を用いて説明する。図８は第４の実施形態に係るＥＳＤ保護デバイスの等価回路を示している。なお、第４の実施形態に係るＥＳＤ保護デバイス４００の要部模式断面図及び平面図は、第１の実施形態のＥＳＤ保護デバイス１００と同様であるので省略する。また、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。
【００５８】
第４の実施形態に係るＥＳＤ保護デバイス４００の場合、第２領域９とｐ＋形第６半導体層１１からなるダイオードＤ２の静電容量（Ｃ２）が、ｐ形第１半導体層３と第１領域８からなるダイオードＤ１の静電容量（Ｃ１）よりも大きくなるように設けられている。その他の構造及び動作については、第１の実施形態に係るＥＳＤ保護デバイス１００と同様である。
【００５９】
なお、ダイオードＤ２の静電容量をダイオードＤ１の静電容量よりも大きくするためには、例えばダイオードＤ２の接合面積を大きくする、または不純物濃度を大きくするという方法が挙げられる。
【００６０】
第４の実施形態に係るＥＳＤ保護デバイス４００の効果について説明する。第２の端子２に正の電圧が印加され、印加電圧が、ツェナーダイオードＤ３の耐圧を超えると、ツェナーダイオードＤ３及びダイオードＤ２はオン状態となる。この結果、電流が、第２の端子２から、配線１４、ｐ＋形第６半導体層１１、第２領域９、ｎ＋形第２半導体層４、ｐ形第１半導体層３、及び裏面電極１３を介して第１の端子１に流れる。この際、ＥＳＤ保護デバイス４００に生じる電圧は、ＥＳＤ保護デバイス４００の抵抗成分に比例する。ＥＳＤ保護デバイス４００の抵抗成分は、正のＥＳＤに対しては、ダイオードＤ２の抵抗、及びツェナーダイオードＤ３の抵抗の和で決まる。一方、負のＥＳＤに対してはダイオードＤ１の抵抗で決まる。
【００６１】
ＥＳＤにより発生した電流から回路部を確実に保護するためには、ＥＳＤ保護デバイス４００に生じる電圧は小さいことが望ましい。しかしながら、ダイオードＤ１、ダイオードＤ２の抵抗を小さくすると、ダイオードＤ１の静電容量とダイオードＤ２の静電容量の和が増加してしまう傾向がある。すなわち、ＥＳＤ保護デバイス４００の抵抗と静電容量の間には反比例の関係が存在する。
【００６２】
第４の実施形態のＥＳＤ保護デバイス４００のように、ダイオードＤ２の静電容量（Ｃ２）が、ダイオードＤ１の静電容量（Ｃ１）よりも大きくなるように設けることにより、正のＥＳＤ印加時の抵抗と負のＥＳＤ印加時の抵抗の差分を低減という作用が働き、その反比例関係を抑制することが可能となる。換言すれば、ダイオードＤ１の抵抗とダイオードＤ２の抵抗を小さくし、ＥＳＤ保護デバイス４００の抵抗成分を小さくしても、ＥＳＤ保護デバイス４００の静電容量の増加を抑制することが可能となる。
【００６３】
以上のように、第４の実施形態に係るＥＳＤ保護デバイス４００は、ダイオードＤ１の抵抗とダイオードＤ２の抵抗を小さくすることが可能であるので、回路部をＥＳＤにより発生した電流から保護する効果が促進される。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１，２：端子、３：ｐ形第１半導体層、４：ｎ＋形第２半導体層、５：ｎ−形第９半導体層、６：ｐ形第３半導体層、７：ｎ形第４半導体層、８：第１領域、９：第２領域、１０：ｎ＋形第５半導体層、１１：ｐ＋形第６半導体層、１２：層間絶縁膜、１３：裏面電極、１４，１７：配線、１５：ｐ＋形第７半導体層、１６：ｎ＋形第８半導体層 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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