(57)【要約】      （修正有）【課題】不揮発性記憶装置のセル面積低減。【解決手段】不揮発性記憶装置は、第１平面上の第１配線と、第２平面上で第１配線と交差する方向に延びる第２配線と、第４平面上で第２配線と平行に延びる第３配線と、第１配線と第３配線との立体交差点に設けられたメモリセルとを備え、メモリセルは、トランジスタと抵抗変化素子とを備え、トランジスタは、第１主電極と第２主電極と制御電極とを備え、抵抗変化素子は、第３平面上に形成され、下部電極と上部電極と抵抗変化層とを備え、上部電極は第３配線と接続され、さらに、第１主電極から第２平面まで延びて第２配線と接続される第１コンタクトプラグと、第２主電極から第２平面まで延びる第２コンタクトプラグと、第２コンタクトプラグから延びて下部電極と接続される第３コンタクトプラグと、を備える。第２コンタクトプラグと第３コンタクトプラグとにより第２主電極が下部電極と接続される。【選択図】図１Ｂ
2014082279.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面と平行な第１平面上に第１方向に延びる第１配線と、
前記基板の主面と平行かつ前記第１平面よりも前記基板から遠い第２平面上に第１方向と交差する第２方向に延びる第２配線と、
前記基板の主面と平行かつ前記第２平面よりも前記基板から遠い第４平面上に前記第２方向に延びる第３配線と、
前記第１配線と前記第３配線との立体交差点に対応して設けられたメモリセルとを備え、
前記メモリセルのそれぞれは、１個のトランジスタと１個の抵抗変化素子とを備え、
前記トランジスタは、
前記基板上に形成され、
第１主電極と第２主電極と制御電極とを備え、
前記制御電極は、前記第１配線と接続され、または前記第１配線と一体に構成され、
前記抵抗変化素子は、
前記基板の主面と平行かつ前記第２平面よりも前記基板から遠くかつ前記第４平面よりも前記基板から近い第３平面上に配置され、
下部電極と上部電極と前記下部電極と前記上部電極との間に介在する抵抗変化層とを備え、
前記上部電極は前記第３配線と接続され、
さらに、
前記第１主電極の上端面から前記第２平面まで延び、かつ、前記第２配線と接続される第１コンタクトプラグと、
前記第２主電極の上端面から前記第２平面まで延びる第２コンタクトプラグと、
前記第２コンタクトプラグの上端面から延び、前記下部電極と接続される第３コンタクトプラグと、を備え、
前記第２コンタクトプラグと前記第３コンタクトプラグとにより、前記第２主電極が前記下部電極と接続されている、
不揮発性記憶装置。
【請求項２】
前記第２配線は、基板の厚み方向から見て第３配線と重なり合う突出部を備え、
前記第１コンタクトプラグは、前記第１主電極の上端面から前記突出部の下面まで延びるように構成されている、
請求項１に記載の不揮発性記憶装置。
【請求項３】
基板の厚み方向から見て、同一の前記トランジスタに含まれる前記第１主電極と前記第２主電極とが前記第２方向と平行に配列するように、前記トランジスタが形成されている、
請求項１または２に記載の不揮発性記憶装置。
【請求項４】
さらに、前記第３コンタクトプラグの側面に形成された側壁絶縁層を備える、
請求項１ないし３のいずれかに記載の不揮発性記憶装置。
【請求項５】
基板上に、第１主電極と第２主電極と制御電極とを備えるトランジスタと、前記基板の主面と平行な第１平面上に第１方向に延びるように、前記制御電極と接続され、または前記制御電極と一体に構成される、第１配線を形成する工程と、
前記第１主電極の上端面及び前記第２主電極の上端面から、前記基板の主面と平行かつ前記第１平面よりも前記基板から遠い第２平面まで延びるように、第１コンタクトプラグと第２コンタクトプラグとをそれぞれ形成する工程と、
前記第１コンタクトプラグの上端面に接続され、かつ、前記第２平面上に第１方向と交差する第２方向に延びるように、第２配線を形成する工程と、
前記第２コンタクトプラグの上端面に接続され、かつ、前記第２コンタクトプラグの上端面から延びるように、第３コンタクトプラグを形成する工程と、
前記基板の主面と平行かつ前記第２平面よりも前記基板から遠い第３平面上に、下部電極と上部電極と前記下部電極と前記上部電極との間に介在する抵抗変化層とを備え、前記下部電極が前記第３コンタクトプラグに接続されるように、抵抗変化素子を形成する工程と、
前記上部電極に接続されるように、かつ、前記基板の主面と平行かつ前記第３平面よりも前記基板から遠い第４平面上に前記第２方向に延びる第３配線を形成する工程と、
を有する、不揮発性記憶装置の製造方法。
【請求項６】
さらに、前記第３コンタクトプラグの側面に配置される絶縁層を形成する工程を有する、
請求項５に記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置及びその製造方法に関する。より詳しくは、各メモリセルに１個のトランジスタと１個の記憶素子とを備える、１Ｔ１Ｒ型の不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶装置の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、及び長寿命化の要求が高まっている。
【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。他方、電圧パルスの印加により安定に保持する抵抗値が変化する抵抗変化素子を記憶部に用いた不揮発性半導体記憶素子（抵抗変化型メモリ）の場合、メモリセルが単純な構造で構成することができるため、さらなる微細化、高速化、及び低消費電力化が期待されている。
【０００４】
したがって、従来から１つのトランジスタと１つの記憶素子とを用いて安定したメモリ動作を行うメモリセル（１Ｔ１Ｒ型メモリセル）を構成し、このメモリセルを用いて高集積化が行われている。
【０００５】
特許文献１は、１Ｔ１Ｒ型の記憶装置を開示する。同文献の記憶装置では、記憶素子の上部電極に接続されるビット線ＢＬと、記憶素子の下部電極に接続されるソース線ＳＬとが直交する構成となっている（特許文献１：図４）。同記憶装置では、抵抗素子ＲＭが、プラグと、第１層配線と、プラグとで、ｎ型半導体領域（ソース、ドレイン）に接続されている（特許文献１：図７のｚ２領域）。
【０００６】
特許文献２は、１Ｔ１Ｒ型の記憶装置を開示する。同文献の記憶装置では、記憶素子の一方の電極に接続されるビット線と、記憶素子の他方の電極に接続されるコモンソース線とが平行に延びる構成となっている（特許文献２：図４）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００９／００８０８０号
【特許文献２】特開２００４−３５５６７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の不揮発性記憶装置では、ビット線ＢＬとソース線ＳＬを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを更に縮小したいという課題があった。
【０００９】
本発明は、上記従来の課題に対応するもので、不揮発性記憶装置において、ビット線ＢＬとソース線ＳＬを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小することを目的の一つとする。
【課題を解決するための手段】
【００１０】
本発明の不揮発性記憶装置の一態様（ａｓｐｅｃｔ）は、基板と、前記基板の主面と平行な第１平面上に第１方向に延びる第１配線と、前記基板の主面と平行かつ前記第１平面よりも前記基板から遠い第２平面上に第１方向と交差する第２方向に延びる第２配線と、前記基板の主面と平行かつ前記第２平面よりも前記基板から遠い第４平面上に前記第２方向に延びる第３配線と、前記第１配線と前記第３配線との立体交差点に対応して設けられたメモリセルとを備え、前記メモリセルのそれぞれは、１個のトランジスタと１個の抵抗変化素子とを備え、前記トランジスタは、前記基板上に形成され、第１主電極と第２主電極と制御電極とを備え、前記制御電極は、前記第１配線と接続され、または前記第１配線と一体に構成され、前記抵抗変化素子は、前記基板の主面と平行かつ前記第２平面よりも前記基板から遠くかつ前記第４平面よりも前記基板から近い第３平面上に配置され、下部電極と上部電極と前記下部電極と前記上部電極との間に介在する抵抗変化層とを備え、前記上部電極は前記第３配線と接続され、さらに、前記第１主電極の上端面から前記第２平面まで延び、かつ、前記第２配線と接続される第１コンタクトプラグと、前記第２主電極の上端面から前記第２平面まで延びる第２コンタクトプラグと、前記第２コンタクトプラグの上端面から延び、前記下部電極と接続される第３コンタクトプラグと、を備え、前記第２コンタクトプラグと前記第３コンタクトプラグとにより、前記第２主電極が前記下部電極と接続されている。
【００１１】
本発明の不揮発性記憶装置の製造方法の一態様（ａｓｐｅｃｔ）は、基板上に、第１主電極と第２主電極と制御電極とを備えるトランジスタと、前記基板の主面と平行な第１平面上に第１方向に延びるように、前記制御電極と接続され、または前記制御電極と一体に構成される、第１配線を形成する工程と、前記第１主電極の上端面及び前記第２主電極の上端面から、前記基板の主面と平行かつ前記第１平面よりも前記基板から遠い第２平面まで延びるように、第１コンタクトプラグと第２コンタクトプラグとをそれぞれ形成する工程と、前記第１コンタクトプラグの上端面に接続され、かつ、前記第２平面上に第１方向と交差する第２方向に延びるように、第２配線を形成する工程と、前記第２コンタクトプラグの上端面に接続され、かつ、前記第２コンタクトプラグの上端面から延びるように、第３コンタクトプラグを形成する工程と、前記基板の主面と平行かつ前記第２平面よりも前記基板から遠い第３平面上に、下部電極と上部電極と前記下部電極と前記上部電極との間に介在する抵抗変化層とを備え、前記下部電極が前記第３コンタクトプラグに接続されるように、抵抗変化素子を形成する工程と、前記上部電極に接続されるように、かつ、前記基板の主面と平行かつ前記第３平面よりも前記基板から遠い第４平面上に前記第２方向に延びる第３配線を形成する工程と、を有する。
【発明の効果】
【００１２】
本発明の一態様によれば、不揮発性記憶装置において、ビット線ＢＬとソース線ＳＬを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小することができる、という効果を奏する。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１ＣのＡ−Ａ’線断面図である。
【図１Ｂ】図１Ｂは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１ＣのＢ−Ｂ’線断面図である。
【図１Ｃ】図１Ｃは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。
【図２】図２は、第１実施形態の実施例と検討例とにかかる不揮発性記憶装置のコンタクト抵抗の平均値及び標準偏差を示す図である。
【図３Ａ】図３Ａは、第１実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、基板上にトランジスタと第１配線とを形成する工程を示す断面図である。
【図３Ｂ】図３Ｂは、第１実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、第１コンタクトプラグと第２コンタクトプラグとを形成する工程を示す断面図である。
【図３Ｃ】図３Ｃは、第１実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、第２配線を形成する工程を示す断面図である。
【図３Ｄ】図３Ｄは、第１実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、層間絶縁層を形成する工程を示す断面図である。
【図３Ｅ】図３Ｅは、第１実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、コンタクトホールを形成する工程を示す断面図である。
【図３Ｆ】図３Ｆは、第１実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、第３コンタクトプラグを形成する工程を示す断面図である。
【図３Ｇ】図３Ｇは、第１実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、抵抗変化素子を形成する工程を示す断面図である。
【図３Ｈ】図３Ｈは、第１実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、第３配線を形成する工程を示す断面図である。
【図４Ａ】図４Ａは、第１実施形態の変形例にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図４ＢのＡ−Ａ’線断面図である。
【図４Ｂ】図４Ｂは、第１実施形態の変形例にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。
【図５Ａ】図５Ａは、第２実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１Ａに対応する図である。
【図５Ｂ】図５Ｂは、第２実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１Ｂに対応する図である。
【図６Ａ】図６Ａは、第２実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、基板上にトランジスタと第１配線と第１コンタクトプラグと第２コンタクトプラグと第２配線と層間絶縁層とコンタクトホールとを形成する工程を示す断面図である。
【図６Ｂ】図６Ｂは、第２実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、絶縁材料層を形成する工程を示す断面図である。
【図６Ｃ】図６Ｃは、第２実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、側壁絶縁層を形成する工程を示す断面図である。
【図６Ｄ】図６Ｄは、第２実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、第３コンタクトプラグを形成する工程を示す断面図である。
【図６Ｅ】図６Ｅは、第２実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、抵抗変化素子を形成する工程を示す断面図である。
【図６Ｆ】図６Ｆは、第２実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図であって、第３配線を形成する工程を示す断面図である。
【図７Ａ】図７Ａは、検討例にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図７ＣのＡ−Ａ’線断面図である。
【図７Ｂ】図７Ｂは、検討例にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図７ＣのＢ−Ｂ’線断面図である。
【図７Ｃ】図７Ｃは、検討例にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しつつ、本発明の実施形態について説明する。
【００１５】
以下で説明する実施形態は、いずれも本発明の望ましい一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、あくまで一例であり、本発明を限定するものではない。本発明は、特許請求の範囲によってのみ限定される。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より望ましい形態を構成する任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。
【００１６】
（第１実施形態）
第１実施形態の不揮発性記憶装置は、基板と、基板の主面と平行な第１平面上に第１方向に延びる第１配線と、基板の主面と平行かつ第１平面よりも基板から遠い第２平面上に第１方向と交差する第２方向に延びる第２配線と、基板の主面と平行かつ第２平面よりも基板から遠い第４平面上に第２方向に延びる第３配線と、第１配線と第３配線との立体交差点に対応して設けられたメモリセルとを備え、メモリセルのそれぞれは、１個のトランジスタと１個の抵抗変化素子とを備え、トランジスタは、基板上に形成され、第１主電極と第２主電極と制御電極とを備え、制御電極は、第１配線と接続され、または第１配線と一体に構成され、抵抗変化素子は、基板の主面と平行かつ第２平面よりも基板から遠くかつ第４平面よりも基板から近い第３平面上に配置され、下部電極と上部電極と下部電極と上部電極との間に介在する抵抗変化層とを備え、上部電極は第３配線と接続され、さらに、第１主電極の上端面から第２平面まで延び、かつ、第２配線と接続される第１コンタクトプラグと、第２主電極の上端面から第２平面まで延びる第２コンタクトプラグと、第２コンタクトプラグの上端面から延び、下部電極と接続される第３コンタクトプラグと、を備え、第２コンタクトプラグと第３コンタクトプラグとにより、第２主電極が下部電極と接続されている。
【００１７】
かかる構成では、不揮発性記憶装置において、ビット線ＢＬ及びソース線ＳＬ（第２配線及び第３配線）を平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小することができる。
【００１８】
上記不揮発性記憶装置において、第２配線は、基板の厚み方向から見て第３配線と重なり合う突出部を備え、第１コンタクトプラグは、第１主電極の上端面から突出部の下面まで延びるように構成されていてもよい。
【００１９】
かかる構成では、基板の厚み方向からみて第２配線と第３配線との重なり合う部分を減らしながら、第２配線と第１コンタクトプラグとを容易に接続することができる。
【００２０】
上記不揮発性記憶装置において、基板の厚み方向から見て、同一のトランジスタに含まれる第１主電極と第２主電極とが第２方向と平行に配列するように、トランジスタが形成されていてもよい。
【００２１】
かかる構成では、トランジスタとビット線ＢＬ及びソース線ＳＬとを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化できる。
【００２２】
第１実施形態の不揮発性記憶装置の製造方法は、基板上に、第１主電極と第２主電極と制御電極とを備えるトランジスタと、基板の主面と平行な第１平面上に第１方向に延びるように、制御電極と接続され、または制御電極と一体に構成される、第１配線を形成する工程と、第１主電極の上端面及び第２主電極の上端面から、基板の主面と平行かつ第１平面よりも基板から遠い第２平面まで延びるように、第１コンタクトプラグと第２コンタクトプラグとをそれぞれ形成する工程と、第１コンタクトプラグの上端面に接続され、かつ、第２平面上に第１方向と交差する第２方向に延びるように、第２配線を形成する工程と、第２コンタクトプラグの上端面に接続され、かつ、第２コンタクトプラグの上端面から延びるように、第３コンタクトプラグを形成する工程と、基板の主面と平行かつ第２平面よりも基板から遠い第３平面上に、下部電極と上部電極と下部電極と上部電極との間に介在する抵抗変化層とを備え、下部電極が第３コンタクトプラグに接続されるように、抵抗変化素子を形成する工程と、上部電極に接続されるように、かつ、基板の主面と平行かつ第３平面よりも基板から遠い第４平面上に第２方向に延びる第３配線を形成する工程と、を有する。
【００２３】
かかる構成では、不揮発性記憶装置において、ビット線ＢＬとソース線ＳＬを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小することができる。
【００２４】
［装置構成］
図１Ａは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１ＣのＡ−Ａ’線断面図である。図１Ｂは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１ＣのＢ−Ｂ’線断面図である。図１Ｃは、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。以下、図１Ａないし図１Ｃ（以下、「図１」）を参照しつつ、第１実施形態の不揮発性記憶装置１００について説明する。
【００２５】
図１に示す例において、不揮発性記憶装置１００は、基板１０１と、第１配線１０４と、第２配線１０６と、第３配線１０８と、メモリセル１１０と、第１コンタクトプラグ１２６と、第２コンタクトプラグ１２８と、第３コンタクトプラグ１３０と、を備えている。メモリセル１１０は、トランジスタ１１２と抵抗変化素子１１４とを備える。トランジスタ１１２は、第１主電極１１６と第２主電極１１８と制御電極（第１配線１０４）とを備えている。抵抗変化素子１１４は、下部電極１２０と上部電極１２４と抵抗変化層１２２とを備えている。
【００２６】
基板１０１は、例えば、シリコン基板で構成されうる。
【００２７】
第１配線１０４は、基板１０１の主面と平行な第１平面１０３上に第１方向に延びる。第１配線１０４は、例えば、ポリシリコン、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、これらの窒化物、酸化物、及びこれらの材料からなる膜の積層構造により構成されうる。第１配線１０４の幅は１６〜１００［ｎｍ］とすることができる。図１に示す例では、第１配線１０４はトランジスタ１１２の制御電極と一体に構成されている。第１配線１０４と制御電極とを別箇に形成し、両者を接続してもよい。図１に示す例では、第１方向は、図１の紙面に垂直な方向である。
【００２８】
第２配線１０６は、基板１０１の主面と平行かつ第１平面１０３よりも基板１０１から遠い第２平面１０５上に第１方向と交差する第２方向に延びる。図１に示す例では、第２方向は、図１の紙面に平行な方向である。
【００２９】
第２配線１０６（トランジスタ配線）は、例えば、第２層間絶縁層１３６内に形成され、第２層間絶縁層１３６と接触する密着層と、密着層の内側に形成される充填層とで構成されうる。密着層は、例えば、タンタル（Ｔa）、タンタル窒化物（ＴａＮ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、ルテニウム（Ｒｕ）で構成されうる。充填層は、例えば、銅（Ｃｕ)を主成分とした材料で構成されうる。図１に示す例では、第２配線１０６には、基板１０１の厚み方向から見て第３配線１０８と重なり合う突出部１１５を備えている。第２配線１０６の最小線幅は、２０〜１２０［ｎｍ］とすることができる。第２配線１０６において、最小分離幅（ｍｉｎｉｍｕｍ  ｗｉｄｔｈ  ｏｆ  ｔｈｅ  ｉｓｏｌａｔｉｏｎ：同一マスクで形成される隣接部材との最小距離）は２０〜１２０［ｎｍ]である。
【００３０】
第３配線１０８は、基板の主面１０２と平行かつ第２平面１０５よりも基板から遠い第４平面１０７上に第２方向に延びる。第２配線１０６と第３配線１０８とは、互いに平行に延びる。
【００３１】
第３配線１０８は、例えば、第４層間絶縁層１４０内に形成され、第４層間絶縁層１４０と接触する密着層と、密着層の内側に形成される充填層とで構成されうる。密着層は、例えば、タンタル（Ｔa）、タンタル窒化物（ＴａＮ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、ルテニウム（Ｒｕ）で構成されうる。充填層は、例えば、銅（Ｃｕ)を主成分とした材料で構成されうる。第３配線１０８の最小線幅は、２０〜１２０［ｎｍ］とすることができる。第３配線１０８において、最小分離幅は２０〜１２０［ｎｍ]である。
【００３２】
第４層間絶縁層１４０の上端面と第３配線１０８とを覆うように、パッシベーション膜が形成されてもよい。パッシベーション膜は、例えば、シリコン窒化膜で構成されうる。
【００３３】
メモリセル１１０は、第１配線１０４と第３配線１０８との立体交差点に対応して設けられる。メモリセル１１０のそれぞれは、１個のトランジスタ１１２と１個の抵抗変化素子１１４とを備える。
【００３４】
トランジスタ１１２は、基板１０１上に形成される。図１に示す例では、トランジスタ１１２は、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）である。
【００３５】
第１主電極１１６と第２主電極１１８とは、トランジスタ１１２のソース領域ないしドレイン領域である。ソース領域ないしドレイン領域は、例えば、トランジスタ１１２がＮ型トランジスタである場合には、リン（Ｐ）、砒素（Ａｓ）、等のｎ型不純物を注入したシリコン基板で構成され、トランジスタ１１２がＰ型トランジスタである場合には、ボロン（Ｂ）、インジウム（Ｉｎ）等のｐ型不純物を注入したシリコン基板で構成される。
【００３６】
第１主電極１１６と第２主電極１１８とは、一方がソース領域の場合に他方がドレイン領域となる。いずれがドレイン領域となり、いずれがソース領域となるかは、使用するトランジスタのタイプや回路構成により適宜選択されうる。
【００３７】
ソース領域及びドレイン領域の一部には、シリサイドが設けられていてもよい。シリサイドは、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、及びコバルト（Ｃｏ）からなる群より選択される金属、及び同群から選択される金属の合金のいずれか一方と、シリコンと、からなる化合物から形成されてもよい。
【００３８】
制御電極は、第１配線１０４と接続され、または第１配線１０４と一体に構成される。図１に示す例では、制御電極は、第１配線１０４と一体に構成されている。
【００３９】
制御電極には、例えば、ポリシリコン、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、これらの窒化物、酸化物、及びこれらの材料からなる膜の積層構造を用いることが出来る。本実施形態における制御電極の幅は１６〜１００［ｎｍ］とすることができる。
【００４０】
制御電極と基板１０１との間には、ゲート絶縁膜が形成されてもよい。ゲート絶縁膜としては、例えば、シリコン酸化膜や、シリコン酸窒化膜や、金属酸化膜、例えば、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）等の酸化膜、及びこれら絶縁膜の積層構造を用いることができる。
【００４１】
制御電極の側壁部分には、サイドウォール（側壁保護層）が形成されてもよい。サイドウォールは、例えば、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ）、及びそれらを積層した膜で構成することができる。サイドウォールの幅（厚み）は、１６〜１００［ｎｍ］とすることができる。
【００４２】
図１に示す例では、基板１０１の厚み方向から見て、同一のトランジスタ１１２に含まれる第１主電極１１６と第２主電極１１８とが第２方向と平行に配列するように、トランジスタ１１２が形成されている。なお、基板１０１の厚み方向から見て、同一のトランジスタ１１２に含まれる第１主電極１１６と第２主電極１１８とが第２方向と直角に配列するように、トランジスタ１１２が形成されていてもよい。あるいは、基板１０１の厚み方向から見て、同一のトランジスタ１１２に含まれる第１主電極１１６と第２主電極１１８とが第２方向と０度より大きく９０度より小さい角度で交差する方向に配列するように、トランジスタ１１２が形成されていてもよい。
【００４３】
例えば、図１に示す例において、第１主電極１１６を第２配線１０６の直下に形成し、第２主電極１１８を第３配線１０８の直下に形成し、第１主電極１１６と第２主電極１１８との間に制御電極を配置すれば、トランジスタ１１２は基板１０１の厚み方向から見て第２方向に対して斜めに形成されることになる。かかる構成では、突出部１１５を形成せずに、第１コンタクトプラグ１２６が第１主電極１１６及び第２配線１０６の両方と接するように構成することができる。すなわち、突出部１１５は必須ではない。
【００４４】
抵抗変化素子１１４は、基板１０１の主面と平行かつ第２平面１０５よりも基板１０１から遠くかつ第４平面１０７よりも基板１０１から近い第３平面１１３上に配置される。抵抗変化素子１１４の厚み方向から見た形状は、円形、正方形に近い形状であってもよいし、長方形、楕円形であってもよい。抵抗変化素子１１４の厚み方向から見たサイズ（例えば、正方形の場合には一辺の長さ、円形の場合には直径）は、例えば、４５〜３００［ｎｍ］とすることができる。
【００４５】
下部電極１２０は、下部電極材料で構成される。下部電極材料の標準電極電位は、上部電極１２４を構成する上部電極材料よりも低くてもよい。下部電極１２０の厚さは、例えば、５〜１００［ｎｍ］とすることができる。
【００４６】
下部電極材料としては、後述する抵抗変化層１２２にタンタル酸化物を用いた場合には、例えば、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉN）、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、及び、アルミニウム（Ａｌ）等を用いることができる。
【００４７】
上部電極１２４は第３配線１０８と接続されている。上部電極１２４は、上部電極材料で構成される。上部電極材料の標準電極電位は、例えば、抵抗変化層１２２を構成する金属酸化物に含まれる金属及び下部電極１２０を構成する下部電極材料よりも高くてもよい。図１に示す例では、上部電極１２４は第３配線１０８と接している。
【００４８】
上部電極材料としては、抵抗変化層１２２を構成する金属酸化物としてタンタル酸化物を用いた場合、例えば、イリジウム（Ｉｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銅（Ｃｕ）及び、銀（Ａｇ）等を用いることができる。
【００４９】
抵抗変化層１２２を構成する材料としてタンタル酸化物を用いる場合、下部電極材料の標準電極電位をＶ１、タンタルの標準電極電位をＶＴａ、上部電極材料の標準電極電位をＶ２とすると、ＶＴａ＜Ｖ２かつＶ１＜Ｖ２なる関係を満足してもよい。このような構成とすることにより、上部電極１２４と抵抗変化層１２２との界面近傍において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。Ｖ１＜ＶＴａとすれば、さらに安定した抵抗変化現象が得られる。抵抗変化層１２２を構成する材料としてタンタル酸化物以外の金属酸化物を用いる場合は、当該金属の標準電極電位を上記ＶＴａの替わりに用いてもよい。上部電極１２４の厚さは、例えば、５〜１００［ｎｍ］とすることができる。
【００５０】
抵抗変化層１２２は、下部電極１２０と上部電極１２４との間に介在され、下部電極１２０と上部電極１２４との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、下部電極１２０と上部電極１２４との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層１２２は、所定の酸素含有率を有した単一の金属酸化物層にて形成してもよい。
【００５１】
また、抵抗変化層１２２は、組成の異なる複数の金属酸化物層で構成されていてもよい。すなわち、下部電極１２０に接続する第１の抵抗変化層と、上部電極１２４に接続する第２の抵抗変化層の少なくとも２層を積層して構成してもよい。この場合、第１の抵抗変化層は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成される。抵抗変化素子の第２の抵抗変化層中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
【００５２】
第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
【００５３】
また、第１の抵抗変化層となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
【００５４】
例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
【００５５】
「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
【００５６】
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
【００５７】
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
【００５８】
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
【００５９】
抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。抵抗変化層１２２の厚さは、例えば、５〜１００［ｎｍ］とすることができる。
【００６０】
抵抗変化素子は、ＲｅＲＡＭや、ＰＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ＣＢＲＡＭ等の不揮発性記憶素子として実施してもよい。
【００６１】
抵抗変化素子をＲｅＲＡＭの不揮発性記憶素子として実施した場合、積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
【００６２】
つまり、第２の金属酸化物に接続する第２電極に、第１電極を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
【００６３】
逆に、第２の金属酸化物に接続する第２電極に、第１電極を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
【００６４】
抵抗変化素子１１４の側壁（下部電極１２０の側壁と抵抗変化層１２２の側壁と上部電極１２４の側壁）の一部または全部には、サイドウォール（側壁保護層）が形成されていてもよい。サイドウォールは、例えば、シリコン窒化膜、及び炭素を含有するシリコン酸化膜（ＳｉＯＣ）等で構成することができる。サイドウォールの幅（厚み）は、５〜５０［ｎｍ］とすることができる。
【００６５】
第１コンタクトプラグ１２６は、第１主電極１１６の上端面から第２平面１０５まで延び、かつ、第２配線１０６と接続される。図１に示す例では、第１コンタクトプラグ１２６は、第１主電極１１６の上端面から突出部１１５の下面まで延びるように構成されている。すなわち、第１コンタクトプラグ１２６は、突出部１１５の下面において、第２配線１０６と接する。第１コンタクトプラグ１２６は、第１主電極１１６の上端面に形成されたシリサイドと接触していてもよい。第１コンタクトプラグ１２６の直径は、例えば、２０〜１００［ｎｍ」とすることができる。図１に示す例では、第１コンタクトプラグ１２６が第１層間絶縁層１３４を貫通するように形成されている。第１コンタクトプラグ１２６は、第１主電極１１６と第２配線１０６とを接続する。
【００６６】
第２コンタクトプラグ１２８は、第２主電極１１８の上端面から第２平面１０５まで延びる。第２コンタクトプラグ１２８は、第２主電極１１８の上端面に形成されたシリサイドと接触していてもよい。第２コンタクトプラグ１２８の直径は、例えば、２０〜１００［ｎｍ」とすることができる。図１に示す例では、第２コンタクトプラグ１２８が第１層間絶縁層１３４を貫通するように形成されている。
【００６７】
第３コンタクトプラグ１３０は、第２コンタクトプラグ１２８の上端面から延び、下部電極１２０と接続される。第２コンタクトプラグ１２８と第３コンタクトプラグ１３０とにより、第２主電極１１８が下部電極１２０と接続されている。第２コンタクトプラグ１２８の直径は、例えば、２０〜１００［ｎｍ」とすることができる。
【００６８】
図１に示す例では、第３コンタクトプラグ１３０が第２層間絶縁層１３６と第３層間絶縁層１３８とを貫通するように形成されている。第３コンタクトプラグ１３０は、第２コンタクトプラグ１２８の上端面の少なくとも一部を被覆するように形成されてもよい。
【００６９】
第１層間絶縁層１３４の上に第１エッチストッパ膜が形成される場合には、第３コンタクトプラグ１３０は第１エッチストッパ膜を貫通するように形成されてもよい。第２層間絶縁層１３６の上に第２エッチストッパ膜が形成される場合には、第３コンタクトプラグ１３０は第２エッチストッパ膜を貫通するように形成されてもよい。
【００７０】
第１コンタクトプラグ１２６と、第２コンタクトプラグ１２８と、第３コンタクトプラグ１３０とは、層間絶縁層と接触する密着層と、密着層の内側に形成される充填層とで構成されてもよい。密着層は、例えば、チタン（Ｔｉ）及びチタン窒化物（ＴｉＮ）等で構成されうる。充填層は、例えば、タングステン（Ｗ）を主成分とした材料で構成されうる。
【００７１】
図１に示す例では、第１層間絶縁層１３４が、基板１０１の主面とトランジスタ１１２とを覆うように形成されている。第１層間絶縁層１３４は、例えば、厚さ３００〜５００［ｎｍ］のシリコン酸化膜で構成されうる。第１層間絶縁層１３４の上には、第１エッチングストッパ層（図示せず）が、厚さ２０［ｎｍ］の酸化炭化シリコン（ＳｉＣＯ）層として形成されていてもよい。
【００７２】
図１に示す例では、第２層間絶縁層１３６が、第１層間絶縁層１３４の上端面と、第１コンタクトプラグ１２６の上端面と、第２コンタクトプラグ１２８の上端面とを覆うように形成されている。第２層間絶縁層１３６は、例えば、厚さ５０〜３００［ｎｍ］のシリコン酸化膜で構成されうる。第２層間絶縁層１３６の上には、第２エッチングストッパ層（図示せず）が、厚さ２０［ｎｍ］の酸化炭化シリコン（ＳｉＣＯ）層として形成されていてもよい。
【００７３】
図１に示す例では、第３層間絶縁層１３８が、第２層間絶縁層１３６の上端面と、第２配線１０６とを覆うように形成されている。第３層間絶縁層１３８は、例えば、厚さ５０〜１５０［ｎｍ］のシリコン酸化膜で構成されうる。
【００７４】
図１に示す例では、第４層間絶縁層１４０が、第３層間絶縁層１３８の上端面と、抵抗変化素子１１４とを覆うように形成されている。第４層間絶縁層１４０は、例えば、厚さ２００〜５００［ｎｍ］のシリコン酸化膜で構成されうる。
【００７５】
図１に示す例では、基板１０１上に、基板１０１の厚み方向から見てトランジスタ１１２の外側に、素子分離領域１３２（トレンチ分離）が形成されている。素子分離領域１３２は、例えば、基板１０１上に形成された溝内にシリコン酸化膜を埋め込むことで形成されうる。
【００７６】
［メモリセルサイズ］
特許文献１に開示された１Ｔ１Ｒ型の記憶装置では、記憶素子の上部電極に接続されるビット線ＢＬと、記憶素子の下部電極に接続されるソース線ＳＬとが直交する構成となっている。しかしながら、特許文献２に開示されているように、記憶素子の一方の電極に接続されるビット線と、記憶素子の他方の電極に接続されるソース線とが平行に延びる構成の方が、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化である。
【００７７】
そこで、特許文献１に開示された記憶装置において、ビット線とソース線とが平行に延びる構成を採用することを検討した。以下、かかる検討例について説明する。
【００７８】
図７Ａは、検討例にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図７ＣのＡ−Ａ’線断面図である。図７Ｂは、検討例にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図７ＣのＢ−Ｂ’線断面図である。図７Ｃは、検討例にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。
【００７９】
検討例にかかる不揮発性記憶装置４００は、第１実施形態にかかる不揮発性記憶装置１００（図１）において、第３コンタクトプラグ１３０を、接続配線層１４６と第４コンタクトプラグ１４８とに置き換えたものである。
【００８０】
接続配線層１４６は、突出部１１５を含む第２配線１０６と同一マスクを用いて、第２層間絶縁層１３６内に形成される導電体層である。接続配線層１４６の下端面は、第２コンタクトプラグ１２８の上端面と接する。接続配線層１４６は、第２配線１０６と同一の材料で構成されうる。接続配線層１４６は、例えば、一辺が２０〜１２０［ｎｍ］の正方形とすることができる。接続配線層１４６における最小分離幅は２０〜１２０［ｎｍ]である。
【００８１】
接続配線層１４６は、特許文献１に開示された記憶装置における、層間絶縁膜（特許文献１の図７における参照符号は１８）内に形成された第１層配線（特許文献１の図７における参照符号は２５）に対応する。
【００８２】
第４コンタクトプラグ１４８は、接続配線層１４６の上端面から延び、下部電極１２０と接続される。第２コンタクトプラグ１２８と接続配線層１４６と第４コンタクトプラグ１４８とにより、第２主電極１１８が下部電極１２０と接続される。第４コンタクトプラグ１４８の直径は、例えば、２０〜１００［ｎｍ」とすることができる。
【００８３】
第４コンタクトプラグ１４８は、特許文献１に開示された記憶装置における、プラグ（特許文献１の図７における参照符号は４６）に対応する。
【００８４】
以上の点を除き、検討例にかかる不揮発性記憶装置４００の構成は、第１実施形態の不揮発性記憶装置１００の構成と同様とすることができる。よって、図７Ａないし図７Ｃ（以下、「図７」）と図１とで共通する構成要素については同一の名称及び符号を付して、詳細な説明を省略する。
【００８５】
ここで、不揮発性記憶装置４００を動作させるためには、接続配線層１４６と第２配線１０６とを分離して形成する（絶縁する）必要がある。しかしながら、接続配線層１４６と第２配線１０６とは、リソグラフィー法により同一マスクでパターニングされるため、接続配線層１４６と第２配線１０６との分離幅（図７Ｂにおけるｄ２）を、リソグラフィー法で使用する光源の波長で決定される最小幅よりも大きく設定する必要がある。かかる最小幅よりも分離幅を小さくすると、接続配線層１４６と第２配線１０６とが接触し、動作不良が発生する可能性が高まるからである。
【００８６】
例えば、２０１０年度版の国際半導体技術ロードマップ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＩＴＲＳ）による半導体技術動向の予測によれば、２０１０年時点におけるハイパフォーマンスロジックデバイスにおいて、ゲート電極の最小寸法を２７［ｎｍ］とした場合、配線幅、及び分離幅を足した配線ピッチの最小値の予測値は９０［ｎｍ］とされている。よって、基板１０１の厚み方向から見て、第２配線１０６と接続配線層１４６との間の最小分離幅ｄ２は、４５［ｎｍ］となる。このとき、図７ＣのＢ−Ｂ’線方向のメモリセルサイズは、最小配線幅２つ分（第２配線１０６及び接続配線層１４６の最小配線幅）と、最小分離幅（第２配線１０６と接続配線層１４６との間の最小分離幅）１つ分との合計で、１３５［ｎｍ］となる。
【００８７】
これに対し、第１実施形態の構成では、図１Ｂに示すように、第２コンタクトプラグ１２８と第３コンタクトプラグ１３０とが直結されており、両者の間に接続配線層１４６が存在しない。よって、第２配線１０６と、第２コンタクトプラグ１２８及び第３コンタクトプラグ１３０が分離されればよいことになる。第２配線１０６と、第２コンタクトプラグ１２８及び第３コンタクトプラグ１３０は、同一マスクで形成されない。よって、最小分離幅ｄ１は、各々のマスク合わせ（ｍａｓｋ  ａｌｉｇｎｍｅｎｔ）の余裕度と、第２配線１０６の寸法ばらつきと、第２コンタクトプラグ１２８及び第３コンタクトプラグ１３０の寸法ばらつきとを合計した値よりも大きく設定すればよい。
【００８８】
上記ロードマップによれば、ゲート電極の最小寸法２７［ｎｍ］、配線ピッチの最小値９０［ｎｍ］であるハイパフォーマンスロジックデバイスにおいて、コンタクトプラグの最小直径は５１［ｎｍ］、異なるマスク間の合わせずれ（ｏｖｅｒｌａｙ）の最大値は１１［ｎｍ］とされている。異なるマスク間の寸法ばらつきは、配線については最小配線幅４５［ｎｍ］の１０％である４．５［ｎｍ］、コンタクトプラグについては最小直径５１［ｎｍ］の１０％である５．１［ｎｍ］と考えることができる。したがって、第２配線１０６と第２コンタクトプラグ１２８及び第３コンタクトプラグ１３０との最小分離幅ｄ１は、
１１［ｎｍ］（異なるマスク間の合わせずれの最大値）＋２．２５［ｎｍ］（配線幅の寸法ばらつきの半値）＋２．５５［ｎｍ］（コンタクトプラグ直径の寸法ばらつきの半値）＝１５．８［ｎｍ］
となる。また、図１ＣのＢ−Ｂ’線方向のメモリセルサイズは、
４５［ｎｍ］（第２配線１０６の最小配線幅）＋５１［ｎｍ］（コンタクトプラグ１２８及び第３コンタクトプラグ１３０の最小径）＋１５．８［ｎｍ］（第２配線１０６と第２コンタクトプラグ１２８及び第３コンタクトプラグ１３０との最小分離幅）＝１１１．８［ｎｍ］
となる。これらの値は、検討例における第２配線１０６と接続配線層１４６との間の分離幅４５［ｎｍ］及びメモリセルサイズ１３５［ｎｍ］よりも小さい。したがって、図１に示す例では、図１ＣのＢ−Ｂ’線方向にメモリセルサイズを縮小することができる。
【００８９】
［寄生抵抗］
図２は、第１実施形態の実施例と検討例とにかかる不揮発性記憶装置のコンタクト抵抗の平均値及び標準偏差を示す図である。
【００９０】
実施例の不揮発性記憶装置におけるコンタクト抵抗を測定するために、第２主電極１１８と、第２コンタクトプラグ１２８と、第３コンタクトプラグ１３０と、下部電極１２０とからなる組を複数直列に接続したテストパターンを作製した。第２主電極１１８については、奥行２００ｎｍ、幅１００ｎｍ、厚さ１０ｎｍとし、ニッケルとシリコンの化合物で構成した。第２主電極１１８の奥行き方向の両端に、第２コンタクトプラグ１２８と第３コンタクトプラグ１３０とからなる積層体を接続した。第２コンタクトプラグ１２８は、直径４０ｎｍ、長さ１２０ｎｍとし、タングステンと窒化チタンとチタンとの積層膜で構成した。第３コンタクトプラグ１３０は、直径４０ｎｍ、長さ１２０ｎｍとし、タングステンと窒化チタンとチタンとの積層膜で構成した。下部電極１２０は、奥行き２００ｎｍ、幅１００ｎｍ、厚さ５０ｎｍとし、窒化チタンで構成し、奥行き方向の両端のそれぞれには、上記積層体が接続されている。上記積層体を１００個直列に接続したテストパターンを作成し、両端の抵抗を測定し、コンタクト抵抗とした。実施例のサンプル数は４８個である。
【００９１】
検討例の不揮発性記憶装置におけるコンタクト抵抗を測定するために、第２主電極１１８と、第２コンタクトプラグ１２８と、接続配線層１４６と、第４コンタクトプラグ１４８とからなる組を複数直列に接続したテストパターンを作製した。第２主電極１１８については、奥行２００ｎｍ、幅１００ｎｍ、厚さ１０ｎｍとし、ニッケルとシリコンの化合物で構成した。第２主電極１１８の奥行き方向の両端に、第２コンタクトプラグ１２８と接続配線層１４６と第４コンタクトプラグ１４８とからなる積層体を接続した。第２コンタクトプラグ１２８は、直径４０ｎｍ、長さ１２０ｎｍとし、タングステンと窒化チタンとチタンとの積層膜で構成した。第３コンタクトプラグ１３０は、直径４０ｎｍ、長さ１２０ｎｍとし、タングステンと窒化チタンとチタンとの積層膜で構成した。接続配線層１４６は、８０ｎｍ×８０ｎｍの正方形、厚さ１００ｎｍとし、銅、タンタル、及び窒化タンタルとの積層膜で構成した。第４コンタクトプラグ１４８は、直径４０ｎｍ、長さ１２０ｎｍとし、タングステンと窒化チタンとチタンとの積層膜で構成した。下部電極１２０は、奥行き２００ｎｍ、幅１００ｎｍ、厚さ５０ｎｍとし、窒化チタンで構成し、奥行き方向の両端のそれぞれには、上記積層体が接続されている。上記積層体を１００個直列に接続したテストパターンを作成し、両端の抵抗を測定し、コンタクト抵抗とした。実施例のサンプル数は４８個である。
【００９２】
図２に示すとおり、実施例のコンタクト抵抗は、検討例のコンタクト抵抗よりも有意に小さかった。
【００９３】
このように、第１実施形態の構成では、接続配線層１４６が形成されず、第２コンタクトプラグ１２８と第３コンタクトプラグ１３０とが直結されているため、接続配線層１４６と第２コンタクトプラグ１２８及び第３コンタクトプラグ１３０との間の接触抵抗が生じない。したがって、寄生抵抗を低減することもできる。
【００９４】
換言すれば、第１実施形態の構成では、異種金属が接触するコンタクトプラグと接続配線層との接触面での抵抗上昇がなく、コンタクト抵抗を低減できる。したがって、抵抗変化素子１１４の読み出し動作時及び書き込み動作時に抵抗素子に印加される電圧及び電流のばらつきを減少させることが出来、より安定した抵抗変化動作が可能となる。
【００９５】
［製造方法］
図３Ａ〜図３Ｈは、第１実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図である。
【００９６】
図３Ａは、基板上にトランジスタと第１配線とを形成する工程を示す断面図である。
【００９７】
図３Ａに示す工程は、基板上に、第１主電極と第２主電極と制御電極とを備えるトランジスタと、基板の主面と平行な第１平面上に第１方向に延びるように、制御電極と接続され、または制御電極と一体に構成される、第１配線を形成する工程である。
【００９８】
具体的には、例えば、基板１０１上に、素子分離領域１３２と、第１主電極１１６と第２主電極１１８とを形成し、さらにゲート絶縁膜（図示せず）の上に第１配線１０４を形成してトランジスタ１１２を完成させた後、トランジスタ１１２を覆うように、第１層間絶縁層１３４及び第１エッチングストッパ層（図示せず）を形成する。以上については、公知の方法を用いることができるので、詳細な説明を省略する。
【００９９】
図３Ｂは、第１コンタクトプラグと第２コンタクトプラグとを形成する工程を示す断面図である。図３Ｂに示す工程は、図３Ａに示す工程に引き続いて行われる。
【０１００】
図３Ｂに示す工程は、第１主電極の上端面及び第２主電極の上端面から、基板の主面と平行かつ第１平面よりも基板から遠い第２平面まで延びるように、第１コンタクトプラグと第２コンタクトプラグとをそれぞれ形成する工程である。以上については、公知の方法を用いることができるので、詳細な説明を省略する。
【０１０１】
図３Ｃは、第２配線を形成する工程を示す断面図である。図３Ｃに示す工程は、図３Ｂに示す工程に引き続いて行われる。
【０１０２】
図３Ｃに示す工程は、第１コンタクトプラグの上端面に接続され、かつ、第２平面上に第１方向と交差する第２方向に延びるように、第２配線を形成する工程である。
【０１０３】
具体的には、例えば、第１層間絶縁層１３４（第１エッチングストッパ層が形成されている場合には第１エッチングストッパ層）とその上端面に露出する第１コンタクトプラグ１２６及び第２コンタクトプラグ１２８とを覆うように、第２層間絶縁層１３６を形成する。その後、所望のマスクとドライエッチングとを用いて、第２層間絶縁層１３６及び第１エッチングストッパ層に、所望の形状で溝を形成する。その後、全面に、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、密着層となるタンタル窒化物層（厚さ５［ｎｍ］）及びタンタル層（厚さ５［ｎｍ］）を、堆積させる。その後、全面に、電解めっき法により、充填層となる銅（Ｃｕ）を、厚さが３００ｎｍとなるように堆積させる。その後、化学機械研磨（ＣＭＰ）を用いて、第２層間絶縁層１３６の上に堆積された密着層の材料と充填層の材料とを除去し、第２配線１０６とする。第２配線１０６の幅は例えば４５［ｎｍ］とすることができる。第２配線１０６の厚さは例えば８０［ｎｍ］とすることができる。
【０１０４】
図３Ｄは、層間絶縁層を形成する工程を示す断面図である。図３Ｄに示す工程は、図３Ｃに示す工程に引き続いて行われる。
【０１０５】
具体的には、例えば、酸化炭化シリコン(ＳｉＣＯ)からなる第２エッチングストッパ層（図示せず）を厚さが２０［ｎｍ］となるように堆積させ、さらに、酸化シリコンを主成分とする第３層間絶縁層１３８を厚さが５０［ｎｍ］となるように堆積させる。
【０１０６】
図３Ｅは、コンタクトホールを形成する工程を示す断面図である。図３Ｅに示す工程は、図３Ｄに示す工程に引き続いて行われる。
【０１０７】
具体的には、例えば、リソグラフィー法及びドライエッチング法により、第３層間絶縁層１３８と、第２エッチングストッパ層と、第２層間絶縁層１３６と、第１エッチングストッパ層とを貫通し、第２コンタクトプラグ１２８の上端面の少なくとも一部が露出するように、コンタクトホール１２９を形成する。コンタクトホール１２９の直径は、例えば、４０［ｎｍ］とすることができる。
【０１０８】
図３Ｆは、第３コンタクトプラグを形成する工程を示す断面図である。図３Ｆに示す工程は、図３Ｅに示す工程に引き続いて行われる。
【０１０９】
具体的には、例えば、ＡＬＤ法により、コンタクトホール１２９の内部を含む全面に、密着層であるチタン窒化層（ＴｉＮ：厚さ５［ｎｍ］）及びチタン層（Ｔｉ：厚さ５［ｎｍ］）を、堆積させる。その後、同じくＡＬＤ法により、全面に、充填層となるタングステン（Ｗ：厚さ３００［ｎｍ］）を堆積させる。その後、化学機械研磨（ＣＭＰ）を用いて、第３層間絶縁層１３８の上に堆積された密着層の材料と充填層の材料とを除去し、第３コンタクトプラグ１３０を完成させる。
【０１１０】
図３Ｄと図３Ｅと図３Ｆとが、第２コンタクトプラグの上端面に接続され、かつ、第２コンタクトプラグの上端面から延びるように、第３コンタクトプラグを形成する工程である。
【０１１１】
図３Ｇは、抵抗変化素子を形成する工程を示す断面図である。図３Ｇに示す工程は、図３Ｆに示す工程に引き続いて行われる。
【０１１２】
図３Ｇに示す工程は、基板の主面と平行かつ第２平面よりも基板から遠い第３平面上に、下部電極と上部電極と下部電極と上部電極との間に介在する抵抗変化層とを備え、下部電極が第３コンタクトプラグに接続されるように、抵抗変化素子を形成する工程である。
【０１１３】
具体的には、例えば、第３コンタクトプラグ１３０の上端面の少なくとも一部を覆うように、下部電極材料層と、抵抗変化材料層と、上部電極材料層とをこの順に積層させる。
【０１１４】
より具体的には、例えば、スパッタ法により、下部電極材料層として、タンタル窒化物（ＴａＮ）を、厚さが５〜２０［ｎｍ］となるように堆積する。なお、ここでは、タンタル窒化物の堆積方法として、スパッタ法を用いて説明したが、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やＡＬＤ法を用いても良い。
【０１１５】
引き続き、タンタル窒化物層の上に、タンタルをターゲットとして用い、酸素を含む雰囲気中でスパッタリングする反応性スパッタ法により、抵抗変化材料層として、タンタル酸化物を、厚さが１０〜５０［ｎｍ］となるように形成する。
【０１１６】
引き続き、タンタル酸化物層の上に、スパッタ法により、上部電極材料層として、イリジウム（Ｉｒ）を、厚さが１０〜６０［ｎｍ］となるように形成する。
【０１１７】
引き続き、所望のマスクとドライエッチングとを用いて、下部電極材料層と、抵抗変化材料層と、上部電極材料層とをエッチングする。これにより、抵抗変化素子１１４を完成させる。
【０１１８】
その後、シリコン窒化膜を、ＡＬＤ法により、厚さが５〜２０［ｎｍ］となるように堆積させた後、ドライエッチング法で異方性エッチングを行うことで、幅５〜１５［ｎｍ］のサイドウォールが形成されてもよい。
【０１１９】
図３Ｈは、第３配線を形成する工程を示す断面図である。図３Ｈに示す工程は、図３Ｇに示す工程に引き続いて行われる。
【０１２０】
図３Ｈは、上部電極に接続されるように、かつ、基板の主面と平行かつ第３平面よりも基板から遠い第４平面上に第２方向に延びる第３配線を形成する工程である。
【０１２１】
具体的には、例えば、酸化シリコンを主成分とする第４層間絶縁層１４０を、厚さが５００［ｎｍ］となるように堆積した後、ＣＭＰ法で平坦化する。
【０１２２】
引き続き、第４層間絶縁層１４０の上に、所望のマスクとドライエッチングとを用いて、抵抗変化素子１１４の上部電極１２４の少なくとも一部が露出するように、所望の形状で溝を形成する。その後、全面に、ＡＬＤ法により、密着層となるタンタル窒化物層（厚さ５［ｎｍ］）及びタンタル層（厚さ５［ｎｍ］）を、堆積させる。その後、全面に、電解めっき法により、充填層となる銅（Ｃｕ）を、厚さが３００ｎｍとなるように堆積させる。その後、化学機械研磨（ＣＭＰ）を用いて、第４層間絶縁層１４０の上に堆積された密着層の材料と充填層の材料とを除去し、第３配線１０８とする。第３配線１０８の幅は例えば４５［ｎｍ］とすることができる。第３配線１０８の厚さは例えば８０［ｎｍ］とすることができる。
【０１２３】
上記では、不揮発性記憶装置の製造方法として、それぞれの層を積層させたあとでパターニングすることで抵抗変化素子を形成する場合について説明したが、これに限るものではない。本発明に係る抵抗変化素子は、例えば、層間絶縁層に形成されたスルーホールの内部に各層が順次に形成されてもよい。また、複数の層の一部がスルーホールの外部に形成され、他の一部がスルーホールの内部に形成されてもよい。
【０１２４】
［変形例］
第１実施形態の変形例にかかる不揮発性記憶装置は、基板と、基板の主面と平行な第１平面上に第１方向に延びる複数の第１配線と、基板の主面と平行かつ第１平面よりも基板から遠い第２平面上に第１方向と交差する第２方向に延びる複数の第２配線と、基板の主面と平行かつ第２平面よりも基板から遠い第４平面上に第２方向に延びる複数の第３配線と、第１配線と第３配線との立体交差点１つに対応して最大１つ設けられた複数のメモリセルとを備え、メモリセルのそれぞれは、１個のトランジスタと１個の抵抗変化素子とを備え、トランジスタは、基板上に形成され、第１主電極と第２主電極と制御電極とを備え、制御電極は、第１配線と接続され、または第１配線と一体に構成され、抵抗変化素子は、基板の主面と平行かつ第２平面よりも基板から遠くかつ第４平面よりも基板から近い第３平面上に配置され、下部電極と上部電極と下部電極と上部電極との間に介在する抵抗変化層とを備え、上部電極は第３配線と接続され、さらに、第１主電極の上端面から第２平面まで延び、かつ、第２配線と接続される第１コンタクトプラグと、第２主電極の上端面から第２平面まで延びる第２コンタクトプラグと、第２コンタクトプラグの上端面から延び、下部電極と接続される第３コンタクトプラグと、を備え、第２コンタクトプラグと第３コンタクトプラグとにより、第２主電極が下部電極と接続され、一つの第１配線に対応して複数のメモリセルが設けられ、一つの第２配線に対応して複数のメモリセルが設けられ、一つの第３配線に対応して複数のメモリセルが設けられている。
【０１２５】
第２方向において隣接する２つのトランジスタについて、第１主電極が共通化されていてもよい。
【０１２６】
基板の厚み方向から見て、第２配線と第３配線とが交互に並ぶように形成されると共に、第１配線に沿って、第１配線と第３配線との交差点について、１つおきに（２つの交差点につき１つの）制御電極が設けられていてもよい。
【０１２７】
図４Ａは、第１実施形態の変形例にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図４ＢのＡ−Ａ’線断面図である。図４Ｂは、第１実施形態の変形例にかかる不揮発性記憶装置の概略構成の一例を示す平面図である。図４Ｂにおいて点線で囲った領域が、不揮発性記憶装置のメモリセル１単位に対応している。以下、図４Ａ及び図４Ｂ（以下、「図４」）を参照しつつ、第１実施形態の変形例にかかる不揮発性記憶装置２００について説明する。
【０１２８】
図４に示す例では、第２配線１０６及び第３配線１０８の延びる方向（第２方向）において、隣接する２つのトランジスタ及び隣接する２つのメモリセル１１０について、第２主電極１１８と第２コンタクトプラグ１２８と第３コンタクトプラグ１３０と抵抗変化素子１１４とは独立している一方、第１主電極１１６と第１コンタクトプラグ１２６と突出部１１５とは共通化されている。第１主電極１１６が共通化された２つのトランジスタが形成される領域が、活性領域１４２となる。隣接する活性領域１４２同士の間には、素子分離領域１３２が形成されている。また、基板１０１の厚み方向から見て、第２配線１０６と第３配線１０８とが交互に並ぶように形成されると共に、第１配線１０４に沿って、第１配線１０４と第３配線１０８との交差点について、１つおきに（２つの交差点につき１つの）制御電極が設けられている。
【０１２９】
第１配線１０４は、複数のメモリセル１１０の制御電極に接続される、または複数のメモリセル１１０の制御電極と一体に構成されるように形成される。
【０１３０】
第２配線１０６は、複数のメモリセル１１０の第１コンタクトプラグ１２６に接続されるように形成される。１本の第２配線１０６には、基板１０１の厚み方向から見て、４本の第１配線１０４につき２個のメモリセル１１０（第１主電極１１６と第１コンタクトプラグ１２６と突出部１１５とが共通化された１対のメモリセル）に含まれる２個の第１コンタクトプラグ１２６が接続される。
【０１３１】
第３配線１０８は、複数のメモリセル１１０の上部電極１２４に接続されるように形成される。１本の第３配線１０８には、基板１０１の厚み方向から見て、４本の第１配線１０４につき２個のメモリセル１１０（第１主電極１１６と第１コンタクトプラグ１２６と突出部１１５とが共通化された１対のメモリセル）に含まれる２個の上部電極１２４が接続される。
【０１３２】
以上の点を除き、変形例にかかる不揮発性記憶装置２００の構成は、第１実施形態の不揮発性記憶装置１００の構成と同様とすることができる。よって、図４）と図１とで共通する構成要素については同一の名称及び符号を付して、詳細な説明を省略する。
【０１３３】
本変形例の構成では、第２方向におけるメモリセルサイズを縮小することができ、また、素子分離層１３２を大きくすることができる。
【０１３４】
本変形例においても、第１実施形態と同様の変形が可能である。
【０１３５】
（第２実施形態）
第２実施形態の不揮発性記憶装置は、第１実施形態及び変形例のいずれかにかかる不揮発性記憶装置において、第３コンタクトプラグの側面に形成された絶縁層をさらに備える。
【０１３６】
第２実施形態の不揮発性記憶装置の製造方法は、第１実施形態及び変形例のいずれかにかかる不揮発性記憶装置の製造方法において、さらに、第３コンタクトプラグの側面に配置される絶縁層を形成する工程を有する。
【０１３７】
かかる構成では、不揮発性記憶装置において、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさをさらに効果的に縮小することができる。
【０１３８】
［装置構成］
図５Ａは、第２実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１Ａに対応する図である。図５Ｂは、第２実施形態にかかる不揮発性記憶装置の概略構成の一例を示す断面図であって、図１Ｂに対応する図である。以下、図５Ａ及び図５Ｂ（以下、「図５」）を参照しつつ、第２実施形態の不揮発性記憶装置３００について説明する。なお、不揮発性記憶装置３００の平面図は、第３コンタクトプラグ１３０を第３コンタクトプラグ１４４及び側壁絶縁層１３１で置き換える他、図１Ｃと同様とすることができるので、省略する。
【０１３９】
第２実施形態の不揮発性記憶装置３００は、第１実施形態にかかる不揮発性記憶装置１００（図１）において、第３コンタクトプラグ１３０を、第３コンタクトプラグ１４４及び第３コンタクトプラグ１４４の側面に形成された側壁絶縁層１３１（コンタクト側壁保護層）で置き換えたものである。
【０１４０】
側壁絶縁層１３１は、絶縁材料からなり、コンタクトホールの内壁（側壁）に形成される。側壁絶縁層１３１の内側に、第３コンタクトプラグ１４４が形成される。コンタクトホールの底面では、第２コンタクトプラグ１２８と第３コンタクトプラグ１４４とが接している。
【０１４１】
側壁絶縁層１３１は、シリコン酸化物、シリコン窒化物、及び酸化炭化シリコン等を用いて構成することができる。側壁絶縁層１３１の厚さは、５［ｎｍ］程度とすることができる。
【０１４２】
第３コンタクトプラグ１４４は、第１実施形態の第３コンタクトプラグ１３０と同様の材料で構成することができる。第３コンタクトプラグ１４４の直径は、例えば、３０［ｎｍ］程度とすることができる。
【０１４３】
第２実施形態では、側壁絶縁層１３１が形成されることにより、マスク合わせ工程の合わせずれが大きくなった場合でも、第２配線１０６と第３コンタクトプラグ１４４との接触がより発生しにくくなる。よって、側壁絶縁層１３１が設けられない場合に比較して、最小分離幅ｄ３（側壁絶縁層１３１及び第３コンタクトプラグ１４４が形成されるコンタクトホール１２９と、第２配線１０６と、の間の最小分離幅）をさらに小さくでき、メモリセルの大きさをさらに効果的に縮小することができる。
【０１４４】
以上の点を除き、第２実施形態にかかる不揮発性記憶装置３００の構成は、第１実施形態の不揮発性記憶装置１００の構成と同様とすることができる。よって、図５と図１とで共通する構成要素については同一の名称及び符号を付して、詳細な説明を省略する。
【０１４５】
［製造方法］
図６Ａ〜図６Ｆは、第２実施形態にかかる不揮発性記憶装置の製造方法の一例を示す工程断面図である。
【０１４６】
図６Ａは、基板上にトランジスタと第１配線と第１コンタクトプラグと第２コンタクトプラグと第２配線と層間絶縁層とコンタクトホールとを形成する工程を示す断面図である。図６Ａに示す工程は、図３Ａ〜図３Ｅに示す工程と同様とすることができるので、詳細な説明を省略する。
【０１４７】
図６Ｂは、絶縁材料層を形成する工程を示す断面図である。図６Ｂに示す工程は、図６Ａに示す工程に引き続いて行われる。
【０１４８】
具体的には、例えば、側壁絶縁層１３１となる絶縁材料層１３１’を、ＡＬＤ法により、厚さが６［ｎｍ］となるように堆積させる。絶縁材料層１３１’は、例えば、シリコン窒化物、シリコン酸化物、及び酸化炭化シリコンのいずれかで形成することができる。
【０１４９】
図６Ｃは、側壁絶縁層を形成する工程を示す断面図である。図６Ｃに示す工程は、図６Ｂに示す工程に引き続いて行われる。
【０１５０】
具体的には、例えば、ドライエッチング法を用いて、コンタクトホール１２９の側壁の一部に側壁絶縁層１３１を残し、第２コンタクトプラグ１２８を被覆している領域、及び第３層間絶縁層１３８の上にある絶縁材料層１３１’を除去し、側壁絶縁層１３１を完成させる。側壁絶縁層１３１の厚さは、例えば、５［ｎｍ］とすることができる。
【０１５１】
図６Ｂと図６Ｃとが、第３コンタクトプラグの側面に配置される側壁絶縁層を形成する工程である。
【０１５２】
図６Ｄは、第３コンタクトプラグを形成する工程を示す断面図である。図６Ｄに示す工程は、図６Ｃに示す工程に引き続いて行われる。
【０１５３】
具体的には、例えば、ＡＬＤ法により、側壁絶縁層１３１が形成されたコンタクトホール１２９の内部を含む全面に、密着層であるチタン窒化層（ＴｉＮ：厚さ５［ｎｍ］）及びチタン層（Ｔｉ：厚さ５［ｎｍ］）を、堆積させる。その後、同じくＡＬＤ法により、全面に、充填層となるタングステン（Ｗ：厚さ３００［ｎｍ］）を堆積させる。その後、化学機械研磨（ＣＭＰ）を用いて、第３層間絶縁層１３８の上に堆積された密着層の材料と充填層の材料とを除去し、第３コンタクトプラグ１４４を完成させる。
【０１５４】
図６Ｅは、抵抗変化素子を形成する工程を示す断面図である。図６Ｅに示す工程は、図６Ｄに示す工程に引き続いて行われる。図６Ｅに示す工程は、図３Ｇに示す工程と同様とすることができるので、詳細な説明を省略する。
【０１５５】
図６Ｆは、第３配線を形成する工程を示す断面図である。図６Ｆに示す工程は、図６Ｅに示す工程に引き続いて行われる。図６Ｆに示す工程は、図３Ｈに示す工程と同様とすることができるので、詳細な説明を省略する。
【０１５６】
第２実施形態においても、第１実施形態と同様の変形が可能である。
【０１５７】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１５８】
本発明の一態様は、ビット線ＢＬとソース線ＳＬを平行に配置することで、選択された記憶素子への書き込み時の消費電力を低減し、動作を高速化しながら、メモリセルの大きさを縮小することができる不揮発性記憶装置として有用である。
【符号の説明】
【０１５９】
１００  不揮発性記憶装置
１０１  基板
１０２  基板の主面
１０３  第１平面
１０４  第１配線（制御電極）
１０５  第２平面
１０６  第２配線
１０７  第４平面
１０８  第３配線
１１０  メモリセル
１１２  トランジスタ
１１３  第３平面
１１４  抵抗変化素子
１１５  突出部
１１６  第１主電極
１１８  第２主電極
１２０  下部電極
１２２  抵抗変化層
１２４  上部電極
１２６  第１コンタクトプラグ
１２８  第２コンタクトプラグ
１２９  コンタクトホール
１３０  第３コンタクトプラグ
１３１  側壁絶縁層
１３１’  絶縁材料層
１３２  素子分離領域
１３４  第１層間絶縁層
１３６  第２層間絶縁層
１３８  第３層間絶縁層
１４０  第４層間絶縁層
１４２  活性領域
１４４  第３コンタクトプラグ
１４６  接続配線層
１４８  第４コンタクトプラグ
２００  不揮発性記憶装置
３００  不揮発性記憶装置
４００  不揮発性記憶装置
【図１Ａ】
2014082279.tif 000003
【図１Ｂ】
2014082279.tif 000004
【図１Ｃ】
2014082279.tif 000005
【図３Ａ】
2014082279.tif 000006
【図３Ｂ】
2014082279.tif 000007
【図３Ｃ】
2014082279.tif 000008
【図３Ｄ】
2014082279.tif 000009
【図３Ｅ】
2014082279.tif 000010
【図３Ｆ】
2014082279.tif 000011
【図３Ｇ】
2014082279.tif 000012
【図３Ｈ】
2014082279.tif 000013
【図４Ａ】
2014082279.tif 000014
【図４Ｂ】
2014082279.tif 000015
【図５Ａ】
2014082279.tif 000016
【図５Ｂ】
2014082279.tif 000017
【図６Ａ】
2014082279.tif 000018
【図６Ｂ】
2014082279.tif 000019
【図６Ｃ】
2014082279.tif 000020
【図６Ｄ】
2014082279.tif 000021
【図６Ｅ】
2014082279.tif 000022
【図６Ｆ】
2014082279.tif 000023
【図７Ａ】
2014082279.tif 000024
【図７Ｂ】
2014082279.tif 000025
【図７Ｃ】
2014082279.tif 000026
【図２】
2014082279.tif 000027