(57)【要約】【課題】低抵抗ＳｉＣ基板を用いた半導体装置の製造方法を提供する。【解決手段】第1の不純物濃度を有する炭化珪素基板（１）に、成膜温度１５５０〜１６００℃のエピタキシャル成長で第２の不純物濃度を有する第１の炭化珪素層（５）を形成し、第１の炭化珪素層の上に、第２の不純物濃度＞第１の不純物濃度＞第３の不純物濃度の関係を有するように、第３の不純物濃度を有する第１導電型の第２の炭化珪素層（６）を形成し、第２の炭化珪素層の上面に半導体素子を形成し、半導体素子を形成後、炭化珪素基板の裏面を削除して、第１の炭化珪素層（５）を露出させ、露出させた第１の炭化珪素層に電極を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第1の不純物濃度を有する炭化珪素基板に、成膜温度１５５０〜１６００℃のエピタキシャル成長で第２の不純物濃度を有する第１の炭化珪素層を形成する工程と、
前記第１の炭化珪素層の上に、前記第２の不純物濃度＞前記第１の不純物濃度＞第３の不純物濃度の関係を有するように、前記第３の不純物濃度を有する第１導電型の第２の炭化珪素層を形成する工程と、
前記第２の炭化珪素層の上面に半導体素子を形成する工程と、
前記半導体素子を形成後、前記炭化珪素基板の裏面を削除して、前記第１の炭化珪素層を露出させる工程と、
前記露出させた前記第１の炭化珪素層に電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
第1の不純物濃度を有する炭化珪素基板に、基板温度４００℃以上のイオン注入で第２の不純物濃度を有する第１の炭化珪素層を形成する工程と、
前記第１の炭化珪素層の上に、前記第２の不純物濃度＞前記第１の不純物濃度＞第３の不純物濃度の関係を有するように、前記第３の不純物濃度を有する第１導電型の第２の炭化珪素層を形成する工程と、
前記第２の炭化珪素層の上面に半導体素子を形成する工程と、
前記半導体素子を形成後、前記炭化珪素基板の裏面を削除して、前記第１の炭化珪素層を露出させる工程と、
前記露出させた前記第１の炭化珪素層に電極を形成する工程と、
と具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の炭化珪素層を、厚さが２μｍ以上５０μｍ以下で形成することを特徴とする請求項１あるいは２に記載の半導体装置の製造方法。
【請求項４】
前記第２の不純物濃度は、１×１０20〜１×１０22／ｃｍ3 であることを特徴とする請求項１あるいは２に記載の半導体装置の製造方法。
【請求項５】
前記第１の炭化珪素層を露出させるための削除は、研磨にて行うことを特徴とする請求項１あるいは２に記載の半導体装置の製造方法。
【請求項６】
前記第１の炭化珪素層を露出させるための研磨を行った後、反応性ドライエッチングを行ってダメージ層を除去することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の炭化珪素層を露出させるための削除は、反応性ドライエッチングにて行うことを特徴とする請求項１あるいは２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）基板及びこれを用いた縦型半導体装置の製造方法に関わり、特に順方向抵抗の低減技術に関わる。
【背景技術】
【０００２】
半導体デバイスにおいて、素子内の電流経路が、素子の第１の主面から第２の主面に向かって流れる縦型の半導体装置が知られている。この種の半導体装置の性能は、主として基板表面に形成されたエピタキシャル層に形成された素子構造により決定され、基板は上記エピタキシャル層を保持し、強度を保つ役割を担っている。
【０００３】
例えば、従来のショットキーバリア型炭化珪素（ＳｉＣ）ダイオードでは、ｎ型ＳｉＣ基板と、この表面に形成されたＳｉＣホモエピタキシャル成長膜、更にその上に形成されたショットキーバリア型アノード電極、ｎ型ＳｉＣ基板1の裏面に形成されたカソード電極から構成される。
【０００４】
縦型半導体デバイスの場合、ドリフト層の抵抗はアノード・カソード間のＩ−Ｖ特性により決まるため、その抵抗成分は（表面コンタクト抵抗ａ）＋（ドリフト層抵抗ｂ）＋（基板抵抗ｃ）＋（裏面コンタクト抵抗ｄ）により決まる。つまりデバイスの耐圧はドリフト層抵抗ｂだけで保持されるが、順方向抵抗は（表面コンタクト抵抗ａ）＋（基板抵抗ｃ）＋（裏面コンタクト抵抗ｄ）の分がドリフト層抵抗ｂに上乗せされる。そのため特に裏面に形成される（基板抵抗ｃ）＋（裏面コンタクト抵抗ｄ）の低減が必要とされる。
【０００５】
その方法として基板薄膜化、あるいは、コンタクト抵抗低減のため基板裏面不純物の高濃度化が試みられている。ところが、前者の薄膜化には加工後の半導体プロセス中に薄い基板が割れるという危惧があることから、上部構造形成後に薄膜化を行なう必要がある。後者の高濃度化は、通常イオン注入された不純物を活性化するために１５００℃以上のアニールが必要である。このため、電極材料および融点が１５００℃以下の材料を使用する工程は、上記アニール後に行う必要があり、基板を薄膜化しかつ高濃度化することはできなかった。従ってどちらかの効果を優先し、他方のアプローチを併せて考慮することは特になされていなかった。
【０００６】
一方で、コンタクト抵抗を下げるために裏面に高濃度層を形成した基板を使用し、その高濃度層上に電極材料を形成するという提案もなされている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−８６８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら上記特許文献１の技術においても、基板そのものが持つ抵抗を省くことができない。市販のＳｉＣウエハは厚さ４００μｍ程度、抵抗率が０．０２０Ωｃｍ程度であることから、基板だけで０．８ｍΩｃｍ2の抵抗を有することになる。１２００ＶクラスのＳｉＣダイオードの順方向は数ｍΩｃｍ2であることから、基板抵抗を省くことができればその効果は大きい。また、コンタクト抵抗も、通常基板の高濃度化をしない場合、０．１ｍΩｃｍ2であり、ばらつきもあることから、コンタクト抵抗の低減も必須である。
【０００９】
本発明はこのような問題に鑑みて成されたものであり、低抵抗の薄型ＳｉＣ半導体基板、及びこれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置の製造方法の第１は、第1の不純物濃度を有する炭化珪素基板に、成膜温度１５５０〜１６００℃のエピタキシャル成長で第２の不純物濃度を有する第１の炭化珪素層を形成する工程と、前記第１の炭化珪素層の上に、前記第２の不純物濃度＞前記第１の不純物濃度＞第３の不純物濃度の関係を有するように、前記第３の不純物濃度を有する第１導電型の第２の炭化珪素層を形成する工程と、前記第２の炭化珪素層の上面に半導体素子を形成する工程と、前記半導体素子を形成後、前記炭化珪素基板の裏面を削除して、前記第１の炭化珪素層を露出させる工程と、前記露出させた前記第１の炭化珪素層に電極を形成する工程とと具備することを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法の第２は、第1の不純物濃度を有する炭化珪素基板に、基板温度４００℃以上のイオン注入で第２の不純物濃度を有する第１の炭化珪素層を形成する工程と、前記第１の炭化珪素層の上に、前記第２の不純物濃度＞前記第１の不純物濃度＞第３の不純物濃度の関係を有するように、前記第３の不純物濃度を有する第１導電型の第２の炭化珪素層を形成する工程と、前記第２の炭化珪素層の上面に半導体素子を形成する工程と、前記半導体素子を形成後、前記炭化珪素基板の裏面を削除して、前記第１の炭化珪素層を露出させる工程と、前記露出させた前記第１の炭化珪素層に電極を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、低抵抗な薄型炭化珪素（ＳｉＣ）半導体基板、及びこれを用いた半導体装置を提供することが可能になる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態の半導体基板とその上部に形成される半導体素子を示す断面と半導体基板の濃度プロファイルを示す模式図。
【図２】第１の実施形態に係る半導体装置（ショットキーバリアダイオード）の断面図。
【図３】第１の実施形態の半導体装置の製造工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】第２の実施形態に係る半導体装置（ｐｎダイオード）の断面図。
【図１０】第２の実施形態に係る半導体基板の層構成と濃度プロファイルを示す模式図。
【図１１】第３の実施形態に係る半導体装置（縦型ＭＯＳＦＥＴ）の断面図。
【図１２】縦型ＭＯＳＦＥＴの寄生抵抗を説明する為の模式図。
【図１３】第４５実施形態に係る半導体装置（縦型ＩＧＢＴ）の断面図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面を参照しつつ説明する。尚、本発明は以下に説明する実施形態に限定されるものではなく、種々工夫して適用されるものである。また、以下の実施形態においては第1導電型をｎ型、第２導電型をｐ型として説明する。
【００１５】
（第1の実施の形態）
図１及び図２は本発明の第１の実施形態に係る半導体装置（ショットキーバリア型ダイオード）の断面図であり、図１はＳｉＣ半導体基板上に半導体素子が形成された最終形態直前の状態、図２が半導体装置の最終形態を示す。図１の左端に添付されたグラフは、半導体基板（ＳｉＣ基板及びＳｉＣ半導体層）の不純物濃度分布を示している。図中１はｎ+ 型ＳｉＣバルク基板、２はｎ-型ＳｉＣエピタキシャル成長層、３はアノード電極、４はカソード電極、５はｎ+型ＳｉＣバルク基板の主面近傍に形成されたｎ++型ＳｉＣ超高濃度層、６はｎ++型ＳｉＣ超高濃度層５とｎ-型ＳｉＣエピタキシャル成長層２の間に形成されたｎ型ＳｉＣバッファ層である。
【００１６】
図１の左端に示したように、夫々の半導体層の濃度の関係は、高い順にｎ++型超高濃度層５、ｎ+型バルク基板1、ｎ型バッファ層6、ｎ-型エピタキシャル層２となっている。また上記ｎ-型エピタキシャル成長層２内の上部に選択的に終端構造７０が形成されており、上記ｎ-型エピタキシャル成長層２上に、終端構造７０の内側端部と接するように選択的にアノード電極３が形成されている。
【００１７】
次に、図２に示すように、図１の状態に上部保護テープ（不図示）を被覆した状態にてｎ+型ＳｉＣバルク基板１の裏面を研削する。このとき、半導体装置上部構造において特性劣化を起こさせないようにすることが肝要である。また、研削終了点がｎ++型超高濃度層５内になるようにする。ついで、このように研削した面に、カソード電極としてのオーミック電極４が形成される。最後に上部保護テープを取った状態（図２）が、第１の実施形態の最終形態である。
【００１８】
次に、上記の半導体装置の動作について考えてみる。上記実施形態において、カソード電極４に対してアノード電極３が正方向になるよう電圧を印加した場合を例にとる。その際アノード電極３からカソード電極４に向かって順方向電流が流れるが、半導体基板の厚みが薄いが故に基板間の電流経路が短くて済み、順方向の抵抗を小さくすることができる。順方向Ｉ−Ｖ特性における、ある電流密度値（例えば１００Ａ／ｃｍ2、５００Ａ／ｃｍ2など）で定義されるオン電圧も小さくすることができる。このため、この構造は特にスイッチング機能を有するシステムに応用する場合には非常に有効である。
【００１９】
また、カソード電極４に対してアノード電極３が負の方向になるよう電圧を印加した場合、耐圧を保持するのはバルク基板１ではなく、ドリフト層つまり前記エピタキシャル成長層２であるためバルク基板１の薄膜化による耐圧の劣化はない。
【００２０】
次に、本実施形態の半導体装置の製造方法について説明する。まず、昇華法を初めとするＳｉＣバルク基板作製法によりＳｉＣインゴットを作製し、その後機械研磨および化学的機械研磨（ＣＭＰ）にてＳｉＣバルク基板を作製する。ＳｉＣバルク基板内のドーピング濃度は約１×１０18〜１×１０19／ｃｍ3であり、ここでは８×１０18／ｃｍ3とする。原理的にはこれより多くの不純物を混入することも可能であるが、積層欠陥などの結晶欠陥ができやすく結晶の品質が落ちるためデバイス向けではない。
【００２１】
その後、図１に示すように、エピタキシャル成長装置にて、シラン、プロパン、水素を原料として反応管に供給し、ＳｉＣバルク基板１上にＳｉＣ超高濃度層５を成膜する。この際、通常であればＮを不純物材料として１×１０14〜１×１０17／ｃｍ3程度の濃度になるよう供給するが、本発明では低抵抗化を狙いＳｉＣバルク基板１よりも多い量のＮが含有されるようにＮ2を供給し、例えばＳｉＣ超高濃度層５の不純物濃度が１×１０20〜１×１０22／ｃｍ3になるようにする。本実施形態では１×１０21／ｃｍ3とする。成膜温度は１５５０〜１６００℃程度とし、１時間程度成長させることにより数μｍの超高濃度膜５を形成する。
【００２２】
超高濃度層５の厚みの上限に関しては特に制限はなく、同じ原料供給量、圧力、温度にて成長時間を増やせばよい。この超高濃度層５が厚ければ、後の研削工程にて研削終了点の裕度が高くなるため好ましい。一方、低抵抗基板を作製するためには超高濃度層５の膜厚もできるだけ薄くする必要があるため、研削後で２μｍ以上５０μｍ以下が望ましいと考えられる。
【００２３】
このようにして、ＳｉＣバルク基板１の主面側に、縦型デバイス順方向低抵抗化を図る目的の超高濃度層５を有する第１段階の半導体基板が完成する。
【００２４】
続いて同じ炉内にて、後に形成される低濃度層であるＳｉＣエピタキシャル層２との格子整合性を保つために、上記超高濃度層膜５にＳｉＣバッファ層６を形成する。バッファ層６の不純物濃度は、デバイスの要求により決まるエピタキシャル層２の不純物濃度と超高濃度層膜５の不純物濃度との中間の８×１０17〜２×１０18／ｃｍ3程度とし、厚みは０．３〜１μｍとする。ここでは不純物濃度１×１０18／ｃｍ3、厚みは０．５μｍとする。
【００２５】
エピタキシャル成長技術では、Ｎ2ガスの供給量を変えるだけで、結晶品質を下げることなく不純物濃度を急峻に変化させることができるが、徐々にＮ2ガス供給量を下げることで、バッファ層内の不純物濃度に傾斜をつけて、基板１側を高い不純物濃度に、エピタキシャル層２側を低い不純物濃度にしてもよい。
【００２６】
続いて、バッファ層６の上にドリフト層となるエピタキシャル層２を形成する。ドリフト層２の不純物濃度と厚みはデバイスの設計より決まるが、６００Ｖ系および１２００Ｖ系のショットキーバリアダイオードの場合、ドリフト層２の濃度は約１×１０15〜２×１０16／ｃｍ3程度であり、ドリフト層の厚さは４〜１０μｍ程度であるが、ここでは不純物濃度８×１０15／ｃｍ3、ドリフト層２の厚さ８μｍとする。バッファ層６は、その後成長させるドリフト層２に結晶的に問題がない場合は省いてもよい。
【００２７】
以上により、ＳｉＣバルク基板１の主面側に、縦型デバイス順方向低抵抗化を図る目的の超高濃度層５と、ＳｉＣエピタキシャル層２を有する第２段階の半導体基板が完成する。
【００２８】
続いて、この第２段階の半導体基板を使用して低抵抗半導体装置を作製する方法について説明する。図４に示すように、上記超高濃度層５を有する半導体基板のｎ-型エピタキシャル層２の表面にｐ-型不純物濃度からなるリサーフ領域７を形成する。後に形成されるショットキー電極コンタクトホール端にp+型不純物濃度からなるエッジターミネーション層８を形成してもよい。
【００２９】
またｎ-型エピタキシャル層２の表面には、p-型リサーフ領域７を囲むようにp-型ガードリング９が形成されており、耐圧構造として機能する。この場合、ガードリング９は複数層ある方が効果を高くすることができる。
【００３０】
リサーフ領域７とガードリング９は同程度の不純物濃度で、その濃度は例えば１×１０17〜１×１０18／ｃｍ3である。また素子終端部には半導体の電位を固定するｎ+型チャネルストッパ１０を配しており、この濃度は例えば１×１０19〜２×１０20／ｃｍ3であり、ここでは５×１０19／ｃｍ3とする。
【００３１】
続いて、図５に示すように、ｎ-型エピタキシャル層２の全面に絶縁膜１２を形成し、端部がリサーフ領域７の上になるように、第１の電極用のコンタクトホールを形成する。絶縁膜１２の材料としては、ＳｉＯ2あるいはＳｉＮが使用されることが多いが、ここではＳｉＯ2とする。
【００３２】
次いで、上記のコンタクトホールに開口されたｎ-型エピタキシャル層２の表面と接するように、第１の電極（アノード電極）３が設けられる。アノード電極の電極材料には、ｎ型ＳｉＣとショットキー接合する材料、例えばＴｉ、Ｎｉ、Ａｕ、Ｍｏ等が使用される。本実施形態では、Ｔｉを例に取る。
【００３３】
第1の電極上には、これと電気的に接続されたメタルフィールドプレート１１を形成する。メタルフィールドプレート１１は絶縁膜１２の上にも延在し、絶縁膜１２を介してエピタキシャル層２と対峙する。メタルフィールドプレートの材料としては、最表面はワイヤボンディングしやすいような材料で、例えばＡｌやＡｕなどがあり、ここではＡｌを例に取る。
【００３４】
またショットキー電極３とエピタキシャル層２の界面の密着度があまり良くない場合には、密着度をあげるような材料をショットキー電極３とメタルフィールドプレート１１の中間層としてはさむと良い。フィールドプレート端は逆方向電界がかかった際に電界が集中しやすいので、フィールドプレート端下にはｐ-型リサーフ領域７及びp-型ガードリング９よりなる終端構造７０が配置されるとより高耐圧に適す。
【００３５】
その後、図６に示すように、表面をテープ材１３などで保護し、ＳｉＣバルク基板１の裏面の研削を行う。通常バルク基板１は数１００μｍ程度の厚みがあるので、１００μｍ厚までは機械研磨で行うと効率がよい。ただし、研磨速度を速めることに注力し、素子表面にダメージを与えないように注意が必要である。その後、研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて、最終的に数μｍまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるＣ−Ｖ測定などにより、超高濃度層５が表面に出ていることを確認する。
【００３６】
その後簡単な洗浄を行った後、図７に示すように、上記基板保持テープ１３が付いている状態で、裏面超高濃度層５上に室温コンタクトでカソード電極４を形成する。ｎ型ＳｉＣのＣ面には、Ｔｉを室温でコンタクトできるので、室温でも十分にカソード電極４を形成できる。カソード電極のコンタクト抵抗を更に下げるためには、Ｔｉ／Ｎｉ／Ａｕの積層構造（不図示）にてオーミック電極を形成するとよい。
【００３７】
その後、図８に示すように、出来上がった素子をＤＢＣ（direct bonded copper）基板等の低抵抗基板１４に貼り付けを行い、薄いＳｉＣ半導体層からなる半導体装置の機械的強度を補強する。その後、上部テープ材１３を剥離して上部に耐圧構造としてのパッシベーション材（不図示）を形成することにより、第１の実施形態に係る半導体装置が完成する。
【００３８】
なお、第１の実施形態では、半導体基板はｎ+型高不純物濃度基板としているが、半導体基板の導電型、濃度はこれに限るものではなく、ｐ型、絶縁型であっても全く問題ない。半導体装置が完成した後には、半導体基板は研磨されて、超高濃度層５のみが残り、超高濃度層５の表面が裏面オーミック電極とのコンタクト面になるため、半導体基板の不純物濃度が低く、高抵抗層であっても全く問題がない。
【００３９】
ただし、基板上にバッファ層およびエピタキシャル層が形成されるため、ドリフト層となるエピタキシャル成長膜が高品質となるよう、マイクロパイプ、エッチピット、螺旋転位、刃状転位、積層欠陥に代表される結晶欠陥が少ない、結晶の品質が高いものが必要とされる。
【００４０】
（第1の実施形態の製造法の第１の変形例） 
前述の実施形態における超高濃度層５はエピタキシャル成長で形成したが、イオン注入で形成してもよい。以下、イオン注入で形成する方法について前述の図３を援用して説明する。
【００４１】
先ず、作製したＳｉＣバルク基板１の主面側からｎ型イオン種、例えば窒素（Ｎ）またはリン（Ｐ）を注入する。高濃度イオン注入であるため、バルク基板１への結晶ダメージを考慮して、基板温度４００℃以上の高温で注入を行うのが好ましく、ここでは５００℃とする。基板温度をヒーター温度で制御する際は、基板への熱伝達率、基板自体の熱伝導度を考慮し、ヒーターの温度を高めに設定する必要がある。通常、ヒーター温度と基板温度の間には、１００℃程度の違いは存在する。
【００４２】
イオン注入はなるべく深くまで行う必要があるので、現在使用可能である最高イオン注入エネルギー：８ＭｅＶを使用する。ドーズ量は約１×１０18／ｃｍ2程度として、濃度では１×１０21〜１×１０22／ｃｍ3程度になるようにする。プロファイルはボックスプロファイルとして高濃度域が表面側から配置されるようにする。
【００４３】
その後、エピタキシャルＣＶＤ装置にて、バッファ層６およびドリフト層２を形成する。このとき、イオン注入をして高濃度化した基板表面にはバンチングや結晶のダメージがある可能性があるので、成長前に水素にてＳｉＣ表面をエッチングした後、バッファ層６の形成を開始するとよい。また、バッファ層６の成長中に、徐々にＮ2ガス供給量を下げることで、バッファ層６内の不純物濃度に傾斜をつけて、基板側を高い不純物濃度に、エピタキシャル層側を低い不純物濃度にしてもよい。続いてその上にドリフト層となるエピタキシャル層２を形成し、その後は第１の実施形態と同様にデバイスを作ればよい。
【００４４】
ＳｉＣ基板１の主面から注入を行ったイオン注入層は、特に活性化アニールを施さなくても、エピタキシャルＣＶＤ工程を経ることにより活性化される。現行のイオン注入の注入最高エネルギーは８ＭｅＶであり、このエネルギーを用いてＳｉＣ基板１内にＰイオン注入を行うと、形成される超高濃度層５の深さは２．５〜３．５μｍ程度である。裏面研磨の際には、基板残り厚を２．５〜３μｍ程度にする必要がある。さらに最高イオン注入エネルギーが上がれば、その分イオン種がＳｉＣ基板内に深く入り込むため、裏面研磨の際、ストップポイントの自由度が上がり、裏面研磨プロセスの裕度が上がる。
【００４５】
以上、第１の実施形態に依れば、低抵抗のＳｉＣ基板、及びこれを用いた半導体装置を提供することができる。第１の実施形態では、半導体材料としてＳｉＣの場合を説明したが、ＳｉＣに限らず、ＧａＮ、ダイヤモンド等に適応しても同様の効果が得られることは言うまでもない。
【００４６】
（第1の実施形態の製造法における第２の変形例）
前述の実施形態における基板薄片化法として、研磨ではなく、反応性ドライエッチングにて加工を行ってもよい。ガス系はフッ化物系、たとえばＳＦ6などのガスを用いて、高密度プラズマ中でＳｉＣの裏面をエッチングすることにより、５分で約５０μｍ程度の比較的高いレートにてＳｉＣ裏面を研磨することができる。またイオン性の反応のため、処理面のダメージを低減できる。その際の表面保護材料としてレジストなどの半導体プロセスに馴染んだ材料を使用することも可能である。レジストであれば剥離も簡易に行える。
【００４７】
以上、第１の実施形態によれば、低抵抗なＳｉＣ層を用いたショットキーバリアダイオードを実現することができる。
【００４８】
（第２の実施形態）
図９は本発明の第２の実施の形態に係るｐｎダイオードの断面図である。図１０はこのダイオードに使用する半導体基板の層構成を示す断面図であり、左端に構成層の濃度プロファイルを示す。理解が容易なように、第１の実施形態と同一部分には同一番号を付している。
【００４９】
第２の実施形態のｐｎダイオードでは、ＳｉＣ基板１の上面側にｐ++型のＳｉＣ超高濃度層１５を設けている。そのため、濃度プロファイルは図１０に示すように、超高濃度層１５の部分で逆極性となっている。
【００５０】
超高濃度層１５の上部には、図９に示すように、ｎ型ＳｉＣバッファ層６を介してｎ-型ＳｉＣドリフト層２を形成し、ｎ-型ドリフト層２の表面にオーミック接合となる第１の電極（カソード電極）３を選択的に形成している。ＳｉＣ基板１を研磨し露出したp++型超高濃度層１５の裏面（主面とは逆の面）にオーミック接合となる第２の電極（アノード）電極４を配置しており、これによりｐｎダイオードとして機能する。
【００５１】
また、ｎ-型ドリフト層２の表面に第１の電極３の端部と重なるように配置された耐圧構造としてのp型イオン注入層７が配置されている。ｐ型イオン注入層の中に、第１の実施形態と同様に、エッジターミネーション層（８）を形成してもよい。また、ガードリング（９）、チャネルストッパ（１０）を形成することもできる。
【００５２】
このｐｎダイオードの製造方法を、第１の実施形態の図３〜８を援用して簡略に説明する。まず４Ｈ−ＳｉＣ半導体基板１上にＣＶＤエピタキシャル成長により、p++型高濃度層５を数μｍ〜数十μｍ成長する。このときのドーパントはボロン（Ｂ）あるいはアルミニウム（Ａｌ）を使用する。その後、ｎ型バッファ層６、ｎ-型ドリフト層２を形成する。ドリフト層２は耐圧の目標値により異なるが、１２００Ｖ系ではドリフト層濃度、６×１０15〜１×１０16／ｃｍ3、厚さは６〜１０μｍ程度である。
【００５３】
その後、図４と同様に、Ａｌ若しくはＢのイオン注入にてｐ-およびp+の耐圧構造７、８、リン（Ｐ）若しくは窒素（Ｎ）のイオン注入により、ｎ+のチャネルストッパ１０を形成する。活性化アニール後に表面フィールド酸化膜を形成し、コンタクトホールを開けた後オーミック電極となる電極材料、例えばＮｉを用いて第１の電極を形成し、また、裏面にはp++型高濃度層１５とオーミック接合する電極材料、例えばＴｉを用いて第２の電極を形成する。その後、ＡｒおよびＮ2などの不活性ガス雰囲気にて９５０℃以上の温度でシンターをすることによりオーミック接合とする。
【００５４】
その後、表面のパッド電極１１を形成する。表面のパッド電極１１は例えばＴｉ／Ａｌである。裏面の電極にはＴｉ／Ａｌ、Ｔｉ／Ａｕ、Ｔｉ／ＮＩ／Ａｕなども使用できる。表面のパッド電極１１に対しては、レジストを介してＡｌおよびＴｉをエッチングすることにより電極のパターニングを行う。
【００５５】
その後、表面をテープ材１３などで保護し、裏面の機械研削を行う。通常基板は数１００μｍ程度の厚みがあるので、１００μｍ厚までは機械研磨で効率よく行うとよい。その後、研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて最終的に数μｍまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるＣ−Ｖ測定などにより超高濃度層１５が表面に出ていることを確認する。
【００５６】
その後簡単な洗浄を行った後、上記基板保持テープ１３が付いている状態で超高濃度層５の裏面上に第２の電極４を形成する。この際、第２の電極４はアノードコンタクトのほかに基板保持の役割も果たすので、電界めっきなどで約数十〜１００μｍの厚みをつけると良い。Ｔｉ／Ａｌなどの複合材料の場合には、先に蒸着などでＴｉ／Ａｌを成膜してから上部にＡｌを電界めっきで形成しても良い。その後、テープ材１３を剥離したのち第１及び第２の電極のコンタクト抵抗を下げるため９５０℃以上の熱処理を行う。
【００５７】
この場合、通常基板抵抗分となる、p++型層（超高濃度層１５）分の抵抗はp++型層が超高濃度・極薄であるためアノードカソード間の抵抗を減らすことができ、素子のオン抵抗は小さくなる。その一方で、耐圧はｎ-型ドリフト層２のみが逆方向電界を担持するため変化しない。また、導電型を逆にしてｎ++型超高濃度層５とp-型ドリフト層（２）のｐｎダイオードとしてもよい。或いはｎ++型超高濃度層５、ｎ-型ドリフト層２、ｎ-型ドリフト層２上に形成されたｐ+型層のｐｉｎダイオードとしてもよい。
【００５８】
また、第1の実施形態の製造方法の第２の変形例と同様、裏面薄片化法として反応性イオンエッチングを用いてもよい。
【００５９】
以上、第２の実施形態に依れば、低抵抗のＳｉＣ層を用いたｐｎダイオードを提供することができる。
【００６０】
（第３の実施形態）
図１１は、本発明の第３の実施の形態に係る縦型ＭＯＳＦＥＴの要部断面図である。第１の実施形態のＳｉＣ基板１（不図示）の主面側に超高濃度ｎ++型層５を設け、その上にｎ型バッファ層６を介してｎ-型ドリフト層２を形成している。ｎ-型ドリフト層２の表面には選択的にオーミック接合となるソース電極３と、薄い酸化膜または高誘電体膜のゲート絶縁膜１６を介してゲート電極１７が形成されている。ＳｉＣ基板１の研磨により露出したｎ++型超高濃度層５の裏面には、オーミック接合となるドレイン電極４が形成されている。
【００６１】
また、ｎ-型ドリフト層２の主面側にはゲート絶縁膜１６を介しゲート電極１７に接しソース電極３の下に選択的に設けられたp-型領域１８と、前記p-型領域１８の内部表面にあって、ソース電極３およびゲート絶縁膜１６を介してゲート電極１７に接するように設けられたn+型ソースコンタクト領域１９を有し、素子全体として縦型ＭＯＳＦＥＴとして機能する。
【００６２】
縦型ＭＯＳＦＥＴの場合、主な抵抗成分としては図１２の１素子分の模式図に示すように、ソースコンタクト抵抗Ｒｓｃ、チャネル抵抗Ｒｃｈ、ＪＦＥＴ抵抗ＲＪJFET、ドリフト抵抗Ｒdrift、基板抵抗Ｒsubがあり、チャネル長によりＪＦＥＴ抵抗が変化するが、チャネル長が２．５μｍの場合、基板抵抗の寄与は約２０％程度となる。したがって本発明により基板抵抗を低減することができ、デバイスの低損失化に大きく寄与する。
【００６３】
第３の実施形態にかかる縦型ＭＯＳＦＥＴの製造方法を第１の実施形態の図３〜８を援用して説明する。まず、図３と同様に、高結晶品質の４Ｈ−ＳｉＣ基板１上にエピタキシャル成長により数〜数十μｍの厚さの超高濃度ｎ++型層５を形成する。この際の不純物は例えば窒素（Ｎ）を用いる。続いて、n型バッファ層およびn-型ドリフト層をエピタキシャル成長にて形成する。
【００６４】
ｎ型バッファ層６およびｎ-型ドリフト層２の不純物元素は、例えばＮを用い、不純物濃度はｎ型バッファ層６の場合は、例えば１×１０17〜５×１０18／ｃｍ3程度であり、ｎ-型ドリフト層２の場合には、設計耐圧１２００Ｖの場合には１×１０15〜２×１０16／ｃｍ3程度である。ドリフト層２の場合には、設計耐圧に応じて不純物濃度を調整することができる。また厚さはバッファ層６の場合、０．３〜１．０μｍ程度であり、ｎ-型ドリフト層２の場合には５〜１５μｍ程度である。
【００６５】
続いて不純物濃度１×１０17〜１×１０18／ｃｍ3、厚さ約０．６μｍのp-型エピタキシャル層（不図示）を、ドリフト層２の全面に形成する。ＳｉＣのp型不純物種にはＡｌまたはＢを使用する。
【００６６】
その後、p-型エピタキシャル層上面に、例えばシリコン酸化膜のイオン注入マスク（不図示）を形成し、p-型エピタキシャル層にＮまたはＰをイオン種として選択的にカウンターイオン注入を行い、p-型エピタキシャル層の一部を貫通してドリフト層２に接続するｎ-型層２０（図１１）を形成する。イオン注入種はＰの方が低抵抗化が可能であるが、Ｎでも、Ｐ＋Ｎでもよい。このとき、約４００ｋｅＶを最高エネルギーとする多段イオン注入を行い、不純物濃度が約１×１０16〜３×１０17／ｃｍ3になるようにドーズ量を調節する。この際、最高エネルギーにて注入したｎ型領域２０はp-型エピタキシャル層を貫通してｎ型ドリフト層２に接する。
【００６７】
イオン注入マスク剥離後、再度イオン注入マスク（不図示）を形成し、不純物濃度約１×１０18〜３×１０19／ｃｍ3、深さ約０．３μｍのｎ+ソースコンタクト１９を形成する。深さは上記p-型エピタキシャル領域１８の内部に位置する必要がある。その後、注入したイオン種を結晶格子内に配置させ、活性化させるために約１６００℃程度の高温にて数分間処理する。
【００６８】
その後、上部にゲート酸化膜１６となる約３０〜５０μｍ厚さのシリコン酸化膜をウエット酸化、水素雰囲気でのＰＯＡ（post oxidation annealing）を行い形成する。その上部にＣＶＤ法により、例えばポリシリコンのゲート電極１７を形成、その上部にＣＶＤによりさらに約１μｍ厚さのシリコン酸化膜を形成し、レジストにてパターニングを行うことにより、ゲート電極が形成される場所のみにシリコン酸化膜を残すことができる。その後、ソース電極層を形成し、パターニングを行いソース領域上にソース電極３を形成する。
【００６９】
その後、図６と同様に、表面をテープ材１３などで表面を保護し、裏面の機械研削を行う。研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて最終的に数μｍまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるＣ−Ｖ測定などにより超高濃度層５が表面に出ていることを確認する。
【００７０】
その後簡単な洗浄を行った後、上記基板保持テープ１３が付いている状態で、超高濃度層５の裏面上にドレイン電極４を形成する。この際、ドレイン電極はドレインコンタクトのほかに基板保持の役割も果たすので、電界めっきなどで約数十〜１００μｍの厚みをつけると良い。ｐ型コンタクトに適している電極材料はＴｉおよびＴｉ／Ａｌなどであるが、Ｔｉ／Ａｌなどの複合材料の場合には先に蒸着などでＴｉ／Ａｌを成膜してから上部にＡｌを電界めっきで形成しても良い。その後、テープ材１３を剥離したのち、ソース電極３およびドレイン電極４のコンタクト抵抗を下げるため、９５０℃以上の熱処理を行う。
【００７１】
なお、第３の実施の形態において、n型とp型を逆にしてp型ＭＯＳＦＥＴにしてもよい。さらに、超高濃度層５をエピタキシャル成長ではなく、主面側からのイオン注入によって形成しても良い。その場合にはイオン注入により形成される超高濃度層５を裏面研磨のストップポイントにする必要がある。反応性イオンエッチング（ＲＩＥ）によって薄片化してもよい。
【００７２】
また、ｎ-型ドリフト層２上のp-型層１８はエピタキシャル成長ではなく、イオン注入で形成しても良い。すなわち、ｎ-型ドリフト層を上記の厚みに０．６μｍ分加えて形成し、その後p-のイオン注入を選択的に行うことにより、p-型層１８を作製する。その後ｎ+型ソースコンタクト１９を形成し、その後ソース電極３を形成する。
【００７３】
以上のように、第３の実施形態によれば、低抵抗のＳｉＣ層を用いた縦型ＭＯＳＦＥＴを形成することができる。
【００７４】
（第４の実施形態）
図１３は本発明の第４の実施の形態に係るＩＧＢＴの要部断面図である。ＩＧＢＴは第３の実施形態のＭＯＳＦＥＴと形状が類似しているが、第２の実施形態の図１０に示したような基板を用いる。
【００７５】
即ち、ＳｉＣ基板１の主面側にp++型超高濃度層１５を設け、その上にｎ型フィールドストップ層６を介してｎ-型ドリフト層２が形成されている。ｎ-型ドリフト層２の表面に、オーミック接合となるエミッタ電極３と、薄いシリコン酸化膜または高誘電体膜によるゲート絶縁膜１６を介してゲート電極１７が選択的に形成されている。基板の研磨により露出したｐ++型超高濃度層には、オーミック接合となるコレクター電極４が形成されている。
【００７６】
また、n-型ドリフト層２の主面側には、エミッタ電極３と、ゲート絶縁膜１６を介してゲート電極１７とに接するように選択的に設けられたｐ-型領域１８と、前記p-型領域１８の内部表面にあって、エミッタ電極３およびゲート絶縁膜１６を介してゲート電極１７に接するように設けられたｎ+型エミッタコンタクト１９を有し、素子全体として縦型ＩＧＢＴとして機能する。
【００７７】
縦型ＩＧＢＴも縦型ＭＯＳＦＥＴの図１２と同様に、主な抵抗成分としてはエミッタコンタクト抵抗Ｒsc、チャネル抵抗Ｒch、ＪＦＥＴ抵抗ＲJFET、ドリフト抵抗Ｒdrift、基板抵抗Ｒsub、があり、チャネル長によりＪＦＥＴ抵抗が変化するが、チャネル長２．５ｎｍ程度では基板抵抗の寄与は約２０％程度となる。したがって本実施形態により基板抵抗を低減することができ、デバイスの低損失化に大きく寄与する。
【００７８】
さらに、現状ではp型ＳｉＣ薄膜基板を作製することができないため、ＳｉＣ−ＩＧＢＴの耐圧は約５〜１０ｋＶの高耐圧の製品しか実現できなかった。しかし本発明により、例えば６００Ｖの低耐圧のＩＧＢＴを作製することができる。フィールドストップ構造で、半導体基板裏面にｎ型フィールドストップ層を加えることによっても、ＩＧＢＴを作製することができる。
【００７９】
パンチスルー型のＩＧＢＴの場合、通常ｐ型基板が厚いためにターンオン時にキャリアが過剰に注入されてしまい、スイッチングが遅くなってしまうという問題があるが、本実施形態により高周波にも適応できるＩＧＢＴが実現できる。
【００８０】
次に、本実施形態のＩＧＢＴの製造方法を、第１の実施形態の図３〜８を援用して説明する。まず、図３と同様に、高結晶品質の４Ｈ−ＳｉＣ基板１上にエピタキシャル成長により、数〜数十μｍ厚さ、約１×１０17〜１×１０21／ｃｍ3の不純物濃度を有するp++型層（本実施形態では５ではなく１５）を作製する。この時の不純物は、例えばアルミニウム（Ａｌ）またはボロン（Ｂ）を用いる。続いて、ｎ型フィールドストップ層６およびｎ-型ドリフト層２をエピタキシャル成長にて形成する。
【００８１】
ｎ型フィールドストップ層６およびｎ-型ドリフト層２の不純物種は例えばＮを用い、不純物濃度はｎ型フィールドストップ層６の場合は、例えば１×１０15〜５×１０17ｃｍ3程度であり、ｎ型ドリフト層の場合には設計耐圧６００Ｖの場合には１×１０15〜２×１０16／ｃｍ3程度である。ドリフト層２の場合には、設計耐圧に応じて不純物を調整することができる。
【００８２】
また厚さは、バッファ層６の場合は０．３〜１．０μｍ程度であり、ｎ-型ドリフト層２の場合は５〜１５μｍ程度である。
【００８３】
さらに、不純物濃度１×１０17〜１×１０18／ｃｍ3、厚さ約０．６μｍのp-型エピタキシャル層（不図示）をドリフト層２の全面に形成する。エピタキシャル層のp型不純物種にはＡｌおよびＢを使用する。その後、p-型エピタキシャル層の上面に、例えばシリコン酸化膜のイオン注入マスク（不図示）を形成し、ＮおよびＰをイオン種として選択的にカウンタイオン注入を行い、p-型エピタキシャル層の一部を貫通してドリフト層２に接続するｎ-型層２０を形成する。イオン注入種はＰの方が低抵抗化可能であるが、Ｎでも、Ｐ＋Ｎでもよい。このとき最高エネルギー約４００ｋｅＶの多段イオン注入を行い、不純物濃度が約１×１０16〜３×１０17／ｃｍ3になるようにドーズ量を調節する。この時、最高エネルギーにて注入したｎ-型領域２０はp-型エピタキシャル層を貫通してｎ-型ドリフト層２に接続する。
【００８４】
イオン注入マスクを剥離後、再度イオン注入マスクを形成し、不純物濃度約１×１０18〜３×１０19／ｃｍ3、深さ約０．３μｍのｎ+型エミッタコンタクト１９を形成する（図１３）。深さは上記p-型エピタキシャル領域１８の内部に位置する必要がある。その後、注入したイオン種を結晶格子内に配置させ、活性化させるために約１６００℃程度の高温にて数分間処理する。
【００８５】
その後上部にゲート酸化膜１６となる約３０〜５０μｍ厚さのシリコン酸化層をウエット酸化で形成し、水素雰囲気でのＰＯＡを行う。その上部にＣＶＤ法により、例えばポリシリコンのゲート電極１７を形成する。ゲート電極１７の上部にＣＶＤによりさらに約１μｍ厚さのシリコン酸化膜（不図示）を形成し、レジストにてパターニングを行うことによりゲート電極１７を覆うようにシリコン酸化層を残す。その後、電極層を形成し、パターニングを行うことによりエミッタコンタクト２０上にエミッタ電極３を形成する（図１３）。
【００８６】
その後、図６と同様に、表面をテープ材１３などで保護し、裏面の機械研削を行う。研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて最終的に数μｍまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるＣ−Ｖ測定などにより超高濃度層１５が表面に出ていることを確認する。その後簡単な洗浄を行った後、上記基板保持テープ１３が付いている状態で超高濃度層１５上にコレクタ電極４を形成する。このとき、コレクタ電極４はコレクタコンタクトのほかに、保持基板の役割も果たすので電界めっきなどで約数十〜１００μｍの厚みをつけると良い。
【００８７】
コレクタ電極４に適している金属はＴｉおよびＴｉ／Ａｌなどであるが、Ｔｉ／Ａｌなどの複合材料の場合には、先に蒸着などでＴｉ／Ａｌを成膜してから上部にＡｌを電界めっきで形成しても良い。その後、テープ材１３を剥離したのち、電極のコンタクト抵抗を下げるため９５０℃以上の熱処理を行う。こうして縦型ＩＧＢＴが完成する。
【００８８】
以上のように、第４の実施形態によれば、低抵抗のＳｉＣ層を用いた縦型ＩＧＢＴを形成することができる。
【００８９】
なお、前述の超高濃度層５又は１５において、通常単結晶成長で結晶品質を下げずに導入できる不純物濃度である１×１０19／ｃｍ3以上の濃度の不純物を含有しているが、これはＳＩＭＳなどの分析法によりＳｉＣのｎ型不純物である、ＮおよびＰを合わせた不純物濃度を調べることにより証明することができる。
【００９０】
また、イオン注入によってデバイスの主面から現在実在する最高加速エネルギーにてイオン注入をした場合、そのプロファイルは基板の主面側から数μｍが最高濃度となるが、さらにテールを引くことが分かっている。この場合イオン注入をすることにより導入される結晶ダメージ(ＴＥＭ観察で観察可能)も同時に基板の主面側から主面逆側に向かって入ることになるが、このダメージは基板のみにとどまり、耐圧を保持するバッファ層およびドリフト層には影響を与えない。
【００９１】
基板を薄膜化した後主面とは逆方向からイオン注入をし、レーザーアニールでアニールするという方法もある。この方法の場合には、イオン注入層のテールおよび結晶ダメージがバッファ層およびドリフト層側まで入ってしまうために耐圧抑制の原因となるという問題がある。
【００９２】
また、逆にテール部分を含めたイオン注入部分が全て基板内に入るようにイオン注入をした場合には、主面側の不純物濃度を高くすることができず、オン抵抗の低下が十分ではなくなるという問題が生じる。
【００９３】
以上、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い
【符号の説明】
【００９４】
１…ＳｉＣバルク基板
２…ドリフト層（エピタキシャル層）
３…第1の電極
４…第２の電極
５…ｎ型超高濃度層
６…バッファ層、フィールドストップ層
７…リサーフ層
８…エッジターミネーション層
９…ガードリング
１０…チャネルストッパ
１１…メタルフィールドプレート
１２…絶縁膜
１３…テープ材
１４…低抵抗基板
１５…ｐ型超高濃度層
１６…ゲート絶縁膜
１７…ゲート電極
１８…ｐ型領域
１９…ｎ+コンタクト
２０…ｎ-型領域
７０…終端構造
【図１】
2014039057.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014039057.tif 000012
【図１１】
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【図１２】
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【図１３】
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