(57)【要約】      （修正有）【課題】複数のマルチプレクサの結合により、ゲート遅延時間が１ゲート遅延時間より短い微細遅延時間を提供する。【解決手段】リング発振型タイマ回路１０は、複数の電気コンポーネント１６、２４、３２、４０及び４８を含み、これらは、遅延段の縦続接続組み合わせ回路として構成され、閉ループ・チェーンで接続される。タイマ回路１０は、起動信号を受けた後、単位ゲート遅延時間のプログラムした個数分だけ遅延した後に発振を開始する。ある実施例では、単位ゲート遅延時間よりも小さい微細遅延時間も設定できる。別の実施例では、タイマ回路１０が、リセット電気コンポーネントの出力端子に電気的に結合された入力端子を有するカウンタを含んでいても良い。【選択図】図１Ａ
2014039262.tif 000002
【特許請求の範囲】
【請求項１】
出力端子に発振信号を生成する初期位相可変リング発振器であって、
静止状態からの発振開始を制御する起動制御信号を受ける第１入力端子と、
上記静止状態中に上記出力端子に生成する所定信号レベルを制御すると共に、予め定めた複数の初期ゲート遅延時間の選択肢のグループから、上記発振信号の初期ゲート遅延時間を選択するための制御データを受ける第２入力端子と
を具え、
上記起動制御信号に応答して、選択された上記ゲート遅延時間だけ上記所定信号レベルを上記出力端子に生成し続けた後、発振を開始することを特徴とするリング発振器。
【請求項２】
第１複数マルチプレクサを更に具える請求項１の初期位相可変リング発振器。
【請求項３】
上記第１複数マルチプレクサに結合された第２複数マルチプレクサを更に具える請求項２の初期位相可変リング発振器。
【請求項４】
上記第２複数マルチプレクサは、微細マルチプレクサであって、上記ゲート遅延時間が、１ゲート遅延時間より短い微細遅延時間を含むことを特徴とする請求項３記載の初期位相可変リング発振器。
【請求項５】
上記第１複数マルチプレクサに結合される複数のデジタル・アナログ・コンバータ（ＤＡＣ）を更に具え、上記ゲート遅延時間が、１ゲート遅延時間より短い微細遅延時間を含むことを特徴とする請求項２記載の初期位相可変リング発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して言えば、オシロスコープと共に用いるリング発振器に関し、特に、小さな時間分解能や高速なリセット・インターバルでプログラムできるリング発振器に関する。
【背景技術】
【０００２】
本願は、２０１２年８月２０日に出願された米国仮出願番号第６１／６９１,１１６号に基づく優先権を主張する。
【０００３】
既知のタイマ回路は、それらを用いるアプリーケーションの範囲の全てを完全に満足させるものではない。例えば、既存のタイマ回路は、極わずかな遅延時間をプログラムできない。加えて、従来のタイマ回路は、通常、リセット・インターバルが長い。
【０００４】
今日、オシロスコープで最も使用頻度が高く、進んだトリガ・モードは、グリッチ・トリガ・モード又はパルス幅トリガ・モードと呼ばれるモードであり、この場合、入力パルスは、１つ以上の基準タイマと比較されるパルス幅に基づいて、トリガ・イベントとしての条件を満たすか判断される。基準タイマを用いるこうしたトリガ・モードに関する性能の重要な指標としては、最小タイマ設定及び最小タイマ・リセット・インターバルがある。より高いビット・レートへの要求が高まるにつれ、現在の設計に基づくタイマよりも、数十倍のオーダーで高速な次世代のタイマ回路へのニーズが高まっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６５１５５５０号明細書
【特許文献２】米国特許第５３５５０９７号明細書
【特許文献３】米国特許公開第２００８／０００１６７７号明細書
【特許文献４】米国特許公開第２００６／０２３２３４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の課題に取り組む関連する参考文献の例としては、例えば、上述の特許文献１〜４として示すようなものがある。しかし、これら特許文献１〜４に開示された技術には、回路リセット時間が低速であったり、細かい遅延時間を回路にプログラムできない、といった課題がある。
【０００７】
このように、タイマ回路には、既存のタイマ回路の設計を改善し、進歩させるべきニーズがある。そこで、本願は、オシロスコープなどの電気測定分野において存在するニーズに適した新しく有益なタイマ回路の例に言及する。
【課題を解決するための手段】
【０００８】
本発明による実施形態には、概して言えば、改良リング発振器型タイマ回路に関するシステムと装置が含まれる。実施形態は、複数のマルチプレクサであるＮＡＮＤ（否定論理積）ゲート又はＮＯＲ（否定論理和）ゲートが含まれ、これらは、遅延段の縦続接続組み合わせ回路として構成され、閉ループ・チェーンで接続される。ある実施形態では、比較的長い遅延時間に関して使用されるカウンタと、複数の微細マルチプレクサを含んでいても良く、これらによって、１つのクロック・サイクルよりも小さい微細期間をタイマ回路に設定可能になる。
【０００９】
本発明の概念１は、出力端子に発振信号を生成する初期位相可変（phase-startable）リング発振器であって、
静止状態からの発振開始を制御する起動制御信号を受ける第１入力端子と、
上記静止状態中に上記出力端子に生成する所定信号レベルを制御すると共に、予め定めた複数の初期ゲート遅延時間の選択肢のグループから、上記発振信号の初期ゲート遅延時間を選択するための制御データを受ける第２入力端子と
を具え、
上記起動制御信号に応答して、選択された上記ゲート遅延時間だけ上記所定信号レベルを上記出力端子に生成し続けた後、発振を開始することを特徴とする初期位相可変リング発振器。
【００１０】
本発明の概念２は、上記概念１の初期位相可変リング発振器であって、少なくとも１つの反転段を更に具えている。
【００１１】
本発明の概念３は、上記概念２の初期位相可変リング発振器であって、奇数個の反転段を更に具えている。
【００１２】
本発明の概念４は、上記概念１の初期位相可変リング発振器であって、複数のＮＡＮＤゲートを更に具えている。
【００１３】
本発明の概念５は、上記概念１の初期位相可変リング発振器であって、複数のＮＯＲゲートを更に具えている。
【００１４】
本発明の概念６は、上記概念１の初期位相可変リング発振器であって、第１の複数のマルチプレクサを更に具えている。
【００１５】
本発明の概念７は、上記概念６の初期位相可変リング発振器であって、上記第１の複数のマルチプレクサに結合された第２の複数のマルチプレクサを更に具えている。
【００１６】
本発明の概念８は、上記概念７の初期位相可変リング発振器であって、上記第２の複数のマルチプレクサは、微細マルチプレクサであって、上記ゲート遅延時間が、１ゲート遅延時間より短い微細遅延時間を含むことを特徴としている。
【００１７】
本発明の概念９は、上記概念８の初期位相可変リング発振器であって、上記微細マルチプレクサは、デジタル・アナログ・コンバータ（ＤＡＣ）の出力信号を受けるよう構成されていることを特徴としている。
【００１８】
本発明の概念１０は、上記概念８の初期位相可変リング発振器であって、上記微細マルチプレクサは、メモリから情報を受けるよう構成されることを特徴としている。
【００１９】
本発明の概念１１は、上記概念６の初期位相可変リング発振器であって、上記第１の複数のマルチプレクサに結合される複数のデジタル・アナログ・コンバータ（ＤＡＣ）を更に具え、このとき、上記ゲート遅延時間が、１ゲート遅延時間より短い微細遅延時間を含むことを特徴としている。
【００２０】
本発明の概念１２は、上記概念１の初期位相可変リング発振器であって、上記発振信号を受けるカウンタを更に具えている。
【００２１】
本発明の概念１３は、上記概念１２の初期位相可変リング発振器であって、上記制御データが、更に、発振を開始する前の上記静止状態中の上記カウンタの状態を定めることを特徴としている。
【００２２】
本発明の概念１４は、上記概念１の初期位相可変リング発振器であって、注入クロック信号を受ける第３入力端子を更に具えている。
【００２３】
本発明の概念１５は、上記概念１４の初期位相可変リング発振器であって、上記初期位相可変リング発振器に注入された上記注入クロック信号の振幅を制御する第４入力端子を更に具えている。
【００２４】
本発明の目的、効果及び他の新規な点は、以下の詳細な説明を添付の特許請求の範囲及び図面とともに読むことによって明らかとなろう。
【図面の簡単な説明】
【００２５】
【図１Ａ】図１Ａは、本発明の実施形態によるリング発振器型タイマ回路の第１実施形態のブロック図である。
【図１Ｂ】図１Ｂは、図１Ａに示すリング発振器型タイマ回路のタイミング・チャートである。
【図２】図２は、本発明の実施形態によるカウンタを含むリング発振器型タイマ回路の第２実施形態のブロック図である。
【図３】図３は、本発明の実施形態の例による複数の微細マルチプレクサを含むリング発振器型タイマ回路の第３実施形態のブロック図である。
【図４】図４は、本発明の実施形態の例によるリング発振器型タイマ回路の第４実施形態のブロック図である。
【図５】図５は、本発明の実施形態の例によるリング発振器型タイマ回路の第５実施形態のブロック図である。
【発明を実施するための形態】
【００２６】
本発明によるタイマ回路は、以下の詳細な説明を図と共に参照することで、よりよく理解できるであろう。詳細な説明及び図面は、単に本願発明の種々の例を提供するに過ぎない。当業者であれば、本発明の範囲から離れることなく、開示例を変更、修正、改良することが可能であろう。異なるアプリケーションや設計事項に合わせて、多くの変形が考えられるであろう。以下の詳細な説明を通して、種々のタイマ回路の例が提供される。これら例における関連する特徴は、異なる例において、同一、類似又は非類似となることがある。
【００２７】
本発明の実施形態は、概して言えば、初期位相可変リング発振器を含み、その出力端子から発振信号を出力する。典型的には、リング発振器は、例えば、マルチプレクサや論理ゲートといった一連の電気コンポーネント含み、これらは、全体として閉ループを構成する形態で電気的に結合される。
【００２８】
本発明の実施形態では、リング発振器は、概して言えば、第１及び第２入力端子を有する。第１入力端子は、静止状態からの発振開始を制御する起動制御信号を受ける。第２入力端子は制御データを受けるが、この制御データは、静止状態中の出力端子における所定信号レベルの生成を制御すると共に、予め定めた複数の初期ゲート遅延時間の選択肢の中から、発振信号の初期ゲート遅延時間を選択する。起動制御信号に応じて、発振器は、選択されたゲート遅延時間の間、その出力端子に引き続き上記所定信号レベルを生成し続け、その後、発振を開始する。
【００２９】
後述のように、リング発振器は、ＮＡＮＤゲート、ＮＯＲゲート、マルチプレクサ又はこれらの適切な組み合わせといった種々の形式の論理構成要素又はその他の電気コンポーネントを含んでいても良い。また、リング発振器は、少なくとも１つの反転段を含んでいても良い。複数の反転段を含む実施形態では、一般的には、奇数個の反転段を設けることになる。
【００３０】
図１Ａを参照して、タイマ回路１０の第１例を説明する。タイマ回路１０は、第１マルチプレクサ１６（ＭＵＸ Ｆ）、第２マルチプレクサ２４（ＭＵＸ Ｅ）、第３マルチプレクサ３２（ＭＵＸ Ｄ）、第４マルチプレクサ４０（ＭＵＸ Ｃ）、第５マルチプレクサ４８（ＭＵＸ Ｂ）及び第６マルチプレクサ５６（ＭＵＸ Ａ）を含み、これらは遅延段の縦続接続組み合わせ回路を構成する共に、閉ループ・チェーン６６で接続されており、第１〜第５マルチプレクサを含めた閉ループ・チェーンによる構成は、別名で、リング発振器構成とも呼ばれる。タイマ回路１０は、オシロスコープの種々のトリガ・モートでの使用に適したプログラマブル・タイマとしての機能を提供する。
【００３１】
引き続き図１Ａを参照すると、第１ＭＵＸ Ｆ１６は、反転入力端子１８と、第１論理レベル入力信号を受けるよう構成された第２入力端子２０（Ｆ）と、共通起動入力端子６４と、出力端子２２とを更に含んでいる。第２ＭＵＸ Ｅ２４は、ＭＵＸ Ｆ１６の出力端子２２に電気的に結合された第１入力端子２６と、第２論理レベル入力信号を受けるよう構成された第２入力端子２８（Ｅ）と、共通起動入力端子６４と、出力端子３０とを更に含んでいる。第３ＭＵＸ Ｄ３２は、ＭＵＸ Ｅ２４の出力端子３０に電気的に結合された第１入力端子３４と、第３論理レベル入力信号を受けるように構成された第２入力端子３６（Ｄ）と、共通起動入力端子６４と、出力端子３８とを更に含んでいる。第４ＭＵＸ Ｃ４０は、ＭＵＸ Ｄ３２の出力端子３８に電気的に結合された第１入力端子４２と、第４論理レベル入力信号を受けるよう構成された第２入力端子４４（Ｃ）と、共通起動入力端子６４と、出力端子４６とを更に含んでいる。第５ＭＵＸ Ｂ４８は、ＭＵＸ Ｃ４０の出力端子４６に電気的に結合された第１入力端子５０と、第５論理レベル入力信号を受けるよう構成された第２入力端子５２（Ｂ）と、共通起動入力端子６４と、出力端子５４とを更に含んでいる。第６ＭＵＸ Ａ５６は、ＭＵＸ Ｂ４８の出力端子５４に電気的に結合された第１入力端子５８と、第６論理レベル入力信号を受けるよう構成された第２入力端子６０（Ａ）と、共通起動入力端子６４と、出力端子６２とを更に含んでいる。ＭＵＸ Ｂ４８の出力端子５４は、閉ループ・チェーン６６を介して、ＭＵＸ Ｆ１６の反転入力端子１８に電気的に結合される。加えて、ＭＵＸ Ａ５６の出力端子６２は、発振器出力信号６８を供給し、これは、デジタル・オシロスコープで別途使用するために送られる。
【００３２】
これに代えて、図１Ａで縦続接続されている５個のマルチプレクサよりも多数のマルチプレクサを用いて、タイマ回路を構成しても良い。更に、図１Ａで縦続接続されている５個のマルチプレクサよりも少数のマルチプレクサを用いて、タイマ回路を構成しても良い。
【００３３】
図１Ｂは、タイマ回路１０の動作を示している。ＭＵＸ Ａ５６からＭＵＸ Ｆ１６までの夫々の共通起動入力端子６４は、単一の制御信号（ＲＵＮ：実行）６５に電気的に結合されており、ＲＵＮ信号６５はタイマ回路１０を起動、停止及びリセットするのに利用される。各マルチプレクサは、ＲＵＮ信号６５が論理レベルの高（＝１）のときは、第１入力端子の入力信号を選択して出力端子に供給し、低（ロー＝０）のときは、第２入力端子の入力信号を選択して出力端子に供給する。ＲＵＮ信号６５が論理レベルの高（ハイ）のときは、タイマ回路１０が発振するが、これは、ＭＵＸ Ｅ２４からＭＵＸ Ｂ４８の夫々の第１入力端子（２６、３４、４２、５０）が、ＭＵＸ Ｆ１６からＭＵＸ Ｃ４０の夫々の出力端子（２２、３０、３８、４６）に電気的に夫々結合されているからである。更に、ＭＵＸ Ｂ４８の出力端子５４が、リング構成を満たすように、ＭＵＸ Ｆ１６の反転入力端子１８に電気的に結合されているからでもある。
【００３４】
次に、ＲＵＮ信号６５が論理レベルの低（ロー）のときは、タイマ回路１０が所定状態にリセットされるが、これは、ＭＵＸ Ｆ１６からＭＵＸ Ａ５６の夫々が、このときは、第２入力端子（２０、２８、３６、４４、５２、６０）をモニターしているからである。更に、ＭＵＸ Ｆ１６からＭＵＸ Ａ５６の夫々が、独立にプログラムされる論理レベルの入力信号を第２入力端子（２０、２８、３６、４４、５２、６０）の夫々で受けることが可能だからでもある。
【００３５】
次に、ＲＵＮ信号６５が論理レベルの高（ハイ）の場合において、タイマ回路１０の発振器出力信号６８に現れる最初の立ち上がりエッジの遅延時間は、タイマ回路１０のプリセット状態によって決まる。リング構成にあるＭＵＸ Ｂ４８からＭＵＸ Ｆ１６（つまり、４８、４０、３２、２４、１６）の５個の第２入力端子（５２、４４、３６、２８、２０）の全ての夫々が論理レベルの高（ハイ＝１）にプログラム（プリセット）され、ＭＵＸ Ａ５６の第２入力端子６０が低（ロー＝０）にプログラム（プリセット）されていると、発振器出力信号６８は、ＲＵＮ信号６５が論理レベルの高になった後、１ゲートの遅延があって、論理レベルの高になる（図１Ｂの一番上の波形を参照）。
【００３６】
しかし、例えば、ＭＵＸ Ａ５６及びＭＵＸ Ｂ４８の第２入力端子（６０、５２）の夫々が、もし論理レベルの低にプログラムされ、ＭＵＸ Ｃ４０からＭＵＸ Ｆ１６の第２入力端子（４４、３６、２８、２０）の夫々が論理レベルの高にプログラムされると、発振器出力信号６８は、ＲＵＮ信号６５が論理レベルの高になった後、２ゲートの遅延があって、論理レベルの高になる（図１Ｂの上から２番目の波形を参照）。図１Ｂに示すように、このタイミング・パターンは、タイマ回路１０の出力信号として所望する各遅延時間を追加する毎に繰り越される。更に、もし各ゲート遅延時間が約１０ピコ秒の持続時間で、この実施形態における５個のマルチプレクサ（遅延段）であるなら、タイマ回路１０は、１００ピコ秒の範囲を約１０ピコ秒のタイマ分解能でカバーし、また、１周期が約１００ピコ秒で動作するということになる。また、図１Ｂが示すように、ＲＵＮ信号６５が論理レベルの低（ロー）のときの第１〜第６マルチプレクサの第２入力端子の論理レベルの組み合わせ（プリセット）に応じて、タイマ回路の起動（発振開始）時の出力波形の位相が異なる（初期位相が変化する）と考えることもできる。更に、初期位相を調整することで、出力信号波形の最初のエッジ位置の遅延時間を制御し、これによって、タイミングを所望分解能で得ることができる。
【００３７】
次に図２を参照して、第２実施形態例であるタイマ回路１１０を説明する。タイマ回路１１０は、タイマ回路１０と類似又は同一の機能を多数含んでいる。タイマ回路１１０は、第１マルチプレクサ１１６（ＭＵＸ Ｆ）、第２マルチプレクサ１２４（ＭＵＸ Ｅ）、第３マルチプレクサ１３２（ＭＵＸ Ｄ）、第４マルチプレクサ１４０（ＭＵＸ Ｃ）、第５マルチプレクサ１４８（ＭＵＸ Ｂ）及び第６マルチプレクサ１５６（ＭＵＸ Ａ）を含み、これらは複数遅延段の縦続接続組み合わせ回路を構成すると共に、閉ループ・チェーン１６６で接続され、この閉ループ・チェーンによる構成は、別名でリング発振器構成とも呼ばれる。
【００３８】
タイマ回路１１０は、更にカウンタ１７０を含む。カウンタ１７０は、ＭＵＸ Ａ１５６の出力端子１６２に電気的に結合される。ＲＵＮ信号１６５も、カウンタ１７０への入力信号として、そして、負論理（active-low）リセット信号として供給され、カウンタを（そして、リング発振器も）既知の初期状態に設定する。カウンタ１７０への制御入力信号１７１は、この初期状態を制御するのに利用される。
【００３９】
上述のように、タイマ回路１１０も、５個のマルチプレクサ（遅延段）を持っているので、１０ピコ秒の分解能を持つことになる。しかし、この例では、カウンタ１７０が出力端子１６２に電気的に結合されているので、カウンタ１７０を使うことで、分解能は同じ１０ピコ秒のままで、更に長い任意のタイマ値を提供できる。
【００４０】
続いて図３を参照し、第３の実施形態例であるタイマ回路２１０を説明する。タイマ回路２１０は、第１マルチプレクサ２１６（ＭＵＸ Ｆ）、第２マルチプレクサ２２４（ＭＵＸ Ｅ）、第４マルチプレクサ２４０（ＭＵＸ Ｃ）、第５マルチプレクサ２４８（ＭＵＸ Ｂ）及び第６マルチプレクサ２５６（ＭＵＸ Ａ）を含み、これらは複数遅延段の縦続接続組み合わせ回路を構成すると共に、閉ループ・チェーン２６６で接続され、閉ループ・チェーンによる構成は、別名でリング発振器構成とも呼ばれる。タイマ回路２１０は、更に、微細マルチプレクサ（２７４、２８２、２９０、２９８、３０６）、注入マルチプレクサ２３１、試験マルチプレクサ３１４、注入デジタル・アナログ・コンバータ（ＤＡＣ）２３３、精密電圧ＤＡＣ３２２を含んでいる。
【００４１】
複数の微細マルチプレクサ（２７４、２８２、２９０、２９８、３０６）は、上述した１ゲート遅延時間の１０ピコ秒の最小分解能時間を、これよりも短い遅延時間に改善するために利用される。注入マルチプレクサ２３１は、機能的にＭＵＸ Ｆ２１６からＭＵＸ Ｂ２４８と同じ動作をするが、１つだけ追加の機能がある。それは、信号注入機能である。注入マルチプレクサ２３１には、第１入力端子２３４、注入入力端子２７２、第３入力端子２３６、第４入力端子２３５及び出力端子２３８がある。タイマ回路２１０の他のコンポーネントと比較して、注入マルチプレクサ２３１に追加されている入力端子については、詳しくは後述する。
【００４２】
ＭＵＸ２７４には、第１入力端子２７６（Ｆ）、共通第２入力端子３２６、制御ビット入力端子２７８、そして、ＭＵＸ Ｆ２１６の第２入力端子２２０に電気的に結合される出力端子２８０がある。ＭＵＸ２８２には、第１入力端子２８４（Ｅ）、共通第２入力端子３２６、制御ビット入力端子２８６、そして、ＭＵＸ Ｅ２２４の第２入力端子２２９に電気的に結合される出力端子２８８がある。ＭＵＸ２９０には、第１入力端子２９２（Ｄ）、共通第２入力端子３２６、制御ビット入力端子２９４、そして、信号注入マルチプレクサ２３１の第３入力端子２３６に電気的に結合される出力端子２９６がある。ＭＵＸ２９８には、第１入力端子３００（Ｃ）、共通第２入力端子３２６、制御ビット入力端子３０２、そして、ＭＵＸ Ｃ２４０の第２入力端子２４４に電気的に結合される出力端子３０４がある。ＭＵＸ３０６には、第１入力端子３０８（Ｂ）、共通第２入力端子３２６、制御ビット入力端子３１０、そして、ＭＵＸ Ｂ２４８の第２入力端子２５２に電気的に結合される出力端子３１２がある。
【００４３】
試験マルチプレクサ３１４には、第１入力端子３１６（Ａ）、試験クロック入力端子３１８、選択入力端子３１９、そして、ＭＵＸ Ａ２５６の第２入力端子２５９及び第３入力端子２６１に電気的に結合される出力端子３２０がある。試験マルチプレクサ３１４が、選択入力端子３１９でプログラム論理レベル低（ロー）を受けると共に、試験クロック入力端子３１８で試験クロックを受けると、試験クロックは、図２のカウンタ１７０のような、後続回路の機能を試験するように、発振器出力信号２２８へと通過できる。
【００４４】
引き続き図３を参照すると、１０ピコ秒の最小分解能時間を、単一のゲート遅延時間を下回る微細時間値まで小さくできる。例えば、微細マルチプレクサ（２７４、２８２、２９０、２９８、３０６）の共通第２入力端子３２６の夫々に印加されるリセット値は、精密電圧ＤＡＣ３２２によって、「微細」論理値に設定できる。複数の微細マルチプレクサの夫々の対応する出力端子（２８０、２８８、２９６、３０４、３１２）の１つを選択して、この「微細」論理値を、ＭＵＸ Ｆ２１６からＭＵＸ Ｂ２４８までの夫々の第２入力端子（２２０、２２９、２３６、２４４、２５２）の対応する１つへと通過させても良く、これによって、タイマ回路２１０の発振の開始時に、そのＭＵＸについて「微細（fractional＝１より小さい値の）」ゲート遅延時間を生じさせる。
【００４５】
１つの例としては、ＭＵＸ Ａ２５６の入力端子２６１が論理レベルのゼロに設定され、精密電圧ＤＡＣ３２２からのプログラム微細論理レベル０.７が微細マルチプレクサ３０６を通過してＭＵＸ Ｂ２４８の入力端子２５２へと送られ、微細マルチプレクサ２７４、２８２、２９０及び２９８が高（ハイ）論理レベルを選択している例があり、この場合では、ＲＵＮ信号２６４が高論理レベルになった後、タイマ回路２１０が高出力信号を１.３ゲート遅延時間で生成する（ＭＵＸ Ｂに関しては、０.７から１まで上昇するので０.３ゲート遅延時間であり、そして、ＭＵＸ Ａに関しては、０から１まで上昇するので１ゲート遅延時間である）。一般化して言えば、微細マルチプレクサ（２７４、２８２、２９０、２９８、３０６）の任意の１つが、精密電圧ＤＡＣ３２２から微細論理レベルを、対応するリング・マルチプレクサに関する初期状態レベルとして選択する一方、残りの微細マルチプレクサは、夫々の第１入力端子への入力信号を選択して出力する。
【００４６】
本願でいう「微細論理レベル」とは、論理０と論理１の中間に位置する線形な電圧という観点から定義されるものでなく、その開始電圧に基づいて選択されたマルチプレクサを用いて実現される実際の遅延時間が線形に位置づけされるという観点から定義されている。例えば、微細論理レベルの０.７とは、その電圧レベルが、論理レベル１の電圧と比較して電圧比で０．７ということでなく、実現される遅延時間が、１ゲート遅延時間（この例では１０ピコ秒）と比較して比率にして０．７に相当する遅延時間（この例で言えば７ピコ秒）となるような電圧レベルということである。これは、十分なビット数（従って高分解能）のＤＡＣを用いると共に、微細論理レベルの電圧と、実現される遅延時間との関係を予め求めておくことで実現しても良い。これに加えて、又は、これに代えて、この機能を実現するのに、１つの精密電圧ＤＡＣだけとする代わりに、複数のリング・マルチプレクサ（２１６、２２４、２３１、２４０、２４８）夫々の第２入力端子に、別々の微細論理レベルを供給する別々の精密電圧ＤＡＣをタイマ回路に設けても良い。このように、複数のリング・マルチプレクサの初期状態を、論理０と論理１でプログラム（設定）しつつ、オプションで１つの微細論理レベルをリング・マルチプレクサの端部のマルチプレクサにプログラムしても良い。ある実施形態では、例えば、５個のＤＡＣがリング・マルチプレクサに直接供給することで、これを実現しても良い。または、１個のＤＡＣと複数の微細マルチプレクサを用いて、リング・マルチプレクサ中の選択された１つのマルチプレクサがＤＡＣの出力信号を受けることで、これを実現しても良い。
【００４７】
図３に示すように、タイマ回路２１０が長い期間であっても確実に正確であるようにすため、信号注入マルチプレクサ２３１を用いても良い。例えば、ＲＵＮ信号２６４を水晶制御発振回路（図示せず）に同期させるのではなく、水晶制御発振信号を注入クロック信号２７０として、信号注入マルチプレクサ２３１の注入入力端子２７２に直接注入できる。注入ＤＡＣ２３３は、マルチプレクサ２３１の第４入力端子２３５に電流を供給する。この可変電流は、マルチプレクサ２３１に供給が許される注入クロック信号２７０の量を制御するのに利用しても良く、最終的には、タイマ回路２１０に対する注入ロック効果（injection-locking effect）の頑強さを決定する。実際、タイマ回路２１０は、ＲＵＮ信号２６４の立ち上がりエッジでプログラムされた位相から動作を開始するが、注入ロック効果のために、その位相及び周波数がゆっくりと時間をかけてシフトし、注入される水晶制御クロックと位相及び周波数が揃う。注入ＤＡＣ２３３からの電流が増加すると、注入ロック効果は、この増加した電流に比例するので、タイマ回路２１０は更に長い期間に渡り安定する。
【００４８】
注入クロック２７０は、タイマ回路２１０の時間設定が短めの場合にはスイッチ・オフとするようにし（これは、注入ロック効果による位相シフトからジッタが生じるのを避けるため）、時間設定が長めの場合にはスイッチ・オンとするようにしても良い。これに代えて、注入電流の振幅をプログラムして可変可能なＤＡＣを用いても良い。これによれば、ソフトウェアによって、注入ロック効果で誘発されるジッタを最小にする注入レベルを求めることを可能にしながら、望ましい周波数にロックするための十分な注入量を確保できる。更に、ソフトウェアであれば、時間に応じて注入電流振幅が徐々に大きくなるようにプログラムでき、これによって、短期間のロック無しモードと、長期間の注入ロック・モードとの間で、動作の振る舞いに「大きな落差」が生じるのを避けることができる。
【００４９】
図４を参照して、タイマ回路の第４の実施形態の例３００を説明する。タイマ回路３００には、第１電気コンポーネント３０４と第２電気コンポーネント３１２がある。第１電気コンポーネント３０４には、第１入力端子３０６、第２入力端子３０８及び反転出力端子３１０がある。第２電気コンポーネント３１２には、第１入力端子３１４、第２入力端子３１６及び反転出力端子３１８がある。タイマ回路３００には、最後の電気コンポーネント３２０があり、これには、第１入力端子３２２、第２入力端子３２４及び反転出力端子３２６がある。上述した実施形態のように、タイマ回路３００のリング発振器構成は、最後の電気コンポーネント３２０の反転出力端子３２６を、第１電気コンポーネント３０４の第１入力端子３０６と電気的に結合する閉ループ・チェーン３０２で実現される。タイマ回路３００のタイミング関係は、上述した本願発明の実施形態と同様である。加えて、タイマ回路３００は、複数のＮＡＮＤゲートから構成されているが、ＮＯＲゲートを用いて別のタイマ回路を構成しても良い。更に、タイマ回路の別の例では、３つ以上の電気コンポーネントを含んでいても良い。
【００５０】
図５を参照して、タイマ回路の第５の実施形態の例を説明する。タイマ回路４００は、上述したタイマ回路３００と同じリング発振器構成を実現している点で類似し、更に、タイマ回路４００は上述した実施形態と同じタイミング関係で動作する点でも類似する。しかし、タイマ回路４００には、上述のタイマ回路２１０と類似する更に高い分解能を提供するための付加回路も含んでいる。
【００５１】
タイマ回路４００は、複数の電気コンポーネントを含んでいる。それは、第１電気コンポーネント４０４、第２電気コンポーネント４１２、第３電気コンポーネント４２０、第４電気コンポーネント４２８及び最後の電気コンポーネント４３６であり、これらは遅延段の縦続接続組み合わせ回路を構成する共に、閉ループ・チェーン４０２で接続されており、この閉ループ・チェーンによる構成は、別名で、リング発振器構成とも呼ばれる。
【００５２】
先に述べた本発明の実施形態のように、複数の電気コンポーネント（４０４、４１２、４２０、４２８、４３６）の夫々は、対応する第１入力端子（４０６、４１４、４２２、４３０、４３８）、第２入力端子（４０８、４１６、４２４、４３２、４４０）及び反転出力端子（４１０、４１８、４２６、４３４、４４２）を有している。反転出力端子（４１０、４１８、４２６、４３４）の夫々は、遅延段中の次の電気コンポーネントの第１入力端子（４１４、４２２、４３０、４３８）に電気的に結合される。しかし、最後の電気コンポーネント４３６の最後の反転出力端子４４２は、閉ループ・チェーン４０２によって、第１電気コンポーネント４０４の第１入力端子４０６に戻って電気的に結合され、これによって、閉ループ・リング発振器構成が完成する。ここでも、タイマ回路４００のタイミング関係は、上述したタイマ回路２１０のものと同様である。
【００５３】
タイマ回路４００には、更に、複数の微細電気コンポーネント（４４８、４５４、４６２、４７０、４７８）、制御電気コンポーネント４４６及び共通ＲＵＮ／起動ライン４４４がある。微細電気コンポーネント（４４８、４５４、４６２、４７０、４７８）は、より高い分解能を提供するよう機能すると共に、起動（動作開始）時点をプログラムに従って所望の時間だけ遅延する機能も提供する。
【００５４】
複数の微細電気コンポーネント（４４８、４５４、４６２、４７０、４７８）の夫々は、対応する第１入力端子（４５０、４５６、４６４、４７２、４７８）、第２入力端子（４５２、４５８、４６６、４７４、４８０）及び反転出力端子（４５３、４６０、４６８、４７６、４８２）から構成される。図５に示すように、微細電気コンポーネント（４４８、４５４、４６２、４７０、４７８）の反転出力端子（４５３、４６０、４６８、４７６、４８２）の夫々は、電気コンポーネント（４０４、４１２、４２０、４２８、４３６）の第２入力端子（４０８、４１６、４２４、４３２、４４０）に電気的に結合される。ここでも、タイマ回路２１０に関して上述したように、これら微細電気コンポーネントによって、遅延時間の分解能をより高くでき、また、遅延時間量がプログラム可能になる。
【００５５】
制御電気コンポーネント４４６は、イネーブルされた場合、微細電気コンポーネント（４４８、４５４、４６２、４７０、４７８）夫々の第２入力端子（４５２、４５８、４６６、４７４、４８０）に、ＲＵＮ／起動信号４４４を供給するよう機能する。ＲＵＮ／起動信号４４４がイネーブルされた場合、微細電気コンポーネントの夫々が、このイネーブル信号を受ける。しかし、複数の第１入力端子（４５０、４５６、４６４、４７２、４７８）の中で１つだけについて、その入力信号が夫々の微細電気コンポーネントを通過し、そして、上述したリング発振器構成の回路を構成する複数の電気コンポーネント（４０４、４１２、４２０、４２８、４３６）の対応する１つへと通過する。加えて、タイマ回路４００は複数のＮＡＮＤゲートで構成されているが、別の例のタイマ回路では、複数のＮＯＲゲートで構成しても良い。更に、別の例のタイマ回路では、本願で開示した本発明による実施形態で説明したものよりも、電気コンポーネントの数が多くても良いし、少なくても良い。
【００５６】
図示した実施形態を参照して本発明の原理を説明及び図示してきたが、こうした原理から離れることなく構成や詳細を変更したり、所望の形態へと組み替えても良いことは当然である。また、上述では特定の実施形態に絞って説明したが、他の構成も考えられる。特に、本願では「本発明の実施形態による」といった表現を使っているが、こうした言い回しは、概して、基準となりえる実施形態を意味しているのであって、本発明が特定の実施形態の構成に限定されることを意味するものではない。本願で示したように、こうした用語は、同じか又は異なる実施形態を、他の実施形態と組み合わせ可能であることに言及しているものである。
【００５７】
本発明の具体的な実施形態を実例で説明し、実例を説明する目的で記述してきたが、本発明の精神と範囲から逸脱することなく、多様な変形が可能なことは明らかであろう。即ち、上述の実施形態を種々に変更可能であるという観点から、詳細な説明や関連する図面等は、単に説明の都合によるものに過ぎず、本発明の範囲を限定するものではない。
【符号の説明】
【００５８】
１０  タイマ回路
１６  第１マルチプレクサ
２４  第２マルチプレクサ
３２  第３マルチプレクサ
４０  第４マルチプレクサ
４８  第５マルチプレクサ
５６  第６マルチプレクサ
６４  共通起動入力端子
６５  ＲＵＮ信号
６６  閉ループ・チェーン
１１０  タイマ回路
１１６  第１マルチプレクサ
１２４  第２マルチプレクサ
１３２  第３マルチプレクサ
１４０  第４マルチプレクサ
１４８  第５マルチプレクサ
１５６  第６マルチプレクサ
１６４  共通起動入力端子
１６５  ＲＵＮ信号
１６６  閉ループ・チェーン
１７０  カウンタ
２１０  タイマ回路
２１６  第１マルチプレクサ
２２４  第２マルチプレクサ
２３１  注入マルチプレクサ
２３３  注入ＤＡＣ
２４０  第４マルチプレクサ
２４８  第５マルチプレクサ
２５６  第６マルチプレクサ
２６６  閉ループ・チェーン
２７４  微細マルチプレクサ
２８２  微細マルチプレクサ
２９０  微細マルチプレクサ
２９８  微細マルチプレクサ
３００  タイマ回路
３０４  第１電気コンポーネント
３０６  微細マルチプレクサ
３１２  第２電気コンポーネント
３１４  試験マルチプレクサ
３２０  最後の電気コンポーネント
３２２  精密電圧ＤＡＣ
４００  ダイマ回路
４０２  閉ループ・チェーン
４０４  第１電気コンポーネント
４１２  第２電気コンポーネント
４２０  第３電気コンポーネント
４２８  第４電気コンポーネント
４３６  最後の電気コンポーネント
４４４  共通ＲＵＮ／起動ライン
４４６  制御電気コンポーネント
４４８  微細電気コンポーネント
４５４  微細電気コンポーネント
４６２  微細電気コンポーネント
４７０  微細電気コンポーネント
４７８  微細電気コンポーネント
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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