(57)【要約】【課題】ハードウェアによる色変換の高速化を、簡易なハードウェア構成で実現する。【解決手段】画像処理装置は比較処理部から出力された画素を色変換部により色変換し、色変換された画素を出力バッファーに書き込み、当該画素と画素値が一致する画素に当該画素値をコピーして書き込む。比較処理部は、第１比較器３２ａと、第１比較器３２ａの比較結果が不一致であった第２サブブロックの代表画素のアドレスを保持する第１メモリー３４ａと、第２比較器３２ｂと、第２比較器３２ｂの比較結果が不一致であった第１サブブロック内の各第２サブブロックの代表画素のアドレスを保持する第２メモリー３４ｂと、色変換する画素として、第１サブブロックの代表画素と、第２メモリー３４ｂにアドレスが保持された代表画素と、第１メモリー３４ａにアドレスが保持された代表画素以外の各画素を読み出す読出制御部３６及び３７とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
画像データをブロック単位で入力し、複数のブロックを保持する第１入力バッファーと、
前記第１入力バッファーから１ブロックを入力し、当該１ブロック内の各画素の画素値を比較して、当該１ブロックの色変換する画素を出力する比較処理部と、
前記比較処理部から出力された画素を色変換する色変換部と、
出力バッファーと、
前記色変換部により色変換された画素を前記出力バッファーに書き込み、前記比較の結果、当該色変換された画素と画素値が一致する画素に対し、当該色変換された画素の画素値をコピーして書き込むバッファー制御部と、を備え、
前記比較処理部は、
第２入力バッファーと、
前記第１入力バッファーに保持された１ブロックを、前記第２入力バッファーに書き込む書込制御部と、
前記１ブロックを分割して得られた第１サブブロックを、さらに分割して得られた第２サブブロック内の各画素の画素値を比較し、各画素値が一致か又は不一致かを示す比較結果を出力する第１比較器と、
前記第１比較器による比較結果が不一致であった第２サブブロックの代表画素のアドレスを保持する第１メモリーと、
前記第１サブブロック内の各第２サブブロックの代表画素の画素値を比較し、各画素値が一致し、かつ前記第１比較器による比較結果が一致である場合は一致の比較結果を出力し、各画素値が不一致か又は前記第１比較器による比較結果が不一致である場合は不一致の比較結果を出力する第２比較器と、
前記第２比較器による比較結果が不一致であった第１サブブロック内の各第２サブブロックの代表画素のアドレスを保持する第２メモリーと、
前記色変換する画素として、前記第１サブブロックの代表画素と、前記第２メモリーにアドレスが保持された第２サブブロックの代表画素と、前記第１メモリーにアドレスが保持された代表画素以外の第２サブブロック内の各画素とを、前記第２入力バッファーから読み出して出力する読出制御部と、
を備える画像処理装置。
【請求項２】
前記比較処理部は、前記第２入力バッファー、前記書込制御部、前記第１比較器、前記第１メモリー、前記第２比較器、前記第２メモリー及び前記読出制御部を含む比較モジュールを複数備え、複数のブロックを入力して、各比較モジュールにより各ブロックの比較を並列に行って、各ブロックの色変換する画素を順次前記色変換部に出力する、
請求項１に記載の画像処理装置。
【請求項３】
前記書込制御部は、第１サブブロックの代表画素、第２サブブロックの代表画素、第２サブブロック内の代表画素以外の各画素の順に割り振られた書込アドレスを前記第２入力バッファーに出力し、前記第２入力バッファーに書き込まれた１ブロックにアドレスを割り当てる、
請求項１又は２に記載の画像処理装置。
【請求項４】
前記第１比較器及び第２比較器は、各画素値の比較時、色空間も比較し、画素値及び色空間が一致する場合、各画素値が一致の比較結果を出力し、画素値又は色空間が不一致の場合、各画素値が不一致の比較結果を出力する、
請求項１〜３の何れか一項に記載の画像処理装置。
【請求項５】
前記第１比較器及び第２比較器は、各画素値の比較時、属性も比較し、画素値及び属性が一致する場合、各画素値が一致の比較結果を出力し、画素値又は属性が不一致の場合、各画素値が不一致の比較結果を出力する、
請求項１〜３の何れか一項に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関する。
【背景技術】
【０００２】
プリンターやコピー機等の画像形成装置においては、画像データを色変換し、入力された画像データの色空間を、画像形成装置が表現可能な色空間に一致させている。
色空間同士は複雑な関係にあるため、色変換時、色変換後の画素値を逐一演算するのではなく、入力値に対し色変換後の出力値が定められたＬＵＴ（Look Up Table）が利用されている（例えば、特許文献１参照）。ＬＵＴにおいて、全ての入力値に対応する出力値を定めると、大容量のメモリーが必要となるため、通常のＬＵＴは、代表色についてのみ入力値と出力値が定められ、他は補間演算によって出力値を得ている。
【０００３】
代表色のみ入力値と出力値を保持するようにしても、必要なメモリー容量は決して小さくない。色空間を構成する色数が多いほど、ＬＵＴのデータ量が増え、大容量のメモリーが必要となる。そのようなメモリーを持つ色変換回路を、ＬＳＩ（Large Scale Integration）のようなハードウェアに実装するには、負担が大きいことが知られている。
【０００４】
一般に、ハードウェアによる処理を高速化するためには、処理回路を複数設けて、並列に処理していく方法が有効である。しかし、色変換回路に関しては、上述したような容量の大きいメモリーを並列に設けることになるため、ハードウェアへの実装はより困難を伴う。Ｃ（シアン）、Ｍ（マジェンタ）、Ｙ（イエロー）及びＫ（黒）のような多数色を使用する画像形成装置においては、特に困難である。
【０００５】
そのため、従来はハードウェアではなく、ソフトウェアにより色変換することが多かった（例えば、特許文献１、２参照）。
ソフトウェアにより色変換する場合、ハードウェアにより色変換する場合と比べて、１画素の色変換に要する時間が長い。しかし、文字や図形の画像領域については、同じ文字、同じ図形の画像領域内であれば同一色である場合が多く、ソフトウェアによれば一括変換が可能である。よって、文字や図形の画像領域が多い画像データであれば、ソフトウェアによる色変換であっても処理時間を短縮することができる。
【０００６】
上記特許文献１は、そのような特性を活かして、注目画素と画素値が同じ画素の連続数を求め、注目画素の色変換後の画素値をその連続数だけ繰り返すことにより、色変換の処理時間を短縮している。また、特許文献２によれば、プリンタドライバーにより画像データを生成する段階で、特許文献１と同様の処理をしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２０５６３６号公報
【特許文献２】特開２００４−５４６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一方、画像データには、文字や図形の他に写真の画像領域が含まれていることも多い。写真の画像領域内は同一色とは限らず、隣接する画素の画素値の予測が難しい。そのため、１画素ずつ色変換する以外に方法が無く、処理速度が低下する要因となっている。結局、ソフトウェアによる色変換は、ハードウェアによる色変換に比べて、やはり処理時間が長く、色変換の高速化が望まれている。
【０００９】
本発明の課題は、ハードウェアによる色変換の高速化を、簡易なハードウェア構成で実現することである。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明によれば、
画像データをブロック単位で入力し、複数のブロックを保持する第１入力バッファーと、
前記第１入力バッファーから１ブロックを入力し、当該１ブロック内の各画素の画素値を比較して、当該１ブロックの色変換する画素を出力する比較処理部と、
前記比較処理部から出力された画素を色変換する色変換部と、
出力バッファーと、
前記色変換部により色変換された画素を前記出力バッファーに書き込み、前記比較の結果、当該色変換された画素と画素値が一致する画素に対し、当該色変換された画素の画素値をコピーして書き込むバッファー制御部と、を備え、
前記比較処理部は、
第２入力バッファーと、
前記第１入力バッファーに保持された１ブロックを、前記第２入力バッファーに書き込む書込制御部と、
前記１ブロックを分割して得られた第１サブブロックを、さらに分割して得られた第２サブブロック内の各画素の画素値を比較し、各画素値が一致か又は不一致かを示す比較結果を出力する第１比較器と、
前記第１比較器による比較結果が不一致であった第２サブブロックの代表画素のアドレスを保持する第１メモリーと、
前記第１サブブロック内の各第２サブブロックの代表画素の画素値を比較し、各画素値が一致し、かつ前記第１比較器による比較結果が一致である場合は一致の比較結果を出力し、各画素値が不一致か又は前記第１比較器による比較結果が不一致である場合は不一致の比較結果を出力する第２比較器と、
前記第２比較器による比較結果が不一致であった第１サブブロック内の各第２サブブロックの代表画素のアドレスを保持する第２メモリーと、
前記色変換する画素として、前記第１サブブロックの代表画素と、前記第２メモリーにアドレスが保持された第２サブブロックの代表画素と、前記第１メモリーにアドレスが保持された代表画素以外の第２サブブロック内の各画素とを、前記第２入力バッファーから読み出して出力する読出制御部と、
を備える画像処理装置が提供される。
【００１１】
請求項２に記載の発明によれば、
前記比較処理部は、前記第２入力バッファー、前記書込制御部、前記第１比較器、前記第１メモリー、前記第２比較器、前記第２メモリー及び前記読出制御部を含む比較モジュールを複数備え、複数のブロックを入力して、各比較モジュールにより各ブロックの比較を並列に行って、各ブロックの色変換する画素を順次前記色変換部に出力する、
請求項１に記載の画像処理装置が提供される。
【００１２】
請求項３に記載の発明によれば、
前記書込制御部は、第１サブブロックの代表画素、第２サブブロックの代表画素、第２サブブロック内の代表画素以外の各画素の順に割り振られた書込アドレスを前記第２入力バッファーに出力し、前記第２入力バッファーに書き込まれた１ブロックにアドレスを割り当てる、
請求項１又は２に記載の画像処理装置が提供される。
【００１３】
請求項４に記載の発明によれば、
前記第１比較器及び第２比較器は、各画素値の比較時、色空間も比較し、画素値及び色空間が一致する場合、各画素値が一致の比較結果を出力し、画素値又は色空間が不一致の場合、各画素値が不一致の比較結果を出力する、
請求項１〜３の何れか一項に記載の画像処理装置が提供される。
【００１４】
請求項５に記載の発明によれば、
前記第１比較器及び第２比較器は、各画素値の比較時、属性も比較し、画素値及び属性が一致する場合、各画素値が一致の比較結果を出力し、画素値又は属性が不一致の場合、各画素値が不一致の比較結果を出力する、
請求項１〜３の何れか一項に記載の画像処理装置が提供される。
【発明の効果】
【００１５】
本発明によれば、第１サブブロック内の各画素値が一致する場合、第１サブブロック単位で一括して色変換することができる。第１サブブロック内の各画素値が不一致である場合、第１サブブロックより小さい第２サブブロック単位で、一括して色変換するか又は各画素を色変換することができる。よって、色変換する画素の数を減らして、色変換の処理時間を短縮することができる。色変換部が１つであっても、色変換の高速化が可能であり、ハードウェアによる色変換の高速化を、簡易なハードウェア構成で実現することができる。
【図面の簡単な説明】
【００１６】
【図１】画像形成装置の機能ブロック図である。
【図２】第１実施の形態に係る画像処理装置の色変換を行う構成部分の構成図である。
【図３】画像データの入力例を示している。
【図４】図２の比較処理部の構成図である。
【図５】１ブロックの各画素に割り当てられたアドレスの例を示している。
【図６】第１比較器及び第２比較器が比較に要する処理時間を示している。
【図７】（ａ）色変換部への画素の入力順の一例である。（ｂ）色変換部への画素の入力順の一例である。（ｃ）第２メモリーが無い場合の色変換部への画素の入力順の例を示している。
【図８】色変換された画素のコピー例を示している。
【図９】比較処理部が第３比較器を備えた場合の構成図である。
【図１０】第２の実施の形態に係る画像処理装置の色変換を行う構成部分の構成図である。
【図１１】複数の比較モジュールを備えた比較処理部の構成図である。
【図１２】複数の比較モジュールを備えた場合の比較及び色変換の処理時間を示している。
【図１３】（ａ）１ブロック内に不一致の画素がある場合に、１つの比較モジュールが比較に要する処理時間と色変換に要する処理時間を示している。（ｂ）１ブロック内の全画素が一致する場合に、１つの比較モジュールが比較に要する処理時間と色変換に要する処理時間を示している。（ｃ）１ブロック内の全画素が一致する場合に、複数の比較モジュールが比較に要する処理時間と色変換に要する処理時間を示している。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、本発明の画像処理装置の実施の形態について説明する。
【００１８】
〔第１の実施の形態〕
図１は、画像形成装置Ｔの機能ブロック図を示している。画像形成装置Ｔには、第１の実施の形態に係る画像処理装置Ｇ１が搭載されている。
画像形成装置Ｔは、画像データに基づいて用紙上に画像を形成する。画像形成装置Ｔは、原稿を読み取って画像データを得ることもできるし、ネットワーク上のコンピューターから受信したＰＤＬ（Page Description Language）データから画像データを得ることもできる。
画像形成装置Ｔは、図１に示すように、プリントコントローラー１、画像読取部２、画像メモリー３、画像処理装置Ｇ１、画像形成部４、制御部５、記憶部６、操作部７、表示部８及び通信部９を備えている。
【００１９】
プリントコントローラー１は、通信部を備えてネットワーク上のコンピューターからＰＤＬデータを受信し、当該ＰＤＬデータをラスタライズ処理して、ビットマップ形式の画像データを生成する。プリントコントローラー１は、Ｃ（シアン）、Ｍ（マジェンタ）、Ｙ（イエロー）、Ｋ（黒）の４色の画像データを生成する。生成された画像データは画像メモリー３に出力され、保持される。
【００２０】
プリントコントローラー１は、ラスタライズ処理時、画素毎の属性を示す属性データを生成する。属性データは、画像データとともに出力される。
属性としては、文字（Text）、図形（Graphics）、写真（Image）がある。プリントコントローラー１は、文字、図形及び写真の各オブジェクトに該当する画素の属性を、それぞれ文字、図形及び写真の属性に設定する。
【００２１】
画像読取部２は、スキャナー等により原稿を読み取って、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の画像データを生成する。生成された画像データは、画像メモリー３に出力され、保持される。
【００２２】
画像メモリー３は、画像データを保持するメモリーである。画像メモリー３としては、ＤＲＡＭ（Dynamic Random Access Memory）等を用いることができる。
【００２３】
画像処理装置Ｇ１は、画像読取部２により生成されたＲ、Ｇ、Ｂの画像データを、画像メモリー３から読み出して色変換し、Ｃ、Ｍ、Ｙ、Ｋの画像データを出力する。
プリントコントローラー１により生成された画像データは、Ｃ、Ｍ、Ｙ、Ｋの色空間であるが、画像処理装置Ｇ１は、この画像データを色変換し、色補正されたＣ、Ｍ、Ｙ、Ｋの画像データを出力することもできる。
【００２４】
画像処理装置Ｇ１は、色変換された画像データに、各種画像処理を施す。
例えば、画像処理装置Ｇ１は、色変換された画像データを圧縮処理して画像メモリー３に書き込み、当該画像データを制御部５からの指示に応じて画像メモリー３から読み出して伸張処理する。画像処理装置Ｇ１は、制御部５の指示に従って、画像データに拡大又は縮小、回転、スタンプ及びページ番号の付加等の画像処理を施すこともできる。
また、画像処理装置Ｇ１は、画像データを中間調処理して画像形成部４に出力する。中間調処理としては、スクリーン処理、誤差拡散処理等が挙げられる。
【００２５】
画像形成部４は、画像データに基づき、用紙上に画像を形成する。
具体的には、画像形成部４は、Ｃ、Ｍ、Ｙ、Ｋの色毎に露光部、現像部、感光体を４セット備えている。露光部は、帯電し、回転する感光体上を、画像データに基づいて光走査して露光する。現像部は、露光により感光体上に形成された静電潜像を、トナーで現像する。このようにして４つの感光体上に形成された各色の画像は、中間転写ベルト等を介して用紙上に重ねて転写され、定着装置により定着処理される。
【００２６】
制御部５は、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）等を備えている。制御部５は、記憶部６に記憶されているプログラムを読み出し、当該プログラムに従って画像形成装置Ｔの各部を制御する。
例えば、制御部５は、画像処理装置Ｇ１により画像データを画像処理させて、画像形成部４により画像を形成させる。
【００２７】
記憶部６は、制御部５が読み取り可能なプログラム、ファイル等を記憶している。記憶部６としては、例えばハードディスク、ＲＯＭ（Read Only Memory）等の記憶媒体を用いることができる。
【００２８】
操作部７は、操作キーや表示部８と一体に構成されたタッチパネル等を備え、これらの操作に応じた操作信号を制御部５に出力する。
表示部８は、制御部５の指示に従って操作画面等を表示する。
通信部９は、制御部５からの指示に従い、ネットワーク上のサーバー等と通信する。
【００２９】
図２は、画像処理装置Ｇ１の色変換を行う構成部分を示している。
図２に示すように、画像処理装置Ｇ１は、バッファー制御部ｇ０、第１入力バッファーｇ１、比較処理部ｇ２Ａ、色変換部ｇ３、出力バッファーｇ４、バッファー制御部ｇ５を備えている。
【００３０】
バッファー制御部ｇ０は、第１入力バッファーｇ１に対する画像データの書き込み及び読み出しを行う。
バッファー制御部ｇ０は、第１入力バッファーｇ１へイネーブル信号及び書込アドレスを出力して、ブロック単位で画像データを第１入力バッファーｇ１に書き込む。
また、バッファー制御部ｇ０は、第１入力バッファーｇ１へイネーブル信号及び読出アドレスを出力して、第１入力バッファーｇ１からブロック単位で画像データを読み出す。
【００３１】
第１入力バッファーｇ１は、画像データをブロック単位で保持するメモリーである。
第１入力バッファーｇ１は、バッファー制御部ｇ０からのイネーブル信号及び書込アドレスに応じて、画像メモリー３に保持されている画像データをブロック単位で入力し、複数のブロックを保持する。複数のブロックを保持することにより、各ブロックを比較処理部ｇ２Ａへ連続して出力することができ、好ましい。
図３は、画像データの入力例を示している。
第１入力バッファーｇ１は、図３に示すように、例えば８×８画素を１ブロックとして、４ブロックの画像データを保持する。
【００３２】
比較処理部ｇ２Ａは、第１入力バッファーｇ１から１ブロックを入力し、当該１ブロック内の各画素の画素値を比較して、当該１ブロックの色変換する画素を出力する。
この時、比較処理部ｇ２Ａは、色変換する画素のアドレスADRS及び比較結果cmpを、バッファー制御部ｇ５に出力する。
【００３３】
色変換部ｇ３は、比較処理部ｇ２Ａから出力された画素を色変換する。
色変換部ｇ３は、複数のＬＵＴを保持するメモリーを備え、各ＬＵＴを切り替えて色変換に用いる。例えば、色変換部ｇ３は、画像読取部２により生成された画像データの色変換時、Ｒ、Ｇ、Ｂの入力値に対し、Ｃ、Ｍ、Ｙ、Ｋの出力値が定められたＬＵＴを用いる。また、色変換部ｇ３は、プリントコントローラー１により生成された画像データの色変換時、Ｃ、Ｍ、Ｙ、Ｋの入力値に対し、色補正されたＣ、Ｍ、Ｙ、Ｋの出力値が定められたＬＵＴを用いる。
【００３４】
上記ＬＵＴ以外にも、色変換部ｇ３は、Ｌ＊ａ＊ｂ＊、Ｌ＊ｕ＊ｖ＊、ｓＲＧＢ、Ａｄｏｂｅ（登録商標）ＲＧＢ等の様々な色空間をＣ、Ｍ、Ｙ、Ｋの色空間に対応させたＬＵＴを備えることが好ましい。
色変換部ｇ３は、入力された画像データの色空間に応じてＬＵＴを切り替えて色変換することにより、入力された画像データの色空間に広く対応ことができる。
【００３５】
また、色変換部ｇ３は、属性毎にＬＵＴを備えることが好ましい。
属性によって、例えば文字と写真とでは、求められる色特性が異なるため、属性に応じたＬＵＴを用いることにより、色変換によって各属性に適した色特性を再現することができる。
色変換部ｇ３は、例えばＲ、Ｇ、ＢとＣ、Ｍ、Ｙ、Ｋを対応させたＬＵＴとして、文字、図形及び写真の各属性に応じた色特性を再現する３種類のＬＵＴを備え、色変換する画素の属性によってＬＵＴを切り替えればよい。
なお、画像データは属性データとともに出力されるので、色変換部ｇ３は、この属性データに基づいて各画素の属性を判断することができる。
【００３６】
ＬＵＴは、そのデータ量を減らすため、入力値及び出力値が各色空間の代表値からなるＬＵＴであることもできる。色変換部ｇ３は、入力値に近い代表値を補間演算し、出力値を得ることができる。
【００３７】
出力バッファーｇ４は、第１入力バッファーｇ１と同じく、画像データをブロック単位で保持するメモリーである。
出力バッファーｇ４は、バッファー制御部ｇ５からのイネーブル信号及び書込アドレスに応じて、色変換部ｇ３から出力された複数のブロックの色変換後の各画素を保持する。
また、バッファー制御部ｇ５からのイネーブル信号及び読出アドレスに応じて、保持している各ブロックを出力する。
【００３８】
バッファー制御部ｇ５は、出力バッファーｇ４に対する画像データの書き込み及び読み出しを行う。
バッファー制御部ｇ５は、比較処理部ｇ２Ａから出力されたアドレスADRSを用いて、出力バッファーｇ４へイネーブル信号及び書込アドレスを出力し、色変換部ｇ３により色変換された画素を出力バッファーｇ４に書き込む。
色変換されていない画素は、色変換された画素と画素値が一致する画素である。バッファー制御部ｇ５は、比較処理部ｇ２Ａから出力された比較結果cmpに応じて、色変換された画素と画素値が一致する画素に対し、色変換された画素の画素値をコピーして出力バッファーｇ４に書き込む。
また、バッファー制御部ｇ５は、出力バッファーｇ４へイネーブル信号及び読出アドレスを出力して、ブロック単位で画像データを読み出す。
【００３９】
図４は、上記比較処理部ｇ２Ａの構成図である。
図４に示すように、比較処理部ｇ２Ａは、書込制御部３０、第２入力バッファー３１、第１比較器３２ａ、第２比較器３２ｂ、メモリー制御部３３、第１メモリー３４ａ、第２メモリー３４ｂ、セレクター３５、読出制御部３６及び３７、カウンターＣ１〜Ｃ３を備えて、構成されている。
【００４０】
書込制御部３０は、第２入力バッファー３１へイネーブル信号WE及び書込アドレスWADRSを出力して、第１入力バッファーｇ１に保持された１ブロックを書き込む。
【００４１】
第２入力バッファー３１は、１ブロックの画像データを保持するメモリーである。
色変換する画素を複数のブロック間で連続して色変換部ｇ３へ出力するためには、第２入力バッファー３１は、複数のブロックを保持できるメモリーであることが好ましい。
【００４２】
第２入力バッファー３１は、書込制御部３０からのイネーブル信号WEに応じて、第１入力バッファーｇ１から１ブロックを入力し、当該１ブロックを保持する。このとき、第２入力バッファー３１は、書込アドレスWADRSに応じて１ブロックの各画素にアドレスを割り当てて保持する。
書込アドレスWADRSは、１ブロックを分割して得られた第１サブブロックの代表画素、当該第１サブブロックを分割して得られた第２サブブロックの代表画素、当該第２サブブロック内の代表画素以外の各画素の順に、アドレスが割り当てられるように構成されている。このような書込アドレスWADRSにより、色変換する画素の読み出しが容易となる。
【００４３】
図５は、１ブロックに割り当てられたアドレスの例を示している。図５において、丸は画素を表し、丸中の０〜１５又は０〜１５とａ〜ｃの組み合わせは各画素に割り当てられたアドレスを表している。
図５に示すように、８×８画素からなる１ブロックを主走査方向及び副走査方向に等分割すると、４×４画素からなる４つの第１サブブロックが得られる。同様にして、この第１サブブロックをさらに等分割すると、２×２画素からなる１６の第２サブブロックが得られる。
【００４４】
１ブロックの分割方法はこれに限定されない。例えば、８×８画素を副走査方向に４分割し、８×２画素からなる４つの第１サブブロックを得て、当該第１サブブロックを主走査方向に２分割し、４×２画素からなる８つの第２サブブロックを得ることもできる。
画像データを低解像度に変換する可能性を考慮すると、第２サブブロックは主走査方向と副走査方向の画素数が同じであることが好ましい。
【００４５】
第１サブブロック及び第２サブブロックの先頭画素、すなわち第１サブブロック内又は第２サブブロック内の左上に位置する画素が、代表画素である。先頭画素が代表画素である場合、第１サブブロックと第２サブブロックの代表画素が同じ画素である場合がある。
代表画素は、先頭画素に限らず、第１サブブロック内又は第２サブブロック内のいずれか１画素であればよい。第１サブブロックは先頭画素、第２サブブロックは右上に位置する画素というように、それぞれ異なる設定であってもよい。
【００４６】
１ブロックの各画素は、左上の画素を先頭に１ラインずつ入力される。書込アドレスWADRSは、０、０ａ、４、４ａ、１、１ａ、７、７ａ、０ｂ、０ｃ・・・の順に出力されるので、先頭画素から順にこのアドレスが割り当てられる。その結果、図５に示すように、各第１サブブロックの代表画素に０〜３のアドレスが割り当てられる。各第２サブブロックの代表画素には、第１サブブロックの代表画素として既にアドレスが割り当てられた代表画素を除いて、４〜１５のアドレスが割り当てられる。
また、各第２サブブロック内の代表画素以外の３画素には、第２サブブロック内の位置に応じて、当該代表画素のアドレス０から１５にａ〜ｃを組み合わせたアドレスが割り当てられる。例えば、代表画素のアドレスが０の第２サブブロックは、左上の先頭画素が０、右上の画素は０ａ、左下の画素は０ｂ、右下の画素は０ｃのアドレスがそれぞれ割り当てられている。
【００４７】
第２入力バッファー３１は、読出制御部３６から出力されたイネーブル信号に応じて、セレクター３５から出力された読出アドレスRADRSに対応する画素を、第１比較器３２ａ又は読出制御部３７に出力する。
読出制御部３６からのイネーブル信号が０である場合、セレクター３５から０〜１５の読出アドレスRADRSが出力される。この場合、第２入力バッファー３１は、アドレス０〜１５を代表画素とする各第２サブブロックを、順次第１比較器３２ａに出力する。例えば、０のアドレスが入力されると、第２入力バッファー３１は、アドレス０，０ａ，０ｂ，０ｃの４画素を第１比較器３２ａに出力する。
【００４８】
読出制御部３６からのイネーブル信号が１である場合、セレクター３５から０〜３の読出アドレスRADRSが出力される。この場合、第２入力バッファー３１は、アドレス０〜３の各第１サブブロックの代表画素を読出制御部３７に出力する。
読出制御部３６からのイネーブル信号が２である場合、セレクター３５から読出アドレスRADRSとして、第２比較器３２ｂによる比較結果が不一致であった第１サブブロック内の各第２サブブロックの代表画素のアドレスが出力される。第２入力バッファー３１は、当該代表画素を読出制御部３７に出力する。
読出制御部３６からのイネーブル信号が３である場合、セレクター３５から読出アドレスRADRSとして、第１比較器３２ａによる比較結果が不一致であった第２サブブロックの代表画素のアドレスが出力される。第２入力バッファー３１は、当該代表画素以外の第２サブブロック内の３画素を読出制御部３７に出力する。
【００４９】
第１比較器３２ａは、第２入力バッファー３１から第２サブブロックの各画素が出力される毎に、各画素の画素値を比較し、第２サブブロック内の各画素値が一致か又は不一致かを示す比較結果を、メモリー制御部３３に出力する。第１比較器３２ａは、比較結果が不一致であった第２サブブロックの代表画素のアドレスを第１メモリー３４ａに出力する。
また、第１比較器３２ａは、比較結果とともに各第２サブブロックの代表画素を第２比較器３２ｂに出力する。
【００５０】
第２比較器３２ｂは、第１比較器３２ａから第１サブブロック内の各第２サブブロックの代表画素が出力される毎に、各代表画素の画素値を比較する。第２比較器３２ｂは、各代表画素の画素値が一致し、かつ各第２サブブロックの第１比較器３２ａによる比較結果が全て一致である場合、第１サブブロック内の各画素値が一致することを示す比較結果を、メモリー制御部３３に出力する。一方、各代表画素の画素値が不一致であるか又は何れかの第２サブブロックの第１比較器３２ａによる比較結果が不一致である場合、第１サブブロック内の各画素値が不一致であることを示す比較結果を、メモリー制御部３３に出力する。
【００５１】
第２比較器３２ｂは、比較結果が不一致であった第１サブブロック内の各第２サブブロックの代表画素のアドレスを、第２メモリー３４ｂに出力する。代表画素が第１サブブロック及び第２サブブロックの先頭画素である場合、第１サブブロックと第２サブブロックの代表画素が同じ画素がある。この場合、同じ画素の色変換を避けるため、第２比較器３２ｂは、第２サブブロックの代表画素であっても、第１サブブロックの代表画素でもあるアドレス０〜３を除く。
【００５２】
色変換時、入力された画像データの色空間に応じてＬＵＴが切り替えられる場合、第１比較器３２ａ及び第２比較器３２ｂは、各画素値とともに色空間を比較し、画素値及び色空間が一致する場合、各画素値が一致の比較結果を出力し、画素値又は色空間が不一致の場合、各画素値が不一致の比較結果を出力することが好ましい。
これにより、色変換された画素と画素値及び色空間が一致する画素に、当該色変換された画素の画素値をコピーすることができる。また、画素値又は色空間が一致しない画素を、色空間に応じたＬＵＴにより色変換することができる。入力された画像データ中に色空間が異なる画素が混在していても、各色空間に応じた色変換を行うことができる。
【００５３】
また、色変換時に属性に応じてＬＵＴが切り替えられる場合、第１比較器３２ａ及び第２比較器３２ｂは、各画素値とともに属性を比較し、画素値及び属性が一致する場合、各画素値が一致の比較結果を出力し、画素値又は属性が不一致の場合、各画素値が不一致の比較結果を出力することが好ましい。
これにより、色変換された画素と画素値及び属性が一致する画素に、当該色変換された画素の画素値をコピーすることができる。また、画素値又は属性が一致しない画素を、属性に応じたＬＵＴにより色変換することができる。入力された画像データ中に属性が異なる画素が混在していても、各属性に応じた色変換を行うことができる。
なお、画像データは属性データとともに出力されるので、この属性データにより、第１比較器３２ａ及び第２比較器３２ｂは各画素の属性を比較することができる。
【００５４】
図６は、第１比較器３２ａ及び第２比較器３２ｂが比較に要する処理時間を示す図である。
各第１比較器３２ａ及び第２比較器３２ｂは、１回の比較、すなわち４つの画素を入力し比較を開始してから、比較を終了して比較結果を出力するまで、３クロック要する。よって、図６に示すように、代表画素のアドレスが０〜１５の全ての第２サブブロックの比較が終了するまでに要する処理時間は、１８（１８＝１６−１＋３）クロックである。
代表画素のアドレスが６、９、１２、１５の各第２サブブロックの比較が終了した時点で、第１サブブロックの比較が可能となり、第２比較器３２ｂの比較が開始される。よって、全ての第１サブブロック及び第２サブブロックの比較が終了するまでに要する処理時間は、２１（２１＝１９−１＋３）クロックである。全ての比較が終了した時点で、色変換部ｇ３への画素の入力が開始される。
【００５５】
メモリー制御部３３は、第１比較器３２ａによる比較が終了した時、第１比較器３２ａから出力された比較結果が不一致であれば、第１メモリー３４ａにイネーブル信号WE及び書込アドレスWADRSを出力する。これにより、メモリー制御部３３は、１６の第２サブブロックの比較が終了する毎に、第１比較器３２ａから出力されたアドレスを、第１メモリー３４ａに書き込むことができる。
【００５６】
メモリー制御部３３は、第２比較器３２ｂによる比較が終了した時、第２比較器３２ｂから出力された比較結果が不一致であれば、第２メモリー３４ｂにイネーブル信号WE及び書込アドレスWADRSを出力する。これにより、メモリー制御部３３は、４つの第１サブブロックの比較が終了する毎に、第２比較器３２ｂから出力されたアドレスを第２メモリー３４ｂに書き込むことができる。
なお、メモリー制御部３３が出力する書込アドレスWADRS及び読出アドレスRADRSは、各第１メモリー３４ａ及び第２メモリー３４ｂに書き込まれたアドレスを、書き込まれた順に読み出すためのアドレスである。
【００５７】
メモリー制御部３３は、カウンターＣ１のカウント値から、各第１比較器３２ａ及び第２比較器３２ｂがそれぞれ比較を終了するタイミングを判断することができる。
図６に示すように、各第１サブブロックの比較は、第１比較器３２ａへの画素の入力を開始してから、１２、１５、１８及び２１クロック後にそれぞれ終了する。各第２サブブロックの比較は、第１比較器３２ａへの画素の入力を開始して３クロック後から１８クロック後まで１クロック毎に終了する。カウンターＣ１は、第１比較器３２ａへの画素の入力開始と同時にカウントを開始するので、メモリー制御部３３は、カウント値が１２、１５、１８及び２１の時、第２比較器３２ｂの比較が終了し、カウント値が３〜１８のそれぞれの時、第１比較器３２ａの比較が終了したと判断する。
【００５８】
メモリー制御部３３は、第１比較器３２ａ及び第２比較器３２ｂによる比較が全て終了し、各第１サブブロックの代表画素を色変換部ｇ３に入力し終えた時、第２メモリー３４ｂに読出アドレスRADRSを出力し、第２メモリー３４ｂが保持するアドレスを読み出す。また、この時、メモリー制御部３３は、処理終了信号DOF_1を出力する。
メモリー制御部３３は、第２メモリー３４ｂにアドレスが保持された第２サブブロックの代表画素を色変換部ｇ３に入力し終えた時、第１メモリー３４ａに読出アドレスRADRSを出力し、第１メモリー３４ａが保持するアドレスを読み出す。また、この時、メモリー制御部３３は、処理終了信号DOF_2を出力する。
【００５９】
メモリー制御部３３は、第１メモリー３４ａにアドレスが保持された代表画素以外の第２サブブロック内の各画素を色変換部ｇ３に入力し終えた時、処理終了信号DOF_allを出力する。
第１メモリー３４ａ及び第２メモリー３４ｂにアドレスが保持されていない場合、メモリー制御部３３は、第１サブブロックの各代表画素を色変換部ｇ３に入力し終えた時、処理終了信号DOF_allを出力する。
【００６０】
なお、メモリー制御部３３は、各画素を色変換部ｇ３に入力し終えたタイミングを、カウンターＣ１のカウント値により判断することができる。
例えば、第１メモリーに２つのアドレスが書き込まれ、第２メモリー３４ｂに３つのアドレスが書き込まれた場合、第１サブブロックの４つの代表画素に続けて３画素、６画素が入力される。メモリー制御部３３は、比較終了からそれぞれの画素を色変換部ｇ３に入力し終えたタイミングを、カウンターＣ１のカウント値によって判断すればよい。
【００６１】
メモリー制御部３３は、各第１比較器３２ａ及び第２比較器３２ｂから出力された比較結果を、第１サブブロック内及び第２サブブロック内の各画素値の比較結果cmpとして、バッファー制御部ｇ５に出力する。
【００６２】
第１メモリー３４ａは、メモリー制御部３３からのイネーブル信号WE及び書込アドレスWADRSに応じて、第１比較器３２ａから出力されたアドレスを保持する。
第２メモリー３４ｂは、メモリー制御部３３からのイネーブル信号WE及び書込アドレスWADRSに応じて、第２比較器３２ｂから出力されたアドレスを保持する。
第１メモリー３４ａ及び第２メモリー３４ｂは、メモリー制御部３３からの読出アドレスRADRSに応じて、それぞれ保持しているアドレスをセレクター３５に出力する。
【００６３】
第１メモリー３４ａ及び第２メモリー３４ｂは、書き込まれた順にデータを読み出すことができるＦＩＦＯ（First In First Out）メモリーであることが好ましい。
【００６４】
セレクター３５は、アドレスADRSとして、読出制御部３６から入力されたイネーブル信号が０のとき、カウンターＣ３のカウント値０〜１５を順次出力し、イネーブル信号が１のとき、カウンターＣ２のカウント値０〜３を順次出力する。
また、セレクター３５は、アドレスADRSとして、読出制御部３６から入力されたイネーブル信号が２のとき、第２メモリー３４ｂから出力されたアドレスを出力し、イネーブル信号が３のとき、第１メモリー３４ａからされたアドレスを出力する。
セレクター３５からのアドレスADRSは、読出アドレスRADRSとして第２入力バッファー３１に出力されるとともに、色変換する画素のアドレスADRSとして、バッファー制御部ｇ５に出力される。
【００６５】
読出制御部３６及び３７は、第２入力バッファー３１に出力するイネーブル信号及び読出アドレスRADRSを制御して、第２入力バッファー３１から第２サブブロック単位で画素を読み出すとともに、色変換する画素を読み出す。
具体的には、第２入力バッファー３１に新たな１ブロックが保持されると、読出制御部３６は、０のイネーブル信号をセレクター３５及び第２入力バッファー３１に出力する。
【００６６】
また、読出制御部３６は、第１比較器３２ａ及び第２比較器３２ｂの比較が終了した時、１のイネーブル信号をセレクター３５及び第２入力バッファー３１に出力する。
図６に示すように、各第１比較器３２ａ及び第２比較器３２ｂによる比較が終了するタイミングは、０のイネーブル信号の出力により第１比較器３２ａへの画素の入力が開始されてから、２１クロック後である。よって、読出制御部３６は、０のイネーブル信号を出力してから２１クロック後に、１のイネーブル信号を出力する。
【００６７】
読出制御部３６は、メモリー制御部３３から処理終了信号DOF_1が出力された時、２のイネーブル信号をセレクター３５及び第２入力バッファー３１に出力する。
また、読出制御部３６は、メモリー制御部３３から処理終了信号DOF_2が出力された時、３のイネーブル信号及び第２入力バッファー３１をセレクター３５に出力する。
【００６８】
読出制御部３７は、セレクター３５に出力されたイネーブル信号が０であるとき、第２入力バッファー３１から色変換部ｇ３への画素の出力を停止する。
セレクター３５に出力されたイネーブル信号が１であるとき、第２入力バッファー３１からアドレスが０〜３の第１サブブロックの各代表画素が出力される。読出制御部３７は、当該代表画素を順次色変換部ｇ３へ出力する。
【００６９】
セレクター３５に出力されたイネーブル信号が２のとき、第２入力バッファー３１から不一致の第１サブブロック内の各第２サブブロックの代表画素が出力される。読出制御部３７は、当該代表画素を順次色変換部ｇ３へ出力する。
セレクター３５に出力されたイネーブル信号が３のとき、第２入力バッファー３１から不一致の第２サブブロック内の代表画素以外の各画素が出力される。読出制御部３７は、当該画素を順次色変換部ｇ３へ出力する。
【００７０】
カウンターＣ１は、第２入力バッファー３１に１ブロックが入力されると、カウント値をリセットして新たにカウントを開始し、０〜６３のカウント値を出力する。
カウンターＣ２は、先のブロックの処理終了信号DOF_allがメモリー制御部３３から出力されると、カウント値をリセットして新たにカウントを開始し、０〜３のカウント値を出力する。
カウンターＣ３は、第２入力バッファー３１に１ブロックが入力されると、カウント値をリセットして新たにカウントを開始し、０〜１５のカウント値を出力する。
【００７１】
次に、画像処理装置Ｇ１による色変換時の処理手順を説明する。
最初に、バッファー制御部ｇ０が、画像メモリー３に保持されている画像データをブロック単位で第１入力バッファーｇ１に書き込み、第１入力バッファーｇ１が複数のブロックを保持する。バッファー制御部ｇ０は、複数のブロックのうちの１ブロックを第１入力バッファーｇ１から読み出し、比較処理部ｇ２Ａに出力する。
【００７２】
比較処理部ｇ２Ａでは、入力された１ブロックを書込制御部３０が第２入力バッファー３１に書き込み、図５に示すようにアドレスを割り当てる。
最初の１ブロック目のとき、第２入力バッファー３１に１ブロックが書き込まれると、各カウンターＣ１〜Ｃ３がカウントを開始する。また、読出制御部３６は、０のイネーブル信号をセレクター３５及び第２入力バッファー３１に出力する。
【００７３】
セレクター３５は、０のイネーブル信号に応じて、カウンターＣ３のカウント値０〜１５を、読出アドレスRADRSとして第２入力バッファー３１に順次出力する。
第２入力バッファー３１は、０のイネーブル信号及び読出アドレスRADRSに応じて、代表画素のアドレスが０〜１５の順に、第２サブブロックの各画素を第１比較器３２ａに出力する。
【００７４】
第１比較器３２ａは、第２サブブロックの各画素の画素値を比較し、その比較結果をメモリー制御部３３に出力する。比較結果が不一致の場合、第１比較器３２ａは不一致の第２サブブロックの代表画素のアドレスを第１メモリー３４ａに出力する。
メモリー制御部３３は、第１比較器３２ａから不一致の比較結果が入力されると、イネーブル信号WE及び書込アドレスWADRSを第１メモリー３４ａに出力し、第１比較器３２ａから出力されたアドレスを第１メモリー３４ａに書き込む。
【００７５】
また、第１比較器３２ａは、比較結果とともに第２サブブロックの代表画素を第２比較器３２ｂに出力する。
第２比較器３２ｂは、第１サブブロック内の各第２サブブロックの代表画素が入力されると、各代表画素の画素値を比較する。第２比較器３２ｂは、この比較結果と第１比較器３２ａの比較結果から、第１サブブロック内の各画素値の比較結果をメモリー制御部３３に出力する。第２比較器３２ｂは、比較結果が不一致であった第１サブブロック内の各第２サブブロックの代表画素のアドレスを第２メモリー３４ｂに出力する。
メモリー制御部３３は、第２比較器３２ｂから不一致の比較結果が入力されると、イネーブル信号WE及び書込アドレスWADRSを第２メモリー３４ｂに出力し、第２比較器３２ｂから出力されたアドレスを第２メモリー３４ｂに書き込む。
【００７６】
読出制御部３６は、第１比較器３２ａ及び第２比較器３２ｂの比較が終了すると、セレクター３５に１のイネーブル信号を出力する。セレクター３５は、１のイネーブル信号に応じて、カウンターＣ２からのカウント値０〜３を読出アドレスRADRSとして順次出力する。第２入力バッファー３１は、０〜３の読出アドレスRADRSに応じて、各第１サブブロックの代表画素を順次読出制御部３７に出力する。
【００７７】
メモリー制御部３３は、第１比較器３２ａ及び第２比較器３２ｂによる比較が終了し、各第１サブブロックの代表画素を色変換部ｇ３へ入力し終えた時、処理終了信号DOF_1を出力する。
また、メモリー制御部３３は、第２メモリー３４ｂに読出アドレスRADRSを出力する。第２メモリー３４ｂは、保持しているアドレスを出力する。
【００７８】
読出制御部３６は、処理終了信号DOF_1に応じて、２のイネーブル信号をセレクター３５に出力する。セレクター３５は、２のイネーブル信号に応じて、第２メモリー３４ｂから出力されたアドレスを読出アドレスRADRSとして出力する。第２入力バッファー３１は、読出アドレスRADRSに応じて、不一致の第１サブブロック内にある各第２サブブロックの代表画素を出力する。
【００７９】
メモリー制御部３３は、第２メモリー３４ｂにアドレスが保持された各第２サブブロックの代表画素を色変換部ｇ３へ入力し終えた時、処理終了信号DOF_2を出力する。
また、メモリー制御部３３は、第１メモリー３４ａに読出アドレスRADRSを出力する。第１メモリー３４ａは、保持しているアドレスを出力する。
【００８０】
読出制御部３６は、処理終了信号DOF_2に応じて、３のイネーブル信号をセレクター３５に出力する。セレクター３５は、３のイネーブル信号に応じて、第１メモリー３４ａから出力されたアドレスを読出アドレスRADRSとして出力する。第２入力バッファー３１は、読出アドレスRADRSに応じて、不一致の第２サブブロック内の代表画素以外の各画素を出力する。
読出制御部３７は、セレクター３５に入力されたイネーブル信号が１〜３であるとき、第２入力バッファー３１から出力された画素を、色変換部ｇ３へ順次出力する。
【００８１】
メモリー制御部３３は、第１メモリー３４ａにアドレスが保持された代表画素以外の第２サブブロック内の各画素を色変換部ｇ３へ入力し終えた時、処理終了信号DOF_allを出力する。
この処理終了信号DOF_allに応じて、第２入力バッファー３１には次のブロックが書き込まれ、カウンターＣ２がカウント値をリセットして新たにカウントを開始する。
以降、上述した処理手順と同様にして各ブロックの色変換する画素が、比較処理部ｇ２Ａから出力される。
【００８２】
図７（ａ）は、色変換部ｇ３への画素の入力順の例を示している。
１ブロック目において、代表画素のアドレスが０及び４の第２サブブロックの比較結果が不一致である場合、代表画素のアドレスが０の第１サブブロックの比較結果も不一致である。この場合、第１メモリー３４ａにはアドレス０及び４が保持され、第２メモリー３４ｂにはアドレス４、５及び６が保持されている。その結果、図７（ａ）に示すように、各第１サブブロックの代表画素（アドレス０〜３）、不一致の第１サブブロック内の各第２サブブロックの代表画素（アドレス４、５、６）、不一致の第２サブブロック内の代表画素以外の各画素（アドレス０ａ、０ｂ、０ｃ、４ａ、４ｂ、４ｃ）の順で、色変換する画素が色変換部ｇ３へ入力される。２〜４ブロック目は、第１サブブロック及び第２サブブロックのいずれの比較結果も一致であるので、各第１サブブロックの代表画素（アドレス０〜３）のみ色変換部ｇ３へ入力される。
【００８３】
図７（ｂ）は、１ブロック目において、さらに代表画素のアドレスが９の第２サブブロックの比較結果が不一致であった場合の入力順の例を示している。
この場合、代表画素のアドレスが１の第１サブブロックの比較結果も不一致である。第１メモリー３４ａにはアドレス０、４及び９が保持され、第２メモリー３４ｂにはアドレス４、５、６、７、８及び９が保持されている。その結果、図７（ｂ）に示すように、各第１サブブロックの代表画素（アドレス０〜３）、不一致の第１サブブロック内の各第２サブブロックの代表画素（アドレス４〜９）、不一致の第２サブブロックの代表画素以外の各画素（アドレス０ａ、０ｂ、０ｃ、４ａ、４ｂ、４ｃ、９ａ、９ｂ、９ｃ）の順に、色変換する画素が色変換部ｇ３へ入力される。
【００８４】
図７（ａ）に示す例において、比較処理部ｇ２Ａに第２メモリー３４ｂが無く、第１メモリー３４ａのみの構成であった場合、不一致の画素がある１ブロック目において、図７（ｃ）に示すように全ての第２サブブロックの代表画素（アドレス０〜１５）を色変換部ｇ３へ入力する必要がある。その後、第１メモリー３４ａにアドレスが保持された不一致の第２サブブロックの代表画素以外の各画素（アドレス０ａ，０ｂ，０ｃ，０ｄ，４ａ，４ｂ，４ｃ）が色変換部ｇ３へ入力される。
図７（ａ）と図７（ｃ）を比較して分かるように、比較処理部ｇ２Ａが第２メモリー３４ｂを備えることによって、色変換部ｇ３へ入力する画素の数を減少させることができ、色変換の処理時間を短縮することができる。
２〜４ブロック目のように１ブロックの全画素が一致する場合、第１サブブロックの代表画素（アドレス０〜３）のみを色変換部ｇ３へ入力する点は同じである。
なお、このようなアドレス制御を行う場合、カウンターＣ２は０〜１５をカウントする。全画素が一致する場合、第１サブブロックの代表画素を色変換部ｇ３へ入力した時点で、メモリー制御部３３が処理終了信号DOF_allを出力する。
【００８５】
色変換部ｇ３は、比較処理部ｇ２Ａから出力された画素を色変換し、色変換後の画素を出力バッファーｇ４に出力する。
バッファー制御部ｇ５は、比較処理部ｇ２Ａのセレクター３５から出力されたアドレスADRSを、書込アドレスWADRSとして出力バッファーｇ４に出力する。これにより、バッファー制御部ｇ５は、色変換された画素を出力バッファーｇ４に書き込むことができる。
また、バッファー制御部ｇ５は、比較処理部ｇ２Ａのメモリー制御部３３から出力された比較結果cmpが一致の第１サブブロック内の各画素に、当該第１サブブロックの代表画素の色変換後の画素値をコピーして書き込む。同様に、バッファー制御部ｇ５は、比較結果cmpが一致の第２サブブロック内の各画素に、当該第２サブブロックの代表画素の色変換後の画素値をコピーして書き込む。
【００８６】
図８は、コピー例を示している。
代表画素のアドレスが０及び４の第２サブブロックの比較結果が不一致である場合、色変換部ｇ３により色変換された画素は、アドレスが０、１、２、３、４、５、６、０ａ、０ｂ、０ｃ、４ａ、４ｂ及び４ｃの画素である。当該アドレスがバッファー制御部ｇ５から書込アドレスWADRSとして出力されるので、出力バッファーｇ４には、図８に示すように色変換後の画素値が書き込まれる。
【００８７】
色変換されなかった画素は、第１サブブロック又は第２サブブロックの代表画素と画素値が一致する画素である。よって、バッファー制御部ｇ５は、色変換されなかった画素に対し、画素値が一致する第１サブブロック単位又は第２サブブロック単位で、各代表画素の画素値をコピーして書き込む。例えば、代表画素のアドレスが５の第２サブブロックの比較結果cmpは一致である。バッファー制御部ｇ５は、図８に示すようにアドレスが５の代表画素の色変換後の画素値を、アドレスが５ａ〜５ｃの各画素に対し、コピーする。
【００８８】
バッファー制御部ｇ５は、１ブロックの書き込みを終了すると、読出アドレスRADRSを出力バッファーｇ４に出力し、１ブロックの画像データを出力バッファーｇ４から読み出す。この読出アドレスRADRSは、０、０ａ、４、４ａ、１、１ａ、７、７ａ、０ｂ、０ｃ、４ｂ、４ｃ・・・の順に出力されるので、各画素は元の順番で読み出される。
出力バッファーｇ４は、バッファー制御部ｇ５からの読出アドレスRADRSに応じて、１ブロックの画像データを出力する。
【００８９】
以上のように、第１の実施の形態によれば、画像処理装置Ｇ１は、画像データをブロック単位で入力し、複数のブロックを保持する第１入力バッファーｇ１と、第１入力バッファーｇ１から１ブロックを入力し、当該１ブロック内の各画素の画素値を比較して、当該１ブロックの色変換する画素を出力する比較処理部ｇ２Ａと、比較処理部ｇ２Ａから出力された画素を色変換する色変換部ｇ３と、出力バッファーｇ４と、色変換部ｇ３により色変換された画素を出力バッファーｇ４に書き込み、比較の結果、当該色変換された画素と画素値が一致する画素に対し、当該色変換された画素の画素値をコピーして書き込むバッファー制御部ｇ５と、を備えている。
比較処理部ｇ２Ａは、第２入力バッファー３１と、第１入力バッファーｇ１に保持された１ブロックを、第２入力バッファー３１に書き込む書込制御部３０と、１ブロックを分割して得られた第１サブブロックを、さらに分割して得られた第２サブブロック内の各画素の画素値を比較し、各画素値が一致か又は不一致かを示す比較結果を出力する第１比較器３２ａと、第１比較器３２ａによる比較結果が不一致であった第２サブブロックの代表画素のアドレスを保持する第１メモリー３４ａと、第１サブブロック内の各第２サブブロックの代表画素の画素値を比較し、各画素値が一致し、かつ第１比較器３２ａによる比較結果が一致である場合は一致の比較結果を出力し、各画素値が不一致か又は第１比較器３２ａによる比較結果が不一致である場合は不一致の比較結果を出力する第２比較器３２ｂと、第２比較器３２ｂによる比較結果が不一致であった第１サブブロック内の各第２サブブロックの代表画素のアドレスを保持する第２メモリー３４ｂと、色変換する画素として、第１サブブロックの代表画素と、第２メモリー３４ｂにアドレスが保持された第２サブブロックの代表画素と、第１メモリー３４ａにアドレスが保持された代表画素以外の第２サブブロック内の各画素とを、第２入力バッファー３１から読み出して出力する読出制御部３６及び３７と、を備えている。
【００９０】
これにより、第１サブブロック内の各画素値が一致する場合、第１サブブロック単位で一括して色変換することができる。第１サブブロック内の各画素値が不一致である場合、第１サブブロックより小さい第２サブブロック単位で、一括して色変換するか又は各画素を色変換することができる。色変換する画素の数を減らして、色変換の処理時間を短縮することができ、色変換の高速化が可能である。
上述したように、第２メモリー３４ｂを備えることにより、色変換する画素数をさらに減らすことができ、より高速化が可能となっている。
【００９１】
色変換部ｇ３を複数備えて、各ブロックの色変換を並列に行うことにより、色変換の高速化を図ることはできるが、色変換部ｇ３毎にＬＵＴを保持するメモリーを設けなければならない。例えば、１つのＬＵＴのデータ量が１０Ｍｂｉｔである場合、４つの色変換部ｇ３を設けると、４０Ｍｂｉｔのメモリーが必要である。色変換のための回路規模が非常に大きくなり、ＬＳＩ等への実装が困難であるため、ハードウェアによる色変換の実現が難しい。
【００９２】
一方、比較処理部ｇ２Ａは、１画素が８ｂｉｔのデータ量であり、１ブロックが８×８画素の場合、第１入力バッファーｇ１の容量は、２０４８ｂｉｔ（８×８画素×４色×８ｂｉｔ）で足りる。また、第２入力バッファー３１の容量は２０４８ｂｉｔ（２０４８＝８×８画素×４色×８ｂｉｔ）、第１メモリー３４ａの容量は２５６ｂｉｔ、第２メモリー３４ｂの容量は３２ｂｉｔで足りる。比較のためのメモリーの容量は４３８４（２３３６＝２０４８＋２０４８＋２５６＋３２）ｂｉｔ、色変換のためのメモリーの容量は１０Ｍｂｉｔであるので、全体として約１０．００Ｍｂｉｔの容量のメモリーでよい。色変換部ｇ３を複数備える場合よりも回路規模が非常に小さく、ＬＳＩ等への実装が容易である。色変換部ｇ３が１つであっても、上述のように色変換の高速化が可能であることから、ハードウェアによる色変換の高速化を、簡易なハードウェア構成で実現することができる。
【００９３】
〔変形例〕
上述した比較処理部ｇ２Ａは、図９に示すように、各第１サブブロックの代表画素を比較する第３比較器３２ｃをさらに備え、比較器３２ｃによる比較結果をバッファー制御部ｇ５へ出力することができる。カウンターＣ２が０をカウントしたタイミングで、メモリー制御部３３が処理終了フラグDOF_allを出力することにより、アドレスが０の代表画素のみが色変換部ｇ３へ入力される。バッファー制御部ｇ５は、比較器３４ｃによる比較結果cmpが一致である場合、１ブロックの各画素に、色変換されたアドレス０の代表画素の画素値をコピーして出力バッファーｇ４に書き込めばよい。
これにより、１ブロックの全画素値が一致している場合は、色変換の処理時間をさらに短縮することができる。
【００９４】
〔第２の実施の形態〕
第２の実施の形態に係る画像処理装置は、上述した比較処理部ｇ２Ａの各構成部を１つの比較モジュールとして、複数の比較モジュールを備え、複数の比較モジュールにより複数のブロックの比較を並列に行う。
【００９５】
図１０は、第２の実施の形態に係る画像処理装置Ｇ２の色変換する構成部分の構成図である。この画像処理装置Ｇ２は、第１の実施の形態に係る画像処理装置Ｇ１と同様に画像形成装置Ｔ（図１参照）に搭載されている。
画像処理装置Ｇ２は、比較処理部ｇ２Ａに代えて、図１０に示す比較処理部ｇ２Ｂを備えている以外は、画像処理装置Ｇ１と構成が同じである。すなわち、画像処理装置Ｇ２は、図１０に示すようにバッファー制御部ｇ０、第１入力バッファーｇ１、比較処理部ｇ２Ｂ、色変換部ｇ３、出力バッファーｇ４及びバッファー制御部ｇ５を備えている。画像処理装置Ｇ１と同じ構成には同じ符号を付して詳細な説明を省略し、構成が異なる比較処理部ｇ２Ｂについて、以下説明する。
【００９６】
図１１は、比較処理部ｇ２Ｂの構成図である。
図１１に示すように、比較処理部ｇ２Ｂは、ブロック制御部１１、４つの比較モジュールＭ１〜Ｍ４、セレクター１２を備えている。
図１１において、各比較モジュールＭ１〜Ｍ４のメモリー制御部３３が、１ブロックの色変換する画素を全て色変換部ｇ３へ入力し終えた時に出力する処理終了信号DOF_allを、それぞれDOF_all1〜DOF_all4と表している。
また、図１０及び図１１において、各比較モジュールＭ１〜Ｍ４のメモリー制御部３３が出力する比較結果cmpを、それぞれcmp1〜cmp4と表す。
【００９７】
ブロック制御部１１は、第１入力バッファーｇ１から４ブロックを入力し、比較モジュールＭ１、Ｍ２、Ｍ３、Ｍ４の順に、１ブロックずつ振り分けて出力する。
最初の４ブロックの出力後、各比較モジュールＭ１〜Ｍ４が色変換する画素を色変換部ｇ３に入力し終える毎に、各比較モジュールＭ１〜Ｍ４から処理終了信号DOF_all1〜DOF_all4が出力される。ブロック制御部１１は、この処理終了信号DOF_all1〜DOF_all4に応じて、第１入力バッファーｇ１から次の１ブロックを入力し、各比較モジュールＭ１〜Ｍ４にそれぞれ出力する。
【００９８】
各比較モジュールＭ１〜Ｍ４は、入力された１ブロック内の各画素を比較し、１ブロックの色変換する画素を色変換部ｇ３へ出力する。
比較モジュールＭ１は、図１１に示すように、書込制御部３０、第２入力バッファー３１、第１比較器３２ａ、第２比較器３２ｂ、メモリー制御部３３、第１メモリー３４ａ、第２メモリー３４ｂ、セレクター３５、読出制御部３６及び３７、カウンターＣ１〜Ｃ３を備えている。比較モジュールＭ１の各構成部は、第１の実施の形態の比較処理部ｇ２Ａと同じであるので、同じ構成部には同じ符号を付して詳細な説明を省略する。
他の比較モジュールＭ２〜Ｍ４も、比較モジュールＭ１と同じ構成である。図１１において図示を省略しているが、他の比較モジュールＭ２〜Ｍ４は、それぞれ比較結果cmp2〜cmp4と、色変換する画素のアドレスADRSを、色変換部ｇ３へ出力している。
【００９９】
各比較モジュールＭ１〜Ｍ４のカウンターＣ２は、先のブロックを比較している比較モジュールＭ１〜Ｍ４からの処理終了信号DOF_all1〜DOF_all4に応じて、カウントを開始する。例えば、比較モジュールＭ１のカウンターＣ２は、先のブロックを比較している比較モジュールＭ４から処理終了信号DOF_all4が出力されると、カウントを開始する。
【０１００】
セレクター１２は、４つの比較モジュールＭ１〜Ｍ４からの出力を切り替えて、ブロック順に色変換する画素を色変換部ｇ３に出力する。
具体的には、セレクター１２は、処理終了信号DOF_all1〜DOF_all4の入力に応じて、４つの比較モジュールＭ１〜Ｍ４からの出力を切り替える。
セレクター１２は、処理終了信号DOF_all1が入力されると、比較モジュールＭ２の出力に切り替え、処理終了信号DOF_all2が入力されると、比較モジュールＭ３の出力に切り替える。また、セレクター１２は、処理終了信号DOF_all3が入力されると、比較モジュールＭ４の出力に切り替え、処理終了信号DOF_all4が入力されると、比較モジュールＭ１の出力に切り替える。
【０１０１】
次に、第２の実施の形態に係る画像処理装置Ｇ２の色変換時の処理手順を説明する。
最初に、バッファー制御部ｇ０が、画像メモリー３に保持されている画像データをブロック単位で第１入力バッファーｇ１に書き込み、第１入力バッファーｇ１が複数のブロックを保持する。各ブロックを連続して比較処理部ｇ２Ｂへ出力するには、第１入力バッファーｇ１は、比較モジュールＭ１〜Ｍ４の数より多い５以上のブロックを保持できることが好ましい。バッファー制御部ｇ０は、複数のブロックのうちの４ブロックを第１入力バッファーｇ１から読み出し、比較処理部ｇ２Ｂに出力する。
【０１０２】
比較処理部ｇ２Ｂでは、ブロック制御部１１が、入力された４ブロックを各比較モジュールＭ１〜Ｍ４に順次出力する。
各比較モジュールＭ１〜Ｍ４では、入力された１ブロックを書込制御部３０が第２入力バッファー３１に書き込み、図５に示すようにアドレスを割り当てる。
その後、各比較モジュールＭ１〜Ｍ４が、１ブロックの各画素の画素値を比較し、色変換する画素を出力する処理手順は、第１の実施の形態の画像処理装置Ｇ１と同じであるので、説明を省略する。
【０１０３】
１ブロック目のとき、比較モジュールＭ１が１ブロック目の色変換する画素を出力すると、セレクター１２は当該画素を色変換部ｇ３へ出力する。比較モジュールＭ１は、色変換する画素を全て色変換部ｇ３へ入力し終えると、処理終了信号DOF_all1を出力する。処理終了信号DOF_all1に応じて、ブロック制御部１１は次のブロック（５ブロック目）を入力し、比較モジュールＭ１に出力する。
【０１０４】
比較モジュールＭ１からの処理終了信号DOF_all1に応じて、比較モジュールＭ２は２ブロック目の色変換する画素の出力を開始する。また、セレクター１２は、処理終了信号DOF_all1に応じて、比較モジュールＭ１の出力を比較モジュールＭ２の出力に切り替え、比較モジュールＭ２から出力された画素を色変換部ｇ３へ出力する。比較モジュールＭ２は、色変換する画素を全て色変換部ｇ３へ入力し終えると、処理終了信号DOF_all2を出力する。処理終了信号DOF_all2に応じて、ブロック制御部１１は次のブロック（６ブロック目）を入力し、比較モジュールＭ２に出力する。
【０１０５】
比較モジュールＭ２からの処理終了信号DOF_all2に応じて、比較モジュールＭ３は３ブロック目の色変換する画素の出力を開始する。また、セレクター１２は、処理終了信号DOF_all2に応じて、比較モジュールＭ２の出力を比較モジュールＭ３の出力に切り替え、比較モジュールＭ３から出力された画素を色変換部ｇ３へ出力する。比較モジュールＭ３は、色変換する画素を全て色変換部ｇ３へ入力し終えると、処理終了信号DOF_all3を出力する。処理終了信号DOF_all3に応じて、ブロック制御部１１は次のブロック（７ブロック目）を入力し、比較モジュールＭ３に出力する。
【０１０６】
比較モジュールＭ３からの処理終了信号DOF_all3に応じて、比較モジュールＭ４は４ブロック目の色変換する画素の出力を開始する。また、セレクター１２は、処理終了信号DOF_all3に応じて、比較モジュールＭ３の出力を比較モジュールＭ４の出力に切り替え、比較モジュールＭ４から出力された画素を色変換部ｇ３へ出力する。比較モジュールＭ４は、色変換する画素を全て色変換部ｇ３へ入力し終えると、処理終了信号DOF_all4を出力する。処理終了信号DOF_all4に応じて、ブロック制御部１１は次のブロック（８ブロック目）を入力し、比較モジュールＭ４に出力する。
また、処理終了信号DOF_all4に応じて、比較モジュールＭ１が５ブロック目の色変換する画素の出力を開始する。セレクター１２は、処理終了信号DOF_all4に応じて、比較モジュールＭ４の出力を比較モジュールＭ１の出力に切り替えて、比較モジュールＭ１からの画素を出力する。
【０１０７】
このようにして、各比較モジュールＭ１〜Ｍ４により各ブロックの色変換する画素が順次色変換部ｇ３へ出力される。
以降の色変換部ｇ３、出力バッファーｇ４及びバッファー制御部ｇ５の処理手順は、第１の実施の形態の画像処理装置Ｇ１と同じであるので、説明を省略する。
【０１０８】
第１の実施の形態に係る比較処理部ｇ２Ａと同様に、各比較モジュールＭ１〜Ｍ４が第２メモリー３４ｂを備えることによって、色変換部ｇ３へ入力する画素を減少させることができ、色変換の処理時間を短縮することができる。
【０１０９】
図１２は、各比較モジュールＭ１〜Ｍ４の比較と色変換に要する処理時間を示している。
図１２において、比較１入力〜比較４入力は、各比較モジュールＭ１〜Ｍ４の第１比較器３２ａ及び第２比較器３２ｂへ画素の入力を開始してから入力を終了するまでの時間を示している。比較１出力〜比較４出力は、各比較モジュールＭ１〜Ｍ４の第１比較器３２ａ及び第２比較器３２ｂの比較結果の出力を開始してから出力を終了するまでの時間を示している。比較１入力〜比較４入力、比較１出力〜比較４出力は、それぞれ（１９−１）クロック要する。
１回の比較に３クロック要するので、各比較１出力〜比較４出力の開始タイミングは、各比較１入力〜比較４入力の開始タイミングより３クロック遅延している。
【０１１０】
図１２の色変換１入力は、比較処理部ｇ２Ｂから色変換部ｇ３への画素の入力を開始してから入力を終了するまでの時間を示している。
比較処理部ｇ２Ｂによれば、比較１出力〜比較４出力が終了した時点で、色変換部ｇ３への各ブロックの画素の入力が開始される。１ブロック目のアドレス０及び４の第２サブブロックの比較結果が不一致であり、２〜４ブロック目の比較結果が全て一致である場合、色変換１入力が示すように、１ブロック目の入力には１３クロック、２〜４ブロック目の入力にはそれぞれ４クロック要する。
【０１１１】
一方、図１２の色変換２入力は、各比較モジュールＭ１〜Ｍ４に第２メモリー３４ｂが無く、第１メモリー３４ａのみ備えた構成である場合に、色変換部ｇ３への画素の入力を開始してから入力を終了するまでの時間を示している。
第１メモリー３４ａのみの構成の場合、不一致の画素があると、前述したように第２サブブロックの代表画素の全てを色変換する必要がある。そのため、色変換２入力が示すように、不一致の画素を含む１ブロック目の入力には２２クロック、各画素が全て一致する２〜３ブロック目の入力にはそれぞれ４クロック要する。
色変換１入力と色変換２入力を比較して分かるように、第２メモリー３４ｂを備える構成の方が、第１メモリー３４ａのみの構成の場合よりも色変換の処理時間が短い。
【０１１２】
また、比較処理部ｇ２Ａのように、１つの比較モジュールが各ブロックの比較を行うよりも、比較処理部ｇ２Ｂのように、複数の比較モジュールＭ１〜Ｍ４が各ブロックの比較を並行して行う方が、色変換が効率的になる場合がある。１ブロック内の全画素値が一致する場合、特に効率的である。
【０１１３】
図１３（ａ）〜図１３（ｃ）は、各ブロックの比較に要する処理時間と色変換に要する処理時間を示している。
図１３（ａ）〜図１３（ｃ）において、比較１入力〜比較４入力は、各ブロックの比較時に、第１比較器３２ａ及び第２比較器３２ｂへ画素の入力を開始してから入力を終了するまでの時間を示している。比較１出力〜比較４出力は、各ブロックの比較時に、第１比較器３２ａ及び第２比較器３２ｂの比較結果の出力を開始してから出力を終了するまでの時間を示している。比較１入力〜比較４入力、比較１出力〜比較４出力は、それぞれ（１９−１）クロック要する。
また、色変換入力は、色変換部ｇ３へ画素の入力を開始してから入力を終了するまでの時間を示している。
【０１１４】
図１３（ａ）及び図１３（ｂ）は、１つの比較モジュールが各ブロックの比較を行うときの比較と色変換の処理時間を示している。
１つの比較モジュールの場合、比較１入力の終了時点で比較２入力が開始されているように、第１比較器３２ａ及び第２比較器３２ｂへは、先のブロックの画素の入力が終了した時点で、次のブロックの画素を入力することが可能となる。また、各比較１出力〜各比較４出力の終了時点、すなわち、各ブロックの比較結果の出力が終了した時点で、色変換部ｇ３への各ブロックの画素の入力を開始することができる。
１ブロック内に不一致の画素が有り、図１３（ａ）に示すように、色変換部ｇ３への１ブロックの画素の入力に２２クロック要する場合、先のブロックの色変換部ｇ３への入力を終えるまでに、次のブロックの比較結果の出力が終了している。この場合、各ブロックの色変換する画素を連続して色変換部ｇ３に入力することができる。
【０１１５】
一方、１ブロックの全画素が一致する場合、各ブロックのアドレス０〜３の４画素のみ色変換すればよく、４クロックで色変換部ｇ３への入力が終了する。
よって、１つの比較モジュールの場合、図１３（ｂ）に示すように、次のブロックの比較結果の出力が終了するよりも早く、先のブロックの色変換する画素の入力が終了する。そのため、次のブロックの色変換する画素の入力まで待ち時間が生じ、色変換部ｇ３へ連続して画素を入力することができない。
【０１１６】
図１３（ｃ）は、複数の比較モジュールＭ１〜Ｍ４が各ブロックの比較を並列に行うときの比較と色変換の処理時間を示している。
複数の比較モジュールＭ１〜Ｍ４の場合、比較１入力〜比較４入力が、比較１出力〜比較４出力の終了時点より前に開始され、先のブロックの画素の比較終了を待たずに、次のブロックの比較が開始する。
１ブロックの全画素が一致している場合であっても、図１３（ｃ）に示すように、先のブロックの色変換部ｇ３への画素の入力が終了する時には、次のブロックの比較結果の出力も終了している。そのため、各ブロックの色変換する画素を連続して色変換部ｇ３へ入力することができ、色変換が効率的である。
なお、図１３（ｃ）において、５〜８ブロック目の処理時間を白の矢印で表している。
４ブロック目の色変換の入力の終了時、５ブロック目の比較結果の出力がまだ終了していないため、若干の待ち時間が生じている。しかし、全体としては短い待ち時間であり、図１３（ｂ）と比較しても、色変換の処理時間は格段に短い。
【０１１７】
以上のように、第２の実施の形態によれば、画像処理装置Ｇ２は、画像データをブロック単位で入力し、複数のブロックを保持する第１入力バッファーｇ１と、第１入力バッファーｇ１から１ブロックを入力し、当該１ブロック内の各画素の画素値を比較して、当該１ブロックの色変換する画素を出力する比較処理部ｇ２Ｂと、比較処理部ｇ２Ｂから出力された画素を色変換する色変換部ｇ３と、出力バッファーｇ４と、色変換部ｇ３により色変換された画素を出力バッファーｇ４に書き込み、比較の結果、当該色変換された画素と画素値が一致する画素に対しては、当該色変換された画素の画素値をコピーして書き込むバッファー制御部ｇ５と、を備えている。
比較処理部ｇ２Ｂは、第２入力バッファー３１、書込制御部３０、第１比較器３２ａ、第１メモリー３４ａ、第２比較器３２ｂ、第２メモリー３４ｂ、読出制御部３６及び３７を含む、複数の比較モジュールＭ１〜Ｍ４を備え、複数のブロックを入力して各比較モジュールＭ１〜Ｍ４に振り分け、各比較モジュールＭ１〜Ｍ４により並列に比較を行って、各ブロックの色変換する画素を順次色変換部ｇ３に出力する。
【０１１８】
これにより、第１サブブロック内の各画素値が一致する場合、第１サブブロック単位で一括して色変換することができる。第１サブブロック内の各画素値が不一致である場合、第１サブブロックより小さい第２サブブロック単位で、一括して色変換するか又は各画素を色変換することができる。色変換する画素を減らして、色変換の処理時間を短縮することができ、色変換の高速化が可能である。
また、第２メモリー３４ｂを備えることにより、色変換する画素数をさらに減らして、より高速化が可能となっている。
【０１１９】
さらに、第１サブブロック内及び第２サブブロック内の各画素値の比較を並行して行うことができ、各ブロックの色変換する画素を連続して色変換することが可能である。色変換をより高速化させることができる。
【０１２０】
色変換部ｇ３を複数備えて、各ブロックの色変換を並列に行うことにより、色変換の処理時間を短縮することはできるが、色変換部ｇ３毎にＬＵＴを保持するメモリーを設けなければならない。例えば、１つのＬＵＴのデータ量が１０Ｍｂｉｔである場合、４つの色変換部ｇ３を設けると、４０Ｍｂｉｔのメモリーが必要である。色変換のための回路規模が非常に大きくなり、ＬＳＩ等への実装が困難であるため、ハードウェアによる色変換の実現が難しい。
【０１２１】
これに対し、比較処理部ｇ２Ｂは、複数の比較モジュールＭ１〜Ｍ４を備えることで、色変換の高速化を実現している。１画素が８ビットのデータ量であり、１ブロックが８×８画素の場合、第１入力バッファーｇ１の容量は、８１９２ｂｉｔ（８×８画素×４色×８ｂｉｔ×４ブロック）で足りる。また、各比較モジュールＭ１〜Ｍ４内の第２入力バッファー３１の容量は２０４８ｂｉｔ（２０４８＝８×８画素×４色×８ｂｉｔ）、第１メモリー３４ａの容量は２５６ｂｉｔ、第２メモリー３４ｂの容量は３２ｂｉｔで足りる。４つの比較モジュールＭ１〜Ｍ４を設けても、比較のためのメモリーの容量は１７５３６ｂｉｔ（１７５３６＝８１９２＋（２０４８＋２５６＋３２）×４）ｂｉｔ、色変換のためのメモリーの容量は１０Ｍｂｉｔであるので、全体として約１０．０２Ｍｂｉｔの容量のメモリーが使用される。色変換部ｇ３を複数備える場合と比較して簡易なハードウェア構成で、色変換を高速化することができる。
【０１２２】
上記実施の形態は本発明の好適な一例であり、これに限定されない。本発明の主旨を逸脱しない範囲で適宜変更可能である。
例えば、第２の実施の形態においても、第１の実施の形態と同様に、各比較モジュールＭ１〜Ｍ４が、図９に示すように第３比較器３２ｃを備える構成であってもよい。
【符号の説明】
【０１２３】
Ｔ    画像形成装置
３    画像メモリー
Ｇ１    画像処理装置（第１の実施の形態）
ｇ０、ｇ５    バッファー制御部
ｇ１    第１入力バッファー
ｇ２Ａ    比較処理部
３０    書込制御部
３１    第２入力バッファー
３２ａ    第１比較器
３２ｂ    第２比較器
３２ｃ    第３比較器
３３    メモリー制御部
３４ａ    第１メモリー
３４ｂ    第２メモリー
３６、３７    読出制御部
Ｃ１〜Ｃ３    カウンター
Ｇ２    画像処理装置（第２の実施の形態）
ｇ２Ｂ    比較処理部
１１    ブロック制御部
Ｍ１〜Ｍ４  比較モジュール
１２    セレクター
ｇ３    色変換部
ｇ４    出力バッファー
【図１】
2014127886.tif 000003
【図２】
2014127886.tif 000004
【図３】
2014127886.tif 000005
【図４】
2014127886.tif 000006
【図５】
2014127886.tif 000007
【図６】
2014127886.tif 000008
【図７】
2014127886.tif 000009
【図８】
2014127886.tif 000010
【図９】
2014127886.tif 000011
【図１０】
2014127886.tif 000012
【図１１】
2014127886.tif 000013
【図１２】
2014127886.tif 000014
【図１３】
2014127886.tif 000015