(57)【要約】【課題】オートドーピングとアライメントマーク形状崩れとのトレードオフ関係を改善することができ、生産性の高い半導体装置の製造方法を提供すること。【解決手段】砒素ドープ基板１のＳｉ｛１００｝主面上に、多段エピタキシャル方式によって第１〜６エピタキシャル層２−１〜２−６を順に成長させる。第１〜６エピタキシャル層２−１〜２−６のエピタキシャル成長条件は、常圧雰囲気下において、エピタキシャル成長温度を１１５０℃〜１１８０℃とし、エピタキシャル成長速度を２．２μｍ／分〜２．６μｍ／分とする。砒素ドープ基板１には底面がＳｉ｛１００｝面となる凹状のアライメントマークが形成されており、砒素ドープ基板１の主面上に第１〜６エピタキシャル層２−１〜２−６を成長させるごとに、最表面層のエピタキシャル層に、下層のアライメントマークの上方部分が変形してなる凹状のアライメントマーク３−１〜３−６が形成される。【選択図】図６
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【特許請求の範囲】
【請求項１】
１×１０19／ｃｍ3以上の砒素がドープされた半導体基板の一部に第１アライメントマークを形成する第１工程と、
前記半導体基板の主面上にエピタキシャル層を成長させることにより、前記エピタキシャル層の、前記第１アライメントマークの上方部分が、前記第１アライメントマークに沿って変形されてなる第２アライメントマークを形成する第２工程と、
を含み、
前記第２工程では、原料ガスとしてトリクロロシランを用いた常圧雰囲気下において、エピタキシャル成長温度を１１５０℃〜１１８０℃とし、エピタキシャル成長速度を２．２μｍ／分〜２．６μｍ／分として前記エピタキシャル層を成長させることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程では、前記半導体基板の一部に凹状の前記第１アライメントマークを形成し、
前記半導体基板の主面が｛１００｝面であり、
前記第１アライメントマークの底面が｛１００｝面であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１工程では、前記半導体基板の一部に凹状の前記第１アライメントマークを形成し、
前記半導体基板の主面が｛１００｝面であり、
前記第１アライメントマークの側面が｛１００｝面であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２工程後、前記第２アライメントマークに基づいて前記エピタキシャル層にトレンチを形成し、前記トレンチの内部に絶縁ゲート構造を形成する第３工程をさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第３工程では、前記トレンチの側面が｛１００｝面となるように前記トレンチを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２工程後、前記第３工程前に、前記エピタキシャル層に第１導電型不純物を導入し、さらに第２導電型不純物を選択的に導入する第４工程をさらに含み、
前記第２工程と前記第４工程とを繰り返し行うことにより、前記エピタキシャル層の厚さを厚くし、かつ、第１導電型半導体領域と第２導電型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を形成することを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板は、１×１０19／ｃｍ3以上のドーズ量で砒素がドープされた半導体ウェハ上に第１導電型のエピタキシャル層を堆積した基板であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第２工程を繰り返し行い、１４μｍ以下の厚さの前記エピタキシャル層を形成する第１の繰り返し工程と、
前記第２工程後、前記第２アライメントマークを用いて前記エピタキシャル層に第２導電型不純物を選択的に導入する第３工程と、
を含むことを特徴とする請求項１または７に記載の半導体装置の製造方法。
【請求項９】
前記第１の繰り返し工程後、前記エピタキシャル層の表面上に前記第２アライメントマークを用いて第３アライメントマークを形成する第４工程と、
前記第３アライメントマークが形成された前記エピタキシャル層の表面上にさらにエピタキシャル層を成長させることにより、前記エピタキシャル層の、前記第３アライメントマークの上方部分が、前記第３アライメントマークに沿って変形されてなる第４アライメントマークを形成する第５工程と、
を含み、
前記第５工程では、原料ガスとしてトリクロロシランを用いた常圧雰囲気下において、エピタキシャル成長温度を１１５０℃〜１１８０℃とし、エピタキシャル成長速度を２．２μｍ／分〜２．６μｍ／分として前記エピタキシャル層を成長させることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第５工程を繰り返し行い、前記第３のアライメントマークが形成された前記エピタキシャル層の表面上に１４μｍ以下の厚さのエピタキシャル層を形成する第２の繰り返し工程と、
前記第５工程後、前記第４アライメントマークを用いて第２導電型不純物を選択的に導入する第６工程と、
を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記各第２工程後に前記第３工程を行い、前記各第５工程後に前記第６工程を行うことにより、前記エピタキシャル層の厚さを厚くし、かつ、第１導電型半導体領域と第２導電型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に配置した並列ｐｎ層とした半導体装置（以下、超接合半導体装置とする）の製造方法として、トレンチ埋め込みエピタキシャル方式が公知である。トレンチ埋め込みエピタキシャル方式では、ｎ+シリコン基板の上にｎ型エピタキシャル膜を形成し、このｎ型エピタキシャル膜にトレンチを形成する。トレンチ内を含めたｎ型エピタキシャル膜上にｐ型エピタキシャル膜を成膜してトレンチの内部をｐ型エピタキシャル膜で埋め込む（例えば、下記特許文献１参照。）。
【０００３】
また、並列ｐｎ層を形成する別の方法として、多段エピタキシャル方式が公知である。多段エピタキシャル方式では、ｎ型ドリフト領域を形成するためのｎ型半導体層のエピタキシャル成長と、ｐ型領域を形成するためのｐ型不純物の選択イオン注入とを繰り返し行うことにより並列ｐｎ層が形成される（例えば、下記特許文献２参照。）。多段エピタキシャル方式は、トレンチ埋め込みエピタキシャル方式に比べて、並列ｐｎ層のｐ型領域（ｐ型半導体層）とｎ型半導体層との不純物量比（以下、ｐ／ｎ比とする）の制御性が高い。
【０００４】
超接合ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、Ａｓ（ヒ素）またはアンチモン（Ｓｂ）ドープの低抵抗なｎ+型シリコン基板（以下、砒素ドープ基板とする）上に並列ｐｎ層が形成される。砒素ドープ基板は高濃度にｎ型不純物をドープすることができるため、オーミックコンタクトをとるための基板裏面へのイオン注入およびアニール処理などの裏面プロセスを省略することができ、工程数を低減することができる。
【０００５】
しかしながら、砒素ドープ基板おもて面にエピタキシャル層を成長させることで並列ｐｎ層を形成する場合、砒素ドープ基板中の砒素が基板裏面からガス雰囲気へ外方拡散し、成長中のエピタキシャル層に取り込まれる、いわゆるオートドーピングが発生しやすい。超接合ＭＯＳＦＥＴを製造する上で並列ｐｎ層のｐ／ｎ比を正確に制御することが重要となるため、オートドーピングが発生した場合、並列ｐｎ層のｐ／ｎ比の制御性が低下するという問題がある。
【０００６】
オートドーピングを抑制する方法として、ヒ素、リンまたはボロンがドーパント濃度にして１×１０19／ｃｍ3以上に添加された下地シリコンウェーハの主表面上に、成膜温度を１０００〜１１００℃の範囲で、しかもＳｉＨ4ガスを含む成膜用ガスの反応容器内での圧力を１９９９．８３Ｐａ（１５Ｔｏｒｒ）〜２６６６．４４Ｐａ（２０Ｔｏｒｒ）の範囲にしてシリコンエピタキシャル層を減圧気相成長させる方法が提案されている（例えば、下記特許文献３参照。）。
【０００７】
下記特許文献３のように１１００℃以下の低温度でエピタキシャル成長を行うことにより、砒素ドープ基板からガス雰囲気へ外方拡散する砒素の不純物量が低減される。また、下記特許文献３のように減圧雰囲気下でエピタキシャル成長を行うことにより、チャンバー内のガス流量が速くなり、砒素ドープ基板からガス雰囲気へ外方拡散した砒素がエピタキシャル層に取り込まれる前にチャンバーの外側へ排気される。
【０００８】
また、オートドーピングを抑制する別の方法として、イオン注入後の結晶回復のための熱処理を水素雰囲気中にて行うことで、埋込イオン注入層を有するエピタキシャルウェーハの製造方法において、注入前酸化処理を省略したイオン注入が実現され、注入前酸化を含めたエピタキシャル層への積極的な酸化膜形成処理が排除される結果、埋込イオン注入層に加わる熱履歴の回数が減って横方向拡散が効果的に抑制される方法が提案されている（例えば、下記特許文献４参照。）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−０９６１３８号公報
【特許文献２】特開２０１２−０８９７３６号公報
【特許文献３】特開２００９−１７６７８４号公報
【特許文献４】特開２００６−２１０９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、多段エピタキシャル方式によるエピタキシャル成長を低温度で行う場合、下層のエピタキシャル層に形成された凹状のアライメントマークの内部に上層のエピタキシャル層が埋め込まれることにより、上層のエピタキシャル層に新たに形成されるアライメントマークの形状が大きく崩れてしまう。このため、ｎ型エピタキシャル層にｐ型領域を選択的に形成するための選択イオン注入におけるパターニング時に、露光装置がアライメントマークを認識できず、パターニングの位置合わせ（アライメント）を行うことができないという問題がある。したがって、エピタキシャル層を成長させた後に、アライメントマークを形成するための追加工程を行う回数が増えてしまう。
【００１１】
このように、オートドーピングの抑制とアライメントマーク形状崩れの抑制とは、トレードオフの関係にある。多段エピタキシャル方式によるエピタキシャル成長を減圧雰囲気（例えば２０Ｔｏｒｒ）で行う場合には、オートドーピングとアライメントマーク形状崩れとをともに抑制することができるため、これらはトレードオフの関係にない。しかしながら、減圧雰囲気でのエピタキシャル成長は、常圧雰囲気（例えば７６０Ｔｏｒｒ程度）でのエピタキシャル成長に比べてエピタキシャル成長速度が遅いことや、チャンバー側壁や排気用配管に堆積されメンテナンス頻度が増えることなどによって生産性が悪くなるという問題がある。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、オートドーピングとアライメントマーク形状崩れとのトレードオフ関係を改善することができる半導体装置の製造方法を提供することを目的とする。この発明は、上述した従来技術による問題点を解消するため、生産性の高い半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、１×１０19／ｃｍ3以上の砒素がドープされた半導体基板の一部に第１アライメントマークを形成する第１工程を行う。次に、前記半導体基板の主面上にエピタキシャル層を成長させることにより、前記エピタキシャル層の、前記第１アライメントマークの上方部分が、前記第１アライメントマークに沿って変形されてなる第２アライメントマークを形成する第２工程を行う。前記第２工程では、原料ガスとしてトリクロロシランを用いた常圧雰囲気下において、エピタキシャル成長温度を１１５０℃〜１１８０℃とし、エピタキシャル成長速度を２．２μｍ／分〜２．６μｍ／分として前記エピタキシャル層を成長させる。
【００１４】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、前記半導体基板の一部に凹状の前記第１アライメントマークを形成する。そして、前記半導体基板の主面が｛１００｝面であり、前記第１アライメントマークの底面が｛１００｝面であることを特徴とする。
【００１５】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、前記半導体基板の一部に凹状の前記第１アライメントマークを形成する。そして、前記半導体基板の主面が｛１００｝面であり、前記第１アライメントマークの側面が｛１００｝面であることを特徴とする。
【００１６】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程後、前記第２アライメントマークに基づいて前記エピタキシャル層にトレンチを形成し、前記トレンチの内部に絶縁ゲート構造を形成する第３工程をさらに含むことを特徴とする。
【００１７】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記トレンチの側面が｛１００｝面となるように前記トレンチを形成することを特徴とする。
【００１８】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程後、前記第３工程前に、前記エピタキシャル層に第１導電型不純物を導入し、さらに第２導電型不純物を選択的に導入する第４工程をさらに行う。前記第２工程と前記第４工程とを繰り返し行うことにより、前記エピタキシャル層の厚さを厚くし、かつ、第１導電型半導体領域と第２導電型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を形成することを特徴とする。
【００１９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板は、１×１０19／ｃｍ3以上のドーズ量で砒素がドープされた半導体ウェハ上に第１導電型のエピタキシャル層を堆積した基板であることを特徴とする。
【００２０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程を繰り返し行い、１４μｍ以下の厚さの前記エピタキシャル層を形成する第１の繰り返し工程を行う。次に、前記第２工程後、前記第２アライメントマークを用いて前記エピタキシャル層に第２導電型不純物を選択的に導入する第３工程を行うことを特徴とする。
【００２１】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記第１の繰り返し工程後、前記エピタキシャル層の表面上に前記第２アライメントマークを用いて第３アライメントマークを形成する第４工程を行う。そして、前記第３アライメントマークが形成された前記エピタキシャル層の表面上にさらにエピタキシャル層を成長させることにより、前記エピタキシャル層の、前記第３アライメントマークの上方部分が、前記第３アライメントマークに沿って変形されてなる第４アライメントマークを形成する第５工程を行う。前記第５工程では、原料ガスとしてトリクロロシランを用いた常圧雰囲気下において、エピタキシャル成長温度を１１５０℃〜１１８０℃とし、エピタキシャル成長速度を２．２μｍ／分〜２．６μｍ／分として前記エピタキシャル層を成長させることを特徴とする。
【００２２】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程を繰り返し行い、前記第３のアライメントマークが形成された前記エピタキシャル層の表面上に１４μｍ以下の厚さのエピタキシャル層を形成する第２の繰り返し工程を行う。そして、前記第５工程後、前記第４アライメントマークを用いて第２導電型不純物を選択的に導入する第６工程を行うことを特徴とする。
【００２３】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記各第２工程後に前記第３工程を行い、前記各第５工程後に前記第６工程を行うことにより、前記エピタキシャル層の厚さを厚くし、かつ、第１導電型半導体領域と第２導電型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を形成することを特徴とする。
【００２４】
上述した発明によれば、常圧雰囲気下において、エピタキシャル成長温度を１１５０℃〜１１８０℃とし、エピタキシャル成長速度を２．２μｍ／分〜２．６μｍ／分として、砒素ドープ基板の主面上にエピタキシャル層を成長させることにより、オートドーピングを抑制することができる。また、上述した発明によれば、アライメントマークが形成された砒素ドープ基板の主面上に成長させたエピタキシャル層に新たに形成されるアライメントマークの形状崩れを抑制することができる。また、上述した発明によれば、アライメントマークの形状崩れを抑制することができるため、アライメントマークを形成するための追加工程を行う回数を従来よりも低減することができる。
【発明の効果】
【００２５】
本発明にかかる半導体装置の製造方法によれば、オートドーピングとアライメントマーク形状崩れとのトレードオフ関係を改善することができるという効果を奏する。本発明にかかる半導体装置の製造方法によれば、生産性を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図２】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図３】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態にかかる半導体製造装置を模式的に示す断面図である。
【図９】実施の形態にかかる半導体装置の製造方法におけるアライメントマーク形状を模式的に示す説明図である。
【図１０】エピタキシャル成長温度およびエピタキシャル成長速度とオートドーピングとの関係を示す図表である。
【図１１】エピタキシャル成長温度およびエピタキシャル成長速度と第１アライメントマークとの関係を示す図表である。
【図１２】エピタキシャル成長温度およびエピタキシャル成長速度と第２アライメントマークとの関係を示す図表である。
【図１３】エピタキシャル成長温度とアライメントマーク形成工程の追加回数との関係を示す図表である。
【図１４】比較例の半導体装置の製造途中の状態を示す断面図である。
【図１５】本発明にかかる半導体装置の製造途中の状態を示す断面図である。
【図１６】本発明のかかる半導体装置の製造方法によって半導体装置が作製された半導体ウェハの一例を示す平面図である。
【図１７】図１６の切断線Ａ−Ａ’における断面構造を示す断面図である。
【発明を実施するための形態】
【００２７】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２８】
（実施の形態）
実施の形態にかかる半導体装置の製造方法について、超接合ＭＯＳＦＥＴを作製する場合を例に説明する。図１〜７は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、図１に示すように、Ａｓ（ヒ素）ドープの低抵抗なｎ+型シリコン基板（砒素ドープ基板）１を用意する。砒素ドープ基板１は、例えば比抵抗１ｍΩｃｍ〜４ｍΩｃｍ程度（ドーピング濃度１．０×１０19／ｃｍ3程度）である。本発明の半導体基板としては、砒素ドープ基板１上に同導電型のエピタキシャル層（第１エピタキシャル層２−１）が堆積されたものであってもよい。
【００２９】
次に、例えば、エピタキシャル成長装置の反応容器（チャンバー）内に設けられたステージ（不図示）に砒素ドープ基板１を載置する。そして、チャンバー内に原料ガスおよびキャリアガスを供給し、砒素ドープ基板１が所定の温度になるように加熱した状態で、砒素ドープ基板１の主面上にノンドープの第１エピタキシャル層２−１を成長させる。第１エピタキシャル層２−１の成長条件は、例えば第２エピタキシャル層２−２の成長条件と同様である。次に、第１エピタキシャル層２−１上にフォトレジスト（不図示）を塗布する。次に、フォトリソグラフィによりフォトレジストを選択的に除去し、アライメントマークの形成領域に対応する部分が露出するレジストマスク（エッチング用マスク）を形成する。
【００３０】
次に、レジストマスクをマスクとして第１エピタキシャル層２−１をエッチングし、第１エピタキシャル層２−１にアライメントマーク３−１を形成する。アライメントマーク３−１は、例えばフォトリソグラフィ工程において露光を行う際のマスクの位置合わせに用いられる（他のアライメントマークも同様）。アライメントマークの好適な形状については後述する。次に、図２に示すように、第１エピタキシャル層２−１の全面に例えばリン（Ｐ）などのｎ型不純物を第１イオン注入１１する。これにより、第１エピタキシャル層２−１の表面層に、第１イオン注入１１されたｎ型不純物によるｎ型不純物領域（以下、第１ｎインプラ領域とする）４−１が形成される。
【００３１】
次に、図３に示すように、フォトリソグラフィにより、第１エピタキシャル層２−１の表面に、第１エピタキシャル層２−１表面を所定の間隔で露出するレジストマスク（イオン注入用マスク）２１を形成する。このフォトリソグラフィ工程において、露光を行う際のマスクの位置合わせ（アライメント）には、アライメントマーク３−１を用いる。次に、レジストマスク２１をマスクとして、第１エピタキシャル層２−１に例えばボロン（Ｂ）などのｐ型不純物を第２イオン注入１２する。これにより、第１ｎインプラ領域４−１の内部に、第２イオン注入１２されたｐ型不純物によるｐ型不純物領域（以下、第１ｐインプラ領域とする）５−１が選択的に形成される。
【００３２】
次に、図４に示すように、レジストマスク２１を剥離した後、第１エピタキシャル層２−１の表面上にさらにノンドープの第２エピタキシャル層２−２を成長させる。このとき、アライメントマーク３−１の内部に第２エピタキシャル層２−２が埋め込まれる。第２エピタキシャル層２−２は均一な厚さで成長するため、第２エピタキシャル層２−２の表面（砒素ドープ基板１側に対して反対側の面：エピタキシャル層最表面）は、アライメントマーク３−１上方において、アライメントマーク３−１と同程度の大きさで凹んだ状態となる。この第２エピタキシャル層２−２に形成された凹部がアライメントマーク３−２となる。
【００３３】
このように、アライメントマークを形成するための追加工程（エッチング用マスクを形成するためのフォトリソグラフィや、このエッチング用マスクをマスクとして第１エピタキシャル層２−１をエッチングする工程など）を行うことなく、エピタキシャル層を形成するだけで、第２エピタキシャル層２−２にアライメントマーク３−２を形成することができる。
【００３４】
第１エピタキシャル層２−２のエピタキシャル成長条件は、常圧雰囲気（例えば７６０Ｔｏｒｒ程度）下において、エピタキシャル成長温度を１１５０℃〜１１８０℃とし、エピタキシャル成長速度を２．２μｍ／分〜２．６μｍ／分とするのが望ましい。その理由は、砒素ドープ基板１中から外部拡散した砒素が成長中のエピタキシャル層に取り込まれること（オートドーピング）と、後述するエピタキシャル成長工程のみによって形成されるアライメントマークの形状崩れとを抑制することができ、かつ、生産性を向上させることができるからである。
【００３５】
具体的には、常圧雰囲気下でエピタキシャル成長させることにより、減圧雰囲気下でのエピタキシャル成長に比べてエピタキシャル成長速度を早めることができ、生産性が向上する。また、エピタキシャル成長温度およびエピタキシャル成長速度を上記範囲内とすることにより、オートドーピングとアライメントマークの形状崩れとをともに抑制することができる。また、エピタキシャル成長温度が１１８０℃より高い場合、チャンバー側壁や排気用配管に堆積される堆積物が多くなるため好ましくない。また、エピタキシャル成長速度を上げるほど生産性が向上するが、エピタキシャル成長速度が２．８μｍ／分より大きい場合、結晶欠陥が増え品質が劣化するため好ましくない。
【００３６】
次に、図５に示すように、第１エピタキシャル層２−１への第１イオン注入１１と同様に、第２エピタキシャル層２−２の全面にｎ型不純物を第３イオン注入（不図示）し、第２エピタキシャル層２−２の表面層に第２ｎインプラ領域４−２を形成する。次に、フォトリソグラフィにより、第２エピタキシャル層２−２の表面に、第２エピタキシャル層２−２表面を所定の間隔で露出するレジストマスク２２を形成する。このフォトリソグラフィ工程において、露光を行う際のマスクの位置合わせには、アライメントマーク３−２を用いる。これにより、レジストマスク２２の開口部に、第２エピタキシャル層２−２の、第１ｐインプラ領域５−１上方の部分が露出される。
【００３７】
次に、レジストマスク２２をマスクとして、第２エピタキシャル層２−２にｐ型不純物を第４イオン注入１３する。これにより、第２ｎインプラ領域４−２の内部の、第１ｐインプラ領域５−１の上方に、第２ｐインプラ領域５−２が選択的に形成される。次に、第２エピタキシャル層２−２、第２ｎインプラ領域４−２および第２ｐインプラ領域５−２の各形成工程と同様の工程を繰り返し行い（多段エピタキシャル方式）、ｎインプラ領域およびｐインプラ領域が形成されたエピタキシャル層を複数積層する。図６には、砒素ドープ基板１の主面上に例えば６層のエピタキシャル層（第１〜６エピタキシャル層２−１〜２−６）が積層された状態を示す。
【００３８】
図６に示すように、第１エピタキシャル層２−１の表面上にエピタキシャル層を積層するごとに、下層のアライメントマーク上方において、エピタキシャル層最表面が凹んだ状態となる。このため、アライメントマークを形成するための追加工程を行うことなく、最表面層となるエピタキシャル層に新たにアライメントマーク（アライメントマーク３−３〜３−６）が形成される（図７に上向き矢印で示す）。また、第３〜５エピタキシャル層２−３〜２−５には、上層となるエピタキシャル層形成工程前に、ｎインプラ領域（第３〜５ｎインプラ領域４−３〜４−５）およびｐインプラ領域（第３〜５ｐインプラ領域５−３〜５−５）が形成される。
【００３９】
次に、図７に示すように、熱処理によって第１〜５ｎインプラ領域４−１〜４−５および第１〜５ｐインプラ領域５−１〜５−５を拡散（ドライブイン）させる。この熱処理により、深さ方向に対向する第１〜５ｎインプラ領域４−１〜４−５どうしがつながり、第１〜６エピタキシャル層２−１〜２−６を貫通するｎ型領域４が形成される。また、深さ方向に対向する第１〜５ｐインプラ領域５−１〜５−５どうしがつながり、第１〜６エピタキシャル層２−１〜２−６を貫通するｐ型領域５が形成される。
【００４０】
したがって、上記熱処理によって第１〜６エピタキシャル層２−１〜２−６は、ｎ型領域（以下、ｎ型ドリフト領域とする）４とｐ型領域（以下、ｐ型仕切り領域とする）５とを交互に配置した並列ｐｎ層２となる。その後、並列ｐｎ層２および砒素ドープ基板１に例えばＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造などの所望の素子構造を形成することで、実施の形態にかかる半導体装置が完成する。
【００４１】
次に、エピタキシャル成長装置の構成の一例について、例えば砒素ドープ基板１を水平に配置する水平型エピタキシャル成長装置を用いて説明する。図８は、実施の形態にかかる半導体製造装置を模式的に示す断面図である。エピタキシャル成長装置３０は、チャンバー３３、砒素ドープ基板１を載置するサセプタ３４、砒素ドープ基板１を加熱するランプヒータ３５を備える。チャンバー３３には、原料ガスＧやキャリアガスが供給される供給口３１と、反応後のガスが排出される排出口３２とが設けられている。チャンバー３３内には、砒素ドープ基板１の主面上にエピタキシャル成長させる際に、砒素ドープ基板１主面に水平に原料ガスＧが流れる。
【００４２】
サセプタ３４は、チャンバー３３内の、供給口３１と排出口３２との間に配置されている。サセプタ３４上には、サセプタ３４に水平に砒素ドープ基板１が配置される。ランプヒータ３５は、サセプタ３４上方に配置され、砒素ドープ基板１の、サセプタ３４側に対して反対側から砒素ドープ基板１を加熱する。また、ランプヒータ３５は、サセプタ３４の下方に配置され、サセプタ３４を介して砒素ドープ基板１を加熱する。エピタキシャル成長装置３０では、サセプタ３４に水平に砒素ドープ基板１を配置し、砒素ドープ基板１をランプヒータ３５で加熱しながら、チャンバー３３の一方向に原料ガスＧを流すことにより、砒素ドープ基板１の主面上にエピタキシャル層が成長される。
【００４３】
次に、アライメントマークの好適な形状について説明する。図９は、実施の形態にかかる半導体装置の製造方法におけるアライメントマーク形状を模式的に示す説明図である。図９には、実施の形態にかかる半導体装置の製造方法において好適な２種類のアライメントマーク（以下、第１，２アライメントマークとする）４０，５０について示す。図９に示す第１，２アライメントマーク４０，５０は、アライメントマークを形成するための追加工程によってエピタキシャル層に形成するアライメントマークの形状を示す一例である。以下、第１，２アライメントマーク４０，５０が砒素ドープ基板１に形成されている場合を例に説明する。
【００４４】
図９に示すように、第１アライメントマーク４０は、Ｓｉ｛１００｝面を主面とする砒素ドープ基板１に形成された複数の溝４１で構成されている。砒素ドープ基板１のオリエンテーションフラット（不図示）の方位（ノッチ方位）は、Ｓｉ＜１１０＞方向である。溝４１の側壁は、砒素ドープ基板１のオリエンテーションフラットに平行に形成され、Ｓｉ｛１１０｝面となっている。したがって、第１アライメントマーク４０を構成する溝４１の側壁および底面の結晶面は、それぞれＳｉ｛１１０｝面およびＳｉ｛１００｝面となる。溝４１の側壁とは、複数の溝４１が並ぶ方向に直交する側壁である。第１アライメントマーク４０は、溝４１が並ぶ方向と直交する方向（図９では紙面奥行き方向）に延びるストライプ状の平面形状を有する。
【００４５】
第２アライメントマーク５０は、Ｓｉ｛１００｝面を主面とする砒素ドープ基板１に形成された複数の溝５１で構成されている。砒素ドープ基板１のオリエンテーションフラット（不図示）の方位はＳｉ＜１００＞方向である。溝５１の側壁は、砒素ドープ基板１のオリエンテーションフラットに平行に形成され、Ｓｉ｛１００｝面となっている。したがって、第２アライメントマーク５０を構成する溝５１の側壁および底面の結晶面はともにＳｉ｛１００｝面となる。溝５１の側壁とは、複数の溝５１が並ぶ方向に直交する側壁である。第２アライメントマーク５０は、溝５１が並ぶ方向と直交する方向（図９では紙面奥行き方向）に延びるストライプ状の平面形状を有する。すなわち、第２アライメントマーク５０は、オリエンテーションフラットの方位と溝５１の側壁の結晶面とが垂直となるように配置されたものである。
【００４６】
第１，２アライメントマーク４０，５０のように結晶面を限定することにより、アライメントマーク形状崩れを抑制することができる。また、トレンチゲート構造の半導体装置を作製（製造）する場合、トレンチゲート構造を構成するトレンチの側壁の方位と、砒素ドープ基板１のオリエンテーションフラットの方位とがともにＳｉ＜１００＞方向となるようにトレンチゲート構造が形成される。このため、トレンチゲート構造の半導体装置を作製する場合に用いるアライメントマークとして、第２アライメントマーク５０を適用し、第２アライメントマーク５０を構成する溝５１の側壁と、トレンチゲート構造を構成するトレンチの側壁とが平行となるようにアライメントマークを形成するのが好ましい。トレンチの側壁とは、複数のトレンチが並ぶ方向に直交する側壁である。
【００４７】
（実施例１）
次に、オートドーピングについて検証した。図１０は、エピタキシャル成長温度およびエピタキシャル成長速度とオートドーピングとの関係を示す図表である。まず、上述した実施の形態にかかる半導体装置の製造方法に従い、砒素ドープ基板１の主面上にノンドープのエピタキシャル層を７μｍの厚さで成長させた試料を複数作製した。具体的には、エピタキシャル成長温度を１０５０℃、１１００℃、１１５０℃、１１８０℃とした４条件に対して、それぞれエピタキシャル成長速度を１．５μｍ／分、２．０μｍ／分、２．２μｍ／分、２．４μｍ／分、２．６μｍ／分、２．８μｍ／分の６条件ずつとした計２４個の試料を作製した。
【００４８】
砒素ドープ基板１として、直径６インチ、砒素濃度２．２５×１０19／ｃｍ3〜７．４０×１０19／ｃｍ3、比抵抗１ｍΩｃｍ〜４ｍΩｃｍのシリコン基板を用意した。チャンバー３３に供給する原料ガスＧおよびキャリアガスをそれぞれＴＣＳ（トリクロロシラン）および水素（Ｈ2、５０ｍｌ）とした。そして、ＳＲ測定器（広がり抵抗測定器）を用いて、各試料のエピタキシャル層の中央部および外周から５ｍｍ内側の部分における深さ方向の不純物濃度プロファイルを測定した。その結果を図１０に示す。図１０には、オートドーピングなしを○（マル）で示し、オートドーピングありを×（バツ）で示す。オートドーピングなしとは、エピタキシャル層表面（砒素ドープ基板１側に対して反対側の面）から深さ３μｍまでの不純物濃度が５．０×１０13／ｃｍ3以下の場合である。５．０×１０13／ｃｍ3は、並列ｐｎ層２の不純物濃度の１％に相当する。
【００４９】
図１０に示す結果より、エピタキシャル成長速度を２．２μｍ／分以上とすることで、エピタキシャル成長温度が１０５０℃以上と高い場合であってもオートドーピングを抑制することができることが確認された（太線で囲んだ部分）。その理由は、次のように推測される。成長中のエピタキシャル層表面には、原料ガスＧ中のシリコン原子と、砒素ドープ基板１中からガス雰囲気へ外方拡散した砒素原子とが砒素ドープ基板１の結晶格子に倣って連続的に積もる。このとき、エピタキシャル成長温度を高くすることで、原料ガスＧ中のシリコン原子とエピタキシャル層表面との反応が活発となり、砒素原子とエピタキシャル層表面との反応が抑制されると推測される。
【００５０】
（実施例２）
次に、第１アライメントマーク４０について検証した結果を図１１に示す。図１１は、エピタキシャル成長温度およびエピタキシャル成長速度と第１アライメントマークとの関係を示す図表である。まず、Ｓｉ｛１００｝面を主面とする砒素ドープ基板１の主面上に、ノンドープのエピタキシャル層を１０μｍの厚さで成長させた試料を複数作製した。エピタキシャル成長温度およびエピタキシャル成長速度は、実施例１と同様である。すなわち、エピタキシャル成長温度およびエピタキシャル成長速度の異なる２４個の試料を作製した。砒素ドープ基板１の面方位以外の条件は、実施例１と同様である。
【００５１】
具体的には、砒素ドープ基板１の主面上に３μｍの厚さの第１エピタキシャル層２−１を成長させ、第１エピタキシャル層２−１にアライメントマーク３−１を形成した後に、７μｍの厚さの第２エピタキシャル層２−２を成長させることにより各試料を作製した。第１エピタキシャル層２−１に形成するアライメントマーク３−１（ＥＧＡマーク：エンハンスド  グローバル  アライメントマーク）を、４つの溝４１からなる第１アライメントマーク４０とした。溝４１が並ぶ方向における溝４１の幅（以下、短手方向幅とする）を４μｍとした。溝４１が並ぶ方向と直交する方向における溝４１の幅（以下、長手方向幅とする）を４５μｍとした。溝４１の配置間隔を８μｍとした。溝４１の深さを０．５μｍとした。
【００５２】
次に、各試料において、それぞれ、第１エピタキシャル層２−１のアライメントマーク３−１に基づいて第２エピタキシャル層２−２に形成されたアライメントマーク３−２を露光装置によって検出し、形状崩れが生じているか否かを検証した。アライメントマーク形状崩れが生じているか否かは、パターニング時の重ね合わせ精度に基づいて判定した。具体的には、第１エピタキシャル層２−１に形成したアライメントマーク３−１と、第１エピタキシャル層２−１表面上に成長させた第２エピタキシャル層２−２に形成されたアライメントマーク３−２との、砒素ドープ基板１主面に平行な方向のずれ量が±０．２μｍ以内である場合を「アライメントマーク形状崩れが生じていない」とする。
【００５３】
一方、上記ずれ量が±０．２μｍより大きい場合を「アライメントマーク形状崩れが生じている」とする。図１１には、アライメントマーク形状崩れが生じていない場合をアライメント可能（○）と示し、アライメントマーク形状崩れが生じている場合をアライメント不可能（×）と示す（図１２，１３においても同様）。このずれ量は、例えば露光装置によってアライメントマークを認識可能な範囲であり、かつ、アライメントマークを用いてアライメント（位置合わせ）したときに、素子特性に問題が生じない範囲である。露光装置として、ＥＧＡ法によりアライメントマークを検出するニコンＮＳＲ  ｉ１４（登録商標）を用いた。
【００５４】
具体的には、アライメントマークは、露光装置に備えられたカメラによってアライメントマークの平面形状を撮影し、画像の濃淡（明暗）によってアライメントマークの幅および配置ピッチを特定することで検出している。図１１に示す結果より、エピタキシャル成長温度が１０５０℃、１１００℃の場合、エピタキシャル成長速度によらず、アライメント不可能であることが確認された（破線で囲んだ部分）。それに対して、エピタキシャル成長温度が１１５０℃、１１８０℃の場合、エピタキシャル成長速度が２．４μｍ／分以下のときにアライメント可能であることが確認された。
【００５５】
したがって、図１０，１１に示す結果より、砒素ドープ基板１に第１アライメントマーク４０を形成し、かつ砒素ドープ基板１上に成長させるエピタキシャル層の成長時のエピタキシャル成長温度を１１５０℃〜１１８０℃とし、エピタキシャル成長速度を２．２μｍ／分〜２．４μｍ／分とすることにより、オートドーピングとアライメントマーク形状崩れとをともに抑制することができることが確認された（図１１の太い実線で囲んだ部分）。
【００５６】
（実施例３）
次に、第２アライメントマーク５０について検証した結果を図１２に示す。図１２は、エピタキシャル成長温度およびエピタキシャル成長速度と第２アライメントマークとの関係を示す図表である。実施例３が実施例２と異なる点は、第１エピタキシャル層２−１に形成するアライメントマーク３−１を、４つの溝５１からなる第２アライメントマーク５０とした点である。第２アライメントマーク５０を構成する溝５１の短手方向幅および長手方向、配置間隔は、実施例２において第１アライメントマーク４０を構成する溝４１と同様である。実施例３のそれ以外の条件は、実施例２と同様である。すなわち、第２アライメントマーク５０が形成された砒素ドープ基板１を用いて、エピタキシャル成長温度およびエピタキシャル成長速度の異なる試料を２４個作製した。
【００５７】
そして、各試料について、実施例２と同様にアライメント可能か否かを検証した。その結果を図１２に示す。図１２に示す結果より、エピタキシャル成長温度が１０５０℃、１１００℃の場合、実施例２と同様に、エピタキシャル成長速度によらず、アライメント不可能であることが確認された（破線で囲んだ部分）。それに対して、エピタキシャル成長温度が１１５０℃、１１８０℃の場合、エピタキシャル成長速度が２．６μｍ／分以下のときにアライメント可能であることが確認された。
【００５８】
したがって、図１０，１２に示す結果より、砒素ドープ基板１に第２アライメントマーク５０を形成し、かつ砒素ドープ基板１上にエピタキシャル層の成長させるときのエピタキシャル成長温度を１１５０℃〜１１８０℃とし、エピタキシャル成長速度を２．２μｍ／分〜２．６μｍ／分とすることにより、オートドーピングとアライメントマーク形状崩れとをともに抑制することができることが確認された（図１２の太い実線で囲んだ部分）。
【００５９】
（実施例４）
次に、エピタキシャル成長温度と、アライメントマークを形成するための追加工程を行う回数との関係について検証した。図１３は、エピタキシャル成長温度とアライメントマーク形成工程の追加回数との関係を示す図表である。砒素ドープ基板１の主面上に成長させた３μｍの厚さの第１エピタキシャル層２−１にアライメントマーク３−１を形成した後、７μｍの厚さのエピタキシャル層（第２〜６エピタキシャル層２−２〜２−６）を成長させるごとに、最表面層のエピタキシャル層に形成されたアライメントマーク（アライメントマーク３−２〜３−６）によってアライメント可能か否かを検証した。
【００６０】
実施例４においては、エピタキシャル成長温度を１０５０℃、１１００℃、１１５０℃（本発明）とした３つの試料を作製している。アライメントマークの検出方法およびアライメント可能か否かの判定方法は、実施例２と同様である。第１エピタキシャル層２−１に形成するアライメントマーク３−１として、第２アライメントマーク５０を形成した。図１３には、第２〜４エピタキシャル層２−２〜２−４までのエピタキシャル層形成後の結果を、エピタキシャル層の総厚さ（＝３μｍ＋ｘ層目×７μｍ）で示す。なお、実施例４では、第１エピタキシャル層２−１の表面上に成長させる５層の第２〜６エピタキシャル層２−２〜２−６の積層数をｘとする。
【００６１】
図１３に示すように、エピタキシャル成長温度が１０５０℃である場合、１層目のエピタキシャル層形成後にすでにアライメント不可能であった。これにより、エピタキシャル成長温度を１０５０℃とする場合、エピタキシャル層を成長させるごとに、アライメントマークを形成するための追加工程を行う必要があることが確認された。したがって、エピタキシャル成長温度を１０５０℃とすることは、多段エピタキシャル方式によって並列ｐｎ層２を形成する際に好ましくないことが確認された（適用不可）。
【００６２】
また、エピタキシャル成長温度が１１００℃である場合（以下、比較例とする）、１層目のエピタキシャル層形成後にはアライメント可能であったが、２層目以降のエピタキシャル層形成後にはアライメント不可能であった。これにより、エピタキシャル成長温度を１１００℃とする場合、総厚さが３８μｍ（＝３μｍ＋５層×７μｍ）となるまでエピタキシャル層を成長させるにあたって、アライメントマークを形成するための追加工程を計５回行う必要があることが確認された。
【００６３】
一方、エピタキシャル成長温度が１１５０℃である場合（以下、実施例４とする）、１層目のエピタキシャル層形成後と、２層目のエピタキシャル層形成後とにアライメント可能であった。これにより、エピタキシャル成長温度を１１５０℃とすることで、総厚さが３８μｍとなるまでエピタキシャル層を成長させるにあたって、アライメントマークを形成するための追加工程を計３回行うだけでよいことが確認された。したがって、図１１〜１３に示す結果より、エピタキシャル成長温度を１１５０℃以上とすることで、アライメントマークを形成するための追加工程を行う回数を従来よりも低減することができることが確認された。
【００６４】
アライメントマーク形状崩れは、エピタキシャル層の総厚さに依存して生じる。例えば、１層のエピタキシャル層の厚さを例えば５μｍとした場合であっても、エピタキシャル層の総厚さが３８μｍになるまでに、アライメントマーク形状崩れが生じる深さ位置は、１層のエピタキシャル層の厚さを７μｍとした実施例４と同様となる。したがって、総厚さが３８μｍになるまでエピタキシャル層を成長させる場合には、１層のエピタキシャル層の厚さに依らず、アライメントマークを形成するための追加工程を計３回行えばよい。
【００６５】
次に、実施例４（エピタキシャル成長温度１１５０℃の場合）および比較例（エピタキシャル成長温度１１００℃の場合）において、アライメントマークを形成するための追加工程を行うタイミングの一例について説明する。まず、比較例について説明する。図１４は、比較例の半導体装置の製造途中の状態を示す断面図である。図１４（ａ）〜１４（ｄ）は、工程順に示した要部製造工程断面図である。図１４（ｃ）から図１４（ｄ）に至る間の製造工程は図示省略する。エピタキシャル層形成工程およびアライメントマーク形成工程以外の工程は説明を省略する（後述する本発明の場合も同様）。
【００６６】
まず、砒素ドープ基板６１を用意し（図１４（ａ））、砒素ドープ基板６１の第１主面上に３μｍの厚さの第１エピタキシャル層６２−１を成長させる。次に、アライメントマークを形成するための追加工程（１回目）により、第１エピタキシャル層６２−１にアライメントマーク６３−１を形成する。ここまでの状態が図１４（ｂ）に示されている。次に、第１エピタキシャル層６２−１の表面上に、第２エピタキシャル層６２−２を成長させる。第２エピタキシャル層６２−２には、第１エピタキシャル層６２−１のアライメントマーク６３−１に基づいて第２エピタキシャル層６２−２表面が凹んでなるアライメントマーク６３−２ａが形成される。
【００６７】
次に、アライメントマークを形成するための追加工程（２回目）により、第２エピタキシャル層６２−２の、アライメントマーク６３−２ａとは異なる位置に新たにアライメントマーク６３−２ｂを形成する。すなわち、第２エピタキシャル層６２−２には、２つのアライメントマーク６３−２ａ，６３−２ｂが形成された状態となる。アライメントマーク６３−２ｂを形成するための追加工程では、アライメントマーク６３−２ａを用いてアライメントを行う。ここまでの状態が図１４（ｃ）に示されている。
【００６８】
ここで第２エピタキシャル層６２−２に新たにアライメントマーク６３−２ｂを形成する理由は、次のとおりである。上述したように、比較例では、２層目のエピタキシャル層形成後にアライメントマーク形状崩れが生じる。後述する第２エピタキシャル層６２−２の表面上に成長させる第３エピタキシャル層６２−３は、アライメントマーク形状崩れが生じる２層目のエピタキシャル層にあたる。このため、第２エピタキシャル層６２−２の表面上にそのまま第３エピタキシャル層６２−３を成長させた場合、第３エピタキシャル層６２−３、さらにその上に積層される複数のエピタキシャル層には形状崩れが生じたアライメントマークしか形成されず、その後のアライメントが不可能となるからである。
【００６９】
次に、第２エピタキシャル層６２−２の表面上に７μｍの厚さの第３エピタキシャル層６２−３を成長させる。第３エピタキシャル層６２−３には、第２エピタキシャル層６２−２のアライメントマーク６３−２ａ，６３−２ｂに基づいて第３エピタキシャル層６２−３表面が凹んでなる２つのアライメントマーク（２つのアライメントマークうち１つは不図示、もう１つは符号６３−３ａで示す）が形成される。上述したように、第３エピタキシャル層６２−３の２つのアライメントマークのうち、第１エピタキシャル層６２−１のアライメントマーク６３−１（第２エピタキシャル層６２−２のアライメントマーク６３−２ａ）上方に形成されるアライメントマークには形状崩れが生じる。
【００７０】
一方、第３エピタキシャル層６２−３の２つのアライメントマークのうち、第２エピタキシャル層６２−２のアライメントマーク６３−２ｂ上方に形成されるアライメントマーク６３−３ａには形状崩れは生じない。その理由は、第２エピタキシャル層６２−２のアライメントマーク６３−２ｂがアライメントマークを形成するための追加工程によって形成されたことにより、第３エピタキシャル層６２−３を第２エピタキシャル層６２−２のアライメントマーク６３−２ｂの上方に形成された１層目のエピタキシャル層とみなすことができるからである。次に、アライメントマークを形成するための追加工程（３回目）により、第３エピタキシャル層６２−３に新たにアライメントマーク６３−３ｂを形成する。アライメントマーク６３−３ｂを形成するための追加工程では、形状崩れの生じていないアライメントマーク６３−３ａを用いてアライメントを行う。
【００７１】
その後、第３エピタキシャル層６２−３の表面上に、第４〜６エピタキシャル層６２−４〜６２−６を順にそれぞれ７μｍの厚さで成長させる。第４エピタキシャル層６２−４においても、第３エピタキシャル層６２−３成長時と同様の理由により、第３エピタキシャル層６２−３のアライメントマーク６３−３ｂに基づいて形成されるアライメントマーク６３−４ａのみ形状崩れが生じない。このため、アライメントマークを形成するための追加工程（４回目）により、第４エピタキシャル層６２−４に新たにアライメントマーク６３−４ｂを形成する。アライメントマーク６３−４ｂを形成するための追加工程では、形状崩れの生じていないアライメントマーク６３−４ａを用いてアライメントを行う。
【００７２】
また、第５エピタキシャル層６２−５においても、第３エピタキシャル層６２−３成長時と同様の理由により、第４エピタキシャル層６２−４のアライメントマーク６３−４ｂに基づいて形成されるアライメントマーク６３−５ａのみ形状崩れが生じない。このため、アライメントマークを形成するための追加工程（５回目）により、第５エピタキシャル層６２−５に新たにアライメントマーク６３−５ｂを形成する。アライメントマーク６３−５ｂを形成するための追加工程では、形状崩れの生じていないアライメントマーク６３−５ａを用いてアライメントを行う。最後に積層される第６エピタキシャル層６２−６には、第５エピタキシャル層６２−５のアライメントマーク６３−５ｂに基づいて形状崩れの生じないアライメントマーク６３−６が形成される。
【００７３】
それに対して、実施例４においては、アライメントマークを形成するための追加工程を例えば次のタイミングで行う。図１５は、本発明にかかる半導体装置の製造途中の状態を示す断面図である。図１５（ａ）〜１５（ｅ）は、工程順に示した要部製造工程断面図である。図１５（ｄ）から図１５（ｅ）に至る間の製造工程は図示省略する。
【００７４】
まず、砒素ドープ基板７１を用意し（図１５（ａ））、砒素ドープ基板７１の第１主面上に３μｍの厚さの第１エピタキシャル層７２−１を成長させる。次に、アライメントマークを形成するための追加工程（１回目）により、第１エピタキシャル層７２−１にアライメントマーク７３−１を形成する。ここまでの状態が図１５（ｂ）に示されている。次に、第１エピタキシャル層７２−１の表面上に７μｍの厚さの第２エピタキシャル層７２−２を成長させる。第２エピタキシャル層７２−２には、第１エピタキシャル層７２−１のアライメントマーク７３−１に基づいて第２エピタキシャル層７２−２表面が凹んでなるアライメントマーク７３−２が形成される。ここまでの状態が図１５（ｃ）に示されている。
【００７５】
次に、第２エピタキシャル層７２−２の形成後、つづけて、第２エピタキシャル層７２−２の表面上に７μｍの厚さの第３エピタキシャル層７２−３を形成する。第３エピタキシャル層７２−３には、第２エピタキシャル層７２−２のアライメントマーク７３−２に基づいて第３エピタキシャル層７２−３表面が凹んでなるアライメントマーク７３−３ａが形成される。次に、アライメントマークを形成するための追加工程（２回目）により、第３エピタキシャル層７２−３の、アライメントマーク７３−３ａとは異なる位置に新たにアライメントマーク７３−３ｂを形成する。すなわち、第３エピタキシャル層７２−３には、２つのアライメントマーク７３−３ａ，７３−３ｂが形成された状態となる。アライメントマーク７３−３ｂを形成するための追加工程では、アライメントマーク７３−３ａを用いてアライメントを行う。ここまでの状態が図１５（ｄ）に示されている。
【００７６】
第２，３エピタキシャル層７２−２，７２−３をつづけて積層する理由、および、第３エピタキシャル層７２−３に新たにアライメントマーク７３−３ｂを形成する理由は、上述したように、本発明では３層目のエピタキシャル層形成後にアライメントマーク形状崩れが生じるからである。すなわち、第２，３エピタキシャル層７２−２，７２−３は、第１エピタキシャル層７２−１のアライメントマーク７３−１上方における１，２層目のエピタキシャル層にあたる。このため、第２，３エピタキシャル層７２−２，７２−３では、アライメントマーク形状崩れは生じない。したがって、第２，３エピタキシャル層７２−２，７２−３をつづけて積層してよい。
【００７７】
一方、後述する第３エピタキシャル層７２−３の表面上に成長させる第４エピタキシャル層７２−４は、アライメントマーク形状崩れが生じる３層目のエピタキシャル層にあたる。このため、第３エピタキシャル層７２−３の表面上にそのまま第４エピタキシャル層７２−４を成長させた場合、第４エピタキシャル層７２−４、さらにその上に積層される複数のエピタキシャル層には形状崩れが生じたアライメントマークしか形成されず、その後のアライメントが不可能となるからである。
【００７８】
次に、第３エピタキシャル層７２−３の表面上に７μｍの厚さの第４エピタキシャル層７２−４を形成する。第４エピタキシャル層７２−４には、第３エピタキシャル層７２−３のアライメントマーク７３−３ａ，７３−３ｂに基づいて第４エピタキシャル層７２−４表面が凹んでなる２つのアライメントマーク（２つのアライメントマークのうち１つは不図示、もう１つは符号７３−４で示す）が形成される。上述したように、第４エピタキシャル層７２−４の２つのアライメントマークのうち、第１エピタキシャル層７２−１のアライメントマーク７３−１（第３エピタキシャル層７２−３のアライメントマーク７３−３ａ）上方に形成されるアライメントマークには形状崩れが生じる。
【００７９】
一方、第４エピタキシャル層７２−４の２つのアライメントマークのうち、第３エピタキシャル層７２−３のアライメントマーク７３−３ｂ上方に形成されるアライメントマーク７３−４には形状崩れは生じない。その理由は、第３エピタキシャル層７２−３のアライメントマーク７３−３ｂがアライメントマークを形成するための追加工程によって形成されたことにより、第４エピタキシャル層７２−４が第３エピタキシャル層７２−３のアライメントマーク７３−３ｂの上方に形成された１層目のエピタキシャル層とみなすことができるからである。
【００８０】
次に、第４エピタキシャル層７２−４の形成後、つづけて、第４エピタキシャル層７２−４の表面上に７μｍの厚さの第５エピタキシャル層７２−５を形成する。第５エピタキシャル層７２−５には、第４エピタキシャル層７２−４の、形状崩れが生じていないアライメントマーク７３−４に基づいて第５エピタキシャル層７２−５表面が凹んでなるアライメントマーク７３−５ａが形成される。図示省略するが、第５エピタキシャル層７２−５には、第４エピタキシャル層７２−４の、形状崩れが生じたアライメントマーク（不図示）に基づいて形成されたアライメントマーク（不図示）も形成される。
【００８１】
次に、アライメントマークを形成するための追加工程（３回目）により、第５エピタキシャル層７２−５に新たにアライメントマーク７３−５ｂを形成する。アライメントマーク７３−５ｂを形成するための追加工程では、形状崩れの生じていないアライメントマーク７３−５ａを用いてアライメントを行う。第５エピタキシャル層７２−５に新たにアライメントマーク７３−５ｂを形成する理由は、後述する第５エピタキシャル層７２−５の表面上に成長させる第６エピタキシャル層７２−６が、アライメントマーク形状崩れが生じる３層目のエピタキシャル層にあたるからである。最後に積層される第６エピタキシャル層７２−６には、第５エピタキシャル層７２−５のアライメントマーク７３−５ｂに基づいて形状崩れの生じないアライメントマーク７３−６が形成される。
【００８２】
次に、本発明にかかる半導体装置の製造方法によって作製された半導体装置として、トレンチゲート構造の半導体装置を例に説明する。図１６は、本発明にかかる半導体装置の製造方法によって半導体装置が作製された半導体ウェハの一例を示す平面図である。図１７は、図１６の切断線Ａ−Ａ’における断面構造を示す断面図である。図１６，１７に示すように、本発明にかかるトレンチゲート構造の半導体装置は、半導体ウェハ８１に格子状に形成されたスクライブライン８１ａに囲まれた領域に、それぞれ、トレンチ８７の側壁がスクライブライン８１ａと平行になるように形成される。また、半導体ウェハ８１には所定の位置に第２アライメントマーク５０（図９参照）が形成されており、トレンチ８７側壁が第２アライメントマーク５０を構成する溝５１の側壁と平行になるように形成される。
【００８３】
このようなトレンチゲート構造の半導体装置において、半導体ウェハ８１からなるｎ型主半導体層（以下、ｎ型主半導体層８１とする）の第１主面側の表面領域および第２主面側の表面領域には、それぞれ、ｐチャネル層８２および高濃度のｎ型ドレイン層８３が設けられている。ｎ型主半導体層８１において、ｐチャネル層８２とｎ型ドレイン層８３の間の領域は、ｎ型半導体層８４ａ、ｐ型半導体層８４ｂとなっている。ｎ型半導体層８４ａおよびｐ型半導体層８４ｂは、ｎ型主半導体層８１の第１主面に平行な方向に例えばストライプ状に交互に繰り返し設けられている。ｎ型半導体層８４ａおよびｐ型半導体層８４ｂとｎ型ドレイン層８３の間には、ｎ型半導体層８４ａよりも低不純物濃度のｎ-型バッファ層８５が設けられている。
【００８４】
ｐチャネル層８２の表面領域には、ｎ+ソース領域８６およびｐ+型ボディ領域９２が選択的に設けられている。ｎ型主半導体層８１の第１主面側の表面領域には、複数のトレンチ８７がストライプ状に設けられている。各トレンチ８７は、ｎ+ソース領域８６に隣接し、ｎ型主半導体層８１の第１主面からｐチャネル層８２を貫通してｎ型半導体層８４ａまたはｐ型半導体層８４ｂに達する。各トレンチ８７内には、ゲート絶縁膜８８を介してゲート電極８９が設けられている。
【００８５】
ｎ型主半導体層８１の第１主面上には、層間絶縁膜９０がゲート電極８９を覆うように設けられている。ｎ型主半導体層８１の第１主面上には、金属膜からなるソース電極９１が層間絶縁膜９０を覆い、かつｎ+ソース領域８６およびｐ+型ボディ領域９２に接するように設けられている。ソース電極９１は、ｐ+型ボディ領域９２を介してｐチャネル層８２に電気的に接続している。ｎ型ドレイン層８３の表面には、金属膜からなるドレイン電極９３が設けられている。ソース電極９１の上に窒化膜やアモルファスシリコン膜やポリイミド膜などのパッシベーション膜が設けられることがあるが、図１７では省略されている。
【００８６】
以上、説明したように、実施の形態によれば、常圧雰囲気下において、エピタキシャル成長温度を１１５０℃〜１１８０℃とし、エピタキシャル成長速度を２．２μｍ／分〜２．６μｍ／分として、砒素ドープ基板の主面上にエピタキシャル層を成長させることにより、オートドーピングを抑制することができる。また、アライメントマークが形成された砒素ドープ基板の主面上に成長させたエピタキシャル層に新たに形成されるアライメントマークの形状崩れを抑制することができる。したがって、オートドーピングとアライメントマーク形状崩れとのトレードオフ関係を改善することができる。また、実施の形態によれば、アライメントマーク形状崩れを抑制することができるため、アライメントマークを形成するための追加工程を行う回数を低減することができる。これにより、生産性を向上させることができる。
【００８７】
また、実施の形態によれば、オートドーピングを抑制することができるため、例えば並列ｐｎ層を形成する場合に、並列ｐｎ層のｐ型半導体層とｎ型半導体層との不純物量比（ｐ／ｎ比）の制御性を向上させることができる。また、実施の形態によれば、オートドーピングを抑制することができるため、高濃度に砒素がドープされた砒素ドープ基板を用いて半導体装置を作製することができる。これにより、オーミックコンタクトをとるための基板裏面へのイオン注入およびアニール処理などの裏面プロセスを省略することができ、工程数を低減することができる。
【００８８】
以上において本発明では、並列ｐｎ層を形成する場合を例に説明しているが、上述した実施の形態に限らず、多段エピタキシャル方式によってエピタキシャル層を積層して作製されるさまざまな装置に適用することが可能である。また、上述した実施の形態では、アライメントマークを形成するための追加工程により砒素ドープ基板主面上の第１エピタキシャル層に第１アライメントマークを形成しているが、これに限らず、例えば砒素ドープ基板に第１アライメントマークを形成してもよい。本発明では、ストライプ状の平面形状で、かつ凹状の断面形状を有するアライメントマークを形成した場合を例に説明しているが、アライメントマークの形状は設計条件に合わせて種々変更可能である。
【００８９】
例えばアライメントマークの平面形状を十字状としてもよい。この場合、Ｓｉ｛１１０｝面を側壁とする溝と、Ｓｉ｛１００｝面を側壁とする溝とが直交する構成の溝によってアライメントマークが構成されていてもよい。また、アライメントマークの断面形状を凸状としてもよい。この場合、Ｓｉ｛１００｝面を頂部平面とし、Ｓｉ｛１１０｝面またはＳｉ｛１００｝面を側面とする凸部によってアライメントマークが構成されていてもよい。
【００９０】
また、本発明では、砒素ドープ基板の主面上にノンドープのエピタキシャル層を成長させた後に第１，２イオン注入を行い、ｎインプラ領域およびｐインプラ領域を形成しているが、これに限らず、例えば砒素ドープ基板の主面上にｎ型エピタキシャル層を成長させた後に、ｐインプラ領域を形成するための第２イオン注入のみを行ってもよい。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００９１】
以上のように、本発明にかかる半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００９２】
１  砒素ドープ基板
２  並列ｐｎ層
２−１〜２−６  エピタキシャル層
３−１〜３−６，４０，５０  アライメントマーク
４  ｎ型ドリフト領域
４−１〜４−５  ｎインプラ領域
５  ｐ型仕切り領域
５−１〜５−５  ｐインプラ領域
３０  エピタキシャル成長装置
３１  チャンバーの供給口
３２  チャンバーの排出口
３３  チャンバー
３４  サセプタ
３５  ランプヒータ
４１，５１  アライメントマークを構成する溝
Ｇ  原料ガス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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