【手続補正書】
【提出日】令和3年10月13日(2021.10.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
半導体層と、
前記半導体層の裏面に接触して形成された厚さ１０μｍ以上９０μｍ以下の金属層と、
前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
前記半導体層の平面視において、前記半導体層内で前記第１の領域に隣接した第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
前記第１の領域と前記第２の領域は、前記半導体層を面積で二等分する一方と他方であって、
前記第１の縦型ＭＯＳトランジスタを構成するものは前記第１の領域に備わり、前記第２の縦型ＭＯＳトランジスタを構成するものは前記第２の領域に備わり、
前記平面視において、
前記半導体層は前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとが第１の方向に並び、前記半導体層は前記第１の方向を長辺とする長方形状であり、
前記第１の領域と前記第２の領域との境界は、クランク状であり、
前記半導体層は、半導体基板を有し、
前記第１の縦型ＭＯＳトランジスタは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第１のソースパッドおよび第１のゲートパッドを有し、前記第２の縦型ＭＯＳトランジスタは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第２のソースパッドおよび第２のゲートパッドを有し、
前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
前記平面視において、前記第１の方向に主電流が流れ、
前記第１のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第１の辺との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、さらに、前記第１のゲートパッドは、前記第１の方向における前記境界との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、
前記第２のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第２の辺との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置され、さらに、前記第２のゲートパッドは、前記第１の方向における前記境界との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置され、
前記第２の辺は前記第１の辺と対向する辺であり、
前記平面視において、前記半導体層を二等分する中央線であって、前記第１の方向に直交する中央線に対して、前記第１のゲートパッドおよび前記第２のゲートパッドは、それぞれ前記中央線に接触するように配置され、
前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と平行な長方形状又は長円形状であり、
前記複数の第１のソースパッドはストライプ状に配置され、前記複数の第２のソースパッドはストライプ状に配置された、
半導体装置。
【請求項２】
フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
半導体層と、
前記半導体層の裏面に接触して形成された金属層と、
前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
前記半導体層の平面視において、前記半導体層内で前記第１の領域に隣接した第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
前記第１の領域と前記第２の領域は、前記半導体層を面積で二等分する一方と他方であって、
前記第１の縦型ＭＯＳトランジスタを構成するものは前記第１の領域に備わり、前記第２の縦型ＭＯＳトランジスタを構成するものは前記第２の領域に備わり、
前記平面視において、
前記半導体層は前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとが第１の方向に並び、前記半導体層は前記第１の方向を長辺とする長方形状であり、
前記第１の領域と前記第２の領域との境界は、クランク状であり、
前記半導体層は、半導体基板を有し、
前記第１の縦型ＭＯＳトランジスタは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第１のソースパッドおよび第１のゲートパッドを有し、前記第２の縦型ＭＯＳトランジスタは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第２のソースパッドおよび第２のゲートパッドを有し、
前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
前記平面視において、前記第１の方向に主電流が流れ、
前記第１のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第１の辺との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、さらに、前記第１のゲートパッドは、前記第１の方向における前記境界との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、
前記第２のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第２の辺との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置され、さらに、前記第２のゲートパッドは、前記第１の方向における前記境界との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置され、
前記第２の辺は前記第１の辺と対向する辺であり、
前記平面視において、前記半導体層を二等分する中央線であって、前記第１の方向に直交する中央線に対して、前記第１のゲートパッドおよび前記第２のゲートパッドは、それぞれ前記中央線に接触するように配置され、
前記複数の第１のソースパッドのそれぞれ、および、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と平行な長方形状又は長円形状であり、
前記複数の第１のソースパッドはストライプ状に配置され、前記複数の第２のソースパッドはストライプ状に配置され、
前記複数の第１のソースパッドの少なくともいずれか１つと、前記複数の第２のソースパッドの少なくともいずれか１つは、前記第１の方向における帯状領域であって、前記第１の方向に直交する方向において前記第１のゲートパッドと前記第２のゲートパッドとに挟まれた帯状領域に配置され、
前記帯状領域には、前記第１のゲートパッドおよび前記第２のゲートパッドが配置されない、
半導体装置。
【請求項３】
フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
半導体層と、
前記半導体層の裏面に接触して形成された厚さ１０μｍ以上９０μｍ以下の金属層と、
前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
前記半導体層の平面視において、前記半導体層内で前記第１の領域に隣接した第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
前記第１の領域と前記第２の領域は、前記半導体層を面積で二等分する一方と他方であって、
前記第１の縦型ＭＯＳトランジスタを構成するものは前記第１の領域に備わり、前記第２の縦型ＭＯＳトランジスタを構成するものは前記第２の領域に備わり、
前記平面視において、
前記半導体層は前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとが第１の方向に並び、前記半導体層の前記第１の方向の辺長は、前記第１の方向と直交する方向の辺長の１倍未満であり、
前記第１の領域と前記第２の領域との境界は、クランク状であり、
前記半導体層は、半導体基板を有し、
前記第１の縦型ＭＯＳトランジスタは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第１のソースパッドおよび第１のゲートパッドを有し、前記第２の縦型ＭＯＳトランジスタは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第２のソースパッドおよび第２のゲートパッドを有し、
前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
前記平面視において、前記第１の方向に主電流が流れ、
前記第１のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第１の辺との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、さらに、前記第１のゲートパッドは、前記第１の方向における前記境界との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、
前記第２のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第２の辺との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置され、さらに、前記第２のゲートパッドは、前記第１の方向における前記境界との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置され、
前記第２の辺は前記第１の辺と対向する辺であり、
前記平面視において、前記半導体層を二等分する中央線であって、前記第１の方向に直交する中央線に対して、前記第１のゲートパッドおよび前記第２のゲートパッドは、それぞれ前記中央線に接触するように配置され、
前記第１の縦型ＭＯＳトランジスタは、前記複数の第１のソースパッドの下に前記複数の第１のソースパッドに接続された第１のソース電極を有し、
前記第２の縦型ＭＯＳトランジスタは、前記複数の第２のソースパッドの下に前記複数の第２のソースパッドに接続された第２のソース電極を有し、
前記複数の第１のソースパッドのそれぞれは、長手方向が前記第１の方向と直交する方向と平行な長方形状又は長円形状であり、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と直交する方向と平行な長方形状又は長円形状であり、
前記複数の第１のソースパッドはストライプ状に配置され、前記複数の第２のソースパッドはストライプ状に配置された、
半導体装置。
【請求項４】
フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
半導体層と、
前記半導体層の裏面に接触して形成された金属層と、
前記半導体層内の第１の領域に形成された第１の縦型ＭＯＳトランジスタと、
前記半導体層の平面視において、前記半導体層内で前記第１の領域に隣接した第２の領域に形成された第２の縦型ＭＯＳトランジスタと、を有し、
前記第１の領域と前記第２の領域は、前記半導体層を面積で二等分する一方と他方であって、
前記第１の縦型ＭＯＳトランジスタを構成するものは前記第１の領域に備わり、前記第２の縦型ＭＯＳトランジスタを構成するものは前記第２の領域に備わり、
前記平面視において、
前記半導体層は前記第１の縦型ＭＯＳトランジスタと前記第２の縦型ＭＯＳトランジスタとが第１の方向に並び、前記半導体層の前記第１の方向の辺長は、前記第１の方向と直交する方向の辺長の１倍未満であり、
前記第１の領域と前記第２の領域との境界は、クランク状であり、
前記半導体層は、半導体基板を有し、
前記第１の縦型ＭＯＳトランジスタは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第１のソースパッドおよび第１のゲートパッドを有し、前記第２の縦型ＭＯＳトランジスタは、前記半導体層の表面に、前記フェイスダウン実装時に実装基板に接合される、複数の第２のソースパッドおよび第２のゲートパッドを有し、
前記半導体基板は、前記第１の縦型ＭＯＳトランジスタおよび前記第２の縦型ＭＯＳトランジスタの共通ドレイン領域として機能し、
前記平面視において、前記第１の方向に主電流が流れ、
前記第１のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第１の辺との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、さらに、前記第１のゲートパッドは、前記第１の方向における前記境界との間に、前記複数の第１のソースパッドが一部でも挟まれないように配置され、
前記第２のゲートパッドは、前記半導体層の４つの辺のうち、前記第１の方向に平行かつ最近接する第２の辺との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置され、さらに、前記第２のゲートパッドは、前記第１の方向における前記境界との間に、前記複数の第２のソースパッドが一部でも挟まれないように配置され、
前記第２の辺は前記第１の辺と対向する辺であり、
前記平面視において、前記半導体層を二等分する中央線であって、前記第１の方向に直交する中央線に対して、前記第１のゲートパッドおよび前記第２のゲートパッドは、それぞれ前記中央線に接触するように配置され、
前記第１の縦型ＭＯＳトランジスタは、前記複数の第１のソースパッドの下に前記複数の第１のソースパッドに接続された第１のソース電極を有し、
前記第２の縦型ＭＯＳトランジスタは、前記複数の第２のソースパッドの下に前記複数の第２のソースパッドに接続された第２のソース電極を有し、
前記複数の第１のソースパッドのそれぞれは、長手方向が前記第１の方向と直交する方向と平行な長方形状又は長円形状であり、前記複数の第２のソースパッドのそれぞれは、長手方向が前記第１の方向と直交する方向と平行な長方形状又は長円形状であり、
前記複数の第１のソースパッドはストライプ状に配置され、前記複数の第２のソースパッドはストライプ状に配置され、
前記複数の第１のソースパッドの少なくともいずれか１つと、前記複数の第２のソースパッドの少なくともいずれか１つは、前記第１の方向における帯状領域であって、前記第１の方向に直交する方向において前記第１のゲートパッドと前記第２のゲートパッドとに挟まれた帯状領域に配置され、
前記帯状領域には、前記第１のゲートパッドおよび前記第２のゲートパッドが配置されない、
半導体装置。
【請求項５】
前記第１の方向と直交する方向に沿って前記半導体層を二分する領域により、前記複数の第１のソースパッドのそれぞれおよび前記複数の第２のソースパッドのそれぞれは二分割されて配置された、
請求項３または４に記載の半導体装置。
【請求項６】
前記平面視において、
前記第１のゲートパッドと、前記第１の辺までの前記第１の方向に直交する方向における間隔を第１の間隔とし、前記第１のゲートパッドと、前記第２の辺までの前記第１の方向に直交する方向における間隔を第２の間隔とし、
前記第２のゲートパッドと、前記第１の辺までの前記第１の方向に直交する方向における間隔を第３の間隔とし、前記第２のゲートパッドと、前記第２の辺までの前記第１の方向に直交する方向における間隔を第４の間隔としたとき、
前記第１の間隔と前記第２の間隔は異なり、前記第３の間隔と前記第４の間隔は異なる
請求項１から４のいずれか１項に記載の半導体装置。
【請求項７】
さらに、
前記第１の領域に形成された、前記第１の縦型ＭＯＳトランジスタに対するサージ電流迂回用の第３の縦型ＭＯＳトランジスタと、
前記第２の領域に形成された、前記第２の縦型ＭＯＳトランジスタに対するサージ電流迂回用の第４の縦型ＭＯＳトランジスタと、を有し、
前記平面視において、前記第３の縦型ＭＯＳトランジスタと前記第４の縦型ＭＯＳトランジスタとのそれぞれは、
前記第１のゲートパッドと前記第２のゲートパッドとの間に配置された、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項８】
前記平面視において、前記複数の第１のソースパッドの少なくとも一部と、前記複数の第２のソースパッドの少なくとも一部とは、前記第１のゲートパッドと前記第２のゲートパッドとの間に挟まれるように配置された、
請求項１から４のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置